(57)【要約】【課題】コントロールゲートとフローティングゲートを垂直形態で構成し、セルを小さくし、高カップリング比を実現し、プログラミング時電圧を低減したスプリットゲートフラッシュEEPROMとその製造方法を提供し、コントロール及びフローティングゲートを一部オーバーラップして消去特性を向上する。【解決手段】トレンチを備えた半導体基板と、トレンチ両側壁に形成したトンネリング酸化膜と、トンネリング酸化膜上のトレンチ両側壁に独立に順次形成したフローティングゲート、誘電体膜及びコントロールゲートと、フローティングゲート、誘電体膜及びコントロールゲート側壁に形成したバッファ誘電体膜と、トレンチ底面半導体基板に形成したソースジャンクションと、ソースジャンクションに電気接続し、バッファ誘電体膜間のトレンチ内に形成したソース電極と、トレンチを除く半導体基板表面に形成したドレインジャンクションを有する。【選択図】図４ｈ
2006191004.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子であって、
トレンチを備えた半導体基板と、
前記トレンチの両側壁に形成されたトンネリング酸化膜と、
前記トンネリング酸化膜上の前記トレンチの両側壁にそれぞれ独立して順次形成されるフローティングゲート、誘電体膜及びコントロールゲートと、
前記フローティングゲート、誘電体膜及びコントロールゲートの側壁に形成されるバッファ誘電体膜と、
前記トレンチ底面の前記半導体基板に形成されるソースジャンクションと、
前記ソースジャンクションに電気的に連結され、前記バッファ誘電体膜間のトレンチ内に形成されるソース電極と、
前記トレンチを除いた前記半導体基板の表面に形成されるドレインジャンクションと、を有することを特徴とするメモリ素子。
【請求項２】
前記フローティングゲートの表面は屈曲部を有し、前記フローティングゲートの屈曲部に対応する前記コントロールゲートの背面は、前記フローティングゲートの屈曲部に対応する屈曲部を有することを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成されることを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記フローティングゲートと、前記コントロールゲートとは側面で互いにオーバーラップすることを特徴とする請求項１に記載のメモリ素子。
【請求項５】
メモリ素子の製造方法であって、
半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、
前記第１トレンチ内にトンネリング酸化膜を形成する段階と、
前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、
前記フローティングゲート層上に誘電体膜を形成する段階と、
前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、
前記コントロールゲート層の表面に酸化膜を形成する段階と、
前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、
前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、
前記第２トレンチの下部の前記半導体基板に不純物イオンを注入して、ソースジャンクションを形成する段階と、
前記ソースジャンクションに連結されるように前記第２トレンチ内にソース電極を形成する段階と、
前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオン注入によってドレインジャンクションを形成する段階と、を有することを特徴とするメモリ素子の製造方法。
【請求項６】
前記半導体基板と前記絶縁膜の間にバッファ酸化膜を形成する段階をさらに備えている特徴とする請求項５に記載のメモリ素子の製造方法。
【請求項７】
前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成することを特徴とする請求項５に記載のメモリ素子の製造方法。
【請求項８】
前記トンネリング酸化膜は、ＣＶＤ又は熱酸化工程で形成することを特徴とする請求項５に記載のメモリ素子の製造方法。
【請求項９】
前記フローティングゲート層の中央部分を所定の深さで除去する段階を更に有することを特徴とする請求項５に記載のメモリ素子の製造方法。
【請求項１０】
半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、
前記第１トレンチ内にトンネリング酸化膜を形成する段階と、
前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、
前記フローティングゲート層の中央部分を所定の深さでエッチングして凹部を形成する段階と、
前記フローティングゲート層上に誘電体膜を形成する段階と、
前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、
前記コントロールゲート層の表面に酸化膜を形成する段階と、
前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、
前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、
前記第２トレンチの下部の前記半導体基板に不純物イオンを注入し、ソースジャンクションを形成する段階と、
前記ソースジャンクションに連結されるよう前記第２トレンチ内にソース電極を形成する段階と、
前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオンを注入してドレインジャンクションを形成する段階と、を有することを特徴とするメモリ素子の製造方法。
【請求項１１】
前記半導体基板と前記絶縁膜との間にバッファ酸化膜を更に形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１２】
前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１３】
前記トンネリング酸化膜は、ＣＶＤ又は熱酸化工程で形成することを特徴とする請求項１０に記載のメモリ素子の製造方法。
【請求項１４】
前記フローティングゲート層の凹部に対応して前記コントロールゲート層が形成され、前記フローティングゲート層と、前記コントロールゲート層とが側面でオーバーラップするようにすることを特徴とする請求項１０に記載のメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子に関し、特にスプリットゲートフラッシュＥＥＰＲＯＭ及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリセルの１種類のフラッシュＥＥＰＲＯＭセルは、電気的な記録及び消去の機能を有しており、その構造は大きく積層構造と、スプリットゲート構造とに分けられえる。
【０００３】
かかる従来の積層構造のフラッシュＥＥＰＲＯＭと、スプリットゲート構造のフラッシュＥＥＰＲＯＭについて説明する。
【０００４】
図１は、従来の積層型フラッシュＥＥＰＲＯＭセルの断面図で、図２は、従来のスプリットゲートフラッシュＥＥＰＲＯＭセルの断面図である。
従来の積層型フラッシュＥＥＰＲＯＭは、図１に示したように、Ｐ型半導体基板１上にトンネリング酸化膜２、フローティングゲート３、層間ポリ酸化膜４及びコントロールゲート５が順次形成される。そして、前記フローティングゲート３及びコントロールゲート５の両側の前記ｐ型半導体基板１に高濃度のｎ型不純物イオン注入によってソース／ドレイン領域６、７が形成される。
【０００５】
したがって、積層型フラッシュＥＥＰＲＯＭセルは、基板にフローティングゲート３と、コントロールゲート５とが積層された構造を有しているため、セルの占める面積は小さいが、セルを消去する機能時に過剰に消去されるという問題があった。
【０００６】
このようなセルの過剰消去の問題を解決するために提案されたものがスプリットゲートフラッシュＥＥＰＲＯＭである。即ち、従来のスプリットゲートフラッシュＥＥＰＲＯＭは、図２に示したように、ｐ型半導体基板１にトンネリング酸化膜２が形成され、前記トンネリング酸化膜２上の所定の部分にフローティングゲート３が形成される。そして、前記フローティングゲート３上に層間ポリ酸化膜４が形成され、前記フローティングゲート３の一方の前記ｐ型半導体基板１にセレクトゲート酸化膜８が形成され、前記層間ポリ酸化膜４と、セレクトゲート酸化膜８にかけてコントロールゲート５が形成される。前記層間ポリ酸化膜４と、セレクトゲート酸化膜８とは一体に形成される。そして、前記フローティングゲート３及びコントロールゲート５の両側の前記ｐ型半導体基板１に高濃度ｎ型不純物イオン注入によってソース／ドレイン領域６、７が形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これにより、セルを消去する際に過剰に消去される問題点は解決できるものの、前記コントロールゲート５が前記フローティングゲート３上に形成されず、前記フローティングゲート３と、前記ｐ型半導体基板１にかけて形成されるため、セルの占める面積が大きくなり、セル面積を減らすのに限界があるため、最近の半導体素子の超高集積化の傾向に適さないという短所がある。
【０００８】
また、従来のスプリットゲートフラッシュＥＥＰＲＯＭは、コントロールゲートのチャンネルの長さが写真エッチング工程のオーバーレイコントロールによって形成されるため、駆動時にしきい電圧や電流の変動が生じる。また、コントロールゲートがウェーハーの表面に沿って平行に形成されるので、スケーリング時にも上記言及したオーバーレイマージンを考慮しなければならない。
【０００９】
本発明は上記のような問題点を解決するためのもので、スプリットゲートフラッシュＥＥＰＲＯＭセルのコントロールゲートと、フローティングゲート共に垂直形態で構成して、最大限セルの大きさを小さくし、非常に高いカップリング比を実現することで、プログラミング時に電圧を低減させるスプリットゲートフラッシュＥＥＰＲＯＭ及びその製造方法を提供することにその目的がある。
【００１０】
さらに他の目的として、コントロールゲートと、フローティングゲートとが一定の部分オーバーラップするように構成して、消去特性が向上するようにすることにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係るメモリ素子は、トレンチを備えた半導体基板と、前記トレンチの両側壁に形成されたトンネリング酸化膜と、前記トンネリング酸化膜上の前記トレンチの両側壁にそれぞれ独立して順次形成されるフローティングゲート、誘電体膜及びコントロールゲートと、前記フローティングゲート、誘電体膜及びコントロールゲートの側壁に形成されるバッファ誘電体膜と、前記トレンチ底面の前記半導体基板に形成されるソースジャンクションと、前記ソースジャンクションに電気的に連結され、前記バッファ誘電体膜間のトレンチ内に形成されるソース電極と、前記トレンチを除いた前記半導体基板の表面に形成されるドレインジャンクションとを有することを特徴とする。
【００１２】
ここで、前記フローティングゲートの表面は屈曲部を有し、前記フローティングゲートの屈曲部に対応する前記コントロールゲートの背面は、前記フローティングゲートの屈曲部に対応する屈曲部を有することを特徴とする。
【００１３】
前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成されることを特徴とする。
【００１４】
前記フローティングゲートと、前記コントロールゲートとは側面で互いにオーバーラップすることを特徴とする。
【００１５】
また、上記目的を達成するための本発明に係るメモリ素子の製造方法は、半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、前記第１トレンチ内にトンネリング酸化膜を形成する段階と、前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、前記フローティングゲート層上に誘電体膜を形成する段階と、前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、前記コントロールゲート層の表面に酸化膜を形成する段階と、前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、前記第２トレンチの下部の前記半導体基板に不純物イオンを注入して、ソースジャンクションを形成する段階と、前記ソースジャンクションに連結されるように前記第２トレンチ内にソース電極を形成する段階と、前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオン注入によってドレインジャンクションを形成する段階とを有することを特徴とする。
【００１６】
ここで、前記ソース及びドレインジャンクションは、同一の導電型の互いに異なる種類の不純物イオンを注入して形成することを特徴とする。
【００１７】
また、上記目的を達成するための本発明に係るメモリ素子のさらに他の製造方法は、半導体基板上に絶縁膜を蒸着し、前記絶縁膜と半導体基板を所定の深さでエッチングして第１トレンチを形成する段階と、前記第１トレンチ内にトンネリング酸化膜を形成する段階と、前記第１トレンチ内の前記トンネリング酸化膜上にフローティングゲート層を形成する段階と、前記フローティングゲート層の中央部分を所定の深さでエッチングして凹部を形成する段階と、前記フローティングゲート層上に誘電体膜を形成する段階と、前記誘電体膜上の前記第１トレンチ内にコントロールゲート層を形成する段階と、前記コントロールゲート層の表面に酸化膜を形成する段階と、前記第１トレンチ内の酸化膜、コントロールゲート層、誘電体膜、フローティングゲート層及びトンネリング酸化膜の中央部分を除去して、第２トレンチを形成する段階と、前記第２トレンチの側壁にバッファ誘電体膜を形成する段階と、前記第２トレンチの下部の前記半導体基板に不純物イオンを注入し、ソースジャンクションを形成する段階と、前記ソースジャンクションに連結されるよう前記第２トレンチ内にソース電極を形成する段階と、前記絶縁膜を除去し、前記絶縁膜が除去された半導体基板に不純物イオンを注入してドレインジャンクションを形成する段階とを有することを特徴とする。
【００１８】
前記フローティングゲート層の凹部に対応して前記コントロールゲート層が形成され、前記フローティングゲート層と、前記コントロールゲート層とが側面でオーバーラップするようにすることを特徴とする。
【発明の効果】
【００１９】
本発明に係るメモリ素子及びその製造方法においては次のような効果がある。
第一に、スプリットゲートセルのコントロールゲートと、フローティングゲート共に垂直形態で構成されるので、セルサイズを最大限減らすことができ、さらに集積度の向上を図ることができる。
第二に、非常に高いカップリング比を実現できることで、プログラミング時に電圧を低めることができる。
第三に、スプリットゲートセルのコントロールゲートと、フローティングゲート共に垂直形態で構成しながらソースジャンクションとドレインジャンクションの間のチャンネル領域でコントロールゲートと、フローティングゲートとがオーバーラップするので消去特性が向上する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係るメモリ素子及びその製造方法を添付の図面に基づいてより詳細に説明する。
【００２１】
図３ａ乃至３ｇは、本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
図３ａに示したように、素子分離膜（図示せず）によってアクティブ領域と、フィールド領域とが定められた半導体基板２００上に、バッファ酸化膜２０１と、絶縁膜２０２とを順次蒸着し、前記絶縁膜２０２の上部に第１フォトレジスト２１５を塗布し、露光及び現像工程で前記第１フォトレジスト２１５をパターニングする。ここで、前記絶縁膜２０２は窒化膜を用いる。
【００２２】
図３ｂに示したように、前記パターニングされた第１フォトレジスト２１５をマスクに用いて、前記絶縁膜２０２、バッファ酸化膜２０１及び前記半導体基板２００を所定の深さでエッチングし、セル形成領域にトレンチＴ１を形成する。そして、前記半導体基板２００をクリーンアクティブピット反応性イオンエッチング法でエッチングし洗浄した後、前記半導体基板２００のトレンチ（Ｔ１）内にトンネリング酸化膜２０３を形成する。そして、前記第１フォトレジスト２１５を除去する。
【００２３】
ここで、前記トンネリング酸化膜２０３は、ＣＶＤ又は熱酸化工程によって形成する。
もし、ＣＶＤ方法で形成する場合には、前記絶縁膜２０２を含む基板の全面にトンネリング酸化膜２０２が形成され、熱酸化工程で形成する場合は、トレンチ内の半導体基板２００にのみ形成される。図３ｂでは熱酸化工程によってトンネリング酸化膜２０３が形成されることを示す。
【００２４】
図３ｃに示したように、前記トレンチが形成された半導体基板２００の全面に導電層を蒸着し、エッチバックして前記導電層が前記トレンチ内の所定の部分にのみ残るように前記導電層をエッチバックして、前記トンネリング酸化膜２０３上にフローティングゲート層２０４を形成する。この際、前記エッチバック工程は、トレンチ内に後でコントロールゲートを形成するための空間が確保されるようにする。
【００２５】
図３ｄに示したように、前記フローティングゲート層２０４の上部表面に誘電体膜２０５を形成する。前記誘電体膜２０５は、ＣＶＤ又は熱酸化工程によって形成された酸化膜である。そして、前記半導体基板２００の全面に導電層を蒸着し、エッチバックして前記導電層が前記トレンチ内にのみ残るように前記導電層をエッチバックして、前記誘電体膜２０５の上部にコントロールゲート層２０６を形成する。その後、前記コントロールゲート層２０６の上部表面を酸化させ、酸化膜２０７を形成する。
【００２６】
図３ｅに示したように、前記酸化膜２０７が形成された基板の全面に第２フォトレジスト２１６を形成し、露光及び現像工程で前記トレンチＴ１の中心部分が露出されるように前記第２フォトレジスト２１６をパターニングする。
【００２７】
図３ｆに示したように、前記パターニングされた第２フォトレジスト２１６をマスクに用いて、前記トレンチ中央部分の前記酸化膜２０７、コントロールゲート層２０６、誘電体膜２０５、フローティングゲート層２０４及び前記トンネリング酸化膜２０３をエッチングして２次トレンチＴ２を形成し、前記基板を洗浄する。次いで、前記洗浄された２次トレンチＴ２内にバッファ誘電体膜２０８を形成し、エッチバックして前記２次トレンチＴ２の底面のバッファ誘電体膜２０８を除去する。
【００２８】
そして、前記２次トレンチＴ２の下部の半導体基板２００に不純物イオンを注入し、前記注入された不純物イオンを拡散させ、ソースジャンクション２０９を形成し、前記第２フォトレジスト２１６を除去する。
【００２９】
前記ソースジャンクション２０９のための不純物イオン注入は、種類の異なる不純物イオンを少なくとも２つ以上注入する。例えば、燐（Ｐ＋）とヒ素（Ａｓ＋）を１０14atoms/cm2乃至１０15atoms/cm2程度でイオン注入し、熱処理して拡散させる。すると、軽い燐（Ｐ＋）の不純物イオンは広い範囲で拡散し、ヒ素（Ａｓ＋）はコンタクト抵抗を減少させる機能をする。
【００３０】
図３ｇに示したように、前記２次トレンチＴ２内に充分に埋め込めるよう導電層を蒸着し、写真エッチング工程を用いて前記導電層を選択的に除去して、ソース電極膜２１０を形成し、前記ソース電極膜２１０の表面を熱酸化して酸化膜２１１を形成する。
【００３１】
そして、前記絶縁膜２０２を除去し、前記絶縁膜２０２が除去された半導体基板２００に不純物イオンを注入して、拡散させ、ドレインジャンクション２１２を形成する。前記ドレインジャンクション２１２も前記ソースジャンクション２０９を形成した方法と同一に実施する。
【００３２】
その後、図面には示していないが、前記ドレインジャンクション２１２にドレイン電極膜を形成するなど、以後の工程を進めてメモリ素子を完成する。したがって、スプリットゲートフラッシュＥＥＰＲＯＭセルのコントロールゲートと、フローティングゲート共に垂直形態で構成され、一つのトレンチ内に二つのＥＥＰＲＯＭが形成されるので、セルの大きさを最大限小さくすることができる。
【００３３】
しかし、前記本発明の第１実施例ではソースジャンクション２０９と、ドレインジャンクション２１２の間のチャンネル領域でコントロールゲート層２０６と、フローティングゲート層２０４とがオーバーラップされないので、消去特性が低下することがある。
したがって、消去特性を向上させることのできる本発明の第２実施例を説明する。
【００３４】
図４ａ乃至図４ｈは、本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
図４ａに示したように、素子分離膜（図示せず）によってアクティブ領域と、フィールド領域とが定められた半導体基板３００上にバッファ酸化膜３０１と、絶縁膜３０２とを順次蒸着し、前記絶縁膜３０２の上部に第１フォトレジスト３１５を塗布し、露光及び現像工程で前記第１フォトレジスト３１５をパターニングする。ここで、前記絶縁膜３０２として窒化膜を用いる。
【００３５】
図４ｂに示したように、前記パターニングされた第１フォトレジスト３１５をマスクに用いて前記絶縁膜３０２、バッファ酸化膜３０１及び前記半導体基板３００を所定の深さでエッチングし、セル形成領域にトレンチＴ１を形成する。そして、前記半導体基板３００をクリーンアクティブピット反応性イオンエッチング法でエッチングし洗浄した後、前記半導体基板３００のトレンチＴ１内にトンネリング酸化膜３０３を形成する。そして、前記第１フォトレジスト３１５を除去する。
【００３６】
ここで、前記トンネリング酸化膜３０３は、ＣＶＤ又は熱酸化工程によって形成する。
もし、ＣＶＤ方法で形成する場合には、前記絶縁膜３０２を含む基板の全面にトンネリング酸化膜３０２が形成され、熱酸化工程で形成する場合はトレンチ内の半導体基板３００にのみ形成される。図４ｂでは熱酸化工程によってトンネリング酸化膜３０３が形成されることを示したものである。
【００３７】
図４ｃに示したように、前記トレンチが形成された半導体基板３００の全面に導電層を蒸着し、エッチバックして前記導電層が前記トレンチ内の所定の部分にのみ残るように前記導電層をエッチバックして、前記トンネリング酸化膜３０３上にフローティングゲート層３０４を形成する。この際、前記エッチバック工程は、トレンチ内に後でコントロールゲートを形成するための空間が確保されるようにする。
【００３８】
図４ｄに示したように、前記フローティングゲート層３０４を含む基板の全面に第２フォトレジスト３１６を蒸着し、露光及び現像して前記フローティングゲート層３０４の中央部分が露出されるようにパターニングする。そして、前記パターニングされた第２フォトレジスト３１６をマスクに用いて前記フローティングゲート層３０４を所定の深さでエッチングした後、前記第２フォトレジスト３１６を除去する。
【００３９】
図４ｅに示したように、前記フローティングゲート層３０４の上部表面に誘電体膜３０５を形成する。前記誘電体膜３０５は、ＣＶＤ又は熱酸化工程によって形成された酸化膜である。
そして、前記半導体基板３００の全面に導電層を蒸着し、エッチバックして、前記導電層が前記トレンチ内にのみ残るように前記導電層をエッチバックして、前記誘電体膜３０５の上部にコントロールゲート層３０６を形成する。その後、前記コントロールゲート層３０６の上部表面を酸化させ、酸化膜３０７を形成する。
【００４０】
図４ｆに示したように、前記酸化膜３０７が形成された基板の全面に第３フォトレジスト３１７を形成し、露光及び現像工程で前記トレンチＴ１の中心部分が露出されるように前記第３フォトレジスト３１７をパターニングする。
【００４１】
図４ｇに示したように、前記パターニングされた第３フォトレジスト３１７をマスクに用いて、前記トレンチ中央部分の前記酸化膜３０７、コントロールゲート層３０６、誘電体膜３０５、フローティングゲート層３０４及び前記トンネリング酸化膜３０３をエッチングして、２次トレンチＴ２を形成し、前記基板を洗浄する。次いで、前記洗浄された２次トレンチＴ２内にバッファ誘電体膜３０８を形成し、エッチバックして前記２次トレンチＴ２の底面のバッファ誘電体膜３０８を除去する。
【００４２】
そして、前記２次トレンチＴ２の下部の半導体基板３００に不純物イオンを注入し、注入された不純物イオンを拡散させ、ソースジャンクション３０９を形成し、前記第３フォトレジスト３１７を除去する。
【００４３】
前記ソースジャンクション３０９のための不純物イオンの注入は、種類の異なる不純物イオンを少なくとも２つ以上注入する。例えば、燐（Ｐ＋）とヒ素（Ａｓ＋）を１０14atoms/cm2乃至１０15atoms/cm2程度でイオン注入し、熱処理して拡散させる。すると、軽い燐（Ｐ＋）の不純物イオンは広く拡散し、ヒ素（Ａｓ＋）はコンタクト抵抗を減少させる機能をする。
【００４４】
図４ｈに示したように、前記２次トレンチＴ２内に充分に埋め込めるよう導電層を蒸着し、写真エッチング工程を用いて前記導電層を選択的に除去して、ソース電極膜３１０を形成し、前記ソース電極膜３１０の表面を熱酸化して酸化膜３１１を形成する。
【００４５】
そして、前記絶縁膜３０２を除去し、前記絶縁膜３０２が除去された半導体基板３００に不純物イオンを注入して、拡散させ、ドレインジャンクション３１２を形成する。前記ドレインジャンクション３１２も前記ソースジャンクション３０９を形成した方法と同一に実施する。
【００４６】
その後、図面には示していないが、前記ドレインジャンクション３１２にドレイン電極膜を形成するなど、以後の工程を進めメモリ素子を完成する。
【００４７】
以上で説明した本発明の第２実施例によるメモリ素子は、図４ｈに示したように、ソースジャンクション３０９と、ドレインジャンクション３１２の間のチャンネル領域でコントロールゲート層３０６と、フローティングゲート層３０４とが側面でオーバーラップするので、消去特性が向上する。
【図面の簡単な説明】
【００４８】
【図１】従来の積層型フラッシュＥＥＰＲＯＭセルの断面図である。
【図２】従来のスプリットゲートフラッシュＥＥＰＲＯＭセルの断面図である。
【図３ａ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図３ｂ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図３ｃ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図３ｄ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図３ｅ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図３ｆ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図３ｇ】本発明の第１実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ａ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｂ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｃ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｄ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｅ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｆ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｇ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【図４ｈ】本発明の第２実施例によるスプリットゲートフラッシュＥＥＰＲＯＭセルの工程断面図である。
【符号の説明】
【００４９】
２００、３００  半導体基板
２０１、３０１  バッファ酸化膜
２０２、３０２  絶縁膜
２０３、３０３  トンネリング酸化膜
２０４、３０４  フローティングゲート層
２０５、２０８、３０５、３０８  誘電体膜
２０６、３０６  コントロールゲート層
２０７、２１１、３０７、３１１  酸化膜
２０９、３０９  ソースジャンクション
２１０、３１０  ソース電極膜
２１５、２１６、３１５、３１６、３１７  フォトレジスト
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【図４ｆ】
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【図４ｇ】
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【図４ｈ】
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