(57)【要約】【課題】  矩形波状又は台形波状の出力電圧を得るためのスイッチング素子駆動回路及びこれを用いた放電灯点灯装置において、高周波化に適した低損失で簡易な構成を実現する。【解決手段】  直流電源Ｅからの入力電圧を受けるパルストランスＴの二次側において、直列接続のスイッチング素子Ｓ１、Ｓ２を設ける。パルストランスＴの一次側において、スイッチング素子Ｓ３、Ｓ４を設けるとともに、電流制限用インダクタＬ１及び回生用インダクタＬ２を含む回生部ＲＧを、直流電源Ｅ及びパルストランスＴの一次側に接続する。Ｓ３又はＳ４のオン期間にてインダクタＬ１による電流制限が行われ、Ｓ３及びＳ４のオフ期間にてインダクタＬ２を用いて直流電源Ｅへの回生が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電源からの入力電圧を受けるとともに、パルストランスの二次側にて直列接続とされる第１及び第２のスイッチング素子を交互にスイッチング制御するための構成を備えたスイッチング素子駆動回路において、
上記パルストランスの二次巻線の一方から出力される信号を、上記第１のスイッチング素子に供給し、該二次巻線の他方から出力される信号を、上記第２のスイッチング素子に供給し、
上記パルストランスの一次側において、第３及び第４のスイッチング素子を設け、該パルストランスの一次巻線の一方に該第３のスイッチング素子を接続し、該一次巻線の他方に該第４のスイッチング素子を接続するとともに、上記第３又は第４のスイッチング素子のオン期間における電流制限用の第１のインダクタ及び上記第３及び第４のスイッチング素子のオフ期間における回生用の第２のインダクタを含む回生部が、上記直流電源及び上記パルストランスの一次側に接続されている
ことを特徴とするスイッチング素子駆動回路。
【請求項２】
請求項１に記載したスイッチング素子駆動回路において、
第１のインダクタに対して第２のインダクタが直列に設けられた構成を有し、
上記第３又は第４のスイッチング素子の電流が上記第１のインダクタにより制限される場合に、該第１のインダクタに蓄積されたエネルギーを、直接に又はコンデンサを用いて間接的に上記第２のインダクタへと移動させ、上記第３及び第４のスイッチング素子のオフ期間において、該エネルギーを上記直流電源に回生させる
ことを特徴とするスイッチング素子駆動回路。
【請求項３】
請求項２に記載したスイッチング素子駆動回路において、
上記第１のインダクタと第２のインダクタとが磁気結合している
ことを特徴とするスイッチング素子駆動回路。
【請求項４】
請求項２に記載したスイッチング素子駆動回路において、
上記コンデンサの一端が、上記第１のインダクタの端子のうち上記パルストランスの一次側回路との接続端子に接続されるとともに、該コンデンサの他端が上記第２のインダクタに接続されている
ことを特徴とするスイッチング素子駆動回路。
【請求項５】
直流入力電圧を受けて交流変換を行う直流−交流変換部が、パルストランスとその二次側にて直列接続とされる第１及び第２のスイッチング素子を交互にスイッチング制御するための構成を備えた放電灯点灯装置において、
上記パルストランスの二次巻線の一方から出力される信号を、上記第１のスイッチング素子に供給し、該二次巻線の他方から出力される信号を、上記第２のスイッチング素子に供給し、
上記パルストランスの一次側において、第３及び第４のスイッチング素子を設け、該パルストランスの一次巻線の一方に該第３のスイッチング素子を接続し、該一次巻線の他方に該第４のスイッチング素子を接続するとともに、上記第３又は第４のスイッチング素子のオン期間における電流制限用の第１のインダクタ及び上記第３及び第４のスイッチング素子のオフ期間における回生用の第２のインダクタを含む回生部が、上記直流電源及び上記パルストランスの一次側に接続されている
ことを特徴とする放電灯点灯装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスイッチング素子を矩形波信号等で駆動させるためにパルストランスを用いた回路構成において、電力損失の低減及び電気効率の向上を実現するための技術に関する。
【背景技術】
【０００２】
ハーフブリッジ型回路やフルブリッジ型回路では、２つの半導体スイッチング素子を直列に接続して形成されるアームが用いられ、各素子に矩形波状電圧又は台形波状電圧を印加して駆動するための手段が講じられる。
【０００３】
図１０は、そのような駆動回路ａの一例を示したものである。
【０００４】
パルストランスＴの二次側には、スイッチング素子Ｓ１、Ｓ２としてのＦＥＴ（電界効果トランジスタ）が直列に接続されている。その一方Ｓ１に用いられるＦＥＴのゲートが二次巻線Ｔ２ｈの始端側に接続され、該ＦＥＴのドレインが所定電圧の直流電源端子ｂに接続されている。また、Ｓ２に用いられるＦＥＴのゲートが二次巻線Ｔ２ｌの終端側に接続され、そのソースが接地されている。そして、該ＦＥＴのドレインが上記ＦＥＴ（Ｓ１）のソースに接続されている。
【０００５】
パルストランスＴの一次巻線Ｔ１ｈ、Ｔ１ｌについては、両者の接続点に直流電源「Ｅ」（図には、定電圧源の記号で示す。）が接続されて所定電圧が供給される。そして、一次巻線Ｔ１ｈには抵抗Ｒ１を介してＦＥＴ（スイッチング素子Ｓ３を構成する。）が接続され、一次巻線Ｔ１ｌには抵抗Ｒ２を介してＦＥＴ（スイッチング素子Ｓ４を構成する。）が接続されている。尚、これらのＦＥＴはいずれもソース接地とされ、それらのドレインが各抵抗を介してそれぞれの一次巻線に繋がれている。
【０００６】
図１１は、スイッチング素子Ｓ３の駆動によってＳ１をスイッチングする状況を想定して、Ｓ１に用いるＦＥＴのゲート−ソース間電圧「Ｖgs（ｔ）」（破線参照）と、抵抗Ｒ１に流れる電流「Ｉ（ｔ）」（実線参照）の時間的変化を例示したものである（時間「ｔ」の関数であることを明示している。）。
【０００７】
Ｖgs（ｔ）として矩形波電圧又は台形波電圧を用いてスイッチングを行う場合、ゲート容量に電荷を速やかに供給して充放電を行う必要があり、電流Ｉ（ｔ）が急峻なパルス波形を示す。但し、充放電の速度があまりに大き過ぎる場合には、電流のピーク値が高くなり過ぎるため、ＦＥＴの故障に繋がる虞がある。そこで、本例では、充放電時に流れる電流のピーク値を許容範囲内に抑えるための制限用素子として、抵抗Ｒ１、Ｒ２を用いている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、従来の回路構成では、電力損失の低減対策が充分に講じられていないことが問題とされる。
【０００９】
例えば、図１０に示す回路において、Ｓ３、Ｓ４の駆動制御によってＳ１、Ｓ２の高周波スイッチングを行う場合に、抵抗Ｒ１、Ｒ２による電力損失が増加してしまい、その結果として回路全体の電気効率が低下する等の不都合を招く。
【００１０】
そこで、電流制限用抵抗で消費されているエネルギーを電源側に回生させることで効率を高めることが可能となるが、その際、回路構成や制御方法の複雑化を伴う場合には、低コスト化や部品点数の削減等に支障を来たすことになる。
【００１１】
本発明は、矩形波状又は台形波状の出力電圧を得るためのスイッチング素子駆動回路及びこれを用いた放電灯点灯装置において、低損失で簡易な構成の実現を課題とする。
【課題を解決するための手段】
【００１２】
本発明に係るスイッチング素子駆動回路は、直流電源からの入力電圧を受けるとともに、パルストランスの二次側にて直列接続とされる第１及び第２のスイッチング素子を交互にスイッチング制御するための構成を備えたスイッチング素子駆動回路において、下記に示す構成を有するものである。
【００１３】
・パルストランスの二次巻線の一方から出力される信号を、第１のスイッチング素子に供給し、該二次巻線の他方から出力される信号を、第２のスイッチング素子に供給すること。
【００１４】
・パルストランスの一次側において、第３及び第４のスイッチング素子を設け、該パルストランスの一次巻線の一方に該第３のスイッチング素子を接続し、該一次巻線の他方に該第４のスイッチング素子を接続するとともに、第３又は第４のスイッチング素子のオン期間における電流制限用の第１のインダクタ及び第３及び第４のスイッチング素子のオフ期間における回生用の第２のインダクタを含む回生部が、上記直流電源及び上記パルストランスの一次側に接続されていること。
【００１５】
また、本発明に係る放電灯点灯装置は、直流入力電圧を受けて交流変換を行う直流−交流変換部が、パルストランスとその二次側にて直列接続とされる第１及び第２のスイッチング素子を交互にスイッチング制御するための構成を備えており、上記スイッチング素子駆動回路を直流−交流変換部に用いたものである。
【００１６】
従って、本発明では、抵抗を用いずに上記第１のインダクタにより、第３又は第４のスイッチング素子のオン期間で電流制限が行われ、第３及び第４のスイッチング素子のオフ期間において第２のインダクタを用いて直流電源への回生が行われる。
【発明の効果】
【００１７】
本発明によれば、回路損失を低減して効率を高めることが可能であり、しかも、そのために回路構成や動作等の複雑化を伴うことがなく、回路装置の低コスト化に有効である。
【００１８】
そして、第１のインダクタに対して第２のインダクタが直列に設けられた構成において、第３又は第４のスイッチング素子の電流が第１のインダクタにより制限される場合に、該第１のインダクタに蓄積されたエネルギーを、直接に又はコンデンサを用いて間接的に上記第２のインダクタへと移動させ、第３及び第４のスイッチング素子のオフ期間において、該エネルギーを上記直流電源に回生させることにより、電気効率を向上させることができる。
【００１９】
回路構成や動作の簡単化や低コスト化等を実現するには、第１のインダクタと第２のインダクタとを磁気結合させた構成が好ましい。
【００２０】
また、上記コンデンサの一端が、第１のインダクタの端子のうちパルストランスの一次側回路との接続端子に接続されるとともに、該コンデンサの他端が第２のインダクタに接続された構成では、第３及び第４のスイッチング素子のオフ期間に、第１のインダクタからコンデンサを介して上記第２のインダクタにエネルギーが伝達され、第３又は第４のスイッチング素子のオン期間に該コンデンサのエネルギーが放出されるようにし、回路損失を充分に低減させることができる。
【００２１】
放電灯点灯装置への適用においては、上記スイッチング素子駆動回路を備えた直流−交流変換部を用いることによって、回路全体での損失を低減することができ、点灯回路の小型化や低コスト化等に有利となる。
【発明を実施するための最良の形態】
【００２２】
図１は本発明に係るスイッチング素子駆動回路の基本構成例を示したものである。
【００２３】
スイッチング素子駆動回路１では、パルストランスＴの二次側において容量性負荷Ｃ１、Ｃ２が設けられており、二次巻線Ｔ２ｈ、Ｔ２ｌにそれぞれ接続されている。尚、Ｃ１、Ｃ２はスイッチング素子Ｓ１、Ｓ２の容量（負荷）に相当する。本発明の適用において、スイッチング素子としてはバイポーラ・トランジスタやユニポーラ・トランジスタを用いることができる。
【００２４】
パルストランスＴの一次側には、一次巻線Ｔ１ｈ、Ｔ１ｌにそれぞれ接続されたダイオードＤ１、Ｄ２、スイッチング素子Ｓ３、Ｓ４（図にはスイッチの記号で簡略化して示す。）と、回生部ＲＧを備えている。
【００２５】
回生部ＲＧは、所定電圧の直流電源Ｅに接続されるとともに、ダイオードＤ１、Ｄ２の接続点（各ダイオードのアノード）に繋がれている。後述のように、その内部に２つのインダクタ（Ｌ１、Ｌ２）を含んでおり、インダクタ（Ｌ１）に蓄えられたエネルギーを、Ｓ３及びＳ４がともにオフ状態とされる期間において直流電源Ｅに回生する作用をもつ。
【００２６】
パルストランスＴの一次巻線Ｔ１ｈにスイッチング素子Ｓ３が接続され、一次巻線Ｔ１ｌにスイッチング素子Ｓ４が接続されている。
【００２７】
前記のように、スイッチング素子Ｓ３、Ｓ４に抵抗Ｒ１、Ｒ２を接続した構成（図１０参照）では抵抗損が問題とされるため、その代替策としては、抵抗成分の極力小さい誘導性素子（インダクタ）を用いることにより電力損失を抑えることができる。しかし、それだけでは、該素子のインダクタンスと負荷（Ｃ１、Ｃ２）の静電容量との共振によって、負荷にかかる電圧を一定に保つことができず、負荷電流の方向と時間を制限することが必要である。
【００２８】
図示のように、ダイオードＤ１、Ｄ２によって一次電流の向きが規制され、それらのアノード同士が接続されて回生部ＲＧに繋がれ、各ダイオードのカソードが一次巻線Ｔ１ｈ、Ｔ１ｌをそれぞれ介してスイッチング素子Ｓ３、Ｓ４に各別に接続されている。また、スイッチング素子Ｓ３、Ｓ４のオン期間の長さによって電流を流す時間が制限される。
【００２９】
本発明に係る回生部ＲＧについては、下記に示す構成形態が挙げられる。
【００３０】
（Ｉ）電流制限用の第１のインダクタ「Ｌ１」に蓄積されるエネルギーを、トランス（該インダクタ及びこれに磁気結合された、回生用の第２のインダクタ「Ｌ２」から構成される。）にて直流電源に回生させる形態（図２参照）
（ＩＩ）電流制限用インダクタに蓄積されるエネルギーを、直流電源に回生しかつ負荷（スイッチング素子の入力容量）に供給する形態（図５参照）。
【００３１】
図２は、本発明に係るスイッチング素子駆動回路について、上記形態（Ｉ）の構成例を示したものである。
【００３２】
スイッチング素子駆動回路１Ａを構成するパルストランスＴの二次側においては、図１０と同様に、スイッチング素子Ｓ１、Ｓ２をそれぞれに構成するＦＥＴ２、３が直列に接続されている。即ち、一方Ｓ１に用いられるＦＥＴ２のゲートが二次巻線Ｔ２ｈの始端側に接続され、該ＦＥＴ２のドレインが所定電圧の電源端子４（直流電源に接続されている。）に接続されている。また、Ｓ２に用いられるＦＥＴ３のゲートが二次巻線Ｔ２ｌの終端側に接続され、そのソースが接地されている。そして、該ＦＥＴ３のドレインがＦＥＴ２のソースに接続されている。
【００３３】
パルストランスＴの一次巻線Ｔ１ｈ、Ｔ１ｌについては、直流電源Ｅ（定電圧源の記号で示す。）からの入力電圧がインダクタＬ１を介して供給され、該インダクタがダイオードＤ１、Ｄ２を介して一次巻線Ｔ１ｈ、Ｔ１ｌにそれぞれ接続されている。つまり、インダクタＬ１の一端がダイオードＤ１、Ｄ２の各アノードに接続されるとともに、ダイオードＤ１のカソードが一次巻線Ｔ１ｈの終端側端子に接続され、他方のダイオードＤ２のカソードが一次巻線Ｔ１ｌの始端側端子に接続されている。そして、一次巻線Ｔ１ｈの始端側端子がＦＥＴ５（スイッチング素子Ｓ３）に接続され、また、一次巻線Ｔ１ｌの終端側端子がＦＥＴ６（スイッチング素子Ｓ４）に接続されている。各ＦＥＴ５、６のゲートには、制御回路７からの駆動信号がそれぞれ供給され、休止期間（デッド・タイム）をもって各素子が交互にスイッチング制御される。
【００３４】
インダクタＬ２は、その一端が順方向のダイオードＤ３を介して直流電源Ｅ及びインダクタＬ１に接続されており、該インダクタＬ２はインダクタＬ１とともにトランスを形成している（共通鉄心を用いて両者が磁気結合している。）。直列に設けられたインダクタＬ１、Ｌ２及びダイオードＤ１乃至Ｄ３を用いて回生回路８（破線枠内参照。）が構成されている。
【００３５】
本例に示す構成と、図１０の構成との相違点の１つは、パルストランスＴの各一次巻線には抵抗を介さずにスイッチング素子Ｓ３、Ｓ４がそれぞれ接続されていることであり、インダクタＬ１を用いて電流制限が行われる。
【００３６】
図３は、回生回路８の動作について説明するための図であり、図中に矢印で示す電流「Ｉ１」、「Ｉ２」は下記の通りである。
【００３７】
・「Ｉ１」＝スイッチング素子Ｓ３又はＳ４がオン状態の時に流れる電流
・「Ｉ２」＝休止期間（Ｓ３及びＳ４がともにオフ状態となる期間）に流れる電流。
【００３８】
本例では、電流制限用のインダクタＬ１と、回生用のインダクタＬ２とを用いて構成されるトランスにおいて、両者が逆向きに結合しており、Ｓ３又はＳ４のオン期間では、電流Ｉ１の向きで示すように直流電源ＥからダイオードＤ１、Ｄ２に向かう方向に電流が流れる（ダイオードＤ３により、インダクタＬ２への電流が阻止される。）。また、Ｓ３及びＳ４のオフ期間（休止期間）において、電流Ｉ２の向きで示すように、インダクタＬ２から直流電源Ｅに向けての回生電流が流れる。
【００３９】
つまり、インダクタＬ１、Ｌ２の巻線方向を図示のように規定して、直流電源Ｅと回生用インダクタＬ２との間にダイオードＤ３を設けた構成において、Ｓ３又はＳ４のオン期間に該スイッチング素子の電流がインダクタＬ１により制限され、該インダクタＬ１に蓄積されたエネルギーを、Ｓ３及びＳ４の休止期間において直流電源に回生する。
【００４０】
例えば、制御回路７からの信号を受けてスイッチング素子Ｓ３がオン状態である時に、インダクタＬ１には電流Ｉ１が流れる。しかし、ダイオードＤ３の向き及びインダクタＬ１、Ｌ２の巻線方向の設定により、インダクタＬ２には電流が流れない（インダクタＬ１からＬ２へのエネルギー伝達は行われない。）。よって、この場合にはインダクタＬ１にエネルギーが蓄積される。その後、制御回路７からの信号を受けてスイッチング素子Ｓ３がオフ状態となり、休止期間ではインダクタＬ１に電流が流れなくなって、該インダクタに蓄積されたエネルギーがインダクタＬ２に移動し（Ｌ１、Ｌ２との磁気的結合に拠る。）、該エネルギーが直流電源Ｅへと回生される。
【００４１】
図４は、上記回生回路８を組み込んだスイッチング素子駆動回路において、エネルギーの流れを示した模式的な説明図である。尚、「負荷Ｃ」とはＳ１やＳ２の入力容量（例えば、ＦＥＴのゲート容量）に相当する。
【００４２】
図中に示す白の太線は、Ｓ３又はＳ４のオン期間でのエネルギーの移動方向を示している（直流電源からインダクタＬ１を経て負荷Ｃへと向かう流れを示す。）。また、暗色の太線は、Ｓ３及びＳ４の休止期間におけるエネルギーの移動方向を示している（インダクタＬ１からＬ２を経て直流電源に向かう流れを示す。）。尚、図中の破線矢印（負荷ＣからＬ１を経て直流電源に向かう矢印）はスイッチング素子が次にオン状態になった場合の流れを示している。
【００４３】
上記のように、本例では、Ｓ３及びＳ４の休止期間において直流電源Ｅにエネルギーを直接戻す構成をとっており、回路動作、構成ともに簡素であるという特徴をもつ。
【００４４】
図５は、本発明に係るスイッチング素子駆動回路について、上記形態（ＩＩ）の構成例１Ｂを示したものである。
【００４５】
本例に関して、図２との構成上の相違点は下記に示す通りである。
【００４６】
・インダクタＬ１、ダイオードＤ３に対してコンデンサＣ３が並列に設けられていること
・インダクタＬ２の一端がダイオードＤ４を介して接地されていること
・インダクタＬ１、Ｌ２が磁気結合していないこと。
【００４７】
つまり、インダクタＬ２の一端が、コンデンサＣ３を介してインダクタＬ１及びダイオードＤ１、Ｄ２のアノードに接続されるとともに、インダクタＬ２の他端がダイオードＤ４のカソードに接続され、該ダイオードＤ４のアノードが接地されている。
【００４８】
本例では、インダクタＬ１、Ｌ２、コンデンサＣ３、ダイオードＤ１乃至Ｄ４を用いて電源への回生及び負荷への供給のための回路９（図の破線枠参照）が形成されている。
【００４９】
図６及び図７は本回路の動作について説明するための等価回路図であり、図６に示す回路１０ＡはＳ３又はＳ４がオン状態の場合を示し、図７に示す回路１０ＢはＳ３及びＳ４がオフ状態の場合（休止期間）を示している。
【００５０】
図６に矢印で示す電流「ｉ１」、「ｉ２」は下記の通りである。
【００５１】
・「ｉ１」＝インダクタＬ１と負荷Ｃによる共振電流
・「ｉ２」＝インダクタＬ２、コンデンサＣ３、負荷Ｃによる共振電流。
【００５２】
尚、負荷Ｃについては一次側に換算した場合の容量を示す。
【００５３】
電流ｉ１の向きで示すように、インダクタＬ１からダイオードＤ１（又はＤ２）、負荷Ｃへと向かう方向に電流が流れ、電流ｉ２の向きで示すように、ダイオードＤ４の順方向に沿って、インダクタＬ２、コンデンサＣ３、ダイオードＤ１（又はＤ２）へと向かう方向に電流が流れる。尚、インダクタＬ１、Ｌ２にてエネルギーが蓄積され、コンデンサＣ３のエネルギーが放出される。
【００５４】
また、図７に矢印で示す電流「ｉ３」、「ｉ４」は下記の通りである。
【００５５】
・「ｉ３」＝インダクタＬ２に蓄積されたエネルギーを変換した電流
・「ｉ４」＝インダクタＬ１に蓄積されたエネルギーを変換した電流。
【００５６】
電流ｉ３の向きは、ダイオードＤ４、Ｄ３の順方向、つまり、インダクタＬ２から直流電源に向かう方向であり、該インダクタＬ２のエネルギーが放出される。また、電流ｉ４の向きは、ダイオードＤ３の順方向に沿ってインダクタＬ１からコンデンサＣ３へと向かう方向とされ、インダクタＬ１にてエネルギーが放出され、コンデンサＣ３にエネルギーが蓄積される。
【００５７】
本構成において、例えば、スイッチング素子Ｓ３のオン期間にインダクタＬ１に蓄積されえたエネルギーは、Ｓ３及びＳ４のオフ期間（休止期間）においてコンデンサＣ３に移動する。次にスイッチング素子Ｓ４がオン状態となる期間では、コンデンサＣ３に移動したエネルギーが、負荷ＣとインダクタＬ２に分配される。その後、Ｓ３及びＳ４のオフ期間に、Ｌ２に移動したエネルギー分が直流電源Ｅに回生される。
【００５８】
図８は、上記回路９を組み込んだスイッチング素子駆動回路において、エネルギーの流れを示した模式的な説明図である。
【００５９】
図中に示す白の太線は、Ｓ３又はＳ４のオン期間でのエネルギーの移動方向を示しており、直流電源からインダクタＬ１を経て負荷Ｃへと向かう流れと、コンデンサＣ３からインダクタＬ２を経て負荷Ｃに向かう流れを示す。また、暗色の太線は、Ｓ３及びＳ４の休止期間におけるエネルギーの移動方向を示しており、インダクタＬ１からコンデンサＣ３への向かう流れと、インダクタＬ２から直流電源へと向かう流れを示す。尚、図中の破線矢印（負荷ＣからＬ１を経て直流電源に向かう矢印と、負荷ＣからＬ２を経てコンデンサＣ３に向かう矢印）は、スイッチング素子が次にオン状態になった場合の流れを示している。
【００６０】
本構成では、２系統から負荷Ｃに電流が流れるために、図２の構成との比較ではやや複雑であるが、スイッチング素子駆動回路で消費されるエネルギーの低減という観点からは有効である。即ち、回路損失については、使用素子の抵抗成分や、電源自体の内部インピーダンス、スイッチング素子のオン抵抗等が要因とされ、回生により直流電源に戻されたエネルギーは、再び駆動回路にて使われる。仮に６０％のエネルギーから回生される場合を想定すると、次のスイッチングが行われる時点で該エネルギーが再び駆動回路で消費され、その４０％が損失となってしまうことになる。そこで、エネルギーの一部を負荷（Ｓ１、Ｓ２の容量成分）に供給することができれば、直流電源から供給されるエネルギーのうち駆動回路で使用されるエネルギーを低減することが可能となり（同じ４０％の損失であっても、その絶対量が低減される。）、これにより回路効率をさらに高めることができる。
【００６１】
次に、上記スイッチング素子駆動回路を適用した放電灯点灯装置について説明する。
【００６２】
図９は放電灯点灯装置の一例１１を示すものであり、直流電源１２から電源供給を受ける直流−交流変換部１３と起動回路１４を備えている。
【００６３】
直流−交流変換部１３は、直流電源１２から直流入力電圧を受けて交流変換及び昇圧を行うために設けられている。本例では、ハーフブリッジ型構成とされ、スイッチング素子１５Ｈ、１５Ｌと、それらの駆動制御を行うゲート駆動部１６を備えている。本例ではＦＥＴが使用され、高段側素子１５Ｈ（上記Ｓ１に相当する。）の一端が直流電源の正極側端子に接続され、該素子の他端が低段側素子１５Ｌ（上記Ｓ２に相当する。）を介して接地されており、ゲート駆動部１６に上記スイッチング素子駆動回路（１Ａ又は１Ｂ）に示した構成が用いられる。これにより、各素子１５Ｈ、１５Ｌが、所定の休止期間をおいて交互にスイッチング制御される。
【００６４】
本例では、電力変換用トランス１７を有しており、共振用コンデンサ１８と、インダクタ１９との共振現象を利用した回路構成が用いられている。
【００６５】
起動回路１４は、放電灯２０に起動用信号を供給するために設けられており、起動時におけるその出力電圧がトランス１７にて昇圧されて放電灯２０に印加される（交流変換された出力に対して起動用信号が重畳されて放電灯２０に供給される。）。
【００６６】
尚、本例では、スイッチング素子１５Ｈ、１５Ｌを用いたハーフブリッジ型の構成を示しているが、本発明の適用においては、４つのスイッチング素子を用いたフルブリッジ型構成でも構わない。例えば、直流入力電圧を所望のレベルに変換した後で、逆変換回路（所謂インバータ）によって交流出力に変換して放電灯に供給する形態が挙げられる。
【００６７】
放電灯の点灯制御では、負荷変動が大きく、全ての負荷状態に対して最適な電圧や電力の供給が要求され、そのために、ブリッジ型回路の各アームを構成するスイッチング素子の周波数制御が行われる。従って、スイッチング周波数についても負荷状態に応じて変動することになり、ブリッジの駆動損失が当該周波数に左右される（高周波である程、損失が増加する。）。そこで、回路損失等を考慮した上で素子選定や放熱設計が必要となるが、上記のスイッチング素子駆動回路を用いて、電力損失を低減することで高価な素子を使う必要がなくなり、回路設計上の制約等が少なくなる。即ち、負荷変動範囲に応じて過剰なまでの損失対策も講じる必要がなくなり、熱対策の軽減、点灯装置の小型化、低コスト化等にとって有効である。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る基本構成例を示す図である。
【図２】本発明の構成例を示す回路図である。
【図３】図２の回生回路の動作について説明するための図である。
【図４】エネルギー移動の模式的な説明図である。
【図５】本発明の別の構成例を示す回路図である。
【図６】図７とともに、図５の回路動作について説明するための等価回路図であり、本図はスイッチング素子Ｓ３又はＳ４がオン状態の場合を示す図である。
【図７】Ｓ３及びＳ４がオフ状態の場合を示す図である。
【図８】エネルギー移動の模式的な説明図である。
【図９】放電灯点灯装置の構成例を示す図である。
【図１０】従来の構成例を示す回路図である。
【図１１】スイッチング動作について説明するために駆動電圧及び電流の概略波形を示した図である。
【符号の説明】
【００６９】
１、１Ａ、１Ｂ…スイッチング素子駆動回路、Ｔ…パルストランス、Ｔ１ｈ、Ｔ１ｌ…一次巻線、Ｔ２ｈ、Ｔ２ｌ…二次巻線、Ｓ１…第１のスイッチング素子、Ｓ２…第２のスイッチング素子、Ｓ３…第３のスイッチング素子、Ｓ４…第４のスイッチング素子、ＲＧ…回生部、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｃ３…コンデンサ、１１…放電灯点灯装置、１３…直流−交流変換部
【図１】
2006079848.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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