(57)【要約】【課題】  チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させる。【解決手段】  素子形成領域Ｒ１、Ｒ２の間の素子分離酸化膜２上に多結晶シリコン層３を配置し、半導体基板１および多結晶シリコン層３の熱酸化を行うことにより、半導体基板１の表面にゲート絶縁膜５を形成するとともに、多結晶シリコン層３を酸化膜４に変化させ、酸化膜４に跨るようにして素子形成領域Ｒ１、Ｒ２上に延伸されたゲート電極６を形成する。【選択図】      図２
2006229013.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜で素子分離された素子形成領域と、
前記素子分離絶縁膜上に配置され、多結晶シリコン層の熱酸化にて形成された酸化膜と、
前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜で素子分離された素子形成領域と、
前記素子分離絶縁膜上に配置された窒化膜と、
前記窒化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された素子分離絶縁膜と、
前記素子分離絶縁膜で素子分離された素子形成領域と、
前記素子分離絶縁膜上に配置された第１シールド電極と、
前記第１シールド電極上に配置された第２シールド電極と、
前記前記素子形成領域上に形成されたゲート電極と、
前記第２シールド電極に跨るようにして前記ゲート電極に接続された配線層とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、
前記素子分離絶縁膜上に多結晶シリコン層を形成する工程と、
前記半導体基板および前記多結晶シリコン層の熱酸化により前記半導体基板上にゲート絶縁膜を形成するとともに、前記多結晶シリコン層を酸化膜に変化させる工程と、
前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、
前記素子分離絶縁膜上に多結晶シリコン層を形成する工程と、
前記素子形成領域を覆うように配置された酸化防止膜を前記半導体基板上に形成する工程と、
前記多結晶シリコン層の熱酸化により前記多結晶シリコン層を酸化膜に変化させる工程と、
前記素子形成領域を覆うように配置された酸化防止膜を除去する工程と、
前記半導体基板の熱酸化により前記半導体基板上にゲート絶縁膜を形成する工程と、
前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
素子形成領域を覆うように配置された酸化防止膜を半導体基板上に形成する工程と、
前記酸化防止膜をマスクとして前記半導体基板の熱酸化を行うことにより、前記素子形成領域を素子分離する素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層の熱酸化により前記多結晶シリコン層を酸化膜に変化させる工程と、
前記素子形成領域を覆うように配置された酸化防止膜を除去する工程と、
前記半導体基板の熱酸化により前記半導体基板上にゲート絶縁膜を形成する工程と、
前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、
前記素子分離絶縁膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、
前記素子分離絶縁膜上に第１シールド電極を形成する工程と、
前記第１シールド電極上に第２シールド電極を形成するとともに、前記素子形成領域上に延伸されたゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程と、
前記第２シールド電極に跨るようにして前記ゲート電極に接続された配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、素子分離領域におけるチャネル形成を抑制する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、高耐圧デバイスなどでの高電圧印加時において、素子分離領域に形成された寄生トランジスタのチャネルが開き、素子分離領域に電流が流れることがある。このため、イオン注入にて素子分離領域に高濃度不純物拡散層を形成し、素子分離領域のチャネルストッパとしての機能を強化することにより、寄生トランジスタのチャネルが開くことを防止することが行われている。
【０００３】
また、高耐圧ＭＯＳトランジスタのゲート電極を接続する場合、ゲート電極をそのまま引き回すのではなく、ＡＬ配線を用いてゲート電極間をブリッジさせる方法もある。
また、例えば、特許文献１には、コントロールゲートとフィールド酸化膜とをシールド電極でシールドすることにより、半導体不揮発性記憶装置の高耐圧素子分離を実現する方法が開示されている。
【特許文献１】特開平７−２０２０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、素子分離領域に高濃度不純物拡散層を形成する方法やＡＬブリッジを用いる方法では、素子分離領域の面積が増大し、チップサイズの増大を招くという問題があった。
また、特許文献１に開示された方法では、フローティングゲート用の電極材料を用いてシールド電極が形成されているため、フローティングゲートとシールド電極とを素子分離領域上で分離する必要がある。このため、素子分離領域の面積が増大し、チップサイズの増大を招くという問題があった。
【０００５】
そこで、本発明の目的は、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜で素子分離された素子形成領域と、前記素子分離絶縁膜上に配置され、多結晶シリコン層の熱酸化にて形成された酸化膜と、前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極とを備えることを特徴とする。
【０００７】
これにより、多結晶シリコン層の熱酸化にて素子分離絶縁膜上に酸化膜を形成することが可能となり、素子分離絶縁膜の膜減りを抑制しつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となる。このため、高濃度不純物拡散層やシールド電極を素子分離領域に設けることなく、素子分離領域に形成された寄生トランジスタのチャネルが開くことを防止することが可能となり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜で素子分離された素子形成領域と、前記素子分離絶縁膜上に配置された窒化膜と、前記窒化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極とを備えることを特徴とする。
これにより、素子分離絶縁膜上に窒化膜を形成することが可能となり、素子分離絶縁膜の膜減りを抑制しつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となる。このため、高濃度不純物拡散層やシールド電極を素子分離領域に設けることなく、素子分離領域に形成された寄生トランジスタのチャネルが開くことを防止することが可能となり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜で素子分離された素子形成領域と、前記素子分離絶縁膜上に配置された第１シールド電極と、前記第１シールド電極上に配置された第２シールド電極と、前記前記素子形成領域上に形成されたゲート電極と、前記第２シールド電極に跨るようにして前記ゲート電極に接続された配線層とを備えることを特徴とする。
【００１０】
これにより、素子分離絶縁膜上に２層分のシールド層を形成することが可能となるとともに、ゲート電極を形成するための電極材料を用いて第２シールド電極を形成することができる。このため、製造工程の増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、前記素子分離絶縁膜上に多結晶シリコン層を形成する工程と、前記半導体基板および前記多結晶シリコン層の熱酸化により前記半導体基板上にゲート絶縁膜を形成するとともに、前記多結晶シリコン層を酸化膜に変化させる工程と、前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１１】
これにより、多結晶シリコン層の一部を素子分離絶縁膜上に残すことで多結晶シリコン層を素子分離絶縁膜上に配置することが可能となるとともに、ゲート絶縁膜を形成するための熱酸化によって素子分離絶縁膜上の多結晶シリコン層を酸化膜に変化させることが可能となる。このため、製造工程の増大を抑制しつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となるとともに、素子分離領域に形成された寄生トランジスタのチャネルが開くことを防止するために、高濃度不純物拡散層やシールド電極を素子分離領域に設ける必要がなくなり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、前記素子分離絶縁膜上に多結晶シリコン層を形成する工程と、前記素子形成領域を覆うように配置された酸化防止膜を前記半導体基板上に形成する工程と、前記多結晶シリコン層の熱酸化により前記多結晶シリコン層を酸化膜に変化させる工程と、前記素子形成領域を覆うように配置された酸化防止膜を除去する工程と、前記半導体基板の熱酸化により前記半導体基板上にゲート絶縁膜を形成する工程と、前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１３】
これにより、多結晶シリコン層の一部を素子分離絶縁膜上に残すことで多結晶シリコン層を素子分離絶縁膜上に配置することが可能となるとともに、素子形成領域の半導体基板が熱酸化されることを防止しつつ、素子分離絶縁膜上の多結晶シリコン層を酸化膜に変化させることが可能となる。このため、ゲート絶縁膜の膜厚を任意に設定することを可能としつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることが可能となるとともに、素子形成領域に形成されるトランジスタの設計の自由度を向上させることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子形成領域を覆うように配置された酸化防止膜を半導体基板上に形成する工程と、前記酸化防止膜をマスクとして前記半導体基板の熱酸化を行うことにより、前記素子形成領域を素子分離する素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層の熱酸化により前記多結晶シリコン層を酸化膜に変化させる工程と、前記素子形成領域を覆うように配置された酸化防止膜を除去する工程と、前記半導体基板の熱酸化により前記半導体基板上にゲート絶縁膜を形成する工程と、前記酸化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１５】
これにより、多結晶シリコン層の一部を素子分離絶縁膜上に残すことで多結晶シリコン層を素子分離絶縁膜上に配置することが可能となるとともに、素子分離絶縁膜上の多結晶シリコン層を酸化膜に変化させる際に、素子分離絶縁膜を形成するための酸化防止膜を用いることで、素子形成領域の半導体基板が熱酸化されることを防止することができる。このため、製造工程の増大を抑制しつつ、ゲート絶縁膜の膜厚を任意に設定することが可能となるとともに、素子分離領域の絶縁膜の膜厚を増大させることが可能となり、素子形成領域に様々のトランジスタを形成することを可能としつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、前記素子分離絶縁膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜に跨るようにして前記素子形成領域上に延伸されたゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１７】
これにより、半導体製造プロセスで用いられるシリコン窒化膜の一部を素子分離絶縁膜上に残すことで、シリコン窒化膜を素子分離絶縁膜上に配置することが可能となり、素子分離絶縁膜の膜減りを抑制しつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となる。このため、素子分離領域に形成された寄生トランジスタのチャネルが開くことを防止するために、高濃度不純物拡散層やシールド電極を素子分離領域に設ける必要がなくなり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離絶縁膜を形成することにより、前記素子分離絶縁膜にて素子分離された素子形成領域を形成する工程と、前記素子分離絶縁膜上に第１シールド電極を形成する工程と、前記第１シールド電極上に第２シールド電極を形成するとともに、前記素子形成領域上に延伸されたゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体基板に形成する工程と、前記第２シールド電極に跨るようにして前記ゲート電極に接続された配線層を形成する工程とを備えることを特徴とする。
【００１９】
これにより、素子分離絶縁膜上に２層分のシールド層を形成することが可能となるとともに、ゲート電極を形成するための電極材料を用いて第２シールド電極を形成することができる。このため、製造工程の増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
図１において、素子形成領域Ｒ１、Ｒ２は素子分離酸化膜２にて素子分離され、素子形成領域Ｒ１、Ｒ２の間には、素子分離酸化膜２上に配置された酸化膜４が形成されている。ここで、酸化膜４は、素子分離酸化膜２上に配置された多結晶シリコン層の熱酸化にて形成することができる。そして、素子形成領域Ｒ１、Ｒ２上には、酸化膜４に跨るように配置されたゲート電極６が形成されている。そして、素子形成領域Ｒ１には、ゲート電極６の両側にそれぞれ配置されたソース層７ａおよびドレイン層７ｂが形成され、素子形成領域Ｒ２には、ゲート電極６の両側にそれぞれ配置されたソース層８ａおよびドレイン層８ｂが形成されている。
【００２１】
図２は、図１の半導体装置の製造方法を示す断面図である。
図２（ａ）において、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法にて半導体基板１の選択酸化を行うことにより、素子分離酸化膜２にて素子分離された素子形成領域Ｒ１、Ｒ２を半導体基板１に形成する。なお、半導体基板１の材質は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
【００２２】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、素子分離酸化膜２が形成された半導体基板１上の全面に多結晶シリコン層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、素子形成領域Ｒ１、Ｒ２の半導体基板１の表面を露出させるとともに、素子形成領域Ｒ１、Ｒ２の間の素子分離酸化膜２上に多結晶シリコン層３を配置する。
【００２３】
次に、図２（ｃ）に示すように、半導体基板１および多結晶シリコン層３の熱酸化を行うことにより、半導体基板１の表面にゲート絶縁膜５を形成するとともに、多結晶シリコン層３を酸化膜４に変化させる。
次に、図２（ｄ）に示すように、ＣＶＤなどの方法により、半導体基板１上の全面に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化膜４に跨るようにして素子形成領域Ｒ１、Ｒ２上に延伸されたゲート電極６を形成する。
【００２４】
次に、図１に示すように、ゲート電極６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極６の両側にそれぞれ配置されたソース層７ａおよびドレイン層７ｂを素子形成領域Ｒ１に形成するとともに、ゲート電極６の両側にそれぞれ配置されたソース層８ａおよびドレイン層８ｂを素子形成領域Ｒ２に形成する。
【００２５】
これにより、多結晶シリコン層３を素子分離絶縁膜上に残すことで多結晶シリコン層３を素子分離絶縁膜２上に配置することが可能となるとともに、ゲート絶縁膜５を形成するための熱酸化によって素子分離絶縁膜２上の多結晶シリコン層３を酸化膜４に変化させることが可能となる。このため、製造工程の増大を抑制しつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となるとともに、素子分離領域に形成された寄生トランジスタのチャネルが開くことを防止するために、高濃度不純物拡散層やシールド電極を素子分離領域に設ける必要がなくなり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【００２６】
また、２層多結晶シリコン形成プロセスにおける１層目の多結晶シリコンの熱酸化にて酸化膜４を形成することが可能となるとともに、２層多結晶シリコン形成プロセスにおける２層目の多結晶シリコンを用いることでゲート電極６を形成することができ、製造工程の増大を抑制することができる。
図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００２７】
図３（ａ）において、ＬＯＣＯＳ法にて半導体基板１１の選択酸化を行うことにより、素子分離酸化膜１２にて素子分離された素子形成領域Ｒ１１、Ｒ１２を半導体基板１１に形成する。
次に、図３（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、素子分離酸化膜１２が形成された半導体基板１１上の全面に多結晶シリコン層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、素子形成領域Ｒ１１、Ｒ１２の半導体基板１１の表面を露出させるとともに、素子形成領域Ｒ１１、Ｒ１２の間の素子分離酸化膜１２上に多結晶シリコン層１３を配置する。
【００２８】
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により、半導体基板１１上の全面に酸化防止膜１７を形成する。なお、酸化防止膜１７としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１７をパターニングすることにより、素子形成領域Ｒ１１、Ｒ１２を覆ったまま多結晶シリコン層１３の表面を酸化防止膜１７から露出させる。
【００２９】
次に、図３（ｄ）に示すように、酸化防止膜１７をマスクとして多結晶シリコン層１３の熱酸化を行うことにより、多結晶シリコン層１３を酸化膜１４に変化させる。
次に、図３（ｅ）に示すように、酸化防止膜１７を除去した後、半導体基板１１の熱酸化を行うことにより、素子形成領域Ｒ１１、Ｒ１２の半導体基板１１の表面にゲート絶縁膜１５を形成する。そして、ＣＶＤなどの方法により、半導体基板１１上の全面に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化膜１４に跨るようにして素子形成領域Ｒ１１、Ｒ１２上に延伸されたゲート電極１６を形成する。そして、ゲート電極１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ゲート電極１６の両側にそれぞれ配置されたソース層／ドレイン層を素子形成領域Ｒ１１、Ｒ１２にそれぞれ形成する。
【００３０】
これにより、多結晶シリコン層１３を素子分離絶縁膜１２上に残すことで多結晶シリコン層１３を素子分離絶縁膜１２上に配置することが可能となるとともに、素子形成領域Ｒ１１、Ｒ１２の半導体基板１１が熱酸化されることを防止しつつ、素子分離絶縁膜１２上の多結晶シリコン層１３を酸化膜１４に変化させることが可能となる。このため、ゲート絶縁膜１５の膜厚を任意に設定することを可能としつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることが可能となるとともに、素子形成領域Ｒ１１、Ｒ１２に形成されるトランジスタの設計の自由度を向上させることができる。
【００３１】
図４は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、ＣＶＤなどの方法により、半導体基板２１上の全面に酸化防止膜２７を形成する。なお、酸化防止膜２７としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜２７をパターニングすることにより、素子形成領域Ｒ２１、Ｒ２２を酸化防止膜２７にて覆ったまま半導体基板２１の表面を酸化防止膜２７から露出させる。
【００３２】
次に、図４（ｂ）に示すように、酸化防止膜２７をマスクとして半導体基板２１の選択酸化を行うことにより、素子形成領域Ｒ２１、Ｒ２２を素子分離する素子分離酸化膜２２を半導体基板２１に形成する。
次に、図４（ｃ）に示すように、ＣＶＤなどの方法を用いることにより、酸化防止膜２７を半導体基板２１上に残したまま、半導体基板２１上の全面に多結晶シリコン層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化防止膜２７を露出させるとともに、素子形成領域Ｒ２１、Ｒ２２の間の素子分離酸化膜２２上に多結晶シリコン層２３を配置する。
【００３３】
次に、図４（ｄ）に示すように、酸化防止膜２７をマスクとして多結晶シリコン層２３の熱酸化を行うことにより、多結晶シリコン層２３を酸化膜２４に変化させる。
次に、図４（ｅ）に示すように、酸化防止膜２７を除去した後、半導体基板２１の熱酸化を行うことにより、素子形成領域Ｒ２１、Ｒ２２の半導体基板２１の表面にゲート絶縁膜２５を形成する。そして、ＣＶＤなどの方法により、半導体基板２１上の全面に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化膜２４に跨るようにして素子形成領域Ｒ２１、Ｒ２２上に延伸されたゲート電極２６を形成する。そして、ゲート電極２６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板２１内にイオン注入することにより、ゲート電極２６の両側にそれぞれ配置されたソース層／ドレイン層を素子形成領域Ｒ２１、Ｒ２２にそれぞれ形成する。
【００３４】
これにより、多結晶シリコン層２３を素子分離絶縁膜２２上に残すことで多結晶シリコン層２３を素子分離絶縁膜２２上に配置することが可能となるとともに、素子分離絶縁膜２２上の多結晶シリコン層２３を酸化膜２４に変化させる際に、素子分離絶縁膜２２を形成するための酸化防止膜２７をそのまま使用することで、素子形成領域Ｒ２１、Ｒ２２の半導体基板２１が熱酸化されることを防止することができる。このため、製造工程の増大を抑制しつつ、ゲート絶縁膜２５の膜厚を任意に設定することが可能となるとともに、素子分離領域の絶縁膜の膜厚を増大させることが可能となり、素子形成領域Ｒ２１、Ｒ２２に様々のトランジスタを形成することを可能としつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることが可能となる。
【００３５】
図５は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
図５（ａ）において、ＬＯＣＯＳ法にて半導体基板３１の選択酸化を行うことにより、素子分離酸化膜３２にて素子分離された素子形成領域Ｒ３１、Ｒ３２を半導体基板３１に形成する。
次に、図５（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、素子分離酸化膜３２が形成された半導体基板３１上の全面に多結晶シリコン層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、素子形成領域Ｒ３１、Ｒ３２の半導体基板１１の表面を露出させるとともに、素子分離酸化膜３２上に多結晶シリコン層３３を配置する。なお、多結晶シリコン層３３は、例えば、半導体基板３１に形成される集積回路の抵抗やキャパシタの下部電極として用いることができる。
【００３６】
次に、図５（ｃ）に示すように、ＣＶＤなどの方法により、半導体基板３１上の全面に酸化防止膜を形成する。なお、酸化防止膜としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜をパターニングすることにより、素子形成領域Ｒ３１、Ｒ３２の間の素子分離酸化膜３２上に酸化防止膜３７ａが残るようにして、多結晶シリコン層３３を酸化防止膜３７ｂにて覆うとともに、素子形成領域Ｒ３１、Ｒ３２の半導体基板３１の表面を酸化防止膜から露出させる。
【００３７】
次に、図５（ｄ）に示すように、半導体基板３１の熱酸化を行うことにより、素子形成領域Ｒ３１、Ｒ３２の半導体基板３１の表面にゲート絶縁膜３５を形成する。ここで、酸化防止膜３７ｂにて多結晶シリコン層３３を覆ったまま、半導体基板３１の熱酸化を行うことにより、多結晶シリコン層３３が熱酸化されることを防止することができ、半導体基板３１に形成される集積回路の抵抗やキャパシタの下部電極として多結晶シリコン層３３を用いることができる。
【００３８】
そして、ＣＶＤなどの方法により、半導体基板３１上の全面に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、酸化防止膜３７ａに跨るようにして素子形成領域Ｒ３１、Ｒ３２上に延伸されたゲート電極３６を形成する。そして、ゲート電極３６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板３１内にイオン注入することにより、ゲート電極３６の両側にそれぞれ配置されたソース層／ドレイン層を素子形成領域Ｒ３１、Ｒ３２にそれぞれ形成する。
【００３９】
これにより、２層多結晶シリコン形成プロセスを流用することで、素子分離絶縁膜３２上に窒化膜３２を形成することが可能となり、製造工程の増大を抑制しつつ、素子分離領域の絶縁膜の膜厚を増大させることが可能となる。このため、高濃度不純物拡散層やシールド電極を素子分離領域に設けることなく、素子分離領域に形成された寄生トランジスタのチャネルが開くことを防止することが可能となり、チップサイズの増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【００４０】
図６は、本発明の第５実施形態に係る半導体装置の概略構成を示す平面図である。
図６において、素子形成領域Ｒ４１、Ｒ４２は素子分離酸化膜４２にて素子分離され、素子形成領域Ｒ４１、Ｒ４２の間には、素子分離酸化膜４２上に配置されたシールド電極４３が形成されている。なお、シールド電極４３は、２層多結晶シリコン形成プロセスにおける１層目の多結晶シリコン層を用いることができる。また、シールド電極４３上にはシールド電極４６ｃが配置されるとともに、素子形成領域Ｒ４１、Ｒ４２上には、ゲート電極４６ａ、４６ｂがそれぞれ形成されている。なお、ゲート電極４６ａ、４６ｂおよびシールド電極４６ｃは、２層多結晶シリコン形成プロセスにおける２層目の多結晶シリコン層を用いることができる。そして、ゲート電極４６ａ、４６ｂにはゲートコンタクトＣ１、Ｃ２がそれぞれ形成され、ゲート電極４６ａ、４６ｂは、シールド電極４３、４６ｃに跨るように配置されたＡｌ配線５０にて互いに接続されている。そして、素子形成領域Ｒ４１には、ゲート電極４６ａの両側にそれぞれ配置されたソース層４７ａおよびドレイン層４７ｂが形成され、素子形成領域Ｒ４２には、ゲート電極４６ｂの両側にそれぞれ配置されたソース層４８ａおよびドレイン層４８ｂが形成されている。
【００４１】
図７は、図６の半導体装置の製造方法を示す断面図である。
図７（ａ）において、ＬＯＣＯＳ法にて半導体基板４１の選択酸化を行うことにより、素子分離酸化膜４２にて素子分離された素子形成領域Ｒ４１、Ｒ４２を半導体基板４１に形成する。
次に、図７（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、素子分離酸化膜４２が形成された半導体基板４１上の全面に多結晶シリコン層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、素子形成領域Ｒ４１、Ｒ４２の半導体基板４１の表面を露出させるとともに、素子形成領域Ｒ４１、Ｒ４２の間の素子分離酸化膜４２上にシールド電極４３を形成する。
【００４２】
次に、図７（ｃ）に示すように、半導体基板４１およびシールド電極４３の表面の熱酸化を行うことにより、半導体基板４１の表面にゲート絶縁膜４５を形成するとともに、シールド電極４３の表面に酸化膜４４を形成する。
次に、図７（ｄ）に示すように、ＣＶＤなどの方法により、半導体基板４１上の全面に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、シールド電極４３上にシールド電極４６ｃを形成するとともに、ゲート電極４６ａ、４６ｂを素子形成領域Ｒ４１、Ｒ４２にそれぞれ形成する。
【００４３】
次に、図６に示すように、ゲート電極４６ａ、４６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板４１内にイオン注入することにより、ゲート電極４６ａの両側にそれぞれ配置されたソース層４７ａおよびドレイン層４７ｂを素子形成領域Ｒ４１に形成するとともに、ゲート電極４６ｂの両側にそれぞれ配置されたソース層４８ａおよびドレイン層４８ｂを素子形成領域Ｒ４２に形成する。
【００４４】
次に、図７（ｅ）に示すように、ＣＶＤなどの方法により、ゲート電極４６ａ、４６ｂ上に層間絶縁層４９を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁層４９をパターニングすることにより、ゲート電極４６ａ、４６ｂをそれぞれ露出させる開口部４９ａ、４９ｂを層間絶縁層４９に形成する。そして、スパッタなどの方法により、層間絶縁層４９上に全面にＡｌ膜を形成し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌ膜をパターニングすることにより、ゲート電極４６ａ、４６ｂを互いに接続するＡｌ配線５０を層間絶縁層４９上に形成する。
【００４５】
これにより、素子分離絶縁膜４２上に２層分のシールド電極４３、４６ｃを形成することが可能となるとともに、ゲート電極４６ａ、４６ｂを形成するための電極材料を用いてシールド電極４６ｃを形成することができ、製造工程の増大を抑制しつつ、素子分離領域におけるチャネルストッパとしての機能を向上させることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す平面図。
【図２】図１の半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第５実施形態に係る半導体装置の概略構成を示す平面図。
【図７】図６の半導体装置の製造方法を示す断面図。
【符号の説明】
【００４７】
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２  素子形成領域、１、１１、２１、３１、４１  半導体基板、２、１２、２２、３２。４２  素子分離酸化膜、３、１３、２３、３３  多結晶シリコン層、４、１４、２４、４４  酸化膜、５、１５、２５、３５、４５  ゲート絶縁膜、６、１６、２６、３６、４６ａ、４６ｂ  ゲート電極、７ａ、７ｂ、８ａ、８ｂ、４７ａ、４７ｂ、４８ａ、４８ｂ  ソース／ドレイン層、１７、２７、３７ａ、３７ｂ  酸化防止膜、４３、４６ｃ  シールド電極、４９  層間絶縁層、４９ａ、４９ｂ  開口部、５０  Ａｌ配線、Ｃ１、Ｃ２  ゲートコンタクト
【図１】
2006229013.tif 000003
【図２】
2006229013.tif 000004
【図３】
2006229013.tif 000005
【図４】
2006229013.tif 000006
【図５】
2006229013.tif 000007
【図６】
2006229013.tif 000008
【図７】
2006229013.tif 000009