(57)【要約】  【課題】  ２つの電源電位が印加されているか否かを少ない消費電力で検出することができる電位検出回路等を提供する。  【解決手段】  この電位検出回路１は、ソースが接地電位ＶＳＳに、ゲートが電源電位ＬＶＤＤにそれぞれ接続されたトランジスタＱＮ１１と、ドレインがトランジスタＱＮ１のドレインに接続されたトランジスタＱＰ１と、ゲートが各々のドレインに接続され、ソース〜ドレイン経路がトランジスタＱＰ１のソースと電源電位ＨＶＤＤとの間に直列に接続されたトランジスタＱＮ１１、ＱＮ１２、…と、ゲートが各々のドレインに接続され、ソース〜ドレイン経路がトランジスタＱＰ１のゲートと電源電位ＨＶＤＤとの間に直列に接続されたトランジスタＱＮ２１、ＱＮ２２、…とを具備する。電源電位ＬＶＤＤ及び／又は電源電位ＨＶＤＤが印加されているか否かを示す信号がトランジスタＱＮ１とトランジスタＱＰ１との接続点から出力される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソースが第１の電位に、ゲートが第２の電位にそれぞれ接続された第１のチャネル型の第１のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続された第２のチャネル型の第２のトランジスタと、
ゲートが各々のドレインに接続され、ソース〜ドレイン経路が前記第２のトランジスタのソースと第３の電位との間に直列に接続された第１のチャネル型の第１群のトランジスタと、
ゲートが各々のドレインに接続され、ソース〜ドレイン経路が前記第２のトランジスタのゲートと前記第３の電位との間に直列に接続された第１のチャネル型の第２群のトランジスタと、
を具備し、
前記第２及び／又は第３の電位が印加されているか否かを示す信号を前記第１のトランジスタと前記第２のトランジスタとの接続点から出力する、電位検出回路。
【請求項２】
前記第１のトランジスタ、前記第１群のトランジスタ、及び、前記第２群のトランジスタがＮチャネルＭＯＳトランジスタであり、前記第２のトランジスタがＰチャネルＭＯＳトランジスタであり、前記第１の電位が接地電位である、請求項１記載の電位検出回路。
【請求項３】
前記第１群及び第２群のトランジスタが、電気的特性が同じとなるように設計されている、請求項１又は２記載の電位検出回路。
【請求項４】
前記第２群のトランジスタの数が前記第１群のトランジスタの数より多い、請求項１〜３のいずれか１項に記載の電位検出回路。
【請求項５】
前記第１のトランジスタと前記第２のトランジスタとの接続点から出力される前記信号をラッチして出力するラッチ回路を更に具備する、請求項１〜４のいずれか１項に記載の電位検出回路。
【請求項６】
請求項１〜５のいずれか１項に記載の電位検出回路を具備する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電位が印加されているか否かを検出するための電位検出回路に関する。また、本発明は、そのような電位検出回路を具備する半導体集積回路に関する。
【背景技術】
【０００２】
近年、複数の電源電圧によって動作する半導体集積回路が用いられるようになってきている。例えば、半導体集積回路が所定の機能を実現するコア部（例えば、論理回路等を含む）及び外部との間で信号の入出力を行う入出力部（例えば、入力バッファ回路、出力バッファ回路、入出力バッファ回路等を含む）を具備する場合において、コア部が比較的低い電源電圧（例えば、１．５Ｖ等）を用いて動作し、入出力部が比較的高い電源電圧（例えば、３．３Ｖ等）を用いて動作する場合がある。このような半導体集積回路について、図２〜図３を参照しながら説明する。
【０００３】
図２は、外部に信号を出力するための出力バッファ回路の例を示す図である。この出力バッファ回路１１は、コア部内の論理回路等の出力信号をパッド１５を介して外部に出力するための回路である。
出力バッファ回路１１は、バッファ１２を含んでおり、このバッファ１２は、所定の第１の高電位側の電源電位（ここでは、電源電位ＬＶＤＤとする）及び低電位側の電源電位（ここでは、接地電位ＶＳＳとする）から電力の供給を受けて動作する。バッファ１２には、電源電位ＬＶＤＤ〜接地電位ＶＳＳの振幅レベルを有する出力信号がコア部の論理回路等から入力される。バッファ１２の出力信号は、電源電位ＬＶＤＤ〜接地電位ＶＳＳの振幅レベルを有しており、レベルシフト回路１３、１４に入力される。
【０００４】
レベルシフト回路１３、１４は、電源電位ＬＶＤＤ、電源電位ＬＶＤＤより高電位である第２の電源電位（ここでは、電源電位ＨＶＤＤとする）、及び、接地電位ＶＳＳから電力の供給を受けてそれぞれ動作する。レベルシフト回路１３、１４は、バッファ１２の出力信号の振幅レベルを電源電位ＬＶＤＤ〜接地電位ＶＳＳから電源電位ＨＶＤＤ〜接地電位ＶＳＳにシフトしてインバータＩＮＶ１１、ＩＮＶ１２にそれぞれ出力する。
インバータＩＮＶ１１、ＩＮＶ１２は、電源電位ＨＶＤＤ及び接地電位ＶＳＳから電力の供給を受けてそれぞれ動作する。インバータＩＮＶ１１、ＩＮＶ１２は、レベルシフト回路１３、１４が出力する信号を反転してＰチャネルＭＯＳトランジスタＱＰ３１のゲート及びＮチャネルＭＯＳトランジスタＱＮ３１のゲートにそれぞれ出力する。
【０００５】
トランジスタＱＰ３１、ＱＮ３１のソース〜ドレイン経路は、電源電位ＨＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。トランジスタＱＰ３１のドレイン及びトランジスタＱＮ３１のドレインは、パッド１５に接続されており、このパッド１５を介して、トランジスタＱＰ３１のドレイン及びトランジスタＱＮ３１のドレインの電位が、外部に出力される。
【０００６】
このような半導体集積回路を低消費電力の状態（例えば、省電力モード、休止モード等と呼ばれることがある）に遷移させる場合、すなわち、電源電位ＨＶＤＤのみが印加され、電源電位ＬＶＤＤがカットオフされる場合がある。この場合、インバータＩＮＶ１１、ＩＮＶ１２の入力信号の電位が不定となってしまい、ひいては、トランジスタＱＰ３１、ＱＮ３１が共にオン状態となってしまうことがある。このとき、電源電位ＨＶＤＤ〜トランジスタＱＰ３１〜トランジスタＱＮ３１〜接地電位ＶＳＳという経路に大きな貫通電流が流れてしまうこととなる。
【０００７】
このような貫通電流が流れてしまうことを防止するため、電源電位ＬＶＤＤ、電源電位ＨＶＤＤがそれぞれ印加されているか否かを検出するための電位検出回路が用いられる。図３は、このような電位検出回路を用いた回路の例を示す図である。
図３に示すように、この電位検出回路２１は、ソース〜ドレイン経路が電源電位ＨＶＤＤと接地電位ＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ４１及びＮチャネルＭＯＳトランジスタＱＮ４１を含んでいる。トランジスタＱＰ４１、ＱＮ４１のゲートには、電源電位ＬＶＤＤが供給される。トランジスタＱＰ４１のドレイン及びトランジスタＱＮ４１のドレインの電位は、ラッチ回路２２によってラッチされ、電位検出信号として出力バッファ回路３１に出力される。
【０００８】
出力バッファ回路３１内のレベルシフト回路１３の出力及びインバータＩＮＶ１１の入力と接地電位ＶＳＳとの間には、ＮチャネルＭＯＳトランジスタＱＮ３２のソース〜ドレイン経路が接続されている。トランジスタＱＮ３２のゲートには、電位検出信号が入力される。
また、出力バッファ回路３１内のレベルシフト回路１４の出力及びインバータＩＮＶ１２の入力と電源電位ＨＶＤＤとの間には、ＰチャネルＭＯＳトランジスタＱＰ３２のソース〜ドレイン経路が接続されている。トランジスタＱＰ３２のゲートには、電圧検出信号を反転した信号がインバータＩＮＶ３１から入力される。
【０００９】
図３に示す回路において、電源電位ＨＶＤＤが印加され、電源電位ＬＶＤＤがカットオフされている場合、電位検出信号はハイレベルとなり、トランジスタＱＮ３２及びトランジスタＱＰ３２は、それぞれオン状態となる。この場合、インバータ１１の入力は接地電位ＶＳＳにプルダウンされ、インバータＩＮＶ１１の出力信号はハイレベルとなり、トランジスタＱＰ３１はオフ状態となる。また、インバータ１２の入力は電源電位ＨＶＤＤにプルアップされ、インバータＩＮＶ１２の出力信号はローレベルとなり、トランジスタＱＮ３１はオフ状態となる。これにより、先に説明したような貫通電流が流れることを防止することができる。
【００１０】
一方、電源電位ＨＶＤＤ及び電源電位ＬＶＤＤが共に印加されている場合、電位検出信号はローレベルとなり、トランジスタＱＮ３２及びトランジスタＱＰ３２は、それぞれオフ状態となる。従って、出力バッファ回路３１は、通常動作を行うことができる。しかしながら、このとき、電位検出回路２１内のトランジスタＱＰ４１が完全なオフ状態とはならず、電源電位ＨＶＤＤ〜トランジスタＱＰ４１〜トランジスタＱＮ４１〜接地電位ＶＳＳという経路にリーク電流が流れてしまうことがある。このリーク電流は、トランジスタＱＰ４１のソース〜ゲート間の電圧、すなわち電源電位ＨＶＤＤと電源電位ＬＶＤＤとの間の電位差に応じて大きくなる。
【００１１】
ところで、下記の特許文献１には、消費電力の増加を抑えることができる電源電圧検知回路が掲載されている。この電源電圧検知回路は、供給される電源電圧に拘らず一定電圧となる、基準電圧を出力する基準電圧発生回路と、電源電圧の投入を検出し、電源電圧が投入されてから比較的短い所定遅延時間後に、電源電圧投入信号を発生する電源投入センス回路と、基準電圧に基づいた閾値電圧に従い、電源電圧の大きさを判定すると共に、所定遅延時間後の電源電圧投入信号の入力時に、該電圧判定動作のための電源供給を停止するようにした供給電圧センス回路と、電源電圧投入信号の入力時に、供給電圧センス回路の電圧判定結果を保持し、供給電圧種別信号を出力するセンス結果ラッチ回路とを備え、供給される電源電圧の種別を示す供給電圧種別信号を、自動的に生成するようにしたことを特徴とする。
【００１２】
しかしながら、特許文献１掲載の電源電圧検知回路は、電源電圧の大きさを判定するものであり、２つの電源電位が印加されているか否かを判定するものではない。また、特許文献１掲載の電源電圧検知回路は、電源電圧が投入されたときに電源電圧の大きさを判定して保持するものであるが、電源電圧がカットオフされたときに電源電圧の大きさを判定するものではない。
【００１３】
【特許文献１】特開平９−２５２５３２号公報（第２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、上記の点に鑑み、本発明は、２つの電源電位が印加されているか否かを少ない消費電力で検出することができる電位検出回路を提供することを目的とする。また、本発明は、そのような電位検出回路を具備する半導体集積回路を提供することを更なる目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明に係る電位検出回路は、ソースが第１の電位に、ゲートが第２の電位にそれぞれ接続された第１のチャネル型の第１のトランジスタと、ドレインが第１のトランジスタのドレインに接続された第２のチャネル型の第２のトランジスタと、ゲートが各々のドレインに接続され、ソース〜ドレイン経路が第２のトランジスタのソースと第３の電位との間に直列に接続された第１のチャネル型の第１群のトランジスタと、ゲートが各々のドレインに接続され、ソース〜ドレイン経路が第２のトランジスタのゲートと第３の電位との間に直列に接続された第１のチャネル型の第２群のトランジスタと、を具備し、第２及び／又は第３の電位が印加されているか否かを示す信号を第１のトランジスタと第２のトランジスタとの接続点から出力する。
【００１６】
この電位検出回路において、第１のトランジスタ、第１群のトランジスタ、及び、第２群のトランジスタがＮチャネルＭＯＳトランジスタであり、第２のトランジスタがＰチャネルＭＯＳトランジスタであり、第１の電位が接地電位であることとしても良い。
【００１７】
また、第１群及び第２群のトランジスタが、電気的特性が同じとなるように設計されていることとしても良い。
【００１８】
また、第２群のトランジスタの数が第１群のトランジスタの数より多いこととしても良い。
【００１９】
また、第１のトランジスタと第２のトランジスタとの接続点から出力される信号をラッチして出力するラッチ回路を更に具備することとしても良い。
【００２０】
また、本発明に係る半導体集積回路は、本発明に係る電位検出回路を具備する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。図１は、本発明の一実施形態に係る電位検出回路の構成を示す図である。
この電位検出回路１は、ＮチャネルＭＯＳトランジスタＱＮ１を具備しており、トランジスタＱＮ１のソースは、第１の電源電位（ここでは、接地電位ＶＳＳ）に、ゲートは、第１の電源電位より高電位側の第２の電源電位（ここでは、電源電位ＬＶＤＤ）に、それぞれ接続されている。また、トランジスタＱＮ１のドレインには、ＰチャネルＭＯＳトランジスタＱＰ１のドレインが接続されている。
【００２２】
トランジスタＱＰ１のソースと第２の電源電位より高電位側の第３の電源電位（ここでは、電源電位ＨＶＤＤ）との間には、ソース〜ドレイン経路が直列に接続されたｍ個（ｍは、１以上の整数）の第１群のＮチャネルＭＯＳトランジスタＱＮ１１、ＱＮ１２、…、ＱＮ１ｍが接続されている。トランジスタＱＮ１１、ＱＮ１２、…、ＱＮ１ｍのゲートは、各々のドレインに接続されている。なお、トランジスタＱＮ１１、ＱＮ１２、…、ＱＮ１ｍは、同じ電気的特性を有するように（例えば、同一のサイズとなるように）設計されている。
【００２３】
また、トランジスタＱＰ１のゲートと電源電位ＨＶＤＤとの間には、ソース〜ドレイン経路が直列に接続されたｎ個（ｎは、１以上の整数）の第２群のＮチャネルＭＯＳトランジスタＱＮ２１、ＱＮ２２、…、ＱＮ２ｎが接続されている。トランジスタＱＮ２１、ＱＮ２２、…、ＱＮ２ｎのゲートは、各々のドレインに接続されている。なお、トランジスタＱＮ２１、ＱＮ２２、…、ＱＮ２ｎは、トランジスタＱＮ１１、ＱＮ１２、…、ＱＮ１ｍと同じ電気的特性を有するように（例えば、同一のサイズとなるように）設計されている。また、本実施形態においては、第２群のトランジスタの数が第１群のトランジスタの数より多い、すなわち、
ｎ＞ｍ      …（１）
であるものとする。
【００２４】
トランジスタＱＮ１とトランジスタＱＰ１との接続点は、ラッチ回路２に接続されており、このラッチ回路２は、トランジスタＱＮ１とトランジスタＱＰ１との接続点の電位をラッチし、電位検出信号として出力する。
ラッチ回路２は、ＰチャネルＭＯＳトランジスタＱＰ２、ＱＰ３と、インバータＩＮＶ１、ＩＮＶ２とを具備している。
インバータＩＮＶ１、ＩＮＶ２は直列に接続されており、インバータＩＮＶ１の入力はトランジスタＱＮ１とトランジスタＱＰ１との接続点に接続されている。
【００２５】
トランジスタＱＰ２、ＱＰ３のソース〜ドレイン経路は、電源電位ＨＶＤＤとトランジスタＱＮ１、トランジスタＱＰ１、及び、インバータＩＮＶ１の接続点との間に接続されている。トランジスタＱＰ２のゲートは、インバータＩＮＶ１の出力に接続されており、トランジスタＱＰ３のゲートは、接地電位ＶＳＳに接続されている。
インバータＩＮＶ２からは、電位検出信号が出力される。この電位検出信号は、例えば、図３に示す出力バッファ回路３１や、その他の回路において利用可能である。
【００２６】
なお、トランジスタＱＮ１、ＱＰ１、ＱＮ１１、ＱＮ１２、…、ＱＮ１ｍ、ＱＮ２１、ＱＮ２２、…、ＱＮ２ｎの駆動能力が十分である場合、電位検出回路１の外部においてラッチ回路を設ける場合等には、ラッチ回路２は必ずしも必要ではなく、トランジスタＱＮ１とトランジスタＱＰ１との接続点の電位を外部に出力することとしても良い。
【００２７】
次に、電位検出回路１の動作について説明する。
まず、電源電位ＨＶＤＤが印加され且つ電源電位ＬＶＤＤがカットオフされている場合における電位検出回路１の動作について、説明する。
この場合、トランジスタＱＮ１は、オフ状態となる。
【００２８】
一方、トランジスタＱＰ１のソースとトランジスタＱＮ１ｍのドレインとの接続点（図１中のＡ点）の電位ＶＡは、
ＶＡ＝ＨＶＤＤ−ｍ・Ｖｔｈｎ      …（２）
となる。ここで、Ｖｔｈｎは、トランジスタＱＮ１１、ＱＮ１２、…、ＱＮ１ｍのスレッショルド電圧である。
また、トランジスタＱＰ１のゲートとトランジスタＱＮ２ｎのドレインとの接続点（図１中のＢ点）の電位ＶＢは、
ＶＢ＝ＨＶＤＤ−ｎ・Ｖｔｈｎ      …（３）
となる。ここで、Ｖｔｈｎは、トランジスタＱＮ２１、ＱＮ２２、…、ＱＮ２ｎのスレッショルド電圧であり、トランジスタＱＮ１１、ＱＮ１２、…、ＱＮ１ｍのスレッショルド電圧と同じである。
【００２９】
本実施形態においては、ｎ＞ｍであるため、
ＶＡ＞ＶＢ      …（４）
となり、
ＶＡ−ＶＢ＝（ｎ−ｍ）・Ｖｔｈｎ      …（５）
となる。この（５）式で表される電圧が、トランジスタＱＰ１のソース〜ゲート間に印加される。
【００３０】
この（５）式の値がトランジスタＱＰ１のスレッショルド電圧以上となるようにしておく（例えば、第１群及び第２群のトランジスタの数がそれぞれ適切な数となるように、又は、第１群及び第２群のトランジスタのスレッショルド電圧Ｖｔｈｎが適切な値となるように設計しておく）ことにより、トランジスタＱＰ１をオン状態にすることができる。具体的には、例えば、電源電位ＨＶＤＤが３．３Ｖ程度、電源電位ＬＶＤＤが１．５Ｖ程度の場合、第１群のトランジスタの数は１個（ｍ＝１）程度、第２群のトランジスタの数は２又は３個（ｎ＝２又は３）程度となることが考えられる。
これにより、トランジスタＱＰ１がオン状態になると、トランジスタＱＰ１のドレインの電位及び電位検出信号は、ハイレベルとなる。
【００３１】
次に、電源電位ＨＶＤＤ及び電源電位ＬＶＤＤが共に印加されている場合における電位検出回路１の動作について、説明する。
この場合、トランジスタＱＮ１は、オン状態となり、トランジスタＱＮ１のドレインの電位及び電位検出信号は、ローレベルとなる。
【００３２】
一方、このとき、トランジスタＱＰ１のソースとトランジスタＱＮ１ｍのドレインとの接続点（図１中のＡ点）の電位ＶＡ及びトランジスタＱＰ１のゲートとトランジスタＱＮ２ｎのドレインとの接続点（図１中のＢ点）の電位ＶＢは、（２）式及び（３）式とそれぞれ同様となる。そして、（５）式で表される電圧がトランジスタＱＰ１のソース〜ゲート間に印加され、トランジスタＱＰ１はオン状態となる。このため、電源電位ＨＶＤＤ〜第１群のトランジスタ〜トランジスタＱＰ１〜トランジスタＱＮ１〜接地電位ＶＳＳという経路に、リーク電流が流れることとなる。このリーク電流の大きさは、トランジスタＱＰ１のソース〜ゲート間に印加されている電圧、すなわち（５）式の値に応じた大きさとなり、（５）式の値が大きくなるほどリーク電流は大きくなり、（５）式の値が小さくなるほどリーク電流は小さくなる。
【００３３】
従って、（５）式の値がトランジスタＱＰ１の動作閾値以上であり且つできるだけ小さくなるようにしておく（例えば、第１群及び第２群のトランジスタの数がそれぞれ適切な数となるように、又は、第１群及び第２群のトランジスタのスレッショルド電圧Ｖｔｈｎが適切な値となるように設計しておく）ことにより、電源電位ＬＶＤＤ及び／又は電源電位ＨＶＤＤが印加されているか否かを検出するとともに、リーク電流を小さく抑えることが可能となる。
【００３４】
なお、電源電位ＬＶＤＤが印加され且つ電源電位ＨＶＤＤがカットオフされている場合、トランジスタＱＮ１がオン状態となる。その一方、トランジスタＱＰ１のソースとトランジスタＱＮ１ｍのドレインとの接続点（図１中のＡ点）の電位ＶＡ及びトランジスタＱＰ１のゲートとトランジスタＱＮ２ｎのドレインとの接続点（図１中のＢ点）の電位ＶＢは、ローレベル（又は不定）となり、トランジスタＱＮ１のドレインの電位及び電位検出信号は、ローレベルとなる。
【００３５】
以上説明したように、電位検出回路１によれば、電源電位ＨＶＤＤが印加され且つ電源電位ＬＶＤＤがカットオフされている場合にはハイレベル、電源電位ＨＶＤＤ及び電源電位ＬＶＤＤが共に印加されている場合にはローレベル、電源電位ＬＶＤＤが印加され且つ電源電位ＨＶＤＤがカットオフされている場合にはローレベルの電位検出信号を出力することができるとともに、リーク電流を小さく抑えることが可能となる。
【産業上の利用可能性】
【００３６】
本発明は、電位が印加されているか否かを検出するための電位検出回路において利用可能である。この電位検出回路は、半導体集積回路において、出力バッファ回路等の制御等に利用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る電位検出回路の構成を示す図。
【図２】従来の出力バッファ回路の構成を示す図。
【図３】従来の電位検出回路及び出力バッファ回路の構成を示す図。
【符号の説明】
【００３８】
１、２１  電位検出回路、  ２、２２  ラッチ回路、  １１、３１  出力バッファ回路、  １２  バッファ、  １３、１４  レベルシフト回路、  １５  パッド、  ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１  インバータ、  ＱＮ１、ＱＮ１１、ＱＮ１２、…、ＱＮ１ｍ、ＱＮ２１、ＱＮ２２、…、ＱＮ２ｍ、ＱＮ３１、ＱＮ３２、ＱＮ４１  ＮチャネルＭＯＳトランジスタ、  ＱＰ１〜ＱＰ３、ＱＰ３１、ＱＰ３２、ＱＰ４１〜ＱＰ４３  ＰチャネルＭＯＳトランジスタ
【図１】
2006170819.tif 000003
【図２】
2006170819.tif 000004
【図３】
2006170819.tif 000005