(57)【要約】【課題】選択的なエピタキシャル成長工程を用いてデッドゾーンと暗電流の特性を同時に向上させることのできるＣＭＯＳイメージセンサとその製造方法を提供する。【解決手段】本発明に係るＣＭＯＳイメージセンサは、フォトダイオード領域とトランジスタ領域とが区画された第１導電型半導体基板と、半導体基板のフォトダイオード領域に形成される第２導電型不純物領域と、トランジスタ形成領域の半導体基板上に形成されるゲート電極と、第２導電型不純物領域の上側を除いたゲート電極を含む半導体基板の全面に形成される絶縁膜と、第２導電型不純物領域の上側に形成され、第１導電型の不純物でドーピングされたシリコンエピタキシャル層とを含む。【選択図】図４Ｈ
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【特許請求の範囲】
【請求項１】
フォトダイオード領域とトランジスタ領域とが区画された第１導電型半導体基板と、
前記半導体基板のフォトダイオード領域に形成される第２導電型不純物領域と、
前記半導体基板のトランジスタ形成領域上に形成されるゲート電極と、
前記第２導電型不純物領域の上側を除いた前記ゲート電極を含む前記半導体基板の全面に形成される絶縁膜と、
前記第２導電型不純物領域の上側に形成され、第１導電型の不純物でドーピングされたシリコンエピタキシャル層と、
を含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記シリコンエピタキシャル層は、前記第２導電型不純物領域の上側に選択的なエピタキシャル成長工程で形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記ゲート電極と前記シリコンエピタキシャル層とは、前記ゲート電極の側壁に形成されている絶縁膜を介して隔離されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記ゲート電極の側壁に形成されるスペーサを更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記ゲート電極と前記シリコンエピタキシャル層とが接する側に形成される前記スペーサは、前記ゲート電極の側壁の前記シリコンエピタキシャル層上に形成されることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記シリコンエピタキシャル層は、前記ゲート電極の下側の半導体基板の表面より更に高く形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記フォトダイオード領域とトランジスタ領域の表面に形成される第１導電型不純物イオン領域を更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項８】
アクティブ領域とフィールド領域とが区画された半導体基板のアクティブ領域に第１導電型第１不純物領域を形成する段階と、
前記アクティブ領域のトランジスタ領域上にゲート電極を形成する段階と、
前記ゲート電極を含む基板の全面に絶縁膜を形成し、前記アクティブ領域のフォトダイオード領域に第２導電型不純物領域を形成する段階と、
前記第２導電型不純物領域の上側の前記絶縁膜を選択的に除去する段階と、
前記第２導電型不純物領域の表面にシリコンエピタキシャル層を成長させる段階と、
前記シリコンエピタキシャル層に第１導電型の第２不純物領域を形成する段階と、
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記シリコンエピタキシャル層は、前記第２導電型不純物領域の上側に選択的なエピタキシャル成長工程を通して形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記絶縁膜の除去段階において、少なくとも前記ゲート電極の側壁には前記絶縁膜が残留するようにして、前記シリコンエピタキシャル層と前記ゲート電極とが前記絶縁膜を介して隔離されることを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記ゲート電極の側壁にスペーサを形成する段階と、
前記ゲート電極の両側のアクティブ領域のエピタキシャル層に高濃度の第２導電型不純物領域を形成する段階を更に含むことを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記ゲート電極と前記シリコンエピタキシャル層とが接する側に形成される前記スペーサは、前記ゲート電極の側壁の前記シリコンエピタキシャル層上に形成することを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサとその製造方法に関し、特に、デッドゾーンと暗電流の特性を同時に向上させるためのＣＭＯＳイメージセンサとその製造方法に関する。
【背景技術】
【０００２】
一般的に、イメージセンサは、光学的な映像を電気的な信号に変換させる半導体素子として、大別すると電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサとに区分される。
【０００３】
ＣＣＤは駆動方式が複雑で、電力消費が大きいばかりでなく、多段階のフォトリソグラフィ工程が要求されるので、製造工程が複雑であるという短所を有する。また、ＣＣＤは制御回路、信号処理回路、アナログ／デジタル変換回路(Ａ／Ｄコンバータ)などを一つのチップに集積させ難いので、製品の小型化が困難であるという問題があるために、最近ではＣＣＤの短所を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目を浴びている。
【０００４】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数に相当するＭＯＳトランジスタを半導体基板に形成して、そのＭＯＳトランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
【０００５】
ＣＭＯＳイメージセンサはＣＭＯＳ製造技術を用いるので、省電力で、フォトリソグラフィ工程の段階が少ないために製造工程が単純であるという長所を有する。また、ＣＭＯＳイメージセンサは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができ、製品の小型化が容易である。
【０００６】
このような長所のため、ＣＭＯＳイメージセンサは現在、デジタルスチルカメラ、デジタルビデオカメラなどの多様な応用分野で広く用いられている。
【０００７】
一般的なＣＭＯＳイメージセンサを図１と図２を参照して具体的に説明する。図１は、４つのトランジスタを含む４Ｔ型ＣＭＯＳイメージセンサの単位画素のレイアウトを示す図で、図２は、図１に示したＣＭＯＳイメージセンサの単位画素に対する等価回路図である。
【０００８】
図１と図２に示したように、一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、アクティブ領域１０を有し、そのアクティブ領域１０のうち幅の広い部分に一つのフォトダイオード２０が形成され、アクティブ領域１０の残りの部分にいずれもオーバーラップするように、４つのトランジスタのゲート電極１１０、１２０、１３０、１４０が形成される。
【０００９】
即ち、ゲート電極１１０、１２０、１３０、１４０によってそれぞれトランスファトランジスタ(Ｔｘ)、リセットトランジスタ(Ｒｘ)、ドライブトランジスタ(Ｄｘ)と、 選択トランジスタ(Ｓｘ)が形成される。
【００１０】
ここで、各トランジスタのアクティブ領域１０には各ゲート電極１１０、１２０、１３０、１４０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
【００１１】
リセットトランジスタ(Ｒｘ)とドライブトランジスタ(Ｄｘ)の間のソース／ドレイン領域には電源電圧(Ｖｄｄ)が印加され、選択トランジスタ(Ｓｘ)の一方側のソース／ドレイン領域には電源電圧(Ｖｓｓ)が印加される。
【００１２】
ここで、トランスファトランジスタ(Ｔｘ)は、フォトダイオードで生成された光電荷をフローティング拡散領域(Floationg  Diffusion  layer：ＦＤ)に運ぶ機能を果たし、リセットトランジスタ(Ｒｘ)は、フローティング拡散領域の電位調節とリセット機能を果たし、ドライブトランジスタ(Ｄｘ)はソースフォロワの機能を果たし、セレクトトランジスタ(Ｓｘ)は単位画素の信号を読むためにスイッチングする役割を果たす。
【００１３】
かかる構成を有する従来のＣＭＯＳイメージセンサの製造方法を図３Ａないし図３Ｇに基づいて具体的に説明する。ここで、図３Ａないし図３Ｇは、図１に示したＣＭＯＳイメージセンサの単位画素のＩ−Ｉ’線上の断面図である。
【００１４】
まず、図３Ａに示したように、Ｐ型半導体基板１に低濃度のＰ型(Ｐ−)エピタキシャル層２を形成した後、アクティブ領域と素子分離領域を決めるマスクを用いて露光し、現像して、素子分離領域のエピタキシャル層２を所定の深さでエッチングすることで、トレンチを形成する。
【００１５】
エピタキシャル層２上に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程を行ってトレンチに酸化膜を埋め込んで、素子分離領域に素子分離膜３を形成する。
【００１６】
そして、アクティブ領域のエピタキシャル層２の表面に不純物イオンを注入して、Ｐ型不純物領域４を形成する。Ｐ型不純物領域４は、トランスファトランジスタ(Ｔｘ)のチャンネル領域ではしきい値電圧を調節するために用いられ、フォトダイオード領域では表面電圧を固定するために用いられる。
【００１７】
図３Ｂに示したように、基板の全面にゲート絶縁膜と導電層を順次形成し、ゲート絶縁膜と導電層を選択的にドライエッチングして、トランスファトランジスタを始めとした各種のトランジスタのゲート絶縁膜５とゲート電極６を形成する。
【００１８】
図３Ｃに示したように、ゲート絶縁膜５の角部のダメージを回復させ、後続するイオン注入工程でエピタキシャル層２の表面を保護するために、ゲート電極６を含む基板の全面に酸化膜などの絶縁膜７を形成する。
【００１９】
図３Ｄに示したように、全面に感光膜８を堆積させ、露光と現像工程でフォトダイオード領域が露出するように感光膜８パターンを形成する。即ち、感光膜８パターンは、素子分離膜３に隣接したアクティブ領域の一部をカバーし、ゲート電極６の一部を露出させるように形成する。そして、高エネルギーイオン注入工程で露出させたフォトダイオード領域のエピタキシャル層２にＮ型不純物イオンを注入して、フォトダイオードＮ型不純物領域９を形成する。
【００２０】
図３Ｅに示したように、感光膜８パターンを除去した後、フォトダイオード領域が露出するように新たな感光膜パターン１０を形成し、フォトダイオードＮ型不純物領域９の表面にＰ型不純物イオンを注入して、Ｐ型不純物領域１１を形成する。このとき、Ｐ型不純物領域１１のドーピング濃度は、Ｐ型不純物領域４の形成時におけるドーピングレベルを加えた値となる。
【００２１】
ここで、上記の図３Ｅの工程の代わりに、図３Ｆに示したように、全面に絶縁膜を堆積し、異方性エッチングして、ゲート電極６の側面にスペーサ１２を形成し、フォトダイオード領域が露出するように感光膜パターン１０を形成した後、フォトダイオードＮ型不純物領域９の表面にＰ型不純物イオンを注入して、Ｐ型不純物領域１１を形成することもできる。
【００２２】
図３Ｇに示したように、感光膜１０パターンを除去し、ゲート電極６の一方側のドレイン領域にフローティング拡散領域を形成するために、マスクとイオン注入工程でＮ型不純物イオンを高濃度で注入して、高濃度のＮ型不純物領域１３を形成する。
【００２３】
上述したような従来技術に係るＣＭＯＳイメージセンサでは、フォトダイオードが光の信号を電気的な信号に変換して光電荷を生成させ、生成された光電荷は、トランスファトランジスタ(Ｔｘ)がターンオンされたとき、フローティング拡散領域に移動して、ドライブトランジスタ(Ｄｘ)をゲーティングする。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、図３Ｅで説明したように、スペーサの形成前にＰ型不純物イオンを注入する場合には、スペーサの下部のエピタキシャル層までピンニングさせるので、ＣＭＯＳイメージセンサの暗電流の特性は向上するが、Ｐ型不純物のドーピング濃度が増加する。このため、トランスファトランジスタのソース領域の電位障壁が増加して、光電荷の伝送効率が低下し、光が入射し始めてから一定時間の間、信号が発生しないデッドゾーンが現れるという問題があった。
【００２５】
また、図３Ｆで説明したように、ゲート電極の側壁にスペーサを形成した後、Ｐ型不純物イオンを注入する場合には、光電荷の伝送効率は向上するが、スペーサを形成するためのドライエッチング工程時にフォトダイオードの表面にダメージが生じ、暗電流が増加するという問題があった。
【００２６】
本発明は上記のような問題点を解決するためのもので、選択的なエピタキシャル成長工程を用いてデッドゾーンと暗電流の特性を同時に向上させることのできるＣＭＯＳイメージセンサの製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサは、フォトダイオード領域とトランジスタ領域とが区画された第１導電型半導体基板と、半導体基板のフォトダイオード領域に形成される第２導電型不純物領域と、トランジスタ形成領域の半導体基板上に形成されるゲート電極と、第２導電型不純物領域の上側を除いたゲート電極を含む半導体基板の全面に形成される絶縁膜と、第２導電型不純物領域の上側に形成され、第１導電型の不純物でドーピングされたシリコンエピタキシャル層と、を含むことを特徴とする。
【００２８】
好ましい実施態様において、シリコンエピタキシャル層は、第２導電型不純物領域の上側に選択的なエピタキシャル成長工程を通して形成され、ゲート電極とシリコンエピタキシャル層は、ゲート電極の側壁に形成されている絶縁膜を介して隔離されている。
【００２９】
また、ＣＭＯＳイメージセンサは、ゲート電極の側壁に形成されるスペーサを更に含み、ゲート電極とシリコンエピタキシャル層とが接する側に形成されるスペーサは、ゲート電極の側壁のシリコンエピタキシャル層上に形成されることが好ましい。
【００３０】
また、ＣＭＯＳイメージセンサは、フォトダイオード領域とトランジスタ領域の表面に形成される第１導電型不純物イオン領域を更に含む。
【００３１】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサの製造方法は、アクティブ領域とフィールド領域とが区画された半導体基板のアクティブ領域に第１導電型第１不純物領域を形成する段階と、アクティブ領域のトランジスタ領域上にゲート電極を形成する段階と、ゲート電極を含む基板の全面に絶縁膜を形成し、アクティブ領域のフォトダイオード領域に第２導電型不純物領域を形成する段階と、第２導電型不純物領域の上側の絶縁膜を選択的に除去する段階と、第２導電型不純物領域の表面にシリコンエピタキシャル層を成長させる段階と、シリコンエピタキシャル層に第１導電型の第２不純物領域を形成する段階と、を含むことを特徴とする。
【００３２】
好ましい実施態様では、シリコンエピタキシャル層は、第２導電型不純物領域の上側に選択的なエピタキシャル成長工程を通して形成する。
【００３３】
また、絶縁膜の除去段階において、少なくともゲート電極の側壁には絶縁膜を残留させるようにして、シリコンエピタキシャル層とゲート電極とを絶縁膜を介して隔離させるようにすることが好ましい。
【００３４】
一実施態様において、ＣＭＯＳイメージセンサの製造方法は、ゲート電極の側壁にスペーサを形成する段階と、ゲート電極の両側のアクティブ領域のエピタキシャル層に高濃度の第２導電型不純物領域を形成する段階を更に含むことを特徴とする。
【００３５】
このとき、ゲート電極とシリコンエピタキシャル層とが接する側に形成されるスペーサは、ゲート電極の側壁のシリコンエピタキシャル層上に形成することが好ましい。
【発明の効果】
【００３６】
本発明に係るＣＭＯＳイメージセンサの製造方法によって製造されたＣＭＯＳイメージセンサは、Ｐ型不純物領域がトランスファトランジスタのスペーサの下部領域まで拡張されるので、ＣＭＯＳイメージセンサの暗電流を向上させることができる。
【００３７】
また、本発明では選択的なエピタキシャル工程を用いてフォトダイオード領域の表面にシリコンエピタキシャル層を形成し、シリコンエピタキシャル層にフォトダイオードの表面の電圧を固定するためのＰ型不純物領域を形成するので、フォトダイオードＰ型不純物領域がトランスファトランジスタのチャンネル領域より更に高い位置に存在するので、トランスファトランジスタのソース領域の電位障壁が高くなりすぎず、さらに光電荷の搬送効率が向上するという効果がある。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の好適な実施の形態について、添付の図面に基づいて詳細に説明する。
【００３９】
図４Ａないし図４Ｈは、本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
図４Ａに示したように、Ｐ型半導体基板３１に低濃度のＰ型(Ｐ−)エピタキシャル層３２を形成する。アクティブ領域と素子分離領域とを決めるマスクを用いて露光し、現像して素子分離領域のエピタキシャル層３２を所定の深さでエッチングしてトレンチを形成する。
【００４０】
トレンチを埋め込むように基板に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程でトレンチ領域にのみ残るようにパターニングして、素子分離領域に素子分離膜３３を形成する。
【００４１】
その後、アクティブ領域のエピタキシャル層３２の表面に不純物イオンを注入して、Ｐ型不純物領域３４を形成する。Ｐ型不純物領域３４は、トランスファトランジスタのチャンネル領域ではしきい値電圧を調節するために用いられ、フォトダイオード領域では表面電圧の固定のために用いられる。
【００４２】
図４Ｂに示したように、基板の全面にゲート絶縁膜と導電層を順次形成し、ゲート絶縁膜と導電層を選択的にドライエッチングして、トランスファトランジスタを始めとした各種のトランジスタのゲート絶縁膜３５とゲート電極３６を形成する。
【００４３】
図４Ｃに示したように、ゲート絶縁膜３５の角部のダメージを回復させ、後続するイオン注入工程でエピタキシャル層３２の表面を保護するために、ゲート電極３６を含む基板の全面に酸化膜などの絶縁膜３７を形成する。
【００４４】
図４Ｄに示したように、全面に感光膜３８を堆積し、露光と現像工程でフォトダイオード領域が露出するように感光膜３８のパターンを形成する。即ち、感光膜パターン３８は、素子分離膜３３に隣接したアクティブ領域の一部とゲート電極３６をカバーするように形成する。そして、感光膜３８から露出した絶縁膜３７をウェットエッチング工程を用いて選択的に除去する。
【００４５】
好ましい実施形態において、絶縁膜３７を除去する過程でゲート電極３６の側壁と上側の絶縁膜は除去されないようにする。このように一部残して絶縁膜３７を除去した後、高エネルギーイオン注入工程で露出させたフォトダイオード領域のエピタキシャル層３２にＮ型不純物イオンを注入して、フォトダイオードＮ型不純物領域３９を形成する。
【００４６】
図４Ｅに示したように、感光膜パターン３８を除去した後、選択的なエピタキシャル成長工程を用いて、絶縁膜３７が除去されたフォトダイオード領域の表面にシリコンエピタキシャル層４０を成長させる。この際、シリコンエピタキシャル層４０とゲート電極３６は絶縁膜３７によって互いに電気的に隔離される。
【００４７】
図４Ｆに示したように、全面に感光膜４２を堆積し、露光と現像工程でフォトダイオード領域が露出するように感光膜４２をパターニングする。そして、パターニングされた感光膜４２をマスクに用いてシリコンエピタキシャル層４０にＰ型不純物イオンを注入して、Ｐ型不純物領域４１を形成する。
【００４８】
図４Ｇに示したように、感光膜４２を除去し、全面に絶縁膜を堆積し異方性エッチングして、ゲート電極３６の側壁にスペーサ４３を形成する。
【００４９】
図４Ｈに示したように、ゲート電極３６の一方側のドレイン領域にフローティング拡散領域を形成するために、マスクとイオン注入工程でＮ型不純物イオンを高濃度で注入して、高濃度のＮ型不純物領域４４を形成する。
【００５０】
このような方法によって製造される本発明に係るＣＭＯＳイメージセンサの構造は、図４Ｈに示したように、フォトダイオード形成領域とトランジスタ形成領域とに区分されるＰ型エピタキシャル層３２を備え、Ｐ型エピタキシャル層３２のフォトダイオード領域にＮ型不純物領域３９が形成され、かつフォトダイオード領域のＰ型エピタキシャル層３２上にＰ型不純物イオンが注入されたシリコンエピタキシャル層４１が選択的に形成される。そして、トランジスタ形成領域のＰ型エピタキシャル層３２上にゲート絶縁膜３５とゲート電極３６が形成され、ゲート電極３６の下側のＰ型エピタキシャル層３２内にはＰ型不純物領域３４が形成された構造を有する。
【００５１】
そして、Ｐ型不純物イオンが注入されたシリコンエピタキシャル層４１は、絶縁膜３７によってゲート電極３６と隔離されており、ゲート電極３６の側壁のＰ型不純物イオン注入されたシリコンエピタキシャル層４１上にスペーサ４３が形成される。
【００５２】
以上で説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更と修正が可能なことが分かるであろう。したがって、本発明の技術的な範囲は実施形態に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００５３】
【図１】一般的なＣＭＯＳイメージセンサの単位画素の等価回路図である。
【図２】図１に示したＣＭＯＳイメージセンサの単位画素のレイアウトを示す図面である。
【図３Ａ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｂ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｃ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｄ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｅ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｆ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｇ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ａ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｂ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｃ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｄ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｅ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｆ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｇ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｈ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１】
2006191035.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
2006191035.tif 000007
【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
2006191035.tif 000011
【図４Ａ】
2006191035.tif 000012
【図４Ｂ】
2006191035.tif 000013
【図４Ｃ】
2006191035.tif 000014
【図４Ｄ】
2006191035.tif 000015
【図４Ｅ】
2006191035.tif 000016
【図４Ｆ】
2006191035.tif 000017
【図４Ｇ】
2006191035.tif 000018
【図４Ｈ】
2006191035.tif 000019