(57)【要約】【課題】ラッチアップを防止できるＤＣ−ＤＣコンバータのラッチアップ防止回路を提供すること。【解決手段】入力電圧Ｖinが印加されて正電圧及び負電圧をそれぞれ生成する第１及び第２ＤＣ−ＤＣコンバータ（１１１、１１２）が１つのチップ内で互いに結合され、１つのＰＮＰトランジスタ及び１つのＮＰＮトランジスタから構成されるラッチアップ発生部を備えたＤＣ−ＤＣコンバータにおいて、正電圧が生成される時点で、ＰＮＰトランジスタがターンオンされ、ＮＰＮトランジスタがターンオンしない範囲の電流が第１ＤＣ−ＤＣコンバータ（１１１）に流入するように、入力電流の大きさを制限する第１経路部（１２１）と、正電圧及び負電圧がそれぞれ目標の電圧値まで達した時点で、入力電流を第１ＤＣ−ＤＣコンバータ（１１１）にそのまま流入させる第２経路部（１２２）とを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
入力電圧が印加されて正電圧及び負電圧をそれぞれ生成する第１ＤＣ−ＤＣコンバータ及び第２ＤＣ−ＤＣコンバータが、１つのチップ内で互いに結合され、１つのＰＮＰトランジスタ及び１つのＮＰＮトランジスタから構成されるラッチアップ発生部を備えたＤＣ−ＤＣコンバータにおいて、
前記入力電圧が印加される入力端と前記第１ＤＣ−ＤＣコンバータとの間に配置され、前記正電圧が生成される時点で、前記ＰＮＰトランジスタがターンオンし且つ前記ＮＰＮトランジスタがターンオンしない範囲内の電流が、前記第１ＤＣ−ＤＣコンバータに流入するように、入力電流の大きさを制限する第１経路部と、
前記入力電圧が印加される入力端と前記第１ＤＣ−ＤＣコンバータとの間に配置され、前記正電圧及び前記負電圧がそれぞれ目標の電圧値まで達した時点で、入力される前記入力電流を制限すること無くそのまま前記第１ＤＣ−ＤＣコンバータに流入させる第２経路部と
を備えることを特徴とするＤＣ−ＤＣコンバータのラッチアップ防止回路。
【請求項２】
前記第１経路部が、前記正電圧が生成される時点で、ハイレベルからロウレベルに遷移する第１信号によってターンオンし、前記入力電流を一定の大きさに制限して伝達するＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータのラッチアップ防止回路。
【請求項３】
前記第１経路部が、前記ＰＭＯＳトランジスタ及び前記第１ＤＣ−ＤＣコンバータの間に、直列接続される少なくとも１つの抵抗素子をさらに備えることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータのラッチアップ防止回路。
【請求項４】
前記第２経路部が、前記正電圧及び前記負電圧がそれぞれ目標の電圧値まで達した時点で、ハイレベルからロウレベルに遷移する第２信号によってターンオンし、前記入力電流を制限すること無くそのまま前記第１ＤＣ−ＤＣコンバータに伝達するＰＭＯＳトランジスタを備えることを特徴とする請求項１〜請求項３の何れかの項に記載のＤＣ−ＤＣコンバータのラッチアップ防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータのラッチアップ防止回路に関し、特に、１つのチップ内で設計上互いに結合され、正電圧及び負電圧を生成するＤＣ−ＤＣコンバータのラッチアップ防止回路に関する。
【背景技術】
【０００２】
半導体回路の中には、入力される直流電圧から、別の直流電圧を生成するためにＤＣ−ＤＣコンバータが用いられている。このようなＤＣ−ＤＣコンバータは、その構成によって直流電圧が入力されて正の直流電圧を生成するか、または負の直流電圧を生成する。
【０００３】
近年では、１つの半導体チップ内部に正電圧で駆動される素子と、負電圧で駆動される素子とが共に集積されているため、正の直流電圧を生成するＤＣ−ＤＣコンバータはもちろん、負の直流電圧を生成するＤＣ−ＤＣコンバータも共に集積される。
【０００４】
図１は、従来技術に係るＤＣ−ＤＣコンバータの構成を簡略に示すブロック図であり、図２は、図１に示しているＤＣ−ＤＣコンバータの正常な動作特性を示すタイミングチャートである。
【０００５】
図１及び図２に示しているように、従来技術に係るＤＣ−ＤＣコンバータ１０は、正電圧を生成するＤＣ−ＤＣコンバータ１１（以下、第１ＤＣ−ＤＣコンバータとする）と、負電圧を生成するＤＣ−ＤＣコンバータ１２（以下、第２ＤＣ−ＤＣコンバータとする）とを備えている。正常な場合、第１ＤＣ−ＤＣコンバータ１１は、一定時間後、出力電圧ＶｐｏｕｔがＶｐｏｕｔ＝Ｖｉｎ×ｍ（ここで、ｍは１より大きい任意の実数)である正の直流電圧を出力する。第２ＤＣ−ＤＣコンバータ１２は、出力電圧ＶｎｏｕｔがＶｎｏｕｔ＝Ｖｉｎ×（−ｎ）（ここで、ｎは１以上である任意の実数)である負の直流電圧を出力する。
【０００６】
しかし、従来技術に係るＤＣ−ＤＣコンバータ１０では、ラッチアップ現象が発生すると、図５に示しているように、第１ＤＣ−ＤＣコンバータ１１は、１.２Ｖ〜１.４Ｖの出力電圧Ｖｐｏｕｔを出力し、第２ＤＣ−ＤＣコンバータ１２は、０.６Ｖ〜０.７Ｖの出力電圧Ｖｎｏｕｔを出力する。このようなラッチアップ現象は、素子特性に多くの悪影響を及ぼす。
【０００７】
以下では、ラッチアップ現象のメカニズムを、図３及び図４を参照して説明する。
【０００８】
まず、第１及び第２ＤＣ−ＤＣコンバータ１１、１２では、回路の特性上、図３に示している断面図中にトランジスタ記号で示したようなラッチアップ発生部が存在するようになる。図３の回路部分の等価回路を図４に示す。図４に示しているように、ラッチアップ発生部ではラッチアップを引き起こす電流経路が形成される。
【０００９】
出力電圧Ｖｐｏｕｔが生成される前には、入力電圧Ｖｉｎが入力される入力端と、出力電圧Ｖｐｏｕｔが出力される出力端（以下、第１出力端とする）との間には、順方向バイアスが印加され、この時、流れる電流によって、寄生ＰＮＰトランジスタＱ１がターンオンされる。これによって、図４に示しているように、Ｐ-基板（図３のＰ-ｓｕｂ)に電流Ｉ１が流入して出力電圧Ｖｎｏｕｔが上昇するようになる。
【００１０】
この時、ＰＮＰトランジスタＱ１のコレクタ電流Ｉ１が上昇し、出力電圧Ｖｎｏｕｔが引続き上昇する。以後、出力電圧Ｖｎｏｕｔが、０.６Ｖ〜０.７Ｖまで達すると、出力電圧Ｖｎｏｕｔが出力される出力端（以下、第２出力端とする）と接地端ＧＮＤとの間のＰＮ接合には、順方向バイアスが印加され、寄生ＮＰＮトランジスタＱ２がターンオンする。これによって、電流Ｉ２が、ＮＰＮトランジスタＱ２を介して接地端ＧＮＤに流出し、出力電圧Ｖｐｏｕｔが減少するようになる。その結果、ラッチアップ現象を誘発する電流経路が形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明は、従来技術の問題点を解決するためになされたものであって、その目的は、１つのチップ内で互いに結合され、正電圧と負電圧とを生成するＤＣ−ＤＣコンバータにおいて、ラッチアップの発生を防止できる、ＤＣ−ＤＣコンバータのラッチアップ防止回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明のＤＣ−ＤＣコンバータのラッチアップ防止回路は、入力電圧が印加されて正電圧及び負電圧をそれぞれ生成する第１及び第２ＤＣ−ＤＣコンバータが、１つのチップ内で互いに結合され、１つのＰＮＰトランジスタ及び１つのＮＰＮトランジスタから構成されるラッチアップ発生部を備えたＤＣ−ＤＣコンバータにおいて、前記入力電圧が印加される入力端と前記第１ＤＣ−ＤＣコンバータとの間に配置され、前記正電圧が生成される時点で、前記ＰＮＰトランジスタがターンオンし且つ前記ＮＰＮトランジスタがターンオンしない範囲内の電流が、前記第１ＤＣ−ＤＣコンバータに流入するように、入力電流の大きさを制限する第１経路部と、前記入力電圧が印加される入力端と前記第１ＤＣ−ＤＣコンバータとの間に配置され、前記正電圧及び前記負電圧がそれぞれ目標の電圧値まで達した時点で、入力される前記入力電流を制限すること無くそのまま前記第１ＤＣ−ＤＣコンバータに流入させる第２経路部とを備えることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、１つのチップ内で設計上互いに結合され、正電圧及び負電圧を生成するＤＣ−ＤＣコンバータにおいて、ラッチアップを発生させる電流経路を形成する２つのＰＮ接合のうち１つのＰＮ接合をターンオフさせ、電流経路を遮断させることによってラッチアップ現象を防止できる。これによって、素子の動作特性を改善させることができる効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１５】
図６は、本発明の好ましい実施の形態に係るＤＣ−ＤＣコンバータのラッチアップ防止回路を示すブロック図である。
【００１６】
図６に示しているように、本発明の好ましい実施の形態に係るＤＣ−ＤＣコンバータのラッチアップ防止回路は、正電圧発生ＤＣ−ＤＣコンバータ１１１（以下、第１ＤＣ−ＤＣコンバータとする）に入力される電圧Ｖｉｎを制御するために、ＰＭＯＳトランジスタＰ１及び抵抗素子Ｒからなる第１経路部１２１と、ＰＭＯＳトランジスタＰ２からなる第２経路部１２２とを備えている。
【００１７】
第１経路部１２１は、図４に示しているＰＮＰトランジスタＱ１がターンオンし、ＮＰＮトランジスタＱ２がターンオンしない範囲で電流が流入するように電流を制御する。このため、上述のように第１経路部１２１は、ＰＭＯＳトランジスタＰ１と、このＰＭＯＳトランジスタＰ１に直列接続された抵抗素子Ｒとからなる。そして、ＰＭＯＳトランジスタＰ１は、出力電圧Ｖｐｏｕｔの立ち上がりエッジの時点（タイミング）に合せて、ハイレベルからロウレベルに遷移する制御信号Ｖｐｏｕｔ_ｏｎ１によって動作する。
【００１８】
第２経路部１２２は、第１及び第２ＤＣ−ＤＣコンバータ１１１、１１２によって、それぞれ目標値の出力電圧Ｖｐｏｕｔ、Ｖｎｏｕｔが生成された後、正常に第１ＤＣ−ＤＣコンバータ１１１に電流を供給するように制御する。このために、第２経路部１２２はＰＭＯＳトランジスタＰ２からなる。このＰＭＯＳトランジスタＰ２は、電流供給能力が十分に大きいトランジスタとして形成される。そして、ＰＭＯＳトランジスタＰ２は、出力電圧Ｖｐｏｕｔ、Ｖｎｏｕｔが目標値の電圧で出力される場合、ハイレベルからロウレベルに遷移する制御信号Ｖｐｏｕｔ_ｏｎ２によって動作する。
【００１９】
以下において、本発明の好ましい実施の形態に係るＤＣ−ＤＣコンバータのラッチアップ防止回路の動作特性を、図７を参照して説明する。なお、説明の便宜上、図３及び図４も用いて説明する。
【００２０】
まず、第２ＤＣ−ＤＣコンバータ１１２は、入力電圧Ｖｉｎが入力されて、出力電圧Ｖｎｏｕｔを生成する。この状態で、出力電圧Ｖｐｏｕｔが上昇を開始する立ち上がりエッジの時点で、ハイレベルからロウレベルに遷移する制御信号Ｖｐｏｕｔ_ｏｎ１によって、ＰＭＯＳトランジスタＰ１がターンオンする。これによって、入力端と第１ＤＣ−ＤＣコンバータ１１との間には電流経路が形成される。このとき、入力される電流の大きさは、ＰＭＯＳトランジスタＰ１及び抵抗素子Ｒの抵抗（インピーダンス）の大きさによって所定値に制限され、第１ＤＣ−ＤＣコンバータ１１２に供給される。なお、ＰＭＯＳトランジスタＰ１のオン時の抵抗値が、入力される電流の大きさを所定値に制限できるものであれば、抵抗素子Ｒはなくてもよい。
【００２１】
これによって、初期では、入力電圧Ｖｉｎが印加される入力端と出力電圧Ｖｐｏｕｔが出力される出力端（以下、第１出力端とする）との間のＰＮ接合（図３参照)には、順方向バイアスが印加される。このような順方向バイアスによって、寄生ＰＮＰトランジスタ（図４のＱ１参照）がターンオンする。しかし、ＰＭＯＳトランジスタＰ１と抵抗素子Ｒとによって第１出力端に流れる電流の大きさが制限されるため、寄生ＰＮＰトランジスタ（図４のＱ１参照)がターンオンしたとしても、出力電圧Ｖｎｏｕｔが出力される出力端（以下、第２出力端とする）に流れる電流の大きさは所定値に制限される。すなわち、寄生ＮＰＮトランジスタ（図４のＱ２参照）が、ターンオンしない範囲内の値に電流の大きさが制限される。したがって、出力電圧Ｖｎｏｕｔは、接地電圧ＧＮＤまで上昇できず、寄生ＮＰＮトランジスタ（図４のＱ２参照）は、ターンオフ状態に維持される。
【００２２】
このような状態で、出力電圧Ｖｐｏｕｔが引続き上昇すると、第１出力端と入力端との間に逆方向バイアスがかかるようになり、寄生ＰＮＰトランジスタ（図４のＱ１参照）はターンオフする。これによって、電流Ｉ１の流れが遮断され、出力電圧Ｖｎｏｕｔは、本来の電圧レベルに復帰するようになる。
【００２３】
したがって、ラッチアップ現象を誘発させる電流経路を遮断させ、ラッチアップ現象を防止することができる。
【００２４】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００２５】
【図１】従来技術に係るＤＣ−ＤＣコンバータの構成を簡略に示すブロック図である。
【図２】図１に示しているＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図３】図１に示しているＤＣ−ＤＣコンバータに形成されたラッチアップ発生部を示す断面図である。
【図４】図３に示しているラッチアップ発生部の等価回路を示す回路図である。
【図５】図３に示しているラッチアップ発生部によって発生するラッチアップ現象を示すタイミングチャートである。
【図６】本発明の好ましい実施の形態に係るＤＣ−ＤＣコンバータのラッチアップ防止回路の構成を示すブロック図である。
【図７】図６に示しているＤＣ−ＤＣコンバータのラッチアップ防止回路の動作を示すタイミングチャートである。
【符号の説明】
【００２６】
１０、１１０      ＤＣ−ＤＣコンバータ
１１、１１１      正電圧発生ＤＣ−ＤＣコンバータ
１２、１１２      負電圧発生ＤＣ−ＤＣコンバータ
１２１      第１経路部
１２２      第２経路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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