(57)【要約】【課題】  プラズマ窒化プロセスを用いて所望の膜厚および窒素プロファイルにすることのできる半導体装置の製造方法を提供する。【解決手段】  素子領域部に寸法の異なる複数の開口部９，１０を有する第２のシリコン窒化膜パターン１１を形成する。そして、第２のシリコン窒化膜パターン１１の下地膜をウェットエッチングによって除去し、第２のシリコン窒化膜パターン１１とシリコン基板１との間に中空部を形成する。次いで、第２のシリコン窒化膜パターン１１を介した成膜によって、シリコン基板１の上に第３のシリコン酸化膜を形成した後、第２のシリコン窒化膜パターン１１を介してこの第３のシリコン酸化膜に対しプラズマ窒化処理を行う。これにより、シリコン基板１の上に、膜厚および窒素プロファイルの異なるシリコン酸窒化膜を形成することができる。【選択図】      図９
2006049558.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、第１のシリコン酸化膜、第１のシリコン窒化膜および第２のシリコン酸化膜をこの順に形成する工程と、
前記半導体基板の周辺領域部における前記第２のシリコン酸化膜を除去する工程と、
前記半導体基板および前記第２のシリコン酸化膜の上に、前記第１のシリコン窒化膜よりも厚い膜厚で第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜を加工して、前記半導体基板の素子領域部に寸法の異なる複数の開口部を有する第２のシリコン窒化膜パターンを形成する工程と、
前記第２のシリコン酸化膜、前記第１のシリコン窒化膜および前記第１のシリコン酸化膜をウェットエッチングによって順次除去し、前記素子領域部における前記第２のシリコン窒化膜パターンと前記半導体基板との間に中空部を形成する工程と、
前記第２のシリコン窒化膜パターンを介した成膜によって、前記半導体基板の上に第３のシリコン酸化膜を形成する工程と、
前記第２のシリコン窒化膜パターンを介して前記第３のシリコン酸化膜に対しプラズマ窒化処理を行い、前記半導体基板の上にシリコン酸窒化膜を形成する工程と、
前記第２のシリコン窒化膜パターンを介した成膜によって、前記シリコン酸窒化膜の上にポリシリコン膜を形成する工程と、
前記第２のシリコン窒化膜パターンを除去する工程と、
前記ポリシリコン膜をゲート電極の形状に加工する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のシリコン窒化膜パターンは、寸法が同一である複数の開口部を備えたパターンを複数有し、該開口部の寸法が前記パターン間で異なる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記周辺領域部における前記第２のシリコン窒化膜を所定のパターンに加工する工程をさらに有する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２のシリコン窒化膜を所定のパターンに加工する工程は、前記第２のシリコン窒化膜を複数の柱からなるパターンに加工する工程である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２のシリコン窒化膜パターンを除去する工程は、前記第２のシリコン窒化膜パターンを埋め込むようにして、前記ポリシリコン膜の上に第４のシリコン酸化膜を形成する工程と、
前記第２のシリコン窒化膜パターンと、該第２のシリコン窒化膜パターンの周囲に形成された前記シリコン酸窒化膜および前記ポリシリコン膜とが除去されるまで、ＣＭＰ法によって前記第４のシリコン酸化膜を研磨する工程と、
前記周辺領域部に残存する前記第２のシリコン窒化膜を熱リン酸によるウェットエッチングまたはドライエッチングによって除去する工程と、
残存する前記第４のシリコン酸化膜をフッ酸によるウェットエッチングによって除去する工程とを有する請求項１〜４に記載の半導体装置の製造方法。
【請求項６】
前記第３のシリコン酸化膜を形成する工程は、プラズマＣＶＤ法および熱酸化法のいずれか一方による工程である請求項１〜５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳細には、プラズマ窒化プロセスを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では、高集積化に対応するためにトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。ゲート絶縁膜を薄膜化するとシリコン基板中に形成される空乏層の制御が容易となるので、ＭＯＳＦＥＴの短チャネル効果を抑制できるようになる。
【０００３】
ゲート絶縁膜としては、主としてシリコン酸窒化膜（ＳｉＯＮ膜）が用いられている。また、シリコン酸窒化膜の形成方法として、プラズマ窒化プロセスが注目されている（例えば、非特許文献１および２参照。）。プラズマ窒化プロセスは、極薄膜を形成できるとともに、浅く高濃度の窒素プロファイルを実現できる技術として知られている。
【０００４】
プラズマ窒化プロセスでは、マイクロ波による励起とこれに伴うプラズマ生成が、成膜装置内におけるプラズマ生成アンテナ近傍の領域でのみ起こる。このため、半導体基板は、直接プラズマに晒されることがない。また、プラズマ窒化プロセスは、低電子温度プラズマであるので、不純物の混入および反応ガスの不必要な解離が起こらず、損傷や汚染の極めて少ない処理が可能となる。さらに、アンテナと半導体基板との間にシャワープレートを設けることによって、プラズマ中のイオン成分を除去して、膜厚がより薄く、また、浅い窒素プロファイルを形成できる（例えば、非特許文献３参照。）。
【０００５】
【非特許文献１】エム・ヒラヤマ（Ｍ．Ｈｉｒａｙａｍａ）、他３名、Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、１９９９年、ｐ．２４９−２５２
【非特許文献２】ケイ・セキネ（Ｋ．Ｓｅｋｉｎｅ）、他３名、ＶＬＳＩテクノロジー・シンポジウム、１９９９年、ｐ．１１５−１１６
【非特許文献３】大見忠弘、他２名、クリプトンガスを用いたマイクロ波励起高密度プラズマプロセス、日本酸素技報、２００２年、第２１巻、ｐ．２−７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
６５ｎｍ以降の半導体装置では、ゲート絶縁膜のシリコン酸化膜換算膜厚（または、等価酸化膜厚（ＥＯＴ；ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ））を１．０ｎｍ以下とすることが必要になる。一方、従来のプラズマ窒化プロセスでは、ゲート絶縁膜の膜厚および窒素プロファイルは、シャワープレートに設けられた孔の径に依存する。このため、プラズマ窒化プロセスは、本来、極薄膜の形成に適したプロセスであるにもかかわらず、シャワープレートによって所望の膜厚や窒素プロファイルにすることができないという問題があった。
【０００７】
本発明はこのような問題点に鑑みてなされたものである。すなわち、本発明の目的は、プラズマ窒化プロセスを用いて所望の膜厚および窒素プロファイルにすることのできる半導体装置の製造方法を提供することにある。
【０００８】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の上に、第１のシリコン酸化膜、第１のシリコン窒化膜および第２のシリコン酸化膜をこの順に形成する工程と、半導体基板の周辺領域部における第２のシリコン酸化膜を除去する工程と、半導体基板および第２のシリコン酸化膜の上に、第１のシリコン窒化膜よりも厚い膜厚で第２のシリコン窒化膜を形成する工程と、第２のシリコン窒化膜を加工して、半導体基板の素子領域部に寸法の異なる複数の開口部を有する第２のシリコン窒化膜パターンを形成する工程と、第２のシリコン酸化膜、第１のシリコン窒化膜および第１のシリコン酸化膜をウェットエッチングによって順次除去し、素子領域部における第２のシリコン窒化膜パターンと半導体基板との間に中空部を形成する工程と、第２のシリコン窒化膜パターンを介した成膜によって、半導体基板の上に第３のシリコン酸化膜を形成する工程と、第２のシリコン窒化膜パターンを介して第３のシリコン酸化膜に対しプラズマ窒化処理を行い、半導体基板の上にシリコン酸窒化膜を形成する工程と、第２のシリコン窒化膜パターンを介した成膜によって、シリコン酸窒化膜の上にポリシリコン膜を形成する工程と、第２のシリコン窒化膜パターンを除去する工程と、ポリシリコン膜をゲート電極の形状に加工する工程とを有することを特徴とするものである。
【００１０】
本発明の半導体装置の製造方法において、第２のシリコン窒化膜パターンは、寸法が同一である複数の開口部を備えたパターンを複数有し、この開口部の寸法がパターン間で異なるものとすることができる。
【００１１】
また、本発明の半導体装置の製造方法においては、周辺領域部における第２のシリコン窒化膜を所定のパターンに加工する工程をさらに有することができる。この場合、第２のシリコン窒化膜を所定のパターンに加工する工程は、第２のシリコン窒化膜を複数の柱からなるパターンに加工する工程とすることができる。
【００１２】
本発明の半導体装置の製造方法において、第２のシリコン窒化膜パターンを除去する工程は、第２のシリコン窒化膜パターンを埋め込むようにして、ポリシリコン膜の上に第４のシリコン酸化膜を形成する工程と、第２のシリコン窒化膜パターンと、この第２のシリコン窒化膜パターンの周囲に形成されたシリコン酸窒化膜およびポリシリコン膜とが除去されるまで、ＣＭＰ法によって第４のシリコン酸化膜を研磨する工程と、周辺領域部に残存する第２のシリコン窒化膜を熱リン酸によるウェットエッチングまたはドライエッチングによって除去する工程と、残存する第４のシリコン酸化膜をフッ酸によるウェットエッチングによって除去する工程とを有するものとすることができる。
【００１３】
また、本発明の半導体装置の製造方法において、第３のシリコン酸化膜を形成する工程は、プラズマＣＶＤ法および熱酸化法のいずれか一方による工程とすることができる。
【発明の効果】
【００１４】
この発明は以上説明したように、寸法の異なる開口部を有するシリコン窒化膜パターンを介してシリコン酸窒化膜を形成するので、膜厚および窒化量の異なるゲート絶縁膜を形成することができる。
【発明を実施するための最良の形態】
【００１５】
図１〜図１８を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において同じ符号を付した部分は同じものであることを示している。
【００１６】
まず、図１に示すように、半導体基板としてのシリコン基板１の表面に素子分離領域２を形成する。これにより、ＣＭＯＳトランジスタを構成するＮＭＯＳ領域とＰＭＯＳ領域とにシリコン基板１を区画する。その後、ＰＭＯＳ領域にＮウェル３を、ＮＭＯＳ領域にＰウェル４をそれぞれ形成する。尚、図１において、（ａ）は周辺領域部を示し、（ｂ）は素子領域部を示す（以下、本明細書において同じ。）。
【００１７】
次に、半導体基板１の上に、犠牲酸化膜としての第１のシリコン酸化膜５を形成する。第１のシリコン酸化膜５は、例えば、膜厚５ｎｍ程度とすることができ、シリコン基板１の表面を熱酸化することによって形成することができる。
【００１８】
第１のシリコン酸化膜５を形成した後は、この上に、さらに第１のシリコン窒化膜６および第２のシリコン酸化膜７をこの順に形成する。これにより、図２に示す構造が得られる。第１のシリコン窒化膜６の膜厚は、例えば１０ｎｍ程度とすることができる。また、第２のシリコン酸化膜７は、後工程で行うウェットエッチング時のエッチングレートを大きくするために、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成し、１，０００ｎｍ程度の膜厚とすることができる。
【００１９】
次に、フォトリソグラフィ法を用いて第２のシリコン酸化膜７をパターニングし、周辺領域部の領域Ａにおける第２のシリコン酸化膜７を除去する（図３）。
【００２０】
次に、第１のシリコン窒化膜６および第２のシリコン酸化膜７の上に第２のシリコン窒化膜８を形成し、図４に示す構造とする。第２のシリコン窒化膜８の膜厚は、第１のシリコン窒化膜６に比べて十分に大きい膜厚であるとする。（尚、図４の周辺領域部では、第１のシリコン窒化膜６は第２のシリコン窒化膜８と区別できないので、以下、単に第２のシリコン窒化膜８と称する。）本実施の形態においては、例えば、第２のシリコン窒化膜８の膜厚を１００ｎｍ程度とすることができる。尚、第２のシリコン窒化膜８に代えて、ポリシリコン膜またはアモルファスシリコン膜などを用いてもよい。
【００２１】
次に、フォトリソグラフィ法を用いて第２のシリコン窒化膜８をパターニングし、素子領域部の所定領域に開口部９，１０を形成する。本実施の形態においては、開口部９，１０は、後工程でゲート電極を形成する部分に対応している（図５）。図の例では、開口部９，１０の径（寸法）をそれぞれｒ１、ｒ２とすると、ｒ１＜ｒ２となるようにしている。
【００２２】
次に、フッ酸系の薬液を用いてウェットエッチングを行い、第２のシリコン酸化膜７を除去する。続いて、薬液を熱リン酸に代えてウェットエッチングを行い、第１のシリコン窒化膜６を除去する。さらに、フッ酸系の薬液を用いてウェットエッチングを行い、第１のシリコン酸化膜５を除去する。熱リン酸によるエッチング工程では、第１のシリコン窒化膜６の膜厚分だけ第２のシリコン窒化膜８も除去されるものの、第２のシリコン窒化膜８は、第１のシリコン窒化膜６に比べて十分に大きい膜厚を有するのでウェットエッチング後も残存する（図６）。
【００２３】
図６では、素子領域部における第２のシリコン窒化膜パターン１１とシリコン基板１との間は中空となっている。このような形状となるのは、素子領域部において、第２のシリコン窒化膜８の下地であった第２のシリコン酸化膜７、第１のシリコン窒化膜６および第１のシリコン酸化膜５が除去されたものの、周辺領域部におけるシリコン窒化膜８が支持部として機能しているからである。本実施の形態においては、このようにして形成された第２のシリコン窒化膜パターン１１をシャワープレートとして用いることを特徴としている。
【００２４】
図７は、本実施の形態により形成された第２のシリコン窒化膜パターン１１の平面図の一例である。また、図８は、第２のシリコン窒化膜パターン１１の他の例である。これらの図において、ｘ−ｘ´線に沿う断面図が図６の素子領域部に対応している。尚、簡単のために、図では第２のシリコン窒化膜パターン１１のみを示しており、下地のシリコン基板１は省略している。
【００２５】
図７および図８では、３種類の素子領域Ｂ，Ｃ，Ｄがあり、各領域に対応して異なる径（寸法）の開口部９，１０，１２が設けられている。換言すると、第２のシリコン窒化膜パターン１１は、寸法が同一である複数の開口部を備えたパターンを各素子領域毎に有しており、この開口部の径はパターン間（すなわち、素子領域間）で異なっている。図７および図８の例では、素子領域Ｂに対応するパターンは、径が同じである開口部９を複数有してなるパターンである。また、素子領域Ｃに対応するパターンは、径が同じである開口部１０を複数有してなるパターンである。さらに、素子領域Ｄに対応するパターンは、径が同じである開口部１２を複数有してなるパターンである。
【００２６】
例えば、開口部９の直径（ｒ１）を０．１μｍとし、開口部１２の直径を０．５μｍとし、開口部１０の直径（ｒ２）を１．０μｍとすることができる。尚、開口部１２は、図６における開口部９，１０と同様にして形成される。具体的には、径の異なる複数の開口部パターンを有するマスクを用いてフォトリソグラフィーを行うことにより、同一のシリコン窒化膜に径の異なる複数の開口部パターンを形成することができる。尚、開口部の形状は、図７，８に示す円形状に限定されるものではなく、矩形状またはライン状などの他の形状であってもよい。
【００２７】
また、本実施の形態においては、スクライブラインに沿ってシリコン窒化膜パターンの支持部を形成することができる。ここで、支持部とは、図６で周辺領域部の領域Ａに形成されたシリコン窒化膜８をいう。支持部の形状は、図７に示すライン状の支持部１３であってもよいし、図８に示すように円柱状の支持部１４であってもよい。図８のように、支持部の形状をライン状以外にする場合には、例えば、第２のシリコン窒化膜パターン１１を形成する際に、素子領域部に寸法の異なる複数の開口部を有するとともに、周辺領域部に所定のパターンを有するマスクを介して第２のシリコン窒化膜８を加工すればよい。また、開口部を形成する工程の後に周辺領域部を加工してもよい。図８の例では、周辺領域部を加工する工程は、第２のシリコン窒化膜８を複数の円柱からなるパターンに加工する工程とすることができる。
【００２８】
支持部をライン状に形成した場合には、高い強度が得られるというメリットがある。一方、円柱状に形成した場合には、隣接する円柱間に開口部が設けられることになるので、ウェットエッチング後の基板の乾燥効率を向上させて、局所的な乾燥不良を解消することができる。また、酸化や窒化を行う際にガスを効率的に流すことができるとともに、反応により生成した物質を速やかに排出することが可能になる。尚、指示部は、円柱状以外の他の柱状（例えば、角柱状など。）であってもよい。
【００２９】
次に、図６の状態でシリコン酸窒化膜１５を形成する（図９）。具体的には、まず、第２のシリコン窒化膜パターン１１を介し、プラズマＣＶＤ法によって第３のシリコン酸化膜（図示せず）を形成する。次に、第２のシリコン窒化膜パターン１１を介して、第３のシリコン酸化膜に対しプラズマ窒化処理を行う。これにより、シリコン基板１の上に、ゲート絶縁膜としてのシリコン酸窒化膜１５を形成することができる。
【００３０】
第３のシリコン酸化膜は、例えば、アルゴン（Ａｒ）と酸素（Ｏ２）の流量をそれぞれ２，０００ｓｃｃｍ、３００ｓｃｃｍとし、１３．５６ＭＨｚで２，０００Ｗの高周波電力を印加し、温度４００℃、圧力６．７Ｐａで１５秒間の成膜を行うことにより形成することができる。
【００３１】
尚、アルゴン以外の他のガスを希釈ガスとして用いてもよい。例えば、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）またはクリプトン（Ｋｒ）などを用いることによって、ダメージが小さく汚染性の低い良質なシリコン酸化膜を形成することができる。これにより、電気的特性および信頼性に優れたゲート絶縁膜を形成することが可能になる。
【００３２】
また、プラズマ窒化処理は、例えば、水素（Ｈ２）と窒素（Ｎ２）の流量をそれぞれ２，０００ｓｃｃｍ、１５０ｓｃｃｍとし、１３．５６ＭＨｚで２，０００Ｗの高周波電力を印加し、温度４００℃、圧力１２７Ｐａで１００秒間の処理とすることができる。
【００３３】
尚、第３のシリコン酸化膜の形成はプラズマＣＶＤ法に限定されるものではなく、ドライ酸化法またはウェット酸化法（ＩＳＳＧ；Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｅｄ  Ｏｘｉｄｅ）またはＷＶＧ（Ｗａｔｅｒ  Ｖａｐｏｒ  Ｇｅｎｅｒａｔｅｒ）など。）によって形成してもよい。これらの方法によれば、次のような効果が得られる。
【００３４】
ゲート電極に含まれるボロン（Ｂ）がゲート絶縁膜を通り抜けて半導体基板に到達すると、トランジスタの閾値電圧が大きく変化する。このため、従来より、ゲート絶縁膜中に窒素（Ｎ）を含有させることによってボロンの突き抜けを抑制する方法が提案されている。しかしながら、ゲート絶縁膜に窒素を含有させると、半導体基板に対して低い電圧を高温下でゲート電極に印加し続けたときの駆動能力の低下（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ，以下、ＮＢＴＩという。）が大きくなるという問題があった。これに対して、ドライ酸化法やウェット酸化法によれば、プラズマＣＶＤ法に比べて高温での成膜が可能となるので、より緻密なシリコン酸化膜を形成することができる。したがって、ボロンの突き抜けをより低い窒素濃度で防ぎ、ゲート絶縁膜の信頼性を向上させることが可能となる。
【００３５】
図９に示すように、シリコン酸窒化膜１５は、シリコン基板１上だけでなく、第２のシリコン窒化膜パターン１１を構成する第２のシリコン窒化膜８の各面（上下面および側面）にも形成される。また、シリコン酸窒化膜１５の膜厚は、第２のシリコン窒化膜パターン１５の開口部９，１０の径に依存して変化する。具体的には、開口部の径の大きい領域Ｅの方が、開口部の径の小さい領域Ｆよりシリコン酸窒化膜１５の膜厚は厚くなる。これは、開口部の径が大きい領域の方が第３のシリコン酸化膜が厚く堆積するとともに、プラズマ窒化処理によって窒化される量も多くなるからである。例えば、領域Ｅにおけるシリコン酸窒化膜１５のシリコン酸化膜換算膜厚を１．５ｎｍとすることができる。
【００３６】
このように、本実施の形態によれば、シャワープレートとして作用する第２のシリコン窒化膜パターンの開口部の径を変えることによって、ゲート絶縁膜の膜厚および窒化量を変えることができる。すなわち、従来のように、ゲート絶縁膜の膜厚および窒素プロファイルがハードウェアに依存することがないので、最適な膜厚および窒化量のゲート絶縁膜を形成することができる。また、第２のシリコン窒化膜に、開口部の大きさの異なる複数のパターンを形成することによって、チップ上の任意の位置に所望の特性（低リーク且つ高パフォーマンス）を有するトランジスタを同時に作製することが可能になる。
【００３７】
シリコン酸窒化膜１５を形成した後は、この上に、ゲート電極となるポリシリコン膜１６を形成する（図１０）。ポリシリコン膜１６もシリコン酸窒化膜１５と同様に、第２のシリコン窒化膜パターン１１を構成する第２のシリコン窒化膜８の各面（上下面および側面）にシリコン酸窒化膜１５を介して形成される。また、開口部の径の大きい領域Ｅの方が、開口部の径の小さい領域Ｆよりポリシリコン膜１６の膜厚は厚くなる。
【００３８】
尚、ポリシリコン膜１６に代えて、ゲルマニウム（Ｇｅ）を１５％〜２０％程度含むポリシリコンゲルマニウム膜を形成してもよい。この場合、ＰＭＯＳの空乏化を抑制する効果が得られるので、半導体装置の電気的パフォーマンスを向上させることができる。
【００３９】
次に、ポリシリコン膜１６への不純物注入工程と、ゲート電極の形状に加工するパターニング工程とを行うために、第２のシリコン窒化膜パターン１１を除去する。
【００４０】
まず、ポリシリコン膜１６およびシリコン酸窒化膜１５の形成された第２のシリコン窒化膜パターン１１を埋め込むようにして、ＣＶＤ法によって全面に第４のシリコン酸化膜１７を形成する（図１１）。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、素子領域部における第２のシリコン窒化膜パターン１１と、この周囲に形成されたシリコン酸窒化膜１５およびポリシリコン膜１６とが完全に除去されるまで第４のシリコン酸化膜１７を研磨する。次いで、周辺領域部に残存した支持部としての第２のシリコン窒化膜８を熱リン酸によるウェットエッチングまたはドライエッチングによって除去する。最後に、フッ酸系の薬液を用いたウェットエッチングによって残りの第４のシリコン酸化膜１７を除去し、図１２に示す構造とする。
【００４１】
露出したポリシリコン膜１６にＮ型またはＰ型の不純物を注入した後、フォトリソグラフィー法およびドライエッチング法を用いて、ポリシリコン膜１６およびシリコン酸窒化膜１５を加工する。これにより、ゲート電極１８およびゲート絶縁膜１９が形成される（図１３）。
【００４２】
本実施の形態によれば、図１３に示すように、素子領域部の領域Ｅと領域Ｆとで異なる膜厚を有するゲート絶縁膜１９が形成される。また、これらの領域におけるゲート絶縁膜１９は窒化量も異なっており、領域Ｅの方が領域Ｆよりも大きい窒化量を有する。これは、領域Ｅでは、領域Ｆに比較して開口部の径の大きい第２のシリコン窒化膜パターン１１を介してプラズマ窒化処理されるので、領域Ｆよりも窒化される量が多くなるからである。
【００４３】
次に、ゲート電極１８をマスクとして、ＰＭＯＳ領域にあるシリコン基板１内に不純物をイオン注入し、ＰＭＯＳのポケット領域２０およびエクステンション領域２１を形成する。同様に、ＮＭＯＳ領域にあるシリコン基板１内にも不純物をイオン注入し、ＮＭＯＳのポケット領域２２およびエクステンション領域２３を形成する。これにより、図１４に示す構造が得られる。
【００４４】
次に、サイドウォールスペーサ２４の形成工程へと進む。具体的には、第３のシリコン窒化膜（図示せず）を全面に堆積した後、ゲート電極１８の側壁部を除いて第３のシリコン窒化膜をドライエッチングにより除去する。これによって、第３のシリコン窒化膜からなるサイドウォールスペーサ２４を形成することができる。次いで、サイドウォールスペーサ２４の形成されたゲート電極１８をマスクとしてシリコン基板１内に不純物をイオン注入する。その後、熱処理による活性化を行うことによって、図１５に示すように、ＰＭＯＳのソース・ドレイン領域２５およびＮＭＯＳのソース・ドレイン領域２６を形成することができる。
【００４５】
次に、全面にＮｉ膜（図示せず）およびＴｉＮ（図示せず）膜を順に成膜して、熱処理を行う。その後、ＴｉＮ膜および未反応のＮｉ膜をエッチング除去することにより、ソース・ドレイン領域２５，２６およびゲート電極１８の上にのみ、選択的にニッケルシリサイド膜２７を形成する(図１６)。
【００４６】
次いで、図１７に示すように層間絶縁膜２８を形成した後、層間絶縁膜２８を加工して、ゲート電極１８およびソース・ドレイン領域２５，２６に対応する個所に開口部（図示せず）を形成する。その後、開口部の内部にバリアメタル膜および導電層としてのタングステン膜を埋め込み、図１８に示すインターコネクト２９を形成する。その後は、全面に配線材料を堆積した後、フォトリソグラフィー法およびドライエッチング法を用いて配線を形成する。
【００４７】
このように、本発明によれば、シリコン窒化膜パターンをシャワープレートとして用いるとともに、このシリコン窒化膜パターンの開口部の径を変えることによって、膜厚および窒化量の異なるシリコン酸窒化膜を形成することができる。したがって、シリコン基板上の任意の個所に所望の膜厚および窒化量を有するゲート絶縁膜を一括して形成することが可能になる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図２】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図３】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図４】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図５】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図６】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図７】本実施の形態にかかるシリコン窒化膜パターンの平面図の一例である。
【図８】本実施の形態にかかるシリコン窒化膜パターンの平面図の他の例である。
【図９】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１０】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１１】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１２】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１３】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１４】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１５】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１６】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１７】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【図１８】本実施の形態にかかる半導体装置の製造工程を示す断面図であり、（ａ）は周辺領域部、（ｂ）は素子領域部である。
【符号の説明】
【００４９】
１  シリコン基板
２  素子分離領域
３  Ｎウェル
４  Ｐウェル
５  第１のシリコン酸化膜
６  第１のシリコン窒化膜
７  第２のシリコン酸化膜
８  第２のシリコン窒化膜
９，１０，１２  開口部
１１  シリコン窒化膜パターン
１３，１４  支持部
１５  シリコン酸窒化膜
１６  ポリシリコン膜
１７  第４のシリコン酸化膜
１８  ゲート電極
１９  ゲート絶縁膜
２０，２２  ポケット領域
２１，２３  エクステンション領域
２４  サイドウォールスペーサ
２５，２６  ソース・ドレイン領域
２７  ニッケルシリサイド膜
２８  層間絶縁膜
２９  インターコネクト
【図１】
2006049558.tif 000003
【図２】
2006049558.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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