(57)【要約】【課題】  起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供する。【解決手段】  カレントミラー回路Ｍ１と、カレントミラー回路Ｍ１の出力端に一端を接続した第１分割抵抗Ｒ1、この第１分割抵抗Ｒ1に一端を接続した第２分割抵抗Ｒ2との直列回路からなるバイアス分割回路Ｒ12と、第１分割抵抗Ｒ1の一端に制御端子（ゲート端子）を、第２分割抵抗Ｒ2の他端に第２主電流端子を、ＧＮＤに第１主電流端子を接続した第１トランジスタＮ1と、第２分割抵抗Ｒ2の他端に制御端子（ゲート端子）を、カレントミラー回路Ｍ１の入力端に第２主電流端子を、第２主電源ＧＮＤに第１主電流端子を接続した、第１トランジスタＮ1と同一チャネル導電型の第２トランジスタＮ2とを含み、起動時に第１分割抵抗Ｒ1と第２分割抵抗Ｒ2との接続ノードに起動電流ＩSTを印加する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１主電源からの電圧を供給されるカレントミラー回路と、
該カレントミラー回路の出力端に一端を接続した第１分割抵抗、該第１分割抵抗に一端を接続した第２分割抵抗との直列回路からなるバイアス分割回路と、
前記第１分割抵抗の一端に制御端子を、前記第１主電源とは異なる電位の第２主電源に第１主電流端子を、前記第２分割抵抗の他端に第２主電流端子を接続した第１トランジスタと、
前記第２分割抵抗の他端に制御端子を、前記第２主電源に第１主電流端子を、前記カレントミラー回路の入力端に第２主電流端子を接続した、前記第１トランジスタと同一チャネル導電型の第２トランジスタ
とを含み、起動時に前記第１分割抵抗と前記第２分割抵抗との接続ノードに起動電流を印加するバイアス回路を備えることを特徴とする低消費電力回路。
【請求項２】
第１制御電源に第１主電流端子を接続した第１発振トランジスタと、
該第１発振トランジスタの第２主電流端子に第２主電流端子を接続し、第１主電流端子を第２制御電源に接続した第２発振トランジスタと、
一方の電極を前記第２発振トランジスタの制御端子に接続した第１容量と、
前記第１容量の他方の電極を一方の電極に接続し、他方の電極を前記第１発振トランジスタと前記第２発振トランジスタの接続ノードに接続した圧電振動子と、
一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第１発振トランジスタの制御端子に接続した帰還抵抗回路と、
第１主電流端子と制御端子を接続し、且つ該制御端子を前記第２発振トランジスタの制御端子に接続した前記第１トランジスタと同一チャネル導電型の駆動トランジスタとを備え、
前記バイアス回路の出力電流を、直接又は間接的に前記駆動トランジスタの第１主電流端子に印加する発振回路を更に備えることを特徴とする請求項１に記載の低消費電力回路。
【請求項３】
第１制御電源に第１主電流端子を接続した第１発振トランジスタと、
該第１発振トランジスタの第２主電流端子に第２主電流端子を接続し、第１主電流端子を前記第１制御電源とは異なる電位の第２制御電源に接続した、前記第１発振トランジスタと反対チャネル導電型の第２発振トランジスタと、
一方の電極を前記第２発振トランジスタの制御端子に接続した第１容量と、
前記第１容量の他方の電極を一方の電極に接続し、他方の電極を前記第１発振トランジスタと前記第２発振トランジスタの接続ノードに接続した圧電振動子と、
一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第１発振トランジスタの制御端子に接続した帰還抵抗回路と、
前記第１発振トランジスタの制御端子に第１端子を接続し、前記接続ノードに第２端子を接続した振幅制限素子
とを備え、前記第１発振トランジスタと前記第２発振トランジスタとで、発振アンプを構成し、前記接続ノードを該発振アンプの出力ノードとする発振回路を有することを特徴とする低消費電力回路。
【請求項４】
第１制御電源に第１主電流端子を接続した第１発振トランジスタと、
該第１発振トランジスタの第２主電流端子に第２主電流端子を接続し、第１主電流端子を前記第１制御電源とは異なる電位の第２制御電源に接続した、前記第１発振トランジスタと反対チャネル導電型の第２発振トランジスタと、
一方の電極を前記第２発振トランジスタの制御端子に接続した第１容量と、
前記第１容量の他方の電極を一方の電極に接続し、他方の電極を前記第１発振トランジスタと前記第２発振トランジスタの接続ノードに接続した圧電振動子と、
一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第１発振トランジスタの制御端子に接続した帰還抵抗回路と、
前記接続ノードに第１端子を接続し、前記第２発振トランジスタの制御端子に第２端子を接続した振幅制限素子
とを備え、前記第１発振トランジスタと前記第２発振トランジスタとで、発振アンプを構成し、前記接続ノードを該発振アンプの出力ノードとする発振回路を有することを特徴とする低消費電力回路。
【請求項５】
一方の電極を前記第１発振トランジスタの制御端子に接続し、他方の電極を前記第１容量の他方の電極に接続した第２容量を更に備えることを特徴とする請求項２〜４のいずれか１項に記載の低消費電力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低消費電力回路に係り、特に低消費電力な発振回路、及びこの発振回路を駆動するために直流バイアスを供給する低消費電力なバイアス回路に関する。
【背景技術】
【０００２】
時計用などに代表される低消費電力用ＩＣ（低消費電力回路）では、消費電流を極限まで下げることが電池寿命を延ばすことに繋がり、大きな付加価値を生む。このため、低消費電力用ＩＣ中を流れる電流は、数ｎＡ〜数１００ｎＡ等の非常に小さな値に設定される。
【０００３】
特許文献１には、バイアス電圧と誤差電圧を発生するバイアス電圧発生回路と、バイアス電流を発生する電流出力部と、バイアス電圧発生回路に起動電流を供給する起動電流供給部を有したバイアス電流発生装置が開示されている。ここで、バイアス電圧発生回路は平衡電流検出部と電源電流制御部を備えている。特許文献１に記載されたバイアス電流発生装置によれば、電源電圧ＶＤＤの変動などによって、平衡電流検出部の平衡が崩れると生じるバイアス電圧と誤差電圧間の電位差を電源電流制御部にフィードバックすることにより、電源電流制御部は平衡電流検出部が常に平衡状態にあるように、平衡電流検出部に供給する電流を制御するため、電源電圧ＶＤＤが変動してもバイアス電圧を電流出力部から供給されるバイアス電流が常に一定となるような値に保持することができる。それ故、電源電圧ＶＤＤを低電圧化しても、安定なバイアス電流の供給を行うことができる。
【０００４】
しかしながら、特許文献１に記載されたような、従来のバイアス電流発生装置（バイアス回路）では、電源投入時にバイアス回路を所望の動作状態とするために、起動電流を流す起動モードを設けるのが一般的である。即ち、起動モードによりバイアス回路を構成するそれぞれのトランジスタの各ノードを動的な状態とし、その後、定常モードとすることで各トランジスタに所望の電流が流れる安定状態に遷移させる。このため、従来のバイアス電流発生装置（バイアス回路）では、起動モード時に、定常状態の数倍〜数十倍の電流が流れてしまうトランジスタが存在する。カレントミラー接続されたトランジスタ群を含む回路であれば、複数のトランジスタで、定常状態の数倍〜数十倍の電流が流れてしまう。又、従来のバイアス回路では、バイアス回路中に、電流源として動作する駆動回路が含まれている場合は、駆動回路全体の電流が増えることになり、時計用等の低消費電力用ＩＣでは、電池の消耗を早める等の不具合を生じる。
【０００５】
バイアス回路により駆動される駆動回路の一例が、特許文献２に示されるような水晶発振回路である。この様な従来の水晶発振回路では、駆動電流を、数ｎＡ〜数１００ｎＡ等の非常に小さな値に設定すれば、発振に必要な電圧に安定する迄には、数秒〜１０秒程度の時間が必要となってしまう。電池投入から発振開始までの時間が遅いと、テスト時間を要し製造コストが増大したり、電池交換時に故障との見分けがつき難くなるといった問題を生じる。そして、時計用ＩＣなどでは、発振開始時間を規定する仕様がありこれを満たせなくなる。
【特許文献１】特開２００１−２７３０４６号公報
【特許文献２】特開平７−７３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様は、（イ）第１主電源からの電圧を供給されるカレントミラー回路と、（ロ）このカレントミラー回路の出力端に一端を接続した第１分割抵抗、この第１分割抵抗に一端を接続した第２分割抵抗との直列回路からなるバイアス分割回路と、（ハ）第１分割抵抗の一端に制御端子を、第１主電源とは異なる電位の第２主電源に第１主電流端子を、第２分割抵抗の他端に第２主電流端子を接続した第１トランジスタと、（ニ）第２分割抵抗の他端に制御端子を、第２主電源に第１主電流端子を、カレントミラー回路の入力端に第２主電流端子を接続した、第１トランジスタと同一チャネル導電型の第２トランジスタとを含み、起動時に第１分割抵抗と第２分割抵抗との接続ノードに起動電流を印加するバイアス回路を備える低消費電力回路であることを特徴とする。
【０００８】
本発明の第２の態様は、（イ）第１制御電源に第１主電流端子を接続した第１発振トランジスタと、（ロ） この第１発振トランジスタの第２主電流端子に第２主電流端子を接続し、第１主電流端子を第１制御電源とは異なる電位の第２制御電源に接続した、第１発振トランジスタと反対チャネル導電型の第２発振トランジスタと、（ハ）一方の電極を第２発振トランジスタの制御端子に接続した第１容量と、（ニ）第１容量の他方の電極を一方の電極に接続し、他方の電極を第１発振トランジスタと第２発振トランジスタの接続ノードに接続した圧電振動子と、（ホ）一方の電極を圧電振動子の他方の電極に接続し、他方の電極を第１発振トランジスタの制御端子に接続した帰還抵抗回路と、（ヘ）第１発振トランジスタの制御端子に第１端子を接続し、接続ノードに第２端子を接続した振幅制限素子とを備え、第１発振トランジスタと第２発振トランジスタとで、発振アンプを構成し、第１発振トランジスタと第２発振トランジスタとの接続ノードをこの発振アンプの出力ノードとする発振回路を有する低消費電力回路であることを特徴とする。
【０００９】
本発明の第３の態様は、（イ）第１制御電源に第１主電流端子を接続した第１発振トランジスタと、（ロ） この第１発振トランジスタの第２主電流端子に第２主電流端子を接続し、第１主電流端子を第１制御電源とは異なる電位の第２制御電源に接続した、第１発振トランジスタと反対チャネル導電型の第２発振トランジスタと、（ハ）一方の電極を第２発振トランジスタの制御端子に接続した第１容量と、（ニ）第１容量の他方の電極を一方の電極に接続し、他方の電極を第１発振トランジスタと第２発振トランジスタの接続ノードに接続した圧電振動子と、（ホ）一方の電極を圧電振動子の他方の電極に接続し、他方の電極を第１発振トランジスタの制御端子に接続した帰還抵抗回路と、（ヘ）接続ノードに第１端子を接続し、第２発振トランジスタの制御端子に第２端子を接続した振幅制限素子とを備え、第１発振トランジスタと第２発振トランジスタとで、発振アンプを構成し、第１発振トランジスタと第２発振トランジスタとの接続ノードをこの発振アンプの出力ノードとする発振回路を有する低消費電力回路であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１〜第１０の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
又、以下に示す第１〜第１０の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る低消費電力回路は、図１に示すように、第１主電源ＶＤＤからの電圧を供給されるカレントミラー回路Ｍ１と、このカレントミラー回路Ｍ１の出力端に一端を接続した第１分割抵抗Ｒ1、この第１分割抵抗Ｒ1に一端を接続した第２分割抵抗Ｒ2との直列回路からなるバイアス分割回路Ｒ１２と、第１分割抵抗Ｒ1の一端に制御端子を、第２分割抵抗Ｒ2の他端に第２主電流端子を、第１主電源ＶＤＤとは異なる電位の第２主電源（ＧＮＤ電源）に第１主電流端子を接続した第１トランジスタＮ1と、第２分割抵抗Ｒ2の他端に制御端子を、カレントミラー回路Ｍ１の入力端に第２主電流端子を、第２主電源ＧＮＤに第１主電流端子を接続した、第１トランジスタＮ1と同一チャネル導電型の第２トランジスタＮ2とを含むバイアス回路である。このバイアス回路は、起動時に第１分割抵抗Ｒ1と第２分割抵抗Ｒ2との接続ノードに起動電流ＩSTを印加する。本明細書において、「第１主電流端子」とは、バイポーラトランジスタ（ＢＪＴ）においてエミッタ端子又はコレクタ端子のいずれか一方となる端子（電極）を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてはソース端子又はドレイン端子のいずれか一方となる端子（電極）を意味する。「第２主電流端子」とは、ＢＪＴにおいては上記第１主電流端子とはならないエミッタ端子又はコレクタ端子のいずれか一方となる端子（電極）、ＦＥＴ，ＳＩＴにおいては上記第１主電流端子とはならないソース端子又はドレイン端子のいずれか一方となる端子（電極）を意味する。即ち、第１主電流端子が、エミッタ端子であれば、第２主電流端子はコレクタ端子であり、第１主電流端子がソース端子であれば、第２主電流端子はドレイン端子を意味する。又、「制御端子」とは第１主電流端子及び第２主電流端子の間を流れる電流を制御する端子であり、具体的にはショットキー接合構造、絶縁ゲート構造の領域又は構造からなる端子を意味する。例えば、ＦＥＴ，ＳＩＴでは、ゲート端子、若しくはゲート構造を意味し、ＢＪＴではベース端子を意味する。又、周知のようにトランジスタの「チャネル導電型」には、互いに反対チャネル導電型となるｐチャネル型とｎチャネル型が存在する。第１の実施の形態に係る低消費電力回路の説明では、第１トランジスタＮ1、及びこの第１トランジスタＮ1と同一チャネル導電型の第２トランジスタＮ2とをｎＭＯＳトランジスタであるとして説明するが、これに限定されるものではない。
【００１４】
図１に示すように、カレントミラー回路Ｍ1は、ｎＭＯＳトランジスタとは反対チャネル導電型であるｐＭＯＳトランジスタＰ1とｐＭＯＳトランジスタＰ2の対からなる。そして、ＶＤＤ電源に、ｐＭＯＳトランジスタＰ1とｐＭＯＳトランジスタＰ2の、それぞれの第１主電流端子（ソース端子）を接続している。この低消費電力回路（バイアス回路）の起動時に、第１分割抵抗Ｒ1と第２分割抵抗Ｒ2との接続ノードに起動電流ＩSTを印加するために、第１分割抵抗Ｒ1と第２分割抵抗Ｒ2の接続ノード（接続点）にドレイン端子を、ＶＤＤ電源（第１主電源）にソース端子を接続したｐＭＯＳトランジスタＰ3を備えている。更に、バイアス分割回路Ｒ１２の他端となる第２分割抵抗Ｒ2の他端にゲート端子を接続し、駆動回路ＣＴ１の入力端Ｉ３ＩＮにドレイン端子を接続し、ＧＮＤ電源（第２主電源）にソース端子を接続したｎＭＯＳトランジスタＮ3を備える。
【００１５】
第１の実施の形態に係る低消費電力回路は、起動信号ＳＴ＝ＶＤＤレベルのとき、Ｉ１＝Ｉ２＝Ｉ３＝０となる非動作状態と、所望の電流が流れ駆動回路ＣＴ１に定電流出力Ｉ３を供給する動作状態との２つの状態を取りうるバイアス回路である。電源投入時にバイアス回路を所望の動作状態とするためには、起動信号ＳＴ＝ＧＮＤレベルとしｎＭＯＳトランジスタＮ1，ｎＭＯＳトランジスタＮ2をＯＮさせＩ１，Ｉ２を流す起動モードが必要となり、その後、ＳＴ＝ＶＤＤレベルとし定常モードとすることでＩ１，Ｉ２，Ｉ３に所望の定電流が流れ安定状態に遷移し駆動回路ＣＴ１に定電流出力Ｉ３を供給する。
【００１６】
ここで、ｐＭＯＳトランジスタＰ1，ｐＭＯＳトランジスタＰ2，ｎＭＯＳトランジスタ（第１トランジスタ）Ｎ1，ｎＭＯＳトランジスタ（第２トランジスタ）Ｎ2，ｎＭＯＳトランジスタＮ3のチャネル幅をそれぞれＷP1，ＷP2，ＷN1，ＷN2，ＷN3とし、チャネル長をそれぞれＬP1，ＬP2，ＬN1，ＬN2，ＬN3とする。又、ＭＯＳトランジスタの弱反転領域に於けるゲート端子電圧に対するドレイン端子電流特性ln（Ｉds）の傾きを１／Ｋとし、ｎＭＯＳトランジスタのゲート端子電圧がＶg1，Ｖg2のときのドレイン端子電流をそれぞれＩd1，Ｉd2とすると、
１／Ｋ＝{ln（Ｉd1）―ln（Ｉd2)}／（Ｖg1―Ｖg2）          ・・・・・（１）
又、
ＬP1＝ＬP2、                                             ・・・・・（２）
ＬN1＝ＬN2＝ＬN3                                         ・・・・・（３）
とし、
Ｒ1＋Ｒ2＝Ｒ12                                           ・・・・・（４）
とすると、ＳＴ＝ＶＤＤレベルの動作状態のとき、Ｉ１，Ｉ２，Ｉ３はＶＤＤに依存しない次の電流が発生し安定する。
【００１７】
Ｉ１＝Ｉ1D＝（１／Ｒ12）×Ｋ・ln{(Ｉ１／Ｉ２）・（ＷN2／ＷN1)} ・・・・（５）
Ｉ２＝（ＷP2／ＷP1）×Ｉ1D                                   ・・・・・（６）
Ｉ３＝（ＷN3／ＷN2）×Ｉ２                                   ・・・・・（７）
よって、
Ｉ１・Ｒ12＝Ｋ・ln{(Ｉ１／Ｉ２)・（ＷN2／ＷN1）}         ・・・・・（８）
又、起動信号ＳＴ＝ＧＮＤレベルとした場合は、
Ｉ１＝Ｉ1D＋ＩST＝Ｉ２×（ＷP1／ＷP2）＋ＩST             ・・・・・（９）
となるので、
Ｉ１／Ｉ２＝ＷP1／ＷP2＋ＩST／Ｉ２                     ・・・・・（１０）
又、
Ｉ１・Ｒ12＝Ｉ1D・Ｒ12＋ＩST・Ｒ2                      ・・・・・（１１）
となるので、これを（８）式に代入すると、
Ｉ１・Ｒ12＝Ｋ・ln{(Ｉ１／Ｉ２）・（ＷN2／ＷN1)}           ・・・・・（１２）
Ｉ1D・Ｒ12＋ＩST・Ｒ2＝Ｋ・ln{(ＷP1／ＷP2＋ＩST／Ｉ２）・（ＷN2／ＷN1)}
・・・・・（１３）
（ＷP1／ＷP2＋ＩST／Ｉ２）×ＷN2／ＷN1＝exp{(Ｉ1D・Ｒ12＋ＩST・Ｒ2）／Ｋ}
・・・・・（１４）
（ＷP1／ＷP2）×（ＷN2／ＷN1）×（１＋ＩST／Ｉ1D）＝exp{(Ｉ1D・Ｒ12＋ＩST・Ｒ2）／Ｋ}                                                       ・・・・・（１５）
ＷP1，ＷP2，ＷN1，ＷN2，Ｋ，Ｒ12，Ｒ2，ＩSTを（１５）式に代入することによりＩ1Dが求まり、これを（６）式に代入するとＩ２が求まる。
【００１８】
例として、ＷP1／ＷP2＝２，ＷN2／ＷN1＝２，Ｋ＝４０ｍＶ、Ｒ12＝５００ｋΩ、ＩST＝０．５μＡとし、第２分割抵抗Ｒ2とＩ1Dの関係をプロットしたものを図２に示す。バイアス分割回路の抵抗値Ｒ12はバイアス回路の出力電流を決めるパラメータであるため固定値とし、第２分割抵抗Ｒ2の増加に伴い：
Ｒ1＝Ｒ12−Ｒ2                                    ・・・・・（１６）
とＲ1を減少させるものとする。図２に示す通り、第２分割抵抗の抵抗値Ｒ2の増加に伴いＩ1Dは減少する。定常モードではＩST＝０Ａと考えることができるので（１５）式よりＩ1D＝約１１０ｎＡとなる。起動モードではＩ1Dに定常モード以上の電流を流すことにより、ＶN2が上昇しバイアス回路が動的な状態となり起動モード解除後に確実に安定した動作状態に遷移する。第２分割抵抗の抵抗値Ｒ2をむやみに大きくすると、ＶN2が十分上昇できず起動モード解除後に再びＩ１＝Ｉ２＝Ｉ３＝０なる非動作状態に戻ってしまう懸念が生じる。Ｉ1Dを定常モードの約１１０ｎＡ以上とするには抵抗バラツキを加味してＲ2＝１３０ｋΩ程度以下の抵抗値となる様に設定する必要がある。本発明の第１の実施の形態に係る低消費電力回路では、バイアス分割回路の抵抗値Ｒ12を第１分割抵抗Ｒ1と第２分割抵抗Ｒ2に分割しその接続ノード（接続点）に起動電流ＩSTを印加することで、バイアス電流を決めるバイアス分割回路の抵抗値Ｒ12のオーダーに左右されない、最適な第２分割抵抗の抵抗値Ｒ2を選択できる。
【００１９】
参考例として、上記（１５）式で第２分割抵抗の抵抗値Ｒ2＝０Ωの場合を考える。Ｒ2＝０Ωを、（１５）式に代入すると、参考例ではＩ1D＝約２１０ｎＡとなる。これに対して本発明の第１の実施の形態に係る低消費電力回路を用いて、第２分割抵抗の抵抗値Ｒ2＝１３０ｋΩを選択した場合は約１１５ｎＡとなることから起動電流は約半分に改善でき、定常モードにより近い値に抑えることが可能となる。
【００２０】
−駆動回路の一例−
図３は、図１に示したバイアス回路によって駆動される駆動回路ＣＴ１の一例である。バイアス回路の定電流出力Ｉ３を入力しＶINをインピーダンス変換しＶOUTを出力するボルテージフォロア回路を構成している。Ｒ2＝０Ωの参考例のバイアス回路では、起動モードでＩ３が増加した場合、カレントミラー接続されたＩ4，Ｉ5も同様の比率で増大するため、駆動回路の消費電流全体が増えることになる。しかし、本発明の第１の実施の形態に係る低消費電力回路のバイアス回路の場合は前述した通りＩ３の増加を最小限に抑えることが可能となり、特に電池駆動などの低消費電力を特徴としたアプリケーションでは、電池の消耗を抑え製品の付加価値を高めることが可能となる。
【００２１】
−駆動回路の他の例−
図４は、図１に示したバイアス回路によって駆動される駆動回路ＣＴ１の他の例であり、第１制御電源ＶＤＤに第１主電流端子（ソース端子）を接続した第１発振トランジスタＰ31と、この第１発振トランジスタＰ31の第２主電流端子（ドレイン端子）に第２主電流端子（ドレイン端子）を接続し、第１主電流端子（ソース端子）を第２制御電源ＧＮＤに接続した、第１トランジスタＮ1と同一チャネル導電型の第２発振トランジスタＮ31と、一方の電極を第２発振トランジスタＮ31の制御端子（ゲート端子）に接続した第１容量Ｃ2と、第１容量Ｃ2の他方の電極を一方の電極に接続し、他方の電極を第１発振トランジスタＰ31と第２発振トランジスタＮ31の接続ノードに接続した圧電振動子Ｑ1と、一方の電極を圧電振動子Ｑ1の他方の電極に接続し、他方の電極を第１発振トランジスタＰ31の制御端子（ゲート端子）に接続した帰還抵抗回路Ｚ3と、第２主電流端子（ドレイン端子）と制御端子（ゲート端子）を接続し、且つこの制御端子（ゲート端子）を第２発振トランジスタＮ31の制御端子（ゲート端子）に接続した第１トランジスタＮ1と同一チャネル導電型の駆動トランジスタＮ33とを備え、バイアス回路の出力電流を、直接又は間接的に駆動トランジスタＮ33の第２主電流端子（ドレイン端子）に印加するコルピッツ型発振回路である。図４に示すように、駆動回路ＣＴ１は、一方の電極を第１発振トランジスタＰ31の制御端子（ゲート端子）に接続し、他方の電極を第１容量Ｃ2の他方の電極に接続した第２容量Ｃ1を更に備える。なお、具体的には、圧電振動子Ｑ1としては、ここでは、水晶振動子を用いる例を示すが、ニオブ酸リチウム（ＬｉＮｂＯ3）、タンタル酸リチウム（ＬｉＴａＯ3）、四ほう酸リチウム（Ｌｉ2Ｂ4Ｏ7） 、ニオブ酸カリウム（ＫＮｂＯ3）、ランガサイト(Ｌａ3Ｇａ5ＳｉＯ14）等他の圧電結晶や、チタン酸鉛系セラミックス等の圧電セラミックスを用いても良い。又、第１発振トランジスタＰ31として、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を第２発振トランジスタＮ31として、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、駆動トランジスタＮ33としてｎＭＯＳトランジスタを用いる場合について例示するが、これらに限定されるものではない。
【００２２】
即ち、図４に示す駆動回路ＣＴ１は、ＶＤＤ（第１制御電源）とＧＮＤ（第２制御電源）間にＶP4をゲート端子とするｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31とＶN4をゲート端子とするｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31を直列接続し、Ｉ３をカレントミラー回路Ｍ２で折り返した電流Ｉ6を、ゲート端子とドレイン端子をＶN4に接続したｎＭＯＳトランジスタ（駆動トランジスタ）Ｎ33に印加する。水晶振動子（圧電振動子）Ｑ１の一方の電極とＶP4，ＶN4は第２容量Ｃ1，第１容量Ｃ2でそれぞれ接続されＸINとし、水晶振動子（圧電振動子）Ｑ１の他方の電極はｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31，ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のドレイン端子接続ノード（接続点）と接続しＸOUTとする。又、ＶP4とＸOUT間を帰還抵抗回路Ｚ3で接続し、ＸIN，ＸOUTはＧＮＤ（第２制御電源）間にそれぞれ発振容量Ｃ３，Ｃ４を接続した水晶発振回路を構成している。
【００２３】
図４に示す駆動回路ＣＴ１の帰還抵抗回路Ｚ3は、図５（ａ）に示したような抵抗素子Ｒ22、図５（ｂ）に示したようなｐＭＯＳトランジスタＰ71とｎＭＯＳトランジスタＮ71からなるＭＯＳトランスミッションゲート回路、図５（ｃ）に示したようなｐＭＯＳトランジスタＰ72，Ｐ73，Ｐ74及びｎＭＯＳトランジスタＮ72，Ｎ73からなる差動アンプ等で構成される。図４に示す駆動回路（水晶発振回路）ＣＴ１では、動作電流Ｉ３が増大すると、Ｉ6も増大する。
【００２４】
図６は、図４に示す駆動回路ＣＴ１中の第２容量Ｃ1，第１容量Ｃ2，ｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31，ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31，ｎＭＯＳトランジスタ（駆動トランジスタ）Ｎ33，帰還抵抗回路Ｚ3で構成される発振アンプ部分を電気的な模式図として示したものである。図６では、ＶP4，ＶN4が、それぞれインピーダンス成分を含んだ電圧源（Ｒp，ＶＧＰ），電圧源（Ｒn，ＶＧＮ）でバイアスされている。Ｉ6が増大すると、電圧源の出力インピーダンスＲp，Ｒnが減少し、第２容量Ｃ1，出力インピーダンスＲp，第１容量Ｃ2，出力インピーダンスＲnで形成されるハイパスフィルタのカットオフ周波数が増大する。このカットオフ周波数は所望の発振周波数より小さく設定しないとＸINの振幅をＶP4，ＶN4に十分に伝達できない。よって、起動モード時の電流増加により、カットオフ周波数が増大すると、見かけ上の発振アンプＡ１のゲインが低下し発振できなくなる不具合を生じる。又、起動信号ＳＴは発振回路から出力されるクロックをカウントして所望の時間経過後に解除するシステムを用いる場合が多い。この様なシステムの場合は発振が開始せず起動モードのままシステムが動作しないといった致命的な不具合を生じる。本不具合を回避するにはカットオフ周波数をより低くするため第２容量Ｃ1，第１容量Ｃ2を大きく設定する必要があるが、起動モード時の電流増加は定常状態の数倍〜数十倍となり、コンデンサ容量を数十倍に設定する必要が生じる。これは、チップ面積を増大させ製造コストの増大を招く。又、ＩSTをより小さくしようとした場合、図１に示すｐＭＯＳトランジスタＰ3のチャネル長を非常に長くしてＯＮ抵抗を上げる等の必要がありチップ面積が増大する。
【００２５】
本発明の第１の実施の形態に係る低消費電力回路によれば、前述した様な不具合をチップ面積を増大させること無く回避する最適な回路構成を提供できる。
【００２６】
−駆動回路の更に他の例−
図７に、図１に示したバイアス回路によって駆動される駆動回路ＣＴ１の更に他の例を示す。図７では、図４に示した駆動回路ＣＴ１の第２容量Ｃ1を廃止しＸINとＶP4をショートしＸINとしたものである。この場合であっても図４に述べた効果と同等の効果が得られる。
【００２７】
（第２の実施の形態）
本発明の第２の実施の形態に係る低消費電力回路は、図８に示すように、図１に示した第１の実施の形態に係る低消費電力回路のｎＭＯＳトランジスタＮ3を、ｐＭＯＳトランジスタＰ5に変更し、ｐＭＯＳトランジスタＰ2とカレントミラー回路Ｍ4を構成とすることでＶＤＤ（第１主電源）側から駆動回路ＣＴ１に電流供給Ｉ３’を出力させる様にしたバイアス回路である。
【００２８】
第２の実施の形態に係る低消費電力回路（バイアス回路）によれば、図１に述べた第１の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第２の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第１の実施の形態に係る低消費電力回路と同様な効果が得られる。
【００２９】
（第３の実施の形態）
本発明の第３の実施の形態に係る低消費電力回路は、図９に示すように、図１に示した第１の実施の形態に係る低消費電力回路のｐＭＯＳトランジスタＰ1，ｐＭＯＳトランジスタＰ2，ｐＭＯＳトランジスタＰ3をｐｎｐトランジスタＢ1，ｐｎｐトランジスタＢ2，ｐｎｐトランジスタＢ3に変更したバイアス回路である。
【００３０】
第３の実施の形態に係る低消費電力回路（バイアス回路）によれば、図１に述べた第１の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第３の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第１の実施の形態に係る低消費電力回路と同様な効果が得られる。
【００３１】
（第４の実施の形態）
本発明の第４の実施の形態に係る低消費電力回路は、図１０に示すように、図１に示した第１の実施の形態に係る低消費電力回路と極性が反対のバイアス回路であり、ＶＤＤ電源を第２主電源、ＧＮＤ電源を第１主電源とする。即ち、本発明の第４の実施の形態に係る低消費電力回路（バイアス回路）は、図１０に示すように、第１主電源ＧＮＤからの電圧を供給されるカレントミラー回路Ｍ3と、このカレントミラー回路Ｍ3の出力端に一端を接続した第１分割抵抗Ｒ1、この第１分割抵抗Ｒ1に一端を接続した第２分割抵抗Ｒ2との直列回路からなるバイアス分割回路Ｒ12と、第１分割抵抗Ｒ1の一端に制御端子を、第２分割抵抗Ｒ2の他端に第２主電流端子を、第１主電源ＧＮＤとは異なる電位の第２主電源（ＶＤＤ電源）に第１主電流端子を接続した第１トランジスタＰ1と、第２分割抵抗Ｒ2の他端に制御端子を、カレントミラー回路Ｍ3の入力端に第２主電流端子を、第２主電源ＧＮＤに第１主電流端子を接続した、第１トランジスタＰ1と同一チャネル導電型の第２トランジスタＰ2とを含むバイアス回路である。このバイアス回路は、起動時に第１分割抵抗Ｒ1と第２分割抵抗Ｒ2との接続ノードに起動電流ＩSTを印加する。第４の実施の形態に係る低消費電力回路の説明では、第１トランジスタＰ1、及びこの第１トランジスタＰ1と同一チャネル導電型の第２トランジスタＰ2とをｐＭＯＳトランジスタであるとして説明するが、これに限定されるものではない。
【００３２】
図１０に示すように、カレントミラー回路Ｍ3は、ｐＭＯＳトランジスタとは反対チャネル導電型であるｎＭＯＳトランジスタＮ1とｎＭＯＳトランジスタＮ2の対からなる。そして、第１主電源（ＧＮＤ電源）に、ｎＭＯＳトランジスタＮ1とｎＭＯＳトランジスタＮ2の、それぞれの第１主電流端子（ソース端子）を接続している。更に、この低消費電力回路（バイアス回路）の起動時に、第１分割抵抗Ｒ1と第２分割抵抗Ｒ2との接続ノードに起動電流ＩSTを印加するために、第１分割抵抗Ｒ1と第２分割抵抗Ｒ2の接続ノード（接続点）にドレイン端子を、第１主電源（ＧＮＤ電源）にソース端子を接続したｎＭＯＳトランジスタＮ3を備えている。更に、バイアス分割回路Ｒ12の他端となる第２分割抵抗Ｒ2の他端にゲート端子を接続し、駆動回路ＣＴ１の入力端Ｉ３ＩＮにドレイン端子を接続し、第２主電源（ＶＤＤ電源）にソース端子を接続したｐＭＯＳトランジスタＰ3を備える。
【００３３】
即ち、第４の実施の形態に係る低消費電力回路は、図１に示した第１の実施の形態に係る低消費電力回路のｐＭＯＳトランジスタＰ1，ｐＭＯＳトランジスタＰ2，及びｐＭＯＳトランジスタＰ3を、それぞれｎＭＯＳトランジスタＮ1，ｎＭＯＳトランジスタＮ2，及びｎＭＯＳトランジスタＮ3に置き換え、図１に示した第１の実施の形態に係る低消費電力回路のｎＭＯＳトランジスタＮ1，ｎＭＯＳトランジスタＮ2，及びｎＭＯＳトランジスタＮ3を、それぞれｐＭＯＳトランジスタＰ1，ｐＭＯＳトランジスタＰ2，及びｐＭＯＳトランジスタＰ3に置き換え、図１に示した第１の実施の形態に係る低消費電力回路のＶP1をＶN1に、ＶN1，ＶN2をそれぞれＶP1，ＶP2に置き換えたバイアス回路に対応させ、起動信号ＳＴ＝ＶＤＤレベルで起動モードとし、起動信号ＳＴ＝ＧＮＤレベルで定常モードとしている。
【００３４】
第４の実施の形態に係る低消費電力回路（バイアス回路）によれば、図１に述べた第１の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第４の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第１の実施の形態に係る低消費電力回路と同様な効果が得られる。
【００３５】
（第５の実施の形態）
本発明の第５の実施の形態に係る低消費電力回路は、図１１に示すように、図８の駆動回路ＣＴ１を、抵抗素子Ｒ4とｐｎｐトランジスタＢ４との直列接続回路で構成し、バイアス回路からの定電流出力Ｉ3'を抵抗素子Ｒ4端に印加することにより、定電圧ＶOUTを出力する様に構成したバイアス回路である。
【００３６】
第５の実施の形態に係る低消費電力回路（バイアス回路）によれば起動モードにおいてもＶOUTの上昇が必要最小限に抑える効果が得られる。更に、第５の実施の形態に係る低消費電力回路によれば、図１に述べた第１の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第５の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第１の実施の形態に係る低消費電力回路と同様な効果が得られる。
【００３７】
（第６の実施の形態）
本発明の第６の実施の形態に係る低消費電力回路は、図１２に示すように、第１制御電源ＶＤＤに第１主電流端子（ソース端子）を接続した第１発振トランジスタＰ31と、この第１発振トランジスタＰ31の第２主電流端子（ドレイン端子）に第２主電流端子（ドレイン端子）を接続し、第１主電流端子（ソース端子）を第１制御電源ＶＤＤとは異なる電位の第２制御電源ＧＮＤに接続した、第１発振トランジスタＰ31と反対チャネル導電型の第２発振トランジスタＮ31と、一方の電極を第２発振トランジスタＮ31の制御端子（ゲート端子）に接続した第１容量Ｃ2と、第１容量Ｃ2の他方の電極を一方の電極に接続し、他方の電極を第１発振トランジスタＰ31と第２発振トランジスタＮ31の接続ノードに接続した圧電振動子Ｑ1と、一方の電極を圧電振動子Ｑ1の他方の電極に接続し、他方の電極を第１発振トランジスタＰ31の制御端子（ゲート端子）に接続した帰還抵抗回路Ｚ3と、第１発振トランジスタＰ31の制御端子（ゲート端子）ＶP1に第１端子を接続し、接続ノードに第２端子を接続した第１振幅制限素子Ｐ32と、第２発振トランジスタＮ31の制御端子（ゲート端子）ＶN1に第２端子を接続し、接続ノードに第１端子を接続した第２振幅制限素子Ｎ32とを備え、第１発振トランジスタＰ31と第２発振トランジスタＮ31とで、発振アンプＡ１を構成し、接続ノードをこの発振アンプＡ１の出力ノードＸOUTとするコルピッツ型発振回路である。図１２に示すように、このコルピッツ型発振回路は、一方の電極を第１発振トランジスタＰ31の制御端子（ゲート端子）に接続し、他方の電極を第１容量Ｃ2の他方の電極に接続した第２容量Ｃ1を更に備える。
【００３８】
具体的には、圧電振動子Ｑ1としては、ここでは、水晶振動子を用いる例を示すが、ニオブ酸リチウム、ランガサイト等他の圧電結晶や、チタン酸鉛系セラミックス等の圧電セラミックスを用いても良い。又、第１発振トランジスタＰ31として、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を第２発振トランジスタＮ31として、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）、駆動トランジスタＮ33としてｎＭＯＳトランジスタを用いる場合について例示するが、これらに限定されるものではない。又、第１振幅制限素子Ｐ32は、第１発振トランジスタＰ31の制御端子（ゲート端子）に制御端子（ゲート端子）と第２主電流端子（ドレイン端子）を接続し、発振アンプＡ１の出力ノードに第１主電流端子（ソース端子）を接続したｐＭＯＳトランジスタを用い、第２振幅制限素子Ｎ32として、第２発振トランジスタＮ31の制御端子（ゲート端子）に制御端子（ゲート端子）と第２主電流端子（ドレイン端子）を接続し、発振アンプＡ１の出力ノードに第１主電流端子（ソース端子）を接続したｎＭＯＳトランジスタを用いる場合について例示するが、これらに限定されるものではない。図１２では、第１振幅制限素子Ｐ32としてのｐＭＯＳトランジスタは、第１発振トランジスタＰ31の制御端子（ゲート端子）に制御端子（ゲート端子）と第２主電流端子（ドレイン端子）を接続した、所謂「ダイオード接続」であり、第２振幅制限素子Ｎ32としてのｎＭＯＳトランジスタは、第２発振トランジスタＮ31の制御端子（ゲート端子）に制御端子（ゲート端子）と第２主電流端子（ドレイン端子）を接続したダイオード接続の構成であり、いずれもダイオードとして機能している。このため、第１振幅制限素子（ｐＭＯＳトランジスタ）Ｐ32の制御端子（ゲート端子）と第２主電流端子（ドレイン端子）との接続ノードが、第１振幅制限素子（ｐＭＯＳトランジスタ）Ｐ32の「第１端子」であり、第１振幅制限素子（ｐＭＯＳトランジスタ）Ｐ32の第１主電流端子（ソース端子）が、第１振幅制限素子（ｐＭＯＳトランジスタ）Ｐ32の「第２端子」となる。同様に、第２振幅制限素子（ｎＭＯＳトランジスタ）Ｎ32の制御端子（ゲート端子）と第２主電流端子（ドレイン端子）との接続ノードが、第２振幅制限素子（ｎＭＯＳトランジスタ）Ｎ32の「第２端子」であり、第２振幅制限素子（ｎＭＯＳトランジスタ）Ｎ32の第１主電流端子（ソース端子）が、第２振幅制限素子（ｎＭＯＳトランジスタ）Ｎ32の「第１端子」となる。
【００３９】
図１２に示すように、第６の実施の形態に係る低消費電力回路（発振回路）は、更に、第２主電流端子（ドレイン端子）と制御端子（ゲート端子）を接続し、且つ第２主電流端子を第２発振トランジスタＮ31の制御端子（ゲート端子）に接続し、直流バイアス電圧を第２発振トランジスタＮ31の制御端子（ゲート端子）に印加する、第２発振トランジスタＮ31と同一チャネル導電型の駆動トランジスタＮ33を備える。駆動トランジスタＮ33として、ｎＭＯＳトランジスタを用いる場合について例示するが、これに限定されるものではない。更に、図１２に示す発振回路は、水晶振動子（圧電振動子）Ｑ1の両端ＸIN，ＸOUTとＧＮＤ電源（第２制御電源）間にそれぞれ接続された発振容量Ｃ３，発振容量Ｃ４と、駆動トランジスタ（ｎＭＯＳトランジスタ）Ｎ33に、定電流を印加するバイアス回路（ＩＣ１，Ｍ2）とを備える。バイアス回路（ＩＣ１，Ｍ2）は、定電流源ＩＣ１とカレントミラー回路Ｍ2を備える。
【００４０】
帰還抵抗回路Ｚ3は、図５（ａ）に示したような抵抗素子Ｒ22、図５（ｂ）に示したようなｐＭＯＳトランジスタＰ71とｎＭＯＳトランジスタＮ71からなるＭＯＳトランスミッションゲート回路、図５（ｃ）に示したようなｐＭＯＳトランジスタＰ72，Ｐ73，Ｐ74及びｎＭＯＳトランジスタＮ72，Ｎ73からなる差動アンプ等で構成すれば良い。
【００４１】
本発明の第６の実施の形態に係る低消費電力回路においては、ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31は、ゲート端子にＶN1の電圧が直流バイアス電圧として印加されると共に、水晶振動子（圧電振動子）Ｑ１からの発振振幅が第１容量Ｃ2を介して印加される。ｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31のゲート端子ＶP1には、帰還抵抗回路Ｚ3を介して発振アンプの出力ＸOUTの電圧が帰還されＶＤＤ−｜ＶthP｜近傍の電圧が発生し直流バイアス電圧として印加されると共に、ｎＭＯＳトランジスタＮ1と同様に水晶振動子（圧電振動子）Ｑ１からの発振振幅が第２容量Ｃ1を介して印加される。これにより発振アンプＡ１は、反転アンプとして動作しＸOUTにはＶＤＤ−｜ＶthP｜近傍の電圧を中心にＸINと反転位相の増幅された波形を出力し発振を維持する。
【００４２】
ここで、電源投入などの発振起動時にＶP1が寄生容量等の影響で、
ＶP1＜ＸOUT−｜ＶthP｜                          ・・・・・（１７）
となった場合、ｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32がオンしＸOUTを降下させると共にＶP1を上昇させｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31をオフさせる様に作用する。同様に、
ＸOUT＋ＶthN＜ＶN1                             ・・・・・（１８）
となった場合、ｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32がオンしＸOUTを上昇させると共にＶN1を降下させｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31をオフさせる様に作用する。よって、発振安定時の電圧であるＶP1がＶＤＤ−｜ＶthP｜近傍の電圧、ＶN1がＧＮＤ＋ＶthN近傍の電圧、ＸOUTがＶＤＤ−｜ＶthP｜近傍の電圧になる時間がそれぞれ短縮され、発振開始時間を短縮できる。
【００４３】
図１３には、比較例として、図１２のｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32及びｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32を備えない発振回路の電源投入から発振安定までのＶＤＤ，ＸOUT，ＶP1，ＶN1の各ノードの動作波形の例を、図１４に本発明の第６の実施の形態に係る発振回路の電源投入から発振安定までのＶＤＤ，ＸOUT，ＶP1，ＶN1の各ノードの動作波形の例を模式的に示す。図１３に示す比較例では、ＶP1の安定が遅くＸOUTがＶＤＤ電源（第１制御電源）まで上昇し発振安定時間が長い。これに対して図１４に示す本発明の第６の実施の形態に係る発振回路では、時間軸の左端近傍に示した期間（１）においてＶP1とＸOUT間で、
ＸOUT−｜ＶthP｜＜ＶP1                          ・・・・・（１９）
となり、ＶP1の上昇とＸOUTの下降が早まり安定時間が短いことが分かる。
【００４４】
又、本発明の第６の実施の形態に係る低消費電力回路（発振回路）では、発振安定状態のＸOUT振幅がＶN1−ＶthNからＶP1＋｜ＶthP｜の範囲に制限される。図１５は、｜ＶthP｜とＶthNが同等でＶＤＤ（第１制御電源の電圧）が比較的高い、例えばｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31，ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のＶthの絶対値の和より高い場合の発振安定状態におけるＶP1，ＶN1，ＸOUTの各ノードの動作波形と、ｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32，ｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32の各Ｉds、｜ＩdsP2｜及びＩdsN2の各波形を示したものである。図中、ＶP1が低くＸOUTが高いタイミングにおけるＸOUT−ＶP1をΔＶ１とすると、｜ＶthP｜＜ΔＶ１のタイミングでｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32が断続的にＯＮし｜ＩdsP2｜を発生する。これにより、ＶP1はこれ以上下降できずｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31のオン状態が制限される。よって、ＸOUTの上昇も制限され振幅上限が制限される。
【００４５】
図１６は、図１５と同様に｜ＶthP｜とＶthNが同等でＶＤＤ（第１制御電源の電圧）が比較的低い、例えばｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31，ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のＶthの絶対値の和より低い場合の各波形を示したものである。図中、ＶN1が高くＸOUTが低いタイミングにおけるＶN1−ＸOUTをΔＶ２とすると、ＶthN＜ΔＶ２のタイミングでｎＭＯＳトランジスタＮ32が断続的にＯＮしＩdsN2を発生する。これにより、ＶN1はこれ以上上昇できずｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のオン状態が制限される。よって、ＸOUTの下降も制限され振幅下限が制限される。
【００４６】
上記では、ＶＤＤ（第１制御電源の電圧）が比較的高い場合と比較的低い場合について説明したが、ＶＤＤ（第１制御電源）とｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31，ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のＶthの絶対値の和が同等の場合は、上記図１５に示した動作と図１６に示した動作が同時に生じる状態もありうる。又、｜ＶthP｜とＶthNの大きさがアンバランスとなる場合は、ＶＤＤ（第１制御電源）とｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31，ｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のＶthの絶対値の和の関係に関わらず図１５に示した動作若しくは図１６に示した動作又は図１５に示した動作と図１６に示した動作が同時に生じる状態が起こりうる。
【００４７】
これらの状態では、ｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31のオン状態やｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31のオン状態が制限され、且つＸOUTの振幅が制限されるが、発振維持特性は確保される。この結果、発振回路の動作消費電流を数１０％程度削減することが可能となる。時計用などのＩＣではＩＣの全動作消費電流に占める発振回路の動作消費電流の割合が非常に高いため、発振回路の動作消費電流の削減はＩＣ全体の動作消費電流の削減に繋がる。又、ｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32及びｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32は、発振回路内で使用される一般的なトランジスタと同等の大きさで作成可能でありチップサイズに影響を及ぼさない。又、ｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32及びｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32はそれぞれｐＭＯＳトランジスタ（第１発振トランジスタ）Ｐ31及びｎＭＯＳトランジスタ（第２発振トランジスタ）Ｎ31とチャネル長、若しくはチャネル幅を揃えて設計することにより、オンする電圧を揃えることが可能となり容易な設計が行なえる。
【００４８】
この様に本発明の第６の実施の形態に係る低消費電力回路（発振回路）によれば、電池投入後の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減でき、又、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、ＩＣ全体の動作消費電流を削減し電池寿命を大幅に延ばし、製品の付加価値を高めることが可能となる。
【００４９】
（第７の実施の形態）
本発明の第７の実施の形態に係る低消費電力回路は、図１７に示すように、第１振幅制限素子として、図１２の低消費電力回路（発振回路）のｐＭＯＳトランジスタＰ32の代わりにダイオードＤ１を用い、第２振幅制限素子として、図１２のｎＭＯＳトランジスタＮ32の代わりにダイオードＤ２を用いた発振回路である。即ち、図１２に示した低消費電力回路（発振回路）では、第１振幅制限素子Ｐ32としてのｐＭＯＳトランジスタは、制御端子（ゲート端子）と第２主電流端子（ドレイン端子）とを短絡したダイオード接続であり、第２振幅制限素子Ｎ32としてのｎＭＯＳトランジスタは、制御端子（ゲート端子）と第２主電流端子（ドレイン端子）とを短絡したダイオード接続の構成であり、どちらもダイオードとして機能しているので、これらのダイオード接続に等価なダイオードＤ１，Ｄ２に置換しても、図１２に示した低消費電力回路（発振回路）と同様な動作が可能である。
【００５０】
即ち、第７の実施の形態に係る低消費電力回路（発振回路）は、第１発振トランジスタＰ31の制御端子（ゲート端子）ＶP1に第１端子（カソード端子）を接続し、接続ノード（出力ノード）ＸOUTに第２端子（アノード端子）を接続した第１振幅制限素子（ダイオード）Ｄ１と、第２発振トランジスタＮ31の制御端子（ゲート端子）ＶN1に第２端子（アノード端子）を接続し、接続ノード（出力ノード）ＸOUTに第１端子（カソード端子）を接続した第２振幅制限素子（ダイオード）Ｄ２とを備える点を除けば、図１２に示した第６の実施の形態に係る低消費電力回路と同様な構成であるので重複した説明を省略する。
【００５１】
但し、第７の実施の形態に係る低消費電力回路（発振回路）では、図１２の動作の説明の記載中で、ｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32の閾値｜ＶthP｜が、ダイオード（第１振幅制限素子）Ｄ１の順方向電圧Ｖfに置き換わり、図１２のｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32の閾値ＶthNが、ダイオード（第２振幅制限素子）Ｄ２の順方向電圧Ｖfに置き換わる。
【００５２】
第７の実施の形態に係る低消費電力回路（発振回路）によれば、第６の実施の形態に係る低消費電力回路（発振回路）と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、ＩＣ全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。
【００５３】
（第８の実施の形態）
本発明の第８の実施の形態に係る低消費電力回路は、図１８の右側に示す発振回路の第１制御電源に、図１８の左側に示すレギュレータ回路（バイアス回路）ＲＥＧ１の出力VREGを接続し、この出力VREGが「第１制御電源」の電圧として、発振回路に供給される構成の低消費電力回路である。図１８の右に示す発振回路は、図１２に示した第６の実施の形態に係る発振回路と、主要部が、ほぼ同様な構成である。
【００５４】
図１８の左側に示すレギュレータ回路（バイアス回路）ＲＥＧ１は、ｐＭＯＳトランジスタ対からなりＶＤＤ電源にソース端子を接続したカレントミラー回路Ｍ1と、カレントミラー回路Ｍ1の出力端に一端を接続した抵抗素子Ｒ2と、抵抗素子Ｒ2の一端にゲート端子を他端にドレイン端子をＧＮＤ電源にソース端子を接続したｎＭＯＳトランジスタＮ1と、抵抗素子Ｒ2の他端にゲート端子をカレントミラー回路Ｍ1の入力端にドレイン端子をＧＮＤ電源にソース端子を接続したｎＭＯＳトランジスタＮ2と、抵抗素子Ｒ2の他端にゲート端子をＧＮＤ電源にソース端子を接続したｎＭＯＳトランジスタＮ57と、ｎＭＯＳトランジスタＮ57のドレイン端子にゲート端子とドレイン端子を接続し出力VREGにソース端子を接続したｐＭＯＳトランジスタＰ58と、ＶＤＤ電源にソース端子を出力VREGにドレイン端子を接続したｐＭＯＳトランジスタＰ57と、ｐＭＯＳトランジスタＰ58のゲート端子とドレイン端子の接続ノード（接続点）を＋入力に、抵抗Ｒ2の一端を−入力に、出力をｐＭＯＳトランジスタＰ57のゲート端子に接続した差動回路ＤＡ１を備える。
【００５５】
本発明の第８の実施の形態に係る低消費電力回路は、レギュレータ回路（バイアス回路）ＲＥＧ１の抵抗素子Ｒ2の他端にゲート端子を、ＧＮＤ電源にソース端子を接続したｎＭＯＳトランジスタＮ4を、図１２に示した低消費電力回路（発振回路）の定電流源ＩＣ１の替わりに設置し、図１８の右側に示す発振回路の駆動トランジスタ（ｎＭＯＳトランジスタ）Ｎ33に、定電流を供給している。
【００５６】
第８の実施の形態に係る低消費電力回路においては、レギュレータ回路（バイアス回路）ＲＥＧ１の出力VREGには、ｎＭＯＳトランジスタＮ1のＶGSとｐＭＯＳトランジスタＰ58のＶGSの電位の和の電圧が出力され、｜ＶthP｜＋ＶthNに依存した出力電圧を得る。通常、時計用などの発振回路では動作電流をより小さく設定するため、実際のVREG電圧（第１制御電源の電圧）は、｜ＶthP｜＋ＶthNを下回った電圧が出力される。この状態においては、図１９に示すように、図１５に示した動作と図１６に示した動作の状態が同時に起こり、ＸOUTが発振維持特性を損なわない最低限の振幅を確保し動作消費電流を増大させない最適な発振振幅にできる。
【００５７】
（第９の実施の形態）
本発明の第９の実施の形態に係る低消費電力回路は、図２０に示すように、図１２に示した発振回路からｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32を削除した回路に対応する発振回路である。他は、図１２に示した発振回路と実質的に同様であるので、重複した説明を省略するが、図２０に示す低消費電力回路（発振回路）は、図１６に示した効果のみ期待できることとなるが、ＶＤＤ（第１制御電源の電圧）が比較的低い状態に限定される場合では、図１２に示した発振回路と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、ＩＣ全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。
【００５８】
なお、図２０では、ｐＭＯＳトランジスタ（第１振幅制限素子）Ｐ32を削除した場合を例示したが、図１２に示した発振回路からｎＭＯＳトランジスタ（第２振幅制限素子）Ｎ32のみを削除した回路構成でも、ＶＤＤ電源の電圧が比較的高い場合には、図１２に示した発振回路と
同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、ＩＣ全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。
【００５９】
（第１０の実施の形態）
本発明の第１０の実施の形態に係る低消費電力回路は、第８の実施の形態に係る低消費電力回路において図１８の左側に示したレギュレータ回路（バイアス回路）ＲＥＧ１を、図２１の左側に示すレギュレータ回路（バイアス回路）ＲＥＧ２に入替え、レギュレータ回路（バイアス回路）ＲＥＧ２の出力VREGを、「第２制御電源」として、発振アンプＡ１を構成する第２発振トランジスタＮ31の第１主電流端子（ソース端子）に供給した例である。
【００６０】
図２１に示す回路構成でも、図１８に示した低消費電力回路と同様に、右側の発振回路の発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、ＩＣ全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる等の効果が期待できる。
【００６１】
（その他の実施の形態）
上記のように、本発明は第１〜第１０の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００６２】
例えば、本発明の第４の実施の形態において、第１の実施の形態に係る低消費電力回路と極性を反対にした回路の例を示したが、第１〜第１０の実施の形態に示した回路構成は、トランジスタのｐ型とｎ型を逆にし、且つ第２主電源と第１主電源の電圧関係を逆にしても、或いは第２制御電源と第１制御電源の電圧関係を逆にしても、同様な効果が得られることは、以上の説明から理解できるであろう。
【００６３】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態に係る低消費電力回路（バイアス回路）の構成を示す図である。
【図２】本発明の第１の実施の形態に係る低消費電力回路（バイアス回路）の起動用抵抗とバイアス電流との関係を示した図である。
【図３】図１に示した第１の実施の形態に係る低消費電力回路（バイアス回路）の駆動回路の一例を示す回路図である。
【図４】図１に示した第１の実施の形態に係る低消費電力回路（バイアス回路）の駆動回路となる発振回路を示す回路図である。
【図５】図５（ａ）は図４に示した発振回路に用いられる帰還抵抗回路の一例を示す回路図で、図５（ｂ）は図４の発振回路の帰還抵抗回路の他の一例を示す回路図で、図５（ｃ）は図４の発振回路の帰還抵抗回路の更に他の一例を示す回路図である。
【図６】図４に示した発振回路の発振アンプ及びその周辺の回路の等価回路表現である。
【図７】第１の実施の形態に係る低消費電力回路（バイアス回路）の駆動回路の他の例としての発振回路を示す回路図である。
【図８】本発明の第２の実施の形態に係る低消費電力回路（バイアス回路）の構成を示す図である。
【図９】本発明の第３の実施の形態に係る低消費電力回路（バイアス回路）の構成を示す図である。
【図１０】本発明の第４の実施の形態に係る低消費電力回路（バイアス回路）の構成を示す図である。
【図１１】本発明の第５の実施の形態に係る低消費電力回路（バイアス回路）の構成を示す図である。
【図１２】本発明の第６の実施の形態に係る低消費電力回路（発振回路）の構成を示す図である。
【図１３】振幅制限素子を備えない比較例の発振回路について、電源投入から発振安定までの動作波形の例を示す図である。
【図１４】本発明の第６の実施の形態に係る低消費電力回路（発振回路）について、その電源投入から発振安定までの動作波形の例を示す図である。
【図１５】第１制御電源の電圧が比較的高い場合において、本発明の第６の実施の形態に係る低消費電力回路（発振回路）の発振安定状態における動作波形の例である。
【図１６】第１制御電源の電圧が比較的低い場合において、本発明の第６の実施の形態に係る低消費電力回路（発振回路）の発振安定状態における動作波形の例である。
【図１７】本発明の第７の実施の形態に係る低消費電力回路（発振回路）の構成を示す図である。
【図１８】本発明の第８の実施の形態に係る低消費電力回路（バイアス回路及び発振回路）の構成を示す図である。
【図１９】図１８に示した、第８の実施の形態に係る低消費電力回路の発振回路の発振安定状態における動作波形の例を示す図である。
【図２０】本発明の第９の実施の形態に係る低消費電力回路（発振回路）の構成を示す図である。
【図２１】本発明の第１０の実施の形態に係る低消費電力回路（バイアス回路及び発振回路）の構成を示す図である。
【符号の説明】
【００６５】
Ｃ1…第２容量
Ｃ2…第１容量
Ｄ１…ダイオード（第１振幅制限素子）
Ｄ２…ダイオード（第２振幅制限素子）
Ｍ1，Ｍ2，Ｍ3，Ｍ4…カレントミラー回路
Ｎ1…ｎＭＯＳトランジスタ（第１トランジスタ）
Ｎ2…ｎＭＯＳトランジスタ（第２トランジスタ）
Ｎ31…ｎＭＯＳトランジスタ（第２発振トランジスタ）
Ｎ32…ｎＭＯＳトランジスタ（第２振幅制限素子）
Ｎ33…ｎＭＯＳトランジスタ（駆動トランジスタ）
Ｐ31…ｐＭＯＳトランジスタ（第１発振トランジスタ）
Ｐ32…ｐＭＯＳトランジスタ（第１振幅制限素子）
Ｑ1…圧電振動子（水晶振動子）
Ｒ1…第１分割抵抗
Ｒ12…バイアス分割回路（バイアス分割回路の抵抗値）
Ｒ2…第２分割抵抗
Ｚ3…帰還抵抗回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006338199.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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