(57)【要約】【課題】  高耐圧で且つ順方向電圧降下が低く抑えられ、逆回復時間が速い半導体素子を提供する。【解決手段】  第一導電型半導体から成る第一の半導体基板１と、その主面に低濃度第一導電型エピタキシャル層から成る第二の半導体層２が形成され、該第二の半導体層の上に該第二の半導体層よりも低濃度な第一導電型エピタキシャル層から成る第三の半導体層３が形成され、該第三の半導体層に高濃度第二導電型半導体から成る第四の半導体層４を第三の半導体層３の深さと同程度の深さで選択的に形成することにより第三の半導体層３内で空乏層が伸張されて、逆回復時間が速くて順方向電圧降下が抑えられたままで、高耐圧化を図ることが可能となる。【選択図】  図１
2006147953.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の第一の半導体基板の第一主面上に低濃度第一導電型エピタキシャル層から成る第二の半導体層が形成され、
前記第二の半導体層の上に該第二の半導体層よりも低濃度な第一導電型エピタキシャル層から成る第三の半導体層が形成され、
前記第三の半導体層の表面から層内に該第三の半導体層と前記第二の半導体層との界面近傍まで延在した高濃度第二導電型半導体層から成る第四の半導体層が選択的に形成され、
半導体基板の第一主面である前記第三の半導体層と前記第四の半導体層とを含む表面を覆って前記第四の半導体層の一部領域に窓を有する絶縁皮膜が形成され、
前記第四の半導体層の表面から前記絶縁皮膜の表面周辺へ延在した電極が形成され、
逆バイアス印加時に前記第三の半導体層内に現れる空乏層を該第三の半導体層内で伸張させる事を特徴とするチップ型半導体素子。
【請求項２】
第一導電型の第一の半導体基板の第一主面上に低濃度第一導電型エピタキシャル層から成る第二の半導体層をエピタキシャル成長させ、該第二の半導体層よりも低濃度な第一導電型エピタキシャル層から成る第三の半導体層をエピタキシャル成長させるエピタキシャル層形成工程と、
前記第三の半導体層の表面に熱酸化法によって酸化皮膜である絶縁皮膜を形成し、該絶縁皮膜をフォトリソグラフィを用いて選択的にエッチング除去して第二導電型層拡散窓として窓開けを施し、前記絶縁皮膜をマスクとした選択的拡散として前記第三の半導体層の露出面に第二導電型のドーパントをイオン注入した後に熱拡散法によりドライブ拡散を施して前記第三の半導体層の表面から層内の該第三の半導体層と前記第二の半導体層との界面近傍まで延在した高濃度の第二導電型半導体から成る第四の半導体層を選択的に形成する第二導電型半導体層形成工程と、
前記第二導電型半導体層形成工程で得た中間生成物の第一主面の前記絶縁皮膜と前記第四の半導体層とを含んだ表面にＥＢ蒸着によって金属層を形成し、該金属層をフォトリソグラフィを用いて選択的にエッチング除去して前記第四の半導体層の表面から前記絶縁皮膜の表面周辺へ延在した電極を形成する電極形成工程とから成る事を特徴とするチップ型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ型半導体素子の高耐圧化に関する。
【背景技術】
【０００２】
従来、半導体素子の高耐圧化技術として、例えばダイオード乃至はトランジスタに於いては、アノード領域乃至はベース領域を取り囲むようにガードリングを形成する、いわゆるフローティング・リミテッド・リング（以下、ＦＬＲと称する）構造がある（例えば、特許文献１参照）。また、アノード領域乃至はベース領域に形成した電極を領域外にはみ出させた、いわゆるフィールド・プレート構造（以下、ＦＰと称する）もある。
【０００３】
いずれの構造に於いても、その技術的目的は、アノード乃至はベースに逆バイアスを印加したときに生じる空乏層をより伸張させることにより電界集中を緩和させることにあり、最終的に降伏電圧を向上させることが目的である。
【０００４】
ＦＬＲ構造を採用して高耐圧化を図る場合の主要パラメーターは、ＰＮ接合の拡散長、ＦＬＲの幅、アノードとＦＬＲとの間隔、複数のＦＬＲを用いる場合はその本数などである。一般的に拡散長は、深い方がＦＬＲ自体のＰＮ接合部の曲率部での電界を緩和させることが出来る為、高耐圧化となり、ＦＬＲの幅を広くすればより空乏層が伸張することにより高耐圧化となる。
【０００５】
また、間隔については、空乏層がどれだけ伸びるかに影響され、間隔があきすぎるとＦＬＲの効果を発揮することが出来なくなる。いずれのパラメーターも密接に関連している為、最適化を図るためには、シミュレーションなどが用いられていた（例えば、非特許文献１参照）。図３は、特許文献１に記載された従来の高耐圧半導体装置を示す図である。
【０００６】
図３に於いて、１０１は第一導電型半導体基板、１０２は低濃度第一導電型エピタキシャル層、１０３は高濃度第二導電型半導体層、１０４は電極、１０５は絶縁層、１０６は高濃度第二導電型のフローティング・リミテッド・リング（ＦＬＲ）を各々示している。
【０００７】
図３に示す高耐圧半導体装置では、第一導電型半導体基板１０１の上層に低濃度第一導電型エピタキシャル層１０２が形成され、該エピタキシャル層１０２の表面から層内へ延在した高濃度第二導電型半導体層１０３が形成され、高濃度第二導電型半導体層１０３と同心に離間した周囲を環状に取り囲み且つ高濃度第二導電型半導体層１０３の表面から層内へ延在した高濃度第二導電型のＦＬＲ１０６が形成され、低濃度第一導電型エピタキシャル層１０２と高濃度第二導電型半導体層１０３と高濃度第二導電型のＦＬＲ１０６との各々表面を含んだ半導体装置の第一主面を覆って高濃度第二導電型半導体層１０３の一部表面に窓を有する絶縁層１０５が形成され、高濃度第二導電型半導体層１０３の表面から絶縁層１０５の表面周辺へ延在した電極１０４が形成される。
【０００８】
かかる構成によれば、逆バイアスを印加した際に高濃度第二導電型半導体層１０３と低濃度第一導電型エピタキシャル層１０２との界面より低濃度第一導電型エピタキシャル層１０２側へ現れる空乏層が、逆バイアスの印加と共に高濃度第二導電型のＦＬＲ１０６の方向に伸びて行き、やがて高濃度第二導電型のＦＬＲ１０６に到達してさらに該ＦＬＲ１０６を超えて伸びることになり、この事によって電界の集中を緩和させる事になるので降伏電圧を向上させる効果が有った。
【０００９】
ここで、各種電源の高速整流などに用いられるファーストリカバリーダイオードの一般的な拡散構造は、第一導電型の第一半導体基板と、該第一半導体基板の第一主面に第一半導体基板よりも低濃度の第一導電型の第二半導体層を積層した構造の半導体の第二半導体層側に、第二導電型からなる第三の半導体層を形成した構造であり、一般的にはＮ型シリコン基板の一主面にこのシリコン基板よりも濃度を低くしたＮ型不純物を含むシリコン層をエピタキシャル成長させた上から、Ｐ型不純物を拡散させた、いわゆるＰ−ｉ−Ｎ構造である。
【００１０】
このような構造のファーストリカバリーダイオードに於いて、高耐圧化を実現する為には上記で述べたようなＦＬＲ、ＦＰを採用する必要があるが、一般に高耐圧に成るほど第一半導体基板よりも低濃度の第一導電型の第二半導体層、いわゆるエピタキシャル層の濃度をさらに低くする必要がある。このことにより、ファーストリカバリーダイオードで重要となる電気的特性である、順方向電圧降下が低いことと、逆回復時間（以下、ｔｒｒと称する）が短いことに対して不利となってしまう。
【００１１】
つまり、エピタキシャル層の濃度が低くて抵抗値が高いことは、そのまま順方向特性の抵抗成分が増加することになって、順方向電圧降下が大きくなる事と、エピタキシャル層に含まれる少数キャリアの寿命が長くなってｔｒｒが長くなるという課題を有していた。
【特許文献１】特許第３２２１６７３号公報
【非特許文献１】Ｂ．Ｊ．バリガ（Ｂ．Ｊ．Ｂａｌｉｇａ）著，「モダン・パワー・デバイセス（Ｍｏｄｅｒｎ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ）」，ワイリー（Ｗｉｌｅｙ），ニューヨーク（Ｎｅｗ  Ｙｏｒｋ），１９８７年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、従来の課題を解決するもので、高耐圧で且つ順方向電圧降下が低く、ｔｒｒが短い高速なチップ型半導体素子とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
第一導電型の第一の半導体基板の第一主面上に低濃度第一導電型エピタキシャル層から成る第二の半導体層が形成され、第二の半導体層の上に該第二の半導体層よりも低濃度な第一導電型エピタキシャル層から成る第三の半導体層が形成され、第三の半導体層の表面から層内に該第三の半導体層と第二の半導体層との界面近傍まで延在した高濃度第二導電型半導体層から成る第四の半導体層が選択的に形成され、半導体基板の第一主面である第三の半導体層と第四の半導体層とを含む表面を覆って第四の半導体層の一部領域に窓を有する絶縁皮膜が形成され、第四の半導体層の表面から絶縁皮膜の表面周辺へ延在した電極が形成され、逆バイアス印加時に第三の半導体層内に現れる空乏層を該第三の半導体層内で伸張させる事を特徴とするチップ型半導体素子。
【発明の効果】
【００１４】
かかる構成によれば、逆バイアス印加の際に現れる空乏層の伸張度は、第二の半導体層よりも低濃度な第一導電型エピタキシャル層から成る第三の半導体層の濃度が低い程大きくなるので、空乏層の曲率が低く成って曲率部への電界集中が緩和されて電界集中部に起因する降伏現象がより高電圧まで発生しなくなるので高耐圧とする事ができる。
【００１５】
一方、順方向電圧降下とｔｒｒを主に決定づける高濃度第二導電型半導体から成る第四の半導体層の直下を含む低濃度第一導電型エピタキシャル層から成る第二の半導体層の濃度は空乏層の伸張度に対する影響度が小さいので、高耐圧を狙って濃度設定された第三の半導体層の濃度よりも高濃度に設定しても高耐圧を確保できるので、順方向電圧降下が小さい事とｔｒｒが短時間である事とを損なうことなく高耐圧なチップ型半導体素子とすることが出来る。
【００１６】
以上のように、本発明のチップ型半導体素子によれば、順方向電圧降下とｔｒｒとが小さく且つ高耐圧とすることが出来る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら説明する。ここで、本発明の実施の形態は、第一導電型をＮ型、第二導電型をＰ型として説明しているが、Ｎ型とＰ型を反転させても良い。その場合、電圧と電流の方向が反転する事となる。
【００１８】
図１及び図２は、本発明の実施の形態に係るチップ型半導体素子及びその製造過程を示す断面図である。図１及び図２に於いて、１はＮ型の第一の半導体基板、２は低濃度Ｎ型エピタキシャル層から成る第二の半導体層、３は第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層、４は高濃度Ｐ型半導体から成る第四の半導体層、７は電極、８は絶縁皮膜、８ａはＰ型層拡散窓を各々示している。
【００１９】
図１に示すチップ型半導体素子では、Ｎ型の第一の半導体基板１の第一主面全面の上に低濃度Ｎ型エピタキシャル層から成る第二の半導体層２が形成され、低濃度Ｎ型エピタキシャル層から成る第二の半導体層２の主面全面の上に第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３が形成され、第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３の表面一部から層内に第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３と低濃度Ｎ型エピタキシャル層から成る第二の半導体層２との界面近傍まで延在した高濃度Ｐ型半導体層から成る第四の半導体層４が選択的に形成され、半導体基板の第一主面である第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３と高濃度Ｐ型半導体から成る第四の半導体層４を含む表面を覆って高濃度Ｐ型半導体から成る第四の半導体層４の一部領域に窓を有する絶縁皮膜８が形成され、高濃度Ｐ型半導体から成る第四の半導体層４の表面から絶縁皮膜８の表面周辺へ延在した電極７が形成される。
【００２０】
かかる構成によれば、逆バイアス印加の際に現れる空乏層の伸張度は第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３の濃度が低い程大きくなるので、空乏層の曲率が低く成って曲率部への電界集中が緩和されて電界集中部に起因する降伏電圧がより高くなるので高耐圧とする事ができる。
【００２１】
一方、順方向電圧降下とｔｒｒを主に決定づける高濃度Ｐ型半導体から成る第四の半導体層４直下を含む低濃度Ｎ型エピタキシャル層から成る第二の半導体層２の濃度は空乏層の伸張度に対する影響度が小さいので、高耐圧を狙って濃度設定された第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３の濃度よりも高濃度に設定しても高耐圧を確保できるので、順方向電圧降下が小さい事とｔｒｒが短時間である事とを損なうことなく高耐圧なチップ型半導体素子とすることが出来る。
【００２２】
尚、上述の実施の形態に加えて、第三の半導体層３の上に該第三の半導体層３よりも更に低濃度なＮ型エピタキシャル層を形成して、該低濃度なＮ型エピタキシャル層の表面から第二の半導体層２と第三の半導体層３との界面近傍まで延在した第四の半導体層４を形成しても良い。これによれば、絶縁皮膜や電極の影響を受けて、逆バイアス印加の際に現れる空乏層の半導体層表面近傍部分が内側すぼみに湾曲する事を各半導体層の最上層に形成した低濃度なＮ型エピタキシャル層が伸張するので更に高耐圧に有利と成る。
【００２３】
図２の（ａ）〜（ｃ）に於いては、かかるチップ型半導体素子の製造過程の順に各工程の終了時点の断面を示している。
【００２４】
図２（ａ）は、エピタキシャル層形成工程終了時点の断面を示しており、Ｎ型の第一の半導体基板１の第一主面上に低濃度Ｎ型エピタキシャル層から成る第二の半導体層２をエピタキシャル成長させ、該低濃度Ｎ型エピタキシャル層から成る第二の半導体層２の上に第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３をエピタキシャル成長させた状態である。
【００２５】
ここで、Ｎ型の第一の半導体基板１は、砒素またはアンチモンを含有した比抵抗値が４ｍΩ・ｃｍ程度のサブストレートが望ましい。また、低濃度Ｎ型エピタキシャル層から成る第二の半導体層２は、比抵抗値が１５Ω・ｃｍ程度で、厚さが２０μｍ程度が望ましい。また、第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３は、比抵抗値が５０Ω・ｃｍ程度で、厚さが５μｍ程度が望ましい。
【００２６】
図２（ｂ）は、第二導電型半導体層形成工程終了時点の断面を示しており、第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３の表面に熱酸化法によって酸化皮膜である絶縁皮膜８を形成し、該絶縁皮膜８をフォトリソグラフィを用いて選択的にエッチング除去してＰ型層拡散窓８ａとして窓開けを施し、絶縁皮膜８をマスクとした選択的拡散として第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３の露出面にＰ型ドーパントであるボロンをイオン注入した後に熱拡散法によりドライブ拡散を施して第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３の表面から層内の第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層３と低濃度Ｎ型エピタキシャル層から成る第二の半導体層２との界面近傍まで延在した高濃度Ｐ型半導体から成る第四の半導体層４を選択的に形成した状態である。
【００２７】
ここで、熱酸化法にて絶縁皮膜８を形成する際の温度は１０００〜１２００℃で、その厚さは０．５〜１．０μｍ程度とすることが望ましい。また、第三の半導体層３の露出面に注入するＰ型ドーパントであるボロンは３×１０14個／ｃｍ2の密度にイオン注入し、１１００〜１２５０℃と６０〜１８０分程度の温度と時間の条件によってドライブ拡散し、第三の半導体層３の表面から該第三の半導体層３と第二の半導体層２との界面近傍まで延在させた高濃度Ｐ型半導体から成る第四の半導体層４を形成することが望ましい。
【００２８】
図２（ｃ）は、電極形成工程終了時点の断面を示しており、第二導電型半導体層形成工程終了時点の中間生成物の第一主面の絶縁皮膜８と高濃度Ｐ型半導体から成る第四の半導体層４とを含んだ全面にＥＢ蒸着によってアルミ等の金属層を形成し、該金属層をフォトリソグラフィを用いて選択的にエッチング除去して高濃度Ｐ型半導体から成る第四の半導体層４の表面から絶縁皮膜８の表面周辺へ延在した電極７を形成する。
【００２９】
ここで、電極７の厚みは３〜６μｍ程度が望ましい。
【産業上の利用可能性】
【００３０】
高耐圧且つ高速で順方向電圧降下が小さなチップ型半導体素子として有用であり、特に高耐圧なファーストリカバリーダイオードなどに適している。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態に係る半導体素子の断面図
【図２】本発明の実施の形態に係る半導体素子の製造過程に沿った断面図
【図３】従来の半導体素子の断面図
【符号の説明】
【００３２】
１  Ｎ型の第一の半導体基板
２  低濃度Ｎ型エピタキシャル層から成る第二の半導体層
３  第二の半導体層よりも低濃度なＮ型エピタキシャル層から成る第三の半導体層
４  高濃度Ｐ型半導体から成る第四の半導体層
７  電極
８  絶縁皮膜
８ａ  Ｐ型層拡散窓
１０１  第一導電型半導体基板
１０２  低濃度第一導電型エピタキシャル層
１０３  高濃度第二導電型半導体層
１０４  電極
１０５  絶縁層
１０６  ＦＬＲ
【図１】
2006147953.tif 000003
【図２】
2006147953.tif 000004
【図３】
2006147953.tif 000005