(57)【要約】【課題】有機ＥＬ素子を用いた画素回路において少ない素子数で定電流駆動を実現するとともに、高精細かつ低コストの装置構成を実現する。【解決手段】  有機ＥＬ表示装置のＭＯＳプロセスで形成された画素回路において、駆動トランジスタＴ２のゲートに直列に容量Ｃｓを接続して、駆動トランジスタＴ２のゲート容量とのカップリングにより実効ゲート電位を低減させるようにしている。これにより、信号線ＳＩＧに与えられる信号電圧の範囲を、駆動トランジスタＴ２のゲート電圧制御範囲より広くとることができるようにし、信号線駆動回路側で容易に正確な階調制御ができるようにする。【選択図】      図２
2006215296.tif 000002
【特許請求の範囲】
【請求項１】
信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、
上記各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスで形成された第１，第２，第３のトランジスタと容量とを有する回路によって発光駆動される構成とされ、
上記第１のトランジスタのゲートに上記走査線が接続され、
上記第１のトランジスタのソース／ドレインの一方に上記信号線が、他方に上記容量の一端が接続され、
上記第２のトランジスタのゲートに上記容量の他端が接続され、
上記第２のトランジスタのソース／ドレインの一方に駆動電源が、他方に有機エレクトロルミネッセンス素子のアノードが接続され、
上記第３のトランジスタのゲートにリセット制御線が接続され、
上記第３のトランジスタのソース／ドレインの一方に上記第１のトランジスタのゲートが、他方にリセット電源が接続されていることを特徴とする表示装置。
【請求項２】
上記第２のトランジスタのゲート電位は、そのゲート容量と上記容量との容量カップリングにより決まる構成であることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記第２のトランジスタは、飽和領域で動作するように設定されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
上記リセット電源は、上記第２のトランジスタがカットオフする電位に設定されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
上記走査線からの走査パルスにより、上記第１のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第３のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定し、
上記第１のトランジスタが導通される期間における後半に、上記信号線から信号電位を与えることを特徴とする請求項１に記載の表示装置。
【請求項６】
信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、上記各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスで形成された第１，第２，第３のトランジスタと容量とを有する回路によって発光駆動される構成とされ、
上記第１のトランジスタのゲートに上記走査線が接続され、
上記第１のトランジスタのソース／ドレインの一方に上記信号線が、他方に上記容量の一端が接続され、
上記第２のトランジスタのゲートに上記容量の他端が接続され、
上記第２のトランジスタのソース／ドレインの一方に駆動電源が、他方に有機エレクトロルミネッセンス素子のアノードが接続され、
上記第３のトランジスタのゲートにリセット制御線が接続され、
上記第３のトランジスタのソース／ドレインの一方に上記第１のトランジスタのゲートが、他方にリセット電源が接続されていることを表示装置の画素駆動方法として、
上記走査線からの走査パルスにより、上記第１のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第３のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定する第１のステップと、
上記第１のトランジスタが導通される期間における後半に、上記信号線から信号電位を与え、上記信号電位に対して、上記容量と上記第２のトランジスタのゲート容量との容量カップリングで決まるゲート電圧に応じて上記第２のトランジスタが動作し、上記有機エレクトロルミネッセンス素子への電流印加による発光が開始される第２のステップと、
を実行することを特徴とする画素駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、特に発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置と、その画素駆動方法に関する。
【背景技術】
【０００２】
【特許文献１】特開２００３−２７１０９５
【特許文献２】特開２００３−２５５８５６
【０００３】
近年、フラットパネルディスプレイ（ＦＰＤ）として有機ＥＬ表示装置に関心が高まっている。現在、ＦＰＤでは液晶表示装置（ＬＣＤ）が主流を占めているが、液晶表示装置は自発光デバイスではないので、バックライトや偏光板などの他部材を必要とする。このため、表示装置の厚みが増したり、輝度が不足するなどの事情が避けられない。
これに対して有機ＥＬ表示装置は自発光デバイスであり、バックライトなど他部材が原理的に不要で、薄型化や高輝度の実現性などの点でＬＣＤと比較して有利である。特に、各画素にスイッチング素子を形成したアクティブマトリクス型有機ＥＬ表示装置では、各画素にホールド点灯させることで消費電流を低く抑えることができ、大画面化および高精細化が比較的容易に行えることから、各社で開発が進められており、次世代ＦＰＤの主流になると期待されている。
【０００４】
また、近年ではデジタルスチルカメラ、デジタルカムコーダーなどに代表される個人用撮影機器が発達しており、それらのファインダー表示素子として、結晶珪素基板上に画素回路および駆動回路が形成されたLiquid Crystal on Silicon所謂ＬＣＯＳあるいは高温または低温多結晶シリコンＬＣＤが用いられている。
ＬＣＤを用いたファインダー素子では、透過型ではバックライトが、反射型ではフロントライトが必要であり、必然的にモジュール厚が増してしまい、機器の薄型化に不利となる。また、個人用撮影機器の小型化とともにファインダー自体も小型され、それに伴い画素自体も縮小される傾向にあり、透過型ＬＣＤでは開口部が十分にとれず、性能限界に近づきつつある。反射型ではＬＣＯＳが主流になりつつあるが、やはり照明系は必要であり、機器の薄型化に寄与しない。
一方、有機ＥＬをビューファインダー表示素子として用いた場合には、自発光であるのでＬＣＤのような照明系を必要せず、機器の薄型化に寄与できる。また、有機ＥＬの素子構造として上面発光の素子を用いることで、開口率も性能上十分な値を確保できる。
【０００５】
また、近年ではビューファインダーも高精細化の道をたどりつつあり、ＱＶＧＡ（Quarter Video Graphics Array：３２０×２４０画素）からＶＧＡ（Video Graphics Array：６４０×４８０画素）、さらにはＳＶＧＡ（Super Video Graphics Array：８００×６００画素）やＸＧＡ（Extended Graphics Array：１０２４×７６８画素）の要求が機器メーカーから出ている。
これらの高精細化の要求に対応するには、ＬＣＯＳのようにＭＯＳプロセスを用いるのは当然のこととして、さらに画素駆動回路の素子数を減少させるか、あるいは画素駆動回路内の素子サイズの縮小が必要となる。
なお、上記特許文献１，２には有機ＥＬ素子を用いた画素回路に関する技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に有機ＥＬを駆動する画素回路では、トランジスタの閾値変動やトランスコンダクタンス変動を補償する機構が必要で、様々な技術が提案されている。これらの回路の大部分は、トランジスタ数が５個程度と多い。しかしながら、ＭＯＳプロセスによりトランジスタを形成した場合には、隣接画素間のトランジスタ閾値差は５ｍＶと大変小さく、特に閾値電圧Ｖｔｈを補正する回路を必要としない場合が多い。だが、ＭＯＳトランジスタの移動度が約３００〜６００ｃｍ2／Ｖ・ｓと大きく、高精細な微小画素を駆動する場合には、電流供給能力が大きすぎる。
通常、ビデオカメラのビューファインダーで用いられるようなディスプレイの画素ピッチは１０ｕｍよりも小さく、かつ直視型の場合には輝度は１００ｎｉｔ程度しか必要としないため、有機ＥＬ駆動電流は５ｎＡ程度と小さい。
【０００７】
図６は、一般的な有機ＥＬ画素駆動回路を示し、図７にその動作を示す。この回路は、３個のＰ型トランジスタＴ１１，Ｔ１２，Ｔ１３と１個の容量Ｃｓで構成される。
信号線ＳＩＧからは映像信号電圧が与えられるが、図７（ａ）のように走査線ＷＳによってトランジスタＴ１１が導通されるタイミングで、図７（ｂ）の信号線ＳＩＧからのアナログ映像信号電圧Ｖｓがサンプリングされる。このサンプリングされた映像信号電圧ＶｓによってトランジスタＴ１２のゲート電圧が決まることになり、トランジスタＴ１２がアノード電源Ｖｃｃからの電流を有機ＥＬ素子４に流す動作を行う。このトランジスタＴ１２は、発光時の定電流動作を保証するため飽和領域で動作する。
なお、トランジスタＴ１３は、輝度あるいはホワイトバランス調整用に設けられており、デューティ制御線ＤＳからのパルスにより１フレーム間でＯＮ・ＯＦＦ動作を行う。このため図７（ｃ）（ｄ）のように、デューティ制御線ＤＳが低電位とされ、トランジスタＴ１３が導通される時点で、有機ＥＬ素子４に、トランジスタＴ１２からの定電流Ｉｅｌが流れることになる。
【０００８】
この図６の画素回路で、有機ＥＬ素子４に流れる電流Ｉｅｌは、
Ｉｅｌ＝Ｋ（Ｖｇｓ−Ｖｔｈ）2   ・・・（式１）
で決定される。但し、Ｖｇｓ：トランジスタＴ１２のゲート・ソース間電圧、Ｖｔｈ：トランジスタＴ１２の閾値電圧  Ｋ：トランジスタＴ１２の定数である。
【０００９】
ここで、電流Ｉｅｌが約５ｎＡと非常に小さいため、上式から、電流を制限するには、ゲート・ソース間電圧Ｖｇｓを小さくする（映像信号振幅を小さくする）か、定数Ｋを小さくする必要がある。
例えば、画素ピッチが１０μｍピッチ程度で、トランジスタサイズＷ／Ｌ＝１μｍ／１μｍ程度であれば、信号線ＳＩＧから与える映像信号振幅ΔＶｓとしては０．５Ｖ〜０．７Ｖ程度で十分である。
【００１０】
しかしながら、映像信号振幅０．７Ｖで多階調表現、例えば２５６階調を行おうとすると１階調あたり１．９７ｍＶと大変小さく正確な制御を行うことが困難となる。即ち信号線ＳＩＧに映像信号を与える信号線駆動回路において、正確に階調を表現する映像信号を信号線ＳＩＧに印加することが困難である。或いは、このような小さい信号振幅のなかで十分な階調表現を行う信号線駆動回路を実現するには、非常に分解能の高い高性能な回路が必要となり、大幅なコストアップが生ずる。
一方で、例えば映像信号振幅を２Ｖ程度に広げて、信号線駆動回路側で比較的容易に十分な階調表現ができるようにすると、今度は画素回路側でトランジスタのチャネル長を大きくする必要がある。例えばチャネル長が１μｍから６４μｍ程度に拡大することとなってしまい、現実的ではない。
【課題を解決するための手段】
【００１１】
本発明は上記のような問題点を鑑みなされたもので、有機ＥＬ素子を用いた画素回路として、少ない素子数で定電流駆動を実現し、高精細かつ低コストである有機ＥＬ表示装置を提供することを目的とする。
【００１２】
本発明の表示装置は、信号線と走査線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置であって、上記各画素回路は、有機エレクトロルミネッセンス素子が、ＭＯＳプロセスで形成された第１，第２，第３のトランジスタと容量とを有する回路によって発光駆動される構成とされる。そしてこの画素回路は、上記第１のトランジスタ（サンプリングトランジスタ）のゲートに上記走査線が接続され、上記第１のトランジスタのソース／ドレインの一方に上記信号線が、他方に上記容量の一端が接続され、上記第２のトランジスタ（駆動トランジスタ）のゲートに上記容量の他端が接続され、上記第２のトランジスタのソース／ドレインの一方に駆動電源が、他方に有機エレクトロルミネッセンス素子のアノードが接続され、上記第３のトランジスタ（リセットトランジスタ）のゲートにリセット制御線が接続され、上記第３のトランジスタのソース／ドレインの一方に上記第１のトランジスタのゲートが、他方にリセット電源が接続されている。
また上記第２のトランジスタのゲート電位は、そのゲート容量と上記容量との容量カップリングにより決まる構成とする。
また上記第２のトランジスタは、飽和領域で動作するように設定されている。
上記リセット電源は、上記第２のトランジスタがカットオフする電位に設定される。
また、上記走査線からの走査パルスにより、上記第１のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第３のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定し、上記第１のトランジスタが導通される期間における後半に、上記信号線から信号電位を与える。
【００１３】
本発明の画素駆動方法は、上記構成の画素回路において、上記走査線からの走査パルスにより、上記第１のトランジスタが導通される期間における前半に、上記信号線による電位を最高電位とすると共に、上記リセット制御線からのリセットパルスにより上記第３のトランジスタを導通させることで、上記容量の一端を上記最高電位に、上記容量の他端を上記リセット電位に設定する第１のステップと、上記第１のトランジスタが導通される期間における後半に、上記信号線から信号電位を与え、上記信号電位に対して、上記容量と上記第２のトランジスタのゲート容量との容量カップリングで決まるゲート電圧に応じて上記第２のトランジスタが動作し、上記有機エレクトロルミネッセンス素子への電流印加による発光が開始される第２のステップとを実行する。
【００１４】
このような本発明では、ＭＯＳプロセスを用いて形成される画素回路において、信号線から与えられる信号電圧（映像信号電圧）が、第２のトランジスタ（駆動トランジスタ）のゲートと直列接続している容量と第２のトランジスタのゲート容量との容量カップリングで決まるゲート電圧として反映されて駆動トランジスタが動作する。つまり容量カップリングにより、第２のトランジスタの実効ゲート電圧を低減させる。
【発明の効果】
【００１５】
本発明によれば、有機ＥＬ表示装置の画素回路、特にＭＯＳプロセスで形成された画素回路において、第２のトランジスタ（駆動トランジスタ）のゲートに直列に容量を接続して、第２のトランジスタのゲート容量とのカップリングにより実効ゲート電位を低減させるようにしている。これにより、信号線に与えられる信号電圧の範囲は、第２のトランジスタのゲート電圧制御範囲より広くとることができる。例えばゲート電圧振幅を０．７Ｖ程度とする場合において、信号線に与える映像信号の信号電圧振幅を、その２倍から３倍の１．４Ｖ〜２．１Ｖ程度とすることができる。映像信号の振幅を広くとれるということは、信号線駆動回路側で容易に正確な階調制御ができることを意味する。即ち本発明によれば、画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による、小型で高精細の表示装置を信号線駆動回路に負担をかけずに実現できる。このため、低コストかつ高精細である有機ＥＬ表示装置を提供できるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態としての有機ＥＬ表示装置を説明する。
図１に実施の形態の表示装置の構成を示す。本例の表示装置では、画素アレイ１としてカラー画素ユニットＧＳがｍ行×ｎ列のマトリクス状に配列されている。
１つのカラー画素ユニットは、Ｒ（赤）画素回路１０Ｒ、Ｂ（青）画素回路１０Ｂ、Ｇ（緑）画素回路１０Ｇから構成される。そしてこのようなカラー画素ユニットＧＳ１１〜ＧＳｎｍがマトリクス状に配列される。図では画素アレイ１における４隅のカラー画素ユニットＧＳ１１、ＧＳ１ｎ、ＧＳｍ１、ＧＳｎｍのみを示し、他は省略している。
【００１７】
このような画素アレイ１に対して、映像信号線駆動回路２，走査線駆動回路３が設けられる。
映像信号線駆動回路２には、水平クロックＨＣＫ、水平スタート信号ＨＳＴ、及び映像信号（Ｖｉｄｅｏ）が入力される。映像信号線駆動回路２はこれらの信号に基づいて、画素アレイ１の各列に対して配設された映像信号線ＳＩＧに対して、各水平期間毎に映像信号を与える。
映像信号線ＳＩＧとしては、列方向に並ぶＲ画素回路１０Ｒに対する映像信号線ＳＩＧ−Ｒ、列方向に並ぶＢ画素回路１０Ｂに対する映像信号線ＳＩＧ−Ｂ、列方向に並ぶＧ画素回路１０Ｇに対する映像信号線ＳＩＧ−Ｇが設けられる。カラー画素ユニットＧＳはｎ列であるため、画素アレイ１に対して、映像信号線ＳＩＧ−Ｒ（１）〜ＳＩＧ−Ｒ（ｎ）、ＳＩＧ−Ｂ（１）〜ＳＩＧ−Ｂ（ｎ）、ＳＩＧ−Ｇ（１）〜ＳＩＧ−Ｇ（ｎ）が設けられることになり、映像信号線駆動回路２は、これらの映像信号線ＳＩＧに対してそれぞれ１水平期間毎に、列方向の各画素に応じたＲ映像信号、Ｂ映像信号、Ｇ映像信号を印加する。
【００１８】
走査線駆動回路３には、垂直走査クロックＶＣＫ、垂直スタート信号ＶＳＴが与えられる。走査線駆動回路３はこれらの信号に基づいて、画素アレイ１の各行に対して配設された走査線ＷＳに対して走査パルスを与え、また各行に対して配設されたリセット制御線ＲＳを駆動する。
画素アレイ１はｍ行の画素が構成されることから、走査線ＷＳとしては走査線ＷＳ（１）〜ＷＳ（ｍ）が設けられ、またリセット制御線ＲＳ（１）〜ＲＳ（ｍ）が設けられる。走査線駆動回路３は、１フレーム期間内において、１水平期間毎に走査線ＷＳ（１）〜ＷＳ（ｍ）を順次選択する走査パルスを印加し、またリセット制御線ＲＳ（１）〜ＲＳ（ｍ）のそれぞれにリセットパルスを印加する。
各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）には、それぞれ対応する行の走査線ＷＳからの走査パルスと、リセット制御線ＲＳからのリセットパルスが与えられる。
【００１９】
画素アレイ１の各画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）に対しては、電源電圧Ｖｃｃとカソード電圧Ｖｋとリセット電圧Ｖｒｅｓが与えられる。
【００２０】
図１の表示装置構成における画素回路１０（１０Ｒ、１０Ｂ、１０Ｇ）の構成を図２に示す。
この画素回路１０は有機ＥＬ素子４を駆動する回路がＮ型の第１のトランジスタＴ１（サンプリングトランジスタ）と、Ｐ型の第２のトランジスタＴ２（駆動トランジスタ）と、Ｎ型の第３のトランジスタＴ３（リセットトランジスタ）と、容量Ｃｓで形成されている。
サンプリングトランジスタＴ１のゲートには走査線が接続される。また、ドレインには映像信号線ＳＩＧが接続され、ソースには容量Ｃｓの一端が接続される。
容量Ｃｓの他端には、駆動トランジスタＴ２のゲートとリセットトランジスタＴ３のドレインが接続される。
駆動トランジスタＴ２のソースには駆動用アノード電源Ｖｃｃのラインが接続され、ドレインは有機ＥＬ素子４のアノードに接続される。
駆動トランジスタＴ２は定電流動作のため飽和領域で動作するように設定される。
リセットトランジスタＴ３のゲートにはリセット制御線ＲＳが接続される。リセットトランジスタＴ３のソースはリセット電源Ｖｒｅｓのラインに接続される。
有機ＥＬ素子４のカソードはカソード電源Ｖｋのラインに接続される。
なお、容量Ｃｓの一端側をノードＮＡ、容量Ｃｓの他端側をノードＮＢとする。
【００２１】
この画素回路１０の電位設定としては、まずリセット電位Ｖｒｅｓは駆動トランジスタＴ２がカットオフする電位に設定される。例えば、リセット電位Ｖｒｅｓを駆動電源Ｖｃｃの電位と等しくても良い。
【００２２】
この画素回路１０の動作を図３で説明する。
図３では、例えば時点ｔｍ１〜ｔｍ３が１水平期間（１Ｈ）であり、その時間軸において、図３（ａ）（ｂ）は或る画素回路１０に対してリセット制御線ＲＳから与えられるリセットパルスと、走査線ＷＳから与えられる走査パルスを示している。また図３（ｄ）（ｅ）（ｆ）は、その画素回路１０におけるノードＮＡ，ＮＢの電位状態と、有機ＥＬ素子４に流れる電流Ｉｅｌを示している。さらに、図３（ｃ）は映像信号線駆動回路２から、その画素回路１０を含む或る列の信号線ＳＩＧに与えられる映像信号電圧を示している。
【００２３】
まず画素回路１０に対しては、時点ｔｍ１に走査線駆動回路３によって走査線ＷＳの走査パルスを高電位にすることで、サンプリングトランジスタＴ１をオン状態にする。これと同時に、走査線駆動回路３はリセット制御線ＲＳを高電位にしてリセットトランジスタＴ３もオン状態にする。リセット制御線ＲＳは時点ｔｍ２まで高電位とされる。
ここでリセットトランジスタＴ３がオン状態とされる時点ｔｍ１〜ｔｍ２の間は、映像信号線駆動回路２は、信号線ＳＩＧの電位を最高電位Ｖｓｍａｘに設定する。
このときサンプリングトランジスタＴ１は導通しているため、ノードＮＡの電位は最高電位Ｖｓｍａｘに設定され、またリセットトランジスタＴ３が導通しているため、ノードＮＢの電位はリセット電位Ｖｒｅｓに設定されることになる。
上述のようにリセット電位Ｖｒｅｓは、駆動トランジスタＴ２がカットオフする電位に設定されているため、この時点ｔｍ１〜ｔｍ２の期間、駆動トランジスタＴ２はカットオフされ、有機ＥＬ素子４に電流は流れない。
【００２４】
次に時点ｔｍ２で、走査線駆動回路３は、走査線ＷＳは高電位を維持させたまま、リセット制御線ＲＳを低電位とする。つまりサンプリングトランジスタＴ１を導通させたまま、リセットトランジスタＴ３をオフ状態ににする。
この時点ｔｍ２からｔｍ３までの期間で、映像信号線駆動回路２は、信号線ＳＩＧの電位を実際に発光させたい映像信号レベルＶｓに設定する。このためノードＮＡの電位は映像信号電圧Ｖｓとなる。
このノードＮＡの電位に応じて、容量Ｃｓの他端のノードＮＢの電位も変動する。そして駆動トランジスタＴ２は、ノードＮＢの電位、つまりゲート電圧に応じて電流を有機ＥＬ素子４に流す動作を開始し、有機ＥＬ素子４の発光が開始される。駆動トランジスタＴ２は飽和領域で動作し、有機ＥＬ素子４に定電流印加を行う。
【００２５】
以上のように、この画素回路１０では、サンプリングトランジスタＴ１が導通される期間（ｔｍ１〜ｔｍ３）における前半（ｔｍ１〜ｔｍ２）に、信号線ＳＩＧによる電位を最高電位Ｖｓｍａｘとすると共に、リセット制御線ＲＳからのリセットパルスによりリセットトランジスタＴ３を導通させることで、容量Ｃｓの一端（ノードＮＡ）を最高電位Ｖｓｍａｘに、容量Ｃｓの他端（ノードＮＢ）をリセット電位Ｖｒｅｓに設定する。
そしてサンプリングトランジスタＴ１が導通される期間における後半（ｔｍ２〜ｔｍ３）に、信号線ＳＩＧから映像信号電位Ｖｓを与え、信号電位Ｖｓに対して、容量Ｃｓと駆動トランジスタＴ２のゲート容量との容量カップリングで決まるゲート電圧に応じて駆動トランジスタＴ２が動作し、有機ＥＬ素子４への電流供給による発光が開始されるようにしている。
【００２６】
ここで、実際に駆動トランジスタＴ２に印加されるゲート電位Ｖｇは、容量Ｃｓと、駆動トランジスタＴ２のゲート容量Ｃｇの容量カップリングにより、次式で表すことができる。
Ｖｇ＝Ｖｒｅｓ−｛Ｃｓ／（Ｃｓ＋Ｃｇ）｝・（Ｖｓｍａｘ−Ｖｓ）  ・・・（式２）
この式２から分かるように、駆動トランジスタＴ２のゲート電位Ｖｇの振幅ΔＶｇは、映像信号の変化ΔＶｓより小さくできる。
従って、容量Ｃｓをゲート容量Ｃｇより小さくすれば、必要なゲート振幅Ｖｇが得られる。例えば、ΔＶｓ＝３Ｖ、ΔＶｇ＝０．５Ｖなら、式２より容量Ｃｓをゲート容量Ｃｇの１／５に設計すればよい。
【００２７】
つまり本例では、サンプリングトランジスタＴ１のソースと駆動トランジスタＴ２のゲートの間に容量Ｃｓが直列接続されており、容量Ｃｓとゲート容量Ｃｇとの容量カップリングにより、駆動トランジスタの実効ゲート電圧を低減させるものである。図３においてノードＮＡの電圧範囲、つまり映像信号の変化ΔＶｓは最高電位Ｖｓｍａｘ〜最低電位Ｖｓｍｉｎの範囲であるが、ノードＮＢ、つまりゲート電圧の振幅ΔＶｇは、リセット電位Ｖｒｅｓ〜電位Ｖｂｍｉｎの範囲となる。
従って、例えば飽和領域で動作する駆動トランジスタＴ２は、振幅ΔＶｇとしての動作範囲が０．５Ｖ〜０．７Ｖ程度と小さいが、映像信号の振幅を０．５Ｖ〜０．７Ｖ程度とする必要はない。例えば映像信号振幅は１．４Ｖ、２．１Ｖ、或いは３Ｖ程度としてもよい。
つまり容量Ｃｓの設定値により映像信号振幅をゲート電圧振幅の２倍或いは３倍以上に大きくすることができるため、映像信号線駆動回路２は、例えば２５６階調などの映像信号の階調表現を通常の回路で容易に実現でき、高精度な信号処理回路を必要としない。
即ち本発明によれば、画素ピッチが小さくトランジスタのチャネル長も小さい微細画素による、小型で高精細の表示装置を、信号線駆動回路に負担をかけずに実現できる。このため、低コストかつ高精細である有機ＥＬ表示装置を提供できる。
さらには、容量Ｃｓを小さい値に設定できるので、画素面積に占める容量面積を小さくでき、その点でも高精細画素に適している。
また、容量Ｃｓの面積を小さくし、画素サイズを小型化できれば、表示パネル全体もより小さくできることはいうまでもなく、例えば１枚のウエハーから取れるパネル数も多く、製造歩留まりの向上や低コスト化が実現できる。
もちろん、例えばビデオカメラ装置のビューファインダなどにも用いられる有機ＥＬ表示パネルとしての小型化、高精細化に好適である。
【００２８】
ところで本例の図２の画素回路１０は、ＭＯＳプロセスにより形成される。この画素回路１０を実現するレイアウト図を図４に示し、また有機ＥＬ画素回路の断面構造例を図５に模式的に示す。
まず図５でＭＯＳプロセスで形成される画素回路１０の構造を述べる。なお、この図５はあくまで一般的なモデルとしての層構造の参考図であり、図２の回路を実現する図４のレイアウトに対応するものではない。
【００２９】
既に公知であるように、ＭＯＳプロセスでは結晶珪素基板（シリコンウエハ）上に不純物添加、拡散を行い、ポリシリコン膜、酸化膜、層間絶縁膜等を成膜していくことでトランジスタを形成し、また素子間の配線のためのアルミまたは銅などによる金属配線膜を生成して所要の回路を構成する。
有機ＥＬ画素回路の場合、例えば図５に示すようにトランジスタＴａ，Ｔｂ，Ｔｃ及び容量Ｃｓが形成されるとともに、３層に金属配線膜（第１金属配線膜ＭＴ１，第２金属配線膜ＭＴ２、第３金属配線膜ＭＴ３）が形成される。各層の間はコンタクトとして層間プラグＣＴが形成されて電気的に接続される。
そして最上層としてアノード電極４１，ＥＬ薄膜４２，カソード電極４３が蒸着形成される。
図２の画素回路１０の場合、駆動トランジスタＴ２のドレインが有機ＥＬ素子４のアノードに接続されるが、このためには例えば図５の例におけるトランジスタＴｃの部分において示すように、トランジスタのドレイン領域から層間プラグＣＴや金属配線膜ＭＴ１，ＭＴ２，ＭＴ３を介してアノード電極４１に接続されることになる。
【００３０】
この図５は、あくまで模式的に層構造を示したものであるが、図２の画素回路１０に対応したレイアウト例は図４のようになる。
図４においては実線で各素子の構造領域を示し、破線で第１金属配線膜ＭＴ１を、一点鎖線で第２金属配線膜ＭＴ２を、点線で第３金属配線膜ＭＴ３を示している。また層間プラグ（コンタクト）ＣＴとしての上下層のコンタクト部分を「○」で示している。
【００３１】
まず実線で示すように、サンプリングトランジスタＴ１、駆動トランジスタＴ２、リセットトランジスタＴ３、容量Ｃｓが形成される。
また破線で示す第１金属配線膜ＭＴ１により、映像信号線ＳＩＧと必要な素子間配線が形成される。また一点鎖線で示す第２金属配線膜ＭＴ２により走査線ＷＳ、リセット制御線ＲＳが形成される。点線で示す第３金属配線膜ＭＴ３によっては電源電圧Ｖｃｃラインとリセット電位Ｖｒｅｓラインが形成される。
【００３２】
第１金属配線膜ＭＴ１による映像信号線ＳＩＧはコンタクトＣＴ１２によりサンプリングトランジスタＴ１のドレイン領域（Ｄ）に接続される。
サンプリングトランジスタＴ１のゲート領域（Ｇ）はコンタクトＣＴ１１により、第２金属配線膜ＭＴ２の走査線ＷＳに接続される。
サンプリングトランジスタＴ１のソース領域（Ｓ）は、コンタクトＣＴ１０により第１金属配線膜ＭＴ１の配線と接続され、コンタクトＣＴ６により容量Ｃｓの一方の電極に接続される。
この容量Ｃｓの他方の電極は、コンタクトＣＴ７，第１金属配線膜ＭＴ１、コンタクトＣＴ３を介して駆動トランジスタＴ２のゲート領域（Ｇ）に接続される。
さらにこの容量Ｃｓの他方の電極と駆動トランジスタＴ２のゲート領域は、第１金属配線膜ＭＴ１、コンタクトＣＴ５を介してリセットトランジスタＴ３のドレイン領域（Ｄ）に接続される。
リセットトランジスタＴ３のソース領域（Ｓ）はコンタクトＣＴ９により第３金属配線膜ＭＴ３によるリセット電位Ｖｒｅｓラインに接続される。
リセットトランジスタＴ３のゲート領域（Ｇ）はコンタクトＣＴ８により第２金属配線膜ＭＴ２によるリセット制御線ＲＳに接続される。
駆動トランジスタＴ２のドレイン領域（Ｄ）は、コンタクトＣＴ４により、上部層のアノード電極４１に接続されることになる。
駆動トランジスタＴ２のソース領域（Ｓ）は、コンタクトＣＴ２、第１金属配線膜ＭＴ１、コンタクトＣＴ１を介して第３金属配線膜ＭＴ３による電源電圧Ｖｃｃラインに接続される。
例えばこのようなレイアウトで図２の画素回路１０を形成できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態の表示装置の構成のブロック図である。
【図２】実施の形態の画素回路の回路図である。
【図３】実施の形態の画素回路の動作の説明図である。
【図４】実施の形態の画素回路のレイアウトの説明図である。
【図５】有機ＥＬ画素回路の構造の説明図である。
【図６】従来の画素回路の回路図である。
【図７】従来の画素回路の動作の説明図である。
【符号の説明】
【００３４】
１  画素アレイ、２  映像信号線駆動回路、３  走査線駆動回路、４  有機ＥＬ素子、１０  画素回路、１０Ｒ  Ｒ画素回路、１０Ｂ  Ｂ画素回路、１０Ｇ  Ｇ画素回路、Ｃｓ  容量、Ｔ１  サンプリングトランジスタ、Ｔ２  駆動トランジスタ、Ｔ３  リセットトランジスタ、ＳＩＧ  映像信号線、ＷＳ  走査線、ＲＳ  リセット制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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