(57)【要約】【課題】  より少ないフォト工程で、且つ、製造プロセス上の最小加工寸法で規定される最小メモリセル面積よりも小さいメモリセル面積の半導体記憶装置及びその製造方法を提供する。【解決手段】  同方向に延伸する複数の上部電極２と、上部電極２の延伸方向と直交する方向に延伸する複数の下部電極１とを備え、上部電極２と下部電極１との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、記憶材料体が、ペロブスカイト材料からなり、且つ、上部電極２夫々の下部電極１側に、上部電極２に沿って延伸するように形成されている。【選択図】  図１
2006147694.tif 000002
【特許請求の範囲】
【請求項１】
同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、
前記記憶材料体が、ペロブスカイト材料からなり、且つ、前記上部電極夫々の前記下部電極側に、前記上部電極に沿って延伸するように形成されていることを特徴とするクロスポイント構造の半導体記憶装置。
【請求項２】
前記下部電極の下部電極材料が、前記ペロブスカイト材料をエピタキシャル形成することを可能にする材料を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記下部電極の下部電極材料が、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記上部電極の上部電極材料が、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項１乃至３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記ペロブスカイト材料が、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素とを含んで構成される酸化物であることを特徴とする請求項１乃至４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記ペロブスカイト材料が、
Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系
（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、
Ｌａ１−ＸＡＥＸＭｎＯ３系
（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、
ＲＥ１−ＸＳｒＸＭｎＯ３系
（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、
Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、
Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、
Ｎｄ１−ＸＧｄＸＭｎＯ３系、
の内の何れか１つの一般式（０≦Ｘ≦１、０≦Ｚ＜１）で表される系の酸化物であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
同方向に延伸する複数の上部電極と前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
半導体基板上に、前記下部電極の下部電極材料と、前記下部電極材料の表面を保護する表面保護膜とを順に堆積する第１工程と、
前記下部電極材料と前記表面保護膜とを下部電極マスクパターンを用いて加工し、前記下部電極を形成する第２工程と、
前記下部電極及び前記表面保護膜上に第１絶縁材料を堆積する第３工程と、
前記第１絶縁材料を平坦化し、前記表面保護膜の表面を露出させる第４工程と、
前記表面保護膜を除去する第５工程と、
前記下部電極及び第１絶縁材料上に、ペロブスカイト材料からなる前記記憶材料体を堆積する第６工程と、
前記記憶材料体上に、前記上部電極の上部電極材料を堆積する第７工程と、
前記記憶材料体と前記上部電極材料とを上部電極マスクパターンを用いて同時に加工し、前記上部電極を形成する第８工程と、
前記上部電極上に、第２絶縁材料を堆積する第９工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項８】
同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
半導体基板上に、前記下部電極の下部電極材料を堆積する第１工程と、
前記下部電極材料を下部電極マスクパターンを用いて加工し、前記下部電極を形成する第２工程と、
前記下部電極上に第１絶縁材料を堆積する第３工程と、
前記第１絶縁材料を平坦化し、前記下部電極の表面を露出させる第４工程と、
前記下部電極及び前記第１絶縁材料上に、ペロブスカイト材料からなる前記記憶材料体を堆積する第５工程と、
前記記憶材料体上に、前記上部電極の上部電極材料を堆積する第６工程と、
前記記憶材料体と前記上部電極材料とを上部電極マスクパターンを用いて同時に加工し、前記上部電極を形成する第７工程と、
前記上部電極上に、第２絶縁材料を堆積する第８工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項９】
同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、
半導体基板上に、第１絶縁材料を堆積する第１工程と、
前記第１絶縁材料を下部電極マスクパターンを用いて加工する第２工程と、
前記第２工程において加工した前記第１絶縁材料上に、前記下部電極の下部電極材料を堆積する第３工程と、
前記下部電極材料を平坦化し、前記第１絶縁材料の表面を露出させて前記下部電極を形成する第４工程と、
前記下部電極及び前記第１絶縁材料上に、ペロブスカイト材料からなる前記記憶材料体を堆積する第５工程と、
前記記憶材料体上に、前記上部電極の上部電極材料を堆積する第６工程と、
前記記憶材料体と前記上部電極材料とを上部電極マスクパターンを用いて同時に加工し、前記上部電極を形成する第７工程と、
前記上部電極上に、第２絶縁材料を堆積する第９工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記下部電極マスクパターンによる加工が、ドライエッチング法による加工を含むことを特徴とする請求項７乃至９の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１１】
前記平坦化が、化学的機械的研磨法による平坦化を包むことを特徴とする請求項７乃至１０の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１２】
前記上部電極マスクパターンによる加工が、ドライエッチング法による加工を含むことを特徴とする請求項７乃至１１の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１３】
前記ペロブスカイト材料を堆積する前に、メモリ回路を形成する工程を更に含むことを特徴とする請求項７乃至１２の何れか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、ＤＲＡＭ、ＮＯＲ型フラッシュ、ＦｅＲＡＭ等の半導体記憶装置は、データを蓄積するメモリ素子と、このメモリ素子を選択する為の選択トランジスタとから１個のメモリセルが構成されている。これに対しクロスポイント構造のメモリは、この選択トランジスタを廃して、ビット配線とワード配線の交点（クロスポイント）にデータを蓄積するための記憶材料体のみを配した構造である。選択されたビット配線とワード配線の交点の蓄積データを直接読み出すことになるため、非選択セルからの寄生電流による動作スピードの遅延、消費電流の増大等の課題があるものの、単純な構造のため大容量化が可能であるとして注目されている。
【０００３】
従来、このようなクロスポイント構造を持つクロスポイントメモリの記憶材料体として、ペロブスカイト構造を有する材料が用いられている。当該材料には、巨大磁気抵抗（ＣＭＲ）材料や高温超伝導（ＨＴＳＣ）材料等があり、これらは、外部から影響を与えることで変更できる電気的な抵抗特性を有する材料である。特に、ＣＭＲ材料及びＨＴＳＣ材料の特性は、例えば、ＣＭＲ材料またはＨＴＳＣ材料からなる薄膜またはバルク材に所定の電気的なショートパルスを印加することで変更できる。印加するパルスは、電界の強さまたは電流密度が、材料の物理的状態を切り換えるのに十分であり、且つ、そのエネルギが、材料を破壊せず、材料に酷いダメージを与えないように十分低く設定する。このようなパルスを印加することで材料の特性を変更する。尚、複数のパルスを印加すれば、材料の特性の段階的な変化を生成することができる。このような電気的パルスの印加によって変化させる特性の１つは、抵抗の大きさである。ここで、特性の初期の変化を誘導するために使用されるパルスに対して反対の極性を有するパルスを用いると、少なくとも部分的に特性を反転させることができる。
【０００４】
ぺロブスカイト構造を有する材料を用いたクロスポイントメモリとして、例えば、特許文献１乃至３が開示されている。
【０００５】
以下、ぺロブスカイト構造を有する材料を用いたクロスポイントメモリの構造及び製造方法について、図２及び図６を基に説明する。ここで、図２は、従来のクロスポイントメモリにおけるメモリセルの平面レイアウト図を示しており、図６（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）は、従来のメモリセルの各製造工程を順に示したものであり、図２のＡ−Ａ’断面図、及びＢ−Ｂ’断面図を示している。
【０００６】
先ず、図６（ａ）に示すように、メモリ回路を形成したシリコン半導体基板４上に、ＢＰＳＧ膜５を１５００ｎｍ形成し、ＣＭＰ法（化学的機械的研磨）により１０００ｎｍまで研磨し、表面を平坦化する。次に、シリコン半導体基板４と下部電極１とを接続するコンタクトプラグ６を形成する。更に、下部電極１を形成するために、ＢＰＳＧ膜５上に下部電極材料であるＴｉＮ膜７をスパッタリング法で５０ｎｍ堆積し、このＴｉＮ膜７上にＰｔ膜８をスパッタリング法で１５０ｎｍ堆積する。
【０００７】
次に、下部電極１となるＴｉＮ膜７及びＰｔ膜８を、公知のフォトリソグラフィの手法によって、Ｌ／Ｓ（ライン＆スペース）形状（ストライプ形状）にパターンニングしたレジスト（図示せず）をマスクとしてＴｉＮ膜７及びＰｔ膜８をエッチングすることにより、図６（ｂ）に示すような下部電極１を形成する。更に、ＳｉＯ２膜１９をＣＶＤ法（化学気相成長）により５００ｎｍ堆積し、そのＳｉＯ２膜１９をＣＭＰ法により平坦化して、Ｐｔ膜８の表面が露出するようにする。
【０００８】
続いて、図６（ｃ）に示すように、ＳｉＯ２膜１９及び下部電極１（Ｐｔ膜８）上に、ＳｉＯ２膜２０をＣＶＤ法により３００ｎｍ堆積する。そして、公知のフォトリソグラフィの手法によって、下部電極１と上部電極２との交差部であってアクティブ層を形成するための開口部３が形成されたレジスト（図示せず）をマスクとして、ドライエッチング法によりアクティブ層を形成する部分のＳｉＯ２膜２０をエッチングし、Ｐｔ膜８の表面露出させる。
【０００９】
更に、図６（ｄ）に示すように、スパッタリング法により、Ｐｔ膜８及びＳｉＯ２膜２０上に、記憶材料体であるＰｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）膜２１を２００ｎｍ形成する。ＣＭＰ法により、ＰＣＭＯ膜２１を研磨し、ＳｉＯ２膜２０の表面を露出させ、上部電極材料であるＰｔ膜２２をスパッタリング法により１００ｎｍ堆積する。
【００１０】
その後、図６（ｅ）に示すように、公知のフォトリソグラフィの手法によって、上部電極２が下部電極１と交差するように、Ｌ／Ｓ（ライン＆スペース）形状（ストライプ形状）にレジスト２３をパターンニングする。ドライエッチング法によりＰｔ膜２２をエッチングし、図６（ｆ）に示すような上部電極２（Ｐｔ膜２２）を形成する。
【００１１】
更に、その後、Ｐｔ膜２２上にＳｉＯ２膜１４をＣＶＤ法により１２００ｎｍ堆積し、ＣＭＰ法により８００ｎｍまで研磨し、表面を平坦化する。そして、図６（ｇ）に示すように、上部電極２となるＰｔ膜２２とシリコン半導体基板４とを接続するＡｌ配線１５を形成する。
【特許文献１】特開２００３−６８９８４号公報
【特許文献２】特開２００３−６８９８３号公報
【特許文献３】特開２００３−１９７８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１乃至３の製造方法では、ペロブスカイト材料をクロスポイントの交差部に形成するために専用のフォト工程が必要になり、下部電極形成及び上部電極形成と合わせ３回のフォト工程が必要になる。また、クロスポイント構造のメモリでは、上部電極と下部電極が直交した（クロスした）領域が１つのメモリとして働く部分である。この部分の面積が集積度を決定する重要なものである。
【００１３】
上記特許文献１乃至３の技術では、図２示すように、下部電極１及び上部電極２の交差部に記憶材料体のための開口部３を形成するため、位置合わせ余裕を設ける必要がある。このため、下部電極１及び上部電極２の太さは、デザインルールで決定された最小加工寸法、即ち、製造プロセスの制約上形成できうる最小の線幅寸法及び最小の間隔寸法より大きくなる。最小加工寸法を『Ｆ』と定義すると、図２に示すように、下部電極１及び上部電極２の太さは、位置合わせ余裕が片側で０．５Ｆずつ必要となるため、２Ｆとなる。そして、このクロス部分の大きさは、下部電極の延伸方向に３Ｆピッチ、上部電極の延伸方向に３Ｆピッチである。従って、メモリセルのセル面積は、図２の太実線領域で示すように、３Ｆ×３Ｆ＝９Ｆ２となり、理論上、これ以上小さくすることができない。
【００１４】
本発明は、上記問題点に鑑みてなされたものであり、より少ないフォト工程で、且つ、製造プロセス上の最小加工寸法で規定される最小メモリセル面積よりも小さいメモリセル面積の半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る半導体記憶装置は、同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置であって、前記記憶材料体が、ペロブスカイト材料からなり、且つ、前記上部電極夫々の前記下部電極側に、前記上部電極に沿って延伸するように形成されていることを特徴とする。
【００１６】
上記特徴に係る半導体記憶装置は、更に、前記下部電極の下部電極材料が、前記ペロブスカイト材料をエピタキシャル形成することを可能にする材料を含むことを特徴とする。
【００１７】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記下部電極の下部電極材料が、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする。
【００１８】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記上部電極の上部電極材料が、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする。
【００１９】
また、上記何れかの特徴の本発明に係る半導体記憶装置は、前記ペロブスカイト材料が、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素とを含んで構成される酸化物であることを特徴とする。
【００２０】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記ペロブスカイト材料が、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦Ｘ≦１、０≦Ｚ＜１）で表される系の酸化物であることを特徴とする。
【００２１】
上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極と前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、半導体基板上に、前記下部電極の下部電極材料と、前記下部電極材料の表面を保護する表面保護膜とを順に堆積する第１工程と、前記下部電極材料と前記表面保護膜とを下部電極マスクパターンを用いて加工し、前記下部電極を形成する第２工程と、前記下部電極及び前記表面保護膜上に第１絶縁材料を堆積する第３工程と、前記第１絶縁材料を平坦化し、前記表面保護膜の表面を露出させる第４工程と、前記表面保護膜を除去する第５工程と、前記下部電極及び第１絶縁材料上に、ペロブスカイト材料からなる前記記憶材料体を堆積する第６工程と、前記記憶材料体上に、前記上部電極の上部電極材料を堆積する第７工程と、前記記憶材料体と前記上部電極材料とを上部電極マスクパターンを用いて同時に加工し、前記上部電極を形成する第８工程と、前記上部電極上に、第２絶縁材料を堆積する第９工程と、を有することを特徴とする。
【００２２】
上記目的を達成するための本発明に係る他の半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、半導体基板上に、前記下部電極の下部電極材料を堆積する第１工程と、前記下部電極材料を下部電極マスクパターンを用いて加工し、前記下部電極を形成する第２工程と、前記下部電極上に第１絶縁材料を堆積する第３工程と、前記第１絶縁材料を平坦化し、前記下部電極の表面を露出させる第４工程と、前記下部電極及び前記第１絶縁材料上に、ペロブスカイト材料からなる前記記憶材料体を堆積する第５工程と、前記記憶材料体上に、前記上部電極の上部電極材料を堆積する第６工程と、前記記憶材料体と前記上部電極材料とを上部電極マスクパターンを用いて同時に加工し、前記上部電極を形成する第７工程と、前記上部電極上に、第２絶縁材料を堆積する第８工程と、を有することを特徴とする。
【００２３】
上記目的を達成するための本発明に係る更に他の半導体記憶装置の製造方法は、同方向に延伸する複数の上部電極と、前記上部電極の延伸方向と直交する方向に延伸する複数の下部電極とを備え、前記上部電極と前記下部電極との間の層にデータを蓄積するための記憶材料体を形成してなるクロスポイント構造の半導体記憶装置の製造方法であって、半導体基板上に、第１絶縁材料を堆積する第１工程と、前記第１絶縁材料を下部電極マスクパターンを用いて加工する第２工程と、前記第２工程において加工した前記第１絶縁材料上に、前記下部電極の下部電極材料を堆積する第３工程と、前記下部電極材料を平坦化し、前記第１絶縁材料の表面を露出させて前記下部電極を形成する第４工程と、前記下部電極及び前記第１絶縁材料上に、ペロブスカイト材料からなる前記記憶材料体を堆積する第５工程と、前記記憶材料体上に、前記上部電極の上部電極材料を堆積する第６工程と、前記記憶材料体と前記上部電極材料とを上部電極マスクパターンを用いて同時に加工し、前記上部電極を形成する第７工程と、前記上部電極上に、第２絶縁材料を堆積する第９工程と、を有することを特徴とする。
【００２４】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記下部電極マスクパターンによる加工が、ドライエッチング法による加工を含むことを特徴とする。
【００２５】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記平坦化が、化学的機械的研磨法による平坦化を包むことを特徴とする。
【００２６】
また、上記何れかの特徴の本発明に係る半導体記憶装置は、前記上部電極マスクパターンによる加工が、ドライエッチング法による加工を含むことを特徴とする。
【００２７】
更に、上記何れかの特徴の本発明に係る半導体記憶装置は、前記ペロブスカイト材料を堆積する前に、メモリ回路を形成する工程を更に含むことを特徴とする。
【発明を実施するための最良の形態】
【００２８】
本発明に係る半導体記憶装置及びその製造方法の実施の形態につき、図１及び図３乃至５に基づいて詳細に説明する。
【００２９】
本発明に係る半導体記憶装置は、図１に示すように、同方向に延伸する複数の上部電極２と、上部電極２の延伸方向と直交する方向に延伸する複数の下部電極１とを備え、上部電極２と下部電極１との間の層にデータを蓄積するための記憶材料体が形成してあり、記憶材料体が、ペロブスカイト材料からなり、且つ、上部電極２夫々の下部電極１側に、上部電極２に沿って延伸するように形成されている。ここでは、上部電極２の形成と記憶材料体の形成とが同時に実施され、記憶材料体は、上部電極２と同じ形状に形成される。
【００３０】
＜第１実施形態＞
以下、クロスポイント構造のメモリセルの形成において、本発明に係る半導体記憶装置の製造方法（以下、適宜「本発明方法」と称す。）の第１実施形態を図面に基づいて説明する。ここで、図１は、本発明に係る半導体装置のメモリセルの平面レイアウト図を示している。また、図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）は、本実施形態の各製造工程を順に示したものであり、図１のＡ−Ａ’断面図、及びＢ−Ｂ’断面図を示している。
【００３１】
先ず、図３（ａ）に示すように、メモリ回路を形成したシリコン半導体基板４上に、ＢＰＳＧ膜５を１５００ｎｍ形成し、ＣＭＰ法（化学的機械的研磨）により１０００ｎｍまで研磨し、表面を平坦化する。次に、シリコン半導体基板４と下部電極１とを接続するコンタクトプラグ６を形成する。続いて、下部電極１を形成するために、ＢＰＳＧ膜５上に下部電極材料であるＴｉＮ膜７をスパッタリング法で５０ｎｍ堆積し、ＴｉＮ膜７上にＰｔ膜８をスパッタリング法で１５０ｎｍ堆積する。ここで、下部電極材料は、導電性酸化物または他の導電材料で作成される。好適には、導電性材料は、上にあるペロブスカイト材料のエピタキシャル成長を可能にする材料であるＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）等を含む材料を用いる。また、導電性材料として、プラチナまたはイリジウム等を用いるのも好適である。下部電極１は、約５ｎｍ〜約５００ｎｍの範囲の厚さに形成する。この後、更に、ＣＶＤ法（化学気相成長）で下部電極材料の表面保護膜となるＳｉＮ膜９を１５０ｎｍ堆積する（第１工程）。
【００３２】
次に、フォトリソグラフィの手法によって、下部電極パターンに基づいて、Ｌ／Ｓ（ライン＆スペース）形状（ストライプ形状）にパターンニングしたレジスト（図示せず）をマスクとして、ＳｉＮ膜９、Ｐｔ膜８、及びＴｉＮ膜７をドライエッチング法によりエッチングし、レジスト除去して下部電極１を形成する（第２工程）。この下部電極１上にＳｉＯ２膜１０をＣＶＤ法にて６００ｎｍ堆積する（第３工程）。ここで、堆積する絶縁膜は、ＳｉＯ２膜に限られるものではなく、ＳｉＮ膜、ポリイミド膜、若しくはＳｉＯＦ膜等、任意の適切な絶縁膜を用いてもよい。また、絶縁膜の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、若しくは有機金属化学気相成長等、任意の適切な堆積技術を用いて行う。
【００３３】
続いて、図３（ｂ）に示すように、ＳｉＯ２膜１０をＣＭＰ法により平坦化し、ＳｉＮ膜９の表面が露出するようにする（第４工程）。ここで、平坦化方法は、ＣＭＰ法に限られるものではなく、スピンオン法、若しくは、スピンオン法とエッチバック法との組み合わせ等、任意の適切な平坦化技術若しくはその組み合わせを用いて平坦化するのも好適である。この後、図３（ｃ）に示すように、ＳｉＮ膜９を熱リン酸により除去する（第５工程）。
【００３４】
更に、スパッタリング法により、記憶材料体としてペロブスカイト材料であるＰｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）膜１１を１００ｎｍ堆積する（第６工程）。ここで、ペロブスカイト材料は、電気信号に応答して変化する抵抗率を有する材料である。ペロブスカイト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料、または高温超伝導（ＨＴＳＣ）材料であり、例えば、ペロブスカイト材料としてＰＣＭＯを用いた場合の膜厚は、好適には１０ｎｍ〜５００ｎｍである。ペロブスカイト材料は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、ゾルゲル堆積、及び有機金属化学気相成長等、任意の適切な堆積技術を用いて堆積する。続いて、ＰＣＭＯ膜１１上に上部電極２となるＰｔ膜１２をスパッタリング法で形成する（第７工程）。好適には、ペロブスカイト材料上の導電性材料はＰｔである。また、本実施形態では、Ｐｔ膜１２の膜厚は１００ｎｍとした。上部電極材料は、約５ｎｍ〜約５００ｎｍの範囲の厚さに堆積する。
【００３５】
その後、フォトリソグラフィの手法によって、Ｐｔ膜１２上の上部電極２となる領域に、上部電極パターンに基づいて、図３（ｄ）に示すようなレジスト１３を形成する。そして、このレジスト１３をマスクとして、Ｐｔ膜１２及びＰＣＭＯ膜１１をドライエッチング法により同時にエッチングし、その後、レジスト除去して、図３（ｅ）に示すような上部電極２（Ｐｔ膜１２）及び記憶材料体（ＰＣＭＯ膜１１）を形成する（第８工程）。
【００３６】
更に、その後、図３（ｆ）に示すように、ＳｉＯ２膜１４をＣＶＤ法により１２００ｎｍ堆積し、ＣＭＰ法により８００ｎｍまで研磨し、表面を平坦化する（第９工程）。そして、図３（ｇ）に示すように、上部電極２とシリコン半導体基板４とを接続するＡｌ配線１５を形成する。
【００３７】
以上、本第１実施形態では、クロスポイント部分の形成に必要なフォト工程は、下部電極１の形成（上記第２工程に対応）及び上部電極２の形成（上記第８工程に対応）の２回である。また、上部電極２の形成とクロスポイント部分の形成とを同時に行うので位置合わせ余裕を設ける必要がない。従って、製造プロセスの制約上形成できる最小の線幅寸法及び最小の間隔寸法、つまり、最小加工寸法を『Ｆ』と定義すると、図１に示すように、下部電極１及び上部電極２をＦピッチの大きさで形成することができる。このため、１つのメモリとして働く上部電極２と下部電極１とが直交した（クロスした）領域の大きさは、下部電極１の延伸方向に２Ｆピッチ、上部電極２の延伸方向に２Ｆピッチとなる。従って、本実施形態の半導体装置に係るセル面積は、図１の太実線領域に示すように、２Ｆ×２Ｆ＝４Ｆ２である。
【００３８】
＜第２実施形態＞
本発明に係る半導体装置の製造方法の第２実施形態を図面に基づいて説明する。ここで、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）は、本実施形態の各製造工程を順に示したものであり、図１のＡ−Ａ’断面図及びＢ−Ｂ’断面図を示している。
【００３９】
先ず、図４（ａ）に示すように、メモリ回路を形成したシリコン半導体基板４上に、ＢＰＳＧ膜５を１５００ｎｍ形成し、ＣＭＰ法により１０００ｎｍまで研磨し、表面を平坦化する。次に、シリコン半導体基板４と下部電極１とを接続するコンタクトプラグ６を形成する。続いて、下部電極１を形成するために、ＢＰＳＧ膜５上に下部電極材料であるＴｉＮ膜７をスパッタリング法で５０ｎｍ堆積し、ＴｉＮ膜７上にＰｔ膜８をスパッタリング法で１５０ｎｍ堆積する（第１工程）。ここで、下部電極材料は、第１実施形態と同様に、導電性酸化物または他の導電材料で作成される。好適には、導電性材料は、上にあるペロブスカイト材料のエピタキシャル成長を可能にする材料であるＹＢＣＯ等を含む材料を用いる。また、導電性材料として、プラチナまたはイリジウムを用いるのも好適である。下部電極１は、約５ｎｍ〜約５００ｎｍの範囲の厚さに形成する。
【００４０】
次に、フォトリソグラフィの手法によって、下部電極パターンに基づいて、Ｌ／Ｓ（ライン＆スペース）形状（ストライプ形状）にパターンニングしたレジスト（図示せず）をマスクとして、Ｐｔ膜８及びＴｉＮ膜７をドライエッチング法によりエッチングし、レジスト除去して下部電極１を形成する（第２工程）。この下部電極１上にＳｉＯ２膜１０をＣＶＤ法にて６００ｎｍ堆積する（第３工程）。ここで、堆積する絶縁膜は、ＳｉＯ２膜に限られるものではなく、ＳｉＮ膜、ポリイミド膜、若しくはＳｉＯＦ膜等、任意の適切な絶縁膜を用いてもよい。また、絶縁膜の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、若しくは有機金属化学気相成長等、任意の適切な堆積技術を用いて行う。
【００４１】
続いて、図４（ｂ）に示すように、ＳｉＯ２膜１０をＣＭＰ法により平坦化し、Ｐｔ膜８の表面が露出するようにする（第４工程）。ここで、平坦化方法は、ＣＭＰ法に限られるものではなく、スピンオン法、若しくは、スピンオン法とエッチバック法との組み合わせ等、任意の適切な平坦化技術若しくはその組み合わせを用いて平坦化するのも好適である。
【００４２】
更に、スパッタリング法により、ペロブスカイト材料であるＰＣＭＯ膜１１を１００ｎｍ堆積する（第５工程）。ここで、ペロブスカイト材料は、電気信号に応答して変化する抵抗率を有する材料である。ペロブスカイト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料、または高温超伝導（ＨＴＳＣ）材料であり、例えば、ペロブスカイト材料としてＰＣＭＯを用いた場合の膜厚は、好適には１０ｎｍ〜５００ｎｍの厚さである。ペロブスカイト材料は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、ゾルゲル堆積、及び有機金属化学気相成長等、任意の適切な堆積技術を用いて堆積する。続いて、ＰＣＭＯ膜１１上に、上部電極２となるＰｔ膜１２をスパッタリング法で形成する（第６工程）。好適には、ペロブスカイト材料上の導電性材料はＰｔである。また、本実施形態では、Ｐｔ膜１２の膜厚は１００ｎｍとした。上部電極材料は、約５ｎｍ〜約５００ｎｍの範囲の厚さに堆積する。
【００４３】
その後、フォトリソグラフィの手法によって、Ｐｔ膜１２上の上部電極２となる領域に、上部電極パターンに基づいて、図４（ｃ）に示すようなレジスト１３を形成する。そして、このレジスト１３（図示せず）をマスクとして、Ｐｔ膜１２及びＰＣＭＯ膜１１をドライエッチング法により同時にエッチングし、その後、レジスト除去して、図４（ｄ）に示すような上部電極２（Ｐｔ膜１２）及び記憶材料体（ＰＣＭＯ膜１１）を形成する（第７工程）。
【００４４】
更に、その後、図４（ｅ）に示すように、ＳｉＯ２膜１４をＣＶＤ法により１２００ｎｍ堆積し、ＣＭＰ法により８００ｎｍまで研磨し、表面を平坦化する（第８工程）。そして、図４（ｆ）に示すように、上部電極２とシリコン半導体基板４とを接続するＡｌ配線１５を形成する。
【００４５】
第１実施形態では、熱リン酸による表面保護層である窒化膜除去時に、下部電極１であるＰｔ膜８の表面の結晶性の乱れが生じるが、本実施形態では、このＰｔ膜８の表面の結晶性の乱れを抑制する可能性がある。
【００４６】
以上、本第２実施形態では、クロスポイント部分の形成に必要なフォト工程は、下部電極１の形成（本実施形態の第２工程に対応）及び上部電極２の形成（本実施形態の第７工程に対応）の２回である。また、図１に示すように、下部電極１及び上部電極２をＦピッチの大きさで形成することができるため、１つのメモリとして働く上部電極２と下部電極１とが直交した（クロスした）領域の大きさは、下部電極１の延伸方向に２Ｆ、上部電極２の延伸方向に２Ｆピッチとなる。従って、本実施形態の半導体装置に係るセル面積は、図１の太実線領域で示すように、２Ｆ×２Ｆ＝４Ｆ２である。
【００４７】
＜第３実施形態＞
本発明に係る半導体装置の製造方法の第３実施形態を図面に基づいて説明する。ここで、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）は、本実施形態の各製造工程を順に示したものであり、図１のＡ−Ａ’断面図、及びＢ−Ｂ’断面図を示している。
【００４８】
先ず、メモリ回路を形成したシリコン半導体基板４上にＢＰＳＧ膜５を１５００ｎｍ形成し、ＣＭＰ法により１０００ｎｍまで研磨し、表面を平坦化する。次に、シリコン半導体基板４と下部電極１とを接続するコンタクトプラグ６を形成する。続いて、ＢＰＳＧ膜５上にＳｉＯ２膜１６をＣＶＤ法にて２００ｎｍ堆積する（第１工程）。ここで、堆積する絶縁膜は、ＳｉＯ２膜に限られるものではなく、ＳｉＮ膜、ポリイミド膜、若しくはＳｉＯＦ膜等、任意の適切な絶縁膜を用いてもよい。また、絶縁膜の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、若しくは有機金属化学気相成長等、任意の適切な堆積技術を用いて行う。更に、フォトリソグラフィの手法によって、下部電極パターンに基づいて、Ｌ／Ｓ（ライン＆スペース）形状（ストライプ形状）にパターンニングしたレジスト（図示せず）をマスクとして、下部電極１が形成される領域のＳｉＯ２膜１６をドライエッチング法によりエッチングし、レジスト除去して、ＳｉＯ２膜１６を図５（ａ）に示すようなパターンに形成する（第２工程）。
【００４９】
次に、図５（ｂ）に示すように、下部電極材料であるＴｉＮ膜１７をスパッタリング法で５０ｎｍ堆積し、このＴｉＮ膜１７上にＰｔ膜１８をスパッタリング法で３００ｎｍ堆積する（第３工程）。下部電極材料は、導電性酸化物または他の導電材料で作成される。好適には、導電性材料は、上にあるペロブスカイト材料のエピタキシャル成長を可能にする材料であるＹＢＣＯ等を含む材料を用いる。また、導電性材料として、プラチナまたはイリジウム等を用いるのも好適である。
【００５０】
続いて、図５（ｃ）に示すように、ＴｉＮ膜１７及びＰｔ膜１８をＣＭＰ法により平坦化し、ＳｉＯ２膜１６の表面が露出するようにして、下部電極１を形成する（第４工程）。ここで、平坦化方法は、ＣＭＰ法に限られるものではなく、スピンオン法、若しくは、スピンオン法とエッチバック法の組み合わせ等、任意の適切な平坦化技術若しくはその組み合わせを用いて平坦化するのも好適である。尚、ＣＭＰ後の下部電極１となるＰｔ膜１８の厚さは約５ｎｍ〜約５００ｎｍの範囲の厚さである。
【００５１】
更に、スパッタリング法により、ペロブスカイト材料であるＰＣＭＯ膜１１を１００ｎｍ堆積する（第５工程）。ここで、ペロブスカイト材料は、電気信号に応答して変化する抵抗率を有する材料である。ペロブスカイト材料は、好適には、巨大磁気抵抗（ＣＭＲ）材料、または高温超伝導（ＨＴＳＣ）材料であり、例えば、ペロブスカイト材料としてＰＣＭＯを用いた場合の膜厚は、好適には１０ｎｍ〜５００ｎｍである。ペロブスカイト材料は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、ゾルゲル堆積、及び有機金属化学気相成長等、任意の適切な堆積技術を用いて堆積する。続いて、ＰＣＭＯ膜１１上に上部電極２となるＰｔ膜１２をスパッタリング法で形成する（第６工程）。好適には、ペロブスカイト材料上の導電性材料はＰｔである。本実施形態では、Ｐｔ膜１２の膜厚は１００ｎｍとした。上部電極材料は、約５ｎｍ〜約５００ｎｍの範囲の厚さに堆積する。
【００５２】
その後、フォトリソグラフィの手法によって、Ｐｔ膜１２上の上部電極２となる領域に、上部電極パターンに基づいて、図５（ｄ）に示すようなレジスト１３を形成する。そして、このレジスト１３をマスクとして、Ｐｔ膜１２及びＰＣＭＯ膜１１をドライエッチング法により同時にエッチングし、その後、レジスト除去して、図５（ｅ）に示すような上部電極２（Ｐｔ膜１２）及び記憶材料体（ＰＣＭＯ膜１１）を形成する（第７工程）。
【００５３】
更に、その後、図５（ｆ）に示すように、ＳｉＯ２膜１４をＣＶＤ法により１２００ｎｍ堆積し、ＣＭＰ法により８００ｎｍまで研磨し、表面を平坦化する（第８工程）。そして、図５（ｇ）に示すように、上部電極２とシリコン半導体基板４とを接続するＡｌ配線１５を形成する。
【００５４】
以上、本第３実施形態では、クロスポイント部分の形成に必要なフォト工程は、下部電極１の形成（本実施形態の第２工程に対応）及び上部電極２の形成（本実施形態の第７工程に対応）の２回である。また、図１に示すように、下部電極１及び上部電極２をＦピッチの大きさで形成することができるため、１つのメモリとして働く上部電極２と下部電極１とが直交した（クロスした）領域の大きさは、下部電極１の延伸方向に２Ｆピッチ、上部電極２の延伸方向に２Ｆピッチとなる。従って、本実施形態の半導体装置に係るセル面積は、図１の太実線領域で示すように、２Ｆ×２Ｆ＝４Ｆ２である。
【００５５】
更に、本第３実施形態では、下部電極１のパターンニングを酸化膜のドライエッチングで行うため、Ｐｔのドライエッチングでパターンニングで行う第１及び第２実施形態に比べ、微細化に有利である。
【００５６】
以上、第１乃至第３実施形態から明らかなように、本発明方法によれば、アクティブ層（メモリセル）の形成を、上部電極２と同時に自己整合で行っているため、フォト工程の回数を従来技術における３回から２回に減らすことができる。また、従来の製造方法では、達成できる最小セル面積が９Ｆ２であるのに対し、本発明方法では、最小セル面積を４Ｆ２まで縮小することが可能である。
【００５７】
尚、上記第１乃至第３実施形態では、下部電極１の下部電極材料としての導電性材料に、ＹＢＣＯ、プラチナまたはイリジウム等を含む材料を用いた例について説明したが、下部電極材料が、白金族金属をベースとした合金、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、の中から選択される酸化物導電体の内の少なくとも１種類を含んでいる材料を用いるのも好適である。
【００５８】
また、第１乃至第３実施形態では、ペロブスカイト材料が、ＰＣＭＯである場合について説明したが、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素とを含んで構成される酸化物であっても良いし、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦Ｘ≦１、０≦Ｚ＜１）で表される系の酸化物であっても良い。
【００５９】
また、第１乃至第３実施形態では、上部電極材料としてＰｔを用いた例について説明したが、これに限るものではなく、上部電極材料として、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹｂＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいる材料を用いるのも好適である。
【００６０】
更に、別実施形態として、ペロブスカイト材料を堆積する前に、メモリ回路を形成する工程を更に含む構成とするのも好適である。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る半導体装置のメモリセルの一実施形態における平面レイアウト図
【図２】従来技術に係るメモリセルの平面レイアウト図
【図３】本発明に係る半導体装置の製造方法の第１実施形態に係る各工程におけるメモリセルの断面図
【図４】本発明に係る半導体装置の製造方法の第２実施形態に係る各工程におけるメモリセルの断面図
【図５】本発明に係る半導体装置の製造方法の第３実施形態に係る各工程におけるメモリセルの断面図
【図６】従来技術に係る製造方法の各工程におけるメモリセルの断面図
【符号の説明】
【００６２】
１                    下部電極
２                    上部電極
３                    開口部
４                    シリコン半導体基板
５                    ＢＰＳＧ膜
６                    コンタクトプラグ
７、１７              ＴｉＮ膜
８、１２、１８、２２  Ｐｔ膜
９                    ＳｉＮ膜
１０、１４，１６、１９、２０  ＳｉＯ２膜
１１、２１            ＰＣＭＯ膜
１２、２２            Ｐｔ膜
１３、２３            レジスト
１５                  Ａｌ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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