(57)【要約】【課題】  ＴＤＭＡ／ＴＤＤのスロット可変型通信における周波数の変動を防止する。【解決手段】  ２系統のＰＬＬ回路をそれぞれ有する第１の集積回路（40a）および第２の集積回路（40b）と、基準発振回路（30）と、２系統の周波数帯域の信号を出力する出力回路（50,60）とを備える。互いに同一系統となる２つの第１ＰＬＬ回路（70A,70B）は、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号が供給される信号線（70AC,70BC）と出力回路とに接続される。第１の集積回路の第２ＰＬＬ回路（80A）は、該ＰＬＬ回路を上記タイムスロットの双方にて動作させるための制御信号が供給される信号線（80AC）と出力回路とに接続される。第２の集積回路の第２ＰＬＬ回路（80B）は、出力回路には接続されず、第１の集積回路のＰＬＬ回路が接続された信号線（70AC,80AC）のうちのいずれかと接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＴＤＭＡ／ＴＤＤのフレーム期間に出力すべき２系統の周波数帯域の信号に対応する２系統のＰＬＬ回路をそれぞれ有する第１の集積回路および第２の集積回路と、前記各ＰＬＬ回路に対し基準周波数の信号を並列的に供給すべく前記第１および第２の両集積回路に接続された基準発振回路と、前記第１の集積回路および第２の集積回路の出力信号に基づき前記２系統の周波数帯域の信号を出力する出力回路とを備え、
前記第１の集積回路の一方のＰＬＬ回路および該回路と同一系統となる前記第２の集積回路の一方のＰＬＬ回路は、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号が供給される信号線と前記出力回路とに接続され、
前記第１の集積回路の他方のＰＬＬ回路は、該ＰＬＬ回路を前記相互に異なるタイムスロットの双方にて動作させるための制御信号が供給される信号線と前記出力回路とに接続され、
前記第２の集積回路の他方のＰＬＬ回路は、前記第１の集積回路のＰＬＬ回路が接続された前記信号線のうちのいずれかと接続され且つ前記出力回路に接続されないことを特徴とする局部発振回路。
【請求項２】
前記第１および第２の各集積回路と前記基準発振回路との間にコンデンサが接続されていることを特徴とする請求項１記載の局部発振回路。
【請求項３】
請求項１又は２記載の局部発振回路を備え、該局部発振回路から出力される２系統の周波数帯域の信号により無線通信を行うことを特徴とする携帯情報端末。
【請求項４】
情報処理装置に着脱可能なデータ通信カードであることを特徴とする請求項３記載の携帯情報端末。
【請求項５】
携帯電話機であることを特徴とする請求項３記載の携帯情報端末。
【請求項６】
ＴＤＭＡ／ＴＤＤのフレーム期間に出力すべき２系統の周波数帯域の信号に対応する２系統のＰＬＬ回路をそれぞれ有する第１の集積回路および第２の集積回路と、前記各ＰＬＬ回路に対し基準周波数の信号を並列的に供給すべく前記第１および第２の両集積回路に接続された基準発振回路と、前記第１の集積回路および第２の集積回路の出力信号に基づき前記２系統の周波数帯域の信号を出力する出力回路とを備える局部発振回路において、
前記第１および第２の両集積回路のＰＬＬ回路に対し基準周波数の信号を並列的に入力し、
前記第１の集積回路の一方のＰＬＬ回路および該回路と同一系統となる前記第２の集積回路の一方のＰＬＬ回路に対し、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号を入力し、該各ＰＬＬ回路の出力信号を前記出力回路へ入力し、
前記第１の集積回路の他方のＰＬＬ回路に対し、該ＰＬＬ回路を前記相互に異なるタイムスロットの双方にて動作させるための制御信号を入力し、該ＰＬＬ回路の出力信号を前記出力回路へ入力し、
前記第２の集積回路の他方のＰＬＬ回路を前記出力回路に接続することなく、該ＰＬＬ回路に対し、前記第１の集積回路のＰＬＬ回路へ入力される何れかの制御信号を入力することを特徴とする局部発振制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＤＭＡ（Time Division Multiplex Access）／ＴＤＤ（Time Division Duplex）により無線通信を行う携帯情報端末が具備する局部発振回路に関する。
【背景技術】
【０００２】
従来、ＴＤＭＡ／ＴＤＤにより無線通信を行うＰＨＳ（登録商標）のような携帯情報端末の一種に、無線通信の高速化を図るべく複数の局部発振手段を備える端末が存在する。特に、端末に２つの局部発振手段を搭載する所謂デュアルシンセサイザと称される技術に関し、例えば後述の特許文献１に記載されたものがある。特許文献１に記載の技術は、１フレーム２スロット送受信を行うＰＨＳ端末において、それぞれが別個の１ｓｔローカルＶＣＯと接続された２つのＰＬＬ（Phase Locked Loop）周波数シンセサイザＩＣを用意し、これらのＰＬＬシンセサイザＩＣと、変復調ＩＣとの間の制御線本数を削減するというものである。
【０００３】
ところで、ＰＨＳによる通信は、1.9GHz帯の周波数を用いて5msecのフレーム周期にて電波の送受信を行うことが知られている。フレームの期間は、図５に示すように、第１〜第４の送信スロット及び第１〜第４の受信スロットの８つのタイムスロットに分割される。通常の通信では、例えば、第１送信スロットの処理に続いて第１受信スロットの処理を実行するというように、送信及び受信で同一番号のタイムスロットの組み合わせが処理対象となる。
【０００４】
また、ＰＨＳの通信速度を向上させることを目的として、通信に複数のタイムスロットを利用するスロット可変型の通信が知られている。このスロット可変型の通信では、使用するスロットを状況に応じて増やす事が可能であり、最大で、第１〜第４の送信スロット及び第１〜第４の受信スロットの全てを通信に使う事が可能である。一般に、ＰＨＳにおけるスロット可変型の通信では、1650MHz帯および250MHz帯の２系統の周波数帯域の信号を組み合わせることにより1.9GHz帯の通信を行う。
【０００５】
スロット可変型の通信を実現するための模式的な構成を図６に示す。図６に示す構成では、1650MHz帯の信号を出力する第１局部発振部１Ａ及び１Ｂと、250MHz帯の信号を出力する第２局部発振部２とが設けられている。第１局部発振部１Ａ及び１Ｂは、スイッチの切り換えにより交互に動作し、また、出力する信号の周波数は通信チャネルによって変化する。第２局部発振部２は、250MHz帯の固定的な周波数を持つ信号を出力する。
【０００６】
図７に、スロット可変型通信における各局部発振部の動作タイミングの一例を示す。図示の例では、1650MHz帯の信号を出力する第１局部発振部１Ａ及び１Ｂについて、前者には第３スロットが割り当てられ、後者には第４スロットが割り当てられている。また、250MHz帯の第２局部発振部２には、第３及び第４スロットが割り当てられている。
【０００７】
各局部発振部は、いずれも動作を開始してから出力信号の周波数が安定するまで200〜500μs程度の時間を要することから、それを見込んだタイミングにて起動される。また、前述したように、第１局部発振部１Ａ及び１Ｂには連続したタイムスロットが割り当てられる。よって、第１局部発振部１Ａ及び１Ｂは、周波数安定に要する期間を互いに補うよう動作することとなる。
【０００８】
また、各局部発振部は、消費電流を抑えるために、割り当てられたスロット以外ではバッテリセーブ状態になるよう電源が制御される。従って、例えば、第３スロットが割り当てられた第１局部発振部１Ａの場合、図７に示すように、その直前の第２スロット中に起動されて第３スロットでの処理が終了すると、次のサイクルにおける第２スロットの途中で起動されるまでは、バッテリセーブ状態に維持される。
【０００９】
図８に、局部発振部の基本構成を示す。局部発振部は、基準周波数の信号を発振する発振器３、ＰＬＬ回路が形成された集積回路であるＰＬＬＩＣ４、電圧制御発振器であるＶＣＯ５、及び、必要に応じて設けられる出力段のアンプ６からなる。また、昨今では、端末の小型化／低コスト化を考慮し、局部発振部で取り扱う２系統の周波数帯域（1650MHz帯および250MHz帯）に対応した２系統のＰＬＬ回路が１つのＰＬＬＩＣに設けられる。
【００１０】
図９に、２系統のＰＬＬ回路を具備するＰＬＬＩＣを用いた局部発振部の具体的な構成を示す。図示の構成において、ＰＬＬＩＣ４ａは、1650MHz帯に対応する第１ＰＬＬ回路７Ａと、250MHz帯に対応する第２ＰＬＬ回路８Ａとを有する。また、他方のＰＬＬＩＣ４ｂは、同様に、1650MHz帯および250MHz帯にそれぞれ対応する第１ＰＬＬ回路７Ｂ及び第２ＰＬＬ回路８Ｂを有する。
【００１１】
各ＰＬＬ回路（７Ａ、８Ａ、７Ｂ、８Ｂ）は、図９に示すように、発振器３からの基準周波数の信号が並列的に入力されるよう配線されている。また、各ＰＬＬ回路には、電源の信号線（図示略）により供給される電源を制御するための電源制御信号が各信号線（７ＡＣ、８ＡＣ、７ＢＣ、８ＢＣ）により入力される。
【００１２】
上記構成を図６に対応させると、第１ＰＬＬ回路７Ａ及び７Ｂは、図６の第１局部発振部１Ａ及び１Ｂに対応し、第２ＰＬＬ回路８Ａは図６の第２局部発振部２に対応する。よって、従来、スロット可変型の通信を行うにあたっては、ＰＬＬＩＣ４ｂの第２ＰＬＬ回路８Ｂが不要となることから、この第２ＰＬＬ回路８Ｂには、出力回路となるＶＣＯ５やアンプ６を接続することなく、常にバッテリセーブ状態に維持するという処置がとられる。
【００１３】
図９の構成による動作例を図１０に示す。第１ＰＬＬ回路７Ａ、第２ＰＬＬ回路８Ａ及び第１ＰＬＬ回路７Ｂは、図７にて各々に対応する局部発振部の動作と同様に動作する一方で、第２ＰＬＬ回路８Ｂは、起動されることなく常にバッテリセーブ状態におかれる。
【００１４】
ここで、ＰＬＬＩＣ４ａ及びＰＬＬＩＣ４ｂでは、ＰＬＬ回路が起動するとき、あるいは、バッテリセーブ状態に入るとき、基準周波数の信号が入力される各自の入力端子９ａ及び入力端子９ｂにてバイアス電位の変化が発生する。そこで、バイアス電圧が他のデバイスに伝わらないようにするために、図９に示すように、入力端子９ａ及び入力端子９ｂと発振器３の出力端子９ｃとの間に、直流成分を除去するためのＤＣカットコンデンサ１０ａ及びＤＣカットコンデンサ１０ｂが配置される。
【特許文献１】特開平１１−３３１０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図１０に示すように、ＰＬＬＩＣ４ｂでは、第２ＰＬＬ回路８Ｂが常にバッテリセーブ状態にある間、他方の第１ＰＬＬ回路７Ｂが第４スロットでの通信のために予め第３スロットの途中で起動する。このとき、すなわち図１０に矢印にて示すタイミングにて、ＰＬＬＩＣ４ｂの入力端子９ｂにおけるバイアス電位が変化するが、この変化により発生するバイアス電圧の交流成分は、ＤＣカットコンデンサ１０ｂにより除去されないことから、ＤＣカットコンデンサ１０ｂを逆方向に抜けるという事態が生じる。
【００１６】
そうすると、他方のＰＬＬＩＣ４ａ側の入力端子９ａにおけるバイアス電位が影響を受けることにより、第１ＰＬＬ回路７Ａ及び第２ＰＬＬ回路８Ａで取り扱う信号の周波数が変動する可能性がある。またあるいは、ＤＣカットコンデンサ１０ｂを抜けた交流成分が、発振器３に対し出力端子９ｃから逆方向に入力されることにより、発振器３における基準周波数そのものを変動させるおそれがある。このような周波数変動が通信中の第３スロットにて発生することにより、第３スロットにおけるデータの変復調精度が劣化するという問題がある。
【００１７】
なお、上記の問題を回避するための手法として、例えば、図１１に示すように、ＰＬＬＩＣ４ｂ側のＤＣカットコンデンサ１０ｂと発振器３の出力端子９ｃとの間に、アンプ及びコンデンサ等からなる回路１１を挿入することが考えられる。図示の構成を採用することにより、前述の交流成分が逆方向に抜けることを防止できるが、その反面、回路１１を追加する分の実装面積やコストが増大するという不都合がある。
【００１８】
本発明は、上記課題に鑑みてなされたものであり、携帯情報端末の小型化／低コスト化を考慮して、スロット可変型の通信における周波数変動を防止する手法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る局部発振回路は、ＴＤＭＡ／ＴＤＤのフレーム期間に出力すべき２系統の周波数帯域の信号に対応する２系統のＰＬＬ回路をそれぞれ有する第１の集積回路および第２の集積回路と、前記各ＰＬＬ回路に対し基準周波数の信号を並列的に供給すべく前記第１および第２の両集積回路に接続された基準発振回路と、前記第１の集積回路および第２の集積回路の出力信号に基づき前記２系統の周波数帯域の信号を出力する出力回路とを備え、前記第１の集積回路の一方のＰＬＬ回路および該回路と同一系統となる前記第２の集積回路の一方のＰＬＬ回路は、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号が供給される信号線と前記出力回路とに接続され、前記第１の集積回路の他方のＰＬＬ回路は、該ＰＬＬ回路を前記相互に異なるタイムスロットの双方にて動作させるための制御信号が供給される信号線と前記出力回路とに接続され、前記第２の集積回路の他方のＰＬＬ回路は、前記第１の集積回路のＰＬＬ回路が接続された前記信号線のうちのいずれかと接続され且つ前記出力回路に接続されないことを特徴とする。
【００２０】
本発明に係る携帯情報端末は、前記局部発振回路を備え、該局部発振回路から出力される２系統の周波数帯域の信号により無線通信を行うことを特徴とする。
【００２１】
本発明に係る局部発振制御方法は、ＴＤＭＡ／ＴＤＤのフレーム期間に出力すべき２系統の周波数帯域の信号に対応する２系統のＰＬＬ回路をそれぞれ有する第１の集積回路および第２の集積回路と、前記各ＰＬＬ回路に対し基準周波数の信号を並列的に供給すべく前記第１および第２の両集積回路に接続された基準発振回路と、前記第１の集積回路および第２の集積回路の出力信号に基づき前記２系統の周波数帯域の信号を出力する出力回路とを備える局部発振回路において、前記第１および第２の両集積回路のＰＬＬ回路に対し基準周波数の信号を並列的に入力し、前記第１の集積回路の一方のＰＬＬ回路および該回路と同一系統となる前記第２の集積回路の一方のＰＬＬ回路に対し、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号を入力し、該各ＰＬＬ回路の出力信号を前記出力回路へ入力し、前記第１の集積回路の他方のＰＬＬ回路に対し、該ＰＬＬ回路を前記相互に異なるタイムスロットの双方にて動作させるための制御信号を入力し、該ＰＬＬ回路の出力信号を前記出力回路へ入力し、前記第２の集積回路の他方のＰＬＬ回路を前記出力回路に接続することなく、該ＰＬＬ回路に対し、前記第１の集積回路のＰＬＬ回路へ入力される何れかの制御信号を入力することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、第２の集積回路の他方のＰＬＬ回路に対し入力する制御信号を第１の集積回路の何れかのＰＬＬ回路に対するものと同一となるよう配線したことから、第２の集積回路の入力端子にてバイアス電位が発生するタイミングを他方の第１の集積回路と同様にすることができる。これにより、アンプ等の回路を追加することなく、通信中のタイムスロット途中で入力端子のバイアス電位が変化することを回避できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を用いて詳細に説明する。図１に、本発明に係る局部発振回路の第１の実施形態の構成を示す。本実施形態の局部発振回路は、基準周波数の信号を発振する発振器３０と、第１ＰＬＬ回路７０Ａ及び第２ＰＬＬ回路８０Ａを有するＰＬＬＩＣ４０ａと、第１ＰＬＬ回路７０Ｂ及び第２ＰＬＬ回路８０Ｂを有するＰＬＬＩＣ４０ｂと、本発明における出力回路に対応するＶＣＯ５０及びアンプ６０とを備える。
【００２４】
ＰＬＬＩＣ４０ａ及びＰＬＬＩＣ４０ｂは、本発明における第１の集積回路及び第２の集積回路に対応する構成要素であり、それぞれのＰＬＬ回路（７０Ａ、８０Ａ、７０Ｂ、８０Ｂ）には、電源制御信号が供給される信号線（７０ＡＣ、８０ＡＣ、７０ＢＣ、８０ＢＣ）が接続されている。
【００２５】
発振器３０は、図１に示すように、ＰＬＬＩＣ４０ａ及びＰＬＬＩＣ４０ｂに対し、基準周波数の信号を各ＰＬＬ回路（７０Ａ、８０Ａ、７０Ｂ、８０Ｂ）に並列的に供給すべく接続されている。また、発振器３０の出力端子９０ｃと、ＰＬＬＩＣ４０ａ／４０ｂの入力端子９０ａ／９０ｂとの間には、入力端子９０ａ／９０ｂに生じるバイアス電圧の直流成分を除去するためのＤＣカットコンデンサ１００ａ／１００ｂが設けられている。
【００２６】
第１ＰＬＬ回路７０Ａ及び第１ＰＬＬ回路７０Ｂは、連続した異なるタイムスロットにて1650MHz帯の信号に関するＰＬＬ処理を行う。また、第２ＰＬＬ回路８０Ａは、各第１ＰＬＬ回路７０Ａ／７０Ｂが動作する２つのタイムスロットにて250MHz帯の信号のＰＬＬ処理を行う。ＰＬＬＩＣ４０ａの第１ＰＬＬ回路７０Ａ及び第２ＰＬＬ回路８０Ａ、並びに、ＰＬＬＩＣ４０ｂの第１ＰＬＬ回路７０Ｂは、それぞれ前述の出力回路に接続されており、この出力回路にそれぞれの出力信号を入力する。
【００２７】
一方、第２ＰＬＬ回路８０Ｂは、図１に示すように、出力回路には接続されない。また、第２ＰＬＬ回路８０Ｂに電圧制御信号を供給するための信号線８０ＢＣが、第２ＰＬＬ回路８０Ａの８０ＡＣと接続点９１ａで接続されている。このように配線することにより、従来は常にバッテリセーブ状態になるよう制御されていた第２ＰＬＬ回路８０Ｂに対し、第２ＰＬＬ回路８０Ａと同様な電源制御を行うことができる。
【００２８】
図１の構成による動作の一覧を図２に示す。図示の例は、第１ＰＬＬ回路７０Ａを第３スロットで動作させた後、第４スロットにて第１ＰＬＬ回路７０Ｂを動作させる一方で、第２ＰＬＬ回路８０Ａを第３及び第４スロットにて連続的に動作させるケースである。なお、各ＰＬＬ回路は、従来と同様に、周波数の安定期間を考慮して、動作すべきタイムスロットの直前のスロットの途中で動作電源が投入される。
【００２９】
ここで、第２ＰＬＬ回路８０Ｂは、前述したように、信号線８０ＢＣにより第２ＰＬＬ回路８０Ａと同一タイミングにて電源制御信号を受けることから、第２スロットの途中で動作電源が投入され、第３及び第４スロット中は、第２ＰＬＬ回路８０Ａと同様に電源が供給される。その結果、ＰＬＬＩＣ４０ｂにおける入力端子９０ｂに発生するバイアス電位の変化は、図２に示すように、他方のＰＬＬＩＣ４０ａと同一となる。
【００３０】
以上説明した第１の実施形態によれば、第２ＰＬＬ回路８０Ｂへ電源制御信号を供給するための信号線８０ＢＣを第２ＰＬＬ回路８０Ａの信号線８０ＡＣに接続したことにより、第２ＰＬＬ回路８０Ｂの電源制御を第２ＰＬＬ回路８０Ａと同様に行うことができる。これにより、図１１に示すような回路１１を追加することなく、通信中のタイムスロット途中で入力端子９０ｂのバイアス電位が変化することを回避できる。
【００３１】
図３は、本発明に係る局部発振回路の第２の実施形態の構成である。前述した第１の実施形態では、第２ＰＬＬ回路８０Ｂのための電源制御信号を第２ＰＬＬ回路８０Ａと同様にするよう配線したが、本実施形態では、第１ＰＬＬ回路７０Ａと同様に電源制御するよう配線する。具体的には、図３に示すように、第２ＰＬＬ回路８０Ｂの信号線８０ＢＣを、第１ＰＬＬ回路７０Ａの信号線７０ＡＣと接続点９１ｂにおいて接続する。なお、その他の構成は、図１に示す第１の実施形態のものと同様であり、説明を省略する。
【００３２】
図４に、本実施形態の構成による動作の一覧を示す。図示の一覧より、第２ＰＬＬ回路８０Ｂは、第１ＰＬＬ回路７０Ａと同様に、第２スロットの途中で起動され、第３スロットで動作電源を受けるよう制御される。さらに、続く第４スロットでは、第２ＰＬＬ回路８０Ｂは第１ＰＬＬ回路７０Ａと同様にバッテリセーブ状態に戻るが、他方の第１ＰＬＬ回路７０Ｂが動作する。
【００３３】
その結果、ＰＬＬＩＣ４０ｂの入力端子９０ｂに発生するバイアス電位の変化は、他方のＰＬＬＩＣ４０ａのものと同一となる。従って、図３に示す第２の実施形態によっても、第１の実施形態と同様な効果をもたらすことができる。
【００３４】
本発明の局部発振回路は、ＴＤＭＡ／ＴＤＤを採用したＰＨＳ端末としての携帯情報端末に好適であり、端末の態様としては、携帯電話機の他に、パーソナルコンピュータなどに装着される所謂ＰＣカードと称されるデータ通信カード等がある。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る局部発振回路の第１の実施形態の回路図である。
【図２】第１の実施形態による動作の説明図である。
【図３】本発明に係る局部発振回路の第２の実施形態の回路図である。
【図４】第２の実施形態による動作の説明図である。
【図５】従来のフレーム周期の説明図である。
【図６】従来の携帯情報端末の構成を示す回路図である。
【図７】従来の局部発振部の動作の説明図である。
【図８】従来の局部発振部の構成を示す回路図である。
【図９】従来の局部発振回路の構成を示す回路図である。
【図１０】従来の局部発振回路における動作の説明図である。
【図１１】従来の局部発振回路の他の構成を示す回路図である。
【符号の説明】
【００３６】
３０  発振器（基本周波数）
４０ａ／４０ｂ  ＰＬＬＩＣ
５０  ＶＣＯ
６０  アンプ
７０Ａ／７０Ｂ  第１ＰＬＬ回路
８０Ａ／８０Ｂ  第２ＰＬＬ回路
９０ａ／９０ｂ  入力端子
９０ｃ  出力端子
９１ａ／９１ｂ  接続点
１００ａ／１００ｂ  ＤＣカットコンデンサ
【図１】
2006314028.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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