(57)【要約】  【課題】  基準電流源となるデプレッション型のＭＯＳトランジスタが基板バイアス効果やチャネル長変調効果の影響を受けることがないようにする。  【解決手段】  基板バイアス無しで基準電流源として働くデプレッション型のＮＭＯＳトランジスタＭＤ１と、ダイオード接続のエンハンスメント型のＮＭＯＳトランジスタＭＮ１と、制御入力端子１Ｂに入力する電圧に応じたバイアス電流をバイアス出力端子１Ｃ，１ＤからＭＯＳトランジスタＭＤ１、ＭＮ１のドレインに供給するバイアス回路１と、ＭＯＳトランジスタＭＤ１のドレイン電圧とＭＯＳトランジスタＭＮ１のドレイン電圧の差分に対応する電圧をバイアス回路１の制御入力端子１Ｂに出力する差動増幅器３とを具備し、ＭＯＳトランジスタＭＤ１のドレイン電流と同じ電流をＭＯＳトランジスタＭＮ１に供給し、両ドレイン電圧が同一となるよう制御して、ＭＯＳトランジスタＭＮ１のゲート・ソース間の電圧を基準電圧Ｖrefとして出力する。【選択図】  図１
2006338434.tif 000002
【特許請求の範囲】
【請求項１】
ゲート、ソースおよびバックゲートを第１の電源端子に接続したデプレッション型の第１のＭＯＳトランジスタと、
ソースおよびバックゲートを前記第１の電源端子に接続しゲートおよびドレインを出力端子に接続した前記第１のＭＯＳトランジスタと同一極性のエンハンスメント型の第２のＭＯＳトランジスタと、
前記第１の電源端子とは異なる電圧の第２の電源端子に接続され、制御入力端子に入力する電圧に応じたバイアス電流を前記第１および前記第２のＭＯＳトランジスタのドレインに個別に供給するバイアス回路と、
前記第１のＭＯＳトランジスタのドレイン電圧と前記第２のＭＯＳトランジスタのドレイン電圧を２つの入力端子に入力しその差分に対応する電圧を出力端子から前記バイアス回路の前記制御入力端子に出力する差動増幅器とを具備し、
前記第１のＭＯＳトランジスタのドレイン電流と同じ電流を前記第２のＭＯＳトランジスタに供給し、前記第１のＭＯＳトランジスタのドレイン電圧と前記第２のＭＯＳトランジスタのドレイン電圧が同じになるよう制御して、前記前記第２のＭＯＳトランジスタのゲート・ソース間に現れる電圧を基準電圧として出力することを特徴とする基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路において、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの少なくとも一方のドレインと前記第１の電源端子との間にパッシブ素子又はアクティブ素子を接続したことを特徴とする基準電圧発生回路。
【請求項３】
請求項１又は２に記載の基準電圧発生回路において、
前記バイアス回路は、ドレインが前記第１のＭＯＳトランジスタのドレインに接続されソースが前記第２の電源端子に接続されゲートが前記差動増幅器の出力端子に接続され、且つ前記第１のＭＯＳトランジスタと反対極性のエンハンスメント型の第３のＭＯＳトランジスタと、ドレインが前記第２のＭＯＳトランジスタのドレインに接続されソースが前記第２の電源端子に接続されゲートが前記差動増幅器の出力端子に接続され、且つ前記第２のＭＯＳトランジスタと反対極性のエンハンスメント型の第４のＭＯＳトランジスタと、を具備することを特徴とする基準電圧発生回路。
【請求項４】
請求項３に記載の基準電圧発生回路において、
前記バイアス回路は、ドレインとゲートが前記差動増幅器の出力端子に接続され、ソースが前記第２の電源端子に接続され、且つ前記第１のＭＯＳトランジスタと反対極性のエンハンスメント型の第５のＭＯＳトランジスタを具備することを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を発生する基準電圧発生回路に関する。
【背景技術】
【０００２】
従来の基準電圧発生回路として、図６に示す回路が知られている（例えば、特許文献１の図１参照）。この基準電圧発生回路は高電位電源端子（ＶＤＤ）１１と接地端子（ＧＮＤ）１２との間に、デプレッション型のＮＭＯＳトランジスタＭＤ１１、ＭＤ１２、およびエンハンスメント型のＮＭＯＳトランジスタＭＮ１１を直列接続したもので、トランジスタＭＤ１１のゲートとソースは共通接続され、トランジスタＭＤ１２のゲートとソースおよびトランジスタＭＮ１１のゲートとドレインは出力端子１３に接続され、さらに、それらトランジスタＭＤ１１，ＭＤ１２、ＭＮ１１のバックゲートは接地端子１２に接続されている。
【０００３】
トランジスタＭＤ１１，ＭＤ１２はノーマリオンで基準電流源として動作し、トランジスタＭＮ１１にドレイン電流を供給する。これにより、トランジスタＭＮ１１のゲート・ソース間に電圧が発生して、これが基準電圧Ｖrefとして出力端子１３から出力する。また、この回路では、電源電圧ＶＤＤが変動しても、トランジスタＭＤ１１によってトランジスタＭＤ１２のドレイン電圧の変動が抑制され、電源電圧ＶＤＤの変動に対する出力基準電圧Ｖrefの安定化を図ることができる。
【０００４】
図７は別の従来の基準電圧発生回路の構成を示す回路図である（例えば、特許文献２参照）。この基準電圧発生回路は、カレントミラー接続されたエンハンスメント型のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、トランジスタＭＰ１１のドレインと接地端子２２と間に接続されたデプレッション型のＮＭＯＳトランジスタＭＤ１３と、トランジスタＭＰ１２のドレインと接地端子２２と間に接続されたエンハンスメント型のＮＭＯＳトランジスタＭＮ１２と、電源端子２１と接地端子２２との間に直列接続された抵抗Ｒ３、エンハンスメント型のＮＭＯＳトランジスタＭＮ１３および抵抗Ｒ４からなる。トランジスタＭＮ１３のゲートはトランジスタＭＰ１２，ＭＮ１２のドレインに、ソースと抵抗Ｒ４の共通接続点は第１の出力端子２３Ａに、ドレインと抵抗Ｒ３の共通接続点は第２の出力端子２３Ｂに、それぞれ接続されている。なお、全てのトランジスタのバックゲートはソースに接続されている。
【０００５】
トランジスタＭＤ１３はノーマリオンで基準電流源として動作し、トランジスタＭＰ１１，ＭＰ１２からなるカレントミラー回路の基準側電流源となる。トランジスタＭＮ１２のゲート電圧が低く、そのドレイン電流がトランジスタＭＰ１２のドレイン電流よりも少ないときは、トランジスタＭＮ１３のゲート電位が高くなり、そのソース電流が増大し、逆に、トランジスタＭＮ１２のゲート電圧が高く、そのドレイン電流がトランジスタＭＰ１２のドレイン電流よりも多いときは、トランジスタＭＮ１３のゲート電位が低くなり、そのソース電流が減少する。よって、トランジスタＭＰ１２のドレイン電流とトランジスタＭＮ１２のドレイン電流が等しくなるように、トランジスタＭＮ１２のゲート電圧が決まり、この電圧が第１の基準電圧Ｖref１として第１の出力端子２３Ａに出力する。このとき、第２の基準電圧Ｖref２はトランジスタＭＮ１３のドレイン電流と抵抗Ｒ３によって決まり、第２の出力端子２３Ｂから出力する。この回路では、以上のようにして、第１および第２の基準電圧Ｖref1、Ｖref2を得ることができる。また、温度特性の良好なデプレッション型のＭＯＳトランジスタの閾値電圧とエンハンスメント型のＭＯＳトランジスタの閾値電圧に基づいて基準出力電圧が決定できるので、温度変化に対してフラットな温度特性を得ることができる。
【特許文献１】特開平１１−１３５７３２号公報
【特許文献２】特許第３５１９９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、デプレッション型あるいはエンハンスメント型のＮＭＯＳトランジスタの飽和領域におけるドレイン電流IDは、次の式(1)で表される。
2006338434.tif 000003
2006338434.tif 000004
ここで、μＮはＮＭＯＳトランジスタのキャリア移動度、ＣOXはゲート酸化膜の単位面積当りの容量、Ｗはチャネル幅、Ｌはチャネル長、ＶGSはソースに対するゲート電圧、ＶTHN(0)はバックゲートバイアス無しのときの閾値電圧、λはチャネル長変調係数、γは基板バイアス効果係数、ＶSBは基板に対するソース電圧、ΦFはフィルミレベルである。
【０００７】
さて、図６に示した回路構成では、トランジスタＭＤ１１とＭＤ１２のソースが基準電圧Ｖref以上になるが、それらの基板バイアスは接地電位となるため、ソース電圧が基板電圧よりも高くなって、式(2)より、基板バイアスがゼロのときよりも、閾値電圧ＶTHNが高くなる。このように、閾値電圧ＶTHNが高くなると、ドレイン電流は式(1)より、基板バイアスがゼロのときよりも少なくなる。
【０００８】
このように、図６の回路構成は、基板バイアス効果が大きくなり、基準電流源であるトランジスタＭＤ１１，ＭＤ１２のドレイン電流が流れにくくなり、基準電圧Ｖrefを適正に得ることができなくなるという問題が生じる。
【０００９】
また、図７の回路構成では、基準電流源であるトランジスタＭＤ１３の基板はソースに接続されているので、上記のような基板バイアス効果の影響はない。しかし、トランジスタＭＰ１１，ＭＰ１２で構成されているカレントミラー回路において、トランジスタＭＰ１１はゲートとドレインを共通接続しているので、ドレイン・ソース間電圧は少しの電流変化に対してほぼ一定となるため、電源電圧ＶＤＤが変化したときは、トランジスタＭＤ１３におけるドレイン・ソース間電圧が変化し、式(1)より、チャネル長変調効果により、ドレイン電流が変化する。このため、カレントミラー回路での電流のミラーリングによりトランジスタＭＮ１２のドレイン電流も変化し、よって、基準電圧Ｖref1、Ｖref2も変動する。
【００１０】
このように、図７の回路構成では、トランジスタＭＤ１３のチャネル長変調効果によって、出力基準電圧Ｖref1、Ｖref2が電源電圧ＶＤＤの変動の影響を受けやすいという問題があった。
【００１１】
本発明の目的は、基準電流源となるデプレッション型のＭＯＳトランジスタが基板バイアス効果やチャネル長変調効果の影響を受けることがなく、さらに低電源電圧で動作して基準電圧を出力できるようにした基準電圧発生回路を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１にかかる発明の基準電圧発生回路は、ゲート、ソースおよびバックゲートを第１の電源端子に接続したデプレッション型の第１のＭＯＳトランジスタと、ソースおよびバックゲートを前記第１の電源端子に接続しゲートおよびドレインを出力端子に接続した前記第１のＭＯＳトランジスタと同一極性のエンハンスメント型の第２のＭＯＳトランジスタと、前記第１の電源端子とは異なる電圧の第２の電源端子に接続され、制御入力端子に入力する電圧に応じたバイアス電流を前記第１および前記第２のＭＯＳトランジスタのドレインに個別に供給するバイアス回路と、前記第１のＭＯＳトランジスタのドレイン電圧と前記第２のＭＯＳトランジスタのドレイン電圧を２つの入力端子に入力しその差分に対応する電圧を出力端子から前記バイアス回路の前記制御入力端子に出力する差動増幅器とを具備し、前記第１のＭＯＳトランジスタのドレイン電流と同じ電流を前記第２のＭＯＳトランジスタに供給し、前記第１のＭＯＳトランジスタのドレイン電圧と前記第２のＭＯＳトランジスタのドレイン電圧が同じになるよう制御して、前記前記第２のＭＯＳトランジスタのゲート・ソース間に現れる電圧を基準電圧として出力することを特徴とする。
【００１３】
請求項２にかかる発明は、請求項１に記載の基準電圧発生回路において、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの少なくとも一方のドレインと前記第１の電源端子との間にパッシブ素子又はアクティブ素子を接続したことを特徴とする。
【００１４】
請求項３にかかる発明は、請求項１又は２に記載の基準電圧発生回路において、前記バイアス回路は、ドレインが前記第１のＭＯＳトランジスタのドレインに接続されソースが前記第２の電源端子に接続されゲートが前記差動増幅器の出力端子に接続され、且つ前記第１のＭＯＳトランジスタと反対極性のエンハンスメント型の第３のＭＯＳトランジスタと、ドレインが前記第２のＭＯＳトランジスタのドレインに接続されソースが前記第２の電源端子に接続されゲートが前記差動増幅器の出力端子に接続され、且つ前記第２のＭＯＳトランジスタと反対極性のエンハンスメント型の第４のＭＯＳトランジスタと、を具備することを特徴とする。
【００１５】
請求項４にかかる発明は、請求項３に記載の基準電圧発生回路において、前記バイアス回路は、ドレインとゲートが前記差動増幅器の出力端子に接続され、ソースが前記第２の電源端子に接続され、且つ前記第１のＭＯＳトランジスタと反対極性のエンハンスメント型の第５のＭＯＳトランジスタを具備することを特徴とする。
【発明の効果】
【００１６】
請求項１にかかる発明によれば、デプレッション型の第１のＭＯＳトランジスタはバックゲートをソースに接続しているので、基板バイアス効果によりドレイン電流が減少するとはない。また、デプレッション型の第１のＭＯＳトランジスタのドレイン電圧はエンハンスメント型の第２のＭＯＳトランジスタのドレイン電圧、つまり基準電圧とほぼ同じで一定となるよう制御されるため、チャネル長変調効果がなくそのドレイン電流は電源電圧の変動による影響を受けない。よって、バイアス回路から第２のＭＯＳトランジスタへ流れるバイアス電流も、電源電圧変動に対する影響を排除することが可能となる。このようなことから、第１のＭＯＳトランジスタは基板バイアス効果およびチャネル長変調効果のない基準電流を発生するので、この基準電流に基づき、電源電圧の変動を受けない高精度な基準電圧を発生することが可能となるという利点がある。
【００１７】
請求項２にかかる発明によれば、差動増幅器は２つの入力端子の小信号的な動作点が一定となって安定したバイアス回路の制御が可能となり、安定性の良い基準電圧発生回路を構成できるという利点がある。
【００１８】
請求項３にかかる発明によれば、バイアス回路を第３および第４のＰＭＯＳトランジスタのみのシンプルな構成で実現でき、バイアス回路の出力電圧は第３および第４のＭＯＳトランジスタのドレイン電圧であるから、それらドレイン電圧と第２の電源端子の電圧との差分電圧を数１００ｍＶ程度まで小さくできるので、増幅器を低電源電圧動作可能な回路構成にすると低電源電圧で動作できる利点がある。
【００１９】
請求項４にかかる発明によれば、バイアス回路において第５のＭＯＳトランジスタを加えることにより、第３、第４および第５のＭＯＳトランジスタでカレントミラー回路が構成されるので、差動増幅器の動作によって第３、第４のＭＯＳトランジスタのゲート・ソース間電圧が大きくなりすぎ線形領域動作になることが回避され基準電圧回路動作の安定性を確保するという利点がある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の基準電圧発生回路の実施例について説明する。
【実施例１】
【００２１】
図１は実施例１の基準電圧発生回路の回路構成を示す図であり、請求項１にかかる発明の実施例である。図１において、１はバイアス回路であり、電源端子１Ａ、制御入力端子１Ｂ、および第１，第２のバイアス出力端子１Ｃ，１Ｄをもち、電源端子１Ａが高電位電源端子（ＶＤＤ）２に接続されている。３は非反転入力端子と反転入力端子をもち出力端子をバイアス回路１の制御入力端子１Ｂに接続した演算増幅器であり、差動増幅器から構成される。ＭＤ１はデプレッション型のＮＭＯＳトランジスタであって、ゲート、ソースおよびバックゲートが接地（ＧＮＤ）４に接続され、ドレインはバイアス回路１の第１のバイアス出力端子１Ｃと演算増幅器３の非反転入力端子に接続されている。ＭＮ１はエンハンスメント型のＭＯＳトランジスタであって、ソースとバックゲートが接地４に接続され、ドレインとゲートが出力端子５、演算増幅器３の反転入力端子、およびバイアス回路１の第２のバイアス出力端子１Ｄに接続されている。
【００２２】
バイアス回路１は、その動作の一例として、制御入力端子１Ｂに入力する電圧に応じて、第１のバイアス出力端子１Ｃと第２のバイアス出力端子１Ｄから、同じ値のバイアス電流Ｉbiasを出力するが、そのバイアス電流Ibiasは制御入力端子１Ｂの電圧が低くなると増加し、高くなると減少する。トランジスタＭＤ１は基準電流源として動作し、ドレイン電流ＩMD1を流す。
【００２３】
さて、バイアス回路１の第１のバイアス出力端子１Ｃから出力するバイアス電流IbiasがトランジスタＭＤ１のドレイン電流ＩMD1より少ない場合、トランジスタＭＮ１はダイオード接続しているので、そのトランジスタＭＮ１のドレイン電流ＩMN1変化してもドレイン電圧ＶMN1は僅かに変化するだけでほぼ一定電圧となる。このため、トランジスタＭＤ１のドレイン電圧ＶMD1はトランジスタＭＮ１のドレイン電圧ＶMN1より低くなり、演算増幅器３の反転入力電圧より非反転入力電圧のほうが低くなるので、演算増幅器３の出力電圧、すなわちバイアス回路１の制御入力端子１Ｂの電圧は低くなり、バイアス電流Ibiasが増える。
【００２４】
逆に、バイアス電流Ibiasがドレイン電流ＩMD1より多い場合には、トランジスタＭＤ１のドレイン電圧ＶMD1はトランジスタＭＮ１のドレイン電圧ＶMN1より高くなり、演算増幅器３の動作によりバイアス回路１の制御入力端子１Ｂの電圧が高くなって、バイアス電流Ibiasは減少する。
【００２５】
以上のような動作が小信号的に行われることにより、バイアス電流IbiasがトランジスタＭＤ１のドレイン電流ＩMD1と等しくなるよう動作し、この結果、トランジスタＭＮ１のドレイン電流ＩMN1がトランジスタＭＤ１のドレイン電流ＩMD1と等しくなり、トランジスタＭＮ１のドレイン電圧ＶMN1がトランジスタＭＤ１のドレイン電圧ＶMD1と等しくなり、基準電圧Ｖrefとして出力端子５から出力する。このとき、トランジスタＭＤ１のバックゲートはソースと接続されているので、基板バイアス効果は無く、トランジスタＭＤ１に電流が流れにくくなることは無い。また、トランジスタＭＤ１のドレイン電圧ＶMD1はダイオード接続のトランジスタＭＮ１のドレイン電圧ＶMN1と等しくなるので、基準電圧Ｖrefは電源電圧ＶＤＤの変動の影響を受けることは無い。
【００２６】
このときの基準電圧Ｖrefについて説明する。トランジスタＭＮ１のドレイン電流ＩMN1は次のように表せる。
2006338434.tif 000005
また、トランジスタＭＤ１のドレイン電流ＩMD1は次のように表せる。
2006338434.tif 000006
2006338434.tif 000007
よって、上記式(3)と(5)より基準電圧Ｖrefは次のようになる。
2006338434.tif 000008
ここで、ＶTEN、μEN、（Ｗ／Ｌ）MN1は、トランジスタＭＮ１のそれぞれ閾値電圧、キャリア移動度、サイズであり、ＶTDN、μDN、（Ｗ／Ｌ）MD1は、トランジスタＭＤ１のそれぞれ閾値電圧、キャリア移動度、サイズであり、ＶTDN＜０である。
【００２７】
上記式(7)より、基準電圧ＶrefはほぼトランジスタＭＮ１の閾値電圧とトランジスタＭＤ１の閾値電圧の和になる。そして、式(7)の基準電圧Ｖrefを温度Ｔに関して偏微分して得られる偏微分係数ｄＶref／ｄＴが０となるように、ＫD／ＫEの値を適宜調整することによって、温度特性の小さい基準電圧Ｖrefを発生することができる。
【実施例２】
【００２８】
図２は実施例２の基準電圧発生回路の回路構成を示す図であり、請求項２にかかる発明の実施例である。ここでは、図１の回路構成に、トランジスタＭＤ１のドレインと接地間に抵抗Ｒ１を接続し、トランジスタＭＮ１のドレインと接地間に抵抗Ｒ２を接続した回路構成とした。トランジスタＭＤ１のドレイン電流とトランジスタＭＮ１のドレイン電流を等しくするためには、抵抗Ｒ１とＲ２を同じ値に設定することが望ましい。
【００２９】
バイアス回路１の第１バイアス出力端子１Ｃおよび第２のバイアス出力端子１Ｄの出力抵抗をｒbiasとすると、トランジスタＭＤ１のドレインから見た出力抵抗ｒ1、トランジスタＭＮ１のドレインから見た出力抵抗ｒ2は、次のように表すことができる。トランジスタＭＤ１のドレイン出力抵抗をｒdd1、トランジスタＭＮ１のドレイン出力抵抗を１／ｇmn1とする。
2006338434.tif 000009
2006338434.tif 000010
ここで、Ｒ１＝Ｒ２である。抵抗Ｒ１をＲ１＜＜ｒbias、Ｒ１＜＜ｒdd1となるように設定すると、上記式(8)は、
2006338434.tif 000011
となる。バイアス回路１の出力抵抗ｒbiasがトランジスタＭＮ１の出力抵抗１／ｇｍ1より大きい場合、つまり、ｒbias＞＞１／ｇｍ1の場合には、上記式(9)は、
2006338434.tif 000012
となる。
【００３０】
出力抵抗ｒ1はトランジスタＭＤ１側の演算増幅器３とバイアス回路１の系での利得に効いてくるので、抵抗Ｒ１を接続して出力抵抗ｒ1の値を下げることによって回路の安定性を高めることができる。もう少し簡単に説明すると、トランジスタＭＤ１のドレイン電流ＩMD1が小信号的にΔＩMD1だけ変化すると、トランジスタＭＤ１のドレイン電圧変化分ΔＶ1は、
2006338434.tif 000013
となるので、出力抵抗ｒ1を小さくすることによりドレイン電圧変化△Ｖ1を小さくすることができる。つまり、抵抗Ｒ１を加えることによりトランジスタＭＤ１のドレインにおける動作点の安定度が高まるのである。なお、トランジスタＭＮ１側では、バイアス回路１の出力抵抗ｒbiasが、ｒbias＞＞１／ｇｍ1であると、出力抵抗ｒ2は上記式(11)のようになり、値は低くなるので、トランジスタＭＮ１のドレイン電圧の小信号的な変動は小さい。
【００３１】
図２の回路構成では抵抗Ｒ１と抵抗Ｒ２を接続したが、回路動作を安定させる目的であれば、抵抗（パッシブ素子）の代わりにコンデンサなどのパッシブ素子やダイオードなどのアクティブ素子を接続してもよく、また基準電圧Ｖrefの出力に影響を及ぼさなければトランジスタＭＤ１またはＭＮ１のどちらか片方のドレインと接地との間にコンデンサなどのパッシブ素子やダイオードなどのアクティブ素子を接続しても構わない。
【実施例３】
【００３２】
図３は実施例３の基準電圧発生回路の回路構成を示す図であり、図２におけるバイアス回路１の具体的な内部回路の構成を示したものである。バイアス回路１は、ソースとバックゲートを電源端子１Ａに接続した２つのエンハンスメント型のＰＭＯＳトランジスタＭＰ１，ＭＰ２からなり、該トランジスタＭＰ１，ＭＰ２の各ドレインは第１，第２のバイアス出力端子１Ｃ，１Ｄに接続し、ゲートは制御入力端子１Ｂに共通接続している。
【００３３】
このバイアス回路１は、演算増幅器３の出力電圧が下がるとトランジスタＭＰ１，ＭＰ２のドレイン電流が増え、演算増幅器の出力電圧が上がると減るので、図１の実施例１で説明した動作と同じ動作となる。トランジスタＭＰ１，ＭＰ２においてドレイン電流を等しくするには、トランジスタサイズ（形状）を同一にすればよい。また、第１のバイアス出力端子１Ｃと第２のバイアス出力端子１Ｄの出力電圧については、電源電圧ＶＤＤよりトランジスタＭＰ１，ＭＰ２の最小飽和電圧分だけ下がった電圧が限度になり、最小飽和電圧は数１００ｍＶ程度であることから、低い電源電圧ＶＤＤでの動作が可能となる。トランジスタＭＰ１，ＭＰ２のチャネル長変調効果を改善するため、トランジスタＭＰ１，ＭＰ２はそれぞれカスコード構成にすることもできる。
【実施例４】
【００３４】
図４は実施例４の基準電圧発生回路の回路構成を示す図であり、図３におけるバイアス回路１に対して、ソースとバックゲートを電源端子１Ａに接続し、ゲートとドレインをトランジスタＭＰ１，ＭＰ２のゲートに接続したエンハンスメント型のＰＭＯＳトランジスタＭＰ３を追加した構成である。トランジスタＭＰ３とトランジスタＭＰ１，ＭＰ２はカレントミラー回路を構成し、演算増幅器４の出力電流により第１および第２のバイアス出力端子１Ｃ，１Ｄに流れるバイアス電流が制御され動作となる。このようにすることにより、トランジスタＭＰ１，ＭＰ２のゲート電圧はトランジスタＭＰ３のソース・ドレイン間電圧で制限され、基準電圧発生回路の動作安定性が高められる。
【実施例５】
【００３５】
図５は実施例１〜４の回路構成を組み合わせた基準電圧発生回路の具体的な回路構成を示す図である。演算増幅器３は、エンハンスメント型のＰＭＯＳトランジスタＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７とエンハンスメント型のＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４と位相補償コンデンサＣｃで構成される。エンハンスメント型のＰＭＯＳトランジスタＭＰ８はトランジスタＭＰ６，ＭＰ７とカレントミラー回路を構成し、電流源６の電流Ｉａをバイアス電流として演算増幅器３に供給している。
【００３６】
なお、図５に示した演算増幅器は基本的な回路であり一例であって、他に様々回路構成の演算増幅器を使用可能である。また、図５の演算増幅器のトランジスタＰＭ４，ＭＰ５，ＭＰ７，ＭＮ２，ＭＮ３の部分のみで構成したしたような差動増幅器の出力を、トランジスタＭＰ１，ＭＰ２のゲートに接続した構成にしてもよい。
【実施例６】
【００３７】
以上、実施例１〜５について説明したが、デプレッション型のＮＭＯＳトランジスタをデプレッション型のＰＭＯＳトランジスタに、エンハンスメント型のＰＭＯＳトランジスタをエンハンスメント型のＮＭＯＳトランジスタに、エンハンスメント型のＮＭＯＳトランジスタをエンハンスメント型のＰＭＯＳトランジスタに、それぞれ置き換えるなど、回路構成は同じでトランジスタの極性を入れ替え、電源の極性を入れ替えても同じ動作が行われることは明白である。
【図面の簡単な説明】
【００３８】
【図１】実施例１の基準電圧発生回路の回路図である。
【図２】実施例２の基準電圧発生回路の回路図である。
【図３】実施例３の基準電圧発生回路の回路図である。
【図４】実施例４の基準電圧発生回路の回路図である。
【図５】実施例５の基準電圧発生回路の回路図である。
【図６】従来の基準電圧発生回路の回路図である。
【図７】従来の別の基準電圧発生回路の回路図である。
【符号の説明】
【００３９】
１：バイアス回路、１Ａ：電源端子、１Ｂ：制御入力端子、１Ｃ，１Ｄ：バイアス出力端子
２：高電位電源端子
３：演算増幅器
４：接地
５：出力端子
６：電流源
【図１】
2006338434.tif 000014
【図２】
2006338434.tif 000015
【図３】
2006338434.tif 000016
【図４】
2006338434.tif 000017
【図５】
2006338434.tif 000018
【図６】
2006338434.tif 000019
【図７】
2006338434.tif 000020