(57)【要約】【課題】エッチング停止絶縁膜のエッチング時のアタックによる隙間が原因で生じるキャパシタの漏れ電流ソースを除去できる半導体メモリ装置の製造方法を提供すること。【解決手段】基板上に層間絶縁膜（５２）を形成するステップと、ストレージノードコンタクトホールの側壁にストレージノードコンタクトスペーサ（５３）を形成するステップと、ストレージノードコンタクトホール内にストレージノードコンタクトプラグ（５４）を形成するステップと、コンタクトスペーサ（５３）の上部が露出されるようにコンタクトプラグ（５４）の表面をリセスするステップと、全面にエッチング停止絶縁膜（５５）を形成するステップと、絶縁膜（５５）をエッチングし、コンタクトプラグ（５４）及びコンタクトスペーサ（５３）を開放させるトレンチホール（５７）を形成するステップと、下部電極（５９）、誘電膜（６０）及び上部電極（６１）を形成するステップとを含む。【選択図】図２Ｅ
2006191056.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、
前記ストレージノードコンタクトホールの側壁にストレージノードコンタクトスペーサを形成するステップと、
前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるストレージノードコンタクトプラグを形成するステップと、
前記ストレージノードコンタクトスペーサの上部が露出されるように前記ストレージノードコンタクトプラグの表面を一定の深さだけリセスするステップと、
リセスされた前記ストレージノードコンタクトプラグを含む全面にエッチング停止絶縁膜を形成するステップと、
前記エッチング停止絶縁膜をエッチングし、前記ストレージノードコンタクトプラグとストレージノードコンタクトスペーサとを少なくとも一部開放させるトレンチホールを形成するステップと、
前記トレンチホールの内部に下部電極を形成するステップと、
前記下部電極上に誘電膜及び上部電極を順に形成するステップと
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項２】
前記ストレージノードコンタクトプラグを一定の深さにリセスする前記ステップが、前記ストレージノードコンタクトプラグだけ選択的にエッチングし、前記層間絶縁膜及び前記ストレージノードコンタクトスペーサに対しては、高いエッチング選択比を有するガスを用いて行うステップであることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項３】
前記ストレージノードコンタクトプラグを、ポリシリコン膜によって形成し、
前記リセスステップ時に塩素系ガスを用いることを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項４】
前記塩素系ガスが、Ｃｌ２またはＢＣｌ３であることを特徴とする請求項３に記載の半導体メモリ装置の製造方法。
【請求項５】
前記ストレージノードコンタクトプラグのリセスされる深さが、５００Å〜１０００Åの範囲の値であることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項６】
半導体基板上にストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、
前記ストレージノードコンタクトホールの側壁に窒化膜系ストレージノードコンタクトスペーサを形成するステップと、
前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるポリシリコン系ストレージノードコンタクトプラグを形成するステップと、
前記ストレージノードコンタクトスペーサのトップ領域が露出されるように前記ストレージノードコンタクトプラグの表面を一定の深さだけリセスするステップと、
リセスされた前記ストレージノードコンタクトプラグを含む全面に窒化膜系エッチング停止絶縁膜及び酸化膜系ストレージノード用絶縁膜を積層するステップと、
前記ストレージノード用絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させるトレンチホールを形成するステップと、
前記トレンチホールの内部に下部電極を形成するステップと、
前記下部電極上に誘電膜及び上部電極を順に形成するステップと
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項７】
前記ストレージノードコンタクトプラグを一定の深さだけリセスする前記ステップが、前記ストレージノードコンタクトプラグだけ選択的にエッチングし、前記層間絶縁膜及び前記ストレージノードコンタクトスペーサに対しては、高いエッチング選択比を有するエッチングガスを用いて行うステップであることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【請求項８】
前記ストレージノードコンタクトプラグを一定の深さだけリセスさせるストレージノード用絶縁膜ステップにおいて、前記エッチングガスが、塩素系ガスであることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
【請求項９】
前記塩素系ガスが、Ｃｌ２またはＢＣｌ３であることを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１０】
前記ストレージノードコンタクトプラグのリセスされる深さが、５００Å〜１０００Åの範囲の値であることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に、半導体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置の最小線幅が減少し、集積度が増大し、キャパシタが形成される面積も次第に狭くなってきている。このように、キャパシタが形成される面積が狭くなってもセル内のキャパシタは、セル当り最小限要求される高いキャパシタンスを確保しなければならない。
【０００３】
このように、狭い面積領域に高いキャパシタンスを有するキャパシタを形成するために、シリコン酸化膜（ε＝３.８）、窒化膜（ε＝７）の代わりに、Ｔａ２Ｏ５、Ａｌ２Ｏ３またはＨｆＯ２のような高い誘電率を有する物質を誘電体膜として用いる方法、下部電極の面積を効果的に増大させるために、下部電極をシリンダ（cylinder）型、コンケーブ（concave）型などに立体化するか、または下部電極の表面にＭＰＳ（Meta stable-Poly Silicon）を成長させ、下部電極の有効表面的を１.７〜２倍程度増大させる方法、下部電極及び上部電極を全て金属膜で形成する方法（Metal Insulator Metal；MIM）などが提案された。
【０００４】
現在、１２８Ｍ以上の集積度を有するＤＲＡＭおいて、通常のＭＩＭコンケーブＴｉＮ下部電極を有するキャパシタを有する半導体メモリ装置の製造方法は以下の通りである。
【０００５】
図１Ａ及び図１Ｂは、従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
【０００６】
図１Ａに示しているように、半導体基板１１上部に層間絶縁膜１２を形成した後、層間絶縁膜１２をエッチングして半導体基板１１の表面を開放させるストレージノードコンタクトホール（図示せず）を形成する。
【０００７】
次いで、ストレージノードコンタクトホールの側壁に接するストレージノードコンタクトスペーサ１４を形成した後、ストレージノードコンタクトスペーサ１４が形成されたストレージノードコンタクトホールの内部に、ストレージノードコンタクトプラグ１３を埋め込む。ここで、ストレージノードコンタクトスペーサ１４としてシリコン窒化膜を形成し、ストレージノードコンタクトプラグ１３は、ポリシリコンで形成する。
【０００８】
次いで、ストレージノードコンタクトプラグ１３を含む層間絶縁膜１２上に、エッチング停止絶縁膜１５を形成した後、エッチング停止絶縁膜１５上にストレージノード用絶縁膜１６を形成する。ここで、エッチング停止絶縁膜１５としてシリコン窒化膜を形成し、ストレージノード用絶縁膜１６としてシリコン酸化膜系酸化膜を形成する。
【０００９】
次いで、ストレージノード用絶縁膜１６とエッチング停止絶縁膜１５とを順にドライエッチングし、ストレージノードコンタクトプラグ１３上部を開放させるトレンチホール（Trench hole）１７を形成する。
【００１０】
図１Ｂに示しているように、ＴｉＮ下部電極を形成するにあたり、ＴｉＮ下部電極を形成するためには、バリアメタル（Barrier metal）形成が必須であるので、このために、トレンチホール１７を含む全面にＰＶＤまたはＣＶＤ法でチタニウム（Ｔｉ）を蒸着した後、アニール（Anneal）によってバリアメタルであるＴｉＳｉｘ１８を形成する。その後、未反応チタニウムは、ウェットエッチングによって除去する。
【００１１】
上述のように、バリアメタルであるＴｉＳｉｘ１８を形成することによって、ストレージノードコンタクトプラグ１３と、後続して形成されるＴｉＮ下部電極が接触する面の抵抗値を低くする。
【００１２】
バリアメタルであるＴｉＳｉｘ１８を形成した後、トレンチホール１７を含む全面にＴｉＮを蒸着し、ストレージノード用絶縁膜１６上部のＴｉＮを選択的に除去してトレンチホール１７内部でストレージノードコンタクトプラグ１３と接続されるＴｉＮ下部電極１９を形成する。
【００１３】
次いで、ＴｉＮ下部電極１９上に、誘電膜２０とＴｉＮ上部電極２１とを順次形成してキャパシタを完成する。
【００１４】
しかし、従来の技術はトレンチホール１７形成時、エッチング停止絶縁膜１５として形成したシリコン窒化膜をエッチングする過程において、ストレージノードコンタクトプラグ１３とＴｉＮ下部電極１９との間のオーバレイによってエッチング停止絶縁膜１５と同様にシリコン窒化膜から形成したストレージノードコンタクトスペーサ１４がオーバエッチングされるストレージノードコンタクトスペーサアタックが発生する。このようなストレージノードコンタクトスペーサアタックによって、ストレージノードコンタクトプラグ１３の周辺で、ストレージノードコンタクトスペーサ１４だけさらに過度にエッチングされ、（１０００Å〜１５００Å）隙間（Crevasse、図１Ａの「２２」で示す）が発生する。
【００１５】
上述の隙間２２が発生した状態で、ステップカバレッジ（Step coverage）が５０％程度であるＴｉＮ蒸着及びエッチングによってＴｉＮ下部電極１９が形成され、誘電膜２０及びＴｉＮ上部電極２１が形成される。この時、ＴｉＮ上部電極２１として用いられたＴｉＮを蒸着する時に空間が塞がるか（「２３」で示す）、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されず、誘電膜２０とＴｉＮ上部電極２１とに尖部２４が発生する。
【００１６】
また、ＴｉＮ上部電極２１として用いられたＴｉＮを蒸着する時に空間が塞がるか、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されず、キャパシタの構造的な欠陥を生じてキャパシタの漏れ電流ソースとして作用することによって、キャパシタ漏れ電流の特性が劣化するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、エッチング停止絶縁膜のエッチング時のストレージノードコンタクトスペーサアタックによる隙間が原因で生成されるキャパシタの漏れ電流ソースを除去できる半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の第１の半導体メモリ装置の製造方法は、半導体基板上にストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁にストレージノードコンタクトスペーサを形成するステップと、前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトスペーサの上部が露出されるように前記ストレージノードコンタクトプラグの表面を一定の深さだけリセスするステップと、リセスされた前記ストレージノードコンタクトプラグを含む全面にエッチング停止絶縁膜を形成するステップと、前記エッチング停止絶縁膜をエッチングし、前記ストレージノードコンタクトプラグとストレージノードコンタクトスペーサとを少なくとも一部開放させるトレンチホールを形成するステップと、前記トレンチホールの内部に下部電極を形成するステップと、前記下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴としている。
【００１９】
また、本発明の第２の半導体メモリ装置の製造方法は、半導体基板上にストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁に窒化膜系ストレージノードコンタクトスペーサを形成するステップと、前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるポリシリコン系ストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトスペーサのトップ領域が露出されるように前記ストレージノードコンタクトプラグの表面を一定の深さだけリセスするステップと、リセスされた前記ストレージノードコンタクトプラグを含む全面に窒化膜系エッチング停止絶縁膜及び酸化膜系ストレージノード用絶縁膜を積層するステップと、前記ストレージノード用絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させるトレンチホールを形成するステップと、前記トレンチホールの内部に下部電極を形成するステップと、前記下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴としている。
【発明の効果】
【００２０】
本発明によれば、層間絶縁膜のリセスと、ストレージノードコンタクトスペーサアタックに対して脆弱な領域に厚くエッチング停止絶縁膜を形成し、エッチング停止絶縁膜のエッチング中に発生するストレージノードコンタクトプラグの周辺のストレージノードコンタクトスペーサアタックを最小化することによって、漏れ電流ソースを除去してキャパシタの収率を向上させることができる。
【００２１】
このように、漏れ電流ソースを除去することによって、パターンの微細化に対応可能なデザインルールを確保し、工程マージンを極大化させることができる効果が得られる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００２３】
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体メモリ装置の製造方法の各工程を示す断面図である。
【００２４】
図２Ａに示しているように、半導体基板５１上部に層間絶縁膜５２を形成する。この時、図示していないが、層間絶縁膜５２形成前には周知のように、トランジスタ及びビットラインなどの様々な素子が形成され、これによって層間絶縁膜５２は多層構造の層間絶縁膜である場合がある。
【００２５】
次いで、層間絶縁膜５２上に感光膜を用いたコンタクトマスク（図示せず）を形成した後、コンタクトマスクをエッチングバリアとして層間絶縁膜５２をエッチングし、半導体基板５１の表面を開放させるストレージノードコンタクトホール（図示せず）を形成する。この時、ストレージノードコンタクトホールが開放される半導体基板５１部分はソース/ドレイン接合であり得る。
【００２６】
次いで、ストレージノードコンタクトホールの側壁に接するストレージノードコンタクトスペーサ５３を形成する。この時、ストレージノードコンタクトスペーサ５３は、ストレージノードコンタクトホールを含む全面にシリコン窒化膜Ｓｉ３Ｎ４を蒸着した後、半導体基板５１の表面が露出するようにエッチバックし、側壁形状に形成したものである。
【００２７】
次いで、ストレージノードコンタクトスペーサ５３が形成されたストレージノードコンタクトホールの内部に、ストレージノードコンタクトプラグ５４を埋め込む。この時、ストレージノードコンタクトプラグ５４は、ストレージノードコンタクトスペーサ５３が形成されたストレージノードコンタクトホールを満たすまで全面にポリシリコン膜を蒸着した後、ＴＣＭＲ（Touch Chemical Mechanical Polishing）によってポリシリコン膜を一部研磨し、これに続いて全面ドライエッチングを行って形成する。
【００２８】
次に、図２Ｂに示しているように、ストレージノードコンタクトプラグ５４を一定の深さだけリセスさせるリセス処理を行う。
【００２９】
この時、リセス処理は、層間絶縁膜５２及びストレージノードコンタクトスペーサ５３に比べて、ストレージノードコンタクトプラグ５４を選択的により速くエッチングできるドライエッチングで行う。
【００３０】
例えば、ストレージノードコンタクトプラグ５４のリセス処理は、ストレージノードコンタクトプラグ５４として用いられたポリシリコン膜が、層間絶縁膜５２として用いられた酸化膜及びストレージノードコンタクトスペーサ５３として用いられた窒化膜よりもさらに速くエッチングされるように塩素系ガスを用いたドライエッチングで行う。好ましくは、ドライエッチング時に用いる塩素系ガスは、Ｃｌ２またはＢＣｌ３であり、ストレージノードコンタクトホールのトップ部分からリセスされるストレージノードコンタクトプラグ５４の深さＤは、５００Å〜１０００Åの範囲である。
【００３１】
上述のように、本発明は、塩素系ガスを用いたドライエッチングによって、ストレージノードコンタクトプラグ５４として用いられたポリシリコン膜をリセスする時、ポリシリコン膜のエッチング速度が、層間絶縁膜５２及びストレージノードコンタクトスペーサ５３として用いられた酸化膜及び窒化膜よりも２倍以上速いエッチング速度を有さなければならない。従って、主に酸化膜を速くエッチングすることが知られているフッ素系ガス（Ｃ２Ｆ６、ＣＦ４など）を用いる代わりに、酸化膜に対して高いエッチング選択比を有する塩素系ガスを用いてドライエッチングを行うことによって、ストレージノードコンタクトプラグ５４だけ選択的にリセスできる。
【００３２】
上述のように、ストレージノードコンタクトプラグ５４をリセスした結果を説明すると、ストレージノードコンタクトスペーサ５３のトップ領域とリセスされるストレージノードコンタクトプラグ５４の表面との間に、リセスの深さＤ程度の段差が発生し、ストレージノードコンタクトスペーサ５３の上部表面がストレージノードコンタクトプラグ５４に比べて高い位置に位置するため、ストレージノードコンタクトスペーサ５３のトップ領域のコーナ（角）が一定の厚さで有して露出される。
【００３３】
次に、図２Ｃに示しているように、リセスされるストレージノードコンタクトプラグ５４を含む全面にエッチング停止絶縁膜５５を形成する。この時、エッチング停止絶縁膜５５としてシリコン窒化膜（Ｓｉ３Ｎ４）を形成するが、ストレージノードコンタクトスペーサトップ領域では、スロープ形状を有し、ストレージノードコンタクトスペーサのトップ領域でリセスされたストレージノードコンタクトプラグ５４の方向へ行く程その厚さが薄くなる。
【００３４】
上述のように、エッチング停止絶縁膜５５を形成した結果を詳細に説明すると、エッチング停止絶縁膜５５が形成される下部構造物が、平坦な構造を有さずリセス工程によって高さが互いに異なる構造を有するため、エッチング停止絶縁膜５５と、ストレージノードコンタクトスペーサ５３として用いられたシリコン窒化膜の厚さとが下部構造物毎に異なる。
【００３５】
以下、シリコン窒化膜の下部構造物による厚さの差を説明するためにリセスされる層間絶縁膜５２上部でのシリコン窒化膜の厚さを「Ｗ１」と仮定し、ストレージノードコンタクトプラグ５４表面上部でのシリコン窒化膜の厚さを「Ｗ２」と仮定し、ストレージノードコンタクトスペーサ５３のトップ領域でのシリコン窒化膜の厚さ（リセスされたストレージノードコンタクトプラグの表面からストレージノードコンタクトスペーサを含むエッチング停止絶縁膜までのシリコン窒化膜の厚さ）を「Ｗ３」と仮定する。
【００３６】
前記シリコン窒化膜の下部構造物毎の厚さにおいて、Ｗ１、Ｗ２は同一で、Ｗ３はＷ１とＷ２とに比べてさらに厚い。このように、Ｗ３がさらに厚い理由はストレージノードコンタクトプラグ５４のリセスによってストレージノードコンタクトスペーサ５３のトップ領域が露出されるためであり、露出されたストレージノードコンタクトスペーサ５３のトップ領域の厚さと同じ分のシリコン窒化膜の厚さが増加したものである。
【００３７】
上述のように、後続のエッチング停止絶縁膜５５のドライエッチング時に、ストレージノードコンタクトスペーサアタックに最も脆弱な領域であるストレージノードコンタクトスペーサ５３のトップ領域で、シリコン窒化膜の厚さを最も厚く形成し、後続のドライエッチング時に、エッチングによって除去される量を最小化させることができる。
【００３８】
次に、図２Ｄに示しているように、エッチング停止絶縁膜５５上にストレージノード用絶縁膜５６を形成する。この時、ストレージノード用絶縁膜５６は、ＢＰＳＧ、ＵＳＧ、ＨＤＰ及びＴＥＯＳの中から選択される何れかで形成する。
【００３９】
次いで、ストレージノード用絶縁膜５６とエッチング停止絶縁膜５５とを順にドライエッチングし、少なくともストレージノードコンタクトプラグ５４の上部を開放させるトレンチホール（Trench hole）５７を形成する。
【００４０】
この時、エッチング停止絶縁膜５５のドライエッチングは、酸化膜エッチング装備（Oxide etcher）でシリコン窒化膜をエッチングできるＣｘＦｙ及びＯ２の混合ガスまたはＣＨｘＦｙ及びＯ２の混合ガスを用いて行う。
【００４１】
上述のようなトレンチホール５７の形成のためのドライエッチング特に、エッチング停止絶縁膜５５をエッチングする途中に、ストレージノードコンタクトプラグ５４表面を完全に開放させるようにオーバエッチングを伴うが、この時、ストレージノードコンタクトスペーサアタックによってストレージノードコンタクトスペーサ５３のエッチング損失が発生し得る。しかし、本発明は、ストレージノードコンタクトスペーサアタックに最も脆弱な領域であるストレージノードコンタクトスペーサ５３のトップ領域で予めシリコン窒化膜の厚さを非常に厚く形成しているため、ストレージノードコンタクトスペーサアタックの程度を最小化できる。
【００４２】
トレンチホール５７の開放時、エッチングされるシリコン窒化膜のエッチング量を一例に説明すると、ストレージノードコンタクトプラグ５４表面上部と層間絶縁膜５２表面上部とでエッチングされるシリコン窒化膜のエッチング量は、エッチング停止絶縁膜５５の厚さ（図２ＣのＷ１、Ｗ２）に限定されるが、ストレージノードコンタクトプラグ５４周辺のストレージノードコンタクトスペーサ５３では、エッチング停止絶縁膜５５の厚さとストレージノードコンタクトスペーサ５３の露出されたトップ領域とであり、非常に厚い。
【００４３】
したがって、ストレージノードコンタクトスペーサアタックに脆弱な部分において、リセスの深さと同じだけ窒化膜の厚さが増大して非常に厚いため、エッチング停止絶縁膜５５のエッチング時に、ストレージノードコンタクトプラグ５４表面が露出するまでエッチングを行ってもストレージノードコンタクトスペーサ５３はオーバエッチングされない。
【００４４】
本発明のように、層間絶縁膜５２表面を一定の深さにリセスさせ、ストレージノードコンタクトスペーサアタックに脆弱な部分の窒化膜の厚さを非常に厚く形成することによって、トレンチホール５７を開放するためのエッチング停止絶縁膜５５のドライエッチング時に、ストレージノードコンタクトスペーサ５３として用いられた窒化膜のオーバエッチングによって生じる隙間を防止して、平坦な構造を得ることができる。
【００４５】
次に、図２Ｅに示しているように、ＴｉＮ下部電極を形成するにあたり、バリアメタル５８を形成する。例えば、トレンチホール５７を含む全面にＰＶＤまたはＣＶＤ法でチタニウム（Ｔｉ）を蒸着した後、アニールを行ってチタニウムシリサイドＴｉＳｉｘを形成し、その後、未反応のチタニウムは、ウェットエッチングによって除去する。ここで、バリアメタル５８であるチタニウムシリサイドは、ストレージノードコンタクトプラグ５４として用いられたポリシリコンのシリコン（Ｓｉ）とチタニウム（Ｔｉ）とが反応して形成されたものであり、ストレージノードコンタクトプラグ５４周辺の層間絶縁膜５２やストレージノードコンタクトスペーサ５３では、チタニウムシリサイドが形成されない。
【００４６】
上述のように、バリアメタル５８であるチタニウムシリサイドを形成すると、ストレージノードコンタクトプラグ５４と、後続して形成されるＴｉＮ下部電極が接触する面の抵抗値を低くする。
【００４７】
次いで、下部電極分離（Storage node isolation）工程を行って、トレンチホール５７の内部にストレージノードコンタクトプラグ５４と接続するＴｉＮ下部電極５９を形成する。
【００４８】
ＴｉＮ下部電極５９を形成するための下部電極分離工程は、トレンチホール５７を含むストレージノード用絶縁膜５６上に、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いてＴｉＮを蒸着し、トレンチホール５７を除外したストレージノード用絶縁膜５６の表面上部に形成されたＴｉＮを化学的機械的研磨（ＣＭＰ）またはエッチバックで除去してＴｉＮ下部電極５９を形成するものである。
【００４９】
ここで、化学的機械的研磨またはエッチバック時に研磨材やエッチングされた粒子などのパーティクルが、ＴｉＮ下部電極５９の内部に付着する虞があるため、ステップカバレッジ特性が良い感光膜でトレンチホール５７の内部を全て満たした後、ストレージノード用絶縁膜５６の表面が露出されるまでＴｉＮを化学的機械的研磨またはエッチバックを行い、感光膜をアッシング（ashing）して除去するのが望ましい。
【００５０】
次いで、ＴｉＮ下部電極５９上に誘電膜６０とＴｉＮ上部電極６１とを順次形成してキャパシタを完成する。
【００５１】
この時、誘電膜６０はＯＮＯ、ＨＦＯ２、Ａｌ２Ｏ３及びＴａ２Ｏ５からなる群の中から選択された物質で形成され、トレンチホール５７の底部分が平坦になった状態であるため、ステップカバレッジに敏感でない蒸着法を用いてもよい。また、ＴｉＮ上部電極６１は、ステップカバレッジに敏感でない蒸着法を用いてもよいが、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いて形成する。
【００５２】
上述のように、誘電膜６０とＴｉＮ上部電極６１との形成時に、ストレージノードコンタクトプラグ５４の周辺が、平らな構造となるようにしたので、ＴｉＮ上部電極６１として用いられたＴｉＮを蒸着する時に空間が塞がらず、誘電膜６０とＴｉＮ上部電極６１とに尖部が発生しない。
【００５３】
上述の実施の形態では、下部電極がＴｉＮである場合を説明したが、本発明はストレージノードコンタクトスペーサに窒化膜系物質を用いるキャパシタの全ての製造方法に適用できる。
【００５４】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５５】
【図１Ａ】従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
【図１Ｂ】従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
【図２Ａ】本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【図２Ｄ】本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【図２Ｅ】本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【符号の説明】
【００５６】
５１      半導体基板
５２      層間絶縁膜
５３      ストレージノードコンタクトスペーサ
５４      ストレージノードコンタクトプラグ
５５      エッチング停止絶縁膜
５６      ストレージノード用絶縁膜
５７      トレンチホール
５８      バリアメタル
５９      ＴｉＮ下部電極
６０      誘電膜
６１      ＴｉＮ上部電極
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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