(57)【要約】【目的】  動作クロックを比較的低い周波数にして高い出力クロック位相の時間分解能を実現する。【構成】  １周期をＮ分割した時間分解能単位で入力信号の位相を検出し、その検出結果に応じた値を有する入力信号タイミングデータを上記１周期毎に出力する入力信号タイミング検出部２と、周波数制御データに応じて、上記時間分解能単位で変化させた仮想的な出力クロックの位相である仮想出力クロック位相に応じた値を有する出力クロックタイミングデータを上記１周期毎に出力する出力クロック発生部５と、上記入力信号タイミングデータと上記出力クロックタイミングデータとから上記入力信号と上記仮想出力クロック位相との位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する位相差検出部３と、上記位相差信号に応じて上記周波数制御データを変化させる周波数制御部４を備えたデジタルＰＬＬ装置。【選択図】        図１
2006229417.tif 000002
【特許請求の範囲】
【請求項１】
１周期をＮ分割した時間分解能単位で入力信号の位相を検出し、その検出結果に応じた値を有する入力信号タイミングデータを前記１周期毎に出力する入力信号タイミング検出手段と、
周波数制御データに応じて、前記時間分解能単位で変化させた仮想的な出力クロックの位相である仮想出力クロック位相に応じた値を有する出力クロックタイミングデータを前記１周期毎に出力する出力クロック発生手段と、
前記入力信号タイミングデータと前記出力クロックタイミングデータとから前記入力信号と前記仮想出力クロック位相との位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する位相差検出手段と、
前記位相差信号に応じて前記周波数制御データを変化させる周波数制御手段とを備えたことを特徴とするデジタルＰＬＬ装置。
【請求項２】
請求項１記載のデジタルＰＬＬ装置において、
前記入力信号タイミング検出手段は、前記１周期に前記時間分解能単位ずつ位相の異なる多相クロック信号の位相と前記入力信号の位相とを検出し、その検出結果に応じた値を有する入力信号タイミングデータを前記１周期毎に出力する手段であることを特徴とするデジタルＰＬＬ装置。
【請求項３】
請求項１記載のデジタルＰＬＬ装置において、
前記出力クロック発生手段は、前記１周期のクロックで動作し、前記仮想出力クロック位相に応じたステートを有するステートマシンであり、前記周波数制御データと現ステートとの関係に基づいて次ステートを決定し、その次ステートに応じた値を前記出力クロックタイミングデータとして出力する手段であることを特徴とするデジタルＰＬＬ装置。
【請求項４】
請求項１記載のデジタルＰＬＬ装置において、
前記出力クロック発生手段は、前記１周期のクロックで動作し、前記仮想出力クロック位相に応じたステートを有するステートマシンであり、１つ又は複数の過去のステートを記憶する手段を有し、前記周波数制御データと現ステート及び前記記憶された１つ又は複数の過去のステートとの関係に基づいて次ステートを決定し、その次ステートに応じた値を前記出力クロックタイミングデータとして出力する手段であることを特徴とするデジタルＰＬＬ装置。
【請求項５】
請求項１記載のデジタルＰＬＬ装置において、
前記出力クロック発生手段は、前記周波数制御データに、１からＮ（Ｎは正の整数）までの値をそれぞれ乗算するＮ個の乗算手段と、前記１周期のクロック毎に入力されたデータを記憶する記憶手段と、前記Ｎ個の乗算手段の出力にそれぞれ前記記憶手段に記憶されたデータを加算するＮ個の加算手段と、前記Ｎ個の加算手段のうち１つの加算手段の出力を前記記憶手段の入力データとし、前記Ｎ個の加算手段の出力に応じた値を前記出力クロックタイミングデータとして出力する手段であることを特徴とするデジタルＰＬＬ装置。
【請求項６】
請求項５記載のデジタルＰＬＬ装置において、
前記位相差検出手段は、前記入力信号タイミング検出手段が出力する入力信号タイミングデータに応じて、前記出力クロック発生手段が出力する前記Ｎ個の加算手段の出力からなる出力クロックタイミングデータから、ひとつの加算手段の出力を選択し、その選択された出力値から位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する手段であることを特徴とするデジタルＰＬＬ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光ディスク装置又は磁気ディスク装置の再生データに同期させて再生クロックを発生するＰＬＬ回路、光ディスク装置のウォブル信号に同期させて記録クロックを発生するＰＬＬ回路を含むデジタルＰＬＬ装置に関する。
【背景技術】
【０００２】
光ディスク、磁気ディスクなどの回転記憶媒体からデータを再生する装置では、再生データに同期したクロックを得るための位相同期ループ回路（フェーズ・ロックト・ループ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）回路）が用いられる。
ＰＬＬ回路は、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を用いたアナログ回路によって実現されることが多いが、アナログＶＣＯは、環境温度や電源電圧の変動によって、その自走周波数が変動しやすく、その結果、ＰＬＬ回路の引き込み時間が長くなるなどの影響が出やすい。
そこで、完全にデジタル化されたデジタル・フェーズ・ロックト・ループ（Ｄｉｇｉｔａｌ  ＰＬＬ：ＤＰＬＬ）回路（例えば、特許文献１参照）が提案されている。
【０００３】
そのＤＰＬＬ回路は、アナログＶＣＯを用いないので、上述した変動はなく、自走周波数は基準として与えられているクロックの周波数精度（すなわち水晶精度）で安定している。
また、全てデジタル回路で構成されているので、集積回路に搭載しやすいという利点があり、装置の小型化とコスト低減を実現できる。
図２５は、従来のＤＰＬＬ回路の構成例を示すブロック図である。
図２６は、図２５に示すＤＰＬＬ回路の動作波形図である。
このＤＰＬＬ回路は、位相比較器７００、カウンタ７０１、インクリメンタ・デクリメンタ７０２及び分周器７０３からなる。
【０００４】
このＤＰＬＬ回路においては、ＤＰＬＬ回路の出力クロックＦＳの位相の時間分解能を高めようとした場合、ＤＰＬＬ回路内部の動作クロックＰＣ２として高い周波数のクロックが必要になる。
例えば、ＤＰＬＬ回路の出力クロック位相の時間分解能を、再生データレートの３２倍とする場合、ＤＰＬＬ回路内部の動作クロックとして再生データレートの３２倍の周波数が必要になってくる。
【特許文献１】特開昭６０−２４５３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年、ＣＤ、ＤＶＤドライブの記録と再生の速度が飛躍的に高速化してきており、再生データレートが高い場合、上述した従来のＤＰＬＬ回路では、内部の動作クロック周波数が非常に高いものとなり、回路の動作周波数限界を超え、動作不能となる場合が生じるという問題があった。
この発明は上記の点に鑑みてなされたものであり、動作クロックを比較的低い周波数にして高い出力クロック位相の時間分解能を実現することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は上記の目的を達成するため、次のデジタルＰＬＬ装置を提供する。
（１）１周期をＮ分割した時間分解能単位で入力信号の位相を検出し、その検出結果に応じた値を有する入力信号タイミングデータを上記１周期毎に出力する入力信号タイミング検出手段と、周波数制御データに応じて、上記時間分解能単位で変化させた仮想的な出力クロックの位相である仮想出力クロック位相に応じた値を有する出力クロックタイミングデータを上記１周期毎に出力する出力クロック発生手段と、上記入力信号タイミングデータと上記出力クロックタイミングデータとから上記入力信号と上記仮想出力クロック位相との位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する位相差検出手段と、上記位相差信号に応じて上記周波数制御データを変化させる周波数制御手段を備えたデジタルＰＬＬ装置。
【０００７】
（２）上記（１）のデジタルＰＬＬ装置において、上記入力信号タイミング検出手段は、上記１周期に上記時間分解能単位ずつ位相の異なる多相クロック信号の位相と上記入力信号の位相とを検出し、その検出結果に応じた値を有する入力信号タイミングデータを上記１周期毎に出力する手段であるデジタルＰＬＬ装置。
（３）上記（１）のデジタルＰＬＬ装置において、上記出力クロック発生手段は、上記１周期のクロックで動作し、上記仮想出力クロック位相に応じたステートを有するステートマシンであり、上記周波数制御データと現ステートとの関係に基づいて次ステートを決定し、その次ステートに応じた値を上記出力クロックタイミングデータとして出力する手段であるデジタルＰＬＬ装置。
【０００８】
（４）上記（１）のデジタルＰＬＬ装置において、上記出力クロック発生手段は、上記１周期のクロックで動作し、上記仮想出力クロック位相に応じたステートを有するステートマシンであり、１つ又は複数の過去のステートを記憶する手段を有し、上記周波数制御データと現ステート及び上記記憶された１つ又は複数の過去のステートとの関係に基づいて次ステートを決定し、その次ステートに応じた値を上記出力クロックタイミングデータとして出力する手段であるデジタルＰＬＬ装置。
（５）上記（１）のデジタルＰＬＬ装置において、上記出力クロック発生手段は、上記周波数制御データに、１からＮ（Ｎは正の整数）までの値をそれぞれ乗算するＮ個の乗算手段と、上記１周期のクロック毎に入力されたデータを記憶する記憶手段と、上記Ｎ個の乗算手段の出力にそれぞれ上記記憶手段に記憶されたデータを加算するＮ個の加算手段と、上記Ｎ個の加算手段のうち１つの加算手段の出力を上記記憶手段の入力データとし、上記Ｎ個の加算手段の出力に応じた値を上記出力クロックタイミングデータとして出力する手段であるデジタルＰＬＬ装置。
【０００９】
（６）上記（５）のデジタルＰＬＬ装置において、上記位相差検出手段は、上記入力信号タイミング検出手段が出力する入力信号タイミングデータに応じて、上記出力クロック発生手段が出力する上記Ｎ個の加算手段の出力からなる出力クロックタイミングデータから、ひとつの加算手段の出力を選択し、その選択された出力値から位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する手段であるデジタルＰＬＬ装置。
【発明の効果】
【００１０】
この発明によるデジタルＰＬＬ装置は、動作クロックを比較的低い周波数にして高い出力クロック位相の時間分解能を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔実施例１〕
図１は、この発明の実施例１のデジタル・フェーズ・ロックト・ループ回路（「ＤＰＬＬ回路」と略称する）の構成例を示すブロック図である。
図２は、図１に示すＤＰＬＬ回路の動作波形図である。
図１に示すように、クロック源１からは、その周期がＴ１である動作クロック信号Ｃｌｋ１を、入力信号タイミング検出部２、出力クロック発生部５の各部に供給する。
入力信号タイミング検出部２は、このＤＰＬＬ回路への入力信号Ｓ１の位相を、動作クロック信号Ｃｌｋ１の周期Ｔ１をＮ分割した時間分解能Ｔ２（Ｔ２＝Ｔ１／Ｎ）単位で検出し、動作クロック信号Ｃｌｋ１の１周期毎に出力する。
【００１２】
図２に示す動作波形図では、Ｎ＝４とし、Ｔ２＝Ｔ１／４の場合を示している。
Ｎが大きいほど入力信号タイミング検出部２の検出分解能は高まるが、ここでは動作を理解しやすくするためにＮ＝４としている。
図２の（ａ）に示すように、動作説明のため、動作クロック信号Ｃｌｋ１の１周期毎に、クロック周期番号を０，１，２，…，７としている。
また、図２の（ｃ）に示すように、動作クロック信号Ｃｌｋ１の１周期をＴ２単位でＮ分割（ここでは４分割）した位相のタイミングを、Ｎ分割位相番号として４，３，２，１としている。
ここでは、Ｎ分割位相番号は、数字が大きい方が、時間的に早い時間に相当する。
【００１３】
入力信号Ｓ１は、クロック周期番号“０”の、Ｎ分割位相番号３のタイミングで、ロー（Ｌ）からハイ（Ｈ）に変化している。
入力信号タイミング検出部２は、そのような入力信号Ｓ１の変化エッジを検出すると、検出時点のＮ分割位相番号を、入力信号タイミングデータＳ２として、その次の動作クロック信号Ｃｌｋ１の周期中に出力する。
図２には、（ａ）のクロック周期番号“１”で、（ｅ）の入力信号タイミングデータＳ２として“３”を出力している場合を示している。
動作クロック信号Ｃｌｋ１の１周期中に、入力信号Ｓ１の変化エッジがない場合、入力信号タイミング検出部２は、その次の動作クロック信号Ｃｌｋ１の周期中に出力する入力信号タイミングデータＳ２を“０”とする。
【００１４】
図２の（ａ）のクロック周期番号“１”“２”では、入力信号Ｓ１の変化エッジがないため、（ａ）のクロック周期番号“２”“３”における入力信号タイミングデータＳ２は、（ｅ）に示すように“０”となる。
図３は、図１に示す入力信号タイミング検出部２の内部構成例を示す図である。
図４は、図３に示す入力信号タイミング検出部２の動作波形図である。
ゲート回路２５１は、動作クロック信号Ｃｌｋ１の立ち上がりエッジを検出し、図４の（ｄ）に示すようなパルス信号Ｓ２５１を出力する。
電流源２５２は一定電流をコンデンサ２５３に充電し続ける。
スイッチ２５４はパルス信号Ｓ２５１の発生の度に、コンデンサ２５３に充電された電荷を放電する。
【００１５】
その結果、コンデンサ２５３の充電電位をバッファ２５５を通して検出した信号は、図４に示すように、（ａ）の動作クロック信号Ｃｌｋ１と同じ周期の信号で、（ｆ）に示すように、のこぎり形状の波形信号（以下「のこぎり波信号」という）となる。バッファ２５５からは、（ｆ）に示すようなのこぎり波信号Ｓ２５３が出力される。
ゲート回路２５６は、図４の（ｃ）に示す入力信号Ｓ１の立ち上がり、立ち下がり両エッジを検出して、図４の（ｅ）に示すようなパルス信号Ｓ２５２を出力する。
パルス信号Ｓ２５２の発生時、スイッチ２５７がオン（ＯＮ）となり、のこぎり波信号Ｓ２５３の電位がコンデンサ２５８に充電される。
その充電された電位は、パルス信号Ｓ２５１でオン（ＯＮ）するスイッチ２５９によって電荷が放電されるまで保持される。
【００１６】
その結果、コンデンサ２５８の充電電位をバッファ２６０を通して検出した信号は、図４の（ｇ）に示すように、入力信号Ｓ１の発生位相に応じた電圧信号Ｓ２５４となる。
その電圧信号Ｓ２５４をＡＤコンバータ（図中「ＡＤＣ」と略して記載する）２６１でアナログからデジタルにＡＤ変換することにより、図４の（ｈ）に示すように、入力信号Ｓ１の位相に応じた値を有する入力信号タイミングデータＳ２を得ることができる。
図１の出力クロック発生部５は、周波数制御データＳ４に応じて、仮想的な出力クロックのエッジ位相を時間分解能Ｔ２で変化させるが、実際にはこの仮想出力クロックは出力されず、代わりに、仮想出力クロックのエッジ位相に応じた値を有する出力クロックタイミングデータＳ５を、動作クロック信号Ｃｌｋ１の１周期毎に出力する。
【００１７】
図２に示す動作波形では、（ａ）のクロック周期番号“０”において、出力クロック発生部５は、仮想出力クロックのエッジ位相を、Ｎ分割位相番号“２”の位置としている。
実際の出力としては、（ｉ）に示す出力クロックタイミングデータＳ５として“２”を出力する。
同様に、（ａ）のクロック周期番号“１”“２”“３”において、出力クロック発生部５は、仮想出力クロックの位相を、それぞれＮ分割位相番号“２”“３”“３”の位置とし、実際の出力としては、（ｉ）の出力クロックタイミングデータＳ５として、それぞれ“２”“３”“３”を出力する。
クロック周期番号“６”においては、動作クロック信号Ｃｌｋ１の１周期中に仮想出力クロックのエッジが発生していない。
【００１８】
この場合、出力クロック発生部５は、出力クロックタイミングデータＳ５として“０”を出力する。
位相差検出部３は、入力信号タイミングデータＳ２と、出力クロックタイミングデータＳ５とから、入力信号と、仮想出力クロックとの位相差を検出し、検出結果に応じた値を有する位相差信号Ｓ３を動作クロック信号Ｃｌｋ１の１周期毎に出力する。
図２の（ａ）のクロック周期番号“０”における、（ｄ）の入力信号Ｓ１の位相は、（ｃ）のＮ分割位相番号で“３”であり、一方、（ｈ）の仮想出力クロック位相は、“２”である。
よって、入力信号Ｓ１の位相のほうが、仮想出力クロックの位相よりも、Ｎ分割位相番号で１つ分進んだ状態にある。
【００１９】
位相差検出部３は、図２の（ａ）のクロック周期番号“１”における入力信号タイミングデータＳ２と、クロック周期番号“０”における出力クロックタイミングデータＳ５とから、この位相差を検出し、クロック周期番号“２”の周期で、図２の（ｆ）に示すように、位相差信号Ｓ３を“１”として出力する。
動作クロック信号Ｃｌｋ１の１周期中に、入力信号Ｓ１の変化エッジがない場合、または、仮想出力クロックのエッジがない場合、位相差信号Ｓ３は“０”となる。
周波数制御部４は、位相差信号Ｓ３に応じて、周波数制御データＳ４を変化させる。
その結果、フィードバックループが形成され、仮想出力クロックの位相は、入力信号Ｓ１に同期することができる。
【００２０】
周波数制御部４は、一般にＰＬＬの技術として知られているように、位相差信号Ｓ３に所定のゲインを乗算したり、あるいは低周波領域のゲインを持ち上げるなどの処理を行って、周波数制御データＳ４を発生させる。
このように、図１に示すＤＰＬＬ回路は、比較的周波数が低い周期Ｔ１の動作クロック信号Ｃｌｋ１を使用しながら、仮想的な出力クロック位相の時間分解能をそのＮ倍相当に高めることができる。
【００２１】
このようにして、入力信号タイミング検出部２は、入力信号Ｓ１の位相を、周期Ｔ１をＮ分割した時間分解能Ｔ２（Ｔ２＝Ｔ１／Ｎ）単位で検出し、その検出結果に応じた値を有する入力信号タイミングデータＳ２を周期Ｔ１毎に出力し、出力クロック発生部５は、周波数制御データに応じて、仮想的な出力クロックの位相を時間分解能Ｔ２単位で変化させ、実際の出力として、仮想出力クロック位相に応じた値を有する出力クロックタイミングデータＳ５を周期Ｔ１毎に出力するので、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を有することができる。
したがって、動作クロックを比較的低い周波数にして高い出力クロック位相の時間分解能を実現することができる。
【００２２】
〔実施例２〕
図５は、この発明の実施例２のＤＰＬＬ回路の構成例を示すブロック図である。
図６は、図５に示すＤＰＬＬ回路で用いられる多相クロック源６の構成例を示すブロック図であり、図７は、図５に示すＤＰＬＬ回路で用いられる入力信号タイミング検出部２′の構成例を示すブロック図であり、図８は、図５乃至図７に示す各部における動作波形図である。
図５に示す位相差検出部３、周波数制御部４、出力クロック発生部５の動作は図１に示すものと同じであり、その説明を省略する。
図６に示すように、多相クロック源６は、複数段（ここでは４段の例を示している）接続された差動バッファ１０１〜１０４と、それぞれの出力バッファ１０５〜１０８とからなる。
【００２３】
各差動バッファ１０１〜１０４は、最終段の差動バッファ１０４の出力信号が反転されるように初段の差動バッファ１０１にフィードバックされており、いわゆるリングオシレータを構成している。
各差動バッファ１０１〜１０４の出力はそれぞれの出力バッファ１０５〜１０８を介して４相の動作クロック信号Ｃｌｋ１〜Ｃｌｋ４として出力される。
４相の動作クロック信号Ｃｌｋ１〜Ｃｌｋ４は、いずれも同じ周波数を有し、互いに所定の位相差を有している。図８の（ｂ）〜（ｅ）にその関係を示している。
この実施例２では、差動バッファは４段としてあるが、必要な時間分解能に応じて、Ｎ（Ｎは正の整数）に相当する段数だけの個数の差動バッファを接続すればよい。
【００２４】
また、この実施例２では図示を省力しているが、差動バッファの動作電圧等を変化させることにより、差動バッファの遅延量が変化し、時間分解能Ｔ２を変化させることができる。
よって、時間分解能Ｔ２も必要な値に調整することが可能である。
図７に示す入力信号タイミング検出部２′の４つのＤＦＦ２０１〜２０４には、それぞれＤ入力としてＤ端子に共通に入力信号Ｓ１の入力ラインが接続されており、クロック信号（ＣＫ）入力としてＣＫ端子に４相の異なる位相の動作クロック信号Ｃｌｋ１〜Ｃｌｋ４の入力ラインがそれぞれ接続されている。
【００２５】
また、第１組み合わせロジック２０８は、各入力端子ｉ１〜ｉ４から４つのＤＦＦ２０１〜２０４の出力信号を入力し、それらの出力信号を２本の信号に変換し、出力端子ｏ１を介してＤＦＦ２０５へ、出力端子ｏ２を介してＤＦＦ２０６へ出力し、それぞれの出力信号はＤＦＦ２０５とＤＦＦ２０６を介して第２組み合わせロジック２０９に入力される。
さらに、ＤＦＦ２０４とＤＦＦ２０７の出力信号も第２組み合わせロジック２０９に入力される。
第２組み合わせロジック２０９は、入力端子ｉ１とｉ２からそれぞれＤＦＦ２０５と２０６の出力信号を入力し、入力端子ｉ３からＤＦＦ２０４からの出力信号を入力し、入力端子ｉ４からＤＦＦ２０７からの出力信号を入力し、それらの４つの入力信号を２本の出力信号に変換し、入力信号タイミングデータＳ２として出力する。
【００２６】
図７に示す入力信号タイミング検出部２′で、入力信号Ｓ１と、４相の動作クロック信号Ｃｌｋ１〜Ｃｌｋ４との位相関係により、動作クロック信号Ｃｌｋ１の立ち上がりエッジタイミングにおける４つのＤＦＦ２０１〜２０４の出力パターンの組み合わせが異なってくる。
第１組み合わせロジック２０８と第２組み合わせロジック２０９は、その組み合わせパターンから、入力信号Ｓ１の変化エッジにおけるＮ分割位相番号を認識している。図８の（ｆ）〜（ｆ）にその動作波形を示す。
また、表１に組み合わせロジック１の真理値表を、表２に組み合わせロジック２の真理値表をそれぞれ示す。
【００２７】
このように、図６に示す多相クロック源６、図７に示す入力信号タイミング検出部２′を含む、図５に示すＤＰＬＬ回路は、図６に示す多相クロック源６で使用する差動バッファの段数や差動バッファの動作電圧等により、必要な時間分解能Ｎや時間分解能Ｔ２を調節することが可能であり、比較的周波数が低い周期Ｔ１の動作クロック信号Ｃｌｋ１を使用しながら、入力信号の位相の検出時間分解能をそのＮ倍相当に高めることができる。
また、図７に示す入力信号タイミング検出部２′は、全デジタル回路で構成されているため、集積回路に搭載しやすく、装置の小型化とコスト低減を容易に実現できる。
【００２８】
このようにして、入力信号タイミング検出部２′は、周期がＴ１で、時間分解能Ｔ２ずつ位相の異なる多相クロック信号（Ｃｌｋ１，２，…，Ｎ）を使用し、その多相クロック信号の位相と入力信号Ｓ１の位相とから入力信号タイミングデータＳ２を出力するので、比較的低い周波数の動作クロックを使用しながら、高い入力信号の位相の検出時間分解能を有し、かつ、集積回路に搭載し易くすることができる。
したがって、比較的低い周波数の動作クロックを使用しながら、高い入力信号の位相の検出時間分解能を有し、かつ、集積回路に搭載し易い入力信号タイミング検出部を含むＤＰＬＬ回路を提供することができる。
【００２９】
〔実施例３〕
図９は、この発明の実施例３のＤＰＬＬ回路で用いられる出力クロック発生部５の構成例を示すブロック図である。
図１０は、図９に示す出力クロック発生部５の動作中のデータ変化を示す図である。
この実施例３のＤＰＬＬ回路では、Ｎ＝８とし、時間分解能Ｔ２は動作クロック信号Ｃｌｋ１の周期Ｔ１を８で割った時間となる。
図９に示すように、出力クロック発生部５は、テーブル５０１とＤＦＦ５０２から構成される。
テーブル５０１は、周波数制御データＳ４を入力端子Ｖｃｏｌｎに入力し、ＤＦＦ５０２からの現在のステートＳｔを入力端子Ｓｔに入力し、それらの入力信号に基づいて出力端子ＳｔＮに次のステートＳｔＮを出力する。
【００３０】
ＤＦＦ５０２は、動作クロック信号Ｃｌｋ１の立ち上がりエッジで、テーブル５０１から出力される次のステートＳｔＮをラッチし、次の動作クロック信号Ｃｌｋ１の立ち上がりエッジまで保持する。
ＤＦＦ５０２が保持するデータが現在のステートであり、そのデータがそのまま出力クロックタイミングデータＳ５としてＤＦＦ５０２から出力される。
表３は、テーブル５０１の真理値表である。
この実施例３では、周波数制御データＳ４の値は−１，０，＋１の３値のいずれかとする。
表３は現在のステートＳｔと周波数制御データＳ４との関係に応じて次のステートＳｔＮがどのような値になるかを示している。
【００３１】
例えば、表３において、現在のステートＳｔが“２”であり、周波数制御データＳ４が“０”（表３の３列目）の場合、次のステートＳｔＮは“２”となる。
表４は、現在のステートＳｔ、つまり出力クロックタイミングデータＳ５と、仮想出力クロック位相との関係を示している。
表４において、例えば、現在のステートＳｔ＝８の行の“｜−−−−−−−”という記号は、動作クロック信号Ｃｌｋ１の１周期を時間分解能Ｔ２単位でＮ分割（８分割）したときの、Ｎ分割位相番号（８，７，６，５，４，３，２，１）のうち、“８”の位置に仮想クロックのエッジが存在することを示す。
また、現在のステートＳｔ＝９の行の“｜−−−−−−｜”は、Ｎ分割位相番号“８”と“１”の２箇所の位置に仮想クロックのエッジが存在することを示す。
【００３２】
さらに、現在のステートＳｔ＝０の行の“−−−−−−−−”は、そのクロック周期においては、仮想クロックのエッジが存在しないことを示す。
図１０は、図９に示す出力クロック発生部５において動作クロック信号Ｃｌｋ１の周期で３３クロック分（クロック周期番号０〜３２）の動作中のデータ変化を示す図である。
なお、同図において１行では記載しきれないので（ａ）〜（ｅ）の５つに分けて記載している。
３３クロックのうち、クロック周期番号０〜１２では、周波数制御データＳ４の値は−１である。また、ステートＳｔは、表３に示す真理値表にしたがって、０，８，７，６，５，４，３，２，１，０，８，…と変化していく。
【００３３】
この値はそのまま仮想出力クロック位相を示しており、周波数制御データＳ４の値が−１の期間、仮想出力クロックの位相は、動作クロック信号Ｃｌｋ１の１周期あたりＮ分割位相番号で１つずつ後ろにずれていく。
すなわち、仮想出力クロックの周期は９ｘＴ２相当である。
また、クロック周期番号１３〜２０では、周波数制御データＳ４の値は０である。その間、ステートＳｔは５のままである。
したがって、仮想出力クロックエッジ位相はＮ分割位相番号“５”の位置のままであり、仮想出力クロック周期は８ｘＴ２である。
クロック周期番号２１〜３２では、周波数制御データＳ４の値は＋１である。また、ステートＳｔは、５，６，７，９，２，３，４，５，６，７，９，…と変化していく。
【００３４】
ステートＳｔ＝９では、２つの仮想出力クロックエッジが存在する。
周波数制御データＳ４の値が＋１の期間、仮想出力クロックの位相は、動作クロック信号Ｃｌｋ１の１周期あたりＮ分割位相番号で１つずつ前にずれていく。
すなわち、仮想出力クロックの周期は７ｘＴ２相当である。
以上説明したように、図９に示す出力クロック発生部５は、周波数制御データＳ４の値に応じて、動作クロック信号Ｃｌｋ１の周期Ｔ１のＮ倍の時間軸分解能であるＴ２の単位で、仮想出力クロックの周期を変化させることができる。
すなわち、実施例３のＤＰＬＬ回路に含まれる図９に示す出力クロック発生部５は、比較的周波数が低い周期Ｔ１の動作クロック信号Ｃｌｋ１を使用しながら、仮想的な出力クロック位相の時間分解能をそのＮ倍相当に高めることができる。
【００３５】
このようにして、出力クロック発生部５は、周期Ｔ１のクロックで動作し、仮想出力クロック位相に応じたステート（Ｓ５／Ｓｔ）を有するステートマシンであり、周波数制御データＳ４と現ステートＳｔとの関係から次ステートＳｔＮを決定し、その決定したステートに応じた値を出力クロックタイミングデータＳ５として出力するので、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を実現できる。
したがって、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を有する出力クロック発生部を含むＤＰＬＬ回路を実現できる。
【００３６】
〔実施例４〕
図１１は、この発明の実施例４のＤＰＬＬ回路で用いられる出力クロック発生部５の構成例を示すブロック図である。
図１２乃至図１６は、図１１に示す出力クロック発生部５の動作中のデータ変化を示す図である。
この実施例４のＤＰＬＬ回路では、Ｎ＝１２とし、時間分解能Ｔ２は動作クロック信号Ｃｌｋ１の周期Ｔ１を１２で割った時間となる。
図１１に示すように、出力クロック発生部５は、テーブル５１１と４つのＤＦＦ５１２〜５１５から構成される。
【００３７】
テーブル５１１は、周波数制御データＳ４を入力端子Ｖｃｏｌｎに入力し、ＤＦＦ５１２からの現在のステートＳｔ０を入力端子Ｓｔ０に入力し、ＤＦＦ５１３からの現在のステートＳｔ１を入力端子Ｓｔ１に入力し、ＤＦＦ５１４からの現在のステートＳｔ２を入力端子Ｓｔ２に入力し、ＤＦＦ５１５からの現在のステートＳｔ３を入力端子Ｓｔ３に入力する。
そして、４つのＤＦＦ５１２〜５１５の入力信号に基づいて次のステートＳｔＮを出力端子ＳｔＮから出力する。
ＤＦＦ５１２は、動作クロック信号Ｃｌｋ１の立ち上がりエッジで、テーブル５１１から出力される次のステートＳｔＮをラッチし、次の動作クロック信号Ｃｌｋ１の立ち上がりエッジまで保持する。
【００３８】
ＤＦＦ５１２が保持するデータが現在のステートであり、そのデータがそのまま出力クロックタイミングデータＳ５としてＤＦＦ５１２から出力される。
４つのＤＦＦ５１２〜５１５はシフトレジスタ状に接続されており、ＤＦＦ５１２が保持するデータが現在のステートなので、以降のＤＦＦ５１３〜５１５は過去３クロック分のステートを保持することになる。
すなわち、テーブル５１１は、周波数制御データＳ４、現在のステートＳｔ０及び過去３クロック分のステートＳｔ１，Ｓｔ２，Ｓｔ３から、次のステートＳｔＮを出力することになる。
表５は、テーブル５１１の真理値表である。
【００３９】
この実施例４では、周波数制御データＳ４の値は０から３６の範囲の値とする。
表５〜表９は、周波数データＳ４と現在のステートＳｔ及び過去のステートＳｔ１，Ｓｔ２，Ｓｔ３との関係に応じて次のステートＳｔＮがどのような値になるかを示している。
なお、実際の真理値表は、量が非常に大きいため、表５〜表９には、周波数制御データＳ４が０，１，２，３５，３６の場合のみを示しており、途中の３，４，…，３４の場合の値は省略する。
表５〜表９に示す範囲での表の規則性からわかるとおり、周波数制御データＳ４が１増えるたびに、ステートＳｔＮの内容は表の上で１行分ずつ上にずれていく。なお、３，４，…，３４の場合でも、同様の規則性を有する。
【００４０】
表１０は、現在のステートＳｔ０、つまり出力クロックタイミングデータＳ５と仮想出力クロック位相との関係を示している。
表１０において、例えば、現在のステートＳｔ０＝１２の行の“｜−−−−−−−−−−−”という記号は、動作クロック信号Ｃｌｋ１の１周期を時間分解能Ｔ２単位でＮ分割（１２分割）したときの、Ｎ分割位相番号（１２，１１，１０，９，８，７，６，５，４，３，２，１）のうち、“１２”の位置に仮想クロックのエッジが存在することを示している。
また、現在のステートＳｔ０＝０の行の“−−−−−−−−−−−−”は、そのクロック周期においては仮想クロックのエッジが存在しないことを示している。
【００４１】
図１２乃至図１４は、図１１に示す出力クロック発生部５において周波数制御データＳ４がそれぞれ“２３”“２４”“２５”の場合の動作中におけるデータ変化を示す図である。
なお、同図において１行では記載しきれないので（ａ）〜（ｅ）の５つに分けて記載している。
図１２に示すように周波数制御データＳ４＝２３において、ステートＳｔ０は、表５に示す真理値表にしたがって、０，１２，０，１１，０，１０，０，９，０，８，０，７，…と変化していく。
【００４２】
その値はそのまま仮想出力クロック位相を示しており、周波数制御データＳ４が２３の場合、仮想出力クロックは、ほぼ動作クロック信号Ｃｌｋ１の２周期に１回発生しているが、その位相は、動作クロック信号Ｃｌｋ１の１周期あたり、Ｎ分割位相番号で１つずつ後ろにずれていく。
すなわち、仮想出力クロックの周期は２５ｘＴ２相当である。
図１３に示すように周波数制御データＳ４＝２４において、ステートＳｔ０は、表５に示す真理値表にしたがって、０，１２，０，１２，０，１２，…と変化していく。
その値はそのまま仮想出力クロック位相を示しており、周波数制御データＳ４が２４の場合、仮想出力クロックは、動作クロック信号Ｃｌｋ１の２周期に１回発生し、その位相は、常に同じＮ分割位相番号の位置となる。
【００４３】
すなわち、仮想出力クロックの周期は２４ｘＴ２相当である。
図１４に示すように周波数制御データＳ４＝２５において、ステートＳｔ０は、表５に示す真理値表にしたがって、０，１２，１，０，２，０，３，０，４，０，５，０，…と変化していく。
その値はそのまま仮想出力クロック位相を示しており、周波数制御データＳ４が２５の場合、仮想出力クロックは、ほぼ動作クロック信号Ｃｌｋ１の２周期に１回発生しているが、その位相は、動作クロック信号Ｃｌｋ１の１周期あたりＮ分割位相番号で１つずつ前にずれていく。
すなわち、仮想出力クロックの周期は２３ｘＴ２相当である。
【００４４】
図１５は、図１１に示す出力クロック発生部５において周波数制御データＳ４が最小値“０”の場合の動作中のデータ変化を示す図である。
図１６は、図１１に示す出力クロック発生部５において周波数制御データＳ４が最大値“３６”の場合の動作中のデータ変化を示す図である。
なお、両図において１行では記載しきれないので（ａ）と（ｂ）の２つに分けて記載している。
図１５に示すように周波数制御データＳ４＝０において、ステートＳｔ０は、表５に示す真理値表にしたがって、０，１２，０，０，０，１２，０，０，０，１２，…と変化していく。
【００４５】
その値はそのまま仮想出力クロック位相を示している。
すなわち、周波数制御データＳ４が０の場合、仮想出力クロックは、動作クロック信号Ｃｌｋ１の４周期に１回発生し、常に同じＮ分割位相番号の位置となる。
すなわち、仮想出力クロックの周期は４８ｘＴ２相当である。
図１６に示すように周波数制御データＳ４＝３６において、ステートＳｔ０は、表５に示す真理値表にしたがって、０，１２，１２，１２，１２，１２，…と変化していく。
その値はそのまま仮想出力クロック位相を示しており、周波数制御データＳ４が３６の場合、仮想出力クロックは、動作クロック信号Ｃｌｋ１の１周期に１回発生し、常に同じＮ分割位相番号の位置となる。
【００４６】
すなわち、仮想出力クロックの周期は１２ｘＴ２相当である。
以上説明したように、図１１に示す出力クロック発生部５は、周波数制御データＳ４の値に応じて、動作クロック信号Ｃｌｋ１の周期Ｔ１のＮ倍の時間軸分解能であるＴ２の単位で、仮想出力クロックの周期を変化させることができる。
また、図９に示した出力クロック発生部５に比べて、その出力クロックの動作周波数範囲はクロック周期に換算して１２ｘＴ２から４８ｘＴ２となり、広い値になっている。
すなわち、実施例４のＤＰＬＬ回路に含まれる図１１に示す出力クロック発生部５は、比較的周波数が低い周期Ｔ１の動作クロック信号Ｃｌｋ１を使用しながら、仮想的な出力クロック位相の時間分解能をそのＮ倍相当に高めることができ、さらに、その出力クロックの動作周波数範囲を広げることができる。
【００４７】
このようにして、出力クロック発生部５は、周期Ｔ１のクロックで動作し、仮想出力クロック位相に応じたステート（Ｓ５／Ｓｔ０）を有するステートマシンであり、１つ、または複数の過去のステートを記憶するＤＦＦ５１３〜５１５を有し、周波数制御データＳ４と現ステートＳｔ０及び記憶された１つ又は複数の過去のステートＳｔ１〜Ｓｔ３との関係に応じて次ステートＳｔＮを決定し、その決定したステートに応じた値を出力クロックタイミングデータＳ５として出力するので、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を有し、かつ、広い出力クロックの動作周波数範囲を有するようにすることができる。
したがって、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を有し、かつ、広い出力クロックの動作周波数範囲を有する出力クロック部を含むＤＰＬＬ回路を実現できる。
【００４８】
〔実施例５〕
図１７は、この発明の実施例５のＤＰＬＬ回路で用いられる出力クロック発生部５の構成例を示すブロック図である。
図１８乃至図２２は、図１７に示す出力クロック発生部５の動作中のデータ変化を示す図である。
この実施例５のＤＰＬＬ回路では、Ｎ＝８とし、時間分解能Ｔ２は動作クロック信号Ｃｌｋ１の周期Ｔ１を８で割った時間となる。
また、この実施例５では、周波数制御データＳ４は１から３２の範囲の値とする。
【００４９】
図１７に示すように、この出力クロック発生部５では、８つの乗算器５３１〜５３８（同図では５３４〜５３６の図示を省略する）によって、周波数制御データＳ４にそれぞれ１から８までの値を乗算し、Ｍｐｙ１からＭｐｙ８の８つのデータにする。
また、８つの加算器５４１〜５４８（同図では５４４〜５４６の図示を省略する）によって、Ｍｐｙ１からＭｐｙ８の各データには、ＤＦＦ５５１の出力のうち下位８ｂｉｔの値ＦｂＤａｔをそれぞれ加算し、Ａｄｄ１からＡｄｄ８の８つのデータにする。
ＤＦＦ５５１の入力端子ＤへのＤ入力は、加算器５４８の出力値Ａｄｄ８である。
また、ＤＦＦ５５１の入力端子ＣＫへのクロック入力は動作クロック信号Ｃｌｋ１である。
【００５０】
Ａｄｄ１からＡｄｄ８の各データのうちＭＳＢ（最上位ビット）だけが引き出され、各ゲート回路５８１〜５８８に入力される。
各ゲート回路５８１〜５８８（同図では５８４〜５８６の図示を省略する）は、それぞれＮＯＴ回路５６１〜５６８（同図では５６４〜５６６の図示を省略する）とＡＮＤゲート５７１〜５７８（同図では５７４〜５７６の図示を省略する）からなる。
各ゲート回路５８１〜５８８の各ＡＮＤゲート５７１〜５７８の出力は、各ＭＳＢが“１”で、かつ、図中ひとつ上段のＭＳＢが“０”の時に“１”となる。
また、ゲート回路５８１のＡＮＤゲート５７１の出力は、Ａｄｄ１のＭＳＢが“１”で、ＤＦＦ５５１の出力のＭＳＢが“０”の時に“１”となる。
【００５１】
これら８つのＡＮＤゲート５７１〜５７８の出力を８ｂｉｔのデータにまとめたものが、出力クロックタイミングデータ１（Ｓ５）として出力される。
この実施例５では、出力クロックタイミングデータ１（Ｓ５）が“１”となるビット位置によって仮想出力クロック位相を示す。
図１８乃至図２０は、図１７に示す出力クロック発生部５における周波数制御データＳ４がそれぞれ“１５”“１６”“１７”の場合の動作中のデータ変化を示す図である。
同各図では、動作クロック信号Ｃｌｋ１の１周期毎の回路中各部のデータを１行で表しており、図中行の増加方向が時刻の増加方向である。
また、この実施例５では、ＤＦＦ５５１の初期データを“６４”としている。
【００５２】
図１７に示す出力クロック発生部５における動作中のデータ変化の一部を説明すると、例えば、図１８に示すクロック周期番号“１”の行では、Ｍｐｙ１，Ｍｐｙ２，…，Ｍｐｙ８の各データは、周波数制御データ“１５”にそれぞれ“１”“２”，…，“８”を乗算した値の“１５”“３０”，…，“１２０”となる。
前のクロック周期で、Ａｄｄ８の値が“１８４”であったので、ＦｂＤａｔは同じく“１８４”である。
Ａｄｄ１，Ａｄｄ２，…，Ａｂｂ８の各データは、それぞれＭｐｙ１，Ｍｐｙ２，…，Ｍｐｙ８の各データにＦｂＤａｔを加算して“１９９”“２１４”，…，“３０４”となる。
【００５３】
Ａｄｄ１，Ａｄｄ２，…，Ａｄｄ８のＭＳＢが取り出され、あるＭＳＢが１でかつ、図１７に示すひとつ上段位置にあるＭＳＢが０の状態が検出される。
このような状態は、Ａｄｄ４が“２４４”（ＭＳＢ＝０）で、Ａｄｄ５が“２５９”（ＭＳＢ＝１）なので、これらのＭＳＢの組み合わせが上記条件に該当する。
よって、出力クロックタイミングデータの５番目のビットが“１”となり、この位置に仮想出力クロックのエッジ位相が存在することを表わしている。
なお、図１８乃至図２２で示す出力クロックタイミングデータ１のビット番号は、これより前での説明で用いたＮ分割位相番号とは逆に、数字が小さい方が時間的に前の状態である。
【００５４】
つまり、ビット番号１が“１”の場合、Ｎ分割位相番号“８”の位置に仮想出力クロックのエッジ位相が存在することに相当し、ビット番号８が“１”の場合、Ｎ分割位相番号“１”の位置に仮想出力クロックのエッジ位相が存在することに相当する。
図１９に示す周波数制御データＳ４＝１６では、仮想出力クロックは動作クロック信号Ｃｌｋ１の２周期に１回発生し、常に同じＮ分割位相番号の位置で発生している。
これに対し、図１８に示す周波数制御データＳ４＝１５では、仮想出力クロックは、ほぼ動作クロック信号Ｃｌｋ１の２周期に１回発生しているが、その位相は徐々に後ろにずれていく。
すなわち、周波数制御データＳ４＝１５では、周波数制御データＳ４＝１６に比べ、仮想出力クロックの周波数は低いことになる。
【００５５】
一方、図２０に示す周波数制御データＳ４＝１７でも、仮想出力クロックは、ほぼ動作クロック信号Ｃｌｋ１の２周期に１回発生しているが、その位相は徐々に前にずれていく。
すなわち、周波数制御データＳ４＝１７では、周波数制御データＳ４＝１６に比べ、仮想出力クロックの周波数は高いことになる。
図２１と図２２は、図１７に示す出力クロック発生部５における周波数制御データＳ４がそれぞれ“８”“３２”の場合の動作中のデータ変化を示す図である。
図１９に示す周波数制御データＳ４＝１６と合わせてみるとわかるように、周波数制御データＳ４＝８，１６，３２で、仮想出力クロックのエッジは、それぞれ動作クロック信号Ｃｌｋ１の４周期、２周期、１周期毎に発生している。
【００５６】
すなわち、図１７に示す出力クロック発生部５は、入力された周波数制御データＳ４の値にほぼ比例した仮想出力クロック周波数を得ることができる。
また、図１７に示す出力クロック発生部５は、ゲイン特性が一定であり、動作周波数によらずＤＰＬＬ回路のゲインを一定に保つことができる。
そのことは、ＤＰＬＬ回路の引き込み時間を安定させるなどの効果を生じる。
以上説明したように、図１７に示す出力クロック発生部５は、比較的周波数が低い周期Ｔ１の動作クロック信号Ｃｌｋ１を使用しながら、仮想的な出力クロック位相の時間分解能をそのＮ倍相当に高めることができ、その出力クロックの動作周波数範囲を広げることができ、さらに優れたゲイン直線性を有するようにすることができる。
【００５７】
このようにして、出力クロック発生部５は、周波数制御データＳ４に、１からＮまでの値をそれぞれ乗算するＮ個の乗算器５３１〜５３８と、周期Ｔ１のクロック毎に入力されたデータを記憶する記憶手段であるＤＦＦ５５１と、上記Ｎ個の乗算器５３１〜５３８の出力にそれぞれＤＦＦ５５１に記憶されたデータを加算するＮ個の加算器５４１〜５４８と、上記Ｎ個の加算器５４１〜５４８のうち、１つの加算器５４８の出力をＤＦＦ５５１の入力データとし上記Ｎ個の加算器５４１〜５４８の出力に応じた値を、出力クロックタイミングデータＳ５として出力するので、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を有し、かつ、広い出力クロックの動作周波数範囲を有し、さらに優れたゲイン直線性を有するようにすることができる。
したがって、比較的低い周波数の動作クロックを使用しながら、高い出力クロック位相の時間分解能を有し、かつ、広い出力クロックの動作周波数範囲を有し、さらに優れたゲイン直線性を有する出力クロック発生部を含むＤＰＬＬ回路を実現できる。
【００５８】
〔実施例６〕
図２３は、この発明の実施例６のＤＰＬＬ回路で用いられる位相差検出部３の構成例を示すブロック図である。
図２４は、図２３に示す位相差検出部３の動作時の各部の出力信号の波形を示す図である。
図２３に示す位相差検出部３は、入力信号タイミング検出部から入力信号タイミングデータＳ２を入力するとともに、図１７に示す出力クロック発生部５から、Ｎ個の加算器５４１〜５４８の出力信号であるＡｄｄ１，Ａｄｄ２，…，Ａｄｄ８を、出力クロックタイミングデータ２（Ｓ５）として入力する。
【００５９】
Ａｄｄ１，Ａｄｄ２，…，Ａｄｄ８のうち、ＬＳＢ８ビットがＤＦＦ３０１に入力される。ＤＦＦ３０１は、動作クロック信号Ｃｌｋ１の１周期分入力データを遅延させ、ＤＡｄｄ１，ＤＡｄｄ２，…，Ｄａｄｄ８を出力する。
８つの遅延データＤＡｄｄ１，ＤＡｄｄ２，…，Ｄａｄｄ８は、セレクタ（図中には「ＳＥＬ」と記載する）３０２に入力され、入力信号タイミングデータＳ２に応じて、どれか１つが選択されて選択データＳＡｄｄとして出力される。
減算器（図中「ＳＵＢ」と記載する）３０３は、固定データ“１２８”からＳＡｄｄの値を減算して、位相差信号Ｓ３を出力する。
【００６０】
図２４に示すように、出力クロック発生部５から入力される出力クロックタイミングデータ２（Ｓ５＝Ａｄｄ１，Ａｄｄ２，…，Ａｄｄ８）は、図１９に示す動作中データに相当する。
また、同図では、１つの動作波形図に入力信号Ｓ１の位相が異なる３つのケースを示している。
ケース１，２，３はそれぞれ、クロック周期番号“２”のＮ分割位相番号“７”“５”“２”の位置で入力信号Ｓ１の変化エッジが生じるケースである。
図１９に示す動作中データ変化図に示したとおり、図２４の図示範囲では、仮想出力クロックのエッジ位相は、クロック周期番号“１”のＮ分割位相番号“５”及びクロック周期番号“３”のＮ分割位相番号“５”の位置にある。
【００６１】
入力信号Ｓ１の変化エッジが生じるクロック周期番号“２”では、８個の加算器５４１〜５４８の出力信号Ａｄｄ１，Ａｄｄ２，…，Ａｄｄ８は、それぞれ“８０”“９６”“１１２”“１２８”“１４４”“１６０”“１７６”“１９２”である。
ＤＡｄｄ１，ＤＡｄｄ２，…，Ｄａｄｄ８は、これらを１クロック遅延させたものであり、クロック周期番号“３”で上記データが得られる。
ＳＡｄｄは、これらのデータから入力信号タイミングデータＳ２の値に応じて１つを選択したものである。
具体的には、入力信号タイミングデータ（Ｓ２）が“８”“７”，…，“１”の各状態のときに、それぞれ、ＤＡｄｄ１，ＤＡｄｄ２，…，Ｄａｄｄ８が選択される。
【００６２】
ケース１ではＳ２＝８なので、ＤＡｄｄ＝８０が選択される。また、ケース２ではＳ２＝５なので、ＤＡｄｄ＝１２８が選択される。さらに、ケース３ではＳ２＝２なので、ＤＡｄｄ＝１７６が選択される。
固定データ“１２８”からこれらの値が減算され、ケース１，２，３で、位相差信号Ｓ３として、それぞれ“＋４８”“０”“−４８”が出力される。
ケース２は、前後の仮想クロックエッジ位相のちょうど中間で、入力信号Ｓ１の変化エッジが生じており、この状態が位相差０であり、位相差信号Ｓ３も０となる。
ケース１は位相差０の状態に対して、入力信号Ｓ１の変化エッジ位相が進んだケースであり、位相差信号Ｓ３も正の値となる。
【００６３】
ケース３は位相差０の状態に対して、入力信号Ｓ１の変化エッジ位相が遅れたケースであり、位相差信号Ｓ３も負の値となる。
また、上記説明から理解できるように、位相差０のケース２とケース１及びケース３では、その入力信号Ｓ１の変化エッジ位相の差は動作クロックＣｌｋ１周期Ｔ１よりも小さく、Ｎ分割した時間分解能Ｔ２の単位で見ても３つ分の位相差しかない。
しかし、図２３に示す位相差検出部３によって得られた位相差信号Ｓ３では、値にして４８もの差を持っている。
すなわち、図２３に示す位相差検出部３によって得られた位相差信号Ｓ３は、非常に位相差の検出分解能が高いものである。
【００６４】
以上説明したように、図２３に示す位相差検出部３は、比較的低い周波数の動作クロックを使用しながら、高い検出時間分解能で入力信号と仮想出力クロックとの位相差を検出することが可能である。
このようにして、位相差検出部３は、入力信号タイミング検出部が出力する入力信号タイミングデータＳ２に応じて、出力クロック発生部が出力するＮ個の加算器の出力信号Ａｄｄ１，Ａｄｄ２，…，Ａｄｄ８からなる出力クロックタイミングデータ２（Ｓ５）から、ひとつの加算器の出力信号を選択し、その選択された出力値から位相差を検出するので、比較的低い周波数の動作クロックを使用しながら、高い入力信号と出力信号との位相差の検出時間分解能を有するようにすることができる。
すなわち、比較的低い周波数の動作クロックを使用しながら、高い入力信号と出力信号との位相差の検出時間分解能を有する位相差検出手段を含むＤＰＬＬ回路を実現することができる。
【００６５】
【表１】
2006229417.tif 000003
【００６６】
【表２】
2006229417.tif 000004
【００６７】
【表３】
2006229417.tif 000005
【００６８】
【表４】
2006229417.tif 000006
【００６９】
【表５】
2006229417.tif 000007
【００７０】
【表６】
2006229417.tif 000008
【００７１】
【表７】
2006229417.tif 000009
【００７２】
【表８】
2006229417.tif 000010
【００７３】
【表９】
2006229417.tif 000011
【００７４】
【表１０】
2006229417.tif 000012
【産業上の利用可能性】
【００７５】
この発明によるデジタルＰＬＬ装置は、ＣＤドライブ，ＤＶＤドライブを含む光ディスク装置、ＭＯドライブを含む磁気ディスク装置においても適用することができる。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施例１のデジタル・フェーズ・ロックト・ループ回路の構成例を示すブロック図である。
【図２】図１に示すＤＰＬＬ回路の動作波形図である。
【図３】図１に示す入力信号タイミング検出部２の内部構成例を示す図である。
【図４】図３に示す入力信号タイミング検出部２の動作波形図である。
【００７７】
【図５】この発明の実施例２のＤＰＬＬ回路の構成例を示すブロック図である。
【図６】図５に示すＤＰＬＬ回路で用いられる多相クロック源６の構成例を示すブロック図である。
【図７】図５に示すＤＰＬＬ回路で用いられる入力信号タイミング検出部２′の構成例を示すブロック図である。
【図８】図５乃至図７に示す各部における動作波形図である。
【００７８】
【図９】この発明の実施例３のＤＰＬＬ回路で用いられる出力クロック発生部５の構成例を示すブロック図である。
【図１０】図９に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図１１】この発明の実施例４のＤＰＬＬ回路で用いられる出力クロック発生部５の構成例を示すブロック図である。
【図１２】図１１に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【００７９】
【図１３】同じく図１１に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図１４】同じく図１１に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図１５】同じく図１１に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図１６】同じく図１１に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図１７】この発明の実施例５のＤＰＬＬ回路で用いられる出力クロック発生部５の構成例を示すブロック図である。
【００８０】
【図１８】図１７に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図１９】同じく図１７に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図２０】同じく図１７に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図２１】同じく図１７に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【図２２】同じく図１７に示す出力クロック発生部５の動作中のデータ変化を示す図である。
【００８１】
【図２３】この発明の実施例６のＤＰＬＬ回路で用いられる位相差検出部３の構成例を示すブロック図である。
【図２４】図２３に示す位相差検出部３の動作時の各部の出力信号の波形を示す図である。
【図２５】従来のＤＰＬＬ回路の構成例を示すブロック図である。
【図２６】図２５に示すＤＰＬＬ回路の動作波形図である。
【符号の説明】
【００８２】
１：クロック源    ２，２′：入力信号タイミング検出部    ３：位相差検出部    ４：周波数制御部    ５：出力クロック発生部    ６：多相クロック源    １０１〜１０４：差動バッファ    １０５〜１０８：出力バッファ    ２０１〜２０７，３０１，５０２，５１２〜５１５，５５１：ＤＥＦ    ２０８：第１組み合わせロジック    ２０９：第２組み合わせロジック    ２５１，２５６：ゲート回路    ２５２：電流源    ２５３，２５８：コンデンサ    ２５４，２５７，２５９：スイッチ    ２５５，２６０：バッファ    ２６１：ＡＤコンバータ    ３０２：セレクタ    ３０３：減算器    ５０１，５１１：テーブル    ５３１〜５３８：乗算器    ５４１〜５４８：加算器    ５６１〜５６８：ＮＯＴ回路    ５７１〜５７８：ＡＮＤゲート    ５８１〜５８８：ゲート回路    ７００：位相比較器    ７０１：カウンタ    ７０２：インクリメンタ・デクリメンタ    ７０３：分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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