(57)【要約】【課題】  複数のＭＯＳＦＥＴを異なる面方位を有する基板上に形成する。【解決手段】  半導体装置の基板を、第１面方位を有する第１シリコンと、第１シリコンの一部に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンとを有するものとする。そして、第１シリコン上に、第１ゲート電極を含む第１トランジスタを形成し、第２シリコン上に、第２ゲート電極を含む第２トランジスタを形成する。このとき、第１シリコン膜表面と、第２シリコン膜表面との高さの差は、第１ゲート電極又は第２ゲート電極のゲート長よりも小さいものとする。あるいは、ここで、第１ゲート電極表面の第１シリコン表面からの高さは、第２ゲート電極表面の第１シリコン表面からの高さと同じであるようにする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１面方位を有する第１シリコンと、
前記第１シリコン上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンと、
前記第１シリコン上に形成された第１ゲート電極を含む第１トランジスタと、
前記第２シリコン上に形成された第２ゲート電極を含む第２トランジスタと、
を備え、
前記第１シリコン膜表面と、前記第２シリコン膜表面との高さの差は、
前記第１ゲート電極又は前記第２ゲート電極のゲート長よりも小さいことを特徴とする半導体装置。
【請求項２】
第１面方位を有する第１シリコンと、
前記第１シリコン上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンと、
前記第１シリコン上に形成された第１ゲート電極を含む第１トランジスタと、
前記第２シリコン上に形成された第２ゲート電極を含む第２トランジスタと、
を備え、
前記第１ゲート電極表面の前記第１シリコン表面からの高さは、前記第２ゲート電極表面の前記第１シリコン表面からの高さと同じであることを特徴とする半導体装置。
【請求項３】
前記第１面方位及び前記第２面方位のいずれか一方の面方位は、１００であり、他方の面方位は、１１０であり、
前記第１トランジスタ及び第２トランジスタのうち、面方位が１００のシリコン上に形成されるトランジスタは、ｎ型であり、面方位が１１０のシリコン上に形成されるトランジスタは、ｐ型であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１シリコン下層に、
シリコン基板と、
前記シリコン基板上に形成された絶縁膜と、
を備えることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１シリコン中に、酸素イオン注入により形成された、埋め込み酸化膜を備えることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記第２シリコンに代えて、ゲルマニウム膜を備えることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
シリコン基板と、
前記シリコン基板上の一部に形成された第１シリコンゲルマニウム膜と、
前記第１シリコンゲルマニウム膜上に形成され、前記第１シリコンゲルマニウムの歪を緩和する第２シリコンゲルマニウム膜と、
前記第２シリコンゲルマニウム膜上に形成されたシリコン膜と、
前記シリコン基板上の、前記第１シリコンゲルマニウム膜が形成されていない領域に形成された第１ゲート電極を含む第１トランジスタと、
前記シリコン膜上に形成された第２ゲート電極を含む第２トランジスタと、
を備えることを特徴とする半導体装置。
【請求項８】
シリコン基板と、
前記シリコン基板上に形成された第１シリコンゲルマニウム膜と、
前記第１シリコンゲルマニウム膜上に形成され、前記第１シリコンゲルマニウムの歪を緩和する第２シリコンゲルマニウム膜と、
前記第２シリコンゲルマニウム膜上に形成された第１シリコン膜と、
前記第１シリコン膜上の一部に形成された埋め込み絶縁膜と、
前記埋め込み酸化膜上に形成された第２シリコン膜と、
前記第２シリコン膜上に形成された第１ゲート電極を含む第１トランジスタと、
前記第１シリコン膜上の、前記第２シリコン層が形成されていない領域に形成された第２ゲート電極を含む第２トランジスタと、
を備えることを特徴とする半導体装置。
【請求項９】
前記第２トランジスタは、前記半導体装置中の電子回路の中で、最も高速に動作する回路を有することを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
第１面方位を有する第１シリコン上に埋め込み絶縁膜及び第２面方位を有する第２シリコンが形成されたＳＯＩ基板を形成するＳＯＩ基板形成工程と、
前記ＳＯＩ基板の、所定の領域の、第２シリコン及び埋め込み絶縁膜を除去する第２シリコン除去工程と、
前記第２シリコン上と、前記第２シリコン除去工程により露出した第１シリコン上とに、ゲート絶縁膜とゲート電極とを形成するゲート形成工程と、
を備え、
前記ゲート形成工程における露光の焦点深度は、前記埋め込み絶縁膜と前記第２シリコンの膜厚とを合計した膜厚より大きいことを特徴とする半導体装置の製造方法。
【請求項１１】
第１面方位を有する第１シリコン上に埋め込み絶縁膜及び第２面方位を有する第２シリコンが形成されたＳＯＩ基板を形成するＳＯＩ基板形成工程と、
前記ＳＯＩ基板の、所定の領域の、第２シリコン及び埋め込み絶縁膜を除去する第２シリコン除去工程と、
前記第２シリコン上と、前記第２シリコン除去工程により露出した前記第１シリコン上とに、ゲート絶縁膜用の材料膜を形成するゲート絶縁膜用材料膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極形成用の材料膜を形成するゲート電極用材料膜形成工程と、
前記ゲート電極用材料膜の表面を平坦化する平坦化工程と、
前記ゲート電極用材料膜及びゲート絶縁膜用材料膜をエッチングして、ゲート電極及びゲート絶縁膜を形成するゲート形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
第１面方位を有する第１シリコン上に埋め込み絶縁膜及び第２面方位を有する第２シリコンが形成されたＳＯＩ基板を形成するＳＯＩ基板形成工程と、
前記ＳＯＩ基板の、所定の領域の、第２シリコン及び埋め込み絶縁膜を除去する第２シリコン除去工程と、
前記第２シリコン上と、前記所定の領域に露出した第１シリコン上とに、ゲート絶縁膜用の材料膜を形成するゲート絶縁膜用材料膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極形成用の材料膜を形成するゲート電極用材料膜形成工程と、
前記所定の領域上のゲート絶縁膜用材料膜及び前記ゲート電極用材料膜をエッチングして、第１ゲート電極及び第１ゲート絶縁膜を形成する第１ゲート形成工程と、
前記第２シリコン上のゲート絶縁膜用材料膜及び前記ゲート電極用材料膜をエッチングして、第２ゲート電極及び第２ゲート絶縁膜を形成する第２ゲート形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記ＳＯＩ基板形成工程は、
シリコン基板上に、絶縁膜を介して、前記第１シリコンを形成する第１シリコン形成工程を含むことを特徴とする請求項１０から１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第２シリコン除去工程の後、
前記所定の領域の第１シリコン中に、酸素イオンを注入して埋め込み酸化膜を形成する埋め込み酸化膜形成工程を備えることを特徴とする請求項１０から１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記ＳＯＩ基板形成工程は、前記第２シリコンに代えて、ゲルマニウム膜を形成することを特徴とする請求項１０から１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
シリコン基板上に、第１シリコンゲルマニウム膜を形成する第１シリコンゲルマニウム膜形成工程と、
前記第１シリコンゲルマニウム膜上に、前記第１シリコンゲルマニウム膜の歪を緩和する第２シリコンゲルマニウム膜を形成する第２シリコンゲルマニウム膜形成工程と、
前記第２シリコンゲルマニウム膜上に、シリコン膜を形成するシリコン膜形成工程と、
前記シリコン基板上の所定の領域の、前記第１シリコンゲルマニウム膜、第２シリコンゲルマニウム膜及びシリコン膜をエッチングにより除去する除去工程と、
前記シリコン膜及び前記所定の領域に露出したシリコン基板上に、ゲート絶縁膜を介して、ゲート電極を形成するゲート形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１７】
シリコン基板上に、第１シリコンゲルマニウム膜を形成する第１シリコンゲルマニウム膜形成工程と、
前記第１シリコンゲルマニウム膜上に、第２シリコンゲルマニウム膜を形成する第２シリコンゲルマニウム膜形成工程と、
前記第２シリコンゲルマニウム膜上に、第１シリコン膜を形成する第１シリコン膜形成工程と、
前記第１シリコン膜上に、埋め込み絶縁膜を形成する埋め込み絶縁膜形成工程と、
前記埋め込み絶縁膜上に、第２シリコン膜を形成する第２シリコン膜形成工程と、
前記シリコン基板上の所定の領域の、前記第２シリコン膜及び前記埋め込み絶縁膜をエッチングにより除去する除去工程と、
前記第２シリコン膜及び前記所定の領域に露出した第１シリコン膜上に、ゲート絶縁膜を介して、ゲート電極を形成するゲート形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及び半導体装置の製造方法に関する。更に具体的には、異なる面方位を有する面に形成された、２以上のトランジスタを有する半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般に、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor：以下、ＣＭＯＳ）を構成するＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ）とＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳ）とは、同じシリコン上に形成されるため、チャネル部の面方位は同じである。
【０００３】
一方、電子と、正孔とでは、面方位によって移動度が異なる。即ち、電子は、面方位（１００）面が最も移動度が高く、正孔では、面方位（１１０）面の移動度が最も高い。従って、（１００）面を使用すると、正孔の移動度が低下し、逆に（１１０）面を使用すると、電子の移動度が低下する。このように、ＣＭＯＳにおいて、電子と正孔との移動度を両立させることは困難である。
【０００４】
これに対して、ＣＭＯＳにおける移動度を両立させる技術として、面方位の異なるシリコン面に、ＮＭＯＳとＰＭＯＳとを形成する技術が提案されている。これは、一方をバルクシリコン上に形成し、他方の型を、ＳＯＩ（Silicon on Insulator）層上に形成するものである。これにより、両型のＭＯＳを、それぞれ、最高の移動度を得られる面方位の面に形成することができる。ここでは、バルクシリコン上に形成するトランジスタについては、一度、ＳＯＩ層を除去して、バルク面を露出させた後、選択エピタキシャル成長で、ＳＯＩ層上と同じ高さにまで、バルク面の結晶を持ち上げる必要がある（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】M. Yang, et. al., High Performance CMOS Fabricated on Hybrid Substrate With Different Crystal Orientations, IEDM 03, p 453〜p 456
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、このような最適方位構造を、選択エピタキシャル成長を用いて形成する場合、選択エピタキシャル成長部の、ＳＯＩ構造側の端部に、欠陥結晶が発生する場合がある。エピタキシャル成長の中央部では、上方向に成長するだけなので、結晶欠陥が発生しないのに対して、端部においては、ＳＯＩ構造との段差によるストレスなどの影響により、エピタキシャル成長が阻害されるため、結晶欠陥が発生するものと考えられる。
【０００７】
この対策としては、結晶欠陥部にＭＯＳが形成されないようにすることが考えられ、即ち、ＮＭＯＳとＰＭＯＳとを離して、それぞれが、結晶欠陥が発生しない領域に形成されるようにすればよい。しかし、このようにＮＭＯＳとＰＭＯＳとの間を離すことは、半導体装置の微細化を退行させることとなり問題である。
【０００８】
従って、この発明は、異なる移動度が要求されるトランジスタが、その移動度に応じた結晶面に形成されるように改良した半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
この発明の半導体装置は、第１面方位を有する第１シリコンと、前記第１シリコン上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンと、前記第１シリコン上に形成された第１ゲート電極を含む第１トランジスタと、前記第２シリコン上に形成された第２ゲート電極を含む第２トランジスタと、を備える。そして、前記第１シリコン膜表面と、前記第２シリコン膜表面との高さの差は、前記第１ゲート電極又は前記第２ゲート電極のゲート長よりも小さいものである。
【００１０】
あるいは、この発明の他の半導体装置は、第１面方位を有する第１シリコンと、前記第１シリコン上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された、第２面方位を有する第２シリコンと、前記第１シリコン上に形成された第１ゲート電極を含む第１トランジスタと、前記第２シリコン上に形成された第２ゲート電極を含む第２トランジスタと、を備える。そして、前記第１ゲート電極表面の、前記第１シリコン表面からの高さは、前記第２ゲート電極表面の、前記第１シリコン表面からの高さと同じである。
【００１１】
あるいは、この発明の他の半導体装置は、シリコン基板と、前記シリコン基板上の一部に形成された第１シリコンゲルマニウム膜と、前記第１シリコンゲルマニウム膜上に形成され、前記第１シリコンゲルマニウムの歪を緩和する第２シリコンゲルマニウム膜と、前記第２シリコンゲルマニウム膜上に形成されたシリコン膜と、前記シリコン基板上の、前記第１シリコンゲルマニウム膜が形成されていない領域に形成された第１ゲート電極を含む第１トランジスタと、前記シリコン膜上に形成された第２ゲート電極を含む第２トランジスタと、を備える。
【００１２】
あるいは、この発明の他の半導体装置は、シリコン基板と、前記シリコン基板上に形成された第１シリコンゲルマニウム膜と、前記第１シリコンゲルマニウム膜上に形成され、前記第１シリコンゲルマニウムの歪を緩和する第２シリコンゲルマニウム膜と、前記第２シリコンゲルマニウム膜上に形成された第１シリコン膜と、前記第１シリコン膜上の一部に形成された埋め込み絶縁膜と、前記埋め込み酸化膜上に形成された第２シリコン膜と、前記第２シリコン膜上に形成された第１ゲート電極を含む第１トランジスタと、前記第１シリコン膜上の、前記第２シリコン層が形成されていない領域に形成された第２ゲート電極を含む第２トランジスタと、を備える。
【００１３】
また、この発明の半導体装置の製造方法は、第１面方位を有する第１シリコン上に埋め込み絶縁膜及び第２面方位を有する第２シリコンが形成されたＳＯＩ基板を形成するＳＯＩ基板形成工程と、前記ＳＯＩ基板の、所定の領域の、第２シリコン及び埋め込み絶縁膜を除去する第２シリコン除去工程と、前記第２シリコン上と、前記第２シリコン除去工程により露出した第１シリコン上とに、ゲート絶縁膜とゲート電極とを形成するゲート形成工程と、を備える。そして、前記ゲート形成工程における露光の焦点深度は、前記埋め込み絶縁膜と前記第２シリコンの膜厚とを合計した膜厚より大きいものとする。
【００１４】
あるいは、この発明の他の半導体装置の製造方法は、第１面方位を有する第１シリコン上に埋め込み絶縁膜及び第２面方位を有する第２シリコンが形成されたＳＯＩ基板を形成するＳＯＩ基板形成工程と、前記ＳＯＩ基板の、所定の領域の、第２シリコン及び埋め込み絶縁膜を除去する第２シリコン除去工程と、前記第２シリコン上と、前記第２シリコン除去工程により露出した前記第１シリコン上とに、ゲート絶縁膜用の材料膜を形成するゲート絶縁膜用材料膜形成工程と、前記ゲート絶縁膜上に、ゲート電極形成用の材料膜を形成するゲート電極用材料膜形成工程と、前記ゲート電極用材料膜の表面を平坦化する平坦化工程と、前記ゲート電極用材料膜及びゲート絶縁膜用材料膜をエッチングして、ゲート電極及びゲート絶縁膜を形成するゲート形成工程と、を備える。
【００１５】
あるいは、この発明の他の半導体装置の製造方法は、第１面方位を有する第１シリコン上に埋め込み絶縁膜及び第２面方位を有する第２シリコンが形成されたＳＯＩ基板を形成するＳＯＩ基板形成工程と、前記ＳＯＩ基板の、所定の領域の、第２シリコン及び埋め込み絶縁膜を除去する第２シリコン除去工程と、前記第２シリコン上と、前記所定の領域に露出した第１シリコン上とに、ゲート絶縁膜用の材料膜を形成するゲート絶縁膜用材料膜形成工程と、前記ゲート絶縁膜上に、ゲート電極形成用の材料膜を形成するゲート電極用材料膜形成工程と、前記所定の領域上のゲート絶縁膜用材料膜及び前記ゲート電極用材料膜をエッチングして、第１ゲート電極及び第１ゲート絶縁膜を形成する第１ゲート形成工程と、前記第２シリコン上のゲート絶縁膜用材料膜及び前記ゲート電極用材料膜をエッチングして、第２ゲート電極及び第２ゲート絶縁膜を形成する第２ゲート形成工程と、を備える。
【００１６】
あるいは、この発明の他の半導体装置の製造方法は、シリコン基板上に、第１シリコンゲルマニウム膜を形成する第１シリコンゲルマニウム膜形成工程と、前記第１シリコンゲルマニウム膜上に、前記第１シリコンゲルマニウム膜の歪を緩和する第２シリコンゲルマニウム膜を形成する第２シリコンゲルマニウム膜形成工程と、前記第２シリコンゲルマニウム膜上に、シリコン膜を形成するシリコン膜形成工程と、前記シリコン基板上の所定の領域の、前記第１シリコンゲルマニウム膜、第２シリコンゲルマニウム膜及びシリコン膜をエッチングにより除去する除去工程と、前記シリコン膜及び前記所定の領域に露出したシリコン基板上に、ゲート絶縁膜を介して、ゲート電極を形成するゲート形成工程と、
を備える。
【００１７】
あるいは、この発明の他の半導体装置の製造方法は、シリコン基板上に、第１シリコンゲルマニウム膜を形成する第１シリコンゲルマニウム膜形成工程と、前記第１シリコンゲルマニウム膜上に、第２シリコンゲルマニウム膜を形成する第２シリコンゲルマニウム膜形成工程と、前記第２シリコンゲルマニウム膜上に、第１シリコン膜を形成する第１シリコン膜形成工程と、前記第１シリコン膜上に、埋め込み絶縁膜を形成する埋め込み絶縁膜形成工程と、前記埋め込み絶縁膜上に、第２シリコン膜を形成する第２シリコン膜形成工程と、前記シリコン基板上の所定の領域の、前記第２シリコン膜及び前記埋め込み絶縁膜をエッチングにより除去する除去工程と、前記第２シリコン膜及び前記所定の領域に露出した第１シリコン膜上に、ゲート絶縁膜を介して、ゲート電極を形成するゲート形成工程と、を備える。
【発明の効果】
【００１８】
この発明においては、第１トランジスタと第２トランジスタをそれぞれ、面方位の異なるシリコンあるいはゲルマニウム上に形成することができる。従って、異なる型のトランジスタにおいても、それぞれに必要な、高速の移動度を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
また、以下、各図において、簡略化のため、２つのトランジスタのみを図示して説明する。しかしながら、この発明が、２つトランジスタを有するものに限られるものではなく、それぞれの領域に、必要な数のトランジスタが形成されることは言うまでもない。
なお、以下、各実施の形態において、単に「基板」と言う場合には、各トランジスタにおいて、そのゲート絶縁膜下層の膜全体を含むものとする。
【００２０】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を説明するための断面模式図である。
図１に示すように、実施の形態１における半導体装置においては、２つのトランジスタＮＭＯＳとＰＭＯＳとが形成されている。
【００２１】
具体的に、ＰＭＯＳが形成されている部分の基板は、結晶面方位（１１０）のシリコン基板２である。また、ＮＭＯＳが形成されている部分の基板は、シリコン基板２上に、埋め込み酸化膜４が形成され、更に、その上に、ＳＯＩ層６が形成されたＳＯＩ基板である。ＳＯＩ層６の面方位は（１００）である。また、ＳＯＩ層６の膜厚Ｔ６、埋め込み酸化膜４の膜厚Ｔ４は、共に、２０nmである。また、ＰＭＯＳを形成する領域と、ＮＭＯＳを形成する領域とは、分離酸化膜８により分離されている。
【００２２】
ＮＭＯＳ、ＰＭＯＳにおいて、それぞれ、ＳＯＩ層６、シリコン基板２上に、ゲート絶縁膜１０ａ、１０ｂを介して、ゲート電極１２ａ、１２ｂが形成されている。また、ゲート電極１２ａ、１２ｂの周辺のＳＯＩ層６、シリコン基板２に、それぞれ、ソース/ドレイン１４ａ、１４ｂが形成されている。
【００２３】
ＮＭＯＳ、ＰＭＯＳにおいて、ゲート電極１２ａ、１２ｂのゲート長Ｌ１２は、共に、５０nmとなっている。実施の形態１の半導体装置においては、ＳＯＩ層の膜厚Ｔ６と埋め込み酸化膜の膜厚Ｔ４との合計の膜厚は４０nmであり、ゲート長よりも小さく設定されている。即ち、ＮＭＯＳの基板（シリコン基板２、埋め込み酸化膜４、ＳＯＩ層６）とＰＭＯＳの基板（シリコン基板２）との段差は、ゲート長よりも小さく設定される。これは、一般に、ゲート電極形成時のレジストの露光における焦点深度が、ゲート長と同じ程度に設置されるからであり、ＮＭＯＳの基板とＰＭＯＳの基板との段差は、焦点深度よりも小さい方が好ましいためである。
【００２４】
図２は、この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図６は、実施の形態１における半導体装置の各製造過程における状態を説明するための断面模式図である。
以下、図３〜図６を用いて、この発明の実施の形態１における半導体装置の製造方法について具体的に説明する。
【００２５】
まず、（１１０）面を有するシリコン基板２を支持基板として、埋め込み酸化膜４を介して、ＳＯＩ層６を形成する（ステップＳ１０２）。ここでは、例えば、スマートカット法などの張り合わせＳＯＩ技術などを用いればよい。このとき、埋め込み酸化膜４及びＳＯＩ層６の膜厚Ｔ４、Ｔ６は、それぞれ、２０nmとする。
【００２６】
次に、図３に示すように、ＮＭＯＳを形成する領域を覆うように、レジストマスク１６を形成する（ステップＳ１０４）。その後、図４に示すように、レジストマスク１６をマスクとして、露出した領域、即ち、ＰＭＯＳを形成する領域の、ＳＯＩ層６及び埋め込み酸化膜４をエッチングにより除去する（ステップＳ１０６）。除去後、不用のレジストマスク１６を除去する（ステップＳ１０８）。その後、ＮＭＯＳとＰＭＯＳとを分離するため、分離領域８を形成する（ステップＳ１１０）。
【００２７】
次に、ゲート絶縁膜として、酸化膜１０を形成した後（ステップＳ１１２）、ゲート電極形成用のポリシリコン膜１２を形成する（ステップＳ１１４）。ここで、酸化膜１０、ポリシリコン膜１２の膜厚は、それぞれ、１.８nm、１５０nmとする。
【００２８】
次に、図５に示すように、ポリシリコン膜１２上にレジストマスク１８を形成する（ステップＳ１１６）。レジストマスク１８の形成においては、まず、ポリシリコン膜１２上にレジストを塗布して、露光、現像を行う。一般に露光における焦点深度は、ゲート長と同じ程度に設定されるため、ここでも、焦点深度は、ゲート長と同じく、５０nmに設定する。塗布されたレジストには、ポリシリコン膜１２上の段差、即ち、シリコン基板２表面とＳＯＩ層６表面との高さの差（Ｔ６+Ｔ４）４０nmが影響して、レジストにも、約４０nmに近い段差が形成されている。しかし、この露光における焦点深度は、５０nmであり、レジストの段差よりも大きい。このようにレジスト表面の段差が焦点深度より小さくなるように設定しておくことにより、ＮＭＯＳ側とＰＭＯＳ側とでレジスト表面の高さが異なっていても、レジストマスク１８を、同時に、ある程度正確に形成することができるようになっている。
【００２９】
次に、図６に示すように、ポリシリコン膜１２及び酸化膜１０のエッチングを行う（ステップＳ１１８）。これにより、ゲート酸化膜１０ａ、１０ｂを介して、所望の形状のゲート電極１２ａ、１２ｂが形成される。その後、レジストマスク１８を除去する（ステップＳ１２０）。
【００３０】
次に、ＮＭＯＳ、ＰＭＯＳの基板に、それぞれ、ソース/ドレイン１４ａ、１４ｂの注入を行う（ステップＳ１２２）。ソース／ドレイン１４ａの注入においては、まず、ＰＭＯＳ領域を覆うレジストマスク２０を形成して、ゲート電極１２ａとレジストマスク２０とをマスクとして、ＮＭＯＳ側に、ｎ型のイオンを注入する。次に、ＰＭＯＳ領域のレジストマスク２０を除去する。同様に、ＮＭＯＳ側を覆うレジストマスクを形成し、このレジストマスクと、ゲート電極１２ｂとをマスクとして、ｎ型のイオンを注入する。その後、レジストマスクを除去する。
以上のようにして、図１に示すような半導体装置が形成される。
【００３１】
以上説明したように、実施の形態１においては、ＰＭＯＳを、面方位（１１０）のシリコン基板２上に形成し、ＮＭＯＳを面方位（１００）のＳＯＩ層６上に形成することができる。ここで、電子は（１００）面において移動度が高く、正孔は（１１０）面において移動度が高い。従って、ＮＭＯＳ、ＰＭＯＳを、それぞれ、高速の移動度を実現できる面方位のシリコン上に形成することができ、高速の半導体装置を得ることができる。なお、チャネル方向は、ＮＭＯＳでは結晶軸〈１１１〉で、ＰＭＯＳでは結晶軸〈１１０〉で移動度が高く良好である。従って、必要に応じて、チャネル方向が、各結晶軸に沿うように回路設計を行えばよい。
【００３２】
また、実施の形態１においては、ＮＭＯＳの基板と、ＰＭＯＳの基板との段差を、約４０nmにし、露光における焦点深度５０nmより小さくすることとしている。従って、シリコン基板２上に形成するＰＭＯＳにおいても、シリコン基板２の表面を選択エピタキシャル成長させる必要がない。従って、結晶欠陥の発生を抑え、デバイス特性の良好な半導体装置を得ることができる。また、ＮＭＯＳとＰＭＯＳとを結晶欠陥の発生を加味して離す必要がなく、両ＭＯＳ間の距離を小さくすることができるため、半導体装置の小型化を図ることができる。
【００３３】
なお、実施の形態１においては、ＳＯＩ層６上に、ＮＭＯＳを形成し、シリコン基板２上に、ＰＭＯＳを形成する場合について説明した。しかし、この発明はこれに限るものではない。例えば、シリコン基板２として、面方位（１００）のシリコン基板を用いた場合には、シリコン基板上にＮＭＯＳを形成し、ＳＯＩ層６として面方位（１１０）のシリコンを形成して、ＳＯＩ層６上にＰＭＯＳを形成すればよい。また、ＮＭＯＳ、ＰＭＯＳを形成する場合に限るものではなく、たとえば、アナログ、デジタル回路に分けて、ＳＯＩ層とシリコン基板（バルク面）とに形成するものであってもよい。
【００３４】
また、実施の形態１においては、簡略化のため、ゲート電極１２ａ、１２ｂをマスクとしてイオン注入を行い、ゲート電極１２ａ、１２ｂの周辺の基板（６、２）に、ソース/ドレイン１４ａ、１４ｂが形成される場合について説明した。しかし、この発明はこれに限るものではなく、ゲート電極１２ａ、１２ｂの両側に、イオン注入におけるゲート保護のためのスペーサの形成や、サイドウォールを形成してエクステンションを形成するもの等であってもよい。これは、以下の全実施の形態においても同様である。
【００３５】
また、実施の形態１においては、ゲート長５０nmとし、ＮＭＯＳの基板とＰＭＯＳの基板との段差を４０nmとする場合について説明した。しかし、この発明において、ゲート長及びＮＭＯＳとＰＭＯＳにおける基板の段差はこれに限るものではない。この発明においては、露光における焦点深度がゲート長とほぼ同じになることから、ＮＭＯＳとＰＭＯＳとの基板の段差は、ゲート長より小さいもの、あるいは、焦点深度よりも小さいものであればよい。
【００３６】
実施の形態２．
図７は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図７に示すように、実施の形態２における半導体装置は、実施の形態１において説明した半導体装置と類似するものであり、ＰＭＯＳが（１１０）面のシリコン基板２上に形成され、ＮＭＯＳが（１００）面のＳＯＩ層６上に形成されている。但し、埋め込み酸化膜４の膜厚とＳＯＩ層６の膜厚との合計膜厚は、１００nmとなっている。
【００３７】
具体的に、ＳＯＩ層６上に、ゲート絶縁膜２２ａを介して、ゲート電極２４ａが形成され、ゲート電極２４ａ周辺のＳＯＩ層６には、ソース/ドレイン２６ａが形成され、ＮＭＯＳが構成されている。また、シリコン基板２上には、ゲート絶縁膜２２ｂを介して、ゲート電極２４ｂが形成され、ゲート電極２４ｂ周辺のシリコン基板２には、ソース/ドレイン２６ｂが形成され、ＰＭＯＳが構成されている。ゲート電極２４ａ、２４ｂのゲート長は、共に５０nmである。
【００３８】
但し、実施の形態１と実施の形態２とでは、ゲート電極の形状が異なっている。具体的に、実施の形態１においては、ゲート電極１２ａ、１２ｂの膜厚は同一とし、共に１５０nmとして説明した。これに対して、実施の形態２のゲート電極２４ａ、２４ｂの膜厚は、同一ではなく、ＮＭＯＳ及びＰＭＯＳの基板の段差分、ＰＭＯＳのゲート電極２４ｂの方が厚くなっている。言い換えると、ＮＭＯＳと、ＰＭＯＳのゲート電極２４ａ、２４ｂは、高さ、即ち、シリコン基板２底面からゲート電極２４ａ、２４ｂまでの全膜厚が同一となっている。具体的には、上述したように、ＮＭＯＳの基板とＰＭＯＳの基板との段差、即ち、埋め込み酸化膜４の膜厚とＳＯＩ層６の膜厚との合計膜厚は１００nmであり、ＮＭＯＳのゲート電極２４ａの膜厚は１５０nm、ＰＭＯＳのゲート電極２４ｂの膜厚は２５０nmである。即ち、ＰＭＯＳのゲート電極２４ｂの方が、ＮＭＯＳのゲート電極２４ａよりも、１００nm厚くなっていて、このゲート電極２４ａ、２４ｂの膜厚差により、基板間の段差１００nmが相殺されている。
【００３９】
図８は、この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。また、図９、図１０は、実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図８〜図１０を参照して、この発明の実施の形態２における半導体装置の製造方法について具体的に説明する。
【００４０】
まず、実施の形態１と同様に、ＳＯＩ基板のＰＭＯＳ側のＳＯＩ層６、埋め込み酸化膜４を除去して、分離酸化膜８を形成する（ステップＳ２０２〜Ｓ２１０）。その後、図９に示すように、ゲート絶縁膜２２ａ、２２ｂ形成用の酸化膜２２及びゲート電極２４ａ、２４ｂ形成用のポリシリコン膜２４を形成する（ステップＳ２１２、Ｓ２１４）。ここで、ポリシリコン膜２４は、３００nmの膜厚で形成する。
【００４１】
次に、図１０に示すように、ポリシリコン膜２４表面をＣＭＰにより平坦化する（ステップＳ２１６）。このＣＭＰにおいては、ポリシリコン膜の表面を、約１５０nm除去する。これにより、ＮＭＯＳのＳＯＩ層６上のポリシリコン膜２４は、膜厚１５０nmとなり、ＰＭＯＳ側のシリコン基板２上のポリシリコン膜２４は、膜厚２５０nmとなり、ポリシリコン膜２４表面の段差は除去される。
【００４２】
次に、レジストマスク１８を形成する（ステップＳ２１８）。このとき、ＮＭＯＳの基板とＰＭＯＳの基板との間に１００nmの段差が存在するが、既に、ポリシリコン膜２４表面の段差は除去されているため、レジストにも段差は形成されない。従って、焦点深度を、この段差よりも小さい、ゲート長５０nmと同程度としても、ＮＭＯＳ側、ＰＭＯＳ側の露光を同時に行うことができる。
【００４３】
その後、実施の形態１と同様に、ゲート電極のパターニング、イオン注入等を行うことにより（ステップＳ２２０〜Ｓ２２４）、図７に示すような半導体装置を形成することができる。
【００４４】
以上説明したように、実施の形態２によれば、ＰＭＯＳの基板とＮＭＯＳの基板との間に、焦点深度以上の段差がある場合にも、一度の露光で、ゲート電極の形成を行うことができる。従って、焦点深度以上の段差がある場合にも、面方位の異なる基板上にゲート電極を容易に形成することができ、高速な半導体装置を得ることができる。
【００４５】
なお、実施の形態２においては、基板に、焦点深度以上の段差がある場合に、ゲート電極形成用のポリシリコン膜２４を厚く堆積し、その段差を平坦にして、露光の際にレジスト上に段差がないようにする場合について説明した。しかし、この発明において、焦点深度以上に基板に段差がある場合の、ＰＭＯＳ、ＮＭＯＳのゲート電極の形成方法は、これに限るものではない。例えば、ゲート電極の形成方法としては、ＰＭＯＳとＮＭＯＳとで、別々に露光を行って、ポリシリコン上にハードマスク又はレジストマスクを形成した後、ゲート電極のパターニングを行うものであってもよい。また、基板に、焦点深度以上の段差がない場合であっても、ポリシリコン膜３２の表面を一度ＣＭＰにより平坦化する実施の形態２の方法を用いることができる。このようにすることにより、段差に関わらず、裕度を持って焦点深度を確保することができるため、より正確にゲート電極のパターニングを行うことができる。
【００４６】
また、実施の形態２においては、基板の段差が１００nmであり、ポリシリコン膜２４を３００nm堆積し、これをＣＭＰにより１５０nm削り、１５０nm、２５０nmのゲート電極２４ａ、２４ｂを形成する場合について説明した。しかし、この発明は、この値に限られるものではなく、段差や必要なデート電極の膜厚を考慮して、自由に設定することができる。但し、堆積するポリシリコン膜の膜厚は、基板の段差をカバーすることができるように、厚く堆積する必要はある。
その他は実施の形態１と同様であるから説明を省略する。
【００４７】
実施の形態３．
図１１は、この発明の実施の形態３における半導体装置を説明するための断面模式図である。
図１１に示すように、実施の形態３の半導体装置は、実施の形態１において説明したものと類似する。
【００４８】
しかし、実施の形態３においては、シリコン基板２上に、埋め込み酸化膜３０が形成され、その上に、ＳＯＩ層３２が形成されている。ＳＯＩ層３２の面方位は、（１１０）である。また、ＮＭＯＳ側では、ＳＯＩ層３２上に、埋め込み酸化膜４を介して、ＳＯＩ層６が形成されている。
【００４９】
ＳＯＩ層６上には、ゲート絶縁膜１０ａを介して、ゲート電極１２ａが形成され、ゲート電極１２ａ周辺のＳＯＩ層６に、ソース/ドレイン１４ａが形成されて、ＮＭＯＳが構成されている。一方、ＳＯＩ層３２上には、ゲート絶縁膜１０ｂを介してゲート電極１２ｂが形成され、ゲート電極１２ｂ周辺のＳＯＩ層３２にソース/ドレイン１４ｂが形成されて、ＰＭＯＳが構成されている。
【００５０】
即ち、実施の形態３においては、ＮＭＯＳだけでなく、ＰＭＯＳも、ＳＯＩ構造を有し、寄生容量の低減が図られている。なお、ＮＭＯＳの基板とＰＭＯＳの基板との段差、即ち、埋め込み酸化膜４の膜厚とＳＯＩ層６との合計膜厚は、実施の形態１において説明したように、ゲート電極形成時の露光を考慮して、ゲート電極１２ａ、１２ｂのゲート長以下に設定されている。
【００５１】
図１２は、この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。また、図１３は、実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図１２、図１３を参照して、実施の形態３における半導体装置の製造方法について説明する。
【００５２】
まず、シリコン基板２上に、埋め込み酸化膜３２、ＳＯＩ層３４を形成し（ステップＳ３０２）、更に、その上に、埋め込み酸化膜４及びＳＯＩ層６を形成する（ステップＳ３０４）。ここでは、実施の形態１と同様に、スマートカット法やＳＩＭＯＸ法等の技術を繰り返すことにより形成することができる。
【００５３】
次に、実施の形態１と同様に、ＰＭＯＳ側のＳＯＩ層６、埋め込み酸化膜４の除去を行う（ステップ３０６〜Ｓ３１０）。ここでは、図１３に示すように、ＮＭＯＳ側に、レジストマスク１６を形成し、ＰＭＯＳ側のＳＯＩ層６と埋め込み酸化膜４との除去を行う。但し、埋め込み酸化膜４下層の、ＳＯＩ層３４と埋め込み酸化膜３２とは、ＰＭＯＳ側にも残しておく。
【００５４】
その後、実施の形態１と同様に、分離酸化膜８の形成、ゲート絶縁膜１０ａ、１０ｂ、ゲート電極１２ａ、１２ｂの形成を行い、ソース/ドレイン１４ａ、１４ｂを注入することにより（ステップＳ３１２〜Ｓ３２４）、図１１に示すような実施の形態３における半導体装置が形成される。
【００５５】
以上説明したように、実施の形態３においては、ＮＭＯＳ、ＰＭＯＳともに、ＳＯＩ層上に形成されている。また、ＮＭＯＳは、（１００）面のＳＯＩ層６上に、ＰＭＯＳは、（１１０）面のＳＯＩ層３４上に形成されている。従って、ＮＭＯＳ、ＰＭＯＳ共に、高速の移動度を得ることができる。また、ＮＭＯＳだけでなく、ＰＭＯＳにおいても、ＳＯＩ層３４上に形成されているため、ＳＯＩ構造による、寄生容量低減効果を得ることができる。即ち、ＰＭＯＳにおいても、ソース/ドレイン１４ｂが、下層の埋め込み酸化膜３２に接触し、ソース/ドレイン１４ｂの寄生容量が小さくなっている。従って、よりデバイス特性の良好な半導体装置を得ることができる。
【００５６】
なお、実施の形態３では、ＳＯＩ層６を面方位（１００）とし、ＳＯＩ層３４を面方位（１１０）として、ＳＯＩ層６、３４に、それぞれ、ＮＭＯＳ、ＰＭＯＳが形成される場合について説明した。しかし、この発明はこれに限るものではない。この発明においては、逆に、ＳＯＩ層が２層に積層された側のＳＯＩ層表面を（１１０）面とし、下層のＳＯＩ層を、（１００）面として、（１１０）面、（１００）面のＳＯＩ層上に、それぞれ、ＰＭＯＳ、ＮＭＯＳを形成したものであってもよい。
【００５７】
また、実施の形態３では、実施の形態１と同様に、ＳＯＩ層６と埋め込み酸化膜４との膜厚、即ち、ＮＭＯＳの基板とＰＭＯＳの基板との段差を、４０nmとして、焦点深度（及びゲート長）よりも段差が小さい場合について説明した。しかし、この発明はこれに限るものではなく、例えば、実施の形態２に説明したように、ゲート電極形成用のポリシリコン膜をＣＭＰにより平坦化することにより、段差を埋め込んだものであってもよい。また、ＰＭＯＳとＮＭＯＳとで、別々に露光することにより、ゲート電極を形成するものであってもよい。
その他は、実施の形態１、２と同様であり、説明を省略する。
【００５８】
実施の形態４．
図１４は、この発明の実施の形態４における半導体装置を説明するための断面模式図である。
実施の形態４における半導体装置は、実施の形態３における半導体装置と類似するものである。即ち、実施の形態４においても、ＰＭＯＳの基板は、シリコン基板２上に、埋め込み酸化膜３４が形成され、その上に、ＳＯＩ層３６が形成されたＳＯＩ構造となっている。但し、実施の形態４における半導体装置においては、ＮＭＯＳ側のＳＯＩ層６の下方には、シリコン基板２が形成されているのみで、ＳＯＩ層は積層されていない。
【００５９】
図１５は、この発明の実施の形態４における半導体装置の製造方法について説明するためのフロー図である。また、図１６は、実施の形態４における半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図１５、１６を参照して、実施の形態４のける半導体装置の製造方法について説明する。
【００６０】
実施の形態３においては、ＳＯＩ層６、ＳＯＩ層３２を積層することにより基板を形成した。これに対して、実施の形態４においては、まず、実施の形態１と同様に、ＳＯＩ基板を形成し（ステップＳ４０２）、ＰＭＯＳ側のＳＯＩ層６及び埋め込み酸化膜４を除去する（ステップＳ４０４）。
【００６１】
次に、図１６に示すように、レジストマスク１６により、ＮＭＯＳ側をマスクしたまま、ＰＭＯＳ側のシリコン基板２に、酸素イオンを注入する（ステップＳ４０８）。ここでは、酸素イオンを、２×１０１８cm-2注入する。その後、レジストマスク１６を除去した後（ステップＳ４１０）、１３００度程度の高温でアニールを行う（ステップＳ４１２）。これにより、シリコン基板２に、埋め込み酸化膜３６と、ＳＯＩ層３８が形成される。
【００６２】
その後は、実施の形態１と同様に、分離酸化膜８、ゲート絶縁膜１０ａ、１０ｂ、ゲート電極１２ａ、１２ｂ、及びソース/ドレイン１４ａ、１４ｂを形成することにより（ステップＳ４１４〜Ｓ４２６）、図１４に示すような半導体装置を得ることができる。
【００６３】
以上のように、酸素イオン注入によっても、ＰＭＯＳ側の基板にもＳＯＩ層３６を形成することができる。従って、ＮＭＯＳ、ＰＭＯＳ共に、高い移動度を得ることができると共に、ＳＯＩ構造による寄生容量の低下を図ることができる。また、実施の形態４のように、酸素イオン注入を用いることにより、複雑なＳＯＩ基板を用いることなく、高性能なＣＭＯＳを得ることができる。
【００６４】
なお、実施の形態４においては、ＰＭＯＳ側に、酸素イオン注入を行いＳＯＩ層を形成する場合について説明した。しかし、この発明は、これに限るものではない。この発明は、例えば、シリコン基板２とＳＯＩ層６の面方位を逆に、（１００）、（１１０）として、エッチングせずに残したＳＯＩ層６上にＰＭＯＳを形成し、酸素イオン注入により形成したＳＯＩ層３６上にＮＭＯＳを形成するものであってもよい。
その他は、実施の形態１〜３と同様であるから説明を省略する。
【００６５】
実施の形態５．
図１７は、この発明の実施の形態５における半導体装置を説明するための断面模式図である。
実施の形態１における半導体装置は、（１１０）のシリコン基板２、（１１０）のＳＯＩ層６上に、ＰＭＯＳ、ＮＭＯＳがそれぞれ、形成された場合について説明した。これに対して、実施の形態５に超える半導体装置においては、ＳＯＩ層６に代えて、シリコン基板２上に、埋め込み酸化膜４を介して、ＧｅＯＩ層３８が形成されている。ＧｅＯＩ層３８の面方位は、（１００）である。チャネル電流の結晶軸は、好ましくは、〈１１０〉がよい。
【００６６】
そして、ＧｅＯＩ層３８が形成された領域には、同様に、ゲート絶縁膜１０ａを介して、ゲート電極１２ａが形成され、ゲート電極１２ａ周辺の基板にはソース/ドレイン１４ａが形成されて、ＧｅＣＭＯＳが構成されている。このＧｅＣＭＯＳは、半導体装置におけるクリティカルパス回路部分である。なお、シリコン基板２上には、実施の形態１と同様に、ゲート絶縁膜１０ｂを介して、ゲート電極１２ｂが形成され、ゲート電極１２ｂ周辺の基板には、ソース/ドレイン１４ｂが形成されて、ＳｉＣＭＯＳが構成されている。
【００６７】
実施の形態５における半導体装置は、実施の形態１と同様の方法により製造することができる。即ち、基板を形成する際（ステップＳ１０２）に、張り合わせＳＯＩ形成技術を利用して、ゲルマニウム層をシリコン基板２上に張り合わせることにより、ＧｅＯＩ層３８を形成すればよい。その後の製造工程は、実施の形態１と同様である。
【００６８】
以上のように、この実施の形態５においては、シリコン基板２側に、ＳｉＣＭＯＳを形成し、ＧｅＯＩ層３８側に、ＧｅＣＭＯＳを形成している。一般に、ゲルマニウムは、キャリアの移動度が高いため、高速動作の半導体回路形成が可能となる。しかし、バンドギャップが狭く、接合リーク電流が、シリコンに比べて大きいという問題があり、これは、特に高温で増加する。従って、高速動作では有効であるが、消費電力、特に、スタンバイ電流を小さく抑えたい回路では、ＧｅＭＯＳを用いることができない。従って、実施の形態５においては、高速動作を要するクリティカルパスの回路部分のみＧｅＯＩ層３８上に形成し、ＳＲＡＭやフラッシュメモリなどのメモリ等、低消費電力の要求される部分は、シリコン基板２上に形成している。このようにすることにより、ＧｅＯＩ層３８におけるトランジスタのリーク電流増加を抑えつつ、高速動作と低消費電力（スタンバイ電流）の回路を実現することができる。
【００６９】
図１８は、この発明の実施の形態５における他の半導体装置の例を説明するための断面模式図である。
図１７において説明した半導体装置の製造方法は、実施の形態１において説明したものと同様である。即ち、埋め込み酸化膜４を介して、ＧｅＯＩ層３８を形成した後、ＳｉＣＭＯＳ側のＧｅＯＩ層３８と埋め込み酸化膜４とを選択的に除去する。そして、露出したシリコン基板２上に直接、ＳｉＣＭＯＳを形成する。ここで、ゲート電極形成時の露光における焦点深度よりも、ＧｅＯＩ層３８の膜厚と埋め込み酸化膜４膜厚との合計膜厚が薄くなるように設定することで、ゲート電極の露光を一度に行うことができるようにしている。
【００７０】
これに対して、図１８示す半導体装置においては、ＧｅＯＩ層３８と埋め込み酸化膜４とを選択的に除去した後、ＳｉＣＭＯＳ側のシリコン基板２表面を、ＧｅＯＩ層３８と同じ高さになるように、選択エピタキシャル成長させている。このようにすることにより、ＧｅＯＩ層３８側と、もとのシリコン基板２との段差が、ゲート電極形成時の露光における焦点深度よりも大きい場合であっても、一度に露光を行うことができる。
【００７１】
また、この発明は、図１７、図１８に説明したものに限るものではなく、実施の形態２に説明したように、ポリシリコン膜１２を厚く堆積して、その後、ＣＭＰにより、基板の段差により形成されたポリシリコン膜１２表面の段差を、平坦化してもよい。このようにしても、一度の露光により、ゲート電極パターニング用のレジストマスクを形成することができる。また、ＧｅＯＩ層３８側と、シリコン基板２側で、別々に露光を行い、ゲート電極を形成するものであってもよい。
【００７２】
なお、実施の形態５においては、ＳｉＣＭＯＳをシリコン基板２に形成し、ＧｅＯＩ層３８上に、ＧｅＣＭＯＳを形成するようにして、２種類の基板上に、それぞれ１ずつのＭＯＳを図示して説明した。しかし、この発明はこれに限るものではない。例えば、ＳｉＣＭＯＳ側においては、シリコン基板２上に更に、埋め込み酸化膜を介して、シリコン基板２とは面方位のことなるシリコン層を形成して、それぞれ、移動度が高くなる面方位のシリコン上に、ＮＭＯＳ、ＰＭＯＳを形成するようにしてもよい。即ち、ＳｉＣＭＯＳ側の領域に、更に、実施の形態１、２に説明した方法を組み合わせたものであってもよい。あるいは、実施の形態３、４に説明したものと組み合わせて、シリコン基板２のＣＭＯＳについても、ＳＯＩ構造を有するようにしてもよい。このように、実施の形態５と、実施の形態１〜４の技術とは、適宜、必要に応じて組み合わせることができる。
その他は実施の形態１〜４と同様であるから、説明を省略する。
【００７３】
実施の形態６．
図１９は、この発明の実施の形態６における半導体装置を説明するための断面模式図である。
図１９に示す半導体装置においては、シリコン基板４０には、分離酸化膜４２が形成されている。また、シリコン基板４０の一部には、エピタキシャル成長によりＳｉＧｅ層４４が形成され、ＳｉＧｅ層４４上には、歪緩和ＳｉＧｅ層４６が形成されている。また、歪緩和ＧｅＳｉ層４６上には、歪シリコン層４８が形成されている。
【００７４】
シリコン基板４０が露出する領域には、ゲート絶縁膜５０ａを介して、ゲート電極５２ａが形成され、ゲート電極５２ａの周辺のシリコン基板４０には、ソース/ドレイン５４ａが形成されて、ＳｉＣＭＯＳが構成されている。一方、シリコン基板４０上に、ＳｉＧｅ層４４/歪緩和ＳｉＧｅ層４６/歪シリコン層４８が形成された領域において、歪シリコン層４８上には、ゲート絶縁膜５０ｂを介してゲート電極５２ｂが形成され、ゲート電極５２ｂ周辺の歪シリコン層４８には、ソース/ドレイン５４ｂが形成されて、歪ＳｉＣＭＯＳが構成されている。
【００７５】
図２０は、この発明の実施の形態６における半導体装置の製造方法について説明するためのフロー図である。
実施の形態６の半導体装置の製造方法は、実施の形態１において説明したものと、類似するものである。但し、実施の形態１とは、それぞれＭＯＳを形成する基板が異なっているため、基板の形成方法が異なっている。
【００７６】
具体的に、シリコン基板４０上に、ＳｉＧｅ層４４を、エピタキシャル成長させる（ステップＳ６０２）。次に、ＳｉＧｅ層４４上に、歪を緩和した歪緩和ＳｉＧｅ層４６を堆積する（ステップＳ６０４）。更に、その上に、歪シリコン層４８をエピタキシャル成長させる（ステップＳ６０６）。このシリコン層４８は引っ張り歪を有する。
【００７７】
その後、実施の形態１のステップＳ１０４〜Ｓ１０８と同様にして、シリコン基板４０上にトランジスタを形成する領域の、歪シリコン層４８、歪緩和ＳｉＧｅ層４６、ＳｉＧｅ層４４を選択的にエッチングする。これにより、必要な領域において、Ｓｉ基板２が露出する（ステップＳ６０８〜Ｓ６１２）。
その後、実施の形態１と同様に、分離酸化膜４２、ゲート絶縁膜５０ａ、５０ｂ、ゲート電極５２ａ、５２ｂ、ソース/ドレイン５４ａ、５４ｂを形成することにより、図１９に示すような半導体装置を形成することができる。
【００７８】
以上のように、ＳｉＧｅ層４４を成長させ歪を緩和したＳｉＧｅ層４６を積み、その上にシリコン層４８を成長させると、形成されたシリコンは、引っ張り歪をもつ。この歪シリコン層４８上にＭＯＳを形成する場合、キャリアの移動度が向上する。一方、ＳｉＧｅ層には多くの結晶欠陥が含まれると共に、ＳｉＧｅ層でのリーク電流が発生するという問題がある。従って、例えば、歪シリコン層４８上に形成するＣＭＯＳは、回路全体の動作速度を決定する、高速動作を要するクリティカルパス回路のみとする。一方、シリコン基板４０においては、結晶欠陥が少なく、リーク電流を小さく抑えることができる。従って、ＳＲＡＭ等の低消費電力が要求される回路は、シリコン基板４０上に形成する。即ち、歪シリコン層４０には、歪に伴う結晶欠陥が多数存在するため、発生リーク電流が、歪の少ないシリコン基板４０上のＳｉＣＭＯＳに比べて大きくなる。しかし、低消費電力が要求されるＳｉＣＭＯＳは、結晶欠陥の少ないシリコン基板４０上に形成されており、歪ＳｉＣＭＯＳは、回路全体の中の一部（例えば１０%程度）のみとなっている。従って、回路全体としては、リーク電流を抑えることができる。このように、実施の形態６においては、高速動作を実現しつつ、回路全体におけるリーク電流を抑えることができる。
【００７９】
なお、実施の形態６においても、実施の形態１と同様に、基板に段差があるまま、ゲート電極を形成する場合について説明した。しかし、基板の段差が、ゲート電極形成時の焦点深度よりも大きいときには、例えば、実施の形態２に説明したように、ゲート電極のポリシリコンを厚く堆積した後、ＣＭＰにより平坦化して露光前に段差を無くす方法等を用いてもよい。また、シリコン基板４０を選択エピタキシャル成長させ、歪シリコン層４８にまで、シリコン基板４０を成長させたものであってもよい。
【００８０】
また、シリコン基板４０側は、直接シリコン基板４０にトランジスタを形成する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、シリコン基板４０側に、埋め込み酸化膜、ＳＯＩ層を形成して、ＳＯＩ層上にトランジスタを形成する物であっても良い。このようにすることにより、寄生容量の低減効果を得ることができ、デバイス特性の良好な半導体装置を得ることができる。また、ＳＯＩ層を形成し、更に、実施の形態１〜５に説明した方法を適宜組み合わせて、例えば、一部のＳＯＩ層を除去する、あるいは、更にＳＯＩ層を積層することにより、ＮＭＯＳとＰＭＯＳとを形成する面方位を最適なものに使い分けて、形成するなどしてもよい。
その他は、実施の形態１〜５と同様であるから、説明を省略する。
【００８１】
実施の形態７．
図２１は、この発明の実施の形態７における半導体装置を説明するための断面模式図である。
実施の形態７における半導体装置は、実施の形態６の半導体装置と類似するものである。即ち、実施の形態１と同様に、シリコン基板４０上に、ＳｉＧｅ層４４、歪緩和ＳｉＧｅ層４６、歪シリコン層４８が形成され、歪シリコン層４８上に、歪シリコンＣＭＯＳが形成されている。
【００８２】
一方、実施の形態６においては、低消費電力用のＳｉＣＭＯＳが形成された領域においては、ＳｉＧｅ層４４、歪緩和ＳｉＧｅ層４６、歪シリコン層４８が除去され、シリコン基板４０上に、直接、ＳｉＣＭＯＳが形成されていた。これに対して、実施の形態７においては、シリコン基板４０の全面に、ＳｉＧｅ層４４、歪緩和ＳｉＧｅ層４６、歪シリコン層４８が形成されている。そして、歪シリコン層４８上に、更に、埋め込み酸化膜５６、ＳＯＩ層５８が形成され、ＳＯＩ層５８上にＳＯＩ−ＣＭＯＳが形成されている。
【００８３】
図２２は、この発明の実施の形態７における半導体装置の製造方法を説明するためのフロー図である。
実施の形態７における半導体装置の製造方法は、実施の形態６の半導体装置との基板の構造が異なることから、基板の形成方法において、多少異なっている。
【００８４】
具体的には、まず、実施の形態６のステップＳ６０２〜Ｓ６０６と同様に、シリコン基板４０上に、ＳｉＧｅ層４４、歪緩和ＳｉＧｅ層４６、歪シリコン層４８を形成する（ステップＳ７０２〜Ｓ７０６）。その後、実施の形態１のステップＳ１０２と同様に、歪シリコン層４８上に、埋め込み酸化膜５６を介して、ＳＯＩ層５８を張り合わせる（ステップＳ７０８）。
【００８５】
次に、実施の形態１のステップＳ１０４〜Ｓ１０８と同様にして、低消費電力用のＣＭＯＳを形成する側のＳＯＩ層５８を覆うレジストマスクを形成し、これをマスクとして、ＧｅＣＭＯＳを形成する側の、ＳＯＩ層５８及び埋め込み酸化膜５６を除去する。その後レジストマスクを除去する（ステップＳ７０８〜Ｓ７１４）。
その後、ゲート絶縁膜５０ａ、５０ｂ、ゲート電極５２ａ、５２ｂ、ソース/ドレイン５４ａ、５４ｂを形成することにより、図２１に示すような半導体装置が形成される。
【００８６】
以上のように、高速動作の必要なクリティカルパス回路用の歪ＳｉＣＭＯＳを歪シリコン層４８上に形成すると共に、実施の形態７においては、低消費電力のＣＭＯＳをＳＯＩ層５８上に形成する。これにより、高速動作を可能にすると共に、ＳＯＩ構造における寄生容量低減の効果を得ることができ、より高速な半導体装置を得ることができる。なお、ＳＯＩ構造上の回路は、それ自体、通常のシリコン基板よりも高速に動作する。従って、実施の形態７は、歪シリコン層４８による動作速度の向上効果が、ＳＯＩ層による動作向上効果より大きい場合に、より効果的である。
【００８７】
なお、実施の形態７においては、ＳＯＩ層５８を形成した後、クリティカルパス回路用の歪ＳｉＣＭＯＳ用の基板と、低消費電力用のＳｉＣＭＯＳ用の基板とに分ける。具体的には、クリティカルパス回路用の基板として、ＳＯＩ層５８をエッチングして、歪シリコン層４８を露出させて用いる場合について説明した。しかし、この発明はこれに限るものではなく、例えば、実施の形態１〜６に説明した方法を適宜組み合わせることができる。具体的に、例えば、ＳＯＩ層５８あるいは歪シリコン層４８を一部、エッチングして、シリコン基板４０表面を露出させ、この部分と、ＳＯＩ層５８の表面とに、ＮＭＯＳ、ＰＭＯＳをつくり分けてもよい。あるいは、ＳＯＩ層５８上に、更にＳＯＩ層を積層して、この積層したＳＯＩ層をエッチングして、ＮＭＯＳとＰＭＯＳを作り分けるものであってもよい。
その他は実施の形態１〜６と同様であるから説明を省略する。
【００８８】
なお、例えば、実施の形態１、２において、シリコン基板２、埋め込み酸化膜４、ＳＯＩ層６は、それぞれ、この発明の「第１シリコン」、「埋め込み絶縁膜」、「第２シリコン」に該当し、ＰＭＯＳ、ＮＭＯＳはそれぞれ、「第１トランジスタ」、「第２トランジスタ」に該当し、ゲート電極１２ａ、１２ｂは、それぞれ、「第２ゲート電極」、「第１ゲート電極」に該当する。
また、例えば、実施の形態１において、ＮＭＯＳとＰＭＯＳとの基板の段差、即ち、埋め込み酸化膜４の膜厚Ｔ４とＳＯＩ層６の膜厚Ｔ６との合計膜厚が、この発明の「前記第１シリコン膜表面と前記第２シリコン膜表面との高さの差」に該当する。
【００８９】
また、例えば、実施の形態３において、ＳＯＩ層３２、埋め込み酸化膜３０、シリコン基板２は、それぞれ、この発明の「第１シリコン」、「絶縁膜」、「シリコン基板」に該当する。また、例えば、実施の形態４において、ＳＯＩ層３６及びシリコン基板２は、この発明の「第１シリコン」に該当し、埋め込み酸化膜３４は、「埋め込み酸化膜」に該当する。また例えば、実施の形態５におけるＧｅＯＩ層３８は、この発明の「ゲルマニウム膜」に該当する。
【００９０】
また、例えば、実施の形態６，７において、シリコン基板４０、ＧｅＳｉ層４４、歪ＧｅＳｉ層４６、それぞれ、この発明の「シリコン基板」、「第１シリコンゲルマニウム膜」、「第２シリコンゲルマニウム膜」、に該当する。
また、例えば、実施の形態６において、歪シリコン層４８、ＳｉＣＭＯＳ、歪ＳｉＣＭＯＳは、それぞれ、この発明の「シリコン膜」、「第１トランジスタ」、「第２トランジスタ」に該当する。また、例えば、実施の形態７において、歪シリコン膜４８、埋め込み酸化膜５６、ＳＯＩ層５８は、それぞれ、この発明の「第１シリコン膜」、「埋め込み絶縁膜」、「第２シリコン膜」に該当し、ＳＯＩ−ＣＭＯＳ、歪ＳｉＣＭＯＳは、それぞれ、「第１トランジスタ」、「第２トランジスタ」に該当する・
【００９１】
また、例えば、実施の形態１、２において、ステップＳ１０２、Ｓ２０２、Ｓ３０４、又はＳ４０２を実行することにより、この発明の「ＳＯＩ基板形成工程」が実行され、ステップＳ１０４〜Ｓ１０６、Ｓ２０４〜Ｓ２０６、Ｓ３０６〜Ｓ３０８、又はＳ４０４〜Ｓ４０６を実行することにより、「第２シリコン除去工程」が実行される。
【００９２】
また、例えば、実施の形態１において、ステップＳ１１２〜Ｓ１１８を実行することにより、この発明の「ゲート形成工程」が実行される。また、例えば、実施の形態２の、ステップＳ２１２、ステップＳ２１４、ステップＳ２１６を実行することにより、この発明の「ゲート絶縁膜用材料膜形成工程」、「ゲート電極用材料膜形成工程」、「平坦化工程」がそれぞれ実行され、ステップＳ２１８〜Ｓ２２０を実行することにより、「ゲート形成工程」が実行される。
【００９３】
また、例えば、実施の形態３において、ステップＳ３０２を実行することにより、この発明の「第１シリコン形成工程」が実行される。また、例えば、実施の形態４において、ステップＳ４０８を実行することにより、この発明の「埋め込み酸化膜形成工程」が実行される。
【００９４】
また、例えば、実施の形態６、７において、ステップＳ６０２又はＳ７０２を実行することにより、この発明の「第１シリコンゲルマニウム膜形成工程」が実行され、ステップＳ６０４又はＳ７０４を実行することにより「第２シリコンゲルマニウム膜形成工程」が実行される。
【００９５】
また、例えば、実施の形態６において、ステップＳ６０６を実行することにより「シリコン膜形成工程」が実行され、ステップＳ６０８〜Ｓ６１０、ステップＳステップＳ６１６〜Ｓ６２２を実行することにより、それぞれ、この発明の「除去工程」、「ゲート形成工程」が実行される。
【００９６】
また、例えば、実施の形態７において、ステップＳ７０６を実行することにより、この発明の「第１シリコン膜形成工程」が実行され、ステップＳ７０８を実行することにより、「埋め込み絶縁膜形成工程」及び「第２シリコン膜形成工程」が実行され、ステップＳ７１０〜Ｓ７１２、ステップＳ７２０〜Ｓ７２６を実行することにより、それぞれ、「除去工程」、「ゲート形成工程」が実行される。
【図面の簡単な説明】
【００９７】
【図１】この発明の実施の形態１における半導体装置を説明するための模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。
【図７】この発明の実施の形態２における半導体装置を説明するための模式図である。
【図８】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図９】この発明の実施の形態２における半導体装置の製造過程の状態を説明するための模式図である。
【図１０】この発明の実施の形態２における半導体装置の製造過程の状態を説明するための模式図である。
【図１１】この発明の実施の形態３における半導体装置を説明するための模式図である。
【図１２】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【図１３】この発明の実施の形態３における半導体装置の製造過程の状態を説明するための模式図である。
【図１４】この発明の実施の形態４における半導体装置を説明するための模式図である。
【図１５】この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。
【図１６】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための模式図である。
【図１７】この発明の実施の形態５における半導体装置を説明するための模式図である。
【図１８】この発明の実施の形態５における他の半導体装置を説明するための模式図である。
【図１９】この発明の実施の形態６における半導体装置を説明するための模式図である。
【図２０】この発明の実施の形態６における半導体装置の製造方法を説明するためのフロー図である。
【図２１】この発明の実施の形態７における半導体装置を説明するための模式図である。
【図２２】この発明の実施の形態７における半導体装置の製造方法を説明するためのフロー図である。
【符号の説明】
【００９８】
２  シリコン基板
４  埋め込み酸化膜
６  ＳＯＩ層
８  分離酸化膜
１０  酸化膜
１０ａ、１０ｂ  ゲート絶縁膜
１２  ポリシリコン膜
１２ａ、１２ｂ  ゲート電極
１４ａ、１４ｂ  ソース/ドレイン
１６〜２０  レジストマスク
２２  酸化膜
２２ａ、２２ｂ  ゲート絶縁膜
２４  ポリシリコン膜
２４ａ、２４ｂ  ゲート電極
２６ａ、２６ｂ  ソース/ドレイン
３０  埋め込み酸化膜
３２  ＳＯＩ層
３４  埋め込み酸化膜
３６  ＳＯＩ層
３８  ＧｅＳｉ層
４０  シリコン基板
４２  分離酸化膜
４４  ＧｅＳｉ層
４６  歪ＧｅＳｉ層
４８  歪シリコン層
５０ａ、５０ｂ  ゲート絶縁膜
５２ａ、５２ｂ  ゲート電極
５４ａ、５４ｂ  ソース/ドレイン
５６  埋め込み酸化膜
５８  ＳＯＩ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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