(57)【要約】【課題】  任意の光電変換装置のみ出力を読み出す機能及び任意の光電変換装置から読み出しを開始する機能を実現し、無駄な読み出しや無駄な消費電力を無くす。【解決手段】  列状に配列された各々の光電変換装置の読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知し、ユーザから入力された読み出しを行う光電変換装置の選択情報と、検知された実装番号情報に基づいて選択された光電変換装置から、指定された光電変換装置まで読み出しを行うように制御する。こうすることで、ユーザが選択した光電変換装置のみ読み出しを行い、無駄な読み出しを無くすことができる。【選択図】        図４
2006238159.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換装置を列状に配列した密着型イメージセンサにおいて、前記列状に配列された各々の光電変換装置の、読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知する手段と、入力された読み出しを行う光電変換装置の選択情報と前記検知手段によって検知された実装番号情報に基づいて選択された光電変換装置から、指定された光電変換装置まで読み出しを行うように制御する手段とを備えたことを特徴とする密着型イメージセンサ。
【請求項２】
前記光電変換装置は、それぞれ複数のブロックに分けられ、前記光電変換装置の選択情報に加えて読み出しを開始するブロックの選択情報を入力することによって選択された光電変換装置の選択されたブロックから読み出しを行うように制御することを特徴とする請求項１に記載の密着型イメージセンサ。
【請求項３】
前記光電変換装置は、それぞれモノクロ読み出しモードと、カラー読み出しモードが可能な光電変換素子から成り、入力されたモノクロ読み出しモードで読み出すか、カラー読み出しモードで読み出すかの選択情報に応じて前記複数の光電変換装置をモノクロ又はカラーモードで読み出すように制御することを特徴とする請求項１に記載の密着型イメージセンサ。
【請求項４】
複数の光電変換装置を列状に配列した密着型イメージセンサにおいて、前記列状に配列された各々の光電変換装置の、読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知する手段と、前記列状に配列された複数の光電変換装置のうち入力された読み出しを開始する光電変換装置の選択情報をデコードする手段と、前記検知手段によって検知された実装番号情報と前記デコード手段によってデコードされたデコード情報とを比較し、その比較結果に基づいて選択された光電変換装置から読み出しを開始するように制御する手段とを備えたことを特徴とする密着型イメージセンサ。
【請求項５】
前記光電変換装置は、それぞれ複数のブロックに分けられ、前記最初に読み出しを開始する光電変換装置の選択情報に加えて読み出しを開始するブロックの選択情報を入力することによって最初に読み出しを開始する光電変換装置の最初に読み出しを開始するブロックから順次読み出しを行うように制御することを特徴とする請求項４に記載の密着型イメージセンサ。
【請求項６】
前記光電変換装置は、それぞれモノクロ読み出しモードと、カラー読み出しモードが可能な光電変換素子から成り、前記読み出しを開始する光電変換装置の選択情報及びモノクロ読み出しモードで読み出すか、カラー読み出しモードで読み出すかの選択情報に応じて、前記複数の光電変換装置のうち読み出しを開始する光電変換装置から選択されたモノクロ又はカラーモードで順次読み出すように制御することを特徴とする請求項４に記載の密着型イメージセンサ。
【請求項７】
読み出しを終了する光電変換装置を指定することによって選択された読み出しを開始する光電変換装置から、読み出しを終了する光電変換装置まで順次読み出しを行うように制御することを特徴とする請求項４〜６のいずれか１項に記載の密着型イメージセンサ。
【請求項８】
複数の光電変換装置を列状に配列した密着型イメージセンサにおいて、前記列状に配列された各々の光電変換装置の、読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知する手段と、前記列状に配列された複数の光電変換装置のうち入力された読み出しを行う光電変換装置の選択情報をデコードする手段と、前記検知手段によって検知された実装番号情報と前記デコード手段によってデコードされたデコード情報とを比較し、その比較結果に基づいて選択された光電変換装置が読み出しを行うように制御する手段とを備えたことを特徴とする密着型イメージセンサ。
【請求項９】
前記光電変換装置は、それぞれ複数のブロックに分けられ、前記読み出しを行う光電変換装置の選択情報に加えて読み出しを開始するブロックの選択情報を入力することによって、読み出しを行う光電変換装置の読み出しを開始するブロックから読み出しを行うように制御することを特徴とする請求項８に記載の密着型イメージセンサ。
【請求項１０】
前記光電変換装置は、それぞれモノクロ読み出しモードと、カラー読み出しモードが可能な光電変換素子から成り、前記読み出しを行う光電変換装置の選択情報と、モノクロ読み出しモードで読み出すか、カラー読み出しモードで読み出すかの選択情報に応じて、選択された光電変換装置をモノクロ又はカラーモードで読み出すように制御することを特徴とする請求項８に記載の密着型イメージセンサ。
【請求項１１】
請求項１〜１０のいずれか１項に記載の密着型イメージセンサと、前記密着型イメージセンサに原稿を搬送する手段と、前記密着型イメージセンサにより読み取られた信号を処理する手段とを有することを特徴とする原稿画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置を複数実装した密着型イメージセンサ及びそれを用いた原稿画像読取装置に関するものである。
【背景技術】
【０００２】
近年、光電変換装置の分野においては縮小光学系を用いたＣＣＤセンサが多く使われている。一方、これに対向して複数のチップを実装した等倍系の密着型イメージセンサがこの数年盛んに研究開発されている。
【０００３】
特開平１１−２３４４７３号公報には、原稿幅に合わせた複数の光電変換装置を実装した等倍系の密着型イメージセンサが提案されている（特許文献１）。図２５は同公報のイメージセンサチップの等価回路図、図２６はそのイメージセンサチップのタイミングチャートである。以下、この従来技術について説明する。
【０００４】
図２５において、１、１′、１″は光電変換装置であり、複数実装されている。各光電変換装置は第１画素読み出し開始信号用（ＳＩ）入力端子、スタートパルスを入力するスタートパルス（ＳＰ）入力端子、外部からクロックパルスを入力するクロック（ＣＬＫ）入力端子、各々の光電変換素子の出力を取り出す（Ｖｏｕｔ）出力端子、次光電変換装置スタート信号用の（NEXT）出力端子を含んでいる。
【０００５】
同公報のものでは、予め決めておいた第１光電変換装置の第１画素から出力読み出しを開始する。それから、順次最後の画素まで出力を読み出す。最後の画素が読み出される４画素前に次光電変換装置の読み出し開始信号は読み出し開始信号線Ｂを介して第２光電変換装置のＳＩ入力端子に供給され、その光電変換装置の読み出し開始信号となる。同じく、第２光電変換装置の最後の画素が読み出される４ビット前に次光電変換装置の読み出し開始信号が読み出し開始信号線Ｄを介して第３光電変換装置のＳＩ入力端子に供給され、その光電変換装置の読み出し開始信号となる。
【０００６】
上述したように、光電変換装置を複数実装した密着型イメージセンサを用いて、通常光電変換装置単体の長さより広い幅を有する原稿を読み取ることが可能となっている。
【特許文献１】特開平１１−２３４４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されている密着型イメージセンサにおいては、予め第１光電変換装置の第１画素から読み出し開始を行うような構成になっているため、例えば、図１に示す原稿を読み取る時は第７光電変換装置等の途中の光電変換装置から読み出しを開始することができない。
【０００８】
例えば、Ａ４サイズの原稿（短辺２１０ｍｍ）を読み取るため、長辺２５ｍｍの光電変換装置を９個複数実装する必要がある。仮に、受光素子が６００ｄｐｉの光学解像度で配置され、１ＭＨｚのデータレートでＡ４サイズ短辺の原稿１行をスキャンすると第１光電変換装置の第１画素から第９光電変換装置の最後画素までの画像出力読み出し時間は５．４ｍｓｅｃが必要である。従って、特許文献１だと、たとえユーザが原稿の一部分（第７〜第９番までの光電変換装置）だけの画像を読み取りたい時も第１光電変換装置の第１画素から第９光電変換装置までの出力を読み出ししなければならないため読み出し時間はフルの５．４ｍｓｅｃが必要である。
【０００９】
また、特許文献１のものでは、図１７に示すようなフイルムスキャンとして使用する時は任意のフイルムコマだけを読み取ることができず、不要なフイルムコマまで読み取る構成になっているため、無駄な読み出し時間と無駄な電力を消費することにつながっていた。
【００１０】
本発明の目的は、複数実装された光電変換装置のうち任意の光電変換装置のみ読み出し、或いは任意の光電変換装置から読み出し、無駄な読み出し時間や無駄な電力を消費することのない密着型イメージセンサ及びそれを用いた原稿画像読取装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、複数の光電変換装置を列状に配列した密着型イメージセンサにおいて、前記列状に配列された各々の光電変換装置の、読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知する手段と、入力された読み出しを行う光電変換装置の選択情報と前記検知手段によって検知された実装番号情報に基づいて選択された光電変換装置から、指定された光電変換装置まで読み出しを行うように制御する手段とを備えたことを特徴とする。
【００１２】
また、本発明は、複数の光電変換装置を列状に配列した密着型イメージセンサにおいて、前記列状に配列された各々の光電変換装置の、読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知する手段と、前記列状に配列された複数の光電変換装置のうち入力された読み出しを開始する光電変換装置の選択情報をデコードする手段と、前記検知手段によって検知された実装番号情報と前記デコード手段によってデコードされたデコード情報とを比較し、その比較結果に基づいて選択された光電変換装置から読み出しを開始するように制御する手段とを備えたことを特徴とする。
【００１３】
また、本発明は、複数の光電変換装置を列状に配列した密着型イメージセンサにおいて、前記列状に配列された各々の光電変換装置の、読み出しを開始する先頭の光電変換装置からの実装順を示す実装番号を検知する手段と、前記列状に配列された複数の光電変換装置のうち入力された読み出しを行う光電変換装置の選択情報をデコードする手段と、前記検知手段によって検知された実装番号情報と前記デコード手段によってデコードされたデコード情報とを比較し、その比較結果に基づいて選択された光電変換装置が読み出しを行うように制御する手段とを備えたことを特徴とする。
【００１４】
本発明においては、新規に受信端子を設けることなく、任意の光電変換装置のファーストビット読み出し開始制御機能を実現でき、且つ、本来の受信端子の役割である第１画素読み出し開始信号を受信することも従来と同様にでき、複数配列された光電変換装置のうち任意の光電変換装置から、或いは任意の光電変換装置だけを動作させることで、無駄な読み出しをなくすことができる。
【発明の効果】
【００１５】
本発明によれば、ユーザが指定した光電変換装置から読み出しを開始でき、或いはユーザが指定した光電変換装置だけを動作させて出力を読み出すことができ、無駄な読み出し時間と消費電力を抑えることができる。また、将来的に高速化に対応する高解像度のフィルムスキャンナが要求され、高速化の要求を考慮すると、より一層の効果を期待することができる。
【発明を実施するための最良の形態】
【００１６】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１７】
（実施形態１）
図１はＡ４サイズ原稿に適用する９個の光電変換装置を複数実装した密着型イメージセンサを示す。以下、Ａ４サイズ原稿の一部の画像をスキャンする時の流れについて説明する。図１において、一般の雑誌原稿等から一部の画像を読み込む際、ユーザは最初にプレビュー実行によって低解像度で原稿全体を読み取る。それからユーザは実際に読み取りたい画像領域を指定し、その領域のみを読み取るのが一般的である。
【００１８】
従来技術ではユーザが指定した画像領域と関係なく、必ず第１光電変換装置の第１画素から読み出しを開始する構成になっている。また、図１７に示すようなフイルムスキャンとして使用する際、２コマ目のフイルムと５コマ目のフイルムをスキャンする時は任意のフイルムコマだけを読み取ることができず、全コマのフイルムを読み取る構成になっているため、無駄な読み出し時間と無駄な電力を消費することにつながる。
【００１９】
一方、本発明は、従来技術と異なり必ず予め決めておいた第１光電変換装置の第１画素から読み出しを開始するのではなく、ユーザの指定領域に合わせ、必要な光電変換装置だけを検知し、その中で最初に実装された光電変換装置の第１画素から読み出しを開始する、或いはユーザが指定した光電変換装置だけを動作させる構成になっている。
【００２０】
図２（ａ）、（ｂ）、（ｃ）は本発明の実施形態１における４個の光電変換装置を実装した密着型イメージセンサの概念図を示す。Ｃ１〜Ｃ４は光電変換装置である。また、図２の４、１４の部分は後述する図４の４、１０、１２、１４、１６、１８、２５、２８等の部分に対応する。
【００２１】
ここで、本発明の実施形態１の動作は大きく３つの期間に分けられる。図３は本発明の実施形態１における３つの期間の概略のタイミングチャートを示す。ＣＬＫはクロック、ＰＯＷＲＥＳは電源投入直後に生成されるパルス信号、ＳＰはスタートパルス、１０ａは後述するタイミング発生回路からのパルス信号である。また、ＳＩ１（１）は先頭の第１光電変換装置Ｃ１のＳＩ端子、ＳＩ２（３０）は２番目の光電変換装置Ｃ２、ＳＩ３（３０′）は３番目の光電変換装置Ｃ３のＳＩ端子、…、というように外部からの信号を受信する入力端子である。また、各光電変換装置のＳＩ端子には第２期間にユーザから読み出しを開始する光電変換装置を選択する選択情報が供給される。
【００２２】
また、Ｖｏｕｔ１（２６）はユーザから指定された読み出しを開始する光電変換装置の出力信号、Ｖｏｕｔ２（２６′）はその次の光電変換装置の出力信号、Ｖｏｕｔ３（２６″）は更にその次の光電変換装置の出力信号、…、というように読み出しを開始する光電変換装置からそれに続く光電変換装置の出力信号である。第３期間にはユーザが指定した読み出し開始の光電変換装置から順次出力が読み出される。
【００２３】
なお、本発明は、図３に示すように読み出しを開始する先頭の光電変換装置を指定すると、その先頭の光電変換装置から順次読み出しを開始するが、これは次のスタートパルスが入力されるまでであって途中で読み出しを終了する場合には、ユーザからスタートパルスを入力することで読み出しを終了する。つまり、読み出しを開始する先頭の光電変換装置から指定した光電変換装置まで動作させることが可能である。
【００２４】
更に、電源が投入されてからスタートパルスＳＰが入力されるまでの第１期間に各光電変換装置の実装番号が検知される。これらの信号を含む動作や光電変換装置を複数実装した密着型イメージセンサの構成については詳しく後述する。図３の第１期間〜第３期間は、それぞれ図２（ａ）の実装順の番号付け期間、図２（ｂ）の一括読み出し期間、図２（ｃ）の出力読み出し期間に対応する。
【００２５】
（１）実装順の光電変換装置の実装番号付け期間（第１期間）
図２（ａ）は線状に実装された各々の光電変換装置の実装番号を決める期間の簡略図を示す。図２（ａ）〜図２（ｃ）の太線はその時の信号の流れを示す。任意の光電変換装置から読み出しを開始するためには、まず、線状に実装された各光電変換装置の実装番号を予め決めておく必要がある。
【００２６】
本実施形態では図３に示すように電源電圧（ＶＤＤ）が投入されてからスタート信号（ＳＰ）が供給されるまでの間に順次各光電変換装置の実装番号情報を生成し、それらの情報をそれぞれの光電変換装置内部に記録しておく。実装番号とは、読み出しを開始する先頭の光電変換装置を１（図２の例ではＣ１）、２番目の光電変換装置を２（Ｃ２）、３番目の光電変換装置を３（Ｃ３）、…、というように読み出しを行う先頭からの順番をいうが、この実装番号を自動で検知し、それぞれの光電変換装置に実装番号を記録しておく。
【００２７】
（２）最初に読み出しを開始する光電変換装置を検知する期間（第２期間）
図２（ｂ）は線状に実装された各光電変換装置の中から最初に読み出しを開始する光電変換装置を検知する期間の簡略図を示す。図２（ｂ）において、第１光電変換装置Ｃ１の外部から受信端子に供給されるファーストビット読み出し開始制御情報を全ての光電変換装置が一括でデコードし、デコード動作によって生成されたセレクトチップ情報と実装番号情報とを比較し、最初に画素読み出しを開始する光電変換装置を検知する。この具体的な動作については詳しく後述する。
【００２８】
（３）出力読み出し期間（第３期間）
図２（ｃ）は順次各光電変換装置の出力を読み出す期間の簡略図を示す。図２（ｃ）において、この期間はデコードされた最初の光電変換装置の最初画素から出力読み出しを開始し、その光電変換装置の最後の画素出力読み出しが終わる前の数画素で次の光電変換装置の第１画素読み出し開始信号（ＥＮＤ信号）を送信端子へ転送して、次の光電変換装置の受信端子に供給し、その光電変換装置の第１画素から出力読み出しを開始し、ユーザが指定した光電変換装置の出力読み出しが終了する期間までを示す。
【００２９】
次に、本発明の実施形態１における３つの期間について詳しく説明する。
【００３０】
（１）実装順の光電変換装置の実装番号付け期間（第１期間）
図４は本発明の実施形態１における２個の光電変換装置内部の回路ブロック図を示す。図４のＣ１、Ｃ２は図２の光電変換装置Ｃ１、Ｃ２に対応している。なお、図４では２個の光電変換装置を示しているが、それ以上の光電変換装置を配列しても良い。
【００３１】
図４において、光電変換素子を含む光電変換装置は、ファーストビット読み出し開始制御信号（ＳＩ）入力端子１、外部からクロックパルスを入力するクロック（ＣＬＫ）入力端子２、スタートパルスを入力するスタートパルス（ＳＰ）入力端子３、シフトレジスタ駆動パルス等のタイミング信号を生成するタイミング発生回路４、シフトレジスタ駆動パルス（Φ３信号）線５ａ、シフトレジスタ駆動パルス（Φ４信号）線５ｂ、ノイズ信号読み出し（ＴＮ）制御信号線６a、光信号とノイズ信号読み出し（ＴＳ）制御信号線６b、蓄積されたノイズ信号或いは光信号を転送する（ＴＭ）制御信号線６c、タイミング発生回路４で生成された第１ビット読み出し開始信号（ＳＲＳＴＰ１信号）線７、シフトレジスタ駆動パルス（Φ１信号）線８、シフトレジスタ駆動パルス（Φ２信号）線９を含んでいる。
【００３２】
また、外部より或いは内部よりの読み出し開始信号選択回路１０、読み出し開始信号線１１、第１光電変換装置決定回路１２、第１光電変換装置決定信号線１３、Assembled Chip Information Encoder（ＡＣＩＥ）実装番号情報生成回路１４、実装番号情報線１５ａ,ｂ,ｃ,ｄ  、Selected Chip Information Decoder(ＳＣＩＤ)回路１６、デコードされたセレクトチップ情報信号線１７ａ,ｂ,ｃ,ｄ  、実装されたチップ番号（実装番号情報）と選択されたチップ番号の比較回路１８、比較された結果の信号線１９ａ,ｂを含んでいる。
【００３３】
更に、シフトレジスタ回路２０、受光素子アレイ２１、走査配線２２、次チップの第１ビット読み出し開始信号（ＥＮＤ信号）線２３、アンプ入力信号線２４、アンプ回路２５、各光電変換素子の出力を取り出す出力（Ｖｏｕｔ）端子２６、ＲＯＭＳＴＲ２信号線２７、次チップへ転送する信号選択回路２８、次チップへの情報信号転送用の出力（ＮＥＸＴ）端子２９、ＮＥＸＴ端子と次チップのＳＩ端子を接続する直結線３０等から構成されている。
【００３４】
図４において、第１光電変換装置のＳＩ端子のみがその他の光電変換装置のＮＥＸＴ端子と直結しない構成になっている。従って、第１光電変換装置のＳＩ端子はその他の光電変換装置のＳＩ端子の初期入力状態と違う電圧レベルに固定することができる。
【００３５】
ここで、各々の光電変換装置内に第１光電変換装置決定回路１２が設けられ、この第１光電変換装置決定回路１２は各光電変換装置のＳＩ端子に入力された初期状態の電圧レベルを検知し、複数配列された光電変換装置のうち先頭の第１光電変換装置のＳＩ端子の電圧レベルがその他のSI端子の電圧レベルと違うことを検知する。各光電変換装置のＳＩ端子の初期電圧レベルが違うことを用いて先頭の光電変換装置を第1光電変換装置に設定する。
【００３６】
本実施形態では、図２、図４の一番左側の光電変換装置Ｃ１を第１光電変換装置とする。第１光電変換装置決定回路１２は、例えば、図５に示すようにＤ−ＦＦ回路と抵抗器から成る。
【００３７】
読み出し開始信号選択回路１０はＳＩ端子からの読み出し開始信号か、タイミング発生回路４からの読み出し開始信号かを選択する回路である。比較回路１８は第１期間で生成された実装番号情報生成回路１４の実装番号情報１５ａ〜１５ｄと、ユーザからＳＩ端子に供給された情報をＳＣＩＤ回路１６によってデコードしたセレクトチップ情報１７ａ〜１７ｄとを比較する回路である。
【００３８】
信号選択回路２８はタイミング発生回路４からの制御信号２８ａによって制御されるスイッチ回路であり、図６に示すように上述の第１期間はｂ側、第２期間ａ側、第３期間はｃ側の端子に接続する。第１期間は実装番号情報生成回路１４、第２期間はＳＩ端子、第３期間はシフトレジスタ回路２０と接続する。
【００３９】
また、全ての光電変換装置に共通のクロック配線及び共通のスタートパルス配線及び共通の出力配線が実装されている。電源電圧が投入された後、全光電変換装置のクロック（ＣＬＫ）入力端子を介してクロックがタイミング発生回路４に入力され、ここでシフトレジスタ駆動パルスΦ３信号５ａ及びΦ４信号５ｂが生成され、ＡＣＩＥ回路１４へ供給される。
【００４０】
図７は実装番号情報生成回路（ＡＣＩＥ回路）１４、１４′の具体的な回路例を示す。図７には図５の第１光電変換装置決定回路１２の回路例も合わせて示す。更に、図８はＡＣＩＥ回路の動作を説明するためのタイミングチャート、特に、第１光電変換装置決定回路１２の動作を説明するものである。
【００４１】
ＣＬＫ（２）は外部から供給されるクロック信号、φｒｏｍ３（５ａ）、φｒｏｍ４（５ｂ）はタイミング発生回路４からのシフトレジスタ駆動パルス、ＰＯＷＲＥＳ（３１ａ）及びＰＯＷＲＥＳ（３１ｂ）は図７内のＰＯＷＲＥＳ回路３７で生成されるパワーリセット信号である。
【００４２】
１３は先頭の第１光電変換装置の第１光電変換装置決定回路１２の出力信号、１３′−１３ｎは２番目の光電変換装置及びそれ以降の光電変換装置の第１光電変換装置決定回路の出力信号である。３２a′−３２ｎは第２光電変換装置及びそれ以降の光電変換装置のＡＣＩＥ回路１４内のスイッチ３３ａの入力信号、３２ｂは第１光電変換装置内のＡＣＩＥ回路１４のスイッチ３３ａ、３３ｂの出力信号、ＳＩ（１）は第１光電変換装置のＳＩ端子に供給される信号、ＳＩ（１′−ｎ）は２番目以降の光電変換装置のＳＩ端子に供給される信号である。
【００４３】
Ｑ１＿１（ＳＲａ）は第１光電変換回路内のＡＣＩＥ回路１４内のＳＲａ回路の出力信号、Ｑ２＿１（ＳＲｂ）（２７）は第１光電変換装置内のＡＣＩＥ回路１４内のＳＲｂ回路の出力信号である。
【００４４】
電源電圧投入直後にＰＯＷＲＥＳ回路３７が動作し、単パルスのＰＯＷＲＥＳ信号３１ａ、３１ｂが生成される。第１光電変換装置内の第１光電変換装置決定回路１２の出力信号１３は図８に示すように出力され（ローレベル）、この時、スイッチ３３ａがオンし、信号３１ａ（信号２７）がＳＲａ回路、ＳＲｂ回路を通って次段の第２光電変換装置に転送される。
【００４５】
また、第２光電変換装置以降の第１光電変換装置決定回路の出力信号はハイレベルであり、第２光電変換装置以降のスイッチ３３ｂ′がオンするため、第１光電変換装置から以降の光電変換装置に順次信号２７が転送される。これは、後述するように各光電変換装置の実装番号を検知するのに用いられる。
【００４６】
図９はＡＣＩＥ回路１４の全体の動作を示すタイミングチャートである。ＣＬＫ（２）、φｒｏｍ３（５ａ）、φｒｏｍ４（５ｂ）、ＰＯＷＲＥＳ（３１ａ）、ＰＯＷＲＥＳ（３１ｂ）、３２ｂは図８と同じ信号である。また、Ｑ１＿１は第１光電変換装置のＳＲａ回路の出力信号、Ｑ２＿１は第１光電変換装置のＳＲｂ回路の出力信号、Ｑ１＿２は第２光電変換装置のＳＲａ回路の出力信号、Ｑ２＿２は第２光電変換装置のＳＲｂ回路の出力信号である。以下、Ｑ１＿３及びＱ２＿３、Ｑ１＿４及びＱ２＿４、Ｑ１＿５及びＱ２＿５、…、は、第３光電変換装置、第４光電変換装置、第５光電変換装置、…、というように以降の光電変換装置内のＳＲａ回路とＳＲｂ回路の出力信号を示す。
【００４７】
更に、３６−１は図７に示すように第１光電変換装置のフリップフロップ回路の出力信号、以下、３６−２、３６−３、３６−４、…、は、第２光電変換装置、第３光電変換装置、第４光電変換装置というように以降の光電変換装置のフリップフロップ回路の出力信号である。
【００４８】
また、図９中の３４−７、３４−１３は光電変換装置内のカウンタ回路１５の出力信号であるが、３４−７は第７光電変換装置のカウンタ回路の出力信号、３４−１３は第１３光電変換装置のカウンタ回路の出力信号である。その他のカウンタ回路の出力信号は省略している。
【００４９】
ここで、列状に実装された複数の光電変換装置のＳＩ端子に信号２７（ＳＲｂ回路出力）を順次転送することによって第１光電変換装置から最後の光電変換装置までそれぞれの光電変換装置のＳＩ端子に信号２７を転送するのにかかった時間が異なる。即ち、図９の信号３４−７、信号３４−１３から明らかなように各光電変換装置のカウンタ回路の入力信号の数が実装順に異なる。
【００５０】
これを利用して、各光電変換装置内部のカウンタ回路１５でこの転送期間に比例したカウント信号を生成し、カウンタによって各光電変換装置の実装番号情報（Assembled Chip Information Encoder）ＡＣＩＥ信号（１５ｄ、１５ｃ、１５ｂ、１５ａ）を生成する。なお、信号３４−７は第７光電変換装置、信号３４−１３は第１３光電変換装置のカウント信号であることが分かる。電源がオフするまでこのＡＣＩＥ信号を保持し、比較回路１８へ供給する。
【００５１】
図１０は第１光電変換装置決定回路１３を使用しない場合の実施形態を示す。本実施形態では、第１光電変換装置決定回路１３を使用しない代わりに第１光電変換装置内に端子１３ＳＥＬ、第２光電変換装置以降に端子１３ＳＥＬ′、…、というように端子を設けておき、第１光電変換装置の端子１３ＳＥＬをＧＮＤレベルに、第２光電変換装置以降の端子１３ＳＥＬ′、…、をそれぞれＶＤＤレベルに接続しておく。この構成であっても、第１光電変換装置決定回路１２を用いた場合と全く同様に動作する。
【００５２】
表１は本発明の実施形態１における光電変換装置実装番号エンコード表を示す。例えば、図１に示す第７光電変換装置の実装番号は（Ａ４,Ａ３,Ａ２,Ａ１＝０,１,１,０,）である。上述のようにこの第１期間に複数実装された全ての光電変換装置の実装番号を検知して各光電変換装置に記録しておく。
【００５３】
【表１】
2006238159.tif 000003
（２）最初に読み出しを開始する光電変換装置を検知する期間（第２期間）
図１１は本発明の実施形態１におけるSelected Chip Information Decoder（ＳＣＩＤ）回路１６の具体例を示すブロック図である。図１２はユーザにより第１光電変換装置のＳＩ端子１に入力される最初に読み出しを開始する光電変換装置の実装番号情報をデコードする時のタイミングチャートを示す。また、表２は第２期間にユーザから供給される光電変換装置読み出し開始選択情報表を示す。
【００５４】
【表２】
2006238159.tif 000004
図１１において、ＳＣＩＤ回路１６は光電変換装置セレクト情報信号をデコードするＦＦ１及びＦＦ２及びＦＦ３及びＦＦ４及びＦＦ５及びスイッチＳＷ＿Ａ、ＳＷ＿Ｂから構成されている。外部から光電変換装置のＳＩ端子に供給された読み出し開始選択情報信号は各光電変換装置の次チップへ転送する信号選択回路２８によって選択され（図６に示すように第２期間は信号選択回路２８はａ側に接続されている）、ＦＦ１及びＦＦ２及びＦＦ３及びＦＦ４それぞれのデータ入力端子に供給される。
【００５５】
図１２において、ＶＤＤは電源電圧、ＣＬＫは端子２に供給されるクロック、ＳＰは端子３に供給されるスタートパルスである。また、ＴＮ、ＴＭ（ＴＭ１、ＴＭ２）、ＴＳはタイミング発生回路４から供給されるパルス信号を示す。図１１の６ａ、６ｂ、６ｃはそれぞれ図１２のＴＮ、ＴＭ、ＴＳに対応する。
【００５６】
更に、図１２には第２期間にＳＩ端子にユーザから供給される読み出し開始選択情報（読み出しを開始する光電変換装置を選択する情報）を示す。これは、第１光電変換装置のＳＩ端子に供給される。図１２の例では、０、１、１、０（第７光電変換装置を選択）の情報を示す。
【００５７】
図１２において、まず、ＴＮ信号の立ち上がり時間にＦＦ１のデータ入力端子に入力された信号レベルがラッチされ、第１ビット目のチップ選択信号（Ｓ１）が生成される。次に、ＴＭ第１パルス目の立ち上がり時間にＦＦ２のデータ入力端子に入力された信号レベルがラッチされ、第２ビット目のチップ選択信号（Ｓ２）が生成される。
【００５８】
それからＴＳ信号がハイレベルになるとＳＷ＿ＡがオフになってＴＭ信号線とＦＦ２の入力端子が遮断され、一方、ＳＷ＿ＢがオンになってＴＭ信号線とＦＦ４の入力端子が接続される。また、ＴＳ信号の立ち上がり時間にＦＦ３のデータ入力端子に入力された信号レベルがラッチされ、第３のチップ選択信号（Ｓ３）が生成される。そしてＴＭ第２パルス目の信号の立ち上がり時間にＦＦ４のデータ入力端子に入力された信号レベルがラッチされ、第４のチップ選択信号（Ｓ４）が生成される。
【００５９】
上述のようにＳＣＩＤ回路１６によってＳＣＩＤ（Ｓ４＝１７ｄ、Ｓ３＝１７ｃ、Ｓ２＝１７ｂ、Ｓ１＝１７ａ）信号が生成され、次のＳＰ信号が供給されるまでこの信号は保持され、比較回路１８へ供給される。
【００６０】
例えば、表２に示すように第７番目に実装された第７光電変換装置から読み出しを開始する場合には、ユーザにより第１光電変換装置のＳＩ端子を通して全光電変換装置のＳＩ端子に（Low,High,High,Low）信号が入力される。各光電変換装置のＳＣＩＤ回路１６によってデコードされる情報は（Ｓ４＝Ｌｏｗ、Ｓ３＝High、Ｓ２＝High、Ｓ１＝Ｌｏｗ）となり、光電変換装置内部に保持され、比較回路１８へ供給される。
【００６１】
なお、全ての光電変換装置のＳＩ端子をＧＮＤレベルに固定した場合には、ユーザがＳＩ端子に何も入力しなくても従来と同様に先頭の第１光電変換装置から読み出しを開始することができる。
【００６２】
図１３は本発明の実施形態１における比較回路１８と読み出し開始選択回路１０の具体例を示す回路図である。比較回路１８は比較回路１８−１（Ｃｏｍｐａｒａｔｏｒ１）と比較回路１８−２（Ｃｏｍｐａｒａｔｏｒ２）から構成されている。上述したようにＡＣＩＥ回路１４によって生成されたＡＣＩＥ（Ａ４、Ａ３、Ａ２、Ａ１）信号及びＳＣＩＤ回路１６で生成されたＳＣＩＤ（Ｓ４、Ｓ３、Ｓ２、Ｓ１）信号は比較回路１８−１及び比較回路１８−２に入力され、それぞれの比較回路においてＡＣＩＥ回路１４からの情報とＡＣＩＤ回路１６からの情報との比較を行う。
【００６３】
また、読み出し開始選択回路１０は上述のようにＳＩ端子からの信号か、タイミング発生回路４からの信号かを選択する回路であり、比較回路１８−１からの信号１９ａと比較回路１８−２からの信号１９ｂによって制御される。なお、読み出し開始選択回路１０にはタイミング発生回路４からの制御信号１０ａが供給されているが、この信号１０ａは第１期間中に信号１と信号７を遮断するための信号である。
【００６４】
比較回路１８−１からの制御信号１９ａによってユーザによって選択された光電変換装置だけタイミング発生回路４からの信号７（第１ビット読み出し開始信号）が通され、信号１１としてシフトレジスタ２０に出力される。また、比較回路１８−２からの信号１９ｂによってユーザによって選択された光電変換装置よりも実装番号の大きい光電変換装置だけＳＩ端子からの信号１が通され、且つ、選択された光電変換装置よりも実装番号の小さい光電変換装置の信号１が遮断される。
【００６５】
例えば、ユーザが第７光電変換装置を選択したとすると、第７光電変換装置だけ信号７が通され、第８光電変換装置から第１５光電変換装置まで信号１が通され、第１光電変換装置から第６光電変換装置まで信号１が遮断された状態となる（但し、光電変換装置は第１から第１５までの場合とする）。
【００６６】
この例では、第１から第６光電変換装置まで信号１が遮断されるため、第１から第６光電変換装置までは動作しない。また、第７光電変換装置だけ信号７が通されるため第７光電変換装置から読み出し動作を開始し、第８から第１５光電変換装置は信号１が通されるため、第７光電変換装置から第１５光電変換装置まで連続して動作する。このように各光電変換装置においてＡＣＩＥ回路１４によって生成された自己の実装番号情報と、ＡＣＩＤ回路１６によって生成されたデコード情報との比較結果に基づいて読み出し開始選択回路１０を制御することによってユーザが選択した光電変換装置から読み出しを開始する。
【００６７】
なお、上述のように読み出し中にユーザがＳＰ信号を挿入すると全ての光電変換装置は出力読み出し動作（第３期間）を中断すると同時に第２期間の動作を開始する。即ち、第１期間の動作は電源を投入直後に行い、電源を落とさない限り実装番号情報をそのままそれぞれの光電変換装置内部で記憶する。一方、第２期間と第３期間はＳＰ信号の投入によって動作開始を行う。例えば、第１０光電変換装置の第３００画素を読み出し終了直後にＳＰ信号が投入されると、もう一回第２期間と第３期間の動作を開始する。なお、出力読み出しをストップしたい時はＣＬＯＣＫ信号を止めるか、或いは最後の光電変換装置の最後の画素の出力読み出しが終了後、ＳＰ信号を投入しないことである。
【００６８】
（３）出力読み出し期間（第３期間）
第３期間では上述のように最初に選択された光電変換装置の第１画素から読み出され、その光電変換装置の最後の画素出力が読み出される数ビット前に次の光電変換装置のＳＩ端子にファーストビット読み出し開始（ＮＥＸＴ）信号を転送し、ＳＰ信号が入力されるまで順次読み出しを行う。
【００６９】
（実施形態２）
図１４はＡ４サイズ原稿に適用する９個の光電変換装置を実装した密着型イメージセンサを示す。実施形態１は光電変換装置単位で任意の光電変換装置から読み出しを開始する密着型イメージセンサであるのに対し、実施形態２は光電変換装置単位より更に細かく任意の光電変換装置の任意のブロックから読み出しを開始することを特徴とするものである。図１４では各光電変換装置をそれぞれ４つのブロックに分けた例を示す。
【００７０】
実施形態２の動作は、ほぼ実施形態１で述べた３つの期間の動作に別けられる。特に、第１期間である光電変換装置の実装番号付け期間と第３期間である読み出し期間は実施形態１と全く同じのためここでは説明を省略する。実施形態１と多少違うのは第２期間である。第２期間について簡単に説明する。
【００７１】
図１５は実施形態２における光電変換装置のシフトレジスタ２０を示す回路図である。図１６は実施形態２の動作を説明するタイミングチャートを示す。なお、実施形態１との違いはシフトレジスタ２０の構成が多少違うだけで、それ以外は実施形態１と同様である。
【００７２】
図１５では、例えば、シフトレジスタ２０は４つのブロック（ＳＲＢＬＫ１〜ＳＲＢＬＫ４）から成っている。シフトレジスタ２０には読み出し開始選択回路１０からの信号１１、ＳＩ端子１からの信号（第２期間にユーザから読み出しを開始する光電変換装置及びそのブロック番号の選択情報）が供給される。また、タイミング発生回路４からＰＤＲＥＳ信号とＳＲＳＴＰ１信号が供給される。
【００７３】
実施形態２では、ＳＩ端子に供給する光電変換装置を選択するための情報４ビットのバイナリデータに加えて、更にシフトレジスタのブロックを選択する情報２ビットのバイナリデータを追加する。また、追加したブロック選択情報２ビットをデコードするため、図１５に示すようにSelected Block Information Decoder（ＳＢＩＤ）回路１６Ｂ（ＦＦ６とＦＦ７）を新規に追加している。
【００７４】
外部から第１光電変換装置のＳＩ端子に供給される光電変換装置選択情報信号をデコードする方法は上述した方法と同じのため説明を省略する。以下、任意のブロックを選択する方法について説明する。
【００７５】
ＳＩ端子からの光電変換装置・ブロック選択情報信号はＦＦ６及びＦＦ７のデータ入力端子に供給される。それから、ＰＤＲＥＳ信号の立ち上がり時間にＦＦ６のデータ入力端子に入力された信号レベルがラッチされ、第１のブロック選択信号（ｂ１）が生成される。
【００７６】
また、ＳＲＳＴＰ１信号の立ち上がり時間にＦＦ７のデータ入力端子に入力された信号レベルがラッチされ、第２のブロック選択信号（ｂ２）が生成される。生成された第１のブロック選択信号（ｂ１）及び第２のブロック選択信号（ｂ２）を用いて読み出し開始選択回路１０からの信号１１（第１ビット読み出し開始信号）を制御し、ユーザから指定されたブロックから読み出し開始を行う。図１６の例では、ユーザからＳＩ端子に第７光電変換装置の第３ブロック（ＳＲＢＬＫ３）から読み出しを開始する情報が（０１１００１）が供給されている。
【００７７】
表３は選択ブロックと図１５の回路の信号ｂ１、ｂ２、信号Ｂ１、Ｂ２、Ｂ３、Ｂ４との関係を示す。例えば、ユーザが第７光電変換装置の第３ブロックから画像を読み取りたい場合には、ユーザからＳＩ端子１に（S1、S2、S3、S4、b1、b2  ＝０１１００１）の入力信号が供給される。上述したように（A1、A2、A3、A4）＝（S1、S2、S3、S4）＝(0、1、1、0)、（b1、b2）＝（0、1）で第７番目に実装された第７光電変換装置の第３ブロックの先頭ビットの画素から読み出しを開始する。
【００７８】
【表３】
2006238159.tif 000005
（実施形態３）
図１７は５コマのフイルム原稿に適用する５個の光電変換装置Ｃ１〜Ｃ５を実装した密着型イメージセンサを示す。実施形態３はユーザにより選択された光電変換装置のみ読み出しを行うことを特徴とするものである。ユーザは読み出しを行う光電変換装置の選択情報を入力端子に入力することによって所望の光電変換装置のみを動作させることができる。
【００７９】
実施形態３においては、ほぼ実施形態１で述べた第１乃至第３の３つの動作期間が必要である。特に、第３期間である読み出し期間は実施形態１と全く同じのため、ここでは説明を省略する。実施形態１と多少違うのは第１期間と第２期間であり、ここでは第１期間と第２期間について簡単に説明する。
【００８０】
図１８は実施形態３におけるAssembled Chip Information Encoder（ＡＣＩＥ）回路１４の具体例を示す回路図である。図１８の回路は実施形態１の図７の回路とほぼ同じであるが、異なっているのはカウンタ回路１５から出力された信号を４ｔｏ５エンコーダ回路３８に入力し、５ビットの実装番号情報を生成する点である。その他の構成は図７の回路と同様である。
【００８１】
例えば、図１７に示すように第２コマのフイルムと第５コマのフイルム原稿を読み取りたい場合には、ユーザは５ビット（０１００１）の光電変換装置選択情報をＳＩ端子に入力することで、第２光電変換装置Ｃ２と第５光電変換装置Ｃ５のみ動作させることができる。
【００８２】
図１９は実施形態３のSelected Chip Information Decoder(SCID)回路１６の具体例を示すブロック図、図２０はその動作を示すタイミングチャートである。図１９の回路はユーザにより第１光電変換装置のＳＩ端子１に入力される光電変換装置選択情報をデコードする。
【００８３】
図１９において、ＳＣＩＤ回路１６は光電変換装置選択情報をデコードするＦＦ１及びＦＦ２及びＦＦ３及びＦＦ４及びＦＦ６及びスイッチＳＷ１＿Ａ及びＳＷ１＿Ｂから構成されている。実施形態１の図１１のＳＣＩＤ回路１６と異なるのはＦＦ６を追加した点である。外部から光電変換装置のＳＩ端子に供給された光電変換装置選択情報信号は各光電変換装置の次チップへ転送する信号選択回路２８によって選択され、ＦＦ１及びＦＦ２及びＦＦ３及びＦＦ４及びＦＦ６それぞれのデータ入力端子に供給される。
【００８４】
ここで、図１９の６ａ、６ｂ、６ｃ、６ｅはタイミング発生回路４から供給されるパルス信号であり、それぞれ図２０のＴＮ、ＴＭ、ＴＳ、ＰＤＲＥＳに対応している。また、図２０の例では、ＳＩ端子に供給する光電変換装置選択情報として第２及び第５光電変換装置を選択する（０１００１）を示す。
【００８５】
ＴＮ信号の立ち上がり時間にＦＦ１のデータ入力端子に入力された信号レベルがラッチされ、第１ビット目のチップ選択信号（１７A）が生成される。次に、ＴＭ１信号の立ち上がり時間にＦＦ２のデータ入力端子に入力された信号レベルがラッチされ、第２ビット目のチップ選択信号（１７B）が生成される。
【００８６】
それからＴＳ信号がハイレベルになるとＳＷ＿ＡがオフになってＴＭ信号線とＦＦ２の入力端子が遮断され、一方、ＳＷ＿ＢがオンになってＴＭ信号線（６ｂ）とＦＦ４の入力端子が接続される。また、ＴＳ信号の立ち上がり時間にＦＦ３のデータ入力端子に入力された信号レベルがラッチされ、第３のチップ選択信号（１７C）が生成される。
【００８７】
更に、ＴＭ２信号の立ち上がり時間にＦＦ４のデータ入力端子に入力された信号レベルがラッチされ、第４のチップ選択信号（１７D）が生成される。最後にＰＤＲＥＳ信号の立ち上がり時間にＦＦ６のデータ入力端子に入力された信号レベルがラッチされ、第５ビット目のチップ選択信号（１７E）が生成される。
【００８８】
上述したように図１９のＳＣＩＤ回路１６によってＳＣＩＤ（１７A、１７B、１７C、１７D、１７E）信号が生成され、次のＳＰ信号が供給されるまでこの信号は保持され、比較回路１８へ供給される。
【００８９】
例えば、図１７に示すように第２コマのフイルムと第５コマのフイルム原稿を読み取りたい場合には、ユーザは５ビット（０１００１）の光電変換装置選択情報をＳＩ端子に入力する。そうすると、ＳＣＩＤ回路１６を通すことでＳＣＩＤ（１７A＝LOW、１７B＝HIGH、１７C＝LOW、１７D＝LOW、１７E＝HIGH）信号が生成され、光電変換装置内部に保持して比較回路１８へ供給される。
【００９０】
図２７は比較回路の一例を示す。図２７において、比較回路１８は実施形態１と同様に実装番号情報（１５A、１５B、１５C、１５D、１５E）とＳＣＩＤ回路１６の出力チップ選択信号（１７A、１７B、１７C、１７D、１７E）との比較を行い、ユーザが選択した光電変換装置のみを第１ビットから読み出しするように制御を行うことによって、ユーザが選択した光電変換装置のみを検知して動作させることができる。図２７において、１８−１の比較回路はどの光電変換装置が最初に選択されるかそうでないかを検知する。最初に選択された光電変換装置は１０ａ信号の制御によって７信号を通し、そうではない光電変換装置は１信号を通す。一方、１８−２の比較回路は選択された光電変換装置のみの信号１１をシフトレジスタ２０に出力される。
【００９１】
例えば、図２８に示すように第２コマのフイルムと第５コマのフイルム原稿を読み取りたい場合には、ユーザは５ビット（０１００１）の光電変換装置選択情報をＳＩ端子に入力する。そうすると以下のような論理演算ができる。
【００９２】
ユーザ入力チップ選択信号（１７A、１７B、１７C、１７D、１７E）    （０１００１）    …（１）
第２光電変換装置の実装番号情報（１５A、１５B、１５C、１５D、１５E）    （０１０００）    …（２）
（１）と（２）のＸＯＲ論理演算結果    （００００１）    …（３）
次に（２）と（３）を比較すると、（０１０００）  ＞  （００００１）となり、従って１０ａはＨＩＧＨ状態となる。
【００９３】
同じように第５光電変換装置の論理演算を説明する。
【００９４】
ユーザ入力チップ選択信号（１７A、１７B、１７C、１７D、１７E）    （０１００１）    …（１）
第５光電変換装置の実装番号情報（１５A、１５B、１５C、１５D、１５E）    （００００１）    …（４）
（１）と（２）のＸＯＲ論理演算結果    （０１０００）    …（５）
次に（４）と（５）を比較すると、（０１０００）  ＜  （０１０００）となり、従って１０ａはＬＯＷ状態となる。
【００９５】
第１光電変換装置、第３光電変換装置、第４光電変換装置の場合は信号２８aによって１１信号が遮断されているため無視できる。また、ここでは実装番号情報がＸＯＲ論理演算結果より大きい場合を最初選択された光電変換装置を検知しているが、設計次第逆の場合もできる。光電変換装置の実装番号も同じ考え方で本実施形態の第１光電変換装置の実装番号を（１００００）にしているが（０１１１１）というようなことも設計次第で簡単にできる。
【００９６】
図２９は実施形態３の信号選択回路を示す。図２９において、信号選択回路２８の第１期間と第２期間の動作は実施形態１と全く同じである。ただし、第３期間は光電変換装置が選択されるか、されないかによって変わる。図２９に示すように第３期間Ａは光電変換装置がユーザによって選択された時の等価回路である。一方、第３期間Ｂは光電変換装置が選択されなかった時の等価回路である。
【００９７】
図２８は第２コマのフイルムと第５コマのフイルム原稿を読み取る時の密着型イメージセンサの概略図を示す。
【００９８】
表４は光電変換装置の実装番号（チップ実装番号）（第１から第５光電変換装置）とＡＣＩＥ回路１４内のカウンタ回路１５の出力（１５a、１５b、１５c、１５d）とＡＣＩＥ回路１４内の４ｔｏ５エンコーダ回路３８の出力（１５A、１５B、１５C、１５D、１５E）の関係を示す。なお、本実施形態においても実施形態２のように各光電変換装置の所望のブロックから読み出しを行うようにすることも可能である。
【００９９】
【表４】
2006238159.tif 000006
（実施形態４）
図２１はモノクロ画像とカラー画像が混在している原稿の読み取りに適用するカラーフィルタを着装した９個の光電変換装置を実装したカラー密着型イメージセンサの実施形態を示す。実施形態４は、ユーザにより選択された光電変換装置以外はモノクロモード読み出し動作（シフトレジスタ２画素読み飛ばし）を行い、ユーザにより選択された光電変換装置のみカラーモード読み出し動作を行うものである。もちろん、その反対でも良い。
【０１００】
図２１に示すように共通基板上に、入力光の成分を緑色に分解する光電変換素子列及び入力光の成分を赤色に分解する光電変換素子列及び入力光の成分を青色に分解する光電変換素子列から成る光電変換装置（Ｃ１〜Ｃ９）が９個実装されている。光電変換装置Ｃ１〜Ｃ９は、光電変換素子の構成以外はそれぞれ実施形態１と同様の構成である。
【０１０１】
先頭に実装された光電変換装置Ｃ１のＳＩ端子には外部から信号が入力され、その他の光電変換装置のＳＩ端子には各々その前の光電変換装置のＮＥＸＴ端子から信号が入力される。光電変換装置の読み出しモードを決める場合には、実施形態１における光電変換装置の選択手段（ユーザにより選択された光電変換装置から読み出しを開始する）、或いは実施形態３における光電変換装置の選択手段（ユーザが選択した光電変換装置のみ読み出しを行う）を用いることができる。
【０１０２】
例えば、図２１に示すように文字領域（モノクロ画像領域）とカラー画像領域が混在した原稿画像を読み取る場合には、ユーザはカラー画像領域に対応して実施形態１で説明したように第７光電変換装置Ｃ７から読み取りを開始するように、或いは実施形態３で説明したように第７光電変換装置Ｃ７から第９光電変換装置Ｃ９までを動作させるように選択する。
【０１０３】
そうすると、図２２のモノクロモードに示すように第１光電変換装置Ｃ１から第６光電変換装置Ｃ６までは２画素読み飛ばし、入力光の成分を緑色に分解する光電変換素子列のみ読み出す。一方、第７光電変換装置Ｃ７から第９光電変換装置Ｃ９までは図２２のカラーモードに示すようにカラー読み出しモードで動作し、所望の光電変換装置だけをカラーモードで読み出すことができる。本実施形態ではモノクロ画素領域専用に入力光の成分を緑色に分解する光電変換素子列を使用しているが、言うまでもなくその他の光電変換素子列を利用することも可能である。
【０１０４】
（実施形態５）
次に、本発明に係る密着型イメージセンサをシートフィード式の原稿画像読取装置に用いた場合の一実施形態について説明する。図２３は本発明に係る原稿画像読取装置を示す概略図である。図中１０１は密着型イメージセンサ（以下、ＣＩＳとも呼ぶ）であり、固体撮像素子（フォトダイオード）１０２、セルフォックレンズ１０３、ＬＥＤアレイ１０４及びコンタクトガラス１０５から構成されている。なお、上述のような本発明に係る密着型イメージセンサはフォトダイオード１０２の部分に対応するが、厳密には上述のように複数の光電変換装置が配置されたものである。
【０１０５】
搬送ローラ１０６はＣＩＳ１０１の前後に配置されており、原稿を搬送するために用いられる。コンタクトシート１０７は原稿をＣＩＳ１０１に接触させるためのシートである。１１０は制御回路であり、ＣＩＳ１０１からの信号の処理を行う。原稿検知レバー１０８は原稿が差し込まれたことを検知するためのレバーであり、原稿が差し込まれたことを検知すると原稿検知レバー１０８が傾くことにより、原稿検知センサ１０９の出力が変化する。その状態を制御回路１１０内のＣＰＵ２１５（図２４参照）に伝達することにより原稿が差し込まれたと判断し、搬送ローラ１０６を駆動する駆動用モータ（図示せず）を駆動することにより原稿搬送を開始し、読み取り動作を行う。
【０１０６】
図２４は図２３の制御回路１１０を詳細に示すブロック図である。図中２０１はイメージセンサ（図１７のＣＩＳ１０１に対応）であり、光源である各色Ｒ、Ｇ、ＢのＬＥＤ２０２も一体化されており、ＣＩＳ１０１のコンタクトガラス１０５上を原稿を搬送しながら、ＬＥＤ制御（ドライブ）回路２０３にて１ライン毎に各色Ｒ、Ｇ、ＢのＬＥＤ２０２を切り替えて点灯させることにより、Ｒ、Ｇ、Ｂ線順次のカラー画像を読み取る。
【０１０７】
ＡＭＰ２０４はＣＩＳ２０１より出力された信号を増幅する増幅器であり、２０５はこの増幅出力のＡ／Ｄ変換を行って、例えば、８ビットのディジタル出力を得るＡ／Ｄ変換器である。シェーディングＲＡＭ２０６にはキャリブレーション用のシートを予め読み取ることによりシェーディング補正用のデータが記憶されており、シェーディング補正回路２０７はシェーディングＲＡＭ２０６のデータに基づいて読み取られた画像信号のシェーディング補正を行う。
【０１０８】
ピーク検知回路２０８は読み取られた画像データにおけるピーク値をライン毎に検知する回路であり、原稿の先端を検知するために使用される。ガンマ変換回路２０９はホストコンピュータにより設定されたガンマーカーブに従って読み取られた画像データのガンマ変換を行う。
【０１０９】
バッファＲＡＭ２１０は実際の読み取り動作とホストコンピュータとの通信におけるタイミングを合わせるために、画像データを一時的に記憶させるためのＲＡＭであり、パッキング／バッファＲＡＭ制御回路２１１はホストコンピュータにより予め設定された画像出力モード（２値、４ビット多値、８ビット多値、２４ビット多値）に従ったパッキング処理を行った後に、そのデータをバッファＲＡＭ２１０に書き込む処理を行い、インターフェース回路２１２にバッファＲＡＭ２１０から画像データを読み込んで出力させる。
【０１１０】
インターフェース回路２１２はパーソナルコンピュータ等の本実施形態に係る画像読取装置のホスト装置となる外部装置との間でコントロール信号の受容や画像信号の出力を行う。２１５は、例えば、マイクロコンピュータ形態のＣＰＵであり、処理手順を格納したＲＯＭ２１５Ａ及び作業用のＲＡＭ２１５Ｂを有し、ＲＯＭ２１５Ａに格納された手順に従って各部の制御を行う。
【０１１１】
２１６は、例えば、水晶発振器、２１４はＣＰＵ２１５の設定に応じて発振器２１６の出力を分周して動作の基準となる各種タイミング信号を発生するタイミング信号発生回路である。２１３はインターフェース回路２１２を介して制御回路と接続された外部装置である。外部装置の一例としてはパーソナルコンピュータ等が挙げられる。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施形態１におけるＡ４サイズ原稿に適用する９個の光電変換装置を複数実装した密着型イメージセンサの概略図である。
【図２】本発明の実施形態１における４個の光電変換装置を複数実装した密着型イメージセンサの概略図である。
【図３】本発明の実施形態１における３つの期間のタイミングチャートである。
【図４】本発明の実施形態１における光電変換装置のブロック図である。
【図５】本発明の実施形態１における第１光電変換装置決定回路の一例を示す回路図である。
【図６】本発明の実施形態１における信号選択回路を示す図である。
【図７】本発明の実施形態１におけるＡＣＩＥ回路の一例を示す回路図である。
【図８】本発明の実施形態１における第１光電変換装置決定回路の動作を説明するタイミングチャートである。
【図９】本発明の実施形態１におけるＡＣＩＥ回路の動作を説明するタイムチャートである。
【図１０】本発明の実施形態１における第１光電変換装置を決定する他の例を示す回路図である。
【図１１】本発明の実施形態１におけるＳＣＩＤ回路の一例を示すブロック図である。
【図１２】図１１のＳＣＩＤ回路の動作を説明するタイミングチャートである。
【図１３】本発明の実施形態１における比較回路と読み出し開始選択回路の一例を示す回路図である。
【図１４】本発明の実施形態２におけるＡ４サイズ原稿に適用する９個の光電変換装置を実装した密着型イメージセンサを示す概略図である。
【図１５】本発明の実施形態２におけるシフトレジスタを示す回路図である。
【図１６】本発明の実施形態２の動作を説明するタイミングチャートである。
【図１７】本発明の実施形態３における５コマのフイルム原稿に適用する５個の光電変換装置を実装した密着型イメージセンサを示す概略図である。
【図１８】本発明の実施形態３におけるＡＣＩＥ回路の一例を示す回路図である。
【図１９】本発明の実施形態３におけるＳＣＩＤ回路の一例を示すブロック図である。
【図２０】本発明の実施形態３におけるＳＣＩＤ回路の動作を説明するタイミングチャートである。
【図２１】本発明の実施形態４におけるカラーフィルタを着装した９個の光電変換装置を実装したカラー密着型イメージセンサを示す概略図である。
【図２２】本発明の実施形態４の動作を説明するタイミングチャートである。
【図２３】本発明の密着型イメージセンサを用いた原稿画像読取装置の一実施形態を示す概略図である。
【図２４】図２３の制御回路を詳細に示すブロック図である。
【図２５】従来例のイメージセンサを示す回路図である。
【図２６】図２５のイメージセンサの動作を示すタイミングチャートである。
【図２７】本発明の実施形態３における比較回路の一例を示す回路図である。
【図２８】本発明の実施形態３における第２、第５光電変換装置を選択した場合のイメージセンサを示す図である。
【図２９】本発明の実施形態３における信号選択回路を示す図である。
【符号の説明】
【０１１３】
１、１’  ファーストビット読み出し開始制御信号（ＳＩ）入力端子
２、２’  クロック（ＣＬＫ）入力端子
３、３’  スタートパルス（ＳＰ）入力端子
４、４’  タイミング発生回路
５a、５a’  シフトレジスタ駆動パルス（Φ３信号）線
５b、５b’  シフトレジスタ駆動パルス（Φ４信号）線
６a、６a’  ノイズ信号読み出し（TN）制御信号線
６b、６b’  光信号とノイズ信号読み出し（TS）制御信号線
６c、６c’  蓄積されたノイズ信号あるいは光信号を転送する（TM）制御信号線
６d、６d’  フォトダイオードをリセットする（PDRES）制御信号線
７、７’  第１ビット読み出し開始信号（SRSTP１信号）線
８、８’  シフトレジスタ駆動パルス（Φ１信号）線
９、９’  シフトレジスタ駆動パルス（Φ２信号）線
１０、１０’  読み出し開始信号選択回路
１１、１１’  読み出し開始信号線
１２、１２’  第１光電変換装置決定回路
１３、１３’  第１光電変換装置決定信号線
１４、１４’  ＡＣＩＥ回路
１５、１５’  カウンタ回路
１５a、１５a’  実装番号1ビット目の情報信号線
１５b、１５b’  実装番号２ビット目の情報信号線
１５c、１５c’  実装番号３ビット目の情報信号線
１５d、１５d’  実装番号４ビット目の情報信号線
１６、１６’  ＳＣＩＤ回路
１７a、１７a’  デコードされたセレクトチップ情報信号線（a）
１７b、１７b’  デコードされたセレクトチップ情報信号線（b）
１７c、１７c’  デコードされたセレクトチップ情報信号線（c）
１７d、１７d’  デコードされたセレクトチップ情報信号線（d）
１８、１８’  比較回路
１９、１９’  比較された結果の信号線
２０、２０’  シフトレジスタ回路
２１、２１’  受光素子アレイ
２２、２２’  走査配線
２３、２３’  次チップの第１ビット読み出し開始信号（END信号）
２４、２４’  アンプ入力信号線
２５、２５’  アンプ回路
２６、２６’  各光電変換素子の出力を取り出す出力（Vout）端子
２７、２７’  ROMSTR２信号線
２８、２８’  信号選択回路
２９、２９’  次チップへ情報信号転送用の出力（NEXT）端子
３０、３０’  NEXT端子と次チップのＳＩ端子を直結線
３１、３１’  パワーリセットパルス線
３２、３２’  ROMSTR１信号線
３８、３８’  ４ｔｏ５エンコーダ回路
１０１  密着型イメージセンサ（ＣＩＳ）
１０２  フォトダイオード
１０３  セルフォックレンズ
１０４  ＬＥＤアレイ
１０５  コンタクトガラス
１０６  搬送ローラ
１０７  コンタクトシート
１０８  原稿検知レバー
１０９  原稿検知センサ
１１０  制御回路
２０１  密着型イメージセンサ
２０２  ＬＥＤ
２０３  ＬＥＤ制御（ドライブ）回路
２０４  ＡＭＰ（増幅器）
２０５  Ａ／Ｄ変換回路
２０６  シェーディングＲＡＭ
２０７  シェーディング補正回路
２０８  ピーク検知回路
２０９  ガンマ変換回路
２１０  バッファＲＡＭ
２１１  パッキング／バッファＲＡＭ制御回路
２１２  インターフェース回路
２１３  外部装置
２１４  タイミング信号発生回路
２１５  ＣＰＵ
２１６  発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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