(57)【要約】【課題】エッチング停止絶縁膜のエッチング時に生じるキャパシタの漏れ電流ソースを除去できる半導体メモリ装置及びその製造方法を提供すること。【解決手段】半導体メモリ装置の製造方法は、半導体基板（３１）上に層間絶縁膜（３２）を形成するステップと、ストレージノードコンタクトホールの側壁に配置され、上端部が一定の深さだけリセスされたストレージノードコンタクトスペーサ（３４）を形成するステップと、ストレージノードコンタクトスペーサの上端部を覆うストレージノードコンタクトプラグ（３５）を形成するステップと、層間絶縁膜上の全面にエッチング停止絶縁膜（３６）を積層するステップと、エッチング停止絶縁膜をドライエッチングし、ストレージノードコンタクトプラグを開放させるトレンチホール（３８）を形成するステップと、下部電極（４０）を、誘電膜（４１）及び上部電極（４２）順に形成するステップとを含む。【選択図】図３Ｄ
2006191097.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に位置してストレージノードコンタクトホールを有する層間絶縁膜と、
前記ストレージノードコンタクトホールの側壁に配置され、上部が、前記ストレージノードコンタクトホールの上端から一定の深さだけリセスされたストレージノードコンタクトスペーサと、
該ストレージノードコンタクトスペーサの上端部を覆い、前記ストレージノードコンタクトホールの内部に埋め込まれたストレージノードコンタクトプラグと、
該ストレージノードコンタクトプラグに接続した下部電極と、
該下部電極上に積層された誘電膜及び上部電極と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ストレージノードコンタクトスペーサの上端部が、前記ストレージノードコンタクトホールの上端から５００Å〜１０００Åの範囲でリセスされていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ストレージノードコンタクトスペーサが、窒化膜であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記ストレージノードコンタクトプラグが、ポリシリコン膜であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
半導体基板上にストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、
前記ストレージノードコンタクトホールの側壁に、上端部が、前記ストレージノードコンタクトホールの上端から一定の深さにリセスされたストレージノードコンタクトスペーサを形成するステップと、
該ストレージノードコンタクトスペーサの上端部を覆い、前記ストレージノードコンタクトホールの内部に埋め込まれたストレージノードコンタクトプラグを形成するステップと、
該ストレージノードコンタクトプラグを含む全面にエッチング停止絶縁膜を積層するステップと、
該エッチング停止絶縁膜をドライエッチングし、前記ストレージノードコンタクトプラグを開放させるトレンチホールを形成するステップと、
該トレンチホールの内部に下部電極を形成するステップと、
該下部電極上に誘電膜及び上部電極を順に形成するステップと
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項６】
前記ストレージノードコンタクトスペーサを形成する前記ステップが、
前記ストレージノードコンタクトホールを含む層間絶縁膜の表面上に窒化膜を形成するステップと、
前記層間絶縁膜の表面が露出するまで前記窒化膜を１次エッチングするステップと、
前記ストレージノードコンタクトホールの内部で、前記ストレージノードコンタクトホールの上端から一定の深さだけリセスされるように前記窒化膜を２次エッチングするステップと
を含むことを特徴とする請求項５に記載の半導体メモリ装置の製造方法。
【請求項７】
前記１次エッチング及び２次エッチングが、前記層間絶縁膜よりも前記窒化膜のエッチング速度が速くなるように設定して行われることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【請求項８】
前記１次エッチング及び２次エッチングが、ＣＦ４、Ｏ２、Ａｒ及びＣＨＦ３の混合ガス雰囲気中で行われることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
【請求項９】
前記ストレージノードコンタクトスペーサがリセスされる深さが、５００Å〜１０００Åの範囲に制御されることを特徴とする請求項５または請求項６に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に、半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置の最小線幅が減少し、集積度が増大してキャパシタが形成される面積も次第に狭なりつつある。このように、キャパシタが形成される面積が狭くなっても、セル内のキャパシタはセル当り最小限要求される高いキャパシタンスを維持しなければならない。このように、狭い面積上に高いキャパシタンスを有するキャパシタを形成するために、シリコン酸化膜（ε＝３.８）、窒化膜（ε＝７）の代わりに、Ｔａ２Ｏ５、Ａｌ２Ｏ３またはＨｆＯ２のような高い誘電率を有する物質を誘電体膜として用いる方法、下部電極の面積を効果的に増大させるために、下部電極をシリンダ（cylinder）型、コンケーブ（concave）型などに立体化するか、または下部電極の表面にＭＰＳ（Meta stable-Poly Silicon）を成長させ、下部電極の有効表面を１.７〜２倍程度に増大させる方法、下部電極と上部電極とを全て金属膜で形成する方法（Metal Insulator Metal；MIM）などが提案された。
【０００３】
現在、１２８Ｍ以上の集積度を有するＤＲＡＭおいて、通常のＭＩＭコンケーブＴｉＮ下部電極を有するキャパシタを備える半導体メモリ装置の製造方法は、以下に示す通りである。
【０００４】
図１Ａ及び図１Ｂは、従来の技術に係る半導体メモリ装置の製造方法の各工程を簡略に示す断面図である。
【０００５】
図１Ａに示しているように、半導体基板１１上に層間絶縁膜１２を形成した後、層間絶縁膜１２をエッチングして半導体基板１１の表面を開放させるストレージノードコンタクトホール（図示せず）を形成する。
【０００６】
次いで、ストレージノードコンタクトホールの側壁に接するストレージノードコンタクトスペーサ１４を形成した後、ストレージノードコンタクトスペーサ１４が形成されたストレージノードコンタクトホールの内部に、ストレージノードコンタクトプラグ１３を埋め込む。ここで、ストレージノードコンタクトスペーサ１４としてシリコン窒化膜を形成し、ストレージノードコンタクトプラグ１３をポリシリコンで形成する。
【０００７】
次いで、ストレージノードコンタクトプラグ１３を含む層間絶縁膜１２上に、エッチング停止絶縁膜１５を形成した後、エッチング停止絶縁膜１５上にストレージノード用の絶縁膜１６を形成する。ここで、エッチング停止絶縁膜１５としてシリコン窒化膜を形成し、ストレージノード用の絶縁膜１６としてシリコン酸化膜系酸化膜を形成する。
【０００８】
次いで、ストレージノード用の絶縁膜１６とエッチング停止絶縁膜１５とを順にドライエッチングし、ストレージノードコンタクトプラグ１３の上部を開放させるトレンチホール（Trench hole）１７を形成する。
【０００９】
次に、図１Ｂに示しているように、ＴｉＮ下部電極を形成する。ＴｉＮ下部電極を形成するためには、バリアメタル（Barrier metal）の形成が必須であるので、そのために、トレンチホール１７を含む全面にＰＶＤまたはＣＶＤ法でチタニウム（Ｔｉ）を蒸着した後、アニール（Anneal）処理を介してバリアメタル１８であるＴｉＳｉｘを形成する。その後、未反応のチタニウムをウェットエッチングによって除去する。
【００１０】
上述のように、バリアメタル１８であるＴｉＳｉｘを形成することによって、ストレージノードコンタクトプラグ１３と、後続の工程で形成されるＴｉＮ下部電極が接触する面の抵抗値を低くする。
【００１１】
バリアメタル１８であるＴｉＳｉｘを形成した後、トレンチホール１７を含む全面にＴｉＮを蒸着し、ストレージノード用の絶縁膜１６上のＴｉＮを選択的に除去してトレンチホール１７内部でストレージノードコンタクトプラグ１３と接続するＴｉＮ下部電極１９を形成する。
【００１２】
次いで、ＴｉＮ下部電極１９上に、誘電膜２０とＴｉＮ上部電極２１とを順次形成してキャパシタを完成する。
【００１３】
しかし、従来の技術は、トレンチホール１７形成時に、エッチング停止絶縁膜１５として形成したシリコン窒化膜をエッチングする過程において、ストレージノードコンタクトプラグ１３とＴｉＮ下部電極１９との間のオーバレイ（Overlay）によってエッチング停止絶縁膜１５と同様に、ストレージノードコンタクトスペーサ１４として形成したシリコン窒化膜がオーバエッチング（Over etch）されるストレージノードコンタクトスペーサアタックが発生する。このようなストレージノードコンタクトスペーサアタックによって、ストレージノードコンタクトプラグ１３の周辺で、ストレージノードコンタクトスペーサ１４だけ過度にエッチングされ、約１０００Å〜１５００Åの深さの隙間（Crevasse、図１Ａの「２２」）が発生する。
【００１４】
上述の隙間２２が発生した状態で、ステップカバレッジ（Step coverage）が５０％程度であるＴｉＮの蒸着及びエッチングを介してＴｉＮ下部電極１９が形成され、誘電膜２０及びＴｉＮ上部電極２１が形成されるが、この時、ＴｉＮ上部電極２１として用いたＴｉＮを蒸着する時点の空間２２が塞がって密閉空間２３が形成される、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されず、誘電膜２０とＴｉＮ上部電極２１とに尖部２４が形成される。
【００１５】
このようなキャパシタの構造的欠陥は、キャパシタの漏れ電流ソース（Leakage current source）として作用し、キャパシタ漏れ電流の特性が劣化するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、エッチング停止絶縁膜のエッチング時のストレージノードコンタクトスペーサアタックによる隙間が原因となるキャパシタの漏れ電流ソースを除去できる半導体メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の半導体メモリ装置は、半導体基板と、該半導体基板上に位置してストレージノードコンタクトホールを有する層間絶縁膜と、前記ストレージノードコンタクトホールの側壁に配置され、上部が、前記ストレージノードコンタクトホールの上端から一定の深さだけリセスされたストレージノードコンタクトスペーサと、該ストレージノードコンタクトスペーサの上端部を覆い、前記ストレージノードコンタクトホールの内部に埋め込まれたストレージノードコンタクトプラグと、該ストレージノードコンタクトプラグに接続した下部電極と、該下部電極上に積層された誘電膜及び上部電極を備えることを特徴とする。
【００１８】
そして、本発明の半導体メモリ装置の製造方法は、半導体基板上にストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁に、上端部が、前記ストレージノードコンタクトホールの上端から一定の深さにリセスされたストレージノードコンタクトスペーサを形成するステップと、該ストレージノードコンタクトスペーサの上端部を覆い、前記ストレージノードコンタクトホールの内部に埋め込まれたストレージノードコンタクトプラグを形成するステップと、該ストレージノードコンタクトプラグを含む全面にエッチング停止絶縁膜を積層するステップと、該エッチング停止絶縁膜をドライエッチングし、前記ストレージノードコンタクトプラグを開放させるトレンチホールを形成するステップと、該トレンチホールの内部に下部電極を形成するステップと、該下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ストレージノードコンタクトスペーサにおいて、上部をストレージノードコンタクトプラグで完全に覆って、エッチング停止絶縁膜のエッチング中に発生するストレージノードコンタクトプラグ周辺のストレージノードコンタクトスペーサアタックを根本的に防止することができ、これによって漏れ電流ソースを除去してキャパシタの収率を向上させることができる効果が得られる。
【００２０】
このように、漏れ電流ソースを除去することによって、パターンの微細化に対応可能なデザインルールを確保し、工程マージンを極大化させることができる効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００２２】
以下に示す実施の形態は、ストレージノードコンタクトスペーサとして用いられる窒化膜が、後続のトレンチホール形成のためのドライエッチング時にオープンされないようにして層間絶縁膜、ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサの間のエッチング速度の差による窒化膜の損失（即ち、ストレージノードコンタクトスペーサの損失）を根本的に防止しようとするものである。
【００２３】
図２は、本発明の実施の形態に係る半導体メモリ装置の構造を示す断面図である。
【００２４】
図２に示しているように、半導体基板３１上に層間絶縁膜３２が形成され、層間絶縁膜３２内に形成されたストレージノードコンタクトホール３３の側壁にストレージノードコンタクトスペーサ３４が形成されている。ここで、ストレージノードコンタクトスペーサ３４の上端部は、ストレージノードコンタクトホール３３（図３Ａ参照）の上端部（即ち、層間絶縁膜３２の上部表面）から一定の深さだけリセスされている。
【００２５】
そして、ストレージノードコンタクトスペーサ３４のトップ部分を覆うストレージノードコンタクトプラグ３５が、ストレージノードコンタクトホール３３内に埋め込まれており、ストレージノードコンタクトプラグの上部表面にバリアメタル３９が形成されている。
【００２６】
そして、ストレージノードコンタクトプラグ３５を含む層間絶縁膜３２上に、ストレージノードコンタクトプラグ３５上部表面を開放させるトレンチホール３８を有する、エッチング停止絶縁膜３６及びストレージノード用絶縁膜３７の積層膜が形成されている。
【００２７】
そして、トレンチホール３８の内部にＴｉＮ下部電極４０が形成され、ＴｉＮ下部電極４０上に誘電膜４１とＴｉＮ上部電極４２とが積層されている。
【００２８】
上述のように、本発明の半導体メモリ装置は、ストレージノードコンタクトスペーサの上端領域を覆うストレージノードコンタクトプラグを具備することによって、トレンチホールを開放するためのエッチング時に、ストレージノードコンタクトスペーサがアタックされることを根本的に防止する。
【００２９】
図３Ａ〜図３Ｄは、図２に示している本発明の実施の形態に係る半導体メモリ装置の製造方法の各工程を示す断面図である。
【００３０】
図３Ａに示しているように、半導体基板３１上に層間絶縁膜３２を形成する。このとき、図示していないが、層間絶縁膜３２の形成前には周知のように、トランジスタ及びビットラインなどの様々な素子が形成されるものであり、これによって、層間絶縁膜３２は多層構造の層間絶縁膜でもあり得る。
【００３１】
次いで、層間絶縁膜３２上に感光膜を用いたコンタクトマスク（図示せず）を形成した後、コンタクトマスクをエッチングバリアとして層間絶縁膜３２をエッチングし、半導体基板３１の表面を開放させるストレージノードコンタクトホール３３を形成する。この時、ストレージノードコンタクトホール３３によって開放される半導体基板３１はソース/ドレイン接合領域でもあり得る。
【００３２】
次いで、ストレージノードコンタクトホール３３の側壁に接するストレージノードコンタクトスペーサ３４を形成する。
【００３３】
ストレージノードコンタクトスペーサ３４を形成する方法は以下の通りである。
【００３４】
まず、ストレージノードコンタクトホール３３を含む全面に窒化膜を蒸着によって形成した後、ストレージノードコンタクトホール３３を除外した層間絶縁膜３２の表面上の窒化膜を、エッチバックを用いて１次バルクエッチング（Bulk etch）する。次いで、追加的に窒化膜を２次エッチングしてストレージノードコンタクトホール３３の内部で、上端部がストレージノードコンタクトホール３３の上端よりも凹んだ、すなわち、リセス形状を有するストレージノードコンタクトスペーサ３４を形成する。
【００３５】
上述のように窒化膜から形成するストレージノードコンタクトスペーサ３４の形成時に、バルクエッチング及び追加的に行うエッチングは、層間絶縁膜３２のエッチング損失が発生しないようにレシピを調節する。すなわち、層間絶縁膜３２の表面が露出した状態で窒化膜を追加的にエッチングする時に、酸化物質である層間絶縁膜３２と窒化膜との間のエッチング速度が同じであるか、または層間絶縁膜３２のエッチング速度が速ければ、ストレージノードコンタクトスペーサ３４がストレージノードコンタクトホール３３内部に位置せず、且つ、層間絶縁膜３２が薄くなりストレージノードコンタクトプラグとその下の構造物（例えば、ビットライン）との間の絶縁が脆弱になる。
【００３６】
したがって、ストレージノードコンタクトホール３３の内部で、上端部が凹んだ形状（すなわち、リセス形状）を有するストレージノードコンタクトスペーサ３４を窒化膜で形成するために行うエッチングにおいては、層間絶縁膜３２として用いられる酸化膜よりも窒化膜のエッチング速度を速く設定しなければならない。このために、本発明では、ストレージノードコンタクトスペーサ形成のためのエッチングを、流量が１０ｓｃｃｍ〜１５ｓｃｃｍの範囲のＣＦ４、流量が５ｓｃｃｍ〜１０ｓｃｃｍの範囲のＯ２、流量が７０ｓｃｃｍ〜８０ｓｃｃｍの範囲のＡｒ、及び流量が５ｓｃｃｍ〜１０ｓｃｃｍの範囲のＣＨＦ３の混合ガス雰囲気で行い、この時、パワーを３００Ｗ、圧力を１０Ｐａ（７５ｍＴｏｒｒ）に設定する。
【００３７】
上述のようなレシピを適用する場合、層間絶縁膜３２のエッチング速度は、１分間当り９００Å、窒化膜のエッチング速度は、１分間当り１７００Å程度である。
【００３８】
例えば、ストレージノードコンタクトホール３３の上端（即ち、層間絶縁膜３２の上部表面）から凹んだ距離（リセスの深さ）Ｄが５００Å〜１０００Åの範囲になるように制御しようとする場合、層間絶縁膜３２の損失は２００Å〜５００Å程度になる。そのため、層間絶縁膜３２の損失を最小化し、ストレージノードコンタクトスペーサ３４をストレージノードコンタクトホール３３内部で一定の深さにリセスされた形状に形成できる。
【００３９】
次に、図３Ｂに示しているように、ストレージノードコンタクトスペーサ３４が形成されたストレージノードコンタクトホール３３内部にストレージノードコンタクトプラグ３５を埋め込む。この時、ストレージノードコンタクトプラグ３５は、ストレージノードコンタクトスペーサ３４が形成されたストレージノードコンタクトホール３３を満たすまで全面にポリシリコン膜を蒸着によって形成した後、ＴＣＭＲ（Touch Chemical Mechanical Polishing）処理によってポリシリコン膜を一部研磨し、続いて全面ドライエッチングを行って形成する。
【００４０】
ストレージノードコンタクトプラグ３５の形成時に、最終工程である全面ドライエッチングが、層間絶縁膜３２の表面が露出するまでのみ行うため、ストレージノードコンタクトスペーサ３４の上端部は、ストレージノードコンタクトプラグ３５によってストレージノードコンタクトホール３３の外部には露出しない。すなわち、ストレージノードコンタクトプラグ３５の断面形状は「Ｔ」字型形成される。
【００４１】
上述のような一連の工程によって、ストレージノードコンタクトプラグ３５を形成した結果、ストレージノードコンタクトスペーサ３４は外部に露出されず、ストレージノードコンタクトホール３３の内部にだけ位置することになる。
【００４２】
次に、図３Ｃに示しているように、ストレージノードコンタクトプラグ３５が形成された層間絶縁膜３２上にエッチング停止絶縁膜３６を形成する。この時、エッチング停止絶縁膜３６として窒化膜を形成する。
【００４３】
次いで、エッチング停止絶縁膜３６上にストレージノード用絶縁膜３７を形成する。この時、ストレージノード用絶縁膜３７は、ＢＰＳＧ、ＵＳＧ、ＨＤＰ及びＴＥＯＳの中から選択される何れかである。
【００４４】
次いで、ストレージノード用の絶縁膜３７とエッチング停止絶縁膜３６とを順にドライエッチングしてストレージノードコンタクトプラグ３５上部を開放させるトレンチホール（Trench hole）３８を形成する。
【００４５】
トレンチホール３８を開放するためのドライエッチングでは、まず、エッチング停止絶縁膜３６でエッチングが停止するまでストレージノード用絶縁膜３７をドライエッチングし、連続してエッチング停止絶縁膜３６をドライエッチングして、ストレージノードコンタクトプラグ３５表面を開放させる。
【００４６】
上述のようなトレンチホール３８を形成するためのドライエッチングにおいて、特に、エッチング停止絶縁膜３６をエッチングする途中にストレージノードコンタクトプラグ３４表面を完全に開放させるようにオーバエッチングを伴うため、本発明では、ストレージノードコンタクトスペーサアタックに最も脆弱な領域であるストレージノードコンタクトスペーサの上端領域をストレージノードコンタクトプラグ３５で覆って、ストレージノードコンタクトスペーサ３５がトレンチホール３８のエッチング環境に露出されることを防ぐことによって、ストレージノードコンタクトスペーサアタックを根本的に防止する。
【００４７】
その結果、本発明は、ストレージノードコンタクトプラグ３５がストレージノードコンタクトスペーサ３４を覆うようにし、トレンチホール形成のためのエッチング時に、ストレージノードコンタクトスペーサが損失されることを防止し、これによってトレンチホール３８の底を隙間がなく平坦な形態に形成できる。
【００４８】
次に、図３Ｄに示しているように、ＴｉＮ下部電極を形成するにあたり、バリアメタル３９を形成する。例えば、トレンチホール３８を含む全面に、ＰＶＤまたはＣＶＤ法でチタニウム（Ｔｉ）を蒸着した後、アニール（Anneal）を行って、チタニウムシリサイド（ＴｉＳｉｘ）を形成し、その後、未反応のチタニウムをウェットエッチングによって除去する。
【００４９】
ここで、バリアメタル３９であるチタニウムシリサイドは、ストレージノードコンタクトプラグ３５として用いられたポリシリコンのシリコン（Ｓｉ）とチタニウム（Ｔｉ）が反応して形成されたものであり、ストレージノードコンタクトプラグ３５周辺の層間絶縁膜３２でも、ストレージノードコンタクトスペーサ３４でもチタニウムシリサイドは形成されない。
【００５０】
上述のように、バリアメタル３９であるチタニウムシリサイドを形成すると、ストレージノードコンタクトプラグ３５と後続の工程で形成されるＴｉＮ下部電極とが接触する面の抵抗を低くする。
【００５１】
次いで、下部電極分離（Storage node isolation）工程を行って、トレンチホール３８の内部にストレージノードコンタクトプラグ３５と接続するＴｉＮ下部電極４０を形成する。
【００５２】
ＴｉＮ下部電極４０を形成するための下部電極分離工程は、トレンチホール３８を含むストレージノード用の絶縁膜３７上に、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いてＴｉＮを蒸着し、トレンチホール３８を除外したストレージノード用絶縁膜３７の上部表面に形成されたＴｉＮを化学的機械的研磨（ＣＭＰ）またはエッチバックで除去してＴｉＮ下部電極４０を形成するものである。ここで、化学的機械的研磨またはエッチバック時に研磨材やエッチングされた粒子などのパーティクルが、ＴｉＮ下部電極４０の内部に付着する恐れがあるため、ステップカバレッジ特性が良い感光膜でトレンチホール３８の内部を全て満たした後、ストレージノード用絶縁膜３７の表面が露出されるまでＴｉＮを化学的機械的研磨またはエッチバックし、感光膜をアッシング（ashing）して除去することが良い。
【００５３】
次いで、ＴｉＮ下部電極４０上に誘電膜４１とＴｉＮ上部電極４２とを順次形成してキャパシタを完成する。この時、誘電膜４１はＯＮＯ、ＨＦＯ２、Ａｌ２Ｏ３及びＴａ２Ｏ５の中から選択される何れかであり、トレンチホール３８の底部が平坦になった状態であるため、ステップカバレッジに敏感でない蒸着法を用いてもよい。また、ＴｉＮ上部電極４２の形成には、ステップカバレッジに敏感でない蒸着法を用いてもよいが、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いる。
【００５４】
以上、上述の実施の形態では、誘電膜４１とＴｉＮ上部電極４２との形成時に、ストレージノードコンタクトプラグ３５の周辺が平坦な構造を有するようにし、ＴｉＮ上部電極４２として用いられるＴｉＮを蒸着する時に塞がるような空間が形成されず、誘電膜４１とＴｉＮ上部電極４２とに尖部が発生しない。
【００５５】
上述の実施の形態では、下部電極がＴｉＮである場合に関して説明したが、本発明はストレージノードコンタクトスペーサに窒化膜系の物質を用いる全てのキャパシタの製造工程に適用できる。
【００５６】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５７】
【図１Ａ】従来の技術に係る半導体メモリ装置の製造方法の各工程を簡略に示す断面図である。
【図１Ｂ】従来の技術に係る半導体メモリ装置の製造方法の各工程を簡略に示す断面図である。
【図２】本発明の実施の形態に係る半導体メモリ装置の構造を示す断面図である。
【図３Ａ】本発明の実施の形態に係る半導体メモリ装置の製造方法における各工程を示す断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体メモリ装置の製造方法における各工程を示す断面図である。
【図３Ｃ】本発明の実施の形態に係る半導体メモリ装置の製造方法における各工程を示す断面図である。
【図３Ｄ】本発明の実施の形態に係る半導体メモリ装置の製造方法における各工程を示す断面図である。
【符号の説明】
【００５８】
３１      半導体基板
３２      層間絶縁膜
３３      ストレージノードコンタクトホール
３４      ストレージノードコンタクトスペーサ
３５      ストレージノードコンタクトプラグ
３６      エッチング停止絶縁膜
３７      ストレージノード用絶縁膜
３８      トレンチホール
３９      バリアメタル
４０      ＴｉＮ下部電極
４１      誘電膜
４２      ＴｉＮ上部電極
【図１Ａ】
2006191097.tif 000003
【図１Ｂ】
2006191097.tif 000004
【図２】
2006191097.tif 000005
【図３Ａ】
2006191097.tif 000006
【図３Ｂ】
2006191097.tif 000007
【図３Ｃ】
2006191097.tif 000008
【図３Ｄ】
2006191097.tif 000009