(57)【要約】【課題】  チップサイズを小さく抑えつつも、スイッチング素子の破壊、スイッチング素子の誤オン及びスイッチングノイズの問題を同時に解決する。【解決手段】  本発明の一態様としてのゲート駆動回路は、電源端子と基準電位端子との間に直列に接続された第１及び第２のスイッチング素子とを有し、前記第１及び第２のスイッチング素子の接続点における電圧を駆動スイッチング素子に供給する。駆動スイッチング素子のオン／オフ信号と、駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号と、前記電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号とに基づき、前記第２のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第２のスイッチング素子に前記制御電圧を供給する。【選択図】  図１
2006229454.tif 000002
【特許請求の範囲】
【請求項１】
電源端子に一端が接続された第１のスイッチング素子と、
前記第１のスイッチング素子の他端に一端が接続され、他端が基準電位端子に接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点における電圧に相関する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート電圧出力端子と、
前記出力ゲート電圧を監視し、前記出力ゲート電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号を生成する出力ゲート電圧監視回路と、
前記駆動スイッチング素子の素子電流を監視し、前記駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号を生成する過電流検出回路と、
前記駆動スイッチング素子のオン／オフを指示するオン／オフ信号、前記電圧監視信号及び前記過電流監視信号に基づき、前記第２のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第２のスイッチング素子に前記制御電圧を供給する、スイッチング素子制御回路と、
を備えたゲート駆動回路。
【請求項２】
前記スイッチング素子制御回路は、
前記オン／オフ信号がオフを示し且つ前記過電流監視信号が前記過電流が流れていないことを示し且つ前記電圧監視信号が前記出力ゲート電圧が前記閾値以下であることを示す場合は、前記第２のスイッチング素子をオン状態に対応する第１のインピーダンスに設定する第１の制御電圧を前記第２のスイッチング素子に供給し、
前記オン／オフ信号がオンを示す場合は、前記第２のスイッチング素子をオフ状態に対応する第２のインピーダンスに設定する第２の制御電圧を前記第２のスイッチング素子に供給し、
オンからオフへ前記オン／オフ信号が遷移した場合は、前記第２のスイッチング素子を、前記第１のインピーダンスよりも高く前記第２のインピーダンスよりも低い第３のインピーダンスに設定する第３の制御電圧を前記第２のスイッチング素子に供給する
ことを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記スイッチング素子制御回路は、
前記第３の制御電圧を供給している間に、前記電圧監視信号が、前記出力ゲート電圧が前記閾値より大きいことから前記閾値以下であることを示すものに遷移した場合は、前記第２のスイッチング素子に供給する制御電圧を、前記第３の制御電圧から前記第１の制御電圧に切り換える、
ことを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記スイッチング素子制御回路は、
前記第２の制御電圧を供給している間に、前記過電流が流れていないことから前記過電流が流れていることを示すものに前記過電流監視信号が遷移した場合は、前記第２のスイッチング素子に供給する制御電圧を、前記第２の制御電圧から、前記第１のインピーダンスよりも高く前記第２のインピーダンスよりも低い第４のインピーダンスに前記第２のスイッチング素子を設定する第４の制御電圧に切り換える
ことを特徴とする請求項２又は請求項３に記載のゲート駆動回路。
【請求項５】
前記スイッチング素子制御回路は、
前記第４の制御電圧を供給している間に、前記電圧監視信号が、前記出力ゲート電圧が前記閾値より大きいことから前記閾値以下であることを示すものに遷移した場合は、前記第２のスイッチング素子に供給する制御電圧を、前記第４の制御電圧から前記第１の制御電圧に切り換える
ことを特徴とする請求項４に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ等のスイッチング素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
インバータ等に用いられるスイッチング素子を駆動するため、外部の制御システムから入力されるオン／オフ信号に基づいて上記スイッチング素子を駆動する駆動回路が用いられる。
【０００３】
一般に、このような駆動回路には、負荷短絡などの事故によりスイッチング素子に過大な電流が流れてスイッチング素子が破壊されることを防ぐため、過電流発生時にスイッチング素子を遮断してスイッチング素子や負荷回路を保護する手段が設けられている。しかし、過電流発生時において、通常の方法でスイッチング素子を遮断すると、大きなｄｉ／ｄｔが生じ、配線などの持つインダクタンスＬによりＬｄｉ／ｄｔのサージ電圧が発生し、スイッチング素子の耐圧を超えて素子が破壊されることがある。そこで、負荷短絡などの過電流時に、大きなｄｉ／ｄｔに基づくサージ電圧により素子が破壊されることを防ぐ機能が望まれる。
【０００４】
また、スイッチング素子をオフにするためのオフ動作時やスイッチング素子のオフ状態時においては、スイッチング素子（例えばＩＧＢＴ）におけるコレクタ−ゲート間容量等に蓄積される電荷によってゲート電圧が上昇し、スイッチング素子が誤オンする恐れがある。そこで、このような誤オンを防止するための機能も駆動回路には要求される。
【０００５】
また、スイッチング素子をオフ等にする際には、スイッチング素子のゲート電圧の変化が大きいとスイッチングノイズの問題が発生する。このようなスイッチングノイズの問題を低減するため、オフ時においてゲート電圧を緩やかに低下させる機能も駆動回路には要求される。
【０００６】
上述したサージ電圧によるスイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に駆動回路に備えさせることが望まれるが、これらの機能を全て駆動回路に備えさせると、チップサイズが増大し、コストアップとなる問題があった。
【特許文献１】特開２０００−２９５８３８公報
【特許文献２】特開平０８−１８４２３号公報
【特許文献３】特開２００４−４８９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップサイズを小さく抑えつつも、スイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に備えたゲート駆動回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様としてのゲート駆動回路は、電源端子に一端が接続された第１のスイッチング素子と、前記第１のスイッチング素子の他端に一端が接続され、他端が基準電位端子に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点における電圧に相関する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート電圧出力端子と、前記出力ゲート電圧を監視し、前記出力ゲート電圧が前記駆動スイッチング素子の閾値電圧よりも大きいか否かを示す電圧監視信号を生成する出力ゲート電圧監視回路と、前記駆動スイッチング素子の素子電流を監視し、前記駆動スイッチング素子に過電流が流れている否かを示す過電流監視信号を生成する過電流検出回路と、前記駆動スイッチング素子のオン／オフを指示するオン／オフ信号、前記電圧監視信号及び前記過電流監視信号に基づき、前記第２のスイッチング素子のインピーダンスを制御する制御電圧を生成し、前記第２のスイッチング素子に前記制御電圧を供給する、スイッチング素子制御回路と、を備える。
【発明の効果】
【０００９】
本発明により、チップサイズを小さく抑えつつも、スイッチング素子の破壊を防ぐ機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズの問題を低減する機能を同時に実現できる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の実施の形態としてのゲート駆動回路を含む半導体モジュールの構成を示すブロック図である。
【００１１】
電源電圧端子ＶＣ１と接地電位端子ＧＮＤ１との間に、スイッチング素子１１、１２が直列に接続されている。スイッチング素子１１、１２は例えばＩＧＢＴである。ＩＧＢＴ１１、１２はハーフブリッジ構成を有する。ＩＧＢＴ１１のコレクタが電源電圧端子ＶＣ１に接続され、ＩＧＢＴ１１のエミッタが、ＩＧＢＴ１２のコレクタに接続されている。ＩＧＢＴ１２のエミッタは、抵抗等のインピーダンス回路Ｒ１の一端に接続され、インピーダンス回路Ｒ１の他端は接地電位端子ＧＮＤ１に接続されている。
【００１２】
ＩＧＢＴ１１、１２の接続点には、出力端子１３が接続され、出力端子１３にはモータ等の負荷１４が接続される。
【００１３】
ＩＧＢＴ１１のゲートにはハイサイドのゲート駆動回路（図示せず）が接続され、ＩＧＢＴ１２のゲートにはローサイドのゲート駆動回路１０が接続される。より詳細には、ハイサイドのゲート駆動回路はその出力端子１５においてＩＧＢＴ１１のゲートと接続される。また、ローサイドのゲート駆動回路１０はその出力端子１６において、ＩＧＢＴ１２のゲートと接続される。
【００１４】
これらのゲート駆動回路がそれぞれＩＧＢＴ１１、１２のオン／オフを制御することで、ＩＧＢＴ１１、１２間における出力端子１３の電圧が変化し、出力端子１３に接続された負荷１４が駆動される。
【００１５】
以下、ローサイドのゲート駆動回路１０について詳細に説明する。
【００１６】
ゲート駆動回路１０における入力端子１８には、図示されない外部の制御システムからＩＧＢＴ１２のオン／オフを指示するオン／オフ入力信号Ａが入力される。オンを指示するオン／オフ入力信号Ａはハイレベルであり、オフを指示するオン／オフ入力信号Ａはローレベルである。
【００１７】
入力端子１８に入力されたオン／オフ入力信号Ａは、出力ゲート電圧制御回路１９に入力される。出力ゲート電圧制御回路１９は、入力端子１８から入力されたオン／オフ入力信号Ａを、例えばそのまま、オン／オフ信号Ｉとして出力する。
【００１８】
出力ゲート電圧制御回路１９には、ゲート駆動回路１０に供給される電圧の減少や駆動回路１０の過熱等に起因する回路破壊を防ぐ保護回路１７が接続されている。保護回路１７は、上述の電圧の減少や過熱等の回路異常を検知した場合は、動作停止信号を出力ゲート電圧制御回路１９に出力する。出力ゲート電圧制御回路１９は、保護回路１７から動作停止信号が入力された場合は、入力端子１８からのオン／オフ入力信号Ａの内容に拘わらず、オン／オフ信号Ｉとして、オフ信号（ローレベル）を出力する。
【００１９】
出力ゲート電圧制御回路１９から出力されたオン／オフ信号Ｉは、オン用スイッチ制御回路２０、オフ用スイッチ制御回路２１及びラッチ２２のリセット端子３２に入力される。
【００２０】
オン用スイッチ制御回路２０は、出力ゲート電圧制御回路１９から入力されたオン／オフ信号Ｉを反転して出力する。即ち、ハイレベルが入力された場合はローレベルを出力し、ローレベルが入力された場合はハイレベルを出力する。但し、オン用スイッチ制御回路２０は、後述するラッチ２２からのハイレベルの保護信号Ｈが入力された場合は、オン／オフ信号Ｉの内容に拘わらず、ハイレベルを出力する。オン用スイッチ制御回路２０から出力された信号は、バッファ段２３を介して、オン用ゲート電圧Ｊとしてオン用スイッチング素子２４におけるＰＭＯＳトランジスタ２８のゲートに供給される。
【００２１】
オフ用スイッチ制御回路２１は、出力ゲート電圧制御回路１９から入力されたオン／オフ信号Ｉに基づいて、オフ用ゲート電圧Ｋを生成して、オフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに供給する。より詳細には、オフ用スイッチ制御回路２１は、入力されたオン／オフ信号Ｉ、後述するゲート電圧監視回路２６から入力されるゲート電圧監視信号Ｆ及びラッチ２２から入力される保護信号Ｈに応じて、４段階（レベル０〜レベル３）の電圧のいずれかをオフ用ゲート電圧Ｋとして生成する。レベル０がローレベル、レベル３がハイレベル、レベル１，２は、ローレベルとハイレベルとの間に位置する中間電圧で、レベル０、１、２、３の順序で電圧が高くなる。これら４段階のレベルの電圧がＮＭＯＳトランジスタ２９のゲートに選択的に入力されることで、ＮＭＯＳトランジスタ２９のインピーダンスが制御される。つまり、ＮＭＯＳトランジスタ２９はインピーダンス可変素子として機能し、オフ用スイッチ制御回路２１は、インピーダンス制御回路として機能する。レベル０のオフ用ゲート電圧Ｋによって設定されるインピーダンスが最も高く、レベル３のオフ用ゲート電圧Ｋによって設定されるインピーダンスが最も低く、レベル０、１、２、３の順序で、ＮＭＯＳトランジスタ２９に設定されるインピーダンスが低くなる。
【００２２】
オン用スイッチング素子２４とオフ用スイッチング素子２５とは、電源電圧端子ＶＣ２と接地電位端子ＧＮＤ２との間に直列に接続されている。
【００２３】
オン用スイッチング素子２４は、互いに直列に接続されたＰＭＯＳトランジスタ２８とインピーダンス回路Ｒ２とを有する。インピーダンス回路Ｒ２は例えば抵抗である。ＰＭＯＳトランジスタ２８のソース側は電源電圧端子ＶＣ２に接続され、ドレイン側はインピーダンス回路Ｒ２の一端に接続されている。
【００２４】
オフ用スイッチング素子２４は、ＮＭＯＳトランジスタ２９を有する。ＮＭＯＳトランジスタ２９におけるソース側は接地電位端子ＧＮＤ２に接続され、ドレイン側は、オン用スイッチング素子２４におけるインピーダンス回路Ｒ２の他端に接続されている。
【００２５】
オン用スイッチング素子２４及びオフ用スイッチング素子２５のオン／オフ等が制御されることで、ＩＧＢＴ１２のオン／オフが制御される。
【００２６】
より詳しくは、スイッチング素子２４がオンし、スイッチング素子２５がオフ（レベル０）する場合は、インピーダンス回路Ｒ２とＮＭＯＳトランジスタ２９との接続点にハイレベルの出力ゲート電圧Ｂが生成される。生成された出力ゲート電圧Ｂは、出力端子１６から出力されて、ＩＧＢＴ１２のゲートに入力され、ＩＧＢＴ１２はオンする。
【００２７】
一方、オン用スイッチング素子２４がオフし、オフ用スイッチング素子２５がオン（レベル３）する場合は、当該接続点にローレベルの出力ゲート電圧Ｂが生成される。但し、後に詳しく述べるように、オフ用スイッチング素子２５は、レベル１又は２を経て、レベル３（オン）になるように制御される。生成されたローレベルの出力ゲート電圧Ｂが出力端子１６を介してＩＧＢＴ１２のゲートに入力され、ＩＧＢＴ１２はオフする。
【００２８】
ＩＧＢＴ１１のエミッタ及びＩＧＢＴ１２のコレクタに接続された出力端子１３における出力電圧は、ＩＧＢＴ１１、１２のオン／オフによって決定され、負荷１４に与えられる。
【００２９】
オン用スイッチング素子２４及びオフ用スイッチング素子２５の接続点には、出力ゲート電圧Ｂを監視し、当該監視に基づいて、出力ゲート電圧ＢがＩＧＢＴ１２の閾値より大きいか否かを検出するゲート電圧監視回路２６が接続される。ゲート電圧監視回路２６は、当該接続点から出力ゲート電圧Ｂが入力され、入力された出力ゲート電圧ＢがＩＧＢＴ１２の閾値より大きいか否かを検出し、検出結果をゲート電圧監視信号Ｆとして出力する。
【００３０】
より詳細には、ゲート電圧監視回路２６は、出力ゲート電圧Ｂが閾値より大きい場合はローレベルの信号を、閾値以下である場合はハイレベルの信号を、ゲート電圧監視信号Ｆとして出力する。出力されたゲート電圧監視信号Ｆはオフ用スイッチ制御回路２１に入力される。即ち、ゲート電圧監視回路２６の出力はオフ用スイッチ制御回路２１の入力に接続されている。
【００３１】
ＩＧＢＴ１２のエミッタと、インピーダンス回路Ｒ１との接続点には、ＩＧＢＴ１２の過電流を検出するための過電流検出回路３０が接続されている。本実施の形態において、過電流検出回路３０は、例えばコンパレータである。過電流検出回路３０は、ＩＧＢＴ１２のエミッタとインピーダンス回路Ｒ１との接続点における電圧と、所定の過電流検出基準電圧Ｖｒｅｆとを入力し、これらの電圧を比較することによって、ＩＧＢＴ１２において過電流が流れているか否かを検出する。過電流検出回路３０は、検出結果を、過電流監視信号Ｇとして出力する。
【００３２】
より詳細には、過電流検出回路３０は、ＩＧＢＴ１２に過電流が流れていることを検出した場合は、ハイレベルの信号を、過電流が流れていないことを検出した場合は、ローレベルの信号を、過電流監視信号Ｇとして出力する。過電流検出回路３０から出力された過電流監視信号Ｇは、ラッチ２２におけるセット端子３１に入力される。
【００３３】
ラッチ２２は、過電流を示すハイレベルの過電流監視信号Ｇが入力された場合は、ハイレベルの保護信号Ｈ（保護開始信号）を出力し、その出力を保持する。ラッチ２２は、この状態において、リセット端子３２に出力ゲート電圧制御回路１９からオフ信号（ローレベルのオン／オフ信号）が入力された場合は、出力をハイレベルからローレベルの信号（保護解除信号）に切り換える。この後、ラッチ２２は、過電流検出回路３０からハイレベルの過電流監視信号Ｇが入力されるまでローレベルの保護信号Ｈを保持する。ラッチ２２から出力された保護信号Ｈは、オン用スイッチ制御回路２０及びオフ用スイッチ制御回路２１に入力される。即ち、ラッチ２２の出力は、オン用スイッチ制御回路２０及びオフ用スイッチ制御回路２１の入力に接続されている。
【００３４】
図２は、図１に示すゲート駆動回路１０の動作例を説明するタイミングチャートである。
【００３５】
より詳細には、図２は、
Ａ：外部オン／オフ入力信号
Ｂ：出力ゲート電圧
Ｃ：ＩＧＢＴ１２のコレクタ−エミッタ間を流れる素子電流Ｉｃｅ
Ｄ：ＩＧＢＴ１２のコレクタ−エミッタ間における素子電圧Ｖｃｅ
Ｅ：ＩＧＢＴ１２のエミッタ−ゲート間に形成される寄生容量Ｃｇｃを介してオフ用スイッチング素子２５へ流れる寄生電流
Ｆ：ゲート電圧監視信号
Ｇ：過電流監視信号
Ｈ：保護信号
Ｉ：オン／オフ信号
Ｊ：オン用ゲート電圧
Ｋ：オフ用ゲート電圧
の経時変化を示す。
【００３６】
（１）ＩＧＢＴ１２のオン動作
時刻ｔ１において、外部の制御システムから入力端子１８を介して、出力ゲート電圧制御回路１９に、ハイレベルの外部オン／オフ入力信号Ａが入力される。出力ゲート電圧制御回路１９は、入力されたハイレベルの外部オン／オフ入力信号Ａに基づき、ハイレベルのオン／オフ信号Ｉを出力する。出力ゲート電圧制御回路１９から出力されたハイレベルのオン／オフ信号Ｉは、オン用スイッチ制御回路２０、オフ用スイッチ制御回路２１、及びラッチ２２のリセット端子３２に入力される。
【００３７】
オン用スイッチ制御回路２０は、出力ゲート電圧制御回路１９から入力されたハイレベルのオン／オフ信号Ｉをローレベルに反転して出力する。出力されたローレベルの信号は、バッファ段２３を介して、オン用ゲート電圧Ｊとして、オン用スイッチング素子２４におけるＰＭＯＳトランジスタ２８のゲートに入力される。この結果、ＰＭＯＳトランジスタ２８はオンする。
【００３８】
一方、オフ用スイッチ制御回路２１は、出力ゲート電圧制御回路１９から入力されたハイレベルのオン／オフ信号Ｉに基づいてローレベル（レベル０）の電圧（第２の制御電圧）をオフ用ゲート電圧Ｋとして生成する。生成されたローレベルのオフ用ゲート電圧Ｋはオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに入力される。この結果、ＮＭＯＳトランジスタ２９はオフする。
【００３９】
以上のようにオン用スイッチング素子２４がオンし、オフ用スイッチング素子２５がオフすると（４段階のインピーダンスのうち最も高いインピーダンス（第２のインピーダンス）に設定される）、抵抗Ｒ２の作用によって、時刻ｔ１を始点として、出力ゲート電圧Ｂが緩やかに上昇する。上昇した出力ゲート電圧Ｂは、時刻ｔ２において一定レベルになる。
【００４０】
なお、ラッチ２２には、そのリセット端子３２において、上述のようにハイレベルのオン／オフ信号Ｉが入力され、ローレベルの保護信号Ｈをその出力として維持する。
【００４１】
（２−１）ＩＧＢＴ１２のオフ動作（出力ゲート電圧ＢがＩＧＢＴ１２の閾値まで低下する前まで）
時刻ｔ３において、入力端子１８を介して、外部の制御システムから、出力ゲート電圧制御回路１９に、ローレベルの外部オン／オフ入力信号Ａが入力される。出力ゲート電圧制御回路１９は、入力されたローレベルの外部オン／オフ入力信号Ａに基づき、ローレベルのオン／オフ信号Ｉを出力する。出力ゲート電圧制御回路１９から出力されたローレベルのオン／オフ信号Ｉは、オン用スイッチ制御回路２０、オフ用スイッチ制御回路２１及びラッチ２２のリセット端子３２に入力される。
【００４２】
オン用スイッチ制御回路２０は、出力ゲート電圧制御回路１９から入力されたローレベルのオン／オフ信号Ｉをハイレベルに反転して出力する。出力されたハイレベルの信号は、バッファ段２３を介して、オン用ゲート電圧Ｊとして、オン用スイッチング素子２４におけるＰＭＯＳトランジスタ２８のゲートに入力される。これにより、オン用スイッチング素子２４はオフにされる。
【００４３】
一方、オフ用スイッチ制御回路２１は、出力ゲート電圧制御回路１９から入力されたローレベルのオン／オフ信号Ｉに基づいて、レベル０〜３のうちレベル２のゲート電圧（第３の制御電圧）を、オフ用ゲート電圧Ｋとして生成する。つまり、オフ用スイッチ制御回路２１は、ローレベルの保護信号Ｈ（過電流無し）及びローレベルのゲート電圧監視信号Ｆ（ゲート電圧が閾値より大）の場合にローレベルのオン／オフ信号Ｉが入力された場合は、レベル２の電圧を生成する。生成されたレベル２のゲート電圧はオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに入力される。これにより、ＮＭＯＳトランジスタ２９のインピーダンスは、上述した４段階のインピーダンスのうち最も低いレベルから２番目のもの（第３のインピーダンス）に設定される。
【００４４】
この結果、出力ゲート電圧Ｂは、時刻ｔ３においてローレベルの外部オン／オフ入力信号Ａが入力された後、低ノイズ、低損失及び高伝達効率を保って適正に減少する。
【００４５】
即ち、ＮＭＯＳトランジスタ２９のインピーダンスが低すぎると、出力ゲート電圧Ｂが急激に減少するため大きなノイズが発生し、また損失が大きくなる。一方、ＮＭＯＳトランジスタ２９のインピーダンスが高すぎると、ローレベルの外部オン／オフ入力信号Ａが入力されてからＩＧＢＴ１２がオフになるまでの時間が長くなり、伝達特性が悪くなる。この点、本実施の形態では、ＮＭＯＳトランジスタ２９のインピーダンスが適正な値に制御されるため、ノイズ低減、損失低減及び伝達時間短縮を図ることができる。
【００４６】
（２−２）ＩＧＢＴ１２のオフ動作（ＩＧＢＴ１２のゲート電圧が閾値以下になった後）
時刻ｔ３から出力ゲート電圧Ｂが徐々に低下し、時刻ｔ４において出力ゲート電圧ＢはＩＧＢＴ１２の閾値になる。出力ゲート電圧ＢがＩＧＢＴ１２の閾値以下になると、ゲート電圧監視回路２６が、出力ゲート電圧Ｂが閾値以下であることを示すハイレベルのゲート電圧監視信号Ｆを出力し、このハイレベルのゲート電圧監視信号Ｆがオフ用スイッチ制御回路２１に入力される。オフ用スイッチ制御回路２１は、ハイレベルのゲート電圧監視信号Ｆが入力されると、その出力電圧をレベル２の電圧（第３の制御電圧）からレベル３（ハイレベル）の電圧（第１の制御電圧）へ切り換える。即ち、オフ用スイッチ制御回路２１はレベル３（ハイレベル）のオフ用ゲート電圧Ｋを生成する。
【００４７】
オフ用スイッチ制御回路２１によって生成されたレベル３（ハイレベル）のオフ用ゲート電圧Ｋがオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに入力される。これにより、ＮＭＯＳトランジスタ２９のインピーダンスは、上述した４段階のインピーダンスのうち最も低いレベル（第１のインピーダンス）に設定される（ＮＭＯＳトランジスタ２９がオンする）。この結果、出力ゲート電圧Ｂは、ＩＧＢＴ１２の閾値に達する前まで（時刻ｔ３〜ｔ４）よりも、急速に低下する。即ち、時刻ｔ４〜ｔ５における出力ゲート電圧Ｂの傾きの大きさＸ１は、時刻ｔ３〜ｔ４における出力ゲート電圧の傾きの大きさＸ２よりも大きい。このようにして急速に低下した出力ゲート電圧Ｂは、時刻ｔ５においてローレベルになる。
【００４８】
以上のように、出力ゲート電圧Ｂが閾値まで低下した時点で、ＮＭＯＳトランジスタ２９のインピーダンスを最も低いレベルに設定することで、仮にオフ時に出力端子１３における電位が上昇するなどして、寄生Ｌ及び寄生容量Ｃｇｃを介して寄生電流Ｅが流れたとしても、ゲート電位の上昇は十分低く抑えられるため（閾値より低く抑えられるため）、ＩＧＢＴ１２の誤オンは可及的に低減される。図２における時刻ｔ１１〜ｔ１２は、例えば時刻ｔ４〜ｔ５に相当する期間（出力ゲート電圧Ｂが閾値以下になった期間）において、寄生電流Ｅが発生したものの、出力ゲート電圧Ｂの上昇が閾値より低く抑えられた場合を示す。
【００４９】
（３）過電流の検出に基づくＩＧＢＴ１２のオフ動作
まず時刻ｔ６において通常のオン動作が開始される。
【００５０】
即ち、ハイレベルの外部オン／オフ入力信号Ａが入力端子１８を介して出力ゲート電圧制御回路１９に入力され、このハイレベルの外部オン／オフ入力信号Ａに基づきハイレベルのオン／オフ信号Ｉが出力ゲート電圧制御回路１９から出力される。このハイレベルのオン／オフ信号Ｉがオン用スイッチ制御回路２０に入力され、このハイレベルのオン／オフ信号Ｉに基づきオン用スイッチ制御回路２０からローレベルの信号が出力される。このローレベルの信号がバッファ段２３を介してオン用スイッチング素子２４におけるＰＭＯＳトランジスタ２８のゲートに、ローレベルのオン用ゲート電圧Ｊ（オン信号）として入力される。
【００５１】
一方、ゲート電圧制御回路１９から出力されたハイレベルの外部オン／オフ入力信号Ａはオフ用スイッチ制御回路２１に入力され、このハイレベルの外部オン／オフ入力信号Ａに基づきローレベル（０レベル）のオフ用ゲート電圧Ｋ（オフ信号）がオフ用スイッチ制御回路２１から出力される。このローレベル（０レベル）のオフ用ゲート電圧Ｋはオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに入力される。
【００５２】
以上によりオン用スイッチング素子２４がオンし、オフ用スイッチング素子２５がオフする。この結果、抵抗Ｒ２の作用によって、時刻ｔ６を始点として、出力ゲート電圧Ｂが緩やかに上昇する。上昇した出力ゲート電圧Ｂは、時刻ｔ７において一定レベルになる。
【００５３】
ここで、時刻ｔ７の後、ハイサイドのＩＧＢＴ１１がオンしあるいは出力端子１３が上昇する等の異常が発生して、ＩＧＢＴ１２に、貫通電流等の過電流が流れるとする（時刻ｔ７〜ｔ８における素子電流Ｃを参照）。
【００５４】
ＩＧＢＴ１２に過電流が流れたことが時刻ｔ８において過電流検出回路３０によって検出され、過電流検出回路３０からハイレベルの過過電流監視信号Ｇが出力される。
【００５５】
過電流検出回路３０から出力されたハイレベルの過電流監視信号Ｇがラッチ２２のセット端子３１に入力され、ラッチ２２からハイレベルの保護信号Ｈが出力される。
【００５６】
ラッチ２２から出力されたハイレベルの保護信号Ｈが、オン用スイッチ制御回路２０及びオフ用スイッチ制御回路２１に入力される。
【００５７】
オン用スイッチ制御回路２０は、ハイレベルの保護信号Ｈが入力されると、ハイレベルのオン／オフ信号Ｉの入力に拘わらず、ハイレベルの信号（オフ信号）を出力する。このハイレベルの信号（オフ信号）がバッファ段２３を介してオン用ゲート電圧Ｊとしてオン用スイッチング素子２４におけるＰＭＯＳトランジスタ２８のゲートに入力され、この結果、オン用スイッチング素子２４はオフになる。
【００５８】
一方、オフ用スイッチ制御回路２１は、ラッチ２２からハイレベルの保護信号Ｈが入力されると、その出力電圧をレベル０からレベル１の電圧（第４の制御電圧）へ切り換える。即ち、オフ用スイッチ制御回路２１はレベル１のオフ用ゲート電圧Ｋを生成する。
【００５９】
オフ用スイッチ制御回路２１によって生成されたレベル１のオフ用ゲート電圧Ｋがオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに入力される。この結果、ＮＭＯＳトランジスタ２９のインピーダンスは、上述した４段階のインピーダンスのうち最も低いレベルから３番目のもの（第４のインピーダンス）に設定される。
【００６０】
以上のようにオン用スイッチング素子２４がオフにされ、ＮＭＯＳトランジスタ２９のインピーダンスが最も低いレベルから３番目のものに設定されたことで、時刻ｔ８において過電流が検出された以降、ＩＧＢＴ１２における素子電流Ｃは緩やかに減少する。即ち、ｄｉ／ｄｔの値Ｙ１は小さく抑えられ、この結果、ｄｉ／ｄｔに起因してＩＧＢＴ１２において発生するサージ電圧Ｖｓｇは可及的に低く抑えられる（時刻ｔ８〜ｔ９における素子電圧Ｄを参照）。
【００６１】
即ち、図１に示すように、ＩＧＢＴ１１、１２の接続点と、ＩＧＢＴ１２のコレクタとの間には寄生のインダクタンスＬが存在する。例えば過電流のように通常のオン時よりも電流が大きい状態でオフ用スイッチング素子２５をオン（インピーダンスが最も低い）すると、電流の変化ｄｉ／ｄｔが大きくなるため、インダクタンスＬの作用によりＩＧＢＴ１２に大きなサージ電圧が発生する。しかし、本実施の形態では、ＮＭＯＳトランジスタ２９のインピーダンスを適正な値（最も低いレベルから３番目のもの）に設定するため、素子電流Ｃの変化を緩やかにでき、この結果、サージ電圧は可及的に小さくされ、ＩＧＢＴの破壊は防止される。サージ電圧の低減の観点からはＮＭＯＳトランジスタ２９のインピーダンスを上記値より大きくすることが好ましいけれども、インピーダンスが大きすぎると、例えば出力ゲート電圧Ｂの低下が遅くなりすぎ、伝達特性が悪くなる問題が生じ得る。そこで、本実施の形態では、サージ電圧の低減及び出力ゲート電圧Ｂの低下遅延防止のため、ＮＭＯＳトランジスタ２９のインピーダンスを、最も低いレベルから３番目のものとしている。
【００６２】
次に、時刻ｔ９において出力ゲート電圧Ｂが閾値以下になると、ゲート電圧監視回路２６からハイレベルのゲート電圧監視信号Ｆが出力されて、このハイレベルのゲート電圧監視信号Ｆがオフ用スイッチ制御回路２１に入力される。オフ用スイッチ制御回路２１は、ハイレベルのゲート電圧監視信号Ｆが入力されると、その出力電圧をレベル１からレベル３の電圧（第１の制御電圧）に切り換える。即ち、オフ用スイッチ制御回路２１は、レベル３のオフ用ゲート電圧Ｋを生成する。レベル３のオフ用ゲート電圧Ｋがオフ用スイッチ制御回路２１からオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９のゲートに入力され、これによりＮＭＯＳトランジスタ２９はオンになる。即ち、ＮＭＯＳトランジスタ２９は上述した４段階のインピーダンスのうち最も低いレベルのもの（第１のインピーダンス）に設定される。この結果、出力ゲート電圧Ｂは急速に低下する。
【００６３】
この後、時刻ｔ１０において、ローレベルの外部オン／オフ入力信号Ａが外部の制御システムから入力端子１８を介して出力ゲート電圧制御回路１９に入力され、このローレベルの外部オン／オフ入力信号Ａに基づき出力ゲート電圧制御回路１９からローレベルのオン／オフ信号Ｉが出力される。出力ゲート電圧制御回路１９から出力されたローレベルのオン／オフ信号Ｉがラッチ２２におけるリセット端子３２等に入力され、ラッチ２２は、その出力としての保護信号Ｈをハイレベルからローレベルに切り換え、ローレベルを保持する。
【００６４】
以下、オフ用スイッチ制御回路２１の具体例として３つの構成を説明する。
【００６５】
図３は、オフ用スイッチ制御回路２１の第１の構成例を概略的に示すブロック図である。
【００６６】
この第１の構成例は、制御ロジック回路３３と、電源回路３５とを有する。
【００６７】
電源回路３５は、基準電圧源Ｖｓ、インピーダンスＲ１１〜Ｒ１３、スイッチＳＷ１１〜ＳＷ１３、電源バッファ段３４及び接地電位端子ＧＮＤ３〜ＧＮＤ５を有する。
【００６８】
電源回路３５において、基準電圧源ＶｓにインピーダンスＲ１１〜Ｒ１３が直列に接続されている。
【００６９】
インピーダンスＲ１３の一端とインピーダンスＲ１２の一端との接続点と、接地電位端子ＧＮＤ３との間にはスイッチＳＷ１１が接続されている。
【００７０】
また、インピーダンスＲ１３の他端と接地電位端子ＧＮＤ４との間にはスイッチＳＷ１２が接続されている。
【００７１】
また、インピーダンスＲ１２とインピーダンスＲ１１との接続点と、接地電位端子ＧＮＤ５との間にはスイッチＳＷ１３が接続され、当該接続点には、スイッチＳＷ１３と並列に電源バッファ段３４が接続されている。電源バッファ段３４の出力は上述のＮＭＯＳトランジスタ２９のゲートに接続されている。
【００７２】
スイッチＳＷ１１〜ＳＷ１３のオン／オフを制御する制御ロジック回路３３がスイッチＳＷ１１〜ＳＷ１３に接続されている。
【００７３】
制御ロジック回路３３には、上述のオン／オフ信号Ｉ、保護信号Ｈ及びゲート電圧監視信号Ｆが入力される。制御ロジック回路３３は、入力されたこれらの信号に基づき、スイッチＳＷ１１〜ＳＷ１３のオン／オフを制御することで、４通りのレベル０〜３のオフ用ゲート電圧Ｋを生成する。
【００７４】
より詳しくは、スイッチＳＷ１１、ＳＷ１２がオフで、スイッチＳＷ１３がオンの場合は、レベル０（ローレベル）のオフ用ゲート電圧Ｋが生成される。
【００７５】
スイッチＳＷ１１がオンで、スイッチＳＷ１２、ＳＷ１３がオフの場合は、レベル１のオフ用ゲート電圧Ｋが生成される。
【００７６】
スイッチＳＷ１１、ＳＷ１３がオフで、スイッチＳＷ１２がオンの場合は、レベル２のオフ用ゲート電圧Ｋが生成される。
【００７７】
スイッチＳＷ１１〜ＳＷ１３の全てがオフの場合は、レベル３（ハイレベル）のオフ用ゲート電圧Ｋが生成される。
【００７８】
以上のように、基準電圧源Ｖｓによる電圧をスイッチＳＷ１１〜ＳＷ１３とインピーダンスＲ１１〜Ｒ１３とを用いて適正に分圧することで、レベル０〜３のオフ用ゲート電圧Ｋを生成できる。
【００７９】
図４は、オフ用スイッチ制御回路２１の第２の構成例を概略的に示すブロック図である。
【００８０】
この第２の構成例は、制御ロジック回路３８と、電源回路４０と、バッファ段４１と、接地電位端子ＧＮＤ８とを有する。
【００８１】
電源回路４０において、基準電圧源ＶｓにインピーダンスＲ２１〜Ｒ２３が直列に接続されている。
【００８２】
インピーダンスＲ２２の一端とインピーダンスＲ２３の一端との接続点と、接地電位端子ＧＮＤ６との間には、スイッチＳＷ２１が接続されている。
【００８３】
また、インピーダンスＲ２３の他端と接地電位端子ＧＮＤ７との間にはスイッチＳＷ２２が接続されている。
【００８４】
また、インピーダンスＲ２２とインピーダンスＲ２１との接続点には、電源バッファ段３９が接続されている。電源バッファ段３９の出力電圧は、バッファ段４１へその動作電圧として供給される。
【００８５】
スイッチＳＷ２１、ＳＷ２２のオン／オフを制御する制御ロジック回路３８がスイッチＳＷ２１、ＳＷ２２に接続されている。
【００８６】
制御ロジック回路３８には、上述のオン／オフ信号Ｉ、保護信号Ｈ及びゲート電圧監視信号Ｆが入力される。制御ロジック回路３３は、これらの信号に基づき、スイッチＳＷ２１、ＳＷ２３のオン／オフを制御することで、バッファ段４１へ３通りの動作電圧を供給する。一方、制御ロジック回路３８は、これらの信号に基づき、ハイレベル又はローレベルの信号を生成し、生成した信号をバッファ段４１の入力に供給する。
【００８７】
図５は、バッファ段４１の構成を詳細に示すブロック図である。
【００８８】
バッファ段４１は、直列に接続された２つのインバータＩＮ１、ＩＮ２を有する。すなわち、バッファ段４１はロジック回路として構成される。
【００８９】
制御ロジック回路３８の出力が、インバータＩＮ１におけるＰＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４３のゲートに共通に接続されている。ＰＭＯＳトランジスタ４２のドレインとＮＭＯＳトランジスタ４３のドレインとが接続され、ＰＭＯＳトランジスタ４２のソースが電源バッファ段３９の出力に接続され、ＮＭＯＳトランジスタ４３のソースが接地電位端子ＧＮＤ８ａに接続されている。
【００９０】
インバータＩＮ１の出力が、インバータＩＮ２におけるＰＭＯＳトランジスタ４４及びＮＭＯＳトランジスタ４５のゲートに共通に接続されている。ＰＭＯＳトランジスタ４４のドレインとＮＭＯＳトランジスタ４５のドレインとが接続され、ＰＭＯＳトランジスタ４４のソースが電源バッファ段３９の出力に接続され、ＮＭＯＳトランジスタ４５のソースが接地電位端子ＧＮＤ８ｂに接続されている。
【００９１】
インバータＩＮ２の出力が、ＮＭＯＳトランジスタ２９のゲートに接続される。
【００９２】
図４におけるスイッチＳＷ２１、ＳＷ２２がオフの場合、電源バッファ３９から、３段階の電源電圧のうち最も高い電源電圧が出力されて、バッファ段４１に供給される。この状態において、制御ロジック回路３８からバッファ段４１にハイレベルが入力されると、レベル３（ハイレベル）のオフ用ゲート電圧Ｋがバッファ段４１から出力される。一方、上記状態において、制御ロジック回路３８からバッファ段４１にローレベルが入力されると、レベル０（ローレベル）のオフ用ゲート電圧Ｋがバッファ段４１から出力される。
【００９３】
スイッチＳＷ２１がオフで、スイッチＳＷ２２がオンの場合、電源バッファ３９から、３段階の電源電圧のうち２番目に高い電源電圧が出力されて、バッファ段４１に供給される。この状態において、制御ロジック回路３８からバッファ段４１にハイレベルが入力されると、レベル２のオフ用ゲート電圧Ｋがバッファ段４１から出力される。
【００９４】
スイッチＳＷ２１がオンで、スイッチＳ２２がオフの場合、電源バッファ３９から、３段階の電源電圧のうち最も低い電源電圧が出力されて、バッファ段４１に供給される。この状態において、制御ロジック回路３８からバッファ段４１にハイレベルが入力されると、レベル１のオフ用ゲート電圧がバッファ段４１から出力される。
【００９５】
以上のように、ＮＭＯＳトランジスタ２９のゲートにバッファ段４１（ロジック回路）を接続し、ロジック回路４１へ供給する動作電圧レベルと、ロジック回路４１への入力信号（オン又はオフ）とを制御することで、レベル０〜３のオフ用ゲート電圧Ｋを生成できる。
【００９６】
図６は、オフ用スイッチ制御回路２１の第３の構成例を示すブロック図である。
【００９７】
上述したオフ用スイッチング素子２５におけるＮＭＯＳトランジスタ２９との間でカレントミラー回路５３を構成するＮＭＯＳトランジスタ５２が設けられている。ＮＭＯＳトランジスタ５２のソース側は接地電位端子ＧＮＤ９に接続され、ゲートはドレインと、ＮＭＯＳトランジスタ２９のゲートとに接続されている。
【００９８】
ＮＭＯＳトランジスタ５２のドレインには、第１の電流源ＣＳ１〜第３の電流源ＣＳ３が並列に接続されている。説明を簡単にするため、これら第１の電流源ＣＳ１〜第３の電流源ＣＳ３の構成は全て同じであるとする。第１の電流源ＣＳ１〜第３の電流源ＣＳはスイッチＳＷ３１〜ＳＷ３３を介して各々の電源電圧端子に接続されている。
【００９９】
スイッチＳＷ３１〜ＳＷ３３のオン／オフを制御する制御ロジック回路５１が、スイッチＳＷ３１〜ＳＷ３３に接続されている。
【０１００】
制御ロジック回路５１には、オン／オフ信号Ｉ、保護信号Ｈ及びゲート電圧監視信号Ｆが入力され、制御ロジック回路５１は、これらの信号に基づき、スイッチＳＷ３１〜ＳＷ３３のオン／オフを制御する。制御ロジック回路５１は、スイッチＳＷ３１〜ＳＷ３３のオン／オフを制御することで、４通りの大きさの電流を生成して、生成した電流をＮＭＯＳトランジスタ５２に供給する。
【０１０１】
より詳細には、スイッチＳＷ３１〜ＳＷ３３の全てがオンの場合、４通りの大きさの電流のうち、最も大きな電流が生成されて、ＮＭＯＳトランジスタ５２を流れる。この電流に対応したＮＭＯＳトランジスタ５２のゲート電圧が、レベル３（ハイレベル）のオフ用ゲート電圧Ｋ（ハイレベル）としてＮＭＯＳトランジスタ２９のゲートに入力される。
【０１０２】
スイッチＳＷ３１、ＳＷ３２がオンで、スイッチＳＷ３３がオフの場合、４通りの大きさの電流のうち、２番目に大きい電流が生成されて、ＮＭＯＳトランジスタ５２を流れる。この電流に対応するＮＭＯＳトランジスタ５２のゲート電圧が、レベル２のオフ用ゲート電圧ＫとしてＮＭＯＳトランジスタ２９のゲートに入力される。
【０１０３】
スイッチＳＷ３１がオンで、スイッチＳＷ３２、ＳＷ３３がオフの場合、４通りの大きさの電流のうち、３番目に大きい電流が生成されて、ＮＭＯＳトランジスタ５２を流れる。この電流に対応するＮＭＯＳトランジスタ５２のゲート電圧が、レベル１のオフ用ゲート電圧ＫとしてＮＭＯＳトランジスタ２９のゲートに入力される。
【０１０４】
スイッチＳＷ３１〜ＳＷ３３の全てのオフの場合、４通りの大きさの電流のうち、最も小さい電流が生成される。つまり、大きさ０の電流が生成される。この結果、ＮＭＯＳトランジスタ５２のゲート電圧はローレベル（レベル０）となり、このローレベルがオフ用ゲート電圧ＫとしてＮＭＯＳトランジスタ２９のゲートに入力される。
【０１０５】
図６において、３つの電流源が示されるが、本実施の形態においては、４通りの大きさの電流を生成できればよく、従って、電流源の数は３つに限定されない。
【０１０６】
以上のように、ＮＭＯＳトランジスタ２９との間でカレントミラーを構成するＮＭＯＳトランジスタ５２を設け、互いに並列接続された複数の電流源のオン／オフを制御してＮＭＯＳトランジスタ５２への入力電流を生成することで、レベル０〜３のオフ用ゲート電圧Ｋを生成できる。
【０１０７】
以上のように、本実施の形態によれば、出力ゲート電圧制御回路、ゲート電圧監視回路及び過電流検出回路の出力信号に基づき、オフ用スイッチング素子のインピーダンスを制御するようにしたため、チップサイズを小さく抑えつつ、スイッチング素子の破壊を防止する機能、スイッチング素子の誤オンを防止する機能及びスイッチングノイズを低減する機能を同時に実現できる。
【０１０８】
ところで、上述した本実施の形態では、過電流の検出は、図１に示したように、ＩＧＢＴ１２のエミッタに直列に接続されたインピーダンスＲ１の一端の電圧を検出することで行ったが、この他、以下のようにしてもよい。
【０１０９】
例えば、半導体モジュールの他の構成例を示す図７のように、出力端子１３及びＩＧＢＴ１１のエミッタ間にインピーダンスＲ４１を接続し、このインピーダンスＲ４１の両端間の電圧を過電流検出回路６１が検出することにより過電流の検出を行ってもよい。過電流検出回路６１はローサイドゲート駆動回路６２に含まれても良い。
【０１１０】
また、半導体モジュールのさらに他の構成例を示す図８のように、ＩＧＢＴ１１１のエミッタと、ＩＧＢＴ１１１のセンス端子との間にセンス抵抗Ｒ４２を接続し、このセンス抵抗Ｒ４２の両端間の電圧を過電流検出回路６３が検出することにより過電流の検出を行ってもよい。より詳細には次の通りである。図中の点線部分Hは、図９に示す構成として、すなわち、メインＩＧＢＴ１１１ａと、センスＩＧＢＴ１１１ｂとセンス抵抗Ｒ４２との直列接続とが、並列接続されたものとして表現できる。メインＩＧＢＴ１１１ａの電流が増加するとセンス抵抗Ｒ４２に流れる電流も増加し、センス抵抗Ｒ４２間の電圧が増加する。よって、図８の過電流検出回路６３は、この電圧が基準を上回った場合は、過電流が発生していると判断できる。過電流検出回路６３はローサイドゲート駆動回路６４に含まれても良い。
【０１１１】
また、半導体モジュールのさらに他の構成例を示す図９のように、ＩＧＢＴ１２１のエミッタと、ＩＧＢＴ１２１のセンス端子との間にセンス抵抗Ｒ４３を設け、このセンス抵抗Ｒ４３の両端間の電圧を、過電流検出回路６６が検出することにより過電流の検出を行ってもよい。過電流検出回路６６はローサイドゲート駆動回路６７に含まれても良い。
【０１１２】
以上に説明した本実施の形態では、ローサイドのゲート駆動回路について説明したが、ハイサイドのゲート駆動回路も同様にして構成できる。なお、本実施の形態をハイサイドのゲート駆動回路に適用する場合はレベルシフト回路の配置等、設計上の変更を加えることが必要なのは当業者であれば当然に理解される。
【０１１３】
また、本実施の形態では、駆動素子としてＩＧＢＴを例として説明したが、本発明は、例えば互いに直列に接続されてハーフブリッジ構成をなす２つのＮＭＯＳトランジスタの各ゲート駆動回路としても実施可能である。
【０１１４】
また、本実施の形態ではオン用スイッチング素子２４及びオフ用スイッチング素子２５を構成するトランジスタとしてＭＯＳトランジスタを用いたがバイポーラトランジスタを用いることもできる。この場合は、ＰＭＯＳトランジスタ２８の代わりにＰＮＰバイポーラトランジスタを、ＮＭＯＳトランジスタ２９の代わりにＮＰＮバイポーラトランジスタを用いれば良い。
【０１１５】
また、本発明は、ハーフブリッジ構成の他、プッシュプル構成をなす素子のうち、ローサイド側における素子のゲート駆動回路としても実施可能である。以下これについて説明する。
【０１１６】
図１０は、プッシュプル構成におけるローサイド側の素子のゲート駆動回路として本発明を実施した例を示す回路図である。
【０１１７】
ハイサイドにおけるＰＭＯＳトランジスタ５５と、ローサイドにおけるＮＰＭＯＳトランジスタ５６とが直列に接続されている。ＰＭＯＳトランジスタ５５のソース側は電源電圧端子に接続され、ドレイン側はＮＭＯＳトランジスタ５６のドレインに接続されている。ＮＭＯＳトランジスタのソース側はインピーダンスＲ３１を介して接地電位端子に接続されている。ＰＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６との接続点には図１と同様にモータ等の負荷５７が接続される。ＮＭＯＳトランジスタ５６のゲートには本発明の一実施形態としてのゲート駆動回路５８が接続されている。符号５９はハイサイド側のゲート駆動回路の出力端子である。
【０１１８】
以上からも理解されるように本発明は、プッシュプル構成をなすローサイド側の素子のゲート駆動回路としても実施でき、この場合も、前述した図１の構成により得られる効果と同等の効果を得ることができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明の実施の形態としてのゲート駆動回路を含む半導体モジュールの構成を示すブロック図である。
【図２】図１のゲート駆動回路の動作を説明するためのタイミングチャートである。
【図３】オフ用スイッチ制御回路の第１の構成例を概略的に示すブロック図である。
【図４】オフ用スイッチ制御回路２１の第２の構成例を概略的に示すブロック図である。
【図５】第２の構成例におけるバッファの構成を示すブロック図である。
【図６】オフ用スイッチ制御回路２１の第３の構成例を概略的に示すブロック図である。
【図７】半導体モジュールの他の構成例を示すブロック図である。
【図８】半導体モジュールの他の構成例を示すブロック図である。
【図９】図８における点線部分に示される回路の等価回路図である。
【図１０】半導体モジュールの他の構成例を示すブロック図である。
【図１１】プッシュプル構成におけるローサイド側の素子のゲート駆動回路として本発明を実施した例を示す回路図である。
【符号の説明】
【０１２０】
１０：ゲート駆動回路
１１、１２：スイッチング素子
１３、１５、１６：出力端子
１４：負荷
１７：保護回路
１８：入力端子
１９：出力ゲート電圧制御回路
２０：オン用スイッチ制御回路
２１：オフ用スイッチ制御回路
２２：ラッチ
２３：バッファ段
２４：オン用スイッチング素子
２５：オフ用スイッチング素子
２６：ゲート電圧監視回路
２８：ＰＭＯＳトランジスタ
２９：ＮＭＯＳトランジスタ
３０：過電流検出回路
３１：セット端子
３２：リセット端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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