(57)【要約】【課題】高速な基準パルス列に、より大きなジッタを付加できるようにする。【解決手段】バッファ回路１０は、基準パルス列を受けて、非反転パルス及び反転パルスを出力する。ＬＰＦ１２及び比較器１６は、バッファ１０からの非反転パルスを受けて、その立ち上がりエッジを遅延したパルスを出力する。同様に、ＬＰＦ１４及び比較器１８は、バッファ１０からの反転パルスを受けて、その立ち上がりエッジを遅延したパルスを出力する。分周回路３０及び３２は、これら遅延されたパルスを受けて、周波数が２分の１のパルス列を夫々生成する。排他的論理和回路３４は、これらの排他的論理和を生成し、基準パルス列の立ち上がりエッジ及び立ち下がりエッジが遅延したパルス列を出力する。ＬＰＦ及び比較器における遅延量を変化させれば、出力されるパルス列はジッタを含んだものになる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基準パルス列を受けて、非反転パルス及び反転パルスを供給する手段と、
上記非反転パルス及び上記反転パルスを夫々遅延する第１及び第２遅延手段と、
遅延された上記非反転パルス及び上記反転パルスを夫々分周する第１及び第２分周手段と、
上記第１及び第２分周手段が夫々出力する分周パルスの排他的論理和を生成する排他的論理和回路とを具えるパルス遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準パルス列のパルスの各エッジを遅延して出力するパルス遅延回路に関し、特に高速の基準パルス列に対しても安定した動作が可能なパルス遅延回路に関する。
【背景技術】
【０００２】
デジタル信号処理が行われる回路においては、入力される複数のパルスの列（以下、パルス列と呼ぶ）が常に理想的な状態とは限らず、外部からのノイズなどによって、ジッタが生じてしまう場合もある。そこで、パルス列中のパルスにジッタがある程度含まれていても、正常に動作できるように回路を設計しておく必要がある。そして回路の試作段階では、ジッタを含んだパルス列を実際に試作回路に流し、ジッタを含むパルス列が入力されても回路が正常に動作するか否かを検証しておくことも必要である。こうした試験をジッタ耐性試験と呼ぶ。
【０００３】
ジッタ耐性試験を行うには、ジッタを含んだ試験信号（パルス列）を用意する必要がある。この試験信号は、被試験デジタル回路に通常供給される正常なパルス列を基準（この意味で以下では基準パルス列と呼ぶ）として、これにジッタを付加して生成できれば、正常な信号と対比しながら試験できる点で効果的である。このとき、エッジにジッタを付加するには、具体的には、基準となるパルスのエッジに遅延を付加し、更にその遅延量を連続的に可変させれば良い。
【０００４】
特開２００４−２３６２７９号公報は、従来のジッタ付加回路の一例を開示している。この発明では、２つの遅延パスを交互に切り替えて基準パルス列を受け、設定した遅延量を付加して出力する。このとき、使用していない方の遅延パスでは、その遅延量の設定を変更している。２つの遅延パスで順次遅延量を変更することで、２つの遅延パスから交互に出力されるパルス列には全体としてジッタが含まれることになる。
【０００５】
図１は、こうした遅延パスの構成例を示すブロック図である。また、図２は、各回路が出力する信号の波形図である。バッファ回路１０は、基準パルス列を受けて、非反転及び反転出力端子からローパス・フィルタ（ＬＰＦ）１２及び１４にパルス列を供給する。ＬＰＦ１２及び１４は、入力された非反転及び反転パルス列の高周波数成分を除去することで、その各パルスの立ち上がりエッジ及び立ち下がりエッジ（以下、まとめて両エッジとも呼ぶ）をなまらせる。比較器１６及び１８は、ＬＰＦ１２及び１４からのエッジのなまったパルス列を受けて、夫々基準電圧ＶREF1及びＶREF2と比較する。これによって、比較器１６及び１８が出力するパルス列は、入力された基準パルス列と比較して遅延した位置に各パルスのエッジの位置が変化する（図２のｄ及びｅ）。この意味でＬＰＦと比較器は、遅延手段として機能している。ワンショット・パルス回路２０及び２２は、対応する比較器１６及び１８からのパルスをワンショット・パルスに変換する。これによって、ＳＲフリップフロップ２４のＳ及びＲ入力端子に入力されるパルスが同時にハイになる状態を防止し、ＳＲフリップフロップ２４の動作が不安定になるのを防止する。
【０００６】
ＳＲフリップフロップ２４のＱ出力端子からの出力パルスの両エッジの位置は、夫々ワンショット・パルス回路２０及び２２からのワンショット・パルスの立ち上がりエッジの位置で定まり、これらはＶREF1及びＶREF2で制御される。そこで、ＶREF1及びＶREF2を連続的に変化させれば、ＳＲフリップフロップ２４の出力パルスの両エッジの位置も連続的に変化し、基準パルス列に対してジッタが付加されたパルス列が生成される。
【特許文献１】特開２００４−２３６２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＳＲフリップフロップ２４のＳ及びＲ端子に入力される２つのワンショット・パルスのエッジ間のタイミングは、上述のようにＶREF1及びＶREF2の制御で変化するが、ジッタ付加の際にはこのタイミングが変動するので、この変動があってもＳ及びＲ端子が同時にハイとならないように、ワンショット・パルスがタイミング的に重ならないようにする必要がある。更に言えば、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムがあるので、その分も加味する必要がある。逆に言えば、ワンショット・パルスの幅と、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムを考慮しなければならないため、ジッタの幅が制限される。このため、入力される基準パルス列が高速になってＳ及びＲ端子夫々に入力される２つのワンショット・パルスの間隔が狭くなってくると、付加できるジッタの幅（可変遅延量）も小さくなってしまうという問題がある。そこで、こうした制約をなくし、より高速な基準パルス列にもより大きなジッタを付加できるようにすることが望ましい。
【課題を解決するための手段】
【０００８】
本発明によるパルス遅延回路は、基準パルス列を受けて、非反転パルス及び反転パルスを供給する手段と、非反転パルス及び反転パルスを夫々遅延する第１及び第２遅延手段と、遅延された非反転パルス及び反転パルスを夫々分周する第１及び第２分周手段と、第１及び第２分周手段が夫々出力する分周パルスの排他的論理和を生成する排他的論理和回路とを具える。排他的論理和回路の出力パルスの立ち上がりエッジは、一方の分周手段の分周パルスの両エッジで定まり、また、同立ち下がりエッジは他方の分周手段の分周パルスの両エッジで定まるので、従来のようにワンショット・パルスの幅、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムによって、付加できるジッタの幅（可変遅延量）が制約されることがない。
【発明を実施するための最良の形態】
【０００９】
本発明では、基準パルス列から生成された２つの遅延されたパルス列を元にして、ＳＲフリップフロップではなく、排他的論理和回路によって、基準パルス列に対してジッタの付加されたパルス列を再生するようにした。このため、上述したようなワンショット・パルスの幅、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムによって、付加できるジッタの幅（可変遅延量）が制約されることがない。
【実施例１】
【００１０】
図３は、本発明の実施に適したパルス遅延回路のブロック図である。図示しないが、この回路は、周知のマイクロプロセッサ、ハードディスク、キーボード等から構成される制御手段と接続されている。回路制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。以下では、従来と対応するブロックには、同じ符号を付して説明する。
【００１１】
バッファ回路１０は、基準パルス列を受けて、非反転及び反転出力端子からローパス・フィルタ（ＬＰＦ）１２に非反転のパルス、ＬＰＦ１４に反転したパルスを供給する。ＬＰＦ１２及び１４は、入力されたパルス列の高周波数成分を除去することで、その各パルスの立ち上がりエッジ及び立ち下がりエッジをなまらせる。比較器１６及び１８は、ＬＰＦ１２及び１４からのエッジのなまったパルス列を受けて、夫々基準電圧ＶREF1及びＶREF2と比較する。これによって、比較器１６及び１８が出力するパルス列は、入力された基準パルス列と比較して遅延した位置に各パルスのエッジの位置が変化する（図４のｄ及びｅ）。この意味でＬＰＦと比較器は、遅延手段として機能している。ここまでは、図１の従来例と同様である。
【００１２】
図３に加えて、図４の（ｉ）〜（ｋ）を参照すると、分周回路３０及び３２は、夫々対応する比較器１６及び１８が出力するパルス列を分周比２で分周する。即ち、入力されるパルスの立ち上がりエッジが来るたびに、その出力パルスのハイとローが入れ替わる。分周回路３０及び３２から夫々出力される分周パルスは、排他的論理和回路３４で排他的論理和が取られて出力される。この例では、分周回路３０の両エッジで排他的論理和回路３４の出力パルスの立ち上がりエッジの位置が定まり、同様に分周回路３２の両エッジで排他的論理和回路３４の出力パルスの立ち下がりエッジの位置が定まる。
【００１３】
分周回路３０及び３２の両エッジの位置は、ＶREF1及びＶREF2を夫々変化させることで独立に変化させることができるので、排他的論理和回路３４の出力パルスの両エッジの位置（遅延量）は、ＶREF1及びＶREF2を制御することで夫々独立に制御できる。このため、ＶREF1及びＶREF2を連続的に変化させれば、基準パルス列の両エッジにジッタを付加したパルス列を生成できる。なお、図３に示す回路を直列に複数段接続することにより、より大きなジッタが付加されたパルス列を生成することが可能になる。
【産業上の利用可能性】
【００１４】
以上のように、本発明では、ＳＲフリップフロップを用いず、遅延及び分周したパルス列の排他的論理和を取ることで、ワンショット・パルスの幅、ＳＲフリップフロップのセットアップ・タイム及びホールド・タイムによって、付加できるジッタの幅（可変遅延量）が制約されない。このため、従来より高速な基準パルス列を受けて、そのパルスの立ち上がりエッジ及び立ち下がりエッジにジッタを付加したパルス列を生成するのに適している。
【図面の簡単な説明】
【００１５】
【図１】従来のパルス遅延回路の一例のブロック図である。
【図２】図１に示すパルス遅延回路の各回路の出力波形図である。
【図３】本発明によるパルス遅延回路の一例のブロック図である。
【図４】図３に示すパルス遅延回路の各回路の出力波形図である。
【符号の説明】
【００１６】
１０      バッファ回路
１２      ＬＰＦ
１４      ＬＰＦ
１６      比較器
１８      比較器
２０      ワンショット・パルス回路
２２      ワンショット・パルス回路
２４      ＳＲフリップフロップ
３０      分周回路
３２      分周回路
３４      排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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