(57)【要約】【課題】  ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置を安価に提供すること。【解決手段】  ブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、高速ＭＯＳトランジスタのゲート絶縁膜及びゲート電極により抵抗値固定用電極を形成し、下部に位置するブリーダ抵抗と同電位になるようにした。    【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された単結晶シリコンデバイス形成層とからなるＳＯＩ基板と、
前記単結晶シリコンデバイス形成層に形成され、前記単結晶シリコンデバイス形成層上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する完全空乏型の高速ＭＯＳトランジスタと、
前記単結晶シリコンデバイス形成層及び前記埋め込み酸化膜が除去されたシリコン基板に形成され、前記シリコン基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有する高耐圧型ＭＯＳトランジスタと、
前記単結晶シリコンデバイス形成層をパターニングして形成し、両端にコンタクトとして高濃度不純物領域を形成し、それぞれ直列に配列された複数の抵抗よりなるブリーダ抵抗と、
前記それぞれの抵抗の一方端部に設けられたコンタクトと電気的に接続され、前記それぞれの抵抗上に前記第１のゲート絶縁膜と同時に形成された絶縁膜を介して形成され、前記第１のゲート電極と同時にパターニングされて形成された第１の抵抗値固定用電極電極と、からなることを特徴とする半導体装置。
【請求項２】
前記完全空乏型の高速ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタからなり、前記Ｎ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタの少なくとも一方の第１のゲート電極は、Ｐ型多結晶シリコン薄膜により形成されている請求項１記載の半導体装置。
【請求項３】
前記完全空乏型の高速ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタからなり、前記Ｎ型ＭＯＳトランジスタと、前記Ｐ型ＭＯＳトランジスタの少なくとも一方の第１のゲート電極は、Ｐ型多結晶シリコン薄膜と高融点金属薄膜との複合膜により形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタからなり、前記Ｎ型ＭＯＳトランジスタは、少なくとも1つのウエル領域によって電気的に分離されており、前記ウエル領域もしくはシリコンデバイス形成層の電位は、それぞれ、その上部に位置するＮ型及びＰ型ＭＯＳトランジスタのソース電位と同一である請求項２記載の半導体装置。
【請求項５】
前記高耐圧ＭＯＳトランジスタは、静電放電保護回路を形成する請求項１記載の半導体装置。
【請求項６】
前記高耐圧ＭＯＳトランジスタは、ドレイン領域が低濃度不純物領域と高濃度不純物領域よりなる請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板上に形成された半導体集積回路を有する半導体装置に関する。
【背景技術】
【０００２】
現在、ＳＯＩ基板上に形成された半導体集積回路は広く知られている。特に高速ＭＯＳトランジスタは、完全空乏化モードを利用することにより、従来の単結晶シリコン基板上に形成したＭＯＳトランジスタに比べて優れた特性を有している。
【０００３】
また、ゲート電極の材料としては、Ｎ型多結晶シリコン薄膜が広く知られている。さらに、より低いスレッショルド電圧を得るなどの高性能を目指して、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型の多結晶シリコン薄膜を用い、Ｎ型ＭＯＳトランジスタのゲート電極にはＮ型の多結晶シリコン薄膜を用いるという、いわゆる同極ゲート型のＣＭＯＳ回路も一部で用いられている。
【０００４】
また、電圧検出器などのアナログＩＣでは、直列に接続された複数の多結晶シリコン抵抗体からなるブリーダ抵抗を使用することが多いが、多結晶シリコン抵抗体はグレインの影響により同一の抵抗値を得ることが困難で、高精度のアナログＩＣを作製するのが難しい。よって多結晶シリコン抵抗体の上面あるいは下面に設置した導電体の電位を固定することで、所望の抵抗値を得るように工夫している例もある（例えば、特許文献１参照）。
【特許文献１】特開平９−３２１２２９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のＳＯＩ基板上に形成した半導体集積回路では、特に完全空乏化モードを用いようとすると、ＳＯＩ基板として、単結晶シリコン基板上に埋め込み酸化膜を介して設けられた単結晶シリコンデバイス形成層の厚さをおよそ１０００Å以下にしなければならない。このため、高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子を薄い単結晶シリコンデバイス形成層に設けることは、素子の破壊をもたらすため困難であった。
【０００６】
また、従来のＳＯＩ基板上に形成した半導体集積回路では、スクライブに関して配慮がなされておらず、ＩＣチップを切り出すダイシング工程において割れ、欠けなどの不具合が生じる場合があった。
【０００７】
また、従来のＳＯＩ基板上に形成した半導体集積回路では、単結晶シリコン基板の電位は、チップ全面にわたって一定に設定されるため、単結晶シリコンデバイス形成層に形成したＭＯＳ型トランジスタの内、Ｐ型もしくはＮ型のＭＯＳ型トランジスタのどちらかには必ずバックバイアスが印加された状態となってしまっていた。このため回路設計が困難になるという不具合が生じる場合があった。
【０００８】
また、ゲート電極の材料としては、Ｎ型多結晶シリコン薄膜が広く知られているが、ゲート電極とチャネル領域を形成する単結晶シリコンの仕事関数の関係から、特にＰ型ＭＯＳトランジスタのリーク電流制御等に関わる特性によってトランジスタのゲート長（いわゆるＬ長）を短くすることが困難であり、従って大きなドレイン電流を得ることが難しいという問題点があった。この解決法の一つとして、より低いトランジスタのスレッショルド電圧を得るなどの高性能を目指して、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型の多結晶シリコン薄膜を用い、Ｎ型ＭＯＳトランジスタのゲート電極にはＮ型の多結晶シリコン薄膜を用いるという、いわゆる同極ゲート型のＣＭＯＳ回路も一部で用いられている。しかし、これは、製造工程が煩雑でありＩＣチップのコストアップを生じてしまうという課題があった。
【０００９】
また、電圧検出器などのアナログＩＣでは、複数の多結晶シリコン抵抗体からなるブリーダ抵抗を使用することが多いが、例えば特開平９−３２１２２９にあるように、いかに上下方向に絶縁膜を介して電極を設けてその電位を固定したとしても、多結晶シリコン抵抗体ではグレインの影響が大きく、高い精度で同一の抵抗値を有する抵抗体を形成することは難しかった。
【００１０】
そこで、この発明の目的は、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止し、安価で高性能な形で提供することにある。
【課題を解決するための手段】
【００１１】
上記問題点を解決するために、本発明は以下の手段をとった。
【００１２】
シリコン基板と、前記シリコン基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された単結晶シリコンデバイス形成層とからなるＳＯＩ基板と、前記単結晶シリコンデバイス形成層に形成され、前記単結晶シリコンデバイス形成層上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する完全空乏型の高速ＭＯＳトランジスタと、前記単結晶シリコンデバイス形成層及び前記埋め込み酸化膜が除去されたシリコン基板に形成され、前記シリコン基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有する高耐圧型ＭＯＳトランジスタと、前記単結晶シリコンデバイス形成層をパターニングして形成し、両端にコンタクトとして高濃度不純物領域を形成し、それぞれ直列に配列された複数の抵抗よりなるブリーダ抵抗と、前記それぞれの抵抗の一方端部に設けられたコンタクトと電気的に接続され、前記それぞれの抵抗上に前記第１のゲート絶縁膜と同時に形成された絶縁膜を介して形成され、前記第１のゲート電極と同時にパターニングされて形成された第１の抵抗値固定用電極電極と、からなることを特徴とする半導体装置とした。
【発明の効果】
【００１３】
本発明におけるＳＯＩ基板上に形成された半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダ抵抗とを形成した。
また、レーザトリミング用ヒューズ素子とブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、抵抗値固定用電極を形成し、下部に位置するブリーダ抵抗と同電位になるようにした。
【００１４】
さらに、完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成し、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去された単結晶シリコン基板上に形成し、Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む完全空乏型の高速ＭＯＳトランジスタのゲート電極と、Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む高耐圧型ＭＯＳトランジスタのゲート電極の少なくとも一方は、Ｐ型多結晶シリコン薄膜あるいはＰ型多結晶シリコン薄膜と高融点金属薄膜との複合膜により形成した。
【００１５】
また、完全空乏型の高速ＭＯＳトランジスタは、Ｎ型の完全空乏型の高速ＭＯＳトランジスタとP型の完全空乏型の高速ＭＯＳトランジスタからなり、Ｎ型の完全空乏型の高速ＭＯＳトランジスタの下部の単結晶シリコン基板と、P型の完全空乏型の高速ＭＯＳトランジスタの下部の単結晶シリコン基板とは、少なくとも1つのウエル領域によって電気的に分離されており、ウエル領域の電位もしくは単結晶シリコン基板の電位は、それぞれ、その上部に位置する完全空乏型の高速ＭＯＳトランジスタのソース電位と同一であるようにした。
【００１６】
さらに、半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜を除去した。
【００１７】
さらに単結晶シリコンデバイス形成層及び埋め込み酸化膜が除去されている半導体集積回路のスクライブ領域及び、高耐圧型ＭＯＳトランジスタ形成領域及び、ＥＳＤ保護素子形成領域と、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の存在する領域との境界部分においては、単結晶シリコンデバイス形成層及び前記埋め込み酸化膜のエッヂはテーパー形状を有するようにした。
【００１８】
これにより、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止し、安価で高性能な形で提供することができる。
【発明の実施の形態】
【００１９】
ＳＯＩ基板上に形成された半導体集積回路において、半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダ抵抗とを形成した。
【００２０】
ブリーダ抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成し、それぞれのブリーダ抵抗の上面には、薄いゲート酸化膜を介して抵抗値固定用電極を配置して、その下部に位置するブリーダ抵抗と同電位になるようにした。
【００２１】
また、完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成し、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去された単結晶シリコン基板上に形成し、Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む前記完全空乏型の高速ＭＯＳトランジスタのゲート電極と、Ｎ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方を含む前記高耐圧型ＭＯＳトランジスタのゲート電極の少なくとも一方は、Ｐ型多結晶シリコン薄膜あるいはＰ型多結晶シリコン薄膜と高融点金属薄膜との複合膜により形成した。
【００２２】
また、完全空乏型の高速ＭＯＳトランジスタは、Ｎ型の完全空乏型の高速ＭＯＳトランジスタとP型の完全空乏型の高速ＭＯＳトランジスタからなり、Ｎ型の完全空乏型の高速ＭＯＳトランジスタの下部の単結晶シリコン基板と、P型の完全空乏型の高速ＭＯＳトランジスタの下部の単結晶シリコン基板とは、少なくとも1つのウエル領域によって電気的に分離されており、ウエル領域の電位もしくは単結晶シリコン基板の電位は、それぞれ、その上部に位置する完全空乏型の高速ＭＯＳトランジスタのソース電位と同一であるようにした。
【００２３】
さらに、半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜を除去した。
【００２４】
さらに単結晶シリコンデバイス形成層及び埋め込み酸化膜が除去されている半導体集積回路のスクライブ領域及び、高耐圧型ＭＯＳトランジスタ形成領域及び、ＥＳＤ保護素子形成領域と、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の存在する領域との境界部分においては、単結晶シリコンデバイス形成層及び前記埋め込み酸化膜のエッヂはテーパー形状を有するようにした。
【００２５】
これにより、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止し、安価で高性能な形で提供することができる。
【実施例】
【００２６】
以下に、この発明の実施例を図面に基づいて説明する。半導体装置の模式的断面図である図1を用いて説明を行なう。
【００２７】
まず、完全空乏型の高速ＭＯＳトランジスタ領域２１０について説明する。
単結晶シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に、ソース領域２０１、ドレイン領域２０２及びチャネル領域２０３が形成されている。さらにチャネル領域２０３の上部にはゲート酸化膜２０６を介してゲート電極２０５が配置され、ＭＯＳ型のトランジスタを形成している。ここで単結晶シリコンデバイス形成層１０３の膜厚は完全空乏化がなされるように、例えば５００Åに設定してある。さらに、ソース領域２０１、ドレイン領域２０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール２０４を介してアルミニウム膜１０５が接続している。そして高速ＭＯＳトランジスタ領域２１０は最上層にシリコン窒化膜などからなる保護膜８０６が形成されている。
【００２８】
ここで、チャネル領域２０３の電位はフローティングにしても良いし、場合によっては固定しても良い。また、ソース領域２０１及びドレイン領域２０２の底部は、容量低減の目的で、埋め込み酸化膜１０２に接する様に形成することが望ましい。しかし、電圧印加時に空乏層が埋め込み酸化膜１０２に接する程度の深さに形成し、それらの底部を埋め込み酸化膜１０２から離間していてもよい。
【００２９】
ここでさらに主要断面図である図２を用いて、本発明による完全空乏型の高速ＭＯＳトランジスタについて説明する。
【００３０】
Ｐ型の単結晶シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に、ソース領域２０１、ドレイン領域２０２及びチャネル領域２０３を有するＰ型ＭＯＳトランジスタ２１１およびＮ型ＭＯＳトランジスタ２１２が形成されている。ここで、Ｐ型ＭＯＳトランジスタ２１１の下部にあたるＰ型単結晶シリコン基板１０１の表面付近には、Ｎウエル領域９１１が形成されている。
【００３１】
図示しないがＮウエル領域９１１の電位は、その上部に位置するＰ型ＭＯＳトランジスタ２１１のソース領域２０１と同一になるように接続されている。一方、Ｐ型単結晶シリコン基板１０１の電位は、その上部に位置するＮ型ＭＯＳトランジスタ２１２のソース領域２０１と同一になるように接続されている。
【００３２】
このような構造を取ることによって、Ｐ型ＭＯＳトランジスタ２１１やＮ型ＭＯＳトランジスタ２１２に対して、単結晶シリコン基板１０１が、埋め込み酸化膜１０２を介してあたかも裏面のゲート電極のように働いてしまう、いわゆるバックゲート効果を防止することができる。
【００３３】
また、図２では単結晶シリコン基板がＰ型でその内部にＮウエルを形成した例について説明したが、逆に単結晶シリコン基板がＮ型で内部にＰウエル領域を形成しても良い。また、基板の導電型にとらわれずに、ＮウエルとＰウエルを形成して電気的な分離を図っても良い。また、製品や用途に応じてウエルは複数に分けてそれぞれいくつかの電位を設定しても良い。他の説明については図１と同一の符号を付記することで説明に代える。
【００３４】
次に、再び図１に戻り、高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０について説明する。単結晶シリコン基板１０１上にソース領域３０１、ドレイン領域３０２及びチャネル領域３０３が形成され、チャネル領域３０３の上部にはゲート酸化膜３０６を介してゲート電極３０５が配置され、ＭＯＳ型のトランジスタを形成している。つまり、これらの回路は埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３を除去した単結晶シリコン基板１０１表面に形成されている。
【００３５】
さらに、ソース領域３０１、ドレイン領域３０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール３０４を介してアルミニウム膜１０５が接続している。そして高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０にも最上層には、高速ＭＯＳトランジスタ領域２０１と同様にシリコン窒化膜などからなる保護膜１０６が形成されている。
【００３６】
ここで、高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０では、高速ＭＯＳトランジスタ領域２０１と異なり、単結晶シリコンデバイス形成層１０３及び、埋め込み酸化膜１０２が除去され、単結晶シリコン基板１０１上に直接素子が形成されているのが特徴である。これにより特に図示しないがＤＤＤ構造や、ロコスドレイン構造などの高い動作電圧に適した、高耐圧ＭＯＳトランジスタを容易に形成できる。また、ゲート酸化膜３０６は、高速ＭＯＳトランジスタ領域２１０のゲート酸化膜２０６に比べて厚く形成しても良い。またＥＳＤ保護回路も特に図示しないが、単結晶シリコン基板１０１上に形成することで、ＥＳＤに対して十分な耐性をもてるような、熱容量及び接合面積を持ったオフトランジスタやダイオードなどを形成することができる。
【００３７】
図１では簡単のため完全空乏型の高速ＭＯＳトランジスタと高耐圧型ＭＯＳトランジスタとは、それぞれ1つずつしか示さなかったが、実際は、それぞれＮ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方からなるＣＭＯＳ構造をとっている。完全空乏型の高速ＭＯＳトランジスタのＮ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方のゲート電極２０５と、高耐圧型ＭＯＳトランジスタのＮ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタの両方のゲート電極３０５の少なくとも一方は、Ｐ型多結晶シリコン薄膜あるいはＰ型多結晶シリコン薄膜と高融点金属薄膜との複合膜により形成している。その理由を以下に述べる。
【００３８】
Ｐ型ＭＯＳトランジスタにおいてゲート電極にＰ型多結晶シリコンを用いることで、チャネルを形成する単結晶シリコンとゲート電極の仕事関数の関係からＥ（エンハンスメント）型ＰＭＯＳのチャネルは表面チャネルとなるが、表面チャネル型ＰＭＯＳにおいては、しきい値電圧を例えば−０．５Ｖ以上に設定しても極端なサブスレッショルド係数の悪化に至らず低電圧動作および低消費電力がともに可能となる。
【００３９】
一方Ｎ型ＭＯＳトランジスタにおいては、Ｐ型多結晶シリコンのゲート電極とチャネルを形成するＰ型単結晶シリコンとの仕事関数の関係からＥ型ＮＭＯＳのチャネルは埋込みチャネルとなるが、しきい値を所望の値に設定する場合に拡散係数の小さな砒素をしきい値制御用ドナー不純物として使用できるためチャネルは極めて浅い埋込みチャネルとなる。従ってしきい値電圧を例えば０．５Ｖ以下の小さな値に設定しても、しきい値制御用アクセプター不純物として拡散係数が大きくイオン注入のプロジェクションレンジも大きいボロンを使用せざるを得ず深い埋込みチャネルとなるＮ型多結晶シリコンをゲート電極としたＥ型ＰＭＯＳの場合に比べ、サブスレッショルドの劣化やリーク電流の増大を著しく抑制できる。
【００４０】
以上の説明により本発明によるＰ型多結晶シリコンをゲート電極としたＣＭＯＳは、従来のＮ型多結晶シリコンをゲート電極としたＣＭＯＳに比べ、低電圧動作および低消費電力に対し有効な技術であることが理解されよう。
【００４１】
また低電圧動作や低消費電力に対してはいわゆる同極ゲートＣＭＯＳ技術が一般的に知られているところであるが、同極ゲート形成においてはゲート電極をＰ型とＮ型に作り分けるために通常の単極ゲートプロセスに比べ少なくともマスク工程が２工程追加必要となる。単極ゲートＣＭＯＳの標準的なマスク工程数は１０回程度であるが、同極ゲートとすることで概算２０％の工程コスト増となり、半導体装置のパフォーマンスとコストの総合的な観点からも本発明によるＰ型多結晶シリコンのゲート電極によるＣＭＯＳが有効といえよう。
【００４２】
加えて、Ｐ型多結晶シリコン薄膜はＮ型多結晶シリコン薄膜に比べて一般に低抵抗化するのが難しい。このため単独の膜では比較的高抵抗な膜となってしまうという問題があるため、高速動作を重んじる回路においては高融点金属との複合膜として低抵抗化を図ることが望ましい。
【００４３】
次に、ブリーダ抵抗領域４１０について説明する。単結晶シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に一対の高濃度不純物領域４０１に挟まれた低濃度不純物領域４０２が形成されており、抵抗体を形成している。図１においては簡単のため１本しか図示しないが、実際は複数本の抵抗体によってブリーダ抵抗が形成されている。
【００４４】
さらに、高濃度不純物領域４０１にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール４０４を介してアルミニウム膜１０５が接続している。ここで、一つの高濃度不純物領域４０１に接続したアルミニウム膜１０５は、抵抗体の抵抗値を決定する低濃度不純物領域４０２を覆う様に配置され、抵抗値の安定を図っている。
【００４５】
これは、抵抗体に近接した導電体と抵抗体自身との電位差により、抵抗体の抵抗値が変化するのを防止するためである。抵抗体上部のアルミニウム膜１０５の電位は、電源電位やグランド電位ではなく、当該のブリーダ抵抗の一端の電位になるようにして、ブリーダ抵抗を形成する複数の抵抗体全てを同様に作製すると、各抵抗体の上部に位置するアルミニウム膜１０５と抵抗体自身の電位差は、それぞれ殆ど無い状態となって、同一の寸法形状に加工した各抵抗体は、同一の抵抗値を示すようになる。これらの抵抗体を用いてブリーダ抵抗回路を形成することにより高精度の電圧分圧が可能になる。
【００４６】
さらに本発明では、ブリーダ抵抗の上部に抵抗値固定用電極を設け、その電位を下部のブリーダ抵抗と同一にすることでさらなる高精度化を図っている。これについて図３を用いて説明する。
【００４７】
図３は本発明による半導体装置のブリーダ抵抗の１実施例を示す図である。
第１の抵抗体４１１および第２の抵抗体４１２の上部に相当する部分にそれぞれ、薄いゲート酸化膜３０６を介して第１の抵抗値固定用電極３３１と第２の抵抗値固定用電極３３２が設けられる。これらは、図１における高速ＭＯＳトランジスタ領域２１０のゲート電極２０５と同一の材料で形成すると、工程が簡単で良い。
【００４８】
第１の抵抗体４１１の一端の電位と第１の抵抗値固定用電極３３１との電位、
および、第２の抵抗体４１２の一端の電位と第２の抵抗値固定用電極３３２の電位とは、それぞれ同一になるように配線されている。これによって、ブリーダ抵抗を形成する複数の抵抗体全てを同様に作製すると、各抵抗体の上部に位置する抵抗値固定用電極と抵抗体自身の電位差は、それぞれ、殆ど無い状態となって、同一の寸法形状に加工した各抵抗体は、同一の抵抗値を示すようになる。
【００４９】
従来の多結晶シリコン薄膜によるブリーダ抵抗に比べて、本発明では単結晶シリコンデバイス形成層１０３自身で抵抗体を形成しているため、多結晶シリコン薄膜のグレインの影響をなくすことができ、より均一な抵抗体を得ることができる。一方で、多結晶シリコン薄膜に比べて少ない不純物の添加により抵抗値を下げているので、抵抗体の上下に位置する電極（もしくはそれに相当するもの）の電位の影響を受けやすいという課題もある。
【００５０】
本発明では、前述した各抵抗体の上部に位置するアルミニウム膜１０５と抵抗体自身の電位差を、それぞれ殆ど無い状態とすることと併せて、薄い酸化膜を介して抵抗値固定用の電極を配し、この電位をそれぞれ下部に設置された抵抗体と同一にすることで、さらなる高精度の電圧分圧を可能としている。
このためより高精度なブリーダ抵抗回路を形成することが可能になる。
【００５１】
また、図１や図３では、一対の高濃度不純物領域４０１に挟まれた低濃度不純物領域４０２を設けた、高い抵抗値を有する抵抗体を形成した場合について説明したが、高い抵抗値が必要無い用途においては、抵抗体全体を高濃度不純物領域４０１で形成して良い。ブリーダ抵抗領域４１０の最上層には、シリコン窒化膜などからなる保護膜８０６が形成される。
【００５２】
次に、図１に戻り、ヒューズ領域５１０について説明する。単結晶シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に単結晶シリコンヒューズ５０１が形成されている。単結晶シリコンヒューズ５０１は良好な導電性を持たせ、抵抗値を極力下げるため、高い不純物濃度を有する物とする。
【００５３】
単結晶シリコンヒューズ５０１の両端には、ＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール５０４を介してアルミニウム膜１０５が接続している。ヒューズ領域５１０の最上層に形成されたシリコン窒化膜などからなる保護膜８０６は、レーザ照射領域５０５にあたる部分が除去されている。これはレーザトリミング時に照射されたレーザビームのエネルギーが、保護膜８０６に吸収されることで、単結晶シリコンヒューズ５０１の切断に支障をきたすのを防ぐためである。
【００５４】
次に、スクライブ領域８０１について説明する。図１において、後のダイシング工程（ＩＣチップを切り出す工程）における切りしろになる部分がスクライブ領域８０１である。半導体集積回路内部領域７０１の端から、スクライブ領域８０１が始まる形になる。ここで、スクライブ領域８０１においては単結晶シリコンデバイス形成層１０３や、埋め込み酸化膜１０２が除去されている。望ましくは図1に示すように、中間絶縁膜１０４や、アルミニウム膜１０５、保護膜１０６などの膜も除去されている形が良い。
【００５５】
これは、ダイシング工程での切りしろになる部分であるスクライブ領域８０１と、半導体集積回路内部領域７０１とが連続した単結晶シリコンデバイス形成層１０３で繋がっていると、ダイシング工程のばらつきにより、割れ、欠けなどの損傷を与えるような力が働いた場合に、半導体集積回路内部領域７０１にも割れ、欠けなどが伝播してしまい、重要なＩＣチップを壊してしまう又は、動作不良を起してしまうのを防止するためである。
【００５６】
特にＳＯＩ基板上に作製したＩＣにおいては、単結晶シリコン基板１０１上に薄い埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３を有する形状であるため、上層にあたる埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３の割れ、欠けが起き易く注意が必要である。
【００５７】
ダイシング工程での切りしろであるスクライブ領域８０１とＩＣチップとなる半導体集積回路内部領域７０１との間に、連続した同一の膜を残さないようにすることがＩＣチップの割れ、欠け防止に重要な点であり、特にＳＯＩ基板上に形成したＩＣに関しては、図１に示すように、スクライブ領域８０１においては単結晶シリコンデバイス形成層１０３や、埋め込み酸化膜１０２を除去しておく事が必要である。さらに望ましくは図1に示すように、中間絶縁膜１０４や、アルミニウム膜１０５、保護膜８０６などの膜も除去されていると良い。また、各種マーク類や、テストパタンなどをスクライブ領域８０１に形成する必要がある場合には、スクライブ領域８０１から半導体集積回路内部領域７０１に至る間に、一旦該当する膜を除去した領域を設けておき、同一の膜が連続してスクライブ領域８０１と半導体集積回路内部領域７０１とを橋渡ししないようにすると良い。
【００５８】
最後に単結晶シリコンデバイス形成層１０３及び埋め込み酸化膜１０２が除去されている半導体集積回路のスクライブ領域８０１及び、高耐圧型ＭＯＳトランジスタ及びＥＳＤ保護素子形成領域３１０と、高速ＭＯＳトランジスタ領域２１０などの単結晶シリコンデバイス形成層１０３及び埋め込み酸化膜１０２の存在する領域との境界部分における、単結晶シリコンデバイス形成層１０２及び埋め込み酸化膜１０３のエッヂの形状について説明する。
【００５９】
図４は本発明による半導体装置の単結晶シリコンデバイス形成層１０２及び埋め込み酸化膜１０３のエッヂ部分を示す図である。図４において、単結晶シリコンデバイス形成層エッヂ部９２及び埋め込み酸化膜エッヂ部９１は、テーパー形状を有し、当該部分の断面形状はなだらかになっている。これによって、単結晶シリコンデバイス形成層１０３などの上層に配置されるアルミニウム配線１０５などの配線類の段切れを防止するとともに、スクライブ領域８０１などでは、単結晶シリコンデバイス形成層１０３の剥がれ、欠けなどの発生も防止することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の半導体装置の模式的断面図である。
【図２】本発明の完全空乏型の高速ＭＯＳトランジスタの１実施例を示す図である。
【図３】本発明による半導体装置のブリーダ抵抗の１実施例を示す図である。
【図４】本発明による半導体装置の単結晶シリコンデバイス形成層及び埋め込み酸化膜  のエッヂ部分を示す図である。
【符号の説明】
【００６１】
９１      埋め込み酸化膜エッヂ部
９２      単結晶シリコンデバイス形成層エッヂ部
１０１    単結晶シリコン基板
１０２    埋め込み酸化膜
１０３    単結晶シリコンデバイス形成層
１０４    中間絶縁膜
１０５    アルミニウム膜
１１１    Ｐ型単結晶シリコン基板
２０１    ソース領域
２０２    ドレイン領域
２０３    チャネル領域
２０４    コンタクトホール
２０５    ゲート電極
２０６    ゲート酸化膜
２１０    高速ＭＯＳトランジスタ領域
２１１    Ｐ型ＭＯＳトランジスタ
２１２    Ｎ型ＭＯＳトランジスタ
３０１    ソース領域
３０２    ドレイン領域
３０３    チャネル領域
３０４    コンタクトホール
３０５    ゲート電極
３０６    ゲート酸化膜
３１０    高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域
３３１    第1の抵抗値固定用電極
３３２    第2の抵抗値固定用電極
４０１    高濃度不純物領域
４０２    低濃度不純物領域
４０４    コンタクトホール
４１０    ブリーダ抵抗領域
４１１    第１の抵抗体
４１２    第2の抵抗体
４２１    第１の抵抗体の上面を覆うアルミニウム膜
４２２    第2の抵抗体の上面を覆うアルミニウム膜
５０１    単結晶シリコンヒューズ
５０４    コンタクトホール
５０５    レーザ照射領域
５１０    ヒューズ領域
６０１    レーザトリミング位置決め用パターン領域
７０１    半導体集積回路内部領域
８０１    スクライブ領域
８０６    保護膜
９１１    Ｎウエル領域
【図１】
2006049711.tif 000003
【図２】
2006049711.tif 000004
【図３】
2006049711.tif 000005
【図４】
2006049711.tif 000006