(57)【要約】【課題】高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供する。【解決手段】コンパレータ４とパワースイッチ段６との間にループ遅延制御回路５を設ける。ループ遅延制御回路６は、入力信号Ｘの振幅が特に大きいときには遅延量を小さくして発振限界値を確保する一方、入力信号Ｘの振幅がそれほど大きくないときには遅延量を大きくして、発振限界値を劣化させることなく、平均スイッチング回数を減少させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ループフィルタとコンパレータとを備えるデルタシグマ変調器において、
上記デルタシグマ変調器のループ上に、信号のループ遅延量を制御する１個または複数のループ遅延制御回路を備え、
上記ループ遅延制御回路は、上記ループ遅延量を、上記デルタシグマ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴とするデルタシグマ変調器。
【請求項２】
ループフィルタとコンパレータとを備えるデルタシグマ変調器において、
上記デルタシグマ変調器のループ上に、上記コンパレータによって量子化された信号の最小パルス幅を制御するパルス幅制御回路を備え、
上記パルス幅制御回路は、上記最小パルス幅を、上記デルタシグマ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴とするデルタシグマ変調器。
【請求項３】
上記ループ遅延制御回路は、上記入力信号を量子化するための量子化器と、上記ループ遅延制御回路の入力信号に対して上記ループ遅延量を複数通りに設定して出力する遅延発生回路と、上記遅延発生回路により上記ループ遅延量が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するループ遅延選択回路とを備えていることを特徴とする請求項１に記載のデルタシグマ変調器。
【請求項４】
上記ループ遅延量は上記デルタシグマ変調器の基本動作周期ＴｓまたはＴｓ／２、の整数倍であることを特徴とする請求項３に記載のデルタシグマ変調器。
【請求項５】
上記パルス幅制御回路は、上記入力信号を量子化するための量子化器と、上記パルス幅制御回路の入力信号に対して上記最小パルス幅を複数通りに設定して出力する最小パルス幅設定回路と、上記最小パルス幅設定回路により上記最小パルス幅が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するパルス幅選択回路とを備えていることを特徴とする請求項２に記載のデルタシグマ変調器。
【請求項６】
デジタル回路で構成されることを特徴とする請求項１ないし５のいずれかに記載のデルタシグマ変調器。
【請求項７】
上記ループフィルタおよび上記コンパレータはアナログ回路で構成され、上記デルタシグマ変調器の入力信号はアナログ信号であることを特徴とする請求項１ないし５のいずれかに記載のデルタシグマ変調器。
【請求項８】
上記ループフィルタは、１個以上の積分器と各上記積分器への入力信号または各上記積分器からの出力信号を増幅または減衰させるためのゲイン段とを備えていることを特徴とする請求項１ないし７のいずれかに記載のデルタシグマ変調器。
【請求項９】
請求項１ないし８のいずれかに記載のデルタシグマ変調器を備え、上記デルタシグマ変調器の出力端子にパワースイッチ段の入力端子が接続され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴とするスイッチング増幅回路。
【請求項１０】
請求項１ないし８のいずれかに記載のデルタシグマ変調器を備え、上記デルタシグマ変調器のループ内にパワースイッチ段が配置され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴とするスイッチング増幅回路。
【請求項１１】
上記ループフィルタは１個以上の時間連続型積分器と１個以上の離散時間型積分器とを備えていることを特徴とする請求項１０に記載のスイッチング増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ(ΔΣ)変調器およびそれを用いるスイッチング増幅回路に関するものであり、特にスイッチング素子を制御する変調回路の性能改善に関するものである。
【背景技術】
【０００２】
スイッチング増幅回路は、ＣＬＡＳＳ−Ｄアンプとして知られており、ＰＷＭ変調回路や同期および非同期デルタシグマ変調回路と共に用いることにより、入力信号の高効率増幅を可能にする。非特許文献１に、ΔΣ変調器を用いたスイッチング増幅回路が示されている。入力信号の変調方式を高次シングルループ１ビット型ΔΣ変調器を用いる方式とすることにより、高い発振限界値、低歪、および、高ダイナミックレンジを有するスイッチング増幅回路を実現することができる。ここで、発振限界値とは、スイッチング増幅回路に入力される所望帯域内のある周波数の正弦波に対応する、スイッチング増幅回路の１ビット出力に含まれる正弦波成分の振幅と上記１ビット出力振幅との比であって、上記ΔΣ変調器が発振しない条件における上記振幅比の最大値である。
【０００３】
しかしながら、ΔΣ変調器を、高性能を実現するために、所望信号帯域（音声の場合０Ｈｚ−２０ｋＨｚ）よりも十分大きいサンプリング周波数で動作させる必要がある。上記文献ではサンプリング周波数と所望信号帯域の２倍との比であるオーバーサンプリング比（ＯＳＲ：Over-Sampling Ratio）は１２８であり、サンプリング周波数は５．６ＭＨｚとなる。
【０００４】
実際に上記非特許文献１の構成に近いΔΣ変調器をシミュレーションにて確認した結果、ΔΣ変調器の平均スイッチング回数は２Ｍ回／秒〜４Ｍ回／秒が得られた。ここで、平均スイッチング回数とは、単位時間当たりのΔΣ変調器もしくはスイッチング増幅回路の１ビット出力の立上りと立下りとの回数の和とする。スイッチング回数の増大により、上記スイッチング増幅回路を構成するパワースイッチ段において、上記平均スイッチング回数に比例してチャージ電流および貫通電流が流れることにより電力が消費されるため、消費電力が大きくなる。従って、非特許文献１のスイッチング増幅回路では、電力の高効率化を実現するのは困難である。
【０００５】
上記課題を解決するために、平均スイッチング回数を低減する方式が提案された（例えば特許文献１参照）。図１９にその方式のスイッチング増幅回路１０１のブロック図を示す。スイッチング増幅回路１０１は、減算器１０２、ループフィルタ１０３、コンパレータ１０４、パルス幅保持回路１０５、および、パワースイッチ段１０６を備えている。
【０００６】
減算器１０２は、入力信号Ｘと出力信号Ｖとの差を計算する。入力信号Ｘと出力信号Ｖとはそれぞれ、ゲイン段Ｂ１によってゲインＢ１倍されて減算器１０２に入力される。ループフィルタ１０３は、７つの離散時間積分器Ｉ１〜Ｉ７と、各積分器の出力の和を計算する加算器Ｓと、ゲイン段Ａ１〜Ａ７・Ｃ１〜Ｃ６・Ｇ１〜Ｇ３とから構成され、上記減算器１０２の出力を処理する。コンパレータ１０４は、加算器Ｓからの出力信号Ｙ１を１ビット信号に変換し、出力信号Ｙ２として出力する１ビットコンパレータである。
【０００７】
ゲイン段Ａ１〜Ａ７は、順に積分器Ｉ１〜Ｉ７の出力をゲインＡ１〜Ａ７倍して加算器Ｓに入力する。ゲイン段Ｃ１〜Ｃ６は、順に積分器Ｉ１〜Ｉ６の出力をゲインＣ１〜Ｃ６倍する。ゲイン段Ｇ１・Ｇ２・Ｇ３は、順に積分器Ｉ３・Ｉ５・Ｉ７の出力をゲインＧ１・Ｇ２・Ｇ３倍する。そして、ゲイン段Ｃ１の出力からゲイン段Ｇ１の出力が差し引かれた結果が積分器Ｉ２に入力され、ゲイン段Ｃ３の出力からゲイン段Ｇ２の出力が差し引かれた結果が積分器Ｉ４に入力され、ゲイン段Ｃ５の出力からゲイン段Ｇ３の出力が差し引かれた結果が積分器Ｉ６に入力される。
【０００８】
パルス幅保持回路１０５は、コンパレータ１０４から出力される１ビット信号の最小パルス幅をある一定値以上の幅のパルス信号に変換し、出力信号Ｙ３として出力する。パワースイッチ段１０６は、パルス幅保持回路１０５の出力信号Ｙ３を増幅して出力信号Ｖを出力し、負荷に伝達する。また、パワースイッチ段１０６の出力信号Ｖは減算器１０２を介してループフィルタ１０３へフィードバックされる。
【０００９】
図１９の構成は基本的に上記非特許文献１の構成と同じであるが、コンパレータ１０４とパワースイッチ段１０６との間にパルス幅保持回路１０５が挿入されている点が異なる。このパルス幅保持回路１０５は、コンパレータ１０４から出力される最小パルス幅＝Ｔｓの１ビット信号Ｙ２を最小パルス幅＝２×Ｔｓに変更する回路である。
【特許文献１】特開平１１−２６６１５７号公報（１９９９（平成１１）年９月２８日公開）
【非特許文献１】”A Delta-Sigma Modulator for 1-Bit Digital Switching Amplifier”, Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, pp177-180
【非特許文献２】”A Monolithic 20-b Delta-Sgima A/D Converter”, IEEE Journal of Solid-State Circuits, Vol. 25, No. 6, Dec. 1990
【非特許文献３】”A Low-Voltage Fully-Monolithic Delta Sgima-Based Class-D Audio Amplifier”, 29th European Solid-State Circuits Conference, Sept. 2003
【非特許文献４】”12V ΣΔ Class-D Amplifier in 5V CMOS Technology”, IEEE Custom Integrated Conference 1995
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１９の構成によれば、平均スイッチング回数を上記パルス幅保持回路１０５がない場合に比べて１／２程度に低減することは可能であるが、低減の効果は小さい。また、上記パルス幅保持回路１０５を用いたことにより、発振限界値が低下してしまう。発振限界値を劣化させずに平均スイッチング回数を減少させることが望まれる。
【００１１】
このように、上記特許文献１に記載のスイッチング増幅回路では、平均スイッチング回数の低減効果が十分ではなく、高電力効率を達成するスイッチング増幅回路を実現することができない。また、例え平均スイッチング回数を僅かながら減少できたとしても、発振限界値が劣化してしまうため、スイッチング増幅回路の最大出力パワーが低下してしまう。
【００１２】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供すること、および、上記ΔΣ変調器を用いたスイッチング増幅回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のΔΣ変調器は、上記課題を解決するために、ループフィルタとコンパレータとを備えるデルタシグマ変調器において、上記デルタシグマ変調器のループ上に、信号のループ遅延量を制御する１個または複数のループ遅延制御回路を備え、上記ループ遅延制御回路は、上記ループ遅延量を、上記デルタシグマ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴としている。
【００１４】
ループ遅延が小さいときは発振限界値が大きく、ループ遅延を大きくするにつれて発振限界値は緩やかに減少する。また、ループ遅延が小さいときは平均スイッチング回数が大きく、ループ遅延を大きくするにつれて平均スイッチング回数が減少していく。
【００１５】
上記の発明によれば、ループ遅延制御回路は入力信号または入力信号の成分を含む信号の値に依存してループ遅延量を制御するので、入力信号の振幅が特に大きいときにはループ遅延を小さくして発振限界値を確保する一方、入力信号の振幅がそれほど大きくないときには、ループ遅延を大きくしても発振限界値への影響がないことを利用し、ループ遅延を大きくして平均スイッチング回数を減少させることができる。従って、ループ遅延を大きくしたときに、発振限界値を劣化させることなく平均スイッチング回数を十分に減少させることができる。
【００１６】
以上により、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供することができるという効果を奏する。
【００１７】
本発明のΔΣ変調器は、上記課題を解決するために、ループフィルタとコンパレータとを備えるΔΣ変調器において、上記ΔΣ変調器のループ上に、上記コンパレータによって量子化された信号の最小パルス幅を制御するパルス幅制御回路を備え、上記パルス幅制御回路は、上記最小パルス幅を、上記ΔΣ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御することを特徴としている。
【００１８】
最小パルス幅が小さいときは発振限界値が大きく、最小パルス幅を大きくするにつれて発振限界値は緩やかに減少する。また、最小パルス幅が小さいときは平均スイッチング回数が大きく、最小パルス幅を大きくするにつれて平均スイッチング回数が減少していく。
【００１９】
上記の発明によれば、パルス幅制御回路は入力信号または入力信号の成分を含む信号の値に依存して最小パルス幅を制御するので、入力信号の振幅が特に大きいときには最小パルス幅を小さくして発振限界値を確保する一方、入力信号の振幅がそれほど大きくないときには、最小パルス幅を大きくしても発振限界値への影響がないことを利用し、最小パルス幅を大きくして平均スイッチング回数を減少させることができる。従って、最小パルス幅を大きくしたときに、発振限界値を劣化させることなく平均スイッチング回数を十分に減少させることができる。
【００２０】
以上により、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供することができるという効果を奏する。
【００２１】
本発明のΔΣ変調器は、上記課題を解決するために、上記ループ遅延制御回路は、上記入力信号を量子化するための量子化器と、上記ループ遅延制御回路の入力信号に対して上記ループ遅延量を複数通りに設定して出力する遅延発生回路と、上記遅延発生回路により上記ループ遅延量が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するループ遅延選択回路とを備えていることを特徴としている。
【００２２】
上記の発明によれば、ループ遅延制御回路を容易に実現することができるという効果を奏する。
【００２３】
本発明のΔΣ変調器は、上記課題を解決するために、上記ループ遅延量は上記ΔΣ変調器の基本動作周期ＴｓまたはＴｓ／２、の整数倍であることを特徴としている。
【００２４】
上記の発明によれば、ΔΣ変調器の動作に合わせて信号の遅延を行うことができるという効果を奏する。ΔΣ変調器の動作クロックの立上りおよび立下りで動作する複数のフリップフロップを組み合わせて上記ループ遅延量を設定することができ、回路構成をさらに簡単化することができるという効果を奏する。
【００２５】
本発明のΔΣ変調器は、上記課題を解決するために、上記パルス幅制御回路は、上記入力信号を量子化するための量子化器と、上記パルス幅制御回路の入力信号に対して上記最小パルス幅を複数通りに設定して出力する最小パルス幅設定回路と、上記最小パルス幅設定回路により上記最小パルス幅が設定された信号のいずれかを上記量子化器の出力値に応じて選択し上記ループ遅延制御回路の出力信号として出力するパルス幅選択回路とを備えていることを特徴としている。
【００２６】
上記の発明によれば、パルス幅制御回路を容易に実現することができるという効果を奏する。
【００２７】
本発明のΔΣ変調器は、上記課題を解決するために、デジタル回路で構成されることを特徴としている。
【００２８】
上記の発明によれば、入力信号をデジタル信号とし、そのままデジタル処理することができるという効果を奏する。
【００２９】
本発明のΔΣ変調器は、上記課題を解決するために、上記ループフィルタおよび上記コンパレータはアナログ回路で構成され、上記ΔΣ変調器の入力信号はアナログ信号であることを特徴としている。
【００３０】
上記の発明によれば、アナログの入力信号に対して、高出力パワーと高電力効率化との両方が可能なΔΣ変調を行うことができるという効果を奏する。
【００３１】
本発明のΔΣ変調器は、上記課題を解決するために、上記ループフィルタは、１個以上の積分器と各上記積分器への入力信号または各上記積分器からの出力信号を増幅または減衰させるためのゲイン段とを備えていることを特徴としている。
【００３２】
上記の発明によれば、ループフィルタおよびコンパレータにより、入力信号のノイズシェ−ピングを行うことができるという効果を奏する。
【００３３】
本発明のスイッチング増幅回路は、上記課題を解決するために、上記ΔΣ変調器を備え、上記ΔΣ変調器の出力端子にパワースイッチ段の入力端子が接続され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴としている。
【００３４】
上記の発明によれば、ΔΣ変調器の平均スイッチング回数が減少したことによりパワースイッチ段の平均スイッチング回数が減少するので、パワースイッチ段が負荷を駆動するのに高電力効率化を実現することができるという効果を奏する。
【００３５】
本発明のスイッチング増幅回路は、上記課題を解決するために、上記ΔΣ変調器を備え、上記ΔΣ変調器のループ内にパワースイッチ段が配置され、上記パワースイッチ段の出力端子から負荷へ電力を供給することを特徴としている。
【００３６】
上記の発明によれば、ΔΣ変調器の平均スイッチング回数が減少したことによりパワースイッチ段の平均スイッチング回数が減少するので、パワースイッチ段が負荷を駆動するのに高電力効率化を実現することができるという効果を奏する。また、パワースイッチ段から発生するノイズや歪をコンパレータから混入する量子化ノイズと共にシェーピングされるため、高いＰＳＲＲを有するスイッチング増幅を実現することができるという効果を奏する。
【００３７】
本発明のスイッチング増幅回路は、上記課題を解決するために、上記ループフィルタは１個以上の時間連続型積分器と１個以上の離散時間型積分器とを備えていることを特徴としている。
【００３８】
上記の発明によれば、パワースイッチ段で混入する連続時間でかつ広帯域のノイズおよび歪みがループフィルタによってサンプリングされ所望帯域内に折り返されることを回避することができ、上記広帯域のノイズおよび歪みに対してノイズシェーピング特性が得られるという効果を奏する。
【発明の効果】
【００３９】
本発明のΔΣ変調器は、以上のように、ループ遅延制御回路を備え、上記ループ遅延制御回路は、上記遅延量を、上記ΔΣ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御する。あるいは、本発明のΔΣ変調器は、以上のように、パルス幅制御回路を備え、上記パルス幅制御回路は、上記最小パルス幅を、上記ΔΣ変調器の入力信号の値、または、上記入力信号の成分を含む信号の値に依存して制御する。
【００４０】
それゆえ、高い発振限界値すなわち高出力パワーと、高電力効率化との両方を実現可能とするΔΣ変調器を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００４１】
〔実施の形態１〕
本発明の一実施の形態について図１ないし図１１を用いて説明すれば以下の通りである。
【００４２】
図１に本実施の形態に係るスイッチング増幅回路の１構成を示す。スイッチング増幅回路１は、減算器２、ループフィルタ３、コンパレータ４、ループ遅延制御回路５、および、パワースイッチ段６を備えている。減算器２は、スイッチング増幅回路１の入力信号Ｘとスイッチング増幅回路１の出力信号Ｖとの差を計算する。ループフィルタ３は、減算器２の出力信号を積分する。コンパレータ４は、ループフィルタ３の出力信号Ｙ１を１ビット信号に変換し、出力信号Ｙ２として出力する。ループ遅延制御回路５は、コンパレータ４の出力信号Ｙ２を入力信号Ｘの振幅に依存して遅延させ、出力信号Ｙ４として出力する。パワースイッチ段６は、ループ遅延制御回路５の出力信号Ｙ４を増幅して出力信号Ｖとし、負荷に伝達する。また、出力信号Ｖは減算器２を介してループフィルタ３にフィードバックされる。また、コンパレータ４は外部クロック信号に同期して動作する同期型コンパレータである。
【００４３】
ループフィルタ３とコンパレータ４とは、ループ遅延制御回路５およびパワースイッチ段６をフィードバック経路に有するΔΣ変調器を構成している。
【００４４】
図２に、スイッチング増幅回路１の具体的なブロック構成を示す。
【００４５】
減算器２は、入力信号Ｘと出力信号Ｖとの差を計算する。入力信号Ｘと出力信号Ｖとはそれぞれ、ゲイン段Ｂ１によってゲインＢ１倍されて減算器２に入力される。ループフィルタ３は、１つの時間連続型積分器Ｉ１と、６つの離散時間積分器Ｉ２〜Ｉ７と、各積分器の出力の和を計算する加算器Ｓと、複数のゲイン段Ａ１〜Ａ７・Ｃ１〜Ｃ６・Ｇ１〜Ｇ３とを備えており、減算器２の出力を積分する。
【００４６】
ゲイン段Ａ１〜Ａ７は、順に積分器Ｉ１〜Ｉ７の出力をゲインＡ１〜Ａ７倍して加算器Ｓに出力する。ゲイン段Ｃ１〜Ｃ６は、順に積分器Ｉ１〜Ｉ６の出力をゲインＣ１〜Ｃ６倍する。ゲイン段Ｇ１・Ｇ２・Ｇ３は、順に積分器Ｉ３・Ｉ５・Ｉ７の出力をゲインＧ１・Ｇ２・Ｇ３倍する。そして、ゲイン段Ｃ１の出力からゲイン段Ｇ１の出力が差し引かれた結果が積分器Ｉ２に入力され、ゲイン段Ｃ３の出力からゲイン段Ｇ２の出力が差し引かれた結果が積分器Ｉ４に入力され、ゲイン段Ｃ５の出力からゲイン段Ｇ３の出力が差し引かれた結果が積分器Ｉ６に入力される。
【００４７】
また、ループ遅延制御回路５は、入力信号Ｘの振幅を量子化する量子化器であるＡＤ変換器５ａと、複数の遅延素子Ｄ１・Ｄ２と、ループ遅延選択回路５ｂとを備えている。ここで、入力信号Ｘはアナログ信号であり、ループフィルタ３はアナログ回路にて実現されるものとしている。遅延素子Ｄ１と遅延素子Ｄ２とは、この順でコンパレータ４の出力に直列に接続されており、コンパレータ４の出力信号Ｙ２に対してループ遅延量（以下、「遅延量」と略する。）を３通りに設定する遅延発生回路を構成している。ループ遅延選択回路５ｂは、ＡＤ変換器５ａから出力される選択信号ＣＴＬ１に応じて、パワースイッチ段６の入力端子に接続する端子を、コンパレータ４の出力端子とするか、遅延素子Ｄ１の出力端子とするか、遅延素子Ｄ２の出力端子とするかを切り替える。コンパレータ４の出力端子が選択された場合は、ループ遅延制御回路５の入力信号（コンパレータ４の出力信号Ｙ２）は遅延量０で出力信号Ｙ４となる。遅延素子Ｄ１の出力端子が選択された場合は、ループ遅延制御回路５の入力信号は遅延素子Ｄ１による遅延量だけ遅延して出力信号Ｙ４となる。遅延素子Ｄ２の出力端子が選択された場合は、ループ遅延制御回路５の入力信号は遅延素子Ｄ１による遅延量と遅延素子Ｄ２による遅延量との和の遅延量だけ遅延して出力信号Ｙ４となる。
【００４８】
このように、本実施の形態では遅延量を、０を含めて３通りに設定している。遅延量は一般に複数通りに設定すればよい。例えば遅延素子を１つだけ設けて、遅延量０と遅延素子１つ分の遅延量との２通りの遅延量を設定することもできる。また、遅延量に０が含まれていてもいなくても構わない。
【００４９】
上記ＡＤ変換器５ａの閾値の設定、および、上記ＡＤ変換器５ａの出力信号とループ遅延選択回路５ｂの接続動作との関係を決めるために、図１９に示す従来のスイッチング増幅回路１０１において、パルス幅保持回路１０５を遅延回路１０７で置き換えた図１１に示すスイッチング増幅回路１１１を考える。遅延回路１０７は、コンパレータ１０４の出力信号Ｙ２を一定量だけ遅延させ、出力信号Ｙ３’として出力する。また、下記に示すシミュレーション結果を得るために用いたループフィルタ１０３の係数を表１に示す。このときの、上記遅延回路１０７の遅延量＝０、パワースイッチ段１０６による遅延量＝０とした場合の上記ループフィルタ１０３による上記コンパレータ１０４から混入する量子化ノイズから出力端子Ｖへのノイズ伝達特性（ＮＴＦ：Noise Transfer Function）のポールおよびゼロ点の配置を図６に示す。図６において、ポールを“×”で、ゼロ点を“○”で示す。また、ポールおよびゼロ点の値を表２に示す。また、所望帯域は０Ｈｚ−２０ｋＨｚ、サンプリング周波数ｆｓ（＝１／Ｔｓ：ＴｓはΔΣ変調器の基本動作周期であり、外部クロック信号の周期である。）＝５．６ＭＨｚとする。また、出力信号Ｖの信号レベルは±１とし、上記出力信号Ｖの信号レベルに対応する入力信号レンジを±１とする。また、下記に示すシミュレーション結果は入力信号として１ｋＨｚの正弦波を入力した場合の結果である。
【００５０】
【表１】
2006229787.tif 000003
【００５１】
【表２】
2006229787.tif 000004
【００５２】
遅延回路１０７の遅延量はＴｓの整数倍（Ｔｓ×Ｄ）であるとする。このとき、図１１に示すスイッチング増幅回路１１１のループ遅延Ｔｓ×Ｄに対する発振限界値、上記発振限界時における平均スイッチング回数、および、ダイナミックレンジの特性（シミュレーション結果）をそれぞれ図３、４、５に示す。
【００５３】
図３において、実線はシミュレーションにより得られた発振限界値を、破線は後述するループ遅延制御回路５の遅延制御特性を示す。図３に示されるように、ループ遅延が小さいときは発振限界値が大きいが、ループ遅延が大きくなるに従って、発振限界値が緩やかに減少していくことが分かる。図３において、例えば、Ｄ＝１とした場合、入力信号振幅＜０．８１のときは、ΔΣ変調器が安定して動作し、入力信号振幅＞０．８１のときΔΣ変調器が不安定となり発振してしまうことを示している。また、図４に示すように、ループ遅延が小さいときは、平均スイッチング回数が大きいが、ループ遅延が増大するに伴って、平均スイッチング回数が減少していくのが分かる（図４は入力信号振幅として発振限界値を入力した場合の各ループ遅延量に対する平均スイッチング回数を示している）。また、図５に示されるように、ループ遅延の変化に対してダイナミックレンジは１５ｄＢ程度の変化があることが分かる。（図５は入力信号振幅として発振限界値を入力した場合の各ループ遅延量に対するダイナミックレンジを示している）。
【００５４】
以上の結果から、入力信号Ｘの振幅（値）に依存して、ループの遅延量を制御することにより、発振限界値は図３においてループ遅延〜０のときの発振限界値となり（図３の例では０．９１）、平均スイッチング回数は図４のループ遅延が大きいところの平均スイッチング回数に大きく依存して決まる。従って、従来に比べ、発振限界値を劣化させることなく、平均スイッチング回数が低く、ダイナミックレンジの劣化も小さいスイッチング増幅回路を実現することが可能であることが分かる。そこで、本実施の形態では前述した図１および図２のようにループ遅延制御回路５を設けている。
【００５５】
ループ遅延制御回路５は入力信号Ｘの振幅に依存してコンパレータ４の出力信号Ｙ２に対して遅延量を制御するので、入力信号Ｘの振幅が特に大きいときにはループ遅延を小さくして発振限界値を確保する一方、入力信号Ｘの振幅がそれほど大きくないときには、ループ遅延を大きくしても発振限界値に影響がないことを利用し、ループ遅延を大きくして平均スイッチング回数を減少させることができる。従って、ループ遅延を大きくしたときに、発振限界値を劣化させることなく平均スイッチング回数を十分に減少させることができる。このようなΔΣ変調器およびスイッチング増幅回路１では、高い発振限界値すなわち高出力パワーと、高電力効率化との両方が実現可能となる。
【００５６】
以下、上記入力信号Ｘの振幅に応じたループ遅延制御について詳細に説明する。例えば、図３の破線で示すように、入力信号Ｘの振幅値が−１〜−０．７または０．７〜１の範囲にある場合には遅延量Ｄ＝０とする（振幅値が０．９１以上または−０．９１以下の場合にはΔΣ変調器が発振するため、通常はそのような大入力を与えないようにΔΣ変調器の前段にリミット回路等を設ける必要がある）。入力信号Ｘの振幅値が−０．７〜−０．５または０．５〜０．７の範囲にある場合には遅延量Ｄ＝１とする。入力信号Ｘの振幅値が−０．５〜０．５の範囲にある場合には遅延量Ｄ＝２となるような制御を行う。
【００５７】
以上の制御を行うために、ループ遅延制御回路５は、図２を用いて前述したように、入力信号Ｘを量子化するためのＡＤ変換器５ａとループ遅延選択回路５ｂとを備えている。上記遅延特性を実現するために、ＡＤ変換器５ａの入出力特性を図７に示すように設定する。入力信号Ｘの振幅値が−１〜−０．７または０．７〜１の範囲にある場合にはＡＤ変換器５ａは選択信号ＣＴＬ１として１０を出力し、入力信号Ｘの振幅値が−０．７〜−０．５または０．５〜０．７の範囲にある場合にはＡＤ変換器５ａは選択信号ＣＴＬ１として０１を出力し、入力信号Ｘの振幅値が−０．５〜０．５の範囲にある場合にはＡＤ変換器５ａは選択信号ＣＴＬ１として００を出力する。そして、ループ遅延選択回路５ｂは、各出力００，０１，１０に対応して、順にコンパレータ４の出力、遅延素子Ｄ１の出力、遅延素子Ｄ２の出力を選択してパワースイッチ段６に入力することにより、遅延量を制御する。これら出力値は、後述の（ｂ１，ｂ０）に相当する。
【００５８】
上記ＡＤ変換器５ａとループ遅延選択回路５ｂの具体的構成例を図８に示す。ＡＤ変換器５ａは、６個の抵抗Ｒ１〜Ｒ６、４個の１ビットコンパレータであるコンパレータＣＭＰ１〜ＣＭＰ４、コンパレータＣＭＰ１〜ＣＭＰ４の出力を選択信号ＣＴＬ１に変換するロジック回路ＬＯＧを備えている。また、ループ遅延選択回路５ｂは、４つのロジックゲートＧＡ１〜ＧＡ４を備えている。
【００５９】
ＡＤ変換器５ａにおいて、抵抗Ｒ１〜Ｒ６は、正側の電源＋ＶＲＥＦから負側の電源−ＶＲＥＦへ向かってこの順で直列に接続されている。抵抗Ｒ１〜Ｒ６の抵抗値は、順に、３×Ｒｕ、２×Ｒｕ、５×Ｒｕ、５×Ｒｕ、２×Ｒｕ、３×Ｒｕである。コンパレータＣＭＰ１〜ＣＭＰ４は外部クロック信号に同期して動作する同期型コンパレータである。コンパレータＣＭＰ１〜ＣＭＰ４の非反転入力端子には、入力信号Ｘが入力される。抵抗Ｒ１と抵抗Ｒ２との接続点は、コンパレータＣＭＰ１の反転入力端子に接続されている。抵抗Ｒ２と抵抗Ｒ３との接続点は、コンパレータＣＭＰ２の反転入力端子に接続されている。抵抗Ｒ４と抵抗Ｒ５との接続点は、コンパレータＣＭＰ３の反転入力端子に接続されている。抵抗Ｒ５と抵抗Ｒ６との接続点は、コンパレータＣＭＰ４の反転入力端子に接続されている。
【００６０】
コンパレータＣＭＰ１〜ＣＭＰ４の出力信号ａ１〜ａ４は全体として４ビット信号としてロジック回路ＬＯＧに入力され、ロジック回路ＬＯＧはビットｂ０・ｂ１からなる２ビット信号（ｂ１，ｂ０）を出力する。ロジック回路ＬＯＧの入出力特性を表３に示す。
【００６１】
【表３】
2006229787.tif 000005
【００６２】
ループ遅延選択回路５ｂにおいて、ロジックゲートＧＡ１〜ＧＡ３はＡＮＤゲートであり、ロジックゲートＧＡ４はＯＲゲートである。ロジックゲートＧＡ１は、コンパレータ４の出力信号Ｙ２と、ビットｂ１と、ビットｂ０の反転ビットとの論理積を演算する。ロジックゲートＧＡ２は、遅延素子Ｄ１の出力信号と、ビットｂ１の反転ビットと、ビットｂ０との論理積を演算する。ロジックゲートＧＡ３は、遅延素子Ｄ２の出力信号と、ビットｂ１の反転ビットと、ビットｂ０の反転ビットとの論理積を演算する。ロジックゲートＧＡ４は、ロジックゲートＧＡ１〜ＧＡ３の出力信号の論理和を演算し、ループ遅延制御回路５の出力信号Ｙ４として出力する。
【００６３】
以上により、前述のループ遅延制御回路５を容易に実現することができる。
【００６４】
上記図８の構成を用いた場合（ＣＡＳＥ１）と、図１１の構成を用いた場合（遅延量＝０とした場合）（ＣＡＳＥ２）との平均スイッチング回数およびＳＮＤＲ(Signal/Noise+Distortion Ratio)の入力信号振幅依存特性(シミュレーション結果)をそれぞれ表４、表５に示す。また、発振限界値はＣＡＳＥ１の場合とＣＡＳＥ２の場合とで共に０．９１であり、ダイナミックレンジ（ＤＲ：Dynamic Range）はＣＡＳＥ１の場合がＤＲ＝１１５．９３ｄＢ、ＣＡＳＥ２の場合がＤＲ＝１２１．２ｄＢである。また、上記シミュレーションでは、ＣＡＳＥ１とＣＡＳＥ２との両方の場合において、ループフィルタ３のゲイン段のゲインは表１に記載の値を用い、パワースイッチ段６・１０６の遅延量＝０．２×Ｔｓとした。また、入力信号Ｘは１ｋＨｚの正弦波であり、その振幅は表５に記載の値を用いた。
【００６５】
【表４】
2006229787.tif 000006
【００６６】
【表５】
2006229787.tif 000007
【００６７】
上記結果から、図８の構成では、歪特性およびダイナミックレンジが図１１の構成から若干劣化するが、平均スイッチング回数は約1／６に低減することが分かる。歪特性やダイナミックレンジの劣化を抑えるには、図３に示したループ遅延制御特性（破線）を変更すればよい。例えば、遅延制御特性を実現する閾値（０．７，０．５）を小さくし、対応する遅延量（Ｄ＝０，１，２）も小さくする。または、ＡＤ変換器５ａに複数の閾値を設け、遅延量をより細かく制御することにより、上記性能が改善可能である。但し、歪特性やダイナミックレンジの劣化を抑制する前の方が、回路構成を簡単にすることができる。
【００６８】
また、ＣＡＳＥ１とＣＡＳＥ２とで入力信号Ｘの振幅を０．００１とした場合の出力信号Ｖのスペクトルを、それぞれ図９、図１０に示す。横軸は周波数であり、縦軸は±１の振幅の信号パワーで規格化した出力信号パワーを示す。図９、１０の（ａ）はＤＣからサンプリング周波数／２である２．８ＭＨｚまでの特性を示しており、図９、１０（ｂ）はＤＣから１００ｋＨｚまでを拡大表示しており、図９、１０（ｃ）は図９、１０（ｂ）の図において、横軸をＬＯＧスケールでそれぞれ表示している。また、図９、１０（ｂ）および（ｃ）において、縦軸と平行に周波数＝２０ｋＨｚと５０ｋＨｚとのところに実線を引いている。ＣＡＳＥ１の場合とＣＡＳＥ２の場合とで同等のノイズシェーピング特性が得られることが分かる。
【００６９】
上記例では、回路構成の簡単化のため、ＡＤ変換器５ａの閾値として４値（±０．５、±０．７）を選んだが、複数にして細かく遅延量を制御してもよい。また、ＡＤ変換器５ａの前に絶対値を計算する回路を配置し、上記ＡＤ変換器５ａの閾値を２値（＋０．５、＋０．７）としてもよい。また、遅延量にＴｓの整数倍を選んだが、Ｔｓ／２の整数倍でもよいし、連続的に変化させてもよいし、複数のインバータを直列に接続して細かい遅延量を実現してもよい。Ｔｓ／２の整数倍とする場合には、コンパレータ４に入力される外部クロック信号のパルスのデューティを５０％とすれば、当該外部クロック信号を用いてＴｓ／２の整数倍の遅延量を容易に設定することができる。遅延量をＴｓの整数倍とするときも、Ｔｓ／２の整数倍とするときも、ΔΣ変調器の動作に合わせて信号の遅延を行うことができる。
【００７０】
また、上記例では、ループ遅延制御回路５をコンパレータ４の出力端子とパワースイッチ段６との間に配置したが、例えばループフィルタ３の出力端子とコンパレータ４の入力端子との間に配置してもよい。また、ループフィルタ３の一部のパスに配置してもよい。すなわち、ΔΣ変調器のループ上にあればよい。ΔΣ変調器のループの一部であって、遅延素子を挿入することにより、図３および図４の実線で示すような特性が得られる部分にループ遅延制御回路５を挿入することにより、性能劣化が少なく、平均スイッチング回数の低減が可能なΔΣ変調器を実現することが可能である。
【００７１】
また、上記例では、ループ遅延制御回路はループ遅延制御回路５の１つだけであったが、複数備えていてもよい。
〔実施の形態２〕
本発明の他の実施の形態について図１２ないし図１８を用いて説明すれば以下の通りである。
【００７２】
図１２に本実施の形態に係るスイッチング増幅回路１１の構成を示す。スイッチング増幅回路１１は、減算器１２、ループフィルタ１３、コンパレータ１４、パルス幅制御回路１５、および、パワースイッチ段１６を備えている。減算器１２は、スイッチング増幅回路１１の入力信号Ｘとスイッチング増幅回路１１の出力信号Ｖとの差を計算する。ループフィルタ１３は、減算器１１の出力信号を積分し、出力信号Ｙ１とする。コンパレータ１４は、ループフィルタ１３の出力信号Ｙ１を１ビット信号に変換し、出力信号Ｙ２とする。パルス幅制御回路１５は、コンパレータ１４の出力信号Ｙ２の最小パルス幅を、入力信号Ｘに依存して変化させ、出力信号Ｙ５とする。パワースイッチ段１０６は、パルス幅制御回路１５の出力信号Ｙ５を増幅して出力信号Ｖとし、負荷に伝達する。また、出力信号Ｖは減算器１２を介してループフィルタ１３にフィードバックされる。なお、コンパレータ１４は外部クロック信号に同期して動作する同期型コンパレータである。
【００７３】
ループフィルタ１３とコンパレータ１４とは、パルス幅制御回路１５およびパワースイッチ段１６をフィードバック経路に有するΔΣ変調器を構成している。
【００７４】
図１３に上記パルス幅制御回路１５の構成を示す。ここでは、ループフィルタ１３の構成には図２のループフィルタ３の構成と同様の構成を用いるものとする。上記パルス幅制御回路１５は、コンパレータ１４の出力信号Ｙ２の最小パルス幅を変更するための複数のパルス幅保持回路１５ａ・１５ｂ・１５ｃと、入力信号Ｘの振幅を量子化して選択信号ＣＴＬ１として出力する量子化器であるＡＤ変換器１５ｄと、上記ＡＤ変換器１５ｄから出力される選択信号ＣＴＬ１に応じて、上記コンパレータ１４の出力信号Ｙ２および複数のパルス幅保持回路１５ａ・１５ｂ・１５ｃの出力信号のうちのいずれか１つを選択してパワースイッチ段１０６へ出力するパルス幅選択回路１５ｅとを備えている。パルス幅保持回路１５ａ・１５ｂ・１５ｃは、コンパレータ１４の出力信号Ｙ２に対して最小パルス幅を互いに異なる値に設定する、すなわち、パルス幅を互いに異なるある一定値以上に保つものであり、最小パルス幅設定回路を構成している。ここでは、最小パルス幅を変化させない場合も含めて、最小パルス幅を４通りに設定する。
【００７５】
パルス幅保持回路１５ａ・１５ｂ・１５ｃのそれぞれの構成例を図１４に示す。パルス幅保持回路は、入力信号（コンパレータ１４の出力信号Ｙ２）と、パルス幅保持回路の出力信号ＶＯを１クロック分遅延させた信号とのいずれかを選択して出力するデータセレクタＳＥＬと、出力信号ＶＯを遅延させるための２つの遅延回路Ｄ１１・Ｄ１２と、上記２つの遅延回路Ｄ１１・Ｄ１２の出力値を比較する比較器ＣＭＰ１１と、上記比較器ＣＭＰ１１の出力によってリセットされるカウンターＣＮＴと、最小パルス幅を設定するためのＤＣ信号出力回路ＤＣＳと、上記カウンターＣＮＴとＤＣ信号出力回路ＤＣＳとの出力値を比較する比較器ＣＭＰ１２とを備えている。
【００７６】
上記比較器ＣＭＰ１１は、上記２つの遅延回路Ｄ１１・Ｄ１２の出力値が互いに等しくないときに１を出力し、等しいときに０を出力する。カウンターＣＮＴは、上記比較器ＣＭＰ１１の出力が１となるときに出力カウント値が０にリセットされ、上記比較器ＣＭＰ１１の出力が０となるとき、外部クロックに同期して＋１ずつカウントする。また、上記ＤＣ信号出力回路ＤＣＳの出力はＭ−１であり、Ｍは最小パルス幅を表す。Ｍの値は、パルス幅保持回路１５ａ・１５ｂ・１５ｃで順に２、３、４である。また、上記比較器ＣＭＰ１２は、カウンターＣＮＴの出力値≧Ｍ−１のときに１を出力し、それ以外のときに０を出力する。データセレクタＳＥＬは、上記比較器ＣＭＰ１２の出力が１のとき入力信号である出力信号Ｙ２を選択してパルス幅保持回路の出力信号ＶＯとし、０のとき遅延回路Ｄ１１の出力、すなわち出力信号パルス幅保持回路の出力信号ＶＯを１クロック分遅延した信号を選択してパルス幅保持回路の出力信号ＶＯとする。以上の回路により、入力１ビット信号を最小パルス幅がＭとなる信号に変換することができる。
【００７７】
従って、図１３において、パルス幅選択回路１５ｅが出力信号Ｙ２を選択したときには最小パルス幅が１である信号が出力信号Ｙ５となり、パルス幅選択回路１５ｅがパルス幅保持回路１５ａの出力信号を選択したときには最小パルス幅が２である信号が出力信号Ｙ５となり、パルス幅選択回路１５ｅがパルス幅保持回路１５ｂの出力信号を選択したときには最小パルス幅が３である信号が出力信号Ｙ５となり、パルス幅選択回路１５ｅがパルス幅保持回路１５ｃの出力信号を選択したときには最小パルス幅が４である信号が出力信号Ｙ５となる。
【００７８】
図１９に示す、パルス幅保持回路１０５をループ内に有するスイッチング増幅回路１０１において、パルス幅保持回路１０５から出力される信号の最小パルス幅を１×Ｔｓ（入力信号をそのまま出力する）、２×Ｔｓ、３×Ｔｓ、４×Ｔｓにした場合の、最小パルス幅に対する発振限界値の特性、および、発振限界値と等しい振幅の入力を入力信号とした場合の平均スイッチング回数の特性を、それぞれ図１５（実線）および図１６に示す。また、図１５には、後述するパルス幅制御回路のパルス幅制御特性を破線で示している。図１５の発振限界値の特性から、最小パルス幅が大きくなるに伴って、発振限界値が緩やかに減少していくことがわかる。また、図１６から、最小パルス幅が大きくなるに伴って、平均スイッチング回数が減少していくことが分かる。
【００７９】
以上の結果から、入力信号Ｘの振幅（値）に依存して、最小パルス幅を制御することにより、従来に比べ、発振限界値を劣化させることなく、平均スイッチング回数が低く、ダイナミックレンジの劣化も小さいスイッチング増幅回路を実現することが可能であることが分かる。そこで、本実施の形態では、前述した図１２および図１３のようにパルス幅制御回路１５を備えている。
【００８０】
パルス幅制御回路１５は入力信号Ｘの振幅に依存してコンパレータ１４の出力信号Ｙ２に対して最小パルス幅を制御するので、入力信号Ｘの振幅が特に大きい場合には、出力信号Ｖの最小パルス幅が小さくなるように制御し、入力信号Ｘの振幅がそれほど大きくない場合には、出力信号Ｖの最小パルス幅が大きくなるように制御することにより、発振限界値を劣化させることなく、上記出力信号Ｖの平均スイッチング回数を大幅に低減することができる。このようなΔΣ変調器およびスイッチング増幅回路１１では、高い発振限界値すなわち高出力パワーと、高電力効率化との両方が実現可能となる。
【００８１】
パルス幅制御回路１５における基本的な制御方法は実施の形態１と同じであるため、異なる点のみについて以下に説明する。図１３に示すＡＤ変換器１５ｄの入出力特性を図１７に示す。入力信号Ｘの値の絶対値が０〜０．３のときに選択信号ＣＴＬ１を１１に設定し、０．３〜０．５のときに１０に設定し、０．５〜０．７のときに０１に設定し、０．７より大きいときに００に設定する。上記ＡＤ変換器１５ｄの選択信号ＣＴＬ１を図１３に示すパルス幅選択回路１５ｅに入力し、下記の制御を行う。図１３において、出力信号Ｙ５の端子を、選択信号ＣＴＬ１＝１１のときにパルス幅保持回路（Ｍ＝４）１５ｃの出力端子に接続し、選択信号ＣＴＬ１＝１０のときにパルス幅保持回路（Ｍ＝３）１５ｂの出力端子に接続し、選択信号ＣＴＬ１＝０１のときにパルス幅保持回路（Ｍ＝２）１５ａの出力端子に接続し、選択信号ＣＴＬ１＝００のときに出力信号Ｙ２の入力端子に接続する。以上により、パルス幅制御回路１５を容易に実現することができる。
【００８２】
以上の操作により、歪およびダイナミックレンジ特性の若干の劣化はあるが、平均スイッチング回数を大幅に低減することができるΔΣ変調器を実現することができる。
【００８３】
上記パルス幅制御回路１５では、制御可能な最小出力パルス幅を１，２，３，４の４通りに限定したが、例えば制御クロック信号のパルスのデュ−ティを５０％とするならば、１，１．５，２，２．５，… といった制御も容易に実現することができるし、最小パルス幅の種類も一般に複数通りでよい。さらには、最小パルス幅を変化させない場合が含まれていてもいなくてもよい。また、上記パルス幅制御回路１５はコンパレータ１４の出力端子とパワースイッチ段１６の入力端子との間に接続されるものであったが、パワースイッチ段１６の出力端子と上記減算器１２の入力端子との間に配置するようにしてもよい。ただし、コンパレータ１４とパワースイッチ段１６との間に配置するのが好ましい。
【００８４】
また、上記パルス幅制御回路１５では、複数のパルス幅保持回路を並列に接続し、それらの出力信号を選択することにより、最小パルス幅を制御する構成としたが、１つのパルス幅保持回路を用いて、例えば、ＤＣ信号出力信号の値Ｍ−１を変更する等の方法で、同様に最小パルス幅を制御することができる。
【００８５】
以上、各実施の形態について述べた。
【００８６】
上記実施の形態１および２では、入力信号Ｘはアナログ信号であり、減算器２・１２、ループフィルタ３・１３、および、コンパレータ４・１４はアナログ回路で実現するものとした。そして、パワースイッチ段６・１６において混入するノイズや歪に対してもノイズシェーピング特性が得られるようにパワースイッチ段６・１６からの出力信号Ｖをアナログ信号としてループフィルタ３・１３へフィードバックする構成とした。しかしその他に、ループ遅延制御回路５の出力信号Ｙ４またはパルス幅制御回路１５の出力信号Ｙ５をループフィルタ３・１３へフィードバックする構成としてもよい。このとき、上記ループ遅延制御回路５の出力信号Ｙ４またはパルス幅制御回路１５の出力信号Ｙ５はデジタル信号であるため、上記減算器２・１２およびループフィルタ３・１３をデジタル回路を用いて構成してもよい。このとき、入力信号Ｘはデジタル信号とすることができる。ループフィルタ３・１３およびコンパレータ４・１４をデジタル回路で構成すれば、ΔΣ変調器が全てデジタル回路で構成されることになり、入力信号をデジタル信号とし、そのままデジタル処理することができる。
【００８７】
なお、入力信号Ｘがデジタル信号の場合には、その入力信号Ｘをアナログレベルに換算した振幅の大きさに依存して遅延量や最小パルス幅を制御することになる。
【００８８】
また、上記実施の形態１および２はスイッチング増幅回路について述べたものであるが、本発明のポイントは平均スイッチング回数を低減できるΔΣ変調器の構成にあり、当該ΔΣ変調器を備えるものとしてはスイッチング増幅回路に限定されない。
【００８９】
また、上記実施の形態１および２では、ΔΣ変調器の構成をフィードフォーワード型（積分器の出力に重み付け加算する構成）としたが、出力信号Ｖを各積分器の入力端子へフィードバックするディストリビューテットフィードバック型としてもよい。すなわち、ΔΣ変調器としては、ノイズシェーピング特性を有するものであればよい。
【００９０】
また、上記実施の形態１および２では、ΔΣ変調器およびパワースイッチ段の詳細な回路を示していないが、これらは既に多くの文献で公開されており、アナログ・デジタル回路設計者であれば、実現できるものと考える。例えば、非特許文献２にアナログデジタル変換器用のΔΣ変調器回路技術が開示されている。さらに、非特許文献３や４にΔΣ変調器を用いたスイッチング増幅回路の詳細が開示されている。
【００９１】
また、図２のループフィルタ３は１つの時間連続型積分器と６つの離散時間型積分器とを備えており、入力信号Ｘと出力信号Ｖとが時間連続型積分器に入力される構成となっている。これは、パワースイッチ段６で混入する連続時間でかつ広帯域のノイズおよび歪みがループフィルタによってサンプリングされ所望帯域内に折り返されることを回避するためのものであり、上記広帯域のノイズおよび歪みに対してノイズシェーピング特性が得られるようになっている。
【００９２】
また、上記実施の形態１および２では、ループ遅延制御回路５またはパルス幅制御回路１５の選択信号ＣＴＬ１をスイッチング増幅回路１・１１の入力信号Ｘの値としたが、ΔΣ変調器の内部信号であって、上記入力信号の成分を含む信号であってもよい。例えば、図１８に示すように、コンパレータ４・１４の出力信号Ｙ２を、ループ遅延制御回路５やパルス幅制御回路１５の制御信号として用いてもよい。
【００９３】
コンパレータ４・１４の出力信号Ｙ２には、入力信号Ｘと、コンパレータ４・１４で混入するノイズ（ＥＱ）およびパワースイッチ段６・１６で混入するノイズ（ＥＳＷ）との和で表される。ループフィルタ３・１３の伝達特性をＨ(z)とすると、
【００９４】
【数１】
2006229787.tif 000008
【００９５】
と表される。そこで、図１８に示すようにコンパレータ４・１４の出力信号Ｙ２をデジタルフィルタ２１を通して、上記ＥＱおよびＥＳＷ成分を除去することにより、上記実施の形態１および２と同様の機能を実現することができる。また、図１８では、コンパレータ４・１４の出力信号Ｙ２をループ遅延制御回路５やパルス幅制御回路１５の制御信号として選択したが、制御信号としてはコンパレータ４・１４の入力信号でもよいし、パワースイッチ段６・１６の出力信号Ｖを用いても同様の機能を実現できるものと考える。図１８の構成の場合、ΔΣ変調器をアナログ回路で構成する場合においても、図１８に示すデジタルフィルタ２１およびループ遅延制御回路５やパルス幅制御回路１５を全てデジタル回路で実現できるため、設計が容易になるという利点がある。
【００９６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９７】
本発明は、Ｄ級アンプのスイッチング増幅回路に好適に使用することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態を示すものであり、スイッチング増幅回路の構成を示すブロック図である。
【図２】図１のスイッチング増幅回路を、ループフィルタおよびループ遅延制御回路の構成を詳細にして示す回路ブロック図である。
【図３】ループ遅延量と発振限界値との関係を示すグラフである。
【図４】ループ遅延量と平均スイッチング回数との関係を示すグラフである。
【図５】ループ遅延量とダイナミックレンジとの関係を示すグラフである。
【図６】コンパレータから混入する量子化ノイズから出力端子へのノイズ伝達特性を示すポールおよびゼロ点の配置図である。
【図７】図２のループ遅延制御回路のＡＤ変換器の入力と出力との関係を示すグラフである。
【図８】図２のループ遅延制御回路を、ＡＤ変換器およびループ遅延選択回路の構成を詳細にして示す回路ブロック図である。
【図９】（ａ）ないし（ｃ）は、図１のスイッチング増幅回路を用いた場合の出力信号のスペクトルを示すグラフである。
【図１０】（ａ）ないし（ｃ）は、図１１のスイッチング増幅回路を用いた場合の出力信号のスペクトルを示すグラフである。
【図１１】従来のスイッチング増幅回路に遅延回路を適用した場合の構成を示すブロック図である。
【図１２】本発明の第２の実施形態を示すものであり、スイッチング増幅回路の構成を示すブロック図である。
【図１３】図１２のスイッチング増幅回路のパルス幅制御回路の構成を示す回路ブロック図である。
【図１４】図１３のパルス幅制御回路のパルス幅保持回路の構成を示す回路ブロック図である。
【図１５】最小パルス幅と発振限界値との関係を示すグラフである。
【図１６】最小パルス幅と平均スイッチング回数との関係を示すグラフである。
【図１７】図１３のパルス幅制御回路のＡＤ変換器の入力と出力との関係を示すグラフである。
【図１８】図１および図１２のスイッチング増幅回路の変形例の構成を示すブロック図である。
【図１９】従来技術を示すものであり、スイッチング増幅回路の構成を示す回路ブロック図である。
【符号の説明】
【００９９】
１、１１            スイッチング増幅回路
３、１３            ループフィルタ
４、１４            コンパレータ
５、１５            ループ遅延制御回路
６、１６            パワースイッチ段
５ａ、１５ｄ        ＡＤ変換器（量子化器）
５ｂ                ループ遅延選択回路
１５ｅ              パルス幅選択回路
Ｘ      入力信号
Ｖ      出力信号
【図１】
2006229787.tif 000009
【図２】
2006229787.tif 000010
【図３】
2006229787.tif 000011
【図４】
2006229787.tif 000012
【図５】
2006229787.tif 000013
【図６】
2006229787.tif 000014
【図７】
2006229787.tif 000015
【図８】
2006229787.tif 000016
【図９】
2006229787.tif 000017
【図１０】
2006229787.tif 000018
【図１１】
2006229787.tif 000019
【図１２】
2006229787.tif 000020
【図１３】
2006229787.tif 000021
【図１４】
2006229787.tif 000022
【図１５】
2006229787.tif 000023
【図１６】
2006229787.tif 000024
【図１７】
2006229787.tif 000025
【図１８】
2006229787.tif 000026
【図１９】
2006229787.tif 000027