(57)【要約】【課題】ビット線が互いに交差するように形成されている集積回路や、ビット線と電源線とが並行して配置されている集積回路の絶縁不良を検出する。【解決手段】半導体集積回路１００に、ビット線ＢＬ０〜ＢＬ３に電源電圧ＶＤＤまたは接地電位ＧＮＤを選択的に印加する切換回路１１０〜１１３をビット線ＢＬ０〜ＢＬ３毎に設け、且つ、隣接するメモリセルＭＣ００〜ＭＣ３２間および隣接するメモリセル・電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１間で少なくとも１回は電位差が生じるように切換回路１１０〜１１３の選択電圧を順次切り換える制御回路１２０を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに並行し且ついずれか２本以上が１カ所以上で互いに交差するように配置された、複数の信号線パターンと、
前記信号線パターンと並行して配置された、１本または複数本の電源線パターンと、
前記複数の信号線パターン毎に設けられ、対応する前記信号線パターンに第１電圧または該第１電圧と異なる第２電圧を選択的に印加する、複数の切換回路と、
すべての前記信号線パターンのすべての領域で、少なくとも１回は、隣接する前記信号線パターン間および隣接する前記信号線パターン・前記電源線パターン間の電位差が生じるように、前記切換回路の選択電圧を順次切り換える制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１電圧および前記第２電圧が、通常動作用の電源電圧供給パッドから供給された電圧であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１電圧または前記第２電圧の少なくとも一方が、試験専用の電源電圧供給パッドから供給された電圧であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記信号線パターンが、同一行のメモリセルに接続されたビット線であり、
前記制御回路が、すべての前記信号線パターンのすべての領域で、少なくとも１回は、隣接する前記メモリセル間および隣接する前記メモリセル・前記電源線パターン間の電位差が生じるように、前記切換回路の選択電圧を順次切り換える、
ことを特徴とする請求項１〜３のいずれかに記載の半導体集積回路。
【請求項５】
互いに並行し且ついずれか２本以上が１カ所以上で互いに交差するように配置された、複数の信号線パターンと、
前記複数の信号線パターン毎に設けられ、対応する前記信号線パターンに第１電圧または該第１電圧と異なる第２電圧を選択的に印加する、複数の切換回路と、
すべての前記信号線パターンのすべての領域で、少なくとも１回は、隣接する前記信号線パターン間の電位差が生じるように、前記切換回路の選択電圧を順次切り換える制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項６】
前記第１電圧および前記第２電圧が、通常動作用の電源電圧供給パッドから供給された電圧であることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第１電圧または前記第２電圧の少なくとも一方が、試験専用の電源電圧供給パッドから供給された電圧であることを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
前記信号線パターンが、同一行のメモリセルに接続されたビット線であり、
前記制御回路が、すべての前記信号線パターンのすべての領域で、少なくとも１回は、隣接する前記メモリセル間の電位差が生じるように、前記切換回路の選択電圧を順次切り換える、
ことを特徴とする請求項５〜７のいずれかに記載の半導体集積回路。
【請求項９】
互いに並行するように配置された、複数の信号線パターンと、
前記複数の信号線パターンと並行し且つ当該複数の信号線パターンの一部または全部を挟むように配置された、複数の電源線パターンと、
前記複数の信号線パターン毎に設けられ、対応する前記信号線パターンに第１電圧または該第１電圧と異なる第２電圧を選択的に印加する、複数の切換回路と、
すべての前記信号線パターンで、少なくとも１回は、隣接する前記信号線パターン間および隣接する前記信号線パターン・前記電源線パターン間の電位差が生じるように、前記切換回路の選択電圧を順次切り換える制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項１０】
前記第１電圧および前記第２電圧が、通常動作用の電源電圧供給パッドから供給された電圧であることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記第１電圧または前記第２電圧の少なくとも一方が、試験専用の電源電圧供給パッドから供給された電圧であることを特徴とする請求項９に記載の半導体集積回路。
【請求項１２】
前記信号線パターンが、同一行のメモリセルに接続されたビット線であり、
前記制御回路が、すべての前記信号線パターンのすべての領域で、少なくとも１回は、隣接する前記メモリセル間および隣接する前記メモリセル・前記電源線パターン間の電位差が生じるように、前記切換回路の選択電圧を順次切り換える、
ことを特徴とする請求項９〜１１のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に形成された配線パターンやメモリセル間の絶縁不良を検出する技術に関する。この発明は、例えば、半導体記憶装置におけるメモリセル間の絶縁不良や、当該メモリセル・電源線間の絶縁不良の検出等に適用される。
【背景技術】
【０００２】
近年、半導体集積回路の微細化に伴って、配線パターンの間隔が短くなる傾向にある。このため、近年の半導体集積回路では、ゴミの付着等に起因する配線パターンの絶縁不良が発生し易くなっている。したがって、製造段階において、配線パターン間の絶縁不良を正確に検出する試験の必要性が、ますます高くなっている。
【０００３】
配線パターン間の絶縁不良を検出する技術としては、例えば、下記特許文献１に記載された技術が知られている。
【０００４】
図１０は、特許文献１に記載された試験技術を説明するための概念図である。図１０の集積回路１０００では、４本のビット線ＢＬ０〜ＢＬ３が並列に配置され、さらに、これらのビット線ＢＬ０〜ＢＬ３には電圧印加回路１０１０〜１０１３が接続されている。そして、ビット線ＢＬ０，ＢＬ２には電圧印加回路１０１０，１０１２によって９ボルトの電圧が印加され、且つ、ビット線ＢＬ１，ＢＬ３には電圧印加回路１０１１，１０１３によって０ボルトの電圧が印加される。したがって、隣接するビット線間ＢＬ０−ＢＬ１，ＢＬ１−ＢＬ２，ＢＬ２−ＢＬ３の電位差（絶対値）は、すべて９ボルトとなる。これにより、いずれかのビット線間に絶縁不良が存在する場合、電気的なストレスによって当該ビット線間に電流が流れるようになる。これにより、ビット線間の絶縁不良が検出される。
【特許文献１】特開平６−０２９３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、特許文献１の技術では、並行して配置された複数のビット線に対して高電圧（９ボルト）と低電圧（０ボルト）とを交互に印加することによって、ビット線間の絶縁不良を検出している。しかしながら、ビット線が互いに交差するように形成されている集積回路や、ビット線と電源線とが並行して配置されている集積回路には、特許文献１の技術を適用しても当該絶縁不良を検出することはできない。以下、図１１〜図１３を用いて、この理由を説明する。
【０００６】
図１１（Ａ）は、ビット線が互いに交差するように形成されている集積回路の構成例を示す概念図である。半導体記憶装置では、メモリセルアレイ内のビット線を、互いに交差するように形成する場合がある。図１１（Ａ）において、ＢＬ０〜ＢＬ３はビット線であり、ＭＣ００〜ＭＣ３２は、メモリセルである。図１１（Ａ）の例では、隣接するビット線のペアＢＬ０，ＢＬ１およびＢＬ２，ＢＬ３は異なる箇所で交差している。このような配線構造において、ビット線ＢＬ０〜ＢＬ３に対して９ボルトおよび０ボルトを交互に印加した例を、図１１（Ｂ）に示す。この例では、メモリセルＭＣ０１，ＭＣ２１間で、電位差が発生しない（斜線領域Ｐ参照）。このため、この部分で絶縁不良が発生していても、検出できないことになる。
【０００７】
図１２（Ａ）は、ビット線と電源線とが並行して配置されている集積回路の構成例を示す概念図である。図１２（Ａ）の例では、ビット線ＢＬ０，ＢＬ１は電源線（グランド線）ＧＮＤ０および電源線ＶＤＤ０によって挟まれ、且つ、ビット線ＢＬ２，ＢＬ３は電源線ＶＤＤ０および電源線（グランド線）ＧＮＤ１によって挟まれている。このような配線構造において、ビット線ＢＬ０〜ＢＬ３に対して９ボルトおよび０ボルトを交互に印加した例を、図１２（Ｂ）に示す。図１２（Ｂ）から解るように、この例では、配線パターンＶＤＤ０−ＢＬ２間および配線パターンＢＬ３−ＧＮＤ１間で、電位差が発生しない（斜線Ｐ１，Ｐ２参照）。このため、これらの領域Ｐ１，Ｐ２で絶縁不良が発生していても、検出できない。
【０００８】
図１３（Ａ）は、ビット線が互いに交差するように形成されており且つ該ビット線と電源線とが並行して配置されている集積回路の構成例を示す概念図である。図１３（Ａ）において、ＭＣ００〜ＭＣ３２は、メモリセルである。図１３（Ａ）の例では、ビット線ＢＬ０，ＢＬ１およびＢＬ２，ＢＬ３は、それぞれ２カ所で交差している。さらに、ビット線ＢＬ０，ＢＬ１はグランド線ＧＮＤ０および電源線ＶＤＤ０によって挟まれ、且つ、ビット線ＢＬ２，ＢＬ３は電源線ＶＤＤ０およびグランド線ＧＮＤ１によって挟まれている。このような配線構造において、ビット線ＢＬ０，ＢＬ２に９ボルトを印加し且つビット線ＢＬ１，ＢＬ３に０ボルトを印加した例を、図１３（Ｂ）に示す。図１３（Ｂ）から解るように、この例では、点線Ｐ１〜Ｐ６で示した６カ所で、電位差が発生しない。このため、これらの部分Ｐ１〜Ｐ６で絶縁不良が発生していても、検出できない。
【０００９】
この発明は、以上説明したような従来技術の課題に鑑みてなされたものであり、ビット線や電源線の配線構造に拘わらず、絶縁不良を正確に検出することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）第１の発明（請求項１に対応）に係る半導体集積回路は、互いに並行し且ついずれか２本以上が１カ所以上で互いに交差するように配置された複数の信号線パターンと、信号線パターンと並行して配置された１本または複数本の電源線パターンと、複数の信号線パターン毎に設けられ、対応する信号線パターンに第１電圧または第１電圧と異なる第２電圧を選択的に印加する複数の切換回路と、すべての信号線パターンのすべての領域で少なくとも１回は隣接する信号線パターン間および隣接する信号線パターン・電源線パターン間の電位差が生じるように切換回路の選択電圧を順次切り換える制御回路とを備える。
【００１１】
（２）第２の発明（請求項５に対応）に係る半導体集積回路は、互いに並行し且ついずれか２本以上が１カ所以上で互いに交差するように配置された複数の信号線パターンと、複数の信号線パターン毎に設けられ、対応する信号線パターンに第１電圧または第１電圧と異なる第２電圧を選択的に印加する複数の切換回路と、すべての信号線パターンのすべての領域で少なくとも１回は隣接する信号線パターン間の電位差が生じるように切換回路の選択電圧を順次切り換える制御回路とを備える。
【００１２】
（３）第３の発明（請求項９に対応）に係る半導体集積回路は、互いに並行するように配置された複数の信号線パターンと、複数の信号線パターンと並行し且つ当該複数の信号線パターンの一部または全部を挟むように配置された複数の電源線パターンと、複数の信号線パターン毎に設けられ、対応する信号線パターンに第１電圧または第１電圧と異なる第２電圧を選択的に印加する複数の切換回路と、すべての信号線パターンで少なくとも１回は隣接する信号線パターン間および隣接する信号線パターン・電源線パターン間の電位差が生じるように切換回路の選択電圧を順次切り換える制御回路とを備える。
【発明の効果】
【００１３】
第１〜第３の発明では、各信号線パターンへの印加電圧を第１電圧と第２電圧とで切り換える切換回路を当該信号線パターン毎に設け、さらに、隣接信号線パターン間（第１、第３の発明では隣接信号線パターン間および隣接信号線パターン・電源線パターン間）で少なくとも１回は電位差が発生するするように切換回路の選択電圧を順次切り換える制御回路を設けた。これにより、ビット線が互いに交差するように形成されている場合や、ビット線と電源線とが並行して配置されている場合でも、半導体集積回路の絶縁不良を検出することができる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１５】
第１実施形態
第１の発明に係る半導体集積回路の実施形態について、この発明を半導体記憶装置に設けられたメモリアレイの絶縁不良検査に使用する場合を例に採り、図１〜図３を用いて説明する。
【００１６】
図１は、この実施形態に係る半導体集積回路１００の要部構成を示す概念図である。
【００１７】
図１に示したように、この実施形態の半導体集積回路１００は、ビット線ＢＬ０〜ＢＬ３と、メモリセルＭＣ００〜ＭＣ３２と、電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１と、切換回路１１０〜１１３と、制御回路１２０と、周辺回路１３０とを備えている。
【００１８】
ビット線ＢＬ０〜ＢＬ３（本発明の信号線パターンに相当）は、通常のメモリアレイのビット線と同様、データ書き込み／読み出しに使用される。図１に示されたように、ビット線ＢＬ０〜ＢＬ３は、互いに並行して配置されている。さらに、ビット線ＢＬ０，ＢＬ１は、２カ所で互いに交差している。これにより、ビット線ＢＬ０上のメモリセルＭＣ００，ＭＣ０１，ＭＣ０２のうち、ＭＣ００，ＭＣ０２はビット線群の１行目に配置され、且つ、ＭＣ０１は２行目に配置されている。一方、ビット線ＢＬ１上のメモリセルＭＣ１０，ＭＣ１１，ＭＣ１２のうち、ＭＣ１０，ＭＣ１２は２行目に配置され且つＭＣ１１は１行目に配置されている。同様にして、ビット線ＢＬ２，ＢＬ３は、２カ所で互いに交差している。
【００１９】
メモリセルＭＣ００〜ＭＣ３２は、通常のＤＲＡＭ等のメモリセルであるため、詳細な説明を省略する。
【００２０】
電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１は、ビット線ＢＬ０〜ＢＬ３と並行して配置されている。電源線ＶＤＤ０には、第１電圧（例えば９ボルトの電源電圧）ＶＤＤが供給される。一方、電源線ＧＮＤ０，ＧＮＤ１（すなわちグランド線）には、第２電圧（接地電位すなわち０ボルト）が供給される。図１に示したように、グランド線ＧＮＤ０は、メモリセルアレイの１行目に隣接させて配置されており、したがって１本目のビット線ＢＬ０のメモリセルＭＣ００，ＭＣ０２および２本目のビット線ＢＬ１のメモリセルＭＣ１１に近接している。同様に、グランド線ＧＮＤ１は、メモリセルアレイの４行目に隣接させて配置されており、したがって４本目のビット線ＢＬ３のメモリセルＭＣ３０，ＭＣ３２および３本目のビット線ＢＬ２のメモリセルＭＣ２１に近接している。一方、電源線ＶＤＤ０は、メモリセルアレイの２行目と３行目との間に配置されており、したがって、メモリセルＭＣ１０，ＭＣ０１，ＭＣ１２およびメモリセルＭＣ２０，ＭＣ３１，ＭＣ２２に近接している。
【００２１】
切換回路１１０〜１１３は、ビット線ＢＬ０〜ＢＬ３に対応して設けられている。そして、切換回路１１０〜１１３は、対応するビット線ＢＬ０〜ＢＬ３に、第１電圧ＶＤＤまたは第２電圧ＧＮＤを選択的に印加する。ここで、第２電圧用の入力端子は、通常動作用のグランド線に接続されている。
【００２２】
制御回路１２０は、すべてのビット線ＢＬ０〜ＢＬ３のすべての領域で、少なくとも１回は、隣接するメモリセル間およびメモリセル・電源線間の電位差が生じるように、切換回路１１０〜１１３の選択電圧を順次切り換える。制御回路１２０の動作の詳細については、後述する。
【００２３】
周辺回路１３０は、同じ半導体集積回路１００内に形成された他の集積回路ブロックである。周辺回路１３０は、メモリセルアレイの動作に寄与する回路である必要はなく、メモリセルアレイ以外の回路であれば何でもよい。周辺回路１３０は、集積回路１００の電源パッド（図示せず）から通常動作用の電源電圧ＶＤＤを入力し、切換回路１１０〜１１３に供給する。すなわち、本実施形態では、通常動作用の電源パッドから供給された電源電圧ＶＤＤが、絶縁不良試験に使用される。
【００２４】
次に、図１に示した半導体集積回路１００の動作について、図２および図３を用いて説明する。
（１）電源の投入
集積回路１００に電源が投入されると、周辺回路１３０から切換回路１１０〜１１３に、電源電圧ＶＤＤが供給されるようになる。
【００２５】
（２）試験１
試験モードが開始されると、まず、制御回路１２０が、奇数行の切換回路１１０，１１２に電源電圧ＶＤＤを選択させ、且つ、偶数行の切換回路１１１，１１３に接地電位ＧＮＤを選択させる（図２（Ａ）参照）。これにより、図２（Ａ）の点線で示した領域Ｐ１０１〜Ｐ１１２では、隣接するメモリセル間およびメモリセル・電源線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００２６】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ１０１〜Ｐ１１２のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、メモリセルアレイの絶縁不良が検出される。電流の検出は、図示しない電流検出手段によって行われる。
【００２７】
（３）試験２
次に、制御回路１２０が、切換回路１１０，１１２に接地電位ＧＮＤを選択させ、且つ、切換回路１１１，１１３に電源電圧ＶＤＤを選択させる（図２（Ｂ）参照）。これにより、図２（Ｂ）の点線で示した領域Ｐ２０１〜Ｐ２１２では、隣接するビット線間およびビット線・電源線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００２８】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ２０１〜Ｐ２１２のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、メモリセルアレイの、隣接するビット線間およびビット線・電源線間の絶縁不良が検出される。
【００２９】
図３は、上述の試験１、２で絶縁不良検出できる領域を一覧に付した概念図である。図３において、丸数字の１は試験１で絶縁不良を検出できるビット線要素を示しており、また、丸数字の２は試験２で絶縁不良を検出できるビット線要素を示している。図３から解るように、この実施形態によれば、すべてのビット線ＢＬ０〜ＢＬ３のすべての領域で、少なくとも１回は、絶縁不良を試験することができる。
【００３０】
この実施形態では、試験用の電源電圧ＶＤＤおよび接地電位を、通常動作用の電源パッドから供給することとしたので、パッド数の増加や回路の増大を招くことが無く、したがって、半導体集積回路１００の小面積化を図る上で有効である。
【００３１】
なお、この実施形態では、第１の発明をメモリセルアレイに適用した場合を例に採ったが、メモリセルが接続されていない通常の信号線群にも第１の発明を適用することができる。
【００３２】
第２実施形態
第１の発明に係る半導体集積回路の他の実施形態について、この発明を半導体記憶装置に設けられたメモリアレイの絶縁不良検査に使用する場合を例に採り、図４および図５を用いて説明する。
【００３３】
図４は、この実施形態に係る半導体集積回路４００の要部構成を示す概念図である。図４において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
【００３４】
切換回路４１０〜４１３は、ビット線ＢＬ０〜ＢＬ３に対応して設けられている。そして、切換回路４１０〜４１３は、対応するビット線ＢＬ０〜ＢＬ３に、通常動作用の電源電圧ＶＤＤcore、試験動作用の電源電圧ＶＤＤarray （第１電圧）または接地電位ＧＮＤ（第２電圧）を選択的に印加する。すなわち、接地電位ＧＮＤは、通常動作／試験動作に拘わらず、同じ電源パッド（図示せず）から供給される。
【００３５】
電源パッド４２１は、周辺回路１３０に、通常動作用の電源電位ＶＤＤcoreを供給するためのパッドである。また、電源パッド４２２は、切換回路４１０〜４１３に試験動作用の電源電位ＶＤＤarray を供給するためのパッドである。上述の第１実施形態と同様、周辺回路１３０に供給された電源電圧（この実施形態では通常動作用の電源電圧ＶＤＤcore）は、当該周辺回路１３０から切換回路４１０〜４１３に印加される。
【００３６】
次に、図４に示した半導体集積回路４００の動作について、図５を用いて説明する。
（１）電源の投入
集積回路４００に電源が投入されると、周辺回路１３０から切換回路４１０〜４１３に、電源電圧ＶＤＤcoreが供給されるようになる。
【００３７】
（２）通常動作
通常動作では、制御回路１２０は、切換回路４１０〜４１３に、周辺回路１３０から供給された電源電圧ＶＤＤcoreを選択させる。また、図示しない手段により、電源線ＶＤＤ０にも、電源線ＶＤＤcoreが供給される。これにより、ビット線ＢＬ０〜ＢＬ３や、メモリセルＭＣ００〜ＭＣ３２、電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１等のメモリセルアレイ部は、周知の通常動作を行う。
【００３８】
（３）試験１
試験モードでは、まず、制御回路１２０が、電源線ＶＤＤ０に、ＶＤＤarray を印加する。さらに、奇数行の切換回路４１０，４１２に電源パッド４２２の電圧ＶＤＤarray を選択させ、且つ、偶数行の切換回路４１１，４１３に接地電位ＧＮＤを選択させる（図５（Ａ）参照）。これにより、図５（Ａ）の点線Ｐ３０１〜Ｐ３１２で示した領域では、隣接するメモリセル間およびメモリセル・電源線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００３９】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ３０１〜Ｐ３１２のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、メモリセルアレイの絶縁不良が検出される。電流の検出は、図示しない電流検出手段によって行われる。
【００４０】
（４）試験２
次に、制御回路１２０が、切換回路４１０，４１２に接地電位ＧＮＤを選択させ、且つ、切換回路４１１，４１３に電圧ＶＤＤarray を選択させる（図５（Ｂ）参照）。これにより、図５（Ｂ）の点線Ｐ４０１〜Ｐ４１２で示した領域では、隣接するメモリセル間およびメモリセル・電源線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００４１】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ４０１〜Ｐ４１２のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、メモリセルアレイの絶縁不良が検出される。
【００４２】
このようにして、この実施形態によれば、ビット線ＢＬ０〜ＢＬ３および電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１で挟まれたすべての領域で、少なくとも１回は、絶縁不良を試験することができる。
【００４３】
この実施形態では、試験用の電源電圧ＶＤＤarray を、試験動作専用の電源パッド４２２から供給することとした。これにより、絶縁不良試験の際に、ビット線ＢＬ０〜ＢＬ３間および電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１に流れる電流のみを検出することが可能となり、したがって、絶縁不良試験の精度や信頼性を向上させることができる。
【００４４】
なお、この実施形態では、第１の発明をメモリセルアレイに適用した場合を例に採ったが、メモリセルが接続されていない通常の信号線群にも第１の発明を適用することができる。
【００４５】
第３実施形態
次に、第２の発明に係る半導体集積回路の実施形態について、この発明を半導体記憶装置に設けられたメモリアレイの絶縁不良試験に使用する場合を例に採り、図６および図７を用いて説明する。
【００４６】
図６は、この実施形態に係る半導体集積回路６００の要部構成を示す概念図である。図６において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
【００４７】
この実施形態は、電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１がビット線ＢＬ０〜ＢＬ３に隣接して設けられていない点で、上述の第１実施形態と異なる。
【００４８】
次に、図６に示した半導体集積回路６００の動作について、図７を用いて説明する。
（１）電源の投入
集積回路６００に電源が投入されると、周辺回路１３０から、切換回路１１０〜１１３に電源電圧ＶＤＤが印加される。
【００４９】
（２）試験１
試験モードが開始されると、まず、制御回路１２０が、奇数行の切換回路１１０，１１２に電源電圧ＶＤＤを選択させ、且つ、偶数行の切換回路１１１，１１３に接地電位ＧＮＤを選択させる（図７（Ａ）参照）。これにより、図７（Ａ）の点線で示した領域Ｐ５０１〜Ｐ５０８では、隣接するメモリセル間の電位差が発生する。これに対して、他の領域（すなわち、メモリセルＭＣ０１，ＭＣ２１で挟まれた領域）では、電位差が発生しない。
【００５０】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ５０１〜Ｐ５０８のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、メモリセルアレイの絶縁不良が検出される。電流の検出は、図示しない電流検出手段によって行われる。
【００５１】
（３）試験２
次に、制御回路１２０が、最初の２個の切換回路１１０，１１１に電源電圧ＶＤＤを選択させ、且つ、他の２個の切換回路１１２，１１３に接地電位ＧＮＤを選択させる（図７（Ｂ）参照）。これにより、図７（Ｂ）の点線で示した領域Ｐ６０１〜Ｐ６０３では、隣接するビット線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００５２】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ６０１に絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、メモリセルアレイの絶縁不良が検出される。
【００５３】
このようにして、この実施形態によれば、ビット線ＢＬ０〜ＢＬ３で挟まれたすべての領域で、少なくとも１回は、絶縁不良を試験することができる。
【００５４】
この実施形態では、上述の第１実施形態と同様の理由により、パッド数の増加や回路の増大を招くことが無く、したがって、半導体集積回路６００の小面積化を図ることができる。但し、上述の第２実施形態と同様にして、絶縁不良試験専用の電源パッドを設けることとしてもよい。
【００５５】
なお、この実施形態では、第２の発明をメモリセルアレイに適用した場合を例に採ったが、メモリセルが接続されていない通常の信号線群にも第２の発明を適用することができる。
【００５６】
第４実施形態
次に、第３の発明に係る半導体集積回路の実施形態について、この発明を信号線群に適用する場合を例に採り、図８および図９を用いて説明する。
【００５７】
図８は、この実施形態に係る半導体集積回路８００の要部構成を示す概念図である。図８において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
【００５８】
図８に示したように、信号線ＳＬ０〜ＳＬ３は、互いに並行して配置されている。
【００５９】
グランド線ＧＮＤ０は、信号線ＳＬ０に隣接させて配置されてる。また、グランド線ＧＮＤ１は、信号線ＳＬ３に隣接させて配置されている。一方、電源線ＶＤＤ０は、信号線ＳＬ１，ＳＬ２の間に配置されている。
【００６０】
次に、図８に示した半導体集積回路８００の動作について、図９を用いて説明する。
（１）電源の投入
集積回路８００に電源が投入されると、周辺回路１３０から、切換回路１１０〜１１３に電源電圧ＶＤＤが印加される。
【００６１】
（２）試験１
試験モードが開始されると、まず、制御回路１２０が、奇数行の切換回路１１０，１１２に電源電圧ＶＤＤを選択させ、且つ、偶数行の切換回路１１１，１１３に接地電位ＧＮＤを選択させる（図９（Ａ）参照）。これにより、 図９（Ａ）に点線で示した領域Ｐ７０１〜Ｐ７０４では、隣接する信号線間および信号線・電源線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００６２】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ７０１〜Ｐ７０４のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、信号線群の絶縁不良が検出される。電流の検出は、図示しない電流検出手段によって行われる。
【００６３】
（３）試験２
次に、制御回路１２０が、切換回路１１０，１１２に接地電位ＧＮＤを選択させ、且つ、切換回路１１１，１１３に電源電圧ＶＤＤを選択させる（図９（Ｂ）参照）。これにより、 図９（Ｂ）の点線で示した領域Ｐ８０１〜Ｐ８０４では、隣接する信号線間および信号線・電源線間の電位差が発生する。これに対して、他の領域では、電位差が発生しない。
【００６４】
制御回路１２０は、この状態を所定時間継続する。これにより、領域Ｐ８０１〜Ｐ８０４のいずれかに絶縁不良が存在する場合、電気的なストレスによって当該領域に電流が流れるようになる。これにより、信号線群の絶縁不良が検出される。
【００６５】
このようにして、この実施形態によれば、信号線ＳＬ０〜ＳＬ３および電源線ＶＤＤ０，ＧＮＤ０，ＧＮＤ１で挟まれたすべての領域で、少なくとも１回は、絶縁不良を試験することができる。
【００６６】
この実施形態では、上述の第１実施形態と同様の理由により、パッド数の増加や回路の増大を招くことが無く、したがって、半導体集積回路８００の小面積化を図ることができる。但し、上述の第２実施形態と同様にして、絶縁不良試験専用の電源パッドを設けることとしてもよい。
【００６７】
なお、この実施形態では、第３の発明を通常の信号線群に適用した場合を例に採ったが、第１〜第３実施形態と同様のメモリセルアレイにも第３の発明を適用することができる。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態に係る半導体集積回路の構成を概略的に示す回路図である。
【図２】第１実施形態に係る半導体集積回路の動作を説明するための概念図である。
【図３】第１実施形態に係る半導体集積回路の動作を説明するための概念図である。
【図４】第２実施形態に係る半導体集積回路の構成を概略的に示す回路図である。
【図５】第２実施形態に係る半導体集積回路の動作を説明するための概念図である。
【図６】第３実施形態に係る半導体集積回路の構成を概略的に示す回路図である。
【図７】第３実施形態に係る半導体集積回路の動作を説明するための概念図である。
【図８】第４実施形態に係る半導体集積回路の構成を概略的に示す回路図である。
【図９】第４実施形態に係る半導体集積回路の動作を説明するための概念図である。
【図１０】従来の半導体集積回路の構成を概略的に示す回路図である。
【図１１】従来の半導体集積回路の構成および動作を概略的に示す回路図である。
【図１２】従来の半導体集積回路の構成および動作を概略的に示す回路図である。
【図１３】従来の半導体集積回路の構成および動作を概略的に示す回路図である。
【符号の説明】
【００６９】
１００，４００，６００，８００  半導体集積回路
１１０〜１１３，４１０〜４１３  切換回路
１２０  制御回路
１３０  周辺回路
４２１，４２２  電源パッド
ＢＬ０〜ＢＬ３  ビット線
ＳＬ０〜ＳＬ３  信号線
ＭＣ００〜ＭＣ３２  メモリセル
ＶＤＤ０，ＧＮＤ０，ＧＮＤ１  電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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