(57)【要約】【課題】  製造工程の短縮が可能なＢｉＣＭＯＳ型半導体装置の製造方法を提供する。【解決手段】  エピタキシャル層１２を形成したシリコン基板１１表面に、素子分離領域１５で分離されたバイポーラ／ＭＯＳトランジスタとなる領域を形成し、シリコン基板１１表面に絶縁膜４１を形成する工程と、エミッタ及びソース／ドレイン用の開口４２を形成する工程と、これらのトランジスタ領域にポリシリコン膜を形成し、ｎ型のＰを導入する工程と、絶縁膜４１の開口４２及びその周辺部にあるポリシリコン膜にｎ型のＡｓを選択的に導入する工程と、絶縁膜４１上のポリシリコン膜を残してエミッタ電極５１、開口４２のポリシリコン膜を残してソース／ドレイン電極５２及びゲート電極５３を形成する工程と、半導体基板１１を熱処理して、ｎ型不純物をベース領域２３及びウェル領域３３に拡散させて、エミッタ領域２５及びソース／ドレイン領域３２を形成する工程とを有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１導電型のコレクタ領域と前記第１導電型とは逆の第２導電型のウェル領域とが素子分離領域で分離され、且つ前記コレクタ領域に第２導電型のベース領域が形成された半導体基板表面に絶縁膜を形成する工程と、
前記ベース領域表面の前記絶縁膜部分に第１の開口を形成し、前記ウェル領域表面の前記絶縁膜部分に互いに離間した第２の開口を形成する工程と、
前記第１及び第２の開口内、並びに前記絶縁膜上にポリシリコン膜を形成し、前記ポリシリコン膜中に第１導電型の第１の不純物を導入する工程と、
前記第１及び第２の開口内の前記ポリシリコン膜中に選択的に第１導電型の第２の不純物を導入する工程と、
前記第１の開口内の前記ポリシリコン膜を残し、他の前記ポリシリコン膜及び前記絶縁膜を選択的に除去してエミッタ電極を形成し、前記第２の開口内の前記ポリシリコン膜を残し、他の前記ポリシリコン膜及び前記絶縁膜を選択的に除去してソース又はドレイン電極を形成し、且つ前記第２の開口間に前記第２の開口と離間して前記絶縁膜及び前記ポリシリコン膜を残し、他の前記絶縁膜及び前記ポリシリコン膜を除去してゲート電極を形成する工程と、
前記半導体基板を熱処理して、前記エミッタ電極を形成する前記ポリシリコン膜中の前記第１導電型の不純物を前記ベース領域に拡散させて第１導電型のエミッタ領域を形成し、前記ソース又はドレイン電極を形成する前記ポリシリコン膜中の前記第１導電型の不純物を前記ウェル領域に拡散させて第１導電型のソース又はドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の不純物はリン、前記第２の不純物はヒ素であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２の不純物は、リンまたはヒ素であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２の不純物の導入は、イオン注入で行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１導電型はｎ型、第２導電型はｐ型であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）型の半導体装置に適用して好適な製造方法に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタとＭＯＳトランジスタを同一基板上に形成した、いわゆるＢｉＣＭＯＳ型半導体装置は、バイポーラトランジスタの高速性と、ＭＯＳトランジスタの低消費電力性という特徴を生かして、様々な電気製品に使用されつつある。このＢｉＣＭＯＳ型半導体装置は、バイポーラトランジスタの製造工程とＭＯＳトランジスタの製造工程とを足し合わせて製造するために、製造工程が長くなる。
【０００３】
例えば、ｐ型のシリコン基板の表面に、ｎ型のエピタキシャル層を形成して、そのｎ型のエピタキシャル層に縦型のｎｐｎバイポーラトランジスタとｎＭＯＳトランジスタとを形成する半導体装置の製造工程では、ゲート酸化膜形成後、ポリシリコン膜にｎ型の不純物を導入しＭＯＳトランジスタのゲート電極とし、その後、ソース領域とドレイン領域をｎ型の不純物のイオン注入で形成し、その後、別のポリシリコン膜にｎ型の不純物を導入し、熱拡散させて、バイポーラトランジスタのエミッタ領域を形成し、この別のポリシリコン膜をエミッタ電極としている（例えば、特許文献１参照。）。
【０００４】
この提案においては、ｎｐｎバイポーラトランジスタのエミッタ領域／エミッタ電極及び、ｎＭＯＳトランジスタのゲート電極、ソース／ドレイン領域は、それぞれ別々の形成工程を経て形成されている。すなわち、これらの工程において、ポリシリコン膜形成工程が２回、イオン注入工程が３回必要であり、製造工程が長いという問題があった。
【特許文献１】特開２００３−２３４４２３号公報（第１０〜１１頁、図５〜図７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、製造工程の短縮が可能なＢｉＣＭＯＳ型半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、第１導電型のコレクタ領域と前記第１導電型とは逆の第２導電型のウェル領域とが素子分離領域で分離され、且つ前記コレクタ領域に第２導電型のベース領域が形成された半導体基板表面に絶縁膜を形成する工程と、前記ベース領域表面の前記絶縁膜部分に第１の開口を形成し、前記ウェル領域表面の前記絶縁膜部分に互いに離間した第２の開口を形成する工程と、前記第１及び第２の開口内、並びに前記絶縁膜上にポリシリコン膜を形成し、前記ポリシリコン膜中に第１導電型の第１の不純物を導入する工程と、前記第１及び第２の開口内の前記ポリシリコン膜中に選択的に第１導電型の第２の不純物を導入する工程と、前記第１の開口内の前記ポリシリコン膜を残し、他の前記ポリシリコン膜及び前記絶縁膜を選択的に除去してエミッタ電極を形成し、前記第２の開口内の前記ポリシリコン膜を残し、他の前記ポリシリコン膜及び前記絶縁膜を選択的に除去してソース又はドレイン電極を形成し、且つ前記第２の開口間に前記第２の開口と離間して前記絶縁膜及び前記ポリシリコン膜を残し、他の前記絶縁膜及び前記ポリシリコン膜を除去してゲート電極を形成する工程と、前記半導体基板を熱処理して、前記エミッタ電極を形成する前記ポリシリコン膜中の前記第１導電型の不純物を前記ベース領域に拡散させて第１導電型のエミッタ領域を形成し、前記ソース又はドレイン電極を形成する前記ポリシリコン膜中の前記第１導電型の不純物を前記ウェル領域に拡散させて第１導電型のソース又はドレイン領域を形成する工程とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、製造工程の短縮が可能なＢｉＣＭＯＳ型半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例】
【０００９】
本発明の実施例に係る半導体装置の製造方法について、図１乃至図３を参照しながら説明する。
【００１０】
図１は、本発明の半導体装置の製造方法を工程順に説明するための図で、図１（ａ）〜図１（ｃ）は模式的な断面図である。図２は、本発明の図１（ｃ）に続く半導体装置の製造方法を、工程順に説明するための図で、図２（ａ）〜図２（ｃ）は模式的な断面図である。図３は、本発明の図２（ｃ）に続く半導体装置の製造方法を、工程順に説明するための図で、図３（ａ）、図３（ｂ）は模式的な断面図である。
【００１１】
まず、図１（ａ）に示すように、半導体基板であるシリコン基板１１の表面上の層構造は、周知の方法により形成される。すなわち、第１導電型であるｐ型のシリコン基板１１の表面上に、ｎｐｎバイポーラトランジスタ（以下、ｎｐｎトランジスタという）を形成する領域に第２導電型であるｎ型の不純物を固相拡散あるいはイオン注入し、ｎＭＯＳトランジスタを形成する領域にｎ型の不純物をイオン注入して、前者にｎ＋型のコレクタ埋め込み層２１、後者にｎ＋型の基板分離層３１を形成する。
【００１２】
その後、このシリコン基板１１上にｎ型シリコンのエピタキシャル層１２を０．５〜２．０μｍ程度形成し、次に、熱酸化あるいはリセスした後にＣＶＤ膜を形成することによって素子分離領域１５を形成する。素子分離領域１５形成時にできた表面の凹凸は平坦化しておく。なお、素子分離領域１５に隣接するｎ＋型コレクタ取り出し領域２４、ｐ＋型のベース領域２３、ｐ型のウェル領域３３はイオン注入法等で形成される。なお、シリコン基板１１とエピタキシャル層１２との境界を破線で示す。
【００１３】
次に、図１（ｂ）に示すように、ｎｐｎトランジスタ及びｎＭＯＳトランジスタに必要な層構造を形成したシリコン基板１１の表面上に、ゲート酸化膜となる絶縁膜４１を、例えば、１０〜５０ｎｍ形成する。
【００１４】
図１（ｃ）に示すように、フォトレジスト膜（図示略）を付けて、パターニング（図示略）して、エッチング加工し、ｎｐｎトランジスタのエミッタ領域にあたるベース領域２３表面、及びｎＭＯＳトランジスタのソース／ドレイン領域にあたるウェル領域３３表面の絶縁膜４１に、それぞれ第１及び第２の開口４２を形成する。その後、フォトレジスト膜を除去して、開口４２を有する絶縁膜４１が残される。
【００１５】
図２（ａ）に示すように、絶縁膜４１及び開口４２を覆うように多結晶シリコンからなるポリシリコン膜４３を、例えば、１００〜３００ｎｍ程度、ＣＶＤ法で形成する。
【００１６】
図２（ｂ）に示すように、このポリシリコン膜４３の抵抗を下げるため、及び、拡散源とするために、ポリシリコン膜４３の表面に、第１の不純物であるｎ型不純物、例えば、リン（Ｐ）をイオン注入６１する。
【００１７】
図２（ｃ）に示すように、ｎｐｎトランジスタのエミッタ領域、ｎＭＯＳトランジスタのソース／ドレイン領域に開口４７を有するようにパターニングしたフォトレジスト膜４６を形成する。フォトレジスト膜４６の開口４７は、シリコン基板１１の表面から見た場合、ポリシリコン膜４３の開口４２より外側に広がっている。つまり、平面図的には、開口４７の内側に開口４２がすっぽり収まる位置関係にある。その後、フォトレジスト膜４６及び開口４７のポリシリコン膜４３の表面に、ｎ型不純物、例えば、ヒ素（Ａｓ）をイオン注入６３する。その後、マスクとして使用したフォトレジスト膜４６を除去する。開口４７部のポリシリコン膜４３は、Ｐ及びＡｓがイオン注入された状態にある。
【００１８】
図３（ａ）に示すように、Ｐ及びＡｓをイオン注入したポリシリコン膜４３であるエミッタ電極５１、ソース／ドレイン電極５２及びＰをイオン注入したポリシリコン膜４３であるゲート電極５２を残すように、ポリシリコン膜４３の表面にフォトレジスト（図示略）でパターニングして、ポリシリコン膜４３の他の部分をエッチング除去する。
【００１９】
図３（ｂ）に示すように、パターニングされたエミッタ電極５１、ソース／ドレイン電極５２及びゲート電極５３等を含む表面に、例えば、ＣＶＤ酸化膜（図示略）を形成し、アニール処理を行う。このアニール処理により、ポリシリコン膜４３中にイオン注されていたＰ及びＡｓからなるｎ型不純物を固相拡散させ、ｎｐｎトランジスタのエミッタ領域２５をベース領域２３の中に形成し、また、ｎＭＯＳトランジスタのソース／ドレイン領域３２をウェル領域３３の中に、同時に形成する。
【００２０】
その結果、シリコン基板１１の表面に、素子分離領域１５でそれぞれ電気的に分離された、ｎ型のコレクタ領域２２、ｐ＋型のベース領域２３、ｎ＋型のエミッタ領域２５が図面上下方向に配列され、エミッタ領域２５に接して電気的接続が取れたエミッタ電極５１を有するｎｐｎバイポーラトランジスタ、及び、ｐ型のウェル領域３３の表面中央部にゲート酸化膜である絶縁膜４１を介して配置されたゲート電極５３、ゲート電極５３の図面左右両端側に形成されたｎ型のソース／ドレイン領域３２、ソース／ドレイン領域３２に接続したソース／ドレイン電極５２を有するｎＭＯＳトランジスタが形成される。この後は、周知の層間絶縁膜及びコンタクトプラグ形成工程等を経て、ＢｉＣＭＯＳ型の半導体装置が完成する。
【００２１】
上述したように、ＢｉＣＭＯＳ型半導体装置の製造工程において、ｎｐｎバイポーラトランジスタのエミッタ電極５１とｎＭＯＳトランジスタのソース／ドレイン電極５２及びゲート電極５３は、同一のポリシリコン膜４３を使用して、同時に形成可能である。同様に、ポリシリコン膜４３中にイオン注されていたＰ及びＡｓからなるｎ型不純物を固相拡散させることによって、ｎｐｎトランジスタのエミッタ領域２５、及びｎＭＯＳトランジスタのソース／ドレイン領域３２を同時に形成できる。
【００２２】
すなわち、ポリシリコン膜４３の形成工程は１回で済む。一方、ゲート電極５３形成のためのイオン注入は１回であるが、エミッタ領域２５及びソース／ドレイン領域３２を形成するためのイオン注入は更に１回追加した２回必要となる。従って、本実施例の半導体装置の製造工程においては、従来に比較して、ポリシリコン膜の形成工程及びイオン注入工程においてそれぞれ１回ずつの短縮が可能となる。これらの工程の短縮に伴い、フォトリソグラフィ工程等の削減が可能となり、一層の工程の短縮が実現できる。
【００２３】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００２４】
例えば、実施例では、エミッタ領域２５及びソース／ドレイン領域３２形成のために、１回目のイオン種をＰ、２回目のイオン種をＡｓとしたが、２回とも同種の元素、例えば、ＰあるいはＡｓであっても差し支えない。
【００２５】
また、実施例では、第１導電型をｐ型、第２導電型をｎ型とする例を示したが、第１導電型をｎ型、第２導電型をｐ型としても差し支えない。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例に係る半導体装置の製造方法を工程順に説明するための図で、図１（ａ）〜図１（ｃ）は模式的な断面図。
【図２】本発明の実施例に係る半導体装置の図１（ｃ）に続く半導体装置の製造方法を、工程順に説明するための図で、図２（ａ）〜図２（ｃ）は模式的な断面図。
【図３】本発明の実施例に係る半導体装置の図２（ｃ）に続く半導体装置の製造方法を、工程順に説明するための図で、図３（ａ）、図３（ｂ）は模式的な断面図である。
【符号の説明】
【００２７】
１１  シリコン基板
１２  エピタキシャル層
１５  素子分離領域
２１  コレクタ埋め込み層
２２  コレクタ領域
２３  ベース領域
２４  コレクタ取り出し領域
２５  エミッタ領域
３１  基板分離層
３２  ソース／ドレイン領域
３３  ウェル領域
４１  絶縁膜
４２、４７  開口
４３  ポリシリコン膜
４６  フォトレジスト膜
５１  エミッタ電極
５２  ソース／ドレイン電極
５３  ゲート電極
６１、６３  イオン注入
【図１】
2006147974.tif 000003
【図２】
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【図３】
2006147974.tif 000005