(57)【要約】    【課題】  発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、周辺回路が動作不能になってデッドロックになることを防止することができるＶＣＯを使用したＰＬＬ回路を得る。    【解決手段】  ＮＭＯＳトランジスタ２２から供給される電流をｉ１とした場合、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ２４に流れる電流が等しくなるよう制御されることから、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流すことができる電流の最大値はｉ１／２になるようにし、制御電圧Ｖｃｎｔとして０Ｖから電源電圧ＶＣＣまでの電圧が入力されると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流は、０から増加していきｉ１／２が電流制限値となるようにした。【選択図】  図２
2006191451.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器からローパスフィルタを介して入力された位相比較結果を示す制御電圧に応じた周波数の信号を生成して出力する電圧制御発振器を備えたＰＬＬ回路において、
上記電圧制御発振器は、
入力された制御信号に応じた周波数の信号を生成して出力する発振部と、
上記制御電圧に応じて、該発振部から出力される信号の周波数制御を行う発振周波数制御部と、
を備え、
前記発振周波数制御部は、前記制御電圧を電流に変換し該変換電流に応じた周波数の信号を生成するように前記制御信号を生成して前記発振部から出力される信号の周波数制御を行い、前記発振部から出力される信号の周波数が所定値以下になるように前記変換電流の電流値を制限することを特徴とするＰＬＬ回路。
【請求項２】
前記発振部は、遅延回路をなす複数のインバータ回路がリング状に接続されてなるリングオシレータで構成され、前記発振周波数制御部は、前記制御電圧を電流に変換し、該変換電流に応じた電源電流が前記発振部の各インバータ回路に供給されるように制御し、前記変換電流が所定値以下になるように制限して前記発振部から出力される信号の周波数が所定値以下になるようにすることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記発振部は、ＭＯＳトランジスタで形成されたソース結合型のマルチバイブレータからなることを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
前記ソース結合型のマルチバイブレータは、発振を行う１対のＭＯＳトランジスタのソース間に接続されたソース間容量を有し、該ソース間容量は、複数の容量が直列に接続して形成されることを特徴とする請求項３記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧電流変換器（以下、Ｖ−Ｉ変換器と呼ぶ）の変換可能な最大電流値がプロセス変動によって影響を受けにくい電圧制御発振器（以下、ＶＣＯと呼ぶ）を備えたＰＬＬ回路に関し、特に、高速発振を行うためにゲインが大きくとれないＶＣＯの発振回路であっても過度に電流が供給されることによって発振不能になることを防止でき、プロセス変動等によって周波数が高くなりすぎて、周辺回路が動作不能になってデッドロックになることを防止できるＰＬＬ回路に関する。
【背景技術】
【０００２】
図８は、従来のＰＬＬ回路の構成例を示したブロック図である。
図８のＰＬＬ回路１０１において、分周回路１０２はＰＬＬの逓倍設定を行うものであり、外部から入力された基準入力信号Ｓｒと、分周回路１０２で分周された帰還信号Ｓｆとの各位相を位相比較器１０３で比較し、比較された位相差分に応じたパルス信号Ｓｐをチャージポンプ回路１０４で生成して出力する。該パルス信号Ｓｐは、ローパスフィルタ１０５で平滑された後、制御電圧ＶｃｎｔとしてＶＣＯ１０６に出力される。ＶＣＯ１０６は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号Ｓｏを出力する。
【０００３】
図９は、図８のＰＬＬ回路におけるＶＣＯ１０６の回路例を示した図であり、出力振幅レベルが電源電圧幅である、カレントミラー回路を使用したリングオシレータで構成されている場合を示している。
図９において、ＶＣＯ１０６は、遅延回路をなす複数のインバータがリング状に接続されてなるリングオシレータで構成された発振部１１０と、入力された制御電圧Ｖｃｎｔに応じて、発振部１１０の各インバータに対する電源電流の供給制御を行うことにより、発振部１１０から出力される信号の周波数制御を行う発振周波数制御部１１１とで構成されている。
【０００４】
発振部１１０は、リングオシレータ１１２を構成する遅延回路として複数のインバータＩＮＶ１〜ＩＮＶｎ（ｎは、ｎ＞１の奇数）を使用している。また、発振部１１０は、対応するインバータＩＮＶ１〜ＩＮＶｎに対して、直流電源からの電流値を制御するＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１〜ＱＰｎ及び接地電圧へ流れる電流値を制御するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１〜ＱＮｎを備えている。
【０００５】
発振周波数制御部１１１は、入力された制御電圧Ｖｃｎｔを電流に変換するＶ−Ｉ変換器１１３、及び各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎとカレントミラー回路を形成するＰＭＯＳトランジスタ１１４，１１５を備えており、更に、発振周波数制御部１１１は、各ＮＭＯＳトランジスタＱＮ１〜ＱＮｎとカレントミラー回路を形成するＮＭＯＳトランジスタ１１６、及び所定の定電流の供給を行う定電流源１１７を備えている。制御電圧Ｖｃｎｔの電圧値に関わらず所定の定電流を供給する定電流源１１７からの定電流と、制御電圧Ｖｃｎｔの電圧値に応じた電流を流すＮＭＯＳトランジスタ１１８と抵抗１１９からなるＶ−Ｉ変換器１１３からの電流との合成電流に応じた電流が各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ，１１４，１１５にそれぞれ流れる。
【０００６】
更に、ＰＭＯＳトランジスタ１１５から流れた電流に応じた電流が、各ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ，１１６にそれぞれ流れる。
このようにして、各インバータＩＮＶ１〜ＩＮＶｎに流れる電流を制御することができ、Ｖ−Ｉ変換器１１３を制御する制御電圧Ｖｃｎｔによって各インバータＩＮＶ１〜ＩＮＶｎの遅延時間を制御することができる。このため、制御電圧Ｖｃｎｔによって、リングオシレータ１１２から出力される信号Ｓｏの周波数を変えることができる。
【０００７】
一方、発振部に通電される電流を制御するトランジスタのゲートに帰還回路を接続し、帰還回路により発振信号の直流成分の電圧に対応した電圧をトランジスタのゲートに印加するようにしたＶＣＯがあった（例えば、特許文献１参照。）。発振信号が減衰して直流成分の電圧が低下すると帰還回路がトランジスタのゲート電圧を低下させて通電電流が低下し発振出力レベルを増強させるようにしてＶＣＯの動作不安定を解消している。
【特許文献１】特開平１０−３２７０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図９のようなＶＣＯ１０６の回路構成では、抵抗１１９のばらつきやプロセスのばらつきにより、制御電圧Ｖｃｎｔに対する出力信号Ｓｏの周波数特性は図１０のようになる。図１０のように、高速性やワイドレンジの特性が要求されるＰＬＬ回路では、スロー（ｓｌｏｗ）ケースに比べファースト（ｆａｓｔ）ケースの周波数が高くなりすぎる。このため、ＶＣＯ１０６の入力に大きい電圧が入力されるとＰＬＬ回路１０１の出力周波数が高くなりすぎ、ＰＬＬ回路１０１の出力信号Ｓｏが入力されるカウンタ等のデジタル回路が動作不能になりデッドロックを起こしてしまうという問題があった。
【０００９】
また、高速化を図るために発振部が図６のようなソース結合で構成されたＶＣＯでは、２段のトランジスタで発振させているため、発振部のゲインを大きくすることができなかった。高速化を図るためにスローケースで発振部に供給する電流を増加すると、図１１で示すように、ファーストケースで発振部に供給する電流がスローケースより増加することでゲイン不足でＶＣＯが発振できなくなるという問題が発生していた。
【００１０】
また、ＶＣＯの動作不安定を解消するため、発振部に通電される電流を制御するトランジスタのゲートに帰還回路を接続し、帰還回路により発振信号の直流成分の電圧に対応した電圧をトランジスタのゲートに印加するようにした回路では、発振部の出力を帰還回路に入力させるため、出力につく寄生容量が増加するため、高周波発振に適さないという問題があり、また、出力波形がなまるためノイズに対しても弱くなるという問題があった。更に、発振部の電流源におけるトランジスタのゲートがバイアス制御回路からと帰還回路からの２つの信号によって制御されておりノイズの影響を受けやすくジッタ増大の恐れがあった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、制御電圧Ｖｃｎｔを電流に変換するＶ−Ｉ変換器の出力電流量の最大値にリミッタを設け、高速発振のためゲインが大きくとれない発振回路であっても設定周波数を大きく超えるような過度な電流が発振部に供給されることを回避することができ発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、ＰＬＬ回路の出力信号が入力される周辺回路が動作不能になってデッドロックになることを防止することができるＶＣＯを使用したＰＬＬ回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係るＰＬＬ回路は、入力信号と出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器からローパスフィルタを介して入力された位相比較結果を示す制御電圧に応じた周波数の信号を生成して出力する電圧制御発振器を備えたＰＬＬ回路において、
上記電圧制御発振器は、
入力された制御信号に応じた周波数の信号を生成して出力する発振部と、
上記制御電圧に応じて、該発振部から出力される信号の周波数制御を行う発振周波数制御部と、
を備え、
前記発振周波数制御部は、前記制御電圧を電流に変換し該変換電流に応じた周波数の信号を生成するように前記制御信号を生成して前記発振部から出力される信号の周波数制御を行い、前記発振部から出力される信号の周波数が所定値以下になるように前記変換電流の電流値を制限するものである。
【００１３】
具体的には、前記発振部は、遅延回路をなす複数のインバータ回路がリング状に接続されてなるリングオシレータで構成され、前記発振周波数制御部は、前記制御電圧を電流に変換し、該変換電流に応じた電源電流が前記発振部の各インバータ回路に供給されるように制御し、前記変換電流が所定値以下になるように制限して前記発振部から出力される信号の周波数が所定値以下になるようにするようにした。
【００１４】
また、前記発振部は、ＭＯＳトランジスタで形成されたソース結合型のマルチバイブレータからなるようにしてもよい。
【００１５】
この場合、前記ソース結合型のマルチバイブレータは、発振を行う１対のＭＯＳトランジスタのソース間に接続されたソース間容量を有し、該ソース間容量は、複数の容量が直列に接続して形成されるようにした。
【発明の効果】
【００１６】
本発明のＰＬＬ回路によれば、前記制御電圧を電流に変換し該変換電流に応じた周波数の信号を生成するように前記制御信号を生成して前記発振部から出力される信号の周波数制御を行い、前記発振部から出力される信号の周波数が所定値以下になるように前記変換電流の電流値を制限するようにした。このことから、制御電圧Ｖｃｎｔを電流に変換するＶ−Ｉ変換器の出力電流量の最大値にリミッタを設け、高速発振のためゲインが大きくとれない発振回路であっても設定周波数を大きく超えるような過度な電流が発振部に供給されることを回避することができ発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、ＰＬＬ回路の出力信号が入力される周辺回路が動作不能になってデッドロックになることを防止することができる。
【００１７】
また、前記発振部は、ＭＯＳトランジスタで形成されたソース結合型のマルチバイブレータからなる場合、発振を行う１対のＭＯＳトランジスタのソース間に接続されたソース間容量を、複数の容量が直列に接続して形成するようにした。このことから、各容量を形成する際のプロセス制御を容易に行うことができ、プロセス変動等による発振周波数のばらつきを低減させることができ、安定して高速発振させることができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＰＬＬ回路の構成例を示した図である。
図１のＰＬＬ回路１において、分周回路２はＰＬＬの逓倍設定を行うものであり、外部から入力された基準入力信号Ｓｒと、分周回路２で分周された帰還信号Ｓｆとの各位相を位相比較器３で比較し、比較された位相差分に応じたパルス信号Ｓｐをチャージポンプ回路４で生成して出力する。該パルス信号Ｓｐは、ローパスフィルタ５でリプルが除去されて平滑された後、制御電圧ＶｃｎｔとしてＶＣＯ６に出力される。ＶＣＯ６は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号Ｓｏを生成して出力する。
【００１９】
図２は、図１のＶＣＯ６の回路例を示した図であり、出力振幅レベルが電源電圧幅である、カレントミラー回路を使用したリングオシレータで構成されている場合を示しており、図３は、図２の発振部１０の回路例を示した図である。
図２において、ＶＣＯ６は、遅延回路をなす複数のインバータがリング状に接続されてなるリングオシレータで構成された発振部１０と、入力された制御電圧Ｖｃｎｔに応じて、発振部１０の各インバータに対する電源電流の供給制御を行うことにより、発振部１０から出力される信号の周波数制御を行う発振周波数制御部１１とで構成されている。発振部１０は、発振周波数制御部１１から入力された制御信号によって前記各インバータに供給される電源電流に応じた周波数の出力信号を生成して出力する。
【００２０】
発振部１０は、図３で示すように、リングオシレータ１２を構成する遅延回路として複数のインバータＩＮＶ１〜ＩＮＶｎ（ｎは、ｎ＞１の奇数）を使用している。また、発振部１０は、対応するインバータＩＮＶ１〜ＩＮＶｎに対して、直流電源からの電流値を制御するＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及び接地電圧へ流れる電流値を制御するＮＭＯＳトランジスタＱＮ１〜ＱＮｎを備えている。
発振部１０において、インバータＩＮＶ１〜ＩＮＶｎはリング状に接続され、インバータＩＮＶｎの出力端がＶＣＯ６の出力端をなしている。電源電圧ＶＣＣとインバータＩＮＶ１〜ＩＮＶｎとの間には対応するＰＭＯＳトランジスタＱＰ１〜ＱＰｎが接続されている。更にインバータＩＮＶ１〜ＩＮＶｎと接地電圧との間には対応するＮＭＯＳトランジスタＱＮ１〜ＱＮｎが接続されている。ＰＭＯＳトランジスタＱＰ１〜ＱＰｎの各ゲートには、発振周波数制御部１１からの制御信号ＰＣがそれぞれ入力され、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎの各ゲートには、発振周波数制御部１１からの制御信号ＮＣがそれぞれ入力されている。
【００２１】
一方、発振周波数制御部１１は、ＮＭＯＳトランジスタ２１〜２９、ＰＭＯＳトランジスタ３１〜３６、定電流源４１，４２及び抵抗４３で構成されており、ＮＭＯＳトランジスタ２１及び２２、ＮＭＯＳトランジスタ２５及び２６並びにＮＭＯＳトランジスタ２８及び２９はそれぞれカレントミラー回路を形成している。また、ＮＭＯＳトランジスタ２３及び２４は差動対をなし、ＰＭＯＳトランジスタ３１，３３，３５はカレントミラー回路を形成し、ＰＭＯＳトランジスタ３２及び３４はカレントミラー回路を形成している。電源電圧ＶＣＣと接地電圧との間に定電流源４１とＮＭＯＳトランジスタ２１が直列に接続され、ＮＭＯＳトランジスタ２１及び２２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタ２１のドレインに接続されている。ＮＭＯＳトランジスタ２３及び２４の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタ２２が接続されている。
【００２２】
ＮＭＯＳトランジスタ２３のゲートには、制御電圧Ｖｃｎｔが入力され、電源電圧ＶＣＣとＮＭＯＳトランジスタ２３のドレインとの間にはＰＭＯＳトランジスタ３１が接続されている。ＰＭＯＳトランジスタ３１，３３，３５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ３１のドレインに接続されている。電源電圧ＶＣＣとＮＭＯＳトランジスタ２４のドレインとの間にはＰＭＯＳトランジスタ３２が接続され、ＰＭＯＳトランジスタ３２及び３４の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ３２のドレインに接続されている。電源電圧ＶＣＣと接地電圧との間には、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ２５が直列に接続されると共に、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ２６が直列に接続されている。ＮＭＯＳトランジスタ２５及び２６の各ゲートは接続され、該接続部はＮＭＯＳトランジスタ２５のドレインに接続されている。
【００２３】
また、電源電圧ＶＣＣと接地電圧との間には、抵抗４３とＮＭＯＳトランジスタ２７が直列に接続され、ＮＭＯＳトランジスタ２７のゲートは、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ２６との接続部に接続されている。抵抗４３とＮＭＯＳトランジスタ２７との接続部は、ＮＭＯＳトランジスタ２４のゲートに接続されている。また、電源電圧ＶＣＣと接地電圧との間には、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ２８が直列に接続されると共に、ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ２９が直列に接続されている。定電流源４２は、ＰＭＯＳトランジスタ３５に並列に接続されている。
ＮＭＯＳトランジスタ２８及び２９の各ゲートは接続され、該接続部は、ＮＭＯＳトランジスタ２８のドレインに接続され、該接続部から制御信号ＮＣが出力される。ＰＭＯＳトランジスタ３６において、ゲートはドレインに接続され、該接続部から制御信号ＰＣが出力される。
【００２４】
このような構成において、発振周波数制御部１１は、定電流源４１からの定電流をＮＭＯＳトランジスタ２１及び２２のカレントミラー回路で折り返して差動対をなすＮＭＯＳトランジスタ２３及び２４にそれぞれ供給することから、定電流源４１及びＮＭＯＳトランジスタ２１，２２が差動増幅器のバイアス電流源をなしている。制御電圧Ｖｃｎｔを差動増幅器の一方の入力端をなすＮＭＯＳトランジスタ２３のゲートに入力し、差動増幅器の他方の入力端をなすＮＭＯＳトランジスタ２４のゲートには、制御電圧Ｖｃｎｔと等しくなるよう負帰還がかけられている。制御電圧Ｖｃｎｔに応じた電流をＰＭＯＳトランジスタ３１及び３２からそれぞれ取り出し、ＰＭＯＳトランジスタ３３及び３４から出力される電流が等しくなるようＮＭＯＳトランジスタ２７を介して負帰還がかけられる。
【００２５】
ＮＭＯＳトランジスタ２２から供給される電流をｉ１とすると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ２４に流れる電流が等しくなるよう制御されることから、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流すことができる電流の最大値はｉ１／２となる。従って、制御電圧Ｖｃｎｔとして０Ｖから電源電圧ＶＣＣまでの電圧が入力されるとすると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流は、０から増加していきｉ１／２が電流制限値となる。なお、ＮＭＯＳトランジスタ２１〜２３、ＰＭＯＳトランジスタ３１及び定電流源４１はＶ−Ｉ変換器をなし、ＮＭＯＳトランジスタ２４〜２７、ＰＭＯＳトランジスタ３２〜３４及び抵抗４３は該Ｖ−Ｉ変換器の出力電流の最大値を制限する回路をなす。
【００２６】
ここで、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３５のトランジスタサイズが等しいとすると、制御電圧Ｖｃｎｔに応じてＰＭＯＳトランジスタ３５に流れる電流は、０からｉ１／２の範囲で変化する。定電流源４２は、制御電圧Ｖｃｎｔの電圧値に関係なく所定の定電流を発振部１０に供給し、ＰＬＬ回路１の自走周波数を決めている。定電流源４２から供給される電流をｉ２とすると、制御電圧Ｖｃｎｔに応じてＮＭＯＳトランジスタ２８に流れる電流は、ｉ２から｛ｉ２＋（ｉ１／２）｝まで変化する。このように、入力された制御電圧Ｖｃｎｔを変換した電流をカレントミラー回路で折り返し、後段の発振部１０に制御電圧ＰＣ及びＮＣとしてそれぞれ出力する。
【００２７】
図４は、図２のＮＭＯＳトランジスタ２３に流れる制御電圧Ｖｃｎｔを変換した電流ｉと制御電圧Ｖｃｎｔとの関係例を示した図であり、図５は、図２のＶＣＯ６における制御電圧Ｖｃｎｔと出力信号Ｓｏの周波数である出力周波数Ｆとの関係例を示した図である。図４及び５から分かるように、制御電圧Ｖｃｎｔが大きくなっても制御電圧Ｖｃｎｔを変換した電流ｉの最大値を制限することにより、高速発振のためゲインが大きくとれない発振回路であっても設定周波数を大きく超えるような過度な電流が発振部に供給されることを回避することができ発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて出力周波数Ｆが高くなりすぎることを防止できるため、出力信号Ｓｏが入力される周辺回路が動作不能になってデッドロックになることを防止することができる。
【００２８】
図６は、発振部１０の他の回路例を示した図であり、ソース結合型のマルチバイブレータからなる場合を示している。
図６において、発振部１０は、ＰＭＯＳトランジスタ５１，５２、ＮＭＯＳトランジスタ５３〜５７及びソース間容量５５で構成されている。電源電圧ＶＣＣと接地電圧との間には、ＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５３及び５６が直列に接続されると共に、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ５４及び５７が直列に接続されている。ＰＭＯＳトランジスタ５１及び５２の各ゲートには制御信号ＰＣがそれぞれ入力され、ＮＭＯＳトランジスタ５６及び５７の各ゲートには制御信号ＮＣがそれぞれ入力されている。
【００２９】
ＮＭＯＳトランジスタ５３のゲートは、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５４との接続部に接続され、該接続部から出力信号Ｓｏが出力される。また、ＮＭＯＳトランジスタ５４のゲートは、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５３との接続部に接続され、該接続部から出力信号Ｓｏの信号レベルを反転させた信号／Ｓｏを出力するようにしてもよい。ＮＭＯＳトランジスタ５３のソースとＮＭＯＳトランジスタ５４のソースとの間には、ソース間容量５５が接続されている。
【００３０】
このような構成において、高速化を図るために、発振部１０が図６のようなソース結合型で構成された場合、トランジスタ２段で発振させているため、発振部１０のゲインを大きくすることができない。高速化のため発振部１０に供給する電流を増加するとゲイン不足で発振できなくなることがあるが、変換可能な最大電流の制限値を発振周波数制御部１１で設定することができるため、従来のようにスローケースとファーストケースによる変換電流に差が発生した場合においても、過度に電流が流れることを回避することができ、ＶＣＯ６が発振不能になることを防止できる。
【００３１】
次に、図７は、ソース結合型のマルチバイブレータからなる発振部１０の他の回路例を示した図である。なお、図７では、図６と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図６との相違点のみ説明する。
図６の場合、数ＧＨｚという高速発振を実現させるためには、ソース間容量５５を例えば数十ｆＦという非常に小さい容量で構成する必要があるが、このような小さい容量値をプロセス制御することは困難であり、これにより設計値からのずれやばらつきが大きくなってしまい、出力周波数が設計値よりも大きくずれてしまうおそれがある。
【００３２】
そこで、図７における図６との相違点は、図６のソース間容量５５を２つの容量６０及び６１で形成したことにある。容量１つで形成した所望の設計値よりも、図７で示したように大きい容量を複数直列に接続させることにより、個々の容量はプロセス制御しやすくなるためずれを抑制することができ、安定して高速発振させることができる。なお、図７では、２つの容量６０及び６１を直列に接続した場合を例にして示したが、本発明はこれに限定するものではなく、前記したように複数の容量を直列に接続するようにすればよい。
【００３３】
このように、本第１の実施の形態におけるＰＬＬ回路は、ＮＭＯＳトランジスタ２２から供給される電流をｉ１とすると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ２４に流れる電流が等しくなるよう制御されることから、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流すことができる電流の最大値はｉ１／２になるようにし、制御電圧Ｖｃｎｔとして０Ｖから電源電圧ＶＣＣまでの電圧が入力されると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流は、０から増加していきｉ１／２が電流制限値となるようにした。このことから、制御電圧Ｖｃｎｔを電流に変換するＶ−Ｉ変換器の出力電流量の最大値にリミッタを設け、高速発振のためゲインが大きくとれない発振回路であっても設定周波数を大きく超えるような過度な電流が発振部に供給されることを回避することができ発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、ＰＬＬ回路の出力信号が入力される周辺回路が動作不能になってデッドロックになることを防止することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施の形態におけるＰＬＬ回路の構成例を示した図である。
【図２】図１のＶＣＯ６の回路例を示した図である。
【図３】図２の発振部１０の回路例を示した図である。
【図４】変換電流ｉと制御電圧Ｖｃｎｔとの関係例を示した図である。
【図５】制御電圧Ｖｃｎｔに対する出力信号Ｓｏの周波数特性例を示した図である。
【図６】発振部１０の他の回路例を示した図である。
【図７】発振部１０の他の回路例を示した図である。
【図８】従来のＰＬＬ回路の構成例を示したブロック図である。
【図９】図８のＶＣＯ１０６の回路例を示した図である。
【図１０】制御電圧Ｖｃｎｔに対する出力信号Ｓｏの周波数特性例を示した図である。
【図１１】制御電圧Ｖｃｎｔに対する出力信号Ｓｏの周波数特性の問題点を示した図である。
【符号の説明】
【００３５】
１  ＰＬＬ回路
２  分周回路
３  位相比較器
４  チャージポンプ回路
５  ローパスフィルタ
６  ＶＣＯ
１０  発振部
１１  発振周波数制御部
１２  リングオシレータ
ＩＮＶ１〜ＩＮＶｎ  インバータ
ＱＰ１〜ＱＰｎ  ＰＭＯＳトランジスタ
ＱＮ１〜ＱＮｎ  ＮＭＯＳトランジスタ
【図１】
2006191451.tif 000003
【図２】
2006191451.tif 000004
【図３】
2006191451.tif 000005
【図４】
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【図５】
2006191451.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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