(57)【要約】  【課題】メモリへの情報の書き込みと読み出しの間での追い越しを好適に抑制できる新規な構成を提供する。  【解決手段】フレームメモリからのデータ読み出し開始時における、書き込みのための水平同期信号ＩＨＳのカウント値によって追い越し発生を予測する。書き込みの開始及び終了位置がそれぞれの基準ラインであるときに、ＩＨＳのカウント値が上限ラインと下限ラインの範囲に含まれる場合に追い越しが発生する。書き込み開始ラインの、基準ラインからのずれを示す入力ＡＣＴ差分ライン情報と、書き込み終了ラインの、基準ラインからのずれを示す入力オフセットライン情報とにより補正された補正上限・下限ラインの範囲に、カウント値記憶部５０２から出力されるＩＨＳカウント値又はさらにオフセットを考慮した加算器５０３から出力されるＩＨＳカウント値が含まれるか否かを比較部（１）５０９、比較部（２）５１０及びＯＲ素子５１１により判定する。【選択図】図２
2006267662.tif 000002
【特許請求の範囲】
【請求項１】
一つの画面を形成するための画像信号を記憶できるメモリ部を複数有するメモリに対して画像信号の書き込み及び読み出しを行うためのメモリ制御装置であって、
第１の同期信号に同期して複数の画面を形成するための画像信号を各メモリ部に順次書き込み、前記第１の同期信号とは非同期の関係にある第２の同期信号に同期して画像信号を読み出すメモリ制御回路と、
所定のメモリ部に対する画像信号の書き込み開始位置及び書き込み終了位置の少なくともいずれかの、所定の位置からのずれ量を示す情報に基づいて、該所定のメモリ部もしくは他のメモリ部における画像信号の書き込みと読み出しとの間の追い越しの発生を予測する予測回路と、
を有しており、
前記メモリ制御回路は、いずれかの前記メモリ部において追い越しが発生することが予測された場合に、該追い越しの発生が予測された前記メモリ部から該追い越しの発生が予測されなかった場合であれば画像信号を読み出すべき期間に、該追い越しの発生が予測されたメモリ部以外のメモリ部から画像信号を読み出す制御を行うものであるメモリ制御装置。
【請求項２】
一つの画面を形成するための画像信号を記憶できるメモリ部を複数有するメモリに対して画像信号の書き込み及び読み出しを行うためのメモリ制御装置であって、
第１の同期信号に同期して複数の画面を形成するための画像信号を各メモリ部に順次書き込み、前記第１の同期信号とは非同期の関係にある第２の同期信号に同期して画像信号を読み出すメモリ制御回路と、
所定のメモリ部に対する画像信号の読み出し開始位置及び読み出し終了位置の少なくともいずれかの、所定の位置からのずれ量を示す情報に基づいて、該所定のメモリ部もしくは他のメモリ部における画像信号の書き込みと読み出しとの間の追い越しの発生を予測する予測回路と、
を有しており、
前記メモリ制御回路は、いずれかの前記メモリ部において追い越しが発生することが予測された場合に、該追い越しの発生が予測された前記メモリ部から該追い越しの発生が予測されなかった場合であれば画像信号を読み出すべき期間に、該追い越しの発生が予測されたメモリ部以外のメモリ部から画像信号を読み出す制御を行うものであるメモリ制御装置。
【請求項３】
一つの画面を形成するための画像信号を記憶できるメモリ部を複数有するメモリと、
該メモリに対して画像信号の書き込み及び読み出しを行うための請求項１もしくは２に記載のメモリ制御装置とを有する画像信号処理装置と、
該画像信号処理装置から出力される画像信号に基づいて画像の表示を行う表示部と、
を有する画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置及び画像表示装置に関する。
【背景技術】
【０００２】
特開２００１−１３９３４号公報（特許文献１）には、書き込みフレームの開始時の読み出しアドレス値に書き込みの１フレームの間に進む読み出しアドレス量を加算し、加算された値と書き込みの１フレームのアドレス量とを比較して追い越しの有無を判定し、追い越しありと判定された場合には記憶装置への書き込みを禁止する手段について記載されている。また、読み出しアドレスと書き込みアドレスの差分と予め設定されたアドレス差分値の許容値とから記憶装置のアドレス追い越し判定を行い、記憶装置の書き込み実行、または、停止を行う手段について記載されている。
【０００３】
また、特開２００１−８３９２８号公報（特許文献２）には、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の書き込みフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の書き込みフレームにおいてフレームメモリへの書き込みを中止する手段について記載されている。また、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の読み出しフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の読み出しフレームにおいて直前に読み出したメモリ領域と同じメモリ領域から１フレーム分のデータを読み出す手段について記載されている。また、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の読み出しフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の読み出しフレームにおいてデータを読み出すべき順序のメモリ領域より読み出し順序が１つ先のメモリ領域からデータを読み出す手段について記載されている。
【特許文献１】特開２００１−１３９３４号公報
【特許文献２】特開２００１−８３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本願に係る発明は、メモリへの情報の書き込み及び読み出しを行う構成において、書き込みと読み出しの間での追い越しを好適に抑制できる新規な構成を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明は、一つの画面を形成するための画像信号を記憶できるメモリ部を複数有するメモリに対して画像信号の書き込み及び読み出しを行うためのメモリ制御装置であって、第１の同期信号に同期して複数の画面を形成するための画像信号を各メモリ部に順次書き込み、前記第1の同期信号とは非同期の関係にある第二の同期信号に同期して画像信号を読
み出すメモリ制御回路と、所定のメモリ部に対する画像信号の書き込み開始位置及び書き込み終了位置の少なくともいずれかの、所定の位置からのずれ量を示す情報に基づいて、該所定のメモリ部もしくは他のメモリ部における画像信号の書き込みと読み出しとの間の追い越しの発生を予測する予測回路とを有しており、前記メモリ制御回路は、いずれかの前記メモリ部において追い越しが発生することが予測された場合に、該追い越しの発生が予測された前記メモリ部から該追い越しの発生が予測されなかった場合であれば画像信号を読み出すべき期間に、該追い越しの発生が予測されたメモリ部以外のメモリ部から画像
信号を読み出す制御を行うことを特徴とするメモリ制御装置である。
【０００６】
また、本発明は、一つの画面を形成するための画像信号を記憶できるメモリ部を複数有するメモリに対して画像信号の書き込み及び読み出しを行うためのメモリ制御装置であって、第１の同期信号に同期して複数の画面を形成するための画像信号を各メモリ部に順次書き込み、前記第1の同期信号とは非同期の関係にある第二の同期信号に同期して画像信
号を読み出すメモリ制御回路と、所定のメモリ部に対する画像信号の読み出し開始位置及び読み出し終了位置の少なくともいずれかの、所定の位置からのずれ量を示す情報に基づいて、該所定のメモリ部もしくは他のメモリ部における画像信号の書き込みと読み出しとの間の追い越しの発生を予測する予測回路とを有しており、前記メモリ制御回路は、いずれかの前記メモリ部において追い越しが発生することが予測された場合に、該追い越しの発生が予測された前記メモリ部から該追い越しの発生が予測されなかった場合であれば画像信号を読み出すべき期間に、該追い越しの発生が予測されたメモリ部以外のメモリ部から画像信号を読み出す制御を行うことを特徴とするメモリ制御装置である。
【０００７】
また、本発明は、一つの画面を形成するための画像信号を記憶できるメモリ部を複数有するメモリと、該メモリに対して画像信号の書き込み及び読み出しを行うための前記メモリ制御装置とを有する画像信号処理装置と、該画像信号処理装置から出力される画像信号に基づいて画像の表示を行う表示部と、を有する画像表示装置である。
【発明の効果】
【０００８】
本願発明によれば、メモリへの信号の書き込みと読み出しの追い越しを発生しにくくすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について説明する。
【００１０】
本発明の実施の形態について、メモリ制御装置の好適な例を、図１乃至図２を用いて以下に具体的に説明する。
【００１１】
図１は、本発明のメモリ制御装置を含む画像表示装置の構成を示すブロック図である。図１において、１は、入力された複数フレームの画像データを記憶することが可能なフレームメモリであり、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体メモリを用いて構成される。２は、ＣＰＵ７から設定される入力有効領域情報に従い、入力垂直同期信号（ＩＶＳ）及び入力水平同期信号（ＩＨＳ）から入力クロック信号（ＩＣＬＫ）に同期して入力される画像データの処理範囲を判定し、その範囲の画像データを入力処理データとして入力データ有効信号（ＥＮＢ）と共に出力クロック信号（ＯＣＬＫ）に同期して出力する入力信号処理部である。ここで入力信号処理部２は入力される画像データの解像度を低減する縮小処理部を備え、ＣＰＵ７から設定される縮小率情報に従い、入力される画像データに等倍処理或いは縮小処理を施して出力するものとする。３は、入力信号処理部２からＥＮＢ信号と共に出力される入力処理データを、ＩＶＳ信号とＩＨＳ信号とからフレームメモリ１への書き込み位置を判定して書き込みを行うメモリ制御部（メモリ制御回路に相当する。）である。フレームメモリ１へ書き込まれた入力処理データは、ＣＰＵ７から設定される表示領域情報と追い越し判定信号、出力データ要求信号（ＲＥＱ）、出力垂直同期信号（ＯＶＳ）、及び出力水平同期信号（ＯＨＳ）に従って読み出され、出力データ有効信号（ＡＣＴ）と共に出力クロック信号（ＯＣＬＫ）に同期して出力画像データとして出力される。４は、ＣＰＵ７から設定される表示領域情報とＯＶＳ信号及びＯＨＳ信号とから表示部８へ表示データを出力するタイミングを判定し、メモリ制御部３に対して表示データの出力を要求するＲＥＱ信号を出力し、メモリ制御部３からＡＣＴ信号と共に出力される出力画像データをＣＰＵ７から設定される表示領域情報に従うタイミン
グで表示部８へ出力する出力信号処理部である。ここで出力信号処理部４は入力される画像データの解像度を高める拡大処理部を備え、ＣＰＵ７から設定される拡大率情報に従い、メモリ制御部３から出力される画像データに等倍処理或いは拡大処理を施して出力するものとする。入力信号処理部２が備える縮小処理部、及び出力信号処理部４が備える拡大処理部での解像度変換手法としては、線形補間法や三次畳み込み内挿法といった一般的な手法が用いられる。８は、出力信号処理部４から出力される表示データを表示する表示部であり、ブラウン管や液晶パネル、ＰＤＰ（Plasma Display Panel）等を用いて構成される。６は、ＣＰＵ７から設定される出力タイミング情報に従い、表示部８へ表示を行うための出力垂直同期信号（ＯＶＳ）、出力水平同期信号（ＯＨＳ）、及び出力クロック信号（ＯＣＬＫ）の生成を行う出力同期信号生成部である。５は、入力画像データと共に入力される入力垂直同期信号（ＩＶＳ）と入力水平同期信号（ＩＨＳ）、出力同期信号生成部６にて生成される出力垂直同期信号（ＯＶＳ）と出力水平同期信号（ＯＨＳ）、更にＣＰＵ７から設定される入力領域情報と判定閾値情報とから、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生するかどうかを判定し、追い越し判定情報として出力する追い越し判定部（予測回路に相当する。）である。ここでは、入力信号処理部２、メモリ制御部３、出力信号処理部４、追い越し判定部５、出力同期信号生成部６及びＣＰＵ７によってメモリ制御装置が構成される。また、このメモリ制御装置及びフレームメモリ１により画像信号処理装置が構成される。
【００１２】
図２は、本例での追い越し判定部５の一構成例を示したものである。５０１は、ＩＨＳ信号の発生回数を計数して出力する水平同期信号カウント部である。水平同期信号カウント部５０１での計数値はＩＶＳ信号により“０”に初期化される。５０２は、水平同期信号カウント部５０１で計数された値をＯＶＳ信号のタイミングで保持して出力するカウント値記憶部である。５０３は、カウント値記憶部５０２から出力される値とＣＰＵ７から設定される判定閾値情報に含まれるオフセット情報とを加算して出力する加算器である。５０４は、ＣＰＵ７から設定される入力有効領域情報に含まれるＩＶＡＣＴ初期値情報とＩＶＡＣＴ情報との差分値から入力ＡＣＴ差分ライン情報を求める減算器である。５０５は、減算器５０４から出力される入力ＡＣＴ差分ライン情報とＣＰＵ７から設定される判定閾値情報に含まれる下限ライン情報との加算処理を行う加算器である。５０６は、ＣＰＵ７から設定される入力有効領域情報に含まれるＩＶＳＴＡＲＴ初期値情報とＩＶＳＴＡＲＴ情報との差分値から入力オフセットライン情報を求める減算器である。５０７は、ＣＰＵ７から設定される判定閾値情報に含まれる上限ライン情報に減算器５０６から出力される入力オフセットライン情報を加算して上限ライン情報を補正する加算器である。５０８は、加算器５０５から出力される値に減算器５０６から出力される入力オフセットライン情報を加算して下限ライン情報を補正する加算器である。５０９は、加算器５０７から出力される補正後の上限ライン情報及び加算器５０８から出力される補正後の下限ライン情報とカウント値記憶部５０２から出力される値との比較を行い、カウント値記憶部５０２から出力される値が加算器５０７から出力される補正後の上限ライン情報と加算器５０８から出力される補正後の下限ライン情報の範囲に含まれる場合には、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生すると判断して“１”を出力し、それ以外の場合には“０”を出力する比較部（１）である。５１０は、加算器５０７から出力される補正後の上限ライン情報及び加算器５０８から出力される補正後の下限ライン情報と加算器５０３から出力される値との比較を行い、加算器５０３から出力される値が加算器５０７から出力される補正後の上限ライン情報と加算器５０８から出力される補正後の下限ライン情報の範囲に含まれる場合には、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生すると判断して“１”を出力し、それ以外の場合には“０”を出力する比較部（２）である。５１１は、比較部（１）５０９からの出力と比較部（２）５１０からの出力の論理和を求めて出力するＯＲ素子であり、比較部（１）５０９と比較部（２）５１０の何れかにて、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生すると判断された場合には
“１”を出力し、それ以外の場合には“０”を出力する。本例に依れば、追い越しの発生する範囲を示す判定閾値情報は、ＣＰＵ７から設定される入力有効領域情報により補正されることとなり、入力される画像データの表示範囲を調整することで発生する追い越しを回避することができる。
【００１３】
図１に戻ると、追い越し判定部５ではフレームメモリ１から１フレーム分の画像データの読み出しを開始する時点においてフレームメモリ１から読み出される１フレーム分の画像データにて追い越しが発生するか否かの判断が行われ、その結果が追い越し判定情報として出力されることとなり、メモリ制御部３では、追い越し判定部５から出力される追い越し判定情報に従いフレームメモリ１から読み出すフレームを調整することで追い越しの発生が回避されることとなる。７は、図１に示した画像表示装置全体の制御を行うＣＰＵ（Central Processing Unit）である。
【００１４】
尚、本実施形態に係る画像表示装置については、実施例１において詳述している。
【００１５】
次に、本発明の実施の形態について、メモリ制御装置の好適な別の例を、図３乃至図４を用いて以下に具体的に説明する。
【００１６】
図３は、本発明のメモリ制御装置を含む画像表示装置の別の構成を示すブロック図である。図１で示した実施例１での画像表示装置のブロック図では追い越し判定部５へＣＰＵ７により設定される入力有効領域情報が入力されていたが、図３ではＣＰＵ７により設定される表示領域情報が入力される。それ以外の構成に関しては図１と同じとなる。
【００１７】
図４は、本例での追い越し判定部５の構成例を示したものである。本例において、５１２は、ＣＰＵ７により設定される表示領域情報に含まれるＯＶＳＴＡＲＴ初期値情報とＯＶＳＴＡＲＴ情報との差分値から出力オフセットライン情報を求める減算器である。５１３は、ＣＰＵ７により設定される判定閾値情報に含まれる上限ライン情報から減算器５１２から出力される出力オフセットライン情報を減算して上限ライン情報を補正する減算器で、５１４は、ＣＰＵ７により設定される判定閾値情報に含まれる下限ライン情報から減算器５１２から出力される出力オフセットライン情報を減算して下限ライン情報を補正する減算器である。５１５は、減算器５１３から出力される値とＣＰＵ７により設定される判定閾値情報に含まれるオフセット情報とを加算して出力する加算器で、５１６は、減算器５１４から出力される値とＣＰＵ７から設定される判定閾値情報に含まれるオフセット情報とを加算して出力する加算器である。５１７は、減算器５１４から出力される減算処理時の符号情報に従い、減算器５１３と減算器５１４とから出力される補正後の判定閾値情報と、加算器５１５と加算器５１６とから出力される補正後の判定閾値情報との何れかを選択して出力するセレクタである。セレクタ５１７では、減算器５１４にて減算処理した結果が正の値であれば、減算器５１３から出力される補正後の上限ライン情報を補正上限ライン情報として出力し、減算器５１４から出力される補正後の下限ライン情報を補正下限ライン情報として出力する。減算器５１４にて減算処理した結果が負の値であれば、加算器５１５から出力される補正後の上限ライン情報を補正上限ライン情報として出力し、加算器５１６から出力される補正後の下限ライン情報を補正下限ライン情報として出力する。比較部（１）５０９では、セレクタ５１７から出力される補正上限ライン情報及び補正下限ライン情報とカウント値記憶部５０２から出力される値との比較を行い、カウント値記憶部５０２から出力される値がセレクタ５１７から出力される補正上限ライン情報と補正下限ライン情報の範囲に含まれる場合には、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生すると判断して“１”を出力し、それ以外の場合には“０”を出力する。比較部（２）５１０では、セレクタ５１７から出力される補正上限ライン情報及び補正下限ライン情報と加算器５０３から出力される値との比較を行い、加算器５０３から出力される値がセレクタ５１７から出力される補正上限ライン
情報と補正下限ライン情報の範囲に含まれる場合には、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生すると判断して“１”を出力し、それ以外の場合には“０”を出力する。ＯＲ素子５１１では比較部（１）５０９と比較部（２）５１０の何れかにて、フレームメモリ１から読み出される１フレーム分の画像データにおいて追い越しが発生すると判断された場合には“１”を出力し、それ以外の場合には“０”を出力する。それ以外の構成に関しては図２で示した実施例１での追い越し判定部５の構成と同じものである。本例に依れば、追い越しの発生する範囲を示す判定閾値情報は、ＣＰＵ７から設定される表示領域情報により補正されることとなり、入力された画像データを表示部８へ表示する際の表示位置を調整することで発生する追い越しを回避することができる。
【００１８】
尚、本実施形態に係る画像表示装置については、実施例２において詳述している。
【００１９】
尚、図２で示した入力される画像データの表示範囲により追い越しの発生する範囲を補正する構成と、図４で示した入力された画像データを表示部８へ表示する際の表示位置により追い越しの発生する範囲を補正する構成とを組み合わせて追い越し判定部５を構成することも好適に採用できる。
【実施例】
【００２０】
以下、具体的な実施例を挙げて本発明を詳しく説明する。
【００２１】
（実施例１）
本実施例は、図１に示される画像表示装置の構成例及び図２に示される追い越し判定部５の構成例において、入力される画像データの表示範囲を変えることで発生する追い越しを回避する例である。
【００２２】
図１において、入力信号処理部２では入力される画像データに対し、ＣＰＵ７から設定される入力有効領域情報に従い画像表示装置内で処理する有効領域を判定し、有効領域の範囲内である入力画像データを入力処理データとしてＥＮＢ信号と共に出力する。ここで入力信号処理部２から出力される入力処理データとＥＮＢ信号は、ＯＣＬＫ信号に同期して出力される。また入力信号処理部２は、入力画像データの解像度を低減する縮小処理部を備え、ＣＰＵ７から設定される縮小率情報に従い、有効領域の範囲内である画像データに等倍処理或いは縮小処理を施して出力するものとする。
【００２３】
図５に、入力信号処理部２から入力された画像データの出力される様子を示す。図５−（Ａ）では、入力された画像データが入力信号処理部２にて等倍処理されて出力されるタイミングを示す。本例ではＩＶＳ信号及びＩＨＳ信号を負論理の信号、ＥＮＢ信号を正論理の信号として表現している。入力信号処理部２では、ＩＶＳ信号が出力された後ＩＶＳＴＡＲＴ期間経過した後のＩＨＳ信号の出力に同期してライン単位で入力される画像データのうち、ＩＨＳ信号からＩＨＳＴＡＲＴ期間経過後に入力される画像データのＩＨＡＣＴ期間での画像データをＩＶＡＣＴ期間に渡り入力処理データとしてＥＮＢ信号と共に出力する。ＩＶＳＴＡＲＴ，ＩＶＡＣＴ及びＩＨＳＴＡＲＴ，ＩＨＡＣＴの情報は、ＣＰＵ７から入力有効領域情報として入力信号処理部２に設定される。これにより、垂直方向に関してはＩＶＳ信号の出力後ＩＶＳＴＡＲＴ期間経過した後のＩＶＡＣＴ期間での画像データが入力信号処理部２から出力され、水平方向に関してはＩＨＳ信号の出力後ＩＨＳＴＡＲＴ期間経過した後のＩＨＡＣＴ期間での画像データが入力信号処理部２から出力されて、メモリ制御部３を介してフレームメモリ１へ書き込まれることとなる。このようにＩＶＳＴＡＲＴとＩＨＳＴＡＲＴ、及びＩＶＡＣＴとＩＨＡＣＴの値を調整することでフレームメモリ１へ取り込む領域を調整することができる。図５−（Ａ）の例では、ＩＶＳＴＡＲＴが３ライン目の入力画像データから有効領域での画像データとなるように設定され
、３ライン目の入力画像データが１ライン目の入力処理データとして入力信号処理部２から出力される様子を示している。図５−（Ｂ）では、入力された画像データが入力信号処理部２にて１／３倍に縮小処理されて出力されるタイミングを示す。入力信号処理部２において入力画像データを１／３倍に縮小処理して出力する場合、３ライン分の入力画像データから１ライン分の入力処理データを生成して出力することとなるため、ＥＮＢ信号はＩＨＳ信号が３回発行される毎に１回の割合で入力信号処理部２から出力されることとなる。即ち入力信号処理部２からは、３ライン目から５ライン目の入力画像データから１ライン目の入力処理データを生成して出力し、６ライン目から８ライン目の入力画像データから２ライン目の入力処理データを生成して出力する。このように入力信号処理部２では、ＣＰＵ７から設定される入力有効領域情報に応じて入力される画像データから入力処理データとして出力する有効領域を判定し、その範囲での入力画像データを等倍処理或いは縮小処理して出力することとなる。
【００２４】
図１に戻ると、出力信号処理部４では、出力同期信号生成部６にて生成される出力垂直同期信号（ＯＶＳ）、出力水平同期信号（ＯＨＳ）、出力クロック信号（ＯＣＬＫ）、及びＣＰＵ７から設定される表示領域情報から表示部８へ表示データを出力するタイミングを判定し、メモリ制御部３に対して出力データ要求信号（ＲＥＱ）を出力することでフレームメモリ１から表示データの読み出しを要求し、メモリ制御部３から出力されるフレームメモリ１からの読み出しデータ（出力画像データ）を、ＣＰＵ７から設定される表示領域情報のタイミングで表示部８へ出力する。ここで出力信号処理部４は、メモリ制御部３から出力される画像データの解像度を高める拡大処理部を備え、ＣＰＵ７から設定される拡大率情報に従い等倍処理或いは拡大処理を施して出力するものとする。
【００２５】
図６に、出力信号処理部４から表示データの出力される様子を示す。図６−（Ａ）では、メモリ制御部３から出力される画像データが出力信号処理部４にて等倍処理されて出力されるタイミングを示す。本例ではＯＶＳ信号及びＯＨＳ信号を負論理の信号、ＲＥＱ信号及びＡＣＴ信号を正論理の信号として表現している。出力信号処理部４では、ＯＶＳ信号が出力された後ＯＶＳＴＡＲＴ期間経過した後のＯＨＳ信号の出力に同期してライン単位で表示データを表示部８へ出力するものとし、そのためにメモリ制御部３へはＯＶＳＴＡＲＴ期間よりも１ＯＨＳ信号分早くＲＥＱ信号を出力してフレームメモリ１から出力画像データの読み出しを要求する。ここでＲＥＱ信号は、ＯＶＡＣＴ期間に渡り出力される。メモリ制御部３では、出力信号処理部４からＲＥＱ信号が出力されたことを検出するとフレームメモリ１からＯＨＡＣＴ分の画像データを読み出し、ＡＣＴ信号と共に出力信号処理部４へ出力する。出力信号処理部４では、メモリ制御部３から出力された画像データを、次のＯＨＳ信号の出力後にＣＰＵ７から設定される表示領域情報のタイミングで表示部８へ出力する。ＯＶＳＴＡＲＴ，ＯＶＡＣＴ及びＯＨＳＴＡＲＴ，ＯＨＡＣＴの情報は、ＣＰＵ７から表示領域情報として出力信号処理部４に設定される。これにより、垂直方向に関しては、ＯＶＳ信号の出力後ＯＶＳＴＡＲＴ期間経過した後から出力信号処理部４から出力される表示データが表示部８上に表示され、水平方向に関しては、ＯＨＳ信号の出力後ＯＨＳＴＡＲＴ期間経過した後から表示部８上に表示されることとなる。このようにＯＶＳＴＡＲＴとＯＨＳＴＡＲＴの値を調整することで表示部８での表示位置を調整することができる。図６−（Ｂ）では、メモリ制御部３から出力された画像データが出力信号処理部４にて３倍に拡大処理されて出力されるタイミングを示す。出力信号処理部４において画像データを３倍に拡大処理して出力する場合、１ライン分の画像データから３ライン分の出力データを生成して出力することとなる。そのため、出力信号処理部４からメモリ制御部３に対して出力されるＲＥＱ信号はＯＨＳ信号が３回発行される毎に１回の割合で出力されることとなる。このように出力信号処理部４では、ＣＰＵ７から設定される表示領域情報に応じてメモリ制御部３に対して画像データの出力を要求し、メモリ制御部３からＡＣＴ信号と共に出力される画像データに対して等倍処理或いは拡大処理して出力することとなる。
【００２６】
再び図１に戻ると、メモリ制御部３では、以上に説明したように入力信号処理部２から出力される入力画像データをフレームメモリ１へ書き込み、出力信号処理部４から出力されるＲＥＱ信号に応じてフレームメモリ１に書き込まれた画像データを読み出して出力する。これにより入力された画像データの出力同期信号生成部６にて生成された同期信号への同期化が行われる。ここで、画像データとともに入力される同期信号と出力同期信号生成部６にて生成される同期信号とは非同期であるため、フレームメモリ１から読み出した画像データにおいて追い越しという現象が発生する。
【００２７】
図７は、追い越しの発生する様子を示す図である。図７では、入力される画像のフレームレートはFiv[Hz]、出力される画像のフレームレートはFov[Hz]であり、Fiv＞Fovのときの様子を示す。入力画像として自動車が左から右へ移動する画像が（１）→（２）→（３）→（４）→（５）（図では丸囲み数字にて表記しているが、明細書中ではカッコ囲み数字にて表記する。以下同様）のようにフレーム単位で更新している場合、この画像は入力フレームレートFiv[Hz]に同期してフレームメモリにW0→W1→W2→W3→W4の期間に書き込
みが行われる。このときの書き込みアドレスの遷移は図７−（Ａ）の実線で表したノコギリ波のような繰り返し波形のように表現できる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2の期間に行われ
る。このときの読み出しアドレスの遷移は図７−（Ａ）の点線で表したノコギリ波のような繰り返し波形のように表現できる。この場合、追い越しは、書き込みアドレスと読み出しアドレスが交わる点（図中では追い越し点と示す。）で発生し、出力画像としては、1
フレーム読み出し中に、入力の更新に追い越され、上下異なるフレーム（上側が旧フレーム（２）、下側が新フレーム（３））で構成された画像になってしまう。これを防ぐには、フレームメモリを複数フレームに渡り画像データを記憶できるものとし、追い越しが起きる期間（R1）に追い越しの生じないフレームでの画像データを読み出すことで回避することができる。図７−（Ｂ）はフレームメモリが２フレームに渡り画像データを記憶できるものとし、追い越しが起きる期間（R1）に追い越しの生じないフレームでの画像データを読み出すことで追い越しの発生を回避する様子を示したものである。フレームメモリで記憶している２フレームの画像データをそれぞれＡ面とＢ面とすると、入力フレームレートFiv[Hz]に同期してW0→W1→W2→W3→W4の順に入力される画像は、フレームメモリのＡ
面とＢ面に交互に書き込みが行われる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2の期間にＡ面とＢ面から
交互に読み出しが行われる。ここでR１の期間において、順番通りフレームメモリのＡ面
からの画像を読み出すと、書き込みも同時にＡ面に対して行われるために追い越しが発生してしまうが、R１の期間に読み出す画像をフレームメモリのＡ面からではなく、先に読
み出しを行ったＢ面での画像を再度読み出すことで追い越しは回避される。図７−（Ｂ）では、フレームメモリが２フレームに渡り画像データを記憶できるケースでの追い越しの回避される様子を示したが、フレームメモリが３フレーム以上に渡り画像データを記憶できるようなケースでも、追い越しの生じないフレームでの画像データを読み出すことで同様に追い越しの発生を回避することが可能である。
【００２８】
次に、入力される画像データの表示範囲を変えることにより追い越しの発生するタイミングが変わる様子について、図８乃至図１１にて説明する。
【００２９】
図８は、入力される画像データが１０８０ラインの情報を有する画像データであり、表示部８では７２０ラインの情報を表示できるものとし、その時に追い越しの発生する様子を示したものであり、図８−（Ａ）は入力された画像データの先頭から７２０ラインまでの画像データを表示部８にて表示する場合の様子、図８−（Ｂ）は入力された画像データの３６１ラインから１０８０ラインまでの画像データを表示部８にて表示する場合の様子を示したものである。
【００３０】
図８−（Ａ）に示した例では、入力される画像データはＩＶＳ信号の周期で１０８０ライン分の画像データが入力され（点線）、そのうちの１ラインから７２０ラインまでの画像データがフレームメモリ１へ書き込まれる（太い実線）。フレームメモリ１へ書き込まれた画像データはＯＶＳ信号の周期で読み出され、表示部８にて表示されることとなる。ここで、フレームメモリ１から新たなフレームの画像データの読み出しを開始する際に、入力されるＩＨＳ信号のカウント値（点線）がＭ１となる時点Ｔ１においてそのままフレームメモリ１から画像データの読み出しを行うと、書き込みアドレスと読み出しアドレスが交差し、追い越しが発生することとなる。このようなケースでは、図９−（Ａ）に示すように、ＩＨＳ信号のカウント値がＭＸから“１０８０”となるまでの範囲でフレームメモリ１から新たなフレームの画像データの読み出しが開始された場合に追い越しが発生することとなる。ここで図９は、フレームメモリ１からの画像データの読み出し時に追い越しが発生するときの、入力される同期信号と出力同期信号生成部６にて生成される出力同期信号との関係を示したものであり、灰色に塗りつぶされた領域で出力同期信号が発生し、フレームメモリ１から画像データの読み出しが行われた場合に追い越しが発生する。
【００３１】
次に、ＣＰＵ７により入力有効領域情報に含まれるＩＶＳＴＡＲＴの値が“３６０”のオフセットを持った値として入力信号処理部２に設定された場合、図８−（Ｂ）に示すように、入力された画像データの３６１ラインから１０８０ラインまでの画像データがフレームメモリ１へ書き込まれ（灰色の太い実線）、フレームメモリ１へ書き込まれた画像データはＯＶＳ信号の周期で読み出されて、表示部８にて表示されることとなる。ここで、フレームメモリ１へ書き込まれる３６１ラインから１０８０ラインまでの画像データは、図８−（Ｂ）での灰色の太い実線で示したようにＩＨＳ信号のカウント値の“３６１”から“１０８０”までの期間で入力される。ところが、入力される画像データのライン番号をフレームメモリ１から読み出される画像データのライン番号との関係で見た場合、入力される３６１ライン目の画像データはフレームメモリ１からは１ライン目の画像データとして読み出され、入力される１０８０ライン目の画像データはフレームメモリ１からは７２０ライン目の画像データとして読み出されて表示部８上に表示されることとなる。即ち、フレームメモリ１へ入力される画像データとフレームメモリ１から読み出される画像データとの関係を見る場合、入力される画像データのライン番号をオフセット値分引いたライン番号で考えなければならない（黒色の太い実線）。ここでフレームメモリ１に対しては、３６１ラインから１０８０ラインまでの画像データを書き込むとしても、１ラインから１０８０ラインまでの画像データを書き込み、読み出す際に３６１ラインから１０８０ラインまでの画像データを読み出すとしても、図８−（Ｂ）に示したタイミングは同じとなる。ここでは、そのままフレームメモリ１から新たなフレームの画像データの読み出しを行うと追い越しが発生することとなる場合の、フレームメモリ１から新たなフレームの画像データの読み出しを開始する時点（追い越し予測点）Ｔ１での入力されるＩＨＳ信号のカウント値はＭ２となり、図８−（Ａ）で示したカウント値Ｍ１に対してＬ１ライン分（３６０ライン相当）ずれることとなる。このようなケースでは、図９−（Ｂ）に示すように、ＩＨＳ信号のカウント値がＭＹから“１０８０”となるまでの範囲と“１”からＭＺとなるまでの範囲でフレームメモリ１から新たなフレームの画像データの読み出しが開始された場合に追い越しが発生することとなる。ここで、図９−（Ａ）に示したＭＸから“１０８０”までのライン数と、図９−（Ｂ）に示したＭＹから“１０８０” までのラ
イン数と“１”からＭＺまでのライン数とを加算した値は同じとなる。（図９−（Ａ）に示したＭＸと図９−（Ｂ）に示したＭＹとの差分はオフセット値“３６０”と等しくなり、ＭＺの値も“３６０”となる。）即ち図９−（Ｂ）に示したケースでの追い越しの発生するＩＨＳ信号のカウント値は、図９−（Ａ）に示したケースでの追い越しの発生するＩＨＳ信号のカウント値にオフセット値分加算した値となる（“１０８０”を超えた値に関しては“１”に戻った値からとなる。）。図１０は、入力される画像データの取り込み開始ラインに応じて追い越しの発生するタイミングが変わる様子を示したものであり、灰色
に塗りつぶされた領域が追い越しの発生する範囲である。図１０から分かるように追い越しの発生するタイミングは、入力される画像データの取り込み開始ラインに応じてシフトすることとなる。以上、図８から図１０では、入力される画像データの取り込む開始ラインに応じて追い越しの発生するタイミングが変わる様子について説明を行った。図１１は、入力される画像データの取り込む範囲に応じて追い越しの発生するタイミングが変わる様子を示したものであり、図９−（Ａ）では、入力された画像データの先頭から７２０ラインまでの画像データを表示部８にて表示する場合での追い越しの発生する範囲を示したのに対し、図１１−（Ａ）では、入力された画像データの先頭からＭＸラインまでの画像データを表示部８にて表示する場合での追い越しの発生する範囲を示し、図１１−（Ｂ）では、図９−（Ｂ）と同様にＣＰＵ７により入力有効領域情報に含まれるＩＶＳＴＡＲＴの値が“３６０”のオフセットを持った値として入力信号処理部２に設定された場合での追い越しの発生する範囲を示したものである。入力される画像データの取り込む範囲は、ＣＰＵ７により設定される入力有効領域情報に含まれるＩＶＡＣＴの値を調整することで変えることが可能となる。入力される画像データの取り込む範囲を変えた場合、図９と図１１から分かるように、入力される画像データの取り込む範囲に従って、追い越しの発生する範囲が変わることとなる。即ち、図１１−（Ａ）に示すように、入力される画像データの取り込む終了ラインが７２０ラインからＭＸラインに変わったことにより、追い越しの発生する開始位置が変更されたライン数分ずれて、ＩＨＳ信号のカウント値が“７２０”から“１０８０”となるまでの範囲でフレームメモリ１から新たなフレームの画像データの読み出しが開始された場合に追い越しが発生することとなる。入力される画像データの取り込む開始ラインが変更された場合でも同様に、入力される画像データの取り込む終了ラインが変更されれば、図１１−（Ｂ）に示すように、追い越しの発生する開始位置が変更されたライン数分ずれたＭＷから“１０８０”となるまでの範囲と“１”からＭＺとなるまでの範囲でフレームメモリ１から新たなフレームの画像データの読み出しが開始された場合に追い越しが発生することとなる。
【００３２】
このように、入力される画像データの取り込み開始ライン及び取り込み範囲に応じて追い越しの発生するタイミングが変わってしまうため、追い越しを予測する場合、フレームメモリ１への書き込みと読み出しのタイミングを考慮する以外に、入力される画像データの取り込み開始ライン及び取り込み範囲も考慮しなければならない。
【００３３】
再び図１に戻ると、メモリ制御部３では、追い越し判定部５から出力される追い越し判定信号に従い、図７で説明したように、出力信号処理部４から出力されるＲＥＱ信号に対して追い越しの発生しないフレームでの画像データを選択してフレームメモリ１から読み出し、出力することとなる。追い越し判定部５では、入力画像データと共に入力される同期信号（ＩＶＳ，ＩＨＳ）と出力同期信号生成部６にて生成される同期信号（ＯＶＳ，ＯＨＳ）、及びＣＰＵから入力信号処理部２に設定される入力有効領域情報（ＩＶＳＴＡＲＴ，ＩＶＡＣＴ）から追い越しの発生を予測し、追い越し判定信号出力する。
【００３４】
次に、図２に示した本実施例での追い越し判定部５の構成例において、追い越しの発生が予測される様子について説明する。水平同期信号カウント部５０１では、入力されるＩＨＳ信号の発生回数を計数する。その計数値はＩＶＳ信号により“０”に初期化される。水平同期信号カウント部５０１にて計数されたＩＨＳ信号の発生回数は、カウント値記憶部５０２にてＯＶＳ信号の発生するタイミングで記憶され、カウント値記憶部５０２にて記憶された値は比較部（１）５０９及び加算器５０３に入力される。比較部（１）５０９及び比較部（２）５１０は、それぞれ“１０８０”を上限とする追い越しの発生範囲を検出するものと、“１”を起点とした追い越しの発生範囲を検出するものである。加算器５０３は、比較部（２）５１０において“１”を起点とした追い越しの発生範囲を検出する際に、“１０８０”を上限とする追い越しの発生範囲の検出とのつながりを保持するために、起点である“１”を“１０８１”と見なして処理するために“１０８０”の値をカウ
ント値記憶部５０２から出力される値に加算するものであり、カウント値記憶部５０２から出力される値に加算する値は、ＣＰＵ７により判定閾値情報に含まれるオフセット情報として設定されるものとする。判定閾値情報には更に、ＣＰＵ７により設定されるＩＶＳＴＡＲＴ初期値情報に対応する追い越しの発生する上限ライン情報（図９−（Ａ）での“１０８０”）と下限ライン情報（図９−（Ａ）でのＭＸ）が含まれ、上限ライン情報は加算器５０７にて減算器５０６から出力される入力オフセットライン情報との加算処理が行われ、下限ライン情報は加算器５０５にて減算器５０４から出力される入力ＡＣＴ差分ライン情報との加算処理が行われた後で加算器５０８にて減算器５０６から出力される入力オフセットライン情報との加算処理が行われる。ＣＰＵ７からは更に、入力有効領域情報として、入力される画像データの表示範囲を調整するためのＩＶＳＴＡＲＴ情報とＩＶＳＴＡＲＴ初期値情報、及びＩＶＡＣＴ情報とＩＶＡＣＴ初期値情報が設定され、減算器５０４では、ＩＶＡＣＴ情報とＩＶＡＣＴ初期値情報との差分値を求め、入力ＡＣＴ差分ライン情報として出力する。これにより加算器５０５から出力される値は、図１１で示したような入力される画像データの取り込む範囲が変更されたことによる追い越しの発生する範囲の変化に対応することが可能となる。減算器５０６では、ＩＶＳＴＡＲＴ情報とＩＶＳＴＡＲＴ初期値情報との差分値を求め、入力オフセットライン情報として出力する。これにより加算器５０７と加算器５０８から出力される値は、図１０で示したような入力される画像データの取り込む開始ラインが変更されたことによる追い越しの発生するタイミングの変化に対応することが可能となる。加算器５０７と加算器５０８から出力される補正後の上限ライン情報と補正後の下限ライン情報は比較部（１）５０９及び比較部（２）５１０に入力される。比較部（１）５０９では、カウント値記憶部５０２から出力される値が補正後の上限ライン情報と補正後の下限ライン情報の範囲内であるか否かの判定が行われ、比較部（２）５１０では、加算器５０３から出力される値が補正後の上限ライン情報と補正後の下限ライン情報の範囲内であるか否かの判定が行われ、何れかの値が補正後の上限ライン情報と補正後の下限ライン情報の範囲内である場合には、ＯＲ素子５０９から追い越し判定情報が出力される。
【００３５】
再び図１に戻ると、メモリ制御部３からは追い越しの発生しない画像データが出力され、出力信号処理部４では、出力同期信号生成部７にて生成された同期信号に同期してメモリ制御部３から出力された画像データを表示部８へ出力し、表示部８上にて表示されることとなる。
【００３６】
以上に説明したように、本構成例に依れば、入力される画像データの取り込み開始ライン（ＩＶＳＴＡＲＴ情報）と取り込み範囲（ＩＶＡＣＴ情報）とを基準となる初期値情報（ＩＶＳＴＡＲＴ初期値情報，ＩＶＡＣＴ初期値情報）と比較することでそれぞれのずれ量を求め、ずれ量に応じて追い越しの発生する範囲を調整することで追い越しを好適に抑制できる。ここで、フレームメモリ１へＩＶＳＴＡＲＴ情報とＩＶＡＣＴ情報とで指定される範囲での入力画像データを書き込むことで入力画像データの表示範囲を調整することができ、この場合、入力される画像データのフレームメモリ１への書き込み開始位置と書き込み終了位置がＩＶＳＴＡＲＴ情報とＩＶＡＣＴ情報とにより指定されることとなる。また、フレームメモリ１からＩＶＳＴＡＲＴ情報とＩＶＡＣＴ情報とで指定される範囲での入力画像データを読み出すことで入力画像データの表示範囲を調整することもでき、この場合、入力される画像データのフレームメモリ１への読み出し開始位置と読み出し終了位置がＩＶＳＴＡＲＴ情報とＩＶＡＣＴ情報とにより指定されることとなる。尚、ずれ量を示す情報としては、ずれ量を直接もしくは間接的に識別できる種々の情報を用いることができる。たとえば、比較対象となるアドレス間の差分値そのものを用いる構成も好適に採用できる。
【００３７】
（実施例２）
実施例１では、入力される画像データの取り込み開始ライン及び取り込み範囲によって
追い越しの発生するタイミングが変化する様子について説明を行い、更にフレームメモリへの書き込みと読み出しのタイミングを考慮する以外に、入力される画像データの取り込み開始ラインと取り込み範囲も考慮して追い越しの発生を予測することで追い越しを好適に抑制できる方法について説明を行った。
【００３８】
本実施例では、フレームメモリから読み出された画像データの表示部での表示位置によって追い越しの発生するタイミングが変化する様子について説明を行い、更にフレームメモリへの書き込みと読み出しのタイミングを考慮する以外に、フレームメモリから読み出された画像データの表示部での表示位置も考慮して追い越しの発生を予測することで追い越しを好適に抑制できる方法について説明を行う。
【００３９】
まず、フレームメモリから読み出された画像データの表示部での表示位置によって追い越しの発生するタイミングが変化する様子について、図１２乃至図１４に具体的な例を挙げて説明する。
【００４０】
図１２は、入力される画像データが１０８０ラインの情報を有する画像データであり、表示部８では１０８０ラインの情報を表示できるものとし、その時に追い越しの発生する様子を示したものであり、図１２−（Ａ）は入力された画像データが入力信号処理部２にて１／４倍に縮小処理されて２７０ラインの画像データとして出力され、入力信号処理部２から出力される２７０ラインの画像データを表示部８の１ラインから２７０ラインの範囲で表示する場合の様子、図１２−（Ｂ）は入力信号処理部２から出力される２７０ラインの画像データを表示部８の８１１ラインから１０８０ラインの範囲で表示する場合の様子を示したものである。入力信号処理部２にて１／４倍に縮小処理される場合、図５にて説明したように、入力信号処理部２では４ライン分の入力画像データから１ライン分の出力データを生成して出力することとなる。即ち、図１２−（Ａ）に示すように、ＩＶＳ信号の周期で入力される１０８０ライン分の画像データ（点線）が入力信号処理部２にて１／４倍に縮小処理され、２７０ライン分の画像データとしてフレームメモリ１へ書き込まれる（太い実線）。フレームメモリ１へ書き込まれた画像データはＯＶＳ信号の周期で１ラインから２７０ラインの期間で読み出され、表示部８にて表示されることとなる。ここで、フレームメモリ１から新たなフレームの画像データの読み出しを開始する際に、入力されるＩＨＳ信号のカウント値（点線）がＭ１となる時点Ｔ１においてそのままフレームメモリ１から画像データの読み出しを行うと、書き込みアドレスと読み出しアドレスが交差し、追い越しが発生することとなる。このようなケースでは、図１３−（Ａ）に示すように、ＩＨＳ信号のカウント値が“１”からＭＸとなるまでの範囲でフレームメモリ１から新たなフレームの画像データの読み出しが開始された場合に追い越しが発生することとなる。ここで図１３は、フレームメモリ１からの画像データの読み出し時に追い越しが発生するときの、入力される同期信号と出力同期信号生成部６にて生成される出力同期信号との関係を示したものであり、灰色に塗りつぶされた領域で出力同期信号が発生し、フレームメモリ１から画像データの読み出しが行われた場合に追い越しが発生する。
【００４１】
次に、ＣＰＵ７により表示領域情報として設定されるＯＶＳＴＡＲＴの値が“８１０”のオフセットを持った値として出力信号処理部４に設定された場合、図１２−（Ｂ）に示すように、入力信号処理部２からは８１１ラインから１０８０ラインまでの画像データが出力されてフレームメモリ１へ書き込まれることとなり（太い実線）、フレームメモリ１へ書き込まれた画像データはＯＶＳ信号の周期で８１１ラインから１０８０ラインの期間で読み出され、表示部８にて表示されることとなる。ここでは、そのままフレームメモリ１から新たなフレームの画像データの読み出しを行うと追い越しが発生することとなる場合の、フレームメモリ１から新たなフレームの画像データの読み出しを開始する際に追い越しの発生する時点（追い越し予測点）Ｔ１での入力されるＩＨＳ信号のカウント値はＭ２となり、図１２−（Ａ）で示したカウント値Ｍ１に対して（Ｌ２＋Ｌ３）ライン分（８
１０ライン相当）ずれることとなる。このようなケースでは、図１３−（Ｂ）に示すように、ＩＨＳ信号のカウント値がＭＹからＭＺとなるまでの範囲でフレームメモリ１から新たなフレームの画像データの読み出しが開始された場合に追い越しが発生することとなる。ここで、図１３−（Ａ）に示した“１”からＭＸまでのライン数と、図１３−（Ｂ）に示したＭＹからＭＺまでのライン数とは同じとなる。即ち図１３−（Ｂ）に示したケースでの追い越しの発生するＩＨＳ信号のカウント値は、図１３−（Ａ）に示したケースでの追い越しの発生するＩＨＳ信号のカウント値からオフセット値分減算した値となる。（“１”を割り込んだ値に関しては“１０８０”に戻った値からとなる。）図１４は、入力される画像データの取り込む領域に応じて追い越しの発生するタイミングが変わる様子を示したものであり、灰色に塗りつぶされた領域が追い越しの発生する範囲である。図１４から分かるように追い越しの発生するタイミングは、入力される画像データの表示部８での表示位置に応じてシフトすることとなる。このように、フレームメモリ１から読み出された画像データの表示部８での表示位置に応じて追い越しの発生するタイミングが変わってしまうため、追い越しを予測する場合、フレームメモリ１への書き込みと読み出しのタイミングを考慮する以外に、フレームメモリ１から読み出された画像データの表示部８での表示位置も考慮しなければならない。
【００４２】
図３に示される本実施例での画像表示装置の構成例、及び図４に示される本実施例での追い越し判定部５の構成例において、フレームメモリ１から読み出された画像データの表示部８での表示位置を変えることで発生する追い越しが回避される様子について説明する。
【００４３】
図３では、図１で示した実施例１での画像表示装置の構成例に対し、追い越し判定部５へはＣＰＵ７から設定される入力有効領域情報に代えて表示領域情報が入力され、追い越し判定部５では、入力画像データと共に入力される同期信号（ＩＶＳ，ＩＨＳ）と出力同期信号生成部６にて生成される同期信号（ＯＶＳ，ＯＨＳ）、及びＣＰＵから出力信号処理部４に設定される表示領域情報（ＯＶＳＴＡＲＴ）から追い越しの発生を予測し、追い越し判定信号を出力することとなる。それ以外の構成に関しては図１と同じとなる。
【００４４】
次に、図４に示した本実施例での追い越し判定部５の構成例において、追い越しの発生が予測される様子について説明する。図４において、水平同期信号カウント部５０１、カウント値記憶部５０２、及び加算器５０３は、図２に示した実施例１での追い越し判定部５の構成と同じものである。ＣＰＵ７により設定される判定閾値情報には、ＣＰＵ７により設定されるＯＶＳＴＡＲＴ初期値に対応する追い越しの発生する上限ライン情報（図１３−（Ａ）でのＭＸ）と下限ライン情報（図１３−（Ａ）での“１”）が含まれ、それぞれ減算器５１３と減算器５１４にて減算器５１２から出力される出力オフセットライン情報との減算処理が行われる。ＣＰＵ７からは更に表示領域情報として、フレームメモリから読み出された画像データの表示部での表示位置を調整するためのＯＶＳＴＡＲＴ情報とＯＶＳＴＡＲＴ初期値情報が設定され、減算器５１２では、ＯＶＳＴＡＲＴ情報とＯＶＳＴＡＲＴ初期値情報との差分値を求め、出力オフセットライン情報として出力する。これにより減算器５１３と減算器５１４から出力される、出力オフセットライン情報との減算処理が行われた補正後の上限ライン情報と補正後の下限ライン情報は、図１４で示したようなフレームメモリ１から読み出された画像データの表示部８での表示位置が変更されたことによる追い越しの発生するタイミングの変化に対応することが可能となる。減算器５１３から出力される補正後の上限ライン情報はセレクタ５１７と加算器５１５に入力され、加算器５１５では減算器５１３から出力される補正後の上限ライン情報とＣＰＵ７から設定される判定閾値情報に含まれるオフセット情報との加算処理が行われる。減算器５１４から出力される補正後の下限ライン情報はセレクタ５１７と加算器５１６に入力され、加算器５１６では減算器５１４から出力される補正後の下限ライン情報とＣＰＵ７から設定される判定閾値情報に含まれるオフセット情報との加算処理が行われる。加算器５１５
及び加算器５１６は、減算器５１４での減算処理により補正後の下限ライン情報が“０”又は負の値となった場合に、減算器５１３と減算器５１４から出力される補正後の上限ライン情報と下限ライン情報を“１”から“１０８０”までの値に修正するためのものである。減算器５１４からは減算処理の結果補正後の下限ライン情報が“０”又は負の値となったかどうかを示す符号情報が出力され、セレクタ５１７では、減算器５１４から出力される符号情報に従い、減算器５１３と減算器５１４から出力される補正後の上限ライン情報と下限ライン情報、或いは加算器５１５と加算器５１６から出力される修正後の上限ライン情報と下限ライン情報の何れかを選択して出力されることとなる。即ち、減算器５１４での減算処理により補正後の下限ライン情報が“０”又は負の値となった場合、加算器５１５と加算器５１６から出力される修正後の上限ライン情報と下限ライン情報をそれぞれ補正上限ライン情報と補正下限ライン情報として出力し、それ以外の場合には減算器５１３と減算器５１４から出力される補正後の上限ライン情報と下限ライン情報をそれぞれ補正上限ライン情報と補正下限ライン情報として出力する。比較部（１）５０９では、カウント値記憶部５０２から出力される値がセレクタ５１７から出力される補正上限ライン情報と補正下限ライン情報の範囲内であるか否かの判定が行われ、比較部（２）５１０では、加算器５０３から出力される値がセレクタ５１７から出力される補正上限ライン情報と補正下限ライン情報の範囲内であるか否かの判定が行われ、何れかの値が補正上限ライン情報と補正下限ライン情報の範囲内である場合には、ＯＲ素子５１１から追い越し判定情報が出力される。
【００４５】
図３に戻ると、メモリ制御部３では、追い越し判定部５から出力される追い越し判定信号に従い、図７で説明したように、出力信号処理部４から出力されるＲＥＱ信号に対して追い越しの発生しないフレームでの画像データを選択してフレームメモリ１から読み出して表示部８へ出力し、表示部８上にて表示されることとなる。
【００４６】
以上に説明したように、本構成例に依れば、フレームメモリ１から画像データを読み出す開始位置（ＯＶＳＴＡＲＴ情報）を基準となる初期値情報（ＯＶＳＴＡＲＴ初期値情報）と比較することでずれ量を求め、ずれ量に応じて追い越しの発生する範囲を調整することで追い越しを好適に抑制できる。尚、ずれ量を示す情報としては、比較対象となるアドレス間の差分値そのものを用いる構成も好適に採用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明のメモリ制御回路を含む画像表示装置の構成例を示すブロック図。
【図２】本発明のメモリ制御回路での追い越し判定部の構成例を示すブロック図。
【図３】本発明のメモリ制御回路を含む画像表示装置の別の構成例を示すブロック図。
【図４】本発明のメモリ制御回路での追い越し判定部の別の構成例を示すブロック図。
【図５】本発明の画像表示装置で、入力される画像データの処理される様子を示すタイミングチャート図。
【図６】本発明の画像表示装置で、出力される画像データの処理される様子を示すタイミングチャート図。
【図７】追い越しの発生と、追い越しの回避される様子を示す模式図。
【図８】入力される画像データの取り込み開始ラインにより追い越しの発生するタイミングの変わる様子を示す模式図。
【図９】入力される画像データの取り込み開始ラインにより追い越しの発生する範囲の変わる様子を示す模式図。
【図１０】入力される画像データの取り込み開始ラインにより追い越しの発生する範囲の変わる様子を示す別の模式図。
【図１１】入力される画像データの取り込み終了ラインにより追い越しの発生する範囲の変わる様子を示す模式図。
【図１２】表示位置により追い越しの発生するタイミングの変わる様子を示す模式図。
【図１３】表示位置により追い越しの発生する範囲の変わる様子を示す模式図。
【図１４】表示位置により追い越しの発生する範囲の変わる様子を示す別の模式図。
【符号の説明】
【００４８】
１    フレームメモリ
２    入力信号処理部
３    メモリ制御部
４    出力信号処理部
５    追い越し判定部
６    出力同期信号生成部
７    ＣＰＵ
８    表示部
５０１    水平同期信号カウント部
５０２    カウント値記憶部
５０３，５０５，５０７，５０８，５１５，５１６    加算器
５０４，５０６，５１２，５１３，５１４    減算器
５０９，５１０    比較部
５１１    ＯＲ素子
５１７    セレクタ
【図１】
2006267662.tif 000003
【図２】
2006267662.tif 000004
【図３】
2006267662.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図８】
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