(57)【要約】【課題】不揮発性の電荷トラッピングメモリデバイス、特にNROM(商標名)タイプのデバイスの耐久性および電荷保有特性を改善する必要性がある。【解決手段】この発明は、プログラミング／消去の状態を決定する方法および、電荷トラッピング半導体デバイスを動作させる方法に関する。プログラミングおよび消去の状態は、第１の正味の電荷分布の(プログラミング状態から消去状態に移行する時の)変化プロフィールが、実質的に第２の正味の電荷分布の(消去状態からプログラミング状態に移行する時の)変化プロフィールの反対となるように、決定される。【選択図】図２４
2006338863.tif 000002
【特許請求の範囲】
【請求項１】
電荷トラッピング層を備える不揮発性メモリを動作させるためのプログラミングおよび消去の状態の組みを決定する方法であり、
(a) プログラミングおよび消去の状態の組みを選択するステップと、
(b) プログラミング状態下でデバイスをプログラミングし、そして、電荷トラッピング層の第１の空間電荷分布を決定するステップと、
(c) 消去の状態下でデバイスを消去し、そして、電荷トラッピング層の第２の空間電荷分布を決定するステップと、
(d) 第１および第２の空間電荷分布間の差異から、第１の正味の電荷分布変化プロフィールを決定するステップと、
(e) プログラミング状態下でデバイスをプログラミングし、そして、電荷トラッピング層の第３の空間電荷分布を決定するステップと、
(f) 第２および第３の空間電荷分布間の差異から、第２の正味の電荷分布変化プロフィールを決定するステップと、
(g) 第２の正味の電荷分布変化プロフィールが、実質的に、第１の正味の電荷分布プロフィールの反対であるかをチェックするステップと、
(h) もしそうでないなら、ステップ(a)でのプログラミングおよび消去の状態を最適化し、そして、ステップ(b)からステップ(g)を反復するステップとを備えることを特徴とする方法。
【請求項２】
第１、第２および第３の空間電荷分布は、
(i) 変化するベースレベル電圧の電荷ポンピングカーブを決定し、
(j) 変化するトップレベル電圧の電荷ポンピングカーブを決定し、
(k) 電荷ポンピング電流Ｉcpの複数の値に対する電荷ポンピングカーブから空間電荷分布を再構築することにより、半導体デバイスの最大電荷ポンピング電流Ｉcpと、計算されたチャンネル長Ｌcalcとの間の関係を確立し、
(l) 対応する計算されたチャンネル長Ｌcalcが半導体デバイスの有効チャンネル長Ｌeffに実質的に等しくなる値を複数のＩcpの値から選択し、
(m) ステップ(l)で得たＩcpの値を用いて、電荷ポンピングカーブから空間電荷分布を再構築することにより、決定される請求項１記載の方法。
【請求項３】
電荷トラッピング層を備える不揮発性メモリデバイスを動作させる方法であり、
(a) 第１の電荷タイプのキャリアが電荷トラッピング層に注入され、第１の正味の電荷分布の変化プロフィールが得られるように、所定のプログラミング状態を適用して、不揮発性メモリデバイスをブログラミングするステップと、
(b) 第２の電荷タイプのキャリアが電荷トラッピング層に注入され、第２の正味の電荷分布の変化プロフィールが得られるように、所定の消去状態を適用して、不揮発性メモリデバイスを消去するステップとを備え、
第１の正味の電荷分布の変化プロフィールが実質的に、第２の正味の電荷分布の変化プロフィールの反対となるように、所定のプログラミングおよび消去の状態が選択されることを特徴とする方法。
【請求項４】
第１のタイプのキャリアは電子であり、第２の電子注入が抑制されるように、所定のプログラミング状態が選択される請求項３記載の不揮発性メモリデバイスを動作させる方法。
【請求項５】
第１のタイプのキャリアは正孔であり、第２の正孔注入が抑制されるように、所定のプログラミング状態が選択される請求項３記載の不揮発性メモリデバイスを動作させる方法。
【請求項６】
不揮発性メモリデバイスは、ソース、ドレインおよびチャンネルを有する基板を備え、前記基板は、ソースとドレインの間に、かつ、電荷トラッピング層の下に延在し、そして、第２の電子注入は、ドレインと基板との間の所定の電位差によって抑制される請求項４または５に記載の不揮発性メモリデバイスを動作させる方法。
【請求項７】
所定のプログラミングおよび消去の状態は、請求項１または２の方法によって決定される請求項３から６のいずれかに記載の方法。
【請求項８】
電荷トラッピング層を備える不揮発性メモリデバイスを動作させる方法であり、
(a) 第１の電荷タイプのキャリアが電荷トラッピング層に注入され、そして、電荷トラッピング層の状態が初期の空間電荷分布から第１の空間電荷分布に変化するように、所定のプログラミング状態を適用して、不揮発性メモリデバイスをブログラミングするステップと、
(b) 第２の電荷タイプのキャリアが電荷トラッピング層に注入され、そして、電荷トラッピング層の状態が初期の空間電荷分布から第２の空間電荷分布に変化するように、所定の消去状態を適用して、不揮発性メモリデバイスを消去するステップとを備え、
第２の正味の電荷分布の変化プロフィールが実質的に、初期の空間電荷分布に等しくなるように、所定のプログラミングおよび消去の状態が選択されることを特徴とする方法。
【請求項９】
第１のタイプのキャリアは電子であり、第２の電子注入が抑制されるように、所定のプログラミング状態が選択される請求項８記載の不揮発性メモリデバイスを動作させる方法。
【請求項１０】
第１のタイプのキャリアは正孔であり、第２の正孔注入が抑制されるように、所定のプログラミング状態が選択される請求項８記載の不揮発性メモリデバイスを動作させる方法。
【請求項１１】
不揮発性メモリデバイスは、ソース、ドレインおよびチャンネルを有する基板を備え、前記基板は、ソースとドレインの間に、かつ、電荷トラッピング層の下に延在し、そして、第２の電子注入は、ドレインと基板との間の所定の電位差によって抑制される請求項９または１０に記載の不揮発性メモリデバイスを動作させる方法。
【請求項１２】
ソース・基板の接合部が順方向にバイアスされる請求項１１記載の不揮発性メモリデバイスを動作させる方法。
【請求項１３】
所定のプログラミングおよび消去の状態は、請求項１または２の方法によって決定される請求項８から１２のいずれかに記載の方法。
【請求項１４】
電荷トラッピングメモリデバイスのマトリックスを備えるメモリ回路であり、各デバイスは、ソース、ドレインおよびチャンネルを有する基板を備え、前記チャンネルは、ソースとドレインの間に、かつ、電荷トラッピング層の下に延在し、前記回路は、プログラミングおよび消去の状態を、電荷トラッピングメモリデバイスの各々に適用するための周辺回路を更に備え、前記周辺回路は、第１のタイプのキャリアを用いて、電荷トラッピングメモリデバイスをプログラミングする時に、第１のタイプのキャリアの第２を抑制するための手段を備えることを特徴とするメモリ回路。
【請求項１５】
上記抑制手段は、プログラミング状態の印加時に、ソース・基板の接合部を順方向にバイアスする手段を備える請求項１４に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体の処理およびデバイス、特に不揮発性の電荷トラッピングメモリデバイスの分野にある。特にこの発明は、請求項１に基づき、プログラミング／消去の状態を決定するための方法、および請求項３から８に基づく、不揮発性電荷トラッピングメモリデバイスを動作させるための方法に関する。
【背景技術】
【０００２】
不揮発性のメモリ(NVM)は、メモリセルに１ビットが一旦、保存されると、このビットは、メモリセルがもはや給電されない時でも、保有されるという事実によって特徴付けられる。また、電界がメモリセルの消去およびプログラミングに使用されるとき、NVMデバイスはEEPROM (Electrically Erasable and Programmable-Read-Only-Memory) デバイスとして知られている。フローティングゲートのEEPROMデバイスでは、電荷は二重キャパシタ構造の一部であるので導電層中に保存されるが、電荷トラッピングEEPROMデバイスでは、単一のキャパシタ構造の一部であるので電荷は、絶縁性の層の中に保存される。そのような絶縁性の電荷保存層では、例えば、窒化物、ポリシリコン、ナノクリスタルか金属ナノ粒子を含む酸化物では、電荷は、電荷格納層全体に対して一様に広がらず、この絶縁性電荷保存層に電荷が注入された箇所に実質的に閉じこめられる。電荷保存のために、導電層が１つの連続した電荷トラップとして使用されるフローティングゲートメモリデバイスに対し、電荷トラッピングメモリデバイスは、メモリ要素として個別の電荷トラッピングの存在によって特徴付けられる。 EEPROMデバイスは集積化を容易にし、かつ、ストレス起因のリーケージを減じるので、EEPROMデバイスでの開発は、ますます、局所的な電荷トラッピングに焦点が合わせられている。特に例えば、B. Eitan による国際出願 W099/070000(特許文献１)で開示されたように、絶縁性電荷保存層として窒化物を用いたNROMTMデバイスは、１メモリセルあたり物理的な２ビット(各ビットは、それぞれに窒化物充電保存層中で異なった位置にある)の格納を許可するので、極めて魅力的である。キャリア、例えば電子を注入することによって、窒化物層中にて、NROM(商標名)セルがプログラムされる。NROM(商標名)セルを消去するためには、既存の電子を相殺するために、反対種類のキャリアが窒化物層に注入される。
【特許文献１】国際出願 W099/070000
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、反復(つまりセルの反復性のプログラミングと消去)の後では、耐久性と不十分な保有機能がNROM(商標名)の大きな欠点である。したがって、不揮発性の電荷トラッピングメモリデバイス、特にNROM(商標名)タイプのデバイスの耐久性および電荷保有特性を改善する必要性があった。
【課題を解決するための手段】
【０００４】
この発明の第１の目的は、耐久性および電荷保有特性を決定するための方法を開示することであり、それによって、不揮発性の電荷トラッピングの耐久性および電荷保有が改善される。この目的は、請求項１のステップを備える方法で達成される。
【０００５】
この発明の第２の目的は、不揮発性電荷トラッピングメモリデバイスを動作させるための方法を開示することであり、それにより、不揮発性電荷トラッピングメモリデバイスの耐久性および電荷の保有を改善できる。この目的は、請求項３から８のステップを備える方法で達成される。
【０００６】
この発明の第１の態様によると、電荷トラッピング層を備える不揮発性メモリデバイスを動作させるためのプログラミングおよび消去の状態の組みは、以下のように決定される。プログラミングおよび消去の状態の組みは、選択され、デバイスは、プログラムされて空間電荷分布が決定され、第１の空間電荷分布が得られる。次に、そのデバイスは消去され、そして、再度、電荷トラッピング層の空間電荷分布が決定され、第２の空間電荷分布が得られる。第１および第２の空間電荷分布の差異から第１の正味の電荷分布の変化プロフィールが得られ、その変化は、プログラムされた状態から消去される状態へ進む時の変化である。次にデバイは、再度プログラムされ、そして、第３の空間電荷分布が決定される。第２および第３の空間電荷分布の差異から第２の正味の電荷分布の変化プロフィールが得られ、その変化は、消去された状態からプログラムされた状態へ進む時の変化である。第２の正味の電荷分布の変化プロフィールが、第１の正味の電荷分布の変化プロフィールと実質的に反対であるかがチェックされる。この状態に合致するなら、プログラムされた状態の電荷トラッピング層の空間電荷分布に実質的な変化がなく、そして、プログラミング状態および消去状態の組みは維持される。その状態が合致しないなら、プログラミングの状態および消去の状態は最適化され、そして全体のプロセスが反復される。
【０００７】
従来技術の解析は、しきい値電圧のウインドウを、不揮発メモリデバイスに維持する観点で決定されることが示される。現在まで、これを達成する唯一の方法は、適応性のサイクル処理を伴い、これは、プログラミングおよび消去の状態が、不揮発性メモリデバイスの寿命の間に、プログラムされかつ消去された状態における空間電荷分布での変化の結果として採用されるべきであることを意味する。より特別には、しきい値電圧ウインドウをフラットに維持するために、プログラミングおよび消去の電圧は、時間的に増大しなくてはならない。
【０００８】
この発明の第１の態様に基づく、プログラミングおよび消去の状態を決定するための方法では、初期の段階での要求として、プログラムされ、そして消去される状態における電荷トラッピング層の空間電荷分布で変化すべきでないとして常に設定される。決定されたプログラミングおよび消去の状態は、この要求に合致しなくてはならない。その結果、しきい値電圧のウインドウが、空間電荷分布の変化を回避する結果、フラットに維持されるので、デバイスの寿命の間に、適用性のサイクル処理がもはや必要でない。従って、電圧の増加は回避され、そして、パワー消費を低減できる。
【０００９】
好ましい実施例では、第１、第２および第３の空間電荷分布が、電荷ポンピング技術により決定される。その電荷ポンピング技術は、次のステップを備える。２つのチャージポンピングカーブが決定され、その１つは、電荷ポンピング技術におけるベースレベルの電圧測定値を変えることにより、そして他の１つは、電荷ポンピング技術におけるトップレベルの電圧測定値を変えることにより決定される。より特別には、第１のカーブは、半導体デバイスでの第１の電荷ポンピング測定値により決定され、これにより、電荷ポンプパルスのより上側のレベルのみが変化され、そして第２のカーブは、半導体デバイスでの第２の電荷ポンピング測定値により決定され、これにより、電荷ポンプパルスのより下側のレベルのみが変化される。第１および第２の電荷ポンピング測定でのデータは、電荷トラッピング層の空間分布を得るために、結合される。
【００１０】
カーブからのデータの結合は以下のように実施される。最大の電荷ポンピング電流Icpの複数の値に対する電荷ポンピング電流から空間電荷分布を再構築することにより、電荷ポンピング電圧Icpと半導体デバイスの計算されたチャンネル長Lcalcとの間の関係が確立される。これらの値は、好ましくは、電荷ポンピングカーブのより上側の範囲で選択され、より好ましくは、仮定されるべき最大電荷ポンピング電流Icp_maxにできる限り接近して選択されるべきである。ただし、これは必然的ではない。半導体デバイスの対応する計算されたチャンネル長Lcalcが有効チャンネル長Leffに実質的に等しくなるような値がIcpの複数の値から選択される。最後に、Icpのこの値を用いて、電荷ポンピングカーブから空間電荷分布が再構築される。
【００１１】
第１、第２および第３の空間電荷分布を決定するための上述した方法は、電荷トラッピング層に格納された電荷の空間電荷分布が抽出されるだけでなく、インターフェーストラップに格納された空間電荷分布も抽出される。このようにして、誘電体層内の電子および正孔の双方の空間分布を得られる。このようにして得られた正孔および電子の分布プロフィールは、物理的な理解および、プログラミングおよび消去の状態の最適化のために用いられる。しかしながら、第１、第２および第３の空間電荷分布は、当業者に周知の別の方法で決定することもできる。
【００１２】
好ましい実施例では、電荷ポンピングカーブからのデータの結合は、次のステップを備える。最初に、電荷ポンピング電流Icpとして１つの値が電荷ポンピングのプロフィールの１つで選択される。次に、選択された電荷ポンピング電流Icpに対応する計算されたチャンネル長Lcalcが、この電荷ポンピング電流Icpに対する空間電荷分布を再構築することにより、決定される。つぎに、計算されたチャンネル長Lcalcは、有効長Leffと比較される。不整合の場合、選択を改善するために、その不整合を情報として用い、電荷ポンピング電流Icpに対する新しい値が決定される。これらのステップは、その不整合が実質的に０になるまで反復される。第１、第２および第３の空間電荷分布を決定するための方法による別の態様および利点は、以下に更に詳しく説明される。
【００１３】
この発明の第２の態様によれば、電荷トラッピング層を備える不揮発性メモリは以下のように動作する。不揮発性メモリデバイスは、第１の電荷タイプが電荷トラッピング層に注入され、結果、第１の正味の電荷分布の変化プロフィールが得られるように、所定のプログラミング状態を適用してプログラムされる。その不揮発性メモリデバイスは、第２の電荷タイプのキャリアが電荷トラッピング層に注入され、結果、第２の正味の電荷分布の変化プロフィールが得られるように、所定の消去状態を適用して消去される。これらの所定のプログラミングおよび消去の状態は、第１の正味の電荷分布の変化プロフィールが実質的に、第２の正味の電荷分布の変化プロフィールの反対となるように、選択される。
【００１４】
この発明の第２の態様によれば、この発明の第１および第２の態様に関して述べたのと同じ要求に合致して、つまり、プログラムされ、そして消去される電荷トラッピング層の空間電荷分布において変化が生じないように、不揮発性メモリデバイスを動作させるために、プログラミングおよび消去の状態が用いられる。既述したように、その方法は、空間電荷分布の変化を回避する結果として、しきい値電圧ウインドウがフラットに維持されるので、デバイスの寿命の間に対する適用性のサイクル処理に対する要求を回避する。従って、電圧増加を回避でき、電力消費も低減できる。
【００１５】
代替として、プログラミング時に、第１のタイプのキャリアが電荷トラッピング層に注入され、そして、電荷トラッピング層の状態が初期の空間充電分布から第１の空間充電分布に変化され、消去時に、第２のタイプのキャリアが電荷トラッピング層に注入され、そして、電荷トラッピング層の状態が初期の空間充電分布から第１の空間充電分布に変化され、そして、所定のプログラミングおよび消去の状態は、第２の電荷分布が実質的に、第１の電荷分布に等しくなるように選択される。
【００１６】
プログラミングまたは消去のいずれか一方が、正または負の電荷キャリア(つまり電子または正孔)の注入を伴うかは、一般的な事項なので、“第１／第２のタイプの電荷キャリア”の用語を用いる。第１のタイプは電子で第２のタイプは正孔であり、またはその逆である。
【００１７】
第１のタイプのキャリアが電子の場合、所定のプログラミング状態は、２番目の電子注入が抑制されるように選択されるのが望ましい。第１および第２の正味の電荷分布の変化プロフィールが互いに反対であるという要求を得るための通常の方法であることがわかっている。２番目の電子注入の抑制は、例えば、不揮発性メモリデバイスのドレインと基板との間の所定の電圧差によって達成できる。
【００１８】
当然、所定のプログラミングおよび消去の状態は、この発明の第１の態様による方法によって決定される。しかし、他の方法も可能である。
【００１９】
別の態様では、この発明は、上述した技術が適用されるメモリ回路に関する。そのメモリ回路は、マトリックスの電荷トラッピングメモリデバイスを備え、各デバイスは、ソース、ドレインおよびチャンネルが適用される基板を備え、そのチャンネルは、ソースとドレインとの間に、かつ、電荷トラッピング層の下に延在し、前記回路は更に、電荷トラッピングメモリデバイスの各々にプログラミングおよび消去の状態を適用するための周辺回路を更に備え、その回路は次に、プログラミング状態の適用時に、メモリデバイスの各々のソース接合部を順方向にバイアスするための手段を備える。
【発明の効果】
【００２０】
従って、この発明は、電荷トラッピングデバイス、特に、NROM(商標名)タイプのメモリデバイスの特性改善を可能にする。そのようなメモリデバイスに対するプログラムおよび消去の動作の設定に対する電子および正孔の依存性は、この発明の第１の態様の電荷ポンプ抽出技術を用いて正確に決定できる。この依存性を知ることにより、この発明の第２の態様で実施された時、プログラムおよび消去の動作に対する設定を選択でき、双方のプロフィールの所望の整合を選択できる。これらの設定は、キャリアのプロアィール・電圧の依存性を特徴付けるために、使用されるデバイスを製造するプロセスに実質的に似た半導体プロセスで製造されるすべてのメモリデバイスに適用できる。電荷トラッピング層内の電子と正孔のプロフィールを実質的に適合させることにより、サイクリング処理後の電荷トラッピングメモリデバイスの耐久性能および保持特性は、実質的に改善され、そして、メモリデバイスの寿命を延長するために、ベリファイスキームを適用する必要はない。
【発明を実施するための最良の形態】
【００２１】
模範的な具体化は、図面中の関連した図面で例証される。ここで明らかにされた具体化と図面は、限定するというよりむしろ説明に役立つとものとして意図されている。
【００２２】
図１から１６に関して述べているこの発明の第１の態様では、半導体デバイス好ましくは、電荷トラッピング層を持つ不揮発性メモリデバイスを動作させるためのプログラミングおよび消去の状態の組みが決定される。
【００２３】
図１から５はMOSFET-タイプのデバイスの概略断面図を示す。このデバイス(1)は、ゲート誘電体(4)によって基板(2)から切り離されたゲート電極(3)を備える。通常、ゲート電極は、必要な動作機能、および/または、電導率を得るためにドーピングされた多結晶シリコンなどの半導体の材料から形成される。この半導体材料は、当業者には周知なように、完全にまたは部分的に珪素化されるか、または、例えば、Al, TiN, TaNのような金属も使用される。ゲート誘電体(4)は、窒化珪素、シリコン含有酸化物、シリコン・オキシニトライド、半導体材料の微結晶、例えば多結晶シリコンを等の酸化被膜などの誘電性の電荷トラッピング層(10)を備える。選択的に、この電荷トラッピング層は、例えばシリコン酸化物のようなトラッピング能力が低いか全くない別の誘電体の層(11)により、基板(2)から隔てることができる。ゲート電極(3)から電荷トラッピング層(10)を切り離すために、層(11)としての同様の材料での別の層(9)を使用することができる。基板(2)は、半導体基板、例えば、シリコン、絶縁体上のシリコン(SOI)、絶縁体上のゲルマニウム(GOI)である。ゲート電極(3)およびゲート誘電体(4)に接近して、シリコン酸化物、シリコン窒化酸化物、シリコンカーバイトなどの誘電体材料内に形成された側壁スペーサ(5)が存在できる。スタックのソース(6)およびドレイン領域(7)は基板(2)内に整列して形成される。ソース(6)とドレイン領域(7)は基板(2)に対し反対の電導率タイプである。ソース(6)およびドレイン領域(7)は、チャンネル領域(8)が接触するように、スペーサ(5)の下方に延在する。このチャンネル領域(8)は、ゲート電極(3)の誘電性の制御下にある。製造半導体デバイス、特に不揮発性メモリデバイスの分野の当業者には公知の処理ステップおよび材料を用いて、図１のデバイスを製造することができる。
【００２４】
この発明を教示する目的のために、デバイス(1)が、ドーピングされたn-タイプであるポリシリコンゲート電極(3)を備えるnMOSデバイスであると仮定される。また、ソース(6)およびドレイン(7)領域は、n-タイプにドーピングされるが、基板(2)はp-タイプにドーピングされる。シリコン酸化物で形成された側壁のスペーサ(5)が存在する。ゲート誘電体(4)は、シリコン酸化物による２つの層(9、11)の間に積層された電荷トラッピング層(10)として使用される窒化物層から成る。しかしながら、この発明はこの例に限定されない。 可能な多数の変形および変更があることに気付くであろう。このデバイスは、p-タイプにドーピングされたポリシリコンゲート電極(3)を備えるデバイスを備えるpMOSデバイスであるかもしれない。また、ソース(6)とドレイン(7)領域は、p-タイプにドーピングされるが、基板(2)はn-タイプにドーピングされる。図１で示したようなスタック化のゲートデバイスの替わりに、そのデバイスは、HIMOSメモリセルなどのゲート分離のデバイスであるかもしれず、そのメモリセルは、US 5,583,811に開示され、参考のためにここに示す。従って、その記述は範囲を制限する記述と考えるべきではない。
【００２５】
この発明によれば、プログラミングおよび消去の状態の組みは以下のように決定される。プログラミングおよび消去の状態の組みが選択され、デバイスは、プログラムされ、そして、空間電荷分布が決定され、第１の空間電荷分布が得られる。次に、デバイスは消去され、そして、再度、電荷トラッピング層の空間電荷分布が決定され、第２の空間電荷分布が得られる。第１および第２の空間電荷分布の差異から第１の正味の電荷分布の変化プロフィールが得られ、その変化は、プログラムされた状態から消去される状態へ進む時の変化である。次にデバイは、再度プログラムされ、そして、第３の空間電荷分布が決定される。第２および第３の空間電荷分布の差異から第２の正味の電荷分布の変化プロフィールが得られ、その変化は、消去された状態からプログラムされた状態へ進む時の変化である。第２の正味の電荷分布の変化プロフィールが、第１の正味の電荷分布の変化プロフィールと実質的に反対であるかがチェックされる。この状態に合致するなら、プログラムされた状態の電荷トラッピング層の空間電荷分布に実質的な変化がなく、そして、プログラミング状態および消去状態の組みは維持される。その状態が合致しないなら、プログラミングの状態および消去の状態は最適化され、そして全体のプロセスが反復される。
【００２６】
第１および第２および第３の空間電荷分布は、好ましくは、以下に述べる抽出法ほえによって決定される。しかしながら、空間電荷分布を決定する他の手段がこの発明に基づき使用されてもよい。
【００２７】
ここで述べる抽出方法は、電荷トラッピングデバイスの電荷トラッピング層内と、この層のインターフェースに位置するトラップ内とにおける電荷の空間分布を個別に抽出することを可能にする。このように、誘電体層の電子および正孔の双方の空間分布が得られる。このようにして得た正孔および電子の分布のプロフィールは、物理的な理解およびプログラミングおよび消去の状態の最適化のために使用される。
【００２８】
一般に半導体デバイス(1)の電荷トラッピング層(10)の中に格納された電荷Ｎntの空間的な分布を抽出するためのすべての方法は、以下に述べられるが、次のステップを備える。するベースレベルの電圧Ｖbaseの電荷ポンピングカーブを決定するステップ、トップレベルの電圧Ｖtopの電荷ポンピングカーブを決定するステップ、および、格納された電荷Ｎntの空間分布を得るために、電荷ポンピングカーブからのデータを結合するステップ。このデータの結合は、電荷ポンピング電流Ｉcpの複数の値に対する電荷ポンピングカーブから空間電荷分布の見積もりを再構築することにより、電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Ｌcalcとの間の関係を確立することにより実行される。これらの複数のＩcpの値から、対応する計算されたチャンネル長Ｌcalcが半導体装置の有効チャンネル長Ｌcalcと実質的に等しい値を得ます。この電荷ポンピング電流Ｉcpは、最大電荷ポンピング電流Ｉcp_maxである。最後に、その電荷の空間分布は、Ｉcp = Ｉcp_max の値を用いて、電荷ポンピングカーブから電荷の空間分布を再構築することにより、抽出される。
【００２９】
以下に述べる全ての具体化では、電荷トラッピングデバイスの電荷トラッピング層内およびこの層のインターフェースに位置するトラップ内の電荷の空間分布が個別に抽出される。好ましくは、この電荷トラッピングデバイスは、不揮発性の電荷トラッピングメモリデバイスである。
【００３０】
電荷ポンピングカーブを決定するために使用できる電荷ポンピング測定の機構は、図１に概略で示される。ソース(6)、ドレイン(7)、および基板(2)の領域は、固定電圧、望ましくはOVまたはグランドにバイアスされる。電圧ソース(例えばパルス発生器)はゲート電極に接続され、電流は基板で測定される。また、この測定機構は、ゲート電極に印加された電圧パルスの振幅が測定の間、増大するような、振幅掃引の電荷ポンピング機構として公知である。
【００３１】
以下に述べる具体化では、測定シーケンスは、２つのステップ：参照のために、２つの電荷ポンピング測定がデバイスで実施される第１のステップと、同様な電荷ポンピング測定がテスト下のデバイス(DUT)で実施される第２のステップを備える。
【００３２】
基準デバイスは、基準状態を除き、通常、研究されたデバイスと同じである。研究されたデバイスは、チャンネルに沿って、または、測定方法に供される、少なくともチャンネルの一部、典型的にはチャンネルの半分に沿って、しきい値電圧の単調な増加か減少を持つ必要がある。この場合、それぞれのしきい値電圧は電荷ポンピングカーブの１点に対応する。このデバイスの基準状態、より正確には、それのしきい値電圧の分布は、研究されたデバイスで既にトラップされた電荷に依存する。研究された装置でのしきい値電圧の分布が単調に増加するなら、しきい値電圧分布で同様の増加を持つ基準状態を持つことがより好ましい。例えば、初期のデバイスを、軽いプログラミング操作に供して、電荷トラッピング層内で電荷の単調な増加をもたらすことができ、しきい値プロフィールＶth (x) は、図６で点線 Ｖth ref(x)で示したように、チャンネルに沿って単調に変化する。この図では、基準状態の装置のしきい値電圧はドレインdの近くでわずかに増える。インターフェーストラップの数と分布は本質的には影響を受けず、本質的にチャンネル上に一定のままで留まるべきである。しきい値電圧の分布が単調に減少するなら、減少するしきい値電圧の分布を持つ基準状態を持つこともより好ましい。最も自然な基準状態はこの場合、最初のデバイスであり、しきい値電圧は次第にチャンネル中心から接合部に向かって減少する。
【００３３】
図２および３で示した第１の電荷ポンピング測定は、電気的に応力をまだ受けていない(つまり、インターフェース分布がチャンネルに沿って一様と考えられる)基準状態のデバイスで実施される。最初のパルス列は、ゲート電極(3)に印加され、これにより、このパルス列の各パルスには、同じ下部レベルＶbotを持つ。パルスの振幅Ｖpは、パルスの先端平らなＶtopを増大させることによって、時間に従って単調に増加する。図２に示した模範的なパルス列は、３組のセットで分類された９パルスを備える。第１の組みのパルスは、最低の振幅を持ち、第２の組みのパルスはより高い振幅を持ち、最後の組みのパルスは最高の振幅を持つ。したがって、パルス順におけるパルスの振幅または、各パルスの電圧スイングが漸増する。パルス列でのパルスの個数、それらのデューティサイクル、各パルスの振幅、振幅Ｖpがパルス列で増大する様子(例えば、段階的に、次第に)、および上側のレベルＶtopは、選択パラメータであり、要求される制度および測定解像度の観点から選択できる。
【００３４】
パルスの下部レベルＶbotが、デバイス(1)のフラットバンド電圧Ｖfb_Hより下であり、かつ、パルスの上部レベルＶtopが、デバイス(1)のしきい値電圧Ｖth_Lより高いとき、蓄積層および反転層は、チャンネル(8)とゲート誘電体(4)とのインターフェースで連続的に形成されるであろう。 ソース(6)、および/または、ドレイン(7)領域からの反転層の電子は、高いパルスバイアスの間に、インターフェースの状態Ｎitを満たすであろう。これらのインターフェースの状態はその結果、負に帯電される。電圧がフラットバンド電圧Ｖfb_ref(x)より下回る時、基板(2)からの蓄積層の正孔は、トラップされた電子と急速に再結合し、電荷ポンプ電流Ｉcpを生じる。電荷ポンプ電流は、パルス周波数および、チャンネルで形成された反転域内のインターフェースの状態の個数Ｎitに比例する。この電荷ポンピングの測定から、図３で示されるように、パルス列の上位レベルＶtopの関数として、電流Ｉcpまたは、１パルスあたりの電荷で与えられた基準状態のこのデバイスの電荷ポンプカーブＩcp (Ｖp) が得られる。Ｉcpをチャンネルに沿って位置xに取り替えることによって、このカーブの縦軸を変えることができる。０電流は、チャンネルの一端、例えば x = O のソースに対応し、一方、最大電流Ｉcp_max は、チャンネルの他端、x = 100% (チャンネル有効長Ｌeff)のドレインに対応する。Maarten Rosmeulen その他より、参考のためにここに照会したSolid-State Electronics journal, 冊 48 (2004) 頁 1525-1530の「電荷ポンピング技術を用いてローカルの電荷トラッピングメモリデバイスにおける電荷空間分布の特徴付け」の3.3節で開示された方法を適用して、この電荷ポンピングカーブを再形成することによって、ソースおよびドレインに関してそれの相対的な位置xの関数として、このデバイスに印加された電圧の変化を示す、しきい値プロフィールカーブ Ｖth,ref(x) が得られる。
【００３５】
第２の電荷ホンピング測定は、基準状態のデバイスに対し実行される。パルス列はゲート電極(3)に適用され、それにより、このパルス列の各パルスは、同じトップレベルＶtopを持つ。パルスの振幅Ｖpは、パルスの下部レベルＶbotを下げることによって、時間に従って、単調に増加する。図４で示された模範的パルス列は、３つに分類された９パルスを備える。第１の組みのパルスは最低の振幅または電圧スイングを持ち、第２の組みのパルスはより高い振幅を持ち、最後の組みのパルスは最高の振幅を持つ。パルス列のパルス数、それらのデューティサイクル、各パルスの振幅、振幅Ｖpがパルス列に対して増大する様子(例えば段階的に、次第に)、上位レベルＶtopは、パラメータの選択であり、要求される精度および測定の解像度の観点で選択できる。固定されたトップレベルＶtopおよび変化するベースレベルＶbotを有するこのパルスは、Ｖbotがフラットバンド電圧Ｖfb_Hを下回った時、トップのタイム tup の間の電子およびパルスの底部のタイム tdn の間に正孔でインターフェースの状態を満たす。パルスのより低いレベルＶbotのフラットバンド電圧Ｖfb_Hを超えている限り、チャンネルは、反転層に留まり、そして、インターフェーストラップは常に電子で満たされる。チャンネル(8)は、次第に増大するパルス振幅である低レベルＶbotがこのフラットバンド Ｖfb_H を上回るか下回るかに依存して、反転層と蓄積層との間で切り替わり、そして、インターフェーストラップは、電荷ポンピング測定の間に、電子と正孔とで交互に満たされる。この電荷ポンピング測定から、図５で示された基準状態のこのデバイスの電荷ポンプカーブ Ｉcp (Ｖp) には、パルス列の底部のレベルＶbotの関数として、電流Ｉcpまたは、１パルス当たりの電荷が与えられる。Ｉcpをチャンネルに沿って位置xに取り替えることによって、このカーブの縦軸を変えることができる。最大電流 Ｉcp maxは、チャンネルの一端、例えば x = O のソースに対応し、一方、０電流は、チャンネルの他端、x = 100% (チャンネル有効長Ｌeff)のドレインに対応する。Maarten Rosmeulen その他より、参考のためにここに照会したSolid-State Electronics journal, 冊 48 (2004) 頁 1525-1530の「電荷ポンピング技術を用いてローカルの電荷トラッピングメモリデバイスにおける電荷空間分布の特徴付け」の3.3節で開示された方法を適用して、この電荷ポンピングカーブを再形成することによって、ソースおよびドレインに関してそれの相対的な位置xの関数として、このデバイスに印加された電圧の変化を示す、フラットバンドプロフィールカーブ Ｖth,ref(x) が得られる。
【００３６】
テスト中のデバイスは、電気的に応力を受け、チャージされたキャリアが電荷トラッピング層(10)に注入される。これらの注入されたキャリアは正または負にチャージされ得る。この場合、デバイスはメモリセルとして用いられ、１つのキャリアタイプがメモリセルをプログラムするために使用され、一方、反対にチャージされたキャリアは、そのプログラムされた電荷の分布プロフィールを相殺することにより、メモリセルを消去するために使用される。このデバイスでは、この発明による電荷ペンピング測定は、電荷トラッピング層(10)に格納された電荷ＱntおよびインターフェーストラップＮitにより発生された電荷Ｑitのしきい値電圧への貢献を決定するために実施される。電荷トラッピング層(10)の中に格納された電荷Ｑntは、しきい値電圧ΔＶth_Ｑntの一定のオフセットを発生させ、一方、インターフェーストラップ内に格納された電荷により発生されたオフセットΔＶth_Ｑit は、正または負の電荷がこれらのインターフェーストラップに格納されるかどうか、およびインターフェーストラップの個数Ｎitに依存する。反転層では、インターフェーストラップは、電子で満たされて、しきい値電圧が上方にシフトし、一方、蓄積層では、正孔で満たされて、しきい値電圧が下方にシフトする。例えばデバイスに印加される反復性の電気的応力によるデバイスの劣化は、インターフェーストラップの数および、したがって、しきい値電圧オフセットΔＶth Ｑitを変えるであろう。図６で示されたしきい値電圧の分布は、負のチャージ、例えば、nMOSデバイスの電荷トラッピング層(10)の中に存在する負の電荷に起因する。同様な図面は、このデバイスのフラットバンド電圧分布に対して描くことができる。図１のデバイスが不揮発性のメモリセルとして使用されるなら、当業者で周知なチャンネル・ホット電子注入により、メモリセルをプログラムするステップの間に、この層(10)に電子を注入することができる。メモリセルを消すステップの間に、例えば、当業者で周知な、帯域間のトンネリングによるホット正孔注入により、正孔を注入することができる。例えば、x1〜dの間の領域で、しきい値電圧で局部的にＶth_ref(x)-Ｖth_cyc(x) の増大および、フラットバンド電圧Ｖth_ref(x)-Ｖth_cyc(x)の増大となる。この発明の教示目的のために、負の電荷Ｑntが、nMOS メモリセル (1)の電荷トラッピング層(10)に格納され、負の電荷Ｑntが格納されたそれらの箇所では、しきい値電圧およびフラットバンド電圧の正へのシフトが生じ、つまり、しきい値電圧およびフラットバンド電圧がより正になる。現実のデバイスでは、接合部の存在および、チャンネルに沿って分布した他のインターフェーストラップＮitの存在のために、チャンネルに沿ったしきい値電圧の分布は、図６に示唆したように鋭く限定されることはなく、チャンネルに沿って変化する。
【００３７】
第１の電荷ポンピング測定は、テスト中のデバイスに実施される。図７に示したデバイスでは、負に帯電された粒子(x1からdのドットを記した領域)が電荷トラッピング層(10)に格納され、その結果、s〜x1の箇所に比べ、x1〜dの箇所では、しきい値電圧およびフラットバンド電圧が増大する。インターフェース状態の数Ｎitが存在する(チャンネル内のドット)。図８に示された、基準状態のデバイスでの第１の測定のパルス列に似たパルス列は、このデバイスにも印加される。基準電圧を測定する第１のステップで述べたように、固定された底のレベルＶbotおよび、変化するトップレベルを持つこのパルスは、インターフェース位置に、パルスのアップの時間tupの間に電子を満たし、パルスのダウンの時間ｔdoに正孔を満たす。インターフェース状態の数または、しきい値電圧がチャンネル(8)にわたって一定であるなら、Ｖtopがしきい値電圧Ｖthより高い限り、パルスの振幅の如何にかかわらず、各パルスで同じ電荷ポンプ電流を得るであろう。しかしながら、パルス振幅Ｖpが増大する図６で示されるように、しきい値電圧がチャンネルにわたって一様でないなら、チャンネルの増大部は、電荷ポンプ電流に貢献するであろう。パルスのより高いレベルＶupは、局所的なしきい値電圧Ｖth_H より低い限り、x1〜dの間のチャンネル部分は、電荷ポンピング電流に貢献しないであろう。それまで、より高いしきい値電圧Ｖth_Hを持つチャンネル(8)の一部は、蓄積に留まり、そして、対応するインターフェーストラップは、図７にてシンボルh+により示されるように正孔で常に満たされるであろう。より低いしきい値電圧Ｖth_Lを持っているチャンネル(8)の一部は、より上側のレベルＶtopが上か下にあるかにより、反転層と蓄積層との間で切り換えるであろう。このより低いしきい値電流および対応するインターフェーストラップは電荷ポンピングの測定の間に電子および正孔で交互に満たされるであろう。図８の順でパルスが図７のデバイスに印加されたなら、しきい値電圧Ｖth(x)がソースからドレインへ単調に増大するとき、チャンネルはソースからドレインへスキャンされる。チャンネルの半分のみが低下しているなら、Ｖth(x)は、半分のチャンネルのみで単調である必要がある。テスト中のデバイスに対し、電荷ポンピング電流からしきい値電圧のプロフィールＶth (x) を抽出する第１のステップにおいて電荷ポンピング信号に適用したのと同じ手順が、図９に示したように、作用下のデバイスに印加される。しきい値電圧のプロフィールＶth(x)とチャンネル内の位置x   との間の関係は、チャンネル内の１つの位置x1から別の位置x2への電荷ポンプ電流の増大は、これらの位置の間のチャンネル領域内に位置するインターフェーストラップＮitの個数に貢献できるという事実により確立できる。この関係は次式で示される。
【数１】
2006338863.tif 000003
q は電荷の絶対値、fはパルスの周波数である。この図では、点線は、基準電荷ポンプ電流を示し、実線は、作用下のデバイスで得られた電荷ポンピング電流を示す。双方の電荷ポンプカーブ間の偏差および、従って対応するしきい値電圧間の偏差は、チャンネルに沿った各位置xに対して存在する合計の電荷(Ｑnt+Ｑit) により引き起こされ、次式のように示される。
【数２】
2006338863.tif 000004
C は誘電体スタックのキャパシタ値(F/cm2)、q は電荷の絶対値である。電子がトラップされるなら、電荷格納層 Ｎnt(x)(#/cm2)層における、電荷の集合は正であり、一方、インターフェーストラップの局部的な集合も(#/cm2)である。このパラグラフで説明されたようにゲートに印加された電圧のトップレベルを変えることによって、当業者に周知な古典的な電荷ポンプカーブが得られる。この電荷ポンピング測定の間に、与えられた箇所でのしきい値電圧およびフラットバンド電圧は、前記箇所での電荷(電荷トラッピング層(10)に格納された電子および、インターフェース状態にトラップされた正孔)により決定される。しきい値電圧のシフトは図９に示される。
【００３８】
第２の電荷ポンピング測定は、テスト中のデバイスに対し実行される。図１０は、負にチャージされた粒子(位置x1からドレインdの間のドットを付した領域)の個数Ｎntが、電荷トラッピング層(10)に格納されるようなデバイスを示す。インターフェース状態の個数Ｎitが存在(チャンネル内のドット)する。基準状態のデバイスへの第２の測定の間に印加されたパルスに似たパルス列は、ゲート電極３に印加され、それにより、パルス列の各パルスは、同じトップレベルＶtopを持つ。図１１で示された模範的パルス列は、３組に分類された９パルスを備える。第１の組みのパルスは最低の振幅または電圧スィングを持ち、第２の組みのパルスはより高い振幅を持ち、最後の組みのパルスは最高の振幅を持つ。パルス列におけるパルス数、それらのデューティサイクル、各パルスの振幅、振幅Ｖpがパルス列に対して増大する様子(例えば、段階的に、次第に)、およびより高いレベルＶtopは、選択のパラメータであり、かつ、要求される精度および測定解像度の観点から選択できる。固定のトップレベルＶtopおよび変化するベースレベルＶbotを持つこのパルスは、インターフェースの位置に、パルスのアップタイムｔupの間に電子を満たし、そして、パルスのダウンの時間ｔdoの間に正孔を満たす。このパルスは、対応するフラットバンド電圧を掃引したものである。パルスのより低いレベルＶbotが、局部的に、フラットバンド電圧Ｖfb_Lを上回る限り、x1からdの間のチャンネルの部分は、反転層に留まり、インターフェーストラップは図１０に示されるように、シンボル e-の電子で満たされる。より低いフラットバンド電圧 Ｖfb_L を持つチャンネル(8)のこの部分は、次第に増大する、より低いレベルのＶbotパルスの振幅が、フラットバンド電圧を上回るか下回るかに依存して、反転層と蓄積層との間で切り替わり、そして、この領域の対応するインターフェースのトラップは、電荷ポンピング測定の間に、電子と正孔で交互に満たされる。図１１のパルス順が図１０のデバイスに印加されたとき、フラットバンド電圧 Ｖfb(x) がソースからドレインまで単調に増大するなら、チャンネルがドレインからソースまでスキャンされる。テスト中のデバイスに対する電荷ポンピング電流からフラットバンド電圧Ｖfb(x)を抽出するために第１のステップにおける電荷ポンピング信号に印加されたのと同じ手順が、図１２で示したようなこの作用下のデバイスに印加される。フラットバンド電圧プロフィール Ｖfb (x) と、チャンネル内の位置 x との間の関係が、チャンネル内の１つの位置x1から他の位置x2まで電荷ポンプ電流の増大が、これらの位置の間のチャンネルエリアに存在するインターフェーストラップの個数Ｎitに貢献できるという事実により確立される。この関係は次式で示される。
【数３】
2006338863.tif 000005
q は電荷の値、fはパルスの周波数である。この図面では、点線は基準デバイスの電荷ポンプカーブを示し、太い点線は、作用下のデバイスで得られた電荷ポンプカーブを示す。双方の電荷ポンプカーブの差異および、従って対応するしきい値電圧間の差異は、チャンネルに沿った各位置xに対して存在する合計の電荷(Ｑnt+Ｑit) により引き起こされ、次式のように示される。
【数４】
2006338863.tif 000006
Cは、誘電体スタックのキャパシタンス (F/cm2) であり、qは電荷の絶対値である。電子がトラップされるなら、電荷格納層の電荷の集中Ｎnt(x)(#/cm2)は、正であるが、局部的なインターフェーストラップの集中Ｎit(x) も (#/cm2)である。このパラグラフで説明されるように、ゲートに印加された電圧パルスの下部レベルを変えることによって、図１２の電荷ポンプカーブが得られる。この電荷ポンピングの測定の間、与えられたいずれかのポイントでのしきい値電圧およびフラットバンド電圧は、前記ポイントでの電荷(電荷トラッピング層(10)に格納された電子およびインターフェース状態にトラップされた電子)により決定される。
【００３９】
作用下のデバイスで得られた電荷ポンピングカーブは、基準デバイスか未作用のデバイスの電荷ポンピングカーブと比較される。一方での基準カーブと、対応する作用下のカーブとの間の差異は、電荷トラッピング層(10)での電荷およびインターフェース状態での電荷により生じたしきい値変化またはフラットバンド電圧変化全体に起因する。２つの逸脱の差異はインターフェース状態のみでの電荷に起因する。図１３は、作用下のデバイスで得られた２つの電荷ポンプカーブを結合する。双方の場合で、測定された最大電流Ｉcp_maxは、実質的に同じであり、その結果、チャンネル内のあらゆる箇所で次の関係がある。
【数５】
2006338863.tif 000007
【００４０】
作用下のデバイスへの２つの測定値の間の相関関係はＩcp_mzxに依存し、そのことは、抽出結果を、この値に対して極めて敏感にする。パルスのトップレベルが完全に十分高いなら(または、測定のタイプによっては、パルスのベースレベルが十分に低いなら)、電荷ポンピングカーブは、理論的に完全に飽和する。図１４の測定値は、飽和が実際に完全でないことを示し、カーブは、高電圧に対してわずかに増加が続く。これはＩcp maxで不確実を引き起こす。Ｉcp_maxの最も良い選択は後でこのテキストで説明される。 
【００４１】
基準状態のデバイス(図３、図５)で実行された、または反復するデバイス(図９、図１２)で実行された、トップと底部でそれぞれが変化する電荷ポンピング測定からのデータおよび、上記の数式１、２、３、４、５からのデータを用いて、しきい値電圧を変更するために、電荷トラッピング層(10)での電荷の貢献および、インターフェース状態での電荷の貢献を決定できる。
【００４２】
数式２と４とを結合して次式が得られる。
【数６】
2006338863.tif 000008
数式１は以下のように書き換えできる。
【数７】
2006338863.tif 000009
【００４３】
開始ポイントxoから終了ペイントxendに向けて数式６および７を続けて解くことにより、数式６からのインターフェース状態Ｎit(xi)に対応する数式７から位置xを見つけることができる。電荷トラッピング層内の変化のプロフィールは、数式２または４を解くことによって見出される。
【００４４】
この方法は、抽出されたプロフィールの精度をチェックする簡単な方法を許容する。実際に、最後に計算された位置 ｘend は、チャンネルの有効長に対応しなければならない。
【数８】
2006338863.tif 000010
以前に説明したように、その結果は、Ｉcp_maxに対して極めて敏感である。ＩCp_maxは、従って数式８が検証されるように、選択される。変数としてのＩcp_maxの使用および数式８の追加は、抽出されたプロフィールにより高い精度を許容する。これは、数式５から８を解決するために、新しい直接的な方法で可能にする。 
【００４５】
以下の節で、さらに詳細に抽出手順について議論する。基準状態のデバイスのインターフェーストラップの数Ｎit,refが一定であり、そして、(Ｉcp max/Ｌeff)の比に等しいために、数式６で(Ｖth ref (x)-Ｖfb_ref (x))の差異が一定なら、この差異は、それぞれ図３と５によって与えられたしきい値電圧プロフィールとフラットバンド電圧プロフィールを結合することによって、与えられる。対応する電荷ポンプ電流の合計が最大電荷ポンプ電流Ｉcp_maxに等しくなければならないので、基準状態のデバイスのために、数式５は、フラットバンド電圧Ｖfb_cycに対して、対応するフラットバンド電圧Ｖfb_cycを決定することを可能にする。しきい値電圧 Ｖth_cyc(xo) はシフトせず、かつ、インターフェース状態の数Ｎit(xo) が、基準状態のデバイスにおけるインターフェース状態の数 Ｎit,ref = (Ｉcp_max/Ｌeff) に等しくなるように、開始ポイントｘoが選択される。開始ポイント ｘi = ｘo から xi = ｘendまでの電荷ポンプカーブにおける全ての測定ポイントに対して、連続的に等式６および７を直接に解くことにより、数式６からのインターフェース状態Ｎit(xi)に対応した、数式７から位置ｘiを見つけることができる。電荷トラッビング層における電荷のプロフィールは、数式２か４を解くことによって見つけ出すことができる。
【００４６】
数式６における (Ｖth_ref (x)-Ｖfb ref (x)) の差異が一定でないなら、数式６および７を直接に解くことができない。両数式は、数学的に解法できる“Ｎit(xi)= ”の形態に書き換えられる。
【数９】
2006338863.tif 000011
【数１０】
2006338863.tif 000012
【００４７】
従って、この発明による抽出技術は、しきい値電圧を変更するために、電荷トラッピング層(10)の貢献およびインターフェース状態における電荷の貢献の決定を可能にする。
【００４８】
図１３では、先の実施例の抽出方法に使用された２つの電荷ポンピングカーブが示される。理想では、電荷ポンピング電流Ｉcpは、電圧バイアスＶtop または Ｖbotに対応する最大電荷ポンピング電流Ｉcp_maxに達し、チャンネル(8)の全体のエリアは、電荷ポンピング電流に貢献する既知のチャンネル長Ｌeffを持つ。この明確な最大電荷ポンピング電流Ｉcpのために、半導体デバイス(1)の電荷トラッピング層(10)に格納された空間的な分布を再構築することができる。しかし、実際の測定では、変化するベースレベルまたはトップレベルの電圧パルス列を印加した時に測定された電流は、最大値に達せず、変化するパルス電流に追随するかもしれない。そのような電荷ポンピングカーブが得られた時、種々の方法(そのいくつかは以下の実施例で述べる)で、有効電荷ポンピングカーブから既知のチャンネル長Ｌeffを持つチャンネル(８)の全体のエリアに対応する最大電荷ポンピング電流 Ｉcp_maxを決定できる。
【００４９】
抽出方法の都合のよい具体化では、電荷ポンピングカーブは以下のように結合される。先に述べたように、電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Lcalcとの間の関係が確立される。この実施例では、それは、電荷ポンピングカーブの１つで、少なくとも２つの電荷ポンピング電流Ｉcpを選択し、そして、電荷ポンピング電流Ｉcpの各々に対し、空間的な電荷分布の見積もりを再構築することにより、電荷ポンピング電流Ｉcpの各々に対応する、計算されたチャンネル長Ｌcalcを決定することにより、なされる。このようにして、少なくとも２つのデータポイント(Ｌcalc, Ｉcp)の組みが得られる。この組みのデータポイントから、有効長Ｌeffに実質的に等しいチャンネル長を持つ電荷ポンピング電流Ｉcp、つまり、最大ポンピング電流 Ｉcp_max は、以下のようにして得られる。
【００５０】
例えば、存在する様々な計算技術を用いて、この少なくとも２つのデータポイント(Ｌcalc, Ｉcp)の組みから、データポイント(Ｌcalc = Ｌeff, Ｉcp = Ｉcp_max)を決定できる。このデータポイント(Ｌeff, Ｉcp_max)を決定するために、レニア補間またはバイナリサーチのような既知の計算解析技術を使用できる。当業者は、電荷ポンプ電流の第１の値が、測定された電荷ポンピングカーブの上側電流の範囲から、抽出プロセスの速度向上するように、選択されることに気付くであろう。
【００５１】
代替として、解析関数 Ｌcalc(Ｉcp) - Ｌeff = O は、少なくとも２つのデータポイント(Ｌcalc. Ｉcp)の組みから決定でき、そして、この解析関数を解くことにより、有効長Ｌeffに実質的に等しいチャンネル長を持つ電荷ポンピング電流Ｉcp、つまり、最大電荷ポンピング電流Ｉcp_maxを決定できる。その後、電荷の空間分布Ｎntは、Ｉcp = Ｉcp_max の値を用いて、電荷ポンピングカーブから空間電荷分布を再構築することにより、抽出される。当業者は、電荷ポンプ電流Ｉcpの第１の値が、測定された電荷ポンピングカーブの上側電流の範囲から、抽出プロセスの速度向上するように、選択されることに気付くであろう。
【００５２】
別の代替では、以下のように、電荷ポンピングカーブからのデータを結合することができる。電荷ポンピング電流Ｉcpと、半導体デバイスの計算されたチャンネル長Ｌcalcとの間の関係は、電荷ポンピングカーブの１つで、電荷ポンピング電流Ｉcpの値を選択し、そして、電荷ポンプ電流Ｉcpに対して、空間電荷分布の見積もりを再構築して、電荷ポンピング電流Ｉcpに対応する、計算されたチャンネル長Ｌcalcを決定することにより、確立される。この実施例で、しかしながら、計算されたチャンネル長Ｌcalkは、有効長Ｌeffと比較され、不整合の場合、不整合によって与えられた情報を用いて、電荷ポンピング電流Ｉcpに対する新たな値が決定される。つまり、電荷ポンピング電流Ｉcpに対する値の選択が最適化される。このステップのシーケンスは、計算されたチャンネル長Ｌcalcと、有効長Ｌeffとの間の不整合が０になるまで繰り替えされ、このケースの場合、決定された電荷ポンピング電流Ｉcpは最大電荷ポンピング電流Ｉcp_maxに対応する。その後、電荷の空間分布Ｎntは、Ｉcp = Ｉcp_max の値を用いて、電荷ポンピングカーブから空間電荷分布を再構築することにより、抽出される。当業者は、電荷ポンプ電流Ｉcpの第１の値が、測定された電荷ポンピングカーブの上側電流の範囲から、抽出プロセスの速度向上するように、選択されることに気付くであろう。
【００５３】
上述した抽出方法では、計算により得たチャンネル長Ｌcalcと有効長Ｌeffとの差異が、有効チャンネル長Ｌeffの２％未満、好ましくは１％未満の時、決定された電荷ポンピング電流Icpは、最大電荷ポンピング電流Icp_maxに対応すると言われている。
【００５４】
この出願による抽出方法は、メモリデバイス(1)の電荷トラッピング層(10)に格納された空間的な電荷の分布の抽出に特に有用であるが、これらの抽出方法は、誘電体のスタック(4)が電極(3)と半導体領域(2)との間に積層されるいずれの種類の半導体デバイス(1)にも適用できる。開示した抽出方法は、この誘電体のスタック(4)に格納された電荷を抽出するために用いることができる。例えばMOSFETでは、ロジックトランジスタとして使用された時, 電荷はゲートの誘電体(4)に意図することなく、導入される。典型的に、この導入された電荷は、デバイスの動作、例えば、ホットキャリアに由来し、または、固定されたまたは可動の電荷をゲート誘電体に導入する半導体製造プロセスに由来する。このゲートの誘電体は、当業者で周知のシリコン酸化物、シリコン窒化酸化物、アルミナ酸化物などの高いkの誘電体、ハフニウム酸化物などの単一の誘電体からなることができる。同様にこのゲートの誘電体は、誘電体のスタック、例えば、シリコン酸化物上に形成された高いkの誘電体であることができる。先の具体化では、メモリデバイスに対するケースなので、この電荷Ｎntは、ロジックトランジスタのしきい値電圧プロフィールＶth(x)とフラットバンド電圧プロフィールＶfb(x)に影響を及ぼすであろう。したがって、開示した方法は、導入された電荷の空間的分布Ｎntを決定するために、そのようなロジックトランジスタに適用することもできる。
【００５５】
開示した抽出方法では、空間的な電荷分布Ｎntは、空間的な分布を得るために、これらの電荷ポンピング電流からのデータを結合することにより、電荷ポンピングカーブから再構築される。チャンネル(8)と誘電体のスタック(4)とのインターフェースに存在するトラップにおける、空間的な電荷の分布(Ｎit)を得るために、電荷ポンピングカーブからのデータが更に結合される。したがって、この抽出方法は、電荷が誘電体スタック(4)内に存在する時にも、このインターフェース電荷Ｎitの空間的な分布を決定することも可能にする。その結果、半導体プロセスかデバイス操作のパラメータにおけるこのインターフェース電荷の依存は、より正確に決定することができる。
【００５６】
図１４から１６は、この発明の好ましい実施例を示す。図１４は、それぞれ上で説明された変化するトップレベルおよび変化するベースレベルのパルス列を使用することで得られた２組の電荷ポンピングカーブを示す。上昇しているカーブは、固定されたベース/変化するトップレベルのパルス列を使用することで得られる。下降するカーブは、固定されたベース/変化するベースレベルのパルス列を使用することで得られる。各組みは、基準デバイス、つまり、ゲート誘電体としてONO層を有する未作用のNMOSデバイスに対するカーブを含み、そして、それぞれが50μs, 500μs および 10msの正孔注入に供される同じnMOSデバイス(1)に対するカーブを含む。 窒化物は電荷トラッビング層として使用される。正孔は、典型的な周知な電圧設定(ソースを接地し、ゲートへの-5Vとドレインへの5Vを印加する)を用いて注入される。注入時間が長い程、より多くの正の電荷がデバイスに格納され、そして、未使用のデバイスに較べ、電荷ポンピングカーブにおいて、より長いシフトが生じる。
【００５７】
これらのカーブから、この発明の抽出技術で、窒化物層(Ｎnt)とそれぞれのデバイスのためのインタフェーストラップ(Ｎit)における、電荷の分布を抽出することができる。図１５は対応する分布カーブを示す。正孔の進歩的な注入により、インターフェースは、より劣化するようになる。
【００５８】
この発明の電荷ポンピング技術の使用は、窒化物層内で電荷の分布プロフィールを抽出することを可能にし、その窒化物層内では電子または正孔がトラップされるが、インターフェース状態の劣化を招く。図１６は、電子がいつトラップされるかのプログラミング操作後のnMOSメモリセルの窒化物層における電荷の分布プロフィール、および、正孔がいつトラップされるかの消去動作後のnMOSメモリセルの窒化物層内の電荷の分布プロフィールを示す。nMOSメモリセルのプログラミングは、最先端の電圧設定を用いて実施される。つまり、ソースと基板をグランドに接続し、ゲートに9V、ドレインに3.5Vを印加する。nMOSメモリセルの消去は、最先端の電圧設定を用いて実施される。つまり、ソースと基板をグランドに接続し、ゲートに−5V、ドレインに5Vを印加する。
【００５９】
この発明の第２の態様では、電荷トラッピングメモリデバイスを動作させるための方法が開示され、そのメモリデバイスの耐久性および／または保持特性が改善される。
【００６０】
図１７は、そのようなメモリデバイスの概略断面を示す。このデバイス(1)は、ゲート誘電体(4)により基板(2)から隔てられたゲート電極(3)を備える。典型的に、ゲート電極は、所望の動作機能および／または導電率を得るために、ドープされた多結晶シリコンのような半導体材料から形成される。その半導体材料は、周知なように部分的にまたは全体が珪素化されるか、安定した金属、例えばアルミニウム、窒化チタニウム、窒化タリウムが使用される。ゲート誘電体(8)は、例えば、シリコン・ニトライド、シリコン含有酸化物、シリコン・オキシニトライド、ナノクリスタルの半導体材料を備える酸化層、例えば、多結晶正シリコンのような誘電体の電荷トラッピング層(10)を備える。追加的に、この電荷トラッピング層は、例えばシリコン酸化物のように、トラッピング能力が低いか全くない別の誘電体層(1)により、基板(2)から隔てることができる。ゲート電極(3)から電荷トラッピング層(10)を隔てるために、層(11)に似た材質の別の層(9)を使用できる。基板(2)は、半導体基板、例えば、シリコン、絶縁体上のシリコン(SOI)、絶縁体上のゲルマニウム(GOI)である。ゲート電極(3)およびゲート誘電体(4)のスタックに近接して、シリコン酸化物、シリコン・オキシニトライド、シリコンカーバイドのような誘電体材質で形成された側壁スペーサ(5)が存在する。このスタックに整列してソース(6)およびドレイン領域(7)が基板(2)内に形成される。ソース(6)およびドレイン領域(7)は基板(2)とは導電率のタイプが逆である。ソース(6)およびドレイン領域(7)は、チャンネル領域(8)に接触するように、スペーサ(5)下で延在する。このチャンネル領域(8)は、ゲート電極(3)の誘電性の制御下にある。図１７のデバイスは、半導体デバイス、特に不揮発性メモリデバイスの製造で周知な処理ステップおよび材料を用いて製造できる。
【００６１】
この発明を教示する目的のために、デバイス(1)が、NMOS(ニトライドリードオンリーメモリ:商標名)メモリデバイスであり、nMOSFETがドーピングされたn-タイプであるポリシリコンゲート電極(3)を備えると仮定される。また、ソース(6)およびドレイン(7)領域は、n-タイプにドーピングされるが、基板(2)はp-タイプにドーピングされる。シリコン酸化物で形成された側壁のスペーサ(5)が存在する。ゲート誘電体(4)は、シリコン酸化物による２つの層(9、11)の間に積層された電荷トラッピング層(10)として使用される窒化物層から成る。しかしながら、この発明はこの例に限定されない。可能な多数の変形および変更があることに気付くであろう。従って、この記述は、範囲を制限されるべきものとみなすべきでない。メモリデバイスが、小数キャリアとして電子を有する pドープの基板(2)上に形成され、そして、ソース(6)およびドレイン(7)の領域がnドープされた、nタイプの電荷トラッピングメモリデバイスに本発明が限定されないことが当業者には理解されるであろう。この明細書で開示した実施例は、小数キャリアとして製孔を有する nドープの基板(2)上に形成され、そして、ソース(6)およびドレイン(7)の領域がpドープされた、pタイプの電荷トラッピングメモリデバイスにも同様に適用できる。
【００６２】
メモリデバイスのプログラミングおよび消去は、負および正に帯電したキャリアの注入を備えることを当業者には同様に理解されるであろう。nタイプのメモリデバイスが電子を注入することによりプログラムされ、そして、正孔を注入することにより消去され、そして、pタイプのメモリデバイスが正孔を注入することによりプログラムされ、そして、電子を注入することにより消去されることを述べることは一般事項である。従って、この記述では、第１および第２のキャリアタイプの用語は、メモリデバイスをプログラミングするために用いたキャリアと、消去するために用いた反対に帯電したキャリアとを区別するために用いられる。
【００６３】
図１７に示すように、ソース(6)、ドレイン(7)、ゲート電極(3)およびバルク(2)は、ソース電圧Vs、ドレイン電圧Vd、ゲート電圧Vg、およびバルク電圧Vbを個別に示すために、個々にバイアスされる。図１７のデバイスの電気的な構成は、図１８に示され、そのメモリデバイスは、メモリを構成する同様なメモリデバイスのマトリックスの一部である。メモリデバイスの異なる電極への電圧は、そのようなメモリマトリックスの配線を通じて供給される。典型的に、ソース(6)およびドレイン(7)の電極は、それぞれのビットセライン(BL)に接続される。ゲート電極(3)はワードライン(WL)に接続される。典型的に、基板(2)は、コモンのグランドに接続される。
【００６４】
メモリデバイスのサイクリング(反復)、つまり、メモリセルのプログラミングと消去の反復処理の間、例えば、メモリセルをプログラミングする時に導入された、電荷トラッピング層内の負の電荷を、メモリセルの消去時に導入される正の電荷により相殺する。もし、そうでないなら、反対に帯電したキャリアは、互いに部分的に相殺される。メモリデバイスのサイクリング時に、相殺されない電荷が次第に加算され、そして、メモリデバイスのしきい値プロフィールVth(x)がシフトするので、メモリデバイスの動作ウインドウを劣化させる。基準レベルの電圧設定を用い、かつ、しきい値電圧のシフトを修正するためにベリファイスキームが用いられたとしても、NROM(商標名)タイプのメモリデバイスの耐久性は、100サイクル後に既に発生したしきい値電圧のこのシフトのために、およそ1000サイクルに制限されることが周知である。メモリデバイスの寿命は、しきい値電圧のシフトが決定される、いわゆるベリファイスキームの間に、しきい値電圧の個別の調整され、適切な時、追加的な電荷が電荷トラッピング層に注入されることにより、延長される。図１９は、プログラミング(実線)に対し(例えば、0.25msの間に、Vs=Vb=0,Vd=3.5V, Vg=9V)および、消去(点線)に対し(例えば、1msの間に、Vs=Vb=0,Vd=5V, Vg=-5V)、典型的な従来の電圧設定(A:星印)を用いた時のメモリデバイスのサイクル処理の間におけるしきい値電圧の変化を示す。制限されたサイクル数の後であっても、しきい値電圧は、増大して、メモリデバイスを動作させるために、より高い電圧が印加されなくてはならない。また、NROM(商標名)タイプのメモリデバイスの保持能力も、基準の電圧設定を用いた時に制限される。
【００６５】
上述した抽出方法は、メモリデバイスの電荷トラッピング層(10)に注入された電子および正孔の分布を抽出し、従って選択された電荷分布を得るために必要な電圧設定を決定することを可能にする。この抽出方法を適用することにより、プログラミング動作後に電子の分布を抽出するだけでなく、消去動作後に正孔の分布をも抽出できる。この抽出は、インターフェース状態の劣化が考慮されるので、より正確となる。メモリデバイスに対するこの抽出結果は図１６に示される。このカーブから、電荷トラッピング層(10)に注入された電子が、この層に注入された正孔よりもより大きい空間分布を示すことを結論している。この形の正孔のプロフィールのため、従来の電圧設定が用いられた時、接合部からの距離でトラップされた電子の消去は、その接合部の近傍に注入された過剰の正孔を生じる。次に、これらの過剰な正孔は、プログラミング時に電子が注入された箇所を、接合部から更に離れた箇所にシフトさせる。従って、より完全な電荷の補償を得るためには、電子と正孔の空間分布の差異は、考慮されなければならない。電荷トラッピング層(10)の非導電特性のために、そのような層に注入された電荷は、大部分が、それの注入された位置に固定される。そのため、メモリデバイスの電極に印加された電圧は、電子および正孔のプロフィールが実質的に整合するように選択されなくてはならない。図２０は、異なるプログラムおよび消去の設定(表１、表２に示す)に対し、NROM(商標名)タイプのメモリデバイスのニトライド電荷トラッピング層に導入された電子の空間分布を示し、図２１は、同様に、正孔の空間分布を示す。これらの空間分布は、この発明の抽出技術を用いて抽出される。プログラミングおよび／または消去の間に用いる電圧を変化させると、その結果、電荷分布を調節する。
【００６６】
【表１】
2006338863.tif 000013
nタイプのNROM(商標名)のメモリデバイスをブログラミングするための電圧設定値は、図２０の電荷分布カーブが得られる。
【００６７】
【表２】
2006338863.tif 000014
nタイプのNROM(商標名)のメモリデバイスを消去するための電圧設定値は、図２１の電荷分布カーブが得られる。
【００６８】
プログラムおよび消去の状態を選択することは、サイクル動作されるメモリデバイスの耐久性および保持能力の特性に大きな影響を及ぼす。電子と正孔と空間分布をより整合するために、この発明によれば、電子のプロフィールをより鋭く、かつ、正孔のプロフィールをより広くできる。
【００６９】
図１７の不揮発性メモリデバイス(1)を動作させるための方法は、以下のステップを備える。そのデバイス(1)は、第１の電荷タイプ(例えば電子)のキャリアが電荷トラッピング層(10)内に注入され、結果、第１の正味の電荷分布の変化プロフィールが得られるように、所定のプログラミング状態を適用することによってプログラムされる。その不揮発性メモリデバイスは、第２の電荷タイプ(例えば正孔)のキャリアが電荷トラッピング層(10)内に注入され、結果、正味の電荷分布の変化プロフィールが得られるように、所定の消去状態を適用することによって消去される。第１の正味の電荷分布の変化プロフィールが、実質的に、第２の正味の電荷分布の変化プロフィールの反対となるように、所定のプログラミングおよび消去の状態が選択される。この状態が合致しないなら、電荷トラッピング層(10)内での電荷の形成が起こり得て、結果、メモリデバイスの耐久性および保持能力の特性が劣化する。
【００７０】
この発明は、最初に、この差異は、プログラミングの間の２次的な衝突によるイオン化により発生された第１の電荷タイプのキャリアの注入によることを理解し、示す。nタイプの電荷トラッビングメモリデバイスをプログラミングするために電子が使用されるなら、電子・正孔の対は、ドレイン(7)と基板(2)との接合部の近傍(つまり、高い電界が存在する箇所)に生成される。この機構は、第１衝撃イオン化として、この分野で周知である。この第１衝撃の電子・正孔の対は、ドレイン(7)・基板(2)の接合部の近傍に存在する電界に従って、分割される。nタイプのメモリデバイスに対し、典型的なプログラミング状態の間、最初の衝撃電子は、ドレイン(7)方向にドリフトするのに対し、最初の衝撃正孔は、基板(2)内へドリフトする。次に、これらの最初の衝撃正孔は、他の電子・正孔の対をメモリデバイスの基板(2)内に、ドレイン(7)からオフセットして発生させる。この機構は、この分野では、第２の衝撃イオン化として周知である。この第２の衝撃電子・正孔の対は、基板(2)領域近傍にある電界によって分割される。nタイプのメモリデバイスに対し、典型的なプログラミング状態の間、第２の衝撃電子は、ゲート(3)方向にドリフトするのに対し、第２の衝撃正孔も基板(2)内へドリフトする。その結果、第１のタイプのキャリアが電子であるnタイプの電子デバイスに対して、正味の変化プロフィールが実質的に互いに反対であるという、この発明の要求を実施する１つの方法は、上記第２の電子注入が抑制されるように、所定のプログラミング状態を選択することである。
【００７１】
代替として、第１のタイプのキャリアが正孔である不揮発性メモリデバイスに対しては、上記第２の正孔注入が抑制されるように、所定のプログラミング状態も選択され得る。
【００７２】
好ましくは、衝撃イオン化を阻止する、ドレイン(7)と基板(2)との接合部にそれぞれ印加された電圧の差異は、ドレイン(7)と基板(2)との接合部の近傍に、電界の分布が生成されるように選択される。好ましくは、ソース(6)とドレイン(7)とにそれぞれ印加される電圧の差異は、ソースからドレインへのドリフト電流を生成するのに十分な電界が存在するように、選択される。低いドレインのバイアス(これは、絶対値で低いことを意味する)に対しては、プログラミング時、ソースバイアスはドレインバイアスより十分に低く、そして、ソース(7)と基板(2)との接合部が順方向にバイアスされるべきである。
【００７３】
図２０に示した１から５のカーブから、カーブ４および５の状態は、より鋭い電子のプロフィールになっており、プログラミング時間の短縮のために、ソースはここでは負にバイアスされ、一方、ゲートは、より順方向にバイアスされる。図２１に示した１から５のカーブから、カーブ１および２の状態は、より広い正孔のプロフィールとなっており、消去時間の短縮のために、ソースはここでは順方向にバイアスされ、一方、ゲートは、より負側にバイアスされる。
【００７４】
上では、この発明に基づき、メモリデバイスの耐久性および保存性を改善できるように、プログラムおよび消去電圧が選択され得ることが示された。図１９は、プログラミング(実線)に対し(例えば、15msの間に、Vs=-2V, Vb=0, Vd=1.5V, Vg=9V)および、消去(点線)に対し(例えば、0.015msの間に、Vs=2V, Vb=0, Vd=5V, Vg=-5V)、この発明に基づく設定電圧(A:j丸印)を用いた時のメモリデバイスのサイクル処理の間におけるしきい値電圧の制限された変化を示す。大きいサイクル数の後であっても、しきい値電圧は、実質的に、従来技術での電圧設定に較べてより少なくなっている。この発明の電圧設定値を用いて、電子と正孔のより良い整合が得られるので、電子の数を超過して正孔を供給する必要がなくなり、消去時間が実質的で低減できる。
【００７５】
図２２および図２３は、この発明の第２の態様の更に別の実施例を示す。電荷トラッピング層として、窒化物を持つ 0.11μm幅で0.24μmのNROM(商標名)タイプのメモリデバイスは、ホットキャリア注入最適化接合を用いて製造される。ゲート誘電体スタック(4)の酸化(11)/窒化物(10)／酸化物(9)の層は、それぞれ、8nm/10nm/7nmの厚さを持つ。
【００７６】
このNROM(商標名)タイプのメモリデバイスの窒化物電荷トラッピング層内に導入された電子の空間分布(図２２図示)および正孔の空間分布(図２３図示)は、異なるプログラムおよび消去の設定に対して決定され、それらは表３および表４に示される。異なるカーブは比較を可能にするために正規化される。これらの空間分布は、この発明の抽出技術を用いて抽出される。
【００７７】
【表３】
2006338863.tif 000015
nタイプのNROM(商標名)をプログラミングするための電圧設定値であり、図２２の電荷分布カーブが得られる。
【００７８】
ソースの負のバイアスは、電子のプロフィールを鋭くし、結果、ソース接合の順方向のバイアスとなる。ソース電圧は、０Ｖ以下、好ましくは、０Ｖから−２Ｖの間、より好ましくは、およそ−０．５Ｖである。バルク電圧は、およそ０Ｖか接地接続される。ドレイン電圧は、正であり、好ましくは、１．５Ｖから６Ｖの間、より好ましくは、およそ４Ｖである。ゲート電圧は、正であり、好ましくは、６Ｖから１０Ｖの間、より好ましくは、およそ８Ｖである。
【００７９】
【表４】
2006338863.tif 000016
nタイプのNROM(商標名)を消去するための電圧設定値であり、図２３の電荷分布カーブが得られる。
【００８０】
広い正孔分布を得るために、ソース電圧は、０Ｖまたは正、好ましくは、０Ｖから５Ｖの間、より好ましくは、およそ３Ｖである。バルク電圧は、およそ０Ｖか接地接続される。ドレイン電圧は、正であり、好ましくは、５Ｖから１０Ｖの間、より好ましくは、およそ７Ｖである。ゲート電圧は、負であり、好ましくは、−１Ｖから−７Ｖの間、より好ましくは、およそ−３Ｖである。
【００８１】
図２４および図２５は、この発明の更に別の実施例を示す。電荷トラッピング層として、 0.11μm幅で0.24μmのNROM(商標名)タイプのメモリデバイスは、ホットキャリア注入最適化接合を用いて製造される。ゲート誘電体スタック(4)の酸化(11)/窒化物(10)／酸化物(9)の層は、それぞれ、8nm/10nm/7nmの厚さを持つ。この発明によるプログラミングおよび消去状態を適用することにより改善されたメモリデバイスの耐久性および保存特性は、図２４および２５にそれぞれ示される。一般のNROM(商標名)の動作(A)は、この発明により選択された動作状態(B,C)と比較される。これらの状態は下の表５に示される。多数のサイクル処理後の後であっても、しきい値電圧の増加は、通常のNROM(商標名)の場合に較べて実質的に少ない。状態Bは、電子と正孔とのプロフィールで最高の整合を呈するが、前方に高くバイアスされたソース接合が、接合部に高い電流と、遅いプログラム動作(20ms)を招くので、これらの設定は、適用できないかも知れない。状態Cも電子と正孔とのプロフィールで最高の整合を呈するが、低減されたソース電圧と、増大されたドレイン電圧は、接合部に少ない電流および、より早いプログラム動作(1μs)の結果となる。
【００８２】
【表５】
2006338863.tif 000017
nタイプのNROM(商標名)のメモリデバイスをプログラミングし、消去するための３組の状態は、図２４の耐久特性および、図２５の保持特性が得られる。(μsはマイクロセカンド、msはミリセカンド)
【００８３】
図２４に示したように、耐久性は、状態Bの設定により、かなり改善されるが、状態Cの設定は、整合および適用能力の間でかなりの妥協がある。プログラミング時のしきい値電圧は、この発明による設定を用いた時、少なくとも10,000(10K)サイクル処理後、２５％未満がシフトする。消去時のしきい値電圧は、この発明による設定を用いた時、少なくとも10,000(10K)サイクル処理後、１００％未満がシフトする。
【００８４】
図２５は、状態Cの設定を用いて１５０℃で測定されたサイクル処理後、通常の設定Aと比較した時の保持特性の改善を示す。多くの回数でサイクル処理されたメモリデバイスの時間的なしきい値電圧のシフトは、状態Cの設定を用いた時、実質的に低減される。この発明による設定を用いると、１００万秒後であっても、このしきい値のシフトを、-1.5Vまたは-1V以下に制限する。
【００８５】
図２６は、電荷トラッピングメモリデバイス(1)のマトリックスからなるメモリ回路(12)の概略を示し、各メモリデバイスは、ソース(6)、ドレイン(7)およびチャンネル(8)を有する基板(2)を備え、そのチャンネルは、ソースとドレインとの間に、かつ、電荷トラッピング層(10)の下に延在する。図２６の挿入図に示されるように、メモリデバイスのソース、ドレイン、ゲートおよびバルクのノードは、メモリ回路の相互に接続された配線に接続される。この実施例では、ソース(6)およびドレイン(7)は、ビットラインBLに接続され、ゲート(3)は、ワードラインWLに接続され、一方、基板は、図１８に示したように、グランドにバイアスされる。この実施例では、テク警笛にマトリックス構造のワードラインWLおよびビットラインBLは、互いに直交するが、電荷トラッピングメモリデバイスの他のマトリックス構造も周知であり、適用できる。その回路(12)は更に、マトリックス内の電荷トラッピングメモリデバイスの各々に、プログラミングおよび消去の状態を適用するための周辺回路(14)を備え、その周辺回路は、第１のタイプのキャリアを用いて、電荷トラッピングメモリデバイス(1)をプログラミングする時、第１のタイプのキャリアの２次を抑制するための手段を備える。これらの抑制手段は更に、状態をプログラミングする時に、各メモリデバイスのソース(6)・基板(2)の接合部を順方向にバイアスするための手段を備える。
【図面の簡単な説明】
【００８６】
【図１】この発明の第１の態様に基づく電荷トラッピング半導体デバイスの電荷ポンピング測定を実行するための測定設定の断面図を示す。
【図２】第１のパルスシーケンスを示す。
【図３】この発明の第１の態様に基づき得られた電荷ポンプカーブ。
【図４】第２のパルスシーケンスを示す。
【図５】この発明の第１の態様に基づき得られた電荷ポンプカーブ。
【図６】この発明の第１の態様の実施例を示すために、プログラムされた電荷トラッピング半導体デバイスのチャンネルに沿ったしきい値電圧の変化を示す。
【図７】この発明の第１の態様の実施例を示す。
【図８】この発明の第１の態様の実施例を示す。
【図９】この発明の第１の態様の実施例を示す。
【図１０】この発明の第１の態様の実施例を示す。
【図１１】この発明の第１の態様の実施例を示す。
【図１２】この発明の第１の態様の実施例を示す。
【図１３】この発明の第１の態様の実施例を示す。
【図１４】この発明の第１の態様の実施例に基づく、変化するトップレベルまたは底のレベルに対する電荷ポンピングカーブを示す。
【図１５】この発明の第１の態様の実施例に基づく、電荷トラッピング層の電荷およびインターフェーストラップの電荷の分布プロフィールを示す。
【図１６】この発明の第１の態様の実施例に基づく、プログラムおよび消去の動作の後のそれぞれの電子および正孔に対するトラッピング層の電荷およびプロフィールを示す。
【図１７】この発明によるNROM(商標名)タイプのメモリデバイスの概略断面図を示す。
【図１８】この発明の第２の態様の１実施例によるメモリマトリックスへのリンクを示す。
【図１９】通常のNROM(商標名)の動作状態(Ａ)およびこの発明の第２の態様の実施例による動作状態(Ｂ)に対するベリファイなしのサイクル処理特性の比較を示す。
【図２０】この発明の第２の態様の実施例に基づく異なるプログラムおよび消去状態に対し、この発明により抽出された電子のプロフィールを示す。
【図２１】この発明の第２の態様の実施例に基づく異なるプログラムおよび消去状態に対し、この発明により抽出された正孔のプロフィールを示す。
【図２２】この発明の第２の態様の実施例に基づく異なるプログラムおよび消去状態に対し、この発明により抽出された電子のプロフィールを示す。
【図２３】この発明の第２の態様の実施例に基づく異なるプログラムおよび消去状態に対し、この発明により抽出された正孔のプロフィールを示す。
【図２４】通常のNROM(商標名)の動作状態(Ａ)およびこの発明の第２の態様の実施例による動作状態(Ｂ,Ｃ)に対するベリファイなしで150℃で測定された耐久性のサイクリング処理の比較を示す。
【図２５】通常のNROM(商標名)の動作状態(Ａ)およびこの発明の第２の態様の実施例による動作状態(Ｂ,Ｃ)に対するベリファイなしで150℃にて測定された保持特性のサイクリング処理の比較を示す。
【図２６】この発明の１実施例によるメモリ回路の概略のレイアウトを示す。
【符号の説明】
【００８７】
1  デバイス
2  基板
3  ゲート電極
4  ゲート誘電体
5  スペーサ
6  ソース
7  ドレイン
8  チャンネル領域
9  別の層
10  電荷トラッピング層
11  別の誘電体の層
【図１】
2006338863.tif 000018
【図２】
2006338863.tif 000019
【図３】
2006338863.tif 000020
【図４】
2006338863.tif 000021
【図５】
2006338863.tif 000022
【図６】
2006338863.tif 000023
【図７】
2006338863.tif 000024
【図８】
2006338863.tif 000025
【図９】
2006338863.tif 000026
【図１０】
2006338863.tif 000027
【図１１】
2006338863.tif 000028
【図１２】
2006338863.tif 000029
【図１３】
2006338863.tif 000030
【図１４】
2006338863.tif 000031
【図１５】
2006338863.tif 000032
【図１６】
2006338863.tif 000033
【図１７】
2006338863.tif 000034
【図１８】
2006338863.tif 000035
【図１９】
2006338863.tif 000036
【図２０】
2006338863.tif 000037
【図２１】
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【図２２】
2006338863.tif 000039
【図２３】
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【図２４】
2006338863.tif 000041
【図２５】
2006338863.tif 000042
【図２６】
2006338863.tif 000043
【外国語明細書】
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