(57)【要約】【課題】半導体デバイスの内部回路の観想対象部位を、裏面側から正確かつ効率良く開口して、対象部位の障害原因等を裏面側から観測するのを可能とする。【解決手段】パターン設計の段階で、予め、半導体デバイスの内部回路の観測すべき所定部位６０２を定めてその直下に裏面観測する領域を確定し、その領域に基板とは異なる埋設材料である絶縁層６０４を深く埋め込み、次いで裏面側６０３から研磨加工などにより絶縁層６０４を露出させ、さらに絶縁層の側壁面付着部を除いて除去し、穴６０７することにより、裏面側に観測すべき所定部位を露出させてその露出部位を観測するようにする。または穴６０７に導電材料６０８を埋め込み、この導電材料６０８の裏側露出部を用いて観測する。【選択図】図８
2006049718.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面側に多層回路形成領域を有する半導体装置において、前記多層回路形成領域内の所定部位を前記半導体装置の裏面側から観測する方法であって、
前記所定部位の直下領域に裏面観測領域を確定する裏面観測領域確定工程と、
前記裏面観測領域において、所定の深さを有し、前記半導体基板と異なる埋設材料による埋設領域を形成する埋設領域形成工程と、
前記裏面側から加工して、少なくとも前記埋設材料の深さ方向到達面を露出する埋設領域露出工程と、
前記埋設材料の少なくとも一部を除去して前記所定部位を前記裏面側に露出する所定部位裏面側露出工程と、    
前記裏面側に露出した前記所定部位を前記裏面側から観測する裏面側観測工程とを、少なくとも有することを特徴とする半導体装置の裏面観測方法。
【請求項２】
前記裏面観測領域確定工程は、前記半導体装置の設計において、前記所定部位の設定及びパターンレイアウトに伴って裏面観測領域確定を行うことを特徴とする請求項１記載の半導体装置の裏面観測方法。
【請求項３】
前記埋設材料の前記所定の深さは、前記半導体基板の前記表面側に形成された前記多層回路形成領域の基板内深さよりも、少なくとも深く形成することを特徴とする請求項１または２記載の半導体装置の裏面観測方法。
【請求項４】
前記埋設材料は、絶縁物であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の裏面観測方法。
【請求項５】
前記半導体装置の前記多層回路形成領域の外縁に、前記半導体基板と異なる埋設材料によって、複数の、互いに深さの異なる埋設領域を形成する回路形成領域外埋設領域形成工程を有することを特徴とする請求項１ないし４のいずれかに記載の半導体装置の裏面観測方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の不良特性や欠陥の原因調査等を行うために、裏面から観測・解析等を行うための方法に関し、特に裏面観測する部位を裏面から容易に露出することを可能とする方法に関する。
【背景技術】
【０００２】
半導体装置の故障解析においては、外部出力情報のみならず、半導体装置内部の回路情報を調べ、その故障箇所の特定とその箇所における観測・解析を迅速に行うことが必要である。近年、半導体装置はますます大型化、高機能化、パターンの微細化が進むのに伴い、そういった半導体装置内部の故障箇所の特定とその故障解析は、さらに困難かつ長時間化している。
【０００３】
特に、新規設計デバイスや新規プロセスが導入された半導体装置の試作段階や量産に移行する段階等においては、発生障害の早急な原因究明が必要であり、従って、上記の半導体装置内部の観測が必要な箇所の特定や解析を効率的に行って、回路設計やプロセスへフィードバックすることが非常に重要になってきている。
【０００４】
従来、半導体装置の内部の回路を解析する手段としては、電子ビームを用いるＥＢ（Electron Beam ）テスタや、集束イオンビームを用いるＦＩＢ（ Focused Ion Beam ）装置などがある。例えば、ＥＢテスタを用いて半導体装置内の故障箇所を見つける方法に関して、特に多層配線デバイス、リード・オン・チップ、フリップチップなどのデバイスでは、デバイスの表面からＥＢテスタによって観測ができなくなっている状況を考慮して、デバイスの裏面側から研磨と穴開け加工を実施し、観測対象を露出してＥＢテスタで観測できる状態まで穴開け加工を続ける、といった方法が提案されている。この際、穴開け加工にはＦＩＢ加工を用いている。ここで、観測位置の正確な同定は、レイアウト設計時のＣＡＤデータを用いて半導体チップの３ないし４点の隅を基準に、パターンが重複しない空き領域に裏面から第一の穴開けし、その結果、観測対象が露出していなければ、このとき露出したパターンの形状から、この第一の開穴部と観測対象位置の距離をＣＡＤデータから求め、この観測対象同定位置に第二の穴開けして観測対象を露出させ、ＥＢテスタで観察する。[特許文献１]
また、他に、同様な目的で半導体裏面の観測すべき所定位置を迅速に開口露出する方法に関して、基板全面を研磨し、次いで局所的に機械研磨あるいはレーザ加工で削り加工をして所定の残りの厚さになった時点で、さらにＦＩＢ加工により観測箇所を開口し、ＥＢテスタやＦＩＢ装置で観測・修正をする、といった方法が提案されている。この場合、開口加工すべき正確な加工処理位置の特定は、半導体デバイス内の絶対的な基準位置を基にして、これと処理位置の相対的な位置関係から処理位置を間接的に認識して裏面側の加工位置を特定する。具体的には、半導体デバイスの中に形成してある基準マーク（例えばデバイスの端部から一定距離に設けられたコーナーマークパターン）を基準とし、端部からの一定距離にあることを目処に、裏面から穴開け加工してそのマークを露出させてマークの位置を裏面側から認識する。この基準マークと処理位置との相対的な位置関係はパターンレイアウト等のＣＡＤデータにより既知であるため、処理加工位置を裏面側から特定することが可能となる、というものである。[特許文献２]
これらの様に、半導体装置内部の観測位置を正確に裏面側から開口露出させるためには、チップの隅などの外形部位からの距離を目安にして先ず裏面側開口加工し、そこで露出したパターンの形状からチップ内の絶対位置情報を裏面側から取得し、パターンレイアウト等のＣＡＤデータを用いて、これと目的とする観測位置との相対位置関係により先の露出パターンからの離間距離を算出して裏面側での観測位置の絶対的な位置を特定し、改めてその位置に開口加工処理を行うといった方法を用いている。
【０００５】
しかし、ますます大規模化、微細化、多層化、平坦化が進む半導体デバイスにおいては、解析すべき対象部位が非常に微細化し、また隣接するパターンとの距離もより狭くなってきており、上記のような従来の方法で用いられているＦＩＢ加工によっても、非常に微小範囲での加工処理が困難となっている。大型化したチップを対象とする上に、チップ化するためのダイシングによる切断精度が対象部位の位置決め精度に追随していないことから、チップの端部を基準点として裏面側から微細化している観測箇所を正確に開口加工することは、実質的に不可能であると言えよう。また、上記に引用した後者の方法の様に、基準パターン（コーナーマークパターン）を裏面側からの開口加工で露出させる方法も、チップが大型化していることから、基準パターンを狭い間隔で形成して、これからの位置決めを適用するなどの方法を用いない限り、観測箇所の特定精度が悪くなる。さらに、平坦化によって多層化された配線パターンの絶縁層の薄膜化が進んでおり、開口加工するときの深さ制御（裏面側から研磨・除去して行く厚さの制御）がより重要になり、層の異なる複数の配線パターンの部位を観測箇所とする場合などにおいては、特にこの研磨深さの加工精度が問題となる。
【０００６】
他方では、上記のような大型化・微細パターン化デバイスの新規設計および試作を行うなどの中で、不良箇所の排除を効率よく行うためには、デバイスの設計・検証段階において不良等の問題が発生する可能性の高い配線箇所等のデータの把握・抽出と、試作デバイスでのそれら箇所での裏面観測の実施、そして観測結果を再び設計・検証へフィードバックするなどを、効率よく行う必要があり、こういった事への対応が、ますます重要となっている。
【特許文献１】特開２０００−１３３６２０号公報
【特許文献２】特開２００１−１３５５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、従来の方法では困難であった、大型化したチップでより微細なパターンを用いた半導体デバイスの内部回路の観測対象部位を、裏面側から正確かつ効率的に開口して、対象部位の障害原因等を裏面側から解析するのを可能とすることである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の裏面観測方法は、半導体基板の表面側に多層回路形成領域を有する半導体装置において、前記多層回路形成領域内の所定部位を前記半導体装置の裏面側から観測する方法であって、前記所定部位の直下領域に裏面観測領域を確定する裏面観測領域確定工程と、前記裏面観測領域において、所定の深さを有し、前記半導体基板と異なる埋設材料による埋設領域を形成する埋設領域形成工程と、前記裏面側から加工して、少なくとも前記埋設材料の深さ方向到達面を露出する埋設領域露出工程と、前記埋設材料の少なくとも一部を除去して前記所定部位を前記裏面側に露出する所定部位裏面側露出工程と、    
前記裏面側に露出した前記所定部位を前記裏面側から観測する裏面側観測工程とを、少なくとも有することを特徴としている。
【０００９】
そして、さらに、前記裏面観測領域確定工程は、前記半導体装置の設計において、前記所定部位の設定及びパターンレイアウトに伴って裏面観測領域確定を行うことを特徴とする。
【００１０】
そして、さらに、前記埋設材料の前記所定の深さは、前記半導体基板の表面側に形成された前記多層回路形成領域の基板内深さよりも、少なくとも深く形成することを特徴とする。
【００１１】
上記の手段により、パターン設計の段階で、予め、観測すべき所定部位を定めてその直下に裏面観測する領域を確定し、その領域に基板とは異なる、例えば絶縁材料などの埋設材料を深く埋め込むようにし、次いで裏面からの研磨加工などにより埋設材料を露出させ、さらに埋設材料を除去することにより、裏面側に観測すべき所定部位を露出させ、その露出部位を観測に用いるようにすることができる。
【発明の効果】
【００１２】
本発明の半導体装置の裏面観測方法は、半導体デバイスの多層に形成された内部回路における、不良発生の可能性の高い箇所など、目的とする観測対象部位を、裏面側から正確かつ容易に開口して、その対象部位の障害原因等を裏面側から観測することが可能となり、この観測結果を半導体デバイスの設計などにフィードバックすることで、開発効率の向上や不良原因の排除などを効率良く行うことができる。
【発明を実施するための最良の形態】
【００１３】
本発明の方法は、半導体デバイスのＣＡＤ設計・パターンレイアウト段階で、予め不良発生の可能性の高い箇所の指定や摘出を行って、裏面観測・開口のために、表面側（回路形成側）への予備的パターンのレイアウト形成処理（裏面観測領域の確定）と、その領域に埋設材料による埋設処理（埋設領域の形成）を行うことに特徴の一つがある。以下に具体的に説明する。
（１）裏面観測領域の確定
図１は、半導体デバイスのＣＡＤ設計におけるレイアウト設計の概略フローにおいて、裏面を加工するため、各種情報の導入を行うことを説明するための図である。同図の右側半分のフローは、通常実施される標準的なレイアウト設計の主要なフロー部分である。
【００１４】
ここにおいて、ネットリストと外部ピン割当て・配置＜図中のNetlist  &  Pin  Assignmentの箇所、以下同様＞を行い、以降、Ｉ／Ｏバッファの配置＜I/O Cell Placement ＞、フロアプラン（モジュール配置・マクロ配置）＜Copy macrocell'sposition＞、電源網配線（格子状・マクロ周り・Ｉ／Ｏ周り等）＜Power Routing＞、オートＣＤＤＭ（ Auto Clock Driven Design Method ）即ち、自動的にディレイ（遅れ）やクロックスキュー（波形のなまり）を抑えながらクロック設計、つまり一般セルやクロックドライバの配置＜Placement - Unit Cell & Clock Driver＞やクロック関係の合成・配線＜Route - Clock＞を行う。次いで、信号線の経路決定・配置配線＜Route - Normal Nets＞、レイアウト及びデザインルールのチェック・検証＜Verification＞を実施し、入図及びその確認＜Fabrication＞を行う。また、クロック関係の合成・配線＜Route - Clock＞の結果から、ＲＣパラメータの抽出（抵抗・容量からディレイ計算等）＜RC Extraction＞を行い、タイミング分析、即ちタイミングのチェックやセットアップ調整やホールド調整＜Timing Analysis＞を行い、目的の性能設計が得られているかの最終確認＜Validation＞を行って終了する。
【００１５】
上記の標準的なレイアウトフローに対して、以下の手順で裏面観測・開口のために、表面側（回路形成側）への予備的パターンレイアウトの追加処理を行う。同図のフロー中に示す(1)、(2)等は、実施する順序を表す。
(1)    解析装置情報＜Analy. Instr. Data＞として、裏面からの解析・観測を行う装置       の加工精度等の解析条件を指定する。
(2)    解析目的としている半導体デバイスのＣＡＤ設計におけるレイアウト設計の結           果、即ち、入図及びその確認＜Fabrication＞、タイミングのチェックやセット          アップ調整やホールド調整＜Timing Analysis＞、最終確認＜Validation＞の結果       を用いて、裏面が実際的に可能か否かなどの判断や対応配線部の指定などを行         う、裏面加工情報＜Backside Proc. Data＞の入力をする。
(3)   (1)及び(2)のステップでの入力データをもとに、裏面加工すべき箇所に関するＣＡ
Ｄ設計パターンレイアウトへの反映を行うため、制御情報生成＜Control Data               Gen.＞をする。
(4)/(5)  生成された制御情報を、Ｉ／Ｏバッファの配置やフロアプラン（モジュール配       置・マクロ配置）に反映させ、素子形成の間隔や配置などにみあった裏面加工場       所の配置制御を行う。
(6)/(7)/(8)で、生成された制御情報をもとに、各種の配置・配線を行う。
(9)    (4)〜(8)の各工程を検証する。
(10)/(11)/(12)  入図確認や検証結果や最終確認の確認などを行い、更に追加すべき観測
箇所がある場合は、裏面加工情報＜Backside Proc. Data＞に情報を追加する。
【００１６】
本発明の方法においては、裏面観測・開口のための予備的パターンレイアウトを行うために、先ず解析装置の解析・加工精度を考慮する必要があり、そのデータを、上記のように、解析装置情報＜Analy. Instr. Data＞として設定する。例えば、ＦＩＢ加工において、最小加工面積を、１μｍ×１μｍ、また、ＥＢ観測において、最小可視サイズを、１μｍ×１μｍと設定する。この基本性能に対して、観測対象となる半導体デバイスのパターンの配置・配線等の精度条件、例えば、配線ピッチのプロセス条件が０.５μｍ、あるいは１.５μｍなどの条件の違いで、観測可能の場所の設定や、また状況によりパターンレイアウトの変更などを、各種レイアウトの段階に取り込んでいく。
【００１７】
裏面加工情報＜Backside Proc. Data＞では、裏面加工すべき場所の指定（レイアウト設計においては、論理ネットの指定に相応）を行う。この指定の方法には２種類あり、一つは、レイアウト設計する者が、例えば、故障等が推定される場所に対して、マニュアル入力によって裏面加工する必要がある箇所（論理ネット）を指定する場合である。他の方法は、半導体デバイスの設計の段階における、種々の解析情報から、故障ないし不具合が発生する、あるいは発生する可能性の高い箇所（論理ネット）を抽出して、指定する場合である。例えば、論理回路静的タイミング解析（ Static Timing Analysis )から、セットアップ／ホールドのタイミングチェックなどを基に、違反タイミングに最も近いネットナンバーを自動的に指定する方法、あるいは、電源配線設計における電源電圧ドロップの評価をもとに不具合発生の可能性のある論理ネットを指定する方法、クリティカルパス部分の評価をもとに不具合可能性の箇所の論理ネットを指定する方法などがある。
【００１８】
上記の指定情報をもとに、制御情報生成＜Control Data Gen.＞を行うが、ここでは具体的には、観測指定箇所を実際に裏面からの加工・観測を可能とする、加工パターン（絶縁物層などを埋設するためのパターン）の設定を、デバイスを形成する表面側から実施する。各レイアウト工程において、例えば、対象となる配線層の指定、加工に必要な最小配線長の指定、最小加工可能範囲を考慮した同一層における隣接配線との最小間隔の指定、裏面から加工できない範囲の指定等を行う。
【００１９】
図２は、上記の指定条件を説明するためのもので、半導体デバイス中のトランジスタ等の各素子や配線のレイアウトパターン図における特定範囲をデバイスの裏面側から見たときの例である。半導体基板１０１に、配線１０２、素子形成部１０３がレイアウトされている。観測すべき配線部に関して、素子形成部１０３の下で、かつ隣接配線パターン間隔が狭くレイアウトされた配線部分１０５は、裏面側から加工するためには、素子形成部１０３を破壊する必要があり、また間隔が最小加工可能範囲より狭いため、裏面観察に適さない。他方それらの条件が無い、図中の領域１０４を有する配線１０２は、裏面加工に適していることになる。これら観測可能箇所の抽出は、既知のＣＡＤ設計におけるレイアウト設計により、上記の様な各種の条件指定によって可能である。
【００２０】
また、この領域１０４を裏面加工をするための表面に形成する、予備的パターンの領域と一致させることが可能となる。
【００２１】
一方、例えば、最小加工可能範囲より狭い配線間隔のレイアウト結果を得た場合、制御情報を付加することで、図３に示す様に、対象配線と他の配線との間隔を拡張するなどして観測可能化することもできる。図３（ａ）は、例えば、３本の配線２０１が素子端子部２０２に夫々平行して接続しており、配線幅１μｍ以下、配線間間隔が２μｍ、素子端子間隔が３μｍでレイアウトされた場合を示す。この場合、中央の配線部分を観測するために、その部分が裏面加工が可能のように、制御情報として、例えば、配線長５μｍ、隣接配線間隔５μｍ、他のセル素子等の配置禁止領域５μｍ×５μｍ、配線幅２μｍとして、レイアウト設計処理を行うことにより、図３（ｂ）に示すように指定間隔をもって再レイアウトされ、配置禁止領域２０３が確保される。そして、観測対象である中央の配線部分を、裏面加工可能するための、表面側に形成する予備的パターン２０４（例えば、２μｍ×５μｍのパターン）を生成する。
（２）埋設領域の形成
裏面加工を可能とするための表面側に形成する予備的パターンが、上記の方法で確定されると、このパターンデータにより、所定の半導体デバイス形成プロセスにおいて、基板に開口し、その中に基板と異なる材料の埋設領域を形成する。
【００２２】
図４（ａ）は、図２で示した半導体デバイスと同じ範囲のレイアウトパターンを表面側から見たものである。例えば、アルミニウム（Ａｌ）配線パターン１０２がＳｉ基板内に形成されたトランジスタ等の素子形成部１０３上にレイアウトされている。Ｓｉ基板内に素子が形成されないＡｌ配線パターン１０２Ｔの下の確定領域１０４Ｆに、例えばＳｉ酸化膜を埋め込む。埋め込む深さは、当該半導体デバイスの形成深さ以上の深さであれば良く、例えば、５０〜３００μｍ程度である。Ｓｉ酸化膜の埋め込み層の形成は、レジストプロセスによって開口領域を確定した後、例えば等方性エッチングなどでＳｉ基板に必要な深さの穴を掘り、次いでＣＶＤ( Chemical Vapor Deposition )等によって穴中にＳｉ酸化膜を堆積させた後、ＣＭＰ( Chemical Mechanical Polish )などで、基板表面上のＳｉ酸化膜を除去する。その後は、所定のデバイスの形成プロセスによって、目的の半導体デバイスを形成する。
【００２３】
作成された半導体デバイスの裏面観測をするために、作成済ウェハあるいはチップの裏面からＳｉ基板の研削、研磨(ＣＭＰなど）を行って、図４（ｂ）に示すように、深く埋め込んだＳｉ酸化膜の層１０４Ｂを露出させる。その後、このＳｉ酸化膜をＲＩＥ( Reactive Ion Etching )等によるエッチング除去によって、Ａｌ配線の特定箇所を裏面から露出することができる。
（３）裏面研磨時の研磨深さ制御
上記の方法で、半導体デバイスの複数の箇所を観測対象とするとき、夫々の箇所に対して個別に、あるいは、一括処理で観測対象領域の埋め込み層を形成しておいて、裏面からの研磨でその埋め込み層を露出させる場合がある。その場合、予め、埋め込み層の深さを適宜変えておき、裏面研磨を進めるに従い、その埋め込む層の露出順によって、特定観測箇所の同定を行うことができる。また、観測対象によってはデバイス形成層が異なり、その結果、露出観測対象の裏面からの深さが異なってくる場合や、埋め込み層を形成するための開口領域（開口径）が異なることにより開口プロセスの制限から埋め込み層の深さが制約される場合もある。そして、デバイスのチップが形成されたウェハを用いて、各チップ中の同一観察箇所を裏面観測するなどの場合は、ウェハ裏面を高い均一性をもって研磨して行き、研磨後は、ウェハ全面にわたって、各チップ中に所定の埋め込み層が露出するように加工する必要がある。以上の例などにおいて、裏面研磨における研磨深さ（裏面側から研磨・除去していく厚さ）の制御を精度良く行う必要がある。
【００２４】
図５は、裏面研磨の深さを精度良く行う方法を説明するための図である。半導体デバイスのチップが多数形成されたウェハ３０１のチップ３０２の間の、例えばスクライブライン３０４に沿って、複数の、開口径の異なった、ウェハ基板と異なる材料の埋め込み層３０３を形成したときの、デバイス形成側（表面側）から見た模式図である。本図では、各チップ３０２夫々に一組の埋め込み層３０３が形成されている。
【００２５】
図６に、上記の埋め込み層を形成する工程を説明するための、各工程の断面図を、模式的に示す。図６（ａ）は、半導体デバイスの基板であるＳｉ基板４０１のデバイス形成側（表面側）４０２のスクライブラインに沿って、それぞれ必要とする埋め込み層の深さに応じた開口径をもつレジストパターン４０３を形成する。
【００２６】
図６（ｂ）は、レジストの開口部より、例えば５％のフッ酸溶液中で等方選択エッチングを行い、基板に穴４０４を形成する。等方選択エッチングでは、開口径とエッチング時間によって形成される穴４０４の深さが変わるが、レジスト開口径の小さい方がエッチングされにくく、同図中の左側２つの穴に示されるように、所定の時間経過によりＶ形状になるが、レジスト開口径の大きい方は、同図中の右側２つの穴に示されるように、底面形状を有したままで、より深く穴４０４が形成される。開口径の大きさによる、エッチング深さの差４０５を、以下に述べる様に、裏面研磨の終点検出の目安に用いる。このエッチング深さの差４０５を数μｍに制御することは可能である。
【００２７】
次に、ＣＶＤ等によって穴中にＳｉ酸化膜を堆積させた後、ＣＭＰなどで、基板表面上のＳｉ酸化膜を除去することにより、図６（ｃ）に示すように、基板中にそれぞれ深さの異なるＳｉ酸化膜４０６の埋め込み層を埋め込む。
【００２８】
そして、図６（ｄ）に示すように基板４０１の表面側４０２が下になるようにし、反対側の裏面（図中の上側）から、例えば、基板（ウェハ）の全面均一の研削（先ず粗い精度で一定深さまで機械研削などによって行う）及び全面均一研磨（一定深さを研削したのち、高い精度でＣＭＰ研磨などによって更に掘り進める）を施す。研磨を進めるに従って深い埋め込み層のＳｉ酸化膜の底面が露出し、浅い埋め込み層が露出しない範囲４０５において研磨を停止する。
【００２９】
図６（ｅ）に示すように、最終的に研磨を終了した裏面４０７側に深い埋め込み層側のＳｉ酸化膜４０８が露出したことを確認することで、所定の深さの研磨がなされたことが確認できる。
【００３０】
図７は、裏面研磨終了後の基板（ウェハ）面（裏面）を示す図である。Ｓｉ酸化膜の露出箇所５０１と非露出箇所５０２を示しており、研磨後にこういった状況がウェハ全面に得られれば、ウェハ全面に渡って凡そ数μｍの精度で研磨が行われている事が確認できる。
（４）半導体デバイスのチップあるいはウェハの裏面研磨深さ制御と裏面からの観測
上記の裏面研磨深さの制御を行いつつ、観測部位の裏面観測を実施する。図８は、裏面観測を行う半導体デバイスの断面を模式的に表したものであり、（ａ）、（ｂ）、（ｃ）はその工程を順に示す。また各図の左側はデバイス形成領域、右側はスクライブラインあるいはチップ外縁に形成された深さ制御用埋め込み領域を示し、図の下側が半導体デバイス形成面、上側がその基板の裏側となる。
【００３１】
図８（ａ）は、Ｓｉ基板６０１に、観測対象の、例えばＡｌ配線部６０２を含むデバイスが形成されており、裏面側６０３からの観測可能のように、前述のようにパターンレイアウト設計の段階に領域を決めてＳｉ基板とは異なる材料、例えば絶縁物であるＳｉ酸化膜６０４をＡｌ配線部６０２の下層に深く埋め込み、同時に裏面研磨深さ制御用の埋め込み層、例えば２種のＳｉ酸化膜６０５、６０６を深さを変えて形成した後、裏面側６０３から、一方の深い裏面研磨深さ制御用埋め込み層Ｓｉ酸化膜６０５は裏面から露出し、他方の浅いＳｉ酸化膜６０６は露出しないように深さ制御を行いつつ裏面研磨をして、観測対象用Ｓｉ酸化膜６０４を裏面側６０３から露出させたときの状態を示す。
【００３２】
図８（ｂ）は、Ｓｉ酸化膜６０４領域を裏面側から、例えばＦＩＢ（ Focused Ion Beam ）加工によって、Ａｌ配線部６０２の裏面が露出するまで穴６０７を形成する。形成した穴６０７が比較的浅く、かつ穴６０７の開口径が、ＥＢ（ Electron Beam ）テスタでの電子ビーム走査による電位測定などに十分な大きさを有している場合は、Ｓｉ酸化膜６０４領域の側壁面のＳｉ酸化膜を含めて除去しての観測が可能である。しかし、穴６０７の底部のＡｌ配線部６０２裏面が深く、開口径が小さい場合は、電子ビームを直接Ａｌ配線部６０２の裏面にフォーカスすることが実際的には困難となる。その場合は、穴６０７は、図示したように側壁面のＳｉ酸化膜を残してＡｌ配線部６０２の裏面が露出するように開口する。
【００３３】
次いで図８（ｃ）に示すように、穴６０７に導電性材料６０８、例えばタングステン（Ｗ）を、ＦＩＢを用いたＣＶＤ機能などを用いて埋め込む。この形成プロセスにおいて裏面の他の場所（例えば、Ｓｉ基板上など）に導電性材料が付着した場合は、それを取り除く。この埋め込み加工によって、Ｓｉ基板６０１と絶縁された形で、半導体デバイスの動作時のＡｌ配線部６０２における電位等を、裏面の導電性材料６０８の露出面から、ＥＢテスタあるいはプローバ等によって観測することが可能となる。導電性材料６０８としては、プラチナ（Ｐｔ）を使用することも可能である。
【００３４】
以上の実施例を含む実施の形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板の表面側に多層回路形成領域を有する半導体装置において、前記多層回路形成領域内の所定部位を前記半導体装置の裏面側から観測する方法であって、
前記所定部位の直下領域に裏面観測領域を確定する裏面観測領域確定工程と、
前記裏面観測領域において、所定の深さを有し、前記半導体基板と異なる埋設材料による埋設領域を形成する埋設領域形成工程と、
前記裏面側から加工して、少なくとも前記埋設材料の深さ方向到達面を露出する埋設領域露出工程と、
前記埋設材料の少なくとも一部を除去して前記所定部位を前記裏面側に露出する所定部位裏面側露出工程と、    
前記裏面側に露出した前記所定部位を前記裏面側から観測する裏面側観測工程とを、少なくとも有することを特徴とする半導体装置の裏面観測方法。（請求項１）
（付記２）
前記裏面観測領域確定工程は、前記半導体装置の設計において、前記所定部位の設定及びパターンレイアウトに伴って裏面観測領域確定を行うことを特徴とする付記１記載の半導体装置の裏面観測方法。（請求項２）
（付記３）
前記所定部位の前記設定は、前記半導体装置の前記設計の段階で特定部位を抽出し、少なくとも前記特定部位より選択してなされることを特徴とする付記２記載の半導体装置の裏面観測方法。
（付記４）
前記特定部位は、前記半導体装置の前記設計において得られた電気的特性の評価結果に基づいて抽出されることを特徴とする付記３記載の半導体装置の裏面観測方法。
（付記５）
前記埋設材料の前記所定の深さは、前記半導体基板の前記表面側に形成された前記多層回路形成領域の基板内深さよりも、少なくとも深く形成することを特徴とする付記１または２記載の半導体装置の裏面観測方法。（請求項３）
（付記６）
前記埋設材料は、絶縁物であることを特徴とする付記１、２、５のいずれかに記載の半導体装置の裏面観測方法。（請求項４）
（付記７）
前記半導体装置の前記多層回路形成領域の外縁に、前記半導体基板と異なる埋設材料によって、複数の、互いに深さの異なる埋設領域を形成する回路形成領域外埋設領域形成工程を有することを特徴とする付記１、２、５、６のいずれかに記載の半導体装置の裏面観測方法。（請求項５）
（付記８）
前記外縁は前記半導体装置が形成されたウェハのスクライブラインであることを特徴とする付記７記載の半導体装置の裏面観測方法。
（付記９）
前記絶縁物を側壁面付着部を残して除去して前記所定部位を前記裏面側に露出する穴部を形成し、前記穴部に導電性材料からなる導電性埋設層を埋設することを特徴とする付記６、７，８のいずれかに記載の半導体装置の裏面観測方法。
（付記１０）
前記回路形成領域外埋設領域形成工程に用いる埋設材料は、絶縁物であることを特徴とする付記７または８に記載の半導体装置の裏面観測方法。
【図面の簡単な説明】
【００３５】
【図１】本発明の裏面加工用情報の導入を説明するためのフロー図
【図２】本発明の観測箇所の指定方法を説明するためのパターン図
【図３】本発明の配線パターンレイアウト変更を説明するための図
【図４】本発明の埋設領域の露出を説明するための図
【図５】本発明のウェハのスクライブラインへの埋め込み層形成を説明するための図
【図６】本発明の研磨深さ制御用埋め込み層作成を説明するための工程図
【図７】本発明のウェハの裏面研磨結果を説明するための図
【図８】本発明の裏面観測用及び研磨深さ制御用埋め込み層を用いた裏面観察方法を説明するための工程図
【符号の説明】
【００３６】
１０１    半導体基板
１０２    配線
１０２Ｔ  裏面加工可能な配線（表面側）
１０３    素子形成部
１０４    裏面加工の可能な領域
１０４Ｆ  裏面加工の可能な領域（表面側）
１０４Ｂ  埋め込み層の露出面（裏面側）
１０５    裏面加工の不可能な領域
２０１    配線
２０２    素子端子部
２０３    配置禁止領域
２０４    裏面加工のための表面側予備的パターン
３０１    ウェハ
３０２    チップ
３０３    埋め込み層
３０４    スクライブライン
４０１    Ｓｉ基板
４０２    表面側
４０３    レジストパターン
４０４    エッチング形成の穴
４０５    エッチング深さの差
４０６    Ｓｉ酸化膜の埋め込み層
４０７    裏面側
４０８    深い埋め込み層（Ｓｉ酸化膜）の露出部
５０１    Ｓｉ酸化膜の露出箇所
５０２    Ｓｉ酸化膜の非露出箇所
６０１    Ｓｉ基板
６０２    Ａｌ配線部
６０３    裏面側
６０４    Ｓｉ酸化膜
６０５    深い裏面研磨深さ制御用Ｓｉ酸化膜
６０６    浅い深い裏面研磨深さ制御用Ｓｉ酸化膜
６０７    裏面からＡｌ配線部を露出する穴
６０８    導電性材料（Ｗ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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