(57)【要約】      （修正有）【課題】薄膜トランジスタの製造に使用されるマスクの数を減少させた液晶表示素子及びその製造方法を提供する。【解決手段】第１基板及び第２基板を提供する段階と、第１基板上にソース領域、ドレイン領域、チャネル領域及びストレージ領域を含むアクティブ層を形成する段階と、第１絶縁膜を形成する段階と、ゲート電極、ゲートライン、画素電極及びストレージラインを形成する段階と、第２絶縁膜を形成する段階と、第１絶縁膜と第２絶縁膜を介してソース領域とドレイン領域の一部をそれぞれ露出させる第１、第２コンタクトホールを形成する段階と、第２絶縁膜を介して画素電極を露出させる画素ホールを形成する段階と、第１コンタクトホールを介してソース領域と電気的に接続されるソース電極、及び前記第２コンタクトホールを介してドレイン領域と電気的に接続されるドレイン電極を形成する段階と、第１基板と第２基板の間に液晶層を形成する段階とを含む。【選択図】図１
2006079062.tif 000002
【特許請求の範囲】
【請求項１】
第１基板上にソース領域、ドレイン領域、チャネル領域及びストレージ領域を含むアクティブ層を形成する段階と、
前記第１基板上に第１絶縁膜を形成する段階と、
前記第１基板上にゲート電極、ゲートライン、画素電極及びストレージラインを形成する段階と、
前記第１基板上に第２絶縁膜を形成する段階と、
前記第１絶縁膜と前記第２絶縁膜を介して前記ソース領域と前記ドレイン領域の一部をそれぞれ露出させる第１コンタクトホールと第２コンタクトホールを形成する段階と、
前記第２絶縁膜を介して前記画素電極を露出させる画素ホールを形成する段階と、
前記第１コンタクトホールを介して前記ソース領域と電気的に接続されるソース電極、及び前記第２コンタクトホールを介して前記ドレイン領域と電気的に接続されるドレイン電極を形成する段階と、
前記第１基板と第２基板との間に液晶層を形成する段階と
を含む液晶表示素子の製造方法。
【請求項２】
前記アクティブ層は、シリコンを含むことを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項３】
前記シリコンは、多結晶シリコンを含むことを特徴とする請求項２記載の液晶表示素子の製造方法。
【請求項４】
前記ゲート電極、ゲートライン、画素電極及びストレージラインを形成する段階は、
前記第１基板上に第１導電膜と第２導電膜を形成する段階と、
前記第１導電膜と前記第２導電膜とをパターニングして前記第１導電膜と前記第２導電膜の二重層から成るゲート電極、ゲートライン及びストレージラインを形成し、前記第１導電膜から成る画素電極を形成する段階と
を含むことを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項５】
前記第１導電膜及び第２導電膜のうち少なくとも何れか一つは、透明な導電性物質から成ることを特徴とする請求項４記載の液晶表示素子の製造方法。
【請求項６】
前記透明な導電性物質は、インジウム−スズ−オキサイド及びインジウム−亜鉛−オキサイドのうち少なくとも何れか一つを含むことを特徴とする請求項５記載の液晶表示素子の製造方法。
【請求項７】
前記第２導電膜は、不透明な導電性物質を含むことを特徴とする請求項４記載の液晶表示素子の製造方法。
【請求項８】
前記不透明な導電性物質は、アルミニウム、アルミニウム合金、タングステン、銅、クロム及びモリブデンのうち少なくとも何れか一つを含むことを特徴とする請求項７記載の液晶表示素子の製造方法。
【請求項９】
前記第１コンタクトホール、前記第２コンタクトホール及び前記画素ホールは、実質的に同時に形成することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項１０】
前記画素ホールの大きさは、前記画素電極領域と同一であるか、又はより大きいことを特徴とする請求項９記載の液晶表示素子の製造方法。
【請求項１１】
前記第２絶縁膜は、前記画素電極の形状と同一にパターニングされることを特徴とする請求項１０記載の液晶表示素子の製造方法。
【請求項１２】
前記画素電極の第１導電膜の上部に第２導電膜をさらに形成することを特徴とする請求項４記載の液晶表示素子の製造方法。
【請求項１３】
前記画素ホールを介して露出する前記第２導電膜の一部を除去して画素電極を形成することを特徴とする請求項１２記載の液晶表示素子の製造方法。
【請求項１４】
前記画素ホールを介して露出する前記第２導電膜の一部を除去して画素電極を形成することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項１５】
前記ストレージ領域は、前記ゲートラインと画素電極の間に位置することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項１６】
前記ストレージ領域は、前記ゲートラインと平行な方向に形成することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項１７】
前記ストレージラインは、前記ストレージ領域とその一部が重なることを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項１８】
前記ストレージラインは、前記ストレージ領域の上部に形成され、前記ストレージラインと前記ストレージ領域との間には第１絶縁膜が位置することを特徴とする請求項１７記載の液晶表示素子の製造方法。
【請求項１９】
前記ストレージラインは、前記ストレージ領域の上部に形成され、前記ストレージラインと前記ストレージ領域との間には第１絶縁膜が位置することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項２０】
前記ゲート電極を形成した後に、前記アクティブ層の所定領域に高濃度の不純物イオンを注入してソース領域とドレイン領域を形成する段階をさらに含むことを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項２１】
前記不純物イオンは、３族元素及び５族元素のうち少なくとも何れか一つを含むことを特徴とする請求項２０記載の液晶表示素子の製造方法。
【請求項２２】
前記３族元素はホウ素（Ｂ）を含み、前記５族元素はリン（Ｐ）を含むことを特徴とする請求項２１載の液晶表示素子の製造方法。
【請求項２３】
前記アクティブ層のソース／ドレイン領域は、ｐ＋領域及びｎ＋領域のうち少なくとも何れか一つを含むことを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項２４】
前記ゲート電極、ゲートライン、画素電極及びストレージラインは、実質的に同時に形成することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項２５】
前記ゲートライン及びストレージラインは、実質的に同時に形成することを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項２６】
前記第１コンタクトホールと第２コンタクトホールの形成工程は、実質的に前記画素電極の上部の第２絶縁膜を除去する工程と同時に進行されることを特徴とする請求項１記載の液晶表示素子の製造方法。
【請求項２７】
第１基板及び第２基板と、
前記第１基板上にシリコン層で形成され、ストレージ領域を含むアクティブ層と、
前記第１基板上に形成された第１絶縁膜と、
前記第１基板上に形成されたゲート電極、ゲートライン及び前記ゲートラインと同一層に形成されるストレージラインと,
前記第１基板上に形成された画素電極と、
前記第１基板上に形成され、第１コンタクトホール及び第２コンタクトホールを含む第２絶縁膜と、
前記第１基板上に形成されて、前記第１コンタクトホールを介してソース領域と接続されるソース電極、及び前記第２コンタクトホールを介してドレイン領域と接続されるドレイン電極と、
前記第１基板と第２基板の間に形成された液晶層と、
を含むことを特徴とする液晶表示素子。
【請求項２８】
前記ゲート電極及びゲートラインは、第１導電膜と第２導電膜の二重層からなることを特徴とする請求項２７記載の液晶表示素子。
【請求項２９】
前記画素電極は、前記第１導電膜を含むことを特徴とする請求項２８記載の液晶表示素子。
【請求項３０】
前記第１導電膜及び第２導電膜のうち少なくとも何れか一つは、透明な導電性物質を含むことを特徴とする請求項２８記載の液晶表示素子。
【請求項３１】
前記透明な導電性物質は、インジウム−スズ−オキサイド及びインジウム−亜鉛−オキサイドのうち少なくとも何れか一つを含むことを特徴とする請求項３０記載の液晶表示素子。
【請求項３２】
前記第２導電膜は、不透明な導電性物質を含むことを特徴とする請求項２８記載の液晶表示素子。
【請求項３３】
前記不透明な導電性物質は、アルミニウム、アルミニウム合金、タングステン、銅、クロム及びモリブデンのうち少なくとも何れか一つを含むことを特徴とする請求項３２記載の液晶表示素子。
【請求項３４】
前記アクティブ層は、第１パターンと前記第１パターンの一端が前記画素電極側に延長されて形成された第２パターンとから構成されることを特徴とする請求項２７記載の液晶表示素子。
【請求項３５】
前記アクティブ層の第１パターンは、一方向に平行に形成されることを特徴とする請求項３４記載の液晶表示素子。
【請求項３６】
前記アクティブ層の第１パターンは、前記ソース領域とチャネル領域とを含むことを特徴とする請求項３４記載の液晶表示素子。
【請求項３７】
前記アクティブ層の第２パターンは、ストレージ領域とドレイン領域とを含むことを特徴とする請求項３４記載の液晶表示素子。
【請求項３８】
前記ストレージ領域は、前記ストレージラインと同一の方向に平行に形成されることを特徴とする請求項３７記載の液晶表示素子。
【請求項３９】
前記ドレイン領域は、前記ストレージ領域から延長されて前記画素電極に接続されることを特徴とする請求項３７記載の液晶表示素子。
【請求項４０】
前記ストレージラインは、前記ストレージ領域と一部が重なることを特徴とする請求項２７記載の液晶表示素子。
【請求項４１】
前記画素電極は、前記ゲート電極及びゲートラインと同一層に構成されることを特徴とする請求項２７記載の液晶表示素子。
【請求項４２】
前記第２絶縁膜は、前記画素電極を露出させることを特徴とする請求項２７記載の液晶表示素子。
【請求項４３】
前記第２絶縁膜は、前記画素電極の上部表面が露出するように、前記画素電極の形状と同一にパターニングされることを特徴とする請求項２７記載の液晶表示素子。
【請求項４４】
前記ストレージラインは、実質的に前記ゲートラインと同一の工程により形成されることを特徴とする請求項２７記載の液晶表示素子。
【請求項４５】
前記ストレージラインは、前記ゲート電極とゲートラインを構成する前記第１導電膜と第２導電膜の二重金属層で構成されることを特徴とする請求項２８記載の液晶表示素子。
【請求項４６】
前記ストレージラインは、前記ゲートラインと前記画素電極の下部面の間に位置し、前記ストレージ領域とその一部が重なり、前記第１絶縁膜を間に置いて前記ストレージ領域と共にストレージキャパシタを構成することを特徴とする請求項２７記載の液晶表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子及びその製造方法に係るもので、詳しくは、ストレージキャパシタの形成により画質の低下を防止すると同時に、多結晶シリコン薄膜トランジスタの製造に使用されるマスクの数を減少させて製造工程を単純化することで、収率を向上し得る液晶表示素子及びその製造方法に関するものである。
【背景技術】
【０００２】
最近、情報のディスプレイに関する関心が高まり、携帯が可能な情報媒体を利用しようとする要求が高まり、既存の表示装置のブラウン管（CathodeRay Tube；ＣＲＴ）を代替する軽量の薄膜型平板表示装置（Flat Panel Display；ＦＰＤ）に対する研究及び商業化が重点的に行われている。特に、このような平板表示装置の中で、液晶表示装置（Liquid Crystal DispLay；ＬＣＤ）は、液晶の光学的異方性を利用してイメージを表現する装置であって、解像度とカラー表示及び画質などに優れていて、ノートパソコンやデスクトップモニターなどに多用されている。
【０００３】
また、前記液晶表示装置は、大別すると、第１基板であるカラーフィルター基板と、第２基板であるアレイ基板と、前記カラーフィルター基板とアレイ基板との間に形成された液晶層とから構成される。
【０００４】
ここで、前記液晶表示装置のスイッチング素子としては、一般的に薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を使用し、該薄膜トランジスタのチャネル層としては、非晶質シリコン（Amorphous silicon）薄膜又は多結晶シリコン（polycrystalline  silicon）薄膜を使用する。
【０００５】
一方、前記液晶表示装置の製造工程は、基本的に薄膜トランジスタを含む液晶表示素子の製作に複数のマスク工程（即ち、フォトリソグラフィ工程）を必要とするため、生産性面において前記マスク工程の数を減らす方法が要求されている。
【０００６】
以下、図９を参照して従来の液晶表示素子の構造を詳細に説明する。
図９は、従来の液晶表示装置のアレイ基板の一部を示す平面図であって、実際の液晶表示素子においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために、図面には一つだけの画素を示した。
【０００７】
図面に示すように、前記アレイ基板１０には、該基板１０上に縦横に配列されて画素領域を定義するゲートライン１６とデータライン１７が形成されている。また、前記ゲートライン１６と前記データライン１７との交差領域には、スイッチング素子である薄膜トランジスタが形成されていて、前記各画素領域には、画素電極１８が形成されている。
【０００８】
ここで、前記薄膜トランジスタは、前記ゲートライン１６に連結されたゲート電極２１、データライン１７に連結されたソース電極２２及び画素電極１８に連結されたドレイン電極２３から構成される。また、前記薄膜トランジスタは、前記ゲート電極２１とソース／ドレイン電極２２、２３の絶縁のための第１絶縁膜（図示せず）と第２絶縁膜（図示せず）及び前記ゲート電極２１に供給されるゲート電圧によりソース電極２２とドレイン電極２３間に伝導チャネル（conductive  channel）を形成するアクティブ層２４とを含む。
【０００９】
ここで、前記ソース電極２２は、前記第１絶縁膜及び第２絶縁膜に形成された第１コンタクトホール４０Ａを介して前記アクティブ層２４のソース領域と電気的に接続され、前記ドレイン電極２３は、前記アクティブ層２４のドレイン領域と電気的に接続されるようになる。また、前記ドレイン電極２３上には、第２コンタクトホール４０Ｂが形成された第３絶縁膜（図示せず）があって、前記第２コンタクトホール４０Ｂを介して前記ドレイン電極２３と画素電極１８とが電気的に接続されるようになる。
【００１０】
以下、図１０Ａ乃至図１０Ｆを参照して前記のように構成された液晶表示素子の製造工程を説明する。
図１０Ａ乃至図１０Ｆは、図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図であって、図示されている薄膜トランジスタは、チャネル層として多結晶シリコンを利用した多結晶シリコン薄膜トランジスタを示している。
【００１１】
図１０Ａに示すように、前記基板１０上にフォトリソグラフィ工程（第１マスク工程）を利用して多結晶シリコン薄膜から成るアクティブ層２４を形成する。
【００１２】
次いで、図１０Ｂに示すように、前記アクティブ層２４が形成された基板１０の全面に第１絶縁膜１５Ａと導電性金属物質を順次蒸着した後、フォトリソグラフィ工程（第２マスク工程）を利用して前記導電性金属物質を選択的にパターニングすることで、前記アクティブ層２４上に第１絶縁膜１５Ａが介在されたゲート電極２１を形成する。
【００１３】
次いで、前記ゲート電極２１をマスクとして前記アクティブ層２４の所定領域に高濃度の不純物イオンを注入してｐ＋又はｎ＋のソース／ドレイン領域２４Ａ、２４Ｂを形成する。該ソース／ドレイン領域２４Ａ、２４Ｂは、後述するソース／ドレイン電極とのオーム−コンタクト（ohmic contact）のために形成する。
【００１４】
次いで、図１０Ｃに示すように、前記ゲート電極２１が形成された基板１０の全面に第２絶縁膜１５Ｂを蒸着した後、フォトリソグラフィ工程（第３マスク工程）によって前記第１絶縁膜１５Ａと第２絶縁膜１５Ｂの一部領域を除去して前記ソース／ドレイン領域２４Ａ、２４Ｂの一部を露出させる第１コンタクトホール４０Ａを形成する。
【００１５】
次いで、図１０Ｄに示すように、導電性金属物質を前記基板１０の全面に蒸着した後、フォトリソグラフィ工程（第４マスク工程）を利用してパターニングすることで、前記第１コンタクトホール４０Ａを介してソース領域２４Ａに連結されるソース電極２２及びドレイン領域２４Ｂに連結されるドレイン電極２３を形成する。このとき、前記ソース電極２２を構成する導電性金属層の一部は、一方向に延長されてデータライン１７を構成するようになる。
【００１６】
次いで、図１０Ｅに示すように、前記基板１０の全面に第３絶縁膜１５Ｃを蒸着した後、フォトリソグラフィ工程（第５マスク工程）を利用して前記ドレイン電極２３の一部を露出させる第２コンタクトホール４０Ｂを形成する。
【００１７】
最後に、図１０Ｆに示すように、前記第３絶縁膜１５Ｃが形成された前記基板１０の全面に透明な導電性金属物質を蒸着した後、フォトリソグラフィ工程（第６マスク工程）を利用してパターニングすることで、前記第２コンタクトホール４０Ｂを介してドレイン電極２３に連結される画素電極１８を形成する。
【００１８】
上述したように、多結晶シリコン薄膜トランジスタを含む液晶表示素子の製造には、アクティブ層、ゲート電極、第１コンタクトホール、ソース／ドレイン電極、第２コンタクトホール、及び画素電極などをパターニングするのに合計６回のフォトリソグラフィ工程を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、このような従来のフォトリソグラフィ工程は、マスクに描かれたパターンを薄膜が蒸着された基板上に転写させて所望のパターンを形成する一連の工程であって、感光液の塗布、露光、現像工程などの複数の工程から成る。その結果、複数のフォトリソグラフィ工程は、生産性を低下させ、形成された薄膜トランジスタに欠陥が発生する確率が高まるという問題があった。
【００２０】
特に、パターンを形成するために設計されたマスクは、非常に高価で、工程に適用されるマスクの数が増加すると、液晶表示素子の製造コストがこれに比例して上昇するという問題があった。
【００２１】
本発明は、このような従来技術の問題を解決するためになされたものであって、ゲート電極とゲートライン及び画素電極を同時に形成することで、薄膜トランジスタの製造に使用されるマスクの数を減少させた液晶表示素子及びその製造方法を提供することを目的とする。
【００２２】
また、本発明は、マスク工程を追加することなくストレージラインを形成すると同時に、前記ストレージラインの抵抗を低下させることで、画質を改善し得る液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
このような目的を達成するために、本発明に係る液晶表示素子の製造方法においては、第１基板及び第２基板を提供する段階と、前記第１基板上にソース領域、ドレイン領域、チャネル領域及びストレージ領域を含むアクティブ層を形成する段階と、前記第１基板上に第１絶縁膜を形成する段階と、前記第１基板上にゲート電極、ゲートライン、画素電極及びストレージラインを形成する段階と、前記第１基板上に第２絶縁膜を形成する段階と、前記第１絶縁膜と第２絶縁膜を介して前記ソース領域とドレイン領域の一部をそれぞれ露出させる第１コンタクトホールと第２コンタクトホールを形成する段階と、前記第２絶縁膜を介して前記画素電極を露出させる画素ホールを形成する段階と、前記第１コンタクトホールを介して前記ソース領域と電気的に接続されるソース電極、及び前記第２コンタクトホールを介して前記ドレイン領域と電気的に接続されるドレイン電極を形成する段階と、前記第１基板と第２基板の間に液晶層を形成する段階とを含むことを特徴とする。
【００２４】
また、本発明に係る液晶表示素子においては、第１基板及び第２基板と、前記第１基板上にシリコン層で形成され、ストレージ領域を含むアクティブ層と、前記第１基板上に形成された第１絶縁膜と、前記第１基板上に形成されたゲート電極、ゲートライン及び前記ゲートラインと同一層に形成されるストレージラインと、前記第１基板上に形成された画素電極と、前記第１基板上に形成され、第１コンタクトホール及び第２コンタクトホールを含む第２絶縁膜と、前記第１基板上に形成されて、前記第１コンタクトホールを介してソース領域と接続されるソース電極、及び前記第２コンタクトホールを介してドレイン領域と接続されるドレイン電極と、前記第１基板と第２基板の間に形成された液晶層とを含むことを特徴とする。
【発明の効果】
【００２５】
本発明に係る液晶表示素子及びその製造方法においては、ゲート電極とゲートライン及び画素電極を同時にパターニングして、薄膜トランジスタ製造に使用されるマスクの数を減らすことで、製造工程及びコストを節減し得るという効果がある。
【００２６】
また、本発明に係る液晶表示素子及びその製造方法においては、ゲートメタル層をパターニングしてストレージラインを同時に形成することで、マスク工程を追加することなく安定したストレージ容量を確保すると同時に、前記４マスク構造の液晶表示素子におけるストレージラインの抵抗による画質低下の問題を解決し得るという効果がある。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る液晶表示素子及びその製造方法について図面を用いて説明する。
図１は、本発明の第１の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図であって、特に、薄膜トランジスタを含む一つの画素を示している。
実際の液晶表示素子においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために、図面には一つだけの画素を示した。
【００２８】
ここで、本実施の形態においては、チャネル層として多結晶シリコン薄膜を利用した多結晶シリコン薄膜トランジスタを例に挙げて説明しているが、本発明は、これに限定されず、薄膜トランジスタのチャネル層として非晶質シリコン薄膜を利用することもできる。
【００２９】
図面に示すように、アレイ基板１１０には、該基板１１０上に縦横に配列されて画素領域を定義するゲートライン１１６とデータライン１１７が形成されている。また、該ゲートライン１１６とデータライン１１７との交差領域には、スイッチング素子である薄膜トランジスタが形成されていて、前記画素領域の内部には、前記薄膜トランジスタに連結されてカラーフィルター基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極１５０Ｂが形成されている。ここで、符号１１６'は、該当画素の前段ゲートラインを示す。
【００３０】
また、前記薄膜トランジスタは、前記ゲートライン１１６に連結されたゲート電極１２１、データライン１１７に連結されたソース電極１２２及び画素電極１５０Ｂに連結されたドレイン電極１２３から構成されている。また、前記薄膜トランジスタは、前記ゲート電極１２１とソース／ドレイン電極１２２、１２３の絶縁のための第１絶縁膜（図示せず）と、第２絶縁膜（図示せず）及び前記ゲート電極１２１に供給されるゲート電圧により前記ソース電極１２２とドレイン電極１２３間に伝導チャネルを形成するアクティブ層１２４とを含む。
【００３１】
ここで、前記ソース電極１２２は、前記第１絶縁膜と第２絶縁膜に形成されたコンタクトホール１４０を介して前記アクティブ層１２４のソース領域と電気的に接続されて、前記ドレイン電極１２３は、前記アクティブ層１２４のドレイン領域と電気的に接続されるようになる。また、前記ソース電極１２２の一部は、前記データライン１１７に連結されて、該データライン１１７の一部を構成して、前記ドレイン電極１２３の一部は、画素領域の方に延長されて直接画素電極１５０Ｂに連結されるようになる。
【００３２】
ここで、前記ゲート電極１２１とゲートライン１１６、１１６'及び画素電極１５０Ｂは、同様のマスク工程によって同時にパターニングされるが、前記ゲート電極１２１とゲートライン１１６、１１６'は、第１導電膜と第２導電膜から成る二重層で構成されて、前記画素電極１５０Ｂは、前記第１導電膜のみから成る単一層で構成される。
【００３３】
また、前記画素電極１５０Ｂは、前記コンタクトホール１４０の形成過程において、前記画素電極１５０Ｂの上部の第２絶縁膜が前記画素電極１５０Ｂの形状と同一にパターニングされてその表面が完全に露出するようになり、別途のコンタクトホールを通すことなく、前記ドレイン電極１２３と直接電気的に接続されるようになる。
【００３４】
このように前記画素電極１５０Ｂは、前記ゲート電極１２１及びゲートライン１１６、１１６'と同時に同一層に形成され、既存のコンタクトホール１４０の形成工程によって前記画素電極１５０Ｂ領域をオープンさせることで、薄膜トランジスタの製作に使用されるマスク工程数を減少させることができるようになるが、これについて、次の液晶表示素子の製造工程を用いて詳細に説明する。
【００３５】
図２Ａ乃至図２Ｄは、図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
図２Ａに示すように、ガラスのような透明な絶縁物質から成る基板１１０上にフォトリソグラフィ工程（第１マスク工程）を利用してシリコン層から成るアクティブ層１２４を形成する。
【００３６】
ここで、前記基板１１０上にシリコン酸化膜（ＳｉＯ２）から構成されるバッファ層（buffer Layer）を形成した後、該バッファ層上にアクティブ層１２４を形成することもできる。前記バッファ層は、前記ガラス基板１１０内に存在するナトリウム（natrium；Ｎa）などの不純物が工程中に上部層に浸透することを遮断する役割を果たす。
【００３７】
また、前記シリコン層は、非晶質シリコン薄膜又は結晶化されたシリコン薄膜により形成し得るが、本実施の形態においては、結晶化された多結晶シリコン薄膜を利用して薄膜トランジスタを構成した場合の例を挙げている。このとき、多結晶シリコン薄膜は、基板上に非晶質シリコン薄膜を蒸着した後、様々な結晶化方式を利用することができ、以下、これについて説明する。
【００３８】
先ず、非晶質シリコン薄膜は、様々な方法により蒸着して形成することができ、前記非晶質シリコン薄膜を蒸着する代表的な方法としては、低圧化学気相蒸着（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）方法とプラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）方法がある。
【００３９】
次いで、前記非晶質シリコン薄膜内に存在する水素原子を除去するための脱水素化（dehydrogenation）工程を進めた後、結晶化を実施することができる。ここで、非晶質シリコン薄膜を結晶化する方法としては、非晶質シリコン薄膜を高温窯炉（furnace）で熱処理する固相結晶化（Solid Phase Crystallization；ＳＰＣ）方法とレーザーを利用するエキシマレーザーアニーリング（Eximer Laser Annealing；ＥＬＡ）方法がある。
【００４０】
一方、前記レーザー結晶化としては、パルス状のレーザーを利用したエキシマレーザーアニーリング方法が主に利用されるが、近来は、グレイン（grain）を水平方向に成長させて結晶化特性を画期的に向上させた逐次的横方向結晶化（Sequential Lateral Solidification；ＳＬＳ）方法が研究されている。
【００４１】
前記逐次的横方向結晶化は、グレインが液相シリコンと固相シリコンの境界面において、該境界面に対して垂直方向に成長する事実を利用したもので、レーザーエネルギーの大きさとレーザービームの照射範囲を適切に調節してグレインを所定の長さだけ側面成長させることで、シリコングレインの大きさを向上し得る結晶化方法である。
【００４２】
次いで、図２Ｂに示すように、前記基板１１０の全面に第１絶縁膜１１５Ａと第１導電膜及び第２導電膜を順次形成した後、フォトリソグラフィ工程（第２マスク工程）を利用して前記第２導電膜と第１導電膜を選択的にパターニングすることで、ゲート電極１２１とゲートライン（図示せず）及び画素電極１５０Ｂを同時に形成する。
【００４３】
ここで、前記ゲート電極１２１は、透明な第１導電膜から成る第１ゲート電極パターン１５０Ａと不透明な第２導電膜から成る第２ゲート電極パターン１６０Ａから構成されて、透明な第１導電膜から成る画素電極１５０Ｂの上部には、前記画素電極１５０Ｂと同様な形態にパターニングされた不透明な第２導電膜から成る画素電極パターン１６０Ｂが残るようになる。
【００４４】
前記第１導電膜は、画素電極を構成するためのインジウム−スズ−オキサイド（Indium Tin Oxide；ＩＴＯ）又はインジウム−亜鉛−オキサイド（Indium Zinc Oxide；ＩＺＯ）などのような透過率に優れた透明導電性物質を使用し、前記第２導電膜は、ゲート電極とゲートラインを構成するためのアルミニウム（Aluminum；Ａｌ）、アルミニウム合金（Al  alloy）、タングステン（tungsten；Ｗ）、銅（copper；Ｃｕ）、クロム（chromium；Ｃｒ）、モリブデン（molybdenum；Ｍｏ）などのような低抵抗不透明導電性物質を使用することができる。
【００４５】
次いで、前記ゲート電極１２１をマスクとして前記アクティブ層１２４の所定領域に不純物イオンを注入して抵抗性接触層（ohmic contact Layer）であるソース領域１２４Ａとドレイン領域１２４Ｂを形成する。
【００４６】
次いで、図２Ｃに示すように、前記ゲート電極１２１とゲートライン１１６及び画素電極１５０Ｂが形成された基板１１０の全面に第２絶縁膜１１５Ｂを蒸着した後、フォトリソグラフィ工程（第３マスク工程）によって前記第２絶縁膜１１５Ｂと第１絶縁膜１１５Ａを選択的にパターニングすることで、ソース／ドレイン領域１２４Ａ、１２４Ｂにコンタクトホール１４０を形成すると同時に、前記画素電極１５０Ｂ領域をオープンさせる。  
【００４７】
この際、本実施の形態においては、前記画素電極１５０Ｂ形態と同一であるか、又は大きく設計されたコンタクトホールマスクを使用して前記画素電極１５０Ｂ領域をオープンさせるようになるが、これについて図面を参照して詳細に説明する。
【００４８】
図３Ａ乃至図３Ｄは、図２Ｃにおいて、第１の実施の形態によってコンタクトホールを形成して画素電極領域をオープンさせる第３マスク工程について具体的に示す断面図である。
【００４９】
図３Ａに示すように、前記ゲート電極１２１とゲートライン及び画素電極１５０Ｂが形成されている前記基板１１０の全面に層間絶縁膜である第２絶縁膜１１５Ｂを形成する。
そして、前記基板１１０の全面にフォトレジストのような感光性物質から成る感光膜１７０を形成した後、コンタクトホールマスク（図示せず）を通じて前記感光膜１７０に選択的に光を照射する。
【００５０】
次いで、前記コンタクトホールマスクを通じて露光された感光膜１７０を現像すると、図３Ｂに示すように、前記第２絶縁膜１１５Ｂの上部に前記マスクの形状と同一にパターニングされた所定の感光膜パターン１７０'が残るようになる。
【００５１】
ここで、該感光膜パターン１７０'が除去された領域は、後述する蝕刻工程を経て前記アクティブ層１２４のソース／ドレイン領域１２４Ａ、１２４Ｂの一部を露出させるコンタクトホールと画素電極１５０Ｂの表面を露出させる画素電極１５０Ｂ領域を意味する。
【００５２】
本実施の形態においては、前記画素電極１５０Ｂ領域をオープンさせるコンタクトホールマスクとして前記画素電極１５０Ｂ形態と同一に設計されたマスクを適用することで、前記画素電極１５０Ｂの上部の第２絶縁膜１１５Ｂを前記画素電極１５０Ｂの形状と同一にパターニングしたが、本発明は、これに限定されず、前記画素電極１５０Ｂ形態より大きく設計されたマスクを適用することもできる。次いで、後工程によって前記画素電極１５０Ｂの上部に残る不透明な第２導電膜から成る画素電極パターン１６０Ｂを完全に除去する。
【００５３】
即ち、前記のようにパターニングされた感光膜パターン１７０'をマスクにして、その下部に形成された第２絶縁膜１１５Ｂと第１絶縁膜１１５Ａを選択的に除去すると、図３Ｃに示すように、アクティブ層１２４のソース／ドレイン領域１２４Ａ、１２４Ｂの一部を露出させるコンタクトホール１４０が形成されると同時に、画素電極１５０Ｂの上部の第２絶縁膜１１５Ｂが前記画素電極１５０Ｂの形状と同一にパターニングされて除去されるようになる。
【００５４】
次いで、前記感光膜パターン１７０'をマスクにして、継続して第２導電膜の蝕刻工程を進めることで、前記画素電極１５０Ｂの上部に残る画素電極パターン１６０Ｂが完全に除去されるようになる。
【００５５】
そして、前記感光膜パターン１７０'を除去すると、図３Ｄに示すように、１回のマスク工程により前記アクティブ層１２４のソース／ドレイン領域１２４Ａ、１２４Ｂを露出させるコンタクトホール１４０が形成されると同時に、前記画素電極１５０Ｂ領域がオープンされて前記画素電極１５０Ｂの表面が完全に露出するようになる。
【００５６】
次いで、図２Ｄに示すように、前記基板１１０の全面に第３導電膜を蒸着した後、フォトリソグラフィ工程（第４マスク工程）によって前記第３導電膜をパターニングすることで、前記コンタクトホール１４０を介してソース領域１２４Ａに電気的に接続されるソース電極１２２及びドレイン領域１２４Ｂに電気的に接続されるドレイン電極１２３を形成する。
【００５７】
ここで、前記ソース電極１２２の一部は、一方向に延長されてデータライン１１７を構成して、前記ドレイン電極１２３の一部は、画素領域方向に延長されて前記画素電極１５０Ｂに直接連結されるようになる。このとき、前記ドレイン電極１２３は、別途のマスク工程によって形成されたコンタクトホールを介して前記画素電極１５０Ｂに連結されることではなく、上述した第３マスク工程によって露出された画素電極１５０Ｂの表面に直接連結されるため、前記コンタクトホールの形成工程が不必要になってマスクの工程数を一つ減らすようになる。
【００５８】
このように前記第１の実施の形態に係る液晶表示素子は、ゲート電極とゲートライン及び画素電極を同時にパターニングしてコンタクトホールの形成工程を一つ減らすことで、従来の製造工程に比べて２回のマスク工程を減らすことができるようになる。その結果、製造工程の単純化による収率の増加及び製造コストの減少などの効果を提供する。
【００５９】
一方、一般に、アレイ基板の画素電極は、カラーフィルター基板の共通電極と共に液晶キャパシタを成すが、該液晶キャパシタに印加された電圧は、次の信号が入るまで維持できず、漏洩されて消える。従って、印加された電圧を維持するためには、ストレージキャパシタを液晶キャパシタに連結して使用しなければならない。
【００６０】
このようなストレージキャパシタは、信号維持の以外にもグレースケール（gray scale）表示の安定とフリッカー（flicker）及び残像（Afterimage）減少などの効果を有し、前記のようなストレージキャパシタを含む本発明に係る液晶表示素子に対し、次の第２実施の形態を用いて詳細に説明する。
【００６１】
図４は、本発明の第２の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図であって、別途のストレージラインを利用して画素領域の内部にストレージキャパシタを形成したストレージオンコモン（Storage On Common；ＳＯＣ）構造の液晶表示素子を示している。
【００６２】
ここで、第２の実施の形態の液晶表示素子は、図１に示す第１の実施の形態の液晶表示素子に追加されたストレージキャパシタの構成を除いては同様の構成から成っている。
【００６３】
図面に示すように、アレイ基板２１０には、該基板２１０上に縦横に配列されて画素領域を定義するゲートライン２１６とデータライン２１７が形成されている。また、該ゲートライン２１６とデータライン２１７との交差領域には、スイッチング素子である薄膜トランジスタが形成されていて、前記画素領域の内部には、前記薄膜トランジスタに連結されてカラーフィルター基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極２５０Ｂが形成されている。
【００６４】
また、前記薄膜トランジスタは、前記ゲートライン２１６に連結されたゲート電極２２１、データライン２１７に連結されたソース電極２２２及び画素電極２５０Ｂに連結されたドレイン電極２２３から構成されている。また、前記薄膜トランジスタは、前記ゲート電極２２１とソース／ドレイン電極２２２、２２３の絶縁のための第１絶縁膜（図示せず）と第２絶縁膜（図示せず）及び前記ゲート電極２２１に供給されるゲート電圧によりソース電極２２２とドレイン電極２２３間に伝導チャネルを形成するアクティブ層２２４を含む。
【００６５】
ここで、前記ゲートライン２１６と平行な方向にストレージライン２９０が形成されていて、該ストレージライン２９０は、画素領域の内部で画素電極２５０Ｂと重なってストレージキャパシタを形成するストレージ電極２９０Ａを含む。また、該ストレージ電極２９０Ａは、透明電極である画素電極２５０Ｂと共に第１絶縁膜を間に置いてストレージキャパシタを形成するようになる。
【００６６】
ここで、前記ストレージ電極２９０Ａを含むストレージライン２９０は、前記アクティブ層２２４を形成する時、前記アクティブ層２２４と同様なシリコン層で形成することができる。
【００６７】
このように本実施の形態に係る４マスク構造の液晶表示素子においては、アクティブ層２２４を構成するドーピングされなかったシリコン層を利用して前記ストレージライン２９０を形成するが、該ストレージライン２９０は、金属層で構成される一般的なストレージラインに比べて抵抗が比較的大きいという短所がある。即ち、前記ストレージライン２９０は、前記ゲートライン２１６を沿って液晶表示パネルの全体にかけて形成されるため、前記ストレージライン２９０の自体抵抗による液晶表示素子の消費電力が増加するという問題点が発生するようになる。
【００６８】
また、前記ストレージライン２９０の大きい抵抗は、ストレージキャパシタの電気的特性にも影響を与えて液晶表示パネルにフリッカーなどの画質低下の問題を発生させることもある。
【００６９】
従って、アクティブ層の所定領域を画素領域方向に延長してストレージ領域を形成し、低抵抗のゲートメタル（即ち、ゲート電極とゲートラインを構成する導電性物質）を利用して前記ストレージ領域と重なってストレージキャパシタを構成するストレージラインを形成することで、マスク工程を追加することなくストレージキャパシタを形成すると同時に、ストレージライン自体の抵抗を減らして上述した問題を解決できるようになるが、これについて次の第３の実施の形態によって詳細に説明する。
参考として、符号２１６'は、該当画素に対する前段ゲートラインを示す。
【００７０】
図５は、本発明の第３の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図である。
図面に示すように、アレイ基板３１０には、該基板３１０上に縦横に配列されて画素領域を定義するゲートライン３１６とデータライン３１７が形成されている。また、前記ゲートライン３１６と前記データライン３１７との交差領域には、スイッチング素子である薄膜トランジスタが形成されていて、前記画素領域の内部には、前記薄膜トランジスタに連結されてカラーフィルター基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極３５０Ｂが形成されている。
【００７１】
ここで、前記ゲートライン３１６と画素電極３５０Ｂの下部面の間には、ストレージキャパシタを構成するためのストレージオンコモン構造のストレージライン３９０が形成されている。なお、図面の符号３１６'は、該当画素に対する前段ゲートラインを示す。
【００７２】
前記薄膜トランジスタは、前記ゲートライン３１６に連結されたゲート電極３２１、データライン３１７に連結されたソース電極３２２及び画素電極３５０Ｂに連結されたドレイン電極３２３から構成されている。また、前記薄膜トランジスタは、ゲート電極３２１とソース／ドレイン電極３２２、３２３の絶縁のための第１絶縁膜（図示せず）と、第２絶縁膜（図示せず）及び前記ゲート電極３２１に供給されるゲート電圧によりソース電極３２２とドレイン電極３２３間に伝導チャネルを形成するアクティブ層３２４とを含む。
【００７３】
ここで、前記ソース電極３２２は、前記第１絶縁膜と第２絶縁膜に形成された第１コンタクトホール３４０Ａを介してアクティブ層３２４のソース領域と電気的に接続されて、前記ドレイン電極３２３は、前記第２コンタクトホール３４０Ｂを介して前記アクティブ層３２４のドレイン領域と電気的に接続されるようになる。また、前記ソース電極３２２の一部は、前記データライン３１７に連結されて該データライン３１７の一部を構成し、前記ドレイン電極３２３の一部は、画素電極３５０Ｂに直接連結されるようになる。
【００７４】
本実施の形態のアクティブ層３２４は、ソース領域に対応する所定領域が画素領域方向に延長されて、第２コンタクトホール３４０Ｂを介して画素電極３５０Ｂに連結されるドレイン領域を構成するようになり、前記ソース領域とドレイン領域間には、前記ゲートライン３１６、３１６'と平行な方向に延長されて、前記ストレージライン３９０と重なるストレージ領域３２４Ｄが形成されている。
【００７５】
また、前記ドレイン領域に連結される画素電極３５０Ｂは、上述した第１の実施の形態及び第２の実施の形態のように、前記ゲート電極３２１及びゲートライン３１６、３１６'と同様のマスク工程によって同時に形成されるようになり、前記ゲート電極３２１とゲートライン３１６、３１６'は、第１導電膜と第２導電膜から成る二重層で構成されて、前記画素電極３５０Ｂは、前記第１導電膜のみから成る単一層で構成される。
【００７６】
また、前記ゲートライン３１６、３１６'と平行な方向に形成された前記ストレージライン３９０は、前記ゲート電極３２１とゲートライン３１６、３１６'を形成する時、前記ゲートメタルと同一の低抵抗導電性物質で形成することで、前記ストレージライン３９０自体の抵抗を低下し得るようになる。
【００７７】
また、上述したように、前記ストレージライン３９０は、その一部が前記延長されたアクティブ層３２４のストレージ領域３２４Ｄと重なってストレージキャパシタを構成する。即ち、前記ストレージライン３９０の一部は、シリコン層の前記アクティブ層３２４のストレージ領域３２４Ｄと重なって第１絶縁膜を間に置いてストレージキャパシタを構成するようになる。
【００７８】
このように、ストレージライン３９０をゲート電極３２１及びゲートライン３１６、３１６'を形成する時、前記ゲートメタル層を構成する低抵抗導電性物質で形成することで、前記ストレージライン３９０自体の抵抗を減らすことができるようになり、前記第２の実施の形態のような画質低下の問題を防止することができるようになるが、これについて次の液晶表示素子の製造工程によって詳細に説明する。
【００７９】
図６Ａ乃至図６Ｄは、図５に示される液晶表示素子のVII−VII'線に係る製造工程を順次示す断面図であり、図７Ａ乃至図７Ｄは、前記第３の実施の形態に係る液晶表示素子の製造工程を順次示す平面図である。
【００８０】
図６Ａ及び図７Ａに示すように、ガラスのような透明な絶縁物質から成る基板３１０上にフォトリソグラフィ工程（第１マスク工程）を利用してシリコン層から成るアクティブ層３２４を形成する。
【００８１】
ここで、前記アクティブ層３２４は、画素領域方向に延長されて、前記ストレージ領域３２４Ｄを構成するようになり、前記ストレージ領域３２４Ｄは、後工程によって形成されるストレージラインと重なってストレージキャパシタを形成するようになる。
【００８２】
即ち、前記アクティブ層３２４は、矩形状のチャネル領域を含む第１パターン３２４'の一端が画素領域方向に延長されて、前記パターン３２４'と平行な方向に形成されたストレージ領域３２４Ｄを含んで「＋」形態の延長された第２パターン３２４"を含む。しかし、本発明は、前記アクティブ層３２４の形態に限定されるのではなく、前記アクティブ層３２４は、前記ストレージ領域３２４Ｄを含んで前記ストレージ領域３２４Ｄが後工程で形成されるストレージと重なってストレージキャパシタを構成するように前記アクティブ層３２４を形成するだけでよい。
【００８３】
次いで、図６Ｂ及び図７Ｂに示すように、前記基板３１０の全面に順序どおりに第１絶縁膜３１５Ａと第１導電膜及び第２導電膜を形成した後、フォトリソグラフィ工程（第２マスク工程）を利用して前記第２導電膜と第１導電膜を選択的にパターニングすることで、前記ゲート電極３２１、ゲートライン３１６、３１６'、ストレージライン３９０及び画素電極３５０Ｂを同時に形成する。このとき、図面には、前記該当画素のゲートライン３１６と前段ゲートライン３１６'が相互相違な図面符号を使用して図示されているが、これは、同一層に形成される前記ストレージライン３９０との区分のためのもので、前記該当画素のゲートライン３１６と前段ゲートライン３１６'は、同一の製造工程を介して同一の構成を有するようになる。
【００８４】
ここで、前記ストレージライン３９０は、前記アクティブ層３２４のストレージ領域の上部に重なるように形成させて、前記第１絶縁膜３１５Ａを間に置いて前記ストレージ領域３２４Ｄとストレージキャパシタを構成するようにする。
【００８５】
また、前記ゲート電極３２１とストレージライン３９０をマスクにして前記アクティブ層３２４の両端部の所定領域に高濃度の不純物イオンを注入して抵抗性接触層であるソース領域３２４Ａとドレイン領域３２４Ｂを形成する。
【００８６】
次いで、図６Ｃ及び図７Ｃに示すように、前記基板３１０の全面に第２絶縁膜３１５Ｂを蒸着した後、フォトリソグラフィ工程（第３マスク工程）によって前記第２絶縁膜３１５Ｂと第１絶縁膜３１５Ａを選択的にパターニングすることで、ソース／ドレイン領域３２４Ａ、３２４Ｂにコンタクトホール３４０Ａ、３４０Ｂを形成すると同時に、画素電極３５０Ｂ領域をオープンさせる。
【００８７】
このように、前記第２マスク工程によってゲート電極３２１、ゲートライン３１６、３１６'、ストレージライン３９０及び画素電極３５０Ｂを同時にパターニングして、前記第３マスク工程によってソース／ドレイン領域３２４Ａ、３２４Ｂを露出させるコンタクトホール３４０Ａ、３４０Ｂを形成すると同時に、画素電極３５０Ｂ領域をオープンさせることで、一般的な液晶表示素子の製造工程に比べて２回のマスク工程を減らすことができるようになる。また、前記ストレージライン３９０は、上述した第２マスク工程によって形成することで、マスク工程の追加は必要なく、前記ゲートメタルと同一の低抵抗導電性物質で形成するため、抵抗減少による画質改善の効果を提供するが、これを図面を参照して具体的に説明する。
【００８８】
図８Ａ乃至図８Ｅは、前記図６Ｂ及び図６Ｃにおいて、第３の実施の形態に係る第２マスク工程と第３マスク工程を具体的に示す断面図である。
先ず、図８Ａに示すように、前記第１マスク工程によってストレージ領域３２４Ｄを含むアクティブ層３２４が形成されている基板３１０の全面に順序どおりにゲート絶縁膜の第１絶縁膜３１５Ａと第１導電膜３５０及び第２導電膜３６０を形成する。
【００８９】
ここで、前記第１導電膜３５０は、画素電極を構成するためのインジウム−スズ−オキサイド又はインジウム−亜鉛−オキサイドなどのような透過率に優れた透明導電性物質を使用し、前記第２導電膜３６０は、ゲート電極とゲートライン及びストレージラインを構成するためのアルミニウム、アルミニウム合金、タングステン、銅、クロム、モリブデンなどのような低抵抗不透明導電性物質を使用することができる。
【００９０】
また、前記第２導電膜３６０は、前記第１導電膜３５０と同一の透明導電性物質で形成することもできる。
また、ゲート電極、ゲートライン、ストレージライン及び画素電極をパターニングするための第２マスク工程によって前記第２導電膜３６０と第１導電膜３５０を選択的に除去すると、図８Ｂに示すように、基板３１０上にゲート電極３２１とゲートライン（図示せず）が形成されると同時に、前記ストレージライン３９０と画素電極３５０Ｂがパターニングされる。
【００９１】
ここで、前記ゲート電極３２１は、透明な第１導電膜から成る第１ゲート電極パターン３５０Ａと不透明な第２導電膜から成る第２ゲート電極パターン３６０Ａから構成され、前記ストレージライン３９０は、前記第１導電膜から成る第１ストレージラインパターン３５０Ｃと前記第２導電膜から成る第２ストレージラインパターン３６０Ｃから構成され、透明な第１導電膜から成る画素電極３５０Ｂの上部には、前記画素電極３５０Ｂと同一の形態にパターニングされた不透明な第２導電膜から成る画素電極パターン３６０Ｂが残るようになる。
【００９２】
このように、低抵抗の導電性物質３５０、３６０にストレージライン３９０を形成するようになるため、上述したストレージラインの抵抗による画質低下の問題を防止できるようになる。
【００９３】
次いで、前記ゲート電極３２１とストレージライン３９０をマスクとして前記アクティブ層３２４の両端部の所定領域に高濃度の不純物イオンを注入して抵抗性接触層のソース領域３２４Ａとドレイン領域３２４Ｂを形成する。このとき、前記ゲート電極３２１は、前記アクティブ層３２４のチャネル領域３２４Ｃにドーパント（dopant）が侵入することを防止するイオン−ストッパー（ion stopper）の役割をするようになる。
【００９４】
前記アクティブ層３２４の電気的特性は、注入されるドーパントの種類によって変わるようになり、該注入されるドーパントがホウ素（Ｂ）などの３族元素に該当すると、前記ソース／ドレイン領域３２４Ａ、３２４Ｂがｐ＋層によりドーピングされて、Ｐタイプの薄膜トランジスタにリン（Ｐ）などの５族元素に該当すると、前記ソース／ドレイン領域３２４Ａ、３２４Ｂがｎ＋層によりドーピングされて、Ｎタイプの薄膜トランジスタに動作するようになる。
【００９５】
ここで、前記画素領域の延長されたアクティブ層３９０の所定領域、前記チャネル領域３２４Ｃとストレージ領域３２４Ｄ間の連結領域３２４にも前記不純物イオンが注入されて高濃度にドーピングされるようになる。
【００９６】
一方、前記ストレージ領域３２４Ｄと重なる前記ストレージライン３９０の一部領域は、第１絶縁膜３１５Ａを間に置いて前記重なるストレージ領域３２４Ｄとストレージキャパシタを構成するようになる。
【００９７】
次いで、前記イオン注入工程後に注入されたドーパントを活性化する活性化工程を進めることができる。
【００９８】
次いで、図８Ｃに示すように、前記ゲート電極３２１、ゲートライン、ストレージライン３９０及び画素電極３５０Ｂが形成されている前記基板３１０の全面に層間絶縁膜である第２絶縁膜３１５Ｂを形成する。
【００９９】
前記第２絶縁膜３１５Ｂは、高開口率のためのベンゾシクロブテン（Benzocyclobutene；ＢＣＢ）又はアクリル系樹脂（resin）のような透明有機絶縁物質に形成することができる。
【０１００】
次いで、前記基板３１０の全面にフォトレジストのような感光性物質から成る感光膜３７０を形成した後、コンタクトホールマスク（図示せず）を通じて前記感光膜３７０に選択的に光を照射する。
【０１０１】
次いで、前記コンタクトホールマスクを通じて露光された感光膜３７０を現像すると、図８Ｄに示すように、前記第２絶縁膜３１５Ｂの上部に前記マスクパターン通りにパターニングされた所定の感光膜パターン３７０'が残るようになる。
【０１０２】
ここで、該感光膜パターン３７０'が除去された領域は、後述する蝕刻工程を経て前記アクティブ層３２４のソース／ドレイン領域３２４Ａ、３２４Ｂの一部を露出させるコンタクトホールと画素電極３５０Ｂの表面を露出させる画素電極３５０Ｂ領域を意味する。
【０１０３】
本実施の形態においては、前記画素電極３５０Ｂ領域をオープンさせるコンタクトホールマスクと同一に設計されたマスクを適用することで、前記画素電極３５０Ｂの上部の第２絶縁膜３１５Ｂを前記画素電極３５０Ｂの形状と同一にパターニングして後工程によってその下部の不透明な第２導電膜から成る画素電極パターン３６０Ｂを完全に除去し得るようになる。しかし、本発明は、これに限定されず、前記画素電極３５０Ｂ形態より大きく設計されたマスクを利用して画素電極３５０Ｂ領域をオープンさせることができる。
【０１０４】
即ち、前記のように形成された感光膜パターン３７０'をマスクにして、その下部に形成された第２絶縁膜３１５Ｂと第１絶縁膜３１５Ａを選択的に除去すると、図８Ｅに示すように、アクティブ層３２４のソース／ドレイン領域３２４Ａ、３２４Ｂの一部を露出させる第１コンタクトホール３４０Ａと第２コンタクトホール３４０Ｂが形成されると同時に、前記画素電極３５０Ｂ領域の上部の第２絶縁膜３１５Ｂが前記画素電極３５０Ｂの形状と同一にパターニングされて除去されるようになる。
【０１０５】
次いで、前記感光膜パターン３７０'をマスクにして、継続して第２導電膜の蝕刻工程を進めることで、前記画素電極３５０Ｂの上部に残る画素電極パターン３６０Ｂを完全に除去できるようになる。
【０１０６】
次いで、前記感光膜パターン３７０'を除去すると、図６Ｃ及び図７Ｃに示すように、アクティブ層３２４のソース／ドレイン領域３２４Ａ、３２４Ｂを露出させるコンタクトホール３４０Ａ、３４０Ｂが形成されると同時に、画素電極３５０Ｂ領域が前記画素電極３５０Ｂの形状と同一にオープンされて前記画素電極３５０Ｂの表面が完全に露出するようになる。
【０１０７】
次いで、図６Ｄ及び図７Ｄに示すように、前記基板３１０の全面に第３導電膜を蒸着した後、フォトリソグラフィ工程（第４マスク工程）によって前記第３導電膜をパターニングすることで、前記第１コンタクトホール３４０Ａを介してソース領域３２４Ａに電気的に接続されるソース電極３２２及び前記第２コンタクトホール３４０Ｂを介してドレイン領域３２４Ｂに電気的に接続されるドレイン電極３２３を形成する。
【０１０８】
ここで、前記画素電極３５０Ｂの上部には、直接的に前記第３導電膜が形成されて、上述したソース／ドレイン電極３２２、３２３パターニングを通じてドレイン電極３２３の一部と画素電極３５０Ｂとが直接連結されるようになる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図である。
【図２Ａ】図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
【図２Ｂ】図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
【図２Ｃ】図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
【図２Ｄ】図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
【図３Ａ】図２Ｃにおいて、第１の実施の形態によってコンタクトホールを形成して画素電極領域をオープンさせる第３マスク工程を具体的に示す断面図である。
【図３Ｂ】図２Ｃにおいて、第１の実施の形態によってコンタクトホールを形成して画素電極領域をオープンさせる第３マスク工程を具体的に示す断面図である。
【図３Ｃ】図２Ｃにおいて、第１の実施の形態によってコンタクトホールを形成して画素電極領域をオープンさせる第３マスク工程を具体的に示す断面図である。
【図３Ｄ】図２Ｃにおいて、第１の実施の形態によってコンタクトホールを形成して画素電極領域をオープンさせる第３マスク工程を具体的に示す断面図である。
【図４】本発明の第２の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図である。
【図５】本発明の第３の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図である。
【図６Ａ】図５に示される液晶表示素子のVII−VII'線に係る製造工程を順次示す断面図である。
【図６Ｂ】図５に示される液晶表示素子のVII−VII'線に係る製造工程を順次示す断面図である。
【図６Ｃ】図５に示される液晶表示素子のVII−VII'線に係る製造工程を順次示す断面図である。
【図６Ｄ】図５に示される液晶表示素子のVII−VII'線に係る製造工程を順次示す断面図である。
【図７Ａ】本発明の第３の実施の形態に係る液晶表示素子の製造工程を順次示す平面図である。
【図７Ｂ】本発明の第３の実施の形態に係る液晶表示素子の製造工程を順次示す平面図である。
【図７Ｃ】本発明の第３の実施の形態に係る液晶表示素子の製造工程を順次示す平面図である。
【図７Ｄ】本発明の第３の実施の形態に係る液晶表示素子の製造工程を順次示す平面図である。
【図８Ａ】図６Ｂ及び図６Ｃにおいて、第３の実施の形態に係る第２マスク工程と第３マスク工程を具体的に示す断面図である。
【図８Ｂ】図６Ｂ及び図６Ｃにおいて、第３の実施の形態に係る第２マスク工程と第３マスク工程を具体的に示す断面図である。
【図８Ｃ】図６Ｂ及び図６Ｃにおいて、第３の実施の形態に係る第２マスク工程と第３マスク工程を具体的に示す断面図である。
【図８Ｄ】図６Ｂ及び図６Ｃにおいて、第３の実施の形態に係る第２マスク工程と第３マスク工程を具体的に示す断面図である。
【図８Ｅ】図６Ｂ及び図６Ｃにおいて、第３の実施の形態に係る第２マスク工程と第３マスク工程を具体的に示す断面図である。
【図９】従来の液晶表示装置のアレイ基板の一部を示す平面図である。
【図１０Ａ】図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図である。
【図１０Ｂ】図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図である。
【図１０Ｃ】図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図である。
【図１０Ｄ】図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図である。
【図１０Ｅ】図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図である。
【図１０Ｆ】図９に示される液晶表示素子のI−I'線に係る製造工程を順次示す断面図である。
【符号の説明】
【０１１０】
１１０:アレイ基板
１１６:ゲートライン
１１７:データライン
１５０Ｂ:画素電極
１２１:ゲート電極
１２２:ソース電極
１２３:ドレイン電極
１２４:アクティブ層
１４０:コンタクトホール
【図１】
2006079062.tif 000003
【図２Ａ】
2006079062.tif 000004
【図２Ｂ】
2006079062.tif 000005
【図２Ｃ】
2006079062.tif 000006
【図２Ｄ】
2006079062.tif 000007
【図３Ａ】
2006079062.tif 000008
【図３Ｂ】
2006079062.tif 000009
【図３Ｃ】
2006079062.tif 000010
【図３Ｄ】
2006079062.tif 000011
【図４】
2006079062.tif 000012
【図５】
2006079062.tif 000013
【図６Ａ】
2006079062.tif 000014
【図６Ｂ】
2006079062.tif 000015
【図６Ｃ】
2006079062.tif 000016
【図６Ｄ】
2006079062.tif 000017
【図７Ａ】
2006079062.tif 000018
【図７Ｂ】
2006079062.tif 000019
【図７Ｃ】
2006079062.tif 000020
【図７Ｄ】
2006079062.tif 000021
【図８Ａ】
2006079062.tif 000022
【図８Ｂ】
2006079062.tif 000023
【図８Ｃ】
2006079062.tif 000024
【図８Ｄ】
2006079062.tif 000025
【図８Ｅ】
2006079062.tif 000026
【図９】
2006079062.tif 000027
【図１０Ａ】
2006079062.tif 000028
【図１０Ｂ】
2006079062.tif 000029
【図１０Ｃ】
2006079062.tif 000030
【図１０Ｄ】
2006079062.tif 000031
【図１０Ｅ】
2006079062.tif 000032
【図１０Ｆ】
2006079062.tif 000033