(57)【要約】【課題】  データ保持特性が高く、読出動作が速い不揮発性半導体記憶装置を提供する。【解決手段】  このフラッシュメモリでは、電源電圧が投入される毎に所定回数Ｎｍａｘだけアドレスを順次指定し、各アドレスのメモリセルトランジスタＭＣのリテンションチェックを行ない、しきい値電圧が低下しているメモリセルトランジスタＭＣの再プログラムを行なう。したがって、読出動作毎にリテンションチェックを行なっていた従来に比べ、読出動作の高速化を図ることができる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置であって、
それぞれに固有のアドレスが割当てられた複数のメモリセルトランジスタを含むメモリセルアレイ、
リテンションチェックを開始するアドレスを記憶する第１のレジスタ、
リテンションチェックモード時に、前記第１のレジスタに記憶されたアドレスから予め定められた数のアドレスを順次指定するデコーダ、
前記デコーダによって指定されたアドレスのメモリセルトランジスタのゲートに通常の読出電圧である第１の電圧を印加して該メモリセルトランジスタの記憶データを読出すとともに、前記第１の電圧と該メモリセルトランジスタがプログラムされたときのしきい値電圧との間の第２の電圧を印加して該メモリセルトランジスタの記憶データを読出す読出回路、
前記第１および第２の電圧を印加して読み出した２つの記憶データの論理レベルを比較し、一致していない場合は不一致信号を出力する比較回路、および
前記デコーダによって最後に指定されたアドレスの次のアドレスを前記リテンションチェックを開始するアドレスとして前記第１のレジスタに書込む第１の書込回路を備える、不揮発性半導体記憶装置。
【請求項２】
さらに、前記不一致信号に応答して該メモリセルトランジスタの再プログラムを行なうプログラム回路を備える、請求項１に記載の不揮発性半導体記憶装置。  
【請求項３】
さらに、再プログラムを行なうべきメモリセルトランジスタのアドレスを記憶する第２のレジスタ、および
前記不一致信号に応答して、該メモリセルトランジスタのアドレスを再プログラムを行なうべきメモリセルのアドレスとして前記第２のレジスタに書込む第２の書込回路を備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
さらに、再プログラムが指示されたことに応じて、前記第２のレジスタに記憶されたアドレスのメモリセルトランジスタの再プログラムを行なうプログラム回路を備える、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
さらに、電源電圧が投入されたことに応じて前記リテンションチェックモードを設定する設定回路を備える、請求項１から請求項４までのいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
不揮発性半導体記憶装置であって、
複数のメモリセルトランジスタを含むメモリセルアレイ、
電源電圧が投入されたことに応じて、前記複数のメモリセルトランジスタを順次指定するデコーダ、
前記デコーダによって指定されたメモリセルトランジスタのゲートに通常の読出電圧である第１の電圧を印加して該メモリセルトランジスタの記憶データを読出すとともに、前記第１の電圧と該メモリセルトランジスタがプログラムされたときのしきい値電圧との間の第２の電圧を印加して該メモリセルトランジスタの記憶データを読出す読出回路、および
前記第１および第２の電圧を印加して読み出した２つの記憶データの論理レベルを比較し、一致していない場合は不一致信号を出力する比較回路を備える、不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、しきい値電圧の変化によってデータを記憶するメモリセルトランジスタを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリのような不揮発性半導体記憶装置では、メモリセルトランジスタの微細化、高集積化に伴い、データ保持が非常に困難になってきている。たとえばフラッシュメモリでは、メモリセルトランジスタのフローティングゲートに負電荷を注入するとメモリセルトランジスタのしきい値電圧が上昇してデータ“０”が記憶され、フローティングゲートから負電荷を引き抜くとメモリセルトランジスタのしきい値電圧が低下してデータ“１”が記憶される。しかし、フローティングゲートに注入された負電荷が時間の経過とともに徐々に放出されてメモリセルトランジスタのしきい値電圧が低下し、データが“０”から“１”に変化してしまうという問題がある。
【０００３】
そこで、読出動作時に、通常の読出電圧をコントロールゲートに印加してデータを読み出すとともに、通常の読出電圧よりも高い電圧をコントロールゲートに印加してデータを読出し、読み出した２つのデータの論理が異なる場合はそのメモリトランジスタのしきい値電圧が低下していると判断して再プログラムを行なう方法が提案された（たとえば特許文献１参照）。
【特許文献１】特開昭６２−１２８０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の方法では、読出動作を行なう毎に、データを２回読出して比較し、比較結果に応じて再プログラムを行なっていたので、読出動作が遅くなるという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、データ保持特性が高く、読出動作が速い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る不揮発性半導体記憶装置は、それぞれに固有のアドレスが割当てられた複数のメモリセルトランジスタを含むメモリセルアレイと、リテンションチェックを開始するアドレスを記憶する第１のレジスタと、リテンションチェックモード時に、第１のレジスタに記憶されたアドレスから予め定められた数のアドレスを順次指定するデコーダと、デコーダによって指定されたアドレスのメモリセルトランジスタのゲートに通常の読出電圧である第１の電圧を印加して該メモリセルトランジスタの記憶データを読出すとともに、第１の電圧と該メモリセルトランジスタがプログラムされたときのしきい値電圧との間の第２の電圧を印加して該メモリセルトランジスタの記憶データを読出す読出回路と、第１および第２の電圧を印加して読み出した２つの記憶データの論理レベルを比較し、一致していない場合は不一致信号を出力する比較回路と、デコーダによって最後に指定されたアドレスの次のアドレスをリテンションチェックを開始するアドレスとして第１のレジスタに書込む第１の書込回路を備えたものである。
【０００７】
また、この発明に係る他の不揮発性半導体記憶装置は、複数のメモリセルトランジスタを含むメモリセルアレイと、電源電圧が投入されたことに応じて、複数のメモリセルトランジスタを順次指定するデコーダと、デコーダによって指定されたメモリセルトランジスタのゲートに通常の読出電圧である第１の電圧を印加して該メモリセルトランジスタの記憶データを読出すとともに、第１の電圧と該メモリセルトランジスタがプログラムされたときのしきい値電圧との間の第２の電圧を印加して該メモリセルトランジスタの記憶データを読出す読出回路と、第１および第２の電圧を印加して読み出した２つの記憶データの論理レベルを比較し、一致していない場合は不一致信号を出力する比較回路を備えたものである。
【発明の効果】
【０００８】
この発明に係る不揮発性半導体記憶装置では、リテンションチェックを開始するアドレスを記憶するレジスタを設け、リテンションチェックモード時に、レジスタに記憶されたアドレスから予め定められた数のアドレスのメモリセルトランジスタのリテンションチェックを行ない、リテンションチェックが終了した次のアドレスをリテンションチェックを開始するアドレスとしてレジスタに書込む。したがって、リテンションチェックモードが設定される毎に、所定数のメモリセルトランジスタのリテンションチェックをまとめて行なうので、読出動作毎にリテンションチェックを行なっていた従来に比べ、読出動作の高速化を図ることができる。また、リテンションチェックを行なうアドレスの数を適切に設定することにより、リテンションチェックの時間が長くなり過ぎることを防止することができる。
【０００９】
また、この発明に係る他の不揮発性半導体記憶装置では、電源投入時にリテンションチェックを行なうので、読出動作毎にリテンションチェックを行なっていた従来に比べ、読出動作の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
[実施の形態１]
図１は、この発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。図１において、このフラッシュメモリは、メモリセルアレイ１、アドレスデコーダ２、制御回路３、センス電圧印加回路４、センス回路５、比較回路６、およびレジスタ７を備える。
【００１１】
メモリセルアレイ１は、複数行複数列に配置された複数のメモリセルトランジスタを含む。各メモリセルトランジスタには、固有のアドレス信号が割当てられている。メモリセルトランジスタは、２層ゲート構造の周知のものであり、フローティングゲートとコントロールゲートを有する。図２に示すように、フローティングゲートに負電荷を注入するとメモリセルトランジスタのしきい値電圧がＶＴＨ１からＶＴＨ０に上昇してデータ“０”が記憶され、フローティングゲートから負電荷を引き抜くとメモリセルトランジスタのしきい値電圧がＶＴＨ０からＶＴＨ１に低下してデータ“１”が記憶される。
【００１２】
図１に戻ってアドレスデコーダ２は、外部から与えられたアドレス信号ＡＤＤ、または制御回路３から与えられたアドレス信号ＡＤＤに従って、メモリセルアレイ１に含まれる複数のメモリセルトランジスタのうちのいずれかのメモリセルトランジスタを指定する。
【００１３】
制御回路３は、外部から与えられた制御信号ＣＮＴおよび書込データ信号ＤＩに従ってフラッシュメモリ全体を制御する。消去動作時は、アドレスデコーダ２によって指定されたメモリセルトランジスタのコントロールゲート−ソース間に負の高電圧を印加してフローティングゲートの負電荷を引く抜く。プログラム動作時は、アドレスデコーダ２によって指定され、かつ書込データ信号ＤＩが“０”のメモリセルトランジスタのコントロールゲート−ソース間に正の高電圧を印加してフローティングゲートに負電荷を注入する。読出動作時は、センス電圧印加回路４およびセンス回路５を制御して、アドレスデコーダ２によって指定されたメモリセルトランジスタの記憶データを読出す。
【００１４】
図３は、読出動作に関連する部分を示す回路ブロック図である。図３において、メモリセルアレイ１の複数のメモリセルトランジスタＭＣのうちのアドレスデコーダ２によって指定されたメモリセルトランジスタＭＣのコントロールゲートはセンス電圧印加回路４の出力ノードに接続され、そのソースは接地電位ＧＮＤのラインに接続され、そのドレインは抵抗素子８を介して電源電位ＶＣＣのラインに接続されるとともにセンス回路５の入力ノードに接続される。
【００１５】
センス電圧印加回路４は、読出動作時に、アドレスデコーダ２によって指定されたメモリセルトランジスタＭＣのコントロールゲートに上記ＶＴＨ１とＶＴＨ０の間の所定の電位Ｖ１（図２参照）を印加する。メモリセルトランジスタＭＣのしきい値電圧がＶＴＨ１の場合はしきい値電流ＩＴＨよりも大きな電流が流れてメモリセルトランジスタＭＣのドレインは「Ｌ」レベルになり、センス回路５は読出データ信号ＤＯを「Ｈ」レベル（“１”）にする。メモリセルトランジスタＭＣのしきい値電圧がＶＴＨ０の場合はしきい値電流ＩＴＨよりも小さな電流が流れてメモリセルトランジスタＭＣのドレインは「Ｈ」レベルになり、センス回路５は読出データ信号ＤＯを「Ｌ」レベル（“０”）にする。
【００１６】
メモリセルトランジスタＭＣのフローティングゲートに注入された負電荷は時間の経過とともに徐々に放出され、メモリセルトランジスタＭＣのしきい値電圧が低下してデータが“０”から“１”に変化してしまう。そこで、このフラッシュメモリでは、電源電圧が投入される毎にリテンションチェックモードが実行される。
【００１７】
図１に戻って、レジスタ７には、リテンションチェックを開始するアドレスを示す信号ＡＤＤＳと、１回のリテンションチェックモードでチェックするアドレスの数Ｎｍａｘが格納されている。制御回路３は、リテンションチェックモード時は、アドレス信号ＡＤＤＳを順次インクリメントしてＮｍａｘ個のアドレス信号ＡＤＤをアドレスデコーダ２に与えた後、次回にリテンションチェックを開始するアドレスを示す信号ＡＤＤＳをレジスタ７に格納する。なお、レジスタ７は、メモリセルアレイ１の一部で構成してもよいし、他の不揮発性メモリで構成してもよい。
【００１８】
アドレスデコーダ２は、制御回路３から与えられるアドレス信号ＡＤＤに従ってメモリセルトランジスタＭＣを指定する。センス電圧印加回路４は、アドレスデコーダ２によって指定されたメモリセルトランジスタＭＣのコントロールゲートに通常の読出電位Ｖ１を与えた後、Ｖ１とＶＴＨ０の間の読出電位Ｖ２を与える。センス回路５は、各メモリセルトランジスタＭＣについて、Ｖ１，Ｖ２に応じた読出データ信号ＤＯ１，ＤＯ２を比較回路６に与える。もし、プログラムしたメモリセルトランジスタＭＣのしきい値電圧がＶＴＨ０から低下してＶ１とＶ２の間にある場合は、読出データ信号ＤＯ１，ＤＯ２はそれぞれ「Ｌ」レベル，「Ｈ」レベルになる。
【００１９】
比較回路６は、図４に示すように、ＮチャネルＭＯＳトランジスタ１１，１２およびＥＸ−ＯＲゲート１３を含む。ＮチャネルＭＯＳトランジスタ１１は、入力ノードＮ１０とＥＸ−ＯＲゲート１３の一方入力ノードＮ１１との間に接続され、そのゲートは信号ＲＣ１を受ける。ＮチャネルＭＯＳトランジスタ１２は、入力ノードＮ１０とＥＸ−ＯＲゲート１３の他方入力ノードＮ１２との間に接続され、そのゲートは信号ＲＣ２を受ける。
【００２０】
入力ノードＮ１０に読出データ信号ＤＯ１が与えられている期間に信号ＲＣ１が所定時間だけ「Ｈ」レベルにされ、ノードＮ１１に読出データ信号ＤＯ１がラッチされる。また、入力ノードＮ１０に読出データ信号ＤＯ２が与えられている期間に信号ＲＣ２が所定時間だけ「Ｈ」レベルにされ、ノードＮ１２に読出データ信号ＤＯ２がラッチされる。ＥＸ−ＯＲゲート１３は、データ信号ＤＯ１，ＤＯ２の論理レベルが一致している場合は信号ＰＲを「Ｌ」レベルにし、データ信号ＤＯ１，ＤＯ２の論理レベルが一致していない場合は信号ＰＲを「Ｈ」レベルにする。
【００２１】
制御回路３は、信号ＰＲが「Ｌ」レベルの場合は次のアドレス信号ＡＤＤをアドレスデコーダ２に与え、信号ＰＲが「Ｈ」レベルの場合は、そのメモリセルトランジスタＭＣの再プログラムを行なった後に次のアドレス信号ＡＤＤをアドレスデコーダ２に与える。
【００２２】
図５は、このフラッシュメモリのリテンションチェック動作を示すフローチャートである。図５において電源電圧が投入されると、ステップＳ１において制御回路３は、フラッシュメモリの読出動作が可能な状態になるまで待機する。ステップＳ２において制御回路３は、リテンションチェックを開始するアドレスを示す信号ＡＤＤＳとリテンションチェックの最大回数Ｎｍａｘとをレジスタ７から読出し、アドレス信号ＡＤＤをＡＤＤＳにセットし、リテンションチェックの回数Ｎを１にセットする。
【００２３】
Ｎｍａｘは、リテンションチェック時間が電源電圧投入時におけるフラッシュメモリのセットアップ時間内に収まり、かつ複数回の電源投入で全メモリセルトランジスタＭＣのリテンションチェックが終了するように設定される。また、メモリセルアレイ１が複数のメモリブロックに分割されている場合は、電源電圧が投入される毎に１つのメモリブロックのリテンションチェックが行なわれるようにしてもよい。
【００２４】
制御回路３で生成されたアドレス信号ＡＤＤはアドレスデコーダ２に与えられる。アドレスデコーダ２は、アドレス信号ＡＤＤに従って、メモリセルアレイ１のうちいずれかのメモリセルトランジスタＭＣを指定する。ステップＳ３において、アドレスデコーダ２によって指定されたメモリセルトランジスタＭＣのコントロールゲートにＶ１が印加され、データ信号ＤＯ１が読み出されて比較回路６にラッチされる。次いでステップＳ４において、そのメモリセルトランジスタＭＣのコントロールゲートにＶ２が印加され、データ信号ＤＯ２が読み出されて比較回路６にラッチされる。
【００２５】
ステップＳ５において比較回路６によってデータ信号ＤＯ１とＤＯ２の論理レベルが一致しているか否かが判別され、一致していない場合はステップＳ６において、そのメモリセルトランジスタＭＣの再プログラムが行なわれ、一致している場合はステップＳ７に進む。メモリセルトランジスタＭＣの再プログラムにより、Ｖ２よりも低くなっていたしきい値電圧が再びＶＴＨ０に設定される。
【００２６】
ステップＳ７において制御回路３は、リテンションチェックした回数Ｎが最大回数Ｎｍａｘに等しいか否かを判別し、Ｎ＝Ｎｍａｘでない場合はステップＳ８においてアドレス信号ＡＤＤをインクリメントするとともに、リテンションチェックした回数ＮをインクリメントしてステップＳ３に戻り、Ｎ＝Ｎｍａｘである場合はステップＳ９において次回にリテンションチェックを開始するアドレスＡＤＤＳ＝ＡＤＤ＋１をレジスタ７に格納してリテンションチェックモードを終了し、スタンバイモードに入る。
【００２７】
この実施の形態１では、互いに異なる２つの読出電位Ｖ１，Ｖ２をメモリセルトランジスタＭＣのコントロールゲートに印加してデータ信号ＤＯ１，ＤＯ２を読出し、データ信号ＤＯ１とＤＯ２の論理レベルが一致しない場合はそのメモリセルトランジスタＭＣの再プログラムを行なう。したがって、図６に示すように、しきい値電圧ＶＴＨがＶ２よりも低くなったメモリセルトランジスタＭＣ（図６で斜線が施された部分）のしきい値電圧を再度ＶＴＨ０にセットすることができ、データ保持特性の向上を図ることができる。
【００２８】
また、電源投入時にリテンションチェックを行なうので、外部から操作すること無くデータ保持特性の向上を図ることができる。また、電源投入時にＮｍａｘ個のメモリセルトランジスタＭＣのリテンションチェックをまとめて行なうので、読出動作毎にリテンションチェックを行なっていた従来に比べ、読出動作の高速化を図ることができる。また、リテンションチェックが電源投入時のセットアップ時間内に終了するようにＮｍａｘを設定するので、セットアップ時間が長くなることもない。
【００２９】
なお、この実施の形態１では、電源投入時にリテンションチェックモードが設定されたが、外部コマンド信号によってリテンションチェックモードを設定してもよい。
【００３０】
また、フラッシュメモリは、ＮＡＮＤ型でもよいし、ＮＯＲ型でもよいし、ＡＮＤ型でもよい。また、しきい値電圧が変化することによってデータを記憶するメモリであれば、フラッシュメモリに限らず、どのようなメモリでもよい。
【００３１】
また、ＮチャネルＭＯＳトランジスタ１１，１２でデータ信号ＤＯ１，ＤＯ２をラッチしたが、ラッチ回路はどのような構成のものでもよい。また、２番目のデータ信号ＤＯ２のラッチ回路（ＮチャネルＭＯＳトランジスタ１２）を省略してもよい。
【００３２】
[実施の形態２]
図７は、この発明の実施の形態２によるフラッシュメモリの全体構成を示すブロック図であって、図１と比較される図である。図７を参照して、このフラッシュメモリが図１のフラッシュメモリと異なる点は、再プログラムの必要なメモリセルトランジスタＭＣのアドレスを示す信号ＡＤＤを格納するためのレジスタ１４が追加されている点である。レジスタ１４は、ステータスリード時に、再プログラムが必要なメモリセルトランジスタＭＣが存在することを示すアラーム信号ＡＬを出力する。なお、レジスタ１４は、メモリセルアレイ１の一部で構成してもよいし、他の不揮発性メモリで構成してもよい。
【００３３】
制御回路３は、メモリセルトランジスタＭＣから読み出したデータ信号ＶＯ１とＶＯ２の論理レベルが一致しない場合は、そのメモリセルトランジスタＭＣのアドレスを示す信号ＡＤＤをレジスタ１４に格納する。また、制御回路３は、外部制御信号ＣＮＴなどによってメモリセルトランジスタＭＣの再プログラムが指示されると、レジスタ１４から読み出したアドレス信号ＡＤＤをアドレスデコーダ２に与え、アドレスデコーダ２によって指定されたメモリセルトランジスタＭＣの再プログラムを行なう。
【００３４】
図８は、このフラッシュメモリのリテンション動作を示すフローチャートであって、図５と対比される図である。図８を参照して、ステップＳ６においてメモリセルトランジスタＭＣの再プログラムを行なう代わりにそのメモリセルトランジスタＭＣのアドレスを示す信号ＡＤＤをレジスタ１４に格納する。また、ステップＳ１０においてアラーム信号ＡＬを出力する。
【００３５】
この実施の形態２では、メモリセルトランジスタＭＣから読み出したデータ信号ＶＯ１とＶＯ２の論理レベルが一致しない場合は、そのメモリセルトランジスタＭＣのアドレスを示す信号ＡＤＤをレジスタ１４に格納しておき、そのメモリセルトランジスタＭＣの再プログラムは別の期間に行なう。したがって、リテンションチェック時間の短縮化を図ることができる。
【００３６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施の形態１によるフラッシュメモリの全体構成を示すブロック図である。
【図２】図１に示したメモリセルアレイに含まれるメモリセルトランジスタの記憶動作を示す図である。
【図３】図１に示したフラッシュメモリの読出動作を説明するための回路ブロック図である。
【図４】図１に示した比較回路の構成を示す回路図である。
【図５】図１に示したフラッシュメモリのリテンションチェック動作を示すフローチャートである。
【図６】図１に示したフラッシュメモリの効果を説明するための図である。
【図７】この発明の実施の形態２によるフラッシュメモリの全体構成を示すブロック図である。
【図８】図７に示したフラッシュメモリのリテンションチェック動作を示すフローチャートである。
【符号の説明】
【００３８】
１  メモリセルアレイ、２  アドレスデコーダ、３  制御回路、４  センス電圧印加回路、５  センス回路、６  比較回路、７，１４  レジスタ、ＭＣ  メモリセルトランジスタ、１１，１２  ＮチャネルＭＯＳトランジスタ、１３  ＥＸ−ＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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