(57)【要約】 【課題】電気的特性が向上したシフトレジスタ、及び画質が向上した表示装置を提供すること。【解決手段】シフトレジスタのステージは、駆動部、キャリー部、及び放電部を含む。駆動部は、開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する。キャリー部は、開始信号及び前ステージのキャリー信号のうちの一つが印加される制御電極と、第１及び第２クロック信号のうちの一つの入力を受ける第１電極と、出力信号と分離されたキャリー信号を出力する第２電極と、前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備する。放電部は、次ステージの出力信号の入力を受けて出力信号を放電する。従って、表示装置の画質が向上する。【選択図】    図５
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【特許請求の範囲】
【請求項１】
連続的に接続された複数のステージで構成され、出力信号を順次に出力するシフトレジスタにおいて、
前記各ステージは、
開始信号及び前ステージの出力信号のうちの一つが印加される制御電極、クロック信号の入力を受ける第１電極、出力信号を出力する第２電極、及び前記前ステージの駆動トランジスタのチャネル層と互いに異なる長さを有するチャネル層を含む駆動トランジスタを具備する駆動部と、
次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含むシフトレジスタ。
【請求項２】
前記駆動トランジスタの前記チャネル層の長さは、前記ステージの番号が増加するにつれて順次に長くなることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
前記シフトレジスタは、互いに同期する複数個のゲート駆動部に分割されることを特徴とする請求項１記載のシフトレジスタ。
【請求項４】
前記シフトレジスタは、２つのゲート駆動部を含むことを特徴とする請求項３記載のシフトレジスタ。
【請求項５】
前記シフトレジスタは、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記クロック信号の入力を受ける第１電極、前記出力信号と分離されたキャリー信号を出力する第２電極、及び前記前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備するキャリー部を更に含み、
前記駆動トランジスタの前記制御電極には、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加されることを特徴とする請求項１記載のシフトレジスタ。
【請求項６】
前記キャリー信号を次ステージに印加し、前記前ステージのキャリーラインと互いに異なる幅を有するキャリーラインを更に含むことを特徴とする請求項５記載のシフトレジスタ。
【請求項７】
連続的に接続された複数のステージで構成され、出力信号を順次に出力するシフトレジスタにおいて、
前記各ステージは、
開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する駆動部と、
前記開始信号及び前記前ステージのキャリー信号のうちの前記一つが印加される制御電極、前記第１及び第２クロック信号のうちの前記一つを入力受ける第１電極、前記出力信号と分離されたキャリー信号を出力する第２電極、及び前記前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備するキャリー部と、
次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含むシフトレジスタ。
【請求項８】
前記チャネル層の長さは、前記ステージの番号が増加するにつれて順次に長くなることを特徴とする請求項７記載のシフトレジスタ。
【請求項９】
前記シフトレジスタは、互いに同期する複数個のゲート駆動部に分割されることを特徴とする請求項７記載のシフトレジスタ。
【請求項１０】
前記駆動部は、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記第１及び第２クロック信号のうちの一つを入力受ける第１電極、前記出力信号を出力する第２電極、及び前記前ステージの駆動トランジスタのチャネル層と互いに異なる長さを有するチャネル層を含む駆動トランジスタを具備することを特徴とする請求項７記載のシフトレジスタ。
【請求項１１】
前記開始信号及び前記前ステージのキャリー信号のうちの一つの供給を受けるバッファ部を更に含むことを特徴とする請求項７記載のシフトレジスタ。
【請求項１２】
前記開始信号及び前記前ステージのキャリー信号のうちの一つを充電する充電部を更に含むことを特徴とする請求項７記載のシフトレジスタ。
【請求項１３】
連続的に接続された複数のステージで構成され出力信号を順次に出力するシフトレジスタにおいて、
前記各ステージは、
開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する駆動部と、
前記開始信号及び前記前ステージのキャリー信号のうちの一つと、前記第１及び第２クロック信号のうちの一つに基づいて前記出力信号と分離されたキャリー信号を出力するキャリー部と、
前記キャリー信号を次段ステージに印加し、前記前ステージのキャリーラインと互いに異なる幅を有するキャリーラインと、
前記次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含むシフトレジスタ。
【請求項１４】
前記キャリーラインの幅は、前記ステージの番号が増加するにつれて順次に広くなることを特徴とする請求項１３記載のシフトレジスタ。
【請求項１５】
前記シフトレジスタは、互いに同期する複数個のゲート駆動部に分割されることを特徴とする請求項１３記載のシフトレジスタ。
【請求項１６】
前記駆動部は、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記第１及び第２クロック信号のうちの一つを入力受ける第１電極、前記出力信号を出力する第２電極、及び前記前ステージの駆動トランジスタのチャネル層と互いに異なる長さを有するチャネル層を含む駆動トランジスタを具備することを特徴とする請求項１３記載のシフトレジスタ。
【請求項１７】
前記キャリー部は、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記第１及び第２クロック信号のうちの一つを入力受ける第１電極、前記キャリー信号を出力する第２電極、及び前記前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備することを特徴とする請求項１３記載のシフトレジスタ。
【請求項１８】
複数個のゲートライン、複数個のデータライン、並びに前記ゲートライン及び前記データラインに電気的に接続された複数個の画素を含んで画像を表示する表示パネルと、
開始信号及び前ステージの出力信号のうちの一つが印加される制御電極、クロック信号の入力を受ける第１電極、出力信号を出力する第２電極、及び前記前ステージの駆動トランジスタのチャネル層と互いに異なる長さを有するチャネル層を含む駆動トランジスタを具備する駆動部と、次段ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含む連続的に接続された複数のステージを具備し、出力信号を前記ゲートラインに順次に出力し、前記表示パネル上に直接形成されるシフトレジスタと、
複数個のデータ信号を前記データラインに印加するデータ駆動部と、を含む表示装置。
【請求項１９】
前記チャネル層の長さは、前記ステージの番号が増加するにつれて順次に長くなることを特徴とする請求項１８記載の表示装置。
【請求項２０】
前記シフトレジスタは、互いに同期する複数個のゲート駆動部に分割されることを特徴とする請求項１８記載の表示装置。
【請求項２１】
複数個のゲートライン、複数個のデータライン、及び前記ゲートライン及びデータラインに電気的に接続された複数個の画素を含んで画像を表示する表示パネルと、
開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する駆動部と、  前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記第１及び第２クロック信号のうちの一つを入力受ける第１電極、前記出力信号と分離されたキャリー信号を出力する第２電極、及び前記前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備するキャリー部と、次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含む連続的に接続された複数のステージを具備して、出力信号を前記ゲートラインに順次に出力し、前記表示パネル上に直接形成されるシフトレジスタと、
複数個のデータ信号を前記データラインに印加するデータ駆動部と、を含む表示装置。
【請求項２２】
前記チャネル層の長さは、前記ステージの番号が増加するにつれて順次に長くなることを特徴とする請求項２１記載の表示装置。
【請求項２３】
前記シフトレジスタは、互いに同期する複数個のゲート駆動部に分割されることを特徴とする請求項２１記載の表示装置。
【請求項２４】
複数個のゲートライン、複数個のデータライン、及び前記ゲートライン及びデータラインに電気的に接続された複数個の画素を含んで画像を表示する表示パネルと、
開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する駆動部と、  前記開始信号及び前記前ステージのキャリー信号のうちの一つと、前記第１及び第２クロック信号のうちの一つに基づいて前記出力信号と分離されたキャリー信号を出力するキャリー部と、前記キャリー信号を次段ステージに印加して前記前ステージのキャリーラインと互いに異なる幅を有するキャリーラインと、次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含む連続的に接続された複数のステージを具備して出力信号を前記ゲートラインに順次に出力し、前記表示パネル上に直接形成されるシフトレジスタと、
複数個のデータ信号を前記データラインに印加するデータ駆動部と、を含む表示装置。
【請求項２５】
前記キャリーラインの幅は、前記ステージの番号が増加するにつれて順次に広くなることを特徴とする請求項２４記載の表示装置。
【請求項２６】
前記シフトレジスタは、互いに同期する複数個のゲート駆動部に分割されることを特徴とする請求項２４記載の表示装置。
【請求項２７】
制御電極、第１電極、第２電極、及び互いに離隔する前記第１及び第２電極の端部によって定義されたチャネル層を有する駆動トランジスタを具備する駆動部を含む複数のステージで構成されるシフトレジスタにおいて、
前記チャネル層を前ステージの駆動トランジスタのチャネル層と異なる幅を有するように形成し、
開始信号又は前記前ステージの出力信号を前記第１電極に印加し、
前記第１電極にクロック信号を印加し、
前記第２電極に現ステージの出力信号を出力し、
次ステージの出力信号に基づいて放電部から前記現ステージの前記出力信号を放電すること、を含んで複数の信号を順次に出力する方法。
【請求項２８】
前記チャネル層の長さは、前記ステージの番号が増加するにつれて順次に長くなることを特徴とする請求項２７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ及びこれを有する表示装置に係り、より詳細には、電気的特性が向上されたシフトレジスタ、及びこれを有し画質が向上した表示装置に関する。
【背景技術】
【０００２】
平板表示装置（フラットパネルディスプレイ）としては、液晶表示装置（ＬＣＤ）、有機電界発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）等がある。平板表示装置は、薄い厚さ、軽い重量、低い駆動電圧、低い消費電力等の特徴を有する。
【０００３】
前記液晶表示装置は、薄膜トランジスタが形成されたアレイ基板とカラーフィルタ基板との間に注入されている異方性誘電率を有する液晶物質に電界を印加して、この電界の強度を調節して、基板に透過される光の量を調節することで、所望の画像を得る表示装置である。
【０００４】
一般的な液晶表示装置は、液晶表示パネル、ゲート駆動回路、及びデータ駆動回路を含む。前記液晶表示パネルは、アレイ基板、カラーフィルタ基板、及び液晶層を含む。前記アレイ基板は、複数のゲートライン、複数のデータライン、及び複数のスイッチング素子を含む。前記カラーフィルタ基板は、前記アレイ基板に対向して配置される。前記液晶層は、前記アレイ基板と前記カラーフィルタ基板との間に介在する。前記ゲート駆動回路は、ゲート信号を前記ゲートラインに印加する。前記データ駆動回路は、データ信号を前記データラインに印加する。
【０００５】
前記液晶表示装置のサイズを減少させるために、前記ゲート駆動回路を前記アレイ基板上に直接形成する。しかし、前記ゲート駆動回路を前記アレイ基板上に直接形成する場合、前記ゲート駆動回路が実装される空間が制限され、前記ゲート駆動回路の薄膜トランジスタのチャネル長が短くなる。
【０００６】
前記薄膜トランジスタのチャネル長が短くなる場合、低温で性能が劣化し、液晶表示装置の解像度が低下する。又、前記液晶表示パネル内で前記ゲート信号が遅延する。従って、表示装置の画質が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述のような問題点を解決するための本発明の第１の目的は、電気的特性が向上したシフトレジスタを提供することにある。
【０００８】
本発明の第２の目的は、前記シフトレジスタを有して、画質が向上した表示装置を提供することにある。
【０００９】
本発明の第３の目的は、前記シフトレジスタで複数の信号を出力する方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記第１の目的を達成するための本発明の一実施例によるシフトレジスタは、連続的に接続された複数のステージで構成され出力信号を順次に出力する。前記各ステージは、駆動部及び放電部を含む。前記駆動部は、開始信号及び前ステージの出力信号のうちの一つが印加される制御電極、クロック信号の入力を受ける第１電極、出力信号を出力する第２電極、及び前記前ステージの駆動トランジスタのチャネル層と互いに異なる長さを有するチャネル層を含む駆動トランジスタを具備する。前記放電部は、次ステージの出力信号の入力を受けて前記出力信号を放電する。
【００１１】
前記第１の目的を達成するための本発明の他の実施例によるシフトレジスタは、連続的に接続された複数のステージで構成され出力信号を順次に出力する。前記各ステージは、駆動部、キャリー部、及び放電部を含む。前記駆動部は、開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する。前記キャリー部は、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記第１及び第２クロック信号のうちの一つを入力受ける第１電極、前記出力信号と分離されたキャリー信号を出力する第２電極、及び前記前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備する。前記放電部は、次ステージの出力信号の入力を受けて前記出力信号を放電する。
【００１２】
前記第１の目的を達成するための本発明の更に他の実施例によるシフトレジスタは、連続的に接続された複数のステージで構成され出力信号を順次に出力する。前記各ステージは、駆動部、キャリー部、キャリーライン、及び放電部を含む。前記駆動部は、開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する。前記キャリー部は、前記開始信号及び前記前ステージのキャリー信号のうちの一つと、前記第１及び第２クロック信号のうちの一つに基づいて前記出力信号と分離されたキャリー信号を出力する。前記キャリーラインは、前記キャリー信号を次ステージに印加し、前ステージのキャリーラインと互いに異なる幅を有する。前記放電部は、次ステージの出力信号の入力を受けて前記出力信号を放電する。
【００１３】
前記第２の目的を達成するための本発明の一実施例による表示装置は、表示パネル、シフトレジスタ、及びデータ駆動部を含む。前記表示パネルは、複数個のゲートライン、複数個のデータライン、並びに前記ゲートライン及びデータラインに電気的に接続された複数個の画素を含み、画像を表示する。前記シフトレジスタは、開始信号及び前ステージの出力信号のうちの一つが印加される制御電極、クロック信号の入力を受ける第１電極、出力信号を出力する第２電極、及び前記前ステージの駆動トランジスタのチャネル層と互いに異なる長さを有するチャネル層を含む駆動トランジスタを具備する駆動部と、次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含む連続的に接続された複数のステージを具備し、出力信号を前記ゲートラインに順次に出力し、前記表示パネル上に直接形成される。前記データ駆動部は、複数個のデータ信号を前記データラインに印加する。
【００１４】
前記第２の目的を達成するための本発明の他の実施例による表示装置は、表示パネル、シフトレジスタ、及びデータ駆動部を含む。前記表示パネルは、複数個のゲートライン、複数個のデータライン、並びに前記ゲートライン及びデータラインに電気的に接続された複数個の画素を含み、画像を表示する。前記シフトレジスタは、開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する駆動部と、前記開始信号及び前記前ステージのキャリー信号のうちの一つが印加される制御電極、前記第１及び第２クロック信号のうちの一つの入力を受ける第１電極、前記出力信号と分離されたキャリー信号を出力する第２電極、及び前記前ステージのキャリートランジスタのチャネル層と互いに異なる長さを有するチャネル層を含むキャリートランジスタを具備するキャリー部と、次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含む連続的に接続された複数のステージを具備して、出力信号を前記ゲートラインに順次に出力し、前記表示パネル上に直接形成される。前記データ駆動部は、複数個のデータ信号を前記データラインに印加する。
【００１５】
前記第２の目的を達成するための本発明の更に他の実施例による表示装置は、表示パネル、シフトレジスタ、及びデータ駆動部を含む。前記表示パネルは、複数個のゲートライン、複数個のデータライン、及び前記ゲートライン及びデータラインに電気的に接続された複数個の画素を含み、画像を表示する。前記シフトレジスタは、開始信号及び前ステージのキャリー信号のうちの一つと、第１クロック信号及び前記第１クロック信号と反対の位相を有する第２クロック信号のうちの一つに基づいて出力信号を出力する駆動部と、前記開始信号及び前記前ステージのキャリー信号のうちの一つと、前記第１及び第２クロック信号のうちの一つに基づいて前記出力信号と分離されたキャリー信号を出力するキャリー部と、前記キャリー信号を次ステージに印加する、前ステージのキャリーラインと互いに異なる幅を有するキャリーラインと、次ステージの出力信号の入力を受けて前記出力信号を放電する放電部と、を含む連続的に接続された複数のステージを具備して出力信号を前記ゲートラインに順次に出力し、前記表示パネル上に直接形成される。前記データ駆動部は、複数個のデータ信号を前記データラインに印加する。
【００１６】
前記第３目的を達成するための本発明の一実施例によるシフトレジスタによって複数の信号を順次に出力する方法において、前記シフトレジスタは、制御電極、第１電極、第２電極、及び互いに離隔する前記第１及び第２電極の端部によって定義されたチャネル層を有する駆動トランジスタを具備する駆動部を含む複数のステージを含む。前記チャネル層を前ステージの駆動トランジスタのチャネル層と異なる幅を有するように形成する。開始信号又は前ステージの出力信号を前記第１電極に印加する。前記第１電極にクロック信号を印加する。前記第２電極に現ステージの出力信号を出力する。次ステージの出力信号に基づいて放電部から前記現ステージの前記出力信号を放電する。
【００１７】
上述した本発明によると、シフトレジスタが複数個のグループの形態に分割してゲートラインに出力信号を順次に印加する。従って、前記シフトレジスタの駆動マージンが向上する。
【００１８】
又、各ゲート駆動部の各ステージの駆動トランジスタのチャネル長がステージ番号が増加するにつれて順次に長くなる。従って、前記駆動トランジスタの最大電流駆動能力が増加して、出力信号の波形及びキャパシタの充電率が向上する。
【００１９】
又、前記各ゲート駆動部の各ステージのキャリートランジスタのチャネル長が前記ステージ番号が増加するにつれて順次に長くなる。従って、前記キャリートランジスタの最大電流駆動能力が増加し、キャリー信号の波形が安定する。
【００２０】
又、前記各ゲート駆動部の各ステージのキャリーラインの幅が前記ステージ番号が増加するにつれて順次に広くなる。従って、前記キャリーラインの最大電流駆動能力が増加して、前記キャリー信号の波形が向上される。
【００２１】
又、前記シフトレジスタは低い電流でも動作し、前記シフトレジスタの設計が最適化される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による好ましい実施例を添付図面を参照して詳細に説明する。
【００２３】
＜実施例１＞
【００２４】
図１は、本発明の第１実施例によるステージを示す回路図である。
【００２５】
図１を参照すると、前記ステージは、バッファ部１０、充電部２０、駆動部３０、及び放電部４０を含み、スキャン開始信号又は前ステージの出力信号に基づいてゲート信号（又は、スキャン信号）を液晶表示パネルのゲートラインに出力する。
【００２６】
前記バッファ部１０は、第１トランジスタＱ１を含む。前記第１トランジスタＱ１のゲート電極は、前記第１トランジスタＱ１の第１電極及び第１入力端子ＩＮ１と電気的に接続される。前記ステージが第一番目のステージである場合、前記第１入力端子ＩＮ１には前記スキャン開始信号が印加される。前記ステージが第一番目のステージではない場合、前記第１入力端子ＩＮ１には、前ステージの出力信号が印加される。前記第１トランジスタＱ１の第２電極は、第１ノードＮ１に電気的に接続される。
【００２７】
前記充電部２０は、キャパシタＣを含む。前記キャパシタＣの第１ストレージ電極は、前記第１ノードＮ１に電気的に接続され、前記第１トランジスタＱ１の第２電極及び前記放電部４０に電気的に接続される。前記キャパシタＣの第２ストレージ電極は、前記駆動部３０に電気的に接続される。
【００２８】
前記駆動部３０は、第２トランジスタＱ２及び第３トランジスタＱ３を含む。
【００２９】
前記第２トランジスタＱ２の第１電極は、クロック端子ＣＫに電気的に接続される。奇数番目のステージのクロック端子ＣＫには第１クロック信号が印加され、偶数番目ステージのクロック端子ＣＫには第２クロック信号が印加される。前記第２トランジスタＱ２のゲート電極は、前記第１ノードＮ１を通して前記キャパシタＣの前記第１ストレージ電極、前記第１トランジスタＱ１の前記第２電極及び前記放電部４０に電気的に接続される。前記第２トランジスタＱ２の第２電極は、前記キャパシタＣの第２電極及び出力端子ＯＵＴに電気的に接続される。
【００３０】
図２は、図１に図示された第２トランジスタを示す平面図であり、図３は、図２のＩ−Ｉ’に沿った断面図である。
【００３１】
図２及び図３を参照すると、前記第２トランジスタＱ２は絶縁基板１上に配置され、前記ゲート電極９ｂ、前記第１電極９ｃ、前記第２電極９ａ、チャネル層８、及びオーミックコンタクト層７を含む。
【００３２】
前記ゲート電極９ｂは、前記絶縁基板１上に配置される。第１絶縁膜３は、前記ゲート電極９ｂが形成された絶縁基板１上に配置され、前記ゲート電極９ｂを前記第１電極９ｃ、前記第２電極９ａ、前記チャネル層８、及び前記オーミックコンタクト層７と電気的に絶縁する。
【００３３】
前記チャネル層８は、前記ゲート電極９ｂに対応される前記第１絶縁膜３上に形成される。本実施例において、前記チャネル層８は、アモルファスシリコンを含む。この際、前記チャネル層８がポリシリコンを含むようにしてもよい。前記オーミックコンタクト層７は、前記チャネル層８上に互いに離隔して配置される。本実施例において、前記オーミックコンタクト層７は、Ｎ＋不純物が注入されたＮ＋アモルファスシリコンを含む。前記第１電極９ｃ及び前記第２電極９ａは、前記オーミックコンタクト層７及び前記第１絶縁膜３上に互いに離隔して配置される。
【００３４】
前記第１電極９ｃと前記第２電極９ａとによってチャネル長ＣＷ１が定義される。即ち、前記チャネル長ＣＷ１は、前記第１電極９ｃと前記第２電極９ａとの間に露出したチャネル層８の長さである。現ステージの第２トランジスタＱ２のチャネル長ＣＷ１は、現ステージに隣接する前ステージ又は次ステージの第２のトランジスタＱ２のチャネル長ＣＷ１と異なる。本実施例の図１〜３において、前記チャネル長ＣＷ１は、ステージの番号が増加するほど長くなる。また、前記チャネル長ＣＷ１が、ステージの番号が増加するほど短くなるようにしてもよい。本実施例において、前記チャネル層８の電子移動度は０．５ｃｍ２／Ｖｓで、前記チャネル層８の厚さは１００〜３００ｎｍである。又、前記チャネル長ＣＷ１は５０００μｍから１００００μｍまで順次に増加する。
【００３５】
第２絶縁膜５は、前記第１電極９ｃ、前記第２電極９ａ、及び前記チャネル層８が形成された前記第１絶縁膜３上に配置される。
【００３６】
図１〜３における第２のトランジスタＱ２のチャネル長ＣＷ１は、変化する。また、前記第１トランジスタＱ１、前記第３トランジスタＱ３、又は前記第４トランジスタＱ４のチャネル長は、隣接するステージの前記第１トランジスタＱ１、前記第３トランジスタＱ３又は前記第４トランジスタＱ４のチャネル長と異なるようにしてもよい。
【００３７】
図１を更に参照すると、前記第３トランジスタＱ３のゲート電極は、第２入力端子ＩＮ２に電気的に接続される。前記第２入力端子ＩＮ２には、次ステージの出力信号が印加される。前記第３トランジスタＱ３の第１電極は、前記キャパシタＣの第２ストレージ電極、前記第２トランジスタの第２電極、及び前記出力端子ＯＵＴに電気的に接続される。前記第３トランジスタＱ３の第２電極は、オフ電圧端子ＶＯＦＦに電気的に接続される。
【００３８】
前記放電部４０は、第４トランジスタＱ４を含む。前記第４トランジスタＱ４のゲート電極は、前記第２入力端子ＩＮ２に電気的に接続される。前記第４トランジスタＱ４の第１電極は、前記第１ノードＮ１を通して前記第１トランジスタＱ１の前記第２電極、前記キャパシタＣの前記第１ストレージ電極、及び前記第２トランジスタＱ２の前記ゲート電極に電気的に接続される。前記第４トランジスタＱ４の第２電極は、前記オフ電圧端子ＶＯＦＦ、及び前記第３トランジスタＱ３の前記第２電極に電気的に接続される。
【００３９】
動作時、前記スキャン開始信号又は前ステージの出力信号が前記第１トランジスタＱ１を通して前記キャパシタＣに充電されると、前記第２トランジスタＱ２がターンオンする。前記第２トランジスタＱ２がターンオンすると、クロック信号が前記第２トランジスタＱ２の前記チャネル層（図２の８）を通して前記出力端子ＯＵＴに印加される。従って、前記出力端子ＯＵＴを通して出力信号が出力される。
【００４０】
前記第２入力端子ＩＮ２を通して、前記次ステージの出力信号が印加される場合、前記キャパシタＣに充電された電荷が前記第３トランジスタＱ３のチャネル層及び前記オフ電圧端子ＶＯＦＦを通して放電される。
【００４１】
図４は、前記図１に図示されたステージを含む第１ゲート駆動部を示す平面図で、図５は、前記図１に図示されたステージを含む第２ゲート駆動部を示す平面図である。前記第１ゲート駆動部１０２及び前記第２ゲート駆動部１０４はシフトレジスタを形成する。
【００４２】
図１乃至図５を参照すると、前記シフトレジスタは、第１ゲート駆動部１０２及び第２ゲート駆動部１０４を含む。前記第１ゲート駆動部１０２は第１乃至第Ｎステージを含み、前記第２ゲート駆動部１０４は第（Ｎ＋１）乃至第２Ｎステージを含む。
【００４３】
前記第１ゲート駆動部１０２の各ステージの第２トランジスタＱ２のチャネル長ＣＷ１は、ステージの番号が増加するほど増加する。又、前記第２ゲート駆動部１０４の各ステージの第２トランジスタＱ２のチャネル長ＣＷ１は、ステージの番号が増加するほど長くなる。前記チャネル長が長くなる場合、前記第２トランジスタＱ２の最大電流駆動能力が増加する。又、前記出力信号の波形及び前記キャパシタＣの充電率が調節される。本実施例において、ｍ番目のステージの第２トランジスタＱ２のチャネル長ＣＷ１は、（Ｎ＋ｍ）番目のステージの第２トランジスタＱ２のチャネル長ＣＷ１と同じである（ｍは、１より大きく、Ｎより小さい自然数である。）。
【００４４】
前記それぞれのステージは、等価ロジック的に一つのＳ−Ｒラッチと一つのアンドゲートを含む。
【００４５】
動作時、前記第１ゲート駆動部１０２の各ステージは、前ステージの出力信号によって活性化され、次ステージの出力信号によって非活性化される。前記アンドゲートは前記Ｓ−Ｒラッチが活性化され、前記クロック端子ＣＫを通して印加された前記第１クロックＣＫＶ１又は前記第２クロックＣＫＶＢ１がハイレベルである時、前記出力信号をゲートライン（Ｇ１、・・・、ＧＮ）のうちの一つに印加する。
【００４６】
前記第２ゲート駆動部１０４の各ステージは、前ステージの出力信号によって活性化され、次ステージの出力信号によって非活性化される。前記アンドゲートは前記Ｓ−Ｒラッチが活性化され、前記クロック端子ＣＫを通して印加される前記第３クロックＣＫＶ２又は前記第４クロックＣＫＶＢ２がハイレベルである時、前記出力信号をゲートライン（ＧＮ＋１、・・・、Ｇ２Ｎ）のうちの一つに印加する。
【００４７】
図６は、前記図１に図示されたステージを有するシフトレジスタのタイミング図である。
【００４８】
図４乃至図６を参照すると、前記第１ゲート駆動部１０２と前記第２ゲート駆動部１０４とは互いに同期している。
【００４９】
即ち、前記第１ゲート駆動部１０２の前記第１クロックＣＫＶ１、前記第２クロックＣＫＶＢ１、前記第１スキャン開始信号ＳＴＶ１、及び前記出力信号（Ｇ１、Ｇ２、・・・、ＧＮ）は、前記第２ゲート駆動部１０４の前記第３クロックＣＫＶ２、前記第４クロックＣＫＶＢ２、前記第２スキャン開始信号ＳＴＶ２及び前記出力信号（ＧＮ＋１、ＧＮ＋２、・・・、Ｇ２Ｎ）とそれぞれ同期される。
【００５０】
図７は、図１に図示されたステージを含む表示装置を示す平面図である。
【００５１】
図４、図５、及び図７を参照すると、前記表示装置５００は、前記シフトレジスタ１００、表示パネル３００、データドライバ３７０、及びフレキシブル回路基板４００を含む。
【００５２】
前記表示パネル３００は、第１基板３１０、前記第１基板３１０と向かい合う第２基板３２０、及び前記第１基板３１０と前記第２基板３２０との間に介在する液晶層（図示せず）を含む。
【００５３】
前記第１基板３１０は、画像を表示する表示領域ＤＡ、及び前記表示領域ＤＡに隣接した第１及び第２周辺領域ＰＡ１、ＰＡ２に区分される。
【００５４】
前記表示領域ＤＡに対応して前記第１基板３１０には、第１方向Ｄ１に延長された複数のゲートライン（ＧＬ１〜ＧＬｎ）、及び前記第１方向Ｄ１と直交する第２方向Ｄ２に延長され前記複数のゲートライン（ＧＬ１〜ＧＬｎ）と絶縁され交差する多数のデータライン（ＤＬ１〜ＤＬＭ）が形成される。前記ゲートライン（ＧＬ１、・・・、ＧＬｎ）と前記データライン（ＤＬ１、・・・、ＤＬＭ）とは複数個の画素領域を定義する。前記画素領域はマトリクス形態に配列される。
【００５５】
前記各画素領域には、画素薄膜トランジスタＴＦＴ及び前記画素薄膜トランジスタＴＦＴに接続された液晶キャパシタＣｌｃを含む。前記画素薄膜トランジスタＴＦＴのゲート電極は、前記ゲートライン（ＧＬ１、・・・、ＧＬ２Ｎ）のうちの一つに接続され、前記画素薄膜トランジスタＴＦＴの第２電極が、前記データライン（ＤＬ１、・・・、ＤＬＭ）のうちの一つに接続され、前記画素薄膜トランジスタＴＦＴの第１電極が前記液晶キャパシタＣｌｃに接続される。
【００５６】
前記ゲートライン（ＧＬ１〜ＧＬ２Ｎ）の一端部は前記第１周辺領域ＰＡ１まで延長され、前記データライン（ＤＬ１〜ＤＬＭ）の一端部は前記第２周辺領域ＰＡ２まで延長される。
【００５７】
前記シフトレジスタ１００は前記第１周辺領域ＰＡ１内に配置され、互いに同期された信号の印加を受けて、前記ゲートライン（ＧＬ１、・・・、ＧＬ２Ｎ）に前記ゲート信号（Ｇ１、・・・、Ｇ２Ｎ）を出力する前記第１ゲート駆動部１０２及び前記第２ゲート駆動部１０４を含む。前記各第１及び第２ゲート駆動部１０２、１０４の前記各ステージの前記第２トランジスタ（図１のＱ２）の前記チャネル長ＣＷ１は、前記各ステージの番号が増加するほど長くなる。前記各第１及び第２ゲート駆動部１０２、１０４は、第２基板３２０のゲートライン（ＧＬ１、・・・、ＧＬ２Ｎ）に前記出力信号（Ｇ１、・・・、Ｇ２Ｎ）を２グループの形態に分割して順次に印加する。本実施例において、前記シフトレジスタ１００は、前記第１基板３１０上に前記画素薄膜トランジスタＴＦＴと同じ層によって形成される。この際、前記シフトレジスタ１００がチップの形態で前記第１基板３１０上に配置されるようにしてもよい。
【００５８】
前記データドライバ３７０は前記第２周辺領域ＰＡ２内に配置され、前記データライン（ＤＬ１、・・・、ＤＬＭ）に電気的に接続され、前記データライン（ＤＬ１、・・・、ＤＬＭ）にデータ信号を印加する。本実施例では、前記データドライバ３７０は、チップの形態で前記第１基板３１０上に配置される。この際、前記データドライバ３７０が前記第１基板３１０上に前記画素薄膜トランジスタＴＦＴと同じ層によって形成されるようにしてもよい。
【００５９】
前記フレキシブル回路基板４００は、前記周辺領域ＰＡ２の一部に付着され、外部装置（図示せず）と前記データドライバ３７０とを電気的に接続する。本実施例において、前記外部装置（図示せず）はグラフィックコントローラである。
【００６０】
上述した本実施例によると、前記シフトレジスタ１００が前記ゲートライン（ＧＬ１、・・・、ＧＬ２Ｎ）に前記出力信号（Ｇ１、・・・、Ｇ２Ｎ）を２グループの形態に分割して順次に印加する。シフトレジスタの出力信号が分割されない場合、一番目の出力信号と最後の出力信号との間の周波数差は３０Ｈｚ程度で、周期（Ｔ）は３３．３μｓである。しかし、本実施例では、前記シフトレジスタ１００の出力信号（Ｇ１、・・・、Ｇ２Ｎ）が２グループに分割され、一番目の出力信号（Ｇ１、ＧＮ+１）と最後の出力信号（ＧＮ、Ｇ２Ｎ）との間の周波数差は１５Ｈｚ程度で、周期（Ｔ）は６６．７μｓである。従って、前記シフトレジスタ１００の駆動マージンが向上する。
【００６１】
又、前記各第１及び第２ゲート駆動部１０２、１０４の各ステージの前記第２トランジスタＱ２のチャネル長ＣＷ１は、前記ステージ番号が増加するにつれて順次に長くなる。従って、前記第２トランジスタＱ２の最大電流駆動能力が増加して、前記出力信号の波形が安定し、且つ前記キャパシタＣの充電率が向上する。又、前記シフトレジスタ１００は、同じチャネル長を有するシフトレジスタに対して低い電流でも動作する。
【００６２】
＜実施例２＞
【００６３】
図８は、本発明の第２実施例によるステージを示す回路図である。
【００６４】
図８を参照すると、前記ステージ１０７０は、画素１０５０と電気的に接続される。
【００６５】
前記画素１０５０は、画素薄膜トランジスタＴＦＴ、液晶キャパシタＣｌｃ、及びストレージキャパシタＣｓｔを含む。
【００６６】
前記画素薄膜トランジスタＴＦＴのゲート電極は、ゲートラインＧＬに電気的に接続され、前記画素薄膜トランジスタＴＦＴの第１電極は、前記液晶キャパシタＣｌｃ及び前記ストレージキャパシタＣｓｔと電気的に接続される。前記画素薄膜トランジスタＴＦＴの第２電極は、データラインＤＬに電気的に接続される。
【００６７】
前記ステージ１０７０は、バッファ部１１１０、充電部１１２０、駆動部１１３０、放電部１１４０、第１ホールディング部１１５０、第２ホールディング部１１６０、及びキャリー部１１７０を含み、スキャン開始信号又は前ステージのキャリー信号に基づいてゲート信号（又は、スキャン信号）を前記ゲートラインＧＬに出力する。
【００６８】
前記バッファ部１１１０は、バッファトランジスタＱ１を含む。前記バッファトランジスタＱ１のゲート電極は、前記バッファトランジスタＱ１の第１電極及び第１入力端子ＩＮ１と電気的に接続される。前記ステージが第一番目のステージである場合、前記第１入力端子ＩＮ１には前記スキャン開始信号が印加される。前記ステージが第一番目のステージではない場合、前記第１入力端子ＩＮ１には、前ステージのキャリー信号が印加される。前記バッファトランジスタＱ１の第２電極は、前記充電部１１２０、前記駆動部１１３０、前記放電部１１５０、及び前記ホールディング部１１６０に電気的に接続される。本実施例において、前記バッファトランジスタＱ１は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００６９】
前記充電部１１２０は充電キャパシタＣ１を含み、前記スキャン開始信号又は前記前ステージのキャリー信号を前記充電キャパシタＣ１に充電する。前記充電キャパシタＣ１の第１ストレージ電極は、前記バッファトランジスタＱ１の第２電極及び前記放電部１１４０に電気的に接続される。現ステージの前記充電キャパシタＣ１の第２ストレージ電極は、出力端子ＯＵＴ[ｐ]に電気的に接続される。
【００７０】
前記駆動部１１３０は、第１駆動トランジスタＱ２及び第２駆動トランジスタＱ３を含む。
【００７１】
前記第１駆動トランジスタＱ２の第１電極は、第１クロック端子ＣＫ１に電気的に接続される。奇数番目のステージの前記第１クロック端子ＣＫ１には第１クロック信号又は第３クロック信号が印加され、偶数番目のステージの第１クロック端子ＣＫ１には第２クロック信号又は第４クロック信号が印加される。前記第１駆動トランジスタＱ２のゲート電極は、前記充電キャパシタＣ１の前記第１ストレージ電極、前記バッファトランジスタＱ１の前記第２電極、前記放電部１１４０、及び前記第２ホールディング部１１６０に電気的に接続される。前記第１駆動トランジスタＱ２の第２電極は、前記充電キャパシタＣ１の第２電極及び出力端子ＯＵＴに電気的に接続される。本実施例において、前記第１駆動トランジスタＱ２は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００７２】
前記第２駆動トランジスタＱ３のゲート電極は、第２入力端子ＩＮ２に電気的に接続される。前記第２入力端子ＩＮ２には、次ステージの出力信号が印加される。前記第２駆動トランジスタＱ３の第１電極は、前記充電キャパシタＣ１の第２ストレージ電極、前記第１駆動トランジスタＱ２の第２電極、及び前記出力端子ＯＵＴに電気的に接続される。前記第２駆動トランジスタＱ３の第２電極は、オフ電圧端子ＶＯＦＦに電気的に接続される。本実施例において、前記第２駆動トランジスタＱ３は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００７３】
前記放電部１１４０は、第１放電トランジスタＱ５１及び第２放電トランジスタＱ５２を含む。前記放電部１１４０は、前記第２入力端子ＩＮ２を通して印加される前記次ステージの出力信号に応答して、前記充電キャパシタＣ１に充電された電荷を前記オフ電圧端子ＶＯＦＦに１次放電する。又、前記放電部１１４０は、最後スキャン信号端子（ＧＯＵＴ＿ＬＡＳＴ）を通して印加される最後のスキャン信号に応答して、前記充電キャパシタＣ１に充電された電荷を前記オフ電圧端子ＶＯＦＦに２次放電する。
【００７４】
前記第１放電トランジスタＱ５１のゲート電極は、前記第２入力端子ＩＮ２に電気的に接続され、前記第１放電トランジスタＱ５１の第１電極は、前記充電キャパシタＣ１の第１ストレージ電極に電気的に接続される。前記第１放電トランジスタＱ５１の第２電極は、前記オフ電圧端子ＶＯＦＦに電気的に接続される。本実施例において、前記第１放電トランジスタＱ５１は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００７５】
前記第２放電トランジスタＱ５２のゲート電極は、前記最後のスキャン信号端子（ＧＯＵＴ＿ＬＡＳＴ）に電気的に接続され、前記第２放電トランジスタＱ５２の第１電極は、前記バッファ部１１１０を通して前記充電キャパシタＣ１に電気的に接続される。前記第２放電トランジスタＱ５２の第２電極は、前記オフ電圧端子ＶＯＦＦに電気的に接続される。本実施例において、前記第２放電トランジスタＱ５２は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００７６】
前記第１ホールディング部１１５０は、第１ホールディングトランジスタＱ３１、第２ホールディングトランジスタＱ３２、第３ホールディングトランジスタＱ３３、第４ホールディングトランジスタＱ３４、第１ホールディングキャパシタＣ２、及び第２ホールディングキャパシタＣ３を含む。
【００７７】
前記第１ホールディングトランジスタＱ３１の第１電極は、前記第１ホールディングトランジスタＱ３１のゲート電極及び前記第１クロック端子ＣＫ１に電気的に接続される。前記第２ホールディングトランジスタＱ３２のゲート電極は、前記第１ホールディングキャパシタＣ２を通して前記第２ホールディングトランジスタＱ３２の第１電極に電気的に接続され、前記第２ホールディングキャパシタＣ３を通して前記第２ホールディングトランジスタＱ３２の第２電極に電気的に接続される。前記第２ホールディングトランジスタＱ３２の前記第１電極は、前記第１ホールディングトランジスタＱ３１の第１電極及び前記第１クロック端子ＣＫ１に電気的に接続される。前記第２ホールディングトランジスタＱ３２の第２電極は、前記第２ホールディング部３６０に電気的に接続される。本実施例において、前記第１ホールディングトランジスタＱ３１は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００７８】
前記第３ホールディングトランジスタＱ３３のゲート電極は、前記出力端子ＯＵＴ、前記第２ホールディング部１１６０、及び前記第４ホールディングトランジスタＱ３４のゲート電極に電気的に接続される。前記第３ホールディングトランジスタＱ３３の第１電極は、前記第１ホールディングトランジスタＱ３１の前記第２電極及び前記第２ホールディングトランジスタＱ３２のゲート電極に電気的に接続される。前記第３ホールディングトランジスタＱ３３の第２電極は、前記オフ電圧端子ＶＯＦＦに電気的に接続される。本実施例において、前記第２ホールディングトランジスタＱ３２及び前記第３ホールディングトランジスタＱ３３は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００７９】
前記第４ホールディングトランジスタＱ３４のゲート電極は、前記出力端子ＯＵＴ、前記第２ホールディング部１１６０、及び前記第３ホールディングトランジスタＱ３３の前記ゲート電極に電気的に接続される。前記第４ホールディングトランジスタＱ３４の第１電極は、前記第２ホールディングトランジスタＱ３２の第２電極及び前記第２ホールディング部１１６０に電気的に接続される。前記第４ホールディングトランジスタＱ３４の第２電極は、前記オフ電圧端子ＶＯＦＦに電気的に接続される。本実施例において、前記第４ホールディングトランジスタＱ３４は、水素化アモルファスシリコンを含むチャネル層（図示せず）を具備する。
【００８０】
前記第２ホールディング部１１６０は、第５ホールディングトランジスタＱ５３、第６ホールディングトランジスタＱ５４．第７ホールディングトランジスタＱ５５、及び第８ホールディングトランジスタＱ５６を含み、前記出力端子ＯＵＴがフローティングされることを防止する。
【００８１】
前記第５ホールディングトランジスタＱ５３のゲート電極は、前記第２ホールディングトランジスタＱ３２の第２電極及び前記第４ホールディングトランジスタＱ３４の第１電極に電気的に接続される。前記第５ホールディングトランジスタＱ５３の第１電極は、前記第１駆動トランジスタＱ２の前記第２電極、前記第２駆動トランジスタＱ３の第１電極、前記充電キャパシタＣ１の第２ストレージ電極、前記第７ホールディングトランジスタＱ５５の第２電極、及び前記第８ホールディングトランジスタＱ５６の第１電極に電気的に接続される。前記第５ホールディングトランジスタＱ５３の第２電極は、前記オフ電圧端子ＶＯＦＦに電気的に接続される。
【００８２】
前記第６ホールディングトランジスタＱ５４のゲート電極は、第２クロック端子ＣＫ２及び前記第８ホールディングトランジスタＱ５６のゲート電極と電気的に接続される。前記奇数番目のステージの前記第２クロック端子ＣＫ２には、第２クロック信号又は第４クロック信号が印加され、前記偶数番目のステージの前記第２クロック端子ＣＫ２には第１クロック信号又は第３クロック信号が印加される。本実施例において、前記第２クロック端子ＣＫ２に印加される信号と前記第１クロック端子ＣＫ１に印加される信号とは、互いに反対の位相を有する。前記第６ホールディングトランジスタＱ５４の第１電極は、前記第１入力端子ＩＮ１、前記バッファトランジスタＱ１の第１電極、及び前記第２放電トランジスタＱ５２の第１電極に電気的に接続される。前記第６ホールディングトランジスタＱ５４の第２電極は、前記第７ホールディングトランジスタＱ５５の第１電極、前記バッファトランジスタＱ１の前記第２電極、前記第１放電トランジスタＱ５１の前記第１電極、前記充電キャパシタＣ１の前記第１ストレージ電極、前記第１駆動トランジスタＱ２の前記ゲート電極、及び前記キャリー部１１７０に電気的に接続される。
【００８３】
前記第７ホールディングトランジスタＱ５５のゲート電極は、前記第１クロック端子ＣＫ１に電気的に接続される。前記第７ホールディングトランジスタＱ５５の前記第１電極は、前記第６ホールディングトランジスタＱ５４の第２電極、前記バッファトランジスタＱ１の前記第２電極、前記第１放電トランジスタＱ５１の前記第１電極、前記充電キャパシタＣ１の前記第１ストレージ電極、前記第１駆動トランジスタＱ２の前記ゲート電極及び前記キャリー部１１７０に電気的に接続される。前記第７ホールディングトランジスタＱ５５の前記第２電極は、前記第８ホールディングトランジスタＱ５６の第１電極及び前記出力端子ＯＵＴ[ｐ]に電気的に接続される。
【００８４】
前記第８ホールディングトランジスタＱ５６の前記ゲート電極は、前記第２クロック端子ＣＫ２、及び前記第６ホールディングトランジスタＱ５４の前記ゲート電極に電気的に接続され、前記第８ホールディングトランジスタＱ５６の第２電極は、前記オフ電圧端子ＶＯＦＦに電気的に接続される。
【００８５】
前記出力端子ＯＵＴ[ｐ]に印加される前記出力信号がハイレベルである場合、前記第２ホールディングトランジスタＱ３２及び前記第４ホールディングトランジスタＱ３４は、前記第５ホールディングトランジスタＱ５３の前記ゲート電極を前記オフ電圧にプルダウン（Ｐｕｌｌ−ｄｏｗｎ）する。
【００８６】
前記出力端子ＯＵＴ[ｐ]を通して印加された前記出力信号がローレベルである場合、前記第１クロック端子ＣＫ１を通して印加された信号が前記第２ホールディングトランジスタＱ３２を通して前記第５ホールディングトランジスタＱ５３の前記ゲート電極に印加される。本実施例において、前記出力信号がハイレベルではない場合、前記第２ホールディングトランジスタＱ３２の前記ゲート電極に印加される電圧のレベルは、前記第１クロック端子ＣＫ１を通して印加された信号のハイレベルから前記第１ホールディングトランジスタＱ３１のしきい電圧を引いた値と同じである。即ち、前記出力信号がハイレベルではない場合、前記第１クロック端子ＣＫ１を通して印加された信号と同期した信号が前記第５ホールディングトランジスタＱ５３の前記ゲート電極に印加される。
【００８７】
前記第２クロック端子ＣＫ２を通して印加された信号がハイレベルである場合、前記オフ電圧端子ＶＯＦＦに印加された前記オフ電圧は、前記第８ホールディングトランジスタＱ５６を通して前記出力端子ＯＵＴ[ｐ]に印加される。
【００８８】
前記キャリー部１１７０はキャリートランジスタＱ６を含み、前記充電キャパシタＣ１に充電された電荷と、前記第１クロック端子ＣＫ１を通して印加された信号とに基づいて前記キャリー信号を出力する。
【００８９】
前記キャリートランジスタＱ６のゲート電極は、前記バッファトランジスタＱ１の第２電極に電気的に接続され、前記キャリートランジスタＱ６の第１電極は、前記第１クロック端子ＣＫ１に電気的に接続される。前記キャリートランジスタＱ６の第２電極は、前記出力端子ＯＵＴ[ｐ]と電気的に分離されたキャリートランジスタの第２の電極であるキャリー端子ＣＲ[ｐ]にキャリー信号を印加する。従って、前記出力端子ＯＵＴ[ｐ]を通して出力される前記出力信号が歪んでも、前記キャリー信号のレベルは均一に維持される。
【００９０】
図９は、図８に図示されたキャリートランジスタを示す平面図であり、図１０は、図９のＩＩ−ＩＩ’に沿った断面図である。
【００９１】
図９及び図１０を参照すると、前記キャリートランジスタＱ６は絶縁基板１上に配置され、前記ゲート電極１１７９ｂ、前記第１電極１１７９ｃ、前記第２電極１１７９ａ、チャネル層１１７８、及びオーミックコンタクト層１１７７を含む。
【００９２】
前記ゲート電極１１７９ｂは、前記絶縁基板１上に配置される。第１絶縁膜３は、前記ゲート電極１１７９ｂが形成された絶縁基板１上に配置され、前記ゲート電極１１７９ｂを前記第１電極１１７９ｃ、前記第２電極１１７９ａ、前記チャネル層１１７８、及び前記オーミックコンタクト層１１７７と電気的に絶縁する。
【００９３】
前記チャネル層１１７８は、前記ゲート電極１１７９ｂに対応される前記第１絶縁膜３上に形成される。本実施例において、前記チャネル層１１７８は、アモルファスシリコンを含む。また、前記チャネル層１１７８がポリシリコンを含むようにしてもよい。前記オーミックコンタクト層１１７７は、前記チャネル層１１７８上に互いに離隔して配置される。前記第１電極１１７９ｃ及び前記第２電極１１７９ａは、前記オーミックコンタクト層１１７７及び前記第１絶縁膜３上に互いに離隔され配置される。
【００９４】
前記第１電極１１７９ｃと前記第２電極１１７９ａとによってチャネル長ＣＷ２が定義される。即ち、前記チャネル長ＣＷ２は、前記第１電極１１７９ｃと前記第２電極１１７９ａとの間に露出したチャネル層１１７８の長さである。図９及び図１０に示す本実施例において、前記第１電極１１７９ｃと前記第２電極１１７９ａとの端部は凸凹形状を有しており、前記チャネル長ＣＷ２が長くなる。この際、前記第１電極１１７９ｃと前記第２電極１１７９ａとの端部がくし形状を有して、前記チャネル長ＣＷ２を有する蛇行形状のチャネルを定義するようにしてもよい。前記チャネル長ＣＷ２は、隣接するステージのキャリートランジスタのチャネル長と異なる。本実施例において、前記チャネル長ＣＷ２は、ステージの番号が増加するほど長くなる。この際、前記チャネル長ＣＷ２がステージの番号が増加するほど、減少することもできる。図９及び図１０に示す本実施例において、前記チャネル層１１７８の電子移動度は０．５ｃｍ２／Ｖｓで、前記チャネル層１１７８の厚さは１００〜３００ｎｍである。又、前記チャネル長ＣＷ２は、５０００μｍ〜１００００μｍまで順次に長くなる。
【００９５】
第２絶縁膜５は、前記第１電極１１７９ｃ、前記第２電極１１７９ａ、及び前記チャネル層１１７８が形成された前記第１絶縁膜３上に配置される。
【００９６】
図１１は、前記図８に図示されたステージを含む第１ゲート駆動部を示す平面図である。図１２は、前記図８に図示されたステージを含む第２ゲート駆動部を示す平面図である。前記第１ゲート駆動部及び前記第２ゲート駆動部はシフトレジスタを形成する。
【００９７】
図８乃至図１２を参照すると、前記シフトレジスタは、第１ゲート駆動部１１０２及び第２ゲート駆動部１１０４を含む。前記第１ゲート駆動部１１０２は、第１乃至第Ｎステージ（ＳＲＣ［１］、・・・、ＳＲＣ［Ｎ］）を含み、前記第２ゲート駆動部１１０４は、第（Ｎ＋１）乃至第２Ｎステージ（ＳＲＣＮ＋１、・・・、ＳＲＣ２Ｎ）及び（２Ｎ＋１）ステージ（ＳＲＣ２Ｎ＋１）を含む。
【００９８】
前記第１ゲート駆動部１１０２の各ステージのキャリートランジスタＱ６のチャネル長ＣＷ２は、ステージの番号が増加するほど長くなる。又、前記第２ゲート駆動部１１０４の各ステージのキャリートランジスタＱ６のチャネル長ＣＷ２は、ステージの番号が増加するほど長くなる。前記チャネル長が増加する場合、前記キャリートランジスタＱ６の最大電流駆動能力が増加する。又、前記出力信号の波形及び前記キャパシタＣの充電率が調節される。本実施例において、第ｍ番目のステージのキャリートランジスタＱ６のチャネル長ＣＷ２は、第（Ｎ＋ｍ）番目ステージのキャリートランジスタＱ６のチャネル長ＣＷ２と同じである（ｍは、１より大きく、Ｎより小さい自然数である。）。
【００９９】
動作時、前記第１ゲート駆動部１１０２の各ステージは、第１スキャン開始信号ＳＴＶＰ１、第１クロック信号ＣＫＶ１、第２クロック信号ＣＫＶＢ１、第１オフ電圧ＶＳＳ１、第１乃至第（Ｎ−１）キャリー信号（ＣＲ［１］、・・・、ＣＲ［Ｎ−１］）、及び最後ステージの出力信号（Ｇ２Ｎ＋１）に基づいて、第１乃至第Ｎゲートラインに順次に出力信号（Ｇ１、・・・、ＧＮ）を印加する。
【０１００】
前記第２ゲート駆動部１１０４の各ステージ（ＳＲＣＮ＋１、ＳＲＣＮ＋２、・・・、ＳＲＣ２Ｎ）は、第２スキャン開始信号ＳＴＶＰ２、第３クロック信号ＣＫＶ２、第４クロック信号ＣＫＶＢ２、第２オフ電圧ＶＳＳ２、第Ｎ乃至第（２Ｎ−１）キャリー信号（ＣＲ［Ｎ＋１］、・・・、ＣＲ［２Ｎ−１］）、及び最後ステージ（ＳＲ２Ｎ＋１）の出力信号（Ｇ２Ｎ＋１）に基づいて、第（Ｎ＋１）乃至第２Ｎゲートラインに順次に出力信号（ＧＮ＋１、・・・、Ｇ２Ｎ）を印加する。
【０１０１】
図１３は、前記図８に図示されたステージを含むシフトレジスタのタイミング図である。
【０１０２】
図１１乃至図１３を参照すると、前記第１ゲート駆動部１１０２と前記第２ゲート駆動部１１０４とは互いに同期している。
【０１０３】
即ち、前記第１ゲート駆動部１１０２の前記第１スキャン開始信号ＳＴＶＰ１、前記第１クロック信号ＣＫＶ１、前記第２クロック信号ＣＫＶＢ１、前記第１オフ電圧ＶＳＳ１、及び前記第１乃至第（Ｎ−１）キャリー信号（ＣＲ［１］、・・・、ＣＲ［Ｎ−１］）は、前記第２ゲート駆動部１０４の前記第２スキャン開始信号ＳＴＶＰ２、前記第３クロック信号ＣＫＶ２、前記第４クロック信号ＣＫＶＢ２、前記第２オフ電圧ＶＳＳ２、及び前記第Ｎ乃至第２Ｎ−１キャリー信号（ＣＲ［Ｎ］、・・・、ＣＲ［２Ｎ−１］）とそれぞれ同期される。
【０１０４】
図１４は、前記図８に図示されたステージを含む表示装置を示す平面図である。本実施例において、シフトレジスタを除いた残り構成要素は、実施例１と同じであるので、詳細な説明は省略する。
【０１０５】
図１１、図１２、及び図１４を参照すると、前記表示装置１５００は、前記シフトレジスタ１１００、表示パネル１３００、データドライバ１３７０、及びフレキシブル回路基板１４００を含む。
【０１０６】
前記表示パネル１３００は、第１基板１３１０、前記第１基板１３１０と向かい合う第２基板１３２０、及び前記第１基板と前記第２基板１３２０との間に介在する液晶層（図示せず）を含む。
【０１０７】
前記第１基板１３１０は、画像を表示する表示領域ＤＡと前記表示領域ＤＡに隣接した第１及び第２周辺領域ＰＡ１、ＰＡ２とに区分される。
【０１０８】
ゲートライン（ＧＬ１〜ＧＬ２Ｎ）の一端部は前記第１周辺領域ＰＡ１まで延長され、前記データライン（ＤＬ１〜ＤＬＭ）の一端部は、前記第２周辺領域ＰＡ２まで延長される。
【０１０９】
前記各第１及び第２ゲート駆動部１１０２、１１０４の前記各ステージの前記キャリートランジスタ（図８のＱ６）の前記チャネル長ＣＷ２は、前記各ステージの番号が増加するほど長くなる。前記各第１及び第２ゲート駆動部１１０２、１１０４は、第２基板１３２０のゲートライン（ＧＬ１、・・・、ＧＬ２Ｎ）に前記出力信号（Ｇ１、・・・、Ｇ２Ｎ）を２グループの形態に分割して順次に印加する。前記シフトレジスタ１１００は、前記第１基板１３１０上に前記画素薄膜トランジスタＴＦＴと同じ層によって形成される。
【０１１０】
前記のような本実施例によると、前記シフトレジスタ１１００が前記ゲートライン（ＧＬ１、・・・、ＧＬ２Ｎ）に前記出力信号（Ｇ１、・・・、Ｇ２Ｎ）を２グループの形態に分割して順次に印加する。従って、前記シフトレジスタ１１００の駆動マージンが向上する。
【０１１１】
又、前記各第１及び第２ゲート駆動部１１０２、１１０４の各ステージの前記キャリートランジスタＱ６のチャネル長ＣＷ２は、前記ステージ番号が増加するにつれて順次に長くなる。従って、前記キャリートランジスタＱ６の最大電流駆動能力が増加して、前記キャリー信号の波形が安定する。又、前記シフトレジスタ１１００は、同じチャネル長を有するシフトレジスタに対して低い電流でも動作する。
【０１１２】
前記のような本実施例では、前記キャリートランジスタＱ６のチャネル長ＣＷ２が順次に長くなるようにした。又、前記各第１及び第２ゲート駆動部１１０２、１１０４の各ステージの前記第１駆動トランジスタＱ２のチャネル長を順次に長くするようにしてもよい。又、前記各第１及び第２ゲート駆動部１１０２、１１０４の隣接するステージの間の前記キャリー信号（ＣＲ［１］、・・・、ＣＲ［２Ｎ］）を伝達するラインの幅が前記ステージ番号が増加するにつれて順次に広くなるようにしてもよい。
【０１１３】
＜実施例３＞
【０１１４】
図１５は、本発明の第３実施例による表示装置を示す平面図である。本実施例において、シフトレジスタを除いた残り構成要素は実施例２と同じであるので、詳細な説明は省略する。
【０１１５】
図１５を参照すると、前記表示装置２５００は、前記シフトレジスタ２１００、表示パネル１３００、データドライバ１３７０、及びフレキシブル回路基板１４００を含む。
【０１１６】
前記表示パネル２３００は、第１基板２３１０、前記第１基板２３１０と向かい合う第２基板２３２０、及び前記第１基板２３１０と前記第２基板２３２０との間に介在した液晶層（図示せず）を含む。
【０１１７】
前記第１基板２３１０は、画像を表示する表示領域ＤＡと前記表示領域ＤＡに隣接した第１及び第２周辺領域ＰＡ１、ＰＡ２とに区分される。
【０１１８】
ゲートライン（ＧＬ１〜ＧＬ４Ｎ）の一端部は前記第１周辺領域ＰＡ１まで延長され、前記データライン（ＤＬ１〜ＤＬＭ）の一端部は、前記第２周辺領域ＰＡ２まで延長される。
【０１１９】
前記シフトレジスタ２１００は、第１ゲート駆動部２１０２、第２ゲート駆動部２１０４、第３ゲート駆動部２１０６、及び第４ゲート駆動部２１０８を含む。前記第１ゲート駆動部２１０２は第１乃至第Ｎステージを含み、前記第２ゲート駆動部２１０４は第（Ｎ＋１）乃至第２Ｎステージを含み、前記第３ゲート駆動部２１０６は第（２Ｎ＋１）乃至第３Ｎステージを含み、前記第４ゲート駆動部２１０８は、第（３Ｎ＋１）乃至第４Ｎステージ及び第（４Ｎ＋１）ステージを含む。前記第（４Ｎ＋１）ステージは最後のステージである。
【０１２０】
前記各第１及び第４ゲート駆動部２１０２、２１０４、２１０６、２１０８は、第２基板２３２０のゲートライン（ＧＬ１、・・・、ＧＬ４Ｎ）に前記出力信号を４グループの形態に分割して順次に印加する。前記シフトレジスタ２１００は、前記第１基板２３１０上に前記画素薄膜トランジスタＴＦＴと同じ層によって形成される。
【０１２１】
図１６は、前記図１５に図示された第１ゲート駆動部を示す平面図である。
【０１２２】
図１５及び図１６を参照すると、前記第１ゲート駆動部２１０２に隣接するステージ間で第１乃至第（Ｎ−１）キャリー信号（ＣＲ［１］、・・・、ＣＲ［Ｎ−１］）を伝達する第１乃至第（Ｎ−１）キャリーライン（ＣＲＬ１、・・・、ＣＲＬＮ−１）の幅は、ステージの番号が増加するほど広くなる。又、前記第２ゲート駆動部２１０４の第（Ｎ＋１）乃至第（２Ｎ−１）キャリーライン（ＣＲＬＮ＋１、・・・、ＣＲＬ２Ｎ−１）の幅は、ステージの番号が増加するほど広くなる。又、前記第３ゲート駆動部２１０６の第（２Ｎ＋１）乃至第（３Ｎ−１）キャリーラインの幅は、ステージの番号が増加するほど広くなる。又、前記第４ゲート駆動部２１０８の第（３Ｎ＋１）乃至第（４Ｎ−１）キャリーラインの幅は、ステージの番号が増加するほど広くなる。前記キャリーラインの幅が増加する場合、前記各キャリー信号の波形が安定する。本実施例において、第ｍキャリーラインの幅、第（Ｎ＋ｍ）キャリーラインの幅、第（２Ｎ＋ｍ）キャリーラインの幅、及び第（３Ｎ＋ｍ）キャリーラインの幅は互いに同じである（ｍは１より大きく、Ｎより小さい自然数である。）。又、前記各ゲート駆動部２１０２、２１０４、２１０６、２１０８の第一番目キャリーラインの幅は、最後のキャリーラインの幅の１／２である。
【０１２３】
動作時、前記第１ゲート駆動部２１０２の各ステージは、第１スキャン開始信号ＳＴＶＰ１、第１クロック信号ＣＫＶ１、第２クロック信号ＣＫＶＢ１、第１オフ電圧ＶＳＳ１、第１乃至第（Ｎ−１）キャリー信号（ＣＲ［１］、・・・、ＣＲ［Ｎ−１］）、及び最後ステージの出力信号Ｇ４Ｎ＋１に基づいて、第１乃至第Ｎゲートラインに順次に出力信号（Ｇ１、・・・、ＧＮ）を印加する。
【０１２４】
前記第２ゲート駆動部２１０４の各ステージは、第２スキャン開始信号、第３クロック信号、第４クロック信号、第２オフ電圧、第Ｎ乃至第２Ｎ−１キャリー信号、及び最後ステージの出力信号Ｇ４Ｎ＋１に基づいて第１Ｎ＋１乃至第２Ｎゲートラインに順次に出力信号を印加する。
【０１２５】
又、前記第３ゲート駆動部２１０６の各ステージは、第３スキャン開始信号、第５クロック信号、第６クロック信号、第３オフ電圧、第２Ｎ乃至第（３Ｎ−１）キャリー信号、及び最後ステージの出力信号（Ｇ４Ｎ＋１）に基づいて、第２Ｎ＋１乃至第３Ｎゲートラインに順次に出力信号を印加する。
【０１２６】
又、前記第４ゲート駆動部２１０８の各ステージは、第３スキャン開始信号、第７クロック信号、第８クロック信号、第３オフ電圧、第３Ｎ乃至第（４Ｎ−１）キャリー信号、及び最後ステージの出力信号（Ｇ４Ｎ＋１）に基づいて、第（３Ｎ＋１）乃至第４Ｎゲートラインに順次に出力信号を印加する。
【０１２７】
前記第１乃至第４ゲート駆動部２１０２、２１０４、２１０６、２１０８は、互いに同期している。
【０１２８】
前記のような本実施例によると、前記シフトレジスタ２１００が前記ゲートライン（ＧＬ１、・・・、ＧＬ４Ｎ）に前記出力信号（Ｇ１、・・・、Ｇ４Ｎ）を４グループの形態に分割して順次に印加する。従って、前記シフトレジスタ２１００の駆動マージンが向上する。
【０１２９】
又、前記各第１乃至第４ゲート駆動部２１０２、２１０４、２１０６、２１０８の各ステージの前記キャリーラインの幅は、前記ステージ番号が増加するにつれて、順次に広くなる。従って、前記キャリーラインの最大電流駆動能力が増加して、前記キャリー信号の波形が安定する。又、前記シフトレジスタ２１００は、同じ幅のキャリーラインを有するシフトレジスタに対して低い電流でも動作する。又、前記シフトレジスタ２１００の設計が最適化される。
【産業上の利用可能性】
【０１３０】
上述した本発明によると、シフトレジスタがゲートラインに出力信号を複数個のグループの形態に分割して順次に印加する。従って、前記シフトレジスタの駆動マージンが向上する。
【０１３１】
又、各ゲート駆動部の各ステージの駆動トランジスタのチャネル長がステージ番号が増加するにつれて順次に長くなる。従って、前記駆動トランジスタの最大電流駆動能力が増加して、出力信号の波形が安定化し、且つキャパシタの充電率が向上する。
【０１３２】
又、前記各ゲート駆動部の各ステージのキャリートランジスタのチャネル長が前記ステージ番号が増加するにつれて順次に長くなる。従って、前記キャリートランジスタの最大電流駆動能力が増加して、キャリー信号の波形が安定する。
【０１３３】
又、前記各ゲート駆動部の各ステージのキャリーラインの幅が前記ステージ番号が増加するにつれて順次に広くなる。従って、前記キャリーラインの最大電流駆動能力が増加し、前記キャリー信号の波形が安定する。
【０１３４】
又、前記シフトレジスタは低い電流でも動作し、前記シフトレジスタの設計が最適化される。
【０１３５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれらに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１実施例によるステージを示す回路図である。
【図２】図１に図示された第２トランジスタを示す平面図である。
【図３】図２のＩ−Ｉ’に沿った断面図である。
【図４】図１に図示されたステージを含む第１ゲート駆動部を示す平面図である。
【図５】図１に図示されたステージを含む第２ゲート駆動部を示す平面図である。
【図６】図１に図示されたステージを有するシフトレジスタのタイミングチャートである。
【図７】図１に図示されたステージを含む表示装置を示す平面図である。
【図８】本発明の第２実施例によるステージを示す回路図である。
【図９】図８に図示されたキャリートランジスタを示す平面図である。
【図１０】図９のＩＩ−ＩＩ’に沿った断面図である。
【図１１】図８に図示されたステージを含む第１ゲート駆動部を示す平面図である。
【図１２】図８に図示されたステージを含む第２ゲート駆動部を示す平面図である。
【図１３】図８に図示されたステージを含むシフトレジスタのタイミングチャートである。
【図１４】図８に図示されたステージを含む表示装置を示す平面図である。
【図１５】本発明の第３実施例による表示装置を示す平面図である。
【図１６】図１５に図示された第１ゲート駆動部を示す平面図である。
【符号の説明】
【０１３７】
１０、１１１０    バッファ部
２０、１１２０    充電部
３０、１１３０    駆動部
４０、１１４０    放電部
１１５０    第１ホールディング部
１１６０    第２ホールディング部
１１７０    キャリー部
１０５０    単位画素
１０２、１１０２、２１０２    第１ゲート駆動部
１０４、１１０４、２１０４    第２ゲート駆動部
３００、１３００、２３００    表示パネル
３１０、１３１０、２３１０    第１基板
３２０、１３２０、２３２０    第２基板
３７０、１３７０、２３７０    データドライバ
４００、１４００、２４００    フレキシブル回路基板
５００、１５００、２５００    表示装置
【図１】
2006338857.tif 000003
【図２】
2006338857.tif 000004
【図３】
2006338857.tif 000005
【図４】
2006338857.tif 000006
【図５】
2006338857.tif 000007
【図６】
2006338857.tif 000008
【図７】
2006338857.tif 000009
【図８】
2006338857.tif 000010
【図９】
2006338857.tif 000011
【図１０】
2006338857.tif 000012
【図１１】
2006338857.tif 000013
【図１２】
2006338857.tif 000014
【図１３】
2006338857.tif 000015
【図１４】
2006338857.tif 000016
【図１５】
2006338857.tif 000017
【図１６】
2006338857.tif 000018