(57)【要約】【課題】情報保護が必要な装置へのアクセスを完全に遮断する回路及び方法を提供する。【解決手段】ヒューズ回路が少なくとも２つのヒューズを備え、比較回路が少なくとも２つのヒューズを通じて伝えられる信号各々を抵抗を用いて入力され、入力された信号を比較していずれも臨界値レベル以上である場合、一定論理状態の信号を出力する遮断回路。【選択図】図４
2006338671.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つのヒューズを含むヒューズ回路と、
前記少なくとも２つのヒューズを通じて伝達される信号を受信し、受信した信号がいずれも臨界電圧レベル以上である場合にアクティブ出力を生成する比較回路と、を備えることを特徴とする保護された装置へのアクセスを遮断する回路。
【請求項２】
前記比較回路は、
前記少なくとも２つのヒューズに対応する抵抗を通じて、前記信号を受信することを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項３】
前記保護された装置へのアクセス信号が前記少なくとも２つのヒューズを通じて前記比較回路に伝達されることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項４】
前記少なくとも２つのヒューズは、
前記保護された装置へのアクセスを防止するために切断されることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項５】
前記少なくとも２つのヒューズのうちいずれか１つでも完全切断された場合に、前記比較回路の出力が活性化されないことを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項６】
前記少なくとも２つのヒューズがいずれも不完全切断の場合であっても、前記比較回路の出力が活性化されないことを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項７】
前記ヒューズ回路は、
第１ヒューズと、
第２ヒューズと、
前記第１ヒューズと電源との間に連結された第１トランジスタと、
前記第２ヒューズと前記電源との間に連結された第２トランジスタと、を備えることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項８】
前記第１トランジスタ及び前記第２トランジスタは、Ｐ型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項９】
前記少なくとも２つのヒューズは、
ｅヒューズであることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項１０】
前記ヒューズ回路は、第１及び第２ヒューズを備え、
前記比較回路は、
前記第１ヒューズと電源との間に接続された第１抵抗と、
前記第２ヒューズと前記電源との間に接続された第２抵抗と、
前記第１抵抗と前記第１ヒューズとの間の接続ノードに連結される第１入力ポート及び前記第２抵抗と前記第２ヒューズとの間の接続ノードに連結される第２入力ポートを有するＮＡＮＤ論理ゲートと、を備えることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項１１】
前記ヒューズ回路は、第１及び第２ヒューズを備え、
前記比較回路は、
前記第１ヒューズと第１電源との間に接続された第１抵抗と、
前記第２ヒューズと前記第１電源との間に接続された第２抵抗と、
第１端が第２電源に連結された第３抵抗と、
前記第１抵抗と前記第１ヒューズとの間の接続ノードに連結される第１入力ポート及び前記第３抵抗の第２端に連結される第２入力ポートを有し、前記第１及び第２入力ポートの電圧レベルを比較して論理信号として出力する第１比較器と、
前記第２抵抗と前記第２ヒューズとの間の接続ノードに連結される第１入力ポート及び前記第３抵抗の第２端に連結される第２入力ポートを有し、前記第１及び第２入力ポートの電圧レベルを比較して論理信号として出力する第１比較器と、
前記第１比較器の出力ポートに連結される第１入力ポート及び前記第２比較器の出力ポートに連結される第２入力ポートを有するＮＡＮＤ論理ゲートと、を備えることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項１２】
前記ヒューズ回路は、第１及び第２ヒューズを備え、
前記比較回路は、
前記２つのヒューズのうちいずれか１つと第１電源との間に接続された第１抵抗と、
前記２つのヒューズのうち他の１つと前記第１電源との間に接続された第２抵抗と、
前記第１ヒューズと第１電源との間に接続された第１抵抗と、
前記第２ヒューズと前記第１電源との間に接続された第２抵抗と、
第１端が第２電源に連結された第３抵抗と、
第１端が第２電源に連結された第４抵抗と、
前記第１抵抗と前記第１ヒューズとの間の接続ノードに連結される第１入力ポート及び前記第３抵抗の第２端に連結される第２入力ポートを有し、前記第１及び第２入力ポートの電圧レベルを比較して論理信号として出力する第１比較器と、
前記第１抵抗と前記第１ヒューズとの間の接続ノードに連結される第１入力ポート及び前記第４抵抗の第２端に連結される第２入力ポートを有し、前記第１及び第２入力ポートの電圧レベルを比較して論理信号として出力する第２比較器と、
前記第１比較器の出力ポートに連結される第１入力ポート及び前記第２比較器の出力ポートに連結される第２入力ポートを有するＮＡＮＤ論理ゲートと、を備えることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項１３】
前記少なくとも２つのヒューズに伝達される共通信号端子に連結された静電気防止回路をさらに備えることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項１４】
前記静電気防止回路は、
前記共通信号端子と第１電源との間に連結された第１トランジスタと、
前記共通信号端子と第２電源との間に連結された第２トランジスタと、を備えることを特徴とする請求項１３に記載の保護された装置へのアクセスを遮断する回路。
【請求項１５】
前記第１トランジスタは、Ｐ型ＭＯＳＦＥＴであり、前記第２トランジスタは、Ｎ型ＭＯＳＦＥＴであることを特徴とする請求項１４に記載の保護された装置へのアクセスを遮断する回路。
【請求項１６】
前記比較回路の出力に連結されたバッファをさらに備えることを特徴とする請求項１に記載の保護された装置へのアクセスを遮断する回路。
【請求項１７】
少なくとも２つのヒューズを切断するステップと、
前記少なくとも２つのヒューズのうち１つのヒューズと第１抵抗間の接続ノードの第１信号を検出するステップと、
前記少なくとも２つのヒューズのうち他の１つのヒューズと第２抵抗との間の接続ノードの第２信号を検出するステップと、
前記検出された信号がいずれも臨界値レベル以上である場合に出力を活性化させるステップと、を備えることを特徴とする保護された装置へのアクセスを遮断する方法。
【請求項１８】
前記少なくとも２つのヒューズのうちいずれか１つでも完全切断された場合に、前記出力が活性化されないことを特徴とする請求項１７に記載の保護された装置へのアクセスを遮断する方法。
【請求項１９】
前記少なくとも２つのヒューズがいずれも不完全切断の場合であっても、前記出力が活性化されないことを特徴とする請求項１７に記載の保護された装置へのアクセスを遮断する方法。
【請求項２０】
前記少なくとも２つのヒューズは２つであることを特徴とする請求項１７に記載の保護された装置へのアクセスを遮断する方法。
【請求項２１】
前記少なくとも２つのヒューズに伝達される共通信号端子の静電気を防止するステップをさらに備えることを特徴とする請求項１７に記載の保護された装置へのアクセスを遮断する方法。
【請求項２２】
前記出力をバッファリングするステップをさらに備えることを特徴とする請求項１７に記載の保護された装置へのアクセスを遮断する方法。
【請求項２３】
前記少なくとも２つのヒューズは、
ｅヒューズであることを特徴とする請求項１７に記載の保護された装置へのアクセスを遮断する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリのように記録された情報が保護される装置に係り、特に前記装置へのアクセスを遮断する回路及び方法に関する。
【背景技術】
【０００２】
情報保護を目的として外部で不揮発性メモリのような装置に記録されたデータを読出し不能にする回路を使用することが最近の趨勢である。装置へのアクセスをできなくするために、装置テストや装置に必要な情報の記録後にｅヒューズが切断されて装置へのアクセスのための信号の入力を不能にする方式が使われている。
【０００３】
図１は、一般的な不揮発性メモリで情報保護のために必要な信号を示す。図２は、図１のような一般的な不揮発性メモリへのアクセスを遮断する回路２０を示す。図２を参照すれば、まず、電源ＶＤＤＩＯとＶＤＤＦ、及び接地ＧＮＤを印加し、イネーブル信号（ＥＮ）として論理ロー信号を印加する。この際、アクセス信号ＡＣＳがハイレベルに活性化されれば、ヒューズ２２及びバッファ２４を通じて出力Ｙがハイレベルに活性化される。このような正常状態で、静電気防止回路２１、ヒューズ切断制御回路２３、及びイネーブル信号を受け取る回路２５に構成されたトランジスタはターンオンされない。このように出力Ｙがハイレベルに活性化されれば、不揮発性メモリのテストや不揮発性メモリに保護が要求されたデータの記録が可能である。
【０００４】
このようなテストやデータの記録が完了した後には、不揮発性メモリの保護が要求されたデータの読出しを不可能にするために、ヒューズ２２が切断される。ヒューズ２２の切断のために、電源ＶＤＤＦを接地に連結し、アクセス信号ＡＣＳ端子と電源ＶＤＤＩＯに同じ高電圧を印加する。これにより、ヒューズ２２をなす物質が溶けたり（ｍｅｌｔｉｎｇ）、エレクトロ・マイグレーション（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）によって、ヒューズ２２が切断される。ヒューズ２２が切断されれば、アクセス信号ＡＣＳによってハイレベルのアクティブＹ出力を得られない。したがって、攻撃者はヒューズ２２が完全に切断された後には、不揮発性メモリの保護されたデータにアクセスできない。
【０００５】
しかし、図２のようなヒューズ２２が不完全に切断されるならば、不揮発性メモリに保存された保護されたデータが流出されうるという問題点がある。ヒューズの切断条件が完全に切断されるように設定されたとしても、実際にはヒューズ切断は、完全になされないこともある。また、図２のような回路２０では、攻撃者がイネーブル信号（ＥＮ）端子にアクセスできるならば、攻撃者は、イネーブル信号（ＥＮ）として論理ロー信号を印加してハイ状態のＹ出力を誘導しうる。それにより、攻撃者が従来の回路２０によって保護される不揮発性メモリへアクセスする可能性が大きくなる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明が解決しようとする技術的課題は、ヒューズが不完全に切断されても保護された装置へのアクセスを完全に遮断する回路を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、ヒューズの切断後に攻撃者が保護された装置へアクセスできないようにする新たな方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記の技術的課題を達成するために、本発明による保護された装置へのアクセスを遮断する回路は、ヒューズ回路及び比較回路を備えることを特徴とする。前記ヒューズ回路は、少なくとも２つのヒューズを含む。前記比較回路は、前記少なくとも２つのヒューズを通じて伝達される信号の各々を抵抗を用いて入力され、入力された信号がいずれも臨界値レベル以上である場合にのみアクティブ出力を生成する。
【０００９】
前記保護された装置へのアクセス信号が前記少なくとも２つのヒューズを通じて前記比較回路に伝達されることを特徴とする。前記少なくとも２つのヒューズは、前記保護された装置へのアクセスを防止するために切断されることを特徴とする。
【００１０】
前記少なくとも２つのヒューズのうちいずれか１つでも完全切断された場合、前記比較回路の出力が活性化されないことを特徴とする。前記少なくとも２つのヒューズがいずれも不完全切断である場合であっても、前記比較回路の出力が活性化されないことを特徴とする。
【００１１】
前記の他の技術的課題を達成するために、本発明による保護された装置へのアクセスを遮断する方法は、少なくとも２つのヒューズを切断するステップと、前記少なくとも２つのヒューズそれぞれの一端のみを通じて同じアクセス信号を受信するステップと、前記少なくとも２つのヒューズそれぞれの他端の信号を抵抗を用いて受信するステップと、前記抵抗を用いて受信された信号がいずれも臨界値レベル以上である場合にのみ出力を活性化させるステップと、を含むことを特徴とする。
【００１２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００１３】
本発明によれば、保護された装置へのアクセスを遮断する回路では、ヒューズ切断作業後に不完全に切断されたヒューズがあっても、一定信号レベルを出力するので、不揮発性メモリのような保護された装置への適用時に攻撃者が容易にアクセスできないようにする。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１５】
図３は、本発明の一実施形態による保護された装置へのアクセスを遮断する回路３０の構造ブロック図である。図３を参照すれば、アクセス遮断回路３０は、静電気防止回路３１、ヒューズ回路３２、比較回路３３及びバッファ３４を備える。
【００１６】
アクセス遮断回路３０は、情報保護を目的として不揮発性メモリ（例えば、フラッシュメモリ）のように保護された装置に記録されたデータに攻撃者が外部からアクセスできないようにするか、アクセスを制限するために提案された。不揮発性メモリに記録された保護された情報が無断複写される場合に著作権者の権利が侵害されうる。
【００１７】
保護された装置のテストまたは前記保護された装置における保護が必要なデータの書込みなどの場合に、アクセス遮断回路３０はハイレベルのアクティブアクセス信号ＡＣＳを受信してハイレベルのアクティブ出力（Ｙ）を生成する。ハイレベルのアクティブ出力（Ｙ）によって、不揮発性メモリのような保護された装置の所定の制御ロジックが動作し、これにより、ユーザは不揮発性メモリの該当領域にアクセスしてデータの書込みまたは書込まれたデータのテストなどを実施しうる。
【００１８】
また、保護された装置のテストまたは書込みが完了すれば、前記ヒューズ回路３２に含まれたヒューズを切断して攻撃者のアクセスに備える。例えば、ヒューズ切断によって、前記アクセス信号ＡＣＳがハイレベルに活性化されるとしても、出力（Ｙ）はロー状態を保持し、これにより、保護された装置の所定の制御ロジックが動作せず、攻撃者は保護されたデータにアクセスできなくなる。前記ヒューズ回路３２に含まれるヒューズは、レーザーによって切断されるレーザーヒューズまたは電気的に切断されうるｅヒューズであり得るが、作業の便宜上、ｅヒューズが使われることが望ましい。
【００１９】
このように、本発明では、図２のようなイネーブル信号（ＥＮ）端子を不要とし、これにより、攻撃者による前記保護された装置へのアクセス可能性をさらに減らせる。
【００２０】
図４は、図３の回路３０の具体的な一例を示す。図４を参照すれば、静電気防止回路３１は、２つのＭＯＳＦＥＴ  Ｐ１、Ｎ１を含む。前記ＭＯＳＦＥＴ  Ｐ１、Ｎ１は、アクセス信号ＡＣＳがヒューズ回路３２に伝達される共通端子に連結される。
【００２１】
例えば、第１ＭＯＳＦＥＴ  Ｐ１は、Ｐ型ＭＯＳＦＥＴであり得、共通端子（ＡＣＳ端子）と第１電源（ＶＤＤＩＯ）との間に連結されうる。第２ＭＯＳＦＥＴ  Ｎ１は、Ｎ型ＭＯＳＦＥＴであり得、共通端子と第２電源（ＧＮＤ）（接地）との間に連結されうる。静電気防止の役割のために前記第１ＭＯＳＦＥＴ  Ｐ１及び前記第２ＭＯＳＦＥＴ  Ｎ１それぞれのゲートとソースは、相互連結される。
【００２２】
本発明によるヒューズ回路３２は、少なくとも２つのヒューズＦ１、Ｆ２を含む。図４では２つのヒューズＦ１、Ｆ２を例として示したが、これに限定されず、さらに多くのヒューズを含みうる。例えば、本発明によるヒューズ回路３２は、３つ、４つ、５つなどのヒューズを含みうる。ヒューズ回路３２は、ヒューズＦ１、Ｆ２の切断に用いられる２個のＰ型ＭＯＳＦＥＴ  Ｐ２、Ｐ３をさらに含む。ヒューズ回路３２の第１Ｐ型ＭＯＳＦＥＴ  Ｐ２は、第１ヒューズＦ１と電源ＶＤＤＦとの間に連結される。ヒューズ回路３２の第２Ｐ型ＭＯＳＦＥＴ  Ｐ３は、第２ヒューズＦ２と電源ＶＤＤＦとの間に連結される。
図４において、比較回路３３は、第１抵抗Ｒ１、第２抵抗Ｒ２及び論理ゲートＮＡＮＤを含む。第１抵抗Ｒ１は、第１ヒューズＦ１と電源ＧＮＤとの間に接続され、第２抵抗Ｒ２は、第２ヒューズＦ２と電源ＧＮＤとの間に接続される。論理ゲートＮＡＮＤは、入力端を有する。入力端は第１抵抗Ｒ１と第１ヒューズＦ１との間の接続ノードと第２抵抗Ｒ２と第２ヒューズＦ２との間の接続ノードに連結される。論理ゲートＮＡＮＤは、入力Ｆ１Ｓ、Ｆ２Ｓに対するＮＡＮＤ演算を行ってその結果Ｘを出力する。論理ゲートＮＡＮＤは、第１抵抗Ｒ１と第１ヒューズＦ１との間の接続ノードの第１電圧レベルＦ１Ｓと第２抵抗Ｒ２と第２ヒューズＦ２との間の接続ノードの第２電圧レベルＦ２Ｓがいずれも論理ハイ臨界値以上の場合にのみ出力信号Ｘを論理ローレベルに活性化させる。
【００２３】
このように、図４の比較回路３３は、第１ヒューズＦ１と第２ヒューズＦ２を通じて各々伝えられる第１信号Ｆ１Ｓと第２信号Ｆ２Ｓとを受信する。受信された第１信号Ｆ１Ｓと第２信号Ｆ２Ｓは、第１ヒューズＦ１と第２ヒューズＦ２に各々対応する第１抵抗Ｒ１と第２抵抗Ｒ２を用いて比較回路３３に入力されうる。比較回路３３は、受信された第１信号Ｆ１Ｓと第２信号Ｆ２Ｓとがいずれも臨界値レベル以上である場合にのみ活性化された出力信号Ｘを生成する。
【００２４】
図４において、バッファ３４は、比較回路３３の出力信号Ｘを反転してバッファリングして出力する。バッファ３４でバッファリングされた信号Ｙは不揮発性メモリのような保護された装置の前記所定の制御ロジックとして出力される。
【００２５】
図５は、図４の比較回路３３の他の例である。図５を参照すれば、比較回路３３は、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第１比較器３３１、第２比較器３３２、及び論理ゲートＮＡＮＤを含む。第１抵抗Ｒ１は、図４の第１ヒューズＦ１と第１電源ＧＮＤとの間に接続され、第２抵抗Ｒ２は、図４の第２ヒューズＦ２と第１電源ＧＮＤとの間に接続され、第３抵抗Ｒ３は、一側端が第２電源ＶＤＤＰに連結される。
【００２６】
第１比較器３３１は、第１入力ポートと第２入力ポートとを備えうる。第１入力ポートと第２入力ポートは、第１抵抗Ｒ１と第１ヒューズＦ１との間の接続ノード及び第３抵抗Ｒ３の他端に各々連結されうる。第２比較器３３２も第１入力ポートと第２入力ポートとを備えうる。第１入力ポートと第２入力ポートは、第２抵抗Ｒ２と第２ヒューズＦ２との間の接続ノード及び第３抵抗Ｒ３の他端に各々連結されうる。第１及び第２比較器３３１、３３２は、第１電圧レベルＦ１Ｓと第２電圧レベルＦ２Ｓとが第３抵抗Ｒ３との接続ノードの電圧レベルより高ければ、論理ハイ信号を出力する。第１及び第２比較器３３１、３３２は、第１電圧レベルＦ１Ｓと第２電圧レベルＦ２Ｓとが第３抵抗Ｒ３との接続ノードの電圧レベルより低ければ、論理ロー信号を出力する。比較器３３１、３３２の各々がヒューズとの接続ノードの電圧レベルＦ１Ｓ／Ｆ２Ｓと比較される基準臨界電圧は、第３抵抗Ｒ３の値によって決定される。論理ゲートＮＡＮＤは、入力端が前記比較器３３１、３３２の出力に連結され、入力に対するＮＡＮＤ演算を行ってその結果Ｘを出力する。
【００２７】
このように、図５の前記比較回路３３は、前記ヒューズＦ１、Ｆ２を通じて伝えられる信号Ｆ１Ｓ、Ｆ２Ｓの各々を抵抗Ｒ１／Ｒ２を用いて入力され、入力された信号Ｆ１Ｓ、Ｆ２Ｓがいずれも臨界値レベル以上である場合にのみアクティブ出力Ｘを生成する。
【００２８】
図６は、図４の比較回路３３のさらに他の例である。図６を参照すれば、前記比較回路３３は、第１抵抗Ｒ１、第２抵抗Ｒ２、第４抵抗Ｒ４、第５抵抗Ｒ５、第１比較器３３１、第２比較器３３２、及びロジックＮＡＮＤを備える。前記第１抵抗Ｒ１は、図４の第１ヒューズＦ１と第１電源ＧＮＤとの間に接続され、前記第２抵抗Ｒ２は、図４の第２ヒューズＦ２と前記第１電源ＧＮＤとの間に接続され、前記第４抵抗Ｒ４は、一側端が第２電源ＶＤＤＰに連結され、前記第５抵抗Ｒ５は、一側端が前記第２電源ＶＤＤＰに連結される。
【００２９】
第１比較器３３１は、第１入力ポートと第２入力ポートとを備えうる。第１入力ポートと第２入力ポートは、第１抵抗Ｒ１と第１ヒューズＦ１との間の接続ノード及び第４抵抗Ｒ４の他端に各々連結されうる。第２比較器３３２も第１入力ポートと第２入力ポートとを備えうる。第１入力ポートと第２入力ポートは、第２抵抗Ｒ２と第２ヒューズＦ２との間の接続ノード及び第５抵抗Ｒ５の他端に各々連結されうる。
【００３０】
第１比較器３３１は、第１電圧レベルＦ１Ｓと第２電圧レベルＦ２Ｓが第４抵抗Ｒ４との接続ノードの電圧レベルより高ければ、論理ハイ信号を出力する。第１比較器３３１は、第１電圧レベルＦ１Ｓと第２電圧レベルＦ２Ｓとが第４抵抗Ｒ４との接続ノードの電圧レベルより低ければ、論理ロー信号を出力する。第２比較器３３２は、第１電圧レベルＦ１Ｓと第２電圧レベルＦ２Ｓとが第５抵抗Ｒ５との接続ノードの電圧レベルより高ければ、論理ハイ信号を出力する。第２比較器３３２は、第１電圧レベルＦ１Ｓと第２電圧レベルＦ２Ｓが第５抵抗Ｒ５との接続ノードの電圧レベルより低ければ、論理ロー信号を出力する。
【００３１】
比較器３３１、３３２の各々がヒューズとの接続ノードの電圧レベルＦ１Ｓ／Ｆ２Ｓと比較される基準臨界電圧は、第４抵抗Ｒ４と第５抵抗Ｒ５の値によって決定される。論理ゲートＮＡＮＤは、入力端が前記比較器３３１、３３２の出力に連結され、入力に対するＮＡＮＤ演算を行ってその結果Ｘを出力する。
【００３２】
このように、図６の前記比較回路３３は、前記ヒューズＦ１、Ｆ２を通じて伝えられる信号Ｆ１Ｓ、Ｆ２Ｓ各々を抵抗Ｒ１／Ｒ２を用いて入力され、入力された信号Ｆ１Ｓ、Ｆ２Ｓがいずれも臨界値レベル以上である場合にのみアクティブ出力Ｘを生成する。
【００３３】
以下、本発明の一実施形態によって保護された装置へのアクセスを遮断する回路３０の動作を図７及び図８のフローチャートによってさらに詳細に説明する。
【００３４】
図７は、本発明の一実施形態によるアクセス遮断回路３０による保護された装置テスト／保護された装置への情報書込み過程を説明するためのフローチャートである。図７を参照すれば、まず、図４のアクセス遮断回路３０、または図５／図６によって動作するアクセス遮断回路３０に、電源ＶＤＤＩＯ、ＶＤＤＦ、ＶＤＤＰ、及び接地ＧＮＤを印加する（Ｓ７１）。この際、アクセス信号ＡＣＳがハイレベルに活性化されれば（Ｓ７２）、ハイレベルのアクティブアクセス信号ＡＣＳは、ヒューズＦ１、Ｆ２を通じて比較回路３３に伝達される。
【００３５】
図４の比較回路３３のＮＡＮＤロジックの２つの入力端に伝えられたハイレベルのアクティブアクセス信号ＡＣＳによってＮＡＮＤロジックは、論理ロー信号を出力し、これにより、バッファ３４を通じて出力Ｙがハイレベルに活性化される（Ｓ７３）。図５または図６の比較回路３３が利用された場合に、比較回路３３の比較器３３１、３３２の正（＋）の入力端に伝えられたハイレベルのアクティブアクセス信号ＡＣＳの電圧レベルが負（−）の入力端に設定された基準臨界レベルより大きいので、比較器３３１、３３２は、論理ハイ信号を出力する。これにより、ＮＡＮＤロジックは、論理ロー信号を出力し、これにより、バッファ３４を通じて出力Ｙがハイレベルに活性化される（Ｓ７３）。
【００３６】
このような正常状態で、静電気防止回路３１及びヒューズ回路３２に含まれたトランジスタＰ１、Ｐ２、Ｐ３、Ｎ１は、ターンオンされない。静電気防止回路３１のトランジスタＰ１、Ｎ１は、アクセス信号ＡＣＳ端子への高電圧の静電気流入時にのみターンオンされ、静電気流入を防止する。ヒューズ回路３２のトランジスタＰ２、Ｐ３は、ヒューズＦ１、Ｆ２の切断時にのみターンオンされるように動作する。
【００３７】
このように、出力Ｙがハイレベルに活性化されれば、不揮発性メモリのような保護された装置の所定の制御ロジックが動作する（Ｓ７４）。これにより、ユーザは不揮発性メモリの該当領域にアクセスして保護が必要なデータの書込みまたは書込まれたデータのテストなどを実施しうる（Ｓ７５）。
【００３８】
このようなテストやデータの書込みが完了した後には、前記保護された装置へのアクセスを防止し、保護が要求されたデータの読出しを不可能にするために、ヒューズＦ１、Ｆ２が切断される。図８は、本発明の一実施形態によるアクセス遮断回路３０によるヒューズ切断過程を説明するためのフローチャートである。図８を参照すれば、ヒューズＦ１、Ｆ２の切断のために、まず、図４のアクセス遮断回路３０、または図５／図６によって動作するアクセス遮断回路３０で、電源ＶＤＤＦに接地を連結され（Ｓ８１）、アクセス信号ＡＣＳ端子と電源ＶＤＤＩＯに同じ高電圧を印加する（Ｓ８２）。これにより、ｅヒューズ作用を行うヒューズＦ１、Ｆ２をなす物質が溶けるか（ｍｅｌｔｉｎｇ）、エレクトロ・マイグレーション（ｅｌｅｃｔｒｏ−ｍｉｇｒａｔｉｏｎ）によって、ヒューズＦ１、Ｆ２が切断される（Ｓ８３）。
【００３９】
このようなヒューズ切断作業後には、アクセス遮断回路３０の動作に必要な電源を供給し、アクセス信号ＡＣＳがハイレベルに活性化されても、出力Ｙはロー状態を保持し、これにより、保護された装置の所定の制御ロジックが動作せず、攻撃者は保護されたデータにアクセスできなくなる（Ｓ８４）。
【００４０】
このように、図４のアクセス遮断回路３０、または図５／図６によって動作するアクセス遮断回路３０では、図２の従来の技術のようにイネーブル（ＥＮ）端子が不要であり、２つのヒューズＦ１、Ｆ２のうちいずれか１つでも、完全切断である場合に前記比較回路３３がローレベルのアクティブ信号を出力しない。また、前記２つのヒューズＦ１、Ｆ２がいずれも不完全切断である場合であっても、前記比較回路３３がローレベルのアクティブ信号を出力しない。不完全切断とは、ヒューズ物質の変性や部分的切断によってヒューズが抵抗値の大きな導電体として作用される場合を言う。
【００４１】
図８のようなヒューズ切断作業の完了後に、前記ヒューズＦ１、Ｆ２がいずれも完全に切断された場合に、アクセス信号ＡＣＳがハイレベルに活性化されても、前記比較回路３３は、ハイレベルのアクティブ信号を安定的に出力し、出力Ｙはロー状態を保持する。例えば、第１ヒューズＦ１のみ完全切断され、第２ヒューズＦ２は不完全切断された場合にも、ハイレベルのアクティブアクセス信号ＡＣＳによって、第２ヒューズＦ２の大きい抵抗値と抵抗Ｒ２の小さな値によって抵抗Ｒ２に分配される電圧は非常に小さいので、この時にも前記比較回路３３は、ハイレベルのアクティブ信号を出力し、出力Ｙはロー状態を保持する。同様に、第１ヒューズＦ１及び第２ヒューズＦ２がいずれも不完全切断された場合にも、ハイレベルのアクティブアクセス信号ＡＣＳによって、ヒューズＦ１、Ｆ２の大きな抵抗値と抵抗Ｒ１及びＲ２の小さな値によって抵抗Ｒ１及びＲ２に分配される電圧は非常に小さいので、この時にも前記比較回路３３はハイレベルのアクティブ信号を出力し、出力Ｙはロー状態を保持する。
【００４２】
前述したように、本発明の一実施形態による保護された装置へのアクセスを遮断する回路３０では、ヒューズ回路３２が少なくとも２つのヒューズＦ１、Ｆ２を備え、比較回路３３が前記少なくとも２つのヒューズＦ１、Ｆ２を通じて伝えられる信号の各々を抵抗を用いて入力され、入力された信号Ｆ１Ｓ、Ｆ２Ｓを比較していずれも臨界値レベル以上である場合にのみ一定論理状態の信号を出力する。
【００４３】
以上、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的として使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。
【産業上の利用可能性】
【００４４】
本発明は、不揮発性メモリのような装置へのアクセスを遮断する回路に関連した技術分野に好適に適用されうる。
【図面の簡単な説明】
【００４５】
【図１】一般的な不揮発性メモリにおいて情報保護のために必要な信号を示す図面である。
【図２】一般的な不揮発性メモリへのアクセスを遮断する従来の回路を示す図面である。
【図３】本発明の一実施形態によって、保護された装置へのアクセスを遮断する回路構造のブロック図である。
【図４】図３の回路の具体例を示す図面である。
【図５】図４の比較回路の他の例を示す図面である。
【図６】図４の比較回路のさらに他の例を示す図面である。
【図７】本発明の一実施形態によるアクセス遮断回路による装置テスト／情報記録過程を説明するためのフローチャートである。
【図８】本発明の一実施形態によるアクセス遮断回路によるヒューズ切断過程を説明するためのフローチャートである。
【符号の説明】
【００４６】
３０    アクセス遮断回路
３１    静電気防止回路
３２    ヒューズ回路
３３    比較回路
３４    バッファ
Ｐ１、Ｎ１    ＭＯＳＦＥＴ
ＡＣＳ    アクセス信号
ＮＡＮＤ    論理ゲート
Ｒ１、Ｒ２    抵抗
Ｆ１、Ｆ２    ヒューズ
Ｆ１Ｓ、Ｆ２Ｓ  入力
【図１】
2006338671.tif 000003
【図２】
2006338671.tif 000004
【図３】
2006338671.tif 000005
【図４】
2006338671.tif 000006
【図５】
2006338671.tif 000007
【図６】
2006338671.tif 000008
【図７】
2006338671.tif 000009
【図８】
2006338671.tif 000010