(57)【要約】【課題】  効率を良くし、かつ多くの種類の電圧を容易に供給可能にした技術に関する。【解決手段】  トランスの二次側の整流回路３と平滑回路５の間に設けた時分割回路４において、二次側の電圧を基に、一次側のスイッチ素子Ｑ１がオンの期間Ｔ１内（周期Ｔ）で、期間Ｔ１の開始時間より遅れた時間Δｔ１から前記第１の期間の終了前の所定時間までの導通期間Δｔ２（Δｔ１＋Δｔ２＜Ｔ１）だけ、前記整流回路の出力を前記平滑回路へ入力し、該導通期間Δｔ２を除く他の期間（Ｔ−Δｔ２）だけ前記平滑回路の入力の端子間をショートし、かつ前記整流回路の出力端と平滑回路の入力端との間をオープンにする構成として、効率化を図るとともにトランスの二次側から一次側への帰還を無くした。【選択図】      図１
2006094585.tif 000002
【特許請求の範囲】
【請求項１】
入力端子間に対して直列に接続されるトランスとスイッチング部とを有し、該トランスの一次側に接続されたスイッチング部が第１の期間Ｔ１でオンし、第２の期間Ｔ２でオフするすることにより、前記トランスの二次側へ所定周期Ｔ（＝Ｔ１＋Ｔ２）の繰り返し電圧を発生させるインバータと、
前記二次側の繰り返し電圧を整流する整流回路と、低域フィルタで構成される平滑回路と、前記整流回路の出力端と平滑回路の入力端との間に設けられ、前記第１の期間の開始時間より遅れた時間Δｔ１から前記第１の期間の終了前の所定時間までの導通期間Δｔ２（Δｔ１＋Δｔ２＜Ｔ１）だけ、前記整流回路の出力を前記平滑回路へ入力し、該導通期間Δｔ２を除く他の期間（Ｔ−Δｔ２）だけ前記平滑回路の入力の端子間をショートし、かつ前記整流回路の出力端と平滑回路の入力端との間をオープンにする時分割回路とを備えたコンバータと
を備えたことを特徴とする絶縁型ＤＣ−ＤＣコンバータ。
【請求項２】
前記二次側の繰り返し電圧を受けて、前記第１の期間の開始時間より遅れた時間Δｔ１及び該時間Δｔ１から前記第１の期間の終了前の所定時間までの導通期間Δｔ２のタイミング信号を生成するタイミング発生部を備え、
前記時分割回路は、前記整流回路の出力と平滑回路の入力に直列に接続される第１のスイッチ素子と、前記平滑回路の入力に平滑回路に対して並列に接続される第２のスイッチ素子とを含み、前記タイミング発生部からのタイミング信号を受けて、導通期間Δｔ２だけ第１のスイッチ素子がオンし、かつ第２のスイッチ素子がオフになり、導通期間Δｔ２以外の期間は、第１のスイッチ素子がオフ、かつ第２のスイッチ素子がオンになることを特徴とする請求項１に記載の絶縁型ＤＣ−ＤＣコンバータ。
【請求項３】
前記整流回路、前記第１のスイッチ素子、及び第２のスイッチ素子は、ＭＯＳＦＥＴであることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記タイミング発生部は、前記二次側の繰り返し電圧を受けて前記第１の期間の開始より遅れた時間Δｔ１を発生する遅延回路と、前記平滑回路の出力と予め設定されているレファレンス電圧値とが一致する時点を検出する比較回路とを有し、前記遅延回路で遅延した時間Δｔ１から比較回路が前記一致する時点までの期間を導通期間Δｔ２として生成することを特徴とする請求項１〜３のいずれかに記載の絶縁型ＤＣ−ＤＣコンバータ。
【請求項５】
前記インバータのトランスのニ次側に、複数の前記コンバータを並列に接続し、各コンバータから独立した複数の直流電圧を得ることを特徴とする請求項４に記載の絶縁型ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側回路と出力側回路が絶縁された状態で、入力電圧をスイッチングして所望の電圧に変換して出力するＤＣ−ＤＣコンバータに係り、特に、効率を良くし、かつ多くの種類の電圧を容易に供給可能にした技術に関する。
【背景技術】
【０００２】
従来、絶縁型でスイッチング方式のフォーワードコンバータとしては、図６のものがある（これは、特許文献１の図１４を参照）。図６は、入力電圧をトランスＴの一次側と直列に接続されたＭＯＳＦＥＴＱ７でスイッチングすることにより、矩形波を生成する。トランスの２次側に現れた矩形波を整流回路７で整流し、それをさらに平滑回路８で平滑して直流電圧として、出力している。ＰＷＭ制御回路９は、平滑回路の出力電圧が所望の一定電圧になるよう、ＭＯＳＦＥＴＱ７を制御して、矩形波の幅を制御している。
【０００３】
図６の整流回路７は、トランスＴのニ次側に直列のダイオードと並列のダイオードで構成されており、交互にオン、オフを繰り返して整流しているが、ダイオードのオン抵抗が大きい、オフ抵抗が小さい等により損失が大きいことによる効率悪化、遅れ時間が生ずることによる効率悪化の問題があった。
【０００４】
そこで、図７のように、ダイオードに代えて、ＭＯＳＦＥＴＱ８、ＭＯＳＦＥＴＱ９を備え、平滑回路１１にチャージした電圧を基に、タイミング発生部でタイミングを生成し、ＭＯＳＦＥＴＱ８、ＭＯＳＦＥＴＱ９を同期して交互にオン、オフすることにより整流している。こうすることにより、同期整流回路側自体では、低電圧・大電流出力であっても、高い効率で動作する。
【０００５】
しかしながら、同期整流回路側の動作によるトランスＴ側へ影響による損失の問題が残る。言い換えるなら、現実的には、理想的にスイッチングしてオン・オフすることは少ないので、各回路、素子の遅延等によつタイミングのズレにより、損失が生まれる。
【０００６】
図７の同期整流回路では、ＭＯＳＦＥＴＱ７がオンしているときに、ＭＯＳＦＥＴＱ９がオンすると回路が短絡してしまい、一次側の負荷を増大させる。ＭＯＳＦＥＴＱ７がオフしているときに、ＭＯＳＦＥＴＱ９がオン、オフすると、見掛け上、図７の平滑回路にチャージされている電圧を入力電圧とする昇圧回路として動作し、トランスＴの一次側に高電圧が印可される。このような問題が生ずる各素子の状態は、タイミングのズレによって起こることが多い。例えば、上記のＭＯＳＦＥＴＱ７がオンしているときに、ＭＯＳＦＥＴＱ９がオンする状態というのは、ＭＯＳＦＥＴＱ７とＱ９とオン、オフの切替時において各素子の応答特性からして半オン状態（半オフ状態）が重なることによって生ずる。このような結果、一次側損失は、図８に示すように、矩形波の切替時に生じている。
【０００７】
一方、多出力のＤＣ−ＤＣコンバータが望まれており、そのため、一般的には、図６のように一旦ＤＣ−ＤＣコンバートしたそのＤＣの出力端子に、図９のような回路を必要な数だけ揃えて、それらの中間端子を並列に接続した形態のものが便利である。このような方式の多出力ＤＣ−ＤＣコンバータは、図９の安定化回路１２により、多出力のそれぞれの所望の電圧を設定することができるので適している。一般に、図６のＤＣ−ＤＣコンバータを汎用の電源を利用し、図９のような回路を付加して利用できる。
【０００８】
上記の図６及び図９の回路を併用した多出力ＤＣ−ＤＣコンバータは、上記のタイミングによる損失等については、解決されていない。また、ＤＣ−ＤＣコンバータに再度ＤＣ−ＤＣコンバータを接続することから部品点数が多くなる欠点がる。
【０００９】
【特許文献１】特開平１１−６９９０４号公報（段落〔００３９〕−〔００４９〕、図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記説明のタイミングによる損失と類似した問題を掲げて効率化を図ろうとしている技術があった（特許文献１を参照）。これは、整流制御手段（図７のＱ８相当）は、そのままとして、一次側の主制御スイッチ（図７のＱ７に相当）がオフの間に、転流制御手段（図７のＱ９に相当）をオンさせる。この間、整流制御手段（図７のＱ８相当）は、そのままとして主制御スイッチの動作に依存したままである。その転流制御手段をオンさせるタイミングは主制御スイッチがオフ時に平滑回路のチョークコイルに貯えられた励磁電流によって行うというものである。これらは、いずれも、主制御スイッチのタイミングに応じた設定となっているので、確実性に欠ける欠点がある。
【００１１】
また、特許文献１では、効率化と同時に、出力電圧が所望の電圧の電圧にコントロールする安定化技術の開示、及び多出力についての開示が乏しい。
【００１２】
本発明の目的は、タイミングによる損失を確実に減少させて効率を上げるとともに、多出力を容易に構成可能な絶縁型のＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するための、本発明では、トランスの一次側回路がオンしている間に、一次側にフィードバックすることなく、二次側の回路だけで、各スイッチング素子のオン、オフを確実に行うとともに所望の電圧に安定化できる構成とした。
【００１４】
上記目的を達成するため、具体的には、請求項１に記載の発明は、入力端子間に対して直列に接続されるトランスとスイッチング部とを有し、該トランスの一次側に接続されたスイッチング部が第１の期間Ｔ１でオンし、第２の期間Ｔ２でオフするすることにより、前記トランスの二次側へ所定周期Ｔ（＝Ｔ１＋Ｔ２）の繰り返し電圧を発生させるインバータと、
前記二次側の繰り返し電圧を整流する整流回路と、低域フィルタで構成される平滑回路と、前記整流回路の出力端と平滑回路の入力端との間に設けられ、前記第１の期間の開始時間より遅れた時間Δｔ１から前記第１の期間の終了前の所定時間までの導通期間Δｔ２（Δｔ１＋Δｔ２＜Ｔ１）だけ、前記整流回路の出力を前記平滑回路へ入力し、該導通期間Δｔ２を除く他の期間（Ｔ−Δｔ２）だけ前記平滑回路の入力の端子間をショートし、かつ前記整流回路の出力端と平滑回路の入力端との間をオープンにする時分割回路とを備えたコンバータとを備えた。
【００１５】
請求項２に記載の発明は、請求項１に記載の発明において、前記二次側の繰り返し電圧を受けて、前記第１の期間の開始時間より遅れた時間Δｔ１及び該時間Δｔ１から前記第１の期間の終了前の所定時間までの導通期間Δｔ２のタイミング信号を生成するタイミング発生部を備え、
前記時分割回路は、前記整流回路の出力と平滑回路の入力に直列に接続される第１のスイッチ素子と、前記平滑回路の入力に平滑回路に対して並列に接続される第２のスイッチ素子とを含み、前記タイミング発生部からのタイミング信号を受けて、導通期間Δｔ２だけ第１のスイッチ素子がオンし、かつ第２のスイッチ素子がオフになり、導通期間Δｔ２以外の期間は、第１のスイッチ素子がオフ、かつ第２のスイッチ素子がオンになる構成とした。
【００１６】
請求項３に記載の発明は、請求項２に記載の発明において、前記整流回路、前記第１のスイッチ素子、及び第２のスイッチ素子は、ＭＯＳＦＥＴである構成とした。
【００１７】
請求項４に記載の発明は、請求項１、２又は３に記載の発明において、前記タイミング発生部は、前記二次側の繰り返し電圧を受けて前記第１の期間の開始より遅れた時間Δｔ１を発生する遅延回路と、前記平滑回路の出力と予め設定されているレファレンス電圧値とが一致する時点を検出する比較回路とを有し、前記遅延回路で遅延した時間Δｔ１から比較回路が前記一致する時点までの期間を導通期間Δｔ２として生成する構成とした。
【００１８】
請求項５に記載の発明は、請求項４に記載の発明において、前記インバータのトランスの２次側に、複数の前記コンバータを並列に接続し、各コンバータから独立した複数の直流電圧を得る構成とした。
【発明の効果】
【００１９】
請求項１及び請求項２記載の発明によれば、トランスの二次側のコンバータにおけるスイッチング動作（切替動作）をトランス一次側のインバータ内に電流が流れている時間内（オンしている）にだけ行う構成としたことから、スイッチング動作の切り替わり目における損失を少なくできる。また時分割回路で、トランスの二次側の波形を基に時間決めでタイミングを生成しているので、確実動作が行える。またトランスの一次側と二次側で信号を交わすことのない構成なので、インバータのトランスの二次側に、多くのコンバータを接続できる構成なので、多出力に便利である。
【００２０】
請求項３の発明によれば、整流器もＭＯＳＦＥＴで行うことにより、より効率を上げることができる。
【００２１】
請求項４の発明によれば、時分割回路を制御するタイミング信号として、損失改善のためのタイミングと出力電圧安定化のためのタイミング含む、時分割回路を制御するタイミング信号を容易に生成できる構成としている。また、出力電圧の安定化がトランスの二次側のコンバータできるので、請求項５の発明のように多出力回路構成を容易にできる。このように、トランスの二次側のＡＣ信号状態で、多くのコンバータを接続可能なので、多出力ＤＣ―ＤＣコンバータが可能である。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態を図を基に説明する。図１は、本発明に係るＤＣ―ＤＣコンバータの本実施形態の構成を示す図、図２は、図１のタイミング発生部の構成を示す図である。図３は、図１及び図２の各部の動作時の波形を示す図である。
【００２３】
図１を基に、本発明の特徴的構成及び動作について説明する。本実施形態は、図１のようにインバータ１００とコンバータ２００で構成されている。インバータ１００は、直流の入力電圧を受ける入力端子間に対してトランスＴの一次巻線とスイッチング部２のＭＯＳＦＥＴＱ１（以下、ＭＯＳＦＥＴをＦＥＴという。）とが直列に接続され、さらにスイッチング部２に対してクランプ回路２が並列に接続されている。
【００２４】
スイッチング部２には、矩形波発振部２が音声周波数帯に比べて高周波、例えば、１００ｋＨｚで発振し、その周期Ｔで繰り返す矩形波をＦＥＴＱ１に送りスイッチングを行わせている。このＦＥＴＱ１がトランスＴの一次側の一端をオン、オフのスイッチングをすることにより生じた矩形波は、トランスＴの二次巻線へトランスＴの変成比に応じて伝達される。図３の（１）及び（２）にＦＥＴＱ２及びトランスＴの二次側の各電圧波形を示す。
【００２５】
コンバータ２００は、図１のように、トランスＴに接続された中間端子に対して、整流回路３、時分割回路４、平滑回路５及び出力端子が縦属接続して備えている。また、時分割回路４を駆動するタイミング発生部６を備えている。整流回路３は、直列に配置されたダイオードＤ１と並列に配置されたコンデンサＣ２で、トランスＴの二次側からの矩形波を整流し、リップルを落としている。時分割回路は、直列に配置されたＦＥＴＱ３と並列に配置されたＦＥＴＱ４とで構成され、後記するタイミング発生部６からのタイミング信号でスイッチングされる。平滑回路５は、入力がＦＥＴＱ４の端子間（ドレインーソース間）に接続され、チョクコイルＬ、コンデンサＣ４及びダイオードＤ３によってＦＥＴＱ４から受けた電圧（電流）を平滑化（直流化）して出力端子より直流電圧を出力する。
【００２６】
タイミング発生部６は、図２に示すように構成されており、コンバータ１００の入力と出力を受けて二つのタイミングを形成し、さらにそれらから時分割回路４を駆動するタイミング信号を形成している。つまり、一つのタイミングは、ダイオードＤ４によりトランスＴのニ次側から矩形波の立ち上がりをパスさせて、抵抗Ｒ１及びＲ４でドロップさせた後、遅延回路６ａにより図３の（１）に示すＦＥＴＱ１の電圧波形のたち下がり時間Δｔ１を超える時間だけ遅延させて作る。図３の（３）に遅延回路６ａの出力タイミングを示す。もう一つのタイミングは、平滑回路５の出力電圧Ｅｏを、比較回路６ｃ内の抵抗Ｒ２と抵抗Ｒ３で分圧した電圧（Ｅｏ×Ｒ３／（Ｒ２＋Ｒ３））と、予め出力したい所望の電圧に応じたレファレンス電圧Ｅｒ１とをコンパレータＱ５によって比較され、前者の電圧が後者のレファレンス電圧Ｅｒ１を超えた際に生成される。図３の（４）にコンパレータＱ５の出力タイミングを示す。
【００２７】
図２のＯＳＣ６ｄ（発振部）は、ダイオードＤ４によりトランスＴのニ次側から矩形波の立ち上がりに同期して発振し、ＰＷ変調信号発生部６ｂは、ＯＳＣ６ｄの出力、遅延回路６ａの出力タイミング及びコンパレータＱ５の出力タイミングを受けて、遅延回路６ａの出力タイミングを開始とし、コンパレータＱ５の出力タイミングを終了とするタイミング信号（不図示）を生成し、ＦＥＴＱ３へ送る。極性反転素子Ｑ６は、そのタイミング信号を反転してＦＥＴＱ４へ送る。そのときのＦＥＴＱ３及びＦＥＴＱ４がタイミング信号でオン、オフする様子を図３の（５）及び（６）に示す。このようなＦＥＴＱ３及びＦＥＴＱ４のスイッチング動作により、時分割回路４から図３の（７）の実線に示される時分割波形が出力され、それが平滑回路５で平滑されて図３の（７）の破線で示される直流電圧が出力される。図３の（７）の実線に示される時分割回路４の出力波形において、ＦＥＴＱ３がオンでＦＥＴＱ４がオフのとき期間が、導通時間Δｔ２であり、この時間に実効的な電圧が平滑回路５へ伝達される。残りの時間（Ｔ−Δｔ２）は、ＦＥＴＱ３がオフでＦＥＴＱ４がオンになり、電圧は伝達されない。
なお、図３の各波形は、理解を助けるために模式的に示したものである。
【００２８】
タイミング発生部６は、レファレンス電圧Ｅｒ１を変えることにより、所望の電圧に設定できる。また、一度設定した出力電圧を一定にするためのフィードバックを形成するので、安定化回路として動作する。
【００２９】
時分割回路４の出力波形は、図３の（７）の実線のようになるが、この波形のデューティは、例えば、所望の出力電圧が５Ｖであり、導通時間Δｔ２におけるピーク値が２０Ｖであれば、ほぼΔｔ２＝Ｔ／５になるようパルス幅制御（ＰＷ変調）される。したがって、トランスＴからの二次側に生成される矩形波電圧のピーク値及び幅は、その制御に十分余裕のあるように設計される。
【００３０】
また、上記の遅延回路６ａは、抵抗Ｒ４より受けたトランスＴの二次側の矩形波の立ち上がりが傾斜した電圧波形になるので、その電圧波形とレファレンス電圧Ｅｒ２（しきい値）とをコンパレータＱ１０で比較することにより、トランスＴの二次側からの電圧波形がレファレンス電圧Ｅｒ２に達するまでの時間、遅延したタイミング信号を得ることができる。レファレンス電圧Ｅｒ１、Ｅｒ２は、ツエナーダイオードで得ることができる。また、遅延回路６ａは、遅延素子を用いても良いし、他の素子の遅延を利用を用いても良い。ＰＷ変調素発生部６ｂは、遅延回路６ａからのタイミングで開始しコンパレータＱ５のタイミングで終了するパルスを作るゲート素子でも良い。また、遅延回路６とＰＷ変調素発生部６ｂは一緒の構成にしても良い。例えば、トランスＴの二次側の矩形波の立ち上がりで動作する鋸歯状波を発生させ、予め遅延に相当する低いしきい値及びコンパレータＱ５が出力するタイミングに相当する高いしきい値とを設けておき、鋸歯状波と各しきい値とを比較して生成することもできる。
【００３１】
上記実施形態の構成及び動作から、図３の（５）、（６）に示すように、時分割回路におけるスイッチング素子であるＦＥＴＱ３及びＱ４のオン、オフの切替タイミングは、トランスＴの一次側のスイッチング素子であるＦＥＴＱ１がオンしている期間内にのみ行われるので、一次側の損失（ＦＥＴＱ１における損失）は、図３の（８）ような模式図で示されるものとなる。実験上は、このことにより約３％の効率が改善されている。なお、図３の（８）の損失の盛り上がりは、ＦＥＴＱ３及びＱ４のオン、オフの切替による影響が僅かに残っているものである。
【００３２】
また、図１におけるクランプ回路１は、アクティブスナバ回路とも言われるもので、既に、実施されている既知の回路である。つまり、スイッチング部２のスイッチング動作によりきれいな矩形波が欲しいところであるが、トランスＴその他の浮遊インピーダンスやダンピングファクタ等の関係からきれいな波形にならず、矩形波で極性反転する部分において波形が崩れてしまう現象が起きるので、崩れた波形部分をクランプする、或いは崩れないようにダンピングする回路である。図１のＦＥＴＱ２は、ＦＥＴＱ１のスイッチングと同期して、かつＦＥＴＱ１のスイッチングがオフのときに、オンになることによりコンデンサＣ１を介してクランプしている（アクティブクランプ回路）。クランプを、例えば、トランスＴの二次側の端子間に抵抗とコンデンサを直列に接続して行うものもある。
【００３３】
図４は、図１の整流回路３の整流素子としてのダイオードＤ１をＰチャンネルのＭＯＳＦＥＴＱ６に置き換えた例である。抵抗Ｒ５ａ、Ｒ５ｂは、そのゲートにプラスのバイアスを与えるものである。ＭＯＳＦＥＴＱ６は、オン抵抗（小さい）とオフ抵抗の差が大きくとれるため、その分、効率があがる。なお、Ｑ６をＮチャンネルのＭＯＳＦＥＴにすることもできる。その場合は、ＰチャンネルのＭＯＳＦＥＴの場合が図４の二次巻線の上の端子側に設けてあるのに対して、ＮチャンネルのＭＯＳＦＥＴを使用した場合は、図４の二次巻線の中間タップ、或いは下の端子側に設ける。また、Ｑ６が、Ｎチャンネル又はＮチャンネルのいずれのＭＯＳＦＥＴであっても、バイアスを二次巻線から抵抗を介して受けても良いし、図１のタイミング発生部６から受けて、少なくとも、上記した導通時間Δｔ２だけ、オンするようにしても良い。
【００３４】
図５は、図１の実施形態を用いて、多出力ＤＣ−ＤＣコンバータ構成した例である。図１の構成は、（ａ）コンバータ２００からインバータ１００側へのフィードバックの線がないこと、（ｂ）時分割回路４のタイミングもコンバータ側で生成できること、（ｃ）所望の出力電圧の設定、その安定化動作もコンバータ１００側だけで行えること、（ｄ）トランスＴの二次側の整流前のＡＣで接続できる、ことが特徴であり、そのことから図５のように、複数のコンバータ２００が接続可能になった。また、構成も図６と図９を合わせた方式のＤＣ−ＤＣコンバータのものより、部品点数が少なく構成できるメリットがる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るＤＣ―ＤＣコンバータの本実施形態の構成を示す図である。
【図２】図１のタイミング発生部の構成を示す図である。
【図３】図１及び図２の各部の動作時の波形を示す図である。
【図４】ＭＯＳＦＥＴによる整流回路を説明するための図である。
【図５】多出力のＤＣ−ＤＣコンバータの構成を示す図である。
【図６】従来のフォーワードコンバータの例を示す図である。
【図７】従来の同期整流回路を説明するための図である。
【図８】従来のＤＣ−ＤＣコンバータの損失を説明するための図である。
【図９】従来の安定化回路及び多出力ＤＣ−ＤＣコンバータを説明するための図である。
【符号の説明】
【００３６】
１  クランプ回路
２  スイッチング部
３、７  整流回路
４  時分割回路
５、８  平滑回路
６、１０  タイミング発生部
９  ＰＭＷ制御回路
Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ７、Ｑ８、Ｑ９  ＭＯＳＦＥＴ
【図１】
2006094585.tif 000003
【図２】
2006094585.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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