(57)【要約】【課題】簡単な回路を有し、電圧レベルを変換することができるレベルシフタを提供する。【解決手段】レベルシフタは、保護回路、第１インバータ、及びスイッチを備える。保護回路は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号を受信し、入力信号に含まれたサージ電圧成分を減らして安定化した入力信号を出力する。第１インバータは、安定化した入力信号を反転させ、第３電圧レベルと第１電圧レベルとの間でスイングする反転出力信号を第１ノードに出力する。レベルシフタは、また反転出力信号を反転させ、第３電圧レベルと第１電圧レベルとの間でスイングする非反転出力信号を第１ノードに出力する。レベルシフタは、また、反転出力信号を反転させ、第３電圧レベルと第１電圧レベルとの間でスイングする非反転出力信号を出力ラインに出力する第２インバータを更に備える。スイッチは、入力信号の制御下に第１ノードを第１電圧レベルとして形成する機能を果たす。【選択図】    図２
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【特許請求の範囲】
【請求項１】
入力ラインから入力信号を受信し、前記入力信号の入力電圧レベルを低下させ安定化した入力信号を出力する保護回路と、
前記安定化した入力信号を反転させ、反転出力信号を第１ノードに出力する第１インバータと、を備えることを特徴とするレベルシフタ。
【請求項２】
前記入力信号は、第１電圧レベルと第２電圧レベルとの間の電圧レベルを有し、前記反転出力信号は、前記第１電圧レベルと第３電圧レベルとの間の電圧レベルを有することを特徴とする請求項１に記載のレベルシフタ。
【請求項３】
前記安定化した入力信号は、
ダイオードの整流作用に基づいて発生することを特徴とする請求項１に記載のレベルシフタ。
【請求項４】
前記安定化した入力信号は、
ＰＭＯＳ又はＮＭＯＳトランジスタのしきい電圧を用いて発生することを特徴とする請求項１に記載のレベルシフタ。
【請求項５】
前記保護回路は、
前記入力ラインに共通連結された制御電極及び第２電流電極と、前記第１インバータの入力端子に連結された第１電流電極とを有するＰＭＯＳトランジスタを具備することを特徴とする請求項１に記載のレベルシフタ。
【請求項６】
前記保護回路は、
前記入力ラインに共通連結された制御電極及び第２電流電極と、前記第１インバータの入力端子に連結された第１電流電極とを有するＰＭＯＳトランジスタと、
前記入力ラインに共通連結された制御電極及び第２電流電極と、前記第１インバータの入力端子に連結された第１電流電極とを有するＮＭＯＳトランジスタと、を具備することを特徴とする請求項１に記載のレベルシフタ。
【請求項７】
前記反転出力信号を反転させ、前記第３電圧レベルと前記第１電圧レベルとの間でスイングする非反転出力信号を出力ラインに出力する第２インバータを更に具備することを特徴とする請求項２に記載のレベルシフタ。
【請求項８】
前記非反転出力信号は、前記第１電圧レベルと前記第３電圧レベルとの間の電圧レベルを有することを特徴とする請求項７に記載のレベルシフタ。
【請求項９】
前記第２電圧レベルは前記第３電圧レベルより高く、前記第３電圧レベルは前記第１電圧レベルより高いことを特徴とする請求項２に記載のレベルシフタ。
【請求項１０】
前記第２電圧レベルは約３．３Ｖであり、前記第３電圧レベルは約１．２Ｖであり、前記第１電圧レベルは約０Ｖであることを特徴とする請求項９に記載のレベルシフタ。
【請求項１１】
前記第３電圧レベルは前記第２電圧レベルより高く、前記第２電圧レベルは前記第１電圧レベルより高いことを特徴とする請求項２に記載のレベルシフタ。
【請求項１２】
前記第３電圧レベルは約３．３Ｖであり、前記第２電圧レベルは約１．２Ｖであり、前記第１電圧レベルは約０Ｖであることを特徴とする請求項１１に記載のレベルシフタ。
【請求項１３】
前記第２インバータは、
前記第３電圧レベルに対応する第１電源電圧、及び前記第１電圧レベルに対応する第２電源電圧によって動作することを特徴とする請求項７に記載のレベルシフタ。
【請求項１４】
前記第２インバータは、
前記反転出力信号を受信するゲートと前記第１電源電圧に連結されたソースと前記出力ラインに連結されたドレインとを有するＰＭＯＳトランジスタと、
前記反転出力信号を受信するゲートと前記第２電源電圧に連結されたソースと前記出力ラインに連結されたドレインとを有するＮＭＯＳトランジスタと、を備えることを特徴とする請求項１３に記載のレベルシフタ。
【請求項１５】
前記入力信号の入力電圧レベルに基づいて、前記第１ノードを前記第１電圧レベルとして形成するスイッチを更に含むことを特徴とする請求項１に記載のレベルシフタ。
【請求項１６】
前記スイッチは、
前記入力ラインに連結された制御電極と、前記第１ノードに連結された第２電流電極と、前記第１電圧レベルに対応する電源電圧に連結された第１電流電極とを有するＭＯＳトランジスタを備えることを特徴とする請求項１５に記載のレベルシフタ。
【請求項１７】
前記入力信号の入力電圧レベルに基づいて、前記第１ノードを前記第３電圧レベルとして形成するスイッチを更に含むことを特徴とする請求項１に記載のレベルシフタ。
【請求項１８】
前記スイッチは、
前記入力ラインに連結された制御電極と、前記第１ノードに連結された第２電流電極と、前記第３電極レベルに対応する電源電圧に連結された第１電流電極と、を有するＭＯＳトランジスタを備えることを特徴とする請求項１７に記載のレベルスフタ。
【請求項１９】
前記第１インバータは、
前記第３電圧レベルに対応する第１電源電圧、及び前記第１電圧レベルに対応する第２電源電圧によって動作することを特徴とする請求項７に記載のレベルシフタ。
【請求項２０】
前記第１インバータは、
前記安定化した入力信号を受信するゲートと前記第１電源電圧に連結されたソースと前記第１ノードに連結されたドレインとを有するＰＭＯＳトランジスタと、
前記安定化した入力信号を受信するゲートと前記第２電源電圧に連結されたソースと前記第１ノードに連結されたドレインとを有するＮＭＯＳトランジスタと、を具備することを特徴とする請求項１９に記載のレベルシフタ。
【請求項２１】
前記入力電圧レベルは、前記第１電圧レベル、前記第２電圧レベル、及び前記第３電圧レベルのそれぞれより更に高いサージ電圧レベルを有することを特徴とする請求項２に記載のレベルシフタ。
【請求項２２】
入力信号を受信する段階と、
前記入力信号の入力電圧レベルを低下させ安定化した入力信号を出力する段階と、
前記安定化した電圧信号を反転させ、反転出力信号を第１ノードに出力する段階と、
前記入力信号に基づいて前記第１ノードをノード電圧レベルとして形成する段階と、を具備することを特徴とするレベルシフティング方法。
【請求項２３】
前記入力信号は、第１電圧レベルと第２電圧レベルとの間の電圧レベルを有し、前記反転出力信号は、前記第１電圧レベルと第３電圧レベルとの間の電圧レベルを有することを特徴とする請求項２２に記載のレベルシフティング方法。
【請求項２４】
前記安定化した入力信号は、
ダイオードの整流作用に基づいて発生することを特徴とする請求項２２に記載のレベルシフティング方法。
【請求項２５】
前記安定化した入力信号は、
ＮＭＯＳ又はＰＭＯＳトランジスタのしきい電圧を用いて発生することを特徴とする請求項２２に記載のレベルシフティング方法。
【請求項２６】
前記レベルシフティング方法は、
前記反転出力信号を反転させ、非反転出力信号を出力ラインに出力する段階を更に備えることを特徴とする請求項２３に記載のレベルシフティング方法。
【請求項２７】
前記非反転出力信号は、前記第１電圧レベルと前記第３電圧レベルとの間の電圧レベルを有することを特徴とする請求項２６に記載のレベルシフティング方法。
【請求項２８】
前記第２電圧レベルは、前記第３電圧レベルより高いことを特徴とする請求項２３に記載のレベルシフティング方法。
【請求項２９】
前記第２電圧レベルは、前記第３電圧レベルより低いことを特徴とする請求項２３に記載のレベルシフティング方法。
【請求項３０】
前記第２電圧レベルは約３．３Ｖであり、前記第３電圧レベルは約１．２Ｖであり、前記第１電圧レベルは約０Ｖであることを特徴とする請求項２８に記載のレベルシフティング方法。
【請求項３１】
前記第３電圧レベルは約３．３Ｖであり、前記第２電圧レベルは約１．２Ｖであり、前記第１電圧レベルは約０Ｖであることを特徴とする請求項２９に記載のレベルシフティング方法。
【請求項３２】
前記ノード電圧レベルは、前記第１電圧レベルであることを特徴とする請求項２３に記載のレベルシフティング方法。
【請求項３３】
前記ノード電圧レベルは、前記第３電圧レベルであることを特徴とする請求項２３に記載のレベルシフティング方法。
【請求項３４】
請求項２２の方法を使用するレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ、及びレベルシフティング方法に係り、特に半導体集積回路の内部回路と外部回路との間、又は他の電源電圧を用いる半導体集積回路の内部回路の間でインターフェースを提供することができるレベルシフタ及びレベルシフティング方法に関する。
【背景技術】
【０００２】
多くの半導体集積回路は、本来の機能を果たす回路部分とチップ外部とのインターフェースのための回路部分とを有している。また、半導体集積回路内には、多様な機能を果たす複数の回路ブロックがあり、これらの回路ブロックのための電源電圧も多様に存在する。例えば、半導体集積回路内の多くの回路ブロックは、相対的に低い電源電圧（例えば、約１．２Ｖ以下）を用いて動作するが、外部回路とインターフェースするアナログ回路ブロックは、相対的に高い電源電圧（例えば、３．３Ｖ又は２．５ボルト）を用いて動作する。
【０００３】
したがって、異なる電源電圧を用いる回路ブロックの間には電圧レベルの差があるので、各ブロックの間には、インターフェースのためにレベルシフタが必要になる。しかし、レベルシフタは回路本来の機能とは関係がないにもかかわらず、相当なチップ面積を占め、かつ相当な電力を消費する。高集積回路の場合、このような要素は、トランジスタのゲート長さ縮小（ｇａｔｅ  ｌｅｎｇｔｈ  ｓｃａｌｉｎｇ）によって克服することができ、チップ面積の減少及び電力消費を一定水準に制限することができる。
【０００４】
従来、高周波数の信号伝送のために、回路構造が複雑なレベルシフタを用いていた。図１は、従来技術によるレベルシフタ１００を示す図であって、特許文献１に開示されている。図１を参照すると、従来のレベルシフタ１００は、レベルシフト部１と信号選択部２とを備える。レベルシフト部１は、インバータ１１、１２とレベルシフタフリップフロップ１３とを備える。図１のレベルシフタは、入力信号（Ａ）とインバータ１２によって反転された入力信号がレベルシフタフリップフロップ１３に印加されるように配置される。レベルシフタフリップフロップ１３の出力はトランジスタ（ＭＰ２４、ＭＮ２５）によって反転され出力される。出力信号（Ｙ）は、入力信号（Ａ）より高いレベルであり、電源電圧（ＶＤＤ２）は出力信号（Ｙ）の電圧レベルに対応する電圧であり、電源電圧（ＶＤＤ１）より高い電圧である。
【０００５】
図１のレベルシフタ１００は、数ＧＨｚ以上の非常に速い信号のレベルを変換するためにラッチ回路を用い、付加的にトランジスタを多く用いている。しかし、実際には半導体集積回路では数百ＭＨｚ以下の信号レベルを変換する応用が多い。数百ＭＨｚ以下の信号のレベルを変換する応用では、図１の回路ような複雑な構成を有するレベルシフタを用いなくても信号のレベルを変換することができる。
【特許文献１】米国特許第６，７１７，４５３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、回路構成が簡単で、半導体集積回路の設計時にチップサイズを縮小させることができるレベルシフタを提供することにある。
本発明の他の目的は、電力消費を減少させることができるレベルシフタを提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の第１実施形態によるレベルシフタは、保護回路、第１インバータ、及びスイッチを備える。保護回路は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号を受信し、前記入力信号に含まれたサージ電圧成分を減らして安定化した入力信号を出力する。第１インバータは前記安定化した入力信号を反転させ、第３電圧レベルと前記第１電圧レベルとの間でスイングする反転出力信号を第１ノードに出力する。スイッチは、前記入力信号の制御下に前記第１ノードを前記第１電圧レベルとして形成する機能を果たす。本発明の第１実施形態によるレベルシフタは、第２インバータを更に具備することができる。第２インバータは、前記反転出力信号を反転させ、前記第３電圧レベルと前記第１電圧レベルとの間でスイングする非反転出力信号を出力ラインに出力する。前記保護回路は、前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＰＭＯＳトランジスタで構成することができる。また、前記保護回路は、前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＰＭＯＳトランジスタ、及び前記入力ラインに共通連結されたゲート及びドレインと前記第１インバータの入力端子に連結されたソースとを有するＮＭＯＳトランジスタで構成することができる。
【０００８】
本発明の第２実施形態によるレベルシフタは、保護回路、第１インバータ、及びスイッチを備える。保護回路は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号を受信し、前記入力信号に含まれたサージ電圧成分を減らして安定化した入力信号を出力する。第１インバータは、前記安定化した入力信号を反転させ、第３電圧レベルと前記第１電圧レベルとの間でスイングする反転出力信号を第１ノードに出力する。スイッチは、前記入力信号の制御下に前記第１ノードを前記第３電圧レベルとして形成する機能を果たす。本発明の第２実施形態によるレベルシフタは、第２インバータを更に具備することができる。第２インバータは、前記反転出力信号を反転させ、前記第３電圧レベルと前記第１電圧レベルとの間でスイングする非反転出力信号を出力ラインに出力する。前記保護回路は、前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＰＭＯＳトランジスタで構成することができる。また、前記保護回路は前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＰＭＯＳトランジスタ、及び前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＮＭＯＳトランジスタで構成することができる。
【０００９】
前記本発明の第１及び第２実施形態によるレベルシフタにおいて、前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＰＭＯＳトランジスタ、及び前記入力ラインに共通連結されたゲート及びドレインと、前記第１インバータの入力端子に連結されたソースとを有するＮＭＯＳトランジスタで構成された保護回路を用いる場合には、前記レベルシフタは、前記スイッチがなくても動作することができる。
【００１０】
本発明の第１実施形態によるレベルシフティング方法は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号を受信する段階、前記入力信号に含まれたサージ電圧成分を減らして安定化した入力信号を出力する段階、前記安定化した電圧信号を反転させ、第３電圧レベルと前記第１電圧レベルとの間でスイングする反転出力信号を第１ノードに出力段階、及び前記入力信号の制御下に前記第１ノードを前記第１電圧レベルとして形成する段階を備える。前記第１実施形態によるレベルシフティング方法は、前記反転出力信号を反転させ、前記第３電圧レベルと前記第１電圧レベルとの間でスイングする非反転出力信号を出力ラインに出力する段階を更に備えることができる。
【００１１】
本発明の第２実施形態によるレベルシフティング方法は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号を受信する段階、前記入力信号に含まれたサージ電圧の成分を低下させ、安定化した入力信号を出力する段階、前記安定化した電圧信号を反転させ、第３電圧レベルと前記第１電圧レベルとの間でスイングする反転出力信号を第１ノードに出力する段階、及び前記入力信号の制御下に前記第１ノードを前記第３電圧レベルとして形成する段階を備える。本発明の第２実施形態によるレベルシフティング方法は、前記反転出力信号を反転させ、前記第３電圧レベルと前記第１電圧レベルとの間でスイングする非反転出力信号を出力ラインに出力する段階を更に備えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。
図２は、本発明の一実施例によるレベルシフタ２００を示す図であって、出力信号（ＶＯＵＴ）の電圧レベルが入力信号（ＶＩＮ）の電圧レベルより更に低い場合の例を示す。図２を参照すると、レベルシフタ２００は、保護回路２６、第１インバータ２２、第２インバータ２４、及びＮＭＯＳトランジスタ（ＭＮ３１）を備える。保護回路２６は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号（ＶＩＮ）を受信し、入力信号（ＶＩＮ）の電圧レベルを所定電圧だけ低下させてノード（Ｎ１）に出力する。例えば、第１電圧レベルは０Ｖであり、第２電圧レベルは３．３Ｖである。第１インバータ２２は、保護回路２６の出力信号を反転させ、第３電圧レベルと第１電圧レベルとの間でスイングする反転出力信号（ＶＯＵＴＢ）をノード（Ｎ２）に出力する。例えば、第１電圧レベルは０Ｖであり、第３電圧レベルは１．２Ｖである。第２インバータ２４は反転出力信号（ＶＯＵＴＢ）を反転させ、第３電圧レベルと第１電圧レベルとの間でスイングする非反転出力信号（ＶＯＵＴ）を出力ラインに出力する。ＮＭＯＳトランジスタ（ＮＭ３１）は、入力信号（ＶＩＮ）の制御下にノード（Ｎ２）を第１電圧レベル（０Ｖ）に設定する。
【００１３】
第１インバータ２２は、保護回路２６の出力信号を受信するゲートと電源電圧（ＶＤＤＬ）に連結されたソースと、ノード（Ｎ２）に連結されたドレインとを有するＰＭＯＳトランジスタ（ＭＰ３２）、及び保護回路２６の出力信号を受信するゲートと、接地（ＶＳＳ）に連結されたソースと、ノード（Ｎ２）に連結されたドレインとを有するＮＭＯＳトランジスタ（ＭＮ３２）を具備する。
【００１４】
第２インバータ２４は、反転出力信号（ＶＯＵＴＢ）を受信するゲートと電源電圧（ＶＤＤＬ）に連結されたソースと出力ラインに連結されたドレインとを有するＰＭＯＳトランジスタ（ＭＰ３３）、及び反転出力信号（ＶＯＵＴＢ）を受信するゲートと接地（ＶＳＳ）に連結されたソースと出力ラインに連結されたドレインとを有するＮＭＯＳトランジスタ（ＭＮ３３）を備える。
【００１５】
図２のレベルシフタ２００において、電源電圧（ＶＤＤＬ）は出力信号（ＶＯＵＴ）の高電圧レベル（１．２Ｖ）に対応する電圧レベルを有する。
図３は、本発明の他の実施例によるレベルシフタ３００を示す図である。図３のレベルシフタは、出力信号（ＶＯＵＴ）の電圧レベルが入力信号（ＶＩＮ）の電圧より更に高い場合の例を示し、図２のレベルシフタと回路構成は同一である。但し、図３のレベルシフタのインバータ２２、２４に供給される電源電圧（ＶＤＤＨ）は、出力信号（ＶＯＵＴ）の高電圧レベル（例えば、３．３Ｖ）に対応する電圧レベルを有する。
【００１６】
図４及び図５は、図２と図３のレベルシフタにある保護回路の一例を示す図である。図４を参照すると、保護回路２６は、ダイオード連結された一つのＰＭＯＳトランジスタ（ＭＰ４１）で構成されている。ＰＭＯＳトランジスタ（ＭＰ４１）のゲートとドレインとは共通に入力端子に連結され、入力信号（ＶＩＮ）を受信し、ＰＭＯＳトランジスタ（ＭＰ４１）のソースはノード（Ｎ１）に連結されている。図５を参照すると、保護回路２６はダイオード連結された一つのＮＭＯＳトランジスタ（ＭＮ４２）で構成されている。ＰＭＯＳトランジスタ（ＭＰ４２）及びＮＭＯＳトランジスタ（ＭＮ４２）のゲートとドレインとは共通に入力端子に連結され、入力信号（ＶＩＮ）を受信し、ＰＭＯＳトランジスタ（ＭＰ４２）及びＮＭＯＳトランジスタ（ＭＮ４２）のソースはノード（Ｎ１）に連結されている。
【００１７】
以下、図２乃至図５を参照して本発明の第１実施例及び第２実施例によるレベルシフタの動作を説明する。
異なる電源電圧を用いる回路ブロックの間には、電圧レベルの差があるので、各ブロックの間にはインターフェースのためにレベルシフタが必要である。図２で、入力信号（ＶＩＮ）は３．３Ｖと０Ｖとの間でスイングし、出力信号（ＶＯＵＴ）は１．２Ｖと０Ｖとの間でスイングする。これは、図２のレベルシフタの前段に用いる電源電圧より後段に用いる電源電圧が低いということを意味する。保護回路２６は、入力信号（ＶＩＮ）のサージ電圧成分を低下させ、安定化した電圧をノード（Ｎ１）に出力する。保護回路２６は、図４又は図５の回路を用いることができる。
【００１８】
図４の回路を保護回路２６として用いる場合、図２のレベルシフタの動作は下記のようである。
まず、入力信号（ＶＩＮ）の電圧レベルが３．３Ｖである時、即ち、入力電圧（ＶＩＮ）が「ハイ」状態である時、ＮＭＯＳトランジスタ（ＮＭ３１）がオンされ、ノード（Ｎ２）の電圧である反転出力電圧（ＶＯＵＴＢ）は「ロー」状態（ほぼ０Ｖ）となる。図４は、ダイオード連結されたＰＭＯＳトランジスタであるので、入力信号（ＶＩＮ）の電圧レベルが３．３Ｖである時にオフされる。したがって、ＰＭＯＳトランジスタ（ＭＰ３２）とＮＭＯＳトランジスタ（ＭＮ３２）とは全てオフされる。インバータ２２、２４に供給される電源電圧（ＶＤＤＬ）は出力信号（ＶＯＵＴ）の高電圧レベル（ＶＯＵＴ）の高電圧レベル（１．２Ｖ）と同一の電圧レベルを有する。反転出力信号（ＶＯＵＴＢ）は「ロー」状態であるので、第２インバータ２４を構成するＰＭＯＳトランジスタ（ＭＰ３３）がオンされ、１．２Ｖの出力信号（ＶＯＵＴ）が出力される。ダイオード連結されたＰＭＯＳトランジスタ（ＭＰ４１）は、入力ラインにサージ電圧が入力される場合、第１インバータ２２を構成するＰＭＯＳトランジスタ（ＭＰ３２）とＮＭＯＳトランジスタ（ＭＮ３２）とを保護する機能を果たす。例えば、ダイオード連結されたＰＭＯＳトランジスタ（ＭＰ４１）がなければ、電源電圧（ＶＤＤＬ）が１．２Ｖであり、入力ラインに５Ｖのサージ電圧が入力される場合、第１インバータ２２を構成するＰＭＯＳトランジスタ（ＭＰ３２）のゲートとソースとの間には３．８Ｖがかかるようになり、ＮＭＯＳトランジスタ（ＭＮ３２）のゲートとソースとの間には５Ｖがかかるようになる。したがって、ＰＭＯＳトランジスタ（ＭＰ３２）とＮＭＯＳトランジスタ（ＭＮ３２）のゲート酸化膜が激しくストレスを受けるようになる。入力ラインにサージ電圧が入力される場合、ダイオード連結されたＰＭＯＳトランジスタ（ＭＰ４１）はオフされ、ＰＭＯＳトランジスタ（ＭＰ３２）とＮＭＯＳトランジスタ（ＭＮ３２）とを保護することができるようになる。
【００１９】
その後、入力信号（ＶＩＮ）の電圧レベルが０Ｖである時、即ち、入力電圧（ＶＩＮ）が「ロー」の状態である時、ＮＭＯＳトランジスタ（ＭＮ３１）がオフされ、図４のダイオード連結されたＰＭＯＳトランジスタはオンされる。ここで、ＰＭＯＳトランジスタ（ＭＰ３２）はオンされ、ＮＭＯＳトランジスタ（ＭＮ３２）はオフされる。したがって、反転出力信号（ＶＯＵＴＢ）は「ハイ」状態になり、第２インバータ２４を構成するＮＭＯＳトランジスタ（ＭＮ３３）がオンされる。出力電圧（ＶＯＵＴ）は０Ｖ、即ち、「ロー」状態になる。
【００２０】
図５の回路を保護回路２６として用いる場合、図２のレベルシフタの動作は下記のようである。
まず、入力信号（ＶＩＮ）の電圧レベルが３．３Ｖである時、即ち、入力電圧（ＶＩＮ）が「ハイ」状態である時、ＮＭＯＳトランジスタ（ＭＮ３１）がオンされ、ノード（Ｎ２）の電圧である反転出力電圧（ＶＯＵＴＢ）は「ロー」状態（ほぼ０Ｖ）になる。入力信号（ＶＩＮ）の電圧レベルが３．３Ｖである場合、保護回路２６のＰＭＯＳトランジスタ（ＭＰ４２）はオフされ、ＮＭＯＳトランジスタ（ＭＮ４２）はオンされる。したがって、ＮＭＯＳトランジスタ（ＭＮ４２）のしきい電圧が０．５Ｖである時、インバータ２２の入力端子には２．８Ｖが入力される。ＰＭＯＳトランジスタ（ＭＰ３２）はオフされ、ＮＭＯＳトランジスタ（ＭＮ３２）はオンされる。入力ラインに５Ｖのサージ電圧が入力される場合、保護回路２６がなければ、瞬間的に高いサージ電圧が第１インバータ２２の入力端子に印加される。したがって、第１インバータ２２を構成するＮＭＯＳトランジスタ（ＮＭ３２）とＰＭＯＳトランジスタ（ＭＰ３２）のゲートに過度な電圧が印加され、ゲート酸化膜が激しくストレスを受ける。しかし、図５の保護回路を用いると、瞬間サージ電圧は、ダイオード連結されたトランジスタ（ＭＮ４２、ＭＰ４２）によって遮断することができる。また、３．３Ｖより高い電圧が入力信号（ＶＩＮ）として印加されてもダイオード連結されたＭＯＳトランジスタ（ＮＭ４２）によって第１インバータ２２の入力端子には入力信号（ＶＩＮ）よりＮＭＯＳトランジスタ（ＭＮ４２）のしきい電圧だけ低い電圧が印加される。したがって、保護回路２６によって第１インバータ２２を構成するトランジスタ（ＭＰ３２、ＭＮ３２）を保護することができる。
【００２１】
したがって、図５の回路を保護回路２６として用いると、入力信号（ＶＩＮ）の電圧レベルが３．３Ｖ、即ち、「ハイ」状態である時、ＮＭＯＳトランジスタ（ＮＭ３２）とＮＭＯＳトランジスタ（ＭＮ３１）とが全てオンされ、反転出力信号（ＶＯＵＴＢ）は「ロー」状態になる。反転出力信号（ＶＯＵＴＢ）が「ロー」状態であると、第２インバータ２４を構成するＰＭＯＳトランジスタ（ＭＰ３３）がオンされ、出力信号（ＶＯＵＴ）は１．２Ｖである「ハイ」状態になる。
【００２２】
その後、入力信号（ＶＩＮ）の電圧レベルが０Ｖである場合、即ち、入力電圧（ＶＩＮ）が「ロー」状態である場合、ＮＭＯＳトランジスタ（ＭＮ３１）がオフされる。図５の保護回路２６にあるＰＭＯＳトランジスタ（ＭＰ４２）がオンされ、ＮＭＯＳトランジスタ（ＭＮ４２）はオフされる。ここで、ＰＭＯＳトランジスタ（ＭＰ３２）はオンされ、ＮＭＯＳトランジスタ（ＭＮ３２）はオフされる。したがって、反転出力信号（ＶＯＵＴＢ）は「ハイ」状態になり、第２インバータ２４を構成するＮＭＯＳトランジスタ（ＭＮ３３）がオンされる。出力信号（ＶＯＵＴ）は０Ｖ、即ち「ロー」状態になる。
【００２３】
図３に示したレベルシフタの場合も、図２のような回路構成を有するので、図４及び図５の保護回路２６が用いられ、サージ電圧から回路を保護することができる。ＰＭＯＳトランジスタ（ＭＰ４２）とＮＭＯＳトランジスタ（ＭＮ４２）とが並列連結された構成を有する図５の回路を保護回路２６として用いると、図２と図３のレベルシフタでノード（Ｎ２）をスイッチするＮＭＯＳトランジスタ（ＭＮ３１）がなくても回路は動作する。但し、ＮＭＯＳトランジスタ（ＭＮ３１）を用いると、反転出力信号（ＶＯＵＴＢ）が「ロー」状態に低下する速度を増加させることができる。
【００２４】
図６は、本発明の第３実施例によるレベルシフタを示す図であって、出力信号（ＶＯＵＴ）の電圧レベルが入力信号（ＶＩＮ）の電圧レベルより更に低い場合の例を示す。図６を参照すると、レベルシフタは、保護回路２８、第１インバータ２２、第２インバータ２４、及びＰＭＯＳトランジスタ（ＭＰ３４）を備える。保護回路２８は、入力ラインから第１電圧レベルと第２電圧レベルとの間でスイングする入力信号（ＶＩＮ）を受信し、入力信号（ＶＩＮ）のサージ電圧成分を減らして安定化した電圧をノード（Ｎ１）に出力する。例えば、第１電圧レベルは０Ｖであり、第２電圧レベルは３．３Ｖである。第１インバータ２２は、保護回路２８の出力信号を反転させ、第２電圧レベルと第１電圧レベルとの間でスイングする反転出力信号（ＶＯＵＴＢ）をノード（Ｎ２）に出力する。例えば、第１電圧レベルは０Ｖであり、第３電圧レベルは１．２Ｖである。第２インバータ２４は反転出力信号（ＶＯＵＴＢ）を反転させ、第３電圧レベルと第１電圧レベルとの間でスイングする非反転出力信号（ＶＯＵＴ）を出力ラインに出力する。ＰＭＯＳトランジスタ（ＭＰ３４）は入力信号（ＶＩＮ）の制御下にノード（Ｎ２）を第１電圧レベル（０Ｖ）に設定する。
【００２５】
第１インバータ２２は、保護回路２８の出力信号を受信するゲートと、電源電圧（ＶＤＤＬ）に連結されたソースと、ノード（Ｎ２）に連結されたドレインとを有するＰＭＯＳトランジスタ（ＭＰ３２）、及び保護回路２８の出力信号を受信するゲートと、接地（ＶＳＳ）に連結されたソースと、ノード（Ｎ２）に連結されたドレインとを有するＮＭＯＳトランジスタ（ＭＮ３２）を備える。
【００２６】
第２インバータ２４は、ノードＮ２から反転出力信号（ＶＯＵＴＢ）を受信するゲートと電源電圧（ＶＤＤＬ）に連結されたソースと出力ラインに連結されたドレインを有するＰＭＯＳトランジスタ（ＭＰ３３）、及び反転出力信号（ＶＯＵＴＢ）を受信するゲートと、接地（ＶＳＳ）に連結されたソースと、出力ラインに連結されたドレインとを有するＮＭＯＳトランジスタ（ＭＮ３３）を備える。
【００２７】
図６のレベルシフタにおいて、電源電圧（ＶＤＤＬ）は出力信号（ＶＯＵＴ）の高電圧レベル（１．２Ｖ）に対応する電圧レベルを有する。
【００２８】
図７は、本発明の第４実施例によるレベルシフタを示す図である。図７のレベルシフタは、出力信号（ＶＯＵＴ）の電圧レベルが入力信号（ＶＩＮ）の電圧レベルより更に高い場合の例を示しており、図６のレベルシフタと回路構成は同一である。但し、図７のレベルシフタのインバータ２２、２４に供給される電源電圧（ＶＤＤＨ）は出力信号（ＶＯＵＴ）の高電圧レベル（３．３Ｖ）に対応する電圧レベルを有する。
【００２９】
図８及び図９は、図６及び図７のレベルシフタにある保護回路の一例を示す図である。図８を参照すると、保護回路２８はダイオード連結された一つのＮＭＯＳトランジスタ（ＭＮ７１）で構成されている。ＮＭＯＳトランジスタ（ＭＮ７１）のゲートとドレインとは共通に入力端子に連結され、入力信号（ＶＩＮ）を受信し、ＮＭＯＳトランジスタ（ＮＭ７１）のソースはノード（Ｎ１）に連結されている。図９を参照すると、保護回路２８はダイオード連結された一つのＰＭＯＳトランジスタ（ＭＰ７２）、及びダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７２）で構成されている。ＰＭＯＳトランジスタ（ＭＰ７２）及びＮＭＯＳトランジスタ（ＭＮ７２）のゲートとドレインとは共通に入力端子に連結され、入力信号（ＶＩＮ）を受信し、ＰＭＯＳトランジスタ（ＭＰ７２）及びＮＭＯＳトランジスタ（ＭＮ７２）のソースはノード（Ｎ１）に連結されている。
【００３０】
以下、図６乃至図９を参照して、本発明の第３及び第４実施例によるレベルシフタの動作を説明する。
図６において、入力信号（ＶＩＮ）は３．３Ｖと０Ｖとの間でスイングし、出力信号（ＶＯＵＴ）は１．２Ｖと０Ｖとの間でスイングする。これは、図６のレベルシフタの前段に用いる電源電圧より後段に用いる電源電圧が低いということを意味する。保護回路２８は入力信号（ＶＩＮ）のサージ電圧成分を低下させ安定化した電圧をノード（Ｎ１）に出力する。保護回路２８は、図８及び図９の回路を用いることができる。
【００３１】
図８の回路を保護回路２８として用いる場合、図６のレベルシフタの動作は下記のようである。
まず、入力信号（ＶＩＮ）の電圧レベルが０Ｖである時、即ち、入力電圧（ＶＩＮ）が「ロー」状態であるとき、ＰＭＯＳトランジスタ（ＭＰ３４）がオンされ、ノード（Ｎ２）の電圧である反転出力電圧（ＶＯＵＴＢ）は「ハイ」状態（１．２Ｖ）になる。図８は、ダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７１）であるので、入力信号（ＶＩＮ）の電圧レベルが０Ｖであるときにオフされる。したがって、ＰＭＯＳトランジスタ（ＭＰ３２）とＮＭＯＳトランジスタ（ＭＮ３２）とは全てオフされる。インバータ２２、２４に供給される電源電圧（ＶＤＤＬ）は、出力信号（ＶＯＵＴ）の高電圧レベル１．２Ｖと同一電圧レベルを有する。反転出力信号（ＶＯＵＴＢ）は「ハイ」状態であるので、第２インバータ２４を構成するＰＭＯＳトランジスタ（ＭＰ３３）がオンされ、０Ｖの出力信号（ＶＯＵＴ）が出力される。
【００３２】
その後、入力信号（ＶＩＮ）の電圧レベルが３．３Ｖである時、即ち、入力電圧（ＶＩＮ）が「ハイ」状態であるとき、ＰＭＯＳトランジスタ（ＭＰ３４）がオフされ、図８のダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７１）はオンされる。ここで、ＰＭＯＳトランジスタ（ＭＰ３２）はオフされ、ＮＭＯＳトランジスタ（ＭＮ３２）はオンされる。したがって、反転出力信号（ＶＯＵＴＢ）は「ロー」状態になり、第２インバータ２４を構成するＰＭＯＳトランジスタ（ＭＰ３３）がオンされる。出力電圧（ＶＯＵＴ）は１．２Ｖ、即ち、「ハイ」状態になる。ダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７１）は入力ラインにサージ電圧が入力される場合、第１インバータ２２を構成するＰＭＯＳトランジスタ（ＭＰ３２）とＮＭＯＳトランジスタ（ＭＮ３２）とを保護する機能を果たす。例えば、入力ラインに５Ｖのサージ電圧が入力される場合、保護回路２８がなければ、瞬間的に高いサージ電圧が第１インバータ２２の入力端子に印加される。したがって、第１インバータ２２を構成するＮＭＯＳトランジスタ（ＭＮ３２）及びＰＭＯＳトランジスタ（ＭＰ３２）のゲートに過度な電圧が印加され、ゲート酸化膜が激しくストレスを受ける。しかし、図８の保護回路を用いると、瞬間的なサージ電圧はダイオード連結されたトランジスタ（ＭＮ７１）によって遮断することができる。また、３．３Ｖより高い電圧が入力信号（ＶＩＮ）として印加されてもダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７１）によって第１インバータ２２の入力端子には入力信号（ＶＩＮ）よりＮＭＯＳトランジスタ（ＭＮ７１）のしきい電圧だけ低い電圧が印加される。したがって、保護回路２８によって第１インバータ２２を構成するトランジスタ（ＭＰ３２、ＭＮ３２）を保護することができる。
【００３３】
図９の回路を保護回路２８として用いる場合、図６のレベルシフタの動作は下記のようである。
まず、入力信号（ＶＩＮ）の電圧レベルが０Ｖである場合、即ち、入力電圧（ＶＩＮ）が「ロー」状態である時、ＰＭＯＳトランジスタ（ＭＰ３４）がオンされ、ノード（Ｎ２）の電圧である反転出力電圧（ＶＯＵＴＢ）は「ハイ」状態（１．２Ｖ）になる。図９は、ダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７２）とダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７２）とが並列連結された構造である。入力信号（ＶＩＮ）の電圧レベルが０Ｖである時、ＰＭＯＳトランジスタ（ＭＰ７２）はオンされ、ＮＭＯＳトランジスタ（ＭＮ７２）はオフされる。したがって、ＰＭＯＳトランジスタ（ＭＰ７２）のしきい電圧が０．５Ｖであるとき、インバータ２２の入力端子には０．５Ｖが印加される。ＰＭＯＳトランジスタ（ＭＰ３２）はオンされ、ＮＭＯＳトランジスタ（ＭＮ３２）はオフされる。したがって、図９の回路を保護回路２８として用いると、入力信号（ＶＩＮ）の電圧レベルが０Ｖ、即ち、「ロー」状態である時、ＮＭＯＳトランジスタ（ＭＮ３２）とＰＭＯＳトランジスタ（ＭＰ３４）が全てオンされ、反転出力信号（ＶＯＵＴＢ）は「ハイ」状態になる。反転出力信号（ＶＯＵＴＢ）が「ハイ」状態であると、第２インバータ２４を構成するＮＭＯＳトランジスタ（ＭＮ３３）がオンされ、出力信号（ＶＯＵＴ）は０Ｖである「ロー」状態になる。
【００３４】
その後、入力信号（ＶＩＮ）の電圧レベルが３．３Ｖである時、即ち、入力電圧（ＶＩＮ）が「ハイ」状態である時、ＰＭＯＳトランジスタ（ＭＰ３４）がオフされる。図９の保護回路２８にあるＰＭＯＳトランジスタ（ＭＰ７２）がオフされ、ＮＭＯＳトランジスタ（ＭＮ７２）はオンされる。ここで、ＰＭＯＳトランジスタ（ＭＰ３２）はオフされ、ＮＭＯＳトランジスタ（ＭＮ３２）はオンされる。したがって、反転出力信号（ＶＯＵＴＢ）は「ロー」状態になり、第２インバータ２４を構成するＰＭＯＳトランジスタ（ＭＰ３３）がオンされる。出力信号（ＶＯＵＴ）は１．２Ｖ、即ち、「ハイ」状態になる。
【００３５】
入力ラインに５Ｖのサージ電圧が入力される場合、保護回路２８がなければ、瞬間的に高いサージ電圧が第１インバータ２２の入力端子に印加される。したがって、第１インバータ２２を構成するＮＭＯＳトランジスタ（ＭＮ３２）及びＰＭＯＳトランジスタ（ＭＰ３２）のゲートに過度な電圧が印加され、ゲート酸化膜が激しくストレスを受ける。しかし、図９の保護回路を用いると、瞬間的なサージ電圧はダイオード連結されたトランジスタ（ＭＮ７２、ＭＰ７２）によって遮断することができる。また、３．３Ｖより高い電圧が入力信号（ＶＩＮ）として印加されても、ダイオード連結されたＮＭＯＳトランジスタ（ＭＮ７２）によって第１インバータ２２の入力端子には入力信号（ＶＩＮ）よりＮＭＯＳトランジスタ（ＭＮ７２）のしきい電圧だけ低い電圧が印加される。したがって、保護回路２８によって第１インバータ２２を構成するトランジスタ（ＭＰ３２、ＭＮ３２）を保護することができる。
【００３６】
図３に示したレベルシフタの場合も、図２のような回路構成を有するので、図４及び図５の保護回路２６が用いられ、サージ電圧から回路を保護することができる。
ＰＭＯＳトランジスタ（ＭＰ７２）とＮＭＯＳトランジスタ（ＭＮ７２）とが並列連結された構成を有する図９の回路を保護回路２６として用いると、図６と図７のレベルシフタでノードをスイッチするＰＭＯＳトランジスタ（ＭＰ３４）はなくても回路は動作する。ただし、ＰＭＯＳトランジスタ（ＭＰ３４）を用いると、反転出力信号（ＶＯＵＴＢ）が「ハイ」状態に上がる速度を速くすることができる。
【００３７】
図１０乃至図１３は、本実施例によるレベルシフタによるシミュレーション結果を示す図である。シミュレーションでは、周波数が２００ＭＨｚであり、周期の１／１０である下降時間（ｆａｌｌｉｎｇ  ｔｉｍｅ）を有する入力信号が用いられた。図１０と図１１は、それぞれ図３と図２の回路に対して入力信号と出力信号の波形を示しており、図１２と図１３は、それぞれ図７及び図６の回路に対して入力信号と出力信号の波形を示している。図１０と図１２は、出力信号の電圧レベルが入力信号の電圧レベルより高い場合の波形を示しており、図１１と図１３は、入力信号の電圧レベルが出力信号の電圧レベルより高い場合の波形を示している。図１０乃至図１３からわかるように、図２、図３、図６、及び図７のレベルシフタは２００ＭＨｚの信号に対して高電圧レベルから低電圧レベルに、又は低電圧から高電圧レベルに無理なく変換していることがわかる。
【産業上の利用可能性】
【００３８】
前述したように、本発明によるレベルシフタは、簡単な回路を用いて数百ＭＨｚを有する信号の電圧レベルを変換することができる。また、本発明によるレベルスフタは半導体集積回路で占める面積が小さく、電力消費もまた少ない。
【００３９】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００４０】
【図１】従来技術によるレベルスフタを示す回路図である。
【図２】本発明の第１実施例によるレベルシフタを示す図である。
【図３】本発明の第２実施例によるレベルシフタを示す図である。
【図４】図２と図３のレベルシフタにある保護回路の一例を示す図である。
【図５】図２と図３のレベルシフタにある保護回路の一例を示す図である。
【図６】本発明の第３実施例によるレベルシフタを示す図である。
【図７】本発明の第４実施例によるレベルシフタを示す図である。
【図８】図５と図６のレベルシフタにある保護回路の一例を示した図である。
【図９】図５と図６のレベルシフタにある保護回路の一例を示した図である。
【図１０】本発明の実施例によるレベルシフタに対するシミュレーションの結果を示す図である。
【図１１】本発明の実施例によるレベルシフタに対するシミュレーションの結果を示す図である。
【図１２】本発明の実施例によるレベルシフタに対するシミュレーションの結果を示す図である。
【図１３】本発明の実施例によるレベルシフタに対するシミュレーションの結果を示す図である。
【符号の説明】
【００４１】
２２、２８    インバータ
２６、２８    保護回路
【図１】
2006033825.tif 000003
【図２】
2006033825.tif 000004
【図３】
2006033825.tif 000005
【図４】
2006033825.tif 000006
【図５】
2006033825.tif 000007
【図６】
2006033825.tif 000008
【図７】
2006033825.tif 000009
【図８】
2006033825.tif 000010
【図９】
2006033825.tif 000011
【図１０】
2006033825.tif 000012
【図１１】
2006033825.tif 000013
【図１２】
2006033825.tif 000014
【図１３】
2006033825.tif 000015