(57)【要約】      （修正有）【課題】  画素データを格納するために必要なメモリ容量を抑えると共に、少ないメモリアクセス量で画素データの並び替え操作を実行可能にすること。【解決手段】  本発明の画像読取装置は、第一及び第二及び第三シフトレジスタから出力される各画素信号を、アナログフロントエンドＩＣにて、画素データに変換すると共に、画素データを所定パターンのシリアルデータ列にして出力する。また、アドレス設定部１５７は、アナログフロントエンドＩＣによる画素データの出力パターンに合わせて、初期値に対し加減算を繰り返すことにより、各画素データの画素位置を算出し、画素位置に対応するメモリアドレスを、その画素データの書込先メモリアドレスとして、アドレスレジスタＲＲに設定する。メモリ書込制御部１５３は、アナログフロントエンドＩＣからデータサンプリング制御部１１を介して取得した画素データを、メモリ２３内の上記領域に書き込む。【選択図】  図５
2006238478.tif 000002
【特許請求の範囲】
【請求項１】
主走査方向に配列された画素毎の受光素子を備える第一のセンサと、
主走査方向に配列された画素毎の受光素子を備え、前記第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第一出力手段と、
前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第二出力手段と、
前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第三出力手段と、
を備える画像読取装置の前記第一及び第二及び第三出力手段から出力される各画素信号を、デジタル信号としての画素データにしてデータ格納用メモリに書き込むデータ書込装置であって、
前記第一及び第二及び第三出力手段から出力される各画素信号を、デジタル信号としての前記画素データに変換すると共に、該画素データを、所定パターンのシリアルデータ列で出力する画素データ出力手段と、
前記画素データ出力手段による画素データの出力パターンに合わせて、予め設定された初期値に対し加減算を繰り返すことにより、前記画素データ出力手段から出力される各画素データの画素位置を算出する算出手段と、
該算出手段による算出結果に基づき、前記画素データ出力手段から出力される画素データの書込先メモリアドレスを設定するアドレス設定手段と、
前記画素データ出力手段から出力された画素データを、前記データ格納用メモリ内の前記アドレス設定手段が設定した前記書込先メモリアドレスに対応する領域に書き込む書込手段と、
を備えることを特徴とするデータ書込装置。
【請求項２】
前記算出手段は、
予め設定された第一の初期値に対し加減算を繰り返すことにより、前記第一出力手段から出力される前記画素信号に対応した画素データの画素位置を逐次算出する第一演算手段と、
予め設定された第二の初期値に対し加減算を繰り返すことにより、前記第二出力手段から出力される前記画素信号に対応した画素データの画素位置を逐次算出する第二演算手段と、
予め設定された第三の初期値に対し加減算を繰り返すことにより、前記第三出力手段から出力される前記画素信号に対応した画素データの画素位置を逐次算出する第三演算手段と、
を備え、前記画素データ出力手段による画素データの出力パターンに合わせて、前記第一及び第二及び第三演算手段のいずれか一つの演算結果を、当該算出手段の算出結果として出力する構成にされていることを特徴とする請求項１に記載のデータ書込装置。
【請求項３】
前記書込手段は、
前記画素データ出力手段から出力される画素データの内、前記第一のセンサから得た前記画素信号に対応する画素データを記憶するための第一のＦＩＦＯメモリと、
前記画素データ出力手段から出力される画素データの内、前記第二のセンサから得た前記画素信号に対応する画素データを記憶するための第二のＦＩＦＯメモリと、
を備え、該各ＦＩＦＯメモリに記憶された複数の画素データをまとめて前記データ格納用メモリに書き込み可能な構成にされていることを特徴とする請求項１又は請求項２に記載のデータ書込装置。
【請求項４】
前記書込手段は、バイトイネーブル信号を用いて、前記データ格納用メモリ内の前記アドレス設定手段が設定した前記書込先メモリアドレスに対応する領域にアクセスし、該領域に複数の画素データをまとめて書き込むことを特徴とする請求項３に記載のデータ書込装置。
【請求項５】
主走査方向に配列された画素毎の受光素子を備える第一のセンサと、
主走査方向に配列された画素毎の受光素子を備え、前記第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、
前記第一のセンサを構成する前記各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第一出力手段と、
前記第二のセンサを構成する前記受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第二出力手段と、
前記第二のセンサを構成する前記受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、該受光素子の配列順に出力する第三出力手段と、
前記第一及び第二及び第三出力手段から出力される各画素信号を、デジタル信号としての画素データに変換すると共に、該画素データを、所定パターンのシリアルデータ列で出力する画素データ出力手段と、
前記画素データ出力手段から出力された各画素データを、メモリに順次書き込む書込手段と、
を備える画像読取装置の前記書込手段によって前記メモリに書き込まれた画素データ群に基づく画像を外部の画像形成装置に形成させるための画像処理装置であって、
前記画素データ出力手段による画素データの出力パターンに基づき、前記メモリから、前記各画素データを、前記外部の画像形成装置に形成させるべき前記画像の画素配列に対応した順序で、読み出して出力する復元出力手段、
を備えることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサを用いて、画像を読み取る画像読取装置に関する。
【背景技術】
【０００２】
従来より、画像読取装置としては、モノクロイメージセンサを用いて、原稿から画像を読み取りモノクロ画像データを生成する画像読取装置や、カラーイメージセンサを用いて、原稿から画像を読み取りカラー画像データを生成する画像読取装置、などが知られている。これらの画像読取装置は、例えば、コピー機、ファクシミリ装置、スキャナ装置などに組み込まれている。
【０００３】
また、上記画像読取装置としては、ユーザの操作により操作部から入力された指令信号に従って、低解像度の画像データを出力するための低解像度モード、高解像度の画像データを出力するための高解像度モード、のいずれか一方を切り替え、動作させるものが知られている。
【０００４】
上記複数モードを有する従来装置としては、例えば、イメージセンサから高解像度の画像データを得て、その高解像度の画像データを構成する画素データを間引きし、低解像度の画像データを生成する装置が知られている。
【０００５】
この他、主走査方向に複数の受光素子を備えるセンサと、そのセンサを構成する受光素子の内、偶数番目に配置された受光素子から得た画素信号の夫々を出力するシフトレジスタと、奇数番目に配置された受光素子から得た画素信号の夫々を出力するシフトレジスタと、からなるイメージセンサを備え、高解像度モードの場合には、両シフトレジスタからの出力信号を用いて高解像度の画像データを生成し、低解像度モードの場合には、一方のシフトレジスタからの出力信号を用いて低解像度（具体的には、高解像度モードの半分の解像度）の画像データを生成する画像読取装置が知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、画素データの間引きにより低解像度化する前者の従来装置においては、低解像度モードであってもイメージセンサによる画像の読み取り速度が向上しないため、低解像度化によるメリットを十分に享受できないといった問題があった。また二つのシフトレジスタを備える後者の画像読取装置では、低解像度モードで画像処理速度を効果的に向上させることができる一方で、二つの解像度しか選択できないため、解像度について多くの設定自由度を求めるユーザのニーズに十分応えられないといった問題があった。
【０００７】
本発明者らは、こうした問題に鑑み、後者の画像読取装置に対し、上記センサとは副走査方向に所定間隔離れた位置であって上記センサの各受光素子の間に受光位置が設定された複数の受光素子を備えるセンサと、そのセンサを構成する各受光素子から得た信号の夫々を出力するシフトレジスタと、を新たに設けることを考案した（図２参照）。
【０００８】
このような画像読取装置においては、二つのセンサと三つのシフトレジスタとを組み合わせることにより、解像度を三段階に切り替えることができ、更には、解像度に応じて画像の処理速度が向上するので便利である。
【０００９】
例えば、上記画像読取装置においては、各センサが主走査方向に６００ｄｐｉの解像度で読み取り可能にされている場合に、三つのシフトレジスタから得られる信号を全て用いることで１２００ｄｐｉの画像データを生成することができ、追加した後者のシフトレジスタから得られる信号を用いることにより、６００ｄｐｉの画像データを生成することができ、上記偶数番目（若しくは奇数番目）に配置された各受光素子の受光信号を出力するシフトレジスタから得られる信号を用いることにより、３００ｄｐｉの画像データを生成することができる。
【００１０】
しかしながら、この種の画像読取装置では、図３に示すように、イメージセンサから得られる画素信号の順序が、時間経過と共に、受光素子の主走査方向配列順と大きくずれていくため、一旦イメージセンサから得た画素信号を順にデジタル信号の画素データに変換した後、画素データを本来の順序に並び換えなければならないという欠点があった。尚、図３で示す括弧付き数字は、画素信号に対応する受光素子の主走査方向受光位置を表す数字である。
【００１１】
即ち、上記画像読取装置では、全画素データを一旦メモリに格納した後に並び替え操作を行うようにすると、並び替え前の全画素データを格納するための領域とは別に、並び替え後の全画素データを格納するための領域を、メモリ内に確保しなければならず、必要とするメモリ容量が増大するといった問題があった。また、このような技法を採用すると、並び替え操作の際に、メモリへのアクセス量が増加するため、画像読取装置全体の処理速度が低下するといった問題があった。
【００１２】
本発明は、こうした問題に鑑みなされたものであり、三つのシフトレジスタを備えるイメージセンサを用いて画像を読み取る画像読取装置から出力される画素データを格納するために必要なメモリの容量を抑えると共に、少ないメモリアクセス量で画素データの並び替え操作を実行可能にすることを目的とする。
【課題を解決するための手段】
【００１３】
かかる目的を達成するためになされた請求項１に記載のデータ書込装置は、主走査方向に配列された画素毎の受光素子を備える第一のセンサと、主走査方向に配列された画素毎の受光素子を備え、第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、第一のセンサを構成する各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第一出力手段と、第二のセンサを構成する受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第二出力手段と、第二のセンサを構成する受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第三出力手段と、を備える画像読取装置の第一及び第二及び第三出力手段から出力される各画素信号を、デジタル信号としての画素データにしてデータ格納用メモリに書き込むデータ書込装置であって、画素データ出力手段と、算出手段と、アドレス設定手段と、書込手段と、を備える。
【００１４】
画素データ出力手段は、第一及び第二及び第三出力手段から出力される各画素信号を、上記画素データに変換すると共に、その画素データを、所定パターンのシリアルデータ列で出力する。
【００１５】
一方、算出手段は、画素データ出力手段による画素データの出力パターンに合わせて、予め設定された初期値に対し加減算を繰り返すことにより、画素データ出力手段から出力される各画素データの画素位置を算出する。また、アドレス設定手段は、算出手段による算出結果に基づき、画素データ出力手段から出力される画素データの書込先メモリアドレスを設定する。そして、書込手段は、画素データ出力手段から出力された画素データを、データ格納用メモリ内のアドレス設定手段が設定した書込先メモリアドレスに対応する領域に書き込む。
【００１６】
このように構成された請求項１に記載のデータ書込装置では、画素データ出力手段から出力される画素データの画素位置を算出手段にて算出することで、画素位置に対応するデータ格納用メモリ内の領域に画素データを書き込むことができるから、画素データの書き込みと同時に画素データの並び替えを実行して、画素データを本来の順序でデータ格納用メモリに格納することができる。したがって、従来のように並び替え操作に必要な領域をデータ格納用メモリ内に確保しなくても済む。
【００１７】
この他、請求項１に記載のデータ書込装置では、画素データの書込と同時に並び替え操作を行える結果、画素データを一旦全てデータ格納用メモリに格納した後画素データの並び替え操作をする場合と比較して、少ないメモリアクセス量で画素データの並び替えを完了することができる。したがって、本発明のデータ書込装置を画像読取装置に組み込み、ＣＰＵや、メモリ等を共有化する場合には、画像読取装置全体の処理負荷を軽減することができ、画像読取装置内における各種処理速度が低下するのを抑制することができる。
【００１８】
尚、画素データ出力手段から出力される画素データの画素位置は、第一及び第二及び第三の各出力手段毎に一定の規則性があることから、その出力手段毎に、簡単な計算で算出することが可能である。したがって、上記算出手段は、具体的に請求項２に記載のように構成されると良い。
【００１９】
請求項２に記載のデータ書込装置における算出手段は、予め設定された第一の初期値に対し加減算を繰り返すことにより、第一出力手段から出力される画素信号に対応した画素データの画素位置を逐次算出する第一演算手段と、予め設定された第二の初期値に対し加減算を繰り返すことにより、第二出力手段から出力される画素信号に対応した画素データの画素位置を逐次算出する第二演算手段と、予め設定された第三の初期値に対し加減算を繰り返すことにより、第三出力手段から出力される画素信号に対応した画素データの画素位置を逐次算出する第三演算手段と、を備え、画素データ出力手段による画素データの出力パターンに合わせて、第一及び第二及び第三演算手段のいずれか一つの演算結果を、当該算出手段の算出結果として出力する構成にされている。
【００２０】
請求項２に記載のデータ書込装置によれば、第一及び第二及び第三の各出力手段の画素信号に対応する画素データの画素位置をそれぞれの演算手段で算出することができるから、全ての画素データの画素位置を共通する一つの演算手段で計算するよりも、画素位置の計算方法が簡単になり、設計者にとって、演算手段を設計しやすいというメリットがある。
【００２１】
この他、一般的なメモリ（ＤＲＡＭ等）では、数バイト単位でデータをまとめて書込することができるので、請求項１又は請求項２に記載のデータ書込装置においては、上記書込手段を請求項３に記載のように構成すると良い。
【００２２】
請求項３に記載のデータ書込装置における書込手段は、画素データ出力手段から出力される画素データの内、第一のセンサから得た画素信号に対応する画素データを記憶するための第一のＦＩＦＯメモリと、画素データ出力手段から出力される画素データの内、第二のセンサから得た画素信号に対応する画素データを記憶するための第二のＦＩＦＯメモリと、を備え、各ＦＩＦＯメモリに記憶された複数の画素データをまとめて上記データ格納用メモリに書き込み可能な構成にされている。
【００２３】
請求項３に記載のデータ書込装置において、第一のＦＩＦＯメモリと第二のＦＩＦＯメモリと、を設けているのは、第一のセンサ及び第二のセンサが互いに副走査方向に所定間隔離れており、第一のセンサから得られる画素信号に対応する画素データの画素位置が、第二のセンサから得られる画素信号に対応する画素データの画素位置に対して大きくずれることを理由とする。
【００２４】
請求項３に記載のようにＦＩＦＯメモリを二つ設ければ、各ＦＩＦＯメモリ内の画素データの画素位置に大きな差がないので、それらの画素データをそれぞれの画素位置に対応するデータ格納用メモリ内の領域に、まとめて書き込むことができる。したがって、請求項３に記載のデータ書込装置によれば、画素データの書込に要するメモリアクセス量を抑制することができる。
【００２５】
尚、請求項３に記載のデータ書込装置においては、具体的に書込手段を、請求項４に記載のように構成すればよい。
請求項４に記載のデータ書込装置における書込手段は、バイトイネーブル信号を用いて、データ格納用メモリ内の上記アドレス設定手段が設定した書込先メモリアドレスに対応する領域にアクセスし、その領域に複数の画素データをまとめて書き込む構成にされている。請求項４に記載のデータ書込装置のようにバイトイネーブル信号を用いれば、画素位置に対応したメモリ領域に複数の画素データをまとめて書き込むことができるので、メモリアクセス量を抑制することができる。
【００２６】
この他、請求項５に記載の画像処理装置は、主走査方向に配列された画素毎の受光素子を備える第一のセンサと、主走査方向に配列された画素毎の受光素子を備え、第一のセンサから副走査方向に所定間隔離れて平行配置された第二のセンサと、第一のセンサを構成する各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第一出力手段と、第二のセンサを構成する受光素子の内、偶数番目に配置された各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第二出力手段と、第二のセンサを構成する受光素子の内、奇数番目に配置された各受光素子から得た画素信号の夫々を、受光素子の配列順に出力する第三出力手段と、第一及び第二及び第三出力手段から出力される各画素信号を、デジタル信号としての画素データに変換すると共に、画素データを、所定パターンのシリアルデータ列で出力する画素データ出力手段と、画素データ出力手段から出力された各画素データを、メモリに順次書き込む書込手段と、を備える画像読取装置の上記書込手段によって書き込まれた画素データ群に基づく画像を外部の画像形成装置に形成させるための画像処理装置であって、画素データ出力手段による画素データの出力パターンに基づき、メモリから、各画素データを、外部の画像形成装置に形成させるべき画像の画素配列に対応した順序で、読み出して出力する復元出力手段、を備えることを特徴とする。
【００２７】
請求項５に記載の画像処理装置によれば、画像形成装置へ画素データを送出する際に行われるメモリからの画素データの読み出しと同時に、画素データの並び替えを実行することができるから、従来のように並び替え操作に必要な領域をメモリ内に確保しなくても済む。
【００２８】
この他、請求項５に記載の画像処理装置では、画素データの読み出しと同時に並び替え操作を行える結果、少ないメモリアクセス量で画素データの並び替えを完了することができる。したがって、本発明の画像処理装置を画像読取装置内に組み込んで、ＣＰＵや、メモリ等を、共有化する場合には、画像読取装置の処理速度が低下するのを抑制することができる。
【発明を実施するための最良の形態】
【００２９】
以下に本発明の実施例について、図面とともに説明する。図１は、本発明のデータ書込装置としての機能を備える画像読取装置１の内部構成を表す概略ブロック図である。
【００３０】
本実施例の画像読取装置１は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ３と、アナログフロントエンド（ＡＦＥ）ＩＣ５と、を備えており、ＣＣＤイメージセンサ３を用いて原稿から画像を読み取り、その画像読取の際にＣＣＤイメージセンサ３の各チャネル（ＣＨ１，ＣＨ２，ＣＨ３）から出力される画素信号を、画素データ出力手段としてのアナログフロントエンドＩＣ５に入力する。
【００３１】
この画像読取装置１は、アナログフロントエンドＩＣ５内のマルチプレクサ（ＭＵＸ）７を用いて、ＣＣＤイメージセンサ３から得た各チャネルの画素信号を所定パターンで順次アナログデジタル変換器（ＡＤＣ）９に入力することにより、各チャネルの画素信号をデジタル信号としての画素データに変換し、その画素データを、マルチプレクサ７の動作に従う所定パターンのシリアルデータ列で、アナログフロントエンドＩＣ５からＡＳＩＣ１０内のデータサンプリング制御部１１に入力する。
【００３２】
ＡＳＩＣ１０には、上記データサンプリング制御部１１の他、当該画像読取装置１を統括制御するＣＰＵ１３や、メモリ制御部１５、クロック生成部１７、ＣＣＤ制御部１９、ＡＦＥ制御部２１、などが内蔵されている。また、ＡＳＩＣ１０外部には、画素データ格納用のメモリ２３（具体的には、ＲＡＭ）と、当該画像読取装置１の各種設定情報を記憶させておくためのＥＥＰＲＯＭ２４と、が設けられている。
【００３３】
データサンプリング制御部１１は、アナログフロントエンドＩＣ５から出力された画素データの内、メモリ２３に記憶させる必要のない画素データを除去しつつ、残りの画素データをメモリ制御部１５に入力する構成にされている。
【００３４】
メモリ制御部１５は、画素データの書込制御と、画素データの読取制御を行う構成にされており、データサンプリング制御部１１から入力される画素データを順次メモリ２３に書き込むと共に、ＣＰＵ１３からの読出指令に従って、メモリ２３に記憶されている画素データを読み出し、その画素データを外部の画像形成装置２５に向けて出力する（詳細後述）。
【００３５】
クロック生成部１７は、ＣＣＤイメージセンサ３やアナログフロントエンドＩＣ５、ＡＳＩＣ１０内の各部を、同期して動作させるための基準クロック信号を生成する構成にされている。また、ＣＣＤ制御部１９は、クロック生成部１７から得た基準クロック信号に従って、転送クロック信号φ１，φ２やリセット信号ＲＳ、ゲート信号ＳＨを生成し、これらを用いてＣＣＤイメージセンサ３を駆動制御する。この他、ＡＦＥ制御部２１は、アナログフロントエンドＩＣ５に対して各種設定を施しオフセット調整や利得調整を行う構成にされている。
【００３６】
さて、上記ＣＣＤ制御部１９が駆動制御するＣＣＤイメージセンサ３は、具体的に図２のように構成されている。尚、図２は、ＣＣＤイメージセンサ３の内部構成を概略的に表す説明図である。また、図２において各受光素子３２，３４ａ，３４ｂに記した数字は、主走査方向受光位置（即ち、画素位置）を表す数字である。
【００３７】
本実施例のＣＣＤイメージセンサ３は、第一センサ３１及び第二センサ３３と、第一シフトレジスタ３５及び第二シフトレジスタ３６及び第三シフトレジスタ３７と、を備えており、所謂モノクロＣＣＤイメージセンサとして機能する。
【００３８】
第一センサ３１は、主走査方向に配列された複数の受光素子３２（具体的には、フォトダイオード）を備えている。一方、第二センサ３３は、主走査方向に配列された複数の受光素子３４ａ，３４ｂ（具体的には、フォトダイオード）を備え、第一センサ３１から副走査方向に所定間隔（例えば５ライン分）離れて平行配置されている。尚、第二センサ３３を構成する各受光素子３４ａ，３４ｂは、第一センサ３１から副走査方向に所定間隔離れた位置であって、その第一センサ３１を構成する各受光素子３２の間（即ち、半画素だけずれた位置）に受光位置が設定されている。つまり、ＣＣＤイメージセンサ３内の受光素子３２，３４ａ，３４ｂは、主走査方向の始端から終端に向けて、互いに半画素だけずれて配置され、所謂千鳥配列とされている。
【００３９】
一方、本発明の第一〜第三出力手段としての第一〜第三シフトレジスタ３５，３６，３７は、周知の二相駆動ＣＣＤシフトレジスタで構成されている。具体的に説明すると、第一シフトレジスタ３５は、第一センサ３１を構成する画素毎の受光素子３２が受光結果として出力する画素信号（即ち、信号電荷）の夫々をシフトゲート３５ａを介して取得し、その画素信号の夫々を、ＣＣＤ制御部１９からの転送クロック信号φ１，φ２に従って、第一シフトレジスタ３５の出力端に転送し、その出力端から画素信号を受光素子３２の配列順に出力する構成にされている。
【００４０】
また、第二シフトレジスタ３６は、第二センサ３３を構成する画素毎の受光素子３４ａ，３４ｂの内、偶数番目に配置された各受光素子３４ａからシフトゲート３６ａを介して画素信号を取得し、その画素信号の夫々を、ＣＣＤ制御部１９からの転送クロック信号φ１，φ２に従って、第二シフトレジスタ３６の出力端に転送し、その出力端から画素信号を受光素子３４ａの配列順に出力する構成にされている。
【００４１】
この他、第三シフトレジスタ３７は、第二センサ３３を構成する画素毎の受光素子３４ａ，３４ｂの内、奇数番目に配置された各受光素子３４ｂからシフトゲート３７ａを介して画素信号を取得し、その画素信号の夫々を、ＣＣＤ制御部１９からの転送クロック信号φ１，φ２に従って、第三シフトレジスタ３７の出力端に転送し、受光素子３４ｂの配列順に画素信号を出力する構成にされている。
【００４２】
即ち、上記構成のＣＣＤイメージセンサ３においては、ＣＣＤ制御部１９の制御によって、第一シフトレジスタ３５に接続された第一チャネル（ＣＨ１）から、主走査方向における偶数（２ｍ）番目の画素（ただし、ｍは１以上の自然数）に対応する画素信号が順に出力され、第二シフトレジスタ３６に接続された第二チャネル（ＣＨ２）から、主走査方向における（４ｍ−１）番目の画素（ただし、ｍは１以上の自然数）に対応する画素信号が順に出力され、第三シフトレジスタ３７に接続された第三チャネル（ＣＨ３）から、主走査方向における（４ｍ−３）番目の画素（ただし、ｍは１以上の自然数）に対応する画素信号が順に出力される。
【００４３】
尚、周知のように、各シフトレジスタ３５〜３７では、入力される転送クロック信号φ１に対応した周期で、転送が行われる。また転送は、転送クロック信号φ１がＨ（ハイ）からＬ（ロウ）信号に切替わる時点で行われ、この時点で、画素信号としての信号電荷が、各シフトレジスタ３５〜３７から出力される。
【００４４】
この他、上記各シフトレジスタ３５，３６，３７の出力端には、シフトレジスタ３５，３６，３７が画素信号として出力する信号電荷をアナログ電圧に変換するための周知の変換回路３５ｂ，３６ｂ，３７ｂが備えられている。変換回路３５ｂ，３６ｂ，３７ｂは、信号電荷をアナログ電圧に変換するためのコンデンサを備えており、このコンデンサの電圧を表す信号を出力する構成にされている。また、この変換回路３５ｂ，３６ｂ，３７ｂは、リセット信号ＲＳがＬ（ロウ）信号からＨ（ハイ）信号に切り替わると、コンデンサの電圧をリセットする構成にされている。
【００４５】
図３は、ＣＣＤイメージセンサ３の各チャネルから出力される画素信号の態様を表すタイムチャートである。変換回路３５ｂ，３６ｂ，３７ｂにおいては、シフトレジスタ３５，３６，３７の転送クロック信号φ１が、Ｈ信号からＬ信号に切り替わると、シフトレジスタ３５，３６，３７から信号電荷が流入して、コンデンサの電圧が変化するため、ＣＣＤイメージセンサ３の各チャネルからは、この電圧の変化に対応した画素信号が出力される。
【００４６】
この変化前後の電圧差は、シフトレジスタ３５，３６，３７から出力される信号電荷に対応しており、アナログフロントエンドＩＣ５内の相関二重サンプリング回路（ＣＤＳ）４１〜４３により計測され、その結果は、画素信号として、アナログフロントエンドのマルチプレクサ７に入力される。尚、図３で示す括弧付き数字は、画素信号に対応する受光素子３２，３４ａ，３４ｂの主走査方向受光位置（即ち、画素位置）を表す数字である。図３の最下段には、第三チャネル（ＣＨ３）から第一チャネル（ＣＨ１）までの画素信号に対応する画素データが順にアナログフロントエンドＩＣ５から出力される場合の画素データの出力順を示す。
【００４７】
図４は、図３に示したＣＣＤイメージセンサ３からの出力信号を受けるアナログフロントエンドＩＣ５の内部構成を概略的に表す説明図である。
アナログフロントエンドＩＣ５は、主に、相関二重サンプリング回路（ＣＤＳ）４１〜４３と、オフセット調整回路４４〜４６と、プログラマブルゲインアンプ（ＰＧＡ）４７〜４９と、上記マルチプレクサ（ＭＵＸ）７と、上記アナログデジタル変換器（ＡＤＣ）９と、インタフェース５３と、レジスタ部５５と、を備えている。このアナログフロントエンドＩＣ５は３つのチャネルを備えており、上記相関二重サンプリング回路４１〜４３、オフセット調整回路４４〜４６、及びプログラマブルゲインアンプ４７〜４９は、各チャネル毎に備えられている。
【００４８】
インタフェース５３は、ＡＦＥ制御部２１などの外部装置からレジスタ部５５に各種データを書き込むためのものである。
また、相関二重サンプリング回路４１〜４３は、ＣＣＤイメージセンサ３から取得した画素信号からノイズや誤差成分等を除去するために設けられており、各チャネル（ＣＨ１，ＣＨ２，ＣＨ３）の入力端に接続されている。この相関二重サンプリング回路４１〜４３は、周知のように、ＣＣＤイメージセンサ３から出力される画素信号を時間をずらして二度サンプリングすることによって、シフトレジスタ３５〜３７における転送クロック信号のＬ（ロウ）／Ｈ（ハイ）切替時にコンデンサへの電荷のチャージが原因で発生する誤差電圧を除去する。
【００４９】
上述したように本実施例では、転送クロック信号φ１が、Ｈ信号からＬ信号に切り替わると、シフトレジスタ３５〜３７から信号電荷が変換回路３５ｂ，３６ｂ，３７ｂに流入して、ＣＣＤイメージセンサ３からの出力電圧が変化する。相関二重サンプリング回路４１〜４３は、この変化前後の電圧を読み取り、その電圧差を画素信号として出力するのである。この相関二重サンプリング回路４１〜４３の出力信号は、対応するチャネルのオフセット調整回路４４〜４６に入力される。
【００５０】
オフセット調整回路４４〜４６は、デジタルアナログ変換器（ＤＡＣ）４４ａ，４５ａ，４６ａと、加算器４４ｂ，４５ｂ，４６ｂと、を備えており、各チャネル（ＣＨ１，ＣＨ２，ＣＨ３）の入力信号に対してオフセット電圧を加える構成にされている。レジスタ部５５が備えるオフセットレジスタ５７には、オフセット調整回路４４〜４６により付加されるオフセット電圧を表すオフセット設定値が、チャネル毎に記憶されており、各チャネルのオフセット調整回路４４〜４６は、オフセットレジスタ５７に記憶された各自のオフセット設定値に対応するオフセット電圧を、相関二重サンプリング回路４１〜４３から伝送されてきた画素信号に加えて、そのオフセット電圧付加後の画素信号を、対応するチャネルのプログラマブルゲインアンプ４７〜４９に入力する。
【００５１】
プログラマブルゲインアンプ４７〜４９は、入力信号に対しての利得を調整可能な周知のアナログアンプであり、各オフセット調整回路４４〜４６の下流側に設けられている。レジスタ部５５が備えるゲインレジスタ５８には、プログラマブルゲインアンプ４７〜４９に設定される利得を表す利得設定値がチャネル毎に記憶されており、各チャネルのプログラマブルゲインアンプ４７〜４９は、ゲインレジスタ５８に記憶された各自の利得設定値に従った利得で、オフセット調整回路４４〜４６を介してＣＣＤイメージセンサ３から入力された対応チャネルの画素信号を増幅し、増幅後の画素信号をマルチプレクサ７に入力する。尚、以下では、プログラマブルゲインアンプを、単に「アンプ」と表現することにする。
【００５２】
マルチプレクサ７は、３つの入力チャネルと、一つの出力チャネルと、を備えており、各入力チャネルは、対応するアンプ４７〜４９の出力端に接続され、出力チャネルはアナログデジタル変換器９に接続されている。このマルチプレクサ７は、レジスタ５９の設定値に従うパターンで、３つのアンプ４７〜４９からの入力信号のいずれかを選択して出力する構成にされており、各アンプ４７〜４９により増幅された画素信号を、順次アナログデジタル変換器９に入力する。
【００５３】
その他、アナログデジタル変換器９は、マルチプレクサ７から出力されたアナログの画素信号を、デジタル信号（画素データ）に変換して出力する。尚、このアナログデジタル変換器９の出力端は、データサンプリング制御部１１に接続されている。
【００５４】
続いて、上記アナログフロントエンドＩＣ５から出力される画素データをデータサンプリング制御部１１を介して取得するメモリ制御部１５の詳細構成について説明する。図５は、メモリ制御部１５の構成を表す概略ブロック図である。
【００５５】
メモリ制御部１５は、主に、メモリアクセス調停部１５１と、メモリ書込制御部１５３と、メモリ読出制御部１５５と、アドレス設定部１５７と、から構成されている。
メモリアクセス調停部１５１は、メモリ２３へのアクセスを制御するためのものであり、上記メモリ書込制御部１５３又はメモリ読出制御部１５５からメモリ２３へのアクセス要求があると、他のアクセス要求を考慮して、適宜要求元にメモリ２３へのアクセスを許可する。
【００５６】
メモリ書込制御部１５３は、データサンプリング制御部１１がＦＩＦＯメモリ（即ち、先入れ先出し方式メモリ）１１１に格納した上記アナログフロントエンドＩＣ５からの画素データを、順次ＦＩＦＯメモリ１１１から読み出して取得する構成にされている。また、このメモリ書込制御部１５３は、メモリアクセス調停部１５１に対してアクセス要求を行ってアクセス権を確保した後、データサンプリング制御部１１から取得した画素データを、アドレス設定部１５７が設定した書込先メモリアドレスに対応するメモリ２３内の領域に書き込む構成にされている。
【００５７】
一方、メモリ読出制御部１５５は、ＣＰＵ１３から読出指令があると、メモリ２３にアクセスして、画素データをメモリアドレスの若い順に読み出し、その画素データを外部の画像形成装置２５に向けて出力する構成にされている。
【００５８】
続いて、書込先メモリアドレスを設定する上記アドレス設定部１５７の構成について図６を用いて説明する。尚、図６は、アドレス設定部１５７の構成を表す概略ブロック図である。
【００５９】
アドレス設定部１５７は、ＣＰＵ１３の設定処理（図７参照）により設定された初期値に対し、アナログフロントエンドＩＣ５からの画素データの出力パターンに適合する加減算処理を繰り返すことによって、各画素データの画素位置に対応した書込先メモリアドレスを設定する構成にされており、これらの動作を、更新タイミング信号生成部６１、第一演算部６３、第二演算部６５、第三演算部６７、アドレス登録部６９、セレクタ７１、切替制御部７３、などを用いて実現する。
【００６０】
このアドレス設定部１５７は、メモリ書込制御部１５３と同期して動作し、メモリ書込制御部１５３が１画素分の画素データをメモリ２３に書込する度に入力される画素処理タイミング信号に基づいて、更新タイミング信号生成部６１及びセレクタ７１の出力を切り替えるための上記切替制御部７３を動作させる。
【００６１】
更新タイミング信号生成部６１は、第一〜第三演算部６３，６５，６７の動作タイミングを制御する構成にされており、上記画素処理タイミング信号が入力される度に自身内蔵のカウンタ６１ａを動作させ、そのカウンタの値に対応する演算部６３，６５，６７に対して、更新タイミング信号を入力する。
【００６２】
第一演算部６３は、加算値レジスタＲａ１，Ｒｂ１と、加算器７５と、フリップフロップ回路（ＦＦ）７６と、から構成されており、加算器７５にて、加算値レジスタＲｂ１に記憶された値Ｖ＿Ｒｂ１と、加算値レジスタＲａ１に記憶された値Ｖ＿Ｒａ１とを加算し、その加算結果Ｖ＿Ｒａ１＋Ｖ＿Ｒｂ１を、第一更新タイミング信号が入力される度に、加算値レジスタＲｂ１に上書き登録することによって、加算値レジスタＲｂ１の値Ｖ＿Ｒｂ１を更新する。
【００６３】
一方、第二演算部６５は、加算値レジスタＲａ２，Ｒｂ２と、加算器７８と、フリップフロップ回路（ＦＦ）７９と、から構成されており、加算値レジスタＲｂ２の値Ｖ＿Ｒｂ２と、加算値レジスタＲａ２の値Ｖ＿Ｒａ２と、を加算器７８にて加算し、その加算結果Ｖ＿Ｒａ２＋Ｖ＿Ｒｂ２を、第二更新タイミング信号が入力される度に、加算値レジスタＲｂ２に上書き登録して、加算値レジスタＲｂ２の値Ｖ＿Ｒｂ２を更新する。
【００６４】
この他、第三演算部６７は、加算値レジスタＲａ３，Ｒｂ３と、加算器８１と、フリップフロップ回路（ＦＦ）８２と、から構成されており、加算値レジスタＲｂ３の値Ｖ＿Ｒｂ３と、加算値レジスタＲａ３の値Ｖ＿Ｒａ３と、を加算器８１にて加算し、その加算結果Ｖ＿Ｒａ３＋Ｖ＿Ｒｂ３を、第三更新タイミング信号が入力される度に、加算値レジスタＲｂ３に登録して、加算値レジスタＲｂ３の値Ｖ＿Ｒｂ３を更新する。
【００６５】
またセレクタ７１は、切替制御部７３に制御され、アナログフロントエンドＩＣ５からの画素データの出力パターンに合わせて、第一〜第三演算部６３，６５，６７のいずれか一つの加算値レジスタＲｂ１〜Ｒｂ３に登録された値を、アドレス登録部６９に入力する。具体的に切替制御部７３は、画素処理タイミング信号が入力される度にカウントアップされる自身内蔵のカウンタ７３ａの値に基づいて、セレクタ７１を制御する。
【００６６】
この他、アドレス登録部６９は、加算器８４、フリップフロップ回路（ＦＦ）８５、及び、アドレスレジスタＲＲ、を備えており、画素タイミング信号が入力される度に、セレクタ７１から出力される加算値レジスタＲｂ１〜Ｒｂ３の値Ｖ＿Ｒｂと、アドレスレジスタＲＲに記憶されている書込先メモリアドレスＶ＿ＲＲとを加算し、その加算結果Ｖ＿Ｒｂ＋Ｖ＿ＲＲを、アドレスレジスタＲＲに上書き登録して、書込先メモリアドレスＶ＿ＲＲを更新する。
【００６７】
続いて、本実施例のマルチプレクサ７が、第三チャネル（ＣＨ３）のアンプ４９、第二チャネル（ＣＨ２）のアンプ４８、第一チャネル（ＣＨ１）のアンプ４７を順に選択して、そのアンプ４７〜４９が出力する画素信号をアナログデジタル変換器９に入力する動作を繰り返す構成にされている場合に、ＣＰＵ１３が実行する図７の設定処理について説明する。尚、図７は、画像の読取指令が外部より入力されると、ＣＰＵ１３が実行する設定処理を表すフローチャートである。
【００６８】
処理を実行すると、ＣＰＵ１３は、まず、アナログフロントエンドＩＣ５からの画素データの出力パターンに合わせて更新タイミング信号が各演算部６３，６５，６７に入力されるように、更新タイミング信号生成部６１を設定すると共に、画素データの出力パターンに合わせてセレクタ７１が切替わるように、切替制御部７３を設定する（Ｓ１００）。また、アドレスレジスタＲＲに書込先メモリアドレスの初期値ＩＮＩＴを設定する（Ｓ１１０）。
【００６９】
その後、ＣＰＵ１３は、マルチプレクサ７が、アナログデジタル変換器９への入力信号を第三チャネルの画素信号から第二チャネルの画素信号に変更した際に、アナログフロントエンドＩＣ５から出力される第二チャネルの画素データの画素位置を計算するため、加算値レジスタＲａ１に、初期値０を設定し、加算値レジスタＲｂ１に初期値＋２を設定する（Ｓ１２０）。尚、加算値レジスタＲｂ１の値＋２は、第三チャネルの画素信号の画素位置に対する第二チャネルの画素信号の相対的な画素位置を表す値である。
【００７０】
続いて、ＣＰＵ１３は、マルチプレクサ７が、アナログデジタル変換器９への入力信号を第二チャネルの画素信号から第一チャネルの画素信号に変更した際に、アナログフロントエンドＩＣ５から出力される第一チャネルの画素データの画素位置を計算するため、加算値レジスタＲａ２に、初期値−２を設定し、加算値レジスタＲｂ２に初期値−（ｇａｐ＋１）を設定する（Ｓ１３０）。
【００７１】
ここで、値ｇａｐは、第一センサ３１及び第二センサ３３の主走査方向受光素子数（ライン幅）がＶａであり、第一センサ３１と第二センサ３３との副走査方向間隔（ラインギャップ）がＶｂである場合に、関係式ｇａｐ＝Ｖａ×Ｖｂで求められる値である。例えば、Ｖａ＝４０９６、Ｖｂ＝５である場合には、ｇａｐ＝２０４８０となり、Ｖａ＝２５６、Ｖｂ＝５である場合には、ｇａｐ＝１２８０となる。以下の説明（図８を用いた説明等）では、簡単な具体例として、ｇａｐ＝１２８０である場合を採り上げて説明することにするが、本発明の画像読取装置は、その具体例に限定されるものではない。
【００７２】
尚、加算値レジスタＲａ２に設定される値−２は、ＣＣＤイメージセンサ３の第二チャネルから主走査方向画素位置が４ｍ−１の画素信号が出力されるのに対し、第一チャネルからは、主走査方向画素位置が２ｍの画素信号が出力されることに対応して設定される値である。
【００７３】
この後、ＣＰＵ１３は、マルチプレクサ７が、アナログデジタル変換器９への入力信号を第一チャネルの画素信号から第三チャネルの画素信号に変更した際に、アナログフロントエンドＩＣ５から出力される第三チャネルの画素データの画素位置を計算するため、加算値レジスタＲａ３に、初期値＋２を設定し、加算値レジスタＲｂ３に初期値ｇａｐ＋３を設定し（Ｓ１４０）、当該処理を終了する。尚、加算値レジスタＲａ３に設定される値＋２は、ＣＣＤイメージセンサ３の第一チャネルから主走査方向画素位置が２ｍの画素信号が出力されるのに対し、第三チャネルからは、主走査方向画素位置が４ｍ−３の画素信号が出力されることに対応して設定される値である。
【００７４】
次に、上記設定処理終了後にメモリ制御部１５で行われる画素データの書込処理について説明する。図８（ａ）は、アナログフロントエンドＩＣ５からデータサンプリング制御部１１を介してメモリ制御部１５に入力される画素データの入力順を表す説明図であり、図８（ｂ）は、メモリ２３内の画素データの配列を表す説明図である。
【００７５】
ＣＰＵ１３は、上記設定処理終了後、ＣＣＤ制御部１９を作動させて、ＣＣＤ制御部１９からシフトレジスタ３５〜３７を動作させるための転送クロック信号φ１，φ２を、ＣＣＤイメージセンサ３に入力することにより上記シフトレジスタ３５〜３７の転送制御をＣＣＤ制御部１９を介して実行し、主走査方向に画像を読み取る。また更に、ＣＰＵ１３は、主走査方向の画像読取が完了すると、図示しない原稿送り機構あるいは読取ユニットを動作させるためのモータ制御部を介して、原稿あるいは、ＣＣＤイメージセンサ３を副走査方向に相対的に移動させ、再び主走査方向の走査を行うことにより次のラインの画像読取を行う。そしてこれらの動作を繰り返すことにより、ＣＣＤイメージセンサ３を用いて、二次元的に画像を読み取る。尚、図９は、画像読取の態様を表す説明図である。
【００７６】
このため、アナログフロントエンドＩＣ５からは、第二センサ３３の始端側の受光素子３４ｂに対応する画素データから、第三チャネル（ＣＨ３）、第二チャネル（ＣＨ２）、第一チャネル（ＣＨ１）の順に、主走査方向の画素データが出力される。また第一センサ３１及び第二センサ３３による主走査方向の画像読取が完了すると、次のラインの画像が読み取られ、次のラインの画素データが、同じく第三チャネル（ＣＨ３）、第二チャネル（ＣＨ２）、第一チャネル（ＣＨ１）の順に、アナログフロントエンドＩＣ５から出力される。
【００７７】
図８（ａ）では、第二センサ３３が第５ライン〜第１１ラインについての画像読取を行う場合に、メモリ制御部１５に入力される画素データの順序を示す。尚、図では、画素データの画素位置を（ライン番号，主走査方向画素位置番号）で表す。
【００７８】
具体的に、画素データは、画素位置が（５，１）のものから順に、（５，３）、（０，２）、（５，５）、（５，７）、（０，４）、…、（０，８）、…1)…、（６，１）、（６，３）、…、（１，８）、…2)…、（７，１）、…のようにメモリ制御部１５に入力される。また、この入力に対し、メモリ制御部１５は、上記設定処理によって特徴付けられた演算部６３，６５，６７及びアドレス登録部６９で、各画素データの画素位置を算出し、画素位置に対応するメモリ領域に画素データを書き込む。
【００７９】
具体的に、メモリ書込制御部１５３は、画素位置（５，１）の画素データを取得した時点で、その画素データを、アドレスレジスタＲＲの値ＩＮＩＴ（図では０ｘ０５００）に対応するメモリ２３の領域に書き込む。この書込が完了すると、アドレスレジスタＲＲには、上記画素処理タイミング信号により、加算値レジスタＲｂ１の初期値＋２とアドレスレジスタＲＲの値ＩＮＩＴとの加算結果ＩＮＩＴ＋２（図では０ｘ０５０２）が書き込まれて、書込先メモリアドレスが更新される。この後、更新タイミング信号生成部６１は、第一更新タイミング信号を第一演算部６３に入力して、加算値レジスタＲｂ１を更新する。ただし本実施例においては加算値レジスタＲａ１の値が０であることから、更新後も加算値レジスタＲｂ１は＋２で維持される。また、切替制御部７３は、セレクタ７１を制御して、第二演算部６５とセレクタ７１とを接続する。
【００８０】
次に、画素位置（５，３）の画素データが入力されると、メモリ書込制御部１５３は、アドレスレジスタＲＲの値に従うメモリアドレスＩＮＩＴ＋２（図では０ｘ０５０２）に対応するメモリ領域に、画素位置（５，３）の画素データを書き込む。この書込が完了すると、加算値レジスタＲｂ２の初期値−（ｇａｐ＋１）及びアドレスレジスタＲＲの値ＩＮＩＴ＋２が、加算器８４にて加算されて、画素処理タイミング信号により、その加算結果ＩＮＩＴ−ｇａｐ＋１（０ｘ０００１）がアドレスレジスタＲＲに書き込まれ、書込先メモリアドレスが更新される。この後、更新タイミング信号生成部６１は、第二更新タイミング信号を第二演算部６５に入力して、加算値レジスタＲｂ２を更新する。また、切替制御部７３は、セレクタ７１を制御して、第三演算部６７とセレクタ７１とを接続する。
【００８１】
次に、画素位置（０，２）の画素データが入力されると、メモリ書込制御部１５３は、メモリアドレスＩＮＩＴ−ｇａｐ＋１に対応するメモリ領域に画素位置（０，２）の画素データを書き込む。この書込が完了すると、画素処理タイミング信号により、加算値レジスタＲｂ３の初期値ｇａｐ＋３及びアドレスレジスタＲＲの値ＩＮＩＴ−ｇａｐ＋１との加算結果ＩＮＩＴ＋４（図では０ｘ０５０４）がアドレスレジスタＲＲに書き込まれて書込先メモリアドレスが更新される。この後、更新タイミング信号生成部６１は、第三更新タイミング信号を第三演算部６７に入力して、加算値レジスタＲｂ３を更新する。また、切替制御部７３は、セレクタ７１を制御して、第一演算部６３とセレクタ７１とを接続する。
【００８２】
また、画素位置（５，５）の画素データが入力されると、メモリ書込制御部１５３は、メモリアドレスＩＮＩＴ＋４（図では０ｘ０５０４）に対応するメモリ領域に画素位置（５，５）の画素データを書き込む。そして、書込が完了すると、画素処理タイミング信号により、加算値レジスタＲｂ１の値＋２及びアドレスレジスタＲＲの値ＩＮＩＴ＋４との加算結果ＩＮＩＴ＋６（図では０ｘ０５０６）がアドレスレジスタＲＲに書き込まれて書込先メモリアドレスが更新される。この後、更新タイミング信号生成部６１は、第一更新タイミング信号を第一演算部６３に入力して、加算値レジスタＲｂ１を更新する。また、切替制御部７３は、セレクタ７１を制御して、第二演算部６５とセレクタ７１とを接続する。
【００８３】
そして、画素位置（５，７）の画素データが入力されると、メモリ書込制御部１５３は、メモリアドレスＩＮＩＴ＋６（図では０ｘ０５０６）に対応するメモリ領域に画素位置（５，７）の画素データを書き込む。そして、書込が完了すると、画素処理タイミング信号により、加算値レジスタＲｂ２の値−（ｇａｐ＋３）と、アドレスレジスタＲＲの値ＩＮＩＴ＋６との加算結果ＩＮＩＴ−ｇａｐ＋３（０ｘ０００３）がアドレスレジスタＲＲに書き込まれて書込先メモリアドレスが更新される。この後、更新タイミング信号生成部６１は、第二更新タイミング信号を第二演算部６５に入力して、加算値レジスタＲｂ２を更新する。また、切替制御部７３は、セレクタ７１を制御して、第三演算部６７とセレクタ７１とを接続する。
【００８４】
この後、画素位置（０，４）の画素データが入力されると、メモリ制御部１５は、メモリ領域ＩＮＩＴ−ｇａｐ＋３に画素位置（０，４）の画素データを書き込む。そして、書込が完了すると、画素処理タイミング信号により、加算値レジスタＲｂ３の値ｇａｐ＋５と、アドレスレジスタＲＲの値ＩＮＩＴ−ｇａｐ＋３との加算結果ＩＮＩＴ＋８（図では０ｘ０５０８）がアドレスレジスタＲＲに書き込まれて書込先メモリアドレスが更新される。
【００８５】
このような動作の繰り返しにより、メモリ２３内には、各画素データが画素位置に対応したメモリアドレス先の領域に書き込まれる。
以上、本実施例の画像読取装置１について説明したが、本実施例の画像読取装置１によれば、ＣＰＵ１３の設定処理（図７）により特徴付けられて、第一演算部６３が、第二シフトレジスタ３６から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドＩＣ５から出力された第三シフトレジスタ３７の画素信号に対応する画素データの画素位置からの差分値で逐次算出し、第二演算部６５が、第一シフトレジスタ３５から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドＩＣ５から出力された第二シフトレジスタ３６の画素信号に対応する画素データの画素位置からの差分値で逐次算出し、第三演算部６７が、第三シフトレジスタ３７から出力される画素信号に対応する画素データの画素位置を、前回アナログフロントエンドＩＣ５から出力された第一シフトレジスタ３５の画素信号に対応する画素データの画素位置からの差分値で逐次算出する。
【００８６】
また、セレクタ７１が、切替制御部７３による制御の下、アナログフロントエンドＩＣ５による画素データの出力パターンに合わせて、次に入力される画素データの画素位置を表す第一〜第三演算部６３，６５，６７のいずれか一つの演算結果を出力し、アドレス登録部６９に入力する。
【００８７】
そして、アドレス登録部６９は、セレクタ７１を介して取得した第一〜第三演算部６３，６５，６７のいずれか一つの演算結果を、前のアドレスレジスタＲＲの値に加算して、次の書込先メモリアドレスを設定する。
【００８８】
したがって、画像読取装置１によれば、画素データのメモリ２３への書き込みと同時に画素データの並び替えを実行して、画素データを本来の順序でメモリ２３内に格納することができ、従来の場合と比較して、少ないメモリアクセス量で画素データの並び替えを完了することができる。この結果、従来のように並び替え操作に必要な作業用領域をメモリ２３内に用意しなくても済み、更には、並び替えの際に、ＣＰＵ１３の処理や、メモリ２３へのアクセスを抑制できて、画像読取装置１全体の処理速度が低下するのを抑制することができる。
【００８９】
尚、アドレス設定部１５７の構成は、上記構成に限定されず、様々な態様を採ることができる。上記実施例では、入力される画素データの画素位置と、前に入力された画素データの画素位置との差分値をまず算出して、その差分値を前のアドレスレジスタＲＲの値に加算することにより、次の画素データの画素位置に対応する書込先メモリアドレスを算出するようにしたが、各チャネルの画素データ毎に画素位置に対応するメモリアドレスを算出して、その算出値をそのまま書込先メモリアドレスとしてアドレスレジスタＲＲに登録するようにアドレス設定部１５７を構成しても構わない。
【００９０】
図１０は、各チャネルの画素データ毎に画素位置に対応するメモリアドレスを算出して、その値をそのままアドレスレジスタＲＲに登録する技法を採用した場合に好適なアドレス設定部１５７の内部構成を表す説明図である。以下、この場合のアドレス設定部１５７の構成を、第一変形例として説明することにする。ただし、以下では、上記実施例と同一構成の部分に関する説明を省略することにする。
【００９１】
第一変形例のアドレス設定部１５７においては、各演算部６３’，６５’，６７’に、加算値レジスタＲｂ１〜Ｒｂ３に替えて、アドレスレジスタＲｃ１〜Ｒｃ３が設けられている。また、アドレス登録部６９’は、アドレスレジスタＲＲのみで構成されている。その他、ＣＰＵ１３は、読取指令が外部より入力されると、図７に示す設定処理に替えて、図１１に示す変形例の設定処理を実行する構成となっている。尚、図１１は、ＣＰＵ１３が実行する変形例の設定処理を表すフローチャートである。
【００９２】
処理を実行すると、ＣＰＵ１３は、まず、アナログフロントエンドＩＣ５からの画素データの出力パターンに合わせて更新タイミング信号生成部６１及び切替制御部７３を設定する（Ｓ２００）。また、アドレスレジスタＲｃ１に初期値ＩＮＩＴを設定すると共に、加算値レジスタＲａ１に加算値＋４を設定する（Ｓ２１０）。
【００９３】
この後、ＣＰＵ１３は、アドレスレジスタＲｃ２に値ＩＮＩＴ＋２を設定すると共に、加算値レジスタＲａ２に加算値＋４を設定する（Ｓ２２０）。更にこの後、ＣＰＵ１３は、処理をＳ２３０に移して、アドレスレジスタＲｃ３に値ＩＮＩＴ−ｇａｐ＋１を設定すると共に、加算値レジスタＲａ３に加算値＋２を設定する。そして、当該設定処理を終了する。
【００９４】
このような設定がＣＰＵ１３により施されると、第一演算部６３’は、第一更新タイミング信号が入力される度に、アドレスレジスタＲｃ１の値Ｖ＿Ｒｃ１（初期値ＩＮＩＴ）に対して、加算値レジスタＲａ１に設定された値＋４を加算することにより、第三シフトレジスタ３７から出力される画素信号に対応した画素データの画素位置に対応するメモリアドレスを算出し、そのメモリアドレスＩＮＩＴ，ＩＮＩＴ＋４，ＩＮＩＴ＋８…を順にアドレスレジスタＲｃ１の値として設定する。
【００９５】
一方、第二演算部６５’は、第二更新タイミング信号が入力される度に、アドレスレジスタＲｃ２の値Ｖ＿Ｒｃ２（初期値ＩＮＩＴ＋２）に対して、加算値レジスタＲａ２に設定された値＋４を加算することにより、第二シフトレジスタ３６から出力される画素信号に対応した画素データの画素位置に対応するメモリアドレスを算出し、そのメモリアドレスＩＮＩＴ＋２，ＩＮＩＴ＋６，ＩＮＩＴ＋１０…を順にアドレスレジスタＲｃ２の値として設定する。
【００９６】
また、第三演算部６７’は、第三更新タイミング信号が入力される度に、アドレスレジスタＲｃ３の値Ｖ＿Ｒｃ３（初期値ＩＮＩＴ−ｇａｐ＋１）に対して、加算値レジスタＲａ３に設定された値＋２を加算することにより、第一シフトレジスタ３５から出力される画素信号に対応した画素データの画素位置に対応するメモリアドレスを算出し、そのメモリアドレスＩＮＩＴ−ｇａｐ＋１，ＩＮＩＴ−ｇａｐ＋３，ＩＮＩＴ−ｇａｐ＋５…を順にアドレスレジスタＲｃ３の値として設定する。
【００９７】
この他、セレクタ７１は、切替制御部７３の制御の下、アドレスレジスタＲｃ１、アドレスレジスタＲｃ２、アドレスレジスタＲｃ３の各値を、順に繰り返し、アドレス登録部６９’のアドレスレジスタＲＲに入力する。これによりアドレス登録部６９’では、書込先メモリアドレスがＩＮＩＴ，ＩＮＩＴ＋２，ＩＮＩＴ−ｇａｐ＋１，ＩＮＩＴ＋４，ＩＮＩＴ＋６，ＩＮＩＴ−ｇａｐ＋３，ＩＮＩＴ＋８…の順に、アドレスレジスタＲＲに設定される。
【００９８】
尚、更新タイミング信号生成部６１は、上記実施例と同様に、アドレスレジスタＲｃ１〜Ｒｃ３の値がアドレスレジスタＲＲに設定されると、対応する演算部６３’，６５’，６７’に更新タイミング信号を入力して、アドレスレジスタＲｃ１〜Ｒｃ３の値を更新する。
【００９９】
したがって、第一変形例の画像読取装置１では、図８（ａ）に示す順に、画素データがアナログフロントエンドＩＣ５から出力される場合に、メモリ書込制御部１５３にて、書込先メモリアドレスに対応するメモリ２３の領域に画素データを書き込むことにより、各画素データを画素配列順に並び替えてメモリ２３に格納することができる（図８（ｂ）参照）。尚、第一変形例では、アドレスレジスタＲＲを設けたが、メモリ書込制御部１５３を、セレクタ７１を介して、アドレスレジスタＲｃ１〜Ｒｃ３にアクセス可能に構成すれば、第一変形例においてアドレスレジスタＲＲを設ける必要はないことは勿論である。
【０１００】
続いて、第二変形例について説明する。第二変形例は、バイトイネーブル信号を用いて、複数の画素データを、メモリ２３に同時書き込みすることにより、画素データの書込効率を向上させたものである。尚、第二変形例では、メモリ２３とメモリ制御部１５とが３２ビット（即ち４バイト）のデータバスで繋がれ、３２ビットでデータ転送を行うことが可能な状態にある一方で、各画素データが８ビット（つまり１バイト）のデータである場合を前提として話をすすめる。周知のように、バイトイネーブル信号は、データ転送ビットより小さい単位でメモリ内にアクセスし、データの読み書き操作をする際に必要な信号である。
【０１０１】
図１２は、第二変形例の画像読取装置におけるデータサンプリング制御部１１及びメモリ制御部１５の構成を表す概略ブロック図である。また、図１３は、第二変形例のデータサンプリング制御部１１における振り分け部１１３の動作を表す説明図（ａ）、メモリ書込制御部１５３’内の第一書込制御部１５４ａの動作を表す説明図（ｂ）、及び、メモリ書込制御部１５３’内の第二書込制御部１５４ｂの動作を表す説明図（ｃ）である。
【０１０２】
第二変形例のデータサンプリング制御部１１は、振り分け部１１３と、第一ＦＩＦＯメモリ１１５と、第二ＦＩＦＯメモリ１１７と、を備えており、アナログフロントエンドＩＣ５から画素データが入力されると、図１３（ａ）に示すように、振り分け部１１３の動作にて、第一センサ３１の画素信号に対応する画素データを、第一ＦＩＦＯメモリ１１５に登録し、第二センサ３３の画素信号に対応する画素データを、第二ＦＩＦＯメモリ１１７に登録する。尚、このような構成は、振り分け部１１３にカウンタを設け、画素データが入力される度にカウンタがカウントアップされるようにしておくことで実現することが可能である。このようにカウンタを設ければ、カウンタの値に基づいて、画素データが第一センサ３１からのものか、第二センサ３３のものか、を振り分け部１１３にて判別することができる。
【０１０３】
一方、メモリ書込制御部１５３’は、第一書込制御部１５４ａと、第二書込制御部１５４ｂと、を備えている。第一書込制御部１５４ａは、第一ＦＩＦＯメモリ１１５に二以上の画素データが格納されると、第一ＦＩＦＯメモリ１１５から画素データを二つ取り出し、アドレス設定部１５７に設定された書込先メモリアドレスに対応するメモリ２３内の領域に、読み出した二つの画素データを書き込む。この時、第一書込制御部１５４ａは、図１３（ｂ）に示すように、バイトイネーブル信号”０１０１”を、メモリアクセス調停部１５１を介してメモリ２３に入力することにより、その二つの画素データの画素位置に対応するメモリ領域（図では、０ｘ０５０１及び０ｘ０５０３）に同時アクセスし、二つの画素データをまとめて、メモリ２３に書き込む。
【０１０４】
また、第二書込制御部１５４ｂは、第二ＦＩＦＯメモリ１１７に二以上の画素データが格納されると、第二ＦＩＦＯメモリ１１７から画素データを二つ取り出し、アドレス設定部１５７に設定された書込先メモリアドレスに対応するメモリ２３内の領域に、読み出した二つの画素データを書き込む。この時、第二書込制御部１５４ｂは、図１３（ｃ）に示すように、バイトイネーブル信号”１０１０”を、メモリアクセス調停部１５１を介してメモリ２３に入力することにより、その二つの画素データの画素位置に対応するメモリ領域（図では、０ｘ０ａ００及び０ｘ０ａ０２）に同時アクセスし、二つの画素データをまとめて、メモリ２３に書き込む。
【０１０５】
尚、この際の書込先メモリアドレスの設定は、図１０と同一構成のアドレス設定部１５７で行うことが可能である。この場合には、ＣＰＵ１３にて設定すべき各加算値レジスタＲａ１〜Ｒａ３及びアドレスレジスタＲｃ１〜Ｒｃ３の値を、第二変形例の書込態様に合わせて変更すると共に、各演算部６３’，６５’，６７’の更新タイミングや、セレクタ７１の切替制御などを、メモリ書込制御部１５３の書込タイミングに合わせて、変更すればよい。
【０１０６】
また、図１０では、演算部６３’，６５’，６７’を計３つ用意しているが、第二変形例では、第一ＦＩＦＯメモリ１１５の画素データ、及び、第二ＦＩＦＯメモリ１１７の画素データ、の書込先メモリアドレスを設定すればいいので、２つの演算部６３’，６５’で、上記動作を実現することが可能である。
【０１０７】
具体的に、図８（ａ）に示した順にアナログフロントエンドＩＣ５から画素データが出力される場合には、加算値レジスタＲａ１の初期値を＋４に設定すると共に、アドレスレジスタＲｃ１の初期値をＩＮＩＴ−ｇａｐに設定すればよい。また、加算値レジスタＲａ２の初期値を＋４に設定すると共に、アドレスレジスタＲｃ２の初期値をＩＮＩＴに設定すればよい。このようにすれば、アドレスレジスタＲｃ１に対して、順に値ＩＮＩＴ−ｇａｐ，ＩＮＩＴ−ｇａｐ＋４，ＩＮＩＴ−ｇａｐ＋８，…が設定され、アドレスレジスタＲｃ２に対して、順に値ＩＮＩＴ，ＩＮＩＴ＋４，ＩＮＩＴ＋８，…が設定される。
【０１０８】
以上、第二変形例の画像読取装置によれば、画素データを複数まとめて書き込むことができるので、メモリへのアクセス量を減らすことができる。尚、本発明の算出手段は、ＣＰＵ１３による設定処理、本発明の第一〜第三演算手段としての第一〜第三演算部６３，６３’，６５，６５’，６７，６７’、更新タイミング信号生成部６１、切替制御部７３、及び、セレクタ７１、の連携動作によって実現されている。また、本発明のアドレス設定手段は、第一〜第三演算部６３，６３’，６５，６５’，６７，６７’の演算結果に基づいて、書込先メモリアドレスを設定するアドレス登録部６９，６９’に相当する。この他、本発明の書込手段は、データサンプリング制御部１１及びメモリ書込制御部１５３に相当する。
【０１０９】
続いて、本発明の画像処理装置としての機能を備える第三変形例の画像読取装置について説明する。尚、装置内の基本構成は、上述した第二変形例までの画像読取装置と略同一であるため、その点についての詳細説明は省略することにする。
【０１１０】
図１４は、第三変形例の画像読取装置におけるメモリ制御部１５の構成を表す概略ブロック図である。
メモリ制御部１５のメモリ書込制御部１６１は、アナログフロントエンドＩＣ５から出力された画素データをデータサンプリング制御部１１を介して取得すると、図１５（ａ）に示すように、その画素データを順次隣接するメモリ領域に書き込む。尚、図１５（ａ）は、メモリ２３内に書き込まれた画素データの配置を表す説明図である。図１５（ａ）からも理解できるように、各画素データは、メモリ書込制御部１６１により順次隣接するメモリ領域に書き込まれる結果、アナログフロントエンドＩＣ５による画素データの出力パターンに対応した配置でメモリ２３内に記憶される。
【０１１１】
一方、メモリ読出制御部１６３は、ＣＰＵ１３から読出指令があると、アドレス設定部１６５に設定された読出先メモリアドレスに対応するメモリ２３内の領域にアクセスして、その領域に記憶されている画素データを読み出すことにより、画素データを画像形成装置２５に形成させるべき画像の画素配列に対応した順序で、外部の画像形成装置２５に向けて出力する。
【０１１２】
尚具体的に、アドレス設定部１６５は、図１０に示す構成となっている。図１０は、アドレス設定部１５７の内部構成として図示したものであるが、第三変形例におけるアドレス設定部１６５は、図１０に示すアドレス設定部１５７の構成と基本構成が同一であるため、以下では、図１０を用いて、アドレス設定部１６５の動作を説明する。
【０１１３】
アドレス設定部１６５の各レジスタＲａ１〜Ｒａ３，Ｒｃ１〜Ｒｃ３には、ＣＰＵ１３の設定処理により各種値が動作前に設定される。図１６は、ＣＰＵ１３が、外部から読出指令を受けると、アドレス設定部１６５に対して行う第三変形例の設定処理を表すフローチャートである。
【０１１４】
ＣＰＵ１３は、図１６に示す設定処理を実行すると、Ｓ３００で、更新タイミング信号生成部６１及び切替制御部７３に対して初期設定を行った後、Ｓ３１０で、アドレス設定部１６５のアドレスレジスタＲｃ１に対し、第一番目の画素位置の読出先メモリアドレスに対応する初期値ＩＮＩＴを設定すると共に、加算値レジスタＲａ１に対し、値＋３を設定する。続いて、ＣＰＵ１３は、アドレスレジスタＲｃ２に対し、値ＩＮＩＴ＋ｇａｐ＋２を設定すると共に、加算値レジスタＲａ２に対し、値＋３を設定する（Ｓ３２０）。また、ＣＰＵ１３は、アドレスレジスタＲｃ３に対し、値ＩＮＩＴ＋１を設定すると共に、加算値レジスタＲａ３に対し、値＋３を設定する（Ｓ３３０）。この後、当該設定処理を終了する。
【０１１５】
このような設定がＣＰＵ１３により施されると、図１５（ｂ）に示すように、アドレス設定部１６５の第一演算部６３’は、第一更新タイミング信号が入力される度に、アドレスレジスタＲｃ１の初期値ＩＮＩＴ（図では０ｘ０５００）に対して、加算値レジスタＲａ１に設定された値＋３を加算し、この結果ＩＮＩＴ，ＩＮＩＴ＋３（図では０ｘ０５０３），ＩＮＩＴ＋６（図では０ｘ０５０６）…を順にアドレスレジスタＲｃ１に設定する。
【０１１６】
一方、第二演算部６５’は、第二更新タイミング信号が入力される度に、アドレスレジスタＲｃ２の初期値ＩＮＩＴ＋ｇａｐ＋２（図では０ｘ０ａ０２）に対して、加算値レジスタＲａ２に設定された値＋３を加算し、この結果ＩＮＩＴ＋ｇａｐ＋２，ＩＮＩＴ＋ｇａｐ＋５（図では０ｘ０ａ０５），ＩＮＩＴ＋ｇａｐ＋８（図では０ｘ０ａ０８）…を順にアドレスレジスタＲｃ２の値に設定する。
【０１１７】
また、第三演算部６７’は、第三更新タイミング信号が入力される度に、アドレスレジスタＲｃ３の初期値ＩＮＩＴ＋１（図では０ｘ０５０１）に対して、加算値レジスタＲａ３に設定された値＋３を加算し、この結果ＩＮＩＴ＋１，ＩＮＩＴ＋４（図では０ｘ０５０４），ＩＮＩＴ＋７（図では０ｘ０５０７）…を順にアドレスレジスタＲｃ３に設定する。
【０１１８】
この他、セレクタ７１は、切替制御部７３の制御の下、画素データの読出が完了する度、アドレスレジスタＲｃ１、アドレスレジスタＲｃ２、アドレスレジスタＲｃ３、アドレスレジスタＲｃ２を順に繰り返し選択して、各アドレスレジスタＲｃ１〜Ｒｃ３に設定された値を、アドレス登録部６９’のアドレスレジスタＲＲに入力し、読出先メモリアドレスを、ＩＮＩＴ，ＩＮＩＴ＋ｇａｐ＋２，ＩＮＩＴ＋１，ＩＮＩＴ＋ｇａｐ＋５，ＩＮＩＴ＋３，ＩＮＩＴ＋ｇａｐ＋８，ＩＮＩＴ＋４，…の順に設定する。
【０１１９】
尚、更新タイミング信号生成部６１は、画素データの読出が完了する度に入力される画素処理タイミング信号に基づき、同一のアドレスレジスタＲｃ１〜Ｒｃ３がセレクタ７１によって再度選択される前に、各演算部６３’，６５’，６７’に更新タイミング信号を入力する構成にされている。
【０１２０】
以上、第三変形例について説明したが、第三変形例の画像読取装置によれば、ＣＰＵ１３による設定処理（図１６）によって特徴付けられたアドレス設定部１６５が、アナログフロントエンドＩＣ５による画素データの出力パターンに基づく加算処理により、メモリ２３から各画素データをＣＣＤイメージセンサ３が読み取った画像の画素配列順に読み出すことが可能に、読出先メモリアドレスをアドレスレジスタＲＲに設定するから、メモリ読出制御部１６３は、そのアドレスレジスタＲＲに従って、画素データ群を格納するメモリ２３から各画素データを読み出すことで、画素配列順に画素データを出力することができる。
【０１２１】
したがって、第三変形例の画像読取装置では、画素データの読出後に、画素データの並び替え操作を行わなくても、画像形成装置２５に形成させるべき画像として、外部の画像形成装置２５にＣＣＤイメージセンサ３が読み取った画像を、その画素データに基づいて形成させることができる。結果、本実施例によれば、画素データの画像形成装置２５への出力に関わる処理を大幅に縮小することができて、画像読取装置にかかる処理負荷を軽減することができる。尚、本発明の復元出力手段は、図１６に示すＣＰＵ１３の設定処理により特徴付けられる図１０に示す構成のアドレス設定部１６５と、メモリ読出制御部１６３と、により実現されている。
【０１２２】
以上、本発明の実施例について説明したが、本発明のデータ書込装置及び画像処理装置は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
上記実施例では説明しなかったが、例えば、図６に示す構成をアドレス設定部１６５に適用しても、各画素データをＣＣＤイメージセンサ３が読み取った画像の画素配列順に読み出すことが可能に画像読取装置を構成することができる。この場合には、アドレス設定部１６５が、画素データの画素配列順に読出先メモリアドレスを設定するように、ＣＰＵ１３の設定処理によって、加算値レジスタＲａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３の初期値を設定すればよい。
【０１２３】
この他、上記実施例では、マルチプレクサ７が、第三チャネルのアンプ４９，第二チャネルのアンプ４８，第一チャネルのアンプ４７から出力される画素信号を順に繰り返しアナログデジタル変換器９に入力する場合の、各種設定処理について説明したが、マルチプレクサ７が、この他のパターンで、画素信号を順にアナログデジタル変換器９に入力する構成にされている場合には、アナログフロントエンドＩＣ５における画素データの出力パターンも当然に変わるから、その出力パターンに合わせて、適宜アドレス設定部１５７，１６５への各種設定値を変更して、本発明のデータ書込装置又は画像処理装置としての構成を実現すればよい。
【図面の簡単な説明】
【０１２４】
【図１】本実施例の画像読取装置１の構成を表す概略ブロック図である。
【図２】ＣＣＤイメージセンサ３の概略構成を表す説明図である。
【図３】ＣＣＤイメージセンサ３からの出力信号の態様を表すタイムチャートである。
【図４】アナログフロントエンドＩＣ５の内部構成を概略的に表す説明図である。
【図５】メモリ制御部１５の構成を表す概略ブロック図である。
【図６】アドレス設定部１５７の構成を表す概略ブロック図である。
【図７】ＣＰＵ１３が実行する設定処理を表すフローチャートである。
【図８】画素データの入力順を表す説明図（ａ）及び、メモリ２３内の画素データの配列を表す説明図（ｂ）である。
【図９】画像読取の態様を表す説明図である。
【図１０】第一変形例のアドレス設定部１５７の構成を表す概略ブロック図である。
【図１１】ＣＰＵ１３が実行する第一変形例の設定処理を表すフローチャートである。
【図１２】第二変形例のデータサンプリング制御部１１及びメモリ制御部１５の構成を表す概略ブロック図である。
【図１３】第二変形例のデータサンプリング制御部１１における振り分け部１１３の動作を示した説明図（ａ）、メモリ書込制御部１５３’内の第一書込制御部１５４ａの動作を示した説明図（ｂ）、及び、第二書込制御部１５４ｂの動作を示した説明図（ｃ）である。
【図１４】第三変形例のメモリ制御部１５の構成を表す概略ブロック図である。
【図１５】第三変形例においてメモリ２３内に書き込まれた画素データの配置を表す説明図（ａ）及び、画素データの読出順を表す説明図（ｂ）である。
【図１６】ＣＰＵ１３が、アドレス設定部１６５に対して行う第三変形例の設定処理を表すフローチャートである。
【符号の説明】
【０１２５】
１…画像読取装置、３…ＣＣＤイメージセンサ、５…アナログフロントエンドＩＣ、７…マルチプレクサ、９…アナログデジタル変換器、１１…データサンプリング制御部、１３…ＣＰＵ、１５…メモリ制御部、１７…クロック生成部、１９…ＣＣＤ制御部、２１…ＡＦＥ制御部、２３…メモリ、２４…ＥＥＰＲＯＭ、２５…画像形成装置、３１…第一センサ、３２，３４ａ，３４ｂ…受光素子、３３…第二センサ、３５…第一シフトレジスタ、３６…第二シフトレジスタ、３７…第三シフトレジスタ、４７〜４９…プログラマブルゲインアンプ、５５…レジスタ部、５９…レジスタ、６１…更新タイミング信号生成部、６１ａ，７３ａ…カウンタ、６３〜６５，６３’〜６５’…演算部、６９，６９’…アドレス登録部、７１…セレクタ、７３…切替制御部、７５，７８，８１，８４…加算器、１１１，１１５，１１７…ＦＩＦＯメモリ、１１３…振り分け部、１５１…メモリアクセス調停部、１５３，１５３’，１６１…メモリ書込制御部、１５４ａ…第一書込制御部、１５４ｂ…第二書込制御部、１５５，１６３…メモリ読出制御部、１５７，１６５…アドレス設定部、Ｒａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３…加算値レジスタ、ＲＲ，Ｒｃ１〜Ｒｃ３…アドレスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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