(57)【要約】  【課題】  犠牲酸化工程やゲート酸化形成工程に起因するチャネル領域の不純物濃度の低下を抑制し、それによってチャネル領域の不純物濃度の制御が容易で且つ所望のＶｔを得ることが可能な半導体装置及びその製造方法を提供する。  【解決手段】  トレンチＴの壁面上にゲート絶縁膜４を形成する工程よりも後に、チャネル領域となるＰ型基板領域３をイオン注入法により形成することによって、深さ方向に急峻な勾配を有するＰ型不純物濃度分布を形成する。【選択図】      図１
2006229181.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１導電型の第１の半導体領域を形成する工程（ａ）と、
前記半導体基板に、第１の半導体領域の所定の部位に達するトレンチを形成する工程（ｂ）と、
前記トレンチの壁面上にゲート絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板内における前記第１の半導体領域の上に、第２導電型の第２の半導体領域を形成する工程（ｄ）と、
前記トレンチ内における前記ゲート絶縁膜の上に第１導電型のゲート電極を形成する工程（ｅ）と、
前記半導体基板内における前記第２の半導体領域の上に、第１導電型の第３の半導体領域を形成する工程（ｆ）とを備え、
前記工程（ｅ）において、前記ゲート電極は、前記第２の半導体領域と、前記第１の半導体領域における前記第２の半導体領域の下側に位置する部分と、前記第３の半導体領域における前記第２の半導体領域の上側に位置する部分とにそれぞれ跨るように前記ゲート絶縁膜の上に形成されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記ゲート電極は、当該ゲート電極の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜を形成する工程（ｇ）をさらに備え、
前記絶縁膜は、当該絶縁膜の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記トレンチ内に露出する前記第３の半導体領域の表面にシリサイド層を形成する工程（ｈ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）において、前記第２の半導体領域は、注入エネルギーの異なる複数回のイオン注入により第２導電型不純物を前記半導体基板に導入することによって形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）と前記工程（ｃ）との間に、前記トレンチの壁面を犠牲酸化して酸化膜を形成した後、当該酸化膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）を前記工程（ｅ）よりも後に実施することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜６のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記トレンチ内に導体膜を埋め込む工程（ｅ１）と、前記導体膜にエッチング処理を行なって前記ゲート電極を形成する工程（ｅ２）とを含み、
前記工程（ｄ）は前記工程（ｅ１）と前記工程（ｅ２）との間に実施され、
前記第２の半導体領域は、イオン注入により第２導電型不純物を前記導体膜を介して前記半導体基板に導入することによって形成されることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板に形成された第１導電型の第１の半導体領域と、
前記半導体基板における前記第１の半導体領域上に形成された第２導電型の第２の半導体領域と、
前記半導体基板における前記第２の半導体領域上に形成された第１導電型の第３の半導体領域と、
前記第３の半導体領域及び前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチと、
前記トレンチの壁面上に形成されたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の上に形成された第１の導電型のゲート電極とを備え、
前記ゲート電極は、前記第２の半導体領域と、前記第１の半導体領域における前記第２の半導体領域の下側に位置する部分と、前記第３の半導体領域における前記第２の半導体領域の上側に位置する部分とにそれぞれ跨るように前記ゲート絶縁膜の上に形成されていると共に、第２導電型不純物を含有していることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記トレンチの側方における前記第１の半導体領域と前記第３の半導体領域との間に形成されている前記第２の半導体領域の第２導電型不純物の濃度分布において、ピーク位置から上方及び下方にそれぞれ０．２５μｍ離れた位置での濃度がピーク濃度の２分の１未満であることを特徴とする半導体装置。
【請求項１１】
請求項９又は１０に記載の半導体装置において、
前記ゲート電極の上面は、前記第３の半導体領域の上面と下面との間に位置することを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のうちのいずれか１項に記載の半導体装置において、
前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜をさらに備え、
前記絶縁膜の上面は、前記第３の半導体領域の上面と下面との間に位置することを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記トレンチ内における前記絶縁膜の上方に位置する前記第３の半導体領域の表面にシリサイド層が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項９〜１３のうちのいずれか１項に記載の半導体装置において、
前記第２の半導体領域の第２導電型不純物の濃度分布にピークが２つ存在することを特徴とする半導体装置。
【請求項１５】
請求項９〜１３のうちのいずれか１項に記載の半導体装置において、
前記第２の半導体領域の第２導電型不純物の濃度分布にピークが３つ以上存在することを特徴とする半導体装置。
【請求項１６】
請求項９〜１５のうちのいずれか１項に記載の半導体装置において、
前記第１の半導体領域は、第１導電型不純物の濃度が相対的に高い第４の半導体領域と、前記第４の半導体領域上に設けられ且つ第１導電型不純物の濃度が相対的に低い第５の半導体領域とを有することを特徴とする半導体装置。
【請求項１７】
請求項９〜１６のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極が含有する第２導電型不純物は、前記第２の半導体領域を形成するためのイオン注入によって前記ゲート電極中に導入されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチＭＩＳ（Metal-Insulator-Semiconductor ）ゲート構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板中に形成されたトレンチ（trench：溝）内にゲート電極を埋め込むことにより形成されるトレンチゲート構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）やＭＩＳＦＥＴ（Field Effect Transistor ）等の半導体装置に応用され、特に電力用等の用途に有利な構造である。例えば、トレンチゲート構造を有するＩＧＢＴは、ＭＩＳＦＥＴの高入力インピーダンス特性とバイポーラ・トランジスタの低飽和電圧特性とを併せ持ち、無停電電源装置や各種のモータ駆動装置等に広範囲で利用されている。
【０００３】
図１１は、特許文献１に開示されている、従来のトレンチＭＩＳ（Metal-Insulator-Semiconductor ）ゲート構造を有する半導体装置の断面図である。図１１に示す従来の半導体装置は、全てのマスキングステップに対して平坦な表面を持つ一方、垂直なゲート電極へのコンタクトを形成することを可能としている。具体的には、第１導電型（Ｎ型）の高濃度ドレイン領域１１０及び低濃度ドレイン領域１１１の積層構造の上方に、上向き開口トレンチによって離隔された第２導電型（Ｐ型）の本体領域１２０ａ及び１２０ｂが形成されている。ここで、高濃度ドレイン領域１１０に対してドレインコンタクト１１７が取られる。また、本体領域１２０ａ及び１２０ｂのそれぞれにおける上向き開口トレンチの近傍には第１導電型のソース領域１２１ａ及び１２１ｂが形成されている。ソース領域１２１ａ及び１２１ｂのそれぞれの上並びに本体領域１２０ａ及び１２０ｂのそれぞれ上にはソース・本体コンタクトを取るためのメタルコンタクト１１８及び１１９が形成されている。
【０００４】
尚、上向き開口トレンチは、ソース領域１２１ａとソース領域１２１ｂとの間及び本体領域１２０ａと本体領域１２０ｂとの間を通って低濃度ドレイン領域１１１内に延在している。上向き開口トレンチの壁面に沿ってゲート絶縁膜１３２が形成されていると共に、上向き開口トレンチの上部を除く他の部分にはゲート絶縁膜１３２を介してゲート電極（垂直ゲート）１３３が埋め込まれている。ここで、ゲート電極１３３の上面は、ソース領域１２１ａ及び１２１ｂのそれぞれの高さの範囲内に位置する。また、ゲート電極１３３の上面上に位置する上向き開口トレンチ上部には絶縁膜１３５が埋め込まれており、該絶縁膜１３５の表面はメタルコンタクト１１８及び１１９のそれぞれの表面と面一になるように平坦化されている。
【０００５】
また、図示は省略しているが、図１１に示す構造体の上には絶縁膜が形成されており、それによって、平坦な表面を持つトランジスタが得られる。このようにして得られるトレンチＭＩＳゲート構造を有する半導体装置（ＭＩＳＦＥＴ）によると、製造が容易である。しかも、本体領域１２０ａ及び１２０ｂにおけるトレンチ側方のゲート絶縁膜１３２の近傍には、垂直方向に延びるチャネル領域１２２ｃ１及び１２２ｃ２が形成される。チャネル領域１２２ｃ１は、下方に設けられた低濃度ドレイン領域１１１と、上方に設けられたソース領域１２１ａとによって挟まれている。チャネル領域１２２ｃ２は、下方に設けられた低濃度ドレイン領域１１１と、上方に設けられたソース領域１２１ｂとによって挟まれている。このように、チャネル領域１２２ｃ１及び１２２ｃ２が垂直方向に延びていることによって、キャリアが垂直下方向に継続して流れるため、オン抵抗の低減が可能である。
【特許文献１】特許第２６６２２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置においては、集積回路の微細化が進み、ゲート電極が埋め込まれるトレンチ同士の間隔が狭くなると、本体領域１２０ａ及び１２０ｂにおけるチャネル領域１２２ｃ１及び１２２ｃ２に含まれる不純物が、トレンチ壁面の犠牲酸化工程やゲート酸化膜形成工程の際に当該酸化膜中に吸い出されてしまう。その結果、チャネル領域の不純物濃度の制御が困難になるので、所望の閾値電圧（Ｖｔ）を得ることが困難になるという問題が生じる。
【０００７】
前記に鑑み、本発明の目的は、犠牲酸化工程やゲート酸化形成工程における不純物吸い出し効果の影響を受けることがなく、チャネル領域の不純物濃度の制御が容易で且つ所望のＶｔを得ることが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板に、第１導電型の第１の半導体領域を形成する工程（ａ）と、前記半導体基板に、第１の半導体領域の所定の部位に達するトレンチを形成する工程（ｂ）と、前記トレンチの壁面上にゲート絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記半導体基板内における前記第１の半導体領域の上に、第２導電型の第２の半導体領域を形成する工程（ｄ）と、前記トレンチ内における前記ゲート絶縁膜の上に第１導電型のゲート電極を形成する工程（ｅ）と、前記半導体基板内における前記第２の半導体領域の上に、第１導電型の第３の半導体領域を形成する工程（ｆ）とを備え、前記工程（ｅ）において、前記ゲート電極は、前記第２の半導体領域と、前記第１の半導体領域における前記第２の半導体領域の下側に位置する部分と、前記第３の半導体領域における前記第２の半導体領域の上側に位置する部分とにそれぞれ跨るように前記ゲート絶縁膜の上に形成される。
【０００９】
本発明の半導体装置の製造方法によると、トレンチ内にゲート絶縁膜を形成する工程よりも後に、第２導電型の第２の半導体領域からなるチャネル領域を形成するため、ゲート絶縁膜形成工程（例えば酸化工程）に起因する第２導電型不純物の絶縁膜中への過剰な吸い出しを防ぐことができる。従って、チャネル領域の不純物濃度を容易に制御できるので、所望のＶｔを得ることが可能になる。
【００１０】
本発明の半導体装置の製造方法において、前記工程（ｅ）において、前記ゲート電極は、当該ゲート電極の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることが好ましい。
【００１１】
このようにすると、トレンチの上部に位置するソース領域の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。
【００１２】
本発明の半導体装置の製造方法において、前記工程（ｅ）の後に、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜を形成する工程（ｇ）をさらに備え、前記絶縁膜は、当該絶縁膜の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることが好ましい。
【００１３】
このようにすると、ゲート電極の上に絶縁膜を介してソース電極を形成することができるため、トレンチの両側に形成されたソース領域同士をソース電極によって容易に接続することができる。
【００１４】
本発明の半導体装置の製造方法において、前記工程（ｅ）の後に、前記トレンチ内に露出する前記第３の半導体領域の表面にシリサイド層を形成する工程（ｈ）をさらに備えていることが好ましい。
【００１５】
このようにすると、ソースコンタクト抵抗のさらなる低減を図ることができる。
【００１６】
本発明の半導体装置の製造方法において、前記工程（ｄ）において、前記第２の半導体領域は、注入エネルギーの異なる複数回のイオン注入により第２導電型不純物を前記半導体基板に導入することによって形成されることが好ましい。
【００１７】
このようにすると、Ｖｔ制御の自由度やチャネル長制御の自由度を向上させることができる。また、第２の半導体領域の抵抗を抑制でき、それによって寄生トランジスタによるトラブル、例えば寄生バイポーラトランジスタが導通するために起こるスナップバックと呼ばれる電流−電圧特性の劣化等を防ぐことが可能になる。
【００１８】
本発明の半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記トレンチの壁面を犠牲酸化して酸化膜を形成した後、当該酸化膜を除去する工程をさらに備えていることが好ましい。
【００１９】
このようにすると、トレンチの壁面を平滑化することができる。また、トレンチ壁面の犠牲酸化よりも後に、第２の半導体領域からなるチャネル領域を形成するため、当該犠牲酸化に起因する第２の半導体領域中の不純物の酸化膜中への過剰な吸い出しを防ぐことができる。従って、チャネル領域の不純物濃度をより容易に制御できるので、所望のＶｔをより確実に得ることが可能になる。
【００２０】
本発明の半導体装置の製造方法において、前記工程（ｄ）を前記工程（ｅ）よりも後に実施することが好ましい。
【００２１】
このようにすると、トレンチ内のゲート絶縁膜がゲート電極によって覆われた状態で第２の半導体領域を形成するため、ゲート絶縁膜にダメージ等を与えることなく第２の半導体領域を形成することができる。
【００２２】
本発明の半導体装置の製造方法において、前記工程（ｅ）は、前記トレンチ内に導体膜を埋め込む工程（ｅ１）と、前記導体膜にエッチング処理を行なって前記ゲート電極を形成する工程（ｅ２）とを含み、前記工程（ｄ）は前記工程（ｅ１）と前記工程（ｅ２）との間に実施され、前記第２の半導体領域は、イオン注入により第２導電型不純物を前記導体膜を介して前記半導体基板に導入することによって形成されることが好ましい。
【００２３】
このようにすると、イオン注入に起因するゲート絶縁膜の膜質の劣化を防止しながら、トレンチＭＩＳゲート構造を有する半導体装置を製造することができる。
【００２４】
本発明に係る半導体装置は、半導体基板に形成された第１導電型の第１の半導体領域と、前記半導体基板における前記第１の半導体領域上に形成された第２導電型の第２の半導体領域と、前記半導体基板における前記第２の半導体領域上に形成された第１導電型の第３の半導体領域と、前記第３の半導体領域及び前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチと、前記トレンチの壁面上に形成されたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の上に形成された第１の導電型のゲート電極とを備え、前記ゲート電極は、前記第２の半導体領域と、前記第１の半導体領域における前記第２の半導体領域の下側に位置する部分と、前記第３の半導体領域における前記第２の半導体領域の上側に位置する部分とにそれぞれ跨るように前記ゲート絶縁膜の上に形成されていると共に、第２導電型不純物を含有している。ここで、前記トレンチの側方における前記第１の半導体領域と前記第３の半導体領域との間に形成されている前記第２の半導体領域の第２導電型不純物の濃度分布において、ピーク位置から上方及び下方にそれぞれ０．２５μｍ離れた位置での濃度がピーク濃度の２分の１未満であることが好ましい。
【００２５】
本発明の半導体装置は、前述の本発明の半導体装置の製造方法により製造される半導体装置であるため、第２の半導体領域の不純物プロファイルが急峻になるので、言い換えると、当該不純物プロファイルがブロードになることを防止できるので、ソース・ドレイン領域の不純物濃度が打ち消されてしまうことを抑制できる。すなわち、デバイスの低抵抗化を図るのに有利である。また、不純物プロファイルのピーク濃度を制御することによって閾値電圧を容易に制御することができるので、短チャネル長化にも有利である。
【００２６】
本発明の半導体装置において、前記ゲート電極の上面は、前記第３の半導体領域の上面と下面との間に位置することが好ましい。
【００２７】
このようにすると、トレンチの上部に位置するソース領域の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。
【００２８】
本発明の半導体装置において、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜をさらに備え、前記絶縁膜の上面は、前記第３の半導体領域の上面と下面との間に位置することが好ましい。
【００２９】
このようにすると、ゲート電極の上に絶縁膜を介してソース電極を形成することができるため、トレンチの両側に形成されたソース領域同士をソース電極によって容易に接続することができる。また、この場合、前記トレンチ内における前記絶縁膜の上方に位置する前記第３の半導体領域の表面にシリサイド層が形成されていることが好ましい。このようにすると、ソースコンタクト抵抗のさらなる低減を図ることができる。
【００３０】
本発明の半導体装置において、前記第２の半導体領域の第２導電型不純物の濃度分布にピークが２つ存在することが好ましい。
【００３１】
このようにすると、Ｖｔ制御の自由度やチャネル長制御の自由度を向上させることができる。
【００３２】
本発明の半導体装置において、前記第２の半導体領域の第２導電型不純物の濃度分布にピークが３つ以上存在することが好ましい。
【００３３】
このようにすると、Ｖｔ制御の自由度やチャネル長制御の自由度を向上させることができる。また、第２の半導体領域の抵抗を抑制でき、それによって寄生トランジスタによるトラブル、例えば寄生バイポーラトランジスタが導通するために起こるスナップバックと呼ばれる電流−電圧特性の劣化等を防ぐことが可能になる。
【００３４】
本発明の半導体装置において、前記第１の半導体領域は、第１導電型不純物の濃度が相対的に高い第４の半導体領域と、前記第４の半導体領域上に設けられ且つ第１導電型不純物の濃度が相対的に低い第５の半導体領域とを有することが好ましい。
【００３５】
このようにすると、チャネル領域となる第２の半導体領域は、第１導電型不純物の濃度が相対的に低い第５の半導体領域と接する一方、第１導電型不純物の濃度が相対的に高い第４の半導体領域からは離間して設けられるため、オン電流の低減を図ることができる。
【００３６】
本発明の半導体装置において、前記ゲート電極が含有する第２導電型不純物は、前記第２の半導体領域を形成するためのイオン注入によって前記ゲート電極中に導入されていてもよい。
【発明の効果】
【００３７】
本発明によると、犠牲酸化やゲート酸化膜形成のような酸化膜形成工程に起因するチャネル領域の不純物濃度の低下を抑制できるため、チャネル領域の不純物濃度の制御を容易に行なうことができるので、所望のＶｔを得ることができる。さらに、チャネル領域の不純物濃度分布を急峻にできるので、微細化に伴う短チャネル化を実現することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の各実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、以下に示す各実施形態においては、一例として縦型トレンチゲート構造を有するＭＩＳＦＥＴを挙げているが、本発明は、縦型トレンチＩＧＢＴ、縦型ＭＩＳＦＥＴ又は横型トレンチＭＩＳＦＥＴ等のトレンチＭＩＳゲート構造を有する半導体装置全般に適用できる。また、以下の説明においては、一例として第１導電型をＮ型、第２導電型をＰ型とするが、第１導電型がＰ型で第２導電型がＮ型であっても良い。
【００３９】
（第１の実施形態）
−半導体装置の構造−
図１（ａ）は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図であり、図１（ｂ）は、図１（ａ）に示す半導体装置における垂直方向に沿った第２導電型不純物濃度プロファイルを示す図である。尚、図１（ａ）においては、構造を見やすくするために、コンタクト電極１０の下側に設けられるバリアメタル層の図示を省略している。
【００４０】
図１（ａ）に示すように、本実施形態の半導体装置は、シリコンからなる半導体基板Ｓの少なくとも裏面近傍領域に形成された高濃度Ｎ型ドレイン領域１と、半導体基板Ｓ内における高濃度Ｎ型ドレイン領域１の上に設けられた低濃度Ｎ型ドレイン領域２と、半導体基板Ｓ内における低濃度Ｎ型ドレイン領域２の上に選択的に設けられたＰ型基板領域３と、半導体基板Ｓ内におけるＰ型基板領域３の上に選択的に設けられた高濃度Ｎ型ソース領域８と、半導体基板Ｓ内におけるＰ型基板領域３の上に高濃度Ｎ型ソース領域８と隣接するように選択的に設けられた高濃度Ｐ型基板領域７とを備えている。ここで、半導体基板Ｓは、例えば、高濃度Ｎ型ドレイン領域１が形成されたシリコン基板と該シリコン基板上に形成されたシリコンエピタキシャル層とから構成されており、本実施形態では当該シリコンエピタキシャル層が低濃度Ｎ型ドレイン領域２となる。
【００４１】
尚、高濃度Ｐ型基板領域７におけるＰ型不純物の濃度はＰ型基板領域３よりも高い。また、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７はそれぞれ半導体基板Ｓの表面に達するように形成されている。また、Ｐ型基板領域３は、高濃度Ｐ型基板領域７における高濃度Ｎ型ソース領域８と接していない側において半導体基板Ｓの表面に達していると共に、低濃度Ｎ型ドレイン領域２は、Ｐ型基板領域３の側方において半導体基板Ｓの表面に達している。
【００４２】
また、半導体基板Ｓには、高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達する複数のトレンチＴが互いに平行に形成されている。トレンチＴの上部を除く部分の壁面に沿ってゲート絶縁膜４が形成されていると共に、トレンチＴの当該部分にゲート絶縁膜４を介してＮ型のゲート電極５が埋め込まれている。また、トレンチＴ内におけるゲート電極５の上には埋め込み絶縁膜６が形成されている。ここで、ゲート電極５の上面は、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置する。さらに、埋め込み絶縁膜６の上面も、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置している。従って、埋め込み絶縁膜６の厚さは、高濃度Ｎ型ソース領域８の高さよりも小さい。また、Ｎ型のゲート電極５は、Ｐ型基板領域３と共通するイオン注入（Ｐ型基板領域３を形成するためのイオン注入）によって導入されたＰ型不純物を含有している。
【００４３】
また、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上には当該各領域の上面と接するようにシリサイド層９が形成されている。ここで、シリサイド層９は、トレンチＴの上部の壁面に沿ってゲート絶縁膜４の上端と接するように形成されている。
【００４４】
また、Ｐ型基板領域３及び低濃度Ｎ型ドレイン領域２のそれぞれにおける半導体基板Ｓの表面に達する領域上には酸化膜からなる保護絶縁膜１１が形成されている。
【００４５】
さらに、シリサイド層９及び保護絶縁膜１１のそれぞれの上並びにトレンチＴ内における埋め込み絶縁膜６の上には、Ａｌ層からなるコンタクト電極１０が形成されている。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続されている。
【００４６】
尚、図１（ａ）には示されていないが、コンタクト電極１０の下側におけるシリサイド層９、保護絶縁膜１１及び埋め込み絶縁膜６のそれぞれの表面上にバリアメタル層が形成されていてもよい。
【００４７】
図１（ｂ）は、隣り合うトレンチＴに挟まれたＰ型基板領域３（チャネル領域になる領域）における、閾値電圧（Ｖｔ）を決定する第２導電型（Ｐ型）不純物の深さ方向の濃度プロファイルを表している。尚、図１（ｂ）において、比較のため、従来構成の第２導電型の基板領域（チャネル領域になる領域）における第２導電型不純物の深さ方向の濃度プロファイルを併せて示している。
【００４８】
図１（ｂ）に示すように、本実施形態の半導体装置の特徴の１つは、Ｐ型基板領域３におけるＶｔを決定するための第２導電型不純物の濃度プロファイルにおいて、ピーク位置ｙpeakから上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak＋０．２５及びｙpeak−０．２５での第２導電型不純物濃度が、ピーク濃度Ｃpeak1 の２分の１未満であることである。
【００４９】
それに対して、従来プロファイルにおいては、ピーク位置ｙpeakから上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak＋０．２５及びｙpeak−０．２５での第２導電型不純物濃度が、ピーク濃度Ｃpeak2 の２分の１以上になっている。
【００５０】
従って、本実施形態の半導体装置によれば、少ないドーズ量で所望のＶｔを得ることができるので、Ｐ型基板領域３におけるチャネル領域の不純物濃度の制御が容易である。さらに、チャネル領域の不純物濃度分布が急峻であるので、微細化に伴う短チャネル化を実現することが可能である。
【００５１】
図２（ａ）は、ピーク濃度値を固定した場合における、ピーク位置から上方及び下方にそれぞれ０．２５μｍ離れた位置での不純物濃度のピーク濃度値に対する比（ピーク濃度比：rate of conc at peak ±0.25μm）と、オン抵抗（Ｒｏｎ）及び実効チャネル長（Ｌｅｆｆ）のそれぞれとの関係を本願発明者らが調べた結果を示している。
【００５２】
また、図２（ｂ）は、ピーク濃度値を固定した場合における、ピーク位置から上方及び下方にそれぞれ０．２５μｍ離れた位置での不純物濃度のピーク濃度値に対する比（ピーク濃度比：rate of conc at peak ±0.25μm）と、オン抵抗（Ｒｏｎ）との関係を本願発明者らが調べた結果を示している。
【００５３】
図２（ａ）及び図２（ｂ）に示すように、ピーク濃度比が０．５未満において十分に小さいＲｏｎ及びＬｅｆｆが得られる。また、ピーク濃度比が小さくなるに従って、つまり濃度プロファイルが急峻になるに従って、Ｒｏｎが小さくなると共にＬｅｆｆが小さくなる。
【００５４】
−製造工程−
図３（ａ）〜（ｆ）、図４（ａ）〜（ｆ）、図５（ａ）〜（ｆ）及び図６（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。特に、図３（ａ）、（ｃ）、（ｅ）、図４（ａ）、（ｃ）、（ｅ）、図５（ａ）、（ｃ）、（ｅ）及び図６（ａ）、（ｃ）は、図１（ａ）に示す構造を正面側から見た断面構成を示しており、図３（ｂ）、（ｄ）、（ｆ）、図４（ｂ）、（ｄ）、（ｆ）、図５（ｂ）、（ｄ）、（ｆ）及び図６（ｂ）、（ｄ）は、図１（ａ）に示す構造を右側面側から見た断面構成を示している。
【００５５】
まず、図３（ａ）、（ｂ）に示すように、シリコンからなる半導体基板Ｓにその裏面側から、例えば濃度約３×１０19ａｔｏｍｓ／ｃｍ3 のＮ型不純物を含む高濃度Ｎ型ドレイン領域１（例えば厚さ５００μｍ）、及び例えば濃度約３×１０16ａｔｏｍｓ／ｃｍ3 のＮ型不純物を含む低濃度Ｎ型ドレイン領域２（例えば厚さ３〜５μｍ）を順次形成する。例えば、高濃度Ｎ型ドレイン領域１の形成されたシリコン基板上に、エピタキシャル成長によってシリコンエピタキシャル層からなる低濃度Ｎ型ドレイン領域２を形成することにより、半導体基板Ｓを設けてもよい。その後、半導体基板Ｓ上に、例えば酸化膜からなる厚さ２５０ｎｍ程度の保護絶縁膜１１を形成した後、保護絶縁膜１１上に、トレンチゲート形成領域に開口を有するフォトレジストマスク５１を形成する。その後、フォトレジストマスク５１を用いたドライエッチング法によって、保護絶縁膜１１、及び半導体基板Ｓにおける低濃度Ｎ型ドレイン領域２の一部分をそれぞれ選択的にエッチングすることにより、低濃度Ｎ型ドレイン領域２中における例えば深さ１．３μｍ程度の部位まで達するトレンチＴ（例えば幅２５０ｎｍ程度）を形成する。このとき、フォトレジストマスク５１を用いて保護絶縁膜１１をエッチングした後、フォトレジストマスク５１を除去し、その後、開口が形成された保護絶縁膜１１をマスクとして、半導体基板Ｓにおける低濃度Ｎ型ドレイン領域２の一部分を選択的にエッチングしてもよい。
【００５６】
尚、図３（ｂ）に示す保護絶縁膜１１は、後述するイオン注入工程で注入保護膜として利用されるが、該イオン注入工程の実施後は除去してもよいし又は工程数削減のために残存させてもよい。
【００５７】
次に、図３（ｃ）、（ｄ）に示すように、トレンチＴの壁面に犠牲酸化膜１２を形成する。その後、ウェットエッチングにより犠牲酸化膜１２を除去する。これにより、トレンチＴの壁面を平滑化することができる。
【００５８】
次に、図３（ｅ）、（ｆ）に示すように、熱酸化法により、トレンチＴの壁面上に例えばシリコン酸化膜からなる厚さ３０ｎｍのゲート絶縁膜４を形成する。
【００５９】
次に、図４（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、ゲート電極５となる例えば厚さ４００ｎｍ程度のポリシリコン膜５Ａを、トレンチＴが埋まるように堆積する。その後、ポリシリコン膜５ＡにＮ型不純物をイオン注入した後、ポリシリコン膜５Ａに対して、注入した不純物を活性化するための活性化アニール（例えば処理温度９５０℃程度）を行なう。
【００６０】
次に、図４（ｃ）、（ｄ）に示すように、ポリシリコン膜５Ａ上に、後工程で形成するソース領域及び高濃度Ｐ型基板領域を含む所定の領域に開口を有するフォトレジストマスク５２を形成する。その後、フォトレジストマスク５２を用いたイオン注入法により、低濃度Ｎ型ドレイン領域２の上部に、ポリシリコン膜５Ａ及び保護絶縁膜１１を介してＰ型不純物であるボロンを導入し、それによって接合深さがトレンチＴの深さよりも浅い例えば１μｍ程度のＰ型基板領域３を形成する。ここで、イオン注入条件は、注入エネルギーが例えば４００〜６００ｋｅＶであり、ドーズ量が例えば６．０×１０12ｉｏｎｓ／ｃｍ2 である。このとき、ゲート電極５となるポリシリコン膜５Ａ中にもＰ型不純物であるボロンが導入される。
【００６１】
次に、フォトレジストマスク５２を除去した後、図４（ｅ）、（ｆ）に示すように、ポリシリコン膜５Ａをエッチバックすることにより、保護絶縁膜１１上のポリシリコン膜５Ａを除去し、さらにトレンチＴの上部のポリシリコン膜５Ａを所定の深さまで除去する。これにより、トレンチＴ内における上部を除く部分にポリシリコン膜５Ａを埋め込み、それによってゲート電極５を形成する。ここで、半導体基板Ｓの上面からゲート電極５の上面までの高低差は約２００〜５００ｎｍの範囲にあることが望ましい。このようにすると、トレンチＴの上部に位置するソース領域の側面を露出させることができるため、ソース領域の側面にソース電極を形成することができるので、ソースコンタクトの低抵抗化を図ることができる。
【００６２】
次に、図５（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、埋め込み絶縁膜６となるＢＰＳＧ（boro-phospho silicate glass ）膜６Ａを、トレンチＴが埋まるように堆積した後、ＢＰＳＧ膜６Ａをリフローするための熱処理（例えば処理温度８５０℃程度）を行なう。
【００６３】
次に、図５（ｃ）、（ｄ）に示すように、ＢＰＳＧ膜６Ａをエッチバックして保護絶縁膜１１の表面を露出させる。このとき、トレンチＴ内に残存するＢＰＳＧ膜６Ａの表面は、保護絶縁膜１１の表面とほぼ面一になるように平坦化されている。その後、保護絶縁膜１１上に、トレンチゲート構造ＭＩＳトランジスタ形成領域に開口を有するフォトレジストマスク５３を形成する。このとき、フォトレジストマスク５３は、Ｐ型基板領域３の端部上にオーバーラップするように形成されている。その後、フォトレジストマスク５３を用いて、保護絶縁膜１１及びトレンチＴ内のＢＰＳＧ膜６Ａをそれぞれエッチバックして半導体基板Ｓ（Ｐ型基板領域３）の表面を露出させる。さらに、トレンチＴ内に残存するＢＰＳＧ膜６Ａの上部を除去することによって、当該ＢＰＳＧ膜６Ａの上面が、半導体基板Ｓの上面から所定の深さに位置するようにする。これにより、トレンチＴ内のゲート電極５の上面を覆う埋め込み絶縁膜６が形成される。ここで、半導体基板Ｓの上面から埋め込み絶縁膜６の上面までの高低差は約５０〜３５０ｎｍの範囲にあることが望ましい。
【００６４】
尚、本実施形態では、保護絶縁膜１１上のＢＰＳＧ膜６Ａをエッチバックした後にフォトレジストマスク５３を形成したが、これに代えて、ＢＰＳＧ膜６Ａをエッチバックする前にＢＰＳＧ膜６Ａ上にフォトレジストマスク５３を形成し、その後、ＢＰＳＧ膜６Ａ及び保護絶縁膜１１をエッチバックしてもよい。
【００６５】
次に、フォトレジストマスク５３を除去した後、図５（ｅ）、（ｆ）に示すように、半導体基板Ｓ（Ｐ型基板領域３）上に、高濃度Ｐ型基板領域を形成するための所定の領域に開口を有するフォトレジストマスク５４を形成する。その後、フォトレジストマスク５４を用いたイオン注入法により、Ｐ型基板領域３の表面部の一部に選択的にＰ型不純物を導入し、それによって高濃度Ｐ型基板領域７を形成する。すなわち、高濃度Ｐ型基板領域７におけるＰ型不純物のピーク濃度は、Ｐ型基板領域３におけるＰ型不純物のピーク濃度よりも高い。
【００６６】
次に、図６（ａ）、（ｂ）に示すように、半導体基板Ｓ（Ｐ型基板領域３）上に、ソース領域を形成する領域に開口を有し且つ高濃度Ｐ型基板領域７及び保護絶縁膜１１を覆うフォトレジストマスク５５を形成する。その後、フォトレジストマスク５５を用いたイオン注入法により、Ｐ型基板領域３の表面部の一部に選択的にＮ型不純物（具体的にはヒ素及びリン）を導入し、それによって高濃度Ｎ型ソース領域８を形成する。このとき、高濃度Ｎ型ソース領域８は、当該高濃度Ｎ型ソース領域８の接合深さが埋め込み絶縁膜６の下面（ゲート電極５の上面）よりも深くなるように形成される。ここで、ヒ素のイオン注入条件は、注入エネルギーが例えば１４０ｋｅＶであり、ドーズ量が例えば４．０×１０15ｉｏｎｓ／ｃｍ2 である。また、リンのイオン注入条件は、注入エネルギーが例えば１９０ｋｅＶであり、ドーズ量が例えば４．０×１０15ｉｏｎｓ／ｃｍ2 である。尚、ゲート−ソース間のオーバーラップ量を確保するために、ゲート電極５の上面は、高濃度Ｎ型ソース領域８の高さの範囲内にあることが好ましい。すなわち、本実施形態では、ゲート電極５を、トレンチＴの上部を除く部分に形成するため、高濃度Ｎ型ソース領域８を深く形成する必要がある。
【００６７】
次に、フォトレジストマスク５５を除去した後、図６（ｃ）、（ｄ）に示すように、半導体基板Ｓの露出表面上、つまり高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上に選択的にシリサイド層９を形成した後、ゲート電極５（埋め込み絶縁膜６）及びシリサイド層９を覆うように例えばＡｌ層からなるコンタクト電極１０を形成する。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続される。尚、図６（ｃ）及び（ｄ）には示していないが、コンタクト電極１０となるＡｌ層を形成する前に、半導体基板Ｓ上の全面にバリアメタル層を形成してもよい。
【００６８】
その後、図示は省略しているが、半導体基板Ｓ上に、層間絶縁膜、コンタクトプラグ、及びコンタクトプラグに接続される配線等を周知の技術を用いて形成する。
【００６９】
以上に説明した本実施形態によると、次のような効果が得られる。
【００７０】
ゲート酸化膜形成工程や犠牲酸化膜形成工程では、熱処理とシリコンが酸化されることとによって、シリコン−酸化膜界面（シリコン側）の不純物が酸化膜中に吸い出されてしまう。そのため、図１１に示すような従来の方法によっては、チャネル領域の濃度制御が難しく、所望の閾値電圧を得るためには、プロセスばらつきを低減するための対策や高ドーズ量での本体領域の形成等が必要になってしまう。
【００７１】
それに対して、本実施形態のように、ゲート酸化膜形成工程や犠牲酸化膜形成工程よりも後に、チャネル領域となる基板領域を形成するためのイオン注入を行なえば、前記吸い出し効果を受けることなく、閾値電圧の制御が可能になる。
【００７２】
すなわち、本実施形態によれば、図３（ｃ）、（ｄ）に示した犠牲酸化工程や、図３（ｅ）、（ｆ）に示したゲート酸化工程よりも後に、図４（ｃ）、（ｄ）に示したＰ型基板領域３からなるチャネル領域を形成するため、前記の酸化工程に起因するＰ型不純物の酸化膜中への過剰な吸い出しを防ぐことができる。従って、Ｐ型基板領域３からなるチャネル領域の不純物濃度を容易に制御できるので、所望のＶｔを得ることが可能になる。
【００７３】
また、本実施形態によれば、Ｐ型基板領域３を形成するためのＰ型不純物を、ポリシリコン膜５Ａ及び保護絶縁膜１１を介して半導体基板Ｓにイオン注入するため、イオン注入に起因するゲート絶縁膜４の膜質の劣化を防止しながら、トレンチＭＩＳゲート構造を有する半導体装置を製造することができる。
【００７４】
さらに、本実施形態によれば、Ｐ型基板領域３中に、図１（ｂ）に示すような急峻な不純物プロファイルを形成できるので、言い換えると、チャネル領域の不純物プロファイルがブロードになることを防止できるので、ソース・ドレイン領域の不純物濃度が打ち消されてしまうことを抑制できる。すなわち、デバイスの低抵抗化を図るのに有利である。また、不純物プロファイルのピーク濃度を制御することによって閾値電圧を容易に制御することができるので、短チャネル長化にも有利である。
【００７５】
尚、本実施形態において、図１（ｂ）に示す第２導電型不純物の濃度プロファイルのピーク位置がＰ型基板領域３中に存在することを前提としたが、これに限られず、該ピーク位置が高濃度Ｎ型ソース領域８中又は低濃度Ｎ型ドレイン領域２中に存在してもよい。
【００７６】
（第２の実施形態）
−半導体装置の構造−
本発明の第２の実施形態に係るトレンチゲート構造を有する半導体装置は、第１の実施形態と同様に、図１（ａ）に示す構造を持つ。
【００７７】
本実施形態が第１の実施形態と異なっている点は、図１（ａ）に示す半導体装置における垂直方向に沿った第２導電型不純物濃度プロファイルである。
【００７８】
図７は、隣り合うトレンチＴに挟まれたＰ型基板領域３における、閾値電圧（Ｖｔ）を決定する第２導電型（Ｐ型）不純物の深さ方向の濃度プロファイルを表している。
【００７９】
図７に示すように、本実施形態においては、２回のイオン注入により第２導電型不純物を半導体基板Ｓに導入することにより、２つのピークを持つプロファイルが形成されており、それによって閾値電圧（Ｖｔ）が決定されている。
【００８０】
このように２つのピークと対応する２つのプロファイルが複合されている場合、図７において破線を用いて示しているように、それぞれのピークと対応するプロファイル（実線部分）を延長する方法により、２回のイオン注入のそれぞれによって規定されるプロファイルを分離する。
【００８１】
このように分離された各プロファイルを対象として、本実施形態の半導体装置の特徴の１つは、図７に示す第２導電型不純物の濃度プロファイルにおいて、第１のピーク位置ｙpeak1 から上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak1 ＋０．２５及びｙpeak1 −０．２５での第２導電型不純物濃度が、第１のピーク濃度Ｃpeak1 の２分の１未満であると共に第２のピーク位置ｙpeak2 から上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak2 ＋０．２５及びｙpeak2 −０．２５での第２導電型不純物濃度が、第２のピーク濃度Ｃpeak2 の２分の１未満であることである。尚、位置ｙpeak1 ±０．２５での第２導電型不純物濃度と、位置ｙpeak2 ±０．２５での第２導電型不純物濃度とが異なっていてもよいことは言うまでもない。
【００８２】
−製造工程−
本発明の第２の実施形態に係る半導体装置の製造方法は、基本的には、図３（ａ）〜（ｆ）、図４（ａ）〜（ｆ）、図５（ａ）〜（ｆ）及び図６（ａ）〜（ｄ）に示す第１の実施形態と同様である。
【００８３】
本実施形態が第１の実施形態と異なっている点は、図４（ｃ）、（ｄ）に示すイオン注入工程の詳細である。具体的には、本実施形態では、ポリシリコン膜５Ａ上に、後工程で形成するソース領域及び高濃度Ｐ型基板領域を含む所定の領域に開口を有するフォトレジストマスク５２を形成する。その後、フォトレジストマスク５２を用いたイオン注入法により、低濃度Ｎ型ドレイン領域２の上部に、ポリシリコン膜５Ａ及び保護絶縁膜１１を介してＰ型不純物を導入し、それによって接合深さが例えば１μｍ程度のＰ型基板領域３を形成する際に、Ｐ型不純物のイオン注入を２回に分けて行なう。ここで、１回目のイオン注入の条件は、注入エネルギーが例えば６００〜７００ｋｅＶであり、ドーズ量が例えば６．０×１０12ｉｏｎｓ／ｃｍ2 であり、２回目のイオン注入の条件は、注入エネルギーが例えば４５０〜５５０ｋｅＶであり、ドーズ量が例えば２．０×１０12ｉｏｎｓ／ｃｍ2 である。
【００８４】
その後の工程については、図４（ｅ）、（ｆ）、図５（ａ）〜（ｆ）及び図６（ａ）〜（ｄ）に示す第１の実施形態と同様である。尚、図６（ｃ）及び（ｄ）には示していないが、コンタクト電極１０となるＡｌ層を形成する前に、半導体基板Ｓ上の全面にバリアメタル層を形成してもよい。
【００８５】
その後、図示は省略しているが、半導体基板Ｓ上に、層間絶縁膜、コンタクトプラグ、及びコンタクトプラグに接続される配線等を周知の技術を用いて形成する。
【００８６】
以上に説明した本実施形態によると、図３（ｃ）、（ｄ）に示した犠牲酸化工程や、図３（ｅ）、（ｆ）に示したゲート酸化工程よりも後に、図４（ｃ）、（ｄ）に示したＰ型基板領域３からなるチャネル領域を形成するため、前記の酸化工程に起因するＰ型不純物の酸化膜中への過剰な吸い出しを防ぐことができる。従って、Ｐ型基板領域３からなるチャネル領域の不純物濃度を容易に制御できるので、所望のＶｔを得ることが可能になる。
【００８７】
また、本実施形態によれば、Ｐ型基板領域３を形成するためのＰ型不純物を、ポリシリコン膜５Ａ及び保護絶縁膜１１を介して半導体基板Ｓにイオン注入するため、イオン注入に起因するゲート絶縁膜４の膜質の劣化を防止しながら、トレンチＭＩＳゲート構造を有する半導体装置を製造することができる。
【００８８】
さらに、本実施形態によれば、Ｐ型基板領域３中に、図７に示すような急峻な不純物プロファイルを形成できるので、言い換えると、チャネル領域の不純物プロファイルがブロードになることを防止できるので、ソース・ドレイン領域の不純物濃度が打ち消されてしまうことを抑制できる。すなわち、デバイスの低抵抗化を図るのに有利である。また、不純物プロファイルのピーク濃度を制御することによって、閾値電圧の自由度やチャネル長制御の自由度を向上させることができる。
【００８９】
尚、本実施形態において、図７に示す第２導電型不純物の濃度プロファイルの各ピーク位置がＰ型基板領域３中に存在することを前提としたが、これに限られず、各ピーク位置（１つ又は全て）が高濃度Ｎ型ソース領域８中又は低濃度Ｎ型ドレイン領域２中に存在してもよい。
【００９０】
（第３の実施形態）
−半導体装置の構造−
本発明の第３の実施形態に係るトレンチゲート構造を有する半導体装置は、第１の実施形態と同様に、図１（ａ）に示す構造を持つ。
【００９１】
本実施形態が第１の実施形態と異なっている点は、図１（ａ）に示す半導体装置における垂直方向に沿った第２導電型不純物濃度プロファイルである。
【００９２】
図８は、隣り合うトレンチＴに挟まれたＰ型基板領域３における、閾値電圧（Ｖｔ）を決定する第２導電型（Ｐ型）不純物の深さ方向の濃度プロファイルを表している。
【００９３】
図８に示すように、本実施形態においては、３回のイオン注入により第２導電型不純物を半導体基板Ｓに導入することにより、３つのピークを持つプロファイルが形成されており、それによって閾値電圧（Ｖｔ）が決定されている。
【００９４】
このように複数のピークと対応する複数のプロファイルが複合されている場合、図８において破線を用いて示しているように、それぞれのピークと対応するプロファイル（実線部分）を延長する方法により、複数回のイオン注入のそれぞれによって規定されるプロファイルを分離する。
【００９５】
このように分離された各プロファイルを対象として、本実施形態の半導体装置の特徴の１つは、図８に示す第２導電型不純物の濃度プロファイルにおいて、第１のピーク位置ｙpeak1 から上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak1 ＋０．２５及びｙpeak1 −０．２５での第２導電型不純物濃度が第１のピーク濃度Ｃpeak1 の２分の１未満であり、第２のピーク位置ｙpeak2 から上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak2 ＋０．２５及びｙpeak2 −０．２５での第２導電型不純物濃度が第２のピーク濃度Ｃpeak2 の２分の１未満であり、第３のピーク位置ｙpeak3 から上方及び下方にそれぞれ０．２５μｍ離れた位置ｙpeak3 ＋０．２５及びｙpeak3 −０．２５での第２導電型不純物濃度が第３のピーク濃度Ｃpeak3 の２分の１未満であることである。
【００９６】
−製造工程−
本発明の第３の実施形態に係る半導体装置の製造方法は、基本的には、図３（ａ）〜（ｆ）、図４（ａ）〜（ｆ）、図５（ａ）〜（ｆ）及び図６（ａ）〜（ｄ）に示す第１の実施形態と同様である。
【００９７】
本実施形態が第１の実施形態と異なっている点は、図４（ｃ）、（ｄ）に示すイオン注入工程の詳細である。具体的には、本実施形態では、ポリシリコン膜５Ａ上に、後工程で形成するソース領域及び高濃度Ｐ型基板領域を含む所定の領域に開口を有するフォトレジストマスク５２を形成する。その後、フォトレジストマスク５２を用いたイオン注入法により、低濃度Ｎ型ドレイン領域２の上部に、ポリシリコン膜５Ａ及び保護絶縁膜１１を介してＰ型不純物を導入し、それによって接合深さが例えば１μｍ程度のＰ型基板領域３を形成する際に、Ｐ型不純物のイオン注入を３回に分けて行なう。ここで、１回目のイオン注入の条件は、注入エネルギーが例えば６００〜７００ｋｅＶであり、ドーズ量が例えば６．０×１０12ｉｏｎｓ／ｃｍ2 であり、２回目のイオン注入の条件は、注入エネルギーが例えば５００〜６００ｋｅＶであり、ドーズ量が例えば２．０×１０12ｉｏｎｓ／ｃｍ2 であり、３回目のイオン注入の条件は、注入エネルギーが例えば４００〜４００ｋｅＶであり、ドーズ量が例えば５．０×１０12ｉｏｎｓ／ｃｍ2 である。
【００９８】
その後の工程については、図４（ｅ）、（ｆ）、図５（ａ）〜（ｆ）及び図６（ａ）〜（ｄ）に示す第１の実施形態と同様である。尚、図６（ｃ）及び（ｄ）には示していないが、コンタクト電極１０となるＡｌ層を形成する前に、半導体基板Ｓ上の全面にバリアメタル層を形成してもよい。
【００９９】
その後、図示は省略しているが、半導体基板Ｓ上に、層間絶縁膜、コンタクトプラグ、及びコンタクトプラグに接続される配線等を周知の技術を用いて形成する。
【０１００】
以上に説明した本実施形態によると、図３（ｃ）、（ｄ）に示した犠牲酸化工程や、図３（ｅ）、（ｆ）に示したゲート酸化工程よりも後に、図４（ｃ）、（ｄ）に示したＰ型基板領域３からなるチャネル領域を形成するため、前記の酸化工程に起因するＰ型不純物の酸化膜中への過剰な吸い出しを防ぐことができる。従って、Ｐ型基板領域３からなるチャネル領域の不純物濃度を容易に制御できるので、所望のＶｔを得ることが可能になる。
【０１０１】
また、本実施形態によれば、Ｐ型基板領域３を形成するためのＰ型不純物を、ポリシリコン膜５Ａ及び保護絶縁膜１１を介して半導体基板Ｓにイオン注入するため、イオン注入に起因するゲート絶縁膜４の膜質の劣化を防止しながら、トレンチＭＩＳゲート構造を有する半導体装置を製造することができる。
【０１０２】
さらに、本実施形態によれば、Ｐ型基板領域３中に、図８に示すような急峻な不純物プロファイルを形成できるので、言い換えると、チャネル領域の不純物プロファイルがブロードになることを防止できるので、ソース・ドレイン領域の不純物濃度が打ち消されてしまうことを抑制できる。すなわち、デバイスの低抵抗化を図るのに有利である。また、不純物プロファイルのピーク濃度を制御することによって、閾値電圧の自由度やチャネル長制御の自由度を向上させることができる。また、Ｐ型基板領域３の抵抗を抑制でき、それによって寄生トランジスタによるトラブル、例えば寄生バイポーラトランジスタが導通するために起こるスナップバックと呼ばれる電流−電圧特性の劣化等を防ぐことが可能になる。
【０１０３】
尚、本実施形態において、図８に示す第２導電型不純物の濃度プロファイルの各ピーク位置がＰ型基板領域３中に存在することを前提としたが、これに限られず、各ピーク位置（１つ、２つ又は全て）が高濃度Ｎ型ソース領域８中又は低濃度Ｎ型ドレイン領域２中に存在してもよい。
【０１０４】
また、本実施形態において、３回のイオン注入により第２導電型不純物を半導体基板Ｓに導入してＰ型基板領域３を形成したが、第２導電型不純物のイオン注入を４回以上に分けて行なってもよい。
【０１０５】
また、第１〜第３の実施形態において、半導体基板Ｓに代えて、単一のシリコン基板又は絶縁性基板上にエピタキシャル層等の半導体層が設けられたものを用いてもよい。
【０１０６】
また、第１〜第３の実施形態において、埋め込み絶縁膜６としてＢＰＳＧ膜を用いたが、これに代えて、他の種類の絶縁膜を用いてもよい。
【０１０７】
また、第１〜第３の実施形態において、ゲート電極５となるポリシリコン膜５Ａの形成後に、Ｐ型基板領域３を形成し、その後、ポリシリコン膜５Ａをエッチングしてゲート電極５を形成した。しかし、これに代えて、ゲート絶縁膜４の形成後、Ｐ型基板領域３を形成し、その後、ポリシリコン膜５Ａの形成及びゲート電極５の形成を行なってもよい。或いは、ゲート電極５の形成後に、Ｐ型基板領域３を形成してもよい。
【０１０８】
また、第１〜第３の実施形態において、一例としてＮチャネル型ＭＩＳトランジスタを用いて説明したが、本発明は、Ｐチャネル型ＭＩＳトランジスタにも適用することができ、その場合にも同様な効果を得ることができる。
【０１０９】
また、第１〜第３の実施形態において、トレンチＴが、半導体基板Ｓのうち高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達するように設けられていた。しかし、これに代えて、例えば図９（ａ）、（ｂ）に示すように、トレンチＴが、半導体基板Ｓのうち高濃度Ｎ型ソース領域８、Ｐ型基板領域３及び低濃度Ｎ型ドレイン領域２を貫通し且つ高濃度Ｎ型ドレイン領域１に達するように十分深く設けられていても、第１〜第３の実施形態と同様の効果が得られる。ここで、図９（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図９（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。
【０１１０】
また、第１〜第３の実施形態において、ドレイン領域は、高濃度Ｎ型ドレイン領域１と、高濃度Ｎ型ドレイン領域１上に設けられた低濃度Ｎ型ドレイン領域２とを有していた。しかし、これに代えて、例えば図１０（ａ）、（ｂ）に示すように、低濃度Ｎ型ドレイン領域２を設けなくてもよい。すなわち、Ｐ型基板領域３が、低濃度Ｎ型ドレイン領域２の代わりに、高濃度Ｎ型ドレイン領域１の直上に形成されており、トレンチＴが、高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ高濃度Ｎ型ドレイン領域１に達するように設けられていてもよい。この場合にも第１〜第３の実施形態と同様の効果が得られる。ここで、図１０（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図１０（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。
【産業上の利用可能性】
【０１１１】
本発明は、特に電力等の用途に使用される、高耐圧トレンチＭＩＳゲート構造を有するＭＩＳＦＥＴやＩＧＢＴ等の半導体装置に利用することができる。
【図面の簡単な説明】
【０１１２】
【図１】図１（ａ）は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図であり、図１（ｂ）は、図１（ａ）に示す半導体装置における垂直方向に沿った第２導電型不純物濃度プロファイルを示す図である。
【図２】図２（ａ）は、ピーク濃度値を固定した場合における、ピーク位置から上方及び下方にそれぞれ０．２５μｍ離れた位置での不純物濃度のピーク濃度値に対する比（ピーク濃度比：rate of conc at peak ±0.25μm）と、オン抵抗（Ｒｏｎ）及び実効チャネル長（Ｌｅｆｆ）のそれぞれとの関係を本願発明者らが調べた結果を示している。図２（ｂ）は、ピーク濃度値を固定した場合における、ピーク位置から上方及び下方にそれぞれ０．２５μｍ離れた位置での不純物濃度のピーク濃度値に対する比（ピーク濃度比：rate of conc at peak ±0.25μm）と、オン抵抗との関係を本願発明者らが調べた結果を示している。
【図３】図３（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図３（ａ）、（ｃ）、（ｅ）は、図１（ａ）に示す構造を正面側から見た断面構成を示しており、図３（ｂ）、（ｄ）、（ｆ）は、図１（ａ）に示す構造を右側面側から見た断面構成を示している。
【図４】図４（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ａ）、（ｃ）、（ｅ）は、図１（ａ）に示す構造を正面側から見た断面構成を示しており、図４（ｂ）、（ｄ）、（ｆ）は、図１（ａ）に示す構造を右側面側から見た断面構成を示している。
【図５】図５（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ａ）、（ｃ）、（ｅ）は、図１（ａ）に示す構造を正面側から見た断面構成を示しており、図５（ｂ）、（ｄ）、（ｆ）は、図１（ａ）に示す構造を右側面側から見た断面構成を示している。
【図６】図６（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図６（ａ）、（ｃ）は、図１（ａ）に示す構造を正面側から見た断面構成を示しており、図６（ｂ）、（ｄ）は、図１（ａ）に示す構造を右側面側から見た断面構成を示している。
【図７】図７は、本発明の第２の実施形態に係るトレンチゲート構造を有する半導体装置における垂直方向に沿った第２導電型不純物濃度プロファイルを示す図である。
【図８】図８は、本発明の第３の実施形態に係るトレンチゲート構造を有する半導体装置における垂直方向に沿った第２導電型不純物濃度プロファイルを示す図である。
【図９】図９（ａ）及び（ｂ）は本発明の第１〜第３の実施形態に係る半導体装置のバリエーションを示す図であり、図９（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図９（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。
【図１０】図１０（ａ）及び（ｂ）は本発明の第１〜第３の実施形態に係る半導体装置のバリエーションを示す図であり、図１０（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図１０（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。
【図１１】図１１は、従来のトレンチＭＩＳゲート構造を有する半導体装置の構造を示す断面図である。
【符号の説明】
【０１１３】
１    高濃度Ｎ型ドレイン領域
２    低濃度Ｎ型ドレイン領域
３    Ｐ型基板領域
４    ゲート絶縁膜
５    ゲート電極
５Ａ  ポリシリコン膜
６    埋め込み絶縁膜
６Ａ  ＢＰＳＧ膜
７    高濃度Ｐ型基板領域
８    高濃度Ｎ型ソース領域
９    シリサイド層
１０    コンタクト電極
１１    保護絶縁膜
１２    犠牲酸化膜
５１、５２、５３、５４、５５    フォトレジストマスク
Ｔ    トレンチ
Ｓ    半導体基板
【図１】
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【図２】
2006229181.tif 000004
【図３】
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【図４】
2006229181.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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