(57)【要約】【課題】ゲート絶縁膜に窒素を含有する電界効果トランジスタを有する半導体装置の製造方法に関し、トランジスタの特性劣化や製造工程の複雑化を抑制しつつ、各トランジスタに要求される所定の特性に基づいてゲート絶縁膜中の窒素濃度を適宜制御しうる半導体装置の製造方法を提供する。【解決手段】シリコン基板１０の第１の領域２０に、窒素イオンを８×１０１４ｃｍ−２以下のドーズ量でイオン注入する工程と、シリコン基板１０を熱酸化し、第１の領域２０に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜４０を形成し、第２の領域１８にシリコン酸化膜よりなる第２のゲート絶縁膜４０を形成する工程と、第１及び第２のゲート絶縁膜４０上にゲート電極４２を形成する工程とを有する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、
前記シリコン基板の前記第１の領域に、窒素イオンを８×１０１４ｃｍ−２以下の第１のドーズ量でイオン注入する工程と、
前記シリコン基板を熱酸化し、前記第１の領域に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域にシリコン酸化膜よりなる第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１のドーズ量により、前記第１のトランジスタの閾値電圧を制御する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
窒素イオンをイオン注入する工程の前に、前記シリコン基板の第１の領域及び第２の領域にシリコン酸化膜を形成する工程を更に有し、
窒素イオンをイオン注入する工程では、前記シリコン酸化膜を介して前記半導体基板に窒素イオンを注入する
ことを特徴とする半導体装置の製造方法。
【請求項４】
シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、
前記シリコン基板の前記第１の領域を、活性窒素雰囲気に選択的に暴露し、前記シリコン基板の前記第１の領域に窒素を導入する工程と、
前記シリコン基板を熱酸化し、前記第１の領域に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、
前記シリコン基板を熱酸化し、前記第１の領域にシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域にシリコン酸化膜よりなる第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を、活性窒素雰囲気に選択的に暴露し、前記第１のゲート絶縁膜に窒素を導入する工程と、
前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、ゲート絶縁膜に窒素を含有する電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年における半導体装置の微細化・高速化に伴い、Ｐ型ＭＯＳＦＥＴのゲート電極にアクセプタ不純物を導入したＰ型ゲート電極を、Ｎ型ＭＯＳＦＥＴのゲート電極にドナー不純物を導入したＮ型ゲート電極を使用する、いわゆるデュアルゲート電極が採用されつつある。Ｐ型ゲート電極では、ドーパントとしてボロン（Ｂ）が広く用いられているが、ボロンの拡散定数は大きく、後工程の熱処理でゲート電極中のボロンがゲート絶縁膜を通してチャネル領域のシリコン基板に拡散する、いわゆる熱抜けが問題となっている。ボロンの熱抜けが生じると、チャネル領域におけるシリコン基板中の不純物濃度が変化して閾値電圧が変動したり、ゲート電極中の不純物濃度が低下してゲート電極が空乏化したりするなどの特性劣化をもたらすため、極力低減することが望まれている。
【０００３】
ゲート電極からのボロンの熱抜けを防止する技術としては、ゲート絶縁膜中に窒素を導入する方法が知られている。ゲート絶縁膜中に窒素を導入することにより、ゲート絶縁膜中におけるボロンの拡散を抑制することができ、この結果、ゲート電極から基板へのボロンの熱抜けを低減することができる。
【０００４】
ゲート絶縁膜中に窒素を導入する方法としては、ＮＯガスなどの窒素を含むガスを用いたゲート酸化やゲート絶縁膜形成後の熱処理を行うことにより、シリコン窒化酸化膜よりなるゲート絶縁膜を形成する方法が知られている。この方法によれば、ゲート絶縁膜中に窒素を制御性よく導入できるとともに、ゲート絶縁膜の形成と同時に或いは同じ炉内で連続して窒素を導入することができるため、コスト面できわめて有利である。
【０００５】
一方、窒素を含むゲート絶縁膜は、Ｎ型ＭＯＳＦＥＴの特性に悪影響を及ぼすことがある。すなわち、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜に導入された窒素は、膜中に正の固定電荷を生じ、この電荷がＮ型ＭＯＳトランジスタの閾値を下げる方向に作用する。この結果、閾値電圧制御用のイオン注入量が増加し、ソース／ドレイン拡散層とチャネルとの間の電界増加をもたらすこととなる。そして、電界増加はリーク電流を増加することとなり、ＤＲＡＭにあってはリテンション特性が劣化する。
【０００６】
このような観点から、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとで、ゲート絶縁膜中の窒素濃度を変化させる方法が提案されている。
【０００７】
ゲート絶縁膜中の窒素濃度を変化させる方法としては、ゲート絶縁膜の形成前或いはゲート電極の形成後に、窒素イオンを注入する方法が知られている。この方法によれば、所望のゲート絶縁膜に選択的に窒素を導入することができる。このような方法は、例えば特許文献１及び特許文献２に記載されている。
【０００８】
また、特許文献３には、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜とＰ型ＭＯＳＦＥＴのゲート絶縁膜とを別々に形成することにより、ゲート絶縁膜中の窒素濃度をそれぞれ個別に制御する方法が開示されている。
【特許文献１】特開２００２−３３４９３９号公報
【特許文献２】特開２００２−１７０８８９号公報
【特許文献３】特開２００３−１９７７６７号公報
【特許文献４】特開平９−９２７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１及び特許文献２に記載のようにゲート絶縁膜の形成前或いはゲート電極の形成後に窒素イオンを注入する方法は、ゲート絶縁膜に対してイオン注入を行うため、汚染や信頼性の面から好ましくなかった。また、ゲート絶縁膜の形成前にイオン注入を行う場合、窒素による減速酸化作用や基板ダメージ導入による増速酸化により、ゲート絶縁膜の膜厚制御が困難であった。この結果、トランジスタの閾値電圧制御が困難であった。
【００１０】
また、特許文献３に記載のようにＮ型ＭＯＳＦＥＴのゲート絶縁膜とＰ型ＭＯＳＦＥＴのゲート絶縁膜とを別々に形成する方法は、製造工程が複雑であり、製造コストの増加を避けられなかった。
【００１１】
本発明の目的は、トランジスタの特性劣化や製造工程の複雑化を抑制しつつ、各トランジスタに要求される所定の特性に基づいてゲート絶縁膜中の窒素濃度を適宜制御しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、前記シリコン基板の前記第１の領域に、窒素イオンを８×１０１４ｃｍ−２以下の第１のドーズ量でイオン注入する工程と、前記シリコン基板を熱酸化し、前記第１の領域に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域にシリコン酸化膜よりなる第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１３】
また、本発明の他の観点によれば、シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、前記シリコン基板の前記第１の領域を、活性窒素雰囲気に選択的に暴露し、前記シリコン基板の前記第１の領域に窒素を導入する工程と、前記シリコン基板を熱酸化し、前記第１の領域に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１４】
また、本発明の更に他の観点によれば、シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、前記シリコン基板を熱酸化し、前記第１の領域にシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域にシリコン酸化膜よりなる第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を、活性窒素雰囲気に選択的に暴露し、前記第１のゲート絶縁膜に窒素を導入する工程と、前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、ゲート絶縁膜の形成前に行う窒素イオン注入の際の注入量を８×１０１４ｃｍ−２以下に設定するので、ゲート絶縁膜形成後にシリコン基板中に残存するダメージを大幅に低減することができる。これにより、窒素イオン注入に起因するリーク電流を低減することができる。
【００１６】
また、ゲート絶縁膜の酸化膜厚を２．０ｎｍ以下、望ましくは１．６ｎｍ未満とすることにより、窒素による減速酸化の効果を抑えることができる。これにより、イオン注入による物理膜厚の変動を抑制することができる。
【００１７】
また、ゲート絶縁膜の形成前に窒素イオン注入を行うので、窒素イオン注入工程におけるゲート絶縁膜の汚染や信頼性の低下を防止することができる。
【００１８】
また、窒素の選択導入は、イオン注入やプラズマ窒化処理により行うので、製造工程を大幅に複雑にすることなく所期の目的を達成することができる。
【００１９】
また、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜とシリコン基板との界面における窒素濃度が３．５％未満となるように、窒素導入条件を制御するので、電子移動度を向上することができる。
【発明を実施するための最良の形態】
【００２０】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図１２を用いて説明する。
【００２１】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２及び図３はゲート絶縁膜とシリコン基板との界面における窒素濃度とキャリア移動度との関係を示すグラフ、図４はゲート絶縁膜とシリコン基板との界面における窒素濃度とキャリア移動度との関係を示すグラフ、図５乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図、図９は窒素注入量と基板ダメージとの関係を示すグラフ、図１０は窒素注入量と酸化膜厚との関係を示すグラフ、図１１及び図１２はゲート絶縁膜中における窒素の深さ方向分布を示すグラフである。
【００２２】
はじめに、本実施形態により製造される半導体装置の構造について図１を用いて説明する。
【００２３】
シリコン基板１０上には、素子領域１４，１６，１８，２０を画定する素子分離膜１２が形成されている。ここで、素子領域１４及び１６は、例えば外部多電源対応用ＭＯＳＦＥＴの形成領域であり、素子領域１８，２０は、例えばロジック回路を構成する高速動作ＭＯＳＦＥＴの形成領域である。また、素子領域１４，１８はＰ型ＭＯＳＦＥＴ形成領域であり、素子領域１６，２０はＮ型ＭＯＳＦＥＴ形成領域である。
【００２４】
素子領域１４，１６，１８，２０のシリコン基板１０中には、Ｎ型ウェル２４、Ｐ型ウェル２８、Ｎ型ウェル２６、Ｐ型ウェル３０が、それぞれ形成されている。
【００２５】
素子領域１４には、ゲート絶縁膜３８を介してゲート電極４２が形成されている。ゲート電極４２の両側のシリコン基板１０中には、ソース／ドレイン拡散層５４が形成されている。こうして、ゲート電極４２、ソース／ドレイン拡散層５４を有する外部多電源対応用のＰ型ＭＯＳＦＥＴが構成されている。
【００２６】
素子領域１６には、ゲート絶縁膜３８を介してゲート電極４２が形成されている。ゲート電極４２の両側のシリコン基板１０中には、ソース／ドレイン拡散層５６が形成されている。こうして、ゲート電極４２、ソース／ドレイン拡散層５６を有する外部多電源対応用のＮ型ＭＯＳＦＥＴが構成されている。
【００２７】
素子領域１８には、ゲート絶縁膜４０を介してゲート電極４２が形成されている。ゲート絶縁膜４０は、ゲート絶縁膜３８よりも薄くなっている。ゲート電極４２の両側のシリコン基板１０中には、ソース／ドレイン拡散層５４が形成されている。こうして、ゲート電極４２、ソース／ドレイン拡散層５４を有するロジック回路用のＰ型ＭＯＳＦＥＴが構成されている。
【００２８】
素子領域２０には、ゲート絶縁膜４０を介してゲート電極４２が形成されている。ゲート絶縁膜４０は、ゲート絶縁膜３８よりも薄くなっている。ゲート電極４２の両側のシリコン基板１０中には、ソース／ドレイン拡散層５６が形成されている。こうして、ゲート電極４２、ソース／ドレイン拡散層５６を有するロジック回路用のＮ型ＭＯＳＦＥＴが構成されている。
【００２９】
ここで、本実施形態による半導体装置は、ロジック回路用のＮ型ＭＯＳＦＥＴのゲート絶縁膜４０に、選択的に所定量の窒素が導入されていることに特徴がある。
【００３０】
図２及び図３は、ゲート絶縁膜とシリコン基板との界面における窒素濃度とキャリア移動度との関係を示すグラフである。図２がＮ型ＭＯＳＦＥＴの場合であり、図３がＰ型ＭＯＳＦＥＴの場合である。
【００３１】
図２及び図３に示すように、キャリア移動度は、ゲート絶縁膜とシリコン基板との界面における窒素濃度により大きく変化する。
【００３２】
Ｎ型ＭＯＳＦＥＴの場合、界面に約０．９％の濃度で窒素を導入することにより、電子移動度は増加する。電子移動度は、約０．９％の濃度のときにピーク値を示し、１．１％、２．９％と増加するに従い、減少する。更に、３．５％以上の濃度で窒素を導入すると、電子移動度は、窒素を導入しない場合よりも低下する。
【００３３】
一方、Ｐ型ＭＯＳＦＥＴの場合、界面における窒素濃度が増加するほどに、ホール移動度は低下する。
【００３４】
図２及び図３の結果から、ゲート絶縁膜とシリコン基板との界面への窒素導入量とキャリア移動度との関係をグラフ化すると、図４に示すようになる。図示するように、Ｎ型ＭＯＳＦＥＴの場合には、ゲート絶縁膜とシリコン基板との界面近傍へ所定量の窒素を導入することにより、移動度は最大となる。一方、Ｐ型ＭＯＳＦＥＴの場合には、窒素導入量を増加するほどに移動度は低下する。
【００３５】
したがって、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜とシリコン基板との界面近傍に導入する窒素濃度を、３．５％未満、望ましくは２．９％以下、更に望ましくは約１％程度に設定することにより、電子移動度が増加し、ひいてはＭＯＳＦＥＴの特性向上を図ることができる。
【００３６】
前述の通り、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜に導入された窒素は、膜中に正の固定電荷をもたらし、この電荷がＮ型ＭＯＳトランジスタの閾値を下げる方向に作用する。その結果、閾値電圧制御用のイオン注入量が増加し、ソース／ドレイン拡散層とチャネルとの間の電界増加をもたらすこととなる。したがって、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜とシリコン基板との界面近傍に導入する窒素量は、移動度向上の効果が得られる範囲においてなるべく低濃度に設定することが望ましい。
【００３７】
次に、本実施形態による半導体装置の製造方法について図５乃至図８を用いて説明する。
【００３８】
まず、例えばシャロートレンチ法により、シリコン基板１０中に素子分離膜１２を形成する。これにより、シリコン基板１０上には、素子分離膜１２により画定された素子領域１４，１６，１８，２０が形成される（図５（ａ））。なお、本実施形態では、素子領域１４及び１６は、例えば外部多電源対応用ＭＯＳＦＥＴの形成領域であり、素子領域１８，２０は、例えばロジック回路を構成する高速動作ＭＯＳＦＥＴの形成領域であるものとする。また、素子領域１４，１８はＰ型トランジスタ形成領域であり、素子領域１６，２０はＮ型トランジスタ形成領域であるものとする。
【００３９】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、素子領域１４，１６，１８，２０上に、例えば膜厚約１０ｎｍのシリコン酸化膜よりなる犠牲酸化膜２２を形成する。
【００４０】
次いで、素子領域１４，１８を露出するフォトレジスト膜（図示せず）をマスクとしてＮ型ドーパントをイオン注入し、素子領域１４，１８にＮ型ウェル２４，２６を、それぞれ形成する。また、素子領域１６，２０を露出するフォトレジスト膜（図示せず）をマスクとしてＰ型ドーパントをイオン注入し、素子領域１６，２０にＰ型ウェル２８，３０を、それぞれ形成する（図５（ｂ））。なお、Ｎ型ウェル２４，２６、Ｐ型ウェル２８，３０は、それぞれ別々に形成してもよい。
【００４１】
次いで、弗酸系の水溶液を用いたウェットエッチングにより、犠牲酸化膜２２を除去する。
【００４２】
次いで、熱酸化法により、素子領域１４，１６，１８，２０上に、例えば膜厚３ｎｍのシリコン酸化膜３２を形成する（図６（ａ））。なお、シリコン酸化膜３２は、後工程において再酸化され、外部多電源対応用ＭＯＳＦＥＴのゲート絶縁膜３８となる膜である。
【００４３】
次いで、フォトリソグラフィーにより、素子領域１４，１６，１８上を覆い、素子領域２０を露出するフォトレジスト膜３４を形成する。
【００４４】
次いで、フォトレジスト膜３４をマスクとして窒素イオン注入を行い、素子領域２０に選択的に窒素を導入する（図６（ｂ））。この際、例えばＮ＋イオンを、加速エネルギー５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２としてイオン注入する。
【００４５】
ここで、窒素イオンのイオン注入条件（加速エネルギー、ドーズ量）は、ゲート絶縁膜４０形成後における界面近傍の窒素濃度が、３．５％未満、望ましくは２．９％以下、更に望ましくは約１％程度になるように、シリコン酸化膜３２の膜厚等に応じて適宜設定する。
【００４６】
図９は、窒素イオン注入後に熱酸化によりゲート絶縁膜を形成した場合における窒素イオン注入量とサーマルウェーブ信号との関係を示すグラフである。図中、■印は８ｎｍのゲート絶縁膜を形成した場合であり、◆印は１２．５ｎｍのゲート絶縁膜を形成した場合である。なお、サーマルウェーブ信号は、基板に導入されているダメージが大きいほどに大きくなる。
【００４７】
図９に示すように、窒素注入量が８×１０１４ｃｍ−２及び１×１０１５ｃｍ−２の場合にはサーマルウェーブ信号に大きな変化はみられない。しかしながら、窒素注入量が１×１０１５ｃｍ−２を越えると、サーマルウェーブ信号、すなわち基板に導入されるダメージは注入量の増加に伴って顕著に増加する。基板ダメージは、キャリア移動度の低下や増速酸化を引き起こすため、可能な限り抑制することが望ましい。
【００４８】
図９の結果から、窒素イオンの注入量は、１×１０１５ｃｍ−２以下、より好ましくは８×１０１４ｃｍ−２以下に設定することが望ましい。
【００４９】
次いで、フォトレジスト膜３４を除去した後、素子領域１４，１６上を覆い、素子領域１８，２０を露出するフォトレジスト膜３６を形成する。
【００５０】
次いで、例えば弗酸系の薬液を用いたウェットエッチングにより、フォトレジスト膜３６をマスクとしてシリコン酸化膜３２をエッチングし、素子領域１８，２０のシリコン酸化膜３２を除去する（図７（ａ））。
【００５１】
次いで、フォトレジスト膜３６を除去した後、熱酸化法により、例えば膜厚１ｎｍ相当の熱酸化を行う。これにより、素子領域１４，１６では、シリコン酸化膜３２が追加酸化され、膜厚３ｎｍのゲート絶縁膜３８が形成される。また、素子領域１８，２０には、膜厚１ｎｍのシリコン酸化膜よりなるゲート絶縁膜４０が形成される（図７（ｂ））。この際、素子領域２０中には、窒素が導入されているため、素子領域２０上に形成されたゲート絶縁膜４０中には窒素が取り込まれる。
【００５２】
なお、ゲート絶縁膜３８，４０は、熱酸化により形成することが望ましい。プラズマ酸化により形成した場合、熱酸化の場合と比較して膜中への窒素の取り込み効果が低いからである。
【００５３】
また、熱酸化の前に、非酸化性雰囲気（例えば、窒素雰囲気や水素雰囲気）中で熱処理を行うようにしてもよい。このような熱処理を行うと、窒素が界面に偏析する効果により、酸化膜中へ効果的に窒素を導入することができる。また、イオン注入によりシリコン基板１０に導入されたダメージを回復し、増速酸化を防止する効果もある。このような熱処理としては、例えば、窒素雰囲気中における１０００℃１０秒間の熱処理を適用することができる。
【００５４】
本実施形態による半導体装置の製造方法では、窒素イオン注入の後に、ゲート絶縁膜３８，４０を形成する。これは、窒素イオン注入の際のダメージや汚染を防止するためである。ゲート絶縁膜の形成後に窒素イオン注入を行う場合、イオン注入の際のダメージがゲート絶縁膜に導入される。また、選択イオン注入を行うためにはリソグラフィー工程や後処理工程が不可欠であり、これら処理過程におけるゲート絶縁膜表面の汚染が懸念される。本実施形態のように窒素イオン注入の後にゲート絶縁膜３８，４０を形成することにより、ゲート絶縁膜３８，４０の信頼性を向上することができる。
【００５５】
ゲート絶縁膜の形成前に窒素イオン注入を行う場合、窒素による減速酸化が生じる可能性がある。しかしながら、本実施形態の場合のように、窒素イオン注入量が１×１０１５ｃｍ−２以下と少なく、膜厚が約１．６ｎｍ未満のような薄いゲート絶縁膜を形成する場合には、減速酸化作用はほとんどみられない。
【００５６】
図１０は、窒素イオン注入量と酸化膜厚との関係を示すグラフである。図中、△印は５ｎｍ相当の酸化を行った場合、◇印は３ｎｍ相当の酸化を行った場合、●印は２ｎｍ相当の酸化を行った場合、▲印は１．６ｎｍ相当の酸化を行った場合、◆印は１．１ｎｍ相当の酸化を行った場合、■は０．９ｎｍ相当の酸化を行った場合である。
【００５７】
図示するように、窒素イオン注入量が例えば４×１０１４ｃｍ−２の場合、３ｎｍ相当以上の酸化を行った試料では、約３０％程度の減速酸化が生じている。これに対し、２ｎｍ相当以下の酸化を行った試料では、減速酸化を約１５％以下に抑制されている。更には、１．６ｎｍ相当未満の酸化を行った試料では、酸化膜厚にほとんど変化はない。このように、膜厚が約２ｎｍ以下のシリコン酸化膜を形成する場合、減速酸化の効果を抑制できることが判る。また、膜厚が約１．６ｎｍ未満のシリコン酸化膜を形成する場合、顕著な減速酸化や増速酸化は生じないことが判る。
【００５８】
図１１は、窒素イオン注入後に０．９ｎｍ相当の酸化条件で熱処理を行った場合におけるゲート絶縁膜中の窒素濃度を二次イオン質量分析法により測定した結果を示すグラフである。
【００５９】
図１０の結果から、０．９ｎｍ相当の酸化を行った場合、窒素イオン注入量による酸化膜厚の変化は確認できなかったが、図１１に示すように、ゲート絶縁膜中に導入される窒素濃度には変化がみられる。すなわち、ゲート絶縁膜中に取り込まれる窒素濃度と、窒素イオン注入量との間には、相関関係がある。このように、ゲート絶縁膜中に取り込まれる窒素濃度は、窒素イオン注入量によって制御することが可能であり、複数の窒素注入マスクを用いれば、特定のＭＯＳＦＥＴごとに所望の窒素濃度を有するゲート絶縁膜を形成することができる。
【００６０】
次いで、必要に応じてプラズマ窒化処理を行い、ゲート絶縁膜３８，４０中に窒素を導入する。プラズマ窒化処理は、例えばデカップルドＲＦプラズマ装置を用い、窒化用のガスとしてＮＯ及び／又はＮ２Ｏを用い、パワーを７００Ｗとして行う。
【００６１】
ゲート絶縁膜３８のみならずゲート絶縁膜４０についても、ボロンの熱抜け抑制の観点から窒素の導入を行うことが望ましい場合がある。このような場合に、上記プラズマ窒化処理を利用することができる。なお、窒化方法としては、プラズマ窒化の代わりに、ＮＯガスやＮ２Ｏガスを用いた熱窒化を用いてもよい。
【００６２】
図１２は、熱酸化後にプラズマ窒化処理を行った場合におけるゲート絶縁膜中の窒素濃度を二次イオン質量分析法により測定した結果を示すグラフである。
【００６３】
図示するように、熱酸化後にプラズマ窒化処理を行った場合においても、ゲート絶縁膜中に取り込まれる窒素濃度は、窒素イオン注入量と相関関係がある。このように、ゲート絶縁膜中に取り込まれる窒素濃度は、プラズマ窒化処理を行った場合においても、窒素イオン注入量によって制御することが可能であり、複数の窒素注入マスクを用いれば、特定のＭＯＳＦＥＴごとに所望の窒素濃度を有するゲート絶縁膜を形成することができる。
【００６４】
なお、本願発明者等による上記実験結果では、１×１０１４ｃｍ−２の窒素イオン注入量の差により、約０．７％の窒素濃度差を設けることができた。
【００６５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜を堆積する。
【００６６】
次いで、フォトリソグラフィー及びドライエッチングを用いてポリシリコン膜をパターニングし、素子領域１４，１６のゲート絶縁膜３８上及び素子領域１８，２０上に、ポリシリコン膜よりなるゲート電極４２を形成する。
【００６７】
次いで、素子領域１６，２０上を覆い、素子領域１４，１８を露出するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜及びゲート電極４２をマスクとして素子領域１４，１８にアクセプタイオンをイオン注入し、ゲート電極４２の両側のシリコン基板１０に、エクステンション領域或いはＬＤＤ領域となるＰ形の不純物拡散領域４４を形成する。
【００６８】
次いで、素子領域１４，１８上を覆い、素子領域１６，２０を露出するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜及びゲート電極４２をマスクとして素子領域１６，２０にドナーイオンをイオン注入し、ゲート電極４２の両側のシリコン基板１０に、エクステンション領域或いはＬＤＤ領域となるＮ形の不純物拡散領域４６を形成する（図８（ａ））。
【００６９】
次いで、全面に、例えばＣＶＤ法により膜厚９０ｎｍのシリコン窒化膜を堆積してエッチバックし、ゲート電極４２の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜４８を形成する。
【００７０】
次いで、素子領域１６，２０上を覆い、素子領域１４，１８を露出するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極４２及びサイドウォール絶縁膜４８をマスクとして素子領域１４，１８にアクセプタイオンをイオン注入し、ゲート電極４２の両側のシリコン基板１０に、Ｐ形の不純物拡散領域５０を形成する。
【００７１】
次いで、素子領域１４，１８上を覆い、素子領域１６，２０を露出するフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜、ゲート電極４２及びサイドウォール絶縁膜４８をマスクとして素子領域１６，２０にドナーイオンをイオン注入し、ゲート電極４２の両側のシリコン基板１０に、Ｎ形の不純物拡散領域５２を形成する。
【００７２】
次いで、窒素雰囲気中で例えば９５０℃１０秒間の熱処理を行い注入した不純物を活性化し、不純物拡散領域４４，５０よりなるＰ型ＭＯＳＦＥＴのソース／ドレイン拡散層５４と、不純物拡散領域４６，５２よりなるＮ型ＭＯＳＦＥＴのソース／ドレイン拡散層５６とを形成する（図８（ｂ））。
【００７３】
この後、サリサイドプロセスによりゲート電極４２上及びソース／ドレイン拡散層５４，５６上にシリサイド膜を形成し、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを完成する。
【００７４】
このように、本実施形態によれば、ゲート絶縁膜の形成前に行う窒素イオン注入の際の注入量を１×１０１５ｃｍ−２以下、より好ましくは８×１０１４ｃｍ−２以下に設定するので、ゲート絶縁膜形成後にシリコン基板中に残存するダメージを大幅に低減することができる。これにより、窒素イオン注入に起因するリーク電流を低減することができる。
【００７５】
また、ゲート絶縁膜の形成前に窒素イオン注入を行うので、窒素イオン注入によりゲート絶縁膜にダメージを与えることを防止することができる。
【００７６】
また、ゲート絶縁膜の酸化膜厚を２．０ｎｍ以下、望ましくは１．６ｎｍ未満とすることにより、窒素による減速酸化の効果を抑えることができる。これにより、イオン注入による物理膜厚の変動を抑制することができる。
【００７７】
また、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜とシリコン基板との界面における窒素濃度が３．５％未満となるように、窒素導入条件を制御するので、電子移動度を向上することができる。
【００７８】
また、窒素の選択導入は、イオン注入により行うので、製造工程を大幅に複雑にすることなく所期の目的を達成することができる。
【００７９】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図１３及び図１４を用いて説明する。なお、図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００８０】
図１３及び図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８１】
第１実施形態による半導体装置の製造方法では、シリコン酸化膜３２を介して窒素イオン注入を行ったが、必ずしもシリコン酸化膜３２を介してイオン注入を行う必要はない。
【００８２】
まず、例えば図５（ａ）乃至図６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子領域１４，１６，１８，２０上に、シリコン酸化膜３２を形成する（図１３（ａ））。
【００８３】
次いで、フォトリソグラフィーにより、素子領域１４，１６上を覆い、素子領域１８，２０を露出するフォトレジスト膜３６を形成する。
【００８４】
次いで、例えば弗酸系の薬液を用いたウェットエッチングにより、フォトレジスト膜３６をマスクとしてシリコン酸化膜３２をエッチングし、素子領域１８，２０のシリコン酸化膜３２を除去する（図１３（ｂ））。
【００８５】
次いで、フォトレジスト膜３６を除去した後、フォトリソグラフィーにより、素子領域１４，１６，１８上を覆い、素子領域２０を露出するフォトレジスト膜３４を形成する。
【００８６】
次いで、フォトレジスト膜３４をマスクとして窒素イオン注入を行い、素子領域２０に選択的に窒素を導入する（図１４（ａ））。この際、例えばＮ＋イオンを、加速エネルギー５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２としてイオン注入する。
【００８７】
次いで、フォトレジスト膜３４を除去した後、熱酸化法により、例えば膜厚１ｎｍ相当の熱酸化を行う。これにより、素子領域１４，１６では、シリコン酸化膜３２が追加酸化され、膜厚３ｎｍのゲート絶縁膜３８が形成される。また、素子領域１８，２０には、膜厚１ｎｍのシリコン酸化膜よりなるゲート絶縁膜４０が形成される。この際、素子領域２０中には、窒素が導入されているため、素子領域２０上に形成されたゲート絶縁膜４０中には窒素が取り込まれる。
【００８８】
この後、例えば図８（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを完成する。
【００８９】
このように、本実施形態のように、シリコン酸化膜３２を除去した後に、窒素イオン注入を選択的に行ってもよい。
【００９０】
なお、上記実施形態では、素子領域２０への窒素の導入にイオン注入を用いたが、イオン注入の代わりにプラズマ窒化処理を行ってもよい。プラズマ窒化処理は、例えば、デカップルドＲＦプラズマ装置を用い、窒化用のガスとしてＮＯ及び／又はＮ２Ｏを用い、パワーを２０００Ｗとして行う。
【００９１】
特に、上記条件によるプラズマ窒化処理は、室温により行うことができる。したがって、マスクとしては、フォトレジスト膜を用いることができる。
【００９２】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図１５及び図１６を用いて説明する。なお、図１乃至図１４に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００９３】
図１５及び図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９４】
上記第１及び第２実施形態では、窒素イオン注入により窒素を導入したが、窒素を導入する方法は、イオン注入に限定されるものではない。
【００９５】
まず、例えば図５（ａ）乃至図６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子領域１４，１６，１８，２０上に、シリコン酸化膜３２を形成する（図１５（ａ））。
【００９６】
次いで、フォトリソグラフィーにより、素子領域１４，１６上を覆い、素子領域１８，２０を露出するフォトレジスト膜３６を形成する。
【００９７】
次いで、例えば弗酸系の薬液を用いたウェットエッチングにより、フォトレジスト膜３６をマスクとしてシリコン酸化膜３２をエッチングし、素子領域１８，２０のシリコン酸化膜３２を除去する（図１５（ｂ））。
【００９８】
次いで、フォトレジスト膜３６を除去した後、熱酸化法により、例えば膜厚１ｎｍ相当の熱酸化を行う。これにより、素子領域１４，１６では、シリコン酸化膜３２が追加酸化され、膜厚３ｎｍのゲート絶縁膜３８が形成される。また、素子領域１８，２０には、膜厚１ｎｍのシリコン酸化膜よりなるゲート絶縁膜４０が形成される（図１６（ａ））。
【００９９】
次いで、フォトリソグラフィーにより、素子領域１４，１６，１８上を覆い、素子領域２０を露出するフォトレジスト膜３４を形成する。
【０１００】
次いで、フォトレジスト膜３４をマスクとしてプラズマ窒化処理を行う。これにより、素子領域２０のゲート絶縁膜４０中に、選択的に窒素が導入される（図１６（ｂ））。
【０１０１】
プラズマ窒化処理は、例えば、デカップルドＲＦプラズマ装置を用い、窒化用のガスとしてＮＯ及び／又はＮ２Ｏを用い、パワーを２０００Ｗとして行う。上記条件によるプラズマ窒化処理は、室温により行うことができる。したがって、マスクとしては、フォトレジスト膜を用いることができる。
【０１０２】
次いで、フォトレジスト膜３４を除去した後、例えば図８（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを完成する。
【０１０３】
このように、本実施形態によれば、ゲート絶縁膜の形成後に行うプラズマ窒化処理により、所定のトランジスタのゲート絶縁膜に窒素を選択的に導入することができる。
【０１０４】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図１７及び図１８を用いて説明する。なお、図１乃至図１６に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【０１０５】
図１７は本実施形態による半導体装置の製造方法を示す工程断面図、図１８は窒素イオン注入量とＰ形ＭＯＳＦＥＴの関係閾値電圧との関係を示すグラフである。
【０１０６】
まず、例えば図５（ａ）乃至図６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、素子領域２０ａ，２０ｂ上に、シリコン酸化膜３２を形成する（図１７（ａ））。なお、素子領域２０ａ，２０ｂは、例えばロジック回路を構成する高速動作Ｐ型ＭＯＳＦＥＴの形成領域であるものとする。
【０１０７】
次いで、フォトリソグラフィーにより、素子領域２０ａ上を覆い、素子領域２０ｂを露出するフォトレジスト膜３４を形成する。
【０１０８】
次いで、フォトレジスト膜３４をマスクとして窒素イオン注入を行い、素子領域２０ｂに選択的に窒素を導入する（図１７（ｂ））。この際、例えばＮ＋イオンを、加速エネルギー５ｋｅＶ、ドーズ量３×１０１４ｃｍ−２としてイオン注入する。
【０１０９】
次いで、フォトレジスト膜３４を除去した後、素子領域２０ａ，２０ｂを露出するフォトレジスト膜（図示せず）を形成する。
【０１１０】
次いで、このフォトレジスト膜をマスクとして窒素イオン注入を行い、素子領域２０ａ，２０ｂに、選択的に窒素を導入する（図１７（ｃ））。この際、例えばＮ＋イオンを、加速エネルギー５ｋｅＶ、ドーズ量５×１０１４ｃｍ−２としてイオン注入する。
【０１１１】
これにより、素子領域２０ａには５×１０１４ｃｍ−２のドーズ量でＮ＋イオンがイオン注入され、素子領域２０ｂにはトータル８×１０１４ｃｍ−２のドーズ量でＮ＋イオンがイオン注入される。
【０１１２】
この後、例えば図７（ａ）乃至図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン酸化膜３２を除去した後に再酸化し、素子領域２０ａ，２０ｂ上に、ゲート絶縁膜４０を形成する。
【０１１３】
この後、例えば図８（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴを完成する。
【０１１４】
図１８は、窒素イオン注入量とＰ形ＭＯＳＦＥＴの関係閾値電圧との関係を示すグラフである。
【０１１５】
図示するように、Ｐ型ＭＯＳＦＥＴの閾値電圧は、窒素イオン注入量に依存して変化する。これは、ゲート絶縁膜４０に導入された窒素が膜中に正の固定電荷をもたらし、この電荷がＰ型ＭＯＳトランジスタの閾値を下げる方向に作用するためである。
【０１１６】
図１８に示すように、窒素イオン注入量が５×１０１４ｃｍ−２の場合、閾値電圧は約−０．３６Ｖとなる。つまり、素子領域２０ａに形成されたＰ型ＭＯＳＦＥＴの閾値電圧は、約−０．３６Ｖとなる。これに対し、窒素イオン注入量が８×１０１４ｃｍ−２の場合、閾値電圧は約−０．３９Ｖとなる。つまり、素子領域２０ｂに形成されたＰ型ＭＯＳＦＥＴの閾値電圧は、約−０．３９Ｖとなる。
【０１１７】
このようにして、窒素イオン注入量を所定の領域毎に打ち分けることにより、閾値電圧の異なるＭＯＳＦＥＴを形成することが可能となる。
【０１１８】
図４に示すように、Ｐ型ＭＯＳＦＥＴの場合、窒素イオン注入量の増加はホール移動度の低下をもたらす。その反面、窒素イオン注入には閾値電圧を下げる効果があり、結果としてチャネルイオン注入のドーズ量を少なくできるという効果がある。したがって、かかる観点からは、移動度の向上やリーク電流の低減を測ることが可能である。
【０１１９】
このように、本実施形態によれば、窒素イオンの注入量により、トランジスタの閾値電圧を制御することができる。
【０１２０】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１２１】
例えば、上記第１乃至第３実施形態では、Ｎ型ＭＯＳＦＥＴ形成領域に窒素イオンを選択的にイオン注入したが、Ｐ型ＭＯＳＦＥＴ形成領域に選択的にイオン注入するようにしてもよい。
【０１２２】
また、上記第４実施形態では、Ｐ型ＭＯＳＦＥＴの閾値電圧制御を窒素イオン注入により行う方法について説明したが、Ｎ型ＭＯＳＦＥＴの場合にも、窒素イオン注入量を所定の領域毎に打ち分けることにより、閾値電圧の異なるＭＯＳＦＥＴを形成することができる。
【０１２３】
また、上記第１乃至第４実施形態では、高速動作Ｎ型ＭＯＳＦＥＴと高速動作Ｐ型ＭＯＳＦＥＴとの間、閾値電圧の異なる高速動作Ｐ型ＭＯＳＦＥＴとの間で、ゲート絶縁膜中の窒素濃度を作り分けたが、異なる種類のトランジスタ間（例えば外部多電源対応用ＭＯＳＦＥＴとロジック回路を構成する高速動作ＭＯＳＦＥＴとの間）で、ゲート絶縁膜中の窒素濃度を作り分けるようにしてもよい。
【０１２４】
また、上記第４実施形態では、２つの領域に異なるドーズ量で窒素イオン注入を行ったが、３つ或いはそれ以上の領域に異なるドーズ量で窒素イオン注入を行ってもよい。
【０１２５】
また、上記第１乃至第４実施形態では、シリコン酸化膜或いはシリコン窒化酸化膜によりゲート絶縁膜を形成する場合を示したが、ゲート絶縁膜は、これら膜により構成される場合に限定されるものではない。例えば、Ａｌ，Ｈｆ，Ｚｒ等の酸化膜、酸化シリケート膜である高誘電率膜を含むゲート絶縁膜に適用することもできる。
【０１２６】
これら高誘電率膜よりなるゲート絶縁膜をシリコン基板上に直接形成した場合、ゲート絶縁膜の形成後の熱処理によってシリコン基板と反応して所望の誘電率を達成できないことがある。これを防ぐためには、シリコン基板表面を予め窒化し、その後に高誘電率膜よりなるゲート絶縁膜を形成することが有効である。また、高誘電率膜の場合にも、窒素導入にはボロンの熱抜けを防止する効果がある。したがって、上記実施形態に記載の手法は、高誘電率膜成長前の基板の窒化処理としても適用することができる。
【０１２７】
また、ゲート電極の構造やソース／ドレイン拡散層の構造についても、上記実施形態に限定されるものではない。
【０１２８】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１２９】
（付記１）  シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、
前記シリコン基板の前記第１の領域に、窒素イオンを８×１０１４ｃｍ−２以下の第１のドーズ量でイオン注入する工程と、
前記シリコン基板を熱酸化し、前記第１の領域に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域にシリコン酸化膜よりなる第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１３０】
（付記２）  付記１記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜を形成する工程では、膜厚１．６ｎｍ未満の前記第１のゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１３１】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記第１のドーズ量により、前記第１のトランジスタの閾値電圧を制御する
ことを特徴とする半導体装置の製造方法。
【０１３２】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
窒素イオンをイオン注入する工程の前に、前記シリコン基板の第１の領域及び第２の領域にシリコン酸化膜を形成する工程を更に有し、
窒素イオンをイオン注入する工程では、前記シリコン酸化膜を介して前記半導体基板に窒素イオンを注入する
ことを特徴とする半導体装置の製造方法。
【０１３３】
（付記５）  付記４記載の半導体装置の製造方法において、
窒素イオンをイオン注入する工程の後、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程の前に、前記第１の領域及び前記第２の領域の前記シリコン酸化膜を除去する工程を更に有し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、実質的に膜厚の等しい前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１３４】
（付記６）  付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程の前に、前記第２の領域に、窒素イオンを、８×１０１４ｃｍ−２以下の、前記第１のドーズ量とは異なる第２のドーズ量でイオン注入する工程を更に有し、
前記第１のドーズ量と前記第２のドーズ量とにより、前記第１のトランジスタの閾値電圧と前記第２の閾値電圧とを異なる値に制御する
ことを特徴とする半導体装置の製造方法。
【０１３５】
（付記７）  付記４記載の半導体装置の製造方法において、
窒素イオンをイオン注入する工程の後、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程の前に、前記第１の領域の前記シリコン酸化膜を選択的に除去する工程を更に有し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、前記シリコン酸化膜を追加酸化することにより、前記第１のゲート絶縁膜よりも厚い前記第２のゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１３６】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
窒素イオンをイオン注入する工程の後、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程の前に、非酸化性雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１３７】
（付記９）  付記８記載の半導体装置の製造方法において、
前記熱処理は、水素を含む雰囲気中で行う
ことを特徴とする半導体装置の製造方法。
【０１３８】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程の後、前記第１のゲート電極及び前記第２のゲート電極を形成する工程の前に、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を窒化処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１３９】
（付記１１）  シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、
前記シリコン基板の前記第１の領域を、活性窒素雰囲気に選択的に暴露し、前記シリコン基板の前記第１の領域に窒素を導入する工程と、
前記シリコン基板を熱酸化し、前記第１の領域に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１４０】
（付記１２）  シリコン基板の第１の領域に形成された第１のトランジスタと、前記シリコン基板の第２の領域に形成された第２のトランジスタとを有する半導体装置の製造方法であって、
前記シリコン基板を熱酸化し、前記第１の領域にシリコン酸化膜よりなる第１のゲート絶縁膜を形成し、前記第２の領域にシリコン酸化膜よりなる第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を、活性窒素雰囲気に選択的に暴露し、前記第１のゲート絶縁膜に窒素を導入する工程と、
前記第１のゲート絶縁膜上に前記第１のトランジスタの第１のゲート電極を形成し、前記第２のゲート絶縁膜上に前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１４１】
（付記１３）  付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のトランジスタは、Ｎ型トランジスタであり、前記窒素イオンをイオン注入する工程では、前記第１のゲート絶縁膜と前記シリコン基板との界面における窒素濃度が３．５％未満となるように、前記第１のドーズ量を制御する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１４２】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】ゲート絶縁膜中の窒素濃度とキャリア移動度との関係を示すグラフ（その１）である。
【図３】ゲート絶縁膜中の窒素濃度とキャリア移動度との関係を示すグラフ（その２）である。
【図４】ゲート絶縁膜中の窒素濃度とキャリア移動度との関係を示すグラフである。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】窒素注入量と基板ダメージとの関係を示すグラフである。
【図１０】窒素注入量と酸化膜厚との関係を示すグラフである。
【図１１】ゲート絶縁膜中における窒素の深さ方向分布を示すグラフ（その１）である。
【図１２】ゲート絶縁膜中における窒素の深さ方向分布を示すグラフ（その２）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１８】窒素イオン注入量とＰ形ＭＯＳＦＥＴの関係閾値電圧との関係を示すグラフである。
【符号の説明】
【０１４３】
１０…シリコン基板
１２…素子分離膜
１４，１６，１８，２０…素子領域
２２…犠牲酸化膜
２４，２６…Ｎ型ウェル
２８，３０…Ｐ型ウェル
３２…シリコン酸化膜
３４，３６…フォトレジスト膜
３８，４０…ゲート絶縁膜
４２…ゲート電極
４４，４６，５０，５２…不純物拡散領域
４８…サイドウォール絶縁膜
５４，５６…ソース／ドレイン拡散層
【図１】
2006049763.tif 000003
【図２】
2006049763.tif 000004
【図３】
2006049763.tif 000005
【図４】
2006049763.tif 000006
【図５】
2006049763.tif 000007
【図６】
2006049763.tif 000008
【図７】
2006049763.tif 000009
【図８】
2006049763.tif 000010
【図９】
2006049763.tif 000011
【図１０】
2006049763.tif 000012
【図１１】
2006049763.tif 000013
【図１２】
2006049763.tif 000014
【図１３】
2006049763.tif 000015
【図１４】
2006049763.tif 000016
【図１５】
2006049763.tif 000017
【図１６】
2006049763.tif 000018
【図１７】
2006049763.tif 000019
【図１８】
2006049763.tif 000020