(57)【要約】 【課題】  消費電力を削減できるシリアルデータ送受信装置を提供する。【解決手段】  この実施形態は、パラレル・シリアル変換器１とＬＶＤＳ信号送信器２とＬＶＤＳ信号受信器３と伝送路４と非表示期間検出部としての非表示検出器５と出力制御器６とを備える。非表示検出器５は、入力されるコントロール信号(データイネーブル信号ＤＥ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ)に基づいて、入力データ信号ＲＧＢの非表示期間Ｔ１を検出して、非表示期間検出信号としての出力制御信号を出力制御器６に出力する。すると、この出力制御器６は、上記出力制御信号に基づいて、送信器２を制御し、非表示期間Ｔ１では、表示期間Ｔ２に比べて、送信器２の送信出力レベルを低減させる。【選択図】  図１
2006215087.tif 000002
【特許請求の範囲】
【請求項１】
伝送路と、
パラレルデータ信号が入力されると共にこのパラレルデータ信号を複数の差動シリアルデータ信号に変換して、上記伝送路へ送信する送信部と、
上記送信部から上記伝送路を介して上記差動シリアルデータ信号を受信する受信部と、
上記差動シリアルデータ信号を伝送する上記伝送路に挿入されると共に上記送信部との間の電流ループを形成する終端抵抗とを備え、
上記差動シリアルデータ信号の振幅は、上記電流ループに流れる電流値によって決定され、
上記パラレルデータ信号は、上記差動シリアルデータ信号の中にマッピングされる表示データ信号と同期信号およびデータイネーブル信号を含み、
上記同期信号またはデータイネーブル信号の少なくとも一方が入力されると共に上記同期信号またはデータイネーブル信号の少なくとも一方の状態に基づいて、上記表示データ信号における非表示期間を検出して非表示期間検出信号を出力する非表示期間検出部と、
上記非表示期間検出部が出力する非表示期間検出信号が入力されると共に上記非表示期間検出信号に基づいて、上記送信部の送信出力レベルを制御する出力制御部とを有することを特徴とするシリアルデータ送受信装置。
【請求項２】
請求項１に記載のシリアルデータ送受信装置において、
上記非表示期間検出信号が入力されると共に上記非表示期間検出信号に基づいて上記送信部を制御して、上記伝送路への差動シリアルデータ信号の送信を停止させる送信停止部を有することを特徴とするシリアルデータ送受信装置。
【請求項３】
請求項１または２に記載のシリアルデータ送受信装置において、
上記データイネーブル信号は、上記表示データ信号が表示期間に対応する信号または非表示期間に対応する信号のいずれであるのかに対応して、アクティブまたは非アクティブになる信号であり、
上記非表示期間検出部は、
上記データイネーブル信号に基づいて、上記表示データ信号における非表示期間を検出することを特徴とするシリアルデータ送受信装置。
【請求項４】
請求項１乃至３のいずれか１つに記載のシリアルデータ送受信装置において、
上記同期信号は、水平同期信号を含み、
上記非表示期間検出部は、
所定のクロック信号が入力されると共に、上記水平同期信号がアクティブとなったときから、上記データイネーブル信号がアクティブとなるまでの上記クロック信号のクロック数をカウントするカウンタを有し、
上記カウンタによる上記カウント期間を上記表示データ信号における非表示期間として検出することを特徴とするシリアルデータ送受信装置。
【請求項５】
請求項１乃至４のいずれか１つに記載のシリアルデータ送受信装置において、
上記同期信号は、垂直同期信号を含み、
上記非表示期間検出部は、
所定のクロック信号が入力されると共に、上記垂直同期信号がアクティブとなったときから、上記データイネーブル信号がアクティブとなるまでの上記クロック信号のクロック数をカウントするカウンタを有し、
上記カウンタによる上記カウント期間を上記表示データ信号における非表示期間として検出することを特徴とするシリアルデータ送受信装置。
【請求項６】
請求項１乃至５のいずれか１つに記載のシリアルデータ送受信装置が有する上記非表示期間検出部と上記出力制御部とを含む差動小振幅信号インターフェースシステムを有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアルデータ送受信装置に関し、一例として、高速動作と低消費電力が要求される大型ＬＣＤ(液晶表示)パネルに代表されるＦＰＤ(フラットパネルディスプレイ)のパネルインタフェースや、ＬＣＤタイミングコントローラとＬＣＤ駆動素子との間のインタフェースに用いると、ＬＣＤモジュールの消費電力の削減と、パワーマネジメントに有用となるシリアルデータ送受信装置に関する。
【背景技術】
【０００２】
従来、ＬＣＤパネル間や、ＬＣＤモジュール中の表示タイミングコントローラＬＳＩとＬＣＤ駆動ＬＳＩとの間のインタフェースとして小振幅信号の高速伝送用のＬＶＤＳ(差動小振幅信号伝送方式(Ｌow Ｖoltage Ｄifferential Ｓignaling))が多く使用されている。
【０００３】
図１１に、ＬＶＤＳ方式の送受信装置を示す。このＬＶＤＳ方式の送受信装置では、送信部１０１で発生した信号電流を平衡伝送路１０２と受信部１０３の終端抵抗１０４で形成されるループに流すことにより、終端抵抗１０４の両端部分に信号電圧を発生させて信号を伝送する。これが、ＬＶＤＳ方式の送受信装置の特徴である。
【０００４】
図１２に、上記ＬＶＤＳ方式の送受信装置の送信部１０１の回路構成を示す。図１２において、Ｎ１１、Ｎ１２は、ＬＶＤＳの＋電位側の電流スイッチング素子としてのＮＭＯＳトランジスタであり、Ｎ１３、１４はＬＶＤＳの−電位側の電流スイッチング素子としてのＮＭＯＳトランジスタである。
【０００５】
ＮＭＯＳトランジスタＮ１１のソースとＮＭＯＳトランジスタＮ１３のドレインとが接続されて、ＮＭＯＳトランジスタＮ１１とＮ１３が直列に接続されている。同様に、ＮＭＯＳトランジスタＮ１２のソースとＮＭＯＳトランジスタＮ１４のドレインとが接続されて、ＮＭＯＳトランジスタＮ１２とＮ１４とが直列に接続されている。また、ＮＭＯＳトランジスタＮ１１およびＮ１２のドレインは、電流ソースＩ１１に接続され、ＮＭＯＳトランジスタＮ１３およびＮ１４のソースは共に電流シンクＩ１２へ接続されている。
【０００６】
一方、ＣＭＯＳインバータＩＮＶ１１とＩＮＶ１２は、ＬＶＤＳの＋電位側のＮＭＯＳトランジスタＮ１１とＬＶＤＳの−電位側のＮＭＯＳトランジスタＮ１４を駆動する信号Ｓを発生させると共に、ＬＶＤＳの＋電位側のＮＭＯＳトランジスタＮ１２とＬＶＤＳの−電位側のＮＭＯＳトランジスタＮ１３をそれぞれ駆動する信号Ｓの反転信号ＳＢを発生させる。
【０００７】
すなわち、ＣＭＯＳインバータＩＮＶ１１,１２は、ＣＭＯＳ入力信号を正相制御信号Ｓとして出力してＮＭＯＳトランジスタＮ１１,Ｎ１４のゲートに入力する一方、ＣＭＯＳインバータＩＮＶ１１はＣＭＯＳ入力信号の逆相制御信号ＳＢを出力してＮＭＯＳトランジスタＮ１２,Ｎ１４のゲートへ入力する。
【０００８】
したがって、上記ＣＭＯＳ入力信号が“Ｈ”であれば、正相制御信号Ｓは”Ｈ”となり、逆相制御信号ＳＢは“Ｌ”となる。この場合、ＮＭＯＳトランジスタＮ１１,Ｎ１４がオンする一方、ＮＭＯＳトランジスタＮ１２,Ｎ１３がオフする。そして、電流は電流ソースＩ１１からＮＭＯＳトランジスタＮ１１を通り配線１０２Ａ、終端抵抗１０４、配線１０２Ｂを介し、ＮＭＯＳトランジスタＮ１４を通り、電流シンクＩ１２へと流れる。この時、送信部１０１から平衡伝送路１０２へのＬＶＤＳ出力は“Ｈ”となる。
【０００９】
一方、ＣＭＯＳ入力信号が“Ｌ”であれば、正相制御信号Ｓが“Ｌ”で、逆相制御信号ＳＢが“Ｈ”となり、ＮＭＯＳトランジスタＮ１２,Ｎ１３がオンする一方、ＮＭＯＳトランジスタＮ１１,Ｎ１４がオフする。電流は電流ソースＩ１１より、ＮＭＯＳトランジスタＮ１２を通り配線１０２Ｂ、終端抵抗１０４、配線１０２Ａを介し、ＮＭＯＳトランジスタＮ１３を通り電流シンクＩ１２へと流れる。この時、送信部１０１から平衡伝送路１０２へのＬＶＤＳ出力信号は”Ｌ“となる。
【００１０】
通常、ＬＶＤＳでは、その電流値が約３.５ｍＡに設定され、終端抵抗１０４を１００Ωとすることから、ＬＶＤＳ振幅は３.５ｍＡ×１００Ωで３５０ｍＶとなる。
【００１１】
このように、送信部１０１は、図１２に示すような構成をしているので、入力されるＣＭＯＳ信号が“Ｈ”または“Ｌ”のいずれであろうと、通常動作時に電源とＧＮＤと間に定電流が流れている。このため、ＬＶＤＳ方式の送受信装置における送信部１０１と受信部１０３のペアが増加して、平衡伝送路１０２のペアの本数が増えればその本数分だけ消費電流が増加することになる。
【００１２】
次に、図１４を参照して、ＬＶＤＳ方式の伝送方式の一例として、液晶表示装置における伝送方式を例に挙げて説明する。図１４はこの液晶表示装置における伝送方式における表示システムを表している。図１４において、２０７はＦＰＤ(フラットパネルディスプレイ)パネルとしての液晶パネルであり、２０８はＲＳＤＳ方式の送受信部であり、２０９はＦＰＤパネルモジュールである。
【００１３】
この表示システムにおいて、画像データが、ＬＶＤＳ方式で送信部２０１から平衡伝送路２０２を経由して受信部２０３へ転送され、タイミングコントローラ２０５に入力される。
【００１４】
タイミングコントローラ２０５のロジック回路にて、ＬＣＤ表示用のタイミング信号が生成され、このタイミング信号と、上記画像データ(表示データ)がＦＰＤパネルを構成する液晶パネル２０７の駆動ＬＳＩ(図示せず)に供給される。この駆動ＬＳＩへの信号供給についても、ＬＶＤＳ方式で伝送されることが主流となっている。
【００１５】
ここで、上記説明をおこなった液晶表示装置中のタイミングコントローラ２０５と液晶パネルの駆動ＬＳＩと間のＬＶＤＳ(ＲＳＤＳ)伝送方式について説明する。
【００１６】
この伝送方式は、図１４に示すタイミングコントローラ２０５と液晶パネル２０７のソースドライバーとの間をＲＳＤＳ(差動小振幅信号(Ｒeduced Ｓwing Ｄifferential Ｓignaling))として伝送する。このＲＳＤＳ伝送方式は、従来のＣＭＯＳ信号伝送に比べて、高速で、低ＥＭＩ(電磁界干渉)の効果が期待できる。なお、「ＲＳＤＳ」は米国ナショナル・セミコンダクター社が考案した方式であり、該社の登録商標である。
【００１７】
このＲＳＤＳ伝送方式は、パラレルのＣＭＯＳ信号２ビットをシリアルデータに変換し、さらにＲＳＤＳ信号として伝送する技術である。
【００１８】
このＲＳＤＳ伝送方式では、図１４に示すＲＳＤＳ方式の送受信部２０８が、タイミングコントローラ２０５から受信したパラレル２ビットの信号をシリアルデータとして伝送路２１０に伝送する。この伝送のクロック信号の立ち上がりと立ち下りの両エッジで、シリアルデータを取り込むタイミングで伝送される。
【００１９】
この伝送システムの構成としては、タイミングコントローラ側の送受信部２０８が送信部となり、この送信部に接続される液晶パネル２０７の液晶駆動ＬＳＩが受信部となる。
【００２０】
さらに、タイミングコントローラ２０５と液晶駆動ＬＳＩとの間のプリント基板上の配線が伝送路２１０に相当する。ＲＳＤＳ伝送方式では、信号レベルおよび伝送方式はＬＶＤＳ方式と同一技術であり、送信部の回路構成は図１３に示す。図１３に示すように、この送信部の入力にはＣＭＯＳ信号が供給され、送信部と受信部との間が差動ペアで接続され、さらに、差動ペア間に１００Ωの終端抵抗１０４が接続される。このように、終端抵抗１０４を接続することで、電流ループが形成され、終端抵抗１０４の両端に電圧が発生する。
【００２１】
ＲＳＤＳ伝送方式では、送信部の定電流値は２ｍＡに設定されており、形成された電流ループ上に２ｍＡの電流が流れることとなり、終端抵抗１０４の両端には、それぞれ、＋２００ｍＶ、−２００ｍＶの電圧が発生することになる。
【００２２】
データが“Ｈ”、“Ｌ”に固定されると、ＣＭＯＳ方式の場合、電流はほぼ“０”であるが、このＬＶＤＳ方式における送信部では、入力データが“Ｈ”,“Ｌ”に固定されても定常的に電流が流れ続けることとなる。
【００２３】
実際の液晶パネル上には、画像データＲＧＢを、それぞれ、８ビット(bit)とすると、ＲＳＤＳペアは１２データペア、１クロックペアの合計１３ペアのＲＳＤＳ伝送ペアが形成されることとなる。
【００２４】
ＲＳＤＳの１ペアに流れる電流は２ｍＡであり、１３ペアを形成した場合、単純に、２６ｍＡの電流が消費される計算となる。いま、定電流設定が２ｍＡとしているが、上記受信部と送信部とを結ぶ伝送路の負荷が増大し、ＲＳＤＳ信号振幅が減衰した場合は、さらに、振幅を増大させるために、送信部の定電流値を増加させ、振幅を上げるように調整をおこなう必要がある。こうすることで、消費電流の更なる増大へとつながってしまうことが起こり得る。
【００２５】
ところで、上述したように、送信部へ入力されるＣＭＯＳデータが“Ｈ”、“Ｌ”に固定されると、ＣＭＯＳ方式の場合、電流はほぼ“０”であるが、このＬＶＤＳ方式の送信部では、入力データが“Ｈ”、“Ｌ”に固定されても定常的に電流が流れ続けることとなる。これは、上記送信部へ入力される入力データが表示データでない場合、つまり、入力データが表示とは無関係の必要のないデータである場合であっても、送信部に電流が流れ続けていることを意味する。低消費電力化の要求がさらに求められる現在、不要な電力を削減することはシステム構成上必要なことであるとともに重要なことである。
【非特許文献１】「ＲＳＤＳＴＭ“Ｉntra-panel”Ｉnterface Ｓpecification Ｒevision 1.0，２００３年，５月，Ｎational Ｓemiconductor Ｃorporation(ナショナル・セミコンダクター社)発行」
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこで、この発明の課題は、消費電力を削減できるシリアルデータ送受信装置を提供することにある。
【課題を解決するための手段】
【００２７】
上記課題を解決するため、この発明のシリアルデータ送受信装置は、伝送路と、
パラレルデータ信号が入力されると共にこのパラレルデータ信号を複数の差動シリアルデータ信号に変換して、上記伝送路へ送信する送信部と、
上記送信部から上記伝送路を介して上記差動シリアルデータ信号を受信する受信部と、
上記差動シリアルデータを伝送する上記伝送路に挿入されると共に上記送信部との間の電流ループを形成する終端抵抗とを備え、
上記差動シリアルデータ信号の振幅は、上記電流ループに流れる電流値によって決定され、
上記パラレルデータ信号は、上記差動シリアルデータ信号の中にマッピングされる表示データ信号と同期信号およびデータイネーブル信号を含み、
上記同期信号またはデータイネーブル信号の少なくとも一方が入力されると共に上記同期信号またはデータイネーブル信号の少なくとも一方の状態に基づいて、上記表示データ信号における非表示期間を検出して非表示期間検出信号を出力する非表示期間検出部と、
上記非表示期間検出部が出力する非表示期間検出信号が入力されると共に上記非表示期間検出信号に基づいて、上記送信部の送信出力レベルを制御する出力制御部とを有することを特徴としている。
【００２８】
この発明のシリアルデータ送受信装置によれば、非表示期間検出部は、パラレルデータ信号に含まれる同期信号またはデータイネーブル信号の少なくとも一方の状態に基づいて、上記パラレルデータ信号に含まれる表示データ信号の非表示期間を検出して非表示期間検出信号を出力する。そして、出力制御部は、上記非表示期間検出信号に基づいて、上記送信部の送信出力レベルを制御する。
【００２９】
したがって、この発明によれば、上記送信部に入力される表示データ信号の非表示期間には、上記非表示期間検出信号に基づいて、出力制御部が送信部の送信出力レベルを低減することによって、送信部が不要な電力を消費することを回避でき、消費電力を削減できる。
【００３０】
また、一実施形態のシリアルデータ送受信装置は、上記非表示期間検出信号が入力されると共に上記非表示期間検出信号に基づいて上記送信部を制御して、上記伝送路への差動シリアルデータ信号の送信を停止させる送信停止部を有する。
【００３１】
この実施形態のシリアルデータ送受信装置によれば、送信停止部は、上記非表示期間検出信号に基づいて上記送信部を制御して、上記伝送路への差動シリアルデータ信号の送信を停止させる。したがって、上記送信停止部は、上記送信部に入力される表示データ信号の非表示期間には、送信部による送信を停止させるので、消費電力のさらなる削減を図れる。
【００３２】
また、一実施形態のシリアルデータ送受信装置では、上記データイネーブル信号は、
上記表示データ信号が、表示期間に対応する信号または非表示期間に対応する信号のいずれであるのかに対応して、アクティブまたは非アクティブになる信号であり、
上記非表示期間検出部は、
上記データイネーブル信号に基づいて、上記表示データ信号における非表示期間を検出する。
【００３３】
この実施形態のシリアルデータ送受信装置によれば、非表示期間検出部は、表示データ信号の表示期間と非表示期間とに対応してアクティブまたは非アクティブになるデータイネーブル信号によって、表示データ信号の非表示期間を確実に検出できる。したがって、この実施形態によれば、非表示期間検出部は、表示データ信号の非表示期間には、送信部の出力レベルを確実に低減でき、消費電力を確実に低減できる。
【００３４】
また、一実施形態のシリアルデータ送受信装置では、上記同期信号は、水平同期信号を含み、
上記非表示期間検出部は、
所定のクロック信号が入力されると共に、上記水平同期信号がアクティブとなったときから、上記データイネーブル信号がアクティブとなるまでの上記クロック信号のクロック数をカウントするカウンタを有し、
上記カウンタによる上記カウント期間を上記表示データ信号における非表示期間として検出する。
【００３５】
この実施形態のシリアルデータ送受信装置によれば、非表示期間検出部は、上記同期信号に含まれる水平同期信号によって、表示データ信号の非表示期間を検出でき、非表示期間において、送信部の出力レベルを確実に低減でき、消費電力を確実に低減できる。
【００３６】
また、一実施形態のシリアルデータ送受信装置では、上記同期信号は、垂直同期信号を含み、上記非表示期間検出部は、
所定のクロック信号が入力されると共に、上記垂直同期信号がアクティブとなったときから、上記データイネーブル信号がアクティブとなるまでの上記クロック信号のクロック数をカウントするカウンタを有し、
上記カウンタによる上記カウント期間を上記表示データ信号における非表示期間として検出する。
【００３７】
この実施形態のシリアルデータ送受信装置によれば、非表示期間検出部は、上記同期信号に含まれる垂直同期信号によって、表示データ信号の非表示期間を検出でき、非表示期間において、送信部の出力レベルを確実に低減でき、消費電力を確実に低減できる。
【００３８】
また、一実施形態の半導体集積回路では、上記のシリアルデータ送受信装置が有する上記非表示期間検出部と上記出力制御部とを含む差動小振幅信号インターフェースシステムを有する。
【００３９】
この実施形態の半導体集積回路によれば、非表示期間検出部は、パラレルデータ信号に含まれる同期信号またはデータイネーブル信号の少なくとも一方に基づいて、表示データ信号の非表示期間を検出して非表示期間検出信号を出力する。すると、上記出力制御部は、上記非表示期間検出信号に基づいて、シリアルデータ送受信装置の送信部の送信出力レベルを制御できる。したがって、送信部が非表示期間に不要な電力を消費することを回避でき、消費電力を削減できる。
【発明の効果】
【００４０】
この発明のシリアルデータ送受信装置によれば、非表示期間検出部は、パラレルデータ信号に含まれる同期信号またはデータイネーブル信号の少なくとも一方の状態に基づいて、上記パラレルデータ信号に含まれる表示データ信号の非表示期間を検出して非表示期間検出信号を出力する。そして、出力制御部は、上記非表示期間検出信号に基づいて、上記送信部の送信出力レベルを制御する。
【００４１】
したがって、この発明によれば、上記送信部に入力される表示データ信号の非表示期間には、上記非表示期間検出信号に基づいて、出力制御部が送信部の送信出力レベルを低減することによって、送信部が不要な電力を消費することを回避でき、消費電力を削減できる。
【発明を実施するための最良の形態】
【００４２】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４３】
(第１の実施の形態)
図１に、この発明のシリアルデータ送受信装置の第１実施形態としてのＬＶＤＳ(差動小振幅信号伝送方式)送受信装置を示す。この実施形態は、パラレル・シリアル変換器１とＬＶＤＳ信号送信器２とＬＶＤＳ信号受信器３と伝送路４と非表示期間検出部としての非表示検出器５と出力制御器６とを備える。上記パラレル・シリアル変換器１とＬＶＤＳ信号送信器２とが送信部をなす。
【００４４】
上記伝送路４は一対のワイヤＬＶＤＳ＋とＬＶＤＳ−とを有する。このワイヤＬＶＤＳ＋とＬＶＤＳ−とは、受信器３側の端において、終端抵抗Ｒ１０で接続されている。
【００４５】
また、上記ＬＶＤＳ信号送信器２の回路構成は、図６に、出力制御器６の隣りに示している。この送信器２の回路構成は、ＣＭＯＳインバータＩＮＶ１１,ＩＮＶ１２とＮＭＯＳトランジスタＮ１,Ｎ３との間に出力制御器６が介在している点を除いて、図１２に示す従来の送信部１０１の回路構成と同じである。
【００４６】
すなわち、この送信器２は、ＮＭＯＳトランジスタＮ１〜Ｎ４を有している。ＮＭＯＳトランジスタＮ１のソースとＮＭＯＳトランジスタＮ３のドレインとが接続されている。このＮＭＯＳトランジスタＮ１のドレインは電流ソースＩ１に接続されており、ＮＭＯＳトランジスタＮ３のソースは電流シンクＩ２に接続されている。また、ＮＭＯＳトランジスタＮ２のソースとＮＭＯＳトランジスタＮ４のドレインとが接続されている。このＮＭＯＳトランジスタＮ２のドレインは電流ソースＩ１に接続されており、ＮＭＯＳトランジスタＮ４のソースは電流シンクＩ２に接続されている。
【００４７】
また、上記ＮＭＯＳトランジスタＮ１のゲートはＮＭＯＳトランジスタＮ４のゲートに接続され、ＮＭＯＳトランジスタＮ２のゲートはＮＭＯＳトランジスタＮ３のゲートに接続されている。また、このＮＭＯＳトランジスタＮ１のソースとＮＭＯＳトランジスタＮ３のドレインとの接続点は伝送路４のワイヤＬＶＤＳ＋に接続され、ＮＭＯＳトランジスタＮ２のソースとＮＭＯＳトランジスタＮ４のドレインとの接続点は伝送路４のワイヤＬＶＤＳ−に接続されている。
【００４８】
さらに、ＮＭＯＳトランジスタＮ１のゲートは出力制御器６を経由してインバータＩｎｖ１２の出力側に接続され、ＮＭＯＳトランジスタＮ３のゲートは出力制御器６を経由してインバータＩｎｖ１１とインバータＩｎｖ１２との接続点に接続されている。このインバータＩｎｖ１１の入力側には、パラレル・シリアル変換器１からの差動シリアルデータ信号(ＣＭＯＳ入力データ)が入力される。
【００４９】
この送信器２はＣＭＯＳ入力信号を電流信号へ変換して、伝送路４へ送信する。この伝送路４の一対のワイヤＬＶＤＳ＋,ＬＶＤＳ−間に接続された１００Ωの終端抵抗Ｒ１０によって、電流ループが形成され、終端抵抗Ｒ１０の両端に電圧信号が得られる仕組みになっている。
【００５０】
また、図６に示すように、出力制御器６は、インバータＩｎｖ１３と、ＮＭＯＳトランジスタＮ４１とＰＭＯＳトランジスタＰ４１と、ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４２とＮＭＯＳトランジスタＮ４３とＮＭＯＳトランジスタＮ４４を有している。
【００５１】
このＩｎｖ１３の入力側は、非表示検出器５からの出力制御信号が入力される入力端子に接続されている。上記ＮＭＯＳトランジスタＮ４１のドレインとＰＭＯＳトランジスタＰ４１のソースとが接続され、ＮＭＯＳトランジスタＮ４１のソースとＰＭＯＳトランジスタＰ４１のドレインとが接続されている。このＮＭＯＳトランジスタＮ４１のドレインとＰＭＯＳトランジスタＰ４１のソースとの接続点はインバータＩｎｖ１２の出力側に接続され、ＮＭＯＳトランジスタＮ４１のソースとＰＭＯＳトランジスタＰ４１のドレインとの接続点は、接続線Ｌ３１で送信器２のＮＭＯＳトランジスタＮ１のゲートに接続されている。また、上記ＰＭＯＳトランジスタＰ４１のゲートはインバータＩｎｖ１３の入力側に接続され、ＮＭＯＳトランジスタＮ４１のゲートは上記入力端子に接続された接続線Ｌ３２に接続されている。
【００５２】
また、上記ＰＭＯＳトランジスタＰ４２のソースはＮＭＯＳトランジスタＮ４２のドレインに接続され、ＰＭＯＳトランジスタＰ４２のドレインはＮＭＯＳトランジスタＮ４２のソースに接続されている。このＰＭＯＳトランジスタＰ４２のソースとＮＭＯＳトランジスタＮ４２のドレインとの接続点はインバータＩｎｖ１１とインバータＩｎｖ１２との接続点に接続されている。また、ＰＭＯＳトランジスタＰ４２のドレインとＮＭＯＳトランジスタＮ４２のソースとの接続点は接続線Ｌ３３で送信器２のＮＭＯＳトランジスタＮ３のゲートに接続されている。また、ＰＭＯＳトランジスタＰ４２のゲートはインバータＩｎｖ１３の出力側に接続されており、ＮＭＯＳトランジスタＮ４２のゲートは接続線Ｌ３２に接続されている。
【００５３】
また、ＮＭＯＳトランジスタＮ４３は、ゲートが上記接続線Ｌ３４に接続され、ドレインが接続線Ｌ３１に接続され、ソースがグランドに接続されている。また、ＮＭＯＳトランジスタＮ４４は、ゲートが接続線Ｌ３４に接続され、ドレインが接続線Ｌ３３に接続され、ソースがグランドに接続されている。
【００５４】
この出力制御器６には、非表示検出器５が出力する非表示検出信号としての出力制御信号が入力され、出力制御器６は、この出力制御信号に基づいて、送信器２の送信出力レベルを制御する。
【００５５】
また、上記パラレル・シリアル変換器１には、パラレルデータ信号として、表示データ信号としての入力データ信号ＲＧＢと、データイネーブル信号ＤＥと、水平同期信号ＨＳＹＮＣと、垂直同期信号ＶＳＹＮＣとが入力される。このパラレル・シリアル変換器１は、入力された入力データ信号ＲＧＢとデータイネーブル信号ＤＥと水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣとを複数の差動シリアルデータ信号に変換して、送信器２へ出力する。この送信器２はパラレル・シリアル変換器１から入力された上記差動シリアルデータ信号を伝送路４へ送信する。この差動シリアルデータ信号は伝送路４で伝送されて受信器３で受信される。
【００５６】
また、上記非表示検出器５には、上記データイネーブル信号ＤＥと、水平同期信号ＨＳＹＮＣと、垂直同期信号ＶＳＹＮＣとが入力される。この非表示検出器５は、上記信号ＤＥ、信号ＨＳＹＮＣ、信号ＶＳＹＮＣのうちのすくなくとも１つに基づいて、上記表示データ信号としての入力データ信号ＲＧＢの非表示期間を検出して非表示期間検出信号としての出力制御信号を出力する。この非表示期間検出信号は出力制御器６に入力される。この出力制御器６は、この非表示期間検出信号としての出力制御信号に基づいて、送信器２の送信出力レベルを制御する。
【００５７】
つまり、非表示検出器５は、入力されるコントロール信号(データイネーブル信号ＤＥ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ)に基づいて、上記入力データ信号ＲＧＢの非表示期間Ｔ１を検出して、非表示期間検出信号としての出力制御信号を出力制御器６に出力する。すると、この出力制御器６は、上記非表示期間検出信号としての出力制御信号に基づいて、送信器２を制御し、非表示期間Ｔ１では、表示期間Ｔ２に比べて、送信器２の送信出力レベルを低減させる。これにより、非表示期間Ｔ１に送信器２が無駄な電力を消費することを回避でき、消費電力を削減できる。
【００５８】
ここで、図６を参照しながら、上記出力制御器６の動作をより詳細に説明する。まず、非表示検出器５が、入力データ信号ＲＧＢの表示期間Ｔ２に出力制御信号を“Ｈ”としているときは、出力制御器６のＰＭＯＳトランジスタＰ４１,ＮＭＯＳトランジスタＮ４１とＰＭＯＳトランジスタＰ４２,ＮＭＯＳトランジスタＮ４２がオンする一方、ＮＭＯＳトランジスタＮ４３とＮ４４とがオフする。これにより、インバータＩｎｖ１１とＩｎｖ１２は、それぞれ、送信器２のＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ１に導通するので、送信器２は通常の動作状態となる。
【００５９】
一方、非表示検出器５が、入力データ信号ＲＧＢの非表示期間Ｔ１に出力制御信号を“Ｌ”としているときは、出力制御器６のＰＭＯＳトランジスタＰ４１,ＮＭＯＳトランジスタＮ４１とＰＭＯＳトランジスタＰ４２,ＮＭＯＳトランジスタＮ４２がオフする一方、ＮＭＯＳトランジスタＮ４３とＰ４４とがオンする。これにより、インバータＩｎｖ１１,Ｉｎｖ１２は、送信器２のＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ１に対して非導通となると共に、送信器２の各ＮＭＯＳトランジスタＮ１〜Ｎ４はオフする。これにより、非表示期間Ｔ１に送信器２が無駄な電力を消費することを回避でき、消費電力を削減できる。
【００６０】
(第２の実施の形態)
次に、図２に、この発明のシリアルデータ送受信装置の第２実施形態としてのＬＶＤＳインターフェースシステムを示す。
【００６１】
この第２実施形態は、送信部Ｔと受信部Ｒと、この送信部Ｔと受信部Ｒとを接続する４対の伝送路２４-１〜２４-４を有する。この４対の伝送路２４-１〜２４-４は、それぞれ、終端抵抗Ｒ１０を有する。
【００６２】
上記送信部Ｔは、パラレル・シリアル変換器２１とＰＬＬ(フェーズロックドループ)回路２２と非表示検出器２５と出力制御器２６と、４つのＬＶＤＳ送信器２７-１〜２７-４を有する。３つのＬＶＤＳ送信器２７-１〜２７-３の入力側は上記パラレル・シリアル変換器２１に接続され、３つのＬＶＤＳ送信器２７-１〜２７-３の出力側は、それぞれ、３つの伝送路２４-１〜２４-３に接続されている。一方、ＬＶＤＳ送信器２７-４の入力側は上記ＰＬＬ回路２２に接続され、出力側は伝送路２４-４に接続されている。
【００６３】
また、非表示検出器２５の入力側は入力線Ｌ１に接続され、非表示検出器２５の出力側は出力制御器２６に接続されている。この出力制御器２６の出力側は、ＬＶＤＳ送信器２７-１と２７-２の入力側に接続されている。また、上記パラレル・シリアル変換器２１の入力側には、上記入力線Ｌ１と入力線Ｌ２とが接続され、変換器２１の出力側はＬＶＤＳ送信器２７-１〜２７-３の入力側に接続されている。上記入力線Ｌ１には３ビットのコントロール信号が入力され、入力線Ｌ２には６ビットの入力データ信号ＲＧＢが表示データ信号として入力される。３ビットのコントロール信号は、データイネーブル信号ＤＥと水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣを含んでいる。
【００６４】
また、上記ＰＬＬ回路２２は入力側が入力線Ｌ３に接続され、出力側がＬＶＤＳ送信器２７-４に接続されている。また、ＰＬＬ回路２２はパラレル・シリアル変換器２１にも接続されている。上記入力線Ｌ３には、１ビットのクロック信号ＣＬＫが入力される。
【００６５】
さらに、上記送信部Ｔは、非表示期間検出部としての非表示検出器２５と出力制御部としての出力制御器２６を有する。この非表示検出器２５は入力端子が上記入力線Ｌ１に接続され出力端子が出力制御器２６の入力端子に接続されている。また、この出力制御器２６の出力端子は、上記ＬＶＤＳ送信器２７-１および２７-２の入力側に接続されている。
【００６６】
一方、受信部Ｒは、４つのＬＶＤＳ信号受信器３０-１〜３０-４とシリアル・パラレル変換器３１とＰＬＬ回路３２を備える。４つのＬＶＤＳ信号受信器３０-１〜３０-４は、それぞれ、４つの伝送路２４-１〜２４-４に接続されている。受信器３０-１〜３０-３はシリアル・パラレル変換器３１に接続され、受信器３０-４はＰＬＬ回路３２に接続されている。
【００６７】
このＰＬＬ回路３２の出力は出力線Ｌ０３に接続され、この出力線Ｌ０３にクロック信号ＣＬＫを出力する。また、シリアル・パラレル変換器３１は、出力線Ｌ０１とＬ０２に接続されている。シリアル・パラレル変換器３１は、出力線Ｌ０１にデータイネーブル信号ＤＥと水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣを含む３ビットのコントロール信号を出力し、出力線Ｌ０２に入力データ信号ＲＧＢを出力する。
【００６８】
次に、図５Ａ〜図５Ｃのタイミング図を参照して、この第２実施形態の動作を説明する。図５Ｂは、図５Ａに示す入力データ信号ＲＧＢをなす入力データＲ０〜Ｒ５、Ｇ０〜Ｇ５、Ｂ０〜Ｂ５を詳細に示す拡大図である。また、図５Ｃは、図５Ａに示す水平同期信号ＨＳＹＮＣ,垂直同期信号ＶＳＹＮＣ,データイネーブル信号ＤＥを拡大して示し、かつ、パラレルデータ信号である入力データ信号ＲＧＢ,水平同期信号ＨＳＹＮＣ,垂直同期信号ＶＳＹＮＣ,データイネーブル信号ＤＥをパラレル-シリアル変換したシリアルデータ信号であるＬＶＤＳデータ信号ＣＨ１〜ＣＨ３を示している。
【００６９】
水平同期信号ＨＳＹＮＣ,垂直同期信号ＶＳＹＮＣ,データイネーブル信号ＤＥ、入力データ信号ＲＧＢ、クロック信号ＣＬＫＩＮは、それぞれ、図５Ａに示すようなタイミングで、送信部Ｔに接続された入力線Ｌ１、Ｌ２、Ｌ３に入力される。
【００７０】
この送信部Ｔのパラレル・シリアル変換器２１では、ＲＢＧ信号(６ビット(bit)×３＝１８ビット(bit))、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、およびデータイネーブル信号ＤＥからなる計２１ビットのパラレルデータ信号が、７ビット(bit)づつクロック信号ＣＬＫＩＮの１レート中にシリアライズされ、送信器２７-１〜２７-３へ出力される。
【００７１】
送信器２７-１〜２７-３では、パラレル・シリアル変換器２１から入力されたシリアライズされたＣＭＯＳレベルの信号をＬＶＤＳレベルの差動シリアルデータ信号であるＬＶＤＳデータ信号ＣＨ１〜ＣＨ３へ変換して、伝送路２４-１〜２４-３を経由して、受信部Ｒへ送信する。
【００７２】
この時、送信器２７-１〜２７-３は３チャンネルのＬＶＤＳデータ信号ＣＨ１〜ＣＨ３を受信部Ｒへ送信し、送信器２７-４は１チャンネルのＬＶＤＳクロック信号ＬＶＣＬＫを伝送路２４-４を経由して、受信部Ｒへ送信する。したがって、送信部Ｔから受信部Ｒへ送信される信号は、合計４チャンネル構成となる。
【００７３】
ここで、パラレルデータ信号をシリアライズする際のデータマッピングは、一般的に、図５Ｃに示すようなマッピングとなっている。この第２実施形態のＬＶＤＳインタフェースシステムの送信部Ｔは、入力されるパラレルデータ信号を７ビットづつにシリアライズを行い、７ビットシリアル化されたシリアルデータ信号をＬＶＤＳレベルにして、受信部Ｒへ送信するものである。
【００７４】
一方、受信部Ｒは、送信部Ｔから送信されたＬＶＤＳデータ信号ＣＨ１〜ＣＨ３およびＬＶＤＳクロック信号ＬＶＣＬＫを受信して、この受信した信号のパラレル化を行う。つまり、受信部Ｒでは、送信部Ｔから受信したシリアル信号を再び送信部Ｔへの入力信号のようなパラレル信号に戻す動作が行われる。
【００７５】
送信部Ｔの送信器２７-１〜２７-３は、パラレル・シリアル変換器２１でＰ/Ｓ(パラレル・シリアル)変換された信号をＬＶＤＳレベルへ変換して、伝送路２４-１〜２４-４へ送信し続ける。したがって、送信器２７-１〜２７-３は、表示データ信号である入力データ信号ＲＧＢにおいて表示上必要なデータが無い状態、つまり、図５Ａの非表示期間Ｔ１においても送信状態にある。
【００７６】
ここで、この送信器２７-１〜２７-３は、前述の第１実施形態の送信器２と同様に、定電流ドライバの構成になっているので、入力データ信号ＲＧＢが表示上有効なデータを有する表示期間Ｔ２だけでなく、上記非表示期間Ｔ１においても電流を消費することになる。
【００７７】
この非表示期間Ｔ１における電流消費を削減すべく、この実施形態では、非表示検出器２５は入力線Ｌ１から入力されるコントロール信号(データイネーブル信号ＤＥ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ)に基づいて、上記入力データ信号ＲＧＢの非表示期間Ｔ１を検出して、非表示期間検出信号を出力制御器２６に出力する。すると、この出力制御器２６は、上記非表示期間検出信号に基づいて、送信器２７-１および２７-２を制御し、非表示期間Ｔ１では、表示期間Ｔ２に比べて、送信器２７-１および２７-２の送信出力レベルを低減させる。これにより、非表示期間Ｔ１に送信器２７-１および２７-２が無駄な電力を消費することを回避でき、消費電力を削減できる。
【００７８】
以下、この動作をより詳細に説明する。通常、画像データつまり入力データ信号ＲＧＢは、図５Ａの入力データＲ０〜５、入力データＧ０〜５、入力データＢ０〜５で示されるようなタイミングである。垂直同期信号ＶＳＹＮＣがアクティブ“Ｌ”となり、１フレーム(画面)の表示がスタートする。次に、水平同期信号ＨＳＹＮＣがアクティブ“Ｌ”となり、水平走査がスタートする。この時、データイネーブル信号ＤＥがアクティブの期間が表示期間Ｔ２となり、この表示期間Ｔ２の入力データＲ０〜５、Ｇ０〜５、Ｂ０〜５が実際の表示データとなる。
【００７９】
このデータイネーブル信号ＤＥのアクティブ期間の長さ(表示数)は、表示パネルの水平解像度Ｈによって決定される。今、表示パネルの水平解像度がＸＧＡであるとすると、水平解像度は１０２４クロックである。このような動作を垂直解像度Ｖ(ＸＧＡでは７６８Ｈ)の回数だけ繰り返すことで、１画面表示が達成される。ここでは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣは、それぞれ、“Ｌ”アクティブとし、データイネーブル信号ＤＥは、“Ｈ”アクティブとして説明を行ってきたが、この各信号がアクティブとなる極性はシステムや使用するＬＳＩ等により決定されるものであって、その限りではない。
【００８０】
上述の如く、送信部Ｔの送信器２７-１〜２７-３は常時動作を行い、定電流ソース、定電流シンクの構成をとっているので、データイネーブル信号ＤＥが非アクティブの状態(非表示期間Ｔ１)においても電流を消費していることになる。この電流の消費を削減すべく、この実施形態では、上述の如く、送信部Ｔへ入力されるコントロール信号(例えばデータイネーブル信号ＤＥ)に基づいて非表示検出器２５が表示期間Ｔ２と非表示期間Ｔ１とを検出し、非表示期間Ｔ１では出力制御部６によって送信器２７-１,２７-２の送信出力レベルを低減させる。これにより、送信器２７-１,２７-２が電流を常時消費する状態に比べて、非表示期間の電流消費を効率よく抑制することが可能となる。
【００８１】
次に、非表示検出器２５が非表示期間Ｔ１と表示期間Ｔ２とを検出する動作、および、出力制御器２６が送信器２７-１,２７-２の送信出力レベルを制御する動作について、より詳細に説明する。図４に、図２の非表示検出器２５と出力制御器２６とを示す。
【００８２】
図５Ａに示すように、入力データ信号ＲＧＢは、データイネーブル信号ＤＥのアクティブ期間(“Ｈ”期間)に有効なデータとなり、表示期間Ｔ２となる。また、入力データ信号ＲＧＢは、データイネーブル信号ＤＥが非アクティブの期間(“Ｌ”期間)に表示上必要無いデータとなり、非表示期間Ｔ１となる。
【００８３】
まず、データイネーブル信号ＤＥがアクティブであるか非アクティブであるかによって、非表示検出器２５が表示期間Ｔ２と非表示期間Ｔ１とを検出する場合、非表示検出器２５は、図４に示す回路構成にする。
【００８４】
すなわち、非表示検出器２５は、図４に示すように、Ｄフリップフロップ４１,４２とアンド回路４３を有している。このＤフリップフロップ４１,４２のクロック入力端子には入力クロック信号ＣＬＫＩＮが入力され、クリア入力(ＣＬＲ)端子にはリセット信号ＲＥＳＥＴが入力される。また、アンド回路４３にも上記リセット信号ＲＥＳＥＴが入力される。また、Ｄフリップフロップ４１のＤ入力端子は入力線Ｌ１に接続されて、データイネーブル信号ＤＥが入力される。また、このＤフリップフロップ４１のＱ出力端子はＤフリップフロップ４２のＤ入力端子に接続され、このＤフリップフロップ４２のＱ出力端子はアンド回路４３の入力側に接続されている。この図４の非表示検出器２５は、入力クロック信号ＣＬＫＩＮに同期して、データイネーブル信号ＤＥを取り込み、アンド回路４３から出力制御信号を出力する。
【００８５】
図７に、非表示検出器２５に入力されるデータイネーブル信号ＤＥと入力クロック信号ＣＬＫＩＮ、および、非表示検出器２５が出力する出力制御信号ＣＳ１、および、送信器２７−１,２７−２が出力するデータ信号ＣＨ１,ＣＨ２の信号波形を示す。
【００８６】
また、上記出力制御器２６は、図６に示すように、インバータＩｎｖ１３、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１、ＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４２、およびＮＭＯＳトランジスタＮ４３,Ｎ４４を有する。すなわち、この出力制御器２６は、上述の第１実施形態の出力制御器６と同様の回路構成である。
【００８７】
この出力制御器２６は、パラレル・シリアル変換器２１からのシリアライズされたＣＭＯＳレベルの信号がインバータIｎｖ１１,Iｎｖ１２を介して入力される。また、この出力制御器２６には、上記非表示検出器２５が出力する非表示期間検出信号としての出力制御信号が入力される。
【００８８】
この出力制御器２６は、非表示検出器２５からの出力制御信号ＣＳ１が“Ｈ”となり、表示期間Ｔ２を表しているときは、ＰＭＯＳトランジスタＰ４１,Ｐ４２がオンし、ＮＭＯＳトランジスタＮ４１,Ｎ４２がオンし、ＮＭＯＳトランジスタＮ４３,Ｎ４４がオフする。したがって、この出力制御器２６は、インバータＩｎｖ１２をＮＭＯＳトランジスタＮ１に導通させると共に、インバータＩｎｖ１１をＮＭＯＳトランジスタＮ１に導通させる通常動作となる。
【００８９】
一方、非表示検出器２５からの出力制御信号ＣＳ１が“Ｌ”となり、非表示期間Ｔ１を表しているときは、出力制御器２６は、ＰＭＯＳトランジスタＰ４１,Ｐ４２がオフし、ＮＭＯＳトランジスタＮ４１,Ｎ４２がオフする一方、ＮＭＯＳトランジスタＮ４３,Ｎ４４がオンする。したがって、この出力制御器２６は、インバータＩｎｖ１１,Ｉｎｖ１２と送信器２７−１,２７−２のＮＭＯＳトランジスタＮ１,Ｎ２との間を非導通とすると共に、ＮＭＯＳトランジスタＮ１,Ｎ２,Ｎ３,Ｎ４をオフさせる。これにより、送信器２７−１,２７−２と伝送路２４−１,２４−２との間の電流ループが遮断される。
【００９０】
これにより、従来のように、表示、非表示に関係なく、電流ループに定電流を定常的に流して電力を消費し続けることを無くして、非表示期間Ｔ１における送信器２７−１,２７−２の消費電力を削減できる。
【００９１】
(第３の実施の形態)
次に、上記第２実施形態の変形例としての第３実施形態を説明する。この第３実施形態は、図２の送信器２７−１〜２７−４に替えてＣＭＯＳ構成の送信器とした点と、図２の出力制御器２６に替えて、図８に示す回路構成の出力制御器３６とした点とが、前述の第２実施形態と異なる。
【００９２】
図８に、この第３実施形態が有するＣＭＯＳ構成の送信器３７−１を示す。図示しないが、他の３つの送信器もこの送信器３７−１と同じくＣＭＯＳ構成になっている。
【００９３】
この送信器３７−１は、ＰＭＯＳトランジスタＰ３１のソースとＮＭＯＳトランジスタＮ３１のドレインとが接続されており、ＰＭＯＳトランジスタＰ３１のドレインは電流ソースＩ３１に接続され、ＮＭＯＳトランジスタＮ３１のソースは電流シンクＩ３２に接続されている。また、ＰＭＯＳトランジスタＰ３２のソースとＮＭＯＳトランジスタＮ３２のドレインとが接続されており、ＰＭＯＳトランジスタＰ３２のドレインは電流ソースＩ３１に接続され、ＮＭＯＳトランジスタＮ３２のソースは電流シンクＩ３２に接続されている。
【００９４】
また、ＰＭＯＳトランジスタＰ３１のソースとＮＭＯＳトランジスタＮ３１のドレインとの接続点は伝送路２４−１のワイヤＬＶＤＳ＋に接続され、ＰＭＯＳトランジスタＰ３２のドレインとＮＭＯＳトランジスタＮ３２のドレインとの接続点は伝送路２４−１のワイヤＬＶＤＳ−に接続されている。このワイヤＬＶＤＳ＋とＬＶＤＳ−との間に終端抵抗Ｒ５０が接続されている。
【００９５】
また、上記出力制御器３６は、インバータＩｎｖ２３と、ＰＭＯＳトランジスタＰ５１,ＮＭＯＳトランジスタＮ５１の並列回路ＰＣ５１と、ＰＭＯＳトランジスタＰ５２,ＮＭＯＳトランジスタＮ５２の並列回路ＰＣ５２と、ＰＭＯＳトランジスタＰ５３,ＮＭＯＳトランジスタＮ５３の並列回路ＰＣ５３と、ＰＭＯＳトランジスタＰ５４,ＮＭＯＳトランジスタＮ５４の並列回路ＰＣ５４とを有する。
【００９６】
上記並列回路ＰＣ５１のＰＭＯＳトランジスタＰ５１のドレインとＮＭＯＳトランジスタＮ５１のドレインとが接続され、ＰＭＯＳトランジスタＰ５１のソースとＮＭＯＳトランジスタＮ５１のソースとが接続されている。ＰＭＯＳトランジスタＰ５１のドレインとＮＭＯＳトランジスタＮ５１のドレインとの接続点はインバータＩｎｖ２２の出力側に接続されている。また、ＰＭＯＳトランジスタＰ５１のソースとＮＭＯＳトランジスタＮ５１のソースとの接続点は、送信器３７-１のＰＭＯＳトランジスタＰ３１のゲートに接続されている。また、上記ＰＭＯＳトランジスタＰ５１のゲートは、上記インバータＩｎｖ２３の出力側に接続されており、ＮＭＯＳトランジスタＮ５１のゲートは、接続線Ｌ５１に接続されている。この接続線Ｌ５１は、非表示検出器２５からの出力制御信号が入力される入力端子に接続されている。上記インバータＩｎｖ２３の入力側は接続線Ｌ５１に接続されている。
【００９７】
また、この出力制御器３６は、ＰＭＯＳトランジスタＰ５５を有し、このＰＭＯＳトランジスタＰ５５は、接続線Ｌ５１にゲートが接続され、電圧源にソースが接続され、ドレインが送信器３７−１のＰＭＯＳトランジスタＰ３１のゲートに接続されている。
【００９８】
また、この出力制御器３６の並列回路ＰＣ５２は、ＰＭＯＳトランジスタＰ５２のソースとＮＭＯＳトランジスタＮ５２のドレインとが接続され、ＰＭＯＳトランジスタＰ５２のドレインとＮＭＯＳトランジスタＮ５２のソースとが接続されている。
【００９９】
この並列回路ＰＣ５２のＰＭＯＳトランジスタＰ５２のソースとＮＭＯＳトランジスタＮ５２のドレインとの接続点は、上記インバータＩｎｖ２２と並列回路ＰＣ５１とを接続する接続線Ｌ５０に接続されている。また、この並列回路ＰＣ５２のＰＭＯＳトランジスタＰ５２のドレインとＮＭＯＳトランジスタＮ５２のソースとの接続点は接続線Ｌ５２で送信器３７−１のＮＭＯＳトランジスタＮ３１のゲートに接続されている。
【０１００】
この接続線Ｌ５２には、ＮＭＯＳトランジスタＮ５７のドレインが接続され、このＮＭＯＳトランジスタＮ５７のソースはグランドに接続されている。また、このＮＭＯＳトランジスタＮ５７のゲートは、接続線Ｌ５３で接続線Ｌ５４に接続されている。この接続線Ｌ５３は接続線Ｌ５４に接続され、この接続線Ｌ５４はインバータＩｎｖ２３の出力側に接続されている。
【０１０１】
また、この接続線Ｌ５３には、ＰＭＯＳトランジスタＰ５２のゲートが接続されており、ＮＭＯＳトランジスタＮ５２のゲートは上記接続線Ｌ５１に接続されている。
【０１０２】
また、この出力制御器３６の並列回路ＰＣ５３のＰＭＯＳトランジスタＰ５３のソースとＮＭＯＳトランジスタＮ５３のドレインとが接続され、ＰＭＯＳトランジスタＰ５３のドレインとＮＭＯＳトランジスタＮ５３のソースとが接続されている。
【０１０３】
この並列回路ＰＣ５３のＰＭＯＳトランジスタＰ５３のソースとＮＭＯＳトランジスタＮ５３のドレインとの接続点は、接続線Ｌ５６で上記インバータＩｎｖ２２とインバータＩｎｖ２１との接続線に接続されている。また、ＰＭＯＳトランジスタＰ５３のドレインとＮＭＯＳトランジスタＮ５３のソースとの接続点は接続線Ｌ５５でもって送信器３７−１のＰＭＯＳトランジスタＰ３２のゲートに接続されている。この接続線Ｌ５５には、ＰＭＯＳトランジスタＰ５６のドレインが接続され、このＰＭＯＳトランジスタＰ５６のソースは電圧源に接続されている。また、この並列回路ＰＣ５３のＰＭＯＳトランジスタＰ５３のゲートは接続線Ｌ５４に接続され、ＮＭＯＳトランジスタＮ５３のゲートは接続線Ｌ５１に接続されている。
【０１０４】
また、この出力制御器３６の並列接続回路ＰＣ５４のＰＭＯＳトランジスタＰ５４のソースとＮＭＯＳトランジスタ５４のドレインとが接続され、ＰＭＯＳトランジスタＰ５４のドレインとＮＭＯＳトランジスタ５４のソースとが接続されている。
【０１０５】
このＰＭＯＳトランジスタＰ５４のソースとＮＭＯＳトランジスタ５４のドレインとの接続点は接続線Ｌ５６に接続されており、ＰＭＯＳトランジスタＰ５４のドレインとＮＭＯＳトランジスタ５４のソースとの接続点は接続線Ｌ５７で送信器３７−１のＮＭＯＳトランジスタＮ３２のゲートに接続されている。
【０１０６】
この接続線Ｌ５７にはＮＭＯＳトランジスタＮ５８のドレインが接続され、このＮＭＯＳトランジスタＮ５８のソースはグランドに接続されている。また、このＮＭＯＳトランジスタＮ５８のゲートは接続線Ｌ５８で接続線Ｌ５４に接続され、この接続線Ｌ５８にＰＭＯＳトランジスタＰ５４のゲートが接続されている。また、ＮＭＯＳトランジスタＮ５４のゲートは接続線Ｌ５１に接続されている。
【０１０７】
この出力制御器３６には、２つのインバータＩｎｖ２１とＩｎｖ２２を介して、パラレル・シリアル変換器２１からのＣＭＯＳ入力データが入力される。このＣＭＯＳ入力データは、コントロール信号としてのデータイネーブル信号ＤＥと水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣと、表示データ信号としての入力データ信号ＲＧＢを含んでいる。
【０１０８】
この出力制御器３６は、非表示検出器２５からの出力制御信号が“Ｈ”であり、入力データ信号ＲＧＢが表示状態である場合には、送信器３７−１を通常動作とする。すなわち、各並列回路ＰＣ５１〜ＰＣ５４の各トランジスタがオンするとともに、ＰＭＯＳトランジスタＰ５５とＮＭＯＳトランジスタＮ５７とＰＭＯＳトランジスタＰ５６とＮＭＯＳトランジスタＮ５８がオフする。これにより、出力制御器３６は、インバータＩｎｖ２１の出力を、接続線Ｌ５６とＬ５５,Ｌ５７を介して、送信器３７−１のＰＭＯＳトランジスタＰ３２のゲート,ＮＭＯＳトランジスタＮ３２のゲートに導通させる。また、インバータＩｎｖ２２の出力を、接続線Ｌ５０,Ｌ５２を介して、送信器３７−１のＰＭＯＳトランジスタＰ３１のゲート,ＮＭＯＳトランジスタＮ３１のゲートに導通させる。
【０１０９】
一方、この出力制御器３６は、非表示検出器２５からの出力制御信号が“Ｌ”であり、入力データ信号ＲＧＢが非表示状態である場合には、送信器３７−１の各トランジスタＰ３１、Ｐ３２、Ｎ３１、Ｎ３２をオフにして、伝送路２４−１と終端抵抗Ｒ５０による電流ループを遮断する。
【０１１０】
すなわち、上記出力制御信号が“Ｌ”の場合には、各並列回路ＰＣ５１〜ＰＣ５４の各トランジスタがオフすると共に、ＰＭＯＳトランジスタＰ５５とＮＭＯＳトランジスタＮ５７とＰＭＯＳトランジスタＰ５６とＮＭＯＳトランジスタＮ５８がオンする。これにより、出力制御器３６は、インバータＩｎｖ２１,Ｉｎｖ２２と送信器３７−１との間を遮断すると共に、送信器３７−１の各トランジスタＰ３１、Ｐ３２、Ｎ３１、Ｎ３２をオフにする。
【０１１１】
したがって、この出力制御器３６により、非表示状態のときの送信器３７−１の消費電力を削減できる。
【０１１２】
なお、上述の第１〜第３実施形態では、非表示検出器はコントロール信号のうちのデータイネーブル信号によって表示データ信号の非表示期間を検出したが、コントロール信号のうちの垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣによって表示データ信号の非表示期間を検出してもよい。
【０１１３】
データイネーブル信号ＤＥと同様に、水平同期信号ＨＳＹＮＣ、および垂直同期信号ＶＳＹＮＣは表示タイミング信号であり、表示装置(液晶パネル等のデジタルインタフェースディスプレイ装置)では、図５Ａのようなタイミングで使用される。
【０１１４】
通常の液晶表示タイミングでは、水平同期信号ＨＳＹＮＣがアクティブ(ローアクティブ)となり、そのときからデータイネーブル信号ＤＥがアクティブとなるまでの期間は、非表示期間である。また、このデータイネーブル信号ＤＥがアクティブとなるまでの期間はクロック回数で規定されている。したがって、水平同期信号ＨＳＹＮＣを利用して非表示期間を検出する非表示検出器は、次のように構成するカウンタ回路を備えることで実現できる。
【０１１５】
今、図９の動作タイミング図に示すように、水平同期信号ＨＳＹＮＣが、アクティブになった時にカウンタ回路のカウントスタートパルスを発生する。このスタートパルスが発生した時刻からデータイネーブル信号ＤＥがアクティブになるまでの期間に上記カウンタ回路が所定のクロック数をカウントし、この期間に非表示期間であることを表す“Ｌ”の出力制御信号ＣＳ１を非表示期間検出信号として、出力制御器６,２６へ出力する。一方、非表示期間以外の期間では、非表示検出器２５は、出力制御信号ＣＳ１を“Ｈ”として、出力制御器へ出力する。この非表示期間以外の期間は表示期間とし、出力制御器は  送信器２７−１,２７−２を通常動作させる。
【０１１６】
このように、非表示検出器２５がカウンタ回路を備え、このカウンタ回路が、水平同期信号ＨＳＹＮＣを利用して、非表示期間を検出して、非表示期間検出信号としての出力制御信号ＣＳ１を出力制御器２６へ出力する。これにより、この出力制御器２６は、出力制御信号ＣＳ１に基づいて、送信器２７−１,２７−２の送信出力レベルを制御して、非表示期間の余分は電流消費を削減でき、非表示期間の送信器２７−１,２７−２の消費電力を削減することが可能になる。
【０１１７】
次に、非表示検出器２５がコントロール信号のうちの垂直同期信号ＶＳＹＮＣを利用して、表示データ信号の非表示期間を検出し、この非表示検出器２５が出力する非表示期間検出信号に基づいて、出力制御部２６が送信器２７−１,２７−２の出力制御を行うことによって、電力消費を削減する場合を以下に説明する。
【０１１８】
水平同期信号ＨＳＹＮＣと同様に通常の液晶表示では、垂直同期信号ＶＳＹＮＣがアクティブとなり、そのアクティブとなったときから１画面表示がスタートする。また、この時からデータイネーブル信号ＤＥがアクティブとなるまでの期間が、非表示期間である。また、このデータイネーブル信号ＤＥがアクティブとなるまでの期間は通常クロック回数で規定されている。
【０１１９】
したがって、垂直同期信号ＶＳＹＮＣを利用して非表示期間を検出する場合は、非表示検出器２５が備えるカウンタ回路を、次のように構成することで実現できる。
【０１２０】
今、図１０の動作タイミング図に示すように、垂直同期信号ＶＳＹＮＣがアクティブになった時に上記カウンタ回路のカウントスタートパルスを発生する。このカウントスタートパルスが発生したときから、データイネーブル信号ＤＥがアクティブとなるまでの期間に上記カウンタ回路が所定のクロック数をカウントし、この期間に非表示期間であることを表す“Ｌ”の出力制御信号ＣＳ１を非表示期間検出信号として、出力制御器２６へ出力する。一方、非表示期間以外の期間では、非表示検出器２５は、出力制御信号ＣＳ１を“Ｈ”として、出力制御器へ出力する。この非表示期間以外の期間は表示期間とし、出力制御器は  送信器２７−１,２７−２を通常動作させる。このように、カウンタ回路が垂直同期信号ＶＳＹＮＣを利用して、非表示期間を検出して、非表示期間検出信号としての出力制御信号ＣＳ１を出力制御器２６に出力することで、出力制御器２６は、非表示期間において、送信器の余分な電流消費を削減できる。
【０１２１】
上記の如く、非表示期間検出部としての非表示検出器２５が、コントロール信号としての同期信号(ＶＳＹＮＣ,ＨＳＹＮＣ)、データイネーブル信号(ＤＥ)によって、表示データ信号の表示と非表示の状態を検出し、その検出した状態によって、出力制御部２６が送信器２７−１,２７−２のＬＶＤＳ送信出力レベルを制御する。これにより、送信器の不要な電流消費を抑制できる。また、上記述べてきた実施形態における表示データ信号の表示期間と非表示期間の検出方法を組み合わせてより精密に電力制御を行えば、不要な電力消費をさらに抑えたＬＶＤＳ送受信装置を実現できることは言うまでもない。
【図面の簡単な説明】
【０１２２】
【図１】この発明のシリアルデータ送受信装置の第１実施形態を示すブロック図である。
【図２】この発明のシリアルデータ送受信装置の第２実施形態を示すブロック図である。
【図３】上記第２実施形態の非表示検出器２５と出力制御器２６を示すブロック図である。
【図４】上記非表示検出器２５の回路図である。
【図５Ａ】上記第２実施形態における垂直同期信号ＶＳＹＮＣ,水平同期信号ＨＳＹＮＣ,入力データ信号ＲＧＢ,クロック信号ＣＬＫＩＮの信号波形を示すタイミング図である。
【図５Ｂ】図５Ａに示す入力データ信号ＲＧＢをなす入力データＲ０〜Ｒ５、Ｇ０〜Ｇ５、Ｂ０〜Ｂ５を詳細に示す拡大タイミング図である。
【図５Ｃ】図５Ａに示す水平同期信号ＨＳＹＮＣ,垂直同期信号ＶＳＹＮＣ,データイネーブル信号ＤＥを拡大して示し、かつ、パラレルデータ信号である入力データ信号ＲＧＢ,水平同期信号ＨＳＹＮＣ,垂直同期信号ＶＳＹＮＣ,データイネーブル信号ＤＥをパラレル-シリアル変換したシリアルデータ信号であるＬＶＤＳデータ信号ＣＨ１〜ＣＨ３を示すタイミング図である。
【図６】上記第１,２実施形態のＬＶＤＳ信号送信器と出力制御器の構成を示す回路図である。
【図７】上記第２実施形態において、非表示検出器２５に入力されるデータイネーブル信号ＤＥと入力クロック信号ＣＬＫＩＮ、および、非表示検出器２５が出力する出力制御信号ＣＳ１、および、送信器２７−１,２７−２が出力するデータ信号ＣＨ１,ＣＨ２の信号波形を示すタイミング図である。
【図８】上記第２実施形態の変形例としての第３実施形態が備えるＣＭＯＳ構成の送信器と出力制御器の回路構成を示す回路図である。
【図９】上記実施形態において、非表示検出器が水平同期信号ＨＳＹＮＣに基づいて出力制御信号ＣＳ１を出力する場合の動作を示す動作タイミング図である。
【図１０】上記実施形態において、非表示検出器が垂直同期信号ＶＳＹＮＣに基づいて出力制御信号ＣＳ１を出力する場合の動作を示す動作タイミング図である。
【図１１】従来のＬＶＤＳ方式の送受信装置を示すブロック図である。
【図１２】上記従来のＬＶＤＳ方式の送受信装置の送信部の回路図である。
【図１３】従来のＲＳＤＳ伝送方式の送信部の回路図である。
【図１４】ＬＶＤＳ方式の伝送方式を採用した液晶表示装置の表示システムを示す図である。
【符号の説明】
【０１２３】
１、２１  パラレル・シリアル変換器
２、２７−１〜２７−４、３７−１  ＬＶＤＳ信号送信器
３、３０−１〜３０−４  ＬＶＤＳ信号受信器
４、２４−１〜２４−４  伝送路
５、２５  非表示検出器
６、２６、３６  出力制御器
２２、３２  ＰＬＬ(フェーズロックドループ)回路
３１  シリアル・パラレル変換器
Ｔ  送信部
Ｒ  受信部
ＬＶＤＳ＋、ＬＶＤＳ−  ワイヤ
Ｒ１０、Ｒ５０  終端抵抗
Ｌ１〜Ｌ３  入力線
Ｌ０１〜Ｌ０３  出力線
ＶＳＹＮＣ  垂直同期信号
ＨＳＹＮＣ  水平同期信号
ＤＥ  データイネーブル信号
ＲＧＢ  入力データ信号
ＣＬＫＩＮ  クロック信号
ＣＨ１〜ＣＨ３  ＬＶＤＳデータ信号
Ｔ１  非表示期間
Ｔ２  表示期間
ＣＳ１  出力制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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