(57)【要約】【課題】  本発明は、エラー検出用パリティー発生器を備えた半導体メモリ装置に関するものである。【解決手段】  本発明に従う半導体メモリ装置は、セルアレイと、リダンダンシーセルアレイと、パリティー発生器と、そして比較器と、を含む。リダンダンシーセルアレイは、データ入力時に生成された第１のパリティーを貯蔵する。パリティー発生器は、セルアレイから読み取られたデータについての第２のパリティーを生成する。比較器は、第１及び第２のパリティーを比較してデータのエラーを検出する。これにより、データを読み取る過程で発生したエラーを検出できる。特にＮＡＮＤフラッシュメモリ装置において、コピーバック動作時ソースページのデータを読み取る過程で発生した第１のビットのエラーを検出できる。【選択図】  図１
2006079811.tif 000002
【特許請求の範囲】
【請求項１】
データを貯蔵するセルアレイ、
前記データについての第１のパリティーを貯蔵するリダンダンシーセルアレイ、
前記セルアレイから読み取られたデータについての第２のパリティーを生成するパリティー発生器、および
前記第１及び第２のパリティーを比較して、前記データのエラーを検出する比較器を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記半導体メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記パリティー発生器は、コピーバック動作時前記第２のパリティーを生成することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記データ入力時前記第１のパリティーを生成するパリティー発生器をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記リダンダンシーセルアレイをリペアするためのリペアセルアレイをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記リペアセルアレイ、前記リダンダンシーセルアレイと同一なセル構造を有することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記リダンダンシーセルアレイ又は前記リペアセルアレイを選択するための選択手段をさらに含むことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記選択手段は、ヒューズボックスから構成されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第１及び第２のパリティーは、それぞれ１ビットであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記セルアレイは、同一構造を有する複数のセルアレイに区分されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記第１及び第２のパリティーは、前記それぞれのセルアレイ毎に１ビットのパリティーを生成することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
データを貯蔵するセルアレイ、
前記データ入力時前記データに対する第１のパリティーを生成する第１のパリティー発生器、
前記セルアレイから読み取られたデータに対する第２のパリティーを生成する第２のパリティー発生器、および
前記第１及び第２のパリティーを比較して、前記データのエラーを検出する比較器を含むことを特徴とする半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第２のパリティー発生器は、コピーバック動作時前記第２のパリティーを生成することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１のパリティーを貯蔵するリダンダンシーセルアレイをさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１６】
前記第１及び第２のパリティーは、それぞれ１ビットであることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１７】
前記セルアレイは、同一構造を有する複数のセルアレイに区分されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１８】
前記第１及び第２のパリティーは、前記それぞれのセルアレイ毎に１ビットのパリティーを生成することを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
半導体メモリ装置のエラー検出方法であって、
セルアレイにデータを入力するとき第１のパリティーを生成する段階と、
前記セルアレイに貯蔵されたデータが入力されて第２のパリティーを生成する段階と、前記第１及び第２のパリティーを比較して、前記データのエラーを検出する段階とを含むことを特徴とするエラー検出方法。
【請求項２０】
前記半導体メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１９に記載のエラー検出方法。
【請求項２１】
前記第２のパリティーは、コピーバック動作時生成されることを特徴とする請求項２０に記載のエラー検出方法。
【請求項２２】
前記第１のパリティーは、リダンダンシーセルアレイに貯蔵されることを特徴とする請求項１９に記載のエラー検出方法。
【請求項２３】
前記リダンダンシーセルアレイをリペアする段階をさらに含むことを特徴とする請求項２２に記載のエラー検出方法。
【請求項２４】
前記セルアレイは、同一構造を有する複数のセルアレイに区分されることを特徴とする請求項１９に記載のエラー検出方法。
【請求項２５】
前記第１及び第２のパリティーは、前記それぞれのセルアレイ毎に１ビットのパリティーを生成することを特徴とする請求項２４に記載のエラー検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、エラー検出用パリティー発生器を備えた半導体メモリ装置に関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、データを貯蔵して置き、必要であるとき取り出して読み取ってみることができる記憶装置である。半導体メモリ装置は、広くＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に分けることができる。ＲＡＭは電源が切れれば、貯蔵されたデータが消滅される所謂揮発性メモリ（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＡＭには、ダイナミックＲＡＭ（ＤＲＡＭ）とスタティックＲＡＭ（ＳＲＡＭ）などがある。ＲＯＭは、電源が切れても貯蔵されたデータが消滅されない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＯＭには、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）などがある。
【０００３】
フラッシュメモリ装置は、一般にＮＡＮＤフラッシュメモリ装置、ＮＯＲフラッシュメモリ装置などに区分される。ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイと、ページバッファと、カラム選択回路と、を含む。メモリセルアレイは、複数のブロック（Ｂｌｏｃｋｓ）に分けられており、各ブロックは、複数のページより成り、各ページは、一つのワードラインを共有する複数のメモリセルから構成されている。一般に、各ブロックは１６個、３２個、又は６４個などのページより成り、各ページは、５１２バイト（Ｂｙｔｅ）個、又は２０４８バイト個などのメモリセルより成る。ＮＡＮＤフラッシュメモリ装置は、ページ単位に読み取り及び書き取り（又はプログラム）動作を遂行し、ブロック単位に消去動作を遂行する。
【０００４】
一方、ＮＡＮＤフラッシュメモリ装置は、読み取り／書き取り／消去動作以外にコピーバック（ｃｏｐｙ  ｂａｃｋ）動作を支援する。コピーバック動作は、第１のページ（又はソースページ）に貯蔵されたデータを第２のページ（又は目標ページ）に移すことをいう。コピーバック動作は、ソースページに貯蔵されたデータをページバッファに臨時に貯蔵した後、メモリ外部に読み出す過程なしで直ちに目標ページに再び貯蔵する動作である。コピーバック動作を用いれば、ソースページのデータを外部に読み出させる過程と外部で再びデータをローディングする過程を省略できるため、ＮＡＮＤフラッシュメモリ装置の速度を速くすることができる。
【０００５】
しかしながら、コピーバック動作時ソースページからデータを読み出す過程で１ビットのエラーが発生し、目標ページにプログラムする過程で追加に１ビットのエラーがさらに発生することがある。従って、コピーバック動作を遂行すれば、コピーバック動作が完了した後に２ビットのエラーが発生することになる。一般的なＮＡＮＤフラッシュメモリ装置でメモリコントローラは、一つのページについて１ビットのエラーのみを訂正できる。従って、コピーバック動作によって一つのページに２ビットのエラーが発生する場合には、エラー訂正ができないことになる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の技術的課題は、セルアレイに貯蔵されたデータを読み取る過程で発生したエラーを検出する半導体メモリ装置を提供するところにある。
【０００７】
本発明の他の技術的課題は、コピーバック動作時ソースページに貯蔵されたデータを読み取る過程で発生した１ビットのエラーを検出するＮＡＮＤフラッシュメモリ装置を提供するところにある。
【課題を解決するための手段】
【０００８】
前述した技術的課題を達成するための本発明に従う半導体メモリ装置は、データを貯蔵するセルアレイ；データについての第１のパリティーを貯蔵するリダンダンシーセルアレイ、セルアレイから読み取られたデータについての第２のパリティーを生成するパリティー発生器、および第１及び第２のパリティーを比較して、データのエラーを検出する比較器；を含む。
【０００９】
この実施形態において、半導体メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする。この際、パリティー発生器は、コピーバック動作時第２のパリティーを生成することを特徴とする。
【００１０】
この実施形態において、半導体メモリ装置は、データ入力時第１のパリティーを生成するパリティー発生器をさらに含む。
【００１１】
この実施形態において、半導体メモリ装置は、リダンダンシーセルアレイをリペアするためのリペアセルアレイをさらに含む。ここで、リペアセルアレイは、リダンダンシーセルアレイと同一なセル構造を有する。そして、リダンダンシーセルアレイ又はリペアセルアレイを選択するための選択手段をさらに含み、選択手段は、ヒューズボックスから構成される。
【００１２】
この実施形態において、セルアレイは、同一構造を有する複数のセルアレイに区分されることを特徴とする。この際、第１及び第２のパリティーは、それぞれのセルアレイ毎に１ビットのパリティーを生成する。
【００１３】
本発明に従う半導体メモリ装置の他の一面は、データを貯蔵するセルアレイ、データ入力時データに対する第１のパリティーを生成する第１のパリティー発生器、セルアレイから読み取られたデータに対する第２のパリティーを生成する第２のパリティー発生器、および第１及び第２のパリティーを比較して、データのエラーを検出する比較器を含む。
【００１４】
この実施形態において、半導体メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする。この際、第２のパリティー発生器は、コピーバック動作時第２のパリティーを生成することを特徴とする。
【００１５】
この実施形態において、半導体メモリ装置は、第１のパリティーを貯蔵するためのリダンダンシーセルアレイをさらに含むことを特徴とする。
【００１６】
この実施形態において、セルアレイは、同一構造を有する複数のセルアレイに区分されることを特徴とする。この際、第１及び第２のパリティーは、それぞれのセルアレイ毎に１ビットのパリティーを生成する。
【００１７】
また、本発明に従う半導体メモリ装置のエラー検出方法は、セルアレイにデータを入力するとき第１のパリティーを生成する段階、セルアレイから読み取られたデータに対する第２のパリティーを生成する段階、および第１及び第２のパリティーを比較して、データのエラーを検出する段階を含む。
【００１８】
この実施形態において、半導体メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする。この際、第２のパリティーは、コピーバック動作時生成される。
【００１９】
この実施形態において、第１のパリティーは、リダンダンシーセルアレイに貯蔵されることを特徴とする。この際、エラー検出方法は、リダンダンシーセルアレイをリペアする段階をさらに含む。
【００２０】
この実施形態において、セルアレイは、同一構造を有する複数のセルアレイに区分されることを特徴とする。この際、第１及び第２のパリティーは、それぞれのセルアレイ毎に１ビットのパリティーを生成する。
【発明の効果】
【００２１】
前述したように本発明の半導体メモリ装置によれば、セルアレイに貯蔵されたデータを読み取る過程で発生したエラーを検出できる。特に、ＮＡＮＤフラッシュメモリ装置において、コピーバック動作時ソースページのデータを読み取る過程で発生したエラーを検出できる。
【発明を実施するための最良の形態】
【００２２】
以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の一番好適な実施形態を添付した図面を参照して説明する。
【００２３】
図１は、本発明に従う半導体メモリ装置の好適な第１の実施形態であって、特にＮＡＮＤフラッシュメモリ装置でエラー検出動作を説明するためのブロック図である。図１を参照すれば、ＮＡＮＤフラッシュメモリ装置１００は、セルアレイ１１０と、ページバッファ１２０と、カラム選択回路１３０と、パリティー発生器１４０，１５０と、データ入力バッファ１６０と、比較器１７０と、制御ロジック１８０と、クロック発生器１９０と、リダンダンシーセルアレイ２１０と、そしてリダンダンシーページバッファ２２０と、を含む。
【００２４】
セルアレイ１１０は、ページ単位に読み取り及び書き取り動作を遂行し、ページバッファ１２０は、セルアレイ１１０に用いるデータ又はセルアレイ１１０から読み取ったデータを臨時に貯蔵する。カラム選択回路１３０は、外部から印加されるカラムアドレスＡＤＤＲ及びアドレスクロック信号ＡＣＬＫに応答して選択されたビットラインをアクセスする。カラム選択回路１３０は、Ｙゲート回路（Ｙ  Ｇａｔｅ  Ｃｉｒｃｕｉｔ）、カラムデコーダ、アドレスカウンタなどを含んでいる。セルアレイ１１０、ページバッファ１２０、そしてカラム選択回路１３０は、当業者に自明なので詳細な説明は省略する。
【００２５】
リダンダンシーセルアレイ２１０は、エラー検出コード（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ；ＥＤＣ）を貯蔵する。エラー検出コードをパリティー（ｐａｒｉｔｙ）という。パリティーは、セルアレイ１１０の一つのページに対する１ビットのエラー情報を有する。リダンダンシーページバッファ２２０は、リダンダンシーセルアレイ２１０に貯蔵されるパリティーを臨時に貯蔵する。
【００２６】
パリティー発生器１４０，１５０は、パリティークロック信号ＰＣＬＫに応答してｍ（ｍは、自然数）ビットのデータに対する１ビットのパリティーを生成する。パリティー発生器１５０は、データ入力過程でデータ入力バッファ１６０からｍビットのデータが入力されて１ビットのパリティーを生成する。パリティー発生器１４０は、データを出力する過程でカラム選択回路１３０からｍビットのデータが入力されて１ビットのパリティーを生成する。パリティー発生器１４０，１５０は、同一な構造及び動作原理を有し、パリティー発生器１４０の内部回路構造及び動作原理は後述される図２を参照して詳細に説明する。
【００２７】
データ入力バッファ１６０は、入出力ラインＩＯを通じて入力されたデータをカラム選択回路１３０及びパリティー発生器１５０に伝達する。比較器１７０は、パリティー発生器１４０及びリダンダンシーセルアレイ２１０から提供されるパリティーを比較してデータのエラーを検出する。すなわち、比較器１７０は、セルアレイ１１０のソースページに貯蔵されたデータを読み取る過程でフェイルが発生すれば、フェイル信号（Ｆａｉｌ）を発生し、フェイルが発生しなかったら、パス信号（Ｐａｓｓ）を発生する。比較器１７０の内部回路構造及び動作原理は、後述される図３を参照して詳細に説明する。
【００２８】
制御ロジック１８０は、その内部に状態レジスタ１８１を備える。状態レジスタ１８１は、比較器１７０から発生したパス信号又はフェイル信号を貯蔵する。パス信号又はフェイル信号は、入出力ラインを通じて外部に出力される。
【００２９】
クロック発生器１９０は、制御ロジック１８０によって制御され、カラム選択回路１３０内にあるアドレスカウンタ（図示せず）を動作させるためのアドレスクロック信号ＡＣＬＫと、パリティー発生器１４０，１５０を動作させるためのパリティークロック信号ＰＣＬＫと、そして比較器１７０からパス信号又はフェイル信号を発生させるためのクロック信号ＦＣＬＫと、を発生する。
【００３０】
再び、図１を参照して、ＮＡＮＤフラッシュメモリ装置１１０のエラー検出動作を説明する。データ入力バッファ１６０を通じてｍビットのデータが入力されれば、入力されたデータは、カラム選択回路１３０及びパリティー発生器１５０に供給される。カラム選択回路１３０は、外部から印加されるカラムアドレスＡＤＤＲに応答して選択されたビットラインにデータを伝達する。伝達されたデータは、ページバッファ１２０に臨時に貯蔵された後にセルアレイ１１０のソースページに貯蔵される。
【００３１】
一方、第１のパリティー発生器１５０は、供給されたｍビットのデータから１ビットのパリティーを生成する。生成されたパリティーは、リダンダンシーページバッファ２２０に臨時に貯蔵された後にリダンダンシーセルアレイ２１０に貯蔵される。
【００３２】
次に、コピーバック動作が開始されれば、先ずＮＡＮＤフラッシュメモリ装置１００は、ソースページに貯蔵されたデータを読み取ってページバッファ１２０及びリダンダンシーページバッファ２２０に貯蔵する。この際、セルアレイ１１０のソースページに貯蔵されたデータを読み取る過程で１ビットのエラーが発生する。そして、ページバッファ１２０及びリダンダンシーページバッファ２２０に臨時的に貯蔵されたデータは、再び目標ページにプログラムされる。ページバッファ１２０に貯蔵されたデータが目標ページにプログラムされる過程でページバッファ１２０に貯蔵されたデータはカラム選択回路１３０を経てパリティー発生器１４０に入力される。パリティー発生器１４０は、ソースページからページバッファ１２０にセンシングされたデータについての１ビットのパリティーが生成する。
【００３３】
その後、比較器１７０は、パリティー発生器１４０から生成されたパリティー及びリダンダンシーページバッファ２２０に貯蔵されたパリティーを比較してソースページを読み取る過程でフェイルが発生したかをチェックする。フェイルが発生しなくてパリティーが一致すれば、パス信号（Ｐａｓｓ）が発生し、フェイルが発生してパリティーが一致しなければフェイル信号（Ｆａｉｌ）が発生する。パス信号又はフェイル信号は、制御ロジック１８０の状態レジスタ１８１に貯蔵され、入出力ラインを通じて外部に出力される。
【００３４】
図２は、図１に示されたパリティー発生器１４０を示す回路図である。パリティー発生器１４０は、第１のグループのＸＯＲゲートＧ１１〜Ｇ１８と、８個のフリップフロップＤＦＦ１〜ＤＦＦ８と、第２のグループのＸＯＲゲートＧ２１〜Ｇ２４と、第３のグループのＸＯＲゲートＧ３１〜Ｇ３２と、そしてＸＮＯＲゲートＧ４１と、を含む。
【００３５】
第１のグループのＸＯＲゲートＧ１１〜Ｇ１８は、それぞれ二つの入力端を有し、一つの入力端は、カラム選択回路１３０からデータが入力され、他の一つの入力端は、フリップフロップＤＦＦ１〜ＤＦＦ８からデータが入力される。第１のグループのＸＯＲゲートＧ１１〜Ｇ１８の出力端は、フリップフロップＤＦＦ１〜ＤＦＦ８にそれぞれ入力される。
【００３６】
フリップフロップＤＦＦ１〜ＤＦＦ８は、リセット信号ＲＳＴによって初期化される。フリップフロップＤＦＦ１〜ＤＦＦ８はパリティークロック信号ＰＣＬＫに同期されて第１のグループのＸＯＲゲートＧ１１〜Ｇ１８の出力端から入力されるデータを出力する。
【００３７】
第２のグループのＸＯＲゲートＧ２１〜Ｇ２４は、それぞれ二つの入力端を有し、二つの入力端は、フリップフロップＤＦＦ１〜ＤＦＦ８の出力端に連結される。すなわち、第１及び第２のフリップフロップＤＦＦ１，ＤＦＦ２の出力端は、ＸＯＲゲートＧ２１の入力端に連結され、第３及び第４のフリップフロップＤＦＦ３，ＤＦＦ４の出力端は、ＸＯＲゲートＧ２２の入力端に連結され、第５及び第６のフリップフロップＤＦＦ５，ＤＦＦ６の出力端は、ＸＯＲゲートＧ２３の入力端に連結され、第７及び第８のフリップフロップＤＦＦ７，ＤＦＦ８の出力端は、ＸＯＲゲートＧ２４の入力端に連結される。第３のグループのＸＯＲゲートＧ３１〜Ｇ３２は、それぞれ二つの入力端を有し、二つの入力端は、第２のグループのＸＯＲゲートＧ２１〜Ｇ２４に連結される。ＸＮＯＲゲートＧ４１は、二つの入力端を有し、第３のグループのＸＯＲゲートＧ３１〜Ｇ３２の出力端に連結される。ＸＮＯＲゲートＧ４１は、出力端に１ビットのパリティーＹを発生する。
【００３８】
図２のような構成を有するパリティー発生器１４０は、８ビットのデータを反復して入力され、入力されたデータは、パリティークロック信号ＰＣＬＫに同期されて出力される。パリティー発生器１４０によれば、入力データＩＮ＜０＞〜ＩＮ＜７＞の中でデータ‘１’の個数が偶数個であるかをチェックすることができる。すなわち、データ‘１’の個数が偶数個であれば、データ‘０’のパリティーが発生し、そうではなければ、データ‘１’のパリティーが発生する。
【００３９】
図３は、図１に示された比較器１７０を示す回路図である。図３を参照すれば、比較器１７０はＸＯＲゲートＧ５１とフリップフロップＤＦＦ９とを含む。
【００４０】
ＸＯＲゲートＧ５１は、二つの入力端を有し、一つの入力端は、リダンダンシーページバッファ２２０から１ビットのパリティーＸが入力され、他の一つの入力端は、パリティー発生器１４０から１ビットのパリティーＹが入力される。二つパリティーＸ，Ｙが同一であれば、データ‘０’が出力され、異なればデータ‘１’が出力される。ＸＯＲゲートＧ５１から出力されたデータはフリップフロップＤＦＦ９に入力される。
【００４１】
フリップフロップＤＦＦ９は、リセット信号ＲＳＴによって初期化され、クロック信号ＦＣＬＫに同期されてＸＯＲゲートＧ５１から入力されるデータを出力する。ここで、フリップフロップＤＦＦ９から出力されるデータが‘０’であれば、パス信号（Ｐａｓｓ）であり、データが‘１’であれば、フェイル信号（Ｆａｉｌ）である。
【００４２】
図１〜図３では、本発明に従う半導体メモリ装置の好適な実施形態であって、ＮＡＮＤフラッシュメモリ装置のコピーバック動作について説明したが、本発明に従う半導体メモリ装置はこれに局限されることではない。本発明に従う半導体メモリ装置１００は、データ入力時１ビットのパリティーを生成し、生成されたデータをリダンダンシーセルアレイ２１０に貯蔵する。そして、セルアレイ１１０に貯蔵されたデータを読み取る過程で発生するエラーを検出するためパリティー発生器１４０を備え、１ビットのパリティーを生成する。そしてデータ入力時生成されたパリティーと比較してセルアレイ１１０のデータを読み取る過程で発生したエラーを検出する。
【００４３】
図４及び図５は、本発明に従う半導体メモリ装置の第２の実施形態であって、ＮＡＮＤフラッシュメモリ装置で同一構造を有するセルアレイが複数であることを示すブロック図である。ここで、前述した図１でと同一な参照符号は同一な機能をする同一な部材を示すものとする。図４は、データ入力時それぞれのセルアレイに対応される４ビットのパリティーが生成される過程を示すブロック図であり、図５は、コピーバック動作時それぞれのセルアレイに対応される４ビットのパリティーが生成される過程を示すブロック図である。
【００４４】
図４及び図５を参照すれば、ＮＡＮＤフラッシュメモリ装置２００は、４つのセルアレイ１１１〜１１４と、４つのページバッファ１２１〜１２４と、カラム選択回路１３１と、４つの第１のパリティー発生器１５１〜１５４と、４つの第２のパリティー発生器１４１〜１４４と、デマルチプレクサ１５５，１５６と、ヒューズボックス１５７と、マルチプレクサ１５８と、データ入力バッファ１６０と、比較器１７１と、リダンダンシーセルアレイ２１１と、リペアセルアレイ２１２と、リダンダンシーページバッファ２２１と、そしてリペアページバッファ２２２と、を含む。
【００４５】
図４を参照すれば、データ入力バッファ１６０は、入出力ラインＩＯを通じてｍビットのデータが入力される。ここでｍビットのデータは、８ビット単位に入力される。カラム選択回路１３０は、外部から印加されるカラムアドレスＡＤＤＲ及びアドレスクロック信号ＡＣＬＫに応答して４つのセルアレイ１１１〜１１４にデータを伝達する。データは、４つのページバッファ１２１〜１２４に臨時的に貯蔵された後にプログラムコマンドに応答してソースページにプログラムされる。
【００４６】
一方、デマルチプレクサ１５５は、カラムアドレスＡＤＤＲに応答してデータ入力バッファ１６０から入力されたデータを第１のパリティー発生器１５１〜１５４に提供する。
【００４７】
それぞれの第１のパリティー発生器１５１〜１５４は、それぞれのセルアレイ１１１〜１１４に対応される１ビットのパリティーを生成する。例えば、パリティー発生器１５１は、セルアレイ１１１のソースページに貯蔵されたデータについての１ビットのパリティーを生成する。第１のパリティー発生器１５１〜１５４から生成された４ビットのパリティーは、デマルチプレクサ１５６に入力される。それぞれの第１のパリティー発生器１５１〜１５４の内部回路構造は、図２に示されたパリティー発生器と同一である。
【００４８】
デマルチプレクサ１５６は、ヒューズボックス１５７で提供される選択信号ＳＥＬに応答してリダンダンシーセルアレイ２１１又はリペアセルアレイ２１２を選択し、選択されたセルアレイに４ビットのパリティーを伝達する。ヒューズボックス１５７の内部構造及び動作原理は後述される図７を参照して詳細に説明する。
【００４９】
リダンダンシーセルアレイ２１１は、４つのセルアレイ１１１〜１１４に対応して４つのリダンダンシーカラムを有し、一度に４ビットのパリティーを貯蔵できる。４ビットのパリティーは、リダンダンシーページバッファ２２１に臨時的に貯蔵された後にプログラムコマンドに応答してリダンダンシーセルアレイ２１１にプログラムされる。一方、リペアセルアレイ２１２は、リダンダンシーセルアレイ２１１のメモリセルに欠陥が発生したときその欠陥を代替するためのセルアレイである。リダンダンシーセルアレイ２１１に欠陥が発生すれば、ヒューズボックス１５７内にあるヒューズを結線してリペアセルアレイ２１２に４ビットのパリティーが貯蔵される。４ビットのパリティーは、リペアページバッファ２２２に臨時的に貯蔵された後にプログラムコマンドに応答してリペアセルアレイ２１２にプログラムされる。
【００５０】
図５は、コピーバック動作時４ビットのパリティーを生成し、データ入力時生成された４ビットのパリティーと比較してソースページのデータを読み取る過程で発生したエラーを検出する動作を説明するためのブロック図である。
【００５１】
コピーバック動作は、ソースページに貯蔵されたデータをページバッファに読み取る動作、ページバッファに貯蔵されたデータを目標ページにプログラムする動作、そしてプログラムが正しくなったか確認するプログラム確認（ｖｅｒｉｆｙ）動作などより成る。
【００５２】
コピーバック動作が開始すれば、セルアレイ１１１〜１１４及びリダンダンシーセルアレイ２１１のソースページに貯蔵されたデータは、ページバッファ１２１〜１２４及びリダンダンシーページバッファ２２１に貯蔵される。この際、ソースページに貯蔵されたデータを読み取る過程で１ビットのエラーが発生できる。
【００５３】
ページバッファ１２１〜１２４及びリダンダンシーページバッファ２２１に臨時的に貯蔵されたデータは、再び目標ページにプログラムされる。ページバッファに貯蔵されたデータが目標ページにプログラムされる過程でデータは、カラム選択回路１３１を経てパリティー発生器１４１〜１４４に入力される。パリティー発生器１４１〜１４４は、ソースページからページバッファ１２１〜１２４にセンシングされたデータについての４ビットのパリティーを生成する。
【００５４】
比較器１７１は、パリティー発生器１４１〜１４４から生成された４ビットのパリティー及びリダンダンシーページバッファ２２１に貯蔵された４ビットのパリティーを比較してソースページに貯蔵されたデータを読み取る過程でフェイルが発生したかを検出する。パリティーが一致すればパス信号（Ｐａｓｓ）が発生し、一致しなければ、フェイル信号（Ｆａｉｌ）が発生する。パス信号又はフェイル信号は制御ロジック（図１参照）１８０の状態レジスタ１８１に貯蔵され、入出力ラインを通じて外部に出力される。
【００５５】
図６は、図５に示された比較器１７１を示す回路図である。比較器１７１は、４つのＸＯＲゲートＧ６１〜Ｇ６４と、一つのＯＲゲートＧ７１と、そして一つのフリップフロップＤＦＦ１０と、を含む。それぞれのＸＯＲゲートＧ６１〜Ｇ６４は、二つの入力端を有する。一つの入力端は、パリティー発生器１４１〜１４４から生成されたパリティーが入力され、他の一つの入力端は、リダンダンシーページバッファ２２１に貯蔵されたパリティーが入力される。ＯＲゲートＧ７１は、４つの入力端を有し、入力端はＸＯＲゲートＧ６１〜Ｇ６４の出力端に連結される。フリップフロップＤＦＦ１０は、クロック信号ＦＣＬＫに同期されてパス信号又はフェイル信号を発生する。比較器１７１の動作原理は図３に示された比較器１７０と同一である。
【００５６】
図７は、図４及び図５に示されたヒューズボックス１５７を示す回路図である。ヒューズボックス１５７は、ヒューズ６１を備え、ヒューズ６１の切断可否によって選択信号ＳＥＬのロジックレベルが決定される。もしヒューズ６１が切断された場合、リセット信号ＲＳＴのロジック‘ハイレベル’に応答してトランジスタＴＮ１がターンオンされてインバータＩＮＶ１の入力端は、ロジック‘ローレベル’になる。インバータＩＮＶ１の出力端で‘ハイレベル’選択信号ＳＥＬが発生する。従って、ヒューズ６１の切断は、選択信号ＳＥＬを‘ハイレベル’に活性化させる。反面に、ヒューズ６１が連結された場合には、ヒューズ６１を通じて電源電圧ＶＤＤが供給されるので、トランジスタＴＮ１がターンオフされた状態でインバータＩＮＶ１の入力端は‘ハイレベル’になってインバータＩＮＶ１の出力端で‘ローレベル’の選択信号ＳＥＬが発生する。従って、ヒューズ６１の連結は、選択信号ＳＥＬを‘ローレベル’に非活性化させる。
【００５７】
再び、図４及び図５に戻って、ヒューズボックス１５７のヒューズ６１が連結される場合には、デマルチプレクサ１５６及びマルチプレクサ１５８は、リダンダンシーセルアレイ２１１及びリダンダンシーページバッファ２２１が活性化されるようにし、切断された場合にはリペアセルアレイ２１２及びリペアページバッファ２２２が活性化されるようにする。
【００５８】
本発明に従うＮＡＮＤフラッシュメモリ装置２００は、データ入力時それぞれのセルアレイに該当する４ビットのパリティーを生成し、生成されたパリティーをリダンダンシーセルアレイ２１０に貯蔵する。そしてコピーバック動作時４つのパリティー発生器を通じて４ビットのパリティーを生成する。そしてデータ入力時及びコピーバック動作時生成されたパリティーを比較してソースページに貯蔵されたデータを読み取る過程で発生したエラーを検出する。
【００５９】
図４〜図７は、本発明に従う半導体メモリ装置の他の実施形態であって、４つの同一構造のセルアレイを有するＮＡＮＤフラッシュメモリ装置について説明したが、本発明は必ずしも４つのセルアレイに局限されるものではない。
【００６０】
一方、本発明の詳細な説明では、好適な実施形態であって、ＮＡＮＤフラッシュメモリ装置について説明したが、本発明の範囲から外れない限度内で他の半導体メモリ装置でも色々の変形が可能なことは勿論である。従って、本発明の範囲は、前述した実施形態に局限されて決められてはいけなく、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なことによって決められるべきである。
【図面の簡単な説明】
【００６１】
【図１】本発明に従うエラー検出用パリティー発生器を備えた半導体メモリ装置の第１の実施形態を示すブロック図である。
【図２】図１に示されたパリティー発生器を示す回路図である。
【図３】図１に示された比較器を示す回路図である。
【図４】本発明に従うエラー検出用パリティー発生器を備えた半導体メモリ装置の第２の実施形態を示すブロック図である。
【図５】本発明に従うエラー検出用パリティー発生器を備えた半導体メモリ装置の第２の実施形態を示すブロック図である。
【図６】図５に示された比較器を示す回路図である。
【図７】図４及び図５に示されたヒューズボックスを示す回路図である。
【符号の説明】
【００６２】
１００，２００  ＮＡＮＤフラッシュメモリ装置
１１０，１１１，１１２，１１３，１１４  セルアレイ
１２０，１２１，１２２，１２３，１２４  ページバッファ
１３０，１３１  カラム選択回路
１４０，１４１，１４２，１４３，１４４，１５０，１５１，１５２，１５３，１５４パリティー発生器
１５５，１５６  デマルチプレクサ
１５７  ヒューズボックス
１５８  マルチプレクサ
１６０  データ入力バッファ
１７０，１７１  比較器
１８０  制御ロジック
１８１  状態レジスタ
１９０  クロック発生器
２１１  リダンダンシーセルアレイ
２１２  リペアセルアレイ
２２１  リダンダンシーページバッファ
２２２  リペアページバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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