(57)【要約】【課題】トランジスタのゲート長を長く確保することで、ショートチャネル効果の抑制及びトランジスタの駆動電流の増加を図る。【解決手段】半導体装置は、半導体基板１１内に形成されたトレンチ１３と、上面と第１の側面と第２の側面と第３の側面とを有し、上部と中部と下部とを有する島状の素子領域１０と、素子領域の上部における第１乃至第３の側面上に形成されたゲート絶縁膜２７と、素子領域の上面、第２及び第３の側面に沿って一部が跨ぎ、素子領域の上面の上方に位置する第１の底面と素子領域の上面の下方に位置する第２の底面とを有するゲート電極２８と、素子領域の上面に沿って形成された第１の拡散層３２と、素子領域の中部における第１の側面に沿って形成された第２の拡散層２５と、素子領域の上部における第１乃至第３の側面に沿ってそれぞれ形成された第１乃至第３の領域を有するチャネル領域Ｃと、トレンチ内に形成されたキャパシタ１７と、第１の拡散層に電気的に接続されたビット線４０とを具備する。【選択図】図１
2006229140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成されたトレンチと、
前記半導体基板内に設けられ、上面と前記トレンチによって露出された第１の側面と第２の側面とこの第２の側面と対向する第３の側面とを有し、前記上面を含む上部とこの上部下に位置する中部とこの中部下に位置する下部とを有する島状の素子領域と、
前記素子領域の前記上部における前記第１乃至第３の側面上に形成されたゲート絶縁膜と、
前記素子領域の前記上面、前記素子領域の前記上部における前記第２及び第３の側面に沿って一部が跨ぎ、前記素子領域の前記上面の上方に位置する第１の底面と前記素子領域の前記上面の下方に位置する第２の底面とを有するゲート電極と、
前記素子領域の前記上面に沿って形成された第１の拡散層と、
前記素子領域の前記中部における前記第１の側面に沿って形成された第２の拡散層と、
前記素子領域の前記上部における前記第１の側面に沿って形成された第１の領域と前記素子領域の前記上部における前記第２の側面に沿って形成された第２の領域と前記素子領域の前記上部における前記第３の側面に沿って形成された第３の領域とを有するチャネル領域と、
前記素子領域の前記下部に隣接し、前記トレンチ内に形成されたキャパシタと、
前記第１の拡散層に電気的に接続されたビット線と
を具備することを特徴とする半導体装置。
【請求項２】
前記素子領域の前記上面よりも下方に位置する上面を有する素子分離絶縁膜と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチの上部に形成され、前記トレンチの深さよりも浅い深さを有し、前記トレンチの開口よりも大きな開口を有する溝と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記溝の底面は、前記ゲート電極の前記第２の底面と接することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記トレンチの上部に形成され、前記トレンチの深さよりも浅い深さを有し、前記トレンチの開口よりも大きな開口を有する溝と、
前記溝の下に配置された素子分離絶縁膜と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばトランジスタとキャパシタとを有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）の微細化が進むにつれ、セルトランジスタのゲート長Ｌ及びゲート幅Ｗは小さくなり、ショートチャネル効果の劣化や駆動電流の減少が問題となってきた。
【０００３】
また、図２１に示すように、埋め込みストラップ（ＢＳ：Buried Strap）を用いたトレンチキャパシタを有するＤＲＡＭでは、微細化により、ＢＳ拡散層１２５ｂとセルトランジスタ１３４との距離が縮まる。このため、キャパシタ１１７とゲート電極１２８との合わせずれにより容易にＢＳ拡散層１２５ｂがセルトランジスタ１３４のチャネル領域にまで到達し、ショートチャネル効果の劣化及びパンチスルーの原因となってしまう。従って、非常に厳しい合わせ精度が要求される。
【０００４】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２０００−１９６０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トランジスタのゲート長を長く確保することで、ショートチャネル効果の抑制及びトランジスタの駆動電流の増加を図ることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【０００７】
本発明の一視点による半導体装置は、半導体基板と、前記半導体基板内に形成されたトレンチと、前記半導体基板内に設けられ、上面と前記トレンチによって露出された第１の側面と第２の側面とこの第２の側面と対向する第３の側面とを有し、前記上面を含む上部とこの上部下に位置する中部とこの中部下に位置する下部とを有する島状の素子領域と、前記素子領域の前記上部における前記第１乃至第３の側面上に形成されたゲート絶縁膜と、前記素子領域の前記上面、前記素子領域の前記上部における前記第２及び第３の側面に沿って一部が跨ぎ、前記素子領域の前記上面の上方に位置する第１の底面と前記素子領域の前記上面の下方に位置する第２の底面とを有するゲート電極と、前記素子領域の前記上面に沿って形成された第１の拡散層と、前記素子領域の前記中部における前記第１の側面に沿って形成された第２の拡散層と、前記素子領域の前記上部における前記第１の側面に沿って形成された第１の領域と前記素子領域の前記上部における前記第２の側面に沿って形成された第２の領域と前記素子領域の前記上部における前記第３の側面に沿って形成された第３の領域とを有するチャネル領域と、前記素子領域の前記下部に隣接し、前記トレンチ内に形成されたキャパシタと、前記第１の拡散層に電気的に接続されたビット線とを具備する。
【発明の効果】
【０００８】
本発明によれば、トランジスタのゲート長を長く確保することで、ショートチャネル効果の抑制及びトランジスタの駆動電流の増加を図ることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］
第１の実施形態に係る半導体装置は、縦型のトリプルゲートを有するセルトランジスタと埋め込みストラップ（ＢＳ：Buried Strap）を用いたトレンチキャパシタとを備えたＤＲＡＭ（Dynamic Random Access Memory）の例である。
【００１１】
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
【００１２】
図１に示すように、第１の実施形態に係る半導体装置は、半導体基板１１内に形成されたディープトレンチ（ＤＴ）１３と、このディープトレンチ１３内に形成されたトレンチキャパシタ１７と、ゲート電極２８とソース及びドレイン拡散層２５，３２とを有するセルトランジスタ３４と、ビット線４０とを備えている。具体的には、次のような構造となっている。
【００１３】
ディープトレンチ１３の下部には、トレンチキャパシタ１７が形成されている。このトレンチキャパシタ１７は、拡散層からなる下部電極１４と、キャパシタ絶縁膜１５と、ストレージノードとなる上部電極１６とで構成される。下部電極１４は、ディープトレンチ１３の外側面及び外底面に沿って半導体基板１１内に形成されている。キャパシタ絶縁膜１５は、ディープトレンチ１３の内側面に形成されている。上部電極１６は、ディープトレンチ１３内のキャパシタ絶縁膜１５上に形成されている。
【００１４】
ディープトレンチ１３の中部には、トレンチキャパシタ１７とセルトランジスタ３４とを電気的に接続するための第１及び第２の接続部１９，２１などが存在する。ディープトレンチ１３の内側面には、カラー酸化膜１８が形成されている。上部電極１６上には、上部電極１６と接続する第１の接続部１９が形成されている。カラー酸化膜１８上、第１の接続部１９上及びディープトレンチ１３の内側面には、インターフェイス層２０が連続して形成されている。このインターフェイス層２０上には第２の接続部２１が形成され、この第２の接続部２１上には絶縁膜２２が形成されている。
【００１５】
ディープトレンチ１３の中部の近辺には、半導体基板１１、第１及び第２の接続部１９，２１、カラー酸化膜１８、インターフェイス層２０及び絶縁膜２２の一部を除去して形成された素子分離溝２４が存在する。この素子分離溝２４内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２４が形成されている。この素子分離絶縁膜２４の上面は、絶縁膜２２の上面とほぼ一致している。また、素子分離絶縁膜２４の底面は、カラー酸化膜１８の上面より下に位置することが望ましい。
【００１６】
ディープトレンチ１３の上部には、ディープトレンチ１３よりも浅い深さとディープトレンチ１３よりも大きな開口とを有する溝２６が形成されている。この溝２６の上面は半導体基板１１の上面とほぼ一致し、この溝２６の底面は素子分離絶縁膜２４及び絶縁膜２２の上面とほぼ一致する。従って、素子分離絶縁膜２４の上面は、半導体基板１１の上面よりも下方に位置している。
【００１７】
半導体基板１１と溝２６との境界部分には、セルトランジスタ３４のゲート電極２８が形成されている。このゲート電極２８は、第１の底面と第２の底面とを有する。ゲート電極２８の第１の底面は、半導体基板１１の上面の上方に位置し、例えばパッド１２の上面と接している。ゲート電極２８の第２の底面は、半導体基板１１の上面の下方に位置し、例えば溝２６の底面（絶縁膜２２の上面）と接し、例えば素子分離絶縁膜２４の上面の高さとほぼ一致している。尚、ゲート電極２８の詳細については、後述する。
【００１８】
また、半導体基板１１内には、ディープトレンチ１３の中部の外側面に沿って、セルトランジスタ３４のソース拡散層２５が形成されている。このソース拡散層２５は、第２の接続部２１の近辺を中心に形成されており、トレンチキャパシタ１７の下部電極１４とは離間している。一方、半導体基板１１の表面には、セルトランジスタ３４のドレイン拡散層３２が形成されている。このドレイン拡散層３２は、低濃度拡散層３２ａとこの低濃度拡散層３２ａと連続する高濃度拡散層３２ｂとを有し、ＬＤＤ（Lightly Doped Drain）構造となっている。
【００１９】
また、ゲート電極２８と半導体基板１１の側面との間にはゲート絶縁膜２７が存在し、ゲート電極２８と半導体基板１１の上面との間にはパッド１２が存在する。また、ゲート電極２８上にタングステンシリサイド膜２９が形成され、このタングステンシリサイド膜２９上にシリコン窒化膜３０が形成されている。ゲート電極２８及びタングステンシリサイド膜２９の側面には第１の側壁層３１が設けられ、第１の側壁層３１及びシリコン窒化膜３０の側面には第２の側壁層３３が設けられている。この第２の側壁層３３及びシリコン窒化膜３０上にシリコン窒化膜３５が形成され、このシリコン窒化膜３５の周囲にシリコン酸化膜３６が埋め込まれている。また、ドレイン拡散層３２にはビット線コンタクト３９が接続され、このビット線コンタクト３９にはビット線４０が接続されている。
【００２０】
以上のように、第１の実施形態に係る半導体装置では、セルトランジスタ３４のソース拡散層２５は、インターフェイス層２０、第１及び第２の接続部１９，２１を介してトレンチキャパシタ１０の上部電極１６に接続され、セルトランジスタ３４のドレイン拡散層３２は、ビット線コンタクト３９を介してビット線４０に接続されることで、ＤＲＡＭが構成されている。尚、インターフェイス層２０は、非常に薄い層であるため、電気的な絶縁性はほとんど有しないので、ソース拡散層２５と上部電極１６との電気的な接続に問題は生じない。
【００２１】
図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の模式的な平面図及び斜視図を示す。以下、第１の実施形態に係るゲート電極近辺の構造について説明する。
【００２２】
図２（ａ）に示すように、半導体基板１１は、島状の素子領域１０を有している。この素子領域１０は、上面Ｕと、溝２４（ディープトレンチ１３）によって露出された第１の側面Ｓ１と、第２の側面Ｓ２と、この第２の側面Ｓ１と対向する第３の側面Ｓ３とを有する。
【００２３】
図２（ｂ）に示すように、素子領域１０は、上面Ｕを含む上部１０ａと、この上部１０ａより下に位置する中部１０ｂと、この中部１０ｂより下に位置する下部１０ｃとを有する。
【００２４】
素子領域１０の上部１０ａにおける第１乃至第３の側面Ｓ１，Ｓ２，Ｓ３上には、ゲート絶縁膜２７が連続して形成されている。素子領域１０の上面Ｕの一部上には、パッド１２が設けられている。
【００２５】
ゲート電極２８の一部は、素子領域１０の上面Ｕ、素子領域１０の上部１０ａにおける第２及び第３の側面Ｓ２，Ｓ３に沿って、素子領域１０の端部を跨いでいる。さらに、ゲート電極２８は、ゲート絶縁膜２７に接している。このように、ゲート電極２８は、島状の素子領域１０の上部１０ａに一部がえぐられた形状となっている。
【００２６】
ゲート電極２８は、チャネル領域Ｃが３つの領域Ｃ１，Ｃ２，Ｃ３で構成された、トリプルゲート構造となっている。ここで、第１の領域Ｃ１は、素子領域１０の上部１０ａにおける第１の側面Ｓ１に沿って形成される。第２の領域Ｃ２は、素子領域１０の上部１０ａにおける第２の側面Ｓ２に沿って形成される。第３の領域Ｃ３は、素子領域１０の上部１０ａにおける第３の側面Ｓ３に沿って形成される。
【００２７】
尚、図示せぬトレンチキャパシタ１７は、素子領域１０の下部１０ｃに隣接して、ディープトレンチ１３内に形成されている。
【００２８】
図３乃至図１７は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。ここでは、図１の半導体装置の一部分についての製造方法を示す。
【００２９】
まず、図３に示すように、半導体基板（例えばシリコン基板）１１上に例えばシリコン窒化膜からなるパッド１２が形成される。次に、例えばＲＩＥ（Reactive Ion Etching）のような異方性エッチングによりパッド１２及び半導体基板１１が選択的にエッチングされ、ディープトレンチ１３が形成される。次に、ディープトレンチ１３内にキャパシタ（図示せず）が形成される。次に、ディープトレンチ１３内にカラー酸化膜１８が形成され、このカラー酸化膜１８上に例えばポリシリコンからなる第１の接続部１９が形成される。その後、第１の接続部１９の一部が除去される。これにより、第１の接続部１９の上面は、半導体基板１１の上面よりも非常に低い位置となる。
【００３０】
次に、図４に示すように、例えばウェットエッチングのような等方性エッチングにより、カラー酸化膜１８の上面が第１の接続部１９の上面よりも下になるまで、カラー酸化膜１８の一部が除去される。
【００３１】
次に、図５に示すように、ディープトレンチ１３内に例えばシリコン窒化膜やシリコン酸化膜などからなるインターフェイス層２０が形成され、このインターフェイス層２０上に例えばポリシリコンからなる第２の接続部２１が形成される。その後、例えばウェットエッチングのような等方性エッチングにより、第２の接続部２１の上面が半導体基板１１の上面よりも下になるまで、第２の接続部２１の一部が除去される。
【００３２】
次に、図６に示すように、ディープトレンチ１３内に絶縁膜２２が形成され、パッド１２が露出するまで絶縁膜２２の上面が例えばＣＭＰ（Chemical Mechanical Polish）で平坦化される。ここで、絶縁膜２２の材料としては、埋め込み性のよい材料が望ましく、例えば、シリコン酸化膜などがあげられる。
【００３３】
次に、図７に示すように、例えばＲＩＥのような異方性エッチングにより、素子分離溝２３が形成される。この際、素子分離溝２３の底面がカラー酸化膜１８の上面よりも下に位置するように、エッチングすることが望ましい。ここで、半導体基板１１の上面から素子分離溝２３の底面までの深さＤ１は、例えば２５０ｎｍから３００ｎｍ程度である。
【００３４】
次に、図８に示すように、素子分離溝２３内に例えばシリコン酸化膜からなる素子分離絶縁膜２４が埋め込まれ、この素子分離絶縁膜２４の上面が例えばＣＭＰで平坦化される。
【００３５】
次に、図９に示すように、ウェットエッチングのような等方性エッチングにより、素子分離絶縁膜２４及び絶縁膜２２の上面が半導体基板１１の上面よりも下になるまで、素子分離絶縁膜２４及び絶縁膜２２の一部が除去される。これにより、溝２６が形成される。ここで、半導体基板１１の上面から溝２６の底面までの深さＤ２は、例えば２００ｎｍ程度である。尚、後述するゲート電極２８とキャパシタとのショートを防止するためやＤＲＡＭ特性への影響を抑制するために、溝２６の底面下には絶縁膜２２及び素子分離絶縁膜２４が残るようにすることが望ましい。
【００３６】
次に、図１０に示すように、ウェットエッチングのような等方性エッチングによりパッド１２の一部が除去され、パッド１２が薄くされる。これは、後の工程（図１３）において、パッド１２を除去し易くするためである。
【００３７】
次に、図１１に示すように、ウェル領域（図示せず）及びチャネル領域（図示せず）が形成された後、半導体基板１１の側面にゲート絶縁膜２７が形成される。次に、溝２６内及びパッド１２上に例えばポリシリコンからなるゲート電極２８が形成される。このゲート電極２８上に例えばタングステンシリサイド膜２９が形成され、このタングステンシリサイド膜２９上に例えばシリコン窒化膜３０が形成される。
【００３８】
次に、図１２に示すように、例えばＲＩＥのような異方性エッチングにより、ゲート電極２８、タングステンシリサイド膜２９及びシリコン窒化膜３０が所定のパターンに加工される。
【００３９】
次に、図１３に示すように、例えばＲＩＥのような異方性エッチングにより、ゲート電極２８などから露出するパッド１２が除去され、半導体基板１１の上面が露出される。
【００４０】
次に、図１４に示すように、例えば熱酸化により、ゲート電極２８及びタングステンシリサイド膜２９の側面に、例えばシリコン酸化膜からなる第１の側壁層３１が形成される。次に、イオン注入及び熱処理により、半導体基板１１の表面に低濃度拡散層３２ａが形成される。さらに、一連の熱工程によって、第２の接続部２１近辺のディープトレンチ１３の外側面にソース拡散層２５が形成される。このソース拡散層２５は、インターフェイス層２０によって横方向への拡散が抑制され、隣接するソース拡散層２５とショートすることを防止されている。
【００４１】
次に、図１５に示すように、第１の側壁層３１及びシリコン窒化膜３０の側面に、例えばシリコン窒化膜からなる第２の側壁層３３が形成される。その後、イオン注入及び熱処理により半導体基板１１の表面に高濃度拡散層３２ｂが形成され、ＬＤＤ構造のドレイン拡散層３２が形成される。これにより、セルトランジスタ３４が形成される。
【００４２】
次に、図１６に示すように、トランジスタ３４上に例えばシリコン窒化膜３５が形成され、このシリコン窒化膜３５上に例えばシリコン酸化膜３６が形成される。その後、シリコン酸化膜３６の上面が例えばＣＭＰで平坦化され、シリコン窒化膜３５が露出される。
【００４３】
次に、図１７に示すように、シリコン窒化膜３５及びシリコン酸化膜３６上に、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３７が形成される。次に、例えばＲＩＥのような異方性エッチングによりコンタクトホール３８が形成され、このコンタクトホール３８内に例えばポリシリコンやタングステンなどからなるビット線コンタクト３９が形成される。その後、ビット線コンタクト３９に接続するビット線４０が形成される。
【００４４】
尚、図１４の工程において、第１の側壁層３１は、条件を変更することで、ゲート電極２８及びタングステンシリサイド膜２９の側面だけでなく、シリコン窒化膜３０の側面にも形成することが可能である。また、図１０の工程において、パッド１２を全て除去し、図１３の工程を省略することも可能である。
【００４５】
上記第１の実施形態によれば、島状の素子領域１０の３つの側面Ｓ１，Ｓ２，Ｓ３を利用して、セルトランジスタ３４のゲート電極２８を縦方向（基板１１の深さ方向）に形成する。このため、ゲート電極２８のゲート長Ｌを縦方向に長く確保でき、チャネル領域Ｃ１，Ｃ２，Ｃ３を３側面Ｓ１，Ｓ２，Ｓ３で形成できる。つまり、ソース拡散層２５とドレイン拡散層３２との距離を長く確保できる。従って、半導体装置の微細化が進んでも、トランジスタ３４の駆動電流を増加でき、ショートチャネル効果の抑制によってパンチスルーを改善することも可能である。
【００４６】
尚、上記特許文献１の図１４などには、縦型のゲート電極３０が開示されている。しかし、特許文献１に記載された製造方法より、ゲート電極３０のチャネル領域は１側面しか存在しないと考えられる。つまり、特許文献１におけるチャネル領域は、本発明の第１の実施形態に係るチャネル領域の第１の領域Ｃ１に相当する領域しか存在せず、本発明の第１の実施形態に係るチャネル領域の第２及び第３の領域Ｃ２，Ｃ３に相当する領域は存在しない。従って、特許文献１は、素子領域１０の３つの側面Ｓ１，Ｓ２，Ｓ３を利用して３つのチャネル領域Ｃ１，Ｃ２，Ｃ３を形成している第１の実施形態とは、全く異なるものであると言える。
【００４７】
［第２の実施形態］
第２の実施形態では、半導体装置のセルレイアウトの例について説明する。
【００４８】
図１８乃至図２０は、本発明の第２の実施形態に係る半導体装置の第１乃至第３のレイアウトの平面図を示す。以下に、第２の実施形態に係る半導体装置の第１乃至第３のレイアウトについて説明する。尚、第１乃至第３のレイアウトは、上記第１の実施形態に係る半導体装置に適用することが可能である。
【００４９】
（第１のレイアウト）
第１のレイアウトは、８Ｆ２セルタイプの例である。
【００５０】
図１８に示すように、島状の素子領域１０が複数個存在し、この素子領域１０の一端に隣接してキャパシタ１７が配置されている。そして、複数のゲート電極２８が素子領域１０を跨いで紙面の縦方向に延在され、複数のビット線４０が素子領域１０の上方に紙面の横方向に延在されている。
【００５１】
横方向において、素子領域１０は、ゲート電極２８を１本ずつ飛ばして、１本のビット線４０の下方に配置されている。縦方向において、素子領域１０は、ビット線４０を１本ずつ飛ばして、１本のゲート電極２８の下に配置されている。
【００５２】
さらに、素子領域１０とキャパシタ１７との境界辺りには、素子領域１０内にコの字型のチャネル領域Ｃが存在する。このチャネル領域Ｃについては、第１の実施形態で説明したように、素子領域１０の３側面に形成されている。
【００５３】
（第２のレイアウト）
第２のレイアウトは、８Ｆ２セルタイプの他の例である。
【００５４】
図１９に示すように、第２のレイアウトにおいて、第１のレイアウトと異なる点は、１つの素子領域１０の両端にキャパシタ１７が配置され、このキャパシタ１７が横方向に大きくなっている点である。そして、１つの素子領域１０と２つのキャパシタ１７とで構成されたグループが、横方向に繰り返し配置されている。さらに、縦方向においては、上記グループが、ゲート電極２８を２本分だけ左右にずらして配置されている。
【００５５】
（第３のレイアウト）
第３のレイアウトは、６Ｆ２セルタイプの例である。
【００５６】
図２０に示すように、第３のレイアウトにおいて、第１のレイアウトと異なる点は、１つの素子領域１０の両端にキャパシタ１７が配置されている点である。そして、１つの素子領域１０と２つのキャパシタ１７とで構成されたグループが、横方向に繰り返し配置されている。さらに、縦方向においては、上記グループが、ゲート電極２８を１本分だけ左右にずらして配置されている。
【００５７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係わる半導体装置を示す断面図。
【図２】図２（ａ）は、本発明の第１の実施形態に係わる半導体装置を示す模式的な平面図、図２（ｂ）は、本発明の第１の実施形態に係わる半導体装置を示す模式的な斜視図。
【図３】本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】本発明の第２の実施形態に係わる半導体装置の第１のレイアウトを示す平面図。
【図１９】本発明の第２の実施形態に係わる半導体装置の第２のレイアウトを示す平面図。
【図２０】本発明の第２の実施形態に係わる半導体装置の第３のレイアウトを示す平面図。
【図２１】従来技術による半導体装置を示す断面図。
【符号の説明】
【００５９】
１０…素子領域、１１…半導体基板、１２…パッド、１３…ディープトレンチ、１４…下部電極、１５…キャパシタ絶縁膜、１６…上部電極、１７…キャパシタ、１８…カラー酸化膜、１９，２１…ポリシリコン膜、２０…インターフェイス層、２２…絶縁膜、２３…素子分離溝、２４…素子分離絶縁膜、２５…ソース拡散層、２６…溝、２７…ゲート絶縁膜、２８…ゲート電極、２９…タングステンシリサイド膜、３０，３５…シリコン窒化膜、３１…第１の側壁層、３２ａ…低濃度拡散層、３２ｂ…高濃度拡散層、３２…ドレイン拡散層、３３…第２の側壁層、３４…セルトランジスタ、３６…シリコン酸化膜、３７…ＴＥＯＳ膜、３８…コンタクトホール、３９…ビット線コンタクト、４０…ビット線、Ｃ，Ｃ１，Ｃ２，Ｃ３…チャネル領域、Ｓ１，Ｓ２，Ｓ３…素子領域の側面、Ｕ…素子領域の上面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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