(57)【要約】【課題】コンピュータ本体１に，ＩＯ機能を拡張するためのＰＣＩ＿Ｂｏｘ（＃０）５が正しく接続されていることを認識できるようにする。【解決手段】コンピュータ本体１とＰＣＩ＿Ｂｏｘ（＃０）５とを，ＳＭＢｕｓ４０とＰＣＩ＿Ｂｏｘ接続ケーブル３０の第１の経路と，ＰＣＩ＿Ｂｏｘ接続ケーブル４１の第２の経路の２経路で接続することによりループ接続し，監視制御ユニット（ＭＭＢ）１０が第１の経路でＰＣＩ＿Ｂｏｘ（＃０）５に書き込んだ接続設定情報を第２の経路から読み出して接続経路を認識できるようにする。【選択図】図３
2006215938.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータと，
前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムであって，
前記コンピュータは，
前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置の前記コンピュータとの接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置，前記ＩＯユニット，前記監視制御ユニットは，それぞれ，双方向通信機能を有するデバイスを備え，
前記ＩＯ拡張装置内，前記ＩＯユニット内，前記監視制御ユニット内の前記双方向通信機能を有するデバイス間の双方向通信が可能なように構成された，ループ状の通信経路を有する
ことを特徴とするコンピュータシステム。
【請求項２】
コンピュータと，
前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムであって，
前記コンピュータは，
前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置は，
前記ＩＯユニットとの第１の接続インタフェースと，
前記監視制御ユニットとの第２の接続インタフェースと，
前記第１の接続インタフェースを用いて書き込まれた接続設定情報を保持し，少なくとも前記第２の接続インタフェースを用いて前記接続設定情報を読み出し可能に構成された接続設定情報保持部とを備える
ことを特徴とするコンピュータシステム。
【請求項３】
１または複数の外部ＩＯユニットが接続されるＩＯ拡張装置とループ状の通信経路によって接続可能に構成されたコンピュータであって，
前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置の前記コンピュータとの接続を監視制御する監視制御ユニットとを備え，
前記ＩＯユニットは，前記ＩＯ拡張装置および前記監視制御ユニットと双方向通信可能なデバイスを備え，
前記監視ユニットは，前記ＩＯ拡張装置および前記ＩＯユニットと双方向通信可能なデバイスを備える
ことを特徴とするコンピュータ。
【請求項４】
コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置であって，
コンピュータが備えるＩＯユニットに接続し，前記外部ＩＯユニットに対する入出力信号を入出力する端子を有する第１のコネクタと，
コンピュータが備える監視制御ユニットに接続するための第２のコネクタと，
前記第１のコネクタを介して書き込まれた接続設定情報を保持し，少なくとも前記第２のコネクタを介して前記接続設定情報を読み出し可能に構成された接続設定情報保持部とを備える
ことを特徴とするＩＯ拡張装置。
【請求項５】
コンピュータと，前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムにおける，前記コンピュータと前記ＩＯ拡張装置との接続を認識するＩＯ拡張装置接続認識方法であって，
前記コンピュータは，
前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置は，
前記ＩＯユニットとの接続インタフェースと，
前記監視制御ユニットとの接続インタフェースとを備え，
前記監視制御ユニットが，予め監視制御ユニット内に記憶された，前記ＩＯユニットと前記ＩＯ拡張装置との接続設定情報に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置との接続設定信号を，前記監視制御ユニットと前記ＩＯユニットとの接続インタフェースおよび前記ＩＯユニットと前記ＩＯ拡張装置との接続インタフェースを通じて前記ＩＯ拡張装置に対して送信するステップと，
前記ＩＯ拡張装置が，前記監視制御ユニットから前記接続設定信号を受信して，前記ＩＯユニットと前記ＩＯ拡張装置との接続状態の情報を記録するステップと，
前記監視制御ユニットが，前記ＩＯ拡張装置により記録された接続状態情報を，少なくとも前記監視制御ユニットと前記ＩＯ拡張装置との接続インタフェースを通じて読み込んで取得し，取得した接続状態情報と前記予め記憶された接続設定情報との比較結果に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置との接続を認識するステップとを有する
ことを特徴とするＩＯ拡張装置接続認識方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータ本体とＩＯ拡張装置との間の接続を認識する技術に関し，特に，コンピュータ本体とコンピュータ本体外のＩＯ拡張装置との間の接続または切り離しをパーティション単位に実現するコンピュータシステム，コンピュータ，ＩＯ拡張装置およびＩＯ拡張装置接続認識方法に関する。
【背景技術】
【０００２】
近年の計算機サーバは，マルチプロセッサ化が進み，今後はより一層大規模化が進む傾向がある。また，複数のＣＰＵをジョブ単位に運用するために，細かなパーティション分割を行い，様々なサービスを行えるサーバシステムも要求される。
【０００３】
これらの要求を鑑みると，最近の外部ＩＯ機能は，柔軟なパーティション分割にも対応可能であることが必要となる。また，細かなパーティションに分割するときには，コンピュータ本体内のＩＯ機能だけでは機能不足となることがある。そこで，例えばＰＣＩ＿Ｂｏｘなどの，ＩＯ機能の拡張用デバイスを準備し，これによりＩＯ機能の拡充を図ることが必要となる。
【０００４】
図１０は，従来方式で採用されているコンピュータ本体とＩＯ機能の拡張用デバイスであるＰＣＩ＿Ｂｏｘ間の接続を示す図である。図１０において，コンピュータ本体６０は監視制御ユニット（ＭＭＢ：ManageMent Board）６１とＩＯＵ（ＩＯユニット）６２とを備える。
【０００５】
ＭＭＢ６１は，ＣＰＵ１００およびコントローラ１０１を備え，ＩＯＵ６２とＰＣＩ＿Ｂｏｘ（＃０）８またはＰＣＩ＿Ｂｏｘ（＃Ｎ）９との間の接続を監視制御する。なお，ＰＣＩ＿Ｂｏｘ（＃０）８の括弧内の番号「＃０」，ＰＣＩ＿Ｂｏｘ（＃Ｎ）９の括弧内の番号「＃Ｎ」は，それぞれのＰＣＩ＿Ｂｏｘを一意に識別するＩＤ番号を示している。
【０００６】
ＩＯＵ６２は，ＩＯ  ＤＶ／ＲＶ（Driver/Receiver ）１０２とコネクタ１０３とを備える。ＩＯＵ６２は，点線部で示すＰＣＩ＿Ｂｏｘ接続ケーブル９０とコネクタ１０３とを介して，各ＰＣＩ＿Ｂｏｘと接続される。また，ＩＯＵ６２内のＩＯ  ＤＶ／ＲＶ１０２は，各ＰＣＩ＿Ｂｏｘに対してコンピュータ本体６０からのＩＯ主信号を送信する。
【０００７】
ＰＣＩ＿Ｂｏｘ接続ケーブル９０は，主信号線９１とＰＣＩ＿Ｂｏｘ実装信号線９２とからなる。主信号線９１は，コンピュータ本体６０から各ＰＣＩ＿Ｂｏｘに対してＩＯ主信号を送信する際に用いる信号線である。ＰＣＩ＿Ｂｏｘ実装信号線９２は，各ＰＣＩ＿ＢｏｘからＭＭＢ６１に対して，ＩＯＵ６２と接続／切断されたことを示すＰＣＩ＿Ｂｏｘ実装信号を送信する際に用いる信号線である。なお，ＰＣＩ＿Ｂｏｘ実装信号線９２は，片方向のシリアル通信線である。
【０００８】
ＰＣＩ＿Ｂｏｘ（＃０）８およびＰＣＩ＿Ｂｏｘ（＃Ｎ）９は，それぞれ，ＩＯ  ＤＶ／ＲＶ１０４とコネクタ１０５とを備える。ＩＯ  ＤＶ／ＲＶ１０４には，ＰＣＩカードが接続される。
【０００９】
図１０に示す従来方式では，ＰＣＩ＿Ｂｏｘ（＃０）８またはＰＣＩ＿Ｂｏｘ（＃Ｎ）９は，パーティション単位に１台使用されている。
【００１０】
例えば，ＰＣＩ＿Ｂｏｘ（＃０）８がＩＯＵ６２と接続された場合の監視制御処理について説明する。ＰＣＩ＿Ｂｏｘ（＃０）８のコネクタ１０５がＰＣＩ＿Ｂｏｘ接続ケーブル９０を通じてＩＯＵ６２内のコネクタ１０３と接続されると，ＰＣＩ＿Ｂｏｘ（＃０）８からＭＭＢ６１内のコントローラ１０１に対して，ＰＣＩ＿Ｂｏｘ実装信号が，ＰＣＩ＿Ｂｏｘ実装信号線９２を通じて送信される。
【００１１】
ＭＭＢ６１内のコントローラ１０１が，ＰＣＩ＿Ｂｏｘ（＃０）８からＰＣＩ＿Ｂｏｘ実装信号を受信して，ＩＯＵ６２とＰＣＩ＿Ｂｏｘ（＃０）８との接続を確立する。
【００１２】
また，ＭＭＢ６１は，ＰＣＩ＿Ｂｏｘ（＃０）８からのＰＣＩ＿Ｂｏｘ実装信号の送信が途切れたことを検知すると，接続異常が生じたと判断する。
【００１３】
なお，例えば下記の特許文献１に，複数台の計算機のコンソール入出力装置を１台で実現する複合計算機コンソール装置について記載されており，また，例えば下記の特許文献２に，機能単位で構成された制御装置において，データバスに異常があるか否かを検出するデータバスのチェック方法が記載されている。
【特許文献１】特開昭５９−８１７５２号公報
【特許文献２】特開平２−１３３８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記図１０に示す従来方式では，ＰＣＩ＿Ｂｏｘ（＃０）８またはＰＣＩ＿Ｂｏｘ（＃Ｎ）９は，パーティション分割に対応した機能を備えていない。従来サーバの一例であるPRIMEPOWER（PRIMEPOWER：富士通株式会社の登録商標）シリーズにおいても，図１０に示す従来方式と同様に，ＰＣＩ＿Ｂｏｘがパーティション単位に１台使用される方式が採られている。従って，従来，ＰＣＩ＿Ｂｏｘ内をパーティション分割して運用する方式はなかった。
【００１５】
また，図１０に示す従来方式では，各ＰＣＩ＿Ｂｏｘからコンピュータ本体６０へ送信されるＰＣＩ＿Ｂｏｘ実装信号は，ＰＣＩ＿Ｂｏｘ実装信号線９２という片方向の通信線を通じて送信される。従って，コンピュータ本体６０と各ＰＣＩ＿Ｂｏｘとの間で通信異常が発生した場合，通信異常の原因となった障害点の特定に時間がかかるという問題がある。
【００１６】
例えば，図１０に示す従来方式では，各ＰＣＩ＿Ｂｏｘ内の通信経路，各ＰＣＩ＿ＢｏｘとＩＯＵ６２との間の通信経路，ＩＯＵ６２内の通信経路，ＩＯＵ６２とＭＭＢ６１との間の通信経路のいずれの通信経路に通信異常の障害点があるかを判断することが困難である。
【００１７】
一方，従来方式と異なり，ＰＣＩ＿Ｂｏｘ内をパーティション分割して運用する方式を採る場合，コンピュータ本体側と各ＰＣＩ＿Ｂｏｘとの間の接続は，コンピュータ本体側とＰＣＩ＿Ｂｏｘ側との制御機能の接続が確立した状態で，パーティション毎の接続を確立させる必要がある。
【００１８】
また，コンピュータ本体とＰＣＩ＿Ｂｏｘとの間の接続を増設または減設する際には，パーティション毎に接続または切り離しを行えることが要求される。
【００１９】
また，運用されているパーティションの接続は維持しつつ，増設または減設するパーティション分の接続または切り離しを行えることも要求される。更に，コンピュータ本体とＰＣＩ＿Ｂｏｘとの間の誤接続を防止して，システムの誤動作をさせない工夫も必要となる。
【００２０】
本発明は，上記従来方式の問題点を解決し，コンピュータ本体とＰＣＩ＿Ｂｏｘとの間の誤接続を防止し，ＩＯ拡張装置であるＰＣＩ＿Ｂｏｘとコンピュータ本体とのパーティション毎の接続または切り離しを適切に監視制御し，かつ，コンピュータ本体とＰＣＩ＿Ｂｏｘとの間の通信異常が生じた場合に，通信異常の原因を容易に特定できるコンピュータシステム，コンピュータ，ＩＯ拡張装置およびＩＯデバイス接続認識方法の提供を目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するため，本発明は，以下の構成を採る。すなわち，本発明は，コンピュータと，前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムであって，前記コンピュータは，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，前記ＩＯ拡張装置の前記コンピュータとの接続を監視制御する監視制御ユニットとを備え，前記ＩＯ拡張装置，前記ＩＯユニット，前記監視制御ユニットは，それぞれ，双方向通信機能を有するデバイスを備え，前記ＩＯ拡張装置内，前記ＩＯユニット内，前記監視制御ユニット内の前記双方向通信機能を有するデバイス間の双方向通信が可能なように構成された，ループ状の通信経路を有することを特徴とするコンピュータシステムである。
【００２２】
また，本発明は，コンピュータと，前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムであって，前記コンピュータは，前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，前記ＩＯ拡張装置は，前記ＩＯユニットとの第１の接続インタフェースと，前記監視制御ユニットとの第２の接続インタフェースと，前記第１の接続インタフェースを用いて書き込まれた接続設定情報を保持し，少なくとも前記第２の接続インタフェースを用いて前記接続設定情報を読み出し可能に構成された接続設定情報保持部とを備えることを特徴とするコンピュータシステムである。
【００２３】
本発明のコンピュータシステムは，監視制御ユニットとＩＯ拡張装置とをＩＯユニットを経由して接続する経路と，監視制御ユニットとＩＯ拡張装置とを直接接続する経路を有する。従って，本発明によれば，コンピュータとＩＯ拡張装置との間の通信異常時に，通信異常の原因となる障害点がどこにあるかを容易に判断することができる。
【００２４】
また，本発明は，１または複数の外部ＩＯユニットが接続されるＩＯ拡張装置とループ状の通信経路によって接続可能に構成されたコンピュータであって，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，前記ＩＯ拡張装置の前記コンピュータとの接続を監視制御する監視制御ユニットとを備え，前記ＩＯユニットは，前記ＩＯ拡張装置および前記監視制御ユニットと双方向通信可能なデバイスを備え，前記監視ユニットは，前記ＩＯ拡張装置および前記ＩＯユニットと双方向通信可能なデバイスを備えることを特徴とするコンピュータである。
【００２５】
本発明のコンピュータは，ＩＯ拡張装置とループ状の通信経路によって接続可能に構成されている。従って，本発明によれば，コンピュータとＩＯ拡張装置との間の通信異常時に，通信異常の原因となる障害点がどこにあるかを容易に判断することができる。
【００２６】
また，本発明は，コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置であって，コンピュータが備えるＩＯユニットに接続し，前記外部ＩＯユニットに対する入出力信号を入出力する端子を有する第１のコネクタと，コンピュータが備える監視制御ユニットに接続するための第２のコネクタと，前記第１のコネクタを介して書き込まれた接続設定情報を保持し，少なくとも前記第２のコネクタを介して前記接続設定情報を読み出し可能に構成された接続設定情報保持部とを備えることを特徴とするＩＯ拡張装置である。
【００２７】
本発明によれば，コンピュータにおいて，ＩＯ拡張装置がコンピュータに正しく接続されていることを認識することが可能となる。
【００２８】
また，本発明は，前記のＩＯ拡張装置において，前記第１のコネクタを，コンピュータのパーティション構成に応じて着脱可能に構成された，前記外部ＩＯユニットが接続されるＩＯ拡張モジュールに対応して複数個備え，前記接続設定情報保持部は，前記複数個の第１のコネクタのそれぞれに対応した接続設定情報を保持するように構成することができる。
【００２９】
上記構成を採る本発明によれば，パーティション毎に，コンピュータと各ＩＯ拡張装置との誤接続を防止することが可能となる。また，本発明によれば，コンピュータとＩＯ拡張装置との，パーティション毎の接続／切断を確立することができる。
【００３０】
また，本発明は，前記のＩＯ拡張装置において，前記第１のコネクタまたは前記第２のコネクタは，少なくとも前記コンピュータに接続されたときに前記コンピュータに割込み信号を送出する端子を有するように構成することができる。
【００３１】
上記構成を採る本発明によれば，コンピュータにおいて接続設定されていないＩＯ拡張装置が新たにコンピュータに接続された場合にも，コンピュータと新たに接続されたＩＯ拡張装置との接続を確立することができる。
【００３２】
また，本発明は，コンピュータと，前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムにおける，前記コンピュータと前記ＩＯ拡張装置との接続を認識するＩＯ拡張装置接続認識方法であって，前記コンピュータは，前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，前記ＩＯ拡張装置は，前記ＩＯユニットとの接続インタフェースと，前記監視制御ユニットとの接続インタフェースとを備え，前記監視制御ユニットが，予め監視制御ユニット内に記憶された，前記ＩＯユニットと前記ＩＯ拡張装置との接続設定情報に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置との接続設定信号を，前記監視制御ユニットと前記ＩＯユニットとの接続インタフェースおよび前記ＩＯユニットと前記ＩＯ拡張装置との接続インタフェースを通じて前記ＩＯ拡張装置に対して送信するステップと，前記ＩＯ拡張装置が，前記監視制御ユニットから前記接続設定信号を受信して，前記ＩＯユニットと前記ＩＯ拡張装置との接続状態の情報を記録するステップと，前記監視制御ユニットが，前記ＩＯ拡張装置により記録された接続状態情報を，少なくとも前記監視制御ユニットと前記ＩＯ拡張装置との接続インタフェースを通じて読み込んで取得し，取得した接続状態情報と前記予め記憶された接続設定情報との比較結果に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置との接続を認識するステップとを有することを特徴とするＩＯ拡張装置接続認識方法である。本発明によれば，コンピュータと各ＩＯ拡張装置との誤接続を防止することが可能となる。
【発明の効果】
【００３３】
本発明は，コンピュータ本体と接続される外部ＩＯ装置であるＰＣＩ＿Ｂｏｘを制御する監視制御回路を，比較的単純なハードウェアで安価に実現し，コンピュータ本体とＰＣＩ＿Ｂｏｘとの接続状態の監視を行う。
【００３４】
すなわち，本発明においては，ＭＭＢと各ＰＣＩ＿ＢｏｘとをＩＯＵを経由して接続する通信経路と，ＭＭＢと各ＰＣＩ＿Ｂｏｘとを直接接続する通信経路とを設け，システム全体をループ構成とする。
【００３５】
従って，本発明によれば，ＩＯＵとＰＣＩ＿Ｂｏｘとの間の通信異常時に，ＭＭＢとＩＯＵとの通信経路，ＩＯＵとＰＣＩ＿Ｂｏｘとの間の通信経路，ＭＭＢとＰＣＩ＿Ｂｏｘとの間の通信経路のいずれに障害点があるかを判断することができる。
【００３６】
また，本発明においては，ＭＭＢの制御によってＩＯＵから各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスに対して接続設定信号を送信して，ＩＯＵと接続されているＰＣＩＵのＩＤ番号に応じた位置のビットの論理情報をレジスタに格納する。そして，ＭＭＢが，レジスタ情報と接続設定情報とを比較して，ＩＯＵと接続設定情報とが合致していれば，コンピュータ本体と各ＰＣＩＵとの通信開始可能と判断する。
【００３７】
従って，本発明によれば，コンピュータ本体とＰＣＩ＿Ｂｏｘとの，パーティション毎の接続／切断を確立することができる。また，本発明によれば，パーティション毎に，コンピュータ本体と各ＰＣＩ＿Ｂｏｘとの誤接続を防止することが可能となる。
【００３８】
また，本発明によれば，コンピュータ本体とＰＣＩ＿Ｂｏｘとの間の接続の増設または減設の際に，運用されているパーティションの接続は維持しつつ，増設または減設するパーティション分の接続または切り離しを行うことが可能となる。
【００３９】
また，本発明においては，ＭＭＢが，ＩＯＵ内の双方向通信可能なデバイスに割り当てられたＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，どのＰＣＩＵがＩＯＵとケーブル接続またはケーブル切断されたのかを判断する。
【００４０】
従って，本発明によれば，ＭＭＢ内の，ＩＯＵと各ＰＣＩＵとの間の接続設定情報にないＰＣＩＵが新たにＩＯＵとケーブル接続された場合にも，このＰＣＩＵとＩＯＵとの接続の確立を行うことができる。
【発明を実施するための最良の形態】
【００４１】
以下に，図を用いて，本発明の実施の形態を説明する。以下では，ＩＯ拡張装置の例として，ＰＣＩ＿Ｂｏｘを用いた例を説明する。ＰＣＩ＿Ｂｏｘは，外部ＩＯ機能を拡張するためのＰＣＩカード拡張ユニットである。
【００４２】
図１は，本発明のシステム全体の構成の一例を示す図である。図１に示すコンピュータ本体１内において，ＳＢ（＃０）３０１〜ＳＢ（＃Ｎ）３０３は，ＣＰＵ，メモリが搭載されたユニットである。括弧内の番号（「＃０」〜「＃Ｎ」）は，各ＳＢのＩＤ番号である。
【００４３】
ＩＯＵ（＃０）３０４〜ＩＯＵ（＃Ｎ）３１０は，ＨＤＤ，ＰＣＩカードが搭載されたＩＯユニットである。括弧内の番号（「＃０」〜「＃Ｎ」）は，各ＩＯＵのＩＤ番号である。
【００４４】
Ｃｒｏｓｓ  ｂａｒ３１１は，各ＳＢとＩＯＵとの間を接続するＬＳＩが搭載されたユニットである。Ｃｒｏｓｓ  ｂａｒ３１１は，各ＳＢと各ＩＯＵとを使ったパーティション構成を柔軟に変更することができる。Ｃｒｏｓｓ  ｂａｒ３１１により，ＳＢ１台に対して複数のＩＯＵを接続したり，複数のＳＢに対して１台のＩＯＵを接続したり，ＳＢとＩＯＵとを１台ずつ接続したりすることが可能である。
【００４５】
ＭＭＢ１０は，コンピュータ本体１と各ＰＣＩ＿Ｂｏｘ６との接続を監視制御するユニットである。
【００４６】
３１２は，各ユニット間をプリント板とコネクタとを使って接続している主信号の経路である。３１３は，ＭＭＢと各ユニット間をプリント板とコネクタを使って接続している監視，制御信号の経路である。３１４は，各ＩＯＵと各ＰＣＩ＿Ｂｏｘ間の主信号と制御信号をケーブルで接続する経路である。３１５は，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘ間の監視，制御信号をケーブルで接続する経路である。
【００４７】
コンピュータ本体１外のＩＯデバイスであるＰＣＩ＿Ｂｏｘ６は，それぞれ複数のＰＣＩＵ（＃０）６０１〜ＰＣＩＵ（＃３）６０４を備えている。
【００４８】
ＭＭＢ１０は，コンピュータ本体１に搭載されている全てのユニットの監視，制御を行う。
【００４９】
ＰＣＩ＿Ｂｏｘ６は，各ＩＯＵのＰＣＩスロット拡張用として使用される。各ＩＯＵとＰＣＩ＿Ｂｏｘ６との間は，ＰＣＩＵ単位でケーブル接続される。１台のＩＯＵで１台のＰＣＩ＿Ｂｏｘ６と接続したり，複数のＩＯＵで１台のＰＣＩ＿Ｂｏｘ６と接続することができる。
【００５０】
（第１の実施の形態）
図２を用いて，本発明の第１の実施の形態について説明する。図２は，本発明のＩＯデバイス接続認識システムの構成の一例を示す図である。まず，第１の実施の形態の概要について説明する。第１の実施の形態においては，コンピュータ本体１内に，ＩＯユニットであるＩＯＵ２０と，コンピュータ本体１外の１または複数のＰＣＩ＿Ｂｏｘとの間の接続状態を監視制御可能なユニットであるＭＭＢ１０とを搭載する。
【００５１】
そして，ＭＭＢ１０と各ＰＣＩ＿ＢｏｘとをＩＯＵ２０を経由して接続する通信経路と，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとを直接接続する通信経路とを設け，システム全体をループ構成とする。
【００５２】
また，ＭＭＢ１０内，ＩＯＵ２０内，各ＰＣＩ＿Ｂｏｘ内のそれぞれに，双方向通信可能なデバイスを搭載し，ＭＭＢ１０からＩＯＵ２０を経由して各ＰＣＩ＿Ｂｏｘとの双方向通信を行うとともに，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間で直接双方向通信を行う。
【００５３】
ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの間の接続設定信号をＩＯＵ２０経由で各ＰＣＩ＿Ｂｏｘに対して送信する。各ＰＣＩ＿Ｂｏｘ内において，接続設定信号は，ＩＯＵ２０と接続されている各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスに送信される。
【００５４】
各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスは，ＩＯＵ２０から接続設定信号を受信して，ＩＯＵ２０との接続状態の情報を記録する。そして，各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスは，記録した接続状態情報をＭＭＢ１０に送信する。
【００５５】
ＭＭＢ１０は，各ＰＣＩ＿Ｂｏｘから受信した接続状態情報と，予めＭＭＢ１０内に設定された，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの接続設定情報とを比較する。ＭＭＢ１０は，接続状態情報と接続設定情報とが合致すれば，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの接続が正常であると判断し，コンピュータ本体１と各ＰＣＩ＿Ｂｏｘとの通信開始可能とする。ＭＭＢ１０は，接続状態情報と接続設定情報とが合致しなければ，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの接続が異常であると判断し，コンピュータ本体１と各ＰＣＩ＿Ｂｏｘとの通信開始不能とする。
【００５６】
本発明の第１の実施の形態を，具体例に基づきさらに詳しく説明する。図２において，コンピュータ本体１はＭＭＢ１０とＩＯＵ２０とを備える。ＭＭＢ１０は，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）２またはＰＣＩ＿Ｂｏｘ（＃Ｎ）３との間の接続，およびＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間の接続を監視制御する。
【００５７】
ＭＭＢ１０は，ＣＰＵ１１，接続割込検出部１２，コントローラ１３，１４，ＭＰＸ（Multiplex ）１５，ＩＯ  Ｐｏｒｔ１６，コネクタ１７，接続設定情報記憶部１８を備える。
【００５８】
コントローラ１３，１４，ＭＰＸ１５は，双方向通信用デバイスである。コントローラ１３，１４は，ＣＰＵ１１の指示により，コンピュータ本体１と各ＰＣＩ＿Ｂｏｘ間の接続を監視制御する。
【００５９】
ＭＰＸ１５は，各ＰＣＩ＿Ｂｏｘから受信した信号を多重化してコントローラ１３に送信するとともに，コントローラ１３から受信した信号を非多重化して各ＰＣＩ＿Ｂｏｘに送信する。ＭＰＸ１５を用いることにより，コントローラ１３とＭＰＸ１５との間のケーブル数が１本に削減され，低コスト化を図ることができる。
【００６０】
接続割込検出部１２は，ＩＯ  Ｐｏｒｔ１６から接続割込み信号線４７経由で送信される接続割込み信号またはＩＯＵ２０内のＩＯ  Ｐｏｒｔ２７から接続割込み信号線３４経由で送信される接続割込み信号を検出する。
【００６１】
ＩＯ  Ｐｏｒｔ１６には，Ｉｎｔｅｒｒｕｐｔピンが割り当てられている。ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとのケーブル接続関係毎にＩｎｔｅｒｒｕｐｔピンのビット論理が存在する。ＭＭＢ１０は，このＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとのケーブル接続状態を判断することができる。
【００６２】
あるＰＣＩ＿Ｂｏｘが新たにＭＭＢ１０とケーブル接続されると，ＩＯ  Ｐｏｒｔ１６は，新たにケーブル接続されたＰＣＩ＿Ｂｏｘから接続割込み信号線４３を通じて接続割込み信号を受信する。そして，ＩＯ  Ｐｏｒｔ１６は，接続割込み信号線４７経由で接続割込み信号を接続割込検出部１２に送信する。
【００６３】
接続設定情報記憶部１８には，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの間の接続設定情報が保持される。この接続設定情報記憶部１８のデータ構成については後述する。
【００６４】
ＩＯＵ２０は，ＩＯ  Ｐｏｒｔ２１，２７，ＭＰＸ２８，ＩＯ  ＤＶ／ＲＶ２２，コネクタ２３〜２６を備える。
【００６５】
ＩＯ  Ｐｏｒｔ２１は，ＭＭＢ１０との間で，ＭＰＸ２８，ＳＭＢｕｓ（System Management Bus ）４０経由で信号を送受信する双方向通信用デバイスである。ＩＯ  ＤＶ／ＲＶ２２は，コンピュータ本体１から各ＰＣＩ＿Ｂｏｘに対してＩＯ主信号を送信するデバイスである。ＩＯ  Ｐｏｒｔ２７は，各ＰＣＩ＿ＢｏｘとＩＯＵ２０とがケーブル接続されているか否かの情報を保持するデバイスである。ＭＰＸ２８は，ＩＯ  Ｐｏｒｔ２１またはＩＯ  Ｐｏｒｔ２７から受信した信号をＳＭＢｕｓ４０を通じてコントローラ１４に送信するとともに，コントローラ１４から受信した信号をＩＯ  Ｐｏｒｔ２１またはＩＯ  Ｐｏｒｔ２７に送信するデバイスである。また，コネクタ２３〜２６は，例えば，PCI-Express 出力ポートである。
【００６６】
ＩＯ  Ｐｏｒｔ２７には，Ｉｎｔｅｒｒｕｐｔピンが割り当てられている。ＭＭＢ１０は，このＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとがケーブル接続されているか否かを判断することができる。
【００６７】
ＩＯ  Ｐｏｒｔ２７は，新たにＰＣＩ＿ＢｏｘがＩＯＵ２０とケーブル接続されると，接続割込み信号線３４を通じて接続割込み信号をＭＭＢ１０に送信する。また，ＩＯ  Ｐｏｒｔ２７は，コントローラ１４に対して，Ｉｎｔｅｒｒｕｐｔピンのビット論理の情報を，ＭＰＸ２８，ＳＭＢｕｓ４０を通じて送信する。
【００６８】
ＩＯＵ２０は，主信号線３１とＣｏｎｆｉｇ信号線３２と，接続割込み信号線３３とから構成されるＰＣＩ＿Ｂｏｘ接続ケーブル３０によって，各ＰＣＩ＿Ｂｏｘと接続される。
【００６９】
主信号線３１は，ＩＯ  ＤＶ／ＲＶ２２から各ＰＣＩ＿ＢｏｘへＩＯ主信号を送信する際に用いる信号線である。Ｃｏｎｆｉｇ信号線３２は，ＩＯ  Ｐｏｒｔ２１から送信される制御信号であるＣｏｎｆｉｇ信号（図２に示すＣＦＧ．０〜ＣＦＧ．３）を各ＰＣＩ＿Ｂｏｘに対して送信する際に用いる信号線である。接続割込み信号線３３は，各ＰＣＩ＿ＢｏｘがＩＯＵのあるコネクタにケーブル接続されたことを検知する信号線である。
【００７０】
上記Ｃｏｎｆｉｇ信号は，どのＰＣＩ＿ＢｏｘをＩＯＵ２０と接続するかを示す接続設定信号である。Ｃｏｎｆｉｇ信号は，ＭＭＢ１０内のコントローラ１４の制御によって，ＩＯ  Ｐｏｒｔ２１から各ＰＣＩ＿Ｂｏｘに対して送信される。
【００７１】
ＰＣＩ＿Ｂｏｘ（＃０）２およびＰＣＩ＿Ｂｏｘ（＃Ｎ）３は，それぞれ，コネクタ２０１，２０４と，ＩＯ  ＤＶ／ＲＶ２０２と，ＩＯ  Ｐｏｒｔ２０３とを備える。
【００７２】
コネクタ２０１は，ＰＣＩ＿Ｂｏｘ接続ケーブル３０を介してＩＯＵ２０と接続される。ＩＯ  ＤＶ／ＲＶ２０２には，ＰＣＩカードが接続される。
【００７３】
ＩＯ  Ｐｏｒｔ２０３は，ＩＯＵ２０経由でＭＭＢ１０内のコントローラ１４と双方向通信可能である。また，ＩＯ  Ｐｏｒｔ２０３は，ＰＣＩ＿Ｂｏｘ接続ケーブル４１経由で直接ＭＭＢ１０と双方向通信が可能である。
【００７４】
ＩＯ  Ｐｏｒｔ２０３は，複数ビットのレジスタを備えている。ＩＯ  Ｐｏｒｔ２０３は，ＩＯＵ２０からＣｏｎｆｉｇ信号を受信すると，ＩＯＵ２０の各コネクタとコネクタ２０１との接続関係に応じた位置のビットの論理を反転させる。
【００７５】
図２に示す例では，ＰＣＩ＿Ｂｏｘ（＃０）２内のコネクタ２０１は，ＩＯＵ２０内のコネクタ２５と接続されている。従って，ＩＯ  Ｐｏｒｔ２０３は，ＩＯ  Ｐｏｒｔ２１からＣＦＧ．２を受信すると，コネクタ２５とコネクタ２０１との接続関係に応じた位置のビット（例えば下位３ビット目）の論理を「０」から「１」に反転させる。
【００７６】
ＩＯ  Ｐｏｒｔ２０３は，レジスタのビットの論理が変化したことを示す割込み信号を，割込み信号線４２を通じてＩＯ  Ｐｏｒｔ１６に送信する。ＩＯ  Ｐｏｒｔ１６は，割込み信号を，ＭＰＸ１５，ＳＭＢｕｓ４６経由でコントローラ１３に送信する。
【００７７】
コントローラ１３は，ＳＭＢｕｓ４６，ＳＭＢｕｓ４４を通じて，ＩＯ  Ｐｏｒｔ２０３のレジスタのビットの論理を読み込む。
【００７８】
ＩＯ  Ｐｏｒｔ２０３は，レジスタのビットの論理を，レジスタ情報として，ＳＭＢｕｓ４４，ＳＭＢｕｓ４６を通じてコントローラ１３に送信する。
【００７９】
コントローラ１３は，受信したレジスタ情報と，予めＭＭＢ１０内の接続設定情報記憶部１８に保持している，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの間の接続設定情報とを比較する。レジスタ情報と接続設定情報とが合致すれば，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの間の接続を確立する。
【００８０】
コネクタ２０４は，ＳＭＢｕｓ４４と割込み信号線４２と接続割込み信号線４３とからなるＰＣＩ＿Ｂｏｘ接続ケーブル４１を介してＭＭＢ１０内のコネクタ１７と接続される。
【００８１】
ＳＭＢｕｓ４４は，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間で信号を送受信する際に用いる信号線である。割込み信号線４２は，ＩＯ  Ｐｏｒｔ２０３のレジスタのビットの論理が変化した場合に，各ＰＣＩ＿ＢｏｘからＭＭＢ１０に割込み信号を送信するときに用いる信号線である。
【００８２】
また，接続割込み信号線４３は，あるＰＣＩ＿Ｂｏｘが新たにＭＭＢ１０とケーブル接続またはケーブル切断された場合に，新たにＭＭＢ１０とケーブル接続またはケーブル切断されたＰＣＩ＿Ｂｏｘから接続割込み信号をＭＭＢ１０に対して送信するときに用いる信号線である。
【００８３】
本発明の第１の実施の形態においては，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１は，ＭＭＢ１０内のコントローラ１４との間での双方向通信が可能である他，Ｃｏｎｆｉｇ信号線３２を介して，各ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３との間で双方向通信が可能である。
【００８４】
また，各ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３は，ビット単位で送信か受信かを設定することにより，実質的にＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１との双方向通信が可能である他，ＳＭＢｕｓ４４，４６を通じて，ＭＭＢ１０内のコントローラ１３との双方向通信が可能である。
【００８５】
本発明の第１の実施の形態によれば，通信経路のループ内で送信した信号に対する応答が返ってこない場合は，双方向通信できる通信経路内で折り返し通信ができるため，通信異常が生じたときに，通信経路のループのどこに障害点があるかを容易に判断することができる。
【００８６】
例えば，ＭＭＢ１０のコントローラ１４からＩＯＵ２０のＩＯ  Ｐｏｒｔ２１へ制御信号を送信し，その制御信号に対する応答がＩＯＵ２０からコントローラ１４に返ってくるが，コントローラ１４からＩＯ  Ｐｏｒｔ２１を経由してＰＣＩ＿Ｂｏｘ（＃０）２内のＩＯ  Ｐｏｒｔ２０３に対して送信した制御信号に対する応答がＰＣＩ＿Ｂｏｘ（＃０）２から返ってこない場合を想定する。
【００８７】
この場合，ＭＭＢ１０内のコントローラ１３からＳＭＢｕｓ４６，４４経由でＰＣＩ＿Ｂｏｘ（＃０）２内のＩＯ  Ｐｏｒｔ２０３へ制御信号を送信し，その制御信号に対する応答が返ってくると，通信異常の原因となる障害点は，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）２との間の通信経路に存在することが分かる。
【００８８】
また，例えば，ＭＭＢ１０内のコントローラ１３からＳＭＢｕｓ４６，４４を介してＰＣＩ＿Ｂｏｘ（＃０）２内のＩＯ  Ｐｏｒｔ２０３へ送信した制御信号に対する応答が返ってこない場合を想定する。
【００８９】
この場合，ＭＭＢ１０のコントローラ１４からＩＯＵ２０経由でＰＣＩ＿Ｂｏｘ（＃０）２内のＩＯ  Ｐｏｒｔ２０３に送信した制御信号の応答がＩＯ  Ｐｏｒｔ２０３から返ってくると，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃０）２との間の通信経路に通信異常の原因となる障害点があることが分かる。
【００９０】
（第２の実施の形態）
次に，図３を用いて，本発明の第２の実施の形態について説明する。図３に示す本発明のＩＯデバイス接続認識システムにおいて，各ＰＣＩ＿Ｂｏｘは，パーティション分割に対応したＩＯ拡張モジュールであるＰＣＩＵを複数備える。そして，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの接続の際には，ＰＣＩＵ単位でケーブルを接続する。
【００９１】
まず，本発明の第２の実施の形態の概要を説明する。ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘ内の各ＰＣＩＵとの間の接続設定信号を，ＩＯＵ２０経由で各ＰＣＩ＿Ｂｏｘに対して送信する。各ＰＣＩ＿Ｂｏｘ内において，接続設定信号は，ＩＯＵ２０と接続されているＰＣＩＵを経由して，各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイス（図３ではＩＯ  Ｐｏｒｔ２０３）に送信される。
【００９２】
各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスは，複数ビットのレジスタを備えている。また，各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスは，ＩＯＵ２０から接続設定信号を受信すると，ＩＯＵ２０と接続されているＰＣＩＵのＩＤ番号に応じた位置のビットの論理情報をレジスタに格納する。
【００９３】
各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスは，レジスタに格納されたビットの論理情報を，レジスタ情報としてＭＭＢ１０に送信する。
【００９４】
ＭＭＢ１０は，各ＰＣＩ＿Ｂｏｘ内の双方向通信可能なデバイスから受信したレジスタ情報と，予めＭＭＢ１０内に設定されている，ＩＯＵ２０と各ＰＣＩＵとの間の接続設定情報とを比較する。
【００９５】
ＭＭＢ１０は，レジスタ情報と，ＩＯＵ２０と各ＰＣＩＵとの間の接続設定情報とが合致していれば，コンピュータ本体１と各ＰＣＩＵとの接続が正常であり，コンピュータ本体１と各ＰＣＩＵとの通信開始可能と判断する。ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの間の接続設定情報とが合致していなければ，コンピュータ本体１と各ＰＣＩＵとの接続が異常であり，コンピュータ本体１と各ＰＣＩＵとの通信開始不能と判断する。
【００９６】
次に，本発明の第２の実施の形態を具体的に説明する。図３に示すように，ＰＣＩ＿Ｂｏｘ（＃０）５はＰＣＩＵ（＃０）５１〜ＰＣＩＵ（＃３）５４を備え，ＰＣＩ＿Ｂｏｘ（＃Ｎ）７はＰＣＩＵ（＃０）５５〜ＰＣＩＵ（＃３）５６を備えている。また，各ＰＣＩＵは，コネクタ２０１とＩＯ  ＤＶ／ＲＶ２０２を備えている。
【００９７】
各ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３は，パーティションに依存しない入出力ポートである。ＩＯ  Ｐｏｒｔ２０３は，複数ビットのレジスタを備えており，ＩＯＵ２０からＣｏｎｆｉｇ信号を，ＩＯＵ２０内のコネクタに接続されたＰＣＩＵ経由で受信すると，そのＰＣＩＵとＩＯＵ２０内のコネクタとの接続関係に応じた位置のビットの論理を反転させる。
【００９８】
また，ＩＯ  Ｐｏｒｔ２０３は，ＭＭＢ１０のＩＯ  Ｐｏｒｔ１６に対して，割込み信号線４２を通じて割込み信号を送信し，レジスタのビットの論理が反転したことを通知する。
【００９９】
コントローラ１３からＩＯ  Ｐｏｒｔ２０３のレジスタの読み込み要求を受信すると，ＩＯ  Ｐｏｒｔ２０３は，レジスタのビットの論理の情報を，レジスタ情報としてコントローラ１３に対して送信する。
【０１００】
ＭＭＢ１０のコントローラ１３は，ＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と，予めＭＭＢ１０内の接続設定情報記憶部１８に設定されている，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘ内の各ＰＣＩＵとの間の接続設定情報（以下，「接続設定情報」と記述）とを比較する。
【０１０１】
コントローラ１３は，レジスタ情報と接続設定情報とが合致すれば，当該ＰＣＩＵがＩＯＵ２０と正常に接続されていると判断し，そのＰＣＩＵとの通信開始可能とする。
【０１０２】
コントローラ１３は，レジスタ情報と接続設定情報とが合致しなければ，当該ＰＣＩＵとＩＯＵ２０との接続が異常であると判断し，そのＰＣＩＵとの通信開始不能とする。
【０１０３】
図３に示すシステム構成では，ＰＣＩ＿Ｂｏｘ接続ケーブル３０は，主信号線３１とＣｏｎｆｉｇ信号線３２と接続割込み信号線３３とから構成される。従って，例えば主信号線３１のみを挿抜してしまったり，Ｃｏｎｆｉｇ信号線３２の挿抜を忘れるといったケーブルの誤挿抜を防止できる。すなわち，ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ接続ケーブル３０をコネクタに挿入することでＩＯＵ２０と各ＰＣＩＵとの接続状況の監視を開始できるようになるため，ケーブルの接続信頼度が向上する。
【０１０４】
図４は，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）５との接続の詳細を示す図である。ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１及びＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のそれぞれに，ＩｎｐｕｔピンとＯｕｔｐｕｔピンが割り当てられている。
【０１０５】
そして，Ｃｏｎｆｉｇ信号線３２は，ＩＯ  Ｐｏｒｔ２１のＯｕｔｐｕｔピンとＩＯ  Ｐｏｒｔ２０３のＩｎｐｕｔピンとの間のＯｕｔｐｕｔ信号線３２１と，ＩＯ  Ｐｏｒｔ２１のＩｎｐｕｔピンとＩＯ  Ｐｏｒｔ２０３のＯｕｔｐｕｔピンとの間のＩｎｐｕｔ信号線３２２という２つの信号線とから構成される。なお，２０５はコネクタである。
【０１０６】
ＭＭＢ１０は，ＳＭＢｕｓ４０およびＯｕｔｐｕｔ信号線３２１を通じてＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタの読み込み要求を行い，Ｉｎｐｕｔ信号線３２２およびＳＭＢｕｓ４０を通じてＩＯ  Ｐｏｒｔ２０３のレジスタ情報を取得することができる。
【０１０７】
また，ＭＭＢ１０は，ＳＭＢｕｓ４４を通じてＩＯ  Ｐｏｒｔ２０３のレジスタ情報を取得することもできる。
【０１０８】
このように，ＭＭＢ１０は，各ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報を直接読み込むこともできるし，ＩＯ  Ｐｏｒｔ２０３のレジスタ情報をＩＯＵ２０を経由して読み込むこともできる。
【０１０９】
本発明の第２の実施の形態について，さらに詳細に説明する。本発明の第２の実施の形態においては，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１および各ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３は，例えば８ビットのレジスタを搭載する。ＩＯＵ２０は，各ＰＣＩ＿Ｂｏｘ毎に例えば４台までのＰＣＩＵと接続が可能である。従って，ＩＯＵ２０から各ＰＣＩ＿Ｂｏｘへは，最大４つのＣｏｎｆｉｇ信号が送信される。
【０１１０】
図５は，ＭＭＢ内の接続設定情報記憶部のデータ構成の一例を示す図である。図５に示す接続設定情報は，Ｃｏｎｆｉｇ信号，ＩＯＵ２０と接続するＰＣＩ＿ＢｏｘのＩＤ番号，ＩＯＵ２０と接続するＰＣＩＵのＩＤ番号といったデータ構成を有する。
【０１１１】
例えば，ＩＯＵ２０と，ＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１とを接続する場合のＣｏｎｆｉｇ信号はＣＦＧ．０である。
【０１１２】
ＭＭＢ１０内のコントローラ１４は，ＩＯ  Ｐｏｒｔ２１に対して，ＳＭＢｕｓ４０を通じて制御信号を送信し，ＩＯ  Ｐｏｒｔ２１のレジスタのビットの論理を，例えば０から１に反転させる。論理が反転したビットに対応するＣｏｎｆｉｇ信号が，ＩＯ  Ｐｏｒｔ２１からＣｏｎｆｉｇ信号線３２を通じて，ＰＣＩ＿Ｂｏｘ内のＰＣＩＵに対して送信される。
【０１１３】
例えば，コントローラ１４が，ＩＯ  Ｐｏｒｔ２１のレジスタの下１桁目のビットであるｂｉｔ０の論理を０から１に反転させると，ＣＦＧ．０が，コネクタ２３に接続されたＰＣＩＵに対して送信される。また，例えば，コントローラ１４が，ＩＯ  Ｐｏｒｔ２１のレジスタの下２桁目のビットであるｂｉｔ１の論理を０から１に反転させると，ＣＦＧ．１が，コネクタ２４に接続されたＰＣＩＵに対して送信される。
【０１１４】
また，例えば，コントローラ１４が，ＩＯ  Ｐｏｒｔ２１のレジスタの下３桁目のビットであるｂｉｔ２の論理を０から１にすると，ＣＦＧ．２がコネクタ２５に接続されたＰＣＩＵに対して送信される。
【０１１５】
また，例えば，コントローラ１４が，ＩＯ  Ｐｏｒｔ２１のレジスタの下４桁目のビットであるｂｉｔ３の論理を０から１にすると，ＣＦＧ．３がコネクタ２６に接続されたＰＣＩＵに対して送信される。
【０１１６】
次に，各ＰＣＩ＿Ｂｏｘに搭載されているＩＯ  Ｐｏｒｔ２０３のレジスタ情報について説明する。このＩＯ  Ｐｏｒｔ２０３には，ＩＯＵ２０から各ＰＣＩＵを経由して送信されるＣｏｎｆｉｇ信号毎に１ビットを割り当てる。
【０１１７】
例えば，ＩＯＵ２０からＰＣＩＵ（＃０）５１を経由してＩＯ  Ｐｏｒｔ２０３に対して送信されるＣｏｎｆｉｇ信号には，ＩＯ  Ｐｏｒｔ２０３のレジスタに割り当てられた８ビットのうち，下１桁目のビットであるｂｉｔ０が割り当てられる。
【０１１８】
ＩＯＵ２０からＰＣＩＵ（＃１）５２を経由してＩＯ  Ｐｏｒｔ２０３に対して送信されるＣｏｎｆｉｇ信号には，下２桁目のビットであるｂｉｔ１が割り当てられる。ＩＯＵ２０からＰＣＩＵ（＃２）５３を経由してＩＯ  Ｐｏｒｔ２０３に対して送信されるＣｏｎｆｉｇ信号には，下３桁目のビットであるｂｉｔ２が割り当てられる。ＩＯＵ２０からＰＣＩＵ（＃３）５４を経由してＩＯ  Ｐｏｒｔ２０３に対して送信されるＣｏｎｆｉｇ信号には，下４桁目のビットであるｂｉｔ３が割り当てられる。
【０１１９】
そして，Ｃｏｎｆｉｇ信号が各ＰＣＩＵを経由してＩＯ  Ｐｏｒｔ２０３に送信されると，ＩＯ  Ｐｏｒｔ２０３のレジスタの各ビットの論理が，例えば０から１に反転する。
【０１２０】
例えば，ＭＭＢ１０が，ＩＯＵ２０のコネクタ２３とＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１との接続判定を行う処理を説明する。ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のレジスタ情報およびＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報は，当初，全てのビットが０である「００００００００」であるものとする。
【０１２１】
ＭＭＢ１０のコントローラ１４が，ＩＯＵ２０に対して，ＳＭＢｕｓ４０を介して制御信号を送信し，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のレジスタのｂｉｔ０の論理を０から１に反転させる。この時のレジスタ情報は，図６中に示すように，「０００００００１」である。
【０１２２】
ＩＯ  Ｐｏｒｔ２１は，コネクタ２３を介してＩＯＵ２０と接続されているＰＣＩＵに対してＣＦＧ．０を送信する。ＩＯ  Ｐｏｒｔ２１から送信されたＣＦＧ．０は，コネクタ２３と接続されているＰＣＩＵを経由して，ＩＯ  Ｐｏｒｔ２０３に送信される。例えば，ＰＣＩＵ（＃０）５１が正しくコネクタ２３と接続されている場合は，ＣＦＧ．０はＰＣＩＵ（＃０）５１経由でＩＯ  Ｐｏｒｔ２０３に送信される。
【０１２３】
ＩＯ  Ｐｏｒｔ２０３は，ＰＣＩＵ（＃０）５１経由でＣＦＧ．０を受信すると，レジスタのｂｉｔ０の論理を０から１に反転させる。この時のＩＯ  Ｐｏｒｔ２０３のレジスタ情報は，図６中に示すように，「０００００００１」である。
【０１２４】
ＩＯ  Ｐｏｒｔ２０３は，レジスタのビットの論理が変化したことを示す割込み信号を，割込み信号線４２を通じて，ＭＭＢ１０内のＩＯ  Ｐｏｒｔ１６に対して送信する。ＩＯ  Ｐｏｒｔ１６は，ＳＭＢｕｓ４６を介して，割込み信号をコントローラ１３に送信する。
【０１２５】
割込み信号を受信したコントローラ１３は，ＳＭＢｕｓ４６およびＳＭＢｕｓ４４を通じて，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報を読み込む。
【０１２６】
ＩＯ  Ｐｏｒｔ２０３は，例えば，レジスタ情報「０００００００１」をＳＭＢｕｓ４４およびＳＭＢｕｓ４６を通じてコントローラ１３に対して送信する。
【０１２７】
コントローラ１３は，ＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と，予めＭＭＢ１０の接続設定情報記憶部１８に設定されている接続設定情報とを比較する。
【０１２８】
例えば，ＭＭＢ１０が図５の接続設定情報記憶部１８に示す接続設定情報を保持しているとすると，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１とを接続する場合のＣｏｎｆｉｇ信号はＣＦＧ．０である。ＣＦＧ．０は，ＰＣＩＵ（＃０）５１がＩＯＵ２０と正しく接続されていれば，ＩＯＵ２０のＩＯ  Ｐｏｒｔ２０３のレジスタの下１桁目のビットの論理を０から１に反転させる接続設定信号である。
【０１２９】
従って，ＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と接続設定情報とが合致するため，コントローラ１３は，ＰＣＩＵ（＃０）５１が正しくＩＯＵ２０に接続されていると判断する。
【０１３０】
ＰＣＩＵ（＃０）５１がコネクタ２３と接続されておらず，誤ってＰＣＩＵ（＃１）５２がコネクタ２３と接続されている場合は，ＣＦＧ．０は，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１から，ＰＣＩＵ（＃１）５２経由でＩＯ  Ｐｏｒｔ２０３に送信される。
【０１３１】
ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３は，レジスタのｂｉｔ１を０から１に反転させる。従って，ＩＯ  Ｐｏｒｔ２０３からＭＭＢ１０内のコントローラ１３に対して送信されるレジスタ情報は，「００００００１０」となる。
【０１３２】
図５の接続設定情報記憶部１８において，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１とを接続する場合のＣｏｎｆｉｇ信号はＣＦＧ．０である。ＣＦＧ．０は，ＰＣＩＵ（＃０）５１がＩＯＵ２０と正しく接続されていれば，ＩＯＵ２０のＩＯ  Ｐｏｒｔ２０３のレジスタの下１桁目のｂｉｔの論理を０から１に反転させる接続設定信号である。
【０１３３】
従って，ＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と接続設定情報とが合致しないため，コントローラ１３は，ＰＣＩＵ（＃０）５１とＩＯＵ２０との接続が異常であると判断し，通信開始不能とする。その際，コントローラ１３は，例えば，接続異常の発生を示すアラームを上げる。
【０１３４】
ＭＭＢ１０は，以上の手順を全てのＰＣＩ＿Ｂｏｘ内の各ＰＣＩＵについて行い，システム全体におけるＩＯＵ２０と各ＰＣＩＵとの接続関係を認識する。ＩＯＵと各ＰＣＩＵとの接続に問題がなければ，ＩＯ主信号がコンピュータ本体１から各ＰＣＩＵに対して送信される。
【０１３５】
運用されているＰＣＩＵとコンピュータ本体１との接続を維持しつつ，特定のＰＣＩＵの接続や切り離しを行うときは，ＭＭＢ１０は，ＩＯＵ２０と，接続や切り離しの対象となるＰＣＩＵのみとの間の接続判定を行う。
【０１３６】
例えば，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１との接続が確立された状態において，新たにＩＯＵ２０とＰＣＩＵ（＃２）５３とを接続したときは，ＭＭＢは，図５の接続設定情報記憶部１８に示す接続設定情報に従い，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のレジスタのｂｉｔ２の論理を０から１に反転させる。
【０１３７】
ＩＯ  Ｐｏｒｔ２１のレジスタのｂｉｔ２の論理が０から１に反転することによって，ＣＦＧ．２がＩＯ  Ｐｏｒｔ２１からＰＣＩ＿Ｂｏｘ（＃０）５に対して送信される。そして，ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報を読み込んで，レジスタ情報と接続設定情報とが合致するかを確認する。
【０１３８】
また，例えば，ＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１をＩＯＵ２０から切り離したときは，ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報を読み込む。そして，ＭＭＢ１０は，ｂｉｔ０の論理が１から０に反転したことを確認することにより，ＰＣＩＵ（＃０）５１がＩＯＵ２０から切り離されたことを認識する。
【０１３９】
第２の実施の形態では，ＭＭＢ１０が，各ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と，予め設定した接続設定情報とを比較することにより，ＩＯＵ２０と各ＰＣＩＵとの接続または切断を認識する。
【０１４０】
従って，第２の実施の形態によれば，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの接続または切断をパーティション毎に実現することが可能となる。また，パーティション毎に，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの誤接続を防止することが可能となる。
【０１４１】
また，第２の実施の形態によれば，コンピュータ本体１と各ＰＣＩ＿Ｂｏｘとの間の接続の増設または減設の際に，運用されているパーティションの接続は維持しつつ，増設または減設するパーティション分の接続または切り離しを行うことが可能となる。
【０１４２】
（第３の実施の形態）
次に，本発明の第３の実施の形態について説明する。第３の実施の形態では，ＭＭＢ１０とあるＰＣＩ＿Ｂｏｘとがケーブル接続またはケーブル切断されると，ＭＭＢ１０は，どのＰＣＩ＿ＢｏｘがＭＭＢ１０とケーブル接続またはケーブル切断されたのかを判断する。
【０１４３】
また，ＭＭＢ１０がＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとの接続設定をしていない状態で，新たにＩＯＵ２０といずれかのＰＣＩ＿Ｂｏｘとがケーブル接続されると，ＭＭＢ１０は，接続設定情報を作成した上で，新たにケーブル接続されたＰＣＩ＿Ｂｏｘ内のＰＣＩＵと，ＩＯＵ２０との接続を確立する。
【０１４４】
まず，第３の実施の形態の概要について説明する。本発明の第３の実施の形態においては，図３に示すＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとを直接接続する通信経路に，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとのケーブル接続状態を検知する第１の接続割込み信号線（図３では接続割込み信号線４３）を設ける。
【０１４５】
また，ＭＭＢ１０内の双方向通信可能なデバイス（図３ではＩＯ  Ｐｏｒｔ１６）に，検知されたＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとのケーブル接続状態をビット論理によって示す複数ビットのＩｎｔｅｒｒｕｐｔピンを割り当てる。
【０１４６】
そして，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとを接続する通信経路に，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘ内のＰＣＩＵとのケーブル接続状態を検知する第２の接続割込み信号線（図３では接続割込み信号線３３）を設ける。また，ＩＯＵ２０内の双方向通信可能なデバイス（図３ではＩＯ  Ｐｏｒｔ２７）に，検知されたＩＯＵ２０と各ＰＣＩ＿Ｂｏｘ内のＰＣＩＵとのケーブル接続状態をビット論理によって示す複数ビットのＩｎｔｅｒｒｕｐｔピンを割り当てる。
【０１４７】
また，ＩＯＵからＭＭＢ１０に対して，ＩＯＵ２０と各ＰＣＩＵとがケーブル接続またはケーブル切断されたことを通知するために用いる，第３の接続割込み信号線（図３では接続割込み信号線３４）を設ける。
【０１４８】
ＭＭＢ１０とあるＰＣＩ＿Ｂｏｘとがケーブル接続またはケーブル切断されると，そのＰＣＩ＿Ｂｏｘは，接続割込み信号線４３を通じて接続割込み信号をＭＭＢ１０に送信する。
【０１４９】
ＭＭＢ１０は，ＭＭＢ１０内のＩＯ  Ｐｏｒｔ１６に割り当てられたＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，どのＰＣＩ＿ＢｏｘがＭＭＢ１０とケーブル接続またはケーブル切断されたのかを判断する。
【０１５０】
また，第３の実施の形態では，ＩＯＵ２０とＰＣＩＵとがケーブル接続またはケーブル切断されると，接続割込み信号線３３によって検知された，ＩＯＵ２０と各ＰＣＩＵとのケーブル接続状態に応じて，ＩＯ  Ｐｏｒｔ２７に割り当てられているＩｎｔｅｒｒｕｐｔピンのビット論理が変化する。ＩＯＵ２０は，接続割込み信号線３４を通じて接続割込み信号をＭＭＢ１０に送出する。
【０１５１】
ＭＭＢ１０は，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２７に割り当てられたＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，どのＰＣＩＵがＩＯＵ２０とケーブル接続またはケーブル切断されたのかを判断する。
【０１５２】
ＭＭＢ１０内の，ＩＯＵ２０と各ＰＣＩＵとの間の接続設定情報にないＰＣＩＵが新たにＩＯＵとケーブル接続された場合には，ＭＭＢ１０は，以下のようにして，そのＰＣＩＵとＩＯＵとの接続の確立を行う。
【０１５３】
すなわち，ＭＭＢ１０は，新たにＩＯＵ２０とケーブル接続されたＰＣＩＵとＩＯＵ２０との接続設定を行った上で，接続設定信号をＩＯＵ２０経由でＰＣＩ＿Ｂｏｘに対して送信する。
【０１５４】
ＰＣＩ＿Ｂｏｘ内においては，接続設定信号を，新たにＩＯＵ２０とケーブル接続されたＰＣＩＵを経由して，そのＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３に送信する。
【０１５５】
ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３は，ＩＯＵ２０から接続設定信号を受信すると，新たにＩＯＵ２０とケーブル接続されたＰＣＩＵのＩＤ番号に応じた位置のビットの論理情報をレジスタに格納し，レジスタに格納されたビットの論理情報を，レジスタ情報としてＭＭＢ１０に送信する。
【０１５６】
ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と，ＭＭＢ１０内の，新たにＩＯＵとケーブル接続されたＰＣＩＵとＩＯＵ２０との接続設定情報とを比較する。
【０１５７】
ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３から受信したレジスタ情報と，ＭＭＢ１０内の，新たにＩＯＵ２０とケーブル接続されたＰＣＩＵとＩＯＵ２０との接続設定情報とが合致すれば，コンピュータ本体１と新たにＩＯＵ２０と接続されたＰＣＩＵとの間の通信開始可能と判断し，合致していなければ，コンピュータ本体１と，新たにＩＯＵ２０と接続されたＰＣＩＵとの間の通信開始不能と判断する。
【０１５８】
本発明の第３の実施の形態について，さらに具体的に説明する。図３において，ＩＯ  Ｐｏｒｔ２７には，複数ビットのＩｎｔｅｒｒｕｐｔピンが割り当てられている。ＩＯＵ２０内の各コネクタと各ＰＣＩＵとのケーブル接続関係毎にＩｎｔｅｒｒｕｐｔピンのｂｉｔ論理が存在する。
【０１５９】
例えば，コネクタ２３と各ＰＣＩＵとのケーブル接続関係は，下１桁目の位置のビット論理によって判別でき，コネクタ２４と各ＰＣＩＵとのケーブル接続関係は，下２桁目の位置のビット論理によって判別でき，コネクタ２５と各ＰＣＩＵとのケーブル接続関係は，下３桁目の位置のビット論理によって判別でき，コネクタ２６と各ＰＣＩＵとのケーブル接続関係は，下４桁目の位置のビット論理によって判別できる。
【０１６０】
ＩＯＵ２０内の各コネクタと，あるＰＣＩＵとがケーブル接続されると，そのケーブル接続関係に応じたビット位置の論理が「１」となり，ケーブル切断されると，論理が「０」となる。また，ＩＯＵ２０内の各コネクタとケーブル接続されたＰＣＩＵからコントローラ１４に対して，Ｃｏｎｆｉｇ信号線３２，ＳＭＢｕｓ４０を通じて，そのＰＣＩＵが属するＰＣＩ＿ＢｏｘのＩＤ番号と，そのＰＣＩＵのＩＤ番号とが送信される。
【０１６１】
図３に示すように，例えば，ＩＯＵ２０内のコネクタ２３とＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃０）５１，コネクタ２５とＰＣＩ＿Ｂｏｘ（＃０）５内のＰＣＩＵ（＃２）５３，コネクタ２６とＰＣＩ＿Ｂｏｘ（＃Ｎ）７内のＰＣＩＵ（＃０）５５とを新たにケーブル接続する。
【０１６２】
ここで，ＩＯ  Ｐｏｒｔ２７のＩｎｔｅｒｒｕｐｔピンのビット論理は，ケーブル接続前は「００００」であるが，ケーブル接続後は，「１０１１」に変化する。
【０１６３】
ＩＯ  Ｐｏｒｔ２７は，Ｉｎｔｅｒｒｕｐｔピンのビット論理が変化すると，接続割込み信号線３４を通じて，接続割込み信号を接続割込検出部１２に送信する。
【０１６４】
また，ＰＣＩＵ（＃０）５１からコントローラ１４に対して，ＰＣＩ＿Ｂｏｘ（＃０）５のＩＤ番号「＃０」とＰＣＩＵ（＃０）５１のＩＤ番号「＃０」とが送信される。また，ＰＣＩＵ（＃２）５３からコントローラ１４に対して，ＰＣＩ＿Ｂｏｘ（＃０）５のＩＤ番号「＃０」とＰＣＩＵ（＃２）５３のＩＤ番号「＃２」とが送信される。また，ＰＣＩＵ（＃０）５５からコントローラ１４に対して，ＰＣＩ＿Ｂｏｘ（＃Ｎ）７のＩＤ番号「＃Ｎ」とＰＣＩＵ（＃０）５５のＩＤ番号「＃０」とが送信される。
【０１６５】
コントローラ１４は，受信した各ＰＣＩＵのＩＤ番号とＰＣＩ＿ＢｏｘのＩＤ番号とに基づき，ＩＯＵ２０とケーブル接続された各ＰＣＩＵについて，新たに接続設定情報を作成する。コントローラ１４は，例えば図５の接続設定情報記憶部１８中に示すような接続設定情報を作成する。
【０１６６】
コントローラ１４は，新たに作成した接続設定情報に基づいて，ＳＭＢｕｓ４０，ＰＣＩ＿Ｂｏｘ接続ケーブル３０を通じて，Ｃｏｎｆｉｇ信号をＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３およびＰＣＩ＿Ｂｏｘ（＃Ｎ）７内のＩＯ  Ｐｏｒｔ２０３に送信する。
【０１６７】
そして，コントローラ１３が，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３およびＰＣＩ＿Ｂｏｘ（＃Ｎ）７内のＩＯ  Ｐｏｒｔ２０３から読み込んだレジスタ情報と，接続設定情報とを比較する。そして，コントローラ１３が，各ＰＣＩ＿ＢｏｘのＩＯ  Ｐｏｒｔ２０３から読み込んだレジスタ情報と接続設定情報とが合致していることを確認して，新たにケーブル接続された各ＰＣＩＵとＩＯＵ２０との接続を確立する。
【０１６８】
第３の実施の形態によれば，どのＰＣＩ＿ＢｏｘがＭＭＢ１０とケーブル接続またはケーブル切断されたのかを判断することができる。
【０１６９】
また，第３の実施の形態では，ＩＯＵ２０と各ＰＣＩ＿Ｂｏｘとがケーブル接続されたときに，ケーブル接続されたＰＣＩ＿Ｂｏｘから接続割込み信号をＭＭＢ１０に向けて送信することで，ＭＭＢ１０に対して，ケーブルが接続されたことを通知する。従って，第３の実施の形態によれば，誤接続による誤動作や不慮の事故を防げるようになる。
【０１７０】
ＭＭＢ１０がＩＯＵ２０と各ＰＣＩＵとのケーブル接続関係を認識して新たに接続設定情報を作成した上で，Ｃｏｎｆｉｇ信号をＩＯＵ経由でＰＣＩ＿Ｂｏｘに対して送信し，ＩＯＵ２０と各ＰＣＩＵとの接続を確立する。従って，第３の実施の形態によれば，ＰＣＩ＿Ｂｏｘの運用性が向上する。
【０１７１】
（本発明のＩＯデバイス接続認識処理フロー）
以下に，本発明のＩＯデバイス接続認識処理フローについて説明する。図７は，ＭＭＢの電源ＯＮから通信開始までの処理フローの一例を示す図である。
【０１７２】
ＭＭＢ１０は，電源ＯＮされると，ＳＭＢｕｓ４４経由で直接ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタを読みに行き，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間のケーブル接続を確認する（ステップＳ１）。
【０１７３】
次に，ＭＭＢ１０は，ＩＯＵ２０経由でＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタを読みに行き，ＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間のケーブル接続を確認する（ステップＳ２）。
【０１７４】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵとＰＣＩ＿Ｂｏｘとの間がともにケーブル接続されているかを判断する（ステップＳ３）。
【０１７５】
例えば，ＭＭＢ１０が，ＰＣＩ＿Ｂｏｘ（＃０）５内の，ＩＯ  Ｐｏｒｔ２０３のレジスタをＳＭＢｕｓ４４経由で読むことができなければ，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃０）５との間はケーブル接続されていない。ＭＭＢ１０が，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタをＳＭＢｕｓ４４経由で読むことができれば，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃０）５との間はケーブル接続されている。
【０１７６】
また，例えば，ＭＭＢ１０が，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタを，ＩＯＵ２０経由で読むことができなければ，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）５との間がケーブル接続されていない。ＭＭＢ１０が，ＰＣＩ＿Ｂｏｘ（＃０）５内のＩＯ  Ｐｏｒｔ２０３のレジスタを，ＩＯＵ２０経由で読むことができれば，ＩＯＵ２０とＰＣＩ＿Ｂｏｘ（＃０）５との間がケーブル接続されている。なお，ＭＭＢ１０は，ＩＯ  Ｐｏｒｔ２０３のレジスタピン設定がＯｕｔｐｕｔ設定されている場合にのみ，ＩＯ  Ｐｏｒｔ２０３のレジスタを読むことができる。
【０１７７】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間のいずれかがケーブル接続されていない場合は，接続割込み待ち状態となる（ステップＳ８）。
【０１７８】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間がともにケーブル接続されている場合は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３にＣｏｎｆｉｇ信号を送信し（ステップＳ４），ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報と接続設定情報とを比較する（ステップＳ５）。
【０１７９】
そして，ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が正常かを判断する（ステップＳ６）。ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報と接続設定情報とが合致する場合は，ＩＯＵ２０と各ＰＣＩＵとの接続が正常であると判断し，コンピュータ本体１と各ＰＣＩＵとの通信開始可能とする（ステップＳ７）。
【０１８０】
ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報と接続設定情報とが合致しない場合は，ＩＯＵ２０と各ＰＣＩＵとの接続が異常であると判断し，接続割込み待ち状態となる（ステップＳ８）。
【０１８１】
図８は，ＭＭＢがＰＣＩ＿Ｂｏｘから直接接続割込みを受けたときの処理フローの一例を示す図である。まず，ＭＭＢ１０は，ＭＭＢ１０内のＩＯ  Ｐｏｒｔ１６のＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間のケーブル接続／切断を確認する（ステップＳ１１）。
【０１８２】
ＭＭＢ１０は，接続割込みがケーブル接続／切断のどちらによるものかを判断する（ステップＳ１２）。ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとのケーブル接続関係毎にＩｎｔｅｒｒｕｐｔピンのビット論理が存在する。Ｉｎｔｅｒｒｕｐｔピンに２ビットが割り当てられている例では，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃０）５とのケーブル接続関係は，例えば下１桁目の位置のビット論理によって判別でき，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃Ｎ）７とのケーブル接続関係は，例えば下２桁目の位置のビット論理によって判別できる。
【０１８３】
すなわち，ＭＭＢ１０は，ＩＯ  Ｐｏｒｔ１６のＩｎｔｅｒｒｕｐｔピンのビット論理が，例えば「００」から「０１」に変化しているなら，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃０）５とがケーブル接続されたと判断する。
【０１８４】
ＭＭＢ１０は，Ｉｎｔｅｒｒｕｐｔピンの論理が，例えば「０１」から「００」に変化しているなら，ＭＭＢ１０とＰＣＩ＿Ｂｏｘ（＃０）５とがケーブル切断されたと判断する。
【０１８５】
ＭＭＢ１０は，接続割込みがケーブル切断によるものと判断した場合は，コンピュータ本体１とＰＣＩ＿Ｂｏｘとが通信中かを判断する（ステップＳ１９）。ＭＭＢ１０は，コンピュータ本体１とＰＣＩ＿Ｂｏｘとが通信中でなければ接続割込み待ち状態となり（ステップＳ２１），コンピュータ本体１とＰＣＩ＿Ｂｏｘとが通信中であれば，通信を停止させる（ステップＳ２０）。
【０１８６】
ＭＭＢ１０は，接続割込みがケーブル接続によるものと判断した場合は，ＩＯＵ２０経由でＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタを読みに行き，ＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間の接続を確認する（ステップＳ１３）。
【０１８７】
そして，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間がともに接続されているかを判断する（ステップＳ１４）。
【０１８８】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間またはＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間のいずれかが接続されていない場合は，接続割込み待ち状態となる（ステップＳ２１）。
【０１８９】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間がともに接続されている場合は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３にＣｏｎｆｉｇ信号を送信し（ステップＳ１５），ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報と接続設定情報とを比較する（ステップＳ１６）。
【０１９０】
そして，ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が正常かを判断する（ステップＳ１７）。ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が正常である場合は，コンピュータ本体１と各ＰＣＩＵとの通信開始可能とする（ステップＳ１８）。ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が異常であると判断した場合は，接続割込み待ち状態となる（ステップＳ２１）。
【０１９１】
図９は，ＭＭＢがＩＯＵ経由で接続割込みを受けたときの処理フローの一例を示す図である。まず，ＭＭＢ１０は，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，ＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間のケーブル接続／切断を確認する（ステップＳ３１）。
【０１９２】
ＭＭＢ１０は，接続割込みがケーブル接続／切断のどちらによるものかを判断する（ステップＳ３２）。ＭＭＢ１０は，例えば，ＩＯ  Ｐｏｒｔ２１のＩｎｔｅｒｒｕｐｔピンのビット論理が，「００００」から「０００１」に変化しているなら，ＩＯＵ２０とＰＣＩＵ（＃０）５１とが接続されたと判断する。また，ＭＭＢ１０は，Ｉｎｔｅｒｒｕｐｔピンのビット論理が，例えば「０００１」から「００００」に変化しているなら，ＩＯＵ２０とＰＣＩＵ（＃０）５１とが切断されたと判断する。
【０１９３】
ＭＭＢ１０は，接続割込みがケーブル切断によるものと判断した場合は，コンピュータ本体１とＰＣＩ＿Ｂｏｘとが通信中かを判断する（ステップＳ３９）。ＭＭＢ１０は，コンピュータ本体１とＰＣＩ＿Ｂｏｘとが通信中でなければ接続割込み待ち状態となり（ステップＳ４１），コンピュータ本体１とＰＣＩ＿Ｂｏｘとが通信中であれば，通信を停止させる（ステップＳ４０）。
【０１９４】
ＭＭＢ１０は，接続割込みがケーブル接続によるものと判断した場合は，ＳＭＢｕｓ４４経由で直接ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタを読みに行き，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間の接続を確認する（ステップＳ３３）。
【０１９５】
そして，ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間がともに接続されているかを判断する（ステップＳ３４）。
【０１９６】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間のいずれかがケーブル接続されていない場合は，接続割込み待ち状態となる（ステップＳ４１）。
【０１９７】
ＭＭＢ１０は，ＭＭＢ１０とＰＣＩ＿Ｂｏｘとの間およびＩＯＵ２０とＰＣＩ＿Ｂｏｘとの間がともにケーブル接続されている場合は，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３にＣｏｎｆｉｇ信号を送信し（ステップＳ３５），ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報と接続設定情報とを比較する（ステップＳ３６）。
【０１９８】
そして，ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が正常かを判断する（ステップＳ３７）。ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が正常である場合は，コンピュータ本体１と各ＰＣＩＵとの通信開始可能とする（ステップＳ３８）。ＭＭＢ１０は，ＩＯＵ２０と各ＰＣＩＵとの接続が異常であると判断した場合は，接続割込み待ち状態となる（ステップＳ４１）。
【０１９９】
本発明のＩＯデバイス接続認識方式を用いた，各種異常の検出例について以下に説明する。
【０２００】
（ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間のケーブル接続異常の検出）
例えば，ＭＭＢ１０は，各ＰＣＩ＿ＢｏｘのＩＯ  Ｐｏｒｔ２０３のレジスタを直接読みに行き，レジスタ情報が読める場合は，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間がケーブル接続されていると判断する。
【０２０１】
ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間がケーブル接続されていない場合は，ＭＭＢ１０は，ＰＣＩ＿Ｂｏｘ内のレジスタ情報を読むことができない。
【０２０２】
また，ＭＭＢ１０は，ＩＯ  Ｐｏｒｔ１６に割り当てられているＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間のケーブル接続の異常を検出することができる。
【０２０３】
すなわち，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間を直接接続する通信ルートにおいて，コネクタ抜けやケーブル切断が生じると，ＭＭＢ１０に対する接続割込み信号が生成される。ＭＭＢ１０は，ＩＯ  Ｐｏｒｔ１６に割り当てられているＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて，ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘとの間がケーブル切断されたことを判断する。
【０２０４】
（ＩＯＵ２０と各ＰＣＩＵとの間のケーブル接続異常の検出）
ＩＯＵ２０と各ＰＣＩＵとの間のケーブル接続異常は，ＩＯＵ２０のＩＯ  Ｐｏｒｔ２７に割り当ててあるＩｎｔｅｒｒｕｐｔピンのビット論理に基づいて判断できる。
【０２０５】
ＩＯＵ２０とＰＣＩＵとの間でケーブル切断が生じた場合は，ＩＯ  Ｐｏｒｔ２７からＭＭＢ１０に対して接続割込み信号が送信される。
【０２０６】
ＭＭＢ１０は，ＳＭＢｕｓ４０を通じて，ＩＯ  Ｐｏｒｔ２７に割り当ててあるＩｎｔｅｒｒｕｐｔピンのビット論理を読む。ＭＭＢ１０は，例えば，Ｉｎｔｅｒｒｕｐｔピンのビット論理が「１」から「０」に変化した場合は，ＩＯＵ２０とＰＣＩＵとの間のケーブルが断線もしくは外れたと判断する。
【０２０７】
なお，ＭＭＢ１０は，例えば，ＩＯ  Ｐｏｒｔ２７のＩｎｔｅｒｒｕｐｔピンのビット論理が「１」である場合は，ＩＯＵ２０と各ＰＣＩＵとの間のケーブルが接続されていると判断する。
【０２０８】
また，ＭＭＢ１０は，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のレジスタ情報とＭＭＢ１０内の接続設定情報とが合致していること，および，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報とＭＭＢ１０内の接続設定情報とが合致していることを確認して，ＩＯＵ２０とＰＣＩＵとの間のケーブル接続が正常であると判断することもできる。
【０２０９】
さらに，ＭＭＢ１０は，ＩＯＵ２０経由で，ＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報をＰＣＩＵ単位に読み込み，読み込んだレジスタ値がＭＭＢ１０内の接続設定情報と合致することを確認して，ＩＯＵ２０とＰＣＩＵとの間のケーブル接続が正常であると判断することもできる。
【０２１０】
（ＰＣＩ＿Ｂｏｘ内の異常またはＩＯＵ２０から出力されるＣｏｎｆｉｇ信号の異常の検出）
ＭＭＢ１０が，ＳＭＢｕｓ４４経由でＰＣＩ＿Ｂｏｘ内のＩＯ  Ｐｏｒｔ２０３のレジスタ情報を読み込み，ＭＭＢ１０内の接続設定情報と比較する。
【０２１１】
また，ＭＭＢ１０が，ＳＭＢｕｓ４０経由でＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のレジスタ情報を読み込み，ＭＭＢ１０内の接続設定情報と比較する。
【０２１２】
ＭＭＢ１０は，ＩＯＵ２０内のＩＯ  Ｐｏｒｔ２１のレジスタ情報とＭＭＢ１０内の接続設定情報とが合致するが，ＩＯ  Ｐｏｒｔ２０３のレジスタ情報とＭＭＢ１０内の接続設定情報とが合致しない場合，ＰＣＩ＿Ｂｏｘに異常が生じたか，またはＩＯＵ２０から出力されるＣｏｎｆｉｇ信号に異常が生じたと判断する。
【０２１３】
本発明において，ＰＣＩ＿Ｂｏｘをパーティション分割して運用する場合と，パーティション分割せずに運用する場合の差異について説明する。ＭＭＢ１０の制御によってＣｏｎｆｉｇ信号をＰＣＩ＿Ｂｏｘに送信する処理は，パーティション分割の有無に関係なく必要である。
【０２１４】
ＰＣＩ＿Ｂｏｘをパーティション分割して運用する場合と，パーティション分割せずに運用する場合とで，ＰＣＩ＿Ｂｏｘのハードウェアとしては，差異はない。ＰＣＩ＿Ｂｏｘをパーティション分割して運用する場合，ＭＭＢ１０はＰＣＩＵとＩＯＵ２０との接続状態を認識している。すなわち，パーティション管理はＭＭＢ１０が行っており，ＰＣＩ＿Ｂｏｘでは管理していない。そのため，ＰＣＩ＿Ｂｏｘを複数のパーティションに分割して運用する場合とパーティション分割せずに運用する場合とでは，ＭＭＢ１０のファームウエア設定が異なる。
【０２１５】
以上から把握できるように，本発明の実施形態の特徴を述べると以下のようである。
【０２１６】
（付記１）  コンピュータと，
前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムであって，
前記コンピュータは，
前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置の前記コンピュータとの接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置，前記ＩＯユニット，前記監視制御ユニットは，それぞれ，双方向通信機能を有するデバイスを備え，
前記ＩＯ拡張装置内，前記ＩＯユニット内，前記監視制御ユニット内の前記双方向通信機能を有するデバイス間の双方向通信が可能なように構成された，ループ状の通信経路を有する
ことを特徴とするコンピュータシステム。
【０２１７】
（付記２）  コンピュータと，
前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムであって，
前記コンピュータは，
前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置は，
前記ＩＯユニットとの第１の接続インタフェースと，
前記監視制御ユニットとの第２の接続インタフェースと，
前記第１の接続インタフェースを用いて書き込まれた接続設定情報を保持し，少なくとも前記第２の接続インタフェースを用いて前記接続設定情報を読み出し可能に構成された接続設定情報保持部とを備える
ことを特徴とするコンピュータシステム。
【０２１８】
（付記３）  １または複数の外部ＩＯユニットが接続されるＩＯ拡張装置とループ状の通信経路によって接続可能に構成されたコンピュータであって，
前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置の前記コンピュータとの接続を監視制御する監視制御ユニットとを備え，
前記ＩＯユニットは，前記ＩＯ拡張装置および前記監視制御ユニットと双方向通信可能なデバイスを備え，
前記監視ユニットは，前記ＩＯ拡張装置および前記ＩＯユニットと双方向通信可能なデバイスを備える
ことを特徴とするコンピュータ。
【０２１９】
（付記４）  １または複数の外部ＩＯユニットが接続されるＩＯ拡張装置と接続可能に構成されたコンピュータであって，
前記ＩＯ拡張装置との第１の接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置との第２の接続インタフェースを持つとともに，前記ＩＯユニットとの第３の接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，
前記監視制御ユニットは，前記ＩＯ拡張装置内の記憶手段に前記第３の接続インタフェースおよび前記第１の接続インタフェースを用いて書き込まれた接続設定情報を少なくとも前記第２のインタフェースを用いて読み出す接続設定情報読み出し手段を備える
ことを特徴とするコンピュータ。
【０２２０】
（付記５）  コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置であって，
コンピュータが備えるＩＯユニットに接続し，前記外部ＩＯユニットに対する入出力信号を入出力する端子を有する第１のコネクタと，
コンピュータが備える監視制御ユニットに接続するための第２のコネクタと，
前記第１のコネクタを介して書き込まれた接続設定情報を保持し，少なくとも前記第２のコネクタを介して前記接続設定情報を読み出し可能に構成された接続設定情報保持部とを備える
ことを特徴とするＩＯ拡張装置。
【０２２１】
（付記６）  付記５に記載のＩＯ拡張装置において，
前記第１のコネクタを，コンピュータのパーティション構成に応じて着脱可能に構成された，前記外部ＩＯユニットが接続されるＩＯ拡張モジュールに対応して複数個備え，
前記接続設定情報保持部は，前記複数個の第１のコネクタのそれぞれに対応した接続設定情報を保持する
ことを特徴とするＩＯ拡張装置。
【０２２２】
（付記７）  付記５または付記６に記載のＩＯ拡張装置において，
前記第１のコネクタまたは前記第２のコネクタは，
少なくとも前記コンピュータに接続されたときに前記コンピュータに割込み信号を送出する端子を有する
ことを特徴とするＩＯ拡張装置。
【０２２３】
（付記８）  コンピュータと，前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムにおける，前記コンピュータと前記ＩＯ拡張装置との接続を認識するＩＯ拡張装置接続認識方法であって，
前記コンピュータは，
前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置は，
前記ＩＯユニットとの接続インタフェースと，
前記監視制御ユニットとの接続インタフェースとを備え，
前記監視制御ユニットが，予め監視制御ユニット内に記憶された，前記ＩＯユニットと前記ＩＯ拡張装置との接続設定情報に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置との接続設定信号を，前記監視制御ユニットと前記ＩＯユニットとの接続インタフェースおよび前記ＩＯユニットと前記ＩＯ拡張装置との接続インタフェースを通じて前記ＩＯ拡張装置に対して送信するステップと，
前記ＩＯ拡張装置が，前記監視制御ユニットから前記接続設定信号を受信して，前記ＩＯユニットと前記ＩＯ拡張装置との接続状態の情報を記録するステップと，
前記監視制御ユニットが，前記ＩＯ拡張装置により記録された接続状態情報を，少なくとも前記監視制御ユニットと前記ＩＯ拡張装置との接続インタフェースを通じて読み込んで取得し，取得した接続状態情報と前記予め記憶された接続設定情報との比較結果に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置との接続を認識するステップとを有する
ことを特徴とするＩＯ拡張装置接続認識方法。
【０２２４】
（付記９）  コンピュータと，前記コンピュータに１または複数の外部ＩＯユニットを接続するためのＩＯ拡張装置とを備えるコンピュータシステムにおける，前記コンピュータと前記ＩＯ拡張装置との接続を認識するＩＯ拡張装置接続認識方法であって，
前記コンピュータは，
前記ＩＯ拡張装置との接続インタフェースを持ち，前記ＩＯ拡張装置に接続される外部ＩＯユニットとの入出力信号を送受信するＩＯユニットと，
前記ＩＯ拡張装置との接続インタフェースを持つとともに，前記ＩＯユニットとの接続インタフェースを持ち，前記ＩＯ拡張装置の接続を監視制御する監視制御ユニットとを備え，
前記ＩＯ拡張装置は，
コンピュータのパーティション構成に応じて着脱可能に構成された，前記外部ＩＯユニットが接続される複数のＩＯ拡張モジュールと，
前記ＩＯユニットとの接続インタフェースと，
前記監視制御ユニットとの接続インタフェースとを備え，
前記監視制御ユニットが，予め監視制御ユニット内に記憶された，前記ＩＯユニットと前記ＩＯ拡張装置内の各ＩＯ拡張モジュールとの接続設定情報に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置内の各ＩＯ拡張モジュ−ルとの接続設定信号を，前記監視制御ユニットと前記ＩＯユニットとの接続インタフェースおよび前記ＩＯユニットと前記ＩＯ拡張装置との接続インタフェースを通じて前記ＩＯ拡張装置に対して送信するステップと，
前記ＩＯ拡張装置が，前記監視制御ユニットから前記接続設定信号を受信して，前記ＩＯユニットと前記ＩＯ拡張装置内の各ＩＯ拡張モジュールとの接続状態の情報を記録するステップと，
前記監視制御ユニットが，前記ＩＯ拡張装置により記録された接続状態情報を，少なくとも前記監視制御ユニットと前記ＩＯ拡張装置との接続インタフェースを通じて読み込んで取得し，取得した接続状態情報と前記予め記憶された接続設定情報との比較結果に基づいて，前記ＩＯユニットと前記ＩＯ拡張装置内の各ＩＯ拡張モジュールとの接続を認識するステップとを有する
ことを特徴とするＩＯ拡張装置接続認識方法。
【０２２５】
（付記１０）  付記８または付記９に記載のＩＯ拡張装置接続認識方法において，
前記ＩＯ拡張装置が，少なくとも前記コンピュータに接続されたときに前記コンピュータに割込み信号を送出するステップを有する
ことを特徴とするＩＯ拡張装置接続認識方法。
【図面の簡単な説明】
【０２２６】
【図１】本発明のシステム全体の構成の一例を示す図である。
【図２】ＩＯデバイス接続認識システムの構成の一例を示す図である。
【図３】ＩＯデバイス接続認識システムの構成の一例を示す図である。
【図４】ＩＯＵとＰＣＩ＿Ｂｏｘ（＃０）との接続の詳細を示す図である。
【図５】ＭＭＢ内の接続設定情報記憶部のデータ構成の一例を示す図である。
【図６】ＩＯＵのコネクタとＰＣＩ＿Ｂｏｘ（＃０）内のＰＣＩＵ（＃０）との接続判定処理を説明する図である。
【図７】ＭＭＢの電源ＯＮから通信開始までの処理フローの一例を示す図である。
【図８】ＭＭＢがＰＣＩ＿Ｂｏｘから直接接続割込みを受けたときの処理フローの一例を示す図である。
【図９】ＭＭＢがＩＯＵ経由で接続割込みを受けたときの処理フローの一例を示す図である。
【図１０】従来方式で採用されているコンピュータ本体とＰＣＩ＿Ｂｏｘ間の接続を示す図である。
【符号の説明】
【０２２７】
１，６０  コンピュータ本体
２，５，８  ＰＣＩ＿Ｂｏｘ（＃０）
３，７，９  ＰＣＩ＿Ｂｏｘ（＃Ｎ）
６  ＰＣＩ＿Ｂｏｘ
１０，６１  ＭＭＢ
１１，１００  ＣＰＵ
１２  接続割込検出部
１３，１４，１０１  コントローラ
１５，２８  ＭＰＸ
１６，２１，２７，２０３  ＩＯ  Ｐｏｒｔ
１７，２３，２４，２５，２６，１０３，１０５，２０１，２０４  コネクタ
１８  接続設定情報記憶部
２０，６２  ＩＯＵ
２２，１０２，１０４，２０２  ＩＯ  ＤＶ／ＲＶ
３０，４１，９０  ＰＣＩ＿Ｂｏｘ接続ケーブル
３１，９１  主信号線
３２  Ｃｏｎｆｉｇ信号線
３３，３４，４３，４７  接続割込み信号線
４０，４４，４６  ＳＭＢｕｓ
４２  割込み信号線
５１，５５，６０１  ＰＣＩＵ（＃０）
５２，６０２  ＰＣＩＵ（＃１）
５３，６０３  ＰＣＩＵ（＃２）
５４，５６，６０４  ＰＣＩＵ（＃３）
９２  ＰＣＩ＿Ｂｏｘ実装信号線
３０１  ＳＢ（＃０）
３０２  ＳＢ（＃１）
３０３  ＳＢ（＃Ｎ）
３０４  ＩＯＵ（＃０）
３０５  ＩＯＵ（＃１）
３０６  ＩＯＵ（＃２）
３０７  ＩＯＵ（＃３）
３０８  ＩＯＵ（＃４）
３０９  ＩＯＵ（＃５）
３１０  ＩＯＵ（＃Ｎ）
３１１  Ｃｒｏｓｓ  ｂａｒ
３１２  主信号の経路
３１３  監視，制御信号の経路
３１４  ＩＯＵと各ＰＣＩ＿Ｂｏｘ間の接続経路
３１５  ＭＭＢ１０と各ＰＣＩ＿Ｂｏｘ間の接続経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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