(57)【要約】【課題】ベース抵抗およびリーク電流を低減した高性能なヘテロバイポーラトランジスタを提供する。【解決手段】本発明のヘテロバイポーラトランジスタは、素子分離のための絶縁領域１０１に隣接して設けられるコレクタ領域１０２と、エミッタ領域１０７と、コレクタ領域１０２およびエミッタ領域１０７に挟まれる真性ベース領域１０３と、真性ベース領域１０３に隣接し、電気的に接続するように絶縁領域１０１上に設けられた外部ベース領域１０４とを備え、外部ベース領域１０４は、外部ベース領域１０４の固相成長を誘起する触媒金属およびＧｅを含み、結晶性半導体からなる。【選択図】図１
2006049345.tif 000002
【特許請求の範囲】
【請求項１】
素子分離のための絶縁領域に隣接して設けられるコレクタ領域と、
エミッタ領域と、
前記コレクタ領域および前記エミッタ領域に挟まれる真性ベース領域と、
前記真性ベース領域に隣接し、電気的に接続するように前記絶縁領域上に設けられた外部ベース領域と、
を備え、前記外部ベース領域は、前記外部ベース領域の固相成長を誘起する触媒金属およびＧｅを含み結晶性半導体からなるヘテロバイポーラトランジスタ。
【請求項２】
前記触媒金属は、Ｎｉ、Ｐｄ、Ｓｂ、Ｔｉ、ＡｌおよびＡｕから選ばれる少なくとも１種を含む請求項１に記載のヘテロバイポーラトランジスタ。
【請求項３】
前記触媒金属は、Ｎｉである請求項１に記載のヘテロバイポーラトランジスタ。
【請求項４】
前記外部ベース領域上に前記触媒金属を含む電極をさらに備える請求項２または３に記載のヘテロバイポーラトランジスタ。
【請求項５】
前記外部ベース領域は、１００ｎｍ以上の粒径を有する結晶粒の多結晶構造を備えている請求項１から４のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項６】
前記外部ベース領域は単結晶構造を備えている請求項１から４のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項７】
前記真性ベース領域は単結晶構造を備えている請求項１から６のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項８】
前記絶縁領域が設けられたＳｉ基板領域をさらに備え、前記コレクタ領域は前記Ｓｉ基板領域に設けられている請求項１から７のいずれかに記載のヘテロバイポーラトランジスタ。
【請求項９】
前記コレクタ領域、前記真性ベース領域および前記エミッタ領域は、前記Ｓｉ基板領域の表面に対しておおよそ垂直方向に積層されている請求項８に記載のヘテロバイポーラトランジスタ。
【請求項１０】
Ｓｉ基板と、
前記Ｓｉ基板にそれぞれＳｉ基板領域が形成された複数の請求項８に規定されるヘテロバイポーラトランジスタと、
を備える半導体集積回路。
【請求項１１】
前記Ｓｉ基板に設けられた複数のＣＭＯＳトランジスタをさらに備える請求項１０に記載の半導体集積回路。
【請求項１２】
エミッタ領域、コレクタ領域、外部ベース領域および真性ベース領域を備えたヘテロバイポーラトランジスタの製造方法であって、
素子分離のための絶縁領域および絶縁領域に隣接したコレクタ領域が設けられたＳｉ基板を用意するステップと、
前記コレクタ領域および前記絶縁領域上にＧｅを含む単結晶半導体層からなる真性ベース領域およびＧｅを含む非晶質半導体層をそれぞれ形成するステップと、
前記非晶質半導体層上に前記非晶質半導体層の固相成長を誘起する触媒金属を含む物質を形成するステップと、
前記非晶質半導体層を熱処理することにより、前記非晶質半導体層を結晶化し、多結晶半導体からなる外部ベース領域を形成するステップと、
を包含するヘテロバイポーラトランジスタの製造方法。
【請求項１３】
前記触媒金属は、Ｎｉ、Ｐｄ、Ｓｂ、Ｔｉ、ＡｌおよびＡｕから選ばれる少なくとも１種を含む請求項１１に記載のヘテロバイポーラトランジスタの製造方法。
【請求項１４】
前記触媒金属は、Ｎｉである請求項１１に記載のヘテロバイポーラトランジスタの製造方法。
【請求項１５】
前記外部ベース領域を形成するステップは、１００ｎｍ以上の粒径を有する結晶粒が成長するよう熱処理を行う請求項１１に記載のヘテロバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ベース層にエミッタ層およびコレクタ層とは異なるバンドギャップの材料を用いることによりヘテロ接合を形成したヘテロバイポーラトランジスタが高速デバイスとして注目されている。
【０００３】
特に、ＳｉＧｅ、ＳｉＧｅＣなどのＩＶ族半導体材料をベース層に用いるＳｉＧｅ系ヘテロバイポーラトランジスタはＳｉ基板上に形成が可能であり、大面積のＳｉ基板を利用して低コストでデバイスを作製したり、ＣＭＯＳ回路と集積してデバイスを構成したりすることが可能である。このため、将来のキーデバイスとしてＳｉＧｅ系ヘテロバイポーラトランジスタが有望視されており、盛んに開発がなされている。
【０００４】
以下、図１９を参照しながら、従来技術によるヘテロバイポーラトランジスタを説明する。以下の説明ではＳｉＧｅ半導体層を有するヘテロバイポーラトランジスタを例示するが、ＳｉＧｅＣ半導体層を有するヘテロバイポーラトランジスタも同様の構造を備えている。図１９に示す構造を備えたヘテロバイポーラトランジスタは、たとえば特許文献１に開示されている。
【０００５】
図１９に示すように、従来のヘテロバイポーラトランジスタは、素子分離領域３０１およびコレクタ領域３０２が形成されたシリコン基板を含む。コレクタ領域３０２上には真性ベース領域となるエピタキシャルＳｉＧｅ層３０３が設けられ、素子分離領域３０１上には外部ベース領域となるポリＳｉＧｅ層３０４が設けられている。エピタキシャルＳｉＧｅ層３０３は単結晶ＳｉＧｅ半導体からなり、ポリＳｉＧｅ層３０４は多結晶ＳｉＧｅ半導体からなる。図１９では、エピタキシャルＳｉＧｅ層３０３は単一の層として示されているが、組成の異なる複数の半導体層により構成されていることもある。
【０００６】
ポリＳｉＧｅ層３０４上にはシリサイド層３０５が形成されている。シリサイド層３０５には通常Ｃｏが用いられる。また、エピタキシャルＳｉＧｅ層３０３の上には、エミッタ層３０７およびエミッタ−ベース間を絶縁するためのサイドウォール層３０８が形成されている。
【特許文献１】特開平１１−３５４５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１９に示すヘテロバイポーラトランジスタでは、通常、非選択的成長方法を用いてポリＳｉＧｅ層３０４およびエピタキシャルＳｉＧｅ層３０３が同時に形成される。従来技術により形成されるポリＳｉＧｅ層は、結晶粒径が１０ｎｍ程度以下の結晶粒が集合した多結晶ＳｉＧｅにより構成され、ポリＳｉＧｅ層３０４には多数の結晶粒界３０６が存在する。結晶粒界３０６では、結晶の原子配置が不連続となるため、このようなポリＳｉＧｅ層を有するヘテロバイポーラトランジスタでは、
（１）結晶粒界３０６によって電子あるいは正孔の散乱が増大し、ベース抵抗が増大する。
（２）結晶粒界３０６が電子あるいは正孔の再結合中心となるため、リーク電流が増大する。
という課題が生じる。また、結晶粒界３０６は不規則に形成されるため、ヘテロバイポーラトランジスタ特性のばらつきの原因となる。このため、量産時には特性のばらつきによる歩留まりの低下という課題が生じる可能性がある。
【０００８】
本発明は、上記課題を鑑み、ベース抵抗およびリーク電流を低減した高性能なヘテロバイポーラトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のヘテロバイポーラトランジスタは、素子分離のための絶縁領域に隣接して設けられるコレクタ領域と、エミッタ領域と、前記コレクタ領域および前記エミッタ領域に挟まれる真性ベース領域と、前記真性ベース領域に隣接し、電気的に接続するように前記絶縁領域上に設けられた外部ベース領域とを備え、前記外部ベース領域は、前記外部ベース領域の固相成長を誘起する触媒金属およびＧｅを含み結晶性半導体からなる。
【００１０】
ある好ましい実施形態において、前記触媒金属は、Ｎｉ、Ｐｄ、Ｓｂ、Ｔｉ、ＡｌおよびＡｕから選ばれる少なくとも１種を含む。
【００１１】
ある好ましい実施形態において、前記触媒金属は、Ｎｉである。
【００１２】
ある好ましい実施形態において、ヘテロバイポーラトランジスタは、前記外部ベース領域上に前記触媒金属を含む電極をさらに備える。
【００１３】
ある好ましい実施形態において、前記外部ベース領域は、１００ｎｍ以上の粒径を有する結晶粒の多結晶構造を備えている。
【００１４】
ある好ましい実施形態において、前記外部ベース領域は単結晶構造を備えている。
【００１５】
ある好ましい実施形態において、前記真性ベース領域は単結晶構造を備えている。
【００１６】
ある好ましい実施形態において、ヘテロバイポーラトランジスタは、前記絶縁領域が設けられたＳｉ基板領域をさらに備え、前記コレクタ領域は前記Ｓｉ基板領域に設けられている。
【００１７】
ある好ましい実施形態において、前記コレクタ領域、前記真性ベース領域および前記エミッタ領域は、前記Ｓｉ基板領域の表面に対しておおよそ垂直方向に積層されている。
【００１８】
本発明の半導体集積回路は、Ｓｉ基板と、前記Ｓｉ基板にそれぞれＳｉ基板領域が形成された複数の上記ヘテロバイポーラトランジスタとを備える。
【００１９】
ある好ましい実施形態において、半導体集積回路は、前記Ｓｉ基板に設けられた複数のＣＭＯＳトランジスタをさらに備える。
【００２０】
本発明のヘテロバイポーラトランジスタの製造方法は、エミッタ領域、コレクタ領域、外部ベース領域および真性ベース領域を備えたヘテロバイポーラトランジスタの製造方法であって、素子分離のための絶縁領域および絶縁領域に隣接したコレクタ領域が設けられたＳｉ基板を用意するステップと、前記コレクタ領域および前記絶縁領域上にＧｅを含む単結晶半導体層からなる真性ベース領域およびＧｅを含む非晶質半導体層をそれぞれ形成するステップと、前記非晶質半導体層上に前記非晶質半導体層の固相成長を誘起する触媒金属を含む物質を形成するステップと、前記非晶質半導体層を熱処理することにより、前記非晶質半導体層を結晶化し、多結晶半導体からなる外部ベース領域を形成するステップとを包含する。
【００２１】
ある好ましい実施形態において、前記触媒金属は、Ｎｉ、Ｐｄ、Ｓｂ、Ｔｉ、ＡｌおよびＡｕから選ばれる少なくとも１種を含む。
【００２２】
ある好ましい実施形態において、前記触媒金属は、Ｎｉである。
【００２３】
ある好ましい実施形態において、前記外部ベース領域を形成するステップは、１００ｎｍ以上の粒径を有する結晶粒が成長するよう熱処理を行う。
【発明の効果】
【００２４】
本発明によれば、外部ベース領域は固相成長を誘起する触媒金属およびＧｅを含む結晶性半導体からなる。この結晶性半導体は固相成長を誘起する触媒金属によって大きな結晶粒径を備えている。このため、外部ベース領域の結晶粒界が少なく、外部ベース領域における電子あるいは正孔の散乱が抑制され、ベース抵抗が小さくなる。また、電子あるいは正孔の再結合中心となる結晶粒界が少ないため、ベースのリーク電流を低減させることができる。したがって、高周波特性に優れたヘテロバイポーラトランジスタが実現する。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら本発明のヘテロバイポーラトランジスタの実施形態を説明する。本実施形態では、Ｓｉ−ＳｉＧｅヘテロ接合を用いたヘテロバイポーラトランジスタを説明するが、Ｓｉ−ＳｉＧｅＣヘテロ接合を用いたヘテロバイポーラトランジスタにも本発明を適用することができる。
【００２６】
図１は、本発明によるヘテロバイポーラトランジスタ１２０の模式的な断面構造を示しており、図２は、ヘテロバイポーラトランジスタ１２０の模式的な平面図を示している。
ヘテロバイポーラトランジスタ１２０は、コレクタ領域１０２と、エミッタ領域１０７と、真性ベース領域１０３と、外部ベース領域１０４とを備えている。コレクタ領域１０２、エミッタ領域１０７、および外部ベース領域１０４には、それぞれの領域と電気的に接続され、ヘテロバイポーラトランジスタ１２０の外部との電気的接続をするためのコレクタ電極１２２、エミッタ電極１２１およびベース電極１０５が設けられている。
【００２７】
コレクタ領域１０２は、素子分離領域１０１に隣接するようにＳｉ基板の一部であるＳｉ基板領域１００内に設けられている。図２に示すように素子分離領域１０１は、好ましくは、ヘテロバイポーラトランジスタ１２０の周りを囲むように設けられている。コレクタ領域１０２はＮ型の導電性を有するシリコンからなる。コレクタ領域１０２は、均一な１つの領域であってもよいし、不純物濃度の異なる複数のシリコン半導体層を含んでいてもよい。たとえば、図に示すようにコレクタ領域１０２は真性ベース領域１０３と接する界面にエピタキシャル成長により形成したＮ型の単結晶シリコンからなるコレクタ層１０２ｂとコレクタ層１０２ｂに接続されたサブコレクタ層１０２ａとを含んでいてもよい。サブコレクタ層１０２ａはコレクタ層１０２ｂと、コレクタ層１０２ｂへ流れる電流を外部へ引き出すためのコレクタ電極１２２とを電気的に接続する。コレクタ層１０２ｂはコレクタ電極１２２とサブコレクタ層１０２ａとの間にも設けてもよい。また、さらにコレクタ電極１２２とコレクタ層１０２ｂとの間にＮ+型のシリコン単結晶からなるコンタクト層１０２ｃを設け、コレクタ電極１２２とコレクタ領域１０２との接触抵抗を低減させてもよい。
【００２８】
Ｓｉ基板領域１００は、Ｓｉ基板の表面近傍に位置している。Ｓｉ基板領域１００がシリコン半導体層中に形成されている限り、Ｓｉ基板はＳｉウエハ上にＳｉ単結晶などをエピタキシャル成長させた層を有したものであってもよい。また、ＳＯＩ技術により、絶縁層上にシリコン半導体層が形成されたＳＯＩウエハであってもよい。素子分離領域１０１はシャロートレンチやディープトレンチ技術により形成された絶縁層であることが好ましい。Ｓｉ基板領域１００の表面に対して、およそ垂直な方向にコレクタ領域１０２、真性ベース領域１０３およびエミッタ領域１０７は積層されている。
【００２９】
真性ベース領域１０３と外部ベース領域１０４とは互いに隣接し、電気的に接続されてＳｉ基板領域１００上に設けられている。真性ベース領域１０３はコレクタ領域１０２上に位置し、外部ベース領域１０４は素子分離領域１０１上に位置している。真性ベース領域１０３内において、あるいは真性ベース領域１０３とコレクタ領域１０２およびエミッタ領域１０７との界面においてヘテロ接合を形成するよう、真性ベース領域１０３は、コレクタ領域１０２およびエミッタ領域１０７を構成する半導体と組成の異なる半導体層を含んでいる。具体的には真性ベース領域１０３は、Ｇｅを含む半導体層を備えていることが好ましく、ＳｉＧｅを含む単結晶半導体層を備えていることがより好ましい。真性ベース領域１０３は、ＳｉＧｅを含む単結晶半導体層のみを含んでいてもよく、ＳｉＧｅを含む単結晶半導体層およびその他の半導体層を含んでいてもよい。たとえば、図３に示すように真性ベース領域１０３は４つの半導体層を含んでいてもよい。より具体的には、シリコンバッファ層１１０と、ノンドープＳｉＧｅ層１１１と、Ｐ型ＳｉＧｅ傾斜ベース層１１２とＳｉキャップ層１１３とを含んでいる。図４は、これらの半導体層におけるＧｅの濃度分布を示している。図４に示すように、ノンドープＳｉＧｅ層１１１は、たとえば約２５％のＧｅを含んでいる。また、Ｐ型ＳｉＧｅ傾斜ベース層１１２は、ノンドープＳｉＧｅ層１１１と接する主面側からＳｉキャップ層１１３側へ向かうにつれてＧｅ濃度が２５％から０％へその位置に応じてＧｅ濃度が減少している。このため、Ｓｉキャップ層１１３とＧｅを含むノンドープＳｉＧｅ層１１１およびＰ型ＳｉＧｅ傾斜ベース層１１２との間、およびシリコンバッファ層１１０とＧｅを含むノンドープＳｉＧｅ層１１１およびＰ型ＳｉＧｅ傾斜ベース層１１２との間でヘテロ接合が形成されている。これら４つの半導体層はエピタキシャル成長により形成された単結晶半導体層である。
【００３０】
外部ベース領域１０４は、外部ベース領域１０４の固相成長を誘起する触媒金属およびＧｅを含む多結晶あるいは単結晶の結晶性半導体からなり、真性ベース領域１０３とベース電極１０５とを電気的に接続している。好ましくは、外部ベース領域１０４は、非晶質ＳｉＧｅ領域を素子分離領域１０１上に形成した後、触媒金属を用いて非晶質ＳｉＧｅ領域を固相成長させることによって形成する。多結晶ＳｉＧｅの結晶粒径は大きい方が好ましく、１００ｎｍ以上であることが好ましい。固相成長の条件を適切に設定することにより、単結晶ＳｉＧｅに成長させることも可能である。触媒金属はＮｉ、Ｐｄ、Ｓｂ、Ｔｉ、Ａｌ、Ａｕから選ばれる少なくとも１つの元素を含むことが好ましく、特に、Ｎｉを用いることにより大きな粒径の多結晶ＳｉＧｅを容易に得ることができる。これらの触媒金属は、非晶質ＳｉＧｅ領域を形成する際、非晶質ＳｉＧｅ領域に添加してもよいし、触媒金属を含むベース電極１０５を形成し、固相成長の際、触媒金属をベース電極１０５から非晶質ＳｉＧｅ領域へ拡散させてもよい。
【００３１】
外部ベース領域１０４は真性ベース領域１０３と同様、複数の半導体層を含んでいてもよい。たとえば図３に示すように、真性ベース領域１０３のシリコンバッファ層１１０と、ノンドープＳｉＧｅ層１１１と、Ｐ型ＳｉＧｅ傾斜ベース層１１２とＳｉキャップ層１１３とをコレクタ領域１０２上に形成する際、外部ベース領域１０４を形成するための非晶質ＳｉＧｅ領域として、非晶質シリコン層１１４と、非晶質ＳｉＧｅ層１１５と、非晶質Ｐ型ＳｉＧｅ傾斜層１１６と非晶質Ｓｉ層１１７をそれぞれ同時に形成する。そして、熱処理により、これらの非晶質層に対して、ベース電極１０５から触媒金属を拡散させ、触媒金属による触媒作用により、これらの非晶質層を固相成長させ、多結晶層に変換してもよい。ベース電極１０５から触媒金属を拡散させる場合には、触媒金属としてＮｉを選び、コレクタ電極１２２、エミッタ電極１２１およびベース電極１０５をＮｉあるいはＮｉＳｉを用いて形成することが好ましい。本願発明者の検討結果によれば、ＮｉはＧｅと反応しても抵抗の高い化合物を形成しないため、バイポーラトランジスタの電極およびＧｅを含む外部ベース領域の触媒金属として適していることが分かった。
【００３２】
エミッタ領域１０７は、エミッタ電極１２１から流れる電流をベース領域１０３へ注入する。このために、エミッタ電極１０７は導電性を有しており、好ましくはＮ型の多結晶Ｓｉや単結晶Ｓｉによって構成される。エミッタ領域１０７の側面にはサイドウォール１０８が設けられていることが好ましい。サイドウォール１０８は、エミッタ電極１２１およびベース電極１０５を同時に形成する際、これらの電極が短絡するのを防止する。
【００３３】
ヘテロバイポーラトランジスタ１２０は用途に応じた任意の大きさに形成することが可能である。たとえば、半導体集積回路を構成する場合には、図１および図２において示す座標系を用いて、エミッタ電極１２１、ベース電極１０５およびコレクタ電極１２２のＹ方向の幅を７００ｎｍ、５００ｎｍおよび５００ｎｍとし、エミッタ電極１２１、ベース電極１０５およびコレクタ電極１２２のＸ方向の幅を１０００ｎｍ、１２００ｎｍおよび１２００ｎｍとすることができる。
【００３４】
本実施形態のヘテロバイポーラトランジスタ１２０によれば、外部ベース領域１０４は、粒径の大きい多結晶ＳｉＧｅ半導体からなる。このため、外部ベース領域１０４内の結晶粒界が少なく、電子あるいは正孔の散乱を抑制し、ベース抵抗を低減させることができる。また、電子あるいは正孔の再結合中心となる結晶粒界が少ないため、リーク電流も低減させることができる。したがって、高周波特性に優れたヘテロバイポーラトランジスタが実現する。また、非晶質ＳｉＧｅ領域から固相成長により外部ベース領域を形成するための触媒金属としてＮｉを用い、Ｎｉを含むベース電極からＮｉを非晶質ＳｉＧｅ領域へ拡散させる場合、外部ベース領域中のＧｅとベース電極のＮｉとが高抵抗物質を形成しないため、ベース電極のコンタクト抵抗を小さくすることができる。つまり、従来のＣｏをベース電極に用いたヘテロバイポーラトランジスタに比べてコンタクト抵抗を小さくすることができ、より、高周波特性を向上させることができる。
【００３５】
外部ベース領域１０４を構成する多結晶半導体の結晶粒径が大きいため、素子特性のばらつきも小さく、生産性が向上する。
【００３６】
次に本実施形態のヘテロバイポーラトランジスタを含む半導体装置を作製する製造方法の一例を説明する。本実施形態のヘテロバイポーラトランジスタを含む半導体装置は、公知の半導体製造プロセスを用いて製造することができる。まず図５に示すように、Ｐ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いてＮ型のサブコレクタを形成する領域を開口したレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして基板１に砒素のイオンを注入し、ヘテロバイポーラトランジスタが形成される領域に深さ約１μｍのＮ型のサブコレクタ層２を形成する。その後基板１の上部にＮ型不純物をドープしながらＳｉ単結晶からなるコレクタ層３をエピタキシャル成長させる。
【００３７】
図６に示すように素子分離として、シリコン酸化膜が埋め込まれたシャロートレンチ４と、アンドープポリシリコン膜６およびこれを取り囲むシリコン酸化膜７により構成されるディープトレンチ５とを基板１中にサブコレクタ層２を囲むように形成する。シャロートレンチ４およびディープトレンチ５の深さは、それぞれ約０．３μｍおよび約２μｍである。また、コレクタ電極を形成する領域４ａとコレクタ領域となる領域４ｂとを分離するシャロートレンチ４’も形成する。
【００３８】
図７に示すように、コレクタ電極を形成する領域４ａを開口するレジストパターンを形成し、これをマスクとしてリンイオンを基板１へ注入し、Ｎ+コンタクト層８を形成する。
【００３９】
次に、図８に示すように約５０ｎｍの酸化膜９を減圧ＣＶＤ法で堆積し、続いて約１００ｎｍのポリシリコン膜１０を減圧ＣＶＤ法で堆積する。図９に示すようにフォトリソグラフィーを用いてコレクタ領域４ｂおよびその周囲のシャロートレンチ４の一部上を開口するレジストパターンを形成し、このレジストパターンをマスクとして用い、ポリシリコン膜１０をエッチングする。その後、コレクタ領域におけるＮ型不純物濃度が所定のプロファイルとなるよう、リンイオンをコレクタ層３に注入する。これにより、所望のＮ型不純物濃度プロフィアルが形成されたコンタクト層３およびサブコレクタ層２を含むコレクタ領域が形成される。
【００４０】
ポリシリコン膜１０をエッチングした領域において露出している酸化膜９をフッ酸により除去する。これにより、コレクタ領域が露出する。また、シャロートレンチ４、４’の一部が露出している領域には外部ベース領域が形成される。
【００４１】
図１０に示すように化学的気相成長法により約１００ｎｍの真性ベース領域となるエピタキシャルＳｉＧｅ層１１および後に外部ベース領域となる非晶質ＳｉＧｅ層１２を同時に堆積する。単結晶のコレクタ領域の表面が露出しているため、コレクタ領域１０２上に形成される半導体は、コレクタ領域と格子整合した単結晶半導体となり、エピタキシャルＳｉＧｅ層１１が成長する。一方、シャロートレンチ４は非晶質であり、また、Ｓｉと酸化シリコンとは格子整合しないので、非晶質ＳｉＧｅ層１２が成長する。この時、真性ベース領域となるエピタキシャルＳｉＧｅ層１１および外部ベース領域となる非晶質ＳｉＧｅ層１２には成長中にボロンが導入されてＰ型になっている。エピタキシャルＳｉＧｅ層１１および非晶質ＳｉＧｅ層１２は同時に形成されるが、結晶構造は互いに異なる。このため、これらの層の堆積速度はかならずしも同じであるとは限らず、また、エピタキシャルＳｉＧｅ層１１および非晶質ＳｉＧｅ層１２の厚さは異なっていてもよい。
【００４２】
なお、図１０では、簡単化のために真性ベース領域となるエピタキシャルＳｉＧｅ層１１および外部ベース領域となる非晶質ＳｉＧｅ層１２をそれぞれ一層として表示しているが、実際は、図３および図４に示したように、真性ベース領域となるエピタキシャルＳｉＧｅ層１１はＳｉバッファ層１１０、ノンドープＳｉＧｅスペーサ層１１１、Ｐ型ＳｉＧｅ傾斜ベース層１１２およびＳｉキャップ層１１３から構成される。また、後に外部ベース領域となる非晶質ＳｉＧｅ層１２は非晶質Ｓｉバッファ層１１４、非晶質ノンドープＳｉＧｅスペーサ層１１５、非晶質Ｐ型ＳｉＧｅ傾斜ベース層１１６および非晶質Ｓｉキャップ層１１７から構成されている。
【００４３】
成長時に非晶質ＳｉＧｅ層１２を結晶化させないためには、成長温度が低い方が望ましい。詳細な実験の結果、Ｓｉ2Ｈ6、ＧｅＨ4、Ｂ2Ｈ6を原料ガスとし用いた化学的気相成長法では、成長温度を５００℃以下にすることにより、非晶質のＳｉＧｅ半導体を堆積することができることを見出した。本実施形態では、４９０℃の成長温度で非晶質ＳｉＧｅ層１２を形成した。
【００４４】
次に、図１１に示すように、減圧ＣＶＤ法により、約３０ｎｍの厚さを有する酸化膜１３および約５０ｎｍの厚さを有するポリシリコン１４を連続して基板１上に堆積した後、フォトリソグラフィーを用いてエミッタ領域となる領域４ｄを開口したレジストパターンを形成し、このレジストパターンをマスクとしてポリシリコン膜１４をドライエッチングする。さらに、ドライエッチングにより、ポリシリコン膜１４中に形成された開口部内の酸化膜１３をウエットエッチングに除去した後、図１２に示すように、約３００ｎｍの厚さ、および、１〜５×１０20ｃｍ-3程度の不純物濃度を有するＮ+ポリシリコン１５を減圧ＣＶＤ法により堆積する。続いて、フォトリソグラフィーによりエミッタ領域を開口したレジストパターンをマスクとして、ポリシリコン膜１５および１４を異方性エッチングする。これにより、図１３に示すように、エミッタ領域１６が形成される。続いて、酸化膜１３をウエットエッチングにより除去する。また、外部ベース領域の抵抗を低減するため非晶質ＳｉＧｅ層１２に対して基板１と垂直な方向から（注入角度０°）Ｂイオンを追加注入する。
【００４５】
次に、図１４に示すように、酸化膜９およびポリシリコン膜１０を除去後、所定の領域を開口したレジストパターンをマスクとして外部ベース領域となる非晶質ＳｉＧｅ層１２をエッチングし、非晶質ＳｉＧｅ領域１７を形成する。図１５に示すように、厚さが約３０〜１００ｎｍ程度の酸化膜を減圧ＣＶＤ法により堆積した後、酸化膜を異方性エッチングすることにより、エミッタ領域１６の側壁にサイドウォール１８を形成する。この時、エミッタ領域１６の表面、非晶質ＳｉＧｅ層１７の表面、Ｎ+コンタクト層８の表面は露出している。
【００４６】
次に非晶質ＳｉＧｅ層の固相成長を行う。まず、図１６に示すように、スパッタリング法によりＮｉ膜を基板１の表面全体に形成し、フォトリソグラフィーによるパターニングによって、コレクタ電極１９ｃ、エミッタ電極１９ｅおよびベース電極１９ｂをＮ+コンタクト層８、エミッタ領域１６および非晶質ＳｉＧｅ領域１７の上に形成する。そして、基板１全体を窒素雰囲気中、６００℃の温度で２時間の熱処理を行う。この熱処理により、ベース電極１９ｂから非晶質ＳｉＧｅ領域１７へまずＮｉが拡散する。非晶質ＳｉＧｅ領域１７へ拡散したＮｉは、非晶質ＳｉＧｅ領域１７内で、ＳｉＧｅの結晶化に対する触媒として機能し、ＳｉＧｅの結晶が成長する。透過電子線顕微鏡を用いて結晶粒径を測定したところ平均粒径は５００ｎｍ程度であり、最も小さいもので１００ｎｍ程度であった。この値は、Ｃｏをベース電極として用いた従来の外部ベース領域に比べ１０倍以上大きい。本実施形態では、Ｎｉを用いてベース電極を構成しているが、Ｐｄ、Ｓｂ、Ｔｉ、Ａｌ、Ａｕなど固相成長を誘起する触媒金属材料を用いてもよい。このように熱処理を行うことにより、１００ｎｍ以上の結晶粒径を有する多結晶ＳｉＧｅからなる外部ベース領域１７が得られる。
【００４７】
なお、図１６では、コレクタ電極１９ｃに近接した非晶質ＳｉＧｅ領域１２上にはベース電極を形成していないが、非晶質ＳｉＧｅ領域１２上にもベース電極を形成し、非晶質ＳｉＧｅ領域１２を同様に１００ｎｍ以上の結晶粒径を有する多結晶ＳｉＧｅに変換してもよい。ベース電極を形成しない場合には、Ｎｉによる触媒作用は得られないが、非晶質ＳｉＧｅ領域１７に対する熱処理によって、非晶質ＳｉＧｅ領域１２は従来と同程度の結晶粒径をもつ多結晶ＳｉＧｅからなる多結晶ＳｉＧｅ領域となる。
【００４８】
これまでの工程により、ヘテロトランジスタ３０が完成する。これ以降は標準的な多層配線工程プロセスをヘテロトランジスタ３０に適用し、他のヘテロトランジスタやＣＭＯＳトランジスタとの接続を行う配線、あるいは、外部との電気的接続を行う配線で作成していく。図１７に示すように、ヘテロトランジスタ３０を覆うように層間絶縁膜２０を堆積した後に、層間絶縁膜２０を貫通してヘテロトランジスタ３０のエミッタ電極１９ｅ、ベース電極１９ｂ、コレクタ電極１９ｃに到達する接続孔を形成する。そして、各接続孔内にＷ膜を埋め込んでＷプラグ２１を形成した後に、アルミニウム合金膜をスパッタリングにより形成し、所定の領域を開口するレジストパターンをマスクとして、アルミニウム合金膜をパターニングする。これにより、各Ｗプラグ２１に接続され、層間絶縁膜２０の上に延びる金属配線２２を形成しヘテロトランジスタ３０を含む半導体装置が形成される。
【００４９】
本発明のヘテロトランジスタは高周波特性に優れるため、高周波用半導体素子や半導体集積回路に適している。たとえば、無線通信用半導体集積回路に適している。図１８は、本発明のヘテロトランジスタを適用したＢｉＣＭＯＳ半導体集積回路２０１の概念的な構成を示している。ＢｉＣＭＯＳ半導体集積回路２０１は、デジタル信号処理部２０２とアナログ信号処理部２０３とを含み、１つのチップにより構成される。デジタル信号処理部２０２は複数の相補型ＭＯＳトランジスタにより構成されるＣＭＯＳ集積回路２０２ａおよび２０２ｂを含む。また、アナログ信号処理部２０３は、複数の本発明のヘテロトランジスタにより構成されるアナログ回路部２０３ａおよびＣＭＯＳ集積回路２０３ｂを含む。ＣＭＯＳ集積回路２０２ａ、ＣＭＯＳ集積回路２０２ｂおよびＣＭＯＳ集積回路２０３ｂはＳｉ基板やＳＯＩ基板に形成されるＳｉ半導体層を用いた相補型ＭＯＳトランジスタにより構成されていてもよいし、Ｓｉ/ＳｉＧｅ半導体層を用いたヘテロ接合相補型ＭＯＳトランジスタにより構成されていてもよい。
【００５０】
ＢｉＣＭＯＳ半導体集積回路２０１を作製する場合は、素子分離領域やシリサイド電極など、共通のプロセスにより形成できる絶縁領域、半導体領域、メタライゼションなどは、アナログ回路部２０３ａとＣＭＯＳ集積回路２０２ａ、ＣＭＯＳ集積回路２０２ｂおよびＣＭＯＳ集積回路２０３ｂとにおいて同時形成することが好ましい。これにより、ＢｉＣＭＯＳ半導体集積回路２０１を作製するのに必要な製造工程の数を低減することができる。
【００５１】
ＢｉＣＭＯＳ半導体集積回路２０１は、たとえば、携帯電話用の通信回路に用いられ、アナログ信号処理部２０３が低雑音アンプなどを構成している。ＢｉＣＭＯＳ半導体集積回路２０１では、アナログ回路部２０３ａが本発明のヘテロトランジスタにより構成されている。このため、遮断周波数が高く、低雑音性に優れたＢｉＣＭＯＳ半導体集積回路が実現する。
【産業上の利用可能性】
【００５２】
本発明のバイポーラトランジスタによれば、ベース抵抗およびリーク電流の低減をおこなうことができ、高性能なヘテロバイポーラトランジスタが実現する。このヘテロバイポーラトランジスタは、良好な高周波特性が要求される据え置き型、卓上型あるいは携帯型通信装置や情報処理端末に好適に用いられる。
【図面の簡単な説明】
【００５３】
【図１】本発明のヘテロバイポーラトランジスタの構造を示す断面図である。
【図２】本発明のヘテロバイポーラトランジスタの構造を示す平面図である。
【図３】図１に示すヘテロバイポーラトランジスタの真性ベース領域および外部ベース領域の詳細な構造を示す断面図である。
【図４】真性ベース領域のＧｅ濃度プロファイルを示すグラフである。
【図５】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図６】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図７】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図８】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図９】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１０】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１１】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１２】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１３】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１４】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１５】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１６】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１７】本発明のヘテロバイポーラトランジスタを製造する途中における基板の構造を示す断面図である。
【図１８】本発明のＢｉＣＭＯＳ集積回路を模式的に示す図である。
【図１９】従来のヘテロバイポーラトランジスタの構造を示す断面図である。
【符号の説明】
【００５４】
１    Ｓｉ基板
２    サブコレクタ層
３    コンタクト層
４    シャロートレンチ
５    ディープトレンチ
１１、１０３    真性ベース領域
１６、１０７    エミッタ領域
１７、１０４    外部ベース領域
１８、１０８    サイドウォール
１９ｂ、１０５    ベース電極
１９ｃ、１２１    コレクタ電極
１９ｅ、１２１    エミッタ電極
１０１    素子分離領域
１０６    結晶粒界
【図１】
2006049345.tif 000003
【図２】
2006049345.tif 000004
【図３】
2006049345.tif 000005
【図４】
2006049345.tif 000006
【図５】
2006049345.tif 000007
【図６】
2006049345.tif 000008
【図７】
2006049345.tif 000009
【図８】
2006049345.tif 000010
【図９】
2006049345.tif 000011
【図１０】
2006049345.tif 000012
【図１１】
2006049345.tif 000013
【図１２】
2006049345.tif 000014
【図１３】
2006049345.tif 000015
【図１４】
2006049345.tif 000016
【図１５】
2006049345.tif 000017
【図１６】
2006049345.tif 000018
【図１７】
2006049345.tif 000019
【図１８】
2006049345.tif 000020
【図１９】
2006049345.tif 000021