(57)【要約】【課題】  並列に接続された複数のＩＰＭを備えた電力用半導体装置において、一方のＩＰＭの保護回路が動作してその動作を遮断したときに、他方のＩＰＭの動作を遮断する。【解決手段】  ＩＧＢＴＴＲ１，ＴＲ２を駆動制御するためのＩＰＭ３−１，３−２が並列に接続されてなる電力用半導体装置において、エラー信号通信回路１６−１は、ＩＰＭ３−１において発生される保護アラーム信号ＦＯ等に基づいて、通信エラー信号をＩＰＭ３−２のエラー信号通信回路１６−２に送信する。エラー信号通信回路１６−２は、エラー信号通信回路１６−１から送信された通信エラー信号を受信し、受信された通信エラー信号に基づいて当該ＩＰＭ３−２の駆動制御動作を停止させるように制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電力半導体素子を駆動制御するための複数の電力制御用半導体モジュールが並列に接続されてなる電力用半導体装置において、
一方の電力制御用半導体モジュールにおいて発生される所定の起動信号に基づいて、所定の通信信号を他方の電力制御用半導体モジュールに送信する送信手段と、
他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を制御する受信手段とを備えたことを特徴とする電力用半導体装置。
【請求項２】
上記起動信号は、上記電力半導体素子を保護するための保護アラーム信号であり、
上記送信手段は、一方の電力制御用半導体モジュールにおいて発生される保護アラーム信号に基づいて、上記通信信号を他方の電力制御用半導体モジュールに送信し、
上記受信手段は、他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を停止させることを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
上記送信手段は、電流源により発生される電流をオン・オフすることにより、上記通信信号を発生して送信し、
上記受信手段は、上記電流のオン・オフを検出することにより上記通信信号を受信することを特徴とする請求項１又は２記載の電力用半導体装置。
【請求項４】
上記送信手段は、電流源により発生される電流を増減することにより、上記通信信号を発生して送信し、
上記受信手段は、上記電流の増減を検出することにより上記通信信号を受信することを特徴とする請求項１又は２記載の電力用半導体装置。
【請求項５】
上記受信手段は、上記電流を検出しないときに、上記送信手段と上記受信手段との間の回線断を検出することを特徴とする請求項３又は４記載の電力用半導体装置。
【請求項６】
一方の電力制御用半導体モジュールにおいて発生される別の保護アラーム信号に基づいて、上記別の通信信号を他方の電力制御用半導体モジュールに送信する別の送信手段と、
他方の電力制御用半導体モジュールにおいて上記送信された別の通信信号を受信し、上記受信された別の通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を停止させる別の受信手段とをさらに備えたことを特徴とする請求項２乃至５のうちのいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力半導体素子を駆動制御するための、例えばインテリジェント・パワー・モジュール（以下、ＩＰＭという。）などの複数の電力制御用半導体モジュールが並列に接続されてなる電力用半導体装置に関する。
【背景技術】
【０００２】
例えばＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力半導体素子を駆動制御するための、例えばＩＰＭなどの複数の電力制御用半導体モジュールが並列に接続されてなる電力用半導体装置に関して以下の従来技術が開示されている。
【０００３】
特許文献１においては、パワー素子にゲート駆動回路等を設けてインテリジェント化したＩＰＭの並列接続運転時に、パワー素子のスイッチング時のアンバランスによる誤った過電流検出や熱集中の防止を図るために、以下の解決手段が開示されている。すなわち、特許文献１の図１においては、例えば２つのＩＰＭ回路２Ａ，２Ｂを並列接続して運転する場合に、動作指令信号Ｌ１を遅延させる遅延回路Ｄ１Ａ，Ｄ２Ａの出力信号をＩＰＭ回路２Ｂに、遅延回路Ｄ１Ｂ，Ｄ２Ｂの出力信号をＩＰＭ回路２Ａへ伝達することにより、ＩＰＭ回路２Ａ，２Ｂの各パワー素子３Ａ，３Ｂにスイッチングのアンバランスが生じないようにしたことを特徴としている。
【０００４】
また、特許文献２においては、ＩＰＭの並列接続を行う際に、ＩＰＭを構成するスイッチング素子のスイッチング特性によるスイッチング素子の選別基準を緩和し、かつ並列接続された各ＩＰＭに均等に電流を流すために、以下の解決手段が開示されている。すなわち、特許文献２の図１においては、各スイッチング素子の主電流入力側の第１の主電極同士及び主電流出力側の第２の主電極同士を接続するとともに、上記各第２の主電極に同一の抵抗値の抵抗を接続し、当該抵抗から補助端子を介して第１の配線導体により、上記各第２の主電極を接続し、かつ上記各スイッチング素子の制御電極を所定の周波数で高いインピーダンスとなるインピーダンス素子を介して第２の配線導体により接続することを特徴としている。
【０００５】
さらに、特許文献３においては、並列接続される電力用半導体素子の電流分担の不均等を防止し、所望容量の半導体電力変換装置を小形で低コストにて実現するために、以下の解決手段が開示されている。すなわち、特許文献３の図１においては、１つのアーム内に複数個の電力用半導体素子を並列接続してなる半導体電力変換装置において、ＩＧＢＴＱ１，Ｑ２の陽極を互いに接続し、かつ、制御極を互いに接続するとともに、各ＩＧＢＴＱ１，Ｑ２の陰極をそれぞれインダクタンス成分Ｌ１，Ｌ２を介して互いに接続し、これらのインダクタンス成分Ｌ１，Ｌ２の相互接続点と前記制御極の相互接続点との間にゲート駆動回路ＧＤＵを接続し、その他、各制御極とゲート駆動回路ＧＤＵとの間に抵抗を接続したり、各制御極と陰極との間に過電圧保護回路を接続する等の手段を採ることを特徴としている。
【０００６】
またさらに、特許文献４においては、並列動作を行うスイッチ素子のターンオン特性に差がある場合でも安定したスイッチングを行わせるために以下の解決手段が開示されている。すなわち、特許文献４の図１においては、並列接続されたスイッチ素子２，３のいずれか一方のスイッチ素子が速くターンオンすると、該スイッチ素子のエミッタ主回路側の配線の浮遊インダクタンスによって生じる誘起電圧によりスイッチ素子２、３のエミッタ補助端子相互間を接続する回路に電流ΔｉＥが流れ、この回路の浮遊インダクタンスに該スイッチ素子のゲート電圧を低下させる電圧が誘起するが、変成器１２のインダクタンスにより上記電流ΔｉＥが小さくなりゲート電圧を低下させる電圧が抑制され、ターンオン途中においてターンオフする現象が防止される。
【０００７】
また、特許文献５においては、パワー素子にゲート駆動回路等を設けてインテリジェント化したＩＰＭの並列接続運転時に、パワー素子のスイッチング時のアンバランスによる誤った過電流検出や熱集中の防止を図るために、以下の解決手段が開示されている。すなわち、特許文献５の図１においては、例えば２つのＩＰＭ回路２Ａ，２Ｂを並列接続して運転する場合に、動作指令信号Ｌ１を遅延させる遅延回路Ｄ１Ａ，Ｄ２Ａの出力信号をＩＰＭ回路２Ｂに、遅延回路Ｄ１Ｂ，Ｄ２Ｂの出力信号をＩＰＭ回路２Ａへ伝達することにより、回路２Ａ，２Ｂの各パワー素子３Ａ，３Ｂにスイッチングアンバランスが生じないようにしたことを特徴としている。
【０００８】
さらに、特許文献６の図１においては、パワー素子３にゲート駆動回路等を設けてインテリジェント化したＩＰＭを並列接続して用いる場合に、パワー素子のスイッチング時のアンバランスによる誤った過電流検出や熱集中の防止を図るために、以下の解決手段が開示されている。すなわち、特許文献６の図１においては、ＩＰＭを並列接続して用いる場合に、パワー素子３のゲート間を短絡線８で短絡することにより、回路Ａ，Ｂの各パワー素子３にスイッチングアンバランスが生じないようにしたことを特徴としている。
【０００９】
またさらに、特許文献７においては、並列接続されたスイッチング素子の電流不均衡を高精度で解消するために、以下の解決手段が開示されている。すなわち、特許文献７の図１２においては、以下のステップが実行される。
（１）並列接続されたｎ（≧２）個のＩＧＢＴの主電流の検出値である電流センス電圧ＶＣＳ１〜ＶＣＳｎが、デジタル形式へ変換された後に、演算処理に供される。
（２）電流センス電圧ＶＣＳ１〜ＶＣＳｎが、定数Ｇ１〜Ｇｎ，及びオフセット電圧ＶＯＦＦＳＥＴ１〜ＶＯＦＦＳＥＴｎを用いて、コレクタ電流Ｉ１〜Ｉｎへと換算された（ステップ１０３）後に、コレクタ電流Ｉ１〜Ｉｎの平均値ＩＡＶＧからの偏差ΔＩ１〜ΔＩｎが算出される（ステップ１０４，１０５）。
（３）偏差ΔＩ１〜ΔＩｎに、係数Ｋｉｊを乗じて得られる変化量ΔＶＤ１〜ΔＶＤｎだけ、駆動制御電圧ＶＤ１〜ＶＤｎが更新される（ステップ１０６，１０７）。
（４）駆動制御電圧ＶＤ１〜ＶＤｎは、アナログ形式へ変換された後、ゲート電圧ＶＧＥとしてｎ個のＩＧＢＴへ供給される。定数Ｇ１〜Ｇｎ，オフセット電圧ＶＯＦＦＳＥＴ１〜ＶＯＦＦＳＥＴｎ，及び係数Ｋｉｊは、ｎ個のスイッチング素子の各々ごとに、個別に作成される。
【００１０】
【特許文献１】特開２００２−３６９４９７号公報。
【特許文献２】国際出願公開ＷＯ０１／０８９０９０号公報。
【特許文献３】特開平１０−０４２５４８号公報。
【特許文献４】特開平１０−０１４２１５号公報。
【特許文献５】特開２００２−３６９４９６号公報。
【特許文献６】特開平０８−２１３８９０号公報。
【特許文献７】特開２０００−０９２８２０号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の従来技術では、主として、並列に接続された各ＩＰＭ又は各スイッチング素子に流れる電流の不均衡を解消するための具体的な防止手段が開示されている。しかしながら、一般的に、各ＩＰＭ又は各スイッチング素子にはそれぞれ保護回路が接続されており、一方のＩＰＭ又はスイッチング素子の保護回路が動作して当該ＩＰＭ又はスイッチング素子の動作を遮断することができるが、他方のＩＰＭ又はスイッチング素子は動作し続ける。これにより、他方のＩＰＭ又はスイッチング素子が破壊し、又は劣化して寿命の短縮を招くという問題点があった。
【００１２】
本発明の目的は以上の問題点を解決し、並列に接続された複数のＩＰＭ又はスイッチング素子を備えた電力用半導体装置において、一方のＩＰＭ又はスイッチング素子の保護回路が動作して当該ＩＰＭ又はスイッチング素子の動作を遮断したときに、他方のＩＰＭ又はスイッチング素子の動作を遮断することができる電力用半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る電力用半導体装置は、電力半導体素子を駆動制御するための複数の電力制御用半導体モジュールが並列に接続されてなる電力用半導体装置において、
一方の電力制御用半導体モジュールにおいて発生される所定の起動信号に基づいて、所定の通信信号を他方の電力制御用半導体モジュールに送信する送信手段と、
他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を制御する受信手段とを備えたことを特徴とする。
【発明の効果】
【００１４】
従って、本発明に係る電力用半導体装置によれば、例えば、上記起動信号は、上記電力半導体素子を保護するための保護アラーム信号であり、上記送信手段は、一方の電力制御用半導体モジュールにおいて発生される保護アラーム信号に基づいて、上記通信信号を他方の電力制御用半導体モジュールに送信し、上記受信手段は、他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を停止させる。それ故、両方の電力制御用半導体モジュールの駆動制御動作を確実に停止させることができる。これにより、当該電力用半導体装置において安全な動作を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。
【００１６】
実施の形態１．
図１は本発明の実施の形態１に係る電力用半導体装置の構成を示すブロック図である。図１の電力用半導体装置においては、中央演算処理装置（以下、ＣＰＵという。）１は、駆動制御信号ＣＳをインターフェース回路２−１，２−２を介して２個のＩＰＭ３−１，３−２に伝達することにより、ＩＰＭ３−１，３−２の各ＩＧＢＴＴＲ１，ＴＲ２を駆動制御する。ここで、ＩＰＭ３−１のＩＧＢＴＴＲ１のコレクタと第１のエミッタとの間に還流ダイオードＤｉ１が接続され、ＩＧＢＴＴＲ１のコレクタは電源電圧Ｖｃｃに接続される一方、ＩＧＢＴＴＲ１の第１のエミッタは電流バランス化用インダクタＬ１を介して負荷装置４の第１の端子に接続される。また、ＩＰＭ３−２のＩＧＢＴＴＲ２のコレクタと第１のエミッタとの間に還流ダイオードＤｉ２が接続され、ＩＧＢＴＴＲ２のコレクタは電源電圧Ｖｃｃに接続される一方、ＩＧＢＴＴＲ２の第１のエミッタは電流バランス化用インダクタＬ１を介して負荷装置４の第１の端子に接続される。さらに、負荷装置４の第２の端子は接地されている。以上の接続により、各ＩＰＭ３−１，３−２の各ＩＧＢＴＴＲ１，ＴＲ２は互いに並列に接続されている。
【００１７】
なお、ＩＰＭ３−１，３−２の各ＩＧＢＴＴＲ１，ＴＲ２の第２のエミッタは、各ＩＧＢＴＴＲ１，ＴＲ２に流れる電流を検出するための電流検出用抵抗Ｒｓを介して接地され、電流検出用抵抗Ｒｓの非接地側端子はセンサ及びセンサ回路２３に接続されている。また、各ＩＰＭ３−１，３−２の電流バランス化用インダクタＬ１には、インダクタＬ１に対して電磁的に疎結合で結合するように設けられた電流検出用インダクタＬ２が設けられ、その一端はセンサ及びセンサ回路２３に接続される一方、その他端は接地されている。本実施の形態においては、各ＩＰＭ３−１，３−２の電流バランス化用インダクタＬ１，Ｌ１（例えば、数μＨ以上に十分に大きくかつ実質的に同一値のインダクタンスを有する。）をそれぞれＩＰＭ３−１，３−２に内蔵しており、かつ各電流バランス化用インダクタＬ１，Ｌ１の各一端を接続して負荷装置４に接続することにより、公知の電気回路技術を用いて、各ＩＧＢＴＴＲ１，ＴＲ２に流れる各コレクタ電流を均一化することができる。
【００１８】
図１において、インターフェース回路２−１は、ＣＰＵ１からの駆動制御信号ＣＳに対して、所定の信号変換や電気的な絶縁などのインターフェース処理を行った後、ＩＰＭ３−１のアンドゲート１２及び電源回路１１に出力する。また、インターフェース回路２−１は、ＩＰＭ３−１からのエラー信号ＥＲ、２個のエラーモード信号ＥＭ及び４個のアナログ検出信号ＡＳ（これらの信号については詳細後述する。）を受信して、これらの信号ＥＲ，ＥＭ，ＡＳに対して、所定の信号変換や電気的な絶縁などのインターフェース処理を行った後、ＣＰＵ１に出力する。インターフェース回路２−２は、ＣＰＵ１からの駆動制御信号ＣＳに対して、所定の信号変換や電気的な絶縁などのインターフェース処理を行った後、ＩＰＭ３−２のアンドゲート１２及び電源回路１１に出力する。また、インターフェース回路２−２は、ＩＰＭ３−２からのエラー信号ＥＲ、２個のエラーモード信号ＥＭ及び４個のアナログ検出信号ＡＳを受信して、これらの信号ＥＲ，ＥＭ，ＡＳに対して、所定の信号変換や電気的な絶縁などのインターフェース処理を行った後、ＣＰＵ１に出力する。
【００１９】
さらに、図１に示すように、ＩＰＭ３−１の接地端子は、インターフェース回路２−１の接地端子を介してＣＰＵ１の接地端子に接続され、また、ＩＰＭ３−２の接地端子は、インターフェース回路２−２の接地端子を介してＣＰＵ１の接地端子に接続される。すなわち、ＩＰＭ３−１，３−２の各接地端子間を直接に接続していないので、接地電位のループ回路を形成していない。これにより、ＩＰＭ３−１，３−２などの回路で雑音を検出することを防止している。
【００２０】
次いで、ＩＰＭ３−１，３−２（総称して、符号３を付す。また、インターフェース回路２−１，２−２についても総称して符号２を付す。）の構成及び動作について以下に説明するが、これら２個のＩＰＭ３−１，３−２は互いに同様に構成されるために、区別して説明する必要があるエラー信号通信回路１６−１，１６−２、ＩＧＢＴＴＲ１，ＴＲ２及び還流ダイオードＤｉ１，Ｄｉ２を除いた各構成要素の回路に対して同一の符号を付し、主として１つのＩＰＭ３の構成及び動作について説明する。図１において、各ＩＰＭ２は、図１の左側に図示のコントローラ回路１０と、図１の右側に図示の電力駆動回路２０とから構成され、各回路１０，２０の間は、電気的に絶縁するために、フォトカプラ３１，３２を介して接続されている。
【００２１】
電源回路１１はインターフェース回路２からの駆動制御信号ＣＳから電気エネルギーを抽出して、ＩＰＭ３内の各回路に電源電圧を供給する。また、インターフェース回路２からの駆動制御信号ＣＳはアンドゲート１２、フォトカプラ３１及びアンドゲート２１を介して駆動回路２２に出力する。ここで、駆動回路２２は、ハイレベルの駆動制御信号に応答してＩＧＢＴＴＲ１又はＴＲ２がオンするように駆動する。エラー信号発生回路１５からのエラー信号ＥＤはアンドゲート１２の反転入力端子に入力され、アンドゲート１２はハイレベルのエラー信号ＥＤを受信するときに、駆動制御信号ＣＳを遮断する。また、検出保護回路２４からの保護アラーム信号ＦＯ（Fault Out）はアンドゲート２１の反転入力端子に入力され、アンドゲート２１はハイレベルの保護アラーム信号ＦＯを受信するときに、駆動制御信号ＣＳを遮断する。
【００２２】
ＩＰＭ３の電力駆動回路２０において、センサ及びセンサ回路２３は、好ましくは、当該センサ及びセンサ回路２３に接続される以下のセンサ及び当該回路２３内に含まれる以下のセンサを含み、以下のように検出信号を検出保護回路１３，２４に出力し、これに応答して、検出保護回路１３，２４は以下のように所定のしきい値と比較して保護アラーム信号を発生する。
【００２３】
（１）電流検出用インダクタＬ２：電流検出用インダクタＬ２はＩＧＢＴＴＲ１又はＴＲ２のコレクタ電流の電流値を検出して、検出した電流値をセンサ及びセンサ回路２３に出力する。これに応答して、センサ及びセンサ回路２３は当該検出した電流値を示す検出信号を検出保護回路１３に出力する。検出保護回路１３は、過電流によるＩＧＢＴＴＲ１又はＴＲ２の熱破壊を防止するために、検出した電流値を所定の過電流保護（ＯＣ）トリップレベルと比較して、当該トリップレベル以上となったとき、ＯＣ用保護アラーム信号ＦＥ１を発生する。また、検出保護回路１３は、短絡電流によるＩＧＢＴＴＲ１又はＴＲ２の破壊を防止するために、検出した電流値を所定の短絡保護（ＳＣ）トリップレベル（当該トリップレベルは、上記過電流保護（ＯＣ）トリップレベルよりも大きなレベルである。）と比較して、当該トリップレベル以上となったとき、ＳＣ用保護アラーム信号ＦＥ２を発生する。
【００２４】
（２）電流検出用抵抗Ｒｓ：電流検出用抵抗ＲｓはＩＧＢＴＴＲ１又はＴＲ２の第２のエミッタに流れるエミッタ電流からコレクタ電流の電流値を検出して、検出した電流値をセンサ及びセンサ回路２３に出力する。これに応答して、センサ及びセンサ回路２３は当該検出した電流値を示す検出信号を検出保護回路２４に出力する。検出保護回路２４は、過電流によるＩＧＢＴＴＲ１又はＴＲ２の熱破壊を防止するために、検出した電流値を所定の過電流保護（ＯＣ）トリップレベルと比較して、当該トリップレベル以上となったとき、ＯＣ用保護アラーム信号ＦＥ１を発生する。また、検出保護回路２４は、短絡電流によるＩＧＢＴＴＲ１又はＴＲ２の破壊を防止するために、検出した電流値を所定の短絡保護（ＳＣ）トリップレベルと比較して、当該トリップレベル以上となったとき、ＳＣ用保護アラーム信号ＦＥ２を発生する。
【００２５】
（３）温度検出用サーミスタ：温度検出用サーミスタ（図示せず。）はＩＧＢＴチップを接着している同一絶縁パワー基板上に設けられ、ＩＧＢＴＴＲ１又はＴＲ２の温度を検出して、検出した温度値をセンサ及びセンサ回路２３に出力する。これに応答して、センサ及びセンサ回路２３は当該検出した温度値を示す検出信号を検出保護回路１３及び検出保護回路２４に出力する。各検出保護回路１３，２４は、過熱によるＩＧＢＴＴＲ１又はＴＲ２の熱破壊を防止するために、検出した温度値を所定の過熱保護（ＯＴ）トリップレベルと比較して、当該トリップレベル以上となったとき、ＯＴ用保護アラーム信号ＦＥ３を発生する。
【００２６】
（４）制御電源電圧検出センサ：制御電源電圧検出センサ（図示せず。）は、ＩＰＭ３内の内部回路でＩＰＭの制御電源電圧を検出し、検出した電圧値をセンサ及びセンサ回路２３に出力する。これに応答して、センサ及びセンサ回路２３は当該検出した電圧値を示す検出信号を検出保護回路１３及び検出保護回路２４に出力する。各検出保護回路１３，２４は、制御電源電圧の低下に対する素子破壊の保護のために、検出したＩＰＭの制御電源電圧を所定の制御電源電圧低下保護回路（ＵＶ）トリップレベルと比較して、当該トリップレベル以下となったとき、ＵＶ用保護アラーム信号ＦＥ４を発生する。
【００２７】
検出保護回路２４は、上記発生した４つの保護アラーム信号ＦＥ１乃至ＦＥ４に対して論理和演算を実行し、その演算値を示す保護アラーム信号ＦＯを発生し、当該保護アラーム信号ＦＯをアンドゲート２１の反転入力端子に出力するとともに、フォトカプラ３２を介して検出保護回路１３に出力する。検出保護回路１３は、入力される４個の検出値をそれぞれ示す４個のアナログ検出信号を発生してインターフェース回路２を介してＣＰＵ１に出力する。これにより、ＣＰＵ１は、４個のアナログ検出信号に基づいて、検出された４個の検出値を確認できる。また、検出保護回路１３は、上記発生した４つの保護アラーム信号ＦＥ１乃至ＦＥ４及び検出保護回路２４からの保護アラーム信号ＦＯをエラー信号発生回路１５に出力する。
【００２８】
図２は図１のエラー信号発生回路１５の詳細構成を示すブロック図である。図２において、エラー信号発生回路１５は、３個のオアゲートＯＲ１，ＯＲ２，ＯＲ３と、エラー信号発生器ＳＧ１とを備えて構成される。検出保護回路１３からの５個の保護アラーム信号ＦＯ，ＦＥ１乃至ＦＥ４はオアゲートＯＲ１に入力され、オアゲートＯＲ１は入力される５個の保護アラーム信号ＦＯ，ＦＥ１乃至ＦＥ４に対して論理和演算を実行し、その演算値を示すエラー信号ＥＣを発生してエラー信号通信回路１６−１又は１６−２並びにオアゲートＯＲ２及びＯＲ３に出力する。また、エラー信号通信回路１６−１又は１６−２からの通信エラー信号ＦＡ１又はＦＢ１はオアゲートＯＲ２及びＯＲ３に入力され、エラー信号通信回路１６−１又は１６−２からの通信エラー信号ＦＡ２又はＦＢ２はオアゲートＯＲ３に入力される。さらに、オアゲートＯＲ２は入力される２個の信号（エラー信号ＥＣと通信エラー信号ＦＡ１、もしくはエラー信号ＥＣと通信エラー信号ＦＡ２）に対して論理和演算を実行し、その演算値を示すエラー信号ＥＲを発生してインターフェース回路２を介してＣＰＵ１に出力する。オアゲートＯＲ３は入力される３個のエラー信号ＥＣ，ＦＡ１又はＦＢ１，ＦＡ２又はＦＢ２に対して論理和演算を実行し、その演算値を示すエラー信号ＥＤを発生してアンドゲート１２の反転入力端子に出力する。
【００２９】
また、図２において、検出保護回路１３からの４個の保護アラーム信号ＦＥ１乃至ＦＥ４はエラーモード信号発生器ＳＧ１に入力され、エラーモード信号発生器ＳＧ１は、図５に示すように、保護アラーム信号ＦＥ１乃至ＦＥ４に対して、２ビットのエラーモード信号ＥＭ（ｅｍ１，ｅｍ２）を発生してインターフェース回路２を介してＣＰＵ１に出力する。なお、図５において、「発振信号」とは所定の周波数で繰り返される、例えば、矩形パルス信号である。ＣＰＵ１では、入力される２ビットのエラーモード信号ＥＭ（ｅｍ１，ｅｍ２）に基づいて、どの保護アラーム信号が発生しているかを確認できる。
【００３０】
なお、本実施の形態においては、各エラー信号及び各保護アラーム信号は、非エラー時である通常時において、ローレベル又は０である一方、保護が必要なエラー時においては、ハイレベル又は１となる。
【００３１】
図３は図１のエラー信号通信回路１６−１，１６−２の詳細構成及び当該エラー信号通信回路１６−１，１６−２間の接続を示すブロック図である。以下、図３を参照して、エラー信号通信回路１６−１，１６−２の構成及び動作について説明する。
【００３２】
図３において、エラー信号通信回路１６−１は、電流源４１と、スイッチ４２と、負荷抵抗ＲＬと、２個の電流検出器４３，４４とを備えて構成される。また、エラー信号通信回路１６−２は、電流源５１と、スイッチ５２と、負荷抵抗ＲＬと、２個の電流検出器５３，５４とを備えて構成される。電流源４１は所定の電流値ＩＡを有する直流電流をスイッチ４２の接点ａを介して電流検出器４３に出力するとともに、端子Ｔ１と、ケーブルＣＡ１と、エラー信号通信回路１６−２の端子Ｔ４を介して、エラー信号通信回路１６−２の電流検出器５４に出力する。また、電流源５１は所定の電流値ＩＢを有する直流電流をスイッチ５２の接点ａを介して電流検出器５３に出力するとともに、端子Ｔ３と、ケーブルＣＡ２と、エラー信号通信回路１６−１の端子Ｔ２を介して、エラー信号通信回路１６−１の電流検出器４４に出力する。
【００３３】
ＩＰＭ３−１において、エラー信号発生回路１５からのエラー信号ＥＣがローレベルであるとき、スイッチ４２は接点ａ側に切り換えられる。一方、エラー信号ＥＣがハイレベルであるとき、スイッチ４２は接点ｂ側に切り換えられ、このとき、上記電流値ＩＡを有する直流電流が流れないようにスイッチ４２により遮断される。電流検出器４３は、入力される直流電流値Ｉを検出して、上記電流値ＩＡよりも若干小さい（実施の形態において、若干小さく設定しているのは、偏差マージンを設定しているためであり、以下同様である。）しきい値電流値ＩＡｔｈと比較して、上記スイッチ４２による遮断時に、上記検出した直流電流値Ｉがしきい値電流値ＩＡｔｈ以下になったとき、通信エラー信号ＦＡ１をエラー信号発生回路１５に出力する。また、電流検出器５４は、端子Ｔ４を介して入力される直流電流値Ｉを検出して、上記しきい値電流値ＩＡｔｈと比較して、上記スイッチ４２による遮断時もしくはケーブルＣＡ１の断線又は未接続時に、上記検出した直流電流値Ｉがしきい値電流値ＩＡｔｈ以下になったとき、エラー信号ＦＢ２をエラー信号発生回路１５に出力する。
【００３４】
以上のように構成された回路において、図２のエラー信号発生回路１５から明らかなように、通信エラー信号ＦＡ１に基づいてハイレベルのエラー信号ＥＲ及びＥＤが発生されてＩＰＭ３−１内のＩＧＢＴＴＲ１に対する駆動制御が停止される一方、エラー信号ＦＢ２に基づいてＩＰＭ３−２でハイレベルのエラー信号ＥＤが発生されてＩＰＭ３−２内のＩＧＢＴＴＲ２に対する駆動制御が停止される。すなわち、各ＩＰＭ３−１，３−２でエラー信号を共有でき、片方のＩＰＭ３でエラー信号に基づいてその動作を停止したときに、他方のＩＰＭ３でエラー信号に基づいてその動作を停止できる。
【００３５】
ＩＰＭ３−２において、エラー信号発生回路１５からのエラー信号ＥＣがローレベルであるとき、スイッチ５２は接点ａ側に切り換えられる。一方、エラー信号ＥＣがハイレベルであるとき、スイッチ５２は接点ｂ側に切り換えられ、このとき、上記電流値ＩＢを有する直流電流が流れないようにスイッチ５２により遮断される。電流検出器５３は、入力される直流電流値Ｉを検出して、上記電流値ＩＢよりも若干小さいしきい値電流値ＩＢｔｈと比較して、上記スイッチ５２による遮断時に、上記検出した直流電流値Ｉがしきい値電流値ＩＢｔｈ以下になったとき、エラー信号ＦＢ１をエラー信号発生回路１５に出力する。また、電流検出器４４は、端子Ｔ２を介して入力される直流電流値Ｉを検出して、上記しきい値電流値ＩＢｔｈと比較して、上記スイッチ５２による遮断時もしくはケーブルＣＡ２の断線又は未接続時に、上記検出した直流電流値Ｉがしきい値電流値ＩＢｔｈ以下になったとき、通信エラー信号ＦＡ２をエラー信号発生回路１５に出力する。
【００３６】
以上のように構成された回路において、図２のエラー信号発生回路１５から明らかなように、エラー信号ＦＢ１に基づいてエラー信号ＥＲ及びＥＤが発生されてＩＰＭ３−２内のＩＧＢＴＴＲ２に対する駆動制御が停止される一方、エラー信号ＦＢ１に基づいてＩＰＭ３−１でエラー信号ＥＤが発生されてＩＰＭ３−１内のＩＧＢＴＴＲ１に対する駆動制御が停止される。すなわち、各ＩＰＭ３−１，３−２でエラー信号を共有でき、片方のＩＰＭ３でエラー信号に基づいてその動作を停止したときに、他方のＩＰＭ３でエラー信号に基づいてその動作を停止できる。
【００３７】
図３の回路では、定電流を送受信することにより、エラー信号ＥＣの発生又はケーブルＣＡ１，ＣＡ２の断線を検出しているので、各ＩＰＭ３−１，３−２同士の接地レベルの変動に影響を及ぼさない。なお、ＩＰＭ３−１においてエラー信号が発生したときに、ＩＰＭ３−１はそれ自身の検出保護回路１３，２４により駆動制御信号が遮断されて、その動作が停止されるので、電流検出器４３からの通信エラー信号ＦＡ１を出力しなくてもよい。また、ＩＰＭ３−２においてエラー信号が発生したときに、ＩＰＭ３−２はそれ自身の検出保護回路１３，２４により駆動制御信号が遮断されて、その動作が停止されるので、電流検出器５３からのエラー信号ＦＢ１を出力しなくてもよい。
【００３８】
また、図３の回路では、定電流のオン・オフでエラー信号を送信し又は送信を停止しているが、本発明はこれに限らず、定電流の電流値の増減でエラー信号を送信し又は送信を停止してもよい。
【００３９】
さらに、ケーブルＣＡ１又はＣＡ２において、断線又は未接続などのトラブルが発生した場合において、ケーブルＣＡ１又はＣＡ２を介して直流電流が流れなくなるので、電流検出器５４からのエラー信号ＦＢ２、もしくは電流検出器４４からの通信エラー信号ＦＡ２に基づいてケーブルＣＡ１，ＣＡ２のトラブル状態を検出できる。すなわち、図６に示すように、ＩＰＭ３−１又は３−２においてエラー信号ＥＣが発生したとき、もしくはケーブルＣＡ１又はＣＡ２が断線したときの各状態に応じて、通信エラー信号ＦＡ１，ＦＡ２間の関係及び通信エラー信号ＦＢ１，ＦＢ２間の関係が変化するので、上記各状態を確認できる。なお、図６において、エラー信号ＥＣの発生と、ケーブルＣＡ１又はＣＡ２の断線とが同時に発生した場合を考慮していない。
【００４０】
図４は図１のエラー信号通信回路１６−１の単独動作時の接続を示すブロック図である。図４において、例えばＩＰＭ３−１のエラー信号通信回路１６−１の端子Ｔ１と端子Ｔ２とを短絡ケーブルＣＡ３を用いて短絡する。図４に示すように、エラー信号通信回路１６−１の内部構成は変わらない。また、短絡ケーブルＣＡ３を介して電流が流れるので、単独動作時でも動作することができる。さらに、短絡ケーブルＣＡ３を接続していないとき、当該エラー信号通信回路１６−１は動作しないので、接続忘れの防止にもなる。
【００４１】
以上説明したように、本実施の形態１によれば、エラー信号通信回路１６−１，１６−２を用いてＩＰＭ３−１，３−２間で通信エラー信号ＦＡ１，ＦＡ２及びＦＢ１，ＦＢ２を発生して通信を行うことにより、一方のＩＰＭにおいてエラー信号ＥＣが発生したときは、他方のＩＰＭにおいて通信エラー信号ＦＢ２又はＦＢ１を発生してエラー信号ＥＤなどを発生することにより、両方のＩＰＭの駆動制御信号ＣＳを遮断することができ、これにより、両方のＩＧＢＴＴＲ１及びＴＲ２の動作を確実に停止させることができる。これにより、当該電力用半導体装置において安全な動作を実現できる。
【００４２】
以上の実施の形態においては、有線のケーブルＣＡ１，ＣＡ２を用いてエラー信号を送受信しているが、本発明はこれに限らず、所定のネットワーク回線又は無線通信回線を介してエラー信号を送受信してもよい。
【００４３】
以上の実施の形態においては、ＩＰＭ３−１，３−２間で双方向で通信エラー信号を送受信しているが、本発明はこれに限らず、エラー信号又は保護アラーム信号が発生したＩＰＭ３から他方のＩＰＭ３に対して片方向で通信エラー信号を送信するようにしてもよい。
【００４４】
以上の実施の形態においては、一方のＩＰＭ３において発生され、電力半導体素子であるＩＧＢＴＴＲ１を保護するための保護アラーム信号に基づいて、通信エラー信号を他方のＩＰＭ３に送信し、他方のＩＰＭ３において上記送信された通信エラー信号を受信し、上記受信された通信エラー信号に基づいて当該他方のＩＰＭ３の駆動制御動作を停止させているが、本発明はこれに限らず、一方のＩＰＭ３において発生される所定の起動信号に基づいて、所定の通信信号を他方のＩＰＭ３に送信し、他方のＩＰＭ３において上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方のＩＰＭ３の駆動制御動作を制御するように構成してもよい。
【００４５】
実施の形態２．
図７は本発明の実施の形態２に係る電力用半導体装置におけるエラー信号通信回路１６Ａ−１，１６Ａ−２の詳細構成及び当該エラー信号通信回路１６Ａ−１，１６Ａ−２間の接続を示すブロック図である。実施の形態１において、各ＩＰＭ３−１，３−２でそれぞれ２個の通信エラー信号ＦＡ１，ＦＡ２；ＦＢ１，ＦＢ２を用いたときは、図６に示すように、以下の問題点がある。
【００４６】
（１）ＩＰＭ３−２でエラー信号ＥＣが発生したときと、ケーブルＣＡ２が断線したときで同一の信号値となる。このとき、いずれの場合であるか判断できない。
（２）ＩＰＭ３−１でエラー信号ＥＣが発生したときと、ケーブルＣＡ１が断線したときで同一の信号値となる。このとき、いずれの場合であるか判断できない。
【００４７】
以上の問題点を解決するために、実施の形態１の図３の回路に比較して、以下の点が異なる。
（１）エラー信号通信回路１６Ａ−１において、電流源４５と、電流検出器４６とをさらに備えた。
（２）エラー信号通信回路１６Ａ−２において、電流源５５と、電流検出器５６とをさらに備えた。
（３）ハイレベルのエラー信号ＥＣに応答して、各スイッチ４２，５２を接点ｂ側から接点ａ側に切り換える。
（４）各電流源４１，４５，５１，５５の電流値をそれぞれＩＡ１，ＩＡ２，ＩＢ１，ＩＢ２とし、各電流検出器４３，４４，４６，５３，５４，５６での電流検出又は電流未検出のためのしきい値をそれぞれＩＡ１２ｔｈ，ＩＢ１２ｔｈ，ＩＢ１ｔｈ，ＩＢ１２ｔｈ，ＩＡ１２ｔｈ，ＩＡ１ｔｈに変更した。ここで、しきい値ＩＡ１ｔｈは電流値ＩＡ１を検出するために、当該電流値ＩＡ１よりも若干小さい値であり、しきい値ＩＡ１２ｔｈは和電流値（ＩＡ１＋ＩＡ２）を検出するために、当該和電流値（ＩＡ１＋ＩＡ２）よりも若干小さい値である。また、しきい値ＩＢ１ｔｈは電流値ＩＢ１を検出するために、当該電流値ＩＢ１よりも若干小さい値であり、しきい値ＩＢ１２ｔｈは和電流値（ＩＢ１＋ＩＢ２）を検出するために、当該和電流値（ＩＢ１＋ＩＢ２）よりも若干小さい値である。
【００４８】
ＩＰＭ３−１のエラー信号通信回路１６Ａ−１において、電流源４５は電流値ＩＡ１の直流電流を電流検出器４３に出力するとともに、端子Ｔ１、ケーブルＣＡ１及び端子Ｔ４を介してエラー信号通信回路１６Ａ−２の電流検出器５４，５６に出力する。また、エラー信号発生回路１５からのエラー信号ＥＣがローレベルであるとき、スイッチ４２は接点ｂ側に切り換えられる。一方、エラー信号ＥＣがハイレベルであるとき、スイッチ４２は接点ａ側に切り換えられ、電流源４１は電流値ＩＡ２を有する直流電流を電流検出器４３に出力するとともに、端子Ｔ１、ケーブルＣＡ１及び端子Ｔ４を介してエラー信号通信回路１６Ａ−２の電流検出器５４，５６に出力する。電流検出器４３は入力される直流電流値がしきい値ＩＡ１２ｔｈ以上になったとき、通信エラー信号ＦＡ１を出力し、エラー信号通信回路１６Ａ−２の電流検出器５４は入力される直流電流値がしきい値ＩＡ１２ｔｈ以上になったとき、通信エラー信号ＦＢ２を出力する。さらに、電流検出器５６は端子Ｔ４に入力される直流電流値がしきい値ＩＡ１ｔｈ以下になったとき、通信エラー信号ＦＢ３を出力する。すなわち、例えば、ケーブルＣＡ１が断線したとき、端子Ｔ４に入力される直流電流値は０になるので、電流検出器５６は通信エラー信号ＦＢ３を出力する。
【００４９】
以上の場合において、ケーブルＣＡ１が断線せず、ＩＰＭ３−１でエラー信号ＥＣが発生したのみ、通信エラー信号ＦＡ１，ＦＢ２がハイレベルになる一方、ケーブルＣＡ１が断線したとき、通信エラー信号ＦＢ３のみハイレベルになる。従って、ケーブルＣＡ１が断線したときと、ＩＰＭ３−１でエラー信号ＥＣが発生したときとを通信エラー信号で区別でき、上述の図３の回路の問題点を解決できる。
【００５０】
また、ＩＰＭ３−２のエラー信号通信回路１６Ａ−２において、電流源５５は電流値ＩＢ１の直流電流を電流検出器５３に出力するとともに、端子Ｔ３、ケーブルＣＡ２及び端子Ｔ２を介してエラー信号通信回路１６Ａ−１の電流検出器４４，４６に出力する。また、エラー信号発生回路１５からのエラー信号ＥＣがローレベルであるとき、スイッチ５２は接点ｂ側に切り換えられる。一方、エラー信号ＥＣがハイレベルであるとき、スイッチ４２は接点ａ側に切り換えられ、電流源５１は電流値ＩＢ２を有する直流電流を電流検出器５３に出力するとともに、端子Ｔ３、ケーブルＣＡ２及び端子Ｔ２を介してエラー信号通信回路１６Ａ−１の電流検出器４４，４６に出力する。電流検出器５３は入力される直流電流値がしきい値ＩＢ１２ｔｈ以上になったとき、通信エラー信号ＦＢ１を出力し、エラー信号通信回路１６Ａ−１の電流検出器４４は入力される直流電流値がしきい値ＩＢ１２ｔｈ以上になったとき、通信エラー信号ＦＡ２を出力する。さらに、電流検出器４６は端子Ｔ２に入力される直流電流値がしきい値ＩＢ１ｔｈ以下になったとき、通信エラー信号ＦＡ３を出力する。すなわち、例えば、ケーブルＣＡ２が断線したとき、端子Ｔ２に入力される直流電流値は０になるので、電流検出器４６は通信エラー信号ＦＡ３を出力する。
【００５１】
以上の場合において、ケーブルＣＡ２が断線せず、ＩＰＭ３−２でエラー信号ＥＣが発生したのみ、通信エラー信号ＦＢ１，ＦＡ２がハイレベルになる一方、ケーブルＣＡ２が断線したとき、通信エラー信号ＦＡ３のみハイレベルになる。従って、ケーブルＣＡ２が断線したときと、ＩＰＭ３−２でエラー信号ＥＣが発生したときとを通信エラー信号で区別でき、上述の図３の回路の問題点を解決できる。
【００５２】
図８は図７の電力用半導体装置における各状態に対する通信エラー信号ＦＡ１，ＦＡ２，ＦＡ３との間の関係及び通信エラー信号ＦＢ１，ＦＢ２，ＦＢ３との間の関係を示す表である。なお、図８において、エラー信号ＥＣの発生と、ケーブルＣＡ１又はＣＡ２の断線とが同時に発生した場合を考慮していない。図８から明らかなように、６個の通信エラー信号に基づいて、各状態を区別して確認できることがわかる。
【００５３】
以上説明したように、本実施の形態によれば、実施の形態１と同様に、一方のＩＰＭ３のエラー信号の発生に基づいて他方のＩＰＭ３の動作を停止させることができるとともに、６個の通信エラー信号に基づいて、各ＩＰＭ３でのエラー信号の発生及び各ケーブルＣＡ１，ＣＡ２の断線を区別して確認できる。
【００５４】
以上の実施の形態においては、例えば、エラー信号通信回路１６Ａ−１において、エラー信号ＥＣに基づいて、端子Ｔ１に流れる電流をＩＡ１から（ＩＡ１＋ＩＡ２）に増加しているが、本発明はこれに限らず、端子Ｔ１に流れる電流をＩＡ１から（ＩＡ１−ＩＡ２）に減少させることによりエラー信号を送信してもよい。また、エラー信号通信回路１６−２においても同様である。
【００５５】
実施の形態３．
図９は本発明の実施の形態３に係る電力用半導体装置におけるＩＰＭ３Ａ−１，ＩＰＭ３Ａ−２の詳細構成及び当該ＩＰＭ３Ａ−１，ＩＰＭ３Ａ−２間の接続を示すブロック図である。本実施の形態では、図９に示すように、実施の形態１において、ＦＯ信号通信回路２６−１，２６−２をそれぞれＩＰＭ３Ａ−１，ＩＰＭ３Ａ−２にさらに備えたことを特徴としている。
【００５６】
図９において、ＩＰＭ３Ａ−１の検出保護回路２４からの保護アラーム信号ＦＯはＦＯ信号通信回路２６−１に入力され、ＦＯ信号通信回路２６−１は当該保護アラーム信号ＦＯを保護アラーム信号ＦＯＡとしてＩＰＭ３Ａ−２のＦＯ信号通信回路２６−２を介して検出保護回路２４に出力する。当該検出保護回路２４は、他の保護アラーム信号ＦＥ１乃至ＦＥ４と、受信された保護アラーム信号ＦＯＡとに対して論理和演算を実行して、その演算値を示す信号を保護アラーム信号ＦＯとして当該ＩＰＭ３Ａ−２内のアンドゲート２１及び検出保護回路１３に出力するとともに、ＦＯ信号通信回路２６−２に出力する。
【００５７】
また、ＩＰＭ３Ａ−２の検出保護回路２４からの保護アラーム信号ＦＯはＦＯ信号通信回路２６−２に入力され、ＦＯ信号通信回路２６−２は当該保護アラーム信号ＦＯを保護アラーム信号ＦＯＢとしてＩＰＭ３−１のＦＯ信号通信回路２６−１を介して検出保護回路２４に出力する。当該検出保護回路２４は、他の保護アラーム信号ＦＥ１乃至ＦＥ４と、受信された保護アラーム信号ＦＯＢとに対して論理和演算を実行して、その演算値を示す信号を保護アラーム信号ＦＯとして当該ＩＰＭ３Ａ−１内のアンドゲート２１及び検出保護回路１３に出力するとともに、ＦＯ信号通信回路２６−１に出力する。
【００５８】
以上説明したように、実施の形態１における各ＩＰＭ３−１，３−２のコントローラ回路１０間で通信エラー信号を送受信することに加えて、実施の形態３における各ＩＰＭ３Ａ−１，３Ａ−２の電力駆動回路２０間で保護アラーム信号ＦＯを送受信することにより、より確実に両方のＩＰＭ３Ａ−１，３Ａ−２において動作を停止させることができる。
【００５９】
実施の形態４．
図１０は本発明の実施の形態４に係る電力用半導体装置における電流バランス化用インダクタＬ１Ａとスイッチ２７とを含む出力回路の詳細構成を示すブロック図である。本実施の形態では、図１０に示すように、実施の形態１における電流バランス化用インダクタＬ１，Ｌ１に代えて、中間タップを有する電流バランス化用インダクタＬ１Ａ，Ｌ１Ａ及び切り換えスイッチ２７をＩＰＭ３Ｂ−１，３Ｂ−２に備えたことを特徴としている。図１０において、スイッチ２７を以下のように各接点に切り換えたとき、インダクタＬ１Ａのインダクタンス値を変化させることができる。
（１）スイッチ２７を接点ａに切り換えたとき、インダクタＬ１Ａのインダクタンス値を例えば１０μＨに設定できる。
（２）スイッチ２７を接点ｂに切り換えたとき、インダクタＬ１Ａのインダクタンス値を例えば５μＨに設定できる。
（３）スイッチ２７を接点ｃに切り換えたとき、インダクタＬ１Ａのインダクタンス値を例えば３μＨに設定できる。
（４）スイッチ２７を接点ｄに切り換えたとき、インダクタＬ１Ａのインダクタンス値を例えば２μＨに設定できる。
（５）スイッチ２７を接点ａに切り換えたとき、インダクタＬ１Ａのインダクタンス値を例えば０μＨ（インダクタＬ１Ａを未接続）に設定できる。
【００６０】
本実施の形態において、各インダクタＬ１Ａのインダクタンス値は上述のように、各ＩＧＢＴＴＲ１，ＴＲ２のコレクタ電流のバランス化のために、実質的に同一となるように、各スイッチ２７を切り換えることが好ましい。また、単独でＩＰＭ３を用いるときは、電気エネルギーの損失の観点からインダクタＬ１Ａを接続しないことが好ましい。本実施の形態によれば、ＩＰＭ３を単独で動作させるときと、並列に接続して動作させるときで、インダクタＬ１Ａのインダクタンス値を変化させることができるので、別のＩＰＭ３を製造する必要はなくなるという特有の効果を有する。
【００６１】
変形例．
以上の実施の形態においては、２つのＩＰＭ３を並列に接続した場合について説明しているが、３個以上の複数のＩＰＭ３を並列に接続してもよい。
【産業上の利用可能性】
【００６２】
以上詳述したように、本発明に係る電力用半導体装置によれば、電力半導体素子を駆動制御するための複数の電力制御用半導体モジュールが並列に接続されてなる電力用半導体装置において、一方の電力制御用半導体モジュールにおいて発生される所定の起動信号に基づいて、所定の通信信号を他方の電力制御用半導体モジュールに送信する送信手段と、他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を制御する受信手段とを備える。具体的には、上記起動信号は、上記電力半導体素子を保護するための保護アラーム信号であり、上記送信手段は、一方の電力制御用半導体モジュールにおいて発生される保護アラーム信号に基づいて、上記通信信号を他方の電力制御用半導体モジュールに送信し、上記受信手段は、他方の電力制御用半導体モジュールにおいて上記送信された通信信号を受信し、上記受信された通信信号に基づいて当該他方の電力制御用半導体モジュールの駆動制御動作を停止させる。それ故、両方の電力制御用半導体モジュールの駆動制御動作を確実に停止させることができる。これにより、当該電力用半導体装置において安全な動作を実現できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係る電力用半導体装置の構成を示すブロック図である。
【図２】図１のエラー信号発生回路１５の詳細構成を示すブロック図である。
【図３】図１のエラー信号通信回路１６−１，１６−２の詳細構成及び当該エラー信号通信回路１６−１，１６−２間の接続を示すブロック図である。
【図４】図１のエラー信号通信回路１６−１の単独動作時の接続を示すブロック図である。
【図５】図１の電力用半導体装置における保護エラー信号ＦＥ１乃至ＦＥ４とエラーモード信号ＥＭとの間の関係を示す表である。
【図６】図１の電力用半導体装置における各状態に対する通信エラー信号ＦＡ１，ＦＡ２との間の関係及び通信エラー信号ＦＢ１，ＦＢ２との間の関係を示す表である。
【図７】本発明の実施の形態２に係る電力用半導体装置におけるエラー信号通信回路１６Ａ−１，１６Ａ−２の詳細構成及び当該エラー信号通信回路１６Ａ−１，１６Ａ−２間の接続を示すブロック図である。
【図８】図７の電力用半導体装置における各状態に対する通信エラー信号ＦＡ１，ＦＡ２，ＦＡ３との間の関係及び通信エラー信号ＦＢ１，ＦＢ２，ＦＢ３との間の関係を示す表である。
【図９】本発明の実施の形態３に係る電力用半導体装置におけるＩＰＭ３Ａ−１，ＩＰＭ３Ａ−２の詳細構成及び当該ＩＰＭ３Ａ−１，ＩＰＭ３Ａ−２間の接続を示すブロック図である。
【図１０】本発明の実施の形態４に係る電力用半導体装置における電流バランス化用インダクタＬ１Ａとスイッチ２７とを含む出力回路の詳細構成を示すブロック図である。
【符号の説明】
【００６４】
１  中央演算処理装置（ＣＰＵ）、２−１，２−２  インターフェース回路、３，３−１，３−２，３Ａ−１，３Ａ−２，３Ｂ−１，３Ｂ−２  インテリジェント・パワー・モジュール（ＩＰＭ）、４  負荷装置、１０  コントローラ回路、１１  電源回路、１２  反転入力端子付きアンドゲート、１３  検出保護回路、１５  エラー信号発生回路、１６−１，１６−２，１６Ａ−１，１６Ａ−２  エラー信号通信回路、２０  電力駆動回路、２１  反転入力端子付きアンドゲート、２２  駆動回路、２３  センサ及びセンサ回路、２４  検出保護回路、２６−１，２６−２  ＦＯ信号通信回路、２７  スイッチ、３１，３２  フォトカプラ、４１，４５，５１，５５  電流源、４２，５２  スイッチ、４３，４４，４６，５３，５４，５６  電流検出器、ＣＡ１，ＣＡ２，ＣＡ３  ケーブル、Ｌ１，Ｌ１Ａ  電流バランス化用インダクタ、Ｌ２  電流検出用インダクタ、ＯＲ１，ＯＲ２，ＯＲ３  オアゲート、ＲＬ  負荷抵抗、Ｒｓ  電流検出用抵抗、ＳＧ１  エラーモード信号発生器、ＴＲ  ＩＧＢＴ、Ｄｉ  還流ダイオード、Ｖｃｃ  電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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