(57)【要約】【課題】同一半導体基板上に、半導体素子の要求性能に応じた互いにリセス量の異なる複数の素子分離部を形成することのできる技術を提供する。【解決手段】半導体基板１をエッチングして活性領域の平面外形を規定する溝４を形成し、さらに溝４の内部を埋め込む絶縁膜５を堆積した後、周辺回路高耐圧系ＭＩＳの形成領域では活性領域よりも小さい抜きパターンが形成され、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域では活性領域よりも大きい抜きパターンが形成されたレジストパターンをマスクとして活性領域上、ならびにメモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域の溝４の内部に埋め込まれた絶縁膜５をエッチング、続いて絶縁膜５を研磨して溝４の内部に絶縁膜５を埋め込む。【選択図】図６
2006229014.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有する半導体装置の製造方法；
（ａ）半導体基板の主面上に第１絶縁膜を堆積する工程と、
（ｂ）第１レジストパターンをマスクとして前記第１絶縁膜および前記半導体基板をエッチングし、前記半導体基板の第１領域に第１活性領域の平面外形を規定する第１溝を形成し、前記半導体基板の第２領域に第２活性領域の平面外形を規定する第２溝を形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積し、前記第１および第２溝の内部を埋め込む工程と、
（ｄ）前記第１領域に前記第１活性領域よりも小さい抜きパターンが形成され、前記第２領域に前記第２活性領域よりも大きい抜きパターンが形成された第２レジストパターンを前記半導体基板の主面上に形成する工程と、
（ｅ）前記第２レジストパターンをマスクとして前記第２絶縁膜を、前記第１絶縁膜が露出しない程度にエッチングする工程と、
（ｆ）前記第２絶縁膜を、前記第１絶縁膜が露出するまで研磨することによって、前記第１溝の内部に前記第２絶縁膜を残し、前記第２活性領域の周辺部に窪みが形成されるように、前記第２溝の内部に前記第２絶縁膜を残す工程と、
（ｇ）前記第１絶縁膜を除去する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｆ）工程で前記第２活性領域の周辺部に形成される前記窪みは、前記第２活性領域の端部から５０ｎｍ以上の範囲にかけて形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｆ）工程で前記第１溝の内部に残す前記第２絶縁膜の上面は、前記第１活性領域の前記半導体基板の上面よりも高いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｆ）工程で前記第２活性領域の周辺部に形成される前記窪みの深さは１００ｎｍ程度であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第１活性領域には、相対的に高い絶縁耐圧を有する電界効果トランジスタが形成され、前記第２活性領域には、相対的に低い絶縁耐圧を有する電界効果トランジスタが形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１活性領域には、前記第１活性領域に発生する結晶欠陥の影響を相対的に受けにくい電界効果トランジスタが形成され、前記第２活性領域には、前記第２活性領域に発生する結晶欠陥の影響を相対的に受けやすい電界効果トランジスタが形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する浅溝型の分離部を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば活性領域の幅が相対的に小さい第１の領域では、半導体基板の主面に形成される分離部の絶縁膜の上面を半導体基板の表面とほぼ一致するように平坦化してリセス量をゼロまたは相対的に小さくし、活性領域の幅が相対的に大きい第２の領域では、半導体基板の主面に形成される分離部の絶縁膜の上面を半導体基板の表面よりも落ち込ませてリセス量を相対的に大きくする技術が特開２００２−３４２１４３号公報（特許文献１）に記載されている。
【特許文献１】特開２００２−３４２１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、データの書き込みおよび消去を電気的に行うことが可能な不揮発性半導体装置を開発している。この不揮発性半導体装置は、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【０００４】
特に、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリという）は、メモリアレイの一定の範囲（メモリアレイの全てのメモリセルまたは所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。さらにフラッシュメモリは、１トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【０００５】
しかしながら、前記フラッシュメモリについては、以下に説明する種々の技術的課題が存在する。
【０００６】
フラッシュメモリの高集積化に伴いメモリセルは微細化されるが、同時に基板に発生する結晶欠陥が増加して、メモリセルのジャンクションリークが多発し、メモリ読み出し不良またはデータ破壊モード等の不良が起きることが明らかとなった。特に、隣接する半導体素子を電気的に分離する分離領域を浅溝型の分離部で構成した場合に多くの結晶欠陥の発生が基板に見られた。浅溝型の分離部は、例えば基板に溝を形成した後、この溝の内部に絶縁膜を埋め込み、さらにその表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法で平坦化することにより形成される。このため、浅溝型の分離部では、その後に基板に施される熱処理によって溝の側壁に生じる体積膨張が溝の内部に埋め込まれた絶縁膜によって拘束されて、結晶欠陥の原因となる圧縮応力が基板に生じてしまう。
【０００７】
この圧縮応力は、活性領域の幅が相対的に狭く、パターン密度が相対的に高い場所に集中しやすく、フラッシュメモリでは、活性領域の幅が相対的に狭いメモリアレイにおいて結晶欠陥が多く発生し、メモリセルのジャンクションリークを引き起こす。そこで、メモリアレイにおいては、溝に埋め込まれる絶縁膜を少なくして結晶欠陥の原因となる圧縮応力を低減することを検討した。
【０００８】
また、浅溝型の分離部では、一般に分離領域の上面が活性領域の上面よりも高くなりやすく、分離領域と活性領域との境で段差が形成される。このため、基板上に導体膜を堆積し、この導体膜をフォトリソグラフィ法により形成されたレジストパターンをマスクとしたドライエッチングにより加工した際には、上記段差の部分に導体膜の一部が残ることがある。フラッシュメモリでは、特に、周辺回路に形成されるゲート電極の幅が相対的に細い低耐圧系電界効果トランジスタにおいて、エッチング残りに起因したショート不良が発生しており、分離領域の上面を活性領域の上面よりも低くする必要がある。
【０００９】
しかし、一方、溝に埋め込まれる絶縁膜を少なくする、または分離領域の上面を活性領域の上面よりも低くすると、フラッシュメモリでは、周辺回路に形成される高耐圧系電界効果トランジスタにおいて、活性領域の端部でゲート絶縁膜が薄くなることによるゲート絶縁膜の耐圧低下が生じ、ゲート絶縁膜の破壊による不良が発生することがある。高耐圧系電界効果トランジスタのゲート絶縁膜の耐圧を確保するためには、分離領域の上面を活性領域の上面よりも低くすることができない。
【００１０】
本発明の目的は、同一半導体基板上に、半導体素子の要求性能に応じた互いにリセス量の異なる複数の素子分離部を形成することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置の製造方法は、半導体基板をエッチングして第１領域に第１活性領域の平面外形を規定する第１溝、および第１領域とは異なる第２領域に第２活性領域の平面外形を規定する第２溝を形成し、これら第１および第２溝の内部を埋め込む絶縁膜を半導体基板の主面上に堆積した後、第１活性領域よりも小さい抜きパターンが形成され、第２活性領域よりも大きい抜きパターンが形成されたレジストパターンをマスクとして絶縁膜をエッチング、続いて絶縁膜を研磨して、第１溝の内部に絶縁膜を埋め込み、第２活性領域の周辺部に窪みを残して第２溝の内部に絶縁膜を埋め込むものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
同一半導体基板上に、半導体素子の要求性能に応じた互いにリセス量の異なる複数の素子分離部を形成することができる。
【発明を実施するための最良の形態】
【００１６】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１９】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
本実施の形態においては、例えば５１２メガビットの記憶容量を有するフラッシュメモリに本発明を適用した場合について説明する。ただし、本発明は５１２メガビットのものに限定されるものではなく種々適用可能であり、例えば５１２メガビットよりも小さい２５６メガビットのもの、あるいは５１２メガビット以上のものにも適用可能である。
【００２１】
図１は、本発明の一実施の形態によるフラッシュメモリを搭載した半導体装置の半導体チップ内部の主な回路ブロックを示したチップ構成図である。
【００２２】
半導体チップＳＣは、メモリアレイＭＡＲＹ、周辺回路ＣＣおよび入出力インターフェース回路ＩＯに大別される。メモリアレイＭＡＲＹは、半導体チップＳＣの主面の大半を占めて配置されており、所定のピッチで配置される所定数のワード線ＷＬと、これに対して垂直な方向に所定のピッチで配置される所定数のビット線ＢＬと、これらのワード線ＷＬおよびビット線ＢＬの実質的な交点に格子配列される多数のメモリセルＭＣとを有している。周辺回路ＣＣは、入出力インターフェース回路ＩＯへの信号制御またはデータに基づいてメモリアレイＭＡＲＹを制御し、メモリアレイＭＡＲＹとデータの授受を行う関連回路などから構成され、例えばデコーダ部、センスアンプデータラッチ部、論理部等の多数の回路からなる。入出力インターフェース回路ＩＯは、半導体チップＳＣの外部から入力した制御信号または書き込みデータを内部信号に変換して周辺回路ＣＣに送る、またはメモリアレイＭＡＲＹから周辺回路ＣＣに取り出した読み出しデータを半導体チップＳＣの外部に出力するなどの機能を有する回路である。
【００２３】
次に、本発明の一実施の形態によるフラッシュメモリの製造方法の一例を図２〜図４および図６〜図２０に示す半導体基板の要部断面図、ならびに図５に示す半導体基板の要部平面図を用いて工程順に説明する。これら図には、メモリセル（ワード線に平行な断面図）、ならびに周辺回路に形成される高耐圧系ＭＩＳおよび低耐圧系ＭＩＳ（ゲート長方向の断面図）を記載する。
【００２４】
まず、図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１に熱酸化処理を施して、その表面に、例えば厚さ１００ｎｍ程度の酸化シリコンからなる絶縁膜２を形成し、続いてその上層にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ１９０ｎｍ程度の窒化シリコンからなる絶縁膜（第１絶縁膜）３を堆積する。
【００２５】
次に、フォトリソグラフィ法によって形成されたレジストパターン（第１レジストパターン）をマスクとして、そこから露出する絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、分離領域の半導体基板１に活性領域の平面外形を規定する、例えば深さ３５０ｎｍ程度の溝４を形成する。
【００２６】
次に、図３に示すように、半導体基板１の主面上にＣＶＤ法により、例えば厚さ６００ｎｍ程度の酸化シリコンからなる絶縁膜（第２絶縁膜）５を堆積する。この後、図４および図５に示すように、フォトリソグラフィ法によって活性領域上を抜いたレジストパターン（第２レジストパターン）６を形成する。ここで、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域（第１領域）に形成されたレジストパターン６は、活性領域よりも大きい抜きパターンを有し、周辺回路高耐圧系ＭＩＳの形成領域（第２領域）に形成されたレジストパターン６は、活性領域よりも小さい抜きパターンを有する。すなわち、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域では、活性領域の端部から外側に所定の距離（図５のＷ１、例えば５０ｎｍ以上）で広げた活性領域よりも大きい開口部を有するレジストパターン６が形成されている。また、周辺回路高耐圧系ＭＩＳの形成領域では、活性領域の端部から内側に所定の距離（図５のＷ２、例えば５０ｎｍ程度）で狭めた活性領域よりも小さい開口部を有するレジストパターン６が形成されている。
【００２７】
次に、図６に示すように、レジストパターン６をマスクとして、そこから露出する絶縁膜５をドライエッチングする。これにより、活性領域上に、所定の厚さ、例えば２００ｎｍ程度の絶縁膜５を残し、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域において活性領域の周辺部の絶縁膜５を削る。
【００２８】
絶縁膜５のエッチング量は、例えば以下のようにして決めることができる。まず、絶縁膜５の最大エッチング量Ｅｍａｘを下記式（１）から求める。Ｈは活性領域上に堆積される絶縁膜５の厚さ、Ｍは活性領域上に残す絶縁膜５の最小の厚さであって、後のＣＭＰ工程において活性領域の主面上に必要な絶縁膜５の厚さである。
【００２９】
Ｅｍａｘ＝Ｈ−Ｍ                                    式（１）
例えばＨを６００ｎｍ、Ｍを２００ｎｍとすると、絶縁膜５の最大エッチング量Ｅｍａｘは４００ｎｍとなる。
【００３０】
次に、絶縁膜５の最小エッチング量Ｅｍｉｎを下記式（２）から求める。Ｄは溝４の深さ、ｄはメモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域において、活性領域の周辺部に形成される分離部の窪みの深さ、Ｒは後のＣＭＰ工程からゲート電極形成工程までの間に減少する絶縁膜５の厚さである。
【００３１】
Ｅｍｉｎ≧Ｈ−（Ｄ−ｄ＋Ｒ）                        式（２）
例えばＨを６００ｎｍ、Ｄを３５０ｎｍ、ｄを１００ｎｍ、Ｒを５０ｎｍとすると、絶縁膜５の最小エッチング量Ｅｍｉｎは３００ｎｍとなる。従って、絶縁膜５のエッチング量は、例えば３００ｎｍから４００ｎｍとなる。
【００３２】
次に、図７に示すように、絶縁膜５をＣＭＰ法によって研磨することにより、溝４の内部に絶縁膜５を残す。この際、絶縁膜３の厚さはＣＭＰ法による研磨によって、例えば１２０ｎｍ程度となる。また、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳの形成領域では、絶縁膜３の上面と溝４の内部に埋め込まれた絶縁膜５の上面とがほぼ揃っている。これに対して、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域では、活性領域の周辺部の絶縁膜５の上面が他の領域の絶縁膜３または絶縁膜５の上面よりも低い窪みが形成される。これは、活性領域の周辺部の絶縁膜５の削られた部分が、ＣＭＰ法によって平坦化しきれずに残ったためである。ＣＭＰ法の特徴として被研磨膜の体積換算した研磨量が各ＭＩＳ領域で一定になるように研磨されていくため、このような仕上がり面となる。
【００３３】
次に、図８に示すように、熱リン酸を用いたウエットエッチング法により絶縁膜３を除去する。これにより、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域では、半導体基板１の主面の分離領域に、例えば半導体基板１の主面からの深さ１００ｎｍ程度の窪みを活性領域の周辺部の絶縁膜５に設けた分離部７が形成され、周辺回路高耐圧系ＭＩＳの形成領域では、半導体基板１の主面の分離領域に、絶縁膜５の上面が活性領域の上面よりも高い分離部７が形成される。その後、半導体基板１に、例えば温度１０００℃程度で熱処理を施すことにより、溝４に埋め込んだ絶縁膜５を焼き締める。
【００３４】
メモリセルの形成領域では、活性領域の周辺部に位置する分離部７の主面に窪みが形成されて、活性領域の周辺部に位置する分離部７の主面が活性領域の主面よりも落ち込んだ構造（以下、リセス構造という）を採用することにより、溝４の側壁の上部がフリー面となるので、例えば８００℃以上の温度で半導体基板１に熱処理を施した場合などに半導体基板１に生ずる応力を低減することができる。
【００３５】
さらに、周辺回路低耐圧系ＭＩＳの形成領域では、メモリセルの形成領域と同様のリセス構造を採用することにより、後に形成されるＭＩＳのゲート電極のエッチング残りに起因したショート不良を防ぐことができる。すなわち、周辺回路低圧系ＭＩＳの形成領域では、活性領域から分離部７にかけて連続的にＭＩＳのゲート電極が形成される。このため、周辺回路低耐圧系ＭＩＳの形成領域の分離部７に、活性領域の主面が活性領域の周辺部に位置する分離部７の主面よりも落ち込んだ構造（以下、逆リセス構造という）を採用し、半導体基板１上に堆積した導体膜をドライエッチングにより加工すると、活性領域と分離部７との境に導体膜の一部が残りショート不良が発生する。しかし、本実施の形態では、分離部７をリセス構造とすることにより、このような問題を回避することができる。
【００３６】
一方、周辺回路高耐圧系ＭＩＳの形成領域では、分離部７を逆リセス構造とすることにより、後に形成されるＭＩＳのゲート絶縁膜の信頼性を向上させることができる。すなわち、周辺回路高耐圧系ＭＩＳは、メモリセルに次いで、ゲート絶縁膜に高い信頼性が要求される。これは、周辺回路高耐圧系ＭＩＳが主に動作時間が相対的に長い回路に用いられることから、ゲート絶縁膜に及ぼすストレス時間が長くなるためである。このため、周辺回路高耐圧系ＭＩＳの形成領域の分離部７にリセス構造を採用すると、活性領域の端部でゲート絶縁膜が薄くなることによる電界集中が起こり、ＭＩＳのゲート絶縁膜が破壊されやすくなる。しかし、本実施の形態では、分離部７を逆リセス構造とすることにより、このような問題を回避することができる。
【００３７】
次に、図９に示すように、半導体基板１の主面の分離部７に囲まれた活性領域上に、例えば酸化シリコンからなる絶縁膜８を熱酸化法によって形成する。この絶縁膜８は、後述のイオン注入に際して半導体基板１を保護する機能を有している。
【００３８】
次に、イオン注入法により、メモリセルの形成領域にｎ型不純物を選択的に導入することで埋め込みｎウェルＮＷｍを形成する。さらに、イオン注入法により、所定の不純物を所定のエネルギーで選択的に導入することで、例えば周辺回路高耐圧系ｎＭＩＳの形成領域にｐウェルＰＷ１、メモリセルおよび周辺回路低耐圧系ｎＭＩＳの形成領域にＰＷ２、周辺回路高耐圧系ｐＭＩＳの形成領域にｎウェルＮＷ１、周辺回路低耐圧系ｐＭＩＳの形成領域にＮＷ２を形成する。
【００３９】
次に、図１０に示すように、半導体基板１の主面上に、例えば厚さ９ｎｍ程度の絶縁膜９ａおよび厚さ２５ｎｍ程度の絶縁膜９ｂを、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法によって形成する。絶縁膜９ａは、例えばメモリセルのトンネル絶縁膜および周辺回路低耐圧系ＭＩＳのゲート絶縁膜として機能し、絶縁膜９ｂは、例えば周辺回路高耐圧系ＭＩＳのゲート絶縁膜として機能する。
【００４０】
これら絶縁膜９ａ，９ｂは、例えば以下のように形成される。まず、半導体基板１を、例えばＩＳＳＧ酸化法を用いた熱酸化処理により、その主面上に、例えば厚さ２０ｎｍ程度の酸化シリコンからなる絶縁膜を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域の酸化シリコンからなる絶縁膜をウエットエッチング法またはドライエッチング法により除去する。その後、半導体基板１を熱酸化処理により、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域の半導体基板１の主面上に酸化シリコンからなる絶縁膜９ａを形成し、例えば周辺回路高耐圧系ＭＩＳの形成領域の半導体基板１の主面上に酸化シリコンからなる絶縁膜９ｂを形成する。
【００４１】
次に、半導体基板１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる下層導体膜１０ａおよび、例えば厚さ１５０ｎｍ程度の窒化シリコンからなる絶縁膜１１を順次堆積する。
【００４２】
次に、図１１に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜１１および下層導体膜１０ａをドライエッチング法によって除去する。これにより、メモリセルの浮遊ゲート電極の一部を構成する下層導体膜１０ａをパターニングする。この際、周辺回路の形成領域は、全体的に下層導体膜１０ａおよび絶縁膜１１によって覆われている。続いて、半導体基板１に、メモリセルのソース・ドレインを構成するｎ型半導体領域１２を形成する。ｎ型半導体領域１２には、例えばヒ素がイオン注入される。
【００４３】
次に、図１２に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１３をＣＶＤ法によって堆積する。続いて、その絶縁膜１３が半導体基板１の主面上の窪み内に残されるように、絶縁膜１３をＣＭＰ法によって研磨し、さらにドライエッチング法によってエッチングする。これにより、半導体基板１の主面上を平坦にする。また、この上に堆積する後述の浮遊ゲート電極の他の一部を構成する上層導体膜がメモリセルのソース・ドレインを構成するｎ型半導体領域１２に接触しないようにする。この際、絶縁膜１１も除去されるが、下層を保護するように機能する。
【００４４】
次に、図１３に示すように、半導体基板１の主面上に、例えば厚さ４０ｎｍ程度の低抵抗な多結晶シリコンからなる上層導体膜１０ｂを堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する上層導体膜１０ｂをドライエッチング法によって除去する。これにより、下層導体膜１０ａおよび上層導体膜１０ｂからなる浮遊ゲート電極１０を形成する。この際、周辺回路の形成領域は、全体的に上層導体膜１０ｂによって覆われている。
【００４５】
次に、図１４に示すように、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１５ｎｍ程度の層間膜１５を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する層間膜１５をドライエッチング法によって除去する。これにより、層間膜１５にコンタクトホールＣＳを形成する。なお、図１４においては、周辺回路の形成領域にコンタクトホールＣＳが示されていないが、図１４の断面に示されない他の位置において、それらのＭＩＳのゲート電極の形成領域上に上層導体膜１０ｂの一部が露出するコンタクトホールＣＳが形成されている。
【００４６】
次に、図１５に示すように、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１７、導体膜１７よりも低抵抗な、例えば厚さ８０ｎｍ程度の導体膜１８および酸化シリコン等からなるキャップ絶縁膜１９を下層から順にＣＶＤ法によって堆積する。導体膜１８としては、例えばタングステンシリサイド等のような高融点金属シリサイド膜を用いる。
【００４７】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１９および導体膜１７，１８をドライエッチング法によって除去することにより、導体膜１７，１８からなるメモリセルの制御ゲート電極２０ａを形成する。このエッチング処理に際しては、層間膜１５をエッチングストッパとして機能させている。
【００４８】
次に、図１６に示すように、キャップ絶縁膜１９、導体膜１７，１８をマスクとして、そこから露出する層間膜１５および導体膜１０ａ，１０ｂをドライエッチング法によって除去する。図１６には、これまで周辺回路に示した高耐圧系ＭＩＳおよび低耐圧系ＭＩＳのゲート長方向の断面図に加えて高耐圧系ｎＭＩＳのゲート幅方向の断面図も示している。
【００４９】
これにより、メモリセルにおいては、浮遊ゲート電極１０がゲート長方向にパターニングされて、制御ゲート電極２０ａおよび浮遊ゲート電極１０を完成させる。すなわち、浮遊ゲート電極１０上に層間膜１５を介して制御ゲート電極２０ａを積み重ねる２層ゲート電極構造を完成させる。メモリセルの浮遊ゲート電極１０と制御ゲート電極２０ａとは完全に絶縁されている。
【００５０】
また、周辺回路の形成領域においては、高耐圧系ｎＭＩＳおよびｐＭＩＳ、ならびに低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極２０ｂを完成させる。各種ＭＩＳのゲート電極２０ｂでは、下層導体膜１０ｂと導体膜１７とがコンタクトホールＣＳを通じて電気的に接続されている。
【００５１】
前述したように、周辺回路低耐圧系ＭＩＳの形成領域においては、分離部７にリセス構造が採用されており、これによって、周辺回路低耐圧系ＭＩＳのゲート電極２０ｂのエッチング残りに起因したショート不良を防ぐことができる。また、周辺回路高耐圧系ＭＩＳの形成領域においては、分離部７に逆リセス構造が採用されており、これによって、活性領域の端部（ゲート幅方向の断面図のＡ部分）のゲート絶縁膜９ｂの薄膜化が回避されて電界集中が緩和し、周辺回路高耐圧系ＭＩＳのゲート絶縁膜９ｂの破壊を低減することができる。
【００５２】
次に、図１７に示すように、周辺回路高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域２１を形成する。ｎ型半導体領域２１には、例えばヒ素またはリンがイオン注入されている。さらに、周辺回路高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域２２を形成する。ｐ型半導体領域２２には、例えばボロンまたはフッ化ボロンがイオン注入されている。
【００５３】
次に、図１８に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、周辺回路高耐圧系ＭＩＳおよび周辺回路低耐圧系ＭＩＳのゲート電極２０ｂの側面にサイドウォール２３を形成する。
【００５４】
次に、周辺回路高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域２４を形成する。ｎ型半導体領域２４には、例えばヒ素がイオン注入されている。さらに周辺回路高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域２５を形成する。ｐ型半導体領域２５には、例えばボロンがイオン注入されている。その後、イオン注入された不純物を活性化させるために、例えば温度９００℃から１０００℃程度の熱処理が半導体基板１に施される。以上の工程により、メモリアレイおよび周辺回路の各種ＭＩＳが形成される。
【００５５】
次に、図１９に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２６をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２６をドライエッチング法によって除去することにより、半導体基板１の一部、例えばメモリセルおよび周辺回路の各種ＭＩＳのソース・ドレインが露出するようなコンタクトホールＣ１を形成する。
【００５６】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ法によって研磨することにより、コンタクトホールＣ１の内部にプラグ２７を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線Ｍ１を形成する。
【００５７】
次に、図２０に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２８をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２８をドライエッチング法によって除去することにより、その絶縁膜２８に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成する。
【００５８】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ２９を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ２９を通じて第１層配線Ｍ１と電気的に接続されている。
【００５９】
次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜３０をＣＶＤ法によって堆積した後、前記スルーホールＴ１と同様な方法によって、絶縁膜３０に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を形成する。続いて、前記プラグ２９および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ３１を形成し、さらにプラグ３１を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
【００６０】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００６１】
このように、本実施の形態によれば、メモリセルおよび周辺回路低耐圧系ＭＩＳの形成領域にリセス構造の分離部７を形成し、周辺回路高耐圧系ＭＩＳの形成領域に逆リセス構造の分離部７を形成することができる。これにより、メモリセルの形成領域では、半導体基板１に生ずる応力が低減するので、半導体基板１に発生する結晶欠陥を抑制して、メモリセルのジャンクションリークのマージンを向上させることができる。また、周辺回路低耐圧系ＭＩＳの形成領域では、ゲート電極２０ｂのエッチング残りに起因したショート不良を防ぐことができる。また、周辺回路高耐圧系ＭＩＳの形成領域の分離部７では、活性領域の端部での電界集中が緩和できるので、周辺回路高耐圧系ＭＩＳのゲート絶縁膜９ｂの破壊を低減することができる。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、例えば分離領域が浅溝型の分離部により構成され、高耐圧系ＭＩＳおよび低耐圧系ＭＩＳ等のような互いに要求性能が異なる複数のＭＩＳを搭載する半導体装置に適用できる。
【産業上の利用可能性】
【００６４】
本発明の半導体装置は、分離領域が浅溝型の分離部により構成され、互いに要求性能が異なる複数のＭＩＳを搭載する半導体装置に適用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施の形態によるフラッシュメモリを搭載した半導体装置の半導体チップ内部の主な回路ブロックを示したチップ構成図である。
【図２】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部平面図である。
【図６】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるフラッシュメモリの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００６６】
１  半導体基板
２  絶縁膜
３  絶縁膜
４  溝
５  絶縁膜
６  レジストパターン
７  分離部
８  絶縁膜
９ａ  絶縁膜
９ａ  絶縁膜
１０  浮遊ゲート電極
１０ａ  下層導体膜
１０ｂ  上層導体膜
１１  絶縁膜
１２  ｎ型半導体領域
１３  絶縁膜
１５  層間膜
１７  導体膜
１８  導体膜
１９  キャップ絶縁膜
２０ａ  制御ゲート電極
２０ｂ  ゲート電極
２１  ｎ型半導体領域
２２  ｐ型半導体領域
２３  サイドウォール
２４  ｎ型半導体領域
２５  ｐ型半導体領域
２６  絶縁膜
２７  プラグ
２８  絶縁膜
２９  プラグ
３０  絶縁膜
３１  プラグ
Ｃ１  コンタクトホール
ＣＳ  コンタクトホール
ＣＣ  周辺回路
ＢＬ  ビット線
ＩＯ  入出力インターフェース回路
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
ＭＡＲＹ  メモリアレイ
ＭＣ  メモリセル
ＳＣ  半導体チップ
Ｔ１，Ｔ２  スルーホール
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図５】
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