(57)【要約】【課題】本発明は、位相が異なる２種類のクロック信号を用いたクロック同期型のデータ転送回路において、データを正しく転送できるようにする。【解決手段】クロック信号ＣＫ２／ｂＣＫ２により制御され、入力データＩＮを転送する転送ゲート１１と、転送ゲート１１により転送されたデータをラッチするラッチ回路１３と、クロック信号ＣＫ２／ｂＣＫ２とは位相が異なるクロック信号ＣＫ１／ｂＣＫ１により制御され、ラッチ回路１３でラッチされたデータを転送する転送ゲート１２と、転送ゲート１２により転送されたデータをラッチしかつ出力するラッチ回路１４とを具備し、クロック信号ＣＫ２／ｂＣＫ２、ＣＫ１／ｂＣＫ１は、転送ゲート１１、１２におけるデータ転送期間が互いに重ならず、かつ転送ゲート１１、１２のオフ期間が重なるように位相が制御されている。【選択図】図１
2006338723.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号により制御され、入力データを転送する第１の転送ゲートと、
前記第１の転送ゲートにより転送されたデータをラッチする第１のラッチ回路と、
前記第１のクロック信号とは位相が異なる第２のクロック信号により制御され、前記第１のラッチ回路でラッチされたデータを転送する第２の転送ゲートと、
前記第２の転送ゲートにより転送されたデータをラッチしかつ出力する第２のラッチ回路とを具備し、
前記第１及び第２のクロック信号は、前記第１及び第２の転送ゲートにおけるデータ転送期間が互いに重ならず、かつ前記第１及び第２の転送ゲートのオフ期間が重なるように位相が制御されていることを特徴とするデータ転送回路。
【請求項２】
前記第１及び第２の転送ゲートはそれぞれトランスファゲートで構成され、
前記第１及び第２のラッチ回路はそれぞれ、第１のインバータ回路、及び前記第１のインバータ回路の出力端子に入力端子が接続され前記第１のインバータ回路の入力端子に出力端子が接続された第２のインバータ回路で構成されていることを特徴とする請求項１記載のデータ転送回路。
【請求項３】
前記第１及び第２の転送ゲートはそれぞれトランスファゲートで構成され、
前記第１及び第２のラッチ回路はそれぞれ、インバータ回路、及び前記インバータ回路の出力端子に入力端子が接続され前記インバータ回路の入力端子に出力端子が接続されたクロックドインバータ回路で構成されていることを特徴とする請求項１記載のデータ転送回路。
【請求項４】
前記第１及び第２の転送ゲートはそれぞれ前記第１のクロック信号または前記第２のクロック信号で制御される第１のクロックドインバータ回路で構成され、
前記第１及び第２のラッチ回路はそれぞれ、インバータ回路、及び前記インバータ回路の出力端子に入力端子が接続され前記インバータ回路の入力端子に出力端子が接続され、前記第１のクロック信号または前記第２のクロック信号で制御される第２のクロックドインバータ回路で構成されていることを特徴とする請求項１記載のデータ転送回路。
【請求項５】
データを転送するデータ転送回路と、
入力データを前記データ転送回路に供給すると共に、リセット信号に基づいて入力データのレベルを一義的に設定するデータ入力制御回路とを具備し、
前記データ転送回路は、
第１のクロック信号により制御され、入力データを転送する第１の転送ゲートと、
前記第１の転送ゲートにより転送されたデータをラッチする第１のラッチ回路と、
前記第１のクロック信号とは位相が異なる第２のクロック信号により制御され、前記第１のラッチ回路でラッチされたデータを転送する第２の転送ゲートと、
前記第２の転送ゲートにより転送されたデータをラッチしかつ出力する第２のラッチ回路とを有し、前記第１及び第２のクロック信号は、前記第１及び第２の転送ゲートにおけるデータ転送期間が互いに重ならず、かつ前記第１及び第２の転送ゲートのオフ期間が重なるように位相が制御されていることを特徴とするデータ入力転送回路。
【請求項６】
それぞれ複数のメモリセルで構成される複数のメモリセルアレイを有する複数のメモリセルアレイブロックと、
前記複数のメモリセルアレイブロックに対応してそれぞれ設けられ、前記メモリセルアレイ内のワード線及びカラム選択線を選択駆動するロウデコーダ及びカラムデコーダと、
前記ワード線及び前記カラム選択線をスペアワード線及びスペアカラム選択線と置き換えるためのリダンダンシ置換データをパラレルに出力するロウリダンダンシ用フューズブロック及びカラムリダンダンシ用フューズブロックと、
第１及び第２のクロック信号を生成するクロック信号生成回路と、
前記両フューズブロックからパラレルに出力されるリダンダンシ置換データを、前記第１及び第２のクロック信号に同期させ、シリアルデータに変換するロウリダンダンシ用パラレルシリアル変換回路及びカラムリダンダンシ用パラレルシリアル変換回路と、
前記両パラレルシリアル変換回路からシリアルに出力されるリダンダンシ置換データを、前記第１及び第２のクロック信号に同期させ、パラレルデータに変換するロウリダンダンシ用シリアルパラレル変換回路及びカラムリダンダンシ用シリアルパラレル変換回路と、
前記両パラレルシリアル変換回路と前記両シリアルパラレル変換回路との間に設けられ、リセット信号に基づいて出力データのレベルを一義的に設定するロウリダンダンシ用データ入力制御回路及びカラムリダンダンシ用データ入力制御回路と、
前記両シリアルパラレル変換回路からの出力データに基づき、スペアワード線及びスペアカラム選択線への置き換えを制御するロウ用置換制御回路及びカラム用置換制御回路とを具備し、
前記両パラレルシリアル変換回路及び前記両シリアルパラレル変換回路はそれぞれ、１ビットのデータを転送する直列接続された複数個のデータ転送回路を有し、
前記複数個のデータ転送回路のそれぞれは、
前記第１のクロック信号により制御され、入力データを転送する第１の転送ゲートと、
前記第１の転送ゲートにより転送されたデータをラッチする第１のラッチ回路と、
前記第１のクロック信号とは位相が異なる第２のクロック信号により制御され、前記第１のラッチ回路でラッチされたデータを転送する第２の転送ゲートと、
前記第２の転送ゲートにより転送されたデータをラッチしかつ出力する第２のラッチ回路とを有し、
前記第１及び第２のクロック信号は、前記第１及び第２の転送ゲートにおけるデータ転送期間が互いに重ならず、かつ前記第１及び第２の転送ゲートのオフ期間が重なるように位相が制御されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１ビットのデータをクロック信号に同期して転送するクロック同期型のデータ転送回路及びこのデータ転送回路を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
現在の半導体メモリ製品の大部分は、外部から入力されるクロック信号に同期してその動作が制御される。例えば、書き込み動作を行う場合は、外部から入力されるクロック信号に同期させて「Write動作」を要求するコマンドが入力される。このとき、半導体チップ内部では、「Write動作」要求が入力されたクロック信号をトリガーにして書き込み動作が開始される。同様に読み出し動作を行う場合も、「Read動作」要求が入力されたクロック信号をトリガーとして読み出し動作が開始される。また、半導体チップ内部でパラレルデータのシリアルデータへの変換(パラシリ変換)を行い、シリアルデータのパラレルデータへの変換(シリパラ変換)を行うシフトレジスタの動作も、外部から入力されるクロック信号、もしくはチップ内部で生成されるクロック信号に同期して制御される。
【０００３】
図２０は、パラレルデータのシリアルデータへの変換、もしくはシリアルデータのパラレルデータへの変換を行うシフトレジスタに用いられる従来のデータ転送回路の一例を示している。このデータ転送回路は、例えば特許文献１の図１３や図１４に開示されているものであり、クロック信号ＣＫ、ｂＣＫ（ｂＣＫはＣＫの反転信号を表す）に同期して、１ビットのデータを転送する。
【０００４】
このデータ転送回路は、クロック信号ＣＫ、ｂＣＫによりオン／オフ動作が制御される２つの転送ゲート６１、６２、及び２つの転送ゲート６１、６２の出力をラッチする２つのラッチ回路６３、６４を備えている。
【０００５】
転送ゲート６１は入力データＩＮをデータ転送回路内に取り込み、ラッチ回路６３は転送ゲート６１によって取り込まれたデータをラッチする。転送ゲート６２はラッチ回路６３でラッチされたデータを転送し、ラッチ回路６４は転送ゲート６２によって転送されたデータをラッチし、次段のデータ転送回路に出力する。
【０００６】
上記従来のデータ転送回路において、一般に、入力データＩＮは外部の基準クロック信号に同期してデータ転送回路に供給される。また、データ転送回路に供給されるクロック信号ＣＫ、ｂＣＫは、外部の基準クロック信号に同期して半導体チップ内部の制御クロック信号生成回路で生成される。
【０００７】
制御クロック信号生成回路がデータ転送回路の近傍に配置されており、クロック信号ＣＫ、ｂＣＫに配線遅延がほとんど無い場合には問題が生じない。しかし、制御クロック信号生成回路をデータ転送回路の近傍に配置することが出来ない場合、制御クロック信号生成回路とデータ転送回路との間の配線に存在する抵抗成分のために、クロック信号ＣＫ、ｂＣＫは配線遅延が大きくなり、“Ｌ”レベルから“Ｈ”レベルへの立ち上がり、または“Ｈ”レベルから“Ｌ”レベルの立下りが遅くなり、信号波形が鈍ってしまう。この結果、データ転送回路が誤動作を起こすという問題が発生する。
【０００８】
例えば、クロック信号ＣＫが“Ｌ”レベルから“Ｈ”レベル（ｂＣＫは“Ｈ”レベルから“Ｌ”レベル）に変化し、転送ゲート６２がオンして、一方のラッチ回路６３でラッチされたデータが他方のラッチ回路６４に転送される場合を考える。このとき、クロック信号ＣＫ、ｂＣＫの立ち上がり及び立下り波形が鈍ることにより、転送ゲート６１はまだオンしているとする。クロック信号ＣＫが“Ｌ”レベルから“Ｈ”レベルに、ｂＣＫが“Ｈ”レベルから“Ｌ”レベルに変化するよりも前に、外部の基準クロック信号に同期した入力データＩＮが切り換わると、この切り換わった入力データＩＮが転送ゲート６１、ラッチ回路６３、及び転送ゲート６２を介してラッチ回路６４まで伝わり、そのまま次段に出力されてしまう。すなわち、データのすり抜けが発生する。
【０００９】
以上のことから、従来のデータ転送回路は、データとクロック信号の位相差によるデータのすり抜けを防止するために、制御クロック信号生成回路を常にデータ転送回路の近傍に配置しなければいけないという制約を抱えている。
【特許文献１】特開２０００−６７５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、クロック信号の遅延の影響による誤動作が防止できるクロック同期型のデータ転送回路及び半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明のデータ転送回路は、第１のクロック信号により制御され、入力データを転送する第１の転送ゲートと、前記第１の転送ゲートにより転送されたデータをラッチする第１のラッチ回路と、前記第１のクロック信号とは位相が異なる第２のクロック信号により制御され、前記第１のラッチ回路でラッチされたデータを転送する第２の転送ゲートと、前記第２の転送ゲートにより転送されたデータをラッチしかつ出力する第２のラッチ回路とを具備し、前記第１及び第２のクロック信号は、前記第１及び第２の転送ゲートにおけるデータ転送期間が互いに重ならず、かつ前記第１及び第２の転送ゲートのオフ期間が重なるように位相が制御されていることを特徴とする。
【００１２】
本発明のデータ入力転送回路は、データを転送するデータ転送回路と、入力データを前記データ転送回路に供給すると共に、リセット信号に基づいて入力データのレベルを一義的に設定するデータ入力制御回路とを具備し、前記データ転送回路は、第１のクロック信号により制御され、入力データを転送する第１の転送ゲートと、前記第１の転送ゲートにより転送されたデータをラッチする第１のラッチ回路と、前記第１のクロック信号とは位相が異なる第２のクロック信号により制御され、前記第１のラッチ回路でラッチされたデータを転送する第２の転送ゲートと、前記第２の転送ゲートにより転送されたデータをラッチしかつ出力する第２のラッチ回路とを有し、前記第１及び第２のクロック信号は、前記第１及び第２の転送ゲートにおけるデータ転送期間が互いに重ならず、かつ前記第１及び第２の転送ゲートのオフ期間が重なるように位相が制御されていることを特徴とする。
【００１３】
本発明の半導体記憶装置は、それぞれ複数のメモリセルで構成される複数のメモリセルアレイを有する複数のメモリセルアレイブロックと、前記複数のメモリセルアレイブロックに対応してそれぞれ設けられ、前記メモリセルアレイ内のワード線及びカラム選択線を選択駆動するロウデコーダ及びカラムデコーダと、前記ワード線及び前記カラム選択線をスペアワード線及びスペアカラム選択線と置き換えるためのリダンダンシ置換データをパラレルに出力するロウリダンダンシ用フューズブロック及びカラムリダンダンシ用フューズブロックと、第１及び第２のクロック信号を生成するクロック信号生成回路と、前記両フューズブロックからパラレルに出力されるリダンダンシ置換データを、前記第１及び第２のクロック信号に同期させ、シリアルデータに変換するロウリダンダンシ用パラレルシリアル変換回路及びカラムリダンダンシ用パラレルシリアル変換回路と、前記両パラレルシリアル変換回路からシリアルに出力されるリダンダンシ置換データを、前記第１及び第２のクロック信号に同期させ、パラレルデータに変換するロウリダンダンシ用シリアルパラレル変換回路及びカラムリダンダンシ用シリアルパラレル変換回路と、前記両パラレルシリアル変換回路と前記両シリアルパラレル変換回路との間に設けられ、リセット信号に基づいて出力データのレベルを一義的に設定するロウリダンダンシ用データ入力制御回路及びカラムリダンダンシ用データ入力制御回路と、前記両シリアルパラレル変換回路からの出力データに基づき、スペアワード線及びスペアカラム選択線への置き換えを制御するロウ用置換制御回路及びカラム用置換制御回路とを具備し、前記両パラレルシリアル変換回路及び前記両シリアルパラレル変換回路はそれぞれ、１ビットのデータを転送する直列接続された複数個のデータ転送回路を有し、前記複数個のデータ転送回路のそれぞれは、前記第１のクロック信号により制御され、入力データを転送する第１の転送ゲートと、前記第１の転送ゲートにより転送されたデータをラッチする第１のラッチ回路と、前記第１のクロック信号とは位相が異なる第２のクロック信号により制御され、前記第１のラッチ回路でラッチされたデータを転送する第２の転送ゲートと、前記第２の転送ゲートにより転送されたデータをラッチしかつ出力する第２のラッチ回路とを有し、前記第１及び第２のクロック信号は、前記第１及び第２の転送ゲートにおけるデータ転送期間が互いに重ならず、かつ前記第１及び第２の転送ゲートのオフ期間が重なるように位相が制御されていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、クロック信号の遅延の影響による誤動作が防止できるクロック同期型のデータ転送回路及び半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００１６】
図１は、本発明の第１の実施形態に係わるクロック同期型のデータ転送回路を、このデータ転送回路の動作を制御するために用いられるクロック信号を生成する制御クロック信号生成回路と共に示している。図１に示すデータ転送回路１０は、クロック信号に同期して１ビットのデータを転送するものであり、それぞれ２個の転送ゲート１１、１２及びラッチ回路１３、１４を備えている。
【００１７】
転送ゲート１１は、ソース、ドレイン間が並列接続されたＰチャネル、ＮチャネルのＭＯＳトランジスタからなるＣＭＯＳ型の転送ゲートであり、クロック信号ＣＫ２、ｂＣＫ２（ｂＣＫ２はＣＫ２の逆相信号を表す）によりオン／オフ動作が制御される。
【００１８】
転送ゲート１１の出力ノードＡにはラッチ回路１３が接続されている。ラッチ回路１３は、転送ゲート１１の出力ノードＡに入力端子が接続された第１のインバータ回路（反転回路）１５と、第１のインバータ回路１５の出力端子に入力端子が接続され第１のインバータ回路１５の入力端子に出力端子が接続された第２のインバータ回路１６とを備えている。
【００１９】
ラッチ回路１３の出力ノードＢには転送ゲート１２が接続されている。転送ゲート１２は、一方の転送ゲート１１と同様に、ソース、ドレイン間が並列接続されたＰチャネル、ＮチャネルのＭＯＳトランジスタからなるＣＭＯＳ型の転送ゲートであり、上記クロック信号ＣＫ２、ｂＣＫ２とは位相が異なるクロック信号ＣＫ１、ｂＣＫ１（ｂＣＫ１はＣＫ１の逆相信号を表す）によりオン／オフ動作が制御される。
【００２０】
転送ゲート１２の出力ノードＣにはラッチ回路１４が接続されている。ラッチ回路１４は、転送ゲート１２の出力ノードＣに入力端子が接続された第１のインバータ回路１７と、第１のインバータ回路１７の出力端子に入力端子が接続され第１のインバータ回路１７の入力端子に出力端子が接続された第２のインバータ回路１８とを備えている。
【００２１】
制御クロック信号生成回路２０は、例えば半導体チップの外部から供給される基準クロック信号ＣＬＫが入力され、この基準クロック信号ＣＬＫから、図２に示すような２相のクロック信号ＣＫ１、ＣＫ２及びその逆相信号ｂＣＫ１、ｂＣＫ２を生成する。
【００２２】
クロック信号ＣＫ１が“Ｈ”レベルでかつｂＣＫ１が“Ｌ”レベルのときは、転送ゲート１２がオン状態になり、ラッチ回路１３のラッチデータがラッチ回路１４に転送される。このとき、クロック信号ＣＫ２が“Ｌ”レベルでかつｂＣＫ２が“Ｈ”レベルなので、転送ゲート１１はオフ状態になる。
【００２３】
上記とは逆に、クロック信号ＣＫ２が“Ｈ”レベルでかつｂＣＫ２が“Ｌ”レベルのときは、転送ゲート１１がオン状態になり、入力データＩＮがラッチ回路１３に転送される。このとき、クロック信号ＣＫ１が“Ｌ”レベルでかつｂＣＫ１が“Ｈ”レベルなので、転送ゲート１２はオフ状態になる。
【００２４】
すなわち、クロック信号ＣＫ１、ＣＫ２及びその逆相信号ｂＣＫ１、ｂＣＫ２は、２個の転送ゲート１１、１２におけるデータ転送期間が互いに重ならず、かつ転送ゲート１１、１２のオフ期間が重なるように位相が制御されている。
【００２５】
図３は、図１中に示す制御クロック信号生成回路２０の具体的な回路構成の一例を示している。２相クロック信号生成回路２１は、基準クロック信号ＣＬＫから互いに位相が異なる２相のクロック信号ＣＬＫ１、ＣＬＫ２を生成する。
【００２６】
直列接続された２個のインバータ回路２２は、２相のクロック信号のうちの一方のクロック信号ＣＬＫ１からクロック信号ＣＫ１を生成する。
【００２７】
直列接続された３個のインバータ回路２３は、クロック信号ＣＬＫ１からクロック信号ｂＣＫ１を生成する。
【００２８】
直列接続された２個のインバータ回路２４は、２相のクロック信号のうちの他方のクロック信号ＣＬＫ２からクロック信号ＣＫ２を生成する。
【００２９】
直列接続された３個のインバータ回路２５は、クロック信号ＣＬＫ２からクロック信号ｂＣＫ２を生成する。
【００３０】
図１に示すような構成のデータ転送回路１０を半導体チップ上に複数個集積する際、複数個のデータ転送回路１０は、制御クロック信号生成回路２０の近傍に配置されるものとそうでないものとが生じる。
【００３１】
図４（ａ）は、データ転送回路１０が制御クロック信号生成回路２０の近傍に配置される場合の回路接続状態を示している。データ転送回路１０が制御クロック信号生成回路２０の近傍に配置されているので、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２には、配線経路による信号遅延がほとんど生じない。この場合、図４（ｂ）のタイミング図に示すように、データ転送回路１０に供給されるクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２の立ち上がり及び立下り波形は鈍らず、基準クロック信号ＣＬＫとほぼ同様の立ち上がり及び立下り特性を有するようになる。また、入力データＩＮが変化するタイミングｔＤは、クロック信号ＣＫ１が変化するタイミングｔＣよりも後になる。
【００３２】
次に、図４（ａ）の回路の動作を説明する。
【００３３】
基準クロック信号ＣＬＫが“Ｌ”レベルで、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルで、かつクロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベルとなる期間では、転送ゲート１１がオン状態、転送ゲート１２がオフ状態となっているため、入力データＩＮが転送ゲート１１を介してラッチ回路１３に転送される。
【００３４】
この状態から、基準クロック信号ＣＬＫが“Ｌ”レベルで、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルで、かつクロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルとなる期間では、転送ゲート１１及び１２が共にオフ状態となるため、ラッチ回路１３に転送されたデータがラッチ回路１３でラッチされる。
【００３５】
この状態から、次に、基準クロック信号ＣＬＫが“Ｈ”レベルで、クロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベルで、かつクロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルとなる期間では、転送ゲート１１がオフ状態、転送ゲート１２がオン状態となっているため、ラッチ回路１３でラッチされているデータが転送ゲート１２を介してラッチ回路１４に転送される。
【００３６】
この状態から、基準クロック信号ＣＬＫが“Ｈ”レベルで、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルで、かつクロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルとなる期間では、転送ゲート１１及び１２が共にオフ状態となるため、ラッチ回路１４に転送されたデータがラッチ回路１４でラッチされる。
【００３７】
つまり、図１中のデータ転送回路１０では、転送ゲート１１または１２がオンした後は、転送ゲート１１及び１２の両方がオフ状態となる期間が必ずあり、そのオフ期間を挟んで２個の転送ゲートが交互にオン／オフ動作を繰り返しながらクロック信号に同期してデータが転送される。
【００３８】
次に、図４（ａ）に示す回路の動作を図５のタイミング図を参照して詳細に説明する。
【００３９】
時刻Ｔ０〜Ｔ１の期間では、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベル、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベルなので、転送ゲート１１はオン状態、転送ゲート１２はオフ状態である。従って、入力データＩＮの“Ｌ”レベルがラッチ回路１３に転送される。
【００４０】
時刻Ｔ１〜Ｔ２の期間では、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベル、クロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルなので、転送ゲート１２はオフ状態のままとなり、他方、転送ゲート１１はオン状態からオフ状態に変化する。すなわち、時刻Ｔ１〜Ｔ２の期間では、ラッチ回路１３に転送された“Ｌ”レベルのデータがラッチ回路１３でラッチされる。
【００４１】
時刻Ｔ２で、基準クロック信号ＣＬＫに同期して入力データＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移し、クロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベルになると、転送ゲート１２はオフ状態からオン状態になるが、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルのままであるので、転送ゲート１１はオフ状態のままである。また、時刻Ｔ２の後に、入力データＩＮは“Ｌ”レベルから“Ｈ”レベルに遷移するが、データ転送回路１０内にデータを取り込む働きをする転送ゲート１１はオフ状態であるので、入力データＩＮとクロック信号ＣＫ１の位相差、この場合はタイミングｔＣとｔＤの差に関係なく、入力データＩＮの遷移はデータ転送回路１０内には伝わらない。また、転送ゲート１２がオフ状態からオン状態になることで、時刻Ｔ１〜Ｔ２の期間内にラッチ回路１３でラッチされていた“Ｌ”レベルのデータがラッチ回路１４に転送され、出力データＯＵＴとして出力される。
【００４２】
時刻Ｔ３で、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルになると、転送ゲート１２はオン状態からオフ状態になるが、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルのままであるので、転送ゲート１１はオフ状態のままである。転送ゲート１２がオフ状態になることで、時刻Ｔ２でデータ転送回路１０からの出力データＯＵＴとして出力されていた“Ｌ”レベルのデータがラッチ回路１４でラッチされる。従って、時刻Ｔ２〜Ｔ４の期間では、データ転送回路１０の出力データＯＵＴとして“Ｌ”レベルのデータが出力される。
【００４３】
時刻Ｔ４で、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベルになると、転送ゲート１１はオフ状態からオン状態になる。しかし、クロック信号ＣＫ１は“Ｌ”レベル、ｂＣＫ１は“Ｈ”レベルのままであるので、転送ゲート１２はオフ状態のままである。転送ゲート１１がオン状態になることで、入力データＩＮの“Ｈ”レベルのデータがラッチ回路１３に転送される。つまり、図１中のノードＡは“Ｌ”レベルから“Ｈ”レベルに変化し、ノードＢは“Ｈ”レベルから“Ｌ”レベルに変化する。このとき、転送ゲート１２はオフ状態なので、ラッチ回路１３に転送された“Ｈ”レベルのデータはラッチ回路１４には転送されない。従って、データ転送回路１０の出力データＯＵＴは、先の期間と同様に“Ｌ”レベルのままである。
【００４４】
時刻Ｔ５で、クロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルになると、転送ゲート１１はオン状態からオフ状態になるが、クロック信号ＣＫ１は“Ｌ”レベル、ｂＣＫ１は“Ｈ”レベルのままであるので、転送ゲート１２はオフ状態のままである。転送ゲート１１がオフ状態になることで、ラッチ回路１３まで伝わっていた“Ｈ”レベルのデータがラッチ回路１３でラッチされる。従って、時刻Ｔ４〜Ｔ６の期間においても、データ転送回路１０の出力データＯＵＴは、先の時刻Ｔ２〜Ｔ４の期間と同様に“Ｌ”レベルのままである。
【００４５】
時刻Ｔ６で、入力データＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移し、クロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベルになると、転送ゲート１２はオフ状態からオン状態になるが、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルのままであるので、転送ゲート１１はオフ状態のままである。時刻Ｔ６の後に、入力データＩＮが“Ｈ”レベルから“Ｌ”レベルに遷移するが、データ転送回路１０内にデータを取り込む働きをする転送ゲート１１はオフ状態であるので、入力データＩＮとクロック信号ＣＫ１の位相差（タイミングｔＣとｔＤの差）に関係なく、入力データＩＮの遷移はデータ転送回路１０内には伝わらない。また、転送ゲート１２がオフ状態からオン状態になることで、時刻Ｔ５〜Ｔ６の期間内にラッチ回路１３でラッチされていた“Ｈ”レベルのデータがラッチ回路１４に転送され、ノードＣが“Ｈ”レベルから“Ｌ”レベル、ノードＤが“Ｌ”レベルから“Ｈ”レベルに遷移し、出力データＯＵＴとして“Ｈ”レベルのデータが出力される。
【００４６】
時刻Ｔ７で、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルになると、転送ゲート１２はオン状態からオフ状態になるが、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルのままであるので、転送ゲート１１はオフ状態のままである。転送ゲート１２がオフ状態になることで、時刻Ｔ６にデータ転送回路１０からの出力データＯＵＴとして出力されていた“Ｈ”レベルのデータがラッチ回路１４でラッチされる。すなわち、ノードＣは“Ｌ”レベル、ノードＤは“Ｈ”レベルとなる。従って、時刻Ｔ６〜Ｔ８の期間、データ転送回路１０からの出力データＯＵＴは“Ｈ”レベルとなる。
【００４７】
時刻Ｔ８で、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベルになると、転送ゲート１１がオフ状態からオン状態になるが、クロック信号ＣＫ１は“Ｌ”レベル、ｂＣＫ１は“Ｈ”レベルのままであるので、転送ゲート１２はオフ状態のままである。転送ゲート１１がオフ状態からオン状態になることで、入力データＩＮの“Ｌ”レベルのデータがデータ転送回路１０内のラッチ回路１３まで伝わり、ノードＡが“Ｈ”レベルから“Ｌ”レベル、ノードＢが“Ｌ”レベルから“Ｈ”レベルに遷移し、入力データＩＮの“Ｌ”レベルのデータは、転送ゲート１２がオフ状態であるのでラッチ回路１４までは伝わらない。従って、出力データＯＵＴは、先の期間と同様に“Ｈ”レベルのままである。
【００４８】
時刻Ｔ９で、クロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルになると、転送ゲート１１はオン状態からオフ状態になるが、クロック信号ＣＫ１は“Ｌ”レベル、ｂＣＫ１は“Ｈ”レベルのままであるので、転送ゲート１２はオフ状態のままである。転送ゲート１１がオフ状態になることで、データ転送回路１０内のラッチ回路１３まで伝わっていた“Ｌ”レベルのデータがラッチ回路１３でラッチされ、ノードＡが“Ｌ”レベルに、ノードＢが“Ｈ”レベルに保持される。従って、時刻Ｔ８〜Ｔ１０の期間においても、データ転送回路１０からの出力データＯＵＴは、先の時刻Ｔ６〜Ｔ８の期間と同様に“Ｈ”レベルのままである。
【００４９】
時刻Ｔ１０で、クロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベルになると、転送ゲート１２はオフ状態からオン状態になるが、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルのままであるので、転送ゲート１１はオフ状態のままである。転送ゲート１２がオフ状態からオン状態になることで、時刻Ｔ９〜Ｔ１０の期間にラッチ回路１３でラッチされていた“Ｌ”レベルのデータがラッチ回路１４に伝わり、ノードＣが“Ｌ”レベルから“Ｈ”レベルに、ノードＤが“Ｈ”レベルから“Ｌ”レベルに遷移する。従って、出力データＯＵＴは“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００５０】
時刻Ｔ１１で、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルになると、転送ゲート１２はオン状態からオフ状態になるが、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルのままであるので、転送ゲート１１はオフ状態のままである。そして、転送ゲート１２がオン状態からオフ状態になることで、時刻Ｔ１０でデータ転送回路１０からの出力データＯＵＴとして出力されていた“Ｌ”レベルのデータがラッチ回路１４でラッチされ、ノードＣが“Ｈ”レベルに、ノードＤが“Ｌ”レベルに保持される。従って、時刻Ｔ１０〜Ｔ１２の期間、出力データＯＵＴとして“Ｌ”レベルが出力される。
【００５１】
時刻Ｔ１２以降の期間に関しては、データ転送回路１０内の内部ノードの状態が時刻Ｔ１０〜Ｔ１２の期間と同じであるため、データ転送回路１０からは“Ｌ”レベルのデータが出力され続ける。
【００５２】
すなわち、図４（ａ）に示すように、データ転送回路１０が制御クロック信号生成回路２０の近傍に配置される場合、データ転送回路１０では正常にデータの転送が行われる。
【００５３】
図６（ａ）は、データ転送回路１０を制御クロック信号生成回路２０の近傍に配置することができない場合の回路接続状態を示している。データ転送回路１０が制御クロック信号生成回路２０の近傍に配置されないので、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２には、配線経路に存在する抵抗成分による信号遅延が生じる。この場合、図６（ｂ）のタイミング図に示すように、データ転送回路１０に供給されるクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２は、立ち上がり及び立下り波形が鈍り、基準クロック信号ＣＬＫよりも穏やかに変化する立ち上がり及び立下り特性を有するようになる。また、入力データＩＮが変化するタイミングｔＤは、クロック信号ＣＫ１が変化するタイミングｔＣよりも先になる。
【００５４】
図７は、図６（ａ）に示す回路の動作の一例を示すタイミング図である。なお、時刻Ｔ２以前の期間、及びＴ６以降の期間の動作は、図５を参照して説明した図４（ａ）の回路の場合と同様なのでその説明は省略し、時刻Ｔ２以降からＴ６以前の期間の動作について以下に説明する。
【００５５】
時刻Ｔ２で、入力データＩＮは“Ｌ”レベルから“Ｈ”レベルに遷移するが、そのデータの遷移は図５の場合とは異なり、クロック信号ＣＫ１、ｂＣＫ１の切り換りよりも早くデータ転送回路１０に伝わる。しかし、データ転送回路１０に伝わった入力データＩＮをデータ転送回路１０内に取り込む働きをする転送ゲート１１がオフ状態であるため、従来のようにデータ転送回路１０内にデータの遷移が伝わってしまうことはない。
【００５６】
また、時刻Ｔ６で、入力データＩＮは“Ｈ”レベルから“Ｌ”レベルに遷移し、そのデータの遷移がクロック信号ＣＫ１、ｂＣＫ１の切り換りよりも早くデータ転送回路１０に伝わるが、転送ゲート１１がオフ状態であるため、データ転送回路１０内に伝わることがない。
【００５７】
つまり、クロック信号に遅延が生じて、入力データとクロック信号との間に位相差が生じたとしても、データがすり抜ける誤動作の発生を防止でき、基準クロック信号に同期して入力データを正しく転送することができる。この結果、制御クロック信号生成回路を常にデータ転送回路の近傍に配置しなければいけないという制約が解消できる。
【００５８】
従来のデータ転送回路は、先に説明したようにデータがクロック信号よりも先に切り換る場合、データ転送回路内でデータのすり抜けが生じ、基準クロック信号に同期して入力データを正しく転送することができなくなるため、制御クロック信号生成回路を常にデータ転送回路の近傍に配置しなければいけないという問題を抱えている。
【００５９】
また、回路構成上、どうしてもクロック信号に配線遅延が生じてしまうような場合には、データ転送回路相互間に、データ転送回路に入力されるデータをクロック信号よりも遅らせるための遅延回路ブロックを設けなければならず、レイアウト面積の増加をもたらしていた。
【００６０】
しかしながら、本実施形態に係わるデータ転送回路は、クロック信号とデータの位相差に係わらず常に基準クロック信号に同期して入力データを正しく転送することができるため、制御クロック信号生成回路の配置場所を自由に決めることができる。
【００６１】
さらに、本実施形態に係わるデータ転送回路では、回路構成上、どうしてもクロック信号に配線遅延が生じてしまうような場合においても、データ転送回路相互間に、データ転送回路に入力されるデータをクロック信号よりも遅らせるための遅延回路ブロックを設ける必要がない。このため、レイアウト面積の縮小、つまりチップサイズの縮小をもたらす効果が得られる。
【００６２】
図８は、本発明の第２の実施形態に係わるデータ転送回路の構成を示している。
【００６３】
第２の実施形態に係わるデータ転送回路１０が図１に示す第１の実施形態に係わるデータ転送回路と異なる点は、ラッチ回路１３、１４を構成する第２のインバータ回路１６、１８の代わりに、クロックドインバータ回路１６Ａ、１８Ａを設けるようにしたところである。
【００６４】
ラッチ回路１３内のクロックドインバータ回路１６Ａはクロック信号ＣＫ２、ｂＣＫ２で制御され、ラッチ回路１４内のクロックドインバータ回路１８Ａはクロック信号ＣＫ１、ｂＣＫ１で制御される。
【００６５】
クロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベルとなり、転送ゲート１２がオン状態となる時は、ラッチ回路１４内のクロックドインバータ回路１８Ａがオフ状態になる。上記の場合とは逆に、クロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベルとなり、転送ゲート１２がオフ状態となる時は、ラッチ回路１４内のクロックドインバータ回路１８Ａがオン状態になり、ラッチ回路１４でデータがラッチされる。
【００６６】
同様に、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベルとなり、転送ゲート１１がオン状態となる時は、ラッチ回路１３内のクロックドインバータ回路１６Ａがオフ状態になる。上記の場合とは逆に、クロック信号ＣＫ２が“Ｌ”レベル、ｂＣＫ２が“Ｈ”レベルとなり、転送ゲート１１がオフ状態となる時は、ラッチ回路１３内のクロックドインバータ回路１６Ａがオン状態になり、ラッチ回路１３でデータがラッチされる。
【００６７】
本実施形態のように、転送ゲート１１、１２をオン状態にして、データをラッチ回路１３、１４に転送する際に、ラッチ回路１３、１４を構成するクロックドインバータ回路１６Ａ、１８Ａをオフ状態にすることで、第１の実施形態のように２つのインバータ回路でラッチ回路を構成する場合よりも、データを容易にラッチ回路に転送することができる。
【００６８】
図１に示すように、２つのインバータ回路でラッチ回路を構成する場合、ラッチ用のインバータ回路（図１中のインバータ回路１６、１８）の能力を、転送用のインバータ回路（図１中のインバータ回路１５、１７）よりも弱くしなければならない。このため、ラッチ回路部分のレイアウト面積が増加してしまう。
【００６９】
しかし、本実施形態のように、ラッチ用の素子をクロックドインバータ回路にすることで、ラッチ回路部分のレイアウト面積を増加させることなくデータ転送回路を構成することができる。
【００７０】
また、本実施形態においても、第１の実施形態と同様に、クロック信号とデータの位相差に係わらず常に基準クロック信号に同期して入力データを正しく転送することができるため、制御クロック信号生成回路の配置場所を自由に決めることができる。
【００７１】
さらに、第１の実施形態と同様に、回路構成上、どうしてもクロック信号に配線遅延が生じてしまうような場合においても、データ転送回路相互間に、データ転送回路に入力されるデータをクロック信号よりも遅らせるための遅延回路ブロックを設ける必要がない。この結果、レイアウト面積の縮小、つまりチップサイズの縮小をもたらす効果が得られる。
【００７２】
図９は本発明の第３の実施形態に係わるデータ転送回路の構成を示している。
【００７３】
第３の実施形態に係わるデータ転送回路１０が図８に示す第２の実施形態に係わるデータ転送回路と異なる点は、データをラッチ回路１３、１４に転送する転送ゲートとして、Ｐチャネル、ＮチャネルＭＯＳトランジスタを用いて構成されたＣＭＯＳ型の転送ゲート１１、１２の代わりに、クロックドインバータ回路を用いて構成された転送ゲート１１Ａ、１２Ａをそれぞれ設けるようにしたところである。
【００７４】
転送ゲート１１Ａはクロック信号ＣＫ２、ｂＣＫ２で制御され、転送ゲート１２Ａはクロック信号ＣＫ１、ｂＣＫ１で制御される。
【００７５】
本実施形態のように、ラッチ回路１３、１４に対してデータを転送する転送ゲートとして、単純なＣＭＯＳ型の転送ゲートの代わりにクロックドインバータ回路による転送ゲートを用いることにより、転送ゲートをオン状態とした時に、第１、第２の実施形態の場合とは異なり、転送ゲートを介してラッチ回路１３、１４の容量が見えなくなるため、第１、第２の実施形態の場合よりも、早くデータの転送を行うことができる。
【００７６】
また、本実施形態においても、第１、第２の実施形態と同様に、クロック信号とデータの位相差に係わらず常に基準クロック信号に同期して入力データを正しく転送することがきるため、制御クロック信号生成回路の配置場所を自由に決めることができる。
【００７７】
さらに、第１、第２の実施形態と同様に、回路構成上、どうしても転送制御クロック信号に配線遅延が生じてしまうような場合においても、データ転送回路相互間に、データ転送回路に入力されるデータをクロック信号よりも遅らせるための遅延回路ブロックを設ける必要がないため、レイアウト面積の縮小、つまりチップサイズの縮小をもたらす効果が得られる。
【００７８】
なお、第１の実施形態においても、ＣＭＯＳ型の転送ゲート１１、１２の代わりに、クロックドインバータ回路を用いて構成された転送ゲート１１Ａ、１２Ａをそれぞれ設けるようにしてもよい。
【００７９】
図１０は、本発明の第４の実施形態に係わるデータ転送回路を、このデータ転送回路の動作を制御するために用いられるクロック信号を生成する制御クロック信号生成回路等と共に示したデータ入力転送回路である。データ転送回路１０は、互いに位相が異なるクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２に同期して１ビットのデータを転送する。このデータ転送回路１０として、図１、図８、図９に示すような構成のものを用いてもよい。
【００８０】
制御クロック信号生成回路２０Ａは、外部から供給される基準クロック信号ＣＬＫに同期してクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２を生成する機能を有すると共に、リセット信号ｂＲＳＴに基づいてクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２のレベルを一義的に設定する機能を有する。
【００８１】
データ（Ｄａｔａ）入力制御回路３０は、入力データ（Ｄａｔａ）をデータ転送回路１０に入力データＩＮとして供給すると共に、リセット信号ｂＲＳＴに基づいて入力データＩＮのレベルを一義的に設定する機能を有する。
【００８２】
図１１は、図１０中のデータ入力制御回路３０の具体的な回路構成の一例を示している。入力データ（Ｄａｔａ）及びリセット信号ｂＲＳＴはＮＡＮＤゲート３１に供給される。ＮＡＮＤゲート３１の出力はインバータ回路３２に供給され、インバータ回路３２から出力されるデータＤ＿ＩＮがデータ転送回路１０に入力データＩＮとして供給される。
【００８３】
図１２は、図１０中の制御クロック信号生成回路２０Ａの具体的な回路構成の一例を示している。２相クロック信号生成回路２１は、図３中に示すものと同様に、基準クロック信号ＣＬＫから互いに位相が異なる２相のクロック信号ＣＬＫ１、ＣＬＫ２を生成する。
【００８４】
インバータ回路３３〜３６及びＮＡＮＤゲート３７は、２相のクロック信号のうちの一方のクロック信号ＣＬＫ１とリセット信号ｂＲＳＴとからクロック信号ＣＫ１、ｂＣＫ１を生成する。
【００８５】
インバータ回路３８〜４１及びＮＡＮＤゲート４２は、２相のクロック信号のうちの他方のクロック信号ＣＬＫ２とリセット信号ｂＲＳＴからクロック信号ＣＫ２、ｂＣＫ２を生成する。
【００８６】
図１３のタイミング図に示すように、リセット信号ｂＲＳＴは、電源が投入され、半導体チップ内の電源電位ＶＣＣが所望の電位まで立ちあがった時に“Ｌ”レベルから“Ｈ”レベル状態に遷移する。チップ内部の電源電位が立ち上がる前の状態、つまり、ｂＲＳＴが“Ｌ”レベル状態の時、データ入力制御回路３０からの出力Ｄ＿ＩＮ（ＩＮ）は“Ｌ”レベル状態となっている。また、ｂＲＳＴが“Ｌ”レベル状態の時、制御クロック信号生成回路２０Ａで生成されるクロック信号ＣＫ１は“Ｈ”レベル、ｂＣＫ１は“Ｌ”レベルの状態であり、クロック信号ＣＫ２は“Ｈ”レベル、ｂＫ２は“Ｌ”レベル状態となっている。
【００８７】
次に、本実施形態のデータ入力転送回路の動作を、図１３を参照して説明する。
【００８８】
時刻Ｔ０で電源が投入され、電源電圧ＶＣＣが接地電位（ＶＳＳ）から順次上昇していき、時刻Ｔ１でチップ内部の電源電位が所望の電位に達するものとする。
【００８９】
チップレディー（Chip Ready）信号ＣＨＲＤＹは、チップ内部の電源電位が所望の電位に達すると“Ｌ”レベルから“Ｈ”レベルに遷移する。リセット信号ｂＲＳＴはチップレディー信号ＣＨＲＤＹを受けて作られるので、ＣＨＲＤＹと同様に時刻Ｔ１で“Ｌ”レベルから“Ｈ”レベルに遷移する。
【００９０】
時刻Ｔ０〜Ｔ１までの間の初期化期間では、リセット信号ｂＲＳＴが“Ｌ”レベル状態であるので、データ入力制御回路３０からの出力データＤ＿ＩＮ（ＩＮ）は“Ｌ”レベル状態であり、制御クロック信号生成回路２０Ａからの出力であるクロック信号ＣＫ１は“Ｈ”レベル、ｂＣＫ１は“Ｌ”レベル、クロック信号ＣＫ２は“Ｈ”レベル、ｂＣＫ２は“Ｌ”レベルとなっている。
【００９１】
クロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベル、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベルであるので、データ転送回路１０内の転送ゲート１１、１２は共にオン状態となっている。従って、データ入力制御回路３０からの出力であるデータＩＮの“Ｌ”レベルデータがデータ転送回路１０内に伝わり、データ転送回路１０の出力データＯＵＴとして“Ｌ”レベルのデータが出力される。この時、ラッチ回路１３の出力ノードＢは“Ｈ”レベル、転送ゲート１２の出力ノードＣは“Ｈ”レベル、データ転送回路１０の出力データＯＵＴは“Ｌ”レベルとなっている。
【００９２】
時刻Ｔ１で、リセット信号ｂＲＳＴが“Ｌ”レベルから“Ｈ”レベルに遷移すると、クロック信号ＣＫ１は“Ｌ”レベル、ｂＣＫ１は“Ｈ”レベル、クロック信号ＣＫ２は“Ｌ”レベル、ｂＣＫ２は“Ｈ”レベルとなるため、データ転送回路１０内の転送ゲート１１及び１２が共にオフ状態となり、それまでの状態がラッチ回路１３、１４でラッチされる。従って、データ転送回路１０から出力データＯＵＴは、時刻Ｔ０〜Ｔ１までの期間と同様に“Ｌ”レベルを維持する。
【００９３】
ここで、重要なことは、電源投入後のチップ内部の電源電位が確定するまでの期間、データ転送回路１０内の転送ゲート１１、１２の両方をオン状態とし、データ転送回路１０のデータ入力ノードから任意のデータを入力することで、データ転送回路１０を任意のデータに初期化できる点である。
【００９４】
図２０に示す従来のデータ転送回路を初期化するためには、後段のラッチ回路（図２０中の符号６４）の入力ノードを“Ｈ”レベルに設定するためのリセット用のトランジスタをデータ転送回路内に設ける等の対策が必要であり、レイアウト面積が増加する。
【００９５】
これに対し、本実施形態のデータ入力転送回路では、リセット用のトランジスタを設けることなくデータ転送回路の初期化が可能である。従って、レイアウト面積の増加は無く、これは特にシフトレジスタなど、データ転送回路を複数設けて多段接続する回路において有効である。
【００９６】
図１４は、本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図である。本実施形態に係る半導体記憶装置は、第１乃至第３の実施形態に係るデータ転送回路を用いて構成されている。
【００９７】
半導体製造プロセスの微細化に伴う高集積化が進んでいる現在においては、半導体記憶装置の歩留まり向上の観点から正規のメモリセルアレイの他に冗長なメモリセルアレイを設け、何らかの原因でワード線（ＷＬ）やカラム選択線（ＣＳＬ）が故障した際には、スペアワード線やスペアカラム選択線に置き換えるリダンダンシ回路の重要性が増してきている。リダンダンシ回路は、通常、故障した行または列アドレスをフューズブローにより選択するフューズブロックと、フューズブロックからのリダンダンシ置換データと外部入力アドレスとの比較を行い、スペアワード線／スペアカラム選択線への置き換えを制御する置換制御回路とを含む。このような構成のリダンダンシ回路は、通常、ロウ（行）用、及びカラム（列）用のリダンダンシ回路として、アクセススピード高速化のために、ノーマルワード線及びスペアワード線を選択し駆動するロウデコーダ、及びノーマルカラム選択線及びスペアカラム選択線を選択し駆動するカラムデコーダの近傍にそれぞれ配置されることが好ましい。
【００９８】
しかし、半導体チップのチップ面積の制約等により、リダンダンシ回路をロウデコーダ及びカラムデコーダの近傍に配置できないことがある。このような場合には、アクセススピードの高速化を図ることができなくなる。
【００９９】
そこで、本実施形態に係る半導体記憶装置は、リダンダンシフューズブロックから出力されるリダンダンシ置換データをパラレルシリアルデータ変換によりシリアルデータに変換し、このシリアルデータをクロック信号に同期させ、ロウデコーダ及びカラムデコーダ近傍に配置された置換制御回路に順次、転送することにより、アクセススピードを犠牲にすることなく、リダンダンシフューズブロックの配置場所を自由に決めることができるようにしている。
【０１００】
本実施形態の半導体記憶装置は、図１４に示すように、行列のアドレス信号により選択される複数のメモリセルから構成され、ノーマルセルアレイ１０１、冗長セルアレイ１０２及び１０３からなるメモリセルアレイ１００と、メモリセルアレイ１００に含まれるワード線及びカラム選択線をそれぞれ選択するロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）１０４及びカラムデコーダ（Ｃｏｌ．  Ｄｅｃｏｄｅｒ）１０５と、ワード線及びカラム選択線のリダンダンシ置換データをそれぞれ出力するロウフューズブロック１０６及びカラムフューズブロック１０７と、ワード線及びカラム選択線のリダンダンシ置換データに基づきワード線及びカラム選択線のスペア置換をそれぞれ制御するロウ用の置換制御回路１０８及びカラム用の置換制御回路１０９と、基準クロック信号ＣＬＫを生成する基準クロック信号生成回路１１０と、基準クロック信号ＣＬＫとリセット信号ｂＲＳＴとから互いに位相が異なる２相のクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２とクロック信号ＣＫ３、ｂＣＫ３を生成する制御クロック信号生成回路１１１と、ロウフューズブロック１０６からパラレルに出力されるワード線のリダンダンシ置換データを、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２及びＣＫ３、ｂＣＫ３に同期させシリアル変換するロウ用パラシリ（パラレルシリアル）変換回路１１２と、ロウ用パラシリ変換回路１１２からの出力ＦＲ＿ＯＵＴ及びリセット信号ｂＲＳＴが入力され、図１０中のデータ入力制御回路３０と同様の機能を有するデータ入力制御回路１１３と、データ入力制御回路１１３からのシリアル出力ＦＲ＿ＩＮを、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２に同期させパラレル変換してロウ用の置換制御回路１０８に供給するロウ用シリパラ（シリアルパラレル）変換回路１１４と、カラムフューズブロック１０７からパラレルに出力されるカラム選択線のリダンダンシ置換データを、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２及びＣＫ３、ｂＣＫ３に同期させシリアル変換するカラム用パラシリ（パラレルシリアル）変換回路１１５と、カラム用パラシリ変換回路１１５からの出力ＦＣ＿ＯＵＴ及びリセット信号ｂＲＳＴが入力され、図１０中のデータ入力制御回路３０と同様の機能を有するデータ入力制御回路１１６と、データ入力制御回路１１６からのシリアル出力ＦＣ＿ＩＮを、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２に同期させパラレル変換してカラム用の置換制御回路１０９に供給するカラム用シリパラ（シリアルパラレル）変換回路１１７とを備える。
【０１０１】
本実施形態の半導体記憶装置によれば、リダンダンシフューズブロックから出力されるリダンダンシ置換データをパラレルシリアルデータ変換によりシリアルデータに変換し、このシリアルデータをクロック信号に同期させ、ロウデコーダ及びカラムデコーダ近傍に配置された置換制御回路に順次、転送することにより、アクセススピードを犠牲にすることなく、リダンダンシフューズブロックの配置場所を自由に決めることができる。
【０１０２】
本実施形態の半導体記憶装置では、ロウ用の置換制御回路１０８によって、ロウデコーダ１０４に対するｍ本のスペアワード線ＷＬ＜ｍ＞への置換が制御され、カラム用の置換制御回路１０９によって、カラムデコーダ１０５に対するｍ本のスペアカラム選択線ＣＳＬ＜ｍ＞への置換が制御される。
【０１０３】
ロウフューズブロック１０６は、総数ｍ個のフューズセットに分割されており、分割されている個々のフューズセットは総数ｎ＋１個のフューズから構成されている。同様に、カラムフューズブロック１０７は、総数ｍ個のフューズセットに分割されており、分割されている個々のフューズセットは総数ｎ＋１個のフューズから構成されている。
【０１０４】
ロウ用パラシリ変換回路１１２からの出力ＦＲ＿ＯＵＴは、ロウフューズブロック１０６から出力される（ｍ×ｎ）本のフューズデータ線のパラレルデータをシリアル変換したシリアルデータ線であり、カラム用パラシリ変換回路１１５からの出力ＦＣ＿ＯＵＴはカラムフューズブロック１０７から出力される（ｍ×ｎ）本のフューズデータ線のパラレルデータをシリアル変換したシリアルデータ線である。
【０１０５】
また、データ入力制御回路１１３、１１６からロウ用及びカラム用の置換制御回路１０８、１０９に入力されるデータＦＲ＿ＩＮ、ＦＣ＿ＩＮは、それぞれ（ｍ×ｎ）本のロウ用、及びカラム用のフューズデータである。
【０１０６】
図１５は、図１４中のロウ用パラシリ変換回路１１２またはカラム用パラシリ変換回路１１５の詳細な回路構成の一例を示している。
【０１０７】
このパラシリ変換回路では、第１乃至第３の実施形態のいずれかに記載されているクロック同期型のデータ転送回路１０が（ｍ×ｎ）個設けられており、これら（ｍ×ｎ）個のデータ転送回路１０がシリアルに接続されている。これら（ｍ×ｎ）個の各データ転送回路１０におけるデータの転送制御には、制御信号クロック信号生成回路１１１で生成される２相のクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２が使用される。この２相のクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２は、先の図２を用いて説明したように、各データ転送回路１０内の２個の転送ゲート１１、１２または１１Ａ、１２Ａにおけるデータ転送期間が互いに重ならないように位相が制御されている。
【０１０８】
また、パラシリ変換回路には、ロウフューズブロック１０６またはカラムフューズブロック１０７から出力される（ｍ×ｎ）個のリダンダンシ置換データ（フューズデータ）ＦＤｉ（１）〜ＦＤｉ（ｍ×ｎ）を、クロック信号ＣＫ３、ｂＣＫ３に同期して転送制御する（ｍ×ｎ）個のフューズデータ転送回路５０が設けられている。クロック信号ＣＫ３、ｂＣＫ３は、（ｍ×ｎ）個のフューズデータ転送回路５０においてフューズデータ取り込みクロック信号として使用される。（ｍ×ｎ）個のフューズデータ転送回路５０から出力されるリダンダンシ置換データＦＤｏ（１）〜ＦＤｏ（ｍ×ｎ）は、（ｍ×ｎ）個のデータ転送回路１０のデータ入力ノード（ＩＮ）に入力される。
【０１０９】
図１５中のフューズデータ転送回路５０は、図１６に示すように、フューズデータ取り込みクロック信号であるクロック信号ＣＫ３、ｂＣＫ３によって制御されるＣＭＯＳ型の転送ゲートＴｒｓＧを用いて構成してもよい。この転送ゲートＴｒｓＧは、クロック信号ＣＫ３が“Ｈ”レベル、ｂＣＫ３が“Ｌ”レベルのときにオン状態となり、フューズブロック１０６または１０７からのフューズデータＦＤｉを、（ｍ×ｎ）個のデータ転送回路１０のうち対応するものにＦＤｏとして転送する。
【０１１０】
図１７は、図１５に示すパラシリ変換回路の動作の一例を示すタイミング図である。以下、図１７を参照して図１５のパラシリ変換回路の動作を説明する。
【０１１１】
時刻Ｔ０〜Ｔ１までの期間はチップ内部の電源電位が確定するまでの期間であり、この期間中、制御クロック信号生成回路１１１はクロック信号ＣＫ１が“Ｌ”レベル、ｂＣＫ１が“Ｈ”レベル、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベル、クロック信号ＣＫ３が“Ｈ”レベル、ｂＣＫ３が“Ｌ”レベル、となるように各クロック信号を生成する。この結果、各データ転送回路１０内の転送ゲート１１及びフューズデータ転送回路５０内の転送ゲートＴｒｓＧがオン状態となっており、フューズブロックからのフューズデータが、それぞれ対応したデータ転送回路１０内のラッチ回路１３まで伝わっている。
【０１１２】
時刻Ｔ１で、チップ内部の電源電位ＶＣＣが確定し、チップレディー信号ＣＨＲＤＹが“Ｌ”レベルから“Ｈ”レベルに遷移すると、クロック信号ＣＫ１は“Ｌ”レベル、ｂＣＫ１は“Ｈ”レベルのまま変化しないが、クロック信号ＣＫ２が“Ｈ”レベルから“Ｌ”レベルに、ｂＣＫ２が“Ｌ”レベルから“Ｈ”レベルにそれぞれ変化し、クロック信号ＣＫ３が“Ｈ”レベルから“Ｌ”レベルに、ｂＣＫ３が“Ｌ”レベルから“Ｈ”レベルにそれぞれ変化する。この結果、各データ転送回路１０内の転送ゲート１１及びフューズデータ転送回路５０内の転送ゲートＴｒｓＧがオフ状態となり、フューズブロックからのフューズデータＦＤｏが各データ転送回路１０内のラッチ回路１３でラッチされる。
【０１１３】
時刻Ｔ２以降においては、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２に同期して、（ｍ×ｎ）個のデータ転送回路１０内をフューズデータが順次転送されることで、シリアル変換されたフューズデータＦ＿ＯＵＴ（ＦＲ＿ＯＵＴもしくはＦＣ＿ＯＵＴ）が最後段のデータ転送回路１０から出力される。
【０１１４】
図１８は、図１４中のロウ用シリパラ変換回路１１４またはカラム用シリパラ変換回路１１７の詳細な回路構成の一例を示している。
【０１１５】
このシリパラ変換回路では、第１乃至第３の実施形態のいずれかに記載されているクロック同期型のデータ転送回路１０が（ｍ×ｎ）個設けられており、これら（ｍ×ｎ）個のデータ転送回路１０がシリアルに接続されている。これら（ｍ×ｎ）個の各データ転送回路１０におけるデータの転送制御には、制御信号クロック信号生成回路１１１で生成される２相のクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２が使用される。この２相のクロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２は、先の図２を用いて説明したように、各データ転送回路１０内の２個の転送ゲート１１、１２または１１Ａ、１２Ａにおけるデータ転送期間が互いに重ならないように位相が制御されている。
【０１１６】
図１９は、図１８に示すシリパラ変換回路の動作の一例を示すタイミング図である。以下、図１９を参照して図１８のシリパラ変換回路の動作を説明する。
【０１１７】
時刻Ｔ０〜Ｔ１までの期間は、チップ内部の電源電位が確定するまでの期間であり、この期間中、制御クロック信号生成回路１１１はクロック信号ＣＫ１が“Ｈ”レベル、ｂＣＫ１が“Ｌ”レベル、クロック信号ＣＫ２が“Ｈ”レベル、ｂＣＫ２が“Ｌ”レベル、となるように各クロック信号を生成する。この結果、全てのデータ転送回路１０内の転送ゲート１１、１２は共にオン状態となり、（ｍ×ｎ）個のデータ転送回路１０内にはデータ入力制御回路１１３または１１６からの“Ｌ”レベルのデータが伝わっている。つまり、全てのデータ転送回路１０の出力ＦＤ（Ｎ）（Ｎ＝１〜ｍ×ｎ）は“Ｌ”レベルとなる。
【０１１８】
時刻Ｔ１で、チップ内部の電源電位が確定し、信号ＣＨＲＤＹが“Ｌ”レベルから“Ｈ”レベルに遷移すると、クロック信号ＣＫ１が“Ｈ”レベルから“Ｌ”レベルに、ｂＣＫ１が“Ｌ”レベルから“Ｈ”レベルに遷移し、クロック信号ＣＫ２が“Ｈ”レベルから“Ｌ”レベルに、ｂＣＫ２が“Ｌ”レベルから“Ｈ”レベルに遷移する。この結果、各データ転送回路１０内の転送ゲート１１、１２の両方共オフ状態となり、データ入力制御回路からの“Ｌ”レベルのデータが各データ転送回路１０内のラッチ回路１３、１４でラッチされることで全てのデータ転送回路１０が“Ｌ”レベルのデータに初期化される。
【０１１９】
時刻Ｔ２以降においては、クロック信号ＣＫ１、ｂＣＫ１及びＣＫ２、ｂＣＫ２に同期して、（ｍ×ｎ）個のデータ転送回路１０内をフューズデータが順次転送されることで、最終的に、パラレル変換されたフューズデータＦＤ（Ｎ）（Ｎ＝１〜ｍ×ｎ）が（ｍ×ｎ）個のデータ転送回路１０からパラレルに出力される。
【０１２０】
本実施形態の半導体記憶装置では、フューズブロック１０６、１０７から出力されるフューズデータをパラシリ変換により１本のシリアルデータに変換し、そのシリアルデータをクロック信号に同期させ、ロウデコーダ１０４、カラムデコーダ１０５の近傍に配置された置換制御回路１０８、１０９に順次、転送することで、アクセススピードを犠牲にすることなく、リダンダンシフューズブロックの配置場所を自由に決めることができる。
【０１２１】
その際、シリパラ変換回路及びパラシリ変換回路を第１乃至第３の実施形態に係るデータ転送回路を用いて構成することで、チップ面積を増加させることなく、常に基準クロック信号に同期してフューズデータを正しく転送することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施形態に係わるデータ転送回路の回路図。
【図２】図１中の制御クロック信号生成回路で生成されるクロック信号のタイミング図。
【図３】図１中の制御クロック信号生成回路の具体的な回路構成の一例を示す回路図。
【図４】図１中のデータ転送回路と制御クロック信号生成回路の回路接続状態を示す回路図及びデータ転送回路に供給されるクロック信号のタイミング図。
【図５】図４に示す回路の動作の一例を示すタイミング図。
【図６】図１中のデータ転送回路と制御クロック信号生成回路の回路接続状態を示す回路図及びデータ転送回路に供給されるクロック信号のタイミング図。
【図７】図６に示す回路の動作の一例を示すタイミング図。
【図８】本発明の第２の実施形態に係わるデータ転送回路の回路図。
【図９】本発明の第３の実施形態に係わるデータ転送回路の回路図。
【図１０】本発明の第４の実施形態に係わるデータ入力転送回路の回路図。
【図１１】図１０中のデータ入力制御回路の具体的な回路構成の一例を示す回路図。
【図１２】図１０中の制御クロック信号生成回路の具体的な回路構成の一例を示す回路図。
【図１３】図１０に示すデータ入力転送回路の動作の一例を示すタイミング図。
【図１４】本発明の第５の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図１５】図１４中のパラシリ変換回路の詳細な回路構成の一例を示す回路図。
【図１６】図１５中のフューズデータ転送回路の詳細な回路図。
【図１７】図１５に示すパラシリ変換回路の動作の一例を示すタイミング図。
【図１８】図１４中のシリパラ変換回路の詳細な回路構成の一例を示す回路図。
【図１９】図１８に示すシリパラ変換回路の動作の一例を示すタイミング図。
【図２０】従来のデータ転送回路の一例を示す回路図。
【符号の説明】
【０１２３】
１１、１２、１１Ａ、１２Ａ…転送ゲート、１３、１４…ラッチ回路、２０、２０Ａ…制御クロック信号生成回路、３０…データ入力制御回路、１００…メモリセルアレイ、１０１０…ノーマルセルアレイ、１０２、１０３…冗長セルアレイ、１０４…ロウデコーダ、１０５…カラムデコーダ、１０６…ロウフューズブロック、１０７…カラムフューズブロック、１０８…ロウ用の置換制御回路、１０９…カラム用の置換制御回路、１１０…基準クロック信号生成回路、１１１…制御クロック信号生成回路、１１２…ロウ用パラシリ変換回路、１１３…データ入力制御回路、１１４…ロウ用シリパラ変換回路、１１５…カラム用パラシリ変換回路、１１６…データ入力制御回路、１１７…カラム用シリパラ変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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