(57)【要約】【課題】  出力電圧が低い領域まで、差動入力段を含む複数段構成の増幅回路の位相余裕を大きく保つ。【解決手段】  増幅回路１は、差動入力段２及び出力段３から構成されている。差動入力段２は、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２、及び差動対をなすＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３から構成された差動増幅回路である。出力段３は、ＰｃｈＭＯＳトランジスタＥＰ３、容量Ｃ１、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒｘから構成され、抵抗Ｒｘは、抵抗Ｒ１及びＲ２の間とＮｃｈＭＯＳトランジスタＥＮ１のゲートの間に設けられ、ＣＲ回路４のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離し、増幅回路１の位相余裕を大きくする。【選択図】  図１
2006033537.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、
前記高電位側電源側に設けられ、前記差動入力段から出力された信号が入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗とを有し、前記第２のトランジスタに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段と
を具備することを特徴とする増幅回路。
【請求項２】
高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、
高電位側電源と低電位側電源の間に設けられ、前記差動入力段から出力された信号が入力される増幅段トランジスタを有する増幅段と、
前記高電位側電源側に設けられ、前記増幅段トランジスタから出力された信号が入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗とを有し、前記第２のトランジスタに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段と
を具備することを特徴とする増幅回路。
【請求項３】
高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、
前記高電位側電源側に設けられ、前記差動入力段から出力された信号が入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第２のトランジスタに接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端が前記容量の他端及び前記第２のトランジスタに接続される第４の抵抗とを有し、前記第２のトランジスタに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段と
を具備することを特徴とする増幅回路。
【請求項４】
高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、
高電位側電源と低電位側電源の間に設けられ、前記差動入力段から出力された信号が入力される増幅段トランジスタを有する増幅段と、
前記高電位側電源側に設けられ、前記増幅段トランジスタから出力された信号が入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第２のトランジスタに接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端が前記容量の他端及び前記第２のトランジスタに接続される第４の抵抗とを有し、前記第２のトランジスタに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段と
を具備することを特徴とする増幅回路。
【請求項５】
前記第１乃至第３のトランジスタは、ＭＯＳトランジスタ、ＭＩＳトランジスタ、バイポーラトランジスタ、或いは接合型トランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に差動入力段を含む複数段構成の増幅回路に関する。
【背景技術】
【０００２】
高精度アナログ信号や低電圧で、且つ高精度を要求されるアナログ信号処理等には、負帰還ループを用いた増幅回路が用いられている。この様な増幅回路は差動入力段及び出力段からなる２段構成或いは差動入力段、増幅段、及び出力段からなる３段構成となっている。
【０００３】
２段構成以上の増幅回路では、各段の主要な極の相互の影響により負帰還ループの位相余裕がなくなり、例えば、位相回転が−１８０°になる前に利得を１以下にできずに発振しやすくなる。位相余裕を増やすために、例えば、出力段のトランジスタのドレインと低電位側電源との間にＣＲ回路等を設け、新たにゼロ（Ｚｘ）と極（Ｐｘ）を発生させて位相補正を行っている（例えば、非特許文献１参照。）。
【０００４】
この様な位相補正では、増幅回路の出力電圧を増幅回路の差動入力段に入力される入力電圧の比が１に近づくと、ゼロ（Ｚｘ）と極（Ｐｘ）の周波数が接近して、増幅回路の位相補正が十分に得られないという問題点がある。
【非特許文献１】株式会社リコー、“ボルテージレギュレータＩＣ  Ｒ１１２１Ｎシリーズ”（頁２、ブロック図）、[online]、[平成１６年4月２日検索]、インターネット、＜URL;http://www.ricoh.co.jp/LSI/spec/power/r1121n/r1121n-j.html＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、出力電圧が低い領域まで位相余裕を大きくできる差動入力段を含む複数段構成の増幅回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の増幅回路は、高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、前記高電位側電源側に設けられ、前記差動入力段から出力された信号が入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗とを有し、前記第２のトランジスタに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様の増幅回路は、高電位側電源と低電位側電源の間に設けられ、入力信号が入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、高電位側電源と低電位側電源の間に設けられ、前記差動入力段から出力された信号が入力される増幅段トランジスタを有する増幅段と、前記高電位側電源側に設けられ、前記増幅段トランジスタから出力された信号が入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗とを有し、前記第２のトランジスタに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、出力電圧が低い領域まで位相余裕を大きくできる差動入力段を含む複数段構成の増幅回路を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る増幅回路について、図面を参照して説明する。図１は２段構成の増幅回路を示す回路図である。
【００１１】
図１に示すように、増幅回路１は、差動入力段２及び出力段３から構成されている。差動入力段２は、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２、及びＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３から構成された差動増幅回路である。
【００１２】
ＰｃｈＭＯＳトランジスタＥＰ１は、ソースが高電位電源Ｖｄｄに接続されている。ＰｃｈＭＯＳトランジスタＥＰ２は、ソースが高電位電源Ｖｄｄに接続され、ドレインがゲートに接続され、ゲートがＰｃｈＭＯＳトランジスタＥＰ１のゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２は、カレントミラー回路を構成している。
【００１３】
ＮｃｈＭＯＳトランジスタ（第１のトランジスタ）ＥＮ１は、ドレインがＰｃｈＭＯＳトランジスタＥＰ１のドレインに接続され、ゲートに入力電圧Ｖｉｎを有する入力信号ＩＮが入力される。ＮｃｈＭＯＳトランジスタ（第２のトランジスタ）ＥＮ２は、ドレインがＰｃｈＭＯＳトランジスタＥＰ２のドレインに接続され、ゲートに出力段３からの帰還としての電圧が入力される。ＮｃｈＭＯＳトランジスタＥＮ１及びＥＮ２は差動対をなしている。そして、ＰｃｈＭＯＳトランジスタＥＰ１のドレインとＮｃｈＭＯＳトランジスタＥＮ１のドレインの間から差動入力段２としての出力が出力される。
【００１４】
ＮｃｈＭＯＳトランジスタＥＮ３は、ドレインがＮｃｈＭＯＳトランジスタＥＮ１、ＥＮ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電圧Ｖｂ１が入力され、バイアス電圧Ｖｂ１の電圧の大小によりオン・オフ動作する。そして、差動入力段２は、バイアス電圧Ｖｂ１がＨｉｇｈレベルの時にＮｃｈＭＯＳトランジスタＥＮ３がオンして差動入力段２として動作し、バイアス電圧Ｖｂ１がＬｏｗレベルの時にＮｃｈＭＯＳトランジスタＥＮ３がオフして差動入力段２としての動作を停止する。
【００１５】
出力段３は、比較的ゲート寸法の大きなＰｃｈＭＯＳトランジスタ（第３のトランジスタ）ＥＰ３、容量Ｃ１、抵抗Ｒ１（第１の抵抗）、抵抗Ｒ２（第２の抵抗）、及び抵抗Ｒｘ（第３の抵抗）から構成されている。ＰｃｈＭＯＳトランジスタＥＰ３は、ソースが高電位電源Ｖｄｄに接続され、ゲートに差動入力段２の出力が入力され、大出力振幅動作をする。抵抗Ｒ１、Ｒ２は、ＰｃｈＭＯＳトランジスタＥＰ３のドレインと低電位側電源Ｖｓｓの間に設けられている。そして、抵抗Ｒ１とＲ２の間から、抵抗分割された電圧が帰還としてＮｃｈＭＯＳトランジスタＥＮ２のゲートに入力される。
【００１６】
容量Ｃ１は、一方端がＰｃｈＭＯＳトランジスタＥＰ３のドレインと抵抗Ｒ１の間に接続され、他端がＮｃｈＭＯＳトランジスタＥＮ２のゲートと抵抗Ｒ１、Ｒ２の中間点の間に接続されている。抵抗Ｒｘは、一方端が抵抗Ｒ１と抵抗Ｒ２の間に接続され、他端がＮｃｈＭＯＳトランジスタＥＮ１のゲートに接続され、ＣＲ回路４のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離す。
【００１７】
ここで、抵抗Ｒ１に対して抵抗Ｒｘの値が小さすぎると出力電圧Ｖｏｕｔのリップルが増加し、抵抗Ｒｘの値が大きすぎるとＣＲ回路４のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離す効果がなくなる。なお、抵抗Ｒｘは、配線の抵抗、配線間のコンタクト抵抗、ＭＯＳトランジスタなどの素子のコンタクト抵抗等よりも大きな値を有する。
【００１８】
２段構成の増幅回路１の出力信号ＯＵＴは、ＰｃｈＭＯＳトランジスタＥＰ３のドレインと抵抗Ｒ１の間から出力電圧Ｖｏｕｔとして出力される。そして、この信号は高利得で、出力振幅が大きい。
【００１９】
次に、増幅回路の特性について、図２乃至図４を参照して説明する。図２は増幅回路の周波数に対する利得を示す特性図で、図２（ａ）は本実施例の特性を示し、図２（ｂ）は従来の特性を示す。図３は増幅回路の周波数に対する位相を示す特性図で、図３（ａ）は本実施例の特性を示し、図３（ｂ）は従来の特性を示し、図４は増幅回路の出力電圧に対する入力電圧を示す特性図で、図４（ａ）は本実施例の特性を示し、図４（ｂ）は従来の特性を示す。ここで、従来の回路は、出力段のＣＲ回路に抵抗Ｒｘが設けられていない２段構成の増幅回路である。
【００２０】
図２に示すように、従来（抵抗Ｒｘが設けられていない２段構成の増幅回路）では、高周波側になると利得は単調に減衰する。一方、本実施例では、利得０ｄＢでの周波数（ｆ１）付近まで、利得は従来と同様に単調に減衰するが、周波数（ｆ１）以上の高周波側では利得の減衰率が少なくなる。
【００２１】
そして、図３に示すように、従来では、利得０ｄＢの周波数（ｆ１）における位相余裕がないので、増幅回路は発振しやすい。一方、本実施例では、ＣＲ回路４に抵抗Ｒｘを設けているので、ＣＲ回路４のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離すことができ、利得０ｄＢの周波数（ｆ１）における位相余裕を増やすことができる。このため、増幅回路１は発振しない。
【００２２】
そして、図４に示すように、従来では、出力電圧（Ｖｏｕｔ）が小さくなるほど増幅回路の位相余裕がなくなるから、入力電圧（Ｖｉｎ）を下げる必要がある。このため、増幅回路の動作領域の範囲が狭い。一方、本実施例では、ＣＲ回路４に抵抗Ｒｘを設けているので、ＣＲ回路４のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離すことができ、出力電圧（Ｖｏｕｔ）が小さい領域でも入力電圧（Ｖｉｎ）を小さくする必要がない。このため、従来よりも動作領域の範囲が高入力電圧（Ｖｉｎ）側或いは低出力電圧（Ｖｏｕｔ）側に広げることができる。
【００２３】
上述したように、本実施例の増幅回路では、２段構成の最終段である出力段３のＣＲ回路４の抵抗Ｒ１及びＲ２の間とＮｃｈＭＯＳトランジスタＥＮ１のゲートの間に抵抗Ｒｘを設けている。この抵抗Ｒｘは、ＣＲ回路４のゼロ点（Ｚｘ）と極（Ｐｘ）周波数を引き離す効果を有しているので、高入力電圧（Ｖｉｎ）側或いは低出力電圧（Ｖｏｕｔ）側でも増幅回路が従来よりも位相余裕のある安定動作をすることができる。
【００２４】
なお、本実施例では、差動入力段２にカレントミラー回路を用いているが、抵抗負荷、ＰｃｈＭＯＳトランジスタを用いたトランジスタ負荷、或いはカスコード接続したＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタを用いてもよい。そして、本実施例では、ＭＯＳトランジスタのゲート絶縁膜にシリコン酸化膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳトランジスタを用いてもよい。また、一方端が抵抗Ｒ１と抵抗Ｒ２の間に接続され、他端がＮｃｈＭＯＳトランジスタＥＮ２のゲート及び容量Ｃ１の他端に接続された抵抗（第４の抵抗）を設けてもよい。更に、本実施例では、高電位側電源Ｖｄｄが正の高電位を用いているが、高電位側電源Ｖｄｄが負の高電位の場合には、増幅回路に用いるＰｃｈＭＯＳトランジスタをＮｃｈＭＯＳトランジスタに、ＮｃｈＭＯＳトランジスタをＰｃｈＭＯＳトランジスタにそれぞれ変更し、回路定数を最適化すればよい。
【実施例２】
【００２５】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は２段構成の増幅回路を示す回路図である。
【００２６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２７】
図５に示すように、増幅回路１ａは、差動入力段２及び出力段３から構成されている。出力段３は、比較的ゲート寸法の大きなＰｃｈＭＯＳトランジスタＥＰ３、容量Ｃ１、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒｘから構成され、抵抗Ｒｘは一方端が抵抗Ｒ１と抵抗Ｒ２の間に接続され、他端にＮｃｈＭＯＳトランジスタＥＮ１のゲートと同様に入力信号ＩＮの入力電圧Ｖｉｎが印加される。
【００２８】
上述したように、本実施例の増幅回路では、ＣＲ回路４内に抵抗Ｒｘが設けられ、この抵抗Ｒｘは一方端が抵抗Ｒ１と抵抗Ｒ２の間に接続され、他端に入力電圧Ｖｉｎが印加される。このため、実施例１と同様な効果を有する。
【実施例３】
【００２９】
次に、本発明の実施例３に係る増幅回路について、図面を参照して説明する。図６は２段構成の増幅回路を示す回路図である。
【００３０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３１】
図６に示すように、増幅回路１ｂは、差動入力段２及び出力段３から構成されている。増幅回路１ｂの差動入力段２に入力される入力電圧Ｖｉｎ及びＣＲ回路４に設けられた抵抗Ｒｘに入力される入力電圧Ｖｉｎは、前段部１０から供給される。
【００３２】
前段部１０は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられたＮｃｈＭＯＳトランジスタＥＮ６、ＥＮ７から構成された１段目とＮｃｈＭＯＳトランジスタＥＮ４、ＥＮ５から構成された２段目からなる。
【００３３】
１段目のＮｃｈＭＯＳトランジスタＥＮ６は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートにバイアス電圧Ｖｂ２が入力され、バイアス電圧Ｖｂ２の大小によりオン・オフする。ＮｃｈＭＯＳトランジスタＥＮ７は、ドレインがＮｃｈＭＯＳトランジスタＥＮ６のソースに接続され、ソースが低電位側電源に接続され、ゲートにバイアス電圧Ｖｂ１が入力され、バイアス電圧Ｖｂ１の大小によりオン・オフする。
【００３４】
２段目のＮｃｈＭＯＳトランジスタＥＮ４は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートにバイアス電圧Ｖｂ２が入力され、バイアス電圧Ｖｂ２の大小によりオン・オフする。ＮｃｈＭＯＳトランジスタＥＮ５は、ドレインがＮｃｈＭＯＳトランジスタＥＮ４のソースに接続され、ソースが低電位側電源に接続され、ゲートにバイアス電圧Ｖｂ１が入力され、バイアス電圧Ｖｂ１の大小によりオン・オフする。
【００３５】
そして、バイアス電圧Ｖｂ２は、低インピーダンスのソースフォロアー（ＮｃｈＭＯＳトランジスタＥＮ６）を介して入力電圧Ｖｉｎに変換されて抵抗Ｒｘに入力される。一方、ＮｃｈＭＯＳトランジスタＥＮ１のゲートには、低インピーダンスのソースフォロアー（ＮｃｈＭＯＳトランジスタＥＮ４）を介して入力電圧Ｖｉｎが入力される。
【００３６】
上述したように、本実施例の増幅回路では、ＣＲ回路４内に抵抗Ｒｘが設けられ、この抵抗Ｒｘは一方端が抵抗Ｒ１と抵抗Ｒ２の間に接続され、他端に低インピーダンスのソースフォロアーを介して入力電圧Ｖｉｎが印加される。このため、実施例１と同様な効果を有する。
【実施例４】
【００３７】
次に、本発明の実施例４に係る増幅回路について、図面を参照して説明する。図７は３段構成の増幅回路を示す回路図である。
【００３８】
図７に示すように、増幅回路１ｃは、差動入力段２ａ、増幅段５、及び出力段３、から構成され、実施例１の増幅回路１よりも利得が大きい。
【００３９】
差動入力段２ａは、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２、及びＮｃｈＭＯＳトランジスタＥＮ１乃至ＥＮ３から構成された差動増幅回路である。
【００４０】
ＰｃｈＭＯＳトランジスタＥＰ１は、ソースが高電位電源Ｖｄｄに接続され、ゲートがドレインに接続されている。ＰｃｈＭＯＳトランジスタＥＰ２は、ソースが高電位電源Ｖｄｄに接続され、ゲートがＰｃｈＭＯＳトランジスタＥＰ１のゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＥＰ１、ＥＰ２は、カレントミラー回路を構成している。
【００４１】
ＮｃｈＭＯＳトランジスタ（第１のトランジスタ）ＥＮ１は、ドレインがＰｃｈＭＯＳトランジスタＥＰ１のドレインに接続され、ゲートに入力電圧Ｖｉｎを有する入力信号ＩＮが入力される。ＮｃｈＭＯＳトランジスタ（第２のトランジスタ）ＥＮ２は、ドレインがＰｃｈＭＯＳトランジスタＥＰ２のドレインに接続され、ゲートに出力段３からの帰還としての電圧が入力される。ＮｃｈＭＯＳトランジスタＥＮ１及びＥＮ２は差動対をなしている。そして、ＰｃｈＭＯＳトランジスタＥＰ２のドレインとＮｃｈＭＯＳトランジスタＥＮ２のドレインの間から差動入力段２ａとしての出力が出力される。
【００４２】
ＮｃｈＭＯＳトランジスタＥＮ３は、ドレインがＮｃｈＭＯＳトランジスタＥＮ１、ＥＮ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電圧Ｖｂ１が入力され、バイアス電圧Ｖｂ１の電圧の大小によりオン・オフ動作する。そして、差動入力段２ａは、バイアス電圧Ｖｂ１がＨｉｇｈレベルの時にＮｃｈＭＯＳトランジスタＥＮ３がオンして差動入力段２ａとして動作し、バイアス電圧Ｖｂ１がＬｏｗレベルの時にＮｃｈＭＯＳトランジスタＥＮ３がオフして差動入力段２ａとしての動作を停止する。
【００４３】
増幅段５は、ＰｃｈＭＯＳトランジスタ（増幅段トランジスタ）ＥＰ４及びＮｃｈＭＯＳトランジスタＥＮ８から構成されている。ＰｃｈＭＯＳトランジスタＥＰ４は、ソースが高電位電源Ｖｄｄに接続され、ゲートに差動入力段２ａの出力が入力されて増幅動作をする。ＮｃｈＭＯＳトランジスタＥＮ８は、ドレインがＰｃｈＭＯＳトランジスタＥＰ４のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電圧Ｖｂ１が入力され、バイアス電圧Ｖｂ１の電圧によりオン・オフ動作する。そして、増幅段５は、バイアス電圧Ｖｂ１がＨｉｇｈレベルの時にＮｃｈＭＯＳトランジスタＥＮ８がオンして増幅段段５として動作し、バイアス電圧Ｖｂ１がＬｏｗレベルの時にＮｃｈＭＯＳトランジスタＥＮ８がオフして増幅段５としての動作を停止する。増幅段５としての出力は、ＰｃｈＭＯＳトランジスタＥＰ４のドレインとＮｃｈＭＯＳトランジスタＥＮ８のドレインの間から出力され、出力段３のＰｃｈＭＯＳトランジスタＥＰ３のゲートに入力される。
【００４４】
上述したように、本実施例の増幅回路では、出力段３のＣＲ回路４の抵抗Ｒ１及びＲ２の間とＮｃｈＭＯＳトランジスタＥＮ１のゲートの間に抵抗Ｒｘを設けている。この抵抗Ｒｘは、ＣＲ回路４のゼロ（Ｚｘ）と極（Ｐｘ）の周波数を引き離す効果を有している。このため、実施例１よりも利得を大きくしながら、動作領域の範囲が高入力電圧（Ｖｉｎ）側或いは低出力電圧（Ｖｏｕｔ）側に広げることができる。
【００４５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４６】
例えば、本実施例では、差動入力段、増幅段、及び出力段の回路には、それぞれＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳ構成にしているが、ＰＮＰトランジスタ及びＮＰＮトランジスタを用いたバイポーラトランジスタ構成、ＢｉＣＭＯＳ構成、或いは接合型トランジスタ（Ｊ−ＦＥＴ）構成にしてもよい。
【００４７】
また、実施例１乃至３では、増幅回路を２段構成に、実施例４では増幅回路を３段構成にしているが、増幅回路を４段構成以上にしてもよい。
【００４８】
更に、本実施例の増幅回路は、負帰還システムを用いたオペアンプ、誤差増幅器、レギュレータ等に使用できる。
【００４９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、前記高電位側電源側に設けられ、前記差動入力段から出力された信号がゲートに入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタのゲートに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗とを有し、前記第２のトランジスタのゲートに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備する増幅回路。
【００５０】
（付記２）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、高電位側電源と低電位側電源の間に設けられ、前記差動入力段から出力された信号がゲートに入力される増幅段トランジスタを有する増幅段と、前記高電位側電源側に設けられ、前記増幅段トランジスタから出力された信号がゲートに入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタのゲートに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗とを有し、前記第２のトランジスタのゲートに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備する増幅回路。
【００５１】
（付記３）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、前記高電位側電源側に設けられ、前記差動入力段から出力された信号がゲートに入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタのゲートに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端が前記第１のトランジスタのゲートに接続された第３の抵抗とを有し、前記第２のトランジスタのゲートに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備する増幅回路。
【００５２】
（付記４）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、高電位側電源と低電位側電源の間に設けられ、前記差動入力段から出力された信号がゲートに入力される増幅段トランジスタを有する増幅段と、前記高電位側電源側に設けられ、前記増幅段トランジスタから出力された信号がゲートに入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタのゲートに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第１の抵抗と前記第２の抵抗の間に接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端が前記第１のトランジスタのゲートに接続された第３の抵抗とを有し、前記第２のトランジスタのゲートに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備する増幅回路。
【００５３】
（付記５）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、前記高電位側電源側に設けられ、前記差動入力段から出力された信号がゲートに入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタのゲートに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第２のトランジスタに接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端が前記容量の他端及び前記第２のトランジスタのゲートに接続される第４の抵抗とを有し、前記第２のトランジスタのゲートに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備する増幅回路。
【００５４】
（付記６）  高電位側電源と低電位側電源の間に設けられ、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタと差動対をなす第２のトランジスタとを有し、増幅動作をする差動入力段と、高電位側電源と低電位側電源の間に設けられ、前記差動入力段から出力された信号がゲートに入力される増幅段トランジスタを有する増幅段と、前記高電位側電源側に設けられ、前記増幅段トランジスタから出力された信号がゲートに入力され、増幅動作をする第３のトランジスタと、一方端が前記第３のトランジスタに接続され、他端が前記第２のトランジスタのゲートに接続された第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられた第２の抵抗と、一方端が前記第３のトランジスタと前記第１の抵抗の間に接続され、他端が前記第２のトランジスタに接続された容量と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端に前記入力信号が入力される第３の抵抗と、一方端が前記第１の抵抗と前記第２の抵抗の間に接続され、他端が前記容量の他端及び前記第２のトランジスタのゲートに接続される第４の抵抗とを有し、前記第２のトランジスタのゲートに前記第１の抵抗及び前記第２の抵抗により抵抗分割された電圧を帰還として供給し、前記第３のトランジスタで増幅された出力電圧を出力する出力段とを具備する増幅回路。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る増幅回路を示す回路図。
【図２】本発明の実施例１に係る増幅回路の周波数に対する利得を示す特性図。
【図３】本発明の実施例１に係る増幅回路の周波数に対する位相を示す特性図。
【図４】本発明の実施例１に係る増幅回路の出力電圧に対する入出力電圧を示す特性図。
【図５】本発明の実施例２に係る増幅回路を示す回路図。
【図６】本発明の実施例３に係る増幅回路を示す回路図。
【図７】本発明の実施例４に係る増幅回路を示す回路図。
【符号の説明】
【００５６】
１、１ａ、１ｂ、１ｃ  増幅回路
２、２ａ  差動入力段
３  出力段
４  ＣＲ回路
５  増幅段
１０  前段部
ＥＮ１  ＮｃｈＭＯＳトランジスタ（第１のトランジスタ）
ＥＮ２  ＮｃｈＭＯＳトランジスタ（第２のトランジスタ）
ＥＮ３〜ＥＮ８  ＮｃｈＭＯＳトランジスタ
ＥＰ１、ＥＰ２  ＰｃｈＭＯＳトランジスタ
ＥＰ３  ＰｃｈＭＯＳトランジスタ（第３のトランジスタ）
ＥＰ４  ＰｃｈＭＯＳトランジスタ（増幅段トランジスタ）
ＩＮ  入力信号
ＯＵＴ  出力信号
Ｒ１  抵抗（第１の抵抗）
Ｒ２  抵抗（第２の抵抗）
Ｒｘ  抵抗（第３の抵抗）
Ｖｂ１、Ｖｂ２、Ｖｂ３  バイアス電圧
Ｖｄｄ  高電位側電源
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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