(57)【要約】【課題】高速、高精細書き込みを行うことができる画像処理装置を提供する。【解決手段】入力された画像データに対してジャギー補正を行なう画像処理装置において、入力された画像データを格納するバッファＲＡＭ１０２と、ジャギー補正を行なうための補正データを格納するＦＦ１０６−１Ｅ，１０６−１Ｏと、変換密度数のモードに応じて当該補正データ格納手段に格納する補正データを選択するＲＡＭ制御部１０３と、前記バッファＲＡＭ１０２に格納された画像データをライン単位で読み出し、ＲＡＭ制御部１０３によって選択された補正データに基づいてジャギー補正を行なうジャギー補正部を含む二値／多値変換部１０６−４Ｅ，１０６−４Ｏを備えた。【選択図】図１
2006094548.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像データに対してジャギー補正を行なう画像処理装置において、
入力された画像データを格納する画像データ格納手段と、 
ジャギー補正を行なうための補正データを格納する補正データ格納手段と、
変換密度数のモードに応じて前記補正データ格納手段に格納する補正データを選択する補正データ選択手段と、
前記画像データ格納手段に格納された画像データをライン単位で読み出し、前記補正データ選択手段によって選択された補正データに基づいてジャギー補正を行なうジャギー補正手段と、
を備えたことを特徴とする画像処理装置。
【請求項２】
変換密度数のモードに応じて前記画像データ格納手段の読み出し順序及び前記ジャギー補正手段によるジャギー補正の際に使用する同一画素の使用回数を選択する画像データ選択手段をさらに備えたことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記補正データ選択手段は、奇数ライン用の補正データと偶数ライン用の補正データについて同一の補正データを格納し、
前記ジャギー補正手段は、前記画像データ格納手段から２ライン分の画像データを読み出し、前記補正データに基づいてジャギー補正を行なうことを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記補正データ選択手段は、奇数ライン用の補正データと偶数ライン用の補正データについて異なる補正データを格納し、
前記ジャギー補正手段は、前記画像データ格納手段から１ライン分の画像データを読み出し、前記補正データに基づいてジャギー補正を行なうことを特徴とする請求項１又は２に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル画像データを使用する複写機、ファクシミリ装置、およびプリンタ等に好適な２ライン同時に書き込む機能を有する画像処理装置に関する。
【背景技術】
【０００２】
１ビーム書き込みの副走査方向の密度変換に関する技術は、例えば特開平７−８７３２１号公報に開示されているように公知である。この発明は、ビットマップ状に展開された画像データの黒ドット領域の白ドットとの境界部分の線分形状を認識して所要の各ドットに対して認識した線分形状の特徴をビットのコード情報に置き換え、このコード情報の一部を利用して補正が必要なデータかどうかを判断し、補正が必要と判断したドットに対してはコード情報に応じた補正を行なう画像データ処理装置において、任意の信号の信号波形に対して同一のタイミングでビットマップ上に展開された同一の画像データを繰り返し生成する画像データ生成手段を設けたことを特徴とするもので、例えば、メモリ上のビットマップデータを２回読み出し、副走査方向の倍密データに変換するようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、この従来発明では、主走査方向の密度変換は行われておらず、また、副走査方向についても、２倍密制御までしか開示されていない。
【０００４】
そこで、本発明の目的は、高速、高精細書き込みを行うことができる画像処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、第１の手段は、入力された画像データに対してジャギー補正を行なう画像処理装置において、入力された画像データを格納する画像データ格納手段と、ジャギー補正を行なうための補正データを格納する補正データ格納手段と、変換密度数のモードに応じて前記補正データ格納手段に格納する補正データを選択する補正データ選択手段と、前記画像データ格納手段に格納された画像データをライン単位で読み出し、前記補正データ選択手段によって選択された補正データに基づいてジャギー補正を行なうジャギー補正手段とを備えたことを特徴とする。
【０００６】
第２の手段は、第１の手段において、変換密度数のモードに応じて前記画像データ格納手段の読み出し順序及び前記ジャギー補正手段によるジャギー補正の際に使用する同一画素の使用回数を選択する画像データ選択手段をさらに備えたことを特徴とする。
【０００７】
第３の手段は、第１又は第２の手段において、前記補正データ選択手段が奇数ライン用の補正データと偶数ライン用の補正データについて同一の補正データを格納し、前記ジャギー補正手段が前記画像データ格納手段から２ライン分の画像データを読み出し、前記補正データに基づいてジャギー補正を行なうことを特徴とする。
【０００８】
第４の手段は、第１又は第２の手段において、前記補正データ選択手段が奇数ライン用の補正データと偶数ライン用の補正データについて異なる補正データを格納し、前記ジャギー補正手段が前記画像データ格納手段から１ライン分の画像データを読み出し、前記補正データに基づいてジャギー補正を行なうことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、画像データ格納手段、補正データ選択手段及びジャギー補正手段を備えているので、高速、高精細な書き込み制御を行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し、本発明の実施の形態について説明する。
【００１１】
〈画像形成装置の概略構成〉
図１は、本発明の実施形態に係る画像処理装置の概略構成を示すブロック図である。同図において、この画像処理装置は、バス制御部１０１、バッファＲＡＭ１０２、ＲＡＭ制御部１０３、タイミング制御部１０４、レジスタ制御部１０５、二値画像処理部１０６、多値画像処理部１０７、分周部１０８、およびセレクタ１０９から基本的に成り立っている。さらに、二値画像処理部１０６は、ＦＦ１０６−１Ｅ，１０６−１Ｏ、パラレル／シリアル（Ｐ／Ｓ）変換部１０６−２Ｅ，１０６−２Ｏ、トナーセーブ部１０６−３Ｅ，１０６−３Ｏ、および二値／多値変換部１０６−４Ｅ，１０６−４Ｏから構成され、多値画像処理部１０７は、ＦＦ１０７−１Ｅ，１０７−１Ｏ、およびパラレル／シリアル（Ｐ／Ｓ）変換部１０７−２Ｅ，１０７−２Ｏから構成されている。
【００１２】
この実施形態においては、高速書き込みに対応するため、入力データはＥＶＥＮ画素とＯＤＤ画素のパラレル入力とし、いずれかの画素であることを参照符号の末尾にＥＶＥＮ画素の場合はＥを、ＯＤＤ画素の場合はＯを付けて明示している。ここでは、ＥＶＥＮ画素のデータ幅を濃度４ビット（ＸＰＤＥ）、位相１ビット（ＸＰＳＥ）、また、ＯＤＤ画素のデータ幅を濃度４ビット（ＸＰＤＯ）、位相１ビット（ＸＰＳＯ）とする。ＥＶＥＮ画素およびＯＤＤ画素それぞれ５ビットのデータ入力に対し、多値モードの場合、ＥＶＥＮ画素およびＯＤＤ画素データをパラレルに受け取るが、二値モードの場合、ＸＰＤＥ、ＸＰＤＯの８ビット幅に８画素分のデータをパラレルに受け取る。なお、パラレル化されるデータ幅が二値と多値とでは異なる。入力された１０ビットデータを｛ＸＰＤＥ、ＸＰＳＥ、ＸＰＤＯ、ＸＰＳＯ｝の順序でバス制御部１０１でマージする。マージされた１０ビットデータはバッファＲＡＭ１０２に書き込まれる。書き込みクロック（ＰＣＬＫ）、書き込みのライトイネーブル（ＸＰＬＧＡＴＥ）、ライトリセット信号（ＸＰＬＳＹＮＣ）は画像データと同期された外部入力信号を用いる。〈各部構成〉
《ＲＡＭ制御部》
ＲＡＭ制御部１０３では、バッファＲＡＭ１０２の書き込み／読み出し制御を行なう。書き込みに関しては、画像読み取り系の前記クロックおよび制御信号を使用する。また、読み出し系に関しては、ポリゴンモータの書き込み制御を行なう制御系からの信号を使用する。読み出しクロックは分周部１１０においてクロックを２分周もしくは８分周したクロックを使用する。読み出しのリードイネーブル（ＸＲＧＡＴＥ）、リードリセット（ＸＬＣＬＲ）はポリゴンモータの同期検知信号および書き込み有効走査期間から生成される信号であり、バッファＲＡＭ１０２の特定アドレスを読み出し用／書き込み用に使用する目的で、これらの制御信号をトグルで切り替える。
【００１３】
バッファＲＡＭ１０２からの読み出しは２ライン分の処理対象画像を同時に読み出し、ＦＦ１０６−１Ｅ，１０６−１ＯでラッチしてＥＶＥＮライン、ＯＤＤラインパラレルに同一の処理を行なう。二値画像処理部１０６では、８ビットパラレルデータを８画素分のシリアルデータに変換する。ＦＦ１０６−１Ｅ，１０６−１Ｏから出力された８ビットデータはＰ／Ｓ変換部１０６−２Ｅ，１０６−２Ｏに入力され、８ビット５ＭＨｚのパラレル信号から１ビット４０ＭＨｚのシリアル信号へのパラレル／シリアル変換が実行される。シリアルに変換されたデータについてはトナーセーブ部１０６−３Ｅ，１０６−３Ｏのトナーセーブ処理が加わるが、この処理は常に行なわれる処理ではなく、試し刷り等でプロッタでのトナーをあまり消費したくない場合に行なわれる。トナーセーブ部１０６−３から出力された信号は二値／多値変換部１０６−４Ｅ，１０６−４Ｏで二値データから多値データに変換される。多値データへの変換は、濃度４ビット、位相２ビットの６ビットデータに変換される。多値画像処理部１０７は１０ビットのデータを２画素分のデータにＰ／Ｓ変換部１０７−２Ｅ，１０７−２Ｏでパラレル／シリアル変換し、５ビットデータをシリアルで復元させる。多値画像処理部１０７においては、入力の位相情報１ビットを２ビットに拡張する。そして、セレクタ１０９で多値モード／二値入力モードに基づいて各ラインの対応バスが選択される。
【００１４】
内部モードの設定は、レジスタ制御部１０５で実施される。外部ＣＰＵからＳＣＬＫのクロックに同期したＳＤＩＮデータが入力される。なお、後述のＳＣＳはチップセレクトに相当する。データおよびアドレスはシリアルデータで転送されるレジスタ制御部１０５でＡＤＲＳＳ１６ビット、ＤＡＴＡ８ビットのパラレルデータに変換される。ＳＣＳをシリアルデータ系列のトリガとし、各レジスタへのライトイネーブル信号もあわせて生成する。
【００１５】
《二値／多値変換部の構成》
図２は二値／多値変換部１０６−４の内部構成を示す機能ブロック図である。二値／多値変換部１０６−４は、ＥＶＥＮラインおよびＯＤＤライン用に同一構成の回路を２系統備えているが、図２ではその一方のみ図示している。この二値／多値変換部１０６−４は、画像マトリクス部２０１、エッジ処理部２０２、ジャギー補正部２０３、孤立点検出部２０４、誤差拡大エンハンス部２０５、ディザ平滑部２０６、２ドット処理部２０７、マスク部２０８、およびセレクタ２０９からなり、ジャギー補正部２０３はさらに、コード生成部２０３−１とパターンＲＡＭ２０３−２からなる。
【００１６】
このように構成された二値／多値変換部１０６−４では、バッファＲＡＭ１０２から読み出された９ライン分のそれぞれのラインデータがＰ／Ｓ変換部１０６−２、トナーセーブ部１０６−３を通過して入力され、画像マトリクス部２０１において、９ラインのデータから主走査方向にそれぞれ１３画素の遅延データを作成し、９ライン×１３画素の２次元マトリクスを作成する。そして、このマトリクスデータを同時にアクセスして、それぞれの二値／多値処理を実施する。その際、エッジ処理部２０２におけるエッジ処理に関してのみ２次元画像マトリクスは必要とせず、１ライン上のデータで処理を行なう。
【００１７】
ジャギー補正部２０３では、画像マトリクス部２０１から出力される画像マトリクスの配列データを使ってパターンマッチングを行なう。パターンマッチングによって１２ビットのコードデータをコード生成部２０３−１で生成し、ＲＡＭ２０３−２のアドレスに入力する。このＲＡＭ２０３−２は画像補正用のＲＡＭで、入力コードに対応する画像補正データを出力する。なお、補正データは別途ＲＡＭにダウンロードしておく。孤立点検出部２０４では、注目画素を含む３×３の画像領域内でパターンマッチングにより孤立点を検出する。孤立点に該当する画素はマスク部２０８で除去される。なお、マスクするかしないかはモード切り替えによって選択することができる。
【００１８】
誤差拡散エンハンス部２０５では、線画を保持するバンドパスフィルタによってテクスチャを平滑化し、主走査方向の画素の並びに基づいて位相信号を生成する。ディザ平滑化部２０６では、二値ディザパターンに対して５×５または９×９のローパスフィルタ処理を行い、擬似的に多値信号に変換する。疑似多値化された信号に対しては、２ドット処理部２０７において、隣接画素間の平均化を行い、位相情報を作成する。これらの二値から多値に変換されたデータはセレクタ２０９で選択される。画像パスの選択はモードによって切り替えられ、濃度４ビット、位相２ビットの６ビットデータに変換される。
【００１９】
《ジャギー補正部でのパターンＲＡＭへのデータ書き込み》
図３を参照し、ジャギー補正部２０３のパターンＲＡＭ２０３−２へのデータの書き込みについて説明する。まず、レジスタ制御部１０５でデータ（ＤＡＴＡ）およびアドレス（ＡＤＲＳＳ）をデコードする。次いで、ＲＡＭ制御部１０３に転送クロックＳＣＬＫに同期してシリアルデータＳＤＩＮを外部ＣＰＵから転送する。そして、データ系列の始まりをＳＣＳによって規定する。ＳＤＩＮは２４ビットデータで構成されるが、下位８ビットがＤＡＴＡ、上位１６ビットがアドレスを構成する。アドレスデータの内、上位３ビットはＲＡＭ、内部レジスタのためのアドレスデコードに使用する。残り１３ビットデータの内、上位の１ビット（Ａ［１２］）はＳＤＯＵＢＬＥの信号とともにＥＶＥＮチャンネル、ＯＤＤチャンネルの切り替えに使用する。ＳＤＯＵＢＬＥがＬＯＷの場合、二値単密モードの設定であり、Ａ［１２］の値に関係なくＥＶＥＮ用パターンＲＡＭ２０３−２Ｅ、ＯＤＤ用パターンＲＡＭ２０３−２Ｅの１２ビットアドレスに同一データを同時に書き込む。
【００２０】
ＳＤＯＵＢＬＥがＨＩＧＨの場合、二値倍密モードの設定であり、ＥＶＥＮ用パターンＲＡＭ２０３−２Ｅ、ＯＤＤ用パターンＲＡＭ２０３−２Ｏにそれぞれ異なるデータを書き込む。Ａ［１２］がＬＯＷであれば、ＥＶＥＮ用パターンＲＡＭ２０３−２Ｅをアクセスし、ＨＩＧＨの場合、ＯＤＤ用パターンＲＡＭ２０３−２Ｏをアクセスする。アクセスに関しては各ＲＡＭ２０３−２Ｅ，２０３−２ＯへのライトイネーブルであるＷＥ  ＥおよびＷＥ  Ｏを制御する。なお、パターンＲＡＭ２０３−２に関しては同期ＲＡＭであっても非同期ＲＡＭであってもよい。
【００２１】
《孤立点検出》
図４は前述の孤立点検出のための検出パターンを説明するためのマトリクスのパターンを示す図である。この図では３×３の画像マトリクスにおいて、中央画素を注目画素とし、孤立点であるか否かの判定の対象とし、周辺画素との連結をパターンマッチングによって判定し、孤立点としている。図４において、上段に位置する５個のパターンは中央の黒画素が孤立ドットであり、白に置き換えるパターンを示している。一方、下段に位置する５個のパターンは中央の白画素が孤立ドットであり、黒画素に置き換えるパターンを示している。このパターン処理では、レベルインバートの信号が孤立点検出部２０４から出力され、マスク部２０８において白／黒を変換する。
【００２２】
《ディザ平滑化、ドット平均化》
図５はディザ平滑化およびドット平均化処理の処理を示す説明図である。ディザ平滑化部２０６では、９ライン×１３画素の画像マトリクスに対して５×５、７×７、９×９の各平滑化フィルタ処理が施される。入力データは１ビット二値信号であるが、平滑化フィルタによって高域信号成分を除去する。フィルタの係数はここでは、例としてＮｏ．０からＮｏ．３までの４種示している。このフィルタは平滑化の画素に対して、主走査方向のＥＶＥＮおよびＯＤＤ画素間で平均化する。値は平均値であるが、位相信号を区別する。ＥＶＥＮ画素は右位相、ＯＤＤ画素は左位相として２ドット化の画像データを形成する。位相データはそのまま出力するが、濃度データに関してはレベル変換を行ない、４ビット幅にデータを変換する。
【００２３】
《ジャギー補正》
図６はジャギー補正部２０３の詳細な構成を示すブロック図である。ここで行なわれるジャギー補正では、９ライン×１３画素の画像マトリクス６０１を５個のブロックに分割し、それぞれの領域内でパターンマッチングを行なう。中央の５×５の領域をＣｏｒｅ領域Ｃ、その上位をＵｐｐｅｒ領域Ｕ、下位をＬｏｗｅｒ領域Ｌｏ、左側をＬｅｆｔ領域Ｌｅ、右側をＲｉｇｈｔ領域Ｒにそれぞれ分割する。各領域および各領域間の重なり、領域内の画素数を図７に示す。Ｃｏｒｅ領域Ｃではコア領域認識部６０１Ｃによって注目画素が白／黒のいずれであるか、水平線／垂直線のいずれに属するか、ワンドット線分であるか否か、白画素の場合、黒画素の上（左）にあるか下（右）にあるか、段差の開始位置であるかどうか、さらには、連続画素の個数および周辺領域への連続情報が抽出される。
【００２４】
周辺領域では、Ｕｐｐｅｒ領域Ｕ、Ｌｏｗｅｒ領域Ｌｏ、Ｌｅｆｔ領域Ｌｅ、Ｒｉｇｈｔ領域ＲについてＵｐｐｅｒ認識部６０１領域Ｕ、Ｌｏｗｅｒ領域認識部６０１Ｌｏ、Ｌｅｆｔ領域認識部６０１Ｌｅ、Ｒｉｇｈｔ領域認識部６０１Ｒについて、それぞれの領域内で連続画素の個数、傾き方向を検出し、Ｃｏｒｅ領域Ｃで水平線の一部と判断された場合、Ｒｉｇｈｔ領域ＲとＬｅｆｔ領域Ｌｅの領域情報を参照し、Ｃｏｒｅ領域Ｃで垂直線分の一部と判断された場合、Ｕｐｐｅｒ領域ＵとＬｏｗｅｒ領域Ｌｅの領域情報を参照する。例えばＣｏｒｅ領域Ｃで水平線の一部と判断され、Ｒｉｇｈｔ領域ＲとＬｅｆｔ領域Ｌｅの連続画素個数および傾き方向を用いて傾き計算部６０４、位置計算部６０５および傾き方向生成部６０６によってそれぞれＧＲＤ、ＰＯＳ、ＤＩＲの各コード情報を生成する。Ｒｉｇｈｔ領域Ｒにおいて右上がり、Ｌｅｆｔ領域Ｌｅにおいても右上がりであれば、右上がりの補正対象線分の画素と判断する。Ｒｉｇｈｔ領域Ｒにおいて右上がり、Ｌｅｆｔ領域Ｌｅにおいて右下がりの場合、下に凸の円弧を構成する補正対象画素を判断する。これがＤＩＲコードである。ＧＤＲはＬｅｆｔ領域Ｌｅ、Ｃｏｒｅ領域Ｃ、Ｒｉｇｈｔ領域Ｒでの連続画素の個数、ＰＯＳは連続画素個数の中での注目画素の位置がそれぞれあてがわれる。
【００２５】
図８にジャギー補正部２０３でのパターンマッチングによって生成される補正コードの一覧を示す。図中、ＳＬＰは注目画素の傾斜方向、ＤＩＲは直線、円弧、補正不要画素を示すフラグ、Ｈ／Ｖは注目画素が含まれる線分の横線／縦線を規定し、Ｂ／Ｗは注目画素の黒／白を規定し、Ｕ／Ｌは黒から白、白から黒への遷移の識別を示し、ＧＲＤは注目画素を含む線分の傾きを示し、ＯＮＥは１ドット線分または２ドット以上の境界部分の規定を示し、ＰＯＳは注目画素の傾き線分の中での位置を示している。これらの値によって線分のジャギーが規定される。
【００２６】
図９ないし図１１に生成コードの一例を示す。ＤＩＲを除いた１１ビットコードを示す。図９および図１０はそれぞれ補正対象の直線の一部であるので、ＤＩＲ＝０である。図１１は円弧を示しており、「（」はＤＩＲ＝１、「）」はＤＩＲ＝２のフラグが出力される。図９における〈右下がり〉１ドットラインの例では、左側上方の白画素で「０３９」というコードが生成される。「０３９」をバイナリー表示すると、「０００００１１１０１１」となり、図８のＤＩＲを除いたコード表と対比すると、ＳＬＰ＝０、Ｈ／Ｖ＝０、Ｂ／Ｗ＝０、Ｕ／Ｌ＝０、ＧＲＤ＝３、ＯＮＥ＝１、ＰＯＳ＝１のようになる。これは「右下がり」の垂直に近い線分の一部で、「白」画素が注目画素であり、これは「黒ラインの右側」にある。ジャギーの線分の長さは「３画素」で「１ドット線分」である。注目画素は傾き線分中の上端から「１番目」にある。
【００２７】
図１０の〈右上がり〉２ドットライン以上の例では、３行目の右端の黒画素で「７３１」のコードが生成される。「右上がり」の「水平に近い線分」の「黒ドット」で「白ラインが下にあり」ジャギーの長さは「３画素」で「２ドット以上の境界部をなし」、注目画素は傾き線分中の右端から「１番目」にある。これらの特徴をコード化したものである。また、図１１の円弧パターンでも同様にコードが生成され、ＤＩＲの条件以外、直線データと同一である。
【００２８】
《バッファＲＡＭの入出力制御》
図１２ないし図１５は入力段バッファＲＡＭ１０２の入出力制御を説明するためのブロック図である。バッファＲＡＭ１０２は１Ｋ×１０ビットの単体ＲＡＭ１２０１〜１２１２の１２本から構成される。これらの１２本のＲＡＭ１２０１〜１２１２をリード／ライトトグル制御し、２ビーム書き込みのためにデータ２ライン化を行なう。
【００２９】
［多値モード］
図１２は多値モードでの構成を示している。このように構成すると、４００ｄｐｉの読み取りで用紙横幅を読込むと、約５０００画素の読み取りデータが転送される。この例では、２画素をパラレル化しているので、２５００アドレスあれば入力多値データを１ライン分格納できる。そこで、１Ｋ×１０ビットのＲＡＭ１２０１，１２０２，１２０３、１２０４，１２０５，１２０６、１２０７，１２０８，１２０９、１２１０，１２１１，１２１２をそれぞれ３本ずつ連結してＲＡＭ群１２２１，１２２２，１２２３，１２２４として使用する。このように３Ｋずつ４組１２２１，１２２２，１２２３，１２２４に分割されたＲＡＭ群は２組ずつ１２２１，１２２２、１２２３，１２２４トグル制御でリード／ライト用に切り替える。
【００３０】
まず、最初のＥＶＥＮラインデータを書き込み、次のＬｓｙｎｃでＯＤＤラインように書き込み用のＲＡＭを切り替える。さらに、次のＬｓｙｎｃで今まで書かれた２ライン分のＲＡＭをリード用に書き替え、それまで読み出し用に用いていたＲＡＭを書き込み用に書き替える。読み出しはＥＶＥＮライン、ＯＤＤライン、２ライン同時に読み出し、２ビーム用の２ライン化を行なう。リード／ライトのトグル制御は書き込み用のＬｓｙｎｃ２回毎に実施する。
【００３１】
［二値モード副走査単密］
図１３に二値モード、副走査単密でのＲＡＭ制御を示す。２ライン書いてＥＶＥＮライン（Lines）、ＯＤＤライン（Lines）同時に読み出すトグル制御は多値の場合と同様である。二値の場合は、２ラインではなく、ＥＶＥＮチャンネル用に９ライン、ＯＤＤチャンネル用に９ラインそれぞれ読み出すことによって２ビーム用の２ライン化を行なう。図においては、書き込み用のＬｓｙｎｃ毎に書き込みのためのＲＡＭを切り替え、画像データを順次蓄積していく。トグル切り替えは、循環方式で切り替える。現在＃３のＲＡＭ１３０５に一番古いデータが貯えられており、それよりも古いデータが書き込まれていた＃２のＲＡＭ１３０２、さらに１ライン古い＃１のＲＡＭ１３０１は読み出し用から書き込み用に切り替えられている。読み出しは、＃７のＡ  ＲＡＭ１３０３を中心とした９ラインをＥＶＥＮライン用に、＃８のＢ  ＲＡＭ１３０４を中心とした９ラインをＯＤＤライン用に同時に読み出す。
【００３２】
［二値モード副走査倍密］
図１４に二値モード、副走査倍密でのＲＡＭ制御を示す説明図である。２ライン化はＥＶＥＮチャンネル、ＯＤＤチャンネルとも同一内容の９ラインデータを出力する。＃８のＣ  ＲＡＭ１４０１を中心に９ラインの画像データをＥＶＥＮラインおよびＯＤＤラインとしてバッファＲＡＭ１０２から読み出す。トグルの切り替えはＲＡＭ書き込みのＬｓｙｎｃ毎に切り替える。多値および二値単密と異なり、ライトリセット（write reset）およびリードリセット（read reset）
共に同一の周期で制御する。
【００３３】
［二値モード副走査４倍密］
図１５に二値モード、副走査４倍密のＲＡＭ制御を示す。倍密同様２ライン化はＥＶＥＮチャンネル、ＯＤＤチャンネルとも同一内容の９ラインデータを出力するが、これらを２回読み出して使用し、各チャンネル毎に同一データに対する倍密処理を行なうことで、２ビーム書き込み系では４倍密の副走査密度変換を行なう。＃８のＣ  ＲＡＭ１５０１を中心に９ラインの画像データをＥＶＥＮラインおよびＯＤＤラインとしてバッファＲＡＭ１０２から読み出す。ＲＡＭ１０２への書き込みのＷＲＥＳ信号の１区間の間に読み出しのＲＲＥＳ信号は２回発生し、同一ラインを２回読み出す。１ラインデータの書き込みが終了する前に２回読み出すので、データの衝突は発生しない。また、読み取り時のデータの追越しも発生しない。
【００３４】
《バッファＲＡＭのトグル制御の切り替えタイミング》
図１６ないし図１８にバッファＲＡＭ１０２のトグル制御の切り替えタイミングを示す。多値および二値単密は同一のタイミングであり、図１６のタイミングチャートのようになる。二値倍密のタイミングは図１７のタイミングチャートに示すように、二値４倍密は図１８のタイミングチャートに示すようになる。これらの図はバッファＲＡＭ１０２への制御を示し、ｘｐｌｓｙｎｃは書き込みアドレスのライトリセット信号、ｘｐｌｇａｔｅはライトイネーブル信号、ｘｒｇａｔｅは副走査方向の有効信号、ｘｌｃｌｒは読み出しアドレスのリードリセット信号、ｘｒｇａｔｅはリードイネーブル信号で、いずれも負論理の制御信号である。
【００３５】
図１６に示した多値および二値単密制御では、２回のライトリセットで２ライン書き込み、１回のリードリセットにより２ライン同時に読み出す。ｘｌｃｌｒ信号の周期はｘｐｌｓｙｎｃ信号の倍である。ＲＡＭのリード／ライトトグル切り替えは、読み出しリセットｘｌｃｌｒアクティブ後の２回の書き込みリセットｘｐｌｓｙｎｃアクティブ時に行なう。読み出し完了と共に書き込み用にＲＡＭを切り替える。
【００３６】
図１７に示した二値倍密制御では、書き込み周期と読み出し周期が同周期となる。ｘｐｌｓｙｎｃ信号とｘｌｃｌｒ信号は同一周期の変化なので、読み出し完了後に書き込み用にＲＡＭをトグル切り替えするタイミングは書き込みリセットｘｐｌｓｙｎｃのアサート時に実施する。
【００３７】
図１８に示した二値４倍密制御では、書き込みリセットは読み出しリセットの倍の周期で制御する。書き込まれたＲＡＭのデータをｘｌｃｌｒを２回リセットすることで、同一内容を読み出す。読み出し完了後の書き込みにトグル切り替えを実施するので、ｘｐｌｓｙｎｃのアサート時に切り替える。倍密モードと異なる点は、同一データを２度読み出すことで、最初に読み出されたデータであるか、２度目に読み出されデータであるかを区別するため、ｌｃ（ラインカウント）というフラグを付加する。最初の読み出しデータをｌｃ＝０、２度目の読み出しデータをｌｃ＝１とし、各チャンネル毎に２ライン分の読み出しデータのライン順序を区別する。
【００３８】
《ジャギー補正部のＲＡＭの使用方法》
図１９および図２０はジャギー補正部２０３の補正ＲＡＭ２０３−２の使用方法を説明するためのもので、ここでは、ＲＡＭ２０３−２を１次ＲＡＭ２０３−２−１と２次ＲＡＭ２０３−２−２の２段構成とし、メモリ使用量を削減させている。
【００３９】
図１９はコード生成から濃度補正までの構成を示す機能ブロック図であり、コード生成部２０３−１において、ジャギーの特徴を示す１３ビットのコードが生成される。一方、バッファＲＡＭ制御部１０３において読み出しラインを順序を示すＬｃ上方が出力される。また、Ｐ／Ｓ変換部１０６−２において、主走査方向のドット繰り返し順序ＤｃおよびＤｃ４が出力される。Ｄｃは主走査２倍密時、同一画素を２回使用するためのドットカウント値、Ｄｃ４は主走査４倍密時、同一画素を４回使用するためのドットカウント値である。これらＬｃ、Ｄｃ、およびＤｃ４は主走査方向変換密度数、副走査方向の変換密度数のモードにより選択され、Ｒ１、Ｒ０のフラグにセットされる。
【００４０】
生成コードのうち、ｄｉｒを除く１１ビットが１次ＲＡＭ２０３−２−１のアドレスに入力され、入力コードに対応する中間コードが７ビットの情報として出力される。この中間コードはプログラマブルな値であり、画質調整のチューニングの結果によって値は変更される。１次ＲＡＭ出力の７ビットの中間コードと、コード生成されたｄｉｒ、Ｒ１、Ｒ０を２次ＲＡＭ２０３−２−２のアドレスに入力する。２次ＲＡＭ２０３−２−２の対応するアドレスには、線画、円弧、主走査密度変換時の画素順序、副走査密度変換時のライン順序に対応する補正画像情報が濃度および位相に関する６ビットデータとして格納されている。これらの１次ＲＡＭ２０３−２−１および２次ＲＡＭ２０３−２−２によって生成コードから画素データが補正される。
【００４１】
図２０は１次ＲＡＭ２０２−２−１および２次ＲＡＭ２０３−２−２へのデータ書き込みを説明するための機能ブロック図である。ここでは、まず、外部ＣＰＵから対応するＲＡＭをアクセスし、データをダウンロードする。各ＲＡＭ２０３−２−１，２のアドレス入力前段には、ＣＰＵからのアドレス情報と通常動作時のコードデータ情報とを切り替えるセレクタ２００１，２００２を設け、書き込みモードと読み出しモードとを切り替えて制御する。
【００４２】
これらの１次ＲＡＭ２０３−２−１、２次ＲＡＭ２０３−２−２はＥＶＥＮチャンネル、ＯＤＤチャンネルとも個別に有し、１次ＲＡＭ２０３−２−１の内容は基本的にはＥＶＥＮおよびＯＤＤとも同一であるが、２次ＲＡＭ２０３−２−２の内容は密度変換モードによって種々切り替える。
【００４３】
図２１ないし図２７にバッファＲＡＭ１０２の読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭ２０３−２−２のデータの内容の相違を各設定モード毎に示す。バッファＲＡＭ中の「○」はＥＶＥＮチャンネルに供給される９ラインデータ群の中央ラインを示す。２次ＲＡＭ２０３−２−２へは図示していないが、Ｌｃ、Ｄｃ、Ｄｃ４の各信号が供給され、ＲＡＭアドレスの制御を行なう。以下、（１）主走査方向および副走査方向とも単密の画像補正、（２）主走査方向は単密、副走査方向は倍密の画像補正、（３）主走査方向は単密、副走査方向は４倍密の画像、（４）主走査方向は倍密、副走査方向は単密の画像補正、（５）主走査方向は倍密、副走査方向は倍密の画像処理、（６）主走査方向は倍密、副走査方向は４倍密の画像処理、（７）主走査方向は４倍密、副走査方向は倍密の画像処理の各場合について、図を参照して説明する。
【００４４】
（１）主走査方向および副走査方向ともに単密の場合
図２１は、主走査方向および副走査方向ともに単密の場合の画像補正方法を示す説明図である。この補正では、バッファＲＡＭ１０２ではＥＶＥＮ、ＯＤＤ各チャンネルへの供給データは１ラインずれている。２次ＲＡＭ２０３−２−２へのダウンロードデータは、ＥＶＥＮ、ＯＤＤ各チャンネルとも同一のデータをセットする。同一補正データに対して異なるライン画像データが供給されるので、独立の平行処理を行なうモードである。密度変換処理は何も行なわない。
【００４５】
（２）主走査方向は単密、副走査方向は倍密の場合
図２２は、主走査方向は単密、副走査方向は倍密の場合の画像補正方法を示す説明図である。この場合、バッファＲＡＭ１０２では、ＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像ラインデータ群を出力する。２次ＲＡＭ２０３−２−２への補正はＥＶＥＮチャンネルとＯＤＤチャンネルとで異なる補正コードをダウンロードする。同一画像データに対して出力ラインごとに別々の補正を行なうことによって副走査方向の倍密補正を行なう。
【００４６】
（３）主走査方向は単密、副走査方向は４倍密の場合
図２３は、主走査方向は単密、副走査方向は４倍密の場合の画像補正方法を示す説明図である。この場合、バッファＲＡＭ１０２では倍密処理と同様にＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像ライン群を出力する。これらのデータは２回読み出し、読み出し順序を示すＬｃフラグを２次ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２０３−２−２では、ＥＶＥＮ、ＯＤＤで異なる補正データをダウンロードするが、さらにそれぞれのＲＡＭ内において１回目の読み出しデータが参照する補正データと２回目の読み出しデータが参照する補正データを異なる内容でダウンロードする。同一入力画像データに対して４本の出力ラインごとに異なる処理を実施することによって副走査方向の４倍密処理を実施する。
【００４７】
（４）主走査方向は倍密、副走査方向は単密の場合
図２４は、主走査方向は倍密、副走査方向は単密の画像補正方法を示す説明図である。この場合、バッファＲＡＭ１０２では、ＥＶＥＮ、ＯＤＤ各チャンネルへの供給データは１ラインずれている。Ｐ／Ｓ変換部１０６−２において１画素の処理順序を示すＤｃフラグを２次ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２０３−２−２へのダウンロードデータはＥＶＥＮ、ＯＤＤ両チャンネルとも同一のデータをセットする。さらにそれぞれのＲＡＭ内２０３−２−２Ｅ，Ｏにおいて、１回目の主走査方向補正時に参照する補正データと２回目の主走査方向補正時に参照する補正データを異なる内容でダウンロードする。同一補正データに対し、異なるライン画像データが供給されるので、独立の平行処理を副走査方向に行なう。主走査方向に関しては、ドットの処理順序で補正データを変更することによって倍密処理を行なう。
【００４８】
（５）主走査方向は倍密、副走査方向も倍密の場合
図２５は、主走査方向および副走査方向ともに倍密の場合の画像処理方法を示す説明図である。バッファＲＡＭ１０２ではＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像ラインデータ群を出力する。Ｐ／Ｓ変換部１０６−２において１画素の処理順序を示すＤｃフラグを２次ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２０３−２−２への補正データはＥＶＥＮチャンネル、ＯＤＤチャンネルで異なる補正コードをダウンロードする。さらにそれぞれのＲＡＭ２０３−２−２Ｅ，０内において、１回目の主走査方向補正時に参照する補正データと２回目の主走査方向補正時に参照する補正データを異なる内容でダウンロードする。同一画像データに対して出力ライン毎に別々の補正を行なうことで、副走査方向の倍密補正を行なう。主走査方向に関してはドットの処理順序で補正データを変更することによって倍密処理を行なう。
【００４９】
（６）主走査方向は倍密、副走査方向は４倍密の場合
図２６は、主走査方向は倍密、副走査方向は４倍密の場合の画像処理方法を示す説明図である。バッファＲＡＭ１０２では倍密処理と同様にＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像ライン群を出力する。これらのデータは２回読み出し、読み出し順序を示すＬｃフラグを２次ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２０３−２−２では、ＥＶＥＮ、ＯＤＤの各チャンネルで異なる補正データをダウンロードするが、さらにそれぞれのＲＡＭ内において、１回目の読み出しデータが参照する補正データと２回目の読み出しデータが参照する補正データを異なる内容でダウンロードする。主走査密度変換に対してもＲＡＭの参照データを１回目の主走査方向補正時に参照する補正データと２回目の主走査方向補正時に参照する補正データを異なる内容でダウンロードする。同一入力画像データに対して４本の出力ライン毎に異なる処理を実施することによって副走査方向の４倍密処理を実施する。主走査方向に関しては、ドットの処理順序で補正データを変更することによって倍密処理を行なう。
【００５０】
（７）主走査方向は４倍密、副走査方向は倍密の場合
図２７は、主走査方向は４倍密、副走査方向は倍密の場合の画像処理方法を示す説明図である。バッファＲＡＭ１０２ではＥＶＥＮ、ＯＤＤ両チャンネルに同一の画像ラインデータ群を出力する。Ｐ／Ｓ変換部１０６−２において１画素の処理順序を示すＤｃおよびＤｃ４フラグを２次ＲＡＭ２０３−２−２に転送する。２次ＲＡＭ２０３−２−２への補正データはＥＶＥＮチャンネルとＯＤＤチャンネルとで異なる補正コードをダウンロードする。さらにそれぞれのＲＡＭ２０３−２−２Ｅ，Ｏ内において１回目の主走査方向補正時に参照する補正データと２回目の主走査方向補正時に参照する補正データと３回目の主走査方向補正時に参照する補正データおよび４回目の主走査方向補正時に参照する補正データを異なる内容でダウンロードする。同一画像データに対して出力ライン毎に別々の補正を行なうことによって副走査方向の倍密補正を行なう。主走査方向に関してはドットの処理順序をＤｃおよびＤｃ４で制御し、補正データを変更することによって４倍密処理を行なう。
【００５１】
《主走査方向の密度変換》
図２８および図２９に主走査方向の密度変換の概要を示す。ドットカウンタＤｃおよびＤｃ４はＲ０およびＲ１に割り振られている。２次ＲＡＭ２０３−２の入力アドレスの上位にＲ０およびＲ１を代入する。図２８は主走査倍密の概略を示す説明図で、同一コード情報に対し、先行画素、後行画素を示すドットカウント情報Ｒ０を付加し、異なる補正画素情報を２次ＲＡＭ２０３−２によって生成する。図２８において、Ｒ０＝Ｌｏｗで先行画素が、Ｒ０＝Ｈｉｇｈで後行画素が形成され、１つのコード情報に対して倍密度の補正画素を生成している。図２９は主走査４倍密の概略を示す説明図で、同一のコード情報に対し、１番目画素、２番目画素、３番目画素、および４番目画素を示すドットカウント情報を２ビット（Ｒ１、Ｒ０）付加し、異なる補正画素情報を２次ＲＡＭから生成する。Ｒ１＝Ｌｏｗ、Ｒ０＝Ｌｏｗにおいて１番目画素を、Ｒ１＝Ｌｏｗ、Ｒ０＝Ｈｉｇｈにおいて２番目画素を、Ｒ１＝Ｈｉｇｈ、Ｒ０＝Ｌｏｗにおいて３番目画素を、Ｒ１＝Ｈｉｇｈ、Ｒ０＝Ｈｉｇｈにおいて４番目画素を形成し、１つのコード情報に対して４倍密の補正画素を生成する。
【００５２】
図３０に主走査方向の４倍密補正、ここでは１００ｄｐｉから４００ｄｐｉへの変換の例を示す。バッファＲＡＭ１０２に書かれた１００ｄｐｉの画素密度の画像データをリードイネーブル（ｐｅｎａｂｌｅ）制御でｐａｃｌｋに同期して読み出す。Ｐ１が読み出されたパラレルデータでｐａｃｌｋ換算で４クロック分の期間保持される。このＰ１をＰ／Ｓ変換部１０６−２でシリアルデータに変換する。Ｐ１はＳ１からＳ８までの８画素相当のデータに変換される。このＰ／Ｓ変換はイネーブル信号ｓｒｅｎａｂｌｅの制御でｗｃｌｋに同期して実施される。ｗｃｌｋ換算で４クロック分それぞれのシリアルデータは保持される。これらの画像データ群に対し、ジャギー補正部２０３においてコードが生成される。Ｃ１からＣ８がパターンマッチングによって生成されたコードデータに対応し、１次ＲＡＭ２０３−２−１への入力となる。出力も入力コードと同じ時系列で発生する。Ｐ／Ｓ部１０６−１ではＤｃおよびＤｃ４フラグが同時に生成され、２次ＲＡＭ２０３−２−２への入力フラグとしてＲ１、Ｒ０に変換される。２次ＲＡＭ２０３−２−２へのコード入力はＲ１、Ｒ０によって４倍密処理され、４００ｄｐｉの画素密度の補正画像が生成される。  
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態に係る画像処理装置の概略構成を示すブロック図である。
【図２】図１における二値／多値変換部の内部構成を示す機能ブロック図である。
【図３】図２におけるジャギー補正部のパターンＲＡＭへのデータの書き込みを説明するための図である。
【図４】孤立点検出のための検出パターンについて説明するためのマトリクスのパターンを示す図である。
【図５】ディザ平滑化およびドット平均化処理について説明するための図である。
【図６】ジャギー補正部の詳細な構成を示すブロック図である。
【図７】図６における各領域および各領域間の重なり、領域内の画素数を示す説明図である。
【図８】ジャギー補正部でのパターンマッチングによって生成される補正コードの一覧を示す図である。
【図９】生成コードの一例を示す図である。
【図１０】生成コードの他の例を示す図である。
【図１１】生成コードのさらに他の例を示す図である。
【図１２】多値モードにおける入力段バッファＲＡＭの入出力制御について説明するためのブロック図である。
【図１３】二値モード、副走査単密における入力段バッファＲＡＭの入出力制御について説明するためのブロック図である。
【図１４】二値モード、副走査倍密における入力段バッファＲＡＭの入出力制御について説明するためのブロック図である。
【図１５】二値モード、副走査４倍密バッファＲＡＭの入出力制御について説明するためのブロック図である。
【図１６】図１３に対応するバッファＲＡＭのトグル制御の切り替えタイミングを示す図である。
【図１７】図１４に対応するバッファＲＡＭのトグル制御の切り替えタイミングを示す図である。
【図１８】図１５に対応するバッファＲＡＭのトグル制御の切り替えタイミングを示す図である。
【図１９】ジャギー補正部の補正ＲＡＭを１次ＲＡＭと２次ＲＡＭの２段構成としたときのＲＡＭの使用方法を示す図である。
【図２０】ジャギー補正部の補正ＲＡＭを１次ＲＡＭと２次ＲＡＭの２段構成としたときのＲＡＭの使用方法を示す図である。
【図２１】主走査単密、副走査単密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２２】主走査単密、副走査倍密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２３】出力走査単密、副走査４倍密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２４】出力走査倍密、副走査単密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２５】主走査倍密、副走査倍密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２６】主走査倍密、副走査４倍密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２７】主走査４倍密、副走査倍密の場合のバッファＲＡＭの読み出し制御とＥＶＥＮ、ＯＤＤ各チャンネルの２次ＲＡＭのデータの内容を各設定モード毎に示す図である。
【図２８】主走査方向の倍密補正変換の概要を示す図である。
【図２９】主走査方向の４倍密変換の概要を示す図である。
【図３０】主走査方向の４倍密補正のタイミングを示すタイミングチャートである。
【符号の説明】
【００５４】
１０１  バス制御部
１０２  バッファＲＡＭ
１０３  ＲＡＭ制御部
１０４  タイミング制御部
１０５  レジスタ制御部
１０６  二値画像処理部
１０７  多値画像処理部
１０８  分周部
２０１  画像マトリクス
２０２  エッジ処理部
２０３  ジャギー補正部
２０３−１  コード生成部
２０３−２  パターンＲＡＭ
２０４  孤立点検出部
２０５  誤差拡散エンハンス部
２０６  ディザ平滑化部
２０７  ２ドット処理部
２０８  マスク部
２０９  セレクタ
６０１  画像マトリクス
６０１Ｃ  コア領域認識部
６０１Ｕ  上部領域認識部
６０１Ｒ  右側領域認識部
６０１Ｌｏ  左領域認識部
６０１Ｌｅ  右側領域認識部
【図１】
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【図２】
2006094548.tif 000004
【図３】
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【図４】
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【図５】
2006094548.tif 000007
【図６】
2006094548.tif 000008
【図７】
2006094548.tif 000009
【図８】
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【図９】
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【図１０】
2006094548.tif 000012
【図１１】
2006094548.tif 000013
【図１２】
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【図１３】
2006094548.tif 000015
【図１４】
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【図１５】
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【図１６】
2006094548.tif 000018
【図１７】
2006094548.tif 000019
【図１８】
2006094548.tif 000020
【図１９】
2006094548.tif 000021
【図２０】
2006094548.tif 000022
【図２１】
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【図２２】
2006094548.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2006094548.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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