(57)【要約】【課題】不揮発性メモリセルのプログラム時間を短くすることができるプログラミング方法を提供する。【解決手段】情報ビットを少なくとも１つ蓄えることのできる、電気的消去およびプログラム可能な読み出し専用メモリセルをプログラミングするための方法および構成が示されている。メモリセル１は、電荷トラッピング領域を有している。本発明によれば、この電荷トラッピング領域に電荷を注入し、蓄えるために、第１の期間中に、メモリセル１に固定電圧が印加される。この期間の次には、第２の期間が続く。この第２の期間中に、メモリセル１に定電流が印加され、プログラミング工程は終了する。第２の期間中の電圧変化をモニタすることによって、生じる閾値電圧をプログラミング中に直接モニタすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
情報ビットを少なくとも１つ蓄えることができるとともに電荷トラッピング領域を有する、電気的消去およびプログラム可能な読み出し専用メモリセルのプログラミング方法であって、
上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングする工程であって、第１の期間中に、上記メモリセルに固定電圧を印加し、上記第１の期間に続く第２の期間中に、上記メモリセルに定電流を印加する工程を含むプログラミング方法。
【請求項２】
上記第２の期間中に印加される上記定電流は、上記第１の期間の最後に達した電流レベルより大きい、等しい、または小さい電流レベルにあることを特徴とする請求項１に記載のプログラミング方法。
【請求項３】
上記第２の期間中に印加される上記定電流は、上記第１の期間の最後に達した電流レベルと一致することを特徴とする請求項１に記載のプログラミング方法。
【請求項４】
上記第２の期間中に、上記定電流を有するプログラミング信号の電圧の変化が測定されることを特徴とする請求項１〜３のいずれか１項に記載のプログラミング方法。
【請求項５】
上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングする上記工程は、上記第２の期間中に見られる電圧の変化量が、所定の閾値を超えたときに終了することを特徴とする請求項４に記載のプログラミング方法。
【請求項６】
上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングする上記工程は、上記第２の期間中の上記プログラミング信号の電圧値の絶対値が、所定の閾値を超えたときに終了することを特徴とする請求項４に記載のプログラミング方法。
【請求項７】
上記所定の閾値は、上記メモリセルの好ましい閾値電圧に応じて予め設定されることを特徴とする請求項５または６に記載のプログラミング方法。
【請求項８】
上記電気的消去およびプログラム可能な読み出し専用メモリセルは、バイナリ情報を２ビット蓄えることができ、
上記定電流を有する上記プログラミング信号の上記電圧の変化の測定は、上記メモリセルのプログラムされている情報ビットを読み出すことによって行われることを特徴とする請求項４〜７のいずれか１項に記載のプログラミング方法。
【請求項９】
情報ビットを少なくとも１つ蓄えることができるとともに電荷トラッピング領域を有している、電気的消去およびプログラム可能な読み出し専用メモリセルを備える構成体であって、
上記メモリセルに結合しているプログラミング信号発生器を備え、
上記プログラミング信号発生器は、
第１の期間中に、固定電圧を有するプログラミング信号を出力し、
上記第１の期間に続く第２の期間中に、定電流を有するプログラミング信号出力するように設計されており、
上記プログラミング信号は、上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングするためのものであることを特徴とする構成体。
【請求項１０】
上記第２の期間中に印加される上記定電流が、上記第１の期間の最後に達した電流レベルと一致するように、上記プログラミング信号発生器は設計されていることを特徴とする請求項９に記載の構成体。
【請求項１１】
定電流を有する上記プログラミング信号の電圧の変化を、上記第２の期間中に測定するための手段を備えていることを特徴とする請求項９または１０に記載の構成体。
【請求項１２】
上記第２の期間中における、定電流を有する上記プログラミング信号の電圧の変化量と、所定の閾値レベルとを比較する手段と、
上記第２の期間中における上記プログラミング信号の電圧の変化量が、上記所定の閾値レベルを超えたときに、上記メモリセルの上記プログラミングを終了させる手段とを備えていることを特徴とする請求項１１に記載の構成体。
【請求項１３】
バイナリ情報ビットを２つ蓄えることができ、ソース端子に接続された第１の領域と、ドレイン端子に接続された第２の領域とを有しているメモリセルであって、上記２つの領域間にチャネルを有し、当該チャネルの上にあるが、絶縁層間に配置された電荷トラッピング領域によって当該チャネルからは分離されているゲート電極を有している、電気的消去およびプログラム可能な読み出し専用メモリセルのプログラミング方法であって、
上記電荷トラッピング領域に電荷を注入し、蓄積することによって第１ビットをプログラミングする工程であって、第１の期間中に、上記ドレイン端子に固定電圧を印加し、上記第１の期間に続く第２の期間中に、上記ドレイン端子に定電流を印加する工程を含むプログラミング方法。
【請求項１４】
上記第２の期間中に印加される上記定電流は、上記第１の期間の最後に達した電流と一致することを特徴とする請求項１３に記載のプログラミング方法。
【請求項１５】
上記第１の期間中および上記第２の期間中に、上記ゲート電極へ定電圧が印加されることを特徴とする請求項１３または１４に記載のプログラミング方法。
【請求項１６】
上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記第１ビットをプログラミングする上記工程は、上記第２の期間中に見られる上記電圧の変化量が、所定の閾値に達したときに終了することを特徴とする請求項１５に記載のプログラミング方法。
【請求項１７】
上記所定の閾値は、上記メモリセルの好ましい閾値電圧に応じて予め設定されることを特徴とする請求項１６に記載のプログラミング方法。
【請求項１８】
バイナリ情報ビットを２つ蓄えることができ、ソース端子に接続された第１の領域と、ドレイン端子に接続された第２の領域とを有しているメモリセルであって、上記２つの領域間にチャネルを有し、当該チャネルの上にあるが、絶縁層間に配置された電荷トラッピング領域によって当該チャネルからは分離されているゲート電極を有している、電気的消去およびプログラム可能な読み出し専用メモリセルの構成体であって、
上記メモリセルの上記ドレイン端子に結合しているプログラミング信号発生器を備え、
上記プログラミング信号発生器は、
第１の期間中に、固定電圧を有するプログラミング信号を出力し、
上記第１の期間に続く第２の期間中に、定電流を出力するように設計されており、
上記プログラミング信号は、上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングするためのものであることを特徴とする構成体。
【請求項１９】
上記第２の期間中に印加される上記定電流が、上記第１の期間の最後に達した上記プログラミング信号の電流レベルと一致するように、上記プログラミング信号発生器は設計されていることを特徴とする請求項１８に記載の構成体。
【請求項２０】
定電流を有する上記プログラミング信号の電圧の変化を、上記第２の期間中に測定するための手段を備えていることを特徴とする請求項１８または１９に記載の構成体。
【請求項２１】
上記第２の期間中における、定電流を有する上記プログラミング信号の電圧の変化量と、所定の閾値レベルとを比較する手段と、
上記第２の期間中における上記プログラミング信号の上記電圧の変化量が、上記所定の閾値レベルを超えたときに、上記メモリセルの上記プログラミングを終了させる手段とを備えることを特徴とする請求項２０に記載の構成体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、特に、不揮発性であって、かつ電気的消去およびプログラム可能なＲＯＭ（read-only memory）セルに関するものである。
【背景技術】
【０００２】
不揮発性であって、かつ電気的消去およびプログラム可能なＲＯＭセルであるＥＥＰＲＯＭ（electrically erasable programmable read-only memory）の情報ビットのプログラミングには、比較的多くの時間がかかる。１ビットのメモリセルまたは多ビットのメモリセルをプログラムするためには、そのメモリセルの電荷トラッピング領域に電荷を注入し、そして蓄積する。電荷トラッピング領域内に電荷を注入し蓄えること、または電荷を注入せず蓄えないことにより、バイナリ情報はプログラムされる。このバイナリ情報は、後にメモリセルから読み出し可能である。
【０００３】
プログラミング手順は、一般的には、少なくとも２つの工程を含んでいる。すなわち、第１の工程におけるプログラムパルスの印加、そして続く第２の工程におけるプログラム検証である。プログラムパルス工程において、メモリセルに電荷が注入され蓄えられる。このとき、例えば、ホットエレクトロン効果またはＦＮトンネリング効果が用いられる。上記プログラム検証工程によって、プログラミング工程が正常であったか否かをテストできる。
【０００４】
特許文献１には、メモリセルのプログラミング、およびその後の検証について記載されている。特許文献１においては、セルの閾値電圧が所望の範囲内であるならば、セルの状態をプログラムして、そして後に検証することが提案されている。所望の閾値電圧が達せられない場合、予め設定された数の追加的なプログラミングパルスが上記セルに印加される。
【特許文献１】米国特許明細書ＵＳ６、３９６、７４２  Ｂ１
【特許文献２】独国特許明細書ＤＥ１９８６０５０６  Ａ１（米国特許明細書ＵＳ６、０９７、６３９  Ａ１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
いくつかのプログラミングパルスを印加する工程、およびそれに続く検証工程のために、セルをプログラムする時間が比較的多くかかる。さらに、一方では、達したメモリセルの閾値電圧の正確性と、他方では、必要とされるプログラミングおよび検証工程の量および精度との間で折り合いを付ける必要がある。
【０００６】
従って本発明は、不揮発性メモリセルのプログラム時間を短くすることを目的とする。本発明はさらに、メモリセルの閾値電圧を、プログラミング中に調節できるようにすることを目的とする。本発明によって達成されるさらなる目的は、複数のメモリセルの閾値電圧の範囲を制御することである。
【課題を解決するための手段】
【０００７】
本発明の一形態は、情報ビットを少なくとも１つ蓄えることができるとともに電荷トラッピング領域を有している、電気的消去およびプログラム可能な読み出し専用メモリセルであるＥＥＰＲＯＭセルをプログラミングする方法であって、上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングし、このプログラミングによって、第１の期間中に、上記メモリセルに固定電圧を印加し、上記第１の期間に続く第２の期間中に、上記メモリセルに定電流を印加する方法を示している。
【０００８】
上述した方法は、固定ドレイン電圧が印加される第１相と、プログラミング電流が固定される次の第２相とを含む、２相に渡るセルプログラミングを行うものである。注入された電荷のために、第２相の間にドレイン電圧がわずかに上昇する。
【０００９】
好ましい一形態によると、上記第２の期間中に印加される定電流は、第１の期間の最後に達する電流レベルと一致する。従って、第１の期間の最後において、固定ドレイン電圧での電流が固定される。その結果、第２の期間中に定電流が供給され、一方で定電流プログラミング信号の電圧が変動する。
【００１０】
本発明の好ましい別の形態によると、定電流を有するプログラミング信号の電圧の変化は、第２の期間中に測定される。定電流を有する上記プログラミング信号の電圧は、メモリセルのプログラミング状態に依存している。第２の期間中の電圧は、例えば、メモリセルの閾値電圧に依存して変化する。
【００１１】
好ましい一形態によると、電荷トラッピング領域に電荷を注入し、蓄積することによって情報ビットをプログラミングする上記工程は、第２の期間中に見られる電圧変化量が、所定の閾値を超えたときに終了される。この所定の閾値は、例えば、プログラミング後にメモリセルが有している好ましい閾値電圧に依存していることが好ましい。その結果、プログラミング中に、閾値電圧が調節される。実際の閾値電圧を測定する工程が必要なくなるため、プログラミングに要する時間が短くなる。本発明では、不揮発性メモリセルをプログラミングする工程の自己時間調節の概念が提供されている。
【００１２】
好ましい別の形態によると、所定の閾値は、プログラミング後にメモリセルが有している好ましい閾値電圧に応じて予め設定される。
【００１３】
別の形態によると、上記ＥＥＰＲＯＭセルは、バイナリ情報を２ビット蓄えることができ、そしてプログラミングされている上記ビットにトラップされた電荷が、定電流を有するプログラミング信号の電圧変化を測定することにより測定される。プログラミングされている上記ビットは、上記メモリセルのプログラミングによって生じた状態を、上記メモリセルをプログラミングする工程において直接モニタするために用いられる。
【００１４】
好ましい別の形態によると、情報ビットを少なくとも１つ蓄えることができ、かつ電荷トラッピング領域を有している、電気的消去およびプログラム可能なＥＥＰＲＯＭセルを備える構成が示されている。この構成体は、上記メモリセルに結合されているプログラミング信号発生器を有している。このプログラミング信号発生器は、第１の期間中に、固定電圧を有するプログラミング信号を出力し、上記第１の期間に続く第２の期間中に、定電流を出力するように設計されている。上記プログラミング信号は、上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングするためのものである。
【００１５】
好ましい一形態によると、上記構成体では、第２の期間中に印加される定電流が、第１の期間の最後に達した電流レベルと一致するように、上記プログラミング信号発生器は設計されている。
【００１６】
好ましいさらに別の形態によると、第２の期間中に、定電流を有するプログラミング信号の電圧変化を測定する手段が設けられている。
【００１７】
上記構成体は、上記第２の期間中における、定電流を有する上記プログラミング信号の電圧の変化量と、所定の閾値レベルとを比較する手段と、上記第２の期間中における上記プログラミング信号の電圧の変化量が、上記所定の閾値レベルを超えたときに、上記メモリセルの上記プログラミングを終了させる手段とを備えていることが好ましい。
【００１８】
好ましい別の形態によると、上記構成体は制御ユニットを含んでいる。この制御ユニットは、第１の期間と第２の期間とをスイッチするための制御信号を生成する。上記制御ユニットは、第１の期間の長さを規定する時間間隔を予め設定する手段を有していてよい。
【００１９】
本発明の一形態により、バイナリ情報ビットを２つ蓄えることができ、ソース端子に接続された第１の領域と、ドレイン端子に接続された第２の領域とを有しているメモリセルであって、上記２つの領域間にチャネルを有し、当該チャネルの上にあるが、絶縁層間に配置された電荷トラッピング領域によって当該チャネルからは分離されているゲート電極を有している、電気的消去およびプログラム可能な読み出し専用メモリセルのプログラミング方法が示されている。この方法では、上記電荷トラッピング領域に電荷を注入し、蓄積することによって第１ビットをプログラミングし、このプログラミングによって、第１の期間中に、上記ドレイン端子およびゲート端子に固定電圧を印加し、上記第１の期間に続く第２の期間中に、上記ドレイン端子に定電流を印加する。上記ゲート端子は、固定電圧にある。上記ソース端子は、基準電位端子に接続されていてもよい。
【００２０】
好ましい一形態によると、２つの絶縁層間に挟まれた上記電荷トラッピング領域は、酸化物−窒化物−酸化物（ＯＮＯ）構造として実現される。上記メモリセルは、２ビットフラッシュＥＥＰＲＯＭセルであることが好ましい。
【００２１】
上記２つの絶縁層間には、電荷トラッピング媒体として機能する不伝導性の誘電体層が備えられていることが好ましい。上記個々の２つのビットは、上記電荷トラッピング領域において物理的に異なった区域に蓄えられる。
【００２２】
好ましい一形態によると、上記第２の期間中に印加される定電流は、第１の期間の最後に達した電流と一致する。
【００２３】
好ましい別の形態によると、第２の期間中に、上記メモリセルの第２ビットを読み出すことによって、定電流を有するプログラミング信号の電圧変化が測定される。
【００２４】
好ましいさらに別の形態によると、電荷トラッピング領域に電荷を注入し、蓄積することによって第１ビットをプログラミングする上記工程は、第２の期間中に見られる電圧変化量が、所定の閾値に達したときに終了される。
【００２５】
好ましい一形態によると、上記所定の閾値は、メモリセルの好ましい閾値電圧に応じて予め設定される。
【００２６】
本発明の典型的な一形態により、バイナリ情報ビットを２つ蓄えることができ、ソース端子に接続された第１の領域と、ドレイン端子に接続された第２の領域とを有しているメモリセルであって、上記２つの領域間にチャネルを有し、当該チャネルの上にあるが、絶縁層間に配置された電荷トラッピング領域によって当該チャネルからは分離されているゲート電極を有している、電気的消去およびプログラム可能な読み出し専用メモリセルの構成が示されている。この構成体は、上記メモリセルの上記ドレイン端子に結合しているプログラミング信号発生器を備え、このプログラミング信号発生器は、第１の期間中に、固定電圧を有するプログラミング信号を出力し、上記第１の期間に続く第２の期間中に、定電流を出力するように設計されており、上記プログラミング信号は、上記電荷トラッピング領域に電荷を注入し、蓄積することによって上記情報ビットをプログラミングするためのものである。上記メモリセルの上記ゲート端子は、固定電圧にある。
【００２７】
上記ソース端子は、基準電位端子に接続されていてもよい。この基準電位端子は、接地電位端子であってもよい。
【００２８】
上記メモリセルは、不伝導性の誘電体層からなる電荷トラッピング領域を備えるＯＮＯ構造を有していてよい。
【００２９】
上記２ビットセルの他方のビットをプログラムするためには、極性を逆にしなければならない。つまり、上記プログラミング信号は、ドレイン端子ではなくソース端子へ印加されなければならない。
【００３０】
好ましい一形態によると、上記プログラミング信号発生器は、第２の期間中に印加される定電流が、第１の期間の最後に達した、プログラミング信号の電流レベルと一致するように設計されている。
【００３１】
好ましい別の形態によると、上記構成体は、第２の期間中に、定電流を有する上記プログラミング信号の電圧変化を測定する手段を有している。
【００３２】
好ましいさらに別の形態によると、上記構成体は、第２の期間中に、定電流を有するプログラミング信号の電圧変化量を、所定の閾値レベルと比較する手段を有している。上記構成体はさらに、第２の期間中におけるプログラミング信号の上記電圧変化量が、所定の閾値レベルを超えたときに、上記メモリセルのプログラミングを終了させる手段を備えている。
【発明の効果】
【００３３】
本発明に係るプログラミング方法は、以上のように、電荷トラッピング領域に電荷を注入し、蓄積することによって情報ビットをプログラミングする工程であって、第１の期間中に、メモリセルに固定電圧を印加し、上記第１の期間に続く第２の期間中に、上記メモリセルに定電流を印加する工程を含む構成である。
【００３４】
本発明に係る構成体は、以上のように、メモリセルに結合しているプログラミング信号発生器を備え、上記プログラミング信号発生器は、第１の期間中に、固定電圧を有するプログラミング信号を出力し、上記第１の期間に続く第２の期間中に、定電流を有するプログラミング信号出力するように設計されており、上記プログラミング信号は、電荷トラッピング領域に電荷を注入し、蓄積することによって情報ビットをプログラミングするためのものである構成である。
【００３５】
本発明に係るプログラミング方法は、以上のように、電荷トラッピング領域に電荷を注入し、蓄積することによって第１ビットをプログラミングする工程であって、第１の期間中に、ドレイン端子に固定電圧を印加し、上記第１の期間に続く第２の期間中に、上記ドレイン端子に定電流を印加する工程を含む構成である。
【００３６】
本発明に係る構成体は、以上のように、メモリセルのドレイン端子に結合しているプログラミング信号発生器を備え、上記プログラミング信号発生器は、第１の期間中に、固定電圧を有するプログラミング信号を出力し、上記第１の期間に続く第２の期間中に、定電流を出力するように設計されており、上記プログラミング信号は、電荷トラッピング領域に電荷を注入し、蓄積することによって情報ビットをプログラミングするためのものである構成である。
【００３７】
それゆえ、メモリセルのプログラム時間を短くすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３８】
典型的な実施形態に関する以下の詳細な説明および添付図面によって、本発明の性質および利点についてよりよく理解することができる。本発明について、本明細書では、添付図面に照らしながら、例としてのみ説明する。
【００３９】
図１は、電気的消去およびプログラム可能なＲＯＭであるＥＥＰＲＯＭセル１（以下、メモリセル１と称する）、およびプログラミング信号発生器２を有する一構成を示している。メモリセル１は、バイナリ情報ビットを２つ蓄えることができる。メモリセル１は、ソース端子３に接続された第１の領域と、ドレイン端子４に接続された第２の領域とを有している。メモリセル１は、上記２つの領域間にあるチャネルと、このチャネルの上にあるがこのチャネルからは分離されているゲート電極５を有している。
【００４０】
ゲート電極５は、ゲート端子６に接続されている。絶縁層の間には、電荷トラッピング領域が配置されている。これについては、図３を参照しながら以下により詳しく説明する。上記構成は、ドレイン端子４に接続されたプログラミング信号発生器２を含んでいる。ゲート端子６は、固定電圧にある。ソース端子３は、基準電位端子８に接続されている。プログラミング信号発生器２は、第１の期間中に、固定電圧を有するプログラミング信号を出力し、そしてこの第１の期間に続く第２の期間中に、定電流を有するプログラミング信号を出力するように設計されている。上記プログラミング信号は、いずれの場合にも、上記電荷トラッピング領域に電荷を注入し蓄積することによってメモリセル１の第１ビットをプログラミングするためのものである。上記セルの第１ビットに関する上記電荷トラッピング領域は、符号７で示されている。プログラミング信号発生器２はさらに、第２の期間中、すなわち定電流相において、ドレイン電圧を測定する手段を有している。
【００４１】
上記プログラミング信号発生器２は、定電圧相においてドレイン電圧の分だけ低減された、第２の期間中の実際のドレイン電圧と、予め設定されたドレイン電圧の上昇量ΔＶＤの閾値レベルとを比較するように設計されている。上記予め設定された閾値レベルは、メモリセル１の所望の閾値電圧に応じて決定される。この実施形態によると、メモリセル１は、２ビットのフラッシュメモリである。
【００４２】
図１に示す回路を参照すると、第１ビット、すなわち、セルのいわゆる右側のビットがプログラムされていて、一方で、ドレイン端子４はプログラミング信号ソースに接続されている。印加されるドレイン電圧は、ホットキャリアの生成が可能になるように選択される。ホットキャリア生成のための固定電圧を有する第１の期間後に、プログラミング電流が固定されて、そしてプログラミング信号発生器２によって、ドレイン電圧の変化が測定される。こうすることによって、ドレイン電圧の初期値は、キャンセルされる相殺値であると考えられる。このため、ドレイン電圧の変化のみが測定される。
【００４３】
ドレイン電圧は、第２の期間中にわずかに上昇する。これは、注入された電荷によるものである。注入された電荷は、メモリセル１の境界線に近いチャネルの静電遮へいに影響を与える。これは二次効果であるが、ｍＶの範囲内において測定される。ドレイン電圧ΔＶＤの変化量が所定の閾値レベルを超えたときに、プログラムサイクルは終了する。言い換えると、ドレイン電圧の変化の検出は、図１に示す２ビットのフラッシュメモリの内の、プログラムされている方のビットの読み出すことであると解釈できる。上記ビットを読み出すために、ドレイン端子４にドレイン電流が印加される。
【００４４】
こうすることによって、プログラムされているビットに関するメモリセル１の閾値電圧を、プログラミング中に直接調節することが可能になる。従って、自己時間調節の概念が提供される。プログラミングパルス印加後の閾値電圧が、予め設定した所望の上位レベルおよび下位レベル以内であるならば、検証するためのテスト工程は不要である。その代わり、ドレイン電圧の変化が、プログラミングの第２相において直接モニタされる。第２相におけるドレイン電圧の変化量を予め設定しておくことによって、メモリセルの好ましい閾値電圧が設定可能となる。これは非常に正確であるため、テストまたは検証するための追加的な工程は不要である。従って、プログラム時間が短くなる。
【００４５】
例えば、ひとつのメモリアレイに１つ以上のメモリセルがある場合は、先に提案した原理によって、プログラムセルにおける閾値電圧の分布を非常に容易に制御できる。
【００４６】
さらなる利点として、プログラミング中の節電が達成される。
【００４７】
図２は、経時的なドレイン電流Ｉｄおよびドレイン電圧Ｖｄのダイヤグラムを示している。第１の期間φ１中では、プログラミング信号は定電圧信号である。従って第１相φ１では、ドレイン電圧Ｖｄは、レベルＶｄ１において一定である。第１相において、ドレイン電流Ｉｄは、最大値に達するまで非常に急速に上昇し、そしてゆっくりと降下する。セルの所望のプログラミングが終了する前に、第１相φ１が終了し、そして第２相が始まる。第２相φ２において、第１相の最後のドレイン電流レベルが固定される。これにより、第２相全体を通して、固定ドレイン電流Ｉｄが生じる。上記半導体メモリセルにおける二次効果の結果として、第２相φ２中にドレイン電圧Ｖｄがわずかに上昇する。この上昇するドレイン電圧は、ＶＤ２と表される。可変ドレイン電圧ＶＤ２と固定ドレイン電圧ＶＤ１との差が、予め設定された閾値ΔＶＤを超えるとすぐに、上記プログラミングは終了する。予め設定された閾値レベルΔＶＤは、メモリセル１の所望の閾値電圧を表しているため、所望の閾値電圧レベルを非常に正確にプログラミングすることができる。
【００４８】
図３は、経時的なドレイン電流Ｉｄおよびドレイン電圧Ｖｄの別の例を示している。図３は、第２相φ２におけるドレイン電流が、第１相φ１の最後に達せされた電流レベルと必ずしも一致しないという点において、図２とは異なる。すなわち、第１相φ１の最後において、第１相φ１の最後に達せられた電流レベルＩＤ２より大きい、または等価、または小さい定電流レベルＩＤ２、ＩＤ２．１、ＩＤ２．２を選択可能である。第２相φ２におけるドレイン電圧ＶＤ２、ＶＤ２．１、ＶＤ２．２の大きさは、第２相φ２の定電流レベルの選択に依存している。
【００４９】
図４は、集積された２ビットのフラッシュメモリＥＥＰＲＯＭセル１１の構造の例を示している。メモリセル１１は、ソース端子１３、ドレイン端子１４、およびゲート端子１６を含んでいる。図４に示すメモリセル１１は、ソース端子１３に接続された第１の領域と、ドレイン端子１４に接続された第２の領域とを有している。メモリセル１１は、上記２つの領域間にチャネル１７を有している。
【００５０】
ゲート電極１８は、ゲート端子１６に接続されていて、かつチャネル１７の上に配置されている。電荷トラッピング領域１９は、第１の絶縁層２０と第２の絶縁層２１との間に挟まれている。この実施形態によると、酸化物−窒化物−酸化物（ＯＮＯ）構造には、層１９〜２１が備えられている。上記２ビットのセルにおいて、上記電荷トラッピング領域は、第１の領域において第１ビット２２を蓄えることができ、そして第２の領域において第２ビット２３を蓄えることができる。第１ビット２２は、ドレインからソースの方向にプログラムされる。この第１ビットを読み出すためには、ソースからドレインへと逆極性が印加される。上記第２ビットは、ソースからドレインへと順方向にプログラムできる。逆方向では、ドレインからソースへと信号を印加することによって、第２ビットを読み出すことができる。
【００５１】
同じ方向に関しては、第２の期間中に、定電流信号を用いて、そしてドレイン電圧の変化をモニタすることによって、上記第１ビットのプログラミング中に、プログラムされているビットの読み出しが行われる。従って、第２の期間中において、プログラミング電流が固定されたときに、第１ビットの閾値電圧の二次効果としてのドレイン電圧の変化が見られる。
【００５２】
言うまでもなく本発明は、２ビットのＰＲＯＭセルだけでなく、例えばフローティングゲート構造を有したフラッシュメモリなどの、シングルビットのセルにも適用可能である。ここでも、ドレイン電圧の変化を容易に測定することができる。なぜなら、二次効果としてではなく一次効果として、プログラミング電圧の変化を測定できるからである。
【００５３】
この実施形態によると、トランスコンダクタンスの変化の測定がモニタされる。
【００５４】
言うまでもなく、ドレインおよびソースの機能を交換して、第２の期間中に左側のビットをプログラムし、そして右側のビットを読み出すことができる。
【００５５】
図５は、本発明に係るプログラミング信号発生器の実施形態の一例を示している。このプログラミング信号発生器の出力端子３０において、プログラミング信号が供給される。第１相φ１では、定電圧発生器３１は、スイッチ３２を介して出力端子３０に接続されている。定電圧発生器３１は、固定ドレイン電圧ＶＤ１を生成する。第２相φ２では、上記プログラミング信号は、定電流発生器３３によって生成された固定ドレイン電流である。第２相φ２では、メモリセルのドレイン端子に結合されている、上記プログラミング信号発生器の出力端子３０は、測定および比較手段に接続されている。第２相φ２において出力端子３０に接続される第１ブロック３４は、第１相φ１において定電圧発生器３１によって供給された固定ドレイン電圧ＶＤ１の分だけ、測定されたドレイン電圧ＶＤ２を下げる。ブロック３４の出力において、ドレイン電圧の変化量ＶＤ２−ＶＤ１が供給される。この値は、比較器３５において、予め設定された閾値レベルΔＶＤと比較される。ブロック３４の出力信号ＶＤ２−ＶＤ１が、予め設定された閾値レベルΔＶＤを超えると、プログラミング工程は終了する。これは例えば、プログラミング信号発生器３０、３１、３２、３３、３４、３５を停止させることによって実行される。
【００５６】
図６は、図５に示すプログラミング信号発生器の別の実施形態を示している。図５および図６に示す回路が同一である限りは、ここで同じ説明を繰り返すことはしない。図６では、ブロック３４は省略されている。その代わり、第２相において定電流を生成するブロック３３の出力端子は、比較器３５の入力端子に直接接続されている。比較器３５の他方の入力端子には、ドレイン電圧の基準閾値レベルが供給される。その結果、第２相におけるドレイン電圧レベルの絶対値と、予め設定された閾値レベルとが比較される。測定されるドレイン電圧が、予め設定された閾値レベルを超えたとき、メモリセルのプログラミングが終了する。
【００５７】
言うまでもなく、図１〜図６に示す回路は、本発明をよりよく理解するための例にすぎない。当業者であれば、本発明の範囲内において変更を加えることができる。
【００５８】
例えば、ドレイン端子とソース端子とを交換することができる。言うまでもなく、本発明は、シングルビットまたは２ビットのメモリセルだけでなく、フラッシュメモリデバイスにおけるメモリセルアレイにも適用可能である。提示されている原理は、アプリケーションに応じて、数個のメモリセルの逐次プログラミングだけでなく、数個のセルの並列プログラミングにも同時に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】ＥＥＰＲＯＭセルおよびプログラミング信号発生器を有した構成の一例を示す図である。
【図２】第１の例に従ったドレイン電流およびドレイン電圧の経時的なダイヤグラムを示す図である。
【図３】第２の例に従ったドレイン電流およびドレイン電圧の経時的なダイヤグラムを示す図である。
【図４】２ビットフラッシュＥＥＰＲＯＭセルの構成の一例を示す図である。
【図５】プログラミング信号を生成するための回路ブロック図の第１の例を示す図である。
【図６】プログラミング信号を生成するための回路ブロック図の第２の例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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