(57)【要約】      （修正有）【課題】  記憶保持特性が良好なダイナミック型メモリセルを有する半導体装置およびその製造方法を提供する。【解決手段】  第１導電型の半導体基板１１と、電荷蓄積領域を有するトレンチキャパシタ１２と、半導体基板１１上にゲート絶縁膜１３を介して設けられたゲート電極１５と、第２導電型のドレイン領域１６およびソース領域１７と、トレンチキャパシタ１２に隣接して電荷蓄積領域の上面を覆うように半導体基板１１に設けられた素子分離領域１８と、電荷蓄積領域の上部をソース領域１７と電気的に接続するように設けられた第２導電型の埋め込みストラップ領域１９と、ドレイン領域１６およびゲート電極１５の一部の下にあって、素子分離領域１８の最深底部ａより上方の半導体基板１１中に設けられ、半導体基板１１より高いキャリア濃度を有する第１導電型のウェル領域２０と、を具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板中に設けられた電荷蓄積領域を有するトレンチキャパシタと、
前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板中に設けられた第２導電型のドレイン領域およびソース領域と、
前記トレンチキャパシタに隣接して前記電荷蓄積領域の上面を覆うように前記半導体基板に設けられた素子分離領域と、
前記半導体基板において前記電荷蓄積領域の上部を前記ソース領域と電気的に接続するように設けられた第２導電型の埋め込みストラップ領域と、
前記ドレイン領域および前記ゲート電極の一部の下にあって、前記素子分離領域の最深底部より上方の前記半導体基板中に設けられ、前記半導体基板より高いキャリア濃度を有する第１導電型のウェル領域と、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板に設けられた素子分離領域と、
前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板中に設けられた第２導電型のドレイン領域およびソース領域と、
前記ドレイン領域および前記ゲート電極の一部の下にあって、前記素子分離領域の最深底部より上方の前記半導体基板中に設けられ、前記半導体基板より高いキャリア濃度を有する第１導電型のウェル領域と、
前記半導体基板上に設けられた電荷蓄積領域を有するスタックキャパシタと、
前記電荷蓄積領域の下部を前記ソース領域と電気的に接続するように設けられた第２導電型の導電層と、
を具備することを特徴とする半導体装置。
【請求項３】
前記ウェル領域の端部が、前記ゲート電極の中央部と前記ゲート電極の前記ソース領域側の端部との間にあることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板にトレンチキャパシタ、素子分離領域、第２導電型の埋め込みストラップ領域を順次形成する工程と、
前記半導体基板のドレイン領域およびゲート電極が形成される予定の領域に開口部を有するレジスト膜を形成し、前記レジスト膜をマスクとして、前記半導体基板に対して垂直な方向から第１導電型の不純物イオンを前記半導体基板に注入する工程と、
前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板に対して垂直な方向から第２導電型の不純物イオンを前記半導体基板に注入して、ドレイン領域およびソース領域を形成する工程と、
前記ドレイン領域にビット線を接続する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板に、素子分離領域を形成する工程と、
前記半導体基板にドレイン領域およびゲート電極が形成される予定の領域に開口部を有するレジスト膜を形成し、前記レジスト膜をマスクとして、前記半導体基板に対して垂直な方向から第１導電型の不純物イオンを前記半導体基板に注入する工程と、
前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板に対して垂直な方向から第２導電型の不純物イオンを前記半導体基板に注入して、ドレイン領域およびソース領域を形成する工程と、
前記ドレイン領域にビット線を接続する工程と、
前記半導体基板上に、前記ソース領域に電機的接続された電荷蓄積領域を有するスタックキャパシタを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に記憶保持特性が良好なダイナミック型メモリセルを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、トレンチキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory、以下ＤＲＡＭと記す）セルで構成された半導体装置では、絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジスタと記す）のドレイン領域側でのパンチスルーおよびトレンチキャパシタの電荷蓄積側でのジャンクションリークを防止するために、ドレイン領域およびソース領域下に半導体基板と同じ導電型の高濃度不純物領域、所謂ポケットインプラ領域が設けられていた（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された半導体装置およびその製造方法では、ポケットインプラ領域はポリシリコンゲートをマスクとして、半導体基板に垂直な方向に対して０゜以上の角度を有する少なくとも２方向から順次に不純物イオンを半導体基板に注入し、ＭＯＳトランジスタのドレイン領域およびソース領域下にポケットインプラ領域を形成している。
【０００４】
ポリシリコンゲートを利用したシャドーイング効果により、ポケットインプラ領域はドレイン領域およびソース領域の下にあって、トレンチキャパシタの電荷蓄積領域をソース領域に電気的接続するための埋め込みストラップ領域から離間して形成されている。
【０００５】
同時に、ポケットインプラ領域はポリシリコンゲートの両端からポリシリコンゲートの下に一部延伸して形成されている。
【０００６】
然しながら、特許文献１に開示された半導体装置およびその製造方法では、ソース領域の下に形成されたポケットインプラ領域により埋め込みストラップ側の不純物濃度が上昇するので、かえってジャンクションリークが増加して記憶保持特性が悪化する問題がある。
【０００７】
これに対して、ソース領域側をマスクすることにより、ドレイン領域の下にのみポケットインプラ領域を形成することが考えられる。
【０００８】
しかし、メモリセルが微細化されるにつれて、不純物イオンが注入される開口部のアスペクト比が増大するので、半導体基板に垂直な方向に対して０゜以上の角度を有する少なくとも２方向から不純物イオン注入を注入する方法では、所定量の不純物イオンの注入およびポリシリコンゲート近傍への不純物イオンの注入が困難になる問題がある。
【０００９】
そのため、パンチスルーおよびジャンクションリークをともに防止してチップサイズを縮小することができないという問題がある。
【特許文献１】特開２００４−４７９０５号公報（４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、記憶保持特性が良好なダイナミック型メモリセルを有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体装置では、第１導電型の半導体基板と、前記半導体基板中に設けられた電荷蓄積領域を有するトレンチキャパシタと、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板中に設けられた第２導電型のドレイン領域およびソース領域と、前記トレンチキャパシタに隣接して前記電荷蓄積領域の上面を覆うように前記半導体基板に設けられた素子分離領域と、前記半導体基板において前記電荷蓄積領域の上部を前記ソース領域と電気的に接続するように設けられた第２導電型の埋め込みストラップ領域と、前記ドレイン領域および前記ゲート電極の一部の下にあって、前記素子分離領域の最深底部より上方の前記半導体基板中に設けられ、前記半導体基板より高いキャリア濃度を有する第１導電型のウェル領域と、を具備することを特徴としている。
【００１２】
また、本発明の一態様の半導体装置の製造方法では、第１導電型の半導体基板にトレンチキャパシタ、素子分離領域、第２導電型の埋め込みストラップ領域を順次形成する工程と、前記半導体基板のドレイン領域およびゲート電極が形成される予定の領域に開口部を有するレジスト膜を形成し、前記レジスト膜をマスクとして、前記半導体基板に対して垂直な方向から第１導電型の不純物イオンを前記半導体基板に注入する工程と、前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板に対して垂直な方向から第２導電型の不純物イオンを前記半導体基板に注入して、ドレイン領域およびソース領域を形成する工程と、前記ドレイン領域にビット線を接続する工程と、を具備することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、ＭＯＳトランジスタのドレイン領域およびゲート電極の一部の下にあって、素子分離領域の最深底部より上方の半導体基板中に、半導体基板より高いキャリア濃度のウェル領域を設けたので、パンチスルーおよびジャンクションリークをともに防止することができる。
【００１４】
その結果、メモリセルを微細化、高集積化しても記憶保持特性が良好なダイナミック型メモリセルが得られる。従って、チップサイズの縮小が図られ、小型の半導体装置が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１６】
図１は本発明の実施例１に係る半導体装置を示す断面図、図２乃至図７は半導体装置の製造工程の要部を示す断面図である。
【００１７】
図１に示すように、本実施例に係る半導体装置１０は、半導体基板、例えばｐ型のシリコン基板１１と、シリコン基板１１中に設けられ、電荷蓄積領域を有するトレンチキャパシタ１２と、シリコン基板１１上にゲート絶縁膜１３を介して設けられ、側面がゲート側壁絶縁膜１４で被覆されたゲート電極１５と、シリコン基板１１中に設けられたｎ型のドレイン領域１６およびソース領域１７とを具備している。
【００１８】
更に、トレンチキャパシタ１２に隣接して電荷蓄積領域の上面を覆うようにシリコン基板１１に設けられた素子分離領域（Shallow Trench Isolation:ＳＴＩ）１８と、シリコン基板１１において電荷蓄積領域の上部をソース領域１７と電気的に接続するように設けられたｎ型の埋め込みストラップ領域１９と、ドレイン領域１６およびゲート電極１５の一部の下にあって、素子分離領域１８の最深底部ａより上方のシリコン基板１１中に設けられ、シリコン基板１１より高いキャリア濃度を有するｐ型のウェル領域２０とを具備している。
【００１９】
ドレイン領域１６は層間絶縁膜２１を貫通するビット線コンタクト２２を介してビット線２３に接続されている。
【００２０】
トレンチキャパシタ１２は、トレンチの外周の所定領域に形成されたｎ型の不純物拡散層（プレート拡散層）２５と、トレンチの内側にキャパシタ絶縁膜２６を介して埋め込まれたｎ型の導電膜（ストレージノード電極）２７と、シリコン基板１１から電気的絶縁するためのカラー絶縁膜２８を有している。
【００２１】
ウェル領域２０はドレイン領域１６およびゲート電極１５の一部の下にあって、ウェル領域２０が素子分離領域１８の最深底部ａよりＬ１だけ上方に位置し、ウェル領域２０の端部ｂがゲート電極１５の中央部ｃとソース領域１７側の端部ｄの間Ｌ２に位置している。
【００２２】
ウェル領域２０のキャリア濃度は、シリコン基板１１のキャリア濃度より高いほどパンチスルー防止に効果的であり、例えばシートキャリア濃度で１Ｅ１２〜１Ｅ１３ｃｍ−２程度が適当である。
【００２３】
ソース領域１７下にはウェル領域２０が無いので、ウェル領域２０のキャリア濃度が高くてもシリコン基板１１とソース領域１７および埋め込みストラップ領域１９間のジャンクションリーク特性が低下する恐れがない。
【００２４】
従って、ウェル領域２０は、ドレイン領域１６とソース領域１７および埋め込みストラップ領域１９間のパンチスルーを防止し、シリコン基板１１とソース領域１７および埋め込みストラップ領域１９間のジャンクションリークを防止することが可能である。
【００２５】
ウェル領域２０と素子分離領域１８の最深底部ａとの距離Ｌ１は、ドレイン領域１６と素子分離領域１８の最深底部ａとの間にあれば、所望のパンチスルー防止効果およびジャンクションリーク防止効果が得られる範囲内で適宜定めることができる。
【００２６】
しかし、ウェル領域２０がドレイン領域１６に近すぎるとドレイン領域１６との間に絶縁不良が生じ、また、素子分離領域１８の最深底部ａに近すぎるとパンチスルーを防止する効果が減ぜられる恐れがある。
【００２７】
従って、例えばシリコン基板１１の表面から素子分離領域１８の最深底部ａまでの距離が３００ｎｍ程度のとき、ウェル領域２０と素子分離領域１８の最深底部ａとの距離Ｌ１は１５０ｎｍ程度が適当である。
【００２８】
次に、半導体装置１０の製造方法について説明する。図２乃至図６は、シリコン基板１１中にトレンチキャパシタ１２を形成した後、ドレイン領域１６およびゲート電極１５の一部の下にウェル領域２０を形成する工程を順に示す断面図である。
【００２９】
始めに、図２に示すように、周知の工程によりシリコン基板１１上にトレンチキャパシタ１２を形成する。
【００３０】
即ち、シリコン基板１１上にシリコン酸化膜３０を、例えば熱酸化法により厚さ２ｎｍ程度形成する。そして、シリコン酸化膜３０上にシリコン窒化膜３１を、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜３１上にＢＳＧ（Boron Silicate Glass）膜とＴＥＯＳ（Tetraethyl Ortho Silicate）膜の積層膜３２を、例えばＣＶＤ法により厚さ１６００ｎｍ程度形成する。
【００３１】
次に、フォトリソグラフィ法によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）法によりＢＳＧ膜３２、シリコン窒化膜３１、シリコン酸化膜３０を所定の形状にエッチングして、シリコン基板１１の上面の一部を露出させる。
【００３２】
そして、ＢＳＧ膜３２をマスクとして異方性エッチング、例えばＲＩＥ法によりシリコン基板１１をエッチングする。これにより、トレンチ３３を形成する。
【００３３】
次に、全面にシリコン基板１１と反対の導電型の不純物を含むシリコン酸化膜、例えばＣＶＤ法によりＡｓＳＧ（Arsenic Silicate Glass）膜（図示せず）を厚さ１０ｎｍ程度形成し、更にフォトレジスト（図示せず）を塗布する。
【００３４】
次に、フォトリソグラフィ法によりトレンチ３３の内側のフォトレジストを所定の深さまで露光する。  
次に、露光されたフォトレジストを、例えばＣＤＥ（Chemical Dry Etching）法により除去した後に、露出しているＡｓＳＧ膜を、例えばフッ酸系のエッチャントを用いて除去し、更に、露光されていないフォトレジストを、例えば硫酸を含む溶液にて除去する。
【００３５】
次に、ＴＥＯＳ（Tetraethyl Ortho Silicate）膜を、例えばＣＶＤ法によりシリコン基板１１上に形成し、ＡｓＳＧ膜をＴＥＯＳ膜（図示せず）で被覆する。
【００３６】
次に、シリコン基板１１を、例えば９００℃で熱処理し、ＡｓＳＧ膜からＡｓをシリコン基板１１内に拡散させる。これにより、トレンチ３３の外周の所定領域にプレート拡散層２５が形成される。
【００３７】
次に、ＴＥＯＳ膜、ＡｓＳＧ膜を、例えばフッ酸を含む溶液にてエッチングして除去することにより、プレート拡散層２５の形成工程を終了する。
【００３８】
次に、トレンチ３３の内壁を含む全面にキャパシタ絶縁膜２６として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜、あるいは誘電体膜を厚さ５ｎｍ程度形成する。
【００３９】
次にｎ型の導電膜２７として、例えばＣＶＤ法によりｎ型の不純物、例えば砒素（Ａｓ）をドープしたポリシリコン膜を形成することにより、トレンチ３３が埋め込まれる。
【００４０】
次にトレンチ３３に埋め込まれた導電膜２７を所定の深さまで、例えばＲＩＥ法によりエッチング除去し、更に露出したキャパシタ絶縁膜２６を除去する。
【００４１】
次に、ＣＶＤ法を用いて、全面に絶縁膜、例えばＴＥＯＳ膜を厚さ３５ｎｍ程度形成する。そして、異方性エッチング法、例えばＲＩＥ法を用いてＴＥＯＳ膜をトレンチ３３の側面にのみ残す。これにより、カラー絶縁膜２８が形成される。
【００４２】
次にトレンチ３３に、再びｎ型不純物、例えば砒素（Ａｓ）をドープしたポリシリコンからなる導電膜２７を埋め込むことにより、半導体基板１１中に電荷蓄積領域を有するトレンチキャパシタ１２が形成される。
【００４３】
次に、図３に示すように、周知の工程により素子分離領域（Shallow Trench Isolation:ＳＴＩ）１８を形成し、素子分離をおこなう。
【００４４】
即ち、シリコン基板１１の上部を、例えばＲＩＥ法により所定の形状にエッチングする。次に、ＣＶＤ法を用いてシリコン基板１１の全面に絶縁膜、例えばＴＥＯＳ膜を厚さ数百ｎｍ程度形成する。その後、例えばＣＭＰ法等の平坦化プロセスを用いて、シリコン基板１１の上面で平坦化する。これにより、ＴＥＯＳ膜からなる素子分離領域１８が形成される。
【００４５】
次に、図４に示すように、シリコン基板１１上に、例えば熱酸化法によりイオン注入時のダメージを防止するためのシリコン酸化膜（犠牲酸化膜）４０を１０ｎｍ程度形成し、シリコン酸化膜４０上にレジスト膜４１を形成する。次に、レジスト膜４１にフォトマスク４２を用いてフォトリソグラフィ法により、ドレイン領域１６およびゲート電極１５が形成される予定の領域に開口部４３を形成する。
【００４６】
開口部４３の幅Ｌ３は、フォトマスク４２の位置合せ精度や図５で説明する注入された不純物イオンの熱処理による拡散等を考慮して、ドレイン領域１６の幅とゲート電極１５の１つ分の幅の和に等しい程度が適当である。
【００４７】
次に、図５に示すように、開口部４３を有するレジスト膜４１をマスクとして、シリコン基板１１に対して垂直な方向からｐ型の不純物イオン、例えばホウ素（Ｂ）イオンを加速電圧４０〜６０ＫｅＶ程度、ドーズ量１Ｅ１２〜１３ａｔｏｍｓ／ｃｍ２程度注入する。これにより、ウェル領域２０が形成される。
【００４８】
次に、図６に示すように、周知の工程によりシリコン基板１１上にゲート絶縁膜１３を形成した後、ゲート絶縁膜１３上にゲート側壁絶縁膜１４で被覆されたゲート電極１５を形成する。
【００４９】
即ち、熱酸化法を用いて、全面にシリコン酸化膜を厚さ７ｎｍ程度に形成する。このシリコン酸化膜がゲート絶縁膜１３となる。  
次に、ＣＶＤ法を用いて、全面にポリシリコン膜４４を厚さ８０ｎｍ程度に形成する。そして、例えばスパッタ法を用いて、ポリシリコン膜４４の上面にタングステンシリサイド膜４５を厚さ５５ｎｍ程度に形成する。  
次に、例えばＣＶＤ法を用いて、タングステンシリサイド膜４５の上面にシリコン窒化膜４６を厚さ１８０ｎｍ程度に形成する。
【００５０】
次に、シリコン窒化膜４３の上面に所定の形状にパターニングされたレジスト（図示せず）をマスクとして、異方性エッチング法、例えばＲＩＥ法を用いてシリコン窒化膜４６及びタングステンシリサイド膜４５並びにポリシリコン膜４３をエッチングする。
【００５１】
このシリコン窒化膜４６及びタングステンシリサイド４５膜並びにポリシリコン膜４３がゲート電極１５となる。
【００５２】
次に、絶縁膜として、例えば熱ＣＶＤ法により厚さ１５ｎｍのシリコン酸化膜とプラズマＣＶＤ法により厚さ８０ｎｍのシリコン窒化膜を積層して半導体基板１１の全面に形成する。  
次に、シリコン酸化膜とシリコン窒化膜をＲＩＥ法により選択的に除去して、ゲート電極１５の側面を絶縁膜で被覆する。この絶縁膜がゲート側壁絶縁膜１４となる。
【００５３】
次に、図１に示すように、周知の工程によりドレイン領域１６およびソース領域１７を形成し、ドレイン領域１６をビット線コンタクト２２を介してビット線２３に接続する。
【００５４】
即ち、ゲート側壁絶縁膜１４で被覆されたゲート電極１５をマスクとしてイオン注入法により自己整合的に、半導体基板１１に対して垂直な方向からｎ型不純物イオン、例えば燐（Ｐ）イオンを加速電圧２０ＫｅＶ程度、ドーズ量１Ｅ１５ａｔｏｍｓ／ｃｍ２程度注入してドレイン領域１６およびソース領域１７を形成する。
【００５５】
次に、層間絶縁膜２１として、ＣＶＤ法を用いて全面に絶縁膜、例えばＢＰＳＧ（Boron Phosphor Silicate Glass）膜を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜を平坦化プロセス、例えばＣＭＰ法を用いてシリコン窒化膜４６の上方１００ｎｍ程度まで除去して平坦化する。
【００５６】
そして、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜を厚さ２００乃至４００ｎｍ程度に形成する。さらに、このＴＥＯＳ膜及びＢＰＳＧ膜を所定の形状にエッチングし、導電膜、例えばポリシリコン膜、タングステン膜を所定の形状に形成する。これにより、ポリシリコン膜はビット線コンタクト２２となり、タングステン膜はビット線２３となる。
【００５７】
以上説明したように、本実施例によれば、ＭＯＳトランジスタのドレイン領域１６およびゲート電極１５の一部の下にあって、素子分離領域１８の最深底部ａよりＬ１だけ上方に位置し、端部ｂがゲート電極１５の中央部ｃとソース領域１７側の端部ｄの間Ｌ２に位置し、シリコン基板１１よりキャリア濃度が高いウェル領域２０を有するので、ドレイン領域１６とソース領域１７および埋め込みストラップ領域１９間のパンチスルーを防止し、シリコン基板１１とソース領域１７および埋め込みストラップ領域１９間のジャンクションリークを防止することができる。
【００５８】
その結果、メモリセルを微細化、高集積化しても記憶保持特性が良好なダイナミック型メモリセルが得られる。従って、チップサイズの縮小が図られ、小型の半導体装置が得られる。
【実施例２】
【００５９】
図７は本発明の実施例２に係る半導体装置を示す断面図、図８乃至図１０は、半導体装置の製造工程の要部を示す断面図である。
【００６０】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００６１】
本実施例が上記実施例１と異なる点は、電荷蓄積領域を有するキャパシタをトレンチキャパシタからスタックキャパシタに変更したことにある。
【００６２】
即ち、図７に示すように、本実施例に係る半導体装置５０は、シリコン基板１１上にゲート絶縁膜１３を介して設けられ、側面がゲート側壁絶縁膜１４で被覆されたゲート電極１５と、シリコン基板１１中に設けられたｎ型のドレイン領域１６およびソース領域１７と、シリコン基板１１上に設けられ、電荷蓄積領域を有するスタックキャパシタ５１と、ウェル領域２０とを具備し、素子分離領域（Shallow Trench Isolation:ＳＴＩ）５２により素子分離されている。
【００６３】
スタックキャパシタ５１は、半導体基板１１上に形成された絶縁膜５３中の所定領域に設けられたＹ字状のｎ型の導電膜（ストレージノード電極）５４と、導電膜５４上にキャパシタ絶縁膜５５を介して形成されたｎ型の導電膜（プレート）５６とを具備し、配線５７を介してソース領域１７に電気的接続されている。
【００６４】
これにより、トレンチキャパシタ１２を有するＤＲＡＭセルと同様に、スタックキャパシタ５１を有するＤＲＡＭセルにおいても、ウェル領域２０によりドレイン領域１６とソース領域１７間のパンチスルーを防止し、シリコン基板１１とソース領域１７間のジャンクションリークを防止することが可能である。
【００６５】
次に、半導体装置５０の製造方法について説明する。図８乃至図１１は、シリコン基板１１中に素子分離領域５２を形成した後、ドレイン領域１６およびゲート電極１５が形成される予定の領域にウェル領域２０を形成する工程を順に示す断面図である。
【００６６】
始めに、図２に示すように、図３で説明した工程と同様にしてシリコン基板１１中に素子分離領域５２を形成し、素子分離をおこなう。
【００６７】
次に、図９に示すように、図４で説明した工程と同様にしてシリコン基板１１上にシリコン酸化膜４０を形成した後、フォトクソグラフィ法によりドレイン領域１６およびゲート電極１５が形成される予定の領域に開口部４３を有するレジスト膜４１を形成する。
【００６８】
次に、図１０に示すように、図５で説明した工程と同様にしてドレイン領域１６およびゲート電極１５が形成される予定の領域にＢイオンを注入し、ウェル領域２０を形成する。
【００６９】
次に、図７に示すように、周知の工程により半導体基板１１上にゲート酸化膜１３を介してゲート側壁絶縁膜１４で被覆されたゲート電極１５、ドレイン領域１６およびソース領域１７を形成し、ドレイン領域１６を、ビット線コンタクト２２を介してビット線２３に接続する。
【００７０】
次に、スタックキャパシタ５１を形成し、ストレージノード電極５４を、配線５７を介してソース領域１７に電気的接続する。
【００７１】
以上説明したように、本実施例によれば、スタックキャパシタ５１を有するＤＲＡＭセルにおいて、ウェル領域２０によりドレイン領域１６とソース領域１７間のパンチスルーおよびシリコン基板１１とソース領域１７間のジャンクションリークを防止することができる。
【００７２】
上述した実施例においては、ＤＲＡＭセルを有する半導体装置の場合について説明したが、ＤＲＡＭセル以外のＭＯＳトランジスタを有する半導体装置であっても構わない。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例２に係る半導体装置を示す断面図。
【図８】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【符号の説明】
【００７４】
１０、５０  半導体装置
１１  ｐ型シリコン基板
１２  トレンチキャパシタ
１３  ゲート絶縁膜
１４  ゲート側壁絶縁膜
１５  ゲート電極
１６  ドレイン領域
１７  ソース領域
１８、５２  素子分離領域（ＳＴＩ）
１９  ｎ型埋め込みストラップ領域
２０  ｐ型ウェル領域
２１  層間絶縁膜
２２  ビット線コンタクト
２３  ビット線
２５  プレート拡散層
２６、５５  キャパシタ絶縁膜
２７、５４  ｎ型導電膜（ストレージノード電極）
２８  カラー絶縁膜
３０、４０  シリコン酸化膜
３１、４６  シリコン窒化膜
３２  ＢＳＧ膜
３３  トレンチ
４１  レジスト
４２  フォトマスク
４３  開口部
４４  ポリシリコン膜
４５  タングステンシリサイド膜
５１  スタックキャパシタ
５３  絶縁膜
５６  プレート
５７  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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