(57)【要約】【課題】一つの外部入力端子に接続される複数の入力回路を備える半導体装置を安定的に動作させる。【解決手段】外部入力端子ＰＡＤに抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４をそれぞれ介して接続される入力回路１０、１１、１２、１３は、それぞれ供給されるクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３のレベル遷移に応じて活性化して入力信号を取り込む。外部入力端子ＰＡＤに印加される信号を入力するために、それぞれの入力回路には、それぞれ位相の異なるクロック信号が供給される。外部入力端子に供給されるシリアルデータを位相の異なるクロック信号で順次入力回路に振り分けて入力することで一つの入力回路のサイクルタイムを長くすることができる。この時、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４で各入力回路が分離されているため、各入力回路の初段で発生するキックバック信号の、他の入力回路への影響を極めて小さくすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部入力端子と、
前記外部入力端子に接続される複数の抵抗素子と、
前記外部入力端子に前記抵抗素子をそれぞれ介して接続される複数の入力回路とを備え、
前記入力回路は、供給されるクロック信号のレベル遷移に応じて活性化して入力信号を取り込む回路であって、前記外部入力端子に印加される信号を入力するために、それぞれの前記入力回路には、それぞれ位相の異なる前記クロック信号が供給されることを特徴とする半導体装置。
【請求項２】
外部入力端子と、
前記外部入力端子に一端が接続される第１〜第Ｎ（Ｎは、２以上の自然数）の抵抗素子と、
第１〜第Ｎ×Ｍ（Ｍは、１以上の自然数）の入力回路とを備え、
前記第Ｋ（Ｋは、１〜Ｎの自然数）、第Ｋ＋Ｎ、・・第Ｋ＋Ｎ（Ｍ−１）の入力回路は、入力端を共通とし、前記第Ｋの抵抗素子の他端に接続され、供給されるクロック信号のレベル遷移に応じて活性化して前記外部入力端子に印加される入力信号を取り込む回路であって、クロック信号の周期をＴとする場合、前記第Ｌ（Ｌは、１〜Ｎ×Ｍ−１の整数）の入力回路には、前記第Ｎ×Ｍの入力回路に供給されるクロック信号に対し、Ｌ×Ｔ／（Ｎ×Ｍ）の時間の位相ずれを持ったクロック信号が供給されることを特徴とする半導体装置。
【請求項３】
前記抵抗素子は、静電気放電に対する保護抵抗素子であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記抵抗素子は、前記外部入力端子に直接接続される代わりに、静電気放電に対する保護抵抗素子を介して前記外部入力端子に接続されることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記外部入力端子と接地間に静電気放電保護用のトランジスタのドレインとソースが接続されることを特徴とする請求項１〜４のいずれか一に記載の半導体装置。
【請求項６】
前記外部入力端子は、入出力端子であって、前記トランジスタは、出力回路の出力トランジスタであって、前記出力回路は、前記入出力端子に信号を出力するように構成されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記保護抵抗素子の抵抗値をｒ１、前記抵抗素子の抵抗値をｒ２、ｒ２＝０とした場合のキックバックにより生じる波形のピーク値に対して前記抵抗素子を挿入した際のピーク値をｋ倍以下とする場合に、ｒ２≧（２／ｋ−１）＊ｒ１を満たすようにｒ２が設定されることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に一つの外部入力端子に接続される複数の入力回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年、高速応答の半導体装置では、入力されるデータ信号の時間間隔は狭くなり、一つの外部入力端子から１クロックで２個又は４個のデータを取り込むように複数の入力回路を備えるものも多い。このような半導体装置の例として、ＤＤＲＳＤＲＡＭ（Double Data Rate Synchronous DRAM）やＱＤＲ(Quad Data Rate)ＳＲＡＭといった高速なデータ転送機能を持ったメモリがある。このような半導体装置の入力回路では、例えば３．２ＧＨｚの周波数で動作させる場合のデータ間隔は、３１２．５ｐｓとなり、入力回路をあるクロックエッジでデータセンスした時のキックバックの影響が、次のクロックエッジのデータセンスに悪影響を及ぼすこととなる。
【０００３】
ここで、入力回路におけるキックバックについて説明する。図７は、高速メモリ等で使われる代表的な入力回路の初段回路（以下、単に入力回路と呼ぶ）の構成例を示す回路図である。データ信号が入力されるパッドＰＡＤには、静電気放電保護素子（放電保護素子）であるトランジスタＱ１００（通称ＢＶＤＳトランジスタと呼ばれる）が直接接続される。パッドＰＡＤは、抵抗素子Ｒ１００を介し、放電保護素子であるトランジスタＱ１０１に接続され、さらに入力回路１００の初段のトランジスタＱ１０２のゲートに接続される。ここでトランジスタＱ１００のサイズは、トランジスタＱ１０１のサイズの５０倍程と放電保護能力が高められており、トランジスタＱ１０１のサイズは、入力回路１００の内部で使われるトランジスタのサイズと同程度である。なお、トランジスタＱ１００の代わりに大きなバイポーラのダイオードを接続してもよい。このような入力保護回路の例は、例えば特許文献１等において開示されている。
【０００４】
図７において、トランジスタＱ１０２とトランジスタＱ１０３は、クロックＣＫがハイレベルとなると動作する差動アンプとして入力回路１００の初段を構成する。そして、トランジスタＱ１０２のゲートの電位がトランジスタＱ１０３のゲートのリファレンス信号Ｖｒｅｆの電位より大きいか小さいかに応じて、負荷となるトランジスタＱ１０９とトランジスタＱ１１０から構成されるフリップフロップ、およびトランジスタＱ１１１とトランジスタＱ１１２から構成されるフリップフロップを介して互いに逆相の出力信号ＯＵＴ１、ＯＵＴ２が出力される。一方、クロックＣＫがローレベルの時には、トランジスタＱ１０４がオフとなって、トランジスタＱ１０２とトランジスタＱ１０３は動作しない。また、トランジスタＱ１０７とトランジスタＱ１０８がオンとなって、出力信号ＯＵＴ１、ＯＵＴ２は、ハイレベルとなる。
【０００５】
すなわち、クロックＣＫがローレベルの時にトランジスタＱ１０４がオフとなるため、入力回路のすべての内部接点は、概ねＶＤＤにプリチャージされる。クロックＣＫがハイレベルとなると、差動増幅が始まり最終的には、負荷部であるフリップフロップで結果がラッチされる。その結果、差動増幅部のトランジスタのソース、ドレインは、すべてＧＮＤレベルとなり、トランジスタＱ１０２のゲートの対極は、ＧＮＤ電位となりゲート容量を充電するためにゲートの電位がわずかであるが下がる。逆にリセットされプリチャージ状態になると対極は、概ねＶＤＤのレベルに充電され、ゲートの電荷が放出されゲートの電位を押し上げる。
【０００６】
以上のように入力回路１００の入力初段がクロックＣＫによって制御されると、クロックＣＫのレベルが変化するごとにトランジスタＱ１０２ゲートの電位が変動することになる。これをキックバックと呼んでいる。トランジスタＱ１０２のゲートに他の回路が接続されている場合には、このキックバックが他の回路に影響を及ぼすこととなる。
【０００７】
一方、入力保護回路を有する半導体装置において、入力保護抵抗と初段のトランジスタのゲート容量による遅れを小さくし、応答速度の速い半導体装置が特許文献２において開示されている。この半導体装置は、一つの外部入力信号パスを複数に分割し、それぞれに入力保護回路を設けるように構成される。
【０００８】
また、特許文献３には、入力保護抵抗の抵抗値を小さくすることなく、ＭＯＳ集積回路の入力回路を高速動作させる半導体集積回路が開示されている。この半導体集積回路では、入力端子とその内部の論理回路との間に、入力保護抵抗と入力回路から構成される入力部を、複数個並列に接続している。これにより、入力保護抵抗の抵抗値の最小値が決まっていても、入力回路の駆動力を大きくすることによって、入力回路の出力電位が変化する時間を短くすることができる。
【０００９】
【特許文献１】特開平５−３３５４９３号公報
【特許文献２】特開昭６２−１５４６６５号公報
【特許文献３】特開平７−３２６７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、高速にシリアルにデータを受け取って内部でデータをパラレルに処理するとき、入力回路を複数個設け、シリアルデータを順次入力回路に振り分けることで一つの入力回路のサイクルタイムを長くすることができ、安定動作が得られる。図８は、一つの外部入力端子に複数の入力回路を接続した半導体装置の構成を示すブロック図であり、１つの保護抵抗Ｒ１００を４つの入力回路１００ａ〜１００ｄで共用している。入力回路１００ａ〜１００ｄとしては、図７で示したような入力回路が使用される。パッドＰＡＤから入力されるデータ信号は、小振幅信号であって、リファレンス信号との差をクロック信号ＣＫ１００〜ＣＫ１０３の立ち上がりエッジをトリガとして増幅される。この際、図７の節点Ａは、電源電圧に応じた振幅で動作するためゲートオーバーラップ容量を通じてトランジスタＱ１０２のゲート側に影響を与える。これが他の入力回路のトランジスタＱ１０２のゲートに加わり、他の入力回路の入力信号が変動してしまうこととなる。その影響は、入力のセットアップ、ホールドタイムに換算して例えばｌ０ｐＳ程度とさほど大きいものではない。しかしながら、昨今の高速応答のデバイスにおいては、セットアップ、ホールドタイムの規格値が１００ｐＳ程度になって、先に述べたようなキックバックの影響が問題となり、半導体装置が必ずしも安定して動作しなくなる虞がある。
【００１１】
一方、特許文献２に記載の半導体装置は、応答速度の速い半導体装置を実現するために、一つの外部入力信号パスを複数に分割し、それぞれに入力保護回路を設けている。しかし、特許文献２の装置では、同じ構成の回路を順次動作させる際のキックバックの影響については、何ら考慮されていない。
【００１２】
また、特許文献３に記載の半導体集積回路も、ｎ個の入力回路と、１個の入力端子と、各入力回路の入力端と１個の入力端子との間に接続され、各入力回路を保護するためのｎ個の入力保護抵抗とを備えている。しかし、特許文献２の装置と同様に、同じ構成の回路を順次動作させる際のキックバックの影響について、何ら考慮されていない。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の一つのアスペクトに係る半導体装置は、外部入力端子と、外部入力端子に接続される複数の抵抗素子と、外部入力端子に抵抗素子をそれぞれ介して接続される複数の入力回路とを備える。また、入力回路は、供給されるクロック信号のレベル遷移に応じて活性化して入力信号を取り込む回路であって、外部入力端子に印加される信号を入力するために、それぞれの入力回路には、それぞれ位相の異なるクロック信号が供給される。
【００１４】
本発明の他のアスペクトに係る半導体装置は、外部入力端子と、外部入力端子に一端が接続される第１〜第Ｎ（Ｎは、２以上の自然数）の抵抗素子と、第１〜第Ｎ×Ｍ（Ｍは、１以上の自然数）の入力回路とを備える。第Ｋ（Ｋは、１〜Ｎの自然数）、第Ｋ＋Ｎ、・・・第Ｋ＋Ｎ（Ｍ−１）の入力回路は、入力端を共通とし、第Ｋの抵抗素子の他端に接続され、供給されるクロック信号のレベル遷移に応じて活性化して外部入力端子に印加される入力信号を取り込む回路であって、クロック信号の周期をＴとする場合、第Ｌ（Ｌは、１〜Ｎ×Ｍ−１の整数）の入力回路には、第Ｎ×Ｍの入力回路に供給されるクロック信号に対し、Ｌ×Ｔ／（Ｎ×Ｍ）の時間の位相ずれを持ったクロック信号が供給される。
【発明の効果】
【００１５】
本発明によれば、抵抗素子で各入力回路の入力端を分離するため、各入力回路で発生するキックバック信号の他の入力回路への影響を極めて少なくする。したがって、一つの外部入力端子に接続される複数の順次動作する入力回路を備える半導体装置が高速動作時に安定して動作する。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態に係る半導体装置は、外部入力端子（図１のＰＡＤ）と、外部入力端子に接続されるＮ個（図１ではＮ＝４）の抵抗素子（図１のＲ１、Ｒ２、Ｒ３、Ｒ４）と、外部入力端子に抵抗素子をそれぞれ介して接続されるＮ個の入力回路（図１の１０、１１、１２、１３）とを備える。入力回路は、供給されるクロック信号のレベル遷移に応じて活性化して入力信号を取り込む回路である。外部入力端子に印加される信号を順次入力するために、それぞれの入力回路には、それぞれ位相の異なるクロック信号（図１のＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３）が供給される。すなわち、クロック信号の周期をＴとする場合、それぞれＴ／Ｎの時間の位相ずれを持ったクロック信号が供給される。
【００１７】
以上のように構成される半導体装置は、外部入力端子に供給されるシリアルデータを位相の異なるクロック信号で順次入力回路に振り分けて入力することで一つの入力回路のサイクルタイムを長くすることができる。この時、抵抗素子で各入力回路が分離されているため、各入力回路の初段回路で発生するキックバック信号の、他の入力回路の初段回路への影響を極めて小さくすることができる。したがって、一つの外部入力端子に接続される複数の入力回路が高速動作時に安定して動作する。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、外部入力端子となるパッドＰＡＤと、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４と、入力回路１０、１１、１２、１３とを備える。入力回路１０、１１、１２、１３は、例えば先の図７に示したような入力回路１００で構成され、それぞれ抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４を介してパッドＰＡＤに接続される。また、入力回路１０、１１、１２、１３には、パッドＰＡＤに供給される入力データφを取り込むために、それぞれクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３が供給される。入力回路１０、１１、１２、１３は、それぞれ供給されるクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３のレベル遷移に応じて活性化され、パッドＰＡＤに印加される信号を増幅する。ここで、クロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３は、１／４周期ずつ位相のずれた信号であって、入力回路１０、１１、１２、１３は、それぞれ時間的にずれた入力データを取り込むこととなる。なお、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４は、パッドＰＡＤに到来する静電気放電（ＥＳＤ：electrostatic discharge）に対する保護の役割を果たし、入力回路１０、１１、１２、１３の入力段における静電気放電による損傷を防止している。また、図１では明示していないが、図７に示したような放電保護素子であるトランジスタＱ１００、Ｑ１０１を接続するようにしてもよい。
【００１９】
次に、以上のように構成される半導体装置における入力データの取り込みタイミングについて説明する。図２は、本発明の第１の実施例に係る半導体装置におけるデータ入力のタイミングチャートである。パッドＰＡＤに印加される信号である入力データφは、クロック信号の１周期Ｔの間に４つのデータが切り替わるような構造であって、１つめのデータは、クロックＣＫ１０の立ち上がり（時刻Ｔ１）をトリガとして入力回路１０が活性化され増幅される。同様に２つめのデータは、クロックＣＫ１１の立ち上がり（時刻Ｔ２）をトリガとして入力回路１１が活性化され増幅される。また、３つめのデータは、クロックＣＫ１２の立ち上がり（時刻Ｔ３）をトリガとして入力回路１２が活性化され増幅される。さらに、４つめのデータは、クロックＣＫ１３の立ち上がり（時刻Ｔ４）をトリガとして入力回路１３が活性化され増幅される。
【００２０】
以上のような半導体装置において、入力回路１０、１１、１２、１３は、それぞれ抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４を介してパッドＰＡＤに接続されているので、各入力回路の入力端で生じるキックバックは、抵抗素子を介して他の入力回路の入力端に到達することとなる。例えば、入力回路１０のキックバックは、抵抗素子Ｒ１、Ｒ２を介して入力回路１１の入力端に到達する。この場合、キックバックによる信号成分は、抵抗素子で減衰されて他の入力回路に到達するので、入力回路における他からのキックバックによる影響は極めて小さくなる。これにより、入力回路で入力データφを取り込む際のキックバックによる影響が排除され、各入力回路は、安定的に入力データφを取り込むことができる。
【実施例２】
【００２１】
図３は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図３において、半導体装置は、外部入力端子となるパッドＰＡＤと、抵抗素子Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４と、入力回路１０、１１、１２、１３とを備える。入力回路１０、１１、１２、１３は、それぞれ抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４を介して抵抗素子Ｒ１０の一端に接続され、抵抗素子Ｒ１０の他端は、パッドＰＡＤに接続される。なお、入力回路１０、１１、１２、１３は、実施例１と同様な回路であって同様に機能するので、その説明を省略する。
【００２２】
以上のような構成において、抵抗素子Ｒ１０は、デバイスの静電破壊を防ぐための保護抵抗であり、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は、通常の抵抗素子である。図３の半導体装置では、半導体装置の設計基準においてレイアウト面積の大きい保護抵抗である抵抗素子Ｒ１０は、共用とされ、通常の抵抗で各入力回路を分離するように構成される。すなわち、保護抵抗は抵抗素子Ｒ１０のみであり、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は、通常の抵抗素子であって、これらは保護抵抗の設計基準を満たす必要はない。保護抵抗は、デバイスの静電破壊を防ぐために所定の設計基準を持ち、通常デバイス内部の他の抵抗素子と異なり幅を広くする必要があるためレイアウト的に面積を必要とする。実施例２の半導体装置では、保護抵抗自体を各入力回路で共用するようにし、通常基準の抵抗配線で各入力回路の入力端を分離するように構成するので、保護抵抗を４つ配置する実施例１に比べてレイアウト面積を小さくすることができる。
【００２３】
次に、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４の抵抗値の選定方法について説明する。ここでは、入力回路１０で発生するキックバックが最大の影響を与える入力回路１１について考える。すなわち、入力回路１０のクロックＣＫ１０の立ち上がりが、時間的に最も近くなる入力回路１１のクロックＣＫ１１におけるデータ取り込みに最も影響を与える。したがって、図３の入力回路１０、１１、抵抗素子Ｒ１０、Ｒ１１、Ｒ１２からなる構成部分のみを取り上げれば十分である。
【００２４】
図９は、図８に示す従来の半導体装置の入力段における等価回路である。図９において、接点Ａ１、Ａ２は、図７における節点Ａに相当する。入力回路１００ａ中の接点Ａ１は、キックバックの発生源に相当する。キックバックの発生時点では、入力回路１００ｂは非活性の状態にあり、入力回路１００ｂ中の接点Ａ２が接地されているものと見なすことができる。Ｃ１は、図７の節点ＡとトランジスタＱ１０２のゲート間のゲートオーバーラップ容量に相当するカップリング容量である。ノードＰは、入力回路１００ａ、１００ｂにおけるデータ入力端子に相当する。ｒ１は、抵抗素子Ｒ１００の抵抗値である。Ｃ０は、保護素子、ＰＡＤ容量、出力側のゲート容量などの容量値であって、Ｃ１に比べて１０倍以上の値となる。また、通常、ＰＡＤは、低抵抗でドライブされるため、入力側ノードのインピーダンスを０（接地）と見なすことができる。
【００２５】
図１０は、図９における各部の波形を表す図である。波形ａに示すような接点Ａ１に与えられるキックバック信号は、カップリング容量Ｃ１、抵抗値ｒ１を通って接地され、さらにノードＰがカップリング容量Ｃ１を通って接地される。この時、ノードＰには、接点Ａ１に与えられたキックバック信号が減衰して、図１０の波形ｂに示すような波形として現れる。この波形のピークの値をΔＶａとする。ピークの位置が入力回路１００ｂのクロックＣＫ１０１におけるデータ取り込みタイミングに一致する場合、すなわちキックバックの立ち上がり時間ＴｄｋがクロックＣＫ１００、ＣＫ１０１間の時間差Ｔｃｙｃに一致する場合に、入力回路１００ｂは、キックバックの影響を最も受けることとなる。
【００２６】
図１１は、図３に示す半導体装置の入力段における等価回路である。図９に示す等価回路に対し、入力回路１０のデータ入力端子であるノードＰ１および入力回路１１のデータ入力端子であるノードＰ２と、抵抗値ｒ１の一端のノードＱとの間にそれぞれ抵抗素子Ｒ１１、Ｒ１２に相当する抵抗値ｒ２が挿入される。このような等価回路において、ノードＰ１には、容量値がＣ１のみが接続されるため、キックバックの影響でピーク値は、２×ΔＶａ上がることになる。これに対し、ノードＱのレベルは、抵抗分割されるので、ｒ２がｒ１に対して十分大きければ、ｒ１／（ｒ１＋ｒ２）だけ小さくなる。
【００２７】
図１２は、図１１における各部の波形を表す図である。波形ａに示すような接点Ａ１に与えられるキックバック信号は、ノードＰ１において波形ｂ１として現れ、さらに、ノードＱにおいて波形ｃとして現れる。ノードＰ２のレベルをノードＱのレベルと同等（実際にはノードＰ２のレベルは、ノードＱのレベル以下と期待できる）とすると、キックバックによるピーク値は、次の式（１）のように表される。
キックバック量＝２＊ΔＶａ＊ｒ１／（ｒ１＋ｒ２）          −−−（１）
【００２８】
ここでノードＰ２におけるキックバック量を従来に対してｋ倍以下に抑えることを目安とすると、以下の式（２）を満たす必要がある。
２＊ΔＶａ＊ｒ１／（ｒ１＋ｒ２）≦ｋ＊ΔＶａ            −−−（２）
【００２９】
式（２）を変形して、ｒ２は、式（３）を満たす必要がある。
ｒ２≧（２／ｋ−１）＊ｒ１                                −−−（３）
【００３０】
例えば、ｋ＝０．５、ｒ１＝２００Ωの場合、ｒ２を６００Ω以上とすれば、キックバックの影響を半分以下とすることができる。
【実施例３】
【００３１】
図４は、本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。図４において、半導体装置は、外部入力端子となるパッドＰＡＤと、抵抗素子Ｒ２１、Ｒ２２と、入力回路１０、１１、１２、１３とを備える。入力回路１０、１２は、入力端を共通とし、抵抗素子Ｒ２１を介してパッドＰＡＤに接続される。また、入力回路１１、１３は、入力端を共通とし、抵抗素子Ｒ２２を介してパッドＰＡＤに接続される。なお、入力回路１０、１１、１２、１３は、実施例１と同様な回路であって同様に機能し、その説明を省略する。
【００３２】
図４の半導体装置では、図１における抵抗素子Ｒ１、Ｒ３を共用して抵抗素子Ｒ２１とし、抵抗素子Ｒ２、Ｒ４を共用して抵抗素子Ｒ２２としている。したがって、図１の半導体装置に比べて抵抗素子の数を半減することができる。入力回路１０のキックバックは、抵抗素子Ｒ２１、Ｒ２２を介して入力回路１１、１３の入力端に到達する。したがって、実施例１と同様にキックバックによる信号成分は、抵抗素子で減衰されて他の入力回路に到達するので、入力回路における他からのキックバックによる影響は極めて小さくなる。ただし、入力回路１０のキックバックは、直接入力回路１２の入力端に到達する。しかしながら、この場合は、データが直接接続される入力回路同士のクロック信号ＣＫ１０、ＣＫ１２のエッジの間隔（位相）は、クロック信号ＣＫ１０、ＣＫ１１のエッジの間隔に比べて２倍になるため、キックバックの影響は、極めて少なく問題となることはない。また、他の入力回路についても同様である。
【実施例４】
【００３３】
図５は、本発明の第４の実施例に係る半導体装置の構成を示すブロック図である。図５において、半導体装置は、外部入力端子となるパッドＰＡＤと、抵抗素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、入力回路１０、１１、１２、１３、１４、１５、１６、１７とを備える。図５の半導体装置は、図１の半導体装置の構成を拡張したものであって、１つの外部入力端子に対して８つの入力回路が接続される例である。入力回路１０、１１、１２、１３、１４、１５、１６、１７は、例えば先の図７に示したような入力回路１００で構成され、それぞれ抵抗素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４を介してパッドＰＡＤに接続される。また、入力回路１０、１１、１２、１３、１４、１５、１６、１７には、パッドＰＡＤに供給される入力データφを取り込むために、それぞれクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３、ＣＫ１４、ＣＫ１５、ＣＫ１６、ＣＫ１７が供給される。入力回路１０、１１、１２、１３、１４、１５、１６、１７は、それぞれ供給されるクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３、ＣＫ１４、ＣＫ１５、ＣＫ１６、ＣＫ１７のレベル遷移に応じて活性化され、パッドＰＡＤに印加される信号を増幅する。ここで、クロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３、ＣＫ１４、ＣＫ１５、ＣＫ１６、ＣＫ１７は、１／８周期ずつ位相のずれた信号であって、入力回路１０、１１、１２、１３、１４、１５、１６、１７は、それぞれ時間的にずれた入力データを取り込むこととなる。
【００３４】
以上のような半導体装置は、抵抗素子を４つ持ち、入力回路を活性化するクロック間隔が最長となる入力回路１０と１４、１１と１５、１２と１６、１３と１７でそれぞれ抵抗素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４を共用したものである。このように構成することで１つの抵抗素子を８つの入力回路で共用する場合に対し、入力端を共通とする入力回路のクロックエッジの間隔を４倍にすることができるため、更なるデータの高速応答が必要になった場合にもキックバックの影響を抑えることができる。
【００３５】
またさらに一般化し、高速動作のために抵抗素子をＮ個とし、それぞれの抵抗素子にＭ個の入力回路の入力端を共通として接続するように拡張することも可能である。第１〜第Ｎの抵抗素子は、一端が外部入力端子ＰＡＤに接続される。また、第１〜第Ｎ×Ｍの入力回路において、第Ｋ（Ｋは、１〜Ｎの自然数）、第Ｋ＋Ｎ、・・・第Ｋ＋Ｎ（Ｍ−１）の入力回路は、入力端を共通とし、第Ｋの抵抗素子の他端に接続され、供給されるクロック信号のレベル遷移に応じて活性化して外部入力端子に印加される入力信号を取り込む。クロック信号の周期をＴとする場合、第Ｌ（Ｌは、１〜Ｎ×Ｍの整数）の入力回路には、Ｌ×Ｔ／（Ｎ×Ｍ）の時間の位相ずれを持ったクロック信号が供給されるようにする。このような構成において、第Ｋ、第Ｋ＋Ｎ、・・・第Ｋ＋Ｎ（Ｍ−１）の入力回路のクロック信号は、それぞれＴ／Ｍの時間の位相ずれを持ち、１つの抵抗素子を全ての入力回路で共用する場合に対し、クロックエッジの間隔のＮ倍にすることができる。
【実施例５】
【００３６】
図６は、本発明の第５の実施例に係る半導体装置の構成を示すブロック図である。図６において、半導体装置は、外部入力端子となるパッドＰＡＤと、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４と、入力回路１０、１１、１２、１３と、出力回路２０とを備える。第５の実施例に係る半導体装置は、第１の実施例に係る半導体装置に対し、出力回路２０を付加した点が異なる。パッドＰＡＤと、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４と、入力回路１０、１１、１２、１３は、図１と同じものであり、その説明を省略する。出力回路２０は、トランジスタＴＲを含み、トランジスタＴＲをオンオフすることで、パッドＰＡＤに対して出力信号を送出する。トランジスタＴＲは、半導体装置の動作時には出力トランジスタとして機能し、電源未投入時には、図７に示したトランジスタＱ１００と同じように放電保護素子として機能する。このように、図６の半導体装置は、パッドＰＡＤをＩ／Ｏ端子とし、出力回路２０のトランジスタＴＲを入力保護素子としても機能させることができる。なお、出力回路２０は、実施例１のみならず、実施例２、３、４に対しても同様に適用できることは言うまでもない。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る半導体装置におけるデータ入力のタイミングチャートである。
【図３】本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。
【図４】本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。
【図５】本発明の第４の実施例に係る半導体装置の構成を示すブロック図である。
【図６】本発明の第５の実施例に係る半導体装置の構成を示すブロック図である。
【図７】入力回路の構成例を示す回路図である。
【図８】従来における一つの外部入力端子に複数の入力回路を接続した半導体装置の構成を示すブロック図である。
【図９】従来の半導体装置の入力段における等価回路である。
【図１０】従来の半導体装置の入力段における各部の波形を表す図である。
【図１１】本発明の第２の実施例に係る半導体装置の入力段における等価回路である。
【図１２】本発明の第２の実施例に係る半導体装置の入力段における各部の波形を表す図である。
【符号の説明】
【００３８】
１０、１１、１２、１３、１４、１５、１６、１７  入力回路
２０  出力回路
ＰＡＤ  パッド
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４  抵抗素子
ＴＲ  トランジスタ
【図１】
2006191539.tif 000003
【図２】
2006191539.tif 000004
【図３】
2006191539.tif 000005
【図４】
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【図５】
2006191539.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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