(57)【要約】【課題】ワイヤを用いずに積層した半導体チップを直接接続し、導通経路の短縮により信号の遅延を防止する。【解決手段】  頂上に第１接続用電極が設けられた第１突起と、当該第１突起の設置領域の外方に位置するとともに前記第１突起より高く形成されその頂上に第２接続用電極が設けられた第２突起とを有する接続用基板と、第１突起に形成された第１接続用電極に実装される第１半導体チップと、第２突起に形成された第２接続用電極に実装され前記第１半導体チップと積層形態をなす第２半導体チップとを有したことから、上記信号の遅延防止が図れることに加え、実装面積の低減を図れることができる。【選択図】図８
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【特許請求の範囲】
【請求項１】
頂上に第１接続用電極が設けられた第１突起と、当該第１突起の設置領域の外方に位置するとともに前記第１突起より高く形成されその頂上に第２接続用電極が設けられた第２突起とを有する接続用基板と、第１突起に形成された第１接続用電極に実装される第１半導体チップと、第２突起に形成された第２接続用電極に実装され前記第１半導体チップと積層形態をなす第２半導体チップとを有したことを特徴とする半導体モジュール。
【請求項２】
請求項１記載の半導体モジュールを実装したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュール及び電子機器に係り、特に特に電気信号の遅延防止と小型化を図る半導体モジュール及び電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージとすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のスタックドＭＣＰは、例えば特開平６−３７２５０号公報に記載されているように、積層した半導体チップを相互に電気的に接続する場合、各半導体チップの周縁部に端子部を形成し、各チップの端子間をワイヤによって接続している。このため、半導体チップ相互の電気的接続が煩雑となり、ワイヤ分だけ導通経路が長くなり、信号の遅延が生じるおそれがあった。
【０００４】
本発明は、前記従来技術の欠点を解消するためになされたもので、ワイヤを用いずに積層した半導体チップを直接接続し、導通経路の短縮により信号の遅延を防止することを目的としている。
【課題を解決するための手段】
【０００５】
本発明に係る半導体モジュールは、頂上に第１接続用電極が設けられた第１突起と、当該第１突起の設置領域の外方に位置するとともに前記第１突起より高く形成されその頂上に第２接続用電極が設けられた第２突起とを有する接続用基板と、第１突起に形成された第１接続用電極に実装される第１半導体チップと、第２突起に形成された第２接続用電極に実装され前記第１半導体チップと積層形態をなす第２半導体チップとを有したことを特徴としている。請求項７に記載の半導体モジュールによれば、接続用基板に実装された第１半導体チップを覆うように第２半導体チップが実装されることから、実装面積の低減を図ることができる。また第１および第２半導体チップを第１および第２接続用電極に実装可能としたことから導通経路が最短となり、信号の遅延を最小限に抑えることができることはいうまでもない。
【０００６】
本発明に記載の電子機器は、本発明の半導体モジュールを実装したことを特徴としている。本発明の電子機器によれば、信号伝達経路が最短に設定された半導体モジュールを実装していることから、電子機器においても、信号遅延の影響を少なくすることができ、もって電子機器の正確な動作を行うことができる。
【発明の効果】
【０００７】
以上説明したように本発明に係る半導体モジュールによれば、頂上に第１接続用電極が設けられた第１突起と、当該第１突起の設置領域の外方に位置するとともに前記第１突起より高く形成されその頂上に第２接続用電極が設けられた第２突起とを有する接続用基板と、第１突起に形成された第１接続用電極に実装される第１半導体チップと、第２突起に形成された第２接続用電極に実装され前記第１半導体チップと積層形態をなす第２半導体チップとを有したことから、上記信号の遅延防止が図れることに加え、実装面積の低減を図れることができる。
【０００８】
また本発明に係る電子機器によれば、前記発明の半導体モジュールを実装したことから、電子機器においても、信号遅延の影響を少なくすることができ、もって電子機器の正確な動作を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明に係る半導体モジュール、及び電子機器について好適な具体的実施の形態を図面を参照して詳細に説明する。
【００１０】
図１は、本実施の参考形態に係る半導体チップの構造を示す説明図であり、同図（１）は、本実施の参考形態に係る半導体チップの断面構造図であり、同図（２）は同図（１）の矢視図Ａである。
【００１１】
同図に示すように本実施の参考形態に係る半導体チップ１０は、単結晶シリコン１２を基材としており、その表面１４側には、図示しないがＭＯＳ型トランジスタや抵抗あるいは容量といった素子が形成されており、これら素子は図示しない配線を介して表面１４に形成された電極１６に接続されるようになっている。なお電極１６は、同図（１）に示すように種類の異なる金属材料を積層させた構造となっており、本実施の参考形態においては、下層側をタングステン１８とし上層側をアルミ２０としている。
【００１２】
ところで電極１６の下方には、単結晶シリコン１２の裏面２２側より前記単結晶シリコン１２を貫くよう縦穴２４が形成されており、当該縦穴２４の先端（天井）には電極１６を形成するタングステン１８が露出した形態となっている。そしてこうした縦穴２４においては、その斜面２６および当該斜面に２６に連続する単結晶シリコン１２の裏面２２に絶縁膜２８が形成されており、導電部材が裏面２２に接触しても両者の間で短絡が生じるのを防止することができるようになっている。またこうした絶縁膜２８の表面には、金属配線３０が引き回されており、その先端には図示しない接続用パッドが形成され、この接続用パッドに他の半導体チップ３２を実装できるようになっている。
【００１３】
すなわち半導体チップ１０においては、表面１４側に形成された素子と導通がなされる電極１６と他の半導体チップ３２とは金属配線３０を介して最短距離で接続がなされている。このように信号経路が最短であることから半導体チップの動作が高速になっても信号の遅延を最小限に抑えられるので安定した動作が行える。
【００１４】
また半導体チップ１０における電極１６を他の接続用基板（図示せず）に接続することにより、半導体チップ１０と他の半導体チップ３２および接続用基板との三者の間の信号経路を短くすることができるので、こうした半導体モジュールにおいても安定した動作を確保することができる。
【００１５】
図２および図３は、本実施の参考形態に係る半導体チップ１０の製造過程を示す工程説明図である。図２（１）に示すように、半導体チップ１０の基材となる単結晶シリコンに素子（図示せず）を形成した後、これら素子と電気的導通を図る電極１６を形成する。
【００１６】
なお当該電極１６は、タングステン１８とアルミ２０の２層構造になっており、タングステン２０を形成した後、当該タングステン１８の上層にアルミ２０を形成する手順となっている。
【００１７】
タングステン１８は、まずスパッタリングによりＴｉ膜を７０〜２００オングストローム、その上にＴｉＮ膜を反応性スパッタリングにより３００〜１０００オングストローム形成する。その後、六フッ化タングステン（ＷＦ６）を主剤ガスとするプラズマＣＶＤを行い、表面１４を高融点金属であるタングステンによって覆う。その後は、ＳＦ６とＡｒとの混合ガスを用いたドライエッチングによってタングステンをエッチバックし、余分なタングステンを除去してタングステンを電極１６の範囲内にだけ残し、当該電極１６の下層となるタングステン１８を形成する。なおこの余分なタングステンの除去は、エッチバックによらずにＣＭＰによって行うようにしてもよい。
【００１８】
こうしてタングステン１８を形成した後は、単結晶シリコンウェハ１２自体を圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッタを行い、これらのターゲットと同じ組成を有するアルミ２０をタングステン１８の上層に形成すればよい。
【００１９】
こうして単結晶シリコン１２の表面１４に、電極１６を形成した後は、同図（２）に示すように、裏面２２側よりＫＯＨ水溶液やエチレンジアミン水溶液等のエッチング液を用いて、異方性エッチングを行い縦穴２４を形成する。なおこの縦穴２４の斜面２６は裏面２２と５４．７４度をなす斜面で形成される（裏面２２の結晶方位面は（１００）面となっている）。そして裏面２２において開口幅を設定することで均一の角度を有した縦穴２４を形成することができる。なお異方性エッチングが進行していくと、エッチング液が電極１６に達するが、ここで当該電極１６はタングステン１８とアルミ２０の２層構造になっており、タングステン１８は前記エッチング液に浸食されないことから、縦穴２４ではその先端（天井）に電極１６を構成するタングステン１８が露出した形態となる。
【００２０】
そしてエッチング終了後は、同図（３）に示すように裏面側からテトラエトキシシラン（ＴＥＯＳ）を用いた熱ＣＶＤにて絶縁膜（ＳｉＯ２）２８を形成すればよい。このように単結晶シリコン１２の裏面２２に絶縁膜２８を形成したことから、導電部材が裏面２２等に接触しても短絡が生じるのを防止することができる。
【００２１】
その後は、同図（４）に示すように縦穴２４における天井部、すなわちタングステン１８が露出するように当該タングステン１８にかかる絶縁膜２８の除去をフォトレジスト工程等を経て行うようにすればよい。
【００２２】
そして絶縁膜２８の形成後は、図３（１）に示すように縦穴２４の内側に金属膜３４を形成すればよい。なおこの金属膜３４の形成方法としては、単結晶シリコン１２自体を、圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッタを行い、これらのターゲットと同じ組成を有するアルミからなる金属膜３４を形成すればよい。そして金属膜３４が形成された後は、同図（２）に示すように金属配線３０に相当する箇所にフォトレジスト処理にてレジスト３６を残し、金属配線３０の形成後は、同図（３）に示すように金属配線３０の上層に形成されるレジスト３６を除去すればよい。
【００２３】
こうして裏面２２に、金属配線３０を形成した後は、当該金属配線３０の先端に形成された接続用パッドに他の半導体チップ３２を実装すればよい。
【００２４】
図４は、本実施の参考形態に係る半導体モジュールの第１の参考形態を示す断面説明図である。同図に示すように、半導体モジュール３８は、接続用基板４０と、この接続用基板４０の表裏面にそれぞれ実装された半導体チップ４２、４４とで構成されている。なお半導体モジュール３８において、半導体チップ４２と半導体チップ４４は、上述した半導体チップ１０と同一の構造を用いているものであり、また半導体チップ４２と半導体チップ４４はそのサイズが異なるのみである。このため半導体チップ４２と半導体チップ４４の構造について重複する部分については、その説明を省略する。
【００２５】
半導体モジュール３８を構成する接続用基板４０は、半導体チップ４２，４４と同様に単結晶シリコン４６を基材としており、その表面４８および裏面５０には接続用電極５２、５４が形成され、両者は金属配線５６によって電気的導通が図られるようになっている。
【００２６】
すなわち接続用基板４０では半導体チップ４２、４４と同様に接続用電極５２の下方には縦穴５８が形成され、当該縦穴５８の天井部分となる接続用電極５２から引き出された金属配線５６が裏面５０へと延長され接続用電極５４に接続された形態となっている。
【００２７】
このため接続用電極５２に半導体チップ４２側を、そして接続用電極５４に半導体チップ４４側を実装することにより、半導体チップ４２と半導体チップ４４との間の電気的導通を、接続用基板４０を介して行うことができる。このため電気的経路は最短となり、信号伝達の遅延を最小限に抑えることで半導体チップの高速化に対応させることができる。
【００２８】
なお半導体チップ４２、４４の動作により発熱が生じても、半導体チップ４２，４４および接続用基板４０は同一の材料、すなわち単結晶シリコンで形成されていることから熱膨張係数が等しくなる。このため半導体モジュール３８の温度が上昇しても半導体チップ４２，４４および接続用基板４０との間にストレスが生じるのを防止することができる。
【００２９】
図５は、本実施の参考形態に係る半導体モジュール３８の組立手順を示した断面説明図である。同図（１）に示すように、接続用基板４０を所定の位置に設置した後は、同図（２）に示すように上方から半導体チップ４２を降下させ、当該半導体チップ４２の電極と、接続用基板４０の表面４８に設けられた接続用電極５２とを突合せるようにすればよい。なお双方の接続については、本実施の形態では異方性導電性接着剤を用いることとしたが、この方法に限定されることもなくその他の方法として熱圧着接続や半田接続あるいは超音波接続などに代表される方法を用いるようにしてもよい。
【００３０】
そして同図（３）に示すように接続用基板４０の表面４８に半導体チップ４２を実装した後は、前記接続用基板４０の裏面５０側に半導体チップ４４を実装すればよい。なお当該半導体チップ４４の実装は、半導体チップ４２と同様の方法を用いるようにすればよい。なお本実施の形態においては、その実装手順を、半導体チップ４２を最初に実装し、その後に半導体チップ４４を実装するように説明を行ったが、この形態に限定されることもなく、例えば半導体チップ４４を先に接続用基板４０に実装したり、あるいは当該接続用基板４０に対し同時に半導体チップ４２，４４を実装するようにしてもよい。
【００３１】
図６は、本実施の参考形態に係る半導体モジュール３８の変形例を示す要部拡大図である。同図（１）に示すように半導体チップ４２に実装されている他の半導体チップ６０にあらかじめ設けられた電極６２と接続用基板４０に設けられた接続用電極５２との間をボンディングワイヤ６４で接続すれば、他の半導体チップ６０と接続用基板４０との間の電気的導通を半導体チップ４２を介さずに行うことができる。このため他の半導体チップ６０においては、直に駆動用電源ラインを接続用基板４０から得ることができ、このため半導体チップ４２における配線パターンの自由度を増加させることができる。また電極６２を接地用（ＧＮＤ）の端子とし電位の安定を図るようにしたり、あるいは信号の送受をなす外部接続用の端子として用いるようにしてもよい。
【００３２】
また同図（２）に示すように、他の半導体チップ６０の上面に電極６２が無い場合には、半導体チップ４２の表面電極と接続用基板４０の接続用電極５２との間をボンディングワイヤ６４を用いて接続すればよい。
【００３３】
図７は、本実施の参考形態に係る半導体モジュール３８の変形例の組立手順を示した断面説明図である。同図（１）に示すように、接続用基板４０を所定の位置に設置した後は、同図（２）に示すように上方から半導体チップ４２を降下させ、当該半導体チップ４２の電極と、接続用基板４０の表面４８に設けられた接続用電極５２とを突合せる。そして接続用基板４０と半導体チップ４２との接続を行った後は、同図（３）に示すようにボンディングツール６６を用いてボンディングワイヤ６４を電極６２と接続用電極５２とを接続すればよい。
【００３４】
図８は、本発明の半導体モジュールの実施の形態を示す断面説明図である。同図に示すように、半導体モジュール６８は、接続用基板７０の表面７２に第１半導体チップ７４と第２半導体チップ７６とを積層させた形態となっている。
【００３５】
単結晶シリコン６９を基材とする接続用基板７０の表面７２には、一対の第１突起７８が形成され、これら一対の第１突起７８のさらに外側には当該第１突起７８よりも高さが高く形成された第２突起８０が形成されている。
【００３６】
第１突起７８の頂上には第１接続用電極８２が形成されており、当該第１接続用電極８２の間隔は、第１半導体チップ７４に形成された第１電極８４と突合せが可能なように設定されている。
【００３７】
一方、第２突起８０の頂上には第２接続用電極８６が形成されており、当該第２接続用電極８６の間隔は、第２半導体チップ７６に形成された第２電極８８と突合せが可能なように設定されている。なお第２突起の高さは、前記第１突起７８に第１半導体チップ７４を実装した際の高さ（第１半導体チップ７４を含んだ高さ）を超えるだけの高さに設定されており、第２突起８０に第２半導体チップ７６を実装した際に、当該第２半導体チップ７６と第１半導体チップ７４とが互いに干渉しないようになっている。
【００３８】
このように接続用基板７０の表面に第１突起７８と第２突起８０とを設け、これら突起に第１半導体チップ７４および第２半導体チップ７６を実装すれば、半導体チップ同士を積層させることが可能になるので、接続用基板７０における実装面積の低減を図ることが可能になる。なお半導体チップ同士を積層させたことから互いの信号経路が短くなり、信号の遅延化を防止できることはいうまでもない。
【００３９】
図９および図１０は、半導体モジュール６８における接続用基板７０の製造過程を示す工程説明図である。図９（１）に示すように、結晶方位面が（１００）面の単結晶シリコン６９の表面７２において第２突起８０の頂上範囲に相当する位置にレジスト９０を塗布する。そしてレジスト９０の塗布後は、その表面７２にＫＯＨ水溶液やエチレンジアミン水溶液等のエッチング液を用いて異方性エッチングを行い、第２突起８０を形成する。この状態を同図（２）に示す。そして第２突起８０を形成した後は、同図（３）に示すように再度その表面にレジスト９２を塗布し、ＫＯＨ水溶液やエチレンジアミン水溶液等のエッチング液を用いて異方性エッチングを行う。なおレジスト９２の塗布範囲は、第２突起８０および一対の第２突起８０の間に形成される第１突起７８の頂上範囲となり、異方性エッチング終了後、すなわち第１突起７８が形成された後の状態を同図（４）に示す。
【００４０】
そして図１０（１）に示すように、表面７２に塗布されたレジスト９２を除去した後は同図（２）に示すように、第１接続用電極８２および第２接続用電極８６を形成する。なおこれら接続用電極は、単結晶シリコン６９を圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃のアルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１２ｋＷの入力電力でスパッタを行い、これらのターゲットと同じ組成を有するアルミ層を表面７２に形成し、その後エッチング処理を用いて形成すればよい。
【００４１】
こうして第１接続用電極８２および第２接続用電極８６を形成した後は、同図（３）に示すように表面７２の上方より第１半導体チップ７４を電極８４と第１接続用電極８２とを突き合わせるよう実装する。そして第１半導体チップ７４の実装後は、第２半導体チップ７６を電極８８と第２接続用電極８６とを突き合わせるように実装する。この状態を同図（４）に示す。このように第１半導体チップ７４を覆うように第２半導体チップ７６を実装すれば、接続用基板７０上での実装面積の低減を図ることができる。
【００４２】
なお本実施の形態においては、単結晶シリコンの表面の結晶方位面を（１００）面として説明したが、この形態に限定されることもなく、例えば単結晶シリコンの表面の結晶方位面を（１１０）面とし、その断面が矩形型となるようにしてもよい。
【００４３】
さらに本実施の形態で説明した半導体モジュールを電子機器に用いることとすれば、信号経路の最短化が図られた半導体モジュールが電子機器に適用されるので信号遅延の少なく、動作信頼性が向上することはいうまでもない。
【図面の簡単な説明】
【００４４】
【図１】本実施の参考形態に係る半導体チップの構造を示す説明図である。
【図２】本実施の参考形態に係る半導体チップ１０の製造過程を示す工程説明図である。
【図３】本実施の参考形態に係る半導体チップ１０の製造過程を示す工程説明図である。
【図４】本実施の参考形態に係る半導体モジュールの第１の参考形態を示す断面説明図である。
【図５】本実施の参考形態に係る半導体モジュール３８の組立手順を示した断面説明図である。
【図６】本実施の参考形態に係る半導体モジュール３８の変形例を示す要部拡大図である。
【図７】本実施の参考形態に係る半導体モジュール３８の変形例の組立手順を示した断面説明図である。
【図８】本発明の半導体モジュールの実施の形態を示す断面説明図である。
【図９】本発明の半導体モジュール６８における接続用基板７０の製造過程を示す工程説明図である。
【図１０】本発明の半導体モジュール６８における接続用基板７０の製造過程を示す工程説明図である。
【符号の説明】
【００４５】
１０            半導体チップ
１２            単結晶シリコン
１４            表面
１６            電極
１８            タングステン
２０            アルミ
２２            裏面
２４            縦穴
２６            斜面
２８            絶縁膜
３０            金属配線
３２            他の半導体チップ
３４            金属膜
３６            レジスト
３８            半導体モジュール
４０            接続用基板
４２            半導体チップ
４４            半導体チップ
４６            単結晶シリコン
４８            表面
５０            裏面
５２            接続用電極
５４            接続用電極
５６            金属配線
５８            縦穴
６０            他の半導体チップ
６２            電極
６４            ボンディングワイヤ
６６            ボンディングツール
６８            半導体モジュール
６９            単結晶シリコン
７０            接続用基板
７２            表面
７４            第１半導体チップ
７６            第２半導体チップ
７８            第１突起
８０            第２突起
８２            第１接続用電極
８４            第１電極
８６            第２接続用電極
８８            第２電極
９０            レジスト
９２            レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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