(57)【要約】【課題】  入力Ｍビット精度の画像データに対してＬＵＴを使用して出力Ｎビットのデータに変換する際のメモリ容量を大幅に削減する。【解決手段】  ＬＵＴ処理部が参照するメモリ容量を２のＭ乗／Ｓワード×Ｎビットとして構成し、入力Ｍビットデータ値に対応する２つの離散的補正値を使用して、実際に補正に使用する補正値を算出する。離散的補正値の間隔を不等間隔に設定することによりビット圧縮精度を落とすことなく非線形変換でのＭビット→Ｎビット変換を実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｍビットの入力データをＮビットにビット圧縮する場合であって、２のＭ乗／Ｓワード×Ｎビットの構成からなる記憶手段と、該記憶手段に対して２のＭ乗／Ｓ個のＮビットの補正係数を設定する設定手段と、該設定手段により設定された入力Ｍビットデータに対応する２つの離散的補正係数を用いて、入力Ｍビットデータの補正値を算出する算出手段と、該算出手段により算出した補正値を用いて入力ＭビットデータをＮビットデータに変換することを特徴とする画像処理装置。
【請求項２】
請求項１において、Ｍ及びＳは２のべき乗値であることを特徴とする画像処理装置。
【請求項３】
請求項１及び請求項２において、入力Ｍビットのデータに対応するＭ／Ｓ個の補正係数間は２のべき乗個単位で等間隔とすることを特徴とする画像処理装置。
【請求項４】
請求項３において、２のべき乗単位で等間隔である補正係数をＭビットの入力データ位置の任意場所に設定することを特徴とする画像処理装置。
【請求項５】
入力画像データをライン単位で読取画像処理する第１の読取画像処理手段と、該第１読取画像処理手段による処理画像データを矩形単位で読取画像処理する第２の読取画像処理手段を有し、画像処理過程の画像データを該第１読取画像処理手段及び該第２読取画像処理手段に個別に接続された記憶手段に保持せず、装置の主記憶手段に出し入れしながら装置全体の画像処理を実施する画像処理装置において、該第１画像処理手段の出力画像処理に、入力Ｍビットの入力データをＮビットにビット圧縮するビット圧縮手段を構成し、該ビット圧縮手段は２のＭ乗／Ｓワード×Ｎビットの構成からなる記憶手段と、該記憶手段に対して２のＭ乗／Ｓ個のＮビットの補正係数を設定する設定手段と、該設定手段により設定された入力Ｍビットデータに対応する２つの離散的補正係数を用いて、入力Ｍビットデータの補正値を算出する算出手段と、該算出手段により算出した補正値を用いて入力ＭビットデータをＮビットデータに変換することを特徴とする画像処理装置。
【請求項６】
請求項５において、Ｍ及びＳは２のべき乗値であることを特徴とする画像処理装置。
【請求項７】
請求項５及び請求項６において、入力Ｍビットのデータに対応するＭ／Ｓ個の補正係数間は２のべき乗個単位で等間隔とすることを特徴とする画像処理装置。
【請求項８】
請求項７において、２のべき乗単位で等間隔である補正係数をＭビットの入力データ位置の任意場所に設定することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取デバイス、例えばＣＣＤ（Ｃｈａｒｇｅｄ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）により読み取った８ｂｉｔを超える多ビット画像データをｉ／ｆを介して他の接続機器に対して出力する際のビット精度変換手法に関する。
【背景技術】
【０００２】
入力画像データにＬＵＴ（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）を使用して補正をかける技術は公知例として多くの出願がなされており、例えば、特開２００２−２５２７８１においては、入力のＲＧＢ８ｂｉｔデータをＣＭＹ８ｂｉｔデータに変換する際の内容が記載されている。ＬＵＴは入力データビット精度と出力ビット精度が同じ場合のみに用いられるわけではなく、しばしば入力の多ビット精度を入力よりも少ないビット精度にビット圧縮する際にも用いられる。この場合、入力ビット精度分のメモリを構成、使用することで出力ビット精度の圧縮を実現している。
【０００３】
上記例として、画像処理装置がＰＣに接続されている場合に関して説明する。図５はＣＣＤ等の読取デバイスにより読み取った１６ｂｉｔ画像データを、ＰＣによりスキャンした場合の処理構成を示す図である。同図において、５０１は読取デバイスであり、例えばＣＣＤ等により構成されている。ＣＣＤ５０１により読み取られた画像データはアナログデータとして後段のアナログフロントエンド５０２（以下、ＡＦＥ）に出力される。ＡＦＥ５０２は図示しない中央制御装置（以下、ＣＰＵ）により、オフセット及びゲイン設定されており、その設定に従って、入力アナログ信号を１６ｂｉｔのデジタル画像データとして出力する。５０３はシェーディング補正処理部であり、ＡＦＥ５０２の出力データに対して暗出力補正及び白側補正処理を実施する。５０４はＬＵＴであり、個別に接続されているローカルメモリ５０５の値によってビット変換が実施される。従来装置においては、ＰＣスキャン時に実行されるＬＵＴ５０４による変換は、非線形変換（１／２．２乗）である。なお、従来装置においては、ＬＵＴ５０４までの処理を画像処理装置側で実行している。ＬＵＴ５０４以降の処理は、接続ＰＣ側による処理であり、５０６はＰＣｉ／ｆ部を介して８ｂｉｔデータを受け取り、ＬＵＴ５０４の逆補正を実施することで１６ｂｉｔデータに変換するＬＵＴである。ＬＵＴ５０４による変換が１／２．２乗であることより、ＬＵＴ５０６による補正データ、即ち、ＰＣメモリ中のＬＵＴ補正に関する補正データは２．２乗のデータとなる。つまり、従来装置においては、ＬＵＴ５０４がローカルメモリ５０５に設定された８ｂｉｔデータへの変換テーブルによりビット精度を圧縮し、ＬＵＴ５０６及びメモリ５０７により再度１６ｂｉｔデータに変換することで、ＰＣｉ／ｆ部を通るデータ転送効率を向上させている。
【０００４】
次に従来装置におけるＬＵＴ５０４にて、非線形変換を用いている理由について説明する。図６は入力１６ｂｉｔデータに対して線形変換を用いてビット精度圧縮した場合の概念図を示す図である。同図により、ＣＣＤ５０１、ＡＦＥ５０２を介して読み取られた１６ｂｉｔ画像データは、輝度リニアの状態でシェーディング補正処理部５０３に入力される。シェーディング補正処理部５０３により補正されたデータはＬＵＴ５０４に入力され、線形補正データにより８ｂｉｔに変換される。線形補正データによるビット精度圧縮であるため、１６ｂｉｔの上位８ｂｉｔが出力されることになる。ＬＵＴ５０４の出力データは、ＰＣｉ／ｆを介してＰＣ側に出力される。ＰＣ側では、ＰＣｉ／ｆ部を介して入力される８ｂｉｔデータを１６ｂｉｔに展開する。１６ｂｉｔに戻された画像データは、ＰＣのドライバ処理等により、色変換処理等の処理が実行され、最終的なアプリケーションへの入力データとして出力される。但し、ＰＣスキャンの場合の最終出力はＰＣのモニタであるため、アプリケーションの入力データとしては、モニタガンマ補正が実施されたものになる。一般的にモニタガンマ補正は１／２．２乗の非線形演算であることから、線形補正により１６ｂｉｔ、８ｂｉｔ変換した処理系における変換後の画像データは、暗出力側のデータがなくなり、逆に明出力側のデータが無駄になる状況となる。この不具合を解決するため、従来装置においては、ＬＵＴ５０４での処理を非線形補正とし、補正による精度を高めるために１６ｂｉｔ（ＷＯＲＤ）×８ｂｉｔの容量からなるローカルメモリを構成して補正を行っている。この場合の概念図を図７に示す。図７を見てもわかるように、ＣＣＤの１６ｂｉｔ出力データを８ｂｉｔに変換する際、前段補正（Ｐｒｅγ補正）として１／２．２乗の非線形補正を実施する。非線形補正され、８ｂｉｔに変換された画像データはＰＣｉ／ｆ部を介してＰＣ側に出力される。ＰＣ側は、非線形補正された画像データに対して、逆の非線形補正を施す。即ち、２．２乗補正を実施する（Ｄｅγ補正）。Ｄｅγ補正によって得られた１６ｂｉｔ画像データは、色変換等の処理がなされ、ＰＣのアプリケーションに渡される前に、モニタガンマ補正、即ち１／２．２乗演算が施される。このＰＣｉ／ｆ部を介した２箇所の非線形補間により、非線形のモニタガンマ補正を実施しても、暗出力、明出力とも適正な画像データを得ることが出来るようになる。
【０００５】
次にこの処理を実現している従来装置の詳細構成を図８に示す。同図において、１００は従来装置全体を制御するＣＰＵ、２００はＣＰＵ１００のバス、３００は装置のメインメモリであり、ＳＤＲ或いはＤＤＲといった記憶デバイスにより構成される。４００はメインメモリ３００を制御するメモリコントローラ、５００は画像データバスである。６００及び７００はＤＭＡＣであり、メモリコントローラ４００との協調動作によって、画像データのメインメモリとの出し入れを制御する。８００はＤＭＡＣ６００及びＤＭＡＣ７００の動作を制御する調停回路であり、ＤＭＡＣ６００による転送するデータ量とＤＭＡＣ７００が転送するデータ量で追い越しが発生しないように調停制御する。９００は読取デバイス（ＣＣＤ）、１０００はアナログフロントエンド（以下、ＡＦＥ）であり、ＣＣＤ９００が出力するアナログ画像信号をデジタル信号に変換する。１１００は読取デバイス制御部であり、ＣＣＤ９００及びＡＦＥ１０００に対して制御信号１２００、制御信号１３００を出力することで動作を制御する。１４００はＡＦＥ１０００が、制御信号１３００に同期して出力するデジタル信号である。１５００は読取画像処理部であり、入力画像データに対して、シェーディング補正処理等の画像処理を実施する。１６００及び１８００は記録系画像処理時の画像転送制御を行うＤＭＡＣ、１７００は輝度濃度変換、Ｎ値化処理等を実施する記録画像処理部、１９００は記録画像処理部１７００が処理した画像データをＬＢＰ（Ｌａｓｅｒ  Ｂｅａｍ  Ｐｒｉｎｔｅｒ）等の記録エンジンに出力する記録ｉ／ｆ部、２０００は記録エンジンである。２１００は、従来装置に接続されたＰＣ、２２００はＰＣｉ／ｆ部、２３００はメインメモリ３００に記憶した画像データをＰＣｉ／ｆ部２２００を介してＰＣ２１００に転送するＤＭＡＣである。
【０００６】
なお、前記各処理ブロックはメインメモリ３００、ＣＣＤ９００、ＡＦＥ１０００、エンジン２０００及びＰＣ２１００を除いて、ＬＳＩ（ＳＯＣ：Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）として構成され、ＣＰＵ或いは内部処理ブロックは、メモリコントローラ３００を介することでのみデータに対してアクセスすることが出来る。
【０００７】
次に従来装置での画像データパスについて説明する。ＣＣＤ９００により読み取られた画像データはアナログ信号としてＡＦＥ１０００に出力される。ＡＦＥ１０００は読取デバイス制御部１１００からの制御信号１３００に従って、ＣＣＤ９００のアナログ画像信号をデジタル信号に変換し、読取デバイス制御部１１００に出力する。読取デバイス制御部１１００は、ＡＦＥ１０００から入力されるデジタル画像データをコンポーネント毎、即ち、赤（以下、Ｒ）、緑（以下、Ｇ）、青（以下、Ｂ）のラスタデータとしてＤＭＡＣ６００に出力する。ＤＭＡＣ６００はＣＰＵ１００の設定に従い、メモリコントローラ４００を介して画像データを転送する。
【０００８】
転送画像データはメインメモリ３００にＲ，Ｇ，Ｂのラスタデータとして記憶される。一般的にＣＣＤ９００の出力は、デバイス構成により、Ｒ，Ｇ，Ｂのラスタデータにライン間遅延が存在する。つまり、同時タイミングで読み取られる各コンポーネント画素データは同じ画素位置のものではない。したがって、Ｒ，Ｇ，Ｂのライン間を補正する分の画像データがメインメモリ３００に記憶されてはじめて入力位置の合った画素データを後段処理に対して出力出来る。メインメモリ３００に前記ＣＣＤ９００によるライン間補正可能な画像データが記憶されると、ＣＰＵ１００は後段画像処理ブロックである読取画像処理部１５００に対してデータを転送するべくＤＭＡＣ７００を起動する。ライン間補正を行うハードウェアは構成されていないため、ＤＭＡＣ７００への転送開始アドレス制御にて、各コンポーネント間のライン間補正を実現する。例えばメインメモリ３００のアドレス１００００番地にＲの１ライン目のデータ、アドレス５００００番地にＧの１ライン目のデータ、９００００番地にＢの１ライン目のデータが記憶されていた場合は、ＤＭＡＣ７００には各々の先頭アドレス、即ち、１００００番地、５００００番地、９００００番地をスタートアドレスとして転送するように設定する。ＤＭＡＣ７００はＣＰＵ１００の設定及び起動に従い、メモリコントローラ４００との協調によりメインメモリ３００から所定のライン間補正後画像データを読取画像処理部１５００に対して出力するが、ＬＳＩ内部に構成するメモリ容量を削減するため、ラスタ順次での画像転送は行わず、矩形領域単位での画像転送を実施する。図１０は矩形領域転送制御を示す図である。図１０（ａ）の領域（０，０）に関しては、その有効画素領域（ａｂｃｄ）に対して周辺領域ＡＢ１ＣＤ１が設定されており、画像データの読み出しはＡをスタートアドレスとして、対応するデータが主走査方向Ｂ１アドレスまで読み出される。主走査方向のデータの読み出しが終了すると、次に読み出すデータのアドレスを、副走査方向に１ライン分をシフトした図中のＡ２アドレスに移し、主走査方向にＢ３アドレスの画素までデータが読み出される。以下同様にデータが読み出され、領域（０，０）周囲に示した点線矩形領域の最終ラインに相当するＣアドレスからＤ１アドレスまでの主走査方向のデータの読み出しが行われて、領域（０，０）のデータの読み出しが完了する。領域（０，１）に関しては、その有効画素領域（ｅｆｇｈ）に対して、周辺領域Ｂ２ＦＧＨが設定されており（図１０（ｂ））、画像データの読み出しはＢ２をスタートアドレスとして、対応するデータが主走査方向Ｆアドレスまで読み出される。主走査方向のデータの読み出しが終了すると、次に読み出すデータのアドレスを、副走査方向に１ライン分シフトした図中のＢ４アドレスに移し、主走査方向にＢ５アドレスの画素までデータが読み出される。そして、領域（０，１）に対応する周辺領域の最終ラインに相当するＧアドレスからＨアドレスまでの主走査方向の画像データの読み出しが行われて第２領域のデータの読み出しが完了する。以上の処理により、有効領域の周辺を含む矩形領域のデータが読み出される。以下、同様の処理が各矩形領域に対して行われる。領域（０，０）の有効領域ａｂｃｄ、或いは領域（０，１）の有効領域ｅｆｇｈに対して周辺領域を設定している理由は、処理する画像処理によって、画像処理対象画素に対して参照する周囲画素が必要となるからである。図１０（ｃ）に周辺領域と有効領域を説明する図を示す。図１０（ｃ）において、Ｎａ、Ｎｂ、Ｎｃ、Ｎｄは網かけで記した部分の有効領域に対して左右上下に必要となる周辺画素数を示している。また、Ｎｍ、Ｎｓは矩形領域として転送する周辺領域を含んだ画像領域の主走査方向画素数、副走査方向画素数である。例えば、７×７の空間フィルタ処理を実施する場合、処理対象画素には左右、上下ともに３画素の参照画素が必要となるため、Ｎａ、Ｎｂ、Ｎｃ、Ｎｄの値は３となる。つまり、矩形領域で処理する画像処理内容に応じてＮａ、Ｎｂ、Ｎｃ、Ｎｄの値が決まる。
【０００９】
図９に矩形領域単位で画像処理を行う読取画像処理部１５００の構成図を示す。同図において、１５０１はシェーディング補正処理部、１５０２はシェーディング補正を実施する画像データ、１５０３はシェーディング補正係数である。１５０４は読み取ったカラー画像データに対して補正処理を行う入力マスキング処理、１５０５はシェーディング補正処理部１５０１及び入力マスキング処理部１５０４の処理後の１６ｂｉｔデータをローカルメモリ１５０６に保持したテーブル内容に応じて８ｂｉｔに変換するＬＵＴである。ＰＣスキャン時はこのＬＵＴ１５０５によって、非線形補正を実施する。１５０７は入力画素データが文字データであるか否かを判別する文字判別部、１５０８は文字判別結果信号、１５０９は入力画素に対して、文字判別結果信号１５０８の判別信号が示す値に対応させてエッジ強調処理等を施すフィルタリング処理部、１５１０は入力画像データ解像度に対して変換を施す変倍処理部、１５１１は変倍処理部１５１０の出力画像信号を所定サイズにトリミング処理、或いは指定領域でのマスキング処理を施すトリミングマスキング処理部である。１５１３は矩形領域分の画像データを処理の進行状況に応じて保持し、更に矩形領域の主走査方向画素数分（Ｎｍ分）のシェーディング補正係数を保持するローカルメモリ１５１３、１５１２はローカルメモリ１５１３を制御するローカルメモリコントローラである。なお、ローカルメモリコントローラ１５１２は、ローカルメモリ１５１３へのアクセス制御を行って、各画像処理部に対して画像データ転送制御も行う。
【００１０】
【特許文献１】特開２００２−２５２７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来装置においては、接続ＰＣによるスキャナ動作モード時の１６ｂｉｔ、８ｂｉｔ変換のためだけに、１６ｂｉｔＷｏｒｄ（６５５３６）×８ｂｉｔという莫大な容量のメモリをＬＳＩ内部に構成している。ＬＳＩのコストを抑える手段として、メインメモリ容量抑制は重要課題であり、この多大なメモリ容量は問題となる。また、従来装置においては、ＬＵＴ処理部が矩形領域で処理する処理部に構成されているため、スキャナ動作モードであっても、画像データを矩形領域として入力することになる。矩形領域処理においては、重複部分による余分なデータ転送が必要となり、データ転送効率が問題となる。
【課題を解決するための手段】
【００１２】
本発明は、上記問題点の解決を目的としたものであり、解決するための手段として、Ｍビットの入力データをＮビットにビット圧縮する場合に、２のＭ乗／Ｓワード×Ｎビットの構成からなる記憶手段と、該記憶手段に対して２のＭ乗／Ｓ個のＮビットの補正係数を設定する設定手段と、該設定手段により設定された入力Ｍビットデータに対応する２つの補正係数を用いて、入力Ｍビットデータの補正値を算出する算出手段と、該算出手段により算出した補正値を用いて入力ＭビットデータをＮビットデータに変換する手段とを設けたものである。
【００１３】
（作用）
読み取った１６ｂｉｔ画像データを８ｂｉｔに変換するＬＵＴが参照するメモリ容量を低減しても非線形変換後の８ｂｉｔ画像データ精度に問題が発生しないよう、不等間隔の補正係数間の線形補間値を使用して１６ｂｉｔ、８ｂｉｔ変換するようにしたものである。また、前記処理構成を、ラスタ処理ブロックに構成させることにより、転送効率を高めたものである。
【発明の効果】
【００１４】
以上、説明したように、本発明によれば、１６ｂｉｔ入力データから８ｂｉｔデータに変換する際に使用するメモリ構成を、２の（入力データ精度）乗と等しいワード数×出力データビット精度とせず、２の（入力データ精度）乗／Ｎワード数×出力データビット精度としているため、ＬＳＩ内部に構成するメモリ容量を大幅に削減することが出来る。Ｎの値が２５６である場合、メモリ容量は１／２５６となり、ＬＳＩ内部のメモリ面積を大幅に縮小し、レイアウト作業、遅延量等、ＬＳＩを設計する上での総合的な改善が得られる。また、ＬＳＩのコスト低減を実現するための大命題であるメモリ削減が実現出来るため、その効果は絶大である。また、前記ビット圧縮を実施するＬＵＴ処理部の構成をラスタ単位の処理を実施する処理部に構成しているため、ＰＣスキャン時に、重複データを含めた矩形領域での処理を実施することがなくなり、データ転送効率向上、及びスキャナ動作時の処理速度を高速にすることが出来る効果がある。
【発明を実施するための最良の形態】
【００１５】
図１に本発明の構成図を示す。同図において、従来装置と同じ機能を有する処理部に関しては、同一符号を付加し、ここでの詳細な説明は省略する。１０は従来装置の読取デバイス制御部の機能に、画像処理機能を付加した第１の読取画像処理部、２０は従来装置の読取画像処理部と同様、矩形領域単位の入力画像データに対して画像処理を実施する第２の読取画像処理部である。別図を用いて、更に詳細に読取画像処理部１０及び読取画像処理部２０の処理構成を説明する。図２は読取画像処理部１０の内部構成を示す図である。同図において、１０１は読取デバイス制御部であり、ＣＣＤ９００、或いはＡＦＥ１０００の制御を行い、デジタル画像データを取り込む。１０２は読取デバイス制御部１０１の出力画像データに対して、白側、暗出力側の補正を行うシェーディング補正処理部、１０３はシェーディング補正処理部１０２が出力する１６ｂｉｔデータに対して、接続されたローカルメモリ１０４の設定値を用いることで、入力データの補正を行うとともに、８ｂｉｔデータに変換するＬＵＴ処理部である。本発明装置においては、シェーディング補正処理部１０２の出力である１６ｂｉｔ画像データを８ｂｉｔに変換する際に使用するメモリ容量として、入力データ精度の１／ＮＷＯＲＤ×８ｂｉｔの構成を取るものとする。以下、Ｎの値が２５６、即ち、従来装置の１／２５６のメモリ容量である２５６ＷＯＲＤ×８ｂｉｔでＬＵＴ処理した場合に関して説明する。図４は入力１６ｂｉｔデータ、出力８ｂｉｔデータに対して補正値がどのように設定されることになるかを示した図である。入力１６ｂｉｔデータに対して、１／２５６の２５６個の補正値しか存在しないため、補正値は図中の○印位置のように離散的なものとなる。なお、図４（ａ）は離散的補正値が等間隔である場合を示し、図４（ｂ）は離散的補正値が不等間隔である場合を示す。次に入力１６ｂｉｔデータに対して離散的補正値をどのように使用するかについて説明する。図４（ａ）において、入力Ｐ点に対する補正値はローカルメモリ１０４内部には記憶されていない。この場合は、Ｐ点位置の両側の離散的補正値、即ち離散的補正値Ａと離散的補正値Ｂを使用してＰ点の補正値を算出する。算出手法に関しては複数存在するが、例えば２点間の線形補間により求めるようにする。離散的補正値Ａの値が６０、離散的補正値Ｂの値が８０であり、Ｐ点が離散的補正値Ａに該当する入力レベルと離散的補正値Ｂに該当する入力レベルの中点であった場合、Ｐ点の補正値は線形補間処理により７０となる。つまり、１６ｂｉｔデータの入力Ｐ点は７０という８ｂｉｔデータに変換されることになる。但し、この（ａ）の例においては、離散的補正値の間隔が等間隔であるため、モニタガンマのような非線形補正に対しては非常に誤差が大きくなる。この回避策として、図４（ｂ）のように、離散的補正値間の間隔を不等間隔とする。図４（ｂ）により、非線形補正において、その変化が急峻な箇所に関しては離散的補正値の間隔を狭くする。また、逆に非線形補正において、その変化がなだらかな箇所に関しては、その間隔を広くとるようにする。つまり、２５６個の離散的補正値を有効に使用出来る構成とする。離散的補正値の間隔は、ハード��構成する上で２のべき乗であることが望ましく、更にはその間隔での離散的補正値の個数も２のべき乗である方が良い。
【００１６】
例えば、２５６個の離散的補正値の間隔を、６４間隔４個、１２８間隔２個、２５６間隔２４６個、５１２間隔４個のようにしても良いし、急峻な変化箇所を更に細かい精度で再現出来るように、３２間隔８個、６４間隔４個、２５６間隔２３４個、５１２間隔１０個のように構成しても良い。また、前記間隔の設定は、常に狭い間隔から設定するだけでなく、広い間隔、即ち、２５６→１２８→６４→３２としても良いし、中間の１６ｂｉｔ部分の精度を上げるため２５６→３２→６４→１２８のように構成しても良い。不等間隔の場合の補正に関しても、等間隔である場合と同様、隣接する２つの離散的補正値を用い、例えば線形補間により入力の１６ｂｉｔデータを８ｂｉｔデータに変換する補正値を求めるようにする。
【００１７】
なお、本説明においては、離散的補正値の間隔及び前記間隔を持つ離散的補正値の数を２のべき乗前提として説明したが、本発明は前記制約に限定されるものではない。なお、このような離散的補正値から補正値を算出し、１６ｂｉｔデータを８ｂｉｔデータに変換した場合の精度であるが、本説明に記載した処理系においてはＰＣ側での１６ｂｉｔ再構成データで比較して、遜色のない結果が得られることはシミュレーションにて確認済みである。ＬＵＴ１０３の８ｂｉｔ出力データは、ＤＭＡＣ６００に対して出力される。ＤＭＡＣ６００は、ＣＰＵ１００の設定値に従い、メモリコントローラ４００と協調してＬＵＴ１０３の処理後の画像データをメインメモリ３００に転送する。
【００１８】
読取動作がスキャナ動作モードである場合、メインメモリ３００に記憶されたＬＵＴ１０３処理後の画像データは、メモリコントローラ４００、バス２００及びＤＭＡＣ２３００を介してＰＣｉ／ｆ２２００に転送される。ＰＣｉ／ｆ２２００はＤＭＡＣ２３００から転送される画像データをＰＣ２１００に対して出力する。ＰＣ２１００は、入力８ｂｉｔデータに対してＬＵＴ１０３で実施した非線形補正の逆補正を実施することで１６ｂｉｔデータに再構成する。具体的には、装置側でのＰｒｅγ補正が１／２．２乗である場合は、逆補正として２．２乗のＤｅγ補正を実施して１６ｂｉｔデータ構築する。１６ｂｉｔデータに変換された画像データは、ＰＣ内部で色変換等の画像処理がなされ、モニタガンマ補正（１／２．２乗）を実施してモニタに出力する。このように、スキャナ動作モードである場合、読取画像処理２０に対して画像データを入力させることなく処理を行う。
【００１９】
読取動作がコピー動作モードである場合、メインメモリ３００に記憶されたＬＵＴ１０３処理後の画像データは、メモリコントローラ４００、ＤＭＡＣ７００を介して読取画像処理部２０に転送される。読取画像処理部２０での処理単位は、従来装置と同様矩形領域単位の処理である。図３に読取画像処理部２０の構成図を示す。同図において、２０１は入力データに対して補正処理を行う入力マスキング処理、２０２は入力データを画素毎に文字判別する文字判別処理部、２０３は文字判別処理部２０２が出力する文字判別信号、２０４は入力データに対して、文字判別信号２０３の値に応じたフィルタリング処理を実施するフィルタ処理部、２０５は入力画像データに対して解像度変換を実施する変倍処理部、２０６は変倍処理部２０５の出力データに対して、所定サイズでトリミング処理する、或いは指定領域でマスキング処理を実施するトリミングマスキング処理部、２０７は読取画像処理部２０内部の各画像処理部への画像データを制御し、且つ内部に構成されたローカルメモリ２０８の制御を行うローカルメモリコントローラである。ローカルメモリ２０８の容量は処理単位である矩形領域分であることは従来装置と同一である。即ち、画像処理を実施する際は、隣接する有効矩形領域を得られるように、周辺領域を重複させて処理を開始させる。読取画像処理部２０により処理された画像データは、ＤＭＡＣ７００、メモリコントローラ４００により一旦、メインメモリ３００に転送される。読取画像処理部２０による処理が実施された画像データが所定サイズ分メインメモリ３００に記憶されると、メモリコントローラ４００及びＤＭＡＣ１６００によって記録画像処理部１７００に転送される。記録画像処理部１７００は入力される読取画像処理後の画像データに対して所定の画像処理、例えば、輝度濃度変換処理、Ｎ値化処理等を施して出力する。記録画像処理後のデータは、再度ＤＭＡＣ１６００及びメモリコントローラ４００によってメインメモリ３００に転送される。出力エンジンがＬＢＰである場合は、メインメモリ３００に１ページ分のデータが記憶された時点で、ＬＢＰエンジンに転送される。即ち、メモリコントローラ４００、ＤＭＡＣ１８００及び記録ｉ／ｆ部１９００によってエンジン２０００に転送される。
【図面の簡単な説明】
【００２０】
【図１】本発明の構成を表す図。
【図２】本発明装置における第１読取画像処理部の構成を表す図。
【図３】本発明装置における第２読取画像処理部の構成を表す図。
【図４】本発明装置におけるビット圧縮手法を示す図。
【図５】ＰＣスキャン時の装置側処理及びＰＣ側処理の構成を示す図。
【図６】ＰＣスキャン時の第１のビット圧縮手法を示す図。
【図７】ＰＣスキャン時の第２のビット圧縮手法を示す図。
【図８】従来装置の構成を表す図。
【図９】従来装置における読取画像処理部の構成を表す図。
【図１０】矩形領域転送制御を表す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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