(57)【要約】【課題】ハイブリッドマルチビット不揮発性メモリ素子を提供する。【解決手段】第１方式でデータを保存できる第１ストレージノードを備えている第１メモリ部と、第１メモリ部とは異なる第２方式でデータを保存できる第２ストレージノードを備えている第２メモリ部とを備える不揮発性メモリ素子である。第１メモリ部及び第２メモリ部は、ソース及びドレインを共有して２ビット以上のマルチビット動作が可能である。【選択図】図１
2006191033.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板に形成されたチャンネルと、
前記チャンネルの両端に隣接して形成された第２導電型ソース及びドレインと、
前記チャンネル上の第１絶縁膜と、
前記第１絶縁膜上の電荷記録媒体用のストレージノードと、
前記ストレージノード上の第２絶縁膜と、
前記第２絶縁膜上の制御ゲートと、
前記制御ゲート上の第３絶縁膜と、
前記第３絶縁膜上を覆っている可変抵抗媒体用の抵抗ノードと、
前記抵抗ノードと前記ソース、及び前記抵抗ノードと前記ドレインにそれぞれ連結されているスイッチと、を備えることを特徴とするハイブリッドマルチビット不揮発性メモリ素子。
【請求項２】
前記抵抗ノードは、印加される電圧によって抵抗が変わる抵抗状態変化保存物質として、Ｎｂ２Ｏ５、ＳｒＴｉＯ３（Ｃｒドーピング）、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２及びＨｆＯの群から選択された何れか一つで形成されることを特徴とする請求項１に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項３】
前記スイッチは、臨界電圧以上が印加された場合のみに電気伝導性を表す遷移金属酸化膜で形成されたことを特徴とする請求項１に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項４】
前記遷移金属酸化膜は、Ｖ２Ｏ５またはＴｉＯであることを特徴とする請求項３に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項５】
前記ストレージノードは、ポリシリコン、シリコン窒化膜またはシリコンドットまたは金属ドットで形成されたことを特徴とする請求項１に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項６】
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜は、シリコン酸化膜を備えることを特徴とする請求項１に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項７】
前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型であることを特徴とする請求項１に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項８】
前記ストレージノード及び前記制御ゲートを絶縁させる第４絶縁膜をさらに含むことを特徴とする請求項１に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項９】
複数の請求項１に記載のメモリ素子がＮＡＮＤセルアレイで連結されたものであって、前記各セルの前記抵抗ノードが互いに連結され、一つの該セルの該ソースが隣接した前記セルの該ドレインと互いに連結されていることを特徴とするハイブリッドマルチビット不揮発性メモリ素子。
【請求項１０】
一つの前記セルの前記スイッチが隣接した前記セルの前記スイッチと互いに連結されていることを特徴とする請求項９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項１１】
前記抵抗ノードは、印加される電圧によって抵抗が変わる抵抗状態変化保存物質として、Ｎｂ２Ｏ５、ＳｒＴｉＯ３（Ｃｒドーピング）、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２及びＨｆＯの群から選択された何れか一つで形成されたことを特徴とする請求項９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項１２】
前記スイッチは、臨界電圧以上が印加された場合のみに電気伝導性を表す遷移金属酸化膜で形成されたことを特徴とする請求項９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項１３】
前記遷移金属酸化膜は、Ｖ２Ｏ５またはＴｉＯであることを特徴とする請求項１２に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項１４】
前記ストレージノードは、ポリシリコン、シリコン窒化膜、シリコンドットまたは金属ドットで形成されたことを特徴とする請求項９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項１５】
請求項１に記載のメモリ素子を利用した動作方法であって、該チャンネルと該制御ゲートとの間に印加される電圧を調節して、前記チャンネルをターンオンさせて該ストレージノードを第１記録媒体として利用し、前記ソースと前記ドレインとの間に印加される電圧を調節して、該スイッチをターンオンさせて前記抵抗ノードを第２記録媒体として利用することを特徴とするハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項１６】
前記第１記録媒体についての記録動作は、前記ソースと前記ドレインとの間に前記スイッチをターンオフさせるように臨界電圧以下の電圧を印加し、前記チャンネルと前記制御ゲートとの間に記録電圧を印加することにより、前記ストレージノードに電荷を蓄積させて行うことを特徴とする請求項１５に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項１７】
前記第２記録媒体についての記録動作は、前記チャンネルと前記制御ゲートとの間に０Ｖを印加して前記チャンネルをターンオフさせ、前記ソースと前記ドレインとの間に異なる記録電圧を印加して前記スイッチをターンオンさせ、また前記抵抗ノードの抵抗を低くすることにより行うことを特徴とする請求項１６に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項１８】
前記第１記録媒体についての読み取り動作は、前記ソースと前記ドレインとの間に前記スイッチをターンオフさせるように臨界電圧以下の電圧を印加し、前記チャンネルと前記制御ゲートとの間に読み取り電圧を印加して、前記チャンネルの臨界電圧の変化を読み取ることにより行うことを特徴とする請求項１５に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項１９】
前記第２記録媒体についての読み取り動作は、前記チャンネルと前記制御ゲートとの間に０Ｖを印加して前記チャンネルをターンオフさせ、前記ソースと前記ドレインとの間に異なる読み取り電圧を印加して前記スイッチをターンオンさせ、前記抵抗ノードを通った電流の変化を測定することにより行うことを特徴とする請求項１８に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項２０】
前記第１記録媒体についての消去動作は、前記ソースと前記ドレインとの間に前記スイッチをターンオフさせるように臨界電圧以下の電圧を印加し、前記チャンネルと前記制御ゲートとの間に消去電圧を印加して、前記ストレージノードに保存された電荷を消去することを特徴とする請求項１５に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項２１】
前記第２記録媒体についての消去動作は、前記チャンネルと前記制御ゲートとの間に０Ｖを印加して前記チャンネルをターンオフさせ、前記ソースと前記ドレインとの間に異なる消去電圧を印加して前記スイッチをターンオンさせ、また前記抵抗ノードの抵抗を高くすることを特徴とする請求項２０に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項２２】
請求項９に記載のメモリ素子を利用した動作方法であって、該ＮＡＮＤセルアレイで動作させようとするセルを選択し、前記選択されたセル以外の該セルの該制御ゲートには前記チャンネルをターンオンさせるパス電圧を印加し、前記選択されたセルの該制御ゲートには動作電圧を印加して、前記選択されたセルのストレージノードを第１記録媒体として利用し、前記選択されたセルの前記ソースと該ドレインとの間に異なる動作電圧を印加して、前記選択されたセルの該抵抗ノードを第２記録媒体として利用することを特徴とするハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項２３】
前記抵抗ノードからなる前記第２記録媒体についての消去動作は、互いに連結された前記抵抗ノードの両端に消去電圧を印加することにより、前記ＮＡＮＤセルアレイの全体セルに対して一度に行うことを特徴とする請求項２２に記載のハイブリッドマルチビット不揮発性メモリ素子の動作方法。
【請求項２４】
第１絶縁膜上に垂直に形成され、一方向に拡張するチャンネルと、
前記チャンネルの側面及び上面を取り囲んでいる電荷保存用の第１ストレージノードと、
前記チャンネルの前記一方向の両端に連結されるソース及びドレインと、
前記ソース及びドレインと連結される可変抵抗用の第２ストレージノードと、を備えることを特徴とするフィン−ＦＥＴ構造のハイブリッドマルチビット不揮発性メモリ素子。
【請求項２５】
前記ソース及び前記第２ストレージノードと、前記ドレイン及び前記第２ストレージノードは、臨界電圧以上が印加された場合のみに電気伝導性を表すスイッチを介して連結されたことを特徴とする請求項２４に記載のフィン−ＦＥＴ構造のハイブリッドマルチビット不揮発性メモリ素子。
【請求項２６】
前記第１ストレージノードは、ポリシリコン、シリコン窒化膜、シリコンドットまたは金属ドットで形成されたことを特徴とする請求項２４に記載のフィン−ＦＥＴ構造のハイブリッドマルチビット不揮発性メモリ素子。
【請求項２７】
前記第２ストレージノードは、印加される電圧によって抵抗が変わる抵抗状態変化保存物質として、Ｎｂ２Ｏ５、ＳｒＴｉＯ３（Ｃｒドーピング）、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２及びＨｆＯの群から選択された何れか一つで形成されたことを特徴とする請求項２４に記載のフィン−ＦＥＴ構造のハイブリッドマルチビット不揮発性メモリ素子。
【請求項２８】
第１絶縁膜上に垂直に積層されて形成され、一方向に拡張し、第２絶縁膜により分離されている第１導電型不純物でドーピングされた第１チャンネル、及び第２導電型不純物でドーピングされた第２チャンネルと、
前記チャンネルの側面及び上面を取り囲んでいる電荷保存用の第１ストレージノードと、
前記第１ストレージノードを取り囲んでいる第３絶縁膜と、
前記第３絶縁膜を取り囲んでいる制御ゲートと、
前記チャンネルの前記一方向の両端に連結されるソース及びドレインと、
前記ソース及びドレインと連結される可変抵抗用の第２ストレージノードと、を備えることを特徴とするＣＭＯＳ  フィン−ＦＥＴ構造のハイブリッドマルチビット不揮発性メモリ素子。
【請求項２９】
第１方式でデータを保存できる第１ストレージノードを備えている第１メモリ部と、
前記第１メモリ部と異なる第２方式でデータを保存できる第２ストレージノードを備えている第２メモリ部とを備えるが、前記第１メモリ部及び第２メモリ部は、ソース及びドレインを共有することを特徴とするハイブリッドマルチビット不揮発性メモリ素子。
【請求項３０】
前記第１メモリ部は、前記第１ストレージノードの電荷保存如何によるチャンネルの臨界電圧の変化を利用してデータを保存し、前記第２メモリ部は、前記第２ストーリーノードの抵抗変化を利用してデータを保存することを特徴とする請求項２９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項３１】
前記第１ストレージノードは、ポリシリコンまたはシリコン窒化膜で形成されることを特徴とする請求項２９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項３２】
前記第２ストレージノードは、誘電膜、強誘電体膜、強磁性体膜、相転移膜、遷移金属酸化膜またはポリマーで形成されることを特徴とする請求項２９に記載のハイブリッドマルチビット不揮発性メモリ素子。
【請求項３３】
請求項３１に記載のメモリ素子は、ＮＡＮＤセルアレイで連結されていることを特徴とするハイブリッドマルチビット不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に、マルチビットで動作する不揮発性メモリ素子（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ；ＮＶＭ）及びその動作方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、揮発性メモリと不揮発性メモリとに大別されうる。コンピュータのような装置は、電源が入っている間のみにデータを保存し、速く処理できる揮発性メモリ、例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を使用してきた。しかし、最近、携帯電話またはデジタルカメラ市場の拡大により、従来のコンピュータで使用されるＤＲＡＭとは違って、速い処理速度を有しつつも、電源が遮断されてもそれらの内にデータを維持できる不揮発性メモリの需要が増えている。
【０００３】
このようなＮＶＭには、トランジスタの臨界電圧遷移を利用するものと、電荷移動を利用するものと、抵抗変化を利用するもの等に大別される。臨界電圧遷移を利用するものとしては、浮遊ゲートをストレージノードとして利用するフラッシュメモリと、電荷トラップをストレージノードとして利用するＳＯＮＯＳメモリとがある。電荷移動を利用するものとしては、ナノ−クリスタルまたはポリマーの強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｍｏｒｙ：ＦＲＡＭ）がある。また、抵抗変化を利用するものとしては、磁気メモリ（Ｍａｇｅｎｅｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、相転移メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）及び複合金属酸化膜メモリ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ）、ポリマーメモリなどがある。
【０００４】
しかし、このようなＮＶＭを利用する場合、工程上の限界によってメモリ容量の限界に直面している。このため、最近ではマルチビットで動作するメモリ素子に対する必要性が増大しつつある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、マルチビットで動作するハイブリッドＮＶＭを提供するところにある。
【０００６】
本発明が達成しようとする他の技術的課題は、ハイブリッドＮＶＭのマルチビット動作方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の第１態様によれば、第１導電型半導体基板に形成されたチャンネルと、前記チャンネルの両端に隣接して形成された第２導電型ソース及びドレインと、前記チャンネル上の第１絶縁膜と、前記第１絶縁膜上の電荷記録媒体用のストレージノードと、前記ストレージノード上の第２絶縁膜と、前記第２絶縁膜上の制御ゲートと、前記制御ゲート上の第３絶縁膜と、前記第３絶縁膜上を覆っている可変抵抗媒体用の抵抗ノードと、前記抵抗ノードと前記ソース、及び前記抵抗ノードと前記ドレインにそれぞれ連結されているスイッチと、を備えるハイブリッドマルチビットＮＶＭが提供される。
【０００８】
前記抵抗ノードは、印加される電圧によって抵抗が変わる抵抗状態変化保存物質としてＮｂ２Ｏ５、ＳｒＴｉＯ３（Ｃｒドーピング）、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２及びＨｆＯの群から選択された何れか一つで形成されたことが好ましい。また、前記スイッチは、臨界電圧以上が印加された場合のみに電気伝導性を表す遷移金属酸化膜で形成されることが好ましい。さらに、前記遷移金属酸化膜は、Ｖ２Ｏ５またはＴｉＯであることがさらに好ましい。
【０００９】
前記技術的課題を達成するための本発明の第２態様によれば、複数の前記本発明の第１態様によるメモリ素子がＮＡＮＤセルアレイで連結されたものであって、前記セルの前記抵抗ノードが互いに連結され、一つの前記セルの前記ソースが隣接した前記セルの前記ドレインと互いに連結されているハイブリッドマルチビットＮＶＭが提供される。
【００１０】
前記技術的課題を達成するための本発明の第３態様によれば、第１絶縁膜上に垂直に形成され、一方向に拡張するチャンネルと、前記チャンネルの側面及び上面を取り囲んでいる電荷保存用の第１ストレージノードと、前記チャンネルの前記一方向の両端に連結されるソース及びドレインと、前記ソース及びドレインと連結される可変抵抗用の第２ストレージノードと、を備えるフィン−ＦＥＴ構造のハイブリッドマルチビットＮＶＭが提供される。
【００１１】
前記技術的課題を達成するための本発明の第４態様によれば、第１絶縁膜上に垂直に積層されて形成され、一方向に拡張し、第２絶縁膜により分離されている第１導電型不純物でドーピングされた第１チャンネル、及び第２導電型不純物でドーピングされた第２チャンネルと、前記チャンネルの側面及び上面を取り囲んでいる電荷保存用の第１ストレージノードと、前記第１ストレージノードを取り囲んでいる第３絶縁膜と、前記第３絶縁膜を取り囲んでいる制御ゲートと、前記チャンネルの前記一方向の両端に連結されるソース及びドレインと、前記ソース及びドレインと連結される可変抵抗用の第２ストレージノードと、を備えるＣＭＯＳ  フィン−ＦＥＴ構造のハイブリッドマルチビットＮＶＭが提供される。
【００１２】
前記技術的課題を達成するための本発明の第５態様によれば、第１方式でデータを保存できる第１ストレージノードを備えている第１メモリ部と、前記第１メモリ部と異なる第２方式でデータを保存できる第２ストレージノードを備えている第２メモリ部とを備えるが、前記第１メモリ部及び第２メモリ部は、ソース及びドレインを共有するハイブリッドマルチビットＮＶＭが提供される。
【００１３】
前記技術的課題を達成するための本発明の第６態様によれば、前記第５態様によるメモリ素子は、ＮＡＮＤセルアレイで連結されたたハイブリッドマルチビットＮＶＭが提供される。
【００１４】
前記他の技術的課題を達成するための本発明の一態様によれば、前記本発明の第１態様によるメモリ素子を利用した動作方法として、前記チャンネルと前記制御ゲートとの間に印加される電圧を調節して前記チャンネルをターンオンさせ、前記ストレージノードを第１記録媒体として利用し、前記ソースと前記ドレインとの間に印加される電圧を調節して前記スイッチをターンオンさせて、前記抵抗ノードを第２記録媒体として利用するハイブリッドマルチビットＮＶＭの動作方法が提供される。
【００１５】
前記他の技術的課題を達成するための本発明の他の態様によれば、前記本発明の第２態様によるＮＡＮＤセルアレイ構造のメモリ素子を利用した動作方法として、前記ＮＡＮＤセルアレイで動作させようとするセルを選択し、前記選択されたセル以外の前記セルの前記制御ゲートには、前記チャンネルをターンオンさせるパス電圧を印加し、前記選択されたセルの前記制御ゲートには動作電圧を印加して、前記選択されたセルのストレージノードを第１記録媒体として利用し、前記選択されたセルの前記ソースと前記ドレインとの間に異なる動作電圧を印加して、前記選択されたセルの前記保存ノードを第２記録媒体として利用するハイブリッドマルチビットＮＶＭの動作方法が提供される。
【発明の効果】
【００１６】
本発明は、マルチビットで動作するハイブリッドＮＶＭ及びハイブリッドＮＶＭのマルチビット動作方法を提供する。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して、本発明に係る好ましい実施形態を説明することにより本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現される。ただ本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面において各構成要素は、説明を容易にするために、そのサイズが誇張されている。
【００１８】
図１では、本発明の第１実施形態に係るハイブリッドマルチビットＮＶＭ１００が説明される。ＮＶＭ１００は、記録媒体として、ストレージノード１３０及び抵抗ノード１５０の二つの相異なる形態を複合的に利用する。
【００１９】
ストレージノード１３０は、臨界電圧遷移を利用するメモリ素子、例えば、フラッシュメモリまたはＳＯＮＯＳメモリの記録媒体として利用される。ここで、ストレージノード１３０は、半導体基板１０５のチャンネル１２０と制御ゲート１４０との間で浮遊している。すなわち、チャンネル１２０とストレージノード１３０との間には第１絶縁膜１２５があり、ストレージノード１３０と制御ゲート１４０との間には第２絶縁膜１３５がある。
【００２０】
ここで、ストレージノード１３０は、ポリシリコン、シリコン窒化膜、シリコンドットまたは金属ドットから形成されることが好ましい。また、第１絶縁膜１２５は、電荷のトンネリングの容易なシリコン酸化膜から形成されることが好ましい。第２絶縁膜１３５は、シリコン酸化膜を備えて形成されることがさらに好ましい。制御ゲート１４０は、ポリシリコンを含んで形成されることが好ましく、より具体的には、ポリシリコン上に金属または金属シリサイドを含んで形成されうる。
【００２１】
また、半導体基板１０５のチャンネル１２０の両側には、ソース１１０及びドレイン１１５が隣接している。半導体基板１０５がｐ型である場合、ソース１１０及びドレイン１１５は、ｎ型でドーピングされていてもよい。
【００２２】
それにより、ドレイン１１５からチャンネル１２０を介したソース１１０への一つの回路が形成される。この時、チャンネル１２０の電気的なターンオンまたはターンオフの如何は、制御ゲート１４０を介して調節する。より詳細には、制御ゲート１４０に臨界電圧以上を印加すれば、チャンネル１２０がターンオンされ、臨界電圧以下の電圧を印加すれば、チャンネル１２０がターンオフされる。すなわち、ストレージノード１３０を介して２−ビット以上で動作する一つのメモリ素子を得る。
【００２３】
一方、抵抗ノード１５０は、制御ゲート１４０上の第３絶縁膜１４５を覆っている。第３絶縁膜１４５は、シリコン酸化膜を含むことが好ましい。また、抵抗ノード１５０は、ソース１１０及びドレイン１１５とスイッチ１５５とにより連結されている。
【００２４】
スイッチ１５５は、臨界電圧以上が印加された場合のみに電気伝導性を表す遷移金属酸化膜（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ：ＴＭＯ）で形成されることが好ましい。より具体的には、遷移金属酸化膜は、Ｖ２Ｏ５またはＴｉＯであることが好ましい。この時、スイッチ１５５は、第４絶縁膜１６０によりストレージノード１３０及び制御ゲート１４０と絶縁される。
【００２５】
スイッチ１５５は、両端に臨界電圧、例えば、ＶＯｘの場合、１．５Ｖが印加されるまでほとんど不導体に近い。したがって、大部分の電圧がスイッチ１５５の両端にかかる。スイッチ１５５にかかる電圧が臨界電圧を超えれば、スイッチ１５５は、瞬間導電体に変換されて、それを通った電流が増加し始める。したがって、スイッチ１５５は、ダイオードの役割を行う。
【００２６】
抵抗ノード１５０は、印加される電圧によって抵抗が変わる抵抗状態変化保存物質であることが好ましい。より具体的には、抵抗ノード１５０は、Ｎｂ２Ｏ５、ＳｒＴｉＯ３（Ｃｒドーピング）、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２及びＨｆＯの群から選択された何れか一つから形成されたことが好ましい。
【００２７】
一方、抵抗ノード１５０、例えば、ＮｉＯは、記録電圧以上の電圧が印加されれば、抵抗が低くなり、リセット電圧が印加されれば、再び抵抗が高くなる。但し、一度記録電圧が印加されて抵抗が低くなれば、リセット電圧に至るまでは、低抵抗が維持される。すなわち、抵抗変化が印加電圧がなくなった後にも維持される。したがって、抵抗ノード１５０は、ＮＶＭの記録媒体として利用されうる。
【００２８】
ただし、印加電圧がスイッチ１５５と抵抗ノード１５０との間で抵抗によって分配されるため、それらを通った電流は、抵抗変化によって波を形成する。それに基づいて、適切に記録電圧及び消去電圧を選択できる。
【００２９】
それにより、ドレイン１１５から始まって、スイッチ１５５、抵抗ノード１５０、スイッチ１５５を介してソース１１０に向う他の回路が形成される。抵抗ノード１５０への電流の流れは、スイッチ１５５をターンオンまたはターンオフさせることにより調節できる。すなわち、抵抗ノード１５０を介して２−ビット以上で動作する他のメモリ素子を得る。
【００３０】
したがって、ドレイン１１５からソース１１０への二つの並列回路が形成される。この時、二つの回路のうち、何れか一つの選択は、チャンネル１２０のターンオンまたはターンオフと、スイッチ１５５のターンオンまたはターンオフとにより行える。すなわち、ストレージノード１３０を介した回路により２−ビット以上のメモリ動作を得て、抵抗ノード１５０を介した回路により２−ビット以上のメモリ動作を選択的に得られるハイブリッドマルチビットＮＶＭ１００が得られる。
【００３１】
図２及び図３を参照して、第１実施形態に係るメモリ素子１００の動作方法が説明される。まず、図２に示すように、制御ゲート１４０とチャンネル１２０との間に印加される電圧を０Ｖとしてチャンネル１２０をターンオフさせる。そして、ソース１１０とドレイン１１５との間の電圧は、スイッチ１５５に臨界電圧以上を印加させることにより、ドレイン１１５から抵抗ノード１５０を介したソース１１０への回路（ａ）方向に電流が流れる。この時、チャンネル１２０は、ターンオフされているため、ドレイン１１５からチャンネル１２０を介したソース１１０への回路（ｂ）方向に電流は流れない。この場合、抵抗ノード１５０を記録媒体として利用できる。
【００３２】
この時、抵抗ノード１５０についての記録動作は、ソース１１０とドレイン１１５との間に記録電圧を印加することにより行える。それにより、スイッチ１５５がターンオンされ、抵抗ノード１５０の間に記録電圧が印加されて、抵抗ノード１５０の抵抗が低くなる。
【００３３】
また、抵抗ノード１５０についての読み取り動作は、ソース１１０とドレイン１１５との間に読み取り電圧を印加することにより行える。この時、読み取り電圧は、スイッチ１５５の臨界電圧よりは大きい。それにより、スイッチ１５５がターンオンされ、抵抗ノード１５０を通った電流を測定できる。例えば、抵抗が低い場合を記録状態、抵抗が高い場合を消去状態と読み取り得る。
【００３４】
また、抵抗ノード１５０に対する消去動作は、ソース１１０とドレイン１１５との間に消去電圧を印加して行える。この時、消去電圧は、スイッチ１５５の臨界電圧よりは大きく、抵抗ノード１５０の記録電圧よりは小さい。それにより、スイッチ１５５がターンオンされ、抵抗ノード１５０の抵抗が高くなる。
【００３５】
図３に示すように、制御ゲート１４０とチャンネル１２０との間に臨界電圧以上の電圧を印加してチャンネル１２０をターンオンさせる。そして、ソース１１０とドレイン１１５との間の電圧は、スイッチ１５５に臨界電圧以下の電圧を印加させることによりスイッチ１５５をターンオフさせる。それにより、抵抗ノード１５０を通った電流の流れはなくなる。この場合、ストレージノード１３０を記録媒体として利用できる。
【００３６】
ストレージノード１３０についての記録動作は、チャンネル１２０と制御ゲート１４０との間に異なる記録電圧を印加することにより行える。それにより、電荷がチャンネル１２０から第１絶縁膜１２５を介したチャンネリングまたはホットキャリア注入によりストレージノード１３０に保存される。ストレージノード１３０に電荷、特に、電子が蓄積されれば、ｐ型チャンネル１２０の臨界電圧が高くなる。
【００３７】
したがって、ストレージノード１３０についての読み取り動作は、チャンネル１２０の臨界電圧の変化を読み取ることにより行える。より詳細には、チャンネル１２０と制御ゲート１４０との間に読み取り電圧、すなわち、記録電圧と高くなった臨界電圧との間の電圧を印加する。ストレージノード１３０に電荷が保存された場合には、チャンネル１２０がターンオンされず、電荷がない場合には、チャンネル１２０がターンオンされる。
【００３８】
また、ストレージノード１３０についての消去動作は、チャンネル１２０と制御ゲート１４０との間に消去電圧を印加して行える。例えば、制御ゲート１４０に負電圧を印加することによりストレージノード１３０の電子を消去できる。
【００３９】
本発明に係るＮＶＭ１００は、ストレージノード１３０を介した電荷保存の如何による臨界電圧変化を利用する２ビットメモリと、抵抗ノード１５０の抵抗変化を介した２ビットメモリとのハイブリッド結合であってマルチビット動作を行える。したがって、本発明に係るハイブリッドマルチビットＮＶＭ１００を利用すれば、従来の集積技術の限界によるメモリ容量の増大の難しさを克服できる。
【００４０】
図４では、本発明の第２実施形態に係るハイブリッドＮＶＭ３００が説明される。図４に示すように、半導体基板上に複数の単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈが一軸にＮＡＮＤセルアレイ構造に連結されている。
【００４１】
単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈは、第１実施形態に係る単位セル（図１の１００）と同じ構造である。したがって、単位セルの構造は、図１及びその説明を参照できる。また、ここでは、８個の単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈが図示されているが、該当技術分野の当業者によってＮＡＮＤセルアレイ３００構造によって、その数は容易に変更されうる。
【００４２】
単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈの抵抗ノードが互いに連結されており、一つの単位セル（例えば、１００ｃ）のソースが隣接した単位セル（例えば、１００ｂ）のドレインと互いに連結されている。したがって、単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ、１００ｈのチャンネルを何れもターンオンさせれば、最右側の単位セル１００ｈのドレインから最左側の単位セル１００ａのソースへの導電回路が形成される。
【００４３】
特定単位セル、例えば、第５単位セル１００ｅのストレージノードについて記録または読み取り動作をしようとする時には、その他の単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｆ、１００ｇ、１００ｈのチャンネルを何れもターンオンさせるように、制御ゲートに臨界電圧以上のパス電圧を印加する。そして、選択された単位セル１００ｅの制御ゲートには、動作電圧、すなわち、記録電圧または読み取り電圧を印加する。それにより、選択された単位セル１００ｅのストレージノードについて記録または読み取り動作を行う。
【００４４】
一方、選択された単位セル１００ｅの抵抗ノードについて記録または読み取り動作をしようとする時にも、その他の単位セル１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｆ、１００ｇ、１００ｈのチャンネルを何れもターンオンさせるように、制御ゲートに臨界電圧以上のパス電圧を印加する。そして、選択された単位セル１００ｅの制御ゲートには、０Ｖを印加してチャンネルをターンオフさせる。また、選択された単位セル１００ｅのソースとドレインとの間には、スイッチをターンオンさせ、抵抗ノードを動作させうる電圧を印加する。それにより、選択された単位セル１００ｅの抵抗ノードについても記録または読み取り動作を行う。
【００４５】
ＮＡＮＤセルアレイ３００についての消去動作は、通常的なフラッシュメモリ素子と同様に一時に行える。特に、ＮＡＮＤセルアレイ３００の抵抗ノードについては、両端ｃ、ｄに全体消去電圧を印加することにより一度に消去動作を行える。この時、印加される消去電圧は、各単位セルに分配される電圧降下を考慮して選択する。
【００４６】
したがって、本発明に係るＮＶＭのＮＡＮＤセルアレイ３００を利用すれば、ハイブリッドマルチビット動作により従来の集積度の限界を逸脱して、メモリの容量を増やす。
【００４７】
図５は、本発明の第３実施形態に係るフィン−ＦＥＴ構造のハイブリッドＮＶＭ５００を示す斜視図である。
【００４８】
図５に示すように、フィン−ＦＥＴ構造を形成するように半導体基板５０２上の第１絶縁膜５０５上にチャンネル（制御ゲートの内部に形成される）が垂直に形成されており、前記チャンネルの側面及び上面を取り囲む形態に制御ゲート５４０が形成されている。前記チャンネルと制御ゲートとの間には、電荷保存用の第１ストレージノード５３０が備えられており、第１ストレージノードは、トンネリング膜である第２絶縁膜５２５により前記チャンネルと絶縁されており、第３絶縁膜５３５により制御ゲート５４０と絶縁されている。前記チャンネルは、ソース５１０及びドレイン５１５と連結されており、ソース５１０及びドレイン５１５は、それぞれスイッチ５５５を介して可変抵抗用の第２ストレージノード５５０と連結されている。
【００４９】
第１ストレージノード５３０は、ポリシリコン、シリコン窒化膜、シリコンドットまたは金属ドットから形成されることが好ましい。また、第２ストレージノード５５０は、印加される電圧によって抵抗が変わる抵抗状態変化保存物質として、Ｎｂ２Ｏ５、ＳｒＴｉＯ３（Ｃｒドーピング）、ＺｒＯｘ、ＧＳＴ（ＧｅＳｂｘＴｅｙ）、ＮｉＯ、ＴｉＯ２及びＨｆＯの群から選択された何れか一つで形成されることが好ましい。
【００５０】
フィン−ＦＥＴセル５００は、フィン−ＦＥＴ構造以外には第１実施形態に係る単位セル（図１の１００）と類似している。したがって、フィン−ＦＥＴセル５００の動作方法は、第１実施形態に係る単位セル（図１の１００）の動作方法についての説明部分を参照して当業者が容易に理解できる。
【００５１】
図６は、本発明の第４実施形態に係るハイブリッドＮＶＭのフィン−ＦＥＴセル６００を示す斜視図である。
【００５２】
図６に示すように、ＣＭＯＳフィン−ＦＥＴセル６００は、ＣＭＯＳ構造のチャンネル（制御ゲートの内部に形成される）と、ソース及びドレインのドーピング部分を除いては、フィン−ＦＥＴセル（図５の５００）と類似している。チャンネルは、ＣＭＯＳ構造を形成するように、ｎ型不純物でドーピングされた第１チャンネルとｐ型不純物でドーピングされた第２チャンネルとに分離されている。例えば、下部にｎ型不純物でドーピングされた第１チャンネル、そして、上部にｐ型不純物でドーピングされた第２チャンネルが形成される。それにより、第１チャンネルと連結されるソース６１０ｂ及びドレイン（図示せず）は、ｐ型不純物でドーピングされ、第２チャンネルと連結されるソース６１０ａ及びドレイン６１５ａは、ｎ型不純物でドーピングされることが好ましい。
【００５３】
半導体基板６０２上の第１絶縁膜６０５上のチャンネルと制御ゲート６４０との間に、電荷保存用の第１ストレージノード６３０が備えられる。第１ストレージノード６３０は、第２絶縁膜６２５を介してチャンネルと絶縁され、第３絶縁膜６３５を介して制御ゲート６４０と絶縁される。この時、第２チャンネルと連結されるソース６１０ａ及びドレイン６１５ａは、それぞれスイッチ６５５を介して可変抵抗用の第２ストレージノード６５０と連結されている。また、別途の金属コンタクト（図示せず）を介して前記第１チャンネルと連結されるソース６１０ｂ及びドレインも前記スイッチ６５５に連結されることがさらに好ましい。すなわち、前記一つのスイッチ６５５は、前記ソース６１０ａ、６１０ｂに並列で連結することが好ましい。同様に、他のスイッチ６５５は、前記ドレインに並列で連結されることが好ましい。
【００５４】
ＣＭＯＳ  フィン−ＦＥＴセル６００は、フィン−ＦＥＴ構造以外には第１実施形態に係る単位セル（図１の１００）と類似している。したがって、ＣＭＯＳフィン−ＦＥＴセル６００の動作方法は、第１実施形態に係る単位セル（図１の１００）の動作方法についての説明部分を参照して、当業者が容易に理解できる。
【００５５】
図７は、本発明の実施形態に係るハイブリッドＮＶＭのＮＡＮＤセル回路を示す回路図である。図７に示すように、本発明に係るハイブリッドＮＶＭは、単純に特定２種類素子、例えば、フラッシュメモリと抵抗メモリとの組み合わせのみに限定されない。
【００５６】
ハイブリッドＮＶＭの単位セルは、第１メモリ部Ａ及び第２メモリ部Ｂを同時に備える。第１メモリ部Ａは、電荷保存用の第１ストレージノードを備えており、第１ストレージノードの電荷保存の如何によるチャンネルの臨界電圧変化を利用してデータを保存することが好ましい。このような第１ストレージノードは、ポリシリコン、またはシリコン窒化膜で形成されることが好ましい。すなわち、第１メモリ部Ａは、フラッシュメモリまたはＳＯＮＯＳメモリのような動作を行う。
【００５７】
第２メモリ部Ｂは、第１ストレージノードとは異なる方式でデータを保存する第２ストレージノードを備えている。第２メモリ部Ｂは、第２ストレージノードの抵抗変化を利用してデータを保存することが好ましい。例えば、第２ストレージノードは、誘電膜、強誘電体膜、強磁性体膜、相転移膜、遷移金属酸化膜またはポリマーで形成されることが好ましい。
【００５８】
ＮＡＮＤセルアレイの動作方法は、単位セル構造のメモリ素子（図１の１００）及びＮＡＮＤセルアレイ構造のメモリ素子（図４の３００）の動作方法についての説明を参照して、当業者が容易に理解できるであろう。
【００５９】
発明の特定実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施する等、多様な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６０】
本発明は、半導体メモリに関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係るハイブリッドＮＶＭを示す断面図である。
【図２】本発明の第１実施形態に係るハイブリッドＮＶＭの動作方法を説明する断面図である。
【図３】本発明の第１実施形態に係るハイブリッドＮＶＭの動作方法を説明する断面図である。
【図４】本発明の第２実施形態に係るハイブリッドＮＶＭを示す断面図である。
【図５】本発明の第３実施形態に係るフィン−ＦＥＴ構造のハイブリッドＮＶＭを示す斜視図である。
【図６】本発明の第４実施形態に係るＣＭＯＳフィン−ＦＥＴ構造のハイブリッドＮＶＭを示す斜視図である。
【図７】本発明の実施形態に係るハイブリッドＮＶＭのＮＡＮＤセル回路を示す回路図である。
【符号の説明】
【００６２】
１００    ＮＶＭ、
１０５    半導体基板、
１１０    ソース、
１１５    ドレイン、
１２０    チャンネル、
１２５    第１絶縁膜、
１３０    ストレージノード、
１３５    第２絶縁膜、
１４０    制御ゲート、
１４５    第３絶縁膜、
１５０    抵抗ノード、
１５５    スイッチ、
１６０    第４絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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