(57)【要約】【課題】一列配置されるビット線コンタクトＣＢの形成予定領域におけるボイドの発生を回避する。【解決手段】半導体チップ１００上に搭載され、ビット線ＢＬと、ビット線に直交するソース線ＳＬ及びワード線ＷＬを備える半導体記憶装置において、ビット線方向に配列されたワード線の両端部に隣接して、ワード線に平行に配列されるビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳと、ビット線とワード線の交差部に配置されるメモリセルトランジスタＭＴ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタＳＴと、ビット線側選択ゲート線間においてワード線方向に配置されるビット線コンタクトＣＢと、ソース線側選択ゲート線間においてワード線方向に配置されるソース線コンタクトＣＳとを備え、ビット線側選択ゲート線間の間隔Ｌ１が、ソース線側選択ゲート線間の間隔Ｌ２よりも大きい半導体記憶装置。【選択図】図１
2006049728.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ及び前記ビット線と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に配置されるソース線コンタクト
とを備え、前記一対のビット線側選択ゲート線の間の間隔が、前記一対のソース線側選択ゲート線の間の間隔よりも大きいことを特徴とする半導体記憶装置。
【請求項２】
複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線の間に配置されるビット線コンタクトと、
前記一対のワード線に隣接する別の一対のワード線との間に配置されるソース線コンタクトと、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ
とを備え、前記一対のワード線の間の間隔が、前記一対のワード線と前記一対のワード線に隣接する前記別の一対のワード線との間の間隔よりも大きいことを特徴とする半導体記憶装置。
【請求項３】
複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線の間に配置されるビット線コンタクトと、
前記一対のワード線に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ及び前記ビット線と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のソース線側選択ゲート線の間に配置されるソース線コンタクト
とを備え、前記一対のワード線の間の間隔が、前記一対のソース線側選択ゲート線の間の間隔よりも大きいことを特徴とする半導体記憶装置。
【請求項４】
複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、
前記複数のワード線群の内の一対のワード線の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、
前記一対のワード線に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、
前記ビット線と前記ワード線の交差部に配置されるメモリセルトランジスタ及び前記ビット線と前記選択ゲート線の交差部に配置される選択ゲートトランジスタと、
前記一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、
前記一対のソース線側選択ゲート線の間に配置されるソース線コンタクト
とを備え、前記一対のビット線側選択ゲート線の間の間隔が、前記一対のソース線側選択ゲート線の間の間隔よりも大きいことを特徴とする半導体記憶装置。
【請求項５】
メモリセルトランジスタ及び選択ゲートトランジスタにおいて、ゲート絶縁膜上に、フローティングゲート，ゲート間絶縁膜及びコントロールゲートからなる積層構造を形成する工程と、
複数のビット線と、該複数のビット線に直交する複数のワード線群と該ワード線群のそれぞれに隣接して配置された該ワード線群に平行なソース線と、前記複数のワード線群の内の一対のワード線群の間に形成され、前記ワード線群に平行に配列される一対のビット線側選択ゲート線と、前記一対のワード線群に隣接するワード線群との間に形成され、前記ワード線群に平行に配列される一対のソース線側選択ゲート線と、前記一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、前記一対のソース線側選択ゲート線の間に配置されるソース線コンタクトとを備え、スペーサ膜及び側壁膜を前記積層構造の平坦部分及び側壁部分に形成後、ビット線コンタクト，ソース線コンタクトの形成予定領域の前記スペーサ膜及び前記側壁膜を除去すると共に、前記一対のビット線側選択ゲート線間の間隔を、前記一対のソース線側選択ゲート線間の間隔よりも大きく形成する工程
とを備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特にソース線コンタクトＣＳ、及びビット線コンタクトＣＢの配置に特徴を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは半導体基板上に絶縁膜を介して電荷蓄積を目的とするフローティングゲート電極層若しくはフローティングゲート電極膜とコントロールゲート電極が積層形成されたスタックゲート構造を有している。複数個のメモリセルトランジスタを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリセルトランジスタの制御ゲートは、同一の制御ゲート線に接続される。
【０００４】
個々のＮＡＮＤセルユニットに電流を流すために、ビット線及びソース線を接続するためのコンタクトがＮＡＮＤセルユニット両端に形成される。コンタクト占有面積の削減のために、1つのコンタクトを隣接する２つのＮＡＮＤセルユニットで共有するような配置が通常用いられる。従って、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに対してＮＡＮＤセルユニットは折り返した配置となる。ビット線コンタクトＣＢ及びソース線コンタクトＣＳは隣接するＮＡＮＤセルユニットの選択ゲートトランジスタ間に形成される。
【０００５】
ＮＡＮＤセルユニットは列方向に等間隔に配置されている。即ち、セルアレイ内のコンタクト形成予定領域幅は全て等しい。このとき、層間絶縁膜埋め込み前の段差アスペクト比が大きいために、コンタクト形成予定領域に選択ゲート線に平行なボイドが形成されている。ここにビット線コンタクトＣＢを形成した場合、コンタクトプラグの材料の回り込みによってビット線ＢＬ間ショートが発生する可能性が高い。
【０００６】
特許文献１においては、ソース線をローカル相互接続方法を適用して形成するフラッシュメモリにおいて、接触面積の狭いソースコンタクトが接触されたか否かをフラッシュセルの過消去セル（オーバー・イレイズ・セル）特性を用いてモニタリングする方法について開示されている（特許文献１）。
【０００７】
特許文献２においては、ビット線コンタクトの引き出し電極を用いることで、ビット線コンタクトの歩留まりが向上し、かつ面積が縮小でき、又工程数が減少することによりコストの低減化が可能なＮＡＮＤ型ＥＥＰＲＯＭの構成が開示されている（特許文献２，第４図参照）。
【０００８】
配線間の寄生容量を減じるためのボイドを層間絶縁膜に形成した多層配線構造のフラッシュメモリ型半導体装置においては、コンタクトがワード線の間に形成されたボイドを通過すると、コンタクト間のボイドに入り込んだ金属を通して、隣接するビット線を短絡させてしまうという欠点がある。そこで、ボイド対策のために、コンタクトの内壁に窒化膜等の側壁絶縁膜を形成することにより、ボイドと交差するようにして、層間絶縁膜に拡散層とビット線間のコンタクトを形成することを可能とし、ビット線間のコンタクトを通じての短絡を無くすと共に、ワード線間の寄生容量を減じる事ができる半導体装置の構成も開示されている（特許文献３）。
【０００９】
層間絶縁膜の埋め込み性に要求される必要条件は、コンタクト形成予定領域にボイド乃至シームを発生させないことである。仮にこれらが存在した場合、コンタクトプラグの堆積を例えば、ＣＶＤのようなステップカバレッジの良好な製膜方法で行うと、ボイド乃至シーム内部にコンタクトプラグの構成材料が入り込んでビット線ＢＬ間ショート不良を引き起こす可能性がある。実際、リフロー性の良好なＢＰＳＧ膜も堆積直後はボイドやシームが発生していることが多い。そこで、その後のリフロー工程でそれらを埋め込むことにより、ボイドフリーな埋め込みを実現しているのが現状である。しかしながら、近年ボイドフリーな埋め込みを実現することは、以下の要因のためにますます困難となってきている。
【００１０】
第１に、選択ゲートトランジスタ間スペースはスケーリングと共に狭くなるのに対して、ゲート電極の高さはそれほどスケリーングされないことによる。そのために、層間絶縁膜埋め込み前の段差アスペクト比は世代と共に厳しくなり、ボイドが発生し易くなる。
【００１１】
第２に、拡散層形成後の低熱工程化への要求がある。ゲート長がスケーリングされるとショートチャネル効果が顕著になる。そのため低熱工程化によりドーパント不純物の拡散を抑制する必要がある。加えて、制御ゲート線シート抵抗を下げるために、近年サリサイド膜が用いられる傾向がある。サリサイド膜形成後の約７００℃以上の熱工程は高抵抗化を引き起こすため、層間絶縁膜のリフロー特性を使うことが出来ず、発生したボイドが残存してしまう。
【００１２】
以上より、コンタクト形成予定領域におけるボイド乃至シームの発生を回避することは、今後の微細化に向けて非常に重要な課題である。
【００１３】
以上の説明ではＭＯＳ型半導体記憶装置の例として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを取り上げて説明したが、ビット線コンタクトＣＢが一列に並んで配置される回路構成を有するＡＮＤ型、ＮＯＲ型、或いは２トランジスタ／セル方式型、３トランジスタ／セル型等による他の動作方式のメモリについても、コンタクト形成予定領域におけるボイド乃至シームの発生を回避することは、今後の微細化に向けて非常に重要な課題である点は同様である。
【特許文献１】特開２００１−１９６４８２号公報
【特許文献２】特開平０３−２８３６６２号公報
【特許文献３】特開２００２−１１００７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、ビット線コンタクトが一列に並んで配置される回路構成を有するメモリにおいて、コンタクト形成予定領域におけるボイド乃至シームの発生を回避し、微細化の容易な半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の実施の形態における第１の特徴は、（イ）複数のビット線と、複数のビット線に直交する複数のワード線群とワード線群のそれぞれに隣接して配置されたワード線群に平行なソース線と、（ロ）複数のワード線群の内の一対のワード線群の間に形成され、ワード線群に平行に配列される一対のビット線側選択ゲート線と、（ハ）一対のワード線群に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線と、（ニ）ビット線とワード線の交差部に配置されるメモリセルトランジスタ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタと、（ホ）一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、（へ）一対のソース線側選択ゲート線の間に配置されるソース線コンタクトとを備え、（ト）一対のビット線側選択ゲート線の間の間隔が、一対のソース線側選択ゲート線の間の間隔よりも大きい半導体記憶装置であることを要旨とする。
【００１６】
本発明の実施の形態における第２の特徴は、（イ）複数のビット線と、複数のビット線に直交する複数のワード線群とワード線群のそれぞれに隣接して配置されたワード線群に平行なソース線と、（ロ）複数のワード線群の内の一対のワード線の間に配置されるビット線コンタクトと、（ハ）一対のワード線に隣接する別の一対のワード線との間に配置されるソース線コンタクトと、（ニ）ビット線とワード線の交差部に配置されるメモリセルトランジスタとを備え、（ホ）一対のワード線の間の間隔が、一対のワード線と一対のワード線に隣接する別の一対のワード線との間の間隔よりも大きい半導体記憶装置であることを要旨とする。
【００１７】
本発明の実施の形態における第３の特徴は、（イ）複数のビット線と、複数のビット線に直交する複数のワード線群とワード線群のそれぞれに隣接して配置されたワード線群に平行なソース線と、（ロ）複数のワード線群の内の一対のワード線の間に配置されるビット線コンタクトと、（ハ）一対のワード線に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線と、（ニ）ビット線とワード線の交差部に配置されるメモリセルトランジスタ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタと、（ホ）一対のソース線側選択ゲート線の間に配置されるソース線コンタクトとを備え、（へ）一対のワード線の間の間隔が、一対のソース線側選択ゲート線の間の間隔よりも大きい導体記憶装置であることを要旨とする。
【００１８】
本発明の実施の形態における第４の特徴は、（イ）複数のビット線と、複数のビット線に直交する複数のワード線群とワード線群のそれぞれに隣接して配置されたワード線群に平行なソース線と、（ロ）複数のワード線群の内の一対のワード線の間に形成され、ワード線群に平行に配列される一対のビット線側選択ゲート線と、（ハ）一対のワード線に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線と、（ニ）ビット線とワード線の交差部に配置されるメモリセルトランジスタ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタと、（ホ）一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、（へ）一対のソース線側選択ゲート線の間に配置されるソース線コンタクトとを備え、（ト）一対のビット線側選択ゲート線の間の間隔が、一対のソース線側選択ゲート線の間の間隔よりも大きい半導体記憶装置であることを要旨とする。
【００１９】
本発明の実施の形態における第５の特徴は、（イ）メモリセルトランジスタ及び選択ゲートトランジスタにおいて、ゲート絶縁膜上に、フローティングゲート，ゲート間絶縁膜及びコントロールゲートからなる積層構造を形成する工程と、（ロ）複数のビット線と、複数のビット線に直交する複数のワード線群とワード線群のそれぞれに隣接して配置されたワード線群に平行なソース線と、複数のワード線群の内の一対のワード線群の間に形成され、ワード線群に平行に配列される一対のビット線側選択ゲート線と、一対のワード線群に隣接するワード線群との間に形成され、ワード線群に平行に配列される一対のソース線側選択ゲート線と、一対のビット線側選択ゲート線の間に配置されるビット線コンタクトと、一対のソース線側選択ゲート線の間に配置されるソース線コンタクトとを備え、スペーサ膜及び側壁膜を積層構造の平坦部分及び側壁部分に形成後、ビット線コンタクト，ソース線コンタクトの形成予定領域のスペーサ膜及び側壁膜を除去すると共に、一対のビット線側選択ゲート線間の間隔を、一対のソース線側選択ゲート線間の間隔よりも大きく形成する工程とを備える半導体記憶装置の製造方法であることを要旨とする。
【発明の効果】
【００２０】
本発明によれば、ビット線コンタクトが一列に並んで配置される回路構成を有するメモリにおいて、コンタクト形成予定領域におけるボイド乃至シームの発生を回避し、微細化の容易な半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
不揮発性メモリのビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くする。換言すれば、ビット線コンタクトＣＢの両側に隣接する選択ゲートトランジスタの間の間隔を、ソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタの間の間隔より広げる。
【００２２】
次に、図面を参照して、本発明の第１乃至第１０の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２３】
また、以下に示す第１乃至第１０の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２４】
（第１の実施の形態）
（ＮＡＮＤ型）
本発明の第１の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図１に示し、図１のＩ−Ｉ線に沿う模式的素子断面構造を図２、ＩＩ−ＩＩ線に沿う模式的素子断面構造図を図３に示す。又、本発明の第１の実施の形態に係る半導体記憶装置の回路構成を図４に示し、図４に対応する平面パターン構成を図５に示す。
【００２５】
図１に示す平面パターンを参照して、ＮＡＮＤ構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に図３４に示す。
【００２６】
本発明の第１の実施の形態に係る半導体記憶装置は、図１或いは図３４に示すように、半導体チップ１００上に搭載され、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線群ＷＬＧi，ＷＬＧi+1の内側に隣接して、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線群ＷＬＧi，ＷＬＧi+1の外側に隣接して配置され、更に一対のワード線群ＷＬＧi，ＷＬＧi+1に隣接するワード線群との間に一対配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、ビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・とワード線ＷＬ1,ＷＬ2,・・・ＷＬn-1,ＷＬnの交差部に配置されるメモリセルトランジスタＭＴ及びビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と選択ゲート線ＳＧＤ，ＳＧＳの交差部に配置される選択ゲートトランジスタＳＴと、一対のビット線側選択ゲート線ＳＧＤの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のソース線側選択ゲート線ＳＧＳの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるソース線コンタクト（ＣＳ）１２とを備え、一対のビット線側選択ゲート線ＳＧＤ間の中心線を第１の鏡映対称線ＭＬ１、一対のソース線側選択ゲート線ＳＧＳ間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のビット線側選択ゲート線ＳＧＤの間の間隔Ｌ１が、一対のソース線側選択ゲート線ＳＧＳの間の間隔Ｌ２よりも大きい構成を有する。
【００２７】
本発明の第１の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、図２及び図３に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層（図示省略）を介して複数個のメモリセルがビット線方向に直列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が配置され、更にこれらの選択ゲートトランジスタを介して、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２に接続されている。結果として、１つのメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。尚、図３は素子分離領域（ＳＴＩ）３２における素子断面構造に相当する。
【００２８】
ＮＡＮＤセルユニット２４は、図４及び図５に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００２９】
図４及び図５に示すＮＡＮＤセルユニット２４が図１に示すＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅Ｌ１，Ｌ２を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅Ｌ１はビット線コンタクト１１用であり、この幅Ｌ１は、図２及び図３に示す層間絶縁膜２７のボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅Ｌ２はソース線コンタクト１２用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。図１及び図４に示すように、ソース線ＳＬは行方向に並ぶＮＡＮＤセルユニット２４で共有するため、図１及び図３に示されているように、ボイド５０が発生してソース線コンタクト（ＣＳ）１２間がショートしていても構わないからである。
【００３０】
このように、ビット線コンタクト形成予定領域幅Ｌ１を広く形成し、
ソース線コンタクト形成予定領域幅Ｌ２を狭く形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＤ間の間隔を、ソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタ間の選択ゲート線ＳＧＳの間隔より広げることに相当する。
【００３１】
（比較例）
本発明の比較例に係る不揮発性半導体記憶装置の模式的平面パターン構成を図４１に示し、図４１のＩ−Ｉ線に沿う模式的素子断面構造を図４２、ＩＩ−ＩＩ線に沿う模式的素子断面構造図を図４３に示す。又、回路構成は図４と同様である。
【００３２】
本発明の比較例に係る半導体記憶装置の模式的平面パターン構成は、図４１に示すように、半導体チップ１００上に搭載され、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線群ＷＬＧi，ＷＬＧi+1の内側に隣接して、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線群ＷＬＧi，ＷＬＧi+1の外側に隣接して配置され、更に一対のワード線群ＷＬＧi，ＷＬＧi+1に隣接するワード線群との間に一対配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、ビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・とワード線ＷＬ1,ＷＬ2,・・・ＷＬn-1,ＷＬnの交差部に配置されるメモリセルトランジスタＭＴ及びビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と選択ゲート線ＳＧＤ，ＳＧＳの交差部に配置される選択ゲートトランジスタＳＴと、一対のビット線側選択ゲート線ＳＧＤの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のソース線側選択ゲート線ＳＧＳの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるソース線コンタクト（ＣＳ）１２とを備え、一対のビット線側選択ゲート線ＳＧＤ間の中心線を第１の鏡映対称線ＭＬ１、一対のソース線側選択ゲート線ＳＧＳ間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のビット線側選択ゲート線ＳＧＤの間の間隔Ｌ１が、一対のソース線側選択ゲート線ＳＧＳの間の間隔Ｌ２と等しい構成を有する。
【００３３】
ＮＡＮＤセルユニット２４は列方向に等間隔に配置され、セルアレイ内のコンタクト形成予定領域幅Ｌ１，Ｌ２は全て等しい間隔で配置されている。このとき、図４２及び図４３に示すように、層間絶縁膜２７埋め込み前の段差アスペクト比が大きいために、コンタクト形成予定領域に選択ゲート線に平行なボイド５０が形成されている。ここにビット線コンタクト（ＣＢ）１１を形成した場合、コンタクトプラグの材料の回り込みによってビット線ＢＬ間ショートが発生する可能性が高い。尚、図４３は素子分離領域（ＳＴＩ）３２における素子断面に相当する。
【００３４】
層間絶縁膜２７の埋め込み性に要求される必要条件は、コンタクト形成予定領域にボイド乃至シームを発生させないことである。仮にこれらが存在した場合、コンタクトプラグ９（図９）の堆積を例えば、ＣＶＤのようなステップカバレッジの良好な製膜方法で行うと、ボイド乃至シーム内部にコンタクトプラグ９（図９）の構成材料が入り込んでビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・間ショート不良を引き起こす可能性がある。実際、リフロー性の良好なＢＰＳＧ膜も堆積直後は、図１３において説明するように、ボイドやシームが発生していることが多い。そこで、その後のリフロー工程でそれらを埋め込むことにより、ボイドフリーな埋め込みを実現している。しかし、ゲート電極へのサリサイド膜の使用により、リフローを行うことができず、発生したボイドが残存してしまう場合が生じている。
【００３５】
（製造方法）
図６乃至図１１を用いて、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３６】
（ａ）図６に示すように、まずメモリセルトランジスタ及び選択ゲートトランジスタにおいて、スタックゲート構造をリソグラフィ及びドライエッチング加工によって形成し、更にイオン注入によって、拡散層１８を形成する。
【００３７】
メモリセルトランジスタのスタックゲート構造は、ウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０上に、フローティングゲート８，ゲート間絶縁膜７及びコントロールゲート２からなる積層構造を有する。選択ゲートトランジスタにおけるスタックゲート構造は、ウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０上に、フローティングゲート８，ゲート間絶縁膜７及びコントロールゲート２からなる積層構造を有し、更にゲート間絶縁膜７に対してパターニングにより形成されたポリシリコンコンタクト１７を介してフローティングゲート８とコントロールゲート２間を電気的に短絡して、選択ゲート電極１５を形成した構造を有する。
【００３８】
（ｂ）次に、図７に示すように、単数若しくは複数の絶縁膜を使用して、スペーサ膜３及び側壁膜４を形成後、リソグラフィ及びエッチング工程によって、ビット線コンタクトＣＢ，ソース線コンタクトＣＳ等の形成予定領域のスペーサ膜３及び側壁膜４を除去する。
【００３９】
（ｃ）次に、図８に示すように、イオン注入工程によって拡散層１６を形成後、バリア膜として絶縁膜６を全面に堆積する。拡散層１６は、拡散層１８よりも更に高不純物密度を備え、拡散層１８に対するコンタクト用として形成する。
【００４０】
（ｄ）次に、図９に示すように、配線層（図示省略）とスタックゲート構造のコントロールゲート２を絶縁するために厚い層間絶縁膜２７を堆積する。この層間絶縁膜２７としては、例えば酸化膜にホウ素（Ｂ）やリン（Ｐ）をドープしたＢＰＳＧ膜のような、「リフロー性」のある絶縁膜が使用される。ここで「リフロー性」とはアニールによって流動化させることにより膜の埋め込み形状を改善させることを意味する。
【００４１】
（ｅ）次に、図１０に示すように、化学的機械的研磨技術（ＣＭＰ）を用いて層間絶縁膜２７を平坦化後、マスク絶縁膜２８を全面に堆積する。（ｆ）次に、図１１に示すように、リソグラフィ及びドライエッチング加工によって、ビット線コンタクトＣＢ，ソース線コンタクトＣＳ等の形成予定領域に対してコンタクトホールを開口し、更に開口されたコンタクトホール内に、単数若しくは複数の導体膜９０，９１等を埋め込むことにより、コンタクトプラグ９を形成する。
【００４２】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置の製造方法によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで、ＮＡＮＤセルユニット２４を配置することによって、層間絶縁膜２７中のソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【００４３】
（製造方法の変形例）
本発明の第１の実施の形態に係る半導体記憶装置の製造工程においては、高不純物密度の拡散層１６を形成後、コンタクトプラグ９を形成しているが、より簡単な工程としては、図１２に示すように、図６に示す工程後、絶縁膜１０を全面に堆積し、リソグラフィとパターニングによって、コンタクトプラグ９（図１１）と同様の導体膜によって、ビット線コンタクト（ＣＢ）１１を形成しても良い。
【００４４】
本発明の第１の実施の形態に係る半導体記憶装置の製造方法の変形例によれば、図１２に示すように、選択ゲート線ＳＧＤ間の間隔Ｌ１を十分に広く取ることによって、ビット線コンタクトＣＢをボイドフリーに形成する非セルフアライン工程によるコンタクトの形成方法を提供することができる。
【００４５】
（ボイド構造）
本発明の第１の実施の形態に係る半導体記憶装置において形成されるボイド構造は、図１３に示すように、例えば選択ゲート電極１５と拡散層１８に対して絶縁膜１０及びサリサイド膜４６を形成後、リフロー性のある多層絶縁膜１１０を形成した場合に発生することがある。選択ゲート電極１５間の間隔が狭くアスペクト比が高い場合には、リフロー性の良好な多層絶縁膜１１０を順次堆積する過程で、ボイド５０が形成される。ボイドを積極的に利用できるのは、ソース線コンタクトＣＳが共通に接触するソース線ＳＬであって、ビット線コンタクトＣＢにおいてはビット線間のショートの原因になることは前述の通りである。
【００４６】
本発明の第１の実施の形態に係る半導体記憶装置の構成によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【００４７】
（第２の実施の形態）
（ＮＡＮＤ型）
本発明の第２の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図１４に示し、図１４のＩ−Ｉ線に沿う模式的素子断面構造を図１５、ＩＩ−ＩＩ線に沿う模式的素子断面構造図を図１６に示す。又、本発明の第２の実施の形態に係る半導体記憶装置の回路構成及びその平面パターン構成は、図４及び図５と同様である。
【００４８】
本発明の第２の実施の形態に係る半導体記憶装置は、図１４或いは図３４に示すように、半導体チップ１００上に搭載され、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線群ＷＬＧi，ＷＬＧi+1の内側に隣接して、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線群ＷＬＧi，ＷＬＧi+1の外側に隣接して配置され、更に一対のワード線群ＷＬＧi，ＷＬＧi+1に隣接するワード線群との間に一対配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、ビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・とワード線ＷＬ1,ＷＬ2,・・・ＷＬn-1,ＷＬnの交差部に配置されるメモリセルトランジスタＭＴ及びビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と選択ゲート線ＳＧＤ，ＳＧＳの交差部に配置される選択ゲートトランジスタＳＴと、一対のビット線側選択ゲート線ＳＧＤの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のソース線側選択ゲート線ＳＧＳの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるセルフアライン形成のソース線コンタクト（ＣＳ）１３とを備え、一対のビット線側選択ゲート線ＳＧＤ間の中心線を第１の鏡映対称線ＭＬ１、一対のソース線側選択ゲート線ＳＧＳ間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のビット線側選択ゲート線ＳＧＤの間の間隔Ｌ１が、一対のソース線側選択ゲート線ＳＧＳの間の間隔Ｌ２よりも大きい構成を有する。
【００４９】
本発明の第２の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、第１の実施の形態と同様に、図１５及び図１６に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層（図示省略）を介して複数個のメモリセルがビット線方向に直列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が配置され、更にこれらの選択ゲートトランジスタを介して、ビット線コンタクト（ＣＢ）１１及びセルフアライン形成されるソース線コンタクト（ＣＳ）１３に接続されている。結果として、１つのメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。尚、図１６は素子分離領域（ＳＴＩ）３２における素子断面構造に相当する。
【００５０】
ＮＡＮＤセルユニット２４は、図４及び図５に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、セルフアライン形成されるソース線コンタクト（ＣＳ）１３を介して、共通のソース線ＳＬに接続されている。
【００５１】
図４及び図５に示すＮＡＮＤセルユニット２４が図１４に示すＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅Ｌ１，Ｌ２を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅Ｌ１はビット線コンタクト１１用であり、この幅Ｌ１は、図１５及び図１６に示す層間絶縁膜２７のボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅Ｌ２はソース線コンタクト１３用である。
【００５２】
第２の実施の形態においては、ソース線コンタクト（ＣＳ）１３はセルアライン工程によって形成されることから、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅に設定することができる。第１の実施の形態におけるソース線コンタクト形成予定領域の幅Ｌ２よりも更にＬ２の寸法を狭く設定することができる。
【００５３】
このように、ビット線コンタクト形成予定領域幅Ｌ１を広く形成し、
ソース線コンタクト形成予定領域幅Ｌ２を狭くセルフアライン形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＤ間の間隔を、セルフアライン形成されるソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＳの間隔より広げることに相当する。
【００５４】
（製造方法）
本発明の第２の実施の形態に係る半導体記憶装置の製造方法は、図６乃至図１１に示した第１の実施の形態に係る製造方法と同様であるため説明は省略する。ビット線コンタクト（ＣＢ）１１の形成部分においては、図６乃至図１１と同様の工程を採用する。一方、ソース線コンタクト（ＣＳ）１３の形成部分は、セルフアライン工程によって図１７に示すように形成する。
【００５５】
本発明の第２の実施の形態に係る半導体記憶装置の製造方法によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで、ＮＡＮＤセルユニット２４を配置することによって、層間絶縁膜２７中のソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができ、更にソース線コンタクト形成をセルフアライン工程によって実現するため、ソース側選択ゲート線ＳＧＳ間の間隔Ｌ２を更に狭く設定することができ、集積度の向上を図ることができるという利点がある。
【００５６】
（製造方法の変形例）
本発明の第２の実施の形態に係る半導体記憶装置の製造工程においては、高不純物密度の拡散層１６を形成後、コンタクトプラグ９を形成しているが、より簡単な工程としては、図１２に示すように、図６に示す工程後、絶縁膜１０を全面に堆積し、リソグラフィとパターニングによって、コンタクトプラグ９（図１１）と同様の導体膜によって、ビット線コンタクト（ＣＢ）１１を形成しても良い。
【００５７】
本発明の第２の実施の形態に係る半導体記憶装置の製造方法の変形例によれば、図１２に示すように、選択ゲート線ＳＧＤ間の間隔Ｌ１を十分に広く取ることによって、ビット線コンタクトＣＢをボイドフリーに形成する非セルフアライン工程によるコンタクトの形成方法を提供することができる。
【００５８】
（ボイド構造）
本発明の第２の実施の形態に係る半導体記憶装置において形成されるボイド構造は、第１の実施の形態と同様に、図１３に示すように、例えば選択ゲート電極１５と拡散層１８に対して絶縁膜１０及びサリサイド膜４６を形成後、リフロー性のある多層絶縁膜１１０を形成した場合に発生する。選択ゲート電極１５間の間隔が狭くアスペクト比が高い場合には、リフロー性の良好な多層絶縁膜１１０を順次堆積する過程で、ボイド５０が形成される。ボイドを積極的に利用できるのは、セルフアライン形成のソース線コンタクトＣＳが共通に接触するソース線ＳＬであって、ビット線コンタクトＣＢにおいてはビット線間のショートの原因になることは前述の通りである。
【００５９】
本発明の第２の実施の形態に係る半導体記憶装置の構成によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【００６０】
（第３の実施の形態）
（ＮＡＮＤ型）
本発明の第３の実施の形態に係る半導体記憶装置の模式的素子断面構造を図１８に、又、本発明の第３の実施の形態に係る半導体記憶装置の回路構成を図１９に示す。
【００６１】
本発明の第３の実施の形態に係る半導体記憶装置は、図１と同様の平面パターン構成を有するため、説明は省略するが、ビット線側選択ゲート線ＳＧＤの代わりにＳＧＤ１，ＳＧＤ２の２本備え、ソース線側選択ゲート線ＳＧＳの代わりにＳＧＳ１，ＳＧＳ２の２本備える点が異なっている。このように選択ゲート線を２本に設定することによって、選択トランジスタ部分において、カットオフ性能を向上させることができる。
【００６２】
本発明の第３の実施の形態に係る半導体記憶装置の例では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、図１８及び図１９に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層１８を介して複数個のメモリセルがビット線方向に直列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が２本ずつ配置され、ビット線コンタクトＣＢ及びソース線コンタクトＣＳ接続されている。結果として、１つのメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。
【００６３】
ＮＡＮＤセルユニット２４は、図１８及び図１９に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、ビット線側選択ゲートトランジスタＳＧ１１、ＳＧ１２，ソース線側選択ゲートトランジスタＳＧ２１，ＳＧ２２から構成される。選択ゲートトランジスタＳＧ１２のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００６４】
図１８及び図１９に示すＮＡＮＤセルユニット２４が、図１と同様の平面パターン構成に示すＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅Ｌ１，Ｌ２を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅Ｌ１はビット線コンタクト１１用であり、この幅Ｌ１は、層間絶縁膜２７のボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅Ｌ２はソース線コンタクト１２用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。図１及び図１９に示すように、ソース線ＳＬは行方向に並ぶＮＡＮＤセルユニット２４で共有するため、ボイドが発生してソース線コンタクト（ＣＳ）１２間がショートしていても構わないからである。
【００６５】
このように、ビット線コンタクト形成予定領域幅Ｌ１を広く形成し、
ソース線コンタクト形成予定領域幅Ｌ２を狭く形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＤ間の間隔を、ソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＳの間隔より広げることに相当する。
【００６６】
本発明の第３の実施の形態に係る半導体記憶装置の構成によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができると共に、選択ゲート線を２本ずつ配置することによって、選択トランジスタにおけるリーク電流を低減し、カットオフ性能を向上させた半導体記憶装置を提供することができる。
【００６７】
（第３の実施の形態の変形例１）
本発明の第３の実施の形態の変形例１に係る半導体記憶装置の模式的素子断面構造を図２０に示す。
【００６８】
本発明の第３の実施の形態の変形例１に係る半導体記憶装置は、図１と同様の平面パターン構成を有するため、説明は省略するが、ビット線側選択ゲート線ＳＧＤの代わりにＳＧＤ１，ＳＧＤ２の２本備える点が異なっている。このように選択ゲート線を２本に設定することによって、選択トランジスタ部分において、カットオフ性能を向上させることができる。
【００６９】
図２０に示すＮＡＮＤセルユニットが、図１と同様の平面パターン構成に示すＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅Ｌ１，Ｌ２を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅Ｌ１はビット線コンタクト１１用であり、この幅Ｌ１は、層間絶縁膜２７のボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅Ｌ２はソース線コンタクト１２用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。ソース線ＳＬは行方向に並ぶＮＡＮＤセルユニットで共有するため、ボイドが発生してソース線コンタクト（ＣＳ）１２間がショートしていても構わないからである。
【００７０】
本発明の第３の実施の形態の変形例１に係る半導体記憶装置の構成によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができると共に、ビット線側選択ゲート線を２本配置することによって、選択トランジスタにおけるリーク電流を低減し、カットオフ性能を向上させた半導体記憶装置を提供することができる。
【００７１】
（第３の実施の形態の変形例２）
本発明の第３の実施の形態の変形例２に係る半導体記憶装置の模式的素子断面構造を図２１に示す。
【００７２】
本発明の第３の実施の形態の変形例２に係る半導体記憶装置は、図１と同様の平面パターン構成を有するため、説明は省略するが、ソース線側選択ゲート線ＳＧＳの代わりにＳＧＳ１，ＳＧＳ２の２本備える点が異なっている。このように選択ゲート線を２本に設定することによって、選択トランジスタ部分において、カットオフ性能を向上させることができる。
【００７３】
図２１に示すＮＡＮＤセルユニットが、図１と同様の平面パターン構成に示すＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅Ｌ１，Ｌ２を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅Ｌ１はビット線コンタクト１１用であり、この幅Ｌ１は、層間絶縁膜２７のボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅Ｌ２はソース線コンタクト１２用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。ソース線ＳＬは行方向に並ぶＮＡＮＤセルユニットで共有するため、ボイドが発生してソース線コンタクト（ＣＳ）１２間がショートしていても構わないからである。
【００７４】
本発明の第３の実施の形態の変形例２に係る半導体記憶装置の構成によれば、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができると共に、ソース線側選択ゲート線を２本配置することによって、選択トランジスタにおけるリーク電流を低減し、カットオフ性能を向上させた半導体記憶装置を提供することができる。
【００７５】
（第４の実施の形態）
（ＡＮＤ型）
本発明の第４の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図２２に示し、図２２のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造を図２３、ＩＶ−ＩＶ線に沿う模式的素子断面構造を図２４に示す。又、本発明の第４の実施の形態に係る半導体記憶装置のＡＮＤ型回路構成を図２５に示す。
【００７６】
図２２に示す平面パターンを参照して、ＡＮＤ構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンは、図３４の示すＮＡＮＤ型と同様に模式的に示すことができる。
【００７７】
本発明の第４の実施の形態に係る半導体記憶装置は、図２２に示す平面パターンが図１或いは図３４と同様に配置されており、半導体チップ１００上に搭載され、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と、複数のビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線群ＷＬＧi，ＷＬＧi+1の内側に隣接して、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線群ＷＬＧi，ＷＬＧi+1の外側に隣接して配置され、更に一対のワード線群ＷＬＧi，ＷＬＧi+1に隣接するワード線群との間に一対配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、ビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・とワード線ＷＬ1,ＷＬ2,・・・ＷＬn-1,ＷＬnの交差部に配置されるメモリセルトランジスタＭ０〜Ｍｎ及びビット線ＢＬj-1,ＢＬj, ＢＬj+1・・・と選択ゲート線ＳＧＤ，ＳＧＳの交差部に配置される選択ゲートトランジスタＳＧ１，ＳＧ２と、一対のビット線側選択ゲート線ＳＧＤの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のソース線側選択ゲート線ＳＧＳの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるソース線コンタクト（ＣＳ）１２とを備え、一対のビット線側選択ゲート線ＳＧＤ間の中心線を第１の鏡映対称線ＭＬ１、一対のソース線側選択ゲート線ＳＧＳ間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のビット線側選択ゲート線ＳＧＤの間の間隔Ｌ１が、一対のソース線側選択ゲート線ＳＧＳの間の間隔Ｌ２よりも大きい構成を有する。
【００７８】
本発明の第４の実施の形態に係る半導体記憶装置の例では、ＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、図２３及び図２４に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルが互いに素子分離領域（ＳＴＩ）３２によって分離形成された構造を備えている。図２４及び図２５に示すように、各メモリセルトランジスタのソース・ドレイン拡散層１８を介して複数個のメモリセルがビット線方向に並列に接続され、両端部に選択ゲートトランジスタの選択ゲート電極１５が配置され、更にこれらの選択ゲートトランジスタを介して、ビット線コンタクト（ＣＢ）１１及びソース線コンタクト（ＣＳ）１２に接続されている。結果として、１つのＡＮＤメモリセルユニットが構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。
【００７９】
ＡＮＤセルユニット２３は、図２２乃至図２５に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００８０】
図２２乃至図２５に示すＡＮＤセルユニット２３が図１に示す平面パターンと同様に形成されるＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅Ｌ１，Ｌ２を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅Ｌ１はビット線コンタクト１１用であり、この幅Ｌ１は、ボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅Ｌ２はソース線コンタクト１２用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。図１、図２２及び図２５に示すように、ソース線ＳＬは行方向に並ぶＡＮＤセルユニット２３で共有するため、ボイド５０が発生してソース線コンタクト（ＣＳ）１２間がショートしていても構わないからである。
【００８１】
このように、ビット線コンタクト形成予定領域幅Ｌ１を広く形成し、
ソース線コンタクト形成予定領域幅Ｌ２を狭く形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＤ間の間隔を、ソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＳの間隔より広げることに相当する。
【００８２】
図２５において、点線で囲まれた２３がＡＮＤセルユニットを示す。ＡＮＤセルユニット２３内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図２５に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット２３では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。ビット線側選択トランジスタＳＧＳ１のドレインは、ビット線コンタクトＣＢを介してビット線ＢＬj-1，ＢＬj，ＢＬj+1・・・に接続されている。ソース線側選択トランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【００８３】
本発明の第４の実施の形態に係る半導体記憶装置によれば、ＡＮＤ型回路構成においても、２種類のコンタクト形成領域幅Ｌ１，Ｌ２を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【００８４】
（第４の実施の形態の変形例）
本発明の第４の実施の形態に係る半導体記憶装置のＡＮＤ回路構成例を図２６に示す。選択ゲートトランジスタのカットオフ特性を確保するためには、選択トランジスタの数は１個に限られず複数個直列接続する構成としても良いことはもちろんである。
【００８５】
本発明の第４の実施の形態に係る半導体記憶装置は、図２２と同様の平面パターン構成を有するため、説明は省略するが、ビット線側選択ゲート線ＳＧＤの代わりにＳＧＤ１，ＳＧＤ２の２本備え、ソース線側選択ゲート線ＳＧＳの代わりにＳＧＳ１，ＳＧＳ２の２本備える点が異なっている。このように選択ゲート線を２本に設定することによって、選択トランジスタ部分において、カットオフ性能を向上させることができる。
【００８６】
（第５の実施の形態）
（ＮＯＲ構成）
本発明の第５の実施の形態に係る半導体記憶装置は、ＮＯＲ型メモリセルアレイとして構成した例であって、回路構成を図２７に示し、図２７のＮＯＲセルユニット２９近傍の模式的素子断面構造を図２８に示す。又、本発明の第５の実施の形態に係る半導体記憶装置の模式的平面パターン構成を図２９に示す。
【００８７】
図２７において、点線で囲まれた２９がＮＯＲセルユニットを示す。ＮＯＲセルユニット２９内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2に接続されている。ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【００８８】
本発明の第５の実施の形態に係る半導体記憶装置の例では、ＮＯＲ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、図２８に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。各メモリセルトランジスタのソース・ドレイン拡散層１８の一方はビット線コンタクト（ＣＢ）１１を介してビット線ＢＬに接続され、他方はソース線コンタクト（ＣＳ）１２を介して、ソース線ＳＬに接続されている。
【００８９】
図２７に示すように、ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2方向に直列に接続される複数個のメモリセルのドレイン領域は、それぞれ共通のビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に接続され、ソース領域をソース線コンタクトＣＳを介して共通のソース線ＳＬに接続する複数のメモリセルは、各コントロールゲート２をそれぞれ共通のワード線ＷＬi-1，ＷＬi，ＷＬi+1…に接続している。ビット線ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2方向に直列に接続される複数個のメモリセルによって、１つのＮＯＲセルユニット２９が構成され、これらのメモリセルユニットは、ビット線に直交するワード線ＷＬ方向に複数並列に配置されている。
【００９０】
ＮＯＲセルユニット２９は、図４及び図５に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に対して接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００９１】
図２７に示すＮＯＲセルユニット２９が図２９に示す平面パターンのように配置されている。ビット線コンタクトＣＢは隣接して配置されるワード線ＷＬi-1，ＷＬi，ＷＬi+1…間に直線状に配置され、ソース線コンタクトＣＳも隣接して配置されるワード線ＷＬi-1，ＷＬi，ＷＬi+1…間に直線状に配置されている。
【００９２】
図２９に示す平面パターンを参照して、ＮＯＲ構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に図３５に示す。
【００９３】
本発明の第５の実施の形態に係る半導体記憶装置は、図２７乃至図２９及び図３５に示すように、半導体チップ１００上に搭載され、複数のビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・と、複数のビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線ＷＬi-2，ＷＬi-1の間において、ワード線群方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のワード線ＷＬi-2，ＷＬi-1の外側に隣接して配置され、更に一対のワード線ＷＬi-2，ＷＬi-1に隣接する別の一対のワード線ＷＬi，ＷＬi+1との間に配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるソース線コンタクト（ＣＳ）１２と、ビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・とワード線ＷＬi-2, ＷＬi-1, ＷＬi, ＷＬi+1, ＷＬi+2, ＷＬi+3の交差部に配置されるメモリセルトランジスタＭＴとを備え、一対のワード線ＷＬi-2，ＷＬi-1の間の中心線を第１の鏡映対称線ＭＬ１、一対のワード線ＷＬi-2，ＷＬi-1と一対のワード線ＷＬi-2，ＷＬi-1に隣接する別の一対のワード線ＷＬi，ＷＬi+1との間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のワード線ＷＬi-2，ＷＬi-1の間の間隔が、一対のワード線ＷＬi-2，ＷＬi-1と一対のワード線ＷＬi-2，ＷＬi-1に隣接する別の一対のワード線ＷＬi，ＷＬi+1との間の間隔よりも大きい構成を有する。
【００９４】
広い方のコンタクト形成予定領域幅はビット線コンタクト１１用であり、この幅は、ボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅はソース線コンタクト１２用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。図２７，図２９及び図３５に示すように、ソース線ＳＬはワード線方向に並ぶＮＯＲセルユニット２９で共有するため、ボイドが発生してソース線コンタクト（ＣＳ）１２間がショートしていても構わないからである。
【００９５】
このように、ビット線コンタクト形成予定領域幅を広く形成し、ソース線コンタクト形成予定領域幅を狭く形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接するワード線間の間隔を、ソース線コンタクトＣＳの両側に隣接するワード線間の間隔より広げることに相当する。
【００９６】
本発明の第５の実施の形態に係る半導体記憶装置によれば、ＮＯＲ型回路構成においても、ビット線コンタクトＣＢ及びソース線コンタクトＣＳの配置が直線的であることから、２種類のコンタクト形成領域幅を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【００９７】
（第６の実施の形態）
本発明の第６の実施の形態に係る半導体記憶装置の２トランジスタ／セル方式の模式的素子断面構造を図３０に示し、２トランジスタ／セル方式の回路構成を図３１に示す。
【００９８】
図３１に示す回路構成を参照して、２トランジスタ／セル方式の構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に図３６に示す。
【００９９】
本発明の第６の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、図３０及び図３１に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタのドレイン領域は拡散層１８を介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタのソース領域は拡散層１８を介して選択トランジスタのドレイン領域に接続されている。又、選択トランジスタのソース領域は、拡散層１８を介してソース線コンタクト（ＣＳ）１２に接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図３１に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールに共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１００】
結果として、図３１に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１０１】
本発明の第６の実施の形態に係る半導体記憶装置は、図３６に示すように、半導体チップ１００上に搭載され、複数のビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・と、複数のビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線ＷＬi-2，ＷＬi-1の間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のワード線ＷＬi-2，ＷＬi-1の外側に隣接して配置され、更に一対のワード線ＷＬi-2，ＷＬi-1に隣接するワード線群との間に一対配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、ビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・とワード線ＷＬi-2, ＷＬi-1, ＷＬi, ＷＬi+1・・・の交差部に配置されるメモリセルトランジスタＭＴ及びビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・とソース線側選択ゲート線ＳＧＳの交差部に配置される選択ゲートトランジスタＳＴと、一対のソース線側選択ゲート線ＳＧＳの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるソース線コンタクト（ＣＳ）１２とを備え、一対のワード線ＷＬi-2，ＷＬi-1の間の中心線を第１の鏡映対称線ＭＬ１、一対のソース線側選択ゲート線ＳＧＳの間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のワード線ＷＬi-2，ＷＬi-1の間の間隔が、一対のソース線側選択ゲート線ＳＧＳの間の間隔よりも大きい構成を有する。
【０１０２】
図３０及び図３１に示す２トランジスタ／セル方式のメモリセルが図３６に示すフラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅はビット線コンタクトＣＢ用であり、この幅は、ボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅はソース線コンタクトＣＳ用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。図３１及び図３６に示すように、ソース線ＳＬは行方向にメモリセルで共有するため、ボイドが発生してソース線コンタクトＣＳ間がショートしていても構わないからである。
【０１０３】
このように、ビット線コンタクト形成予定領域幅広く形成し、ソース線コンタクト形成予定領域幅を狭く形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接するワード線間の間隔を、ソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＳの間隔より広げることに相当する。
【０１０４】
本発明の第６の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となり、このような２トランジスタ／セル方式の回路構成においても、ビット線コンタクトＣＢ及びソース線コンタクトＣＳの配置が直線的であることから、２種類のコンタクト形成領域幅を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【０１０５】
（第７の実施の形態）
本発明の第７の実施の形態に係る半導体記憶装置の３トランジスタ／セル方式の模式的素子断面構造を図３２に示し、３トランジスタ／セル方式の回路構成を図３３に示す。
【０１０６】
図３３に示す回路構成を参照して、３トランジスタ／セル方式の構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に図３７に示す。
【０１０７】
本発明の第７の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、図３２及び図３３に示すように、ｐウェル若しくは半導体基板２６上に形成されたゲート絶縁膜３０をトンネル絶縁膜とし、更にゲート絶縁膜３０上に配置されたフローティングゲート８、ゲート間絶縁膜７、コントロールゲート２からなるスタックゲート構造のメモリセルを備え、メモリセルの両側には、選択ゲート電極１５を有する選択トランジスタが配置されている。メモリセルトランジスタのドレイン領域はビット線側選択トランジスタを介してビット線コンタクト（ＣＢ）１１に接続され、メモリセルトランジスタのソース領域はソース線側選択トランジスタを介してソース線コンタクト（ＣＳ）１２に接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図３３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート２に共通に接続され、ページ単位３４を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタのゲートに対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタのゲートに対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が直列に、配置されている。
【０１０８】
結果として、図３３に示すように、ビット線コンタクトＣＢは隣接するワード線ＷＬi-1，ＷＬi間にワード線方向に直線状に配置され、ソース線コンタクトＣＳは隣接する選択ゲート線ＳＧＳ間においてワード線方向に直線状に配置されている。
【０１０９】
本発明の第７の実施の形態に係る半導体記憶装置は、図３７に示すように、半導体チップ１００上に搭載され、複数のビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・と、複数のビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・に直交する複数のワード線群ＷＬＧi，ＷＬＧi+1…とワード線群ＷＬＧi，ＷＬＧi+1…のそれぞれに隣接して配置されたワード線群ＷＬＧi，ＷＬＧi+1…に平行なソース線ＳＬと、複数のワード線群ＷＬＧi，ＷＬＧi+1…の内の一対のワード線ＷＬi-2，ＷＬi-1の内側に隣接して、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のビット線側選択ゲート線ＳＧＤと、一対のワード線ＷＬi-2，ＷＬi-1の外側に隣接して配置され、更に一対のワード線ＷＬi-2，ＷＬi-に隣接するワード線群との間に一対配置されるトポロジーで、ワード線群ＷＬＧi，ＷＬＧi+1…に平行に配列される一対のソース線側選択ゲート線ＳＧＳと、ビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・とワード線ＷＬi-2, ＷＬi-1, ＷＬi, ＷＬi+1・・・の交差部に配置されるメモリセルトランジスタ及びビット線ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3・・・とビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳとの交差部に配置される選択ゲートトランジスタＳＴ１，ＳＴ２と、一対のビット線側選択ゲート線ＳＧＤの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるビット線コンタクト（ＣＢ）１１と、一対のソース線側選択ゲート線ＳＧＳの間において、ワード線群ＷＬＧi，ＷＬＧi+1…方向に直線状に配置されるソース線コンタクト（ＣＳ）１２とを備え、一対のビット線側選択ゲート線ＳＧＤの間の中心線を第１の鏡映対称線ＭＬ１、一対のソース線側選択ゲート線ＳＧＳの間の中心線を第２の鏡映対称線ＭＬ２として周期的に折り返されるパターンにおいて、一対のビット線側選択ゲート線ＳＧＤの間の間隔が、一対のソース線側選択ゲート線ＳＧＳの間の間隔よりも大きい構成を有する。
【０１１０】
図３２及び図３３に示す３トランジスタ／セル方式のメモリセルが図３７に示すフラッシュＥＥＰＲＯＭにおいて、列方向に２種類のコンタクト形成予定領域幅を交互に挟んで配置されている。広い方のコンタクト形成予定領域幅はビット線コンタクトＣＢ用であり、この幅は、ボイドフリーな埋め込みが可能な幅にとる。一方、狭い方のコンタクト形成予定領域幅はソース線コンタクトＣＳ用であり、コンタクト径や合わせ余裕等のデザインルールで決まる最小幅にすればよい。図３３及び図３７に示すように、ソース線ＳＬはワード線方向にメモリセルで共有するため、ボイドが発生してソース線コンタクトＣＳ間がショートしていても構わないからである。
【０１１１】
このように、ビット線コンタクト形成予定領域幅を広く形成し、ソース線コンタクト形成予定領域幅を狭く形成するということは、例えば、ビット線コンタクトＣＢのための拡散領域の面積をソース線コンタクトＣＳのための拡散領域の面積より広くすることに相当する。換言すれば、ビット線コンタクトＣＢの両側に隣接するワード線間の間隔を、ソース線コンタクトＣＳの両側に隣接する選択ゲートトランジスタの選択ゲート線ＳＧＳの間隔より広げることに相当する。
【０１１２】
本発明の第７の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となり、このような３トランジスタ／セル方式の回路構成においても、ビット線コンタクトＣＢ及びソース線コンタクトＣＳの配置が直線的であることから、２種類のコンタクト形成領域幅を交互に挟んで配置することによって、ソース線コンタクトＣＳ間のボイドの発生は許容するが、ビット線コンタクトＣＢ間のボイド発生を抑えることができ、隣接するビット線間のショート不良を回避し、歩留まりの向上を図ることができる。
【０１１３】
（第８の実施の形態）
（ＮＡＮＤ構成）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置の回路構成例として、ＮＡＮＤ構成の例を図３８に示す。図３８は、本発明の第１乃至第２の実施の形態に係る半導体記憶装置をＮＡＮＤ型メモリセルアレイとして構成した例を示す。
【０１１４】
ＮＡＮＤセルユニット２４は、ｎ個のメモリセルトランジスタ(ＭＣ１,ｍ〜ＭＣｎ,ｍ)を、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、さらにその両端に選択ゲートトランジスタ(ＳＧ１.ｍ,ＳＧ２.ｍ)を配置することによって構成されている。ＮＡＮＤメモリセルアレイは上記ＮＡＮＤセルユニット２４をマトリクス状に配列したものである。同一列に並ぶＮＡＮＤセルユニット２４の範囲がＮＡＮＤセルブロックである。各ＮＡＮＤセルユニット２４の一方の選択ゲートトランジスタ(ＳＧ１.ｍ)のドレインはビット線(ＢＬｍ)に接続され、もう一方の選択ゲートトランジスタ(ＳＧ２.ｍ)のソースは複数のＮＡＮＤセルユニット２４で共有されるソース線ＳＬに接続されている。一方、ＮＡＮＤメモリセルアレイの行方向に並ぶ複数のメモリセルトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線（ワード線）ＷＬ及び選択ゲート線ＳＧＤ,ＳＧＳに共通接続されている。一本のワード線に接続される全メモリセルトランジスタ２５が、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲートに対して複数のページが割り当てられることがある。ＮＡＮＤセルユニット２４内にｎ個のメモリセルトランジスタがある場合、メモリセルブロック内の制御ゲート線本数はｎである。ビット線ＢＬ１,ＢＬ２はビット線駆動回路１に接続され、ワード線ＷＬは制御ゲート線駆動回路２０に接続され、選択ゲート線は選択ゲート線駆動回路２１に接続され、ソース線は、ソース線駆動回路２２に接続されている。
【０１１５】
本発明の第８の実施の形態に係る不揮発性半導体記憶装置によれば、ソース線コンタクトＣＳを接続するソース線ＳＬに対しては、ボイドを内部に含んでいてもよく、ビット線コンタクトＣＢのみボイドフリーの構成を備える半導体記憶装置を適用でき、本発明の第１乃至第２の実施の形態において説明したＮＡＮＤ型構成の半導体記憶装置を適用することができる。
【０１１６】
尚、選択ゲートトランジスタの数は１個に限られず、複数個直列に接続した回路構成を備えていても良い点は、本発明の第３の実施の形態において示した通りである。
【０１１７】
（第９の実施の形態）
（システムブロック構成例）
本発明の第１乃至第３の実施の形態に係る半導体記憶装置のシステムブロック構成例は、図３９に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０３と、ビット線制御回路３０１と、ロウデコーダ３１０と、カラムデコーダ３０２と、昇圧回路３１１とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、図３８において説明したＮＡＮＤ型メモリセルアレイを適用することができる。即ち、ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、積層スタックゲート型構造を基本メモリセルトランジスタとして有するのＮＡＮＤセルユニット２４が行方向及び列方向にマトリックス状に配置され、コントロールゲート２の接続されたワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、選択ゲート線ＳＧＤ,ＳＧＳ及びソース線ＳＬ等が配線されている。このＮＡＮＤ型フラッシュメモリセルアレイ３０３には、ビット線制御回路３０１及びロウデコーダ３１０が接続されている。ビット線制御回路３０１は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０１には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ３０２が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、異なる複数の中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１１に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass1〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass1〜Ｖpassnは、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１１から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線に印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のワード線、選択ゲート線が選択される。更に、ビット線制御回路３０１は昇圧回路３１１からビット線電圧Ｖblを受け、カラムデコーダ３０２で選択されたＮＡＮＤセルユニットの列に供給する。尚、図２９は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
【０１１８】
（第１０の実施の形態）
本発明の第１乃至第９の実施の形態に係る半導体記憶装置の応用例を本発明の第１０の実施の形態として図４０に示す。図４０は、本実施の形態に係るフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１１９】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１２０】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第９の実施の形態に係る半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１２１】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１２２】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１２３】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１２４】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１２５】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１２６】
（その他の実施の形態）
以上の説明ではＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、２トランジスタ／セル方式、３トランジスタ／セル方式等の不揮発性メモリを取り上げて説明したが、本発明の実施の形態はそれに限定するものでは無いことは自明である。すなわちメモリセルトランジスタの動作原理を問わず、メモリセルユニットがマトリクス状に配置され、一方向に並ぶソース線コンタクトＣＳによってソース線ＳＬが共有されているメモリセルアレイ構造であれば、本発明は適用可能である。
【０１２７】
上記のように、本発明は第１乃至第１０の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的素子断面構造図。
【図３】図１のＩＩ−ＩＩ線に沿う模式的素子断面構造図。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の回路構成図。
【図５】図４に対応する平面パターン構成図。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１１】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図。
【図１２】本発明の第１の実施の形態に係る半導体記憶装置の製造方法の変形例を説明する模式的素子断面構造図であって、非セルフアラインコンタクトの説明図。
【図１３】本発明の第１の実施の形態に係る半導体記憶装置の模式的素子断面構造図であって、ボイド構造の説明図。
【図１４】本発明の第２の実施の形態に係る半導体記憶装置の模式的平面パターン構成図。
【図１５】図２のＩ−Ｉ線に沿う模式的素子断面構造図。
【図１６】図２のＩＩ−ＩＩ線に沿う模式的素子断面構造図。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置の製造方法の一工程を説明する模式的素子断面構造図であって、セルフアラインコンタクトの説明図。
【図１８】本発明の第３の実施の形態に係る半導体記憶装置の模式的素子断面構造図。
【図１９】本発明の第３の実施の形態に係る半導体記憶装置の模式的回路構成図。
【図２０】本発明の第３の実施の形態の変形例１に係る半導体記憶装置の模式的素子断面構造図。
【図２１】本発明の第３の実施の形態の変形例２に係る半導体記憶装置の模式的素子断面構造図。
【図２２】本発明の第４の実施の形態に係る半導体記憶装置のＡＮＤ型模式的平面パターン構成図。
【図２３】図２２のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図。
【図２４】図２２のＩＶ−ＩＶ線に沿う模式的素子断面構造図。
【図２５】本発明の第４の実施の形態に係る半導体記憶装置のＡＮＤ回路構成例を示す図。
【図２６】本発明の第４の実施の形態の変形例に係る半導体記憶装置のＡＮＤ回路構成例を示す図。
【図２７】本発明の第５実施の形態に係る半導体記憶装置のＮＯＲ回路構成例を示す図。
【図２８】本発明の第５実施の形態に係る半導体記憶装置のＮＯＲ回路構成に対応する模式的素子断面構造図。
【図２９】本発明の第５実施の形態に係る半導体記憶装置のＮＯＲ回路構成に対応する模式的平面パターン構成図。
【図３０】本発明の第６の実施の形態に係る半導体記憶装置の２トランジスタ／セル方式の模式的素子断面構造図。
【図３１】本発明の第６の実施の形態に係る半導体記憶装置の２トランジスタ／セル方式の回路構成例を示す図。
【図３２】本発明の第７の実施の形態に係る半導体記憶装置の３トランジスタ／セル方式の模式的素子断面構造図。
【図３３】本発明の第７の実施の形態に係る半導体記憶装置の３トランジスタ／セル方式の回路構成例を示す図。
【図３４】ＡＮＤ若しくはＮＡＮＤ構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に示す図。
【図３５】ＮＯＲ構成におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に示す図。
【図３６】２トランジスタ／セル方式におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に示す図。
【図３７】３トランジスタ／セル方式におけるビット線コンタクトＣＢ、ソース線コンタクトＣＳの配置パターンを模式的に示す図。
【図３８】本発明の第８の実施の形態に係る半導体記憶装置のＮＡＮＤ回路構成例を示す図。
【図３９】本発明の第９の実施の形態に係る半導体記憶装置のシステムブロック構成例を示す図。
【図４０】本発明の第１０の実施の形態であって、本発明の第１乃至第６の実施の形態に係る半導体記憶装置の応用例。
【図４１】本発明の比較例に係る半導体記憶装置の模式的平面パターン構成図。
【図４２】図４１のＩ−Ｉ線に沿う模式的素子断面構造図。
【図４３】図４１のＩＩ−ＩＩ線に沿う模式的素子断面構造図。
【符号の説明】
【０１３０】
２・・・コントロールゲート
３・・・スペーサ膜
４・・・側壁膜
６・・・バリア絶縁膜
７・・・ゲート間絶縁膜
８・・・フローティングゲート
９・・・コンタクトプラグ
１１・・・ビット線コンタクト（ＣＢ）
１２，１３・・・ソース線コンタクト（ＣＳ）
１５・・・選択ゲート電極
１７・・・ポリシリコンコンタクト
１６，１８・・・拡散層
２３・・・ＡＮＤセルユニット
２４・・・ＮＡＮＤセルユニット
２６・・・ウェル若しくは半導体基板
２７・・・層間絶縁膜
２８・・・マスク絶縁膜
２９・・・ＮＯＲセルユニット
３０・・・ゲート絶縁膜
３２・・・素子分離領域（ＳＴＩ）
３３・・・メモリセルブロック
３４・・・ページ
４６・・・サリサイド膜
５０・・・ボイド
９０，９１…導体
１００…半導体チップ
１１０…多層絶縁膜
ＭＴ，ＭＣ,ＭＣ１.１,ＭＣ２．１,…,ＭＣｎ.１,…，ＭＣ１.ｍ,ＭＣ２．ｍ,…,ＭＣｎ.ｍ…メモリセルトランジスタ
ＳＴ，ＳＴ１，ＳＴ２，ＳＧ１,ＳＧ１．１,ＳＧ１．ｍ，ＳＧ２,ＳＧ２．１,ＳＧ２．ｍ…選択ゲートトランジスタ
ＳＧＤ,ＳＧＳ,ＳＧＤ１,ＳＧＤ２…選択ゲート線
ＢＬj-3，ＢＬj-2,ＢＬj-1, ＢＬj，ＢＬj+1, ＢＬj+2, ＢＬj+3…ビット線
線ＷＬ1,ＷＬ2,・・・ＷＬn-1,ＷＬn，ＷＬi-2, ＷＬi-1, ＷＬi, ＷＬi+1…ワード線
ＷＬＧi，ＷＬＧi+2…（一対の）ワード線群
ＭＬ１…第１の鏡映対称線
ＭＬ２…第２の鏡映対称線
ＳＬ…ソース線
Ｌ１…ビット線側選択ゲート線の間の間隔
Ｌ２…ソース線側選択ゲート線の間の間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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