(57)【要約】【課題】伝送されるデータの遷移によるノイズの発生を最小化することによって、デバイスの動作特性を向上させることができるオンチップデータ伝送制御装置及びその方法を提供すること。【解決手段】オンチップデータ伝送制御装置は、入出力される現データ及び現データの１つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグ（ＩＦ）を活性化させるデータ比較部（２０）と、反転フラグ（ＩＦ）が活性化されたとき、現データの位相を反転させてデータバス（ＧＩＯ）に出力する第１データ反転部（３０）と、反転フラグ（ＩＦ）が活性化されたとき、データバス（ＧＩＯ）を介して伝送される位相が反転された現データを、位相を反転させて出力する第２データ反転部（４０）とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
入出力される現データ及び該現データの１つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグを活性化させるデータ比較部と、
前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力する第１データ反転部と、
前記反転フラグが活性化されたとき、前記データバスを介して伝送される位相が反転された前記現データを、位相を反転させて出力する第２データ反転部と
を備えることを特徴とするオンチップデータ伝送制御装置。
【請求項２】
前記データ比較部及び前記第１データ反転部によるデータの伝送における遅延を補償するために、前記第２データ反転部に印加される前記反転フラグを一定時間遅延させて前記第２データ反転部に伝送する遅延部
をさらに備えることを特徴とする請求項１に記載のオンチップデータ伝送制御装置。
【請求項３】
前記データ比較部が、
第１制御信号及び第２制御信号に応じて前記前データをラッチする第１レジスタと、
第３制御信号に応じて前記現データをラッチする第２レジスタと、
前記第１レジスタ及び前記第２レジスタにラッチされた前記前データ及び前記現データが入力され、これら２つのデータの位相が互いに異なる場合、状態感知信号を活性化させる状態変化感知部と、
前記状態感知信号を用いて位相が変化したビット数を検知し、位相が変化したビット数が前記所定数以上であれば、前記反転フラグを活性化させる遷移計算部と
を備えることを特徴とする請求項１または請求項２に記載のオンチップデータ伝送制御装置。
【請求項４】
前記状態変化感知部が、
前記現データ及び前記前データを印加され、これら２つのデータの位相が互いに異なる場合、前記状態感知信号を活性化させる複数の排他的ＯＲゲート
を備えることを特徴とする請求項３に記載のオンチップデータ伝送制御装置。
【請求項５】
前記第１データ反転部が、
前記現データの差動データが入力され、前記反転フラグが活性化されたか否かに応じて、前記差動データを構成する２つのデータのうちの何れかを選択的に出力することを特徴とする請求項１に記載のオンチップデータ伝送制御装置。
【請求項６】
前記第２データ反転部が、
前記反転フラグが活性化されたか否かに応じて、前記データバスを介して伝送されるデータ及びその反転データの何れかを選択的に出力することを特徴とする請求項１に記載のオンチップデータ伝送制御装置。
【請求項７】
前記データ比較部が、
前記現データにおいて特定の位相を有するビット数を検知した後、該ビット数が前記所定数以上であれば、前記反転フラグを活性化させることを特徴とする請求項１または請求項２に記載のオンチップデータ伝送制御装置。
【請求項８】
入出力される現データ及び該現データの１つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグを活性化させるデータ比較部と、
前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力するデータ反転部と、
前記データバスを介して伝送される位相を反転された前記現データを、一時格納した後に外部の入出力ラインに出力するデータ入出力ドライバと、
前記反転フラグを一時格納した後に外部に出力するフラグ入出力ドライバと
を備えることを特徴とするオンチップデータ伝送制御装置。
【請求項９】
前記データ比較部が、
第１制御信号及び第２制御信号に応じて前記前データをラッチする第１レジスタと、
第３制御信号に応じて前記現データをラッチする第２レジスタと、
前記第１レジスタ及び前記第２レジスタにラッチされた前記前データ及び前記現データが入力され、これら２つのデータの位相が互いに異なる場合、状態感知信号を活性化させる状態変化感知部と、
前記状態感知信号を用いて位相が変化したビット数を検知し、位相が変化したビット数が前記所定数以上であれば、前記反転フラグ活性化させる遷移計算部と
を備えることを特徴とする請求項８に記載のオンチップデータ伝送制御装置。
【請求項１０】
前記状態変化感知部が、
前記現データ及び前記前データを印加され、これら２つのデータの位相が互いに異なる場合、前記状態感知信号を活性化させる複数の排他的ＯＲゲート
を備えることを特徴とする請求項９に記載のオンチップデータ伝送制御装置。
【請求項１１】
前記データ反転部が、
前記現データの差動データが入力され、前記反転フラグが活性化されたか否かに応じて前記差動データのうちの何れかを選択的に出力することを特徴とする請求項８に記載のオンチップデータ伝送制御装置。
【請求項１２】
前記データ比較部が、
前記現データにおいて特定の位相を有するビット数を検知し、該ビット数が前記所定数以上であれば、前記反転フラグを活性化させることを特徴とする請求項８に記載のオンチップデータ伝送制御装置。
【請求項１３】
入出力される現データ及び該現データの１つ前に入力された前データの位相を比較し、位相が変化したビット数が所定数以上であれば、反転フラグを活性化させる第１ステップと、
前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力する第２ステップと、
前記反転フラグが活性化されたとき、前記データバスを介して伝送される位相が反転された前記現データを、位相を反転させて出力する第３ステップと
を含むことを特徴とするオンチップデータ伝送制御方法。
【請求項１４】
前記第２ステップが、
前記反転フラグが活性化されたか否かに応じて、前記現データの差動データを構成する２つのデータのうちの何れかを選択的に前記データバスに出力するステップであることを特徴とする請求項１３に記載のオンチップデータ伝送制御方法。
【請求項１５】
前記第３ステップが、
前記反転フラグが活性化されたか否かに応じて、前記データバスを介して伝送されるデータ及びその反転データの何れかを選択して出力することを特徴とする請求項１３に記載のオンチップデータ伝送制御方法。
【請求項１６】
入出力される現データ及び該現データの１つ前に入力された前データとの位相を比較し、位相が変化したビット数が所定数以上であれば、反転フラグを活性化させる第１ステップと、
前記反転フラグが活性化されたとき、入力される前記現データを反転させ、反転された該データ及び前記反転フラグを外部に出力する第２ステップと
を含むことを特徴とするオンチップデータ伝送制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップデータの伝送制御に関し、さらに詳しくは、データバスを介して出力される所定数のビットで構成されるデータのうち、位相が遷移した、すなわち各ビットの値が変化したビットの数（遷移数）を検知し、遷移したビットの割合（遷移率）が予め設定された比率よりも高い場合に、伝送しようとするデータを反転させて、位相の遷移率を下げることによってオンチップノイズの発生を抑制し、デバイスの動作特性を向上させるオンチップデータ伝送制御装置及びその制御方法に関する。
【背景技術】
【０００２】
図１は、従来のオンチップデータの出力装置の構成を示すブロック図である。
【０００３】
図１は、外部入出力Ｉ／Ｏの数が１つであり、４ビットのプリフェッチを用いるオンチップデータの出力装置の構成を示すブロック図である。このような従来のオンチップデータの出力装置は、実際に外部との通信に必要なＩ／Ｏは１つであり、メモリコア１０の動作速度が外部クロックの動作周波数に比べて非常に遅いので、外部クロックに同期したデータを出力するために、４つの内部Ｉ／Ｏドライバ（以下、ＩＯＳＡと称す）１２を用いて、一度のアクセスで同時に４つの内部データを、メモリコア１０から読み出して、ＧＩＯ(Ｇｌｏｂａｌ Ｉｎｐｕｔ Ｏｕｔｐｕｔ)ラインを介してパイプラインまたはレジスタ１４に伝送して保持した後、アクセスアドレスなどの所定の方法により順序を決定（以下、オーダリングと記す）して、Ｉ／Ｏドライバ１６を介して外部にシリアルに出力する。
【０００４】
このような従来のデータ出力装置では、最初のデータに対するアクセス速度はプリフェッチを行わない場合と同じであるが、２番目〜４番目のデータに対するアクセス速度はメモリコア１０からの読み出し速度によってではなく、出力回路に位置するパイプラインまたはレジスタ１４によってのみ制限されるため、高速動作を実現することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、伝送しなければならないデータＧＩＯの数がプリフェッチの数だけ増加すれば、一度のアクセスで遷移（各ビット値の変化）するデータの数が増加する。実際に、ｘ３２（３２本）の外部Ｉ／Ｏを有するデバイスにおいて４ビットのプリフェッチを採用する場合には、メモリコアから同時に伝送しなければならないデータ数は１２８となる。このように、データ数が多くなれば、そのデータの遷移によって瞬間的に流れる電流が増大し、これによって大きいオンチップノイズが誘発されてチップ動作の不良を招くことになる。
【０００６】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、オンチップデータの出力装置の構造を改善して、伝送されるデータの遷移によるノイズの発生を最小化することによって、デバイスの動作特性を向上させることにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る第１のオンチップデータ伝送制御装置は、入出力される現データ及び該現データの１つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグを活性化させるデータ比較部、前記反転フラグが活性化されたとき、前記現データを、位相を反転させてデータバスに出力する第１データ反転部、前記反転フラグが活性化されたとき、前記データバスを介して伝送される位相が反転された前記現データを、位相を反転させて出力する第２データ反転部を備える。
【０００８】
本発明に係る第２のオンチップデータ伝送制御装置は、入出力される現データ及び該現データの１つ前に入力された前データを比較し、位相が変化したビット数が所定数以上である場合に反転フラグを活性化させるデータ比較部、前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに出力するデータ反転部、前記データバスを介して伝送される位相が反転された前記現データを、一時格納した後に外部の入出力ラインに出力するデータ入出力ドライバ、前記反転フラグを一時格納した後に外部に出力するフラグ入出力ドライバを備える。
【０００９】
また、本発明に係る第１のオンチップデータ伝送制御方法は、入出力される現データ及び該現データの１つ前に入力された前データの位相を比較し、位相が変化したビット数が所定数以上であれば、反転フラグを活性化させる第１ステップと、前記反転フラグが活性化されたとき、入力される前記現データを、位相を反転させてデータバスに伝送する第２ステップと、前記反転フラグが活性化されたとき、前記データバスを介して伝送される位相が反転された前記現データを、位相を反転させて出力する第３ステップとを含む。
【００１０】
本発明の係る第２のオンチップデータ伝送制御方法は、入出力される現データ及び該現データの１つ前に入力された前データの位相を比較し、位相が変化したビット数が所定数以上であれば、反転フラグを活性化させる第１ステップと、前記反転フラグが活性化されたとき、入力される前記現データの位相を反転させ、反転された該データ及び前記反転フラグを外部に出力する第２ステップとを含む。
【発明の効果】
【００１１】
本発明のオンチップデータ伝送制御装置によれば、ＧＩＯラインを介して入出力されるデータの遷移数を低減することによって、動作速度の向上のために多段のプリフェッチ構造を用いるメモリデバイスにおいて、伝送データの数が多いほど大きくなるオンチップノイズの発生を減少させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付する図面を参照して本発明の好ましい実施の形態をより詳細に説明する。
【００１３】
図２は、本発明の第１の実施の形態に係るオンチップデータ伝送制御装置の構成を示すブロック図である。
【００１４】
図２において、図１と同じ機能の構成要素には、図１と同じ符号を付しており、それらに関する動作説明を省略する。
【００１５】
本発明の第１の実施の形態に係るオンチップデータ伝送制御装置は、データ比較部２０、第１データ反転部３０、及び第２データ反転部４０を備えている。
【００１６】
データ比較部２０は、ＩＯＳＡ１２から出力される現在のデータ及び以前のデータを比較し、その位相が遷移されたデータの割合が、予め設定された所定の割合よりも大きい場合に、反転フラグＩＦを生成して出力、即ち活性化させる。すなわち、データ比較部２０は、ＩＯＳＡ１２から現在出力されている現データ(以下、ｎデータと称す)よりも１つ前に出力された前データ(以下、ｎ-１データと称す)を一時格納した後、これをＩＯＳＡ１２から現在出力されているｎデータと比較して、互いに値が異なる状態を有する、すなわち互いに異なる位相を有するビットの数が予め設定された数以上になれば反転フラグＩＦを生成する。
【００１７】
第１データ反転部３０は、反転フラグＩＦの活性化時にＩＯＳＡ１２から出力されたｎデータの位相、即ちビット値（ビットの電圧レベル）を反転させてＧＩＯラインに出力する。
【００１８】
第２データ反転部４０は、反転フラグＩＦの活性化時にＧＩＯラインを介して伝送されてきたｎデータの位相を再び反転させて、メモリコア１０からＩＯＳＡ１２に対して出力されるデータと同じ位相に戻した後、パイプラインまたはレジスタ１４に出力する。
【００１９】
図３は、図２におけるデータ比較部２０の構成をより詳細に示すブロック図である。
【００２０】
図３のデータ比較部２０は、ｎ-１レジスタ２２、ｎレジスタ２４、状態変化感知部２６、及び遷移計算部２８を備える。
【００２１】
ｎ-１レジスタ２２は、シフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ１と初期化信号ｉｎｉｔに応じてＩＯＳＡ１２から印加されるｎ-１データを一時格納した後に出力する。
【００２２】
ｎレジスタ２４はシフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ２に応じてＩＯＳＡ１２から印加されるｎデータを一時格納する。
【００２３】
状態変化感知部２６は、ｎ-１レジスタ２２に格納されているｎ-１データとｎレジスタ２４に格納されているｎデータの状態を比較してｎデータの位相がｎ-１データの位相と互いに異なる場合、位相の変化した各ビットの値に対応する状態感知信号をハイレベルに活性化させて遷移計算部２８に出力し、位相の同じビットに対応する状態感知信号はローレベルで遷移計算部２８に出力する。このような状態変化感知部２６は、ＧＩＯラインを介して伝送されるビット数に対応して、ｎ-１レジスタ２２及びｎレジスタ２４から出力されるビットデータをそれぞれ１つずつ印加され、２つのビットデータの状態が互いに異なる場合、該当するビットに対応する状態感知信号をハイレベルで出力する複数(本実施の形態では、４つ)の排他的ＯＲゲートＸＯＲ１〜ＸＯＲ４を備える。
【００２４】
遷移計算部２８は状態変化感知部２６から印加される状態感知信号を用いて内部データビットのうち、幾つのデータビットで位相の遷移が発生しているかを検出した後、その数が予め設定された所定の数以上である場合、すなわち遷移率が予め設定された所定の割合以上になれば、反転フラグＩＦを生成する。
【００２５】
図４は、図３におけるｎ-１レジスタ２２の構成をより詳細に示すブロック図であり、図５は図４のＤ-Ｆ/Ｆ１〜Ｄ-Ｆ/Ｆ４の構成をより詳細に示す論理回路図である。
【００２６】
ｎ-１レジスタ２２は、シフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ１に応じて内部データＩＯ<０>〜ＩＯ<３>をラッチした後に出力する。このようなｎ-１レジスタ２２はシフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ１によってＧＩＯラインからの各データＩＯ<０>〜ＩＯ<３>をＤ端子に印加されてラッチし、同時にＱ端子にデータｏｕｔ<０>〜ｏｕｔ<３>を出力する図５のようなラッチ回路を有する４つのＤフリップフロップＤ-Ｆ/Ｆ１〜Ｄ-Ｆ/Ｆ４を備える。この時、各Ｄ-Ｆ/Ｆは、初期化信号ｉｎｉｔによってその値が初期化される。
【００２７】
図６は、図３におけるｎレジスタ２４の構成をより詳細に示すブロック図であり、図７は図６のＤ-Ｆ/Ｆ５〜Ｄ-Ｆ/Ｆ８の構成をより詳細に示す論理回路図である。
【００２８】
ｎレジスタ２４はシフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ２に応じて内部データＩＯ<０>〜ＩＯ<３>をラッチした後に出力する。このようなｎレジスタ２４は、シフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ２によってＧＩＯラインからの各ＩＯ<０>〜ＩＯ＜３>をＤ端子に印加されてラッチし、同時にＱ端子にデータｏｕｔ<０>〜ｏｕｔ<３>を出力する図７のようなラッチ回路を有する４つのＤフリップフロップＤ-Ｆ/Ｆ５〜Ｄ-Ｆ/Ｆ８を備える。
【００２９】
図８は、図３における遷移計算部２８の構成をより詳細に示すブロック図である。
【００３０】
図８に示した遷移計算部２８は、第１〜第３単位シフト部ＵＮＩＴ１〜ＵＮＩＴ３、ＯＲゲートＯＲ１〜ＯＲ３、及びＡＮＤゲートＡＤ１、ＡＤ２を備える。
【００３１】
第１単位シフト部ＵＮＩＴ１は、１番目の状態感知信号Ａ及び２番目の状態感知信号Ｂの状態を検知して、２つの信号Ａ、Ｂの状態が互いに異なる場合、ハイレベルの信号は第１出力端Ｍａｊｏｒにシフトさせて出力し、ローレベルの信号は第２出力端Ｍｉｎｏｒにシフトさせて出力する。
【００３２】
第２単位シフト部ＵＮＩＴ２は、３番目の状態感知信号Ｃ及び４番目の状態感知信号Ｄの状態を検知して、２つの信号Ｃ、Ｄの状態が互いに異なる場合、ハイレベルの信号は第１出力端Ｍａｊｏｒにシフトさせて出力し、ローレベルの信号は第２出力端Ｍｉｎｏｒにシフトさせて出力する。
【００３３】
ＯＲゲートＯＲ１は、第１単位シフト部ＵＮＩＴ１の第１出力端Ｍａｊｏｒの信号と第２単位シフト部ＵＮＩＴ２の第１出力端Ｍａｊｏｒの信号とを論理和演算する。
【００３４】
ＯＲゲートＯＲ２は、第１単位シフト部ＵＮＩＴ１の第２出力端Ｍｉｎｏｒの信号と第２単位シフト部ＵＮＩＴ２の第２出力端Ｍｉｎｏｒの信号とを論理和演算して第３単位シフト部ＵＮＩＴ３に出力する。
【００３５】
ＡＮＤゲートＡＤ１は、第１単位シフト部ＵＮＩＴ１の第１出力端Ｍａｊｏｒの信号と第２単位シフト部ＵＮＩＴ２の第１出力端Ｍａｊｏｒの信号とを論理積演算して第３単位シフト部ＵＮＩＴ３に出力する。
【００３６】
ＡＮＤゲートＡＤ２は、第１単位シフト部ＵＮＩＴ１の第２出力端Ｍｉｎｏｒの信号と第２単位シフト部ＵＮＩＴ２の第２出力端Ｍｉｎｏｒの信号とを論理積演算してＯＲゲートＯＲ３に出力する。
【００３７】
第３単位シフト部ＵＮＩＴ３は、ＯＲゲートＯＲ２の出力信号及びＡＮＤゲートＡＤ１の出力信号の状態を検知して、２つの信号の状態が互いに異なる場合、ローレベルの信号を出力端Ｍｉｎｏｒにシフトさせて出力する。
【００３８】
ＯＲゲートＯＲ３は、第３単位シフト部ＵＮＩＴ３の第２出力端の信号とＡＮＤゲートＡＤ２の出力信号とを論理和演算して反転フラグＩＦを生成する。
【００３９】
図９は、図８における第1〜第３単位シフト部ＵＮＩＴ１〜ＵＮＩＴ３の構成をより詳細に示す論理回路図及び真理値表である。第1〜第３単位シフト部ＵＮＩＴ１〜ＵＮＩＴ３は、同じ構成を有するため、これらのうち、第１単位シフト部ＵＮＩＴ１に関してのみ説明する。
【００４０】
第１単位シフト部ＵＮＩＴ１は、１番目の状態感知信号Ａと２番目の状態感知信号Ｂとを印加されて論理和演算するＯＲゲートＯＲ４及び論理積演算するＡＮＤゲートＡＤ３を備える。すなわち、第１単位シフト部ＵＮＩＴ１は図９の真理値表で示したように、２つの状態感知信号Ａ、Ｂの状態が互いに異なる場合、第１出力端Ｍａｊｏｒにはハイレベルの信号を出力し、第２出力端Ｍｉｎｏｒにはローレベルの信号を出力する。そして、第１単位シフト部ＵＮＩＴ１は２つの出力信号Ａ、Ｂの状態が同じである場合には印加される信号の状態と同じ状態の信号を２つの出力端Ｍａｊｏｒ、Ｍｉｎｏｒに出力する。なお、第３単位シフト部ＵＮＩＴ３では第２出力端Ｍｉｎｏｒの出力信号のみ用いるので、図８では第２出力端Ｍｉｎｏｒだけを示している。
【００４１】
図８及び図９を用いて、図８に示した遷移計算部２８の動作を簡略に説明すれば、以下の通りである。
【００４２】
第１単位シフト部ＵＮＩＴ１及び第２単位シフト部ＵＮＩＴ２において、第１出力端Ｍａｊｏｒの信号は、単位シフト部ＵＮＩＴ１、ＵＮＩＴ２にそれぞれ印加される２つの信号（図９ではＡ、Ｂ）のうち、少なくとも1つがハイレベル、すなわち対応する２つのデータのうちの少なくとも１つで遷移が発生すれば、ハイレベルで出力され、第２出力端Ｍｉｎｏｒの信号は、入力される２つの信号（図９ではＡ、Ｂ）が何れもハイレベルである場合、すなわち対応する２つのデータで何れも遷移が発生した場合にハイレベルで出力される。
【００４３】
したがって、ＯＲゲートＯＲ２の出力信号は２つの単位シフト部ＵＮＩＴ１、ＵＮＩＴ２の第２出力端Ｍｉｎｏｒの信号のうち、少なくとも１つがハイレベルである場合にハイレベルで出力される。この時、２つの第２出力端Ｍｉｎｏｒの信号は、それぞれ単位シフト部ＵＮＩＴ１、ＵＮＩＴ２に印加される信号が何れもハイレベルの場合にのみハイレベルで出力されるので、ＯＲゲートＯＲ２の出力信号は、(1)少なくとも状態感知信号Ａ、Ｂに対応する２つのｎデータで何れも遷移が発生するか、(2)少なくとも状態感知信号Ｃ、Ｄに対応する２つのｎデータで何れも遷移が発生するか、(3)４つのｎデータで何れも遷移が発生する場合にハイレベルとなる。
【００４４】
そして、ＡＮＤゲートＡＤ１の出力信号は、状態感知信号Ａ、Ｂに対応される２つのｎデータのうち，少なくとも１つで遷移が発生し、状態感知信号Ｃ、Ｄに対応する２つのｎデータのうち、少なくとも１つで遷移が発生した場合にハイレベルとなる。
【００４５】
したがって、第３単位シフト部ＵＮＩＴ３の出力信号は、上述のように、ＯＲゲートＯＲ２の出力がハイレベルで、ＡＮＤゲートＡＤ１の出力がハイレベルの場合、すなわち４つのｎデータのうち、少なくとも３つで遷移が発生した場合にハイレベルで出力される。
【００４６】
そして、ＡＮＤゲートＡＤ２の出力信号は、２つの単位シフト部ＵＮＩＴ１、ＵＮＩＴ２の第２出力端Ｍｉｎｏｒの信号が何れもがハイレベルの場合、すなわち４つのｎデータで何れも遷移が発生した場合にハイレベルとなる。
【００４７】
したがって、反転フラグＩＦは４つのｎデータのうち、少なくとも３つのデータで遷移が発生した場合にハイレベルに活性化される。
【００４８】
図１０は、図８の遷移率計算部２８を８ビットに拡張した場合の構成を示すブロック図である。
【００４９】
図１０の場合も、図８の場合と同じ原理が適用され、図１０においては８つのｎデータのうち、少なくとも５つのｎデータで遷移が発生した場合、反転フラグＩＦがハイレベルに活性化するように設計されている。
【００５０】
図１１は、図２における第１データ反転部３０及び第２データ反転部４０の関係をより詳細に示すブロック図である。
【００５１】
第１データ反転部３０は、メモリコア１０から出力されるデータの差動データＩＯ、ＩＯＢをＩＯＳＡ１２から印加され、反転フラグＩＦとデータ出力信号ｉｏｓａ＿ｏｕｔとに応じて差動データＩＯ、ＩＯＢのうちの何れかを選択的にＧＩＯラインに出力する。すなわち、第１データ反転部３０はデータ出力信号ｉｏｓａ＿ｏｕｔが活性化された状態で、反転フラグＩＦがローレベルに非活性化された場合にデータＩＯをそのままＧＩＯラインに出力し、反転フラグＩＦがハイレベルに活性化された場合にはデータＩＯＢをＧＩＯラインに出力することによって、反転されたデータを出力する。
【００５２】
インバータＩＶ１、ＩＶ２はＧＩＯラインのデータを一定時間バッファリングして再びＧＩＯラインに出力し、インバータＩＶ３はＧＩＯラインのデータを反転させて第２データ反転部４０に出力する。
【００５３】
第２データ反転部４０は反転フラグＩＦとデータ出力信号ｉｏｓａ＿ｏｕｔとに応じて（より正確には、遅延されたこれらの信号に応じて）、第１データ反転部３０の出力信号またはインバータＩＶ３の出力信号を選択的に出力することによって、第１データ反転部３０により位相が反転されたデータの位相を元の位相に戻して、メモリコア１０から出力された元のデータと同じデータがパイプラインまたはレジスタ１４に格納可能にする。
【００５４】
遅延部５０は、ＩＯＳＡ１２からＧＩＯラインまでデータが伝達される過程で発生する遅延を補償するために、そのデータ伝送が遅延された時間に相当する時間、反転フラグＩＦとデータ出力信号ｉｏｓａ＿ｏｕｔとを遅延させて第２データ反転部４０に印加する。
【００５５】
図１２は、図１１における第１データ反転部３０及び第２データ反転部４０の構成をより詳細に示す回路図である。
【００５６】
第１及び第２データ反転部３０、４０は、反転フラグＩＦとデータ出力信号ｉｏｓａ＿ｏｕｔとに応じて、２つの入力信号Ａ、Ｂ（例えば、第１データ反転部３０に関しては差動データＩＯ、ＩＯＢ）のうちの何れかを選択的に出力する２入力マルチプレクサ(ＭＵＸ)で構成される。
【００５７】
図１３は、８ビットデータが伝送される場合に、本発明のデータ伝送制御装置により内部データがＧＩＯラインに出力される動作を表す真理値表を示す図である。
【００５８】
図１３に示した真理値表のように、ｎ-１データ及びｎデータの対応する各ビットを比較して、位相が変化したビットが５つより少ない場合には、ｎデータがそのままＧＩＯラインに出力される。これに対して、位相の変化したビットが５つ以上である場合には、反転フラグＩＦが活性化されて第１データ反転部３０によってｎデータの位相が反転されて、ＧＩＯラインに出力される。
【００５９】
この後、第１データ反転部３０により位相が反転された後、ＧＩＯラインを介して伝送されたデータは再び第２データ反転部４０でその位相が反転される。その結果、ＧＩＯラインを介してデータが伝送される過程ではデータが反転されたビットの数を低減し、メモリコア１０からの出力データをそのまま出力できるようになる。
【００６０】
図１４は、上述の構成を有する本発明の実施の形態に係るオンチップデータ伝送制御装置の動作を示すタイミングチャートであり、図１４を用いて本オンチップデータ伝送制御装置の動作を簡略に説明する。
【００６１】
チップ選択信号ｃｓが活性化されると、ストローブ信号ｉｏｓａ＿ｓｔｂ、データ出力信号ｉｏｓａ＿ｏｕｔ、シフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ１、Ｓｈｉｆｔ＿ｃｔｒｌ２が活性化される。チップ選択信号ｃｓにより選択されたメモリコア１０のセルデータ(ｎ-１データ。図１４では、(ｎ-１)thで示す)はＬＩＯ(Ｌｏｃａｌ Ｉｎｐｕｔ Ｏｕｔｐｕｔ)ラインを介してＩＯＳＡ１２に伝送され、ＩＯＳＡ１２はストローブ信号ｉｏｓａ＿ｓｔｂに同期してｎ-１データＩＯ/ＩＯＢを出力する。ｎ-１データはチップ選択信号ｃｓに同期したシフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ１によりｎ-１レジスタ２２に格納された後、状態変化感知部２６に出力される。
【００６２】
次に、同様にチップ選択信号ｃｓにより選択されたメモリコア１０のセルデータ(ｎデータ。図１４では、ｎthで示す)はＬＩＯラインを介してＩＯＳＡ１２に伝送され、ＩＯＳＡ１２はストローブ信号ｉｏｓａ＿ｓｔｂに同期してｎデータＩＯ/ＩＯＢを出力する。ｎデータはチップ選択信号ｃｓに同期したシフトクロック信号Ｓｈｉｆｔ＿ｃｔｒｌ２によりｎレジスタ２４に格納された後、状態変化感知部２６に出力される。
【００６３】
状態変化感知部２６は、ｎ-１レジスタ２２を介して状態変化感知部２６に伝送された信号(ｎ-１)ｒｅｇと、ｎレジスタ２４を介して状態変化感知部２６に伝送された信号(ｎ)ｒｅｇの状態を比較して、各データに対応する状態感知信号を遷移計算部２８に出力する。遷移計算部２８は、上述した方法で状態感知信号をシフトさせて伝送される全データのうち、予め設定された所定の数以上のビットデータで遷移が発生した場合に反転フラグＩＦを活性化させる。
【００６４】
反転フラグＩＦが活性化すれば、第１データ反転部３０によりｎデータの位相が反転されてＧＩＯラインに伝送され、ＧＩＯラインを介して伝送されたｎデータは再び第２データ反転部４０で反転されて、パイプラインまたはレジスタ１４にメモリコア１０から出力された元のデータが格納される。
【００６５】
図１５は、本発明の第２の実施の形態に係るオンチップデータ伝送制御装置の構成を示すブロック図である。
【００６６】
本実施の形態では、データ比較部２０を遷移計算部２８のみで構成しており、他の構成要素は図２と同じである。
【００６７】
本実施の形態の場合、現在のデータを以前のデータと比較しないので、反転フラグＩＦは、現在のデータでハイレベルのデータが予め設定された所定の数以上になる場合、活性化される。このような場合、ハイレベルのデータとローレベルのデータの遷移数が同じになり、ＧＩＯラインを充電するための電源電圧ＶＤＤからの電力供給またはＧＩＯラインをグラウンドレベルに設定するための接地電圧ＶＳＳによる放電は、常に全データ数の半分以下で発生するようになり、オンチップノイズを半分以下に低減することができる。
【００６８】
図１６は、本発明の第３の実施の形態に係るオンチップデータ伝送制御装置の構成を示すブロック図である。
【００６９】
本実施の形態では、図１１と比較して第２データ反転部４０を備えず、反転フラグＩＦを格納して出力するためのレジスタ６０及びフラグドライバ７０を備える。すなわち、本実施の形態では内部ＧＩＯラインで遷移されるデータの数のみならず、外部の入出力ライン(図示せず)で遷移されるデータの数も低減させるために、第１データ反転部３０で反転されたデータをデータ出力制御装置内で再び反転させずに、そのまま外部の入出力ラインに出力する。そして、第１データ反転部３０で反転されたデータを元のデータに戻すことができるように、データが反転されたか否かを知らせるための反転フラグＩＦも共に出力する。
【００７０】
図１７は、上述のオンチップデータ伝送制御方法をデータ入力装置に適用した、第４の実施の形態に係るオンチップデータ伝送制御装置を示すブロック図である。
【００７１】
上述した本発明に係る伝送データ伝送制御方法は、入力バッファ８０を介して印加されるデータをメモリコア１０に格納する場合にも同様に適用できる。すなわち、図２と同様に、現在の入力データと以前の入力データの状態をデータ比較部２０で比較して位相が遷移された現在の入力データのビット数を検知した後、その数が予め設定された所定の数以上になれば、反転フラグＩＦを生成する（活性化させる）。反転フラグＩＦが活性化すれば、第１データ反転部３０は、入力バッファ８０を介して印加された現在の入力データを反転させてＧＩＯラインを介して伝送し、第２データ反転部３０は、ＧＩＯラインを介して伝送されてきた入力データを再び反転させてＩＯＳＡ１２に伝送する。
【００７２】
また、第２の実施の形態として上述したように、データ比較部２０を遷移計算部２８のみで形成して特定の位相(例えば、ハイレベル)のデータが予め設定された所定の数以上になれば、反転フラグＩＦを生成し、入力されるデータを第１データ反転部３０及び第２データ反転部４０によってそれぞれ反転せしめることができる。
【００７３】
以上、本発明の実施の形態について具体的に説明したが、本発明は、上述の実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で種々の変形が可能である。
【図面の簡単な説明】
【００７４】
【図１】従来のオンチップデータの出力装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るオンチップデータ伝送制御装置の構成を示すブロック図である。
【図３】図２におけるデータ比較部の構成をより詳細に示すブロック図である。
【図４】図３におけるｎ-１レジスタの構成をより詳細に示すブロック図である。
【図５】図４の各Ｄ-Ｆ/Ｆの構成をより詳細に示す回路図である。
【図６】図３におけるｎレジスタの構成をより詳細に示すブロック図である。
【図７】図６の各Ｄ-Ｆ/Ｆの構成をより詳細に示す回路図である。
【図８】図３における遷移計算部の構成をより詳細に示すブロック図である。
【図９】図８における単位シフト部の構成をより詳細に示す論理回路図及び真理値表である。
【図１０】図８の遷移率計算部を８ビットに拡張した場合の構成を示すブロック図である。
【図１１】図２における第１データ反転部及び第２データ反転部の関係をより詳細に示すブロック図である。
【図１２】図１１における第１データ反転部３０及び第２データ反転部４０の構成をより詳細に示す回路図である。
【図１３】８ビットデータが伝送される場合に、本発明のオンチップデータ伝送制御装置により内部データがＧＩＯラインに出力される動作を表す真理値表を示す図である。
【図１４】本発明の第１の実施の形態に係るオンチップデータ伝送制御装置の動作を表すタイミングチャートである。
【図１５】本発明の第２の実施の形態に係るオンチップデータ伝送制御装置の構成を示すブロック図である。
【図１６】本発明の第３の実施の形態に係るオンチップデータ伝送制御装置の構成を示すブロック図である。
【図１７】本発明のオンチップデータ伝送制御方法をデータ入力装置に適用した第４の実施の形態に係るオンチップデータ伝送制御装置を示すブロック図である。
【符号の説明】
【００７５】
１０    メモリコア
１２    内部Ｉ／Ｏドライバ（ＩＯＳＡ）
１４    パイプラインまたはレジスタ
１６    Ｉ／Ｏドライバ
２０    データ比較部
２２    ｎ-１レジスタ
２４    ｎレジスタ
２６    状態変化感知部
２８    遷移計算部
３０    第１データ反転部
４０    第２データ反転部
５０    遅延部
【図１】
2006191567.tif 000003
【図２】
2006191567.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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