(57)【要約】【課題】  超低損失で、小型で、しかも高温環境でも動作可能な炭化珪素半導体インバータ装置を提供する。【解決手段】  電力用パワーデバイスの第１横型ＭＯＳＦＥＴ１と第２横型ＭＯＳＦＥＴ２とが共通の炭化珪素基板１００上に素子分離領域１８によって電気的に絶縁されて形成され、第１横型ＭＯＳＦＥＴ１のドレイン電極１６と第２横型ＭＯＳＦＥＴ２のソース電極１５とが炭化珪素基板１００上で電気的に接続されており、横型ＭＯＳＦＥＴ１、２の制御回路２１を構成する素子も同一炭化珪素基板１００上に素子分離領域２２によって横型ＭＯＳＦＥＴ１、２とは電気的に絶縁されて形成されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
直流電圧が印加される一対の入力端子間に直列接続され、その接続部の電圧が出力端子へ出力されるハイサイドおよびローサイドのスイッチング素子を備えたインバータ装置であって、
前記ハイサイドおよびローサイドのスイッチング素子は、同一の基板上に形成された炭化珪素半導体からなる半導体領域を共有し、かつ、それぞれ、前記半導体領域上に形成された正側電極および負側電極と制御電極とを有しているインバータ装置。
【請求項２】
前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第１導電型の第１の層と、前記第１の層上の所定領域に形成された第２導電型の第２の層と、前記第２の層に対して間隔をおいて前記第１の層の表層部に形成され前記第１の層より不純物濃度の高い第１導電型のドレイン層と、前記第１の層に対して間隔をおいて前記第２の層の表層部に形成された第１導電型のソース層とを有し、前記制御電極が前記第１の層と前記ソース層とで挟まれた前記第２の層の上に絶縁膜を介して形成され、前記正側電極が前記ドレイン層上に形成され、前記負側電極が前記ソース層上に形成された横型ＭＯＳＦＥＴである請求項１に記載のインバータ装置。
【請求項３】
前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第１導電型の第１の層と、前記第１の層上の所定領域に形成された第２導電型の第２の層と、前記第２の層に対して間隔をおいて前記第１の層の表層部に形成された第２導電型のコレクタ層と、前記第１の層に対して間隔をおいて前記第２の層の表層部に形成された第１導電型のエミッタ層とを有し、前記制御電極が前記第１の層と前記エミッタ層とで挟まれた前記第２の層の上に絶縁膜を介して形成され、前記正側電極が前記コレクタ層上に形成され、前記負側電極が前記エミッタ層上に形成された横型ＩＧＢＴである請求項１に記載のインバータ装置。
【請求項４】
前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが、前記基板上で接続されることにより、前記ハイサイドおよびローサイドのスイッチング素子が直列接続されている請求項１〜３のいずれか１項に記載のインバータ装置。
【請求項５】
前記ハイサイドのスイッチング素子の前記半導体領域と前記ローサイドのスイッチング素子の前記半導体領域との間に第１の素子分離領域が形成され、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第１の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されている請求項１〜４のいずれか１項に記載のインバータ装置。
【請求項６】
前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ハイサイドのスイッチング素子の正側電極同士が前記基板上で電気的に接続されている請求項１〜４のいずれか１項に記載のインバータ装置。
【請求項７】
前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ローサイドのスイッチング素子の負側電極同士が前記基板上で電気的に接続されている請求項１〜４のいずれか１項に記載のインバータ装置。
【請求項８】
前記ハイサイドおよびローサイドの各スイッチング素子の前記半導体領域間に第１の素子分離領域が形成され、前記ハイサイドおよびローサイドのスイッチング素子の各ペアが前記第１の素子分離領域を挟んで隣接するように配置され、かつ前記各ペア内において、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第１の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されている請求項６または７に記載のインバータ装置。
【請求項９】
前記ハイサイドおよびローサイドのスイッチング素子をオンオフ制御するための制御用半導体素子群が、第２の素子分離領域により前記ハイサイドおよびローサイドのスイッチング素子と電気的に分離されて前記基板上に形成されている請求項１〜８のいずれか１項に記載のインバータ装置。
【請求項１０】
前記制御用半導体素子群は、前記第２の素子分離領域により前記スイッチング素子の前記半導体領域とは電気的に分離されて前記基板上に形成されたポリシリコン領域に形成されている請求項９に記載のインバータ装置。
【請求項１１】
前記第２の素子分離領域は、炭化珪素半導体で構成され、前記半導体領域と接する部分で前記半導体領域とｐｎ接合されている請求項９または１０に記載のインバータ装置。
【請求項１２】
前記第２の素子分離領域は、二酸化珪素で構成されている請求項９または１０に記載のインバータ装置。
【請求項１３】
前記ハイサイドおよびローサイドのスイッチング素子のそれぞれは、耐圧が６００Ｖ以上、１２００Ｖ以下である請求項１〜１２のいずれか１項に記載のインバータ装置。
【請求項１４】
前記基板は、炭化珪素基板である請求項１〜１３のいずれか１項に記載のインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いたインバータ装置に関し、特に、横型炭化珪素半導体素子を用いたインバータ装置に関するものである。
【背景技術】
【０００２】
近年、家電製品等の省エネルギー化、小型化が進み、それに伴って電力を制御するインバータに対しても省エネルギー化、小型化が求められている。このような要求に応えるために、パワーＦＥＴとその駆動を制御する制御用素子を同一の基板上に形成することによって、配線による電力損失を低減したり、インバータを小型化することが行われている。例えば、シリコン基板を用いたモノリシックパワーデバイスが提案されている（特許文献１参照）。この様にシリコンを基板として用いた場合のパワーＭＯＳＦＥＴでは耐圧性向上のために縦方向に電圧が印加されるような縦型構造となっているため、ソース電極及びゲート電極が基板の表面にある一方、ドレイン電極が基板の裏面にある。従って、１つのパワーデバイスに対して制御用の半導体素子を同一の基板上に形成することになる。
【０００３】
通常のインバータでは３相の巻線を有する電動機の制御を行うことが多い。図７に従来のインバータの回路図を示す。同図に示すように１つの電動機２０２を制御するのにパワーＭＯＳＦＥＴ２００が６個とそれぞれのパワーＭＯＳＦＥＴ２００の制御を行う制御回路２０１が６個必要となる。図７中、上側の３つのパワーＭＯＳＦＥＴ２００は、ドレイン電極が直流電圧Ｖの高電位側に接続されたハイサイドのスイッチング素子となり、下側の３つのパワーＭＯＳＦＥＴ２００は、ソース電極が直流電圧Ｖの低電位側に接続されたローサイドのスイッチング素子となっている。
【０００４】
炭化珪素（シリコンカーバイド、ＳｉＣ）はシリコン（Ｓｉ）に比べてバンドギャップが大きく次世代のパワーデバイスへ応用されることが期待される半導体材料である。炭化珪素の絶縁破壊電界はシリコンに比べて一桁以上高いという優れた物性を有することから、炭化珪素を用いたパワーデバイスではシリコンのデバイスに比べて一桁以上の電力損失を低減させることが可能であり、高温の環境下でも動作が可能である（例えば特許文献２参照）。
【特許文献１】特開平９−２２３７３０号公報
【特許文献２】特開平１１−１７８３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、以下のような不具合が存在する。
【０００６】
まず、モノリシックに構成されるパワーデバイスをさらに小型化することが困難であるという問題がある。例えば６００Ｖ以上の耐圧が必要となる場合、シリコンを基板として用いた場合では上記のようにパワーＦＥＴを縦型構造にする必要がある。そのため、１つのパワーＦＥＴと制御回路を同一の基板上に形成することはできても、複数個のパワーＦＥＴを同一の基板上に形成することは困難である。例えば、直列接続されるハイサイドとローサイドのスイッチング素子を縦型構造のパワーＦＥＴで同一基板に形成する場合、基板の表面側にあるハイサイドのパワーＦＥＴのソース電極と、基板の裏面側にあるローサイドのパワーＦＥＴのドレイン電極とを接続しなければならず、その配線が困難である。図７のインバータでは６個のパワーＦＥＴが必要であるが、６個のパワーＦＥＴを同一基板に形成することができず、さらなる小型化は困難である。
【０００７】
さらに、シリコン半導体の接合部の許容温度値が１５５℃位であるために、シリコンパワーＦＥＴでは耐熱保護のために冷却フィンを設置することが必要不可欠であり、そのためにインバータ装置の容積を小型化することが不可能となる。さらに、シリコンパワーＦＥＴの使用環境温度が高くなればなるほど冷却フィンの寸法を大きくする必要があり、インバータ装置の容積がさらに大きくなる。
【０００８】
また、パワーＦＥＴの電力損失をさらに低減することが困難であるという問題がある。即ち、従来技術では１チップ化されたパワーＦＥＴの半導体としてシリコンが用いられているために、パワーＦＥＴにおける電力損失をシリコンの物性限界によって制限される損失よりも低減することは不可能となっている。
【０００９】
このように、従来のモノリシックパワーデバイスにおける上記課題を解決するようなインバータ装置を実現することが望まれている。
【００１０】
そこで本発明は、上記従来の問題点に鑑み、シリコンパワーデバイスの限界を超えるような超低損失を実現するとともに、小型化を図ることができるインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明のインバータ装置は、直流電圧が印加される一対の入力端子間に直列接続され、その接続部の電圧が出力端子へ出力されるハイサイドおよびローサイドのスイッチング素子を備えたインバータ装置であって、前記ハイサイドおよびローサイドのスイッチング素子は、同一の基板上に形成された炭化珪素半導体からなる半導体領域を共有し、かつ、それぞれ、前記半導体領域上に形成された正側電極および負側電極と制御電極とを有している。
【００１２】
この構成によれば、スイッチング素子が、シリコンに比べてバンドギャップが大きく絶縁破壊電界が一桁以上高い炭化珪素からなる半導体領域で形成されることにより、シリコンのデバイスに比べて一桁以上の電力損失を低減させることができ、さらに、スイッチング素子を、その正側電極および負側電極と制御電極とが半導体領域上すなわち基板の同じ面側に形成されたサイズの小さな横型半導体素子としても十分な耐圧を実現することができ、また横型半導体素子とすることで同一の基板上にハイサイドおよびローサイドのスイッチング素子を容易に形成することができ、装置の小型化が可能となる。また、炭化珪素半導体を用いた素子は高温動作が可能で、シリコンパワーＦＥＴを用いた場合に必要であった冷却フィン等も不要となり、この点からも装置の小型化に寄与できる。
【００１３】
本発明において、前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第１導電型の第１の層と、前記第１の層上の所定領域に形成された第２導電型の第２の層と、前記第２の層に対して間隔をおいて前記第１の層の表層部に形成され前記第１の層より不純物濃度の高い第１導電型のドレイン層と、前記第１の層に対して間隔をおいて前記第２の層の表層部に形成された第１導電型のソース層とを有し、前記制御電極が前記第１の層と前記ソース層とで挟まれた前記第２の層の上に絶縁膜を介して形成され、前記正側電極が前記ドレイン層上に形成され、前記負側電極が前記ソース層上に形成された横型ＭＯＳＦＥＴであることが好ましい。
【００１４】
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子はそれぞれ、前記半導体領域が、前記基板上に形成された第１導電型の第１の層と、前記第１の層上の所定領域に形成された第２導電型の第２の層と、前記第２の層に対して間隔をおいて前記第１の層の表層部に形成された第２導電型のコレクタ層と、前記第１の層に対して間隔をおいて前記第２の層の表層部に形成された第１導電型のエミッタ層とを有し、前記制御電極が前記第１の層と前記エミッタ層とで挟まれた前記第２の層の上に絶縁膜を介して形成され、前記正側電極が前記コレクタ層上に形成され、前記負側電極が前記エミッタ層上に形成された横型ＩＧＢＴであることが好ましい。
【００１５】
また、本発明において、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが、前記基板上で接続されることにより、前記ハイサイドおよびローサイドのスイッチング素子が直列接続されていることが好ましい。これにより、外部配線によってハイサイドのスイッチング素子の負側電極とローサイドのスイッチング素子の正側電極とを接続する必要がなく、配線抵抗による電力損失を低減することに加えて、インバータ装置をより小型化することができる。
【００１６】
また、本発明において、前記ハイサイドのスイッチング素子の前記半導体領域と前記ローサイドのスイッチング素子の前記半導体領域との間に第１の素子分離領域が形成され、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第１の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されていることが好ましい。これにより、ハイサイドのスイッチング素子の負側電極とローサイドのスイッチング素子の正側電極との間隔を最小にでき、インバータ装置をより小型化することができる。
【００１７】
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ハイサイドのスイッチング素子の正側電極同士が前記基板上で電気的に接続されていることが好ましい。これにより、外部配線によって正側電極同士を接続する必要がなく、配線抵抗による電力損失を低減することに加えて、インバータ装置をさらに小型化することが可能となる。
【００１８】
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子のペアが同一の前記基板上に複数形成され、前記各ペアの前記ローサイドのスイッチング素子の負側電極同士が前記基板上で電気的に接続されていることが好ましい。これにより、外部配線によって負側電極同士を接続する必要がなく、配線抵抗による電力損失を低減することに加えて、インバータ装置をさらに小型化することが可能となる。
【００１９】
また、本発明において、前記ハイサイドおよびローサイドの各スイッチング素子の前記半導体領域間に第１の素子分離領域が形成され、前記ハイサイドおよびローサイドのスイッチング素子の各ペアが前記第１の素子分離領域を挟んで隣接するように配置され、かつ前記各ペア内において、前記ハイサイドのスイッチング素子の前記負側電極と前記ローサイドのスイッチング素子の前記正側電極とが前記第１の素子分離領域を挟んで隣接するように、前記ハイサイドおよびローサイドのスイッチング素子が配置されていることが好ましい。これにより、各ペア間の間隔を小さくできるとともに、ハイサイドのスイッチング素子の負側電極とローサイドのスイッチング素子の正側電極との間隔を最小にでき、インバータ装置をより小型化することができる。
【００２０】
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子をオンオフ制御するための制御用半導体素子群が、第２の素子分離領域により前記ハイサイドおよびローサイドのスイッチング素子と電気的に分離されて前記基板上に形成されていることが好ましい。このように、ハイサイドおよびローサイドのスイッチング素子に加え、その制御回路を構成する制御用半導体素子群が同一基板上に形成されていることにより、より小型化されたインバータ装置を実現することが可能となる。
【００２１】
この場合、前記制御用半導体素子群は、前記第２の素子分離領域により前記スイッチング素子の前記半導体領域とは電気的に分離されて前記基板上に形成されたポリシリコン領域に形成されていてもよい。この構成により、制御用半導体素子群を低温プロセスを用いたシリコン半導体素子で形成できる。
【００２２】
また、前記第２の素子分離領域は、炭化珪素半導体で構成され、前記半導体領域と接する部分で前記半導体領域とｐｎ接合されていてもよい。これにより、ハイサイドおよびローサイドのスイッチング素子と制御用半導体素子群とが電気的に絶縁される。
【００２３】
また、前記第２の素子分離領域は、二酸化珪素で構成されていてもよい。これにより、ハイサイドおよびローサイドのスイッチング素子と制御用半導体素子群とが電気的に絶縁され、その絶縁される効果が大きなものとなる。
【００２４】
また、本発明において、前記ハイサイドおよびローサイドのスイッチング素子のそれぞれは、耐圧が６００Ｖ以上、１２００Ｖ以下であることが好ましい。
【００２５】
また、本発明において、前記基板は、炭化珪素基板であることが好ましい。これにより、その上の炭化珪素半導体からなる半導体領域を容易に形成できる。
【発明の効果】
【００２６】
本発明は、以上に説明した構成を有し、シリコンパワーデバイスの限界を超えるような超低損失を実現するとともに、小型化を図ることができるインバータ装置を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２８】
（実施の形態１）
本発明の実施の形態１は、共通の炭化珪素基板上に、複数の横型ＭＯＳＦＥＴが素子分離領域により電気的に絶縁されており、さらに横型ＭＯＳＦＥＴを制御する制御回路を構成する制御用半導体素子群が併せて形成された炭化珪素半導体インバータ装置を例示する。
【００２９】
本実施の形態１の炭化珪素半導体インバータ装置の回路構成は図７の従来例と同じである。従ってその説明を省略する。図１は本実施の形態における１つのチップからなる炭化珪素半導体インバータ装置の上面視における構造を示す上面図である。６個の横型ＭＯＳＦＥＴと制御用半導体素子群で構成される制御回路２１とを備えている。６個の横型ＭＯＳＦＥＴは、第１ゲート電極１２を有する第１横型ＭＯＳＦＥＴ、第２ゲート電極１３を有する第２横型ＭＯＳＦＥＴ、第３ゲート電極３７を有する第３横型ＭＯＳＦＥＴ、第４ゲート電極３８を有する第４横型ＭＯＳＦＥＴ、第５ゲート電極３９を有する第５横型ＭＯＳＦＥＴ、及び第６ゲート電極４０を有する第６横型ＭＯＳＦＥＴとであり、それぞれのＭＯＳＦＥＴは縦方向および横方向に形成された素子分離領域１８（１８ａ，１８ｂ）によって素子分離されている。第１横型ＭＯＳＦＥＴ及び第２横型ＭＯＳＦＥＴのペア、第３横型ＭＯＳＦＥＴ及び第４横型ＭＯＳＦＥＴのペア、第５横型ＭＯＳＦＥＴ及び第６横型ＭＯＳＦＥＴのペアは、それぞれ、図７の回路図において、両端に直流電圧Ｖが印加され直列接続された１組のハイサイドおよびローサイドのＭＯＳＦＥＴ２００に相当するもので、第１、第３、第５横型ＭＯＳＦＥＴがローサイドのスイッチング素子であり、第２、第４、第６横型ＭＯＳＦＥＴがハイサイドのスイッチング素子である。上記の各ペアは同様の構成であり、第１横型ＭＯＳＦＥＴ及び第２横型ＭＯＳＦＥＴのペアの構成を図２を用いて説明する。
【００３０】
図２は、本実施の形態における炭化珪素半導体インバータ装置の断面視における構造を示す断面図であり、これは図１におけるＡ−Ａ断面部分を示したものである。図２に示すように、第１横型ＭＯＳＦＥＴ１は、炭化珪素基板１００の主面上に形成されたｎ型のドリフト層３と、ドリフト層３の表層に形成されたｎ型の第１ドレイン層４と、ドリフト層３内に形成されたｐ型の第１ベース層６と、第１ベース層６内に形成されたｎ型の第１ソース層８と、第１ベース層６の上に形成された第１ゲート絶縁膜１０と、第１ゲート絶縁膜１０の上に形成された第１ゲート電極１２と、第１ソース層８の上に形成された第１ソース電極１４と、第１ドレイン層４の上に形成された第１ドレイン電極１６とを備えている。同様に、第２横型ＭＯＳＦＥＴ２は、ｎ型のドリフト層３と、ドリフト層３の表層に形成されたｎ型の第２ドレイン層５と、ドリフト層３内に形成されたｐ型の第２ベース層７と、第２ベース層７内に形成されたｎ型の第２ソース層９と、第２ベース層７の上に形成された第２ゲート絶縁膜１１と、第２ゲート絶縁膜１１の上に形成された第２ゲート電極１３と、第２ソース層９の上に形成された第２ソース電極１５と、第２ドレイン層５の上に形成された第２ドレイン電極１７とを備えている。そして、第１横型ＭＯＳＦＥＴ１と第２横型ＭＯＳＦＥＴ２とは、ｐ型の素子分離領域１８により素子分離され、素子分離領域１８上で第１ドレイン電極１６と第２ソース電極１５との間に層間絶縁膜１９が形成され、層間絶縁膜１９上に第１ドレイン電極１６と第２ソース電極１５とを電気的に接続するＤ−Ｓコネクト層２０が形成されている。なお、ソース電極１４、１５は、ソース層８、９上からベース層６、７上に渡って形成されているが、ソース層８、９上のみに形成されてあってもよい。
【００３１】
また、図１において、ローサイドのスイッチング素子間では、第１横型ＭＯＳＦＥＴのソース電極１４（図２参照）と第３及び第５横型ＭＯＳＦＥＴのソース電極とが、連続して一体的にＳ−Ｓコネクト層４１として形成され、電気的に接続されている。ハイサイドのスイッチング素子間では、第２横型ＭＯＳＦＥＴのドレイン電極１７（図２参照）と第４及び第６横型ＭＯＳＦＥＴのドレイン電極とが、連続して一体的にＤ−Ｄコネクト層４２として形成され、電気的に接続されている。
【００３２】
また、図２の制御回路２１では、その一部を構成する制御用半導体素子の一例としてＣＭＯＳＦＥＴを図示してあり、制御回路２１は、ｐ型の素子分離領域２２によって第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２と電気的に絶縁されている。図示されているＣＭＯＳＦＥＴは、ｐチャネルＦＥＴが形成されるｎ型領域２３、ｐ型ソース領域２４、ｐ型ドレイン領域２５、ソース電極２６、ドレイン電極２７、ゲート絶縁膜２８上に設けられたゲート電極２９と、ｎチャネルＦＥＴが形成されるｐ型領域３０、ｎ型ソース領域３１、ｎ型ドレイン領域３２、ソース電極３３、ドレイン電極３４、ゲート絶縁膜３５上に設けられたゲート電極３６から構成されている。
【００３３】
次に、この炭化珪素半導体インバータ装置の作製方法について説明する。図３（ａ）〜（ｄ）は、本実施の形態に係る炭化珪素半導体インバータ装置の製造工程を示す断面図である。ここでは、図１におけるＡ−Ａ断面部分すなわち図２に示された部分を示して説明する。
【００３４】
図３（ａ）に示す工程の前に、以下の工程を行う。まず、炭化珪素基板１００を準備する。炭化珪素基板１００としては、例えば、主面が（０００１）から［１１/２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型不純物がドープされており、キャリア濃度は１×１０１８ｃｍ−３である。
【００３５】
次に、図３（ａ）に示す工程で、ＣＶＤ法により炭化珪素基板１００上にｎ型のドリフト層３をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０１５ｃｍ−３のドリフト層３が形成される。
【００３６】
続いて、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２のｐ型の第１ベース層６及び第２ベース層７と素子分離領域１８及び素子分離領域２２を形成するために、ｎ型ドリフト層３の表面に、例えばＳｉＯ２膜からなりこれらの領域が開口した注入マスク（図示せず）を形成する。そして、注入マスクの上方から、ドリフト層３内に多段階のＡｌイオンの注入を行って、前記の注入マスクを除去した後、活性化アニールを行う。これにより、ｎ型ドリフト層３の一部が、キャリア濃度が１×１０１７ｃｍ−３のｐ型の第１ベース層６及び第２ベース層７と素子分離領域１８及び素子分離領域２２となる。
【００３７】
次に、図３（ｂ）に示す工程で、素子分離領域２２内でＣＭＯＳＦＥＴのｎ型領域２３を形成しようとする領域を開口したＳｉＯ２膜からなる注入マスク（図示せず）を形成する。そして、注入マスクの上方から、素子分離領域２２内に多段階のＮイオンの注入を行い、前記の注入マスクを除去した後、活性化アニールを行う。これにより、素子分離領域２２の一部がキャリア濃度が１×１０１６ｃｍ−３のｎ型領域２３となる。
【００３８】
続いて、ＣＭＯＳＦＥＴのｎ型領域２３内でｐ型領域３０を形成しようとする領域を開口したＳｉＯ２膜からなる注入マスク（図示せず）を形成する。そして、注入マスクの上方から、ｎ型領域２３内に多段階のＡｌイオンの注入を行い、前記の注入マスクを除去した後、活性化アニールを行う。これにより、ｎ型領域２３の一部がｐ型領域３０となる。これらの領域のキャリア濃度は１×１０１６ｃｍ−３となる。
【００３９】
また、ＣＭＯＳＦＥＴのｎ型領域２３内でｐ型ソース領域２４及びｐ型ドレイン領域２５を形成する領域を開口したＳｉＯ２膜からなる注入マスク（図示せず）を形成する。そして、多段階のＡｌイオンの注入を行って、前記注入マスクを除去して活性化アニールを行う。これにより、ｎ型領域２３内にキャリア濃度が１×１０１８ｃｍ−３のｐ型ソース領域２４及びｐ型ドレイン領域２５が形成される。
【００４０】
更に、Ｎイオンを注入して活性化アニールすることにより、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２のドリフト層３内に第１ドレイン層４及び第２ドレイン層５を、第１ベース層６及び第２ベース層７内にそれぞれ第１ソース層８及び第２ソース層９を、ＣＭＯＳＦＥＴのｐ型領域３０内にｎ型ソース領域３１及びｎ型ドレイン領域３２を同時に形成する。これらの領域のキャリア濃度は１×１０１８ｃｍ−３となる。
【００４１】
次に、図３（ｃ）に示す工程で、１１００℃で熱酸化することで基板表面に厚さ３０ｎｍの第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ゲート絶縁膜１０及び第２ゲート絶縁膜１１とＣＭＯＳＦＥＴのゲート絶縁膜２８及びゲート絶縁膜３５を形成する。
【００４２】
その後、図３（ｄ）に示す工程で、電子ビーム（ＥＢ）蒸着装置を用いて第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ソース層８及び第２ソース層９の表面、第１ドレイン層４及び第２ドレイン層５の表面、ＣＭＯＳＦＥＴのｐ型ソース領域２４、ｐ型ドレイン領域２５、ｎ型ソース領域３１及びｎ型ドレイン領域３２の表面にＮｉ膜を形成する。続いて、加熱炉を用いて１０００℃で加熱することにより、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２に第１ソース電極１４及び第２ソース電極１５と第１ドレイン電極１６及び第２ドレイン電極１７が、ＣＭＯＳＦＥＴのｐチャネルＦＥＴにソース電極２６及びドレイン電極２７及びｎチャネルＦＥＴにソース電極３３及びドレイン電極３４が形成される。
【００４３】
続いて、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ゲート絶縁膜１０及び第２ゲート絶縁膜１１、ＣＭＯＳＦＥＴのゲート絶縁膜２８及びゲート絶縁膜３５上にポリシリコン膜を形成し、これをパターニングして、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ゲート電極１２及び第２ゲート電極１３を、ＣＭＯＳＦＥＴのゲート電極２９及びゲート電極３６を形成する。
【００４４】
最後に素子分離領域１８上にＣＶＤ法によってＳｉＯ２膜からなる層間絶縁膜１９を形成し、さらに層間絶縁膜１９上に第１ドレイン電極１６と第２ソース電極１５が電気的に接続するようにＡｌからなるＤ−Ｓコネクト層２０を蒸着により形成する。
【００４５】
以上の工程を経て炭化珪素基板上に作製した炭化珪素半導体インバータ装置は、従来のシリコンパワーデバイスからなるインバータ装置に比べて素子サイズが大幅に縮小し、電力損失も大幅に低減でき、シリコンパワーデバイスでは動作不可能な高温環境下においても動作することができる。したがって、超低損失で小型のインバータ装置を実現することができる。
【００４６】
なお、本実施の形態においては、素子分離領域１８、２２を横型ＭＯＳＦＥＴのｐ型ベース層６、７と同時にイオン注入によって形成したが、同時に形成しなくても同様の効果を得ることができる。ただし、本実施の形態のように、素子分離領域１８、２２とｐ型ベース層６、７を同時に形成する方が製造プロセスの工程数が格段に減るので好ましい。
【００４７】
（実施の形態２）
本発明の実施の形態２では、共通の炭化珪素基板上に、複数の横型ＭＯＳＦＥＴが素子分離領域により電気的に絶縁されており、別の素子分離領域によって電気的に素子分離されたポリシリコン上に、横型ＭＯＳＦＥＴを制御する制御回路を構成する制御用半導体素子群が形成された炭化珪素半導体インバータ装置を例示する。
【００４８】
本実施の形態２の炭化珪素半導体インバータ装置の回路構成は図７の従来例と同じである。従ってその説明を省略する。本実施の形態２の炭化珪素半導体インバータ装置は、実施の形態１と同様、６個の横型ＭＯＳＦＥＴと制御用半導体素子群で構成される制御回路とを備え、実施の形態１の図１と同様に配置されている。
【００４９】
図４は、本実施の形態における炭化珪素半導体インバータ装置の断面視における構造を示す断面図である。図４に示すように、第１横型ＭＯＳＦＥＴ１は、炭化珪素基板１００の主面上に形成されたｎ型のドリフト層３と、ドリフト層３の表層に形成されたｎ型の第１ドレイン層４と、ドリフト層３内に形成されたｐ型の第１ベース層６と、第１ベース層６内に形成されたｎ型の第１ソース層８と、第１ベース層６の上に形成された第１ゲート絶縁膜１０と、第１ゲート絶縁膜１０の上に形成された第１ゲート電極１２と、第１ソース層８の上に形成された第１ソース電極１４と、第１ドレイン層４の上に形成された第１ドレイン電極１６とを備えている。同様に、第２横型ＭＯＳＦＥＴ２は、ｎ型のドリフト層３と、ドリフト層３の表層に形成されたｎ型の第２ドレイン層５と、ドリフト層３内に形成されたｐ型の第２ベース層７と、第２ベース層７内に形成されたｎ型の第２ソース層９と、第２ベース層７の上に形成された第２ゲート絶縁膜１１と、第２ゲート絶縁膜１１の上に形成された第２ゲート電極１３と、第２ソース層９の上に形成された第２ソース電極１５と、第２ドレイン層５の上に形成された第２ドレイン電極１７とを備えている。そして、第１横型ＭＯＳＦＥＴ１と第２横型ＭＯＳＦＥＴ２とは、ｐ型の素子分離領域１８により素子分離され、素子分離領域１８上で第１ドレイン電極１６と第２ソース電極１５との間に層間絶縁膜１９が形成され、層間絶縁膜１９上に第１ドレイン電極１６と第２ソース電極１５とを電気的に接続するＤ−Ｓコネクト層２０が形成されている。
【００５０】
また、図１と同様、ローサイドのスイッチング素子間では、第１横型ＭＯＳＦＥＴのソース電極１４（図４参照）と第３及び第５横型ＭＯＳＦＥＴのソース電極とが、連続して一体的にＳ−Ｓコネクト層４１として形成され、電気的に接続されている。ハイサイドのスイッチング素子間では、第２横型ＭＯＳＦＥＴのドレイン電極１７（図４参照）と第４及び第６横型ＭＯＳＦＥＴのドレイン電極とが、連続して一体的にＤ−Ｄコネクト層４２として形成され、電気的に接続されている。
【００５１】
また、素子分離領域１０２に囲まれたポリシリコン領域に制御回路１０１が形成され、図４の制御回路１０１では、その一部を構成する制御用半導体素子の一例としてＣＭＯＳＦＥＴを図示してあり、制御回路１０１は、ＳｉＯ２膜で形成された素子分離領域１０２によって第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２と電気的に絶縁されている。図示されているＣＭＯＳＦＥＴは、ｐチャネルＦＥＴが形成されるｎ型領域１０３、ｐ型ソース領域１０４、ｐ型ドレイン領域１０５、ソース電極１０６、ドレイン電極１０７、ゲート絶縁膜１０８上に設けられたゲート電極１０９と、ｎチャネルＦＥＴが形成されるｐ型領域１１０、ｎ型ソース領域１１１、ｎ型ドレイン領域１１２、ソース電極１１３、ドレイン電極１１４、ゲート絶縁膜１１５上に設けられたゲート電極１１６とから構成されている。
【００５２】
すなわち、本実施の形態２の構成は、素子分離領域１０２および制御回路１０１領域の構成成分が、実施の形態１における素子分離領域２２および制御回路２１領域の構成成分と異なり、他の構成は実施の形態１と同様である。
【００５３】
次に、本実施の形態における炭化珪素半導体インバータ装置の作製方法について説明する。図５（ａ）〜（ｄ）は、本実施の形態に係る炭化珪素半導体インバータ装置の製造工程を示す断面図である。ここでは、図４に示された部分を示して説明する。
【００５４】
図５（ａ）に示す工程の前に、以下の工程を行う。まず、炭化珪素基板１００を準備する。炭化珪素基板１００としては、例えば、主面が（０００１）から［１１/２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。この基板はｎ型不純物がドープされており、キャリア濃度は１×１０１８ｃｍ−３である。
【００５５】
次に、図５（ａ）に示す工程で、ＣＶＤ法により炭化珪素基板１００上にｎ型のドリフト層３をエピタキシャル成長させる。これによって、厚みが３μｍ、キャリア濃度が約５×１０15ｃｍ-3のドリフト層３が形成される。
【００５６】
次に、多段階のＡｌイオンの注入及び活性化アニールによって、ｎ型ドリフト層３の一部にキャリア濃度が１×１０１７ｃｍ−３のｐ型の第１ベース層６及び第２ベース層７と素子分離領域１８を形成する。
【００５７】
続いて、多段階のＮイオンの注入及び活性化アニールによって、ドリフト層３内に第１ドレイン層４及び第２ドレイン層５を、第１ベース層６及び第２ベース層７内にそれぞれ第１ソース層８及び第２ソース層９を形成する。これらの層のキャリア濃度は１×１０１８ｃｍ−３である。
【００５８】
続いて、１１００℃で熱酸化した後、横型ＭＯＳＦＥＴ１、２の領域以外の部分に形成された酸化膜を除去することで、横型ＭＯＳＦＥＴ１、２の領域の基板表面に厚さ３０ｎｍの酸化膜１１７を形成する。
【００５９】
次に、炭化珪素基板１００上に制御回路１０１を形成する領域を開口したＳｉＯ２膜からなるエッチングマスク（図示せず）を形成し、エッチングガスとしてＣＦ４とＯ２とを用いたプラズマエッチングを行った。そして、炭化珪素基板１００の表面に制御回路１０１領域用のトレンチ溝１１８を形成する。
【００６０】
次に、図５（ｂ）に示す工程で、ＴＥＯＳガスを原料ガスとしたプラズマＣＶＤを用いてトレンチ溝１１８内に二酸化珪素（ＳｉＯ２）膜を堆積することによって、素子分離領域１０２を形成する。
【００６１】
続いて、ＳｉＨ４ガスを原料ガスとし、ＰＨ３ガスをドーパントガスとした減圧熱ＣＶＤを用いてトレンチ溝１１８内のＳｉＯ２膜上にｎ型の不純物をｉｎ−ｓｉｔｕドープしながらポリシリコン膜を堆積する。これにより、素子分離領域１０２上にｎ型領域１０３が形成される。これらの領域のキャリア濃度は１×１０１６ｃｍ−３となる。
【００６２】
次に、図５（ｃ）に示す工程で、多段階のＢイオンの注入及びアニールによって、ＣＭＯＳＦＥＴのｎ型領域１０３内にキャリア濃度が１×１０１６ｃｍ−３のｐ型領域１１０を形成する。続いて、多段階のＢイオンの注入及びアニールによって、ＣＭＯＳＦＥＴのｎ型領域１０３内にキャリア濃度が１×１０１８ｃｍ−３のｐ型ソース領域１０４及びｐ型ドレイン領域１０５を形成する。
【００６３】
更に、Ｐイオンを注入して活性化アニールすることにより、ＣＭＯＳＦＥＴのｐ型領域１１０内にｎ型ソース領域１１１及びｎ型ドレイン領域１１２をそれぞれ形成する。この領域のキャリア濃度は１×１０１８ｃｍ−３となる。
【００６４】
次に、図５（ｄ）に示す工程で、１０００℃で熱酸化することで基板表面に厚さ３０ｎｍのゲート絶縁膜１０８及びゲート絶縁膜１１５を形成する。その後、酸化膜１１７のうち第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２のチャネルとなる領域以外の部分を除去して第１ゲート絶縁膜１０及び第２ゲート絶縁膜１１を形成する。
【００６５】
続いて、電子ビーム（ＥＢ）蒸着装置を用いて第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ソース層８及び第２ソース層９の表面、第１ドレイン層４及び第２ドレイン層５の表面、ＣＭＯＳＦＥＴのｐ型ソース領域１０４、ｐ型ドレイン領域１０５、ｎ型ソース領域１１１及びｎ型ドレイン領域１１２の表面にＮｉ膜を形成する。続いて、加熱炉を用いて１０００℃で加熱することにより、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２に第１ソース電極１４及び第２ソース電極１５と第１ドレイン電極１６及び第２ドレイン電極１７が、ＣＭＯＳＦＥＴのｐチャネルＦＥＴにソース電極１０６及びドレイン電極１０７及びｎチャネルＦＥＴにソース電極１１３及びドレイン電極１１４が形成される。
【００６６】
続いて、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ゲート絶縁膜１０及び第２ゲート絶縁膜１１、ＣＭＯＳＦＥＴのゲート絶縁膜１０８及びゲート絶縁膜１１５上にポリシリコン膜を形成し、これをパターニングして、第１横型ＭＯＳＦＥＴ１及び第２横型ＭＯＳＦＥＴ２の第１ゲート電極１２及び第２ゲート電極１３を、ＣＭＯＳＦＥＴのゲート電極１０９及びゲート電極１１６を形成する。
【００６７】
最後に素子分離領域１８上にＣＶＤ法によってＳｉＯ２膜からなる層間絶縁膜１９を形成し、さらに層間絶縁膜１９上に第１ドレイン電極１６と第２ソース電極１５が電気的に接続するようにＡｌからなるＤ−Ｓコネクト層２０を蒸着により形成する。
【００６８】
以上の工程を経て炭化珪素基板上に作製した炭化珪素半導体インバータ装置は、従来のシリコンパワーデバイスからなるインバータ装置に比べて素子サイズが縮小し、電力損失も低減できる。したがって、超低損失で小型のインバータ装置を実現することができる。
【００６９】
なお、本実施の形態２では、素子分離領域１０２を二酸化珪素で構成したが、ドリフト層３とは導電型が異なるｐ型の炭化珪素半導体領域で構成してもよい。
【００７０】
また、以上の実施の形態１、２において、素子分離領域１８を二酸化珪素膜で構成してもよい。
【００７１】
また、以上の実施の形態１、２においては、電力用トランジスタとしてＭＯＳＦＥＴを作製したが、蓄積型のチャネル構造（埋め込みチャネル構造）を用いた蓄積型ＭＯＳＦＥＴを作製しても同様の効果があり、チャネル抵抗を大幅に低減できることにより、さらに損失を減らすことが可能となるので好ましい。また、この際、蓄積型チャネル層として、アンドープ層とｎ型ドープ層の複数の積層構造によって形成されているデルタドープ構造のチャネル層を用いても、より損失を低減させることが可能となる。
【００７２】
（実施の形態３）
前述の実施の形態１、２においては、ハイサイドおよびローサイドのスイッチング素子として横型ＭＯＳＦＥＴを用いたが、本実施の形態３では、その横型ＭＯＳＦＥＴの代わりに横型ＩＧＢＴを用いたものであり、同様の効果がある。この横型ＩＧＢＴを用いた本実施の形態３における炭化珪素半導体インバータ装置の断面視における構造を示す断面図を図６に示す。図６において、図２、図４と同等部分には同一符号を付し、その詳しい説明は省略する。なお、図６では、制御回路２１および素子分離領域２２を図２と同じ構成にしているが、図４と同様の制御回路１０１および素子分離領域１０２等としてもよいことは言うまでもない。
【００７３】
図６では、図２、図４の横型ＭＯＳＦＥＴ１、２のｎ型のドレイン層４、５に代えてｐ型のコレクタ層５３、５４を形成して横型ＩＧＢＴ５１、５２を構成しており、他の領域の導電型は図２の横型ＭＯＳＦＥＴ１、２の場合と同じである。ただし、横型ＩＧＢＴ５１、５２では、１２、１３をゲート電極、１４、１５をエミッタ電極、１６、１７をコレクタ電極と呼び、３をドリフト層、６、７をベース層、８、９をエミッタ層と呼ぶ。
【００７４】
なお、以上の実施の形態１〜３においては、ハイサイドおよびローサイドのスイッチング素子（横型ＭＯＳＦＥＴまたは横型ＩＧＢＴ）のペアを３組用いた３相インバータ装置を例に説明したが、１組用いる単相ハーフブリッジ回路や２組用いる単相フルブリッジ回路のインバータ装置についても同様に適用できる。
【００７５】
また、以上の実施の形態１〜３においては、同一基板上に制御回路が併せて形成された炭化珪素半導体インバータ装置を作製したが、これらに加えて、昇圧回路素子、ゲート駆動回路素子、保護回路素子及び事故診断回路素子を素子分離領域上に形成することにより装置の信頼性を高め、装置をさらに小型化することが可能となる。
【００７６】
また、以上の実施の形態１〜３においては、４Ｈ−ＳｉＣを炭化珪素基板として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。
【産業上の利用可能性】
【００７７】
本発明にかかるインバータ装置は、超低損失で、小型化が可能であり、各種電子機器、電力機器に設けられるインバータ装置などとして有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１における炭化珪素半導体インバータ装置の上面視における構造を示す上面図である。
【図２】本発明の実施の形態１における炭化珪素半導体インバータ装置の断面視における構造を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態１に係る炭化珪素半導体インバータ装置の製造工程を示す断面図である。
【図４】本発明の実施の形態２における炭化珪素半導体インバータ装置の断面視における構造を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の実施の形態２に係る炭化珪素半導体インバータ装置の製造工程を示す断面図である。
【図６】本発明の実施の形態３における炭化珪素半導体インバータ装置の断面視における構造を示す断面図である。
【図７】従来のインバータの回路図である。
【符号の説明】
【００７９】
１  第１横型ＭＯＳＦＥＴ
２  第２横型ＭＯＳＦＥＴ
３  ドリフト層
４  第１ドレイン層
５  第２ドレイン層
６  第１ベース層
７  第２ベース層
８  第１ソース層
９  第２ソース層
１０  第１ゲート絶縁膜
１１  第２ゲート絶縁膜
１２  第１ゲート電極
１３  第２ゲート電極
１４  第１ソース電極
１５  第２ソース電極
１６  第１ドレイン電極
１７  第２ドレイン電極
１８  素子分離領域
１９  層間絶縁膜
２０  Ｄ−Ｓコネクト層
２１  制御回路
２２  素子分離領域
４１  Ｓ−Ｓコネクト層
４２  Ｄ−Ｄコネクト層
５１  第１横型ＩＧＢＴ
５２  第２横型ＩＧＢＴ
５３  コレクタ層
５４  コレクタ層
１００  炭化珪素基板
１０１  制御回路
２００  パワーＭＯＳＦＥＴ
２０１  制御回路
２０２  電動機
【図１】
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【図２】
2006049402.tif 000004
【図３】
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【図４】
2006049402.tif 000006
【図５】
2006049402.tif 000007
【図６】
2006049402.tif 000008
【図７】
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