(57)【要約】  【課題】レプリカビット線の電荷をダミーセルのリーク電流により早く引き抜いてしまい、所望のセンスアンプ起動タイミングを得ることができない。  【解決手段】  メモリアレイと、センスアンプ回路と、メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセル１０５を含むレプリカ回路と、共通のレプリカビット線に負荷として接続されているダミーセル１０９Ｂとを備え、ダミーセル１０９ＢのドライブトランジスタＮＤ１のソースをHighレベルＶＤＤに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセルへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に供給できる。【選択図】  図１
2006079692.tif 000002
【特許請求の範囲】
【請求項１】
ワード線およびビット線に接続された複数のメモリセルを含むメモリアレイと、前記メモリアレイの選択されたメモリセルから前記ビット線に読み出されたデータを増幅するセンスアンプ回路と、前記メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、前記共通のレプリカビット線に負荷として接続されているダミーセルと、前記レプリカビット線の信号を受けて、前記センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備えた半導体記憶装置であって、
前記ダミーセルは第１、第２、第３、第４の第１導電型のトランジスタと、第１、第２の第２導電型のトランジスタを備え、
前記第１の第１導電型のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第１のノードに接続され、
前記第２の第１導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第２の定電圧源に接続され、
前記第３の第１導電型のトランジスタのドレイン、ソースはそれぞれレプリカビットバー線、前記第２のノードに接続され、
前記第４の第１導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第２のノード、前記第１のノード、前記第２の定電圧源に接続され、
第１の第２導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第１のノード、前記第２のノード、前記第２の定電圧源に接続され、
第２の第２導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ前記第２のノード、前記第１のノード、前記第２の定電圧源に接続されたことを特徴とする半導体記憶装置。
【請求項２】
ダミーセルと通常のメモリアレイとの間にタップセルを設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ダミーセルは第１および第２の第１導電型のトランジスタが拡散層を共有して縦に並べて配置され、
第３および第４の第１導電型のトランジスタが前記第１、第２の第１導電型のトランジスタとセル中心に対して点対称な位置で拡散層を共有して縦に並べて配置され、
第１の第２導電型のトランジスタはまっすぐな第１のゲート配線を前記第２の第１導電型のトランジスタと共有し、前記第２の第１導電型のトランジスタと前記第３の第１導電型のトランジスタの間でかつ第２の第１導電型のトランジスタよりの位置に配置され、
第２の第２導電型のトランジスタはまっすぐな第２のゲート配線を前記第４の第１導電型のトランジスタと共有し前記第１の第２導電型のトランジスタと前記セル中心に対して点対称な位置で前記第１の第１導電型のトランジスタと前記第４の第１導電型のトランジスタの間に配置され、
前記第１の第１導電型のトランジスタはドレインの拡散層領域に第１のコンタクトを有し、
前記第１および第２の第１導電型のトランジスタの間に第２のコンタクトを有し、
前記第２の第１導電型のトランジスタはソースの拡散領域に第３のコンタクトを有し、
前記第１の第１導電型のトランジスタのゲート配線上の前記第２の第２導電型のトランジスタとは反対側に第４のコンタクトを有し、
前記第１の第２導電型のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第５および第６のコンタクトを有し、
前記第１のゲート配線は前記第１の第２導電型のトランジスタと前記第３の第１導電型のトランジスタとの間に第７のコンタクトを有し、
前記第３の第１導電型のトランジスタはドレインの拡散層領域に第８のコンタクトを有し、
前記第３および第４の第１導電型のトランジスタの間に第９のコンタクトを有し、
前記第４の第１導電型のトランジスタはソースの拡散領域に第１０のコンタクトを有し、
前記第３の第１導電型のトランジスタのゲート配線上の前記第１の第２導電型のトランジスタとは反対側に第１１のコンタクトを有し、
前記第２の第２導電型のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第１２および第１３のコンタクトを有し、
前記第２のゲート配線は前記第２の第２導電型のトランジスタと前記第１の第１導電型のトランジスタとの間に第１４のコンタクトを有し、
前記第１のコンタクトはメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、
前記第２、第６および第１４のコンタクトが第１の層で第１のメタル配線で接続され、
前記第７、第９および第１３のコンタクトが第１の層で第２のメタル配線で接続され、
前記第３および第５のコンタクトは第１の層で第３のメタル配線で第２の定電圧源に接続され、
前記第１０および第１２のコンタクトは第１の層で第４のメタル配線で第２の定電圧源に接続され、
前記第５および第１２のコンタクトは第２の層で第５のメタル配線で接続され、
前記第５のメタル配線は第２の定電圧源に接続され、
前記第４のコンタクトはメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
前記第８のコンタクトがメタル配線を介して第１の層とは異なる層でレプリカビットバー線に接続され、
前記第１１のコンタクトはメタル配線を介して第１の層とは異なる層でワード線に接続されたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
【請求項４】
ダミーセルは第１、第２の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第１、第２の第１導電型のトランジスタとはセル中心に対して線対称な位置に、第３、第４の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
前記第２、第４の第１導電型のトランジスタが拡散層を共有して横に並べて配置され、
第１、第２の第２導電型のトランジスタが拡散層を共有して横に並べて配置され、
前記第２の第１導電型のトランジスタのゲートと前記第１の第２導電型トランジスタのゲートは真直ぐな第１のゲート配線で接続され、
前記第４の第１導電型のトランジスタのゲートと前記第２の第２導電型トランジスタのゲートは真直ぐな第２のゲート配線で接続され、
前記第１の第１導電型のトランジスタのゲートはゲート配線とコンタクトを介して第１の定電圧源に接続され、
前記第３の第１導電型のトランジスタのゲートはゲート配線とコンタクトを介しワード線に接続され、
前記第１の第１導電型トランジスタのドレインに第１のコンタクトを有し、
前記第１および第２の第１導電型トランジスタの間の拡散領域に第２のコンタクトを有し、
前記第１の第２導電型のトランジスタのドレインに第３のコンタクトを有し、
前記第１のゲート配線上に第４のコンタクトを有し、
前記第３の第１導電型トランジスタのドレインに第５のコンタクトを有し、
前記第３および第４の第１導電型トランジスタの間の拡散領域に第６のコンタクトを有し、
前記第２の第２導電型のトランジスタのドレインに第７のコンタクトを有し、
前記第２のゲート配線上に第８のコンタクトを有し、
前記第２および第４の第１導電型トランジスタの間の拡散領域に第９のコンタクトを有し、
前記第１および第２の第２導電型トランジスタの間の拡散領域に第１０のコンタクトを有し、
前記第２、第３および第８のコンタクトは第１の層で第１のメタル配線で接続され、
前記第４、第６および第７のコンタクトは第１の層で第２のメタル配線で接続され、
前記第９および第１０のコンタクトは第２の層で第３のメタル配線で接続され、
前記第３のメタル配線は第２の定電圧源に接続され、
前記第１のコンタクトはメタル配線を介してレプリカビット線に接続され、
前記第５のコンタクトはメタル配線を介してレプリカビットバー線に接続されたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
【請求項５】
ダミーセルは第１および第２の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第１、第２の第１導電型のトランジスタとはセル中心に対して線対称な位置に、第３、第４の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第１の第２導電型トランジスタが第２の第１導電型トランジスタと第１のゲート配線を共有して配置され、
第２の第２導電型トランジスタが第４の第１導電型トランジスタと第２のゲート配線を共有して配置され、
前記第１の第１導電型トランジスタのドレインに第１のコンタクトを有し、
前記第１および第２の第１導電型トランジスタの間の拡散領域に第２のコンタクトを有し、
前記第１の第２導電型のトランジスタのドレインに第３のコンタクトを有し、
前記第２の第１導電型トランジスタのソースの拡散領域に第４のコンタクトを有し、
前記第１の第２導電型トランジスタのソースの拡散領域に第５のコンタクトを有し、
前記第３の第１導電型トランジスタのドレインに第６のコンタクトを有し、
前記第３、第４の第１導電型トランジスタの間の拡散領域に第７のコンタクトを有し、
前記第２の第２導電型のトランジスタのドレインに第８のコンタクトを有し、
前記第４の第１導電型トランジスタのソースの拡散領域に第９のコンタクトを有し、
前記第２の第２導電型トランジスタのソースの拡散領域に第１０のコンタクトを有し、
前記第２および第３のコンタクトは第１の層で第１のメタル配線で接続され、
前記第７および第８のコンタクトは第１の層で第２のメタル配線で接続され、
前記第１のメタル配線上で第１１のコンタクトを有し、
前記第２のメタル配線上で第１２のコンタクトを有し、
前記第２のゲート配線上に第１３のコンタクトを有し、
前記第１１および第１３のコンタクトは第２の層で第３のメタル配線で接続され、
前記第１２のコンタクトはゲート配線で前記第１のゲート配線に接続され、
前記第４、第５、第９および第１０のコンタクトは第２の層で第４のメタル配線で接続されたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
【請求項６】
ダミーセルとタップセルとの間にワード線の切断のためのダミーセルを配置することを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイに含まれるメモリセルと同一の構成を有するレプリカセルを含むレプリカ回路を用いて、センスアンプ回路の起動タイミング信号を生成する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、メモリセルからの読み出しデータを増幅するセンスアンプのタイミング信号を生成し、メモリセルの読み出しタイミングをプロセスや電圧などによるばらつきに追従させる方法が多数ある。その中で、レプリカ回路を用いて、タイミング信号を生成する方法がある（例えば特許文献１、特許文献２参照）。以下、この方法について説明する。
【０００３】
図８は、レプリカ回路を用いた半導体記憶装置の一構成例を示す機能ブロック図である。図８において、半導体記憶装置は、メモリ制御回路１００と、ＳＲＡＭメモリセル１０１と、複数のＳＲＡＭメモリセルにより構成されるメモリアレイ１０２と、メモリセル１０１に接続されたビット線ＢＬ、ＮＢＬを通して伝達された信号を増幅して出力するセンスアンプ回路１０３と、メモリアレイ１０２に接続されるロウデコーダ１０４と、レプリカセル１０５と、レプリカセル１０５を含むレプリカ回路１０６と、レプリカ回路１０６に信号を送るレプリカワード線１０７と、レプリカセル１０５に接続されているレプリカビット線１０８と、レプリカビット線１０８に接続されているダミーセル１０９と、レプリカビット線１０８に接続されセンスアンプ制御信号SAEをセンスアンプ回路１０３に送るセンスアンプ制御回路１１０とで構成される。
【０００４】
図８に示すように、メモリセル１０１は、行方向でロウデコーダ１０４の出力信号線であるワード線ＷＬ０〜ＷＬｘにそれぞれ接続され、列方向で共通のビット線ＢＬ、ＮＢＬに接続される。
【０００５】
図９は、図１のメモリセル１０１の内部構成を示す回路図である。図９において、メモリセル１０１は、ゲートがワード線ＷＬに接続されソースがビット線ＢＬに接続されたＮ型トランジスタＮＡ１と、ゲートがワード線ＷＬに接続されソースがビット線ＮＢＬに接続されたＮ型トランジスタＮＡ２と、ソースに電源電圧ＶＤＤが供給されドレインがＮ型トランジスタＮＡ１のドレインに接続されたＰ型トランジスタＰＬ１と、ゲートがＰ型トランジスタＰＬ１のゲートに接続されドレインがＰ型トランジスタＰＬ１のドレインに接続されソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ１と、ゲートがＮ型トランジスタＮＡ１のドレインに接続されソースに電源電圧ＶＤＤが供給されドレインがＮ型トランジスタＮＡ２のドレインに接続されたＰ型トランジスタＰＬ２と、ゲートがＰ型トランジスタＰＬ２のゲートに接続されドレインがＰ型トランジスタＰＬ２のドレインに接続されソースが接地電位ＶＳＳに接続されたＮ型トランジスタＮＤ２とで構成される。
【０００６】
ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成され、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成され、第１のインバータの入力端子および出力端子をそれぞれ第２のインバータの出力端子および入力端子に接続することにより、ラッチ回路が構成される。
【０００７】
図１０は、図８のレプリカセル１０５の内部構成を示す回路図である。図１０において、レプリカセル１０５を構成するトランジスタは、図９に示すメモリセル１０１を構成するトランジスタと同サイズであり、レプリカセル１０５に含まれるラッチ回路において、Ｐ型トランジスタＰＬ２のドレインとソースは短絡されており、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２から成る第２のインバータはその出力レベルがＨｉｇｈレベルに固定されている。また、Ｎ型トランジスタＮＤ１のゲートはレプリカワード線ＲＷＬ１０７に接続されている。
【０００８】
図１１は、図８のダミーセル１０９の内部構成を示す回路図である。図１１において、ダミーセル１０９Ａを構成するトランジスタは、図９に示すメモリセル１０１を構成するトランジスタと同サイズである。また、Ｎ型トランジスタＮＤ１のゲートはＬｏｗレベルに固定されている。
【０００９】
次に、以上のように構成された従来の半導体記憶装置の動作について説明する。まず、ロウデコーダ１０４の出力信号線であるワード線ＷＬ０〜ＷＬｘのいずれかが選択され、メモリセル１０１のデータがビット線ＢＬ、ＮＢＬに読み出される。ビット線ＢＬ、ＮＢＬ、レプリカビット線ＲＢＬ１０８は、予めＨｉｇｈレベルにプリチャージされており、ワード線ＷＬ０〜ＷＬｘの選択時にはフローティング状態となる。ビット線ＢＬ、ＮＢＬは複数あり、複数のデータがそれぞれのビット線ＢＬ、ＮＢＬに読み出される。
【００１０】
ワード線ＷＬ０〜ＷＬｘが選択されるタイミングとほぼ同タイミングで、制御回路１００の出力信号線であるレプリカワード線ＲＷＬ１０７が駆動され、ｎ個のレプリカセル１０５のトランジスタが、レプリカビット線ＲＢＬ１０８の信号レベルをメモリセル１０１のｎ倍の速度でＨｉｇｈレベルからＬｏｗレベルに遷移させ、センスアンプ制御回路１１０がレプリカビット線ＲＢＬ１０８の信号レベルを検出し、センスアンプ起動信号ＳＡＥを生成し、センスアンプ回路１０３にセンスアンプ起動信号ＳＡＥが入力されて、ビット線ＢＬ、ＮＢＬのデータが増幅される。
【００１１】
例えば、電源電圧ＶＤＤが１．２Ｖである場合、メモリセル１０１からビット線ＢＬ、ＮＢＬへの読み出しデータの電位差が１００ｍＶのときにセンスアンプ回路１０３を起動したい場合、選択するレプリカセル１０５の数ｎを６個にしておけば、所望のセンスアンプ起動タイミング時に、レプリカビット線ＲＢＬ１０８の信号レベルは６００ｍＶ、即ち、電源電圧ＶＤＤの半値にまで遷移しており、複雑な電位検出回路を用いずに、簡単なＣＭＯＳゲートでセンスアンプ起動信号ＳＡＥを生成できるという利点がある。
【特許文献１】特開平９−２５９５８９号公報（第４頁、図７）
【特許文献２】特開２００３−３６６７８号公報（第５−６頁、図５―６）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような半導体記憶装置の構成では、ダミーセル１０９の内部ノードが固定されていない。このため図１１のＮ型トランジスタＮＡ１のドレインの電位がＬｏｗになる可能性がある。このとき、図１１のＮ型トランジスタＮＡ１がリーク電流によりレプリカビット線ＲＢＬ１０８をＨｉｇｈからＬｏｗに遷移するのを早める。このため、センスアンプ制御回路１１０がレプリカビット線ＲＢＬ１０８の遷移を検知する時間が短くなり所望のタイミングを得ることがでず、場合によってはセンスアンプ起動信号ＳＡＥが早くなりすぎセンスアンプ回路１１０が誤動作する。
【００１３】
特許文献２の半導体記憶装置では、ダミーセルの状態を、Ｌｏｗに駆動されるレプリカビット線に近い方がＨｉｇｈになるよう固定し、レプリカビット線がＬｏｗに駆動されるタイミングがダミーセルのリーク電流により早くなるのを防いでいるが、そのためにダミーセルの反対側はＬｏｗに固定されており、したがってＬｏｗに駆動されるレプリカビット線とは反対側のレプリカビット線とダミーセルとの間にリークが生じ、不要な電流が流れる可能性がある。
【００１４】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、レプリカビット線１０８からダミーセル１０９に流れるリーク電流を抑えることにより、不要な電流が流れず、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明に係る半導体記憶装置は、ワード線およびビット線に接続された複数のメモリセルを含むメモリアレイと、メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、共通のレプリカビット線に負荷として接続されているダミーセルと、レプリカビット線の信号を受けて、センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備えた半導体記憶装置であって、
ダミーセルは第１、第２、第３、第４の第１導電型のトランジスタと、第１、第２の第２導電型のトランジスタを備え、
第１の第１導電型のトランジスタのドレイン、ゲート、ソースはそれぞれレプリカビット線、第１の定電圧源、第１のノードに接続され、
第２の第１導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第２の定電圧源に接続され、
第３の第１導電型のトランジスタのドレイン、ソースはそれぞれレプリカビットバー線、第２のノードに接続され、
第４の第１導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続され、
第１の第２導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ第１のノード、第２のノード、第２の定電圧源に接続され、
第２の第２導電型のトランジスタのドレイン、ゲート、ソースはそれぞれ第２のノード、第１のノード、第２の定電圧源に接続されたことを特徴とするものである。
【００１６】
上記構成において、ダミーセルと通常のメモリアレイとの間にタップセルを設けたことを特徴とする。
【００１７】
上記構成において、ダミーセルとタップセルとの間にワード線の切断のためのダミーセルを配置することを特徴とする。
【００１８】
上記構成において、ダミーセルは第１および第２の第１導電型のトランジスタが拡散層を共有して縦に並べて配置され、
第３および第４の第１導電型のトランジスタが第１、第２の第１導電型のトランジスタとセル中心に対して点対称な位置で拡散層を共有して縦に並べて配置され、
第１の第２導電型のトランジスタはまっすぐな第１のゲート配線を第２の第１導電型のトランジスタと共有し、第２の第１導電型のトランジスタと第３の第１導電型のトランジスタの間でかつ第２の第１導電型のトランジスタよりの位置に配置され、
第２の第２導電型のトランジスタはまっすぐな第２のゲート配線を第４の第１導電型のトランジスタと共有し第１の第２導電型のトランジスタとセル中心に対して点対称な位置で第１の第１導電型のトランジスタと第４の第１導電型のトランジスタの間に配置され、
第１の第１導電型のトランジスタはドレインの拡散層領域に第１のコンタクトを有し、
第１および第２の第１導電型のトランジスタの間に第２のコンタクトを有し、
第２の第１導電型のトランジスタはソースの拡散領域に第３のコンタクトを有し、
第１の第１導電型のトランジスタのゲート配線上の第２の第２導電型のトランジスタとは反対側に第４のコンタクトを有し、
第１の第２導電型のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第５および第６のコンタクトを有し、
第１のゲート配線は第１の第２導電型のトランジスタと第３の第１導電型のトランジスタとの間に第７のコンタクトを有し、
第３の第１導電型のトランジスタはドレインの拡散層領域に第８のコンタクトを有し、
第３および第４の第１導電型のトランジスタの間に第９のコンタクトを有し、
第４の第１導電型のトランジスタはソースの拡散領域に第１０のコンタクトを有し、
第３の第１導電型のトランジスタのゲート配線上の第１の第２導電型のトランジスタとは反対側に第１１のコンタクトを有し、
第２の第２導電型のトランジスタのソース、ドレインのそれぞれの拡散層領域にそれぞれ第１２および第１３のコンタクトを有し、
第２のゲート配線は第２の第２導電型のトランジスタと第１の第１導電型のトランジスタとの間に第１４のコンタクトを有し、
第１のコンタクトはメタル配線を介して第１の層とは異なる層でレプリカビット線に接続され、
第２、第６および第１４のコンタクトが第１の層で第１のメタル配線で接続され、
第７、第９および第１３のコンタクトが第１の層で第２のメタル配線で接続され、
第３および第５のコンタクトは第１の層で第３のメタル配線で第２の定電圧源に接続され、
第１０および第１２のコンタクトは第１の層で第４のメタル配線で第２の定電圧源に接続され、
第５および第１２のコンタクトは第２の層で第５のメタル配線で接続され、
第５のメタル配線は第２の定電圧源に接続され、
第４のコンタクトはメタル配線を介して第１の層とは異なる層で第１の定電圧源に接続され、
第８のコンタクトがメタル配線を介して第１の層とは異なる層でレプリカビットバー線に接続され、
第１１のコンタクトはメタル配線を介して第１の層とは異なる層でワード線に接続されたことを特徴とするものである。
【００１９】
上記構成において、ダミーセルは第１、第２の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第１、第２の第１導電型のトランジスタとはセル中心に対して線対称な位置に、第３、第４の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第２、第４の第１導電型のトランジスタが拡散層を共有して横に並べて配置され、
第１、第２の第２導電型のトランジスタが拡散層を共有して横に並べて配置され、
第２の第１導電型のトランジスタのゲートと第１の第２導電型トランジスタのゲートは真直ぐな第１のゲート配線で接続され、
第４の第１導電型のトランジスタのゲートと第２の第２導電型トランジスタのゲートは真直ぐな第２のゲート配線で接続され、
第１の第１導電型のトランジスタのゲートはゲート配線とコンタクトを介して第１の定電圧源に接続され、
第３の第１導電型のトランジスタのゲートはゲート配線とコンタクトを介しワード線に接続され、
第１の第１導電型トランジスタのドレインに第１のコンタクトを有し、
第１および第２の第１導電型トランジスタの間の拡散領域に第２のコンタクトを有し、
第１の第２導電型のトランジスタのドレインに第３のコンタクトを有し、
第１のゲート配線上に第４のコンタクトを有し、
第３の第１導電型トランジスタのドレインに第５のコンタクトを有し、
第３および第４の第１導電型トランジスタの間の拡散領域に第６のコンタクトを有し、
第２の第２導電型のトランジスタのドレインに第７のコンタクトを有し、
第２のゲート配線上に第８のコンタクトを有し、
第２および第４の第１導電型トランジスタの間の拡散領域に第９のコンタクトを有し、
第１および第２の第２導電型トランジスタの間の拡散領域に第１０のコンタクトを有し、
第２、第３および第８のコンタクトは第１の層で第１のメタル配線で接続され、
第４、第６および第７のコンタクトは第１の層で第２のメタル配線で接続され、
第９および第１０のコンタクトは第２の層で第３のメタル配線で接続され、
第３のメタル配線は第２の定電圧源に接続され、
第１のコンタクトはメタル配線を介してレプリカビット線に接続され、
第５のコンタクトはメタル配線を介してレプリカビットバー線に接続されたことを特徴とする請求項１または請求項２記載の半導体記憶装置。
【００２０】
上記構成において、ダミーセルは第１および第２の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第１、第２の第１導電型のトランジスタとはセル中心に対して線対称な位置に、第３、第４の第１導電型のトランジスタが拡散層を共有して垂直の方向に配置され、
第１の第２導電型トランジスタが第２の第１導電型トランジスタと第１のゲート配線を共有して配置され、
第２の第２導電型トランジスタが第４の第１導電型トランジスタと第２のゲート配線を共有して配置され、
第１の第１導電型トランジスタのドレインに第１のコンタクトを有し、
第１および第２の第１導電型トランジスタの間の拡散領域に第２のコンタクトを有し、
第１の第２導電型のトランジスタのドレインに第３のコンタクトを有し、
第２の第１導電型トランジスタのソースの拡散領域に第４のコンタクトを有し、
第１の第２導電型トランジスタのソースの拡散領域に第５のコンタクトを有し、
第３の第１導電型トランジスタのドレインに第６のコンタクトを有し、
第３、第４の第１導電型トランジスタの間の拡散領域に第７のコンタクトを有し、
第２の第２導電型のトランジスタのドレインに第８のコンタクトを有し、
第４の第１導電型トランジスタのソースの拡散領域に第９のコンタクトを有し、
第２の第２導電型トランジスタのソースの拡散領域に第１０のコンタクトを有し、
第２および第３のコンタクトは第１の層で第１のメタル配線で接続され、
第７および第８のコンタクトは第１の層で第２のメタル配線で接続され、
第１のメタル配線上で第１１のコンタクトを有し、
第２のメタル配線上で第１２のコンタクトを有し、
第２のゲート配線上に第１３のコンタクトを有し、
第１１および第１３のコンタクトは第２の層で第３のメタル配線で接続され、
第１２のコンタクトはゲート配線で第１のゲート配線に接続され、
第４、第５、第９および第１０のコンタクトは第２の層で第４のメタル配線で接続されたことを特徴とする。
【発明の効果】
【００２１】
本発明の半導体記憶装置によれば、レプリカビット線からダミーセルへのリーク電流を抑えることによって、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になる、という格別な効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置のレプリカセル１０５とダミーセル１０９Ｂの構成図である。
【００２４】
ダミーセル１０９Ｂは、ダミーセル１０９Ａと構成が同じであるが、第２、第４のＮ型ＭＯＳトランジスタＮＤ１、ＮＤ２のソースおよび第１、第２のＰ型ＭＯＳトランジスタＰＬ１、ＰＬ２のソースをＨｉｇｈレベルの電源電圧ＶＤＤに接続している。
【００２５】
以上のように構成されたダミーセル１０９Ｂについて説明する。
【００２６】
ダミーセル１０９Ｂは第２、第４のＮ型ＭＯＳトランジスタのソース及び第１、第２のＰ型ＭＯＳトランジスタＰＬ１、ＰＬ２のソースをＨｉｇｈレベルの電源電圧ＶＤＤに接続しているため、第２、第４のＮ型ＭＯＳトランジスタＮＤ１、ＮＤ２および第１、第２のＰ型ＭＯＳトランジスタＰＬ１、ＰＬ２によって、第１のノードＮ１、及び第２のノードＮ２はＨｉｇｈレベルにチャージされる。これにより、レプリカビット線１０８との電位差がなくなり、レプリカビット線１０８の電位を下げるときレプリカビット線１０８からダミーセル１０９Ｂの第１のＮ型ＭＯＳトランジスタＮＡ１を通してのリーク電流を削減し、レプリカビット線１０８の下がるスピードを速めることなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００２７】
（第２の実施形態）
図２は、本発明の第１の実施形態に係る半導体記憶装置のダミーセル１０９Ｂの具体的な第１のレイアウト構成例を示している。図２において、メタル槽１、メタル槽２、拡散槽、ゲートは図中に示すように模様的に区別して表している（図３、図５も同様である）。
【００２８】
図２において、本実施形態の半導体記憶装置は、
Ｎ型ＭＯＳトランジスタ６０１、６０２が拡散層を共有して縦に並べて配置され、
Ｎ型ＭＯＳトランジスタ６０３、６０４がＮ型ＭＯＳトランジスタ６０１、６０２とセル中心に対して点対称な位置で拡散層を共有して縦に並べて配置され、
Ｐ型ＭＯＳトランジスタ６０５は、まっすぐなゲート配線６０８をＮ型ＭＯＳトランジスタ６０２と共有し、Ｎ型ＭＯＳトランジスタ６０２とＮ型ＭＯＳトランジスタ６０３の間でかつＮ型ＭＯＳトランジスタ６０２よりの位置に配置され、
Ｐ型ＭＯＳトランジスタ６０６は、まっすぐなゲート配線６０９をＮ型ＭＯＳトランジスタ６０４と共有し、Ｐ型ＭＯＳトランジスタ６０５とセル中心に対して点対称な位置でＮ型ＭＯＳトランジスタ６０１とＮ型ＭＯＳトランジスタ６０４の間に配置され、
Ｎ型ＭＯＳトランジスタ６０１はドレインの拡散層領域にコンタクト６１６を有し、
Ｎ型ＭＯＳトランジスタ６０１、６０２の間にコンタクト６１７を有し、
Ｎ型ＭＯＳトランジスタ６０２はソースの拡散領域にコンタクト６１９を有し、
Ｎ型ＭＯＳトランジスタ６０１のゲート配線６０７上のＰ型ＭＯＳトランジスタ６０６とは反対側にコンタクト６２１を有し、
Ｐ型ＭＯＳトランジスタ６０５のソース、ドレインのそれぞれの拡散層領域にそれぞれコンタクト６２０、６１８を有し、
ゲート配線６０８はＰ型ＭＯＳトランジスタ６０５とＮ型ＭＯＳトランジスタ６０３との間にコンタクト６２２を有し、
Ｎ型ＭＯＳトランジスタ６０３はドレインの拡散層領域にコンタクト６２３を有し、
Ｎ型ＭＯＳトランジスタ６０３、６０４の間にコンタクト６２４を有し、
Ｎ型ＭＯＳトランジスタ６０４はソースの拡散領域にコンタクト６２６を有し、
Ｎ型ＭＯＳトランジスタ６０３のゲート配線６１０上のＰ型ＭＯＳトランジスタ６０５とは反対側にコンタクト６２８を有し、
Ｐ型ＭＯＳトランジスタ６０６のソース、ドレインのそれぞれの拡散層領域にそれぞれコンタクト６２７、６２５を有し、
ゲート配線６０９はＰ型ＭＯＳトランジスタ６０６とＮ型ＭＯＳトランジスタ６０１との間にコンタクト６２９を有し、
コンタクト６１６はコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビット線ＲＥＰＢＬに接続され、
コンタクト６１７、６１８、６２９が第１の層でメタル配線６１１で接続され、
コンタクト６２２、６２４、６２５が第１の層でメタル配線６１３で接続され、
コンタクト６１９、６２０はコンタクトと第１の層でメタル配線６１２でＨｉｇｈレベルに接続され、
コンタクト６２６、６２７はコンタクトと第１の層でメタル配線６１４でＨｉｇｈレベルに接続され、
コンタクト６２０、６２７は第２の層でメタル配線６１５で接続され、
メタル配線６１５はＨｉｇｈレベルに接続され、
コンタクト６２１はコンタクトとメタル配線を介して第１の層とは異なる層でＬｏｗレベルに接続され、
コンタクト６２３がコンタクトとメタル配線を介して第１の層とは異なる層でレプリカビットバー線ＲＥＰＮＢＬに接続され、
コンタクト６２８はコンタクトとメタル配線を介して第１の層とは異なる層でワード線に接続される。
【００２９】
（第３の実施形態）
図３は、本発明の第１の実施形態に係る半導体記憶装置のダミーセル１０９Ｂの具体的な第２のレイアウト構成例を示している。
【００３０】
図３において、本実施形態の半導体記憶装置は、
Ｎ型ＭＯＳトランジスタ７０１、７０２が拡散層を共有して垂直の方向に配置され、
Ｎ型ＭＯＳトランジスタ７０１、７０２とはセル中心に対して線対称な位置に、Ｎ型ＭＯＳトランジスタ７０３、７０４が拡散層を共有して垂直の方向に配置され、
Ｎ型ＭＯＳトランジスタ７０２、７０４が拡散層を共有して横に並べて配置され、
Ｐ型ＭＯＳトランジスタ７０５、７０６が拡散層を共有して横に並べて配置され、
Ｎ型ＭＯＳトランジスタ７０２のゲートとＰ型ＭＯＳトランジスタ７０５のゲートは真直ぐなゲート配線７０８で接続され、
Ｎ型ＭＯＳトランジスタ７０４のゲートとＰ型ＭＯＳトランジスタ７０６のゲートは真直ぐなゲート配線７１１で接続され、
Ｎ型ＭＯＳトランジスタ７０１のゲートはゲート配線７０７とコンタクトを介してＬｏｗレベルに接続され、
Ｎ型ＭＯＳトランジスタ７０３のゲートはゲート配線７１０とコンタクトを介しワード線に接続され、
Ｎ型ＭＯＳトランジスタ７０１のドレインにコンタクト７１４を有し、
Ｎ型ＭＯＳトランジスタ７０１、７０２の間の拡散領域にコンタクト７１５を有し、
Ｐ型ＭＯＳトランジスタ７０５のドレインにコンタクト７１６を有し、
ゲート配線上７０８にコンタクト７２１を有し、
Ｎ型ＭＯＳトランジスタ７０３のドレインにコンタクト７１８を有し、
Ｎ型ＭＯＳトランジスタ７０３、７０４の間の拡散領域にコンタクト７１９を有し、
Ｐ型ＭＯＳトランジスタ７０６のドレインにコンタクト７２０を有し、
ゲート配線７１１上にコンタクト７１７を有し、
Ｎ型ＭＯＳトランジスタ７０２、７０４の間の拡散領域にコンタクト７２２を有し、
Ｐ型ＭＯＳトランジスタ７０５、７０６の間の拡散領域にコンタクト７２３を有し、
コンタクト７１５、７１６、７１７は第１の層でメタル配線７０９で接続され、
コンタクト７１９、７２０、７２１は第１の層でメタル配線７１２で接続され、
コンタクト７２２、７２３は第２の層でのメタル配線７１３で接続され、
メタル配線７１３はＨｉｇｈレベルに接続され、
コンタクト７１４はコンタクトとメタル配線を介してレプリカビット線ＲＥＰＢＬに接続され、
コンタクト７１８はコンタクトとメタル配線を介してレプリカビットバー線ＲＥＰＮＢＬに接続される。
【００３１】
（第４の実施形態）
図４は、本発明の第２の実施形態に係る半導体記憶装置のレプリカセル１０５とダミーセル１０９Ｃの構成図である。
【００３２】
図４において、本実施形態の半導体記憶装置のダミーセル１０９Ｃは、図１のダミーセル１０９Ｂと同構成であり、第２、第４のＮ型ＭＯＳトランジスタＮＤ１、ＮＤ２のソースおよび第１、第２のＰ型ＭＯＳトランジスタＰＬ１、ＰＬ２のソースをＨｉｇｈレベルに接続している。さらに、第１、第３のＮ型ＭＯＳトランジスタＮＡ１、ＮＡ２のゲートがともにＬｏｗレベルに接続されている。
【００３３】
以上のように構成されたダミーセル１０９Ｃについて説明する。
【００３４】
ダミーセル１０９Ｃは第２、第４のＮ型ＭＯＳトランジスタＮＤ１、ＮＤ２のソースおよび第１、第２のＰ型ＭＯＳトランジスタＰＬ１、ＰＬ２のソースをＨｉｇｈレベルの電源電圧ＶＤＤに接続しているため、第２、第４のＮ型ＭＯＳトランジスタＮＤ１、ＮＤ２および第１、第２のＰ型ＭＯＳトランジスタＰＬ１、ＰＬ２によって、第１のノードＮ１、および第２のノードＮ２はＨｉｇｈレベルにチャージされる。これにより、レプリカビット線１０８との電位差がなくなり、レプリカビット線１０８の電位を下げるときレプリカビット線１０８からダミーセル１０９Ｃの第１のＮ型ＭＯＳトランジスタＮＡ１を通してのリーク電流を削減し、レプリカビット線１０８の下がるスピードを速めることなく、最適な起動タイミングをセンスアンプ回路に供給できる半導体記憶装置を実現することが可能になり、その実用的効果は大きい。
【００３５】
図５は、本発明第２の実施形態に係る半導体記憶装置のダミーセル１０９Ｃの具体的なレイアウト構成例を示している。
Ｎ型ＭＯＳトランジスタ９０１、９０２が拡散層を共有して垂直の方向に配置され、
Ｎ型ＭＯＳトランジスタ９０１、９０２とはセル中心に対して線対称な位置に、Ｎ型ＭＯＳトランジスタ９０３、９０４が拡散層を共有して垂直の方向に配置され、
Ｐ型ＭＯＳトランジスタ９０５がＮ型ＭＯＳトランジスタ９０２とゲート配線９０８を共有して配置され、
Ｐ型ＭＯＳトランジスタ９０６がＮ型ＭＯＳトランジスタ９０４とゲート配線９１１を共有して配置され、
Ｎ型ＭＯＳトランジスタ９０１、９０３のゲートはゲート配線９０７を共有し、Ｌｏｗレベルに接続され、
Ｎ型ＭＯＳトランジスタ９０１のドレインにコンタクト９１４を有し、
Ｎ型ＭＯＳトランジスタ９０１、９０２の間の拡散領域にコンタクト９１７を有し、
Ｐ型ＭＯＳトランジスタ９０５のドレインにコンタクト９１８を有し、
Ｎ型ＭＯＳトランジスタ９０２のソースの拡散領域にコンタクト９１５を有し、
Ｐ型ＭＯＳトランジスタ９０５のソースの拡散領域にコンタクト９１６を有し、
Ｎ型ＭＯＳトランジスタ９０３のドレインにコンタクト９２０を有し、
Ｎ型ＭＯＳトランジスタ９０３、９０４の間の拡散領域にコンタクト９２３を有し、
Ｐ型ＭＯＳトランジスタ９０６のドレインにコンタクト９２４を有し、
Ｎ型ＭＯＳトランジスタ９０４のソースの拡散領域にコンタクト９２１を有し、
Ｐ型ＭＯＳトランジスタ９０６のソースの拡散領域にコンタクト９２２を有し、
コンタクト９１７、９１８は第１の層でメタル配線９０９で接続され、
コンタクト９２３、９２４は第１の層でメタル配線９１２で接続され、
メタル配線９０９上にコンタクト９１９を有し、
メタル配線９１２上にコンタクト９２５を有し、
ゲート配線９１１上にコンタクト９２６を有し、
コンタクト９１９、９２６は第２の層でメタル配線９１３で接続され、
コンタクト９２５はゲート配線でゲート配線９０８に接続され、
コンタクト９１５、９１６、９２１、９２２は第２の層でメタル配線９１０で接続し、Ｈｉｇｈレベルに接続される。
【００３６】
（第５の実施形態）
図６は本発明の第３の実施形態に係る半導体記憶装置の構成図である。図７は図６において１点破線Ａ−Ｂ間で切断したときの断面の一部を図示したものである。図中のゲート配線、コンタクト、メタル配線は模様で区別して図示されている。
【００３７】
図８と相違する点は、メモリアレイ１０２とダミーセル１０９の間にはワード線ＷＬを中で切断したダミーセル１００１とタップセル１００２を設けていることである。
【００３８】
以上のように構成された半導体記憶装置について説明する。
【００３９】
縦型のメモリセルを用いた場合、通常ゲート配線でワード線の信号を伝播している。しかし、ゲート配線は一般的にメタル配線よりも配線抵抗が大きいため、信号の伝播に時間が掛かる。そのため、メタル配線で同様にワード線の信号を伝播し、メモリセルアレイ１０２中に設けられたタップセル１００３を通してゲート配線に接続している。しかし、本発明ではダミーセルでワード線を切断しているため、タップセル１００２がなかったとすると、通常のメモリセル１０１Ａにはワード線の信号は、メタル配線を通して、コンタクト１１０２を通り、タップセル１００３とゲート配線を通して供給される。このままでは信号の伝播が遅れる可能性がある。
【００４０】
そこで、ダミーセル１００１とメモリアレイ１０７の間にタップセル１００２を設けることにより、メモリセル１０１Ａにもすみやかにワード線の信号を伝達することができる。
【００４１】
また、ダミーセル１００１でワード線を切断することでダミーセルに接続されているレプリカビット線１０８に影響を与える恐れがある。そこでダミーセル１０９とタップセル１００２の間にワード線を切断するためだけのダミーセル１００１を挿入することが好ましい。
【産業上の利用可能性】
【００４２】
本発明にかかる半導体記憶装置は、レプリカビット線からダミーセルへのリーク電流を抑えることによって、最適な起動タイミングをセンスアンプ回路に供給できる効果を有し、ＳＲＡＭ等として有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明第１の実施形態に係る半導体記憶装置におけるレプリカセルとダミーセルの回路図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置におけるダミーセルの具体的なレイアウト図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置におけるダミーセルの別態様の具体的なレイアウト図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置におけるレプリカセルとダミーセルの構成図である。
【図５】本発明の第２の実施形態に係る半導体記憶装置におけるダミーセルの具体的なレイアウト図である。
【図６】本発明第３の実施形態に係る半導体記憶装置の構成例を示す機能ブロック図である。
【図７】図６のＡ−Ｂ線部分断面図である。
【図８】レプリカ回路を用いた半導体記憶装置の構成例を示す機能ブロック図である。
【図９】ＳＲＡＭメモリセルの回路図である。
【図１０】レプリカセルの回路図である。
【図１１】従来例のダミーセルの回路図である。
【符号の説明】
【００４４】
１００  制御部
１０１  メモリセル（ＭＣ）
１０２  メモリアレイ
１０３  センスアンプ回路
１０４  ロウデコーダ
１０５  レプリカセル（ＲＣ）
１０６  レプリカ回路
１０７  レプリカワード線（ＲＥＰＷＬ）
１０８  レプリカビット線（ＲＥＰＢＬ）
１０９、１０９Ａ、１０９Ｂ１、１０９Ｂ２、１０９  ダミーセル（ＤＣ）
１１０  センスアンプ制御回路
【図１】
2006079692.tif 000003
【図２】
2006079692.tif 000004
【図３】
2006079692.tif 000005
【図４】
2006079692.tif 000006
【図５】
2006079692.tif 000007
【図６】
2006079692.tif 000008
【図７】
2006079692.tif 000009
【図８】
2006079692.tif 000010
【図９】
2006079692.tif 000011
【図１０】
2006079692.tif 000012
【図１１】
2006079692.tif 000013