(57)【要約】【課題】デュアルゲート酸化膜の工程時にＳＴＩの周縁領域に対して所定の前処理工程を行なった後、デュアルゲート酸化膜を熱酸化方式により形成することで、熱酸化方式による良質の酸化膜を保障しながらも後に形成される高電圧素子領域のゲート酸化膜の厚さが均一に維持される半導体素子及びその製造方法を提供する。【解決手段】本発明の製造方法により製造された半導体素子は、高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板と、前記半導体基板の不活性領域に形成される素子分離膜と、前記半導体基板の高電圧素子領域上に均一な厚さを有するように形成されるゲート酸化膜とを含む。【選択図】図３Ｄ
2006191105.tif 000002
【特許請求の範囲】
【請求項１】
高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板と、
前記半導体基板の不活性領域に形成される素子分離膜と、
前記半導体基板の高電圧素子領域上に均一な厚さを有するように形成されるゲート酸化膜とを含むことを特徴とする半導体素子。
【請求項２】
前記素子分離膜の周縁上に形成されるバッファ酸化膜を更に含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記素子分離膜は、前記半導体基板の活性領域と接する部分に形成される犠牲酸化膜と、前記犠牲酸化膜上に形成されるライナー酸化膜及び、前記ライナー酸化膜上に形成されるギャップフィル酸化膜とを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記素子分離膜は、前記半導体基板の活性領域と接する部分に形成されるライナー酸化膜及び、前記ライナー酸化膜上に形成されるギャップフィル酸化膜を含み、前記ライナー酸化膜は、前記半導体基板の上表面と接する部分で丸い断面を有することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記素子分離膜は、前記半導体基板の上表面上に突出した部分を含み、前記突出した部分の側面は前記半導体基板の表面と９０°以上の角を形成することを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記ゲート酸化膜は熱酸化膜であることを特徴とする請求項１に記載の半導体素子。
【請求項７】
高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板の前記不活性領域に素子分離膜を形成する段階と、
前記半導体基板の高電圧素子領域上に均一な厚さを有するゲート酸化膜を形成する段階とを備えることを特徴とする半導体素子の製造方法。
【請求項８】
前記素子分離膜を形成する段階は、前記半導体基板の不活性領域にトレンチを形成する段階と、
前記トレンチの内側の表面に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜上にライナー酸化膜を形成する段階と、
前記ライナー酸化膜上にギャップフィル酸化膜を形成して、前記トレンチを全て埋め込む段階とを備えることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記素子分離膜の形成段階は、前記半導体基板の不活性領域にトレンチを形成する段階と、前記トレンチの内側の表面にライナー酸化膜を形成する段階と、前記ライナー酸化膜上にギャップフィル酸化膜を形成して、前記トレンチを全て埋め込む段階とを含み、
前記ライナー酸化膜は、前記半導体基板の上表面と接する部分で丸い断面を有するように形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記ライナー酸化膜を形成する前に、前記半導体基板の不活性領域に形成されたトレンチの上部の周縁側の半導体基板をエッチングする段階を更に備えることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記トレンチの上部の周縁側の半導体基板をエッチングする段階は、７００乃至８００℃の温度範囲で塩酸（ＨＣｌ）及び水素（Ｈ2）の混合ガスを用いて行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記トレンチの形成段階は、前記不活性領域に対応する部分が露出されるように前記半導体基板上に窒化膜パターンを形成する段階と、前記窒化膜パターンをマスクに用いて、前記露出された不活性領域の半導体基板をエッチングする段階とを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記ライナー酸化膜を形成する前に、前記窒化膜パターンのうち前記トレンチの周縁に位置した部分がネガティブ（−）傾斜を有するように前記窒化膜パターンをエッチングする段階を更に備えることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記素子分離膜の形成段階は、前記不活性領域に対応する部分が露出されるように前記半導体基板上に窒化膜パターンを形成する段階と、前記窒化膜パターンのうち前記不活性領域に隣接した部分がポジティブ（＋）傾斜を有するように前記窒化膜パターンをエッチングする段階と、前記エッチングされた窒化膜パターンを用いて前記露出された半導体基板内にトレンチを形成し、前記トレンチに素子分離膜を形成する段階とを含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１５】
前記素子分離膜は、前記半導体基板の上表面上に突出するように形成し、前記突出した部分の表面は前記半導体基板の表面と９０°以上の角を形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記素子分離膜を形成した後、前記素子分離膜を含む半導体基板の全てに対して熱酸化工程を実施することで、前記素子分離膜と前記半導体基板との間及び、前記半導体基板の上表面に酸化膜を形成させる段階と、前記半導体基板の上表面に形成された酸化膜を除去する段階とを備えることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１７】
前記酸化膜は３００乃至７００Åの厚さを有するように形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、より具体的には、デュアルゲート酸化膜の形成工程時にＳＴＩの周縁領域に対して予め所定の前処理工程を実施することで、後に形成される高電圧素子用のゲート酸化膜の厚さが均一に形成される半導体素子及び、その製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の集積度の向上と、それに伴う設計技術が次第に発達してきており、一つの半導体チップにシステムを構成しようとする試みが行なわれている。このようなシステムのワン−チップ（one-chip）化は主にシステムの主要な機能である制御器、メモリ及び、その他の低電圧で動作する回路を一つのチップに統合する技術として発展しつつある。
【０００３】
しかし、システムをさらに軽量化及び小型化させるためには、システムの電源を調節する入力端及び出力端としての機能をする回路が一つのチップに統合されなければならず、これを可能とする技術が高電圧トランジスタと低電圧トランジスタとを一つのチップに統合するパワーＩＣ技術である。
【０００４】
このように、高電圧素子を低電圧素子と共に一つのチップに集積するにおいて、高電圧素子のゲート酸化膜が低電圧素子のゲート酸化膜に比べて厚くなければならないため、デュアルゲート酸化膜が主に用いられる。ＣＶＤによって形成される酸化膜よりは、熱酸化工程による酸化膜がこのようなデュアルゲート酸化膜として好ましいが、これは熱酸化工程による酸化膜がさらに良質の酸化膜を形成させるためである。
【０００５】
ところが、厚い酸化膜をゲート酸化膜として用いる高電圧素子の場合、酸化膜の先端が周辺の構造によって影響を受ける。この影響によってゲート酸化膜の厚さが減少するようになると、直接トンネリングによるオフカレント（off-current）が増加する。このようなオフカレントの増加は、素子の静止電力消費を増加させ、素子の動作に悪い影響を与えるばかりでなく、ブレーキダウン電圧の降下を引き起こすために、高電圧素子の形成において制限要素として作用する。
【０００６】
図１Ａ乃至図１Ｆは、従来技術によるデュアルゲート酸化膜の形成方法を説明するための工程断面図である。
図１Ａを参照すると、活性領域と不活性領域（素子分離領域）とで定義された半導体基板１０の不活性領域にＳＴＩ（Shallow Trench Isolation）工程を実施して、素子分離膜１２を形成する。
【０００７】
一方、半導体素子は、外部から高電圧又は低電圧が入力され駆動するが、大別して高電圧で駆動する高電圧素子と、低電圧で駆動する低電圧素子とに分離される。これにより、半導体基板１０の活性領域は、高電圧素子と低電圧素子とを同時に実現するために、高電圧素子が形成される領域（高電圧素子領域）と、低電圧素子が形成される領域（低電圧素子領域）とに分離し、それぞれの領域は回路の設計時に決定される。
【０００８】
次いで、非活性領域をマスクパターンにカバーした状態で、半導体基板１０の全面にイオン注入工程を行い、活性領域にウェル領域１４を形成する。
【０００９】
図１Ｂ及び図１Ｃを参照すると、全体の構造の上部にウェット酸化工程を実施して、デュアルゲート酸化膜のうち厚さの厚い第１ゲート酸化膜１６を形成する。次いで、全体の構造の上部にフォトレジストを蒸着した後、露光及び現像工程を実施して、不活性領域及び低電圧素子領域がオープンするようにフォトレジストパターン１８を形成する。
【００１０】
次いで、フォトレジストパターン１８をマスクに用いたエッチング工程を実施して前記第１ゲート酸化膜１６をパターニングすることで、高電圧素子領域上にのみ第１ゲート酸化膜パターン１６ａが形成される。
【００１１】
図１Ｄを参照すると、所定のフォトレジストストリップ工程によって前記フォトレジストパターン１８を除去した後、低電圧素子領域上にＮＯガスを用いた熱酸化工程を実施することで、第２ゲート酸化膜（図示せず）を形成する。次いで、フォトリソグラフィ工程によってデュアルゲート酸化膜の中厚さが相対的に薄い第２ゲート酸化膜パターン２０を形成する。この際、半導体基板１０と第２ゲート酸化膜パターン２０との界面には窒化層１９が形成される。次いで、半導体基板の全面にゲート電極用のポリシリコン層２２を形成する。
【００１２】
図１Ｅを参照すると、ゲート電極パターン用のマスクを用いたエッチング工程を実施して、前記ポリシリコン層２２、第１ゲート酸化膜パターン１６ａ及び、第２ゲート酸化膜パターン２０を同時に選択的にエッチングすることで、高電圧素子領域上には高電圧素子用の第１ゲート電極２４を形成し、低電圧素子領域上には低電圧素子用の第２ゲート電極２６を形成する。
結果的に、第１ゲート電極２４と第２ゲート電極２６とを含むデュアルゲート電極が形成される。
【００１３】
図１Ｆを参照すると、半導体基板１０の活性領域に薄い接合領域を形成するための低濃度のイオン注入工程を実施して、ＬＤＤ（Lightly Doped Drain）領域２８を形成する。
この際、第１、第２ゲート電極２４、２６はマスクに用いられ、低濃度のイオン注入工程によって所定のイオンでドーピングされる。次いで、所定の蒸着及びエッチング工程を順次実施して、第１、第２ゲート電極２４、２６の側壁にＬＤＤ、ＨＬＤ（High temperature Low pressure Dielectric）用のスペーサ３０を形成する。
【００１４】
次いで、前記第１、第２ゲート電極２４、２６及びスペーサ３０をマスクに用いて高濃度のイオン注入工程を実施することで、ソース／ドレイン領域３２を形成する。その後、チタニウム（Ｔｉ）又はコバルト（Ｃｏ）などの金属を半導体基板の全面に蒸着した後、所定の熱処理及びエッチング工程を通じて前記第１、第２ゲート電極２４、２６と、前記ソース／ドレイン領域３２上にサリサイド３４を形成する。
【００１５】
前記デュアルゲート酸化膜を形成する時、厚さの厚い第１ゲート酸化膜をウェット酸化工程で形成し、フォトリソグラフィ工程でパターニングした後、ストリップ工程で除去する。次いで、ＮＯガス雰囲気で熱酸化工程を実施して、厚さの薄い第２ゲート酸化膜を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記のような従来技術によってデュアルゲート酸化膜を形成する場合には、図２に示したように、ＳＴＩの周縁部で酸化反応がゆっくりと起こるために、高電圧素子領域のゲート酸化膜の厚さが薄くなるという現象が生じる。このような場合、ゲート酸化膜の厚さの不均一性によってゲート酸化膜の質や信頼度が低下する。
【００１７】
このような現象を防止するために、熱酸化方式の代わりに化学気相蒸着法でゲート酸化膜を形成したりするが、化学気相蒸着法により形成された酸化膜は、熱酸化方式により形成された酸化膜に比べてその質が劣るという問題がある。
【００１８】
本発明は上記のような問題点を解決するために案出されたもので、その目的は、デュアルゲート酸化膜の工程時にＳＴＩの周縁領域に対して所定の前処理工程を行なった後、デュアルゲート酸化膜を熱酸化方式により形成することで、熱酸化方式による良質の酸化膜を保障しながらも後に形成される高電圧素子領域のゲート酸化膜の厚さが均一に維持される半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る半導体素子は、高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板と、前記半導体基板の不活性領域に形成される素子分離膜と、前記半導体基板の高電圧素子領域上に均一な厚さを有するように形成されるゲート酸化膜とを含むことを特徴とする。
【００２０】
前記素子分離膜の周縁上に形成されるバッファ酸化膜を更に含むことが好ましい。
【００２１】
前記素子分離膜は、前記半導体基板の活性領域と接する部分に形成される犠牲酸化膜と、前記犠牲酸化膜上に形成されるライナー酸化膜及び、前記ライナー酸化膜上に形成されるギャップフィル酸化膜とを含むことが好ましい。
【００２２】
前記素子分離膜は、前記半導体基板の活性領域と接する部分に形成されるライナー酸化膜及び、前記ライナー酸化膜上に形成されるギャップフィル酸化膜を含み、前記ライナー酸化膜は、前記半導体基板の上表面と接する部分で丸い断面を有することが好ましい。
【００２３】
また、上記目的を達成するための本発明に係る半導体素子の製造方法は、高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板の前記不活性領域に素子分離膜を形成する段階と、前記半導体基板の高電圧素子領域上に均一な厚さを有するゲート酸化膜を形成する段階とを備えることを特徴とする。
【００２４】
前記素子分離膜を形成する段階は、前記半導体基板の不活性領域にトレンチを形成する段階と、前記トレンチの内側の表面に犠牲酸化膜を形成する段階と、前記犠牲酸化膜上にライナー酸化膜を形成する段階と、前記ライナー酸化膜上にギャップフィル酸化膜を形成して、前記トレンチを全て埋め込む段階とを備えることが好ましい。
【００２５】
前記素子分離膜の形成段階は、前記半導体基板の不活性領域にトレンチを形成する段階と、前記トレンチの内側の表面にライナー酸化膜を形成する段階と、前記ライナー酸化膜上にギャップフィル酸化膜を形成して、前記トレンチを全て埋め込む段階とを含み、前記ライナー酸化膜は、前記半導体基板の上表面と接する部分で丸い断面を有するように形成することが好ましい。
【００２６】
前記素子分離膜の形成段階は、前記不活性領域に対応する部分が露出されるように前記半導体基板上に窒化膜パターンを形成する段階と、前記窒化膜パターンのうち前記不活性領域に隣接した部分がポジティブ（＋）傾斜を有するように前記窒化膜パターンをエッチングする段階と、前記エッチングされた窒化膜パターンを用いて前記露出された半導体基板内にトレンチを形成し、前記トレンチに素子分離膜を形成する段階とを含むことが好ましい。
【００２７】
前記素子分離膜を形成した後、前記素子分離膜を含む半導体基板の全てに対して熱酸化工程を実施することで、前記素子分離膜と前記半導体基板との間及び、前記半導体基板の上表面に酸化膜を形成させる段階と、前記半導体基板の上表面に形成された酸化膜を除去する段階とを備えることが好ましい。
【発明の効果】
【００２８】
本発明の半導体素子及びその製造方法によれば、デュアルゲート酸化膜の形成工程時、ＳＴＩの周縁領域に対して所定の前処理工程を実施することで、高電圧素子領域のゲート酸化膜が熱酸化方式によって形成されても、その厚さが不均一となる現象を防止することができ、優れた電気的な特性を維持できるばかりでなく、化学気相蒸着法による酸化膜に比べて良質の酸化膜を得ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る半導体素子及びその製造方法の好適な実施例について、添付の図面に基づいて詳細に説明する。
【００３０】
本発明は、ＳＴＩ工程を用いて高電圧素子用のゲート酸化膜を形成する時、熱酸化方式を用いることで良質の酸化膜を確保できるばかりでなく、ＳＴＩの周縁領域でもゲート酸化膜の厚さを一定に維持させるために、ゲート酸化膜を形成する前の段階として幾つかの前処理工程を追加するものである。
【００３１】
図３Ａないし図３Ｄは、本発明の第１実施例を示す工程断面図である。
図３Ａに示したように、活性領域と不活性領域（素子分離領域）とで定義される半導体基板１００上に酸化膜（図示せず）及び窒化膜（図示せず）を順次積層する。前記不活性領域に対応する前記窒化膜の部分が露出されるように、前記窒化膜上に感光膜パターン（図示せず）を形成する。前記感光膜パターンをマスクにして前記窒化膜、酸化膜及び、半導体基板１００を順次エッチングすることで、ＳＴＩ用のトレンチＴを形成する。
【００３２】
図３Ｂ及び図３Ｃに示したように、前記トレンチＴの内部表面に犠牲酸化膜１１１及びライナー酸化膜１１２を順次形成させた後、ギャップフィル酸化膜１１３で前記トレンチＴを全て埋め込む。前記犠牲酸化膜１１１、ライナー酸化膜１１２及び、ギャップフィル酸化膜１１３は共に素子分離膜１１０を形成する。このように形成された素子分離膜１１０は、追加に形成された犠牲酸化膜１１１の厚さだけ厚く形成される。
【００３３】
図３Ｄに示したように、素子分離膜１１０が形成された半導体基板に熱酸化工程によって高電圧素子用のゲート酸化膜１２０を形成させる。この際、前記素子分離膜１１０のライナー酸化膜１１２及び、犠牲酸化膜１１１の上表面にバッファ酸化膜１２０ａが前記ゲート酸化膜１２０と同時に形成されるが、前記バッファ酸化膜１２０ａは、前記ゲート酸化膜１２０に比べて薄い厚さを有している。
【００３４】
このようなバッファ酸化膜１２０ａの存在により、半導体基板の高電圧素子領域上に位置するゲート酸化膜１２０はその厚さが一定に維持される。即ち、熱酸化工程によって酸化膜を形成する場合、素子分離膜の近くでは酸化反応がゆっくりと起こるために生成される酸化膜の厚さは薄くなり、このように厚さの薄い部分を除いた残りの部分のみをゲート酸化膜として用いる。
【００３５】
図４Ａ乃至図４Ｃは本発明の第２実施例を示す工程断面図である。
図４Ａに示したように、活性領域と不活性領域（素子分離領域）とで定義される半導体基板２００上に酸化膜（図示せず）及び窒化膜（図示せず）を順次積層する。前記不活性領域に対応する前記窒化膜の部分が露出されるように、前記窒化膜上に感光膜パターン（図示せず）を形成する。前記感光膜パターンをマスクにして前記窒化膜、酸化膜及び、半導体基板２００を順次エッチングすることで、ＳＴＩ用のトレンチＴを形成する。
【００３６】
次いで、図４Ｂに示したように、前記トレンチＴの上部の周縁に隣接した半導体基板２００の角部をエッチングして緩やかな形状にする。これは、トレンチの周縁領域で酸化反応が十分に起きるようにすることで、後に形成される高電圧素子用のゲート酸化膜の厚さが不均一となることを防止するためのものである。
【００３７】
前記半導体基板２００の角部のエッチングは、７００乃至８００℃の温度範囲で塩酸（ＨＣｌ）及び水素（Ｈ2）の混合ガスを用いて実施することが好ましいが、アルゴン（Ａｒ）スパッタリングによっても前記角部を緩やかにすることができる。
【００３８】
図４Ｃに示したように、前記トレンチＴに素子分離膜２１０を形成した後、熱酸化工程によって高電圧素子用のゲート酸化膜２２０を形成する。前記熱酸化工程は７００ないし７５０℃の温度範囲及び、５ないし２００Ｔｏｒｒの圧力下で酸素（Ｏ2）ガスを注入して行なわれる。このように形成された前記ゲート酸化膜２２０は、前記素子分離膜２１０の周縁領域でもその厚さが均一に維持される。
【００３９】
図５Ａないし図５Ｄは本発明の第３実施例を示す工程断面図である。
図５Ａに示したように、活性領域と不活性領域（素子分離領域）とで定義される半導体基板３００上に酸化膜３１０及び窒化膜３２０を順次積層する。前記不活性領域に対応する前記窒化膜３２０の部分が露出されるように、前記窒化膜３２上に感光膜パターン（図示せず）を形成する。そして、前記感光膜パターンをマスクにして前記窒化膜３２０、酸化膜３１０及び、半導体基板３００を順次エッチングすることで、ＳＴＩ用のトレンチＴを形成する。
【００４０】
図５Ｂ及び図５Ｃに示したように、前記トレンチＴの周縁領域に隣接した窒化膜３２０をネガティブ（−）傾斜を有するようにエッチングする。次いで、前記トレンチＴの内側の表面上にライナー酸化膜３３０を形成させると、前記トレンチの側面の上部に位置したライナー酸化膜３３０の部分はラウンド形態の断面を有するようになり、後の熱酸化工程で酸化反応が活発に行なわれる環境を備えるようになる。したがって、後に形成される高電圧素子用のゲート酸化膜の厚さが前記トレンチＴに隣接した部分で薄くなる現象を防止できる。
【００４１】
図５Ｄに示したように、前記ライナー酸化膜３３０上にギャップフィル酸化膜３４０をさらに形成して、前記トレンチＴを全て埋め込む。次いで、熱酸化工程を通じて前記半導体基板３００の高電圧素子領域にゲート酸化膜３５０を形成する。このように形成されたゲート酸化膜３５０は均一な厚さを維持する。
【００４２】
図６Ａないし図６Ｃは本発明の第４実施例を示す工程断面図である。
図６Ａに示したように、活性領域と不活性領域（素子分離領域）とで定義される半導体基板４００上に酸化膜（図示せず）及び窒化膜（図示せず）を順次積層する。前記不活性領域に対応する前記窒化膜の部分が露出されるように、前記窒化膜上に感光膜パターン（図示せず）を形成する。前記感光膜パターンをマスクにして前記窒化膜をエッチングし、再びエッチバック工程を経てネガティブ（−）傾斜を有する窒化膜パターン４１０を形成する。
【００４３】
次いで、前記窒化膜パターン４１０をマスクに用いて前記半導体基板４００をエッチングすることで、ＳＴＩ用のトレンチＴを形成する。
【００４４】
図６Ｂに示したように、酸化工程を経て前記トレンチＴ内に素子分離膜４２０を形成する。このように形成された素子分離膜４２０のうち前記半導体基板４００の表面上に突出した部分は、ネガティブ（−）傾斜を有する前記窒化膜パターンによってポジティブ（＋）傾斜を有する。
【００４５】
図６Ｃに示したように、熱酸化工程を通じて前記半導体基板４００の高電圧素子領域にゲート酸化膜４３０を形成する。この際、前記素子分離膜４２０のうち半導体基板４００の表面上に突出した部分がポジティブ（＋）傾斜を有するために、前記素子分離膜４２０と隣接した半導体基板４００の表面で酸化反応が活発に行なわれるようになり、したがって、全体的に均一な厚さを有するゲート酸化膜を得ることができる。
【００４６】
図７Ａ乃至図７Ｃは本発明の第５実施例を示す工程断面図である。
図７Ａに示したように、半導体基板５００の不活性領域にトレンチを形成し、前記トレンチの内側の表面にライナー酸化膜５１０を形成した後、前記ライナー酸化膜５１０上にギャップフィル酸化膜５２０を形成して、前記トレンチを全て埋め込む。その後、ＣＭＰ工程を通じて平坦化作業を行う。
【００４７】
図７Ｂに示したように、半導体基板の全面に熱酸化工程を行うことで、前記半導体基板の表面は勿論、前記ライナー酸化膜５１０と隣接した半導体基板内にも犠牲酸化膜５３０を形成させる。次いで、前記半導体基板の表面に形成された犠牲酸化膜は、エッチング工程によって除去する。
【００４８】
図７Ｃに示したように、半導体基板５００の高電圧素子領域に熱酸化工程を通じてゲート酸化膜５４０を形成させる。この際、前記ライナー酸化膜５１０及び犠牲酸化膜５３０の上表面にバッファ酸化膜５４０ａが前記ゲート酸化膜５４０と同時に形成されるが、前記バッファ酸化膜５４０ａは、前記ゲート酸化膜５４０に比べて厚さが薄い。
このようなバッファ酸化膜５４０ａの存在により、半導体基板の高電圧素子領域上に位置するゲート酸化膜５４０はその厚さが一定となる。
【００４９】
即ち、熱酸化工程を通じて酸化膜を形成する場合、素子分離膜の近くでは酸化反応がゆっくりと起こるために生成される酸化膜の厚さが薄くなり、このように厚さの薄い部分を除いた残りの部分のみをゲート酸化膜として用いる。
【００５０】
以上で説明した本発明の好適な実施例によって、ＳＴＩギャップフィル酸化膜のうちシリコン表面上にある部分がＳＴＩの周縁から中央側に収縮され、高電圧素子領域に厚いゲート酸化膜を形成する場合、周縁面でシリコンが多く生成される環境が組成される。
【００５１】
即ち、高電圧素子領域に形成されるゲート酸化膜の厚さが中央からＳＴＩの周縁部に行くほど薄くなるという傾向を無くすことで、均一な厚さを有するゲート酸化膜を得ることができる。したがって、電気的な特性が良好であるばかりでなく、熱酸化方式による良質の酸化膜を形成することができる。
【００５２】
上述したような実施例の外にも本発明がその趣旨と範疇から外れることなく、他にも多様な特定の形態で具体化され得ることは、該当の技術に通常の知識を有する者には自明なことである。したがって、上述した実施例は制限的なものではなく、例示的なものとして見なされるべきであり、これによって本発明は、上述した詳細な説明に限定されず、添付した請求項の範疇及びその同等範囲内で変更が可能である。
【図面の簡単な説明】
【００５３】
【図１Ａ】従来技術によるデュアルゲート酸化膜の形成方法を示す工程断面図である。
【図１Ｂ】従来技術によるデュアルゲート酸化膜の形成方法を示す工程断面図である。
【図１Ｃ】従来技術によるデュアルゲート酸化膜の形成方法を示す工程断面図である。
【図１Ｄ】従来技術によるデュアルゲート酸化膜の形成方法を示す工程断面図である。
【図１Ｅ】従来技術によるデュアルゲート酸化膜の形成方法を示す工程断面図である。
【図１Ｆ】従来技術によるデュアルゲート酸化膜の形成方法を示す工程断面図である。
【図２】従来技術によって形成された高電圧素子用のゲート酸化膜の厚さがＳＴＩトレンチの周縁部で薄く形成されたことを示すＳＥＭ写真である。
【図３Ａ】本発明の第１実施例を示す工程断面図である。
【図３Ｂ】本発明の第１実施例を示す工程断面図である。
【図３Ｃ】本発明の第１実施例を示す工程断面図である。
【図３Ｄ】本発明の第１実施例を示す工程断面図である。
【図４Ａ】本発明の第２実施例を示す工程断面図である。
【図４Ｂ】本発明の第２実施例を示す工程断面図である。
【図４Ｃ】本発明の第２実施例を示す工程断面図である。
【図５Ａ】本発明の第３実施例を示す工程断面図である。
【図５Ｂ】本発明の第３実施例を示す工程断面図である。
【図５Ｃ】本発明の第３実施例を示す工程断面図である。
【図５Ｄ】本発明の第３実施例を示す工程断面図である。
【図６Ａ】本発明の第４実施例を示す工程断面図である。
【図６Ｂ】本発明の第４実施例を示す工程断面図である。
【図６Ｃ】本発明の第４実施例を示す工程断面図である。
【図７Ａ】本発明の第５実施例を示す工程断面図である。
【図７Ｂ】本発明の第５実施例を示す工程断面図である。
【図７Ｃ】本発明の第５実施例を示す工程断面図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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