(57)【要約】【目的】分離拡散層の形成後に裏面研削工程を有し、裏面研削側にイオン注入によるドーピング層を形成する工程を備える半導体装置の製造方法であって、逆耐圧特性の良品率を高く保持できる半導体装置の製造方法の提供。【構成】第一導電形半導体基板１の第一主面９と第二主面とを接続するための第二導電型の分離拡散層２の形成工程、前記分離拡散層２により囲まれる第一主面９への半導体素子機能領域の形成工程、前記半導体基板１を所要の厚さに減厚するための第二主面側の研削工程、研削後の第二主面への第二導電型不純物ドーピング層８の形成工程をこの順に少なくとも含む半導体装置の製造方法において、前記半導体基板の第二主面側の研削後、第二主面への第二導電型不純物ドーピング層８の形成工程の前に、第二主面の表面ストレス層を除去する半導体装置の製造方法とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第一導電形の半導体基板の第一主面と第二主面とを前記半導体基板とは異なる導電型の拡散層により接続するための第二導電型分離拡散層の形成工程、前記分離拡散層により囲まれる前記半導体基板の第一主面への不純物ドーピングによる半導体機能領域の形成工程、前記半導体基板を所要の厚さに減厚するための第二主面側の研削工程、研削後の第二主面への第二導電型不純物ドーピング層の形成工程をこの順に少なくとも含む半導体装置の製造方法において、前記半導体基板の第二主面側の研削後、第二主面への第二導電型不純物ドーピング層の形成工程の前に、第二主面の表面ストレス層を除去することを特徴とする半導体装置の製造方法。
【請求項２】
第二主面の表面ストレス層の除去がウェットエッチング処理により行なわれることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
ウェットエッチング処理におけるエッチング液のエッチングレートが０．２５μｍ／秒乃至０．４５μｍ／秒であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
ウェトエッチング処理による第二主面の表面ストレス層の除去厚が少なくとも３μｍであることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
第二主面の表面ストレス層の除去がドライポリッシングにより行なわれることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
ドライポリッシングにおける第二主面の表面ストレス層の除去厚が１μｍ乃至３μｍであることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置などに使用されるパワー半導体装置に関する。詳しくは、分離拡散層を備え、双方向の耐圧特性を有する逆阻止型絶縁ゲート形バイポーラトランジスタ（以降、逆阻止ＩＧＢＴと略す）などの双方向デバイスを含む逆阻止型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、図２に示すようなプレーナ型接合のＩＧＢＴは、一方向の耐圧（順耐圧）さえ確保できれば使用上問題はなかった。通常このタイプの（順耐圧）ＩＧＢＴは安価なＦＺ結晶ウェハを用い、半導体基板の表面側に半導体素子機能領域を形成した後、使用中の損失低減のために裏面側を研削（バックグラインド）してウェハ厚を耐圧の確保のために最小限必要な厚さに薄くされる。しかし前記バックグラインド後のシリコン基板面は研削による歪などストレスが多い面となっている。従って、裏面側にコレクタ層を形成する前には前記研削歪などのストレス層の除去処理を施す必要がある。裏面側のコレクタ層の形成はボロンのイオン注入および注入イオンの活性化のためのアニール熱処理を含む。しかし、形成されたコレクタ層の境界をなすｐｎ接合により担なわれる逆耐圧は、通常は使用されず不必要であるため、裏面側の前記ストレス層がたとえ完全には除去されないまま、コレクタ層が形成される場合でも、通常の（順耐圧）ＩＧＢＴとしての耐圧特性、オン電圧特性などでは何ら問題にされることがなかった。その結果、前記研削歪などのストレス層の除去方法、除去条件などはあまりシビアに取り扱われていなかった。
【０００３】
最近、半導体電力変換装置において、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換など、直接リンク形変換回路等のマトリクスコンバータ用途への双方向スイッチング素子の採用が、回路の小型化、軽量化、高効率化、高速応答化および低コスト化の観点から着目され、市場からも求められるようになった。この双方向スイッチング素子は２つの逆阻止ＩＧＢＴを逆並列に接続することにより形成することができる。この逆阻止ＩＧＢＴは、分離拡散層を備えることにより、通常の（順耐圧）ＩＧＢＴと異なり、順逆耐圧の両方に信頼性を保持させたものである。たとえば、エミッタをグラウンド電位とし、コレクタを負電位とする逆バイアス時に、裏面コレクタ層および分離拡散層と高抵抗のシリコン基板層（ドリフト層）との境界に形成されるｐｎ接合により逆耐圧を担わせることにより、逆耐圧にも信頼性を持たせるようにしている。このような分離拡散層を有する従来の逆阻止ＩＧＢＴとしては、図３に示すように、ｎ型シリコン基板１１０の場合、両面または片面からｐ導電型（ｐ型）となるボロンを拡散して両面をｐ導電型の拡散層により接続するアイソレーション拡散層（分離拡散層）１１１を形成し、この分離拡散層１１１で囲まれた内側の前記ｎ型シリコン基板の表面側１１２に、ＭＯＳゲート構造１１３と耐圧構造部１１５などのような半導体素子機能領域１１４を、裏面側には前記分離拡散層と導電接続されるコレクタ層（分離拡散層と同一導電型）１１６をそれぞれ配置し、それぞれ所要の金属電極１１７、１１８、１１９を形成したものが知られている（特許文献１）。しかし、このタイプの逆阻止ＩＧＢＴはオン電圧特性とターンオフ損失に関するトレードオフ関係が成立し易く、前記両電気特性を共に改善することが難しくて市場からの、さらなる特性改善の要求に応じきれないことがある。
【０００４】
これに対し、前述の特許文献１にも記載される片側から分離拡散層を形成した構造の逆阻止ＩＧＢＴの断面図である図４のように、ＦＺシリコン基板２００を採用したＮＰＴ（Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒoｕｇｈ）ウェハ（たとえば、厚さ６００Ｖ耐圧で１００μｍ、１２００Ｖ耐圧で１８０μｍ程度）を用い、コレクタ層２０１厚を０．１μｍ乃至２μｍの範囲に薄くするとともに、適切な低不純物濃度に制御して、コレクタ層２０１からの少数キャリアの注入を低注入にコントロールすることにより、前述のオン電圧特性とターンオフ損失に関するトレードオフ関係を改善し、共に小さくできるようにした低注入逆阻止ＩＧＢＴも知られている（特許文献２）。
さらに、逆阻止ＩＧＢＴとして、図５に示すように、ｎ型シリコン基板３００の上面からは選択的にｐ型分離領域３０１を、同底面からは全面にｐ型不純物拡散層３０２をそれぞれ同時拡散により形成し、ｐ型分離領域３０１により囲まれたシリコン基板３００を素子形成領域として規定することにより、双方向の耐圧を保持でき、かつ前記ｐ型不純物拡散層３０２に結晶欠陥のゲッタリング層として機能を持たせることにより信頼性の高いＩＧＢＴなどの半導体装置を形成する発明が示されている（特許文献３―要約）。
【特許文献１】特開平７−３０７４６９号公報
【特許文献２】特開２００２−３１９６７６号公報
【特許文献３】特開２００４−１６５６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、分離拡散層を有する逆阻止ＩＧＢＴであって、裏面研削工程を伴う製造プロセスを有する逆阻止ＩＧＢＴの場合、特に逆耐圧特性にかかる良品率が順耐圧特性よりも低くなって、全体として良品率が低下し易いという問題が発生した。
本発明は、前述のような問題点に鑑みてなされたものであり、分離拡散層の形成後に裏面研削工程を有し、裏面研削側にイオン注入によるドーピング層を形成する工程を備える半導体装置の製造方法であって、逆耐圧特性の良品率を高く保持できる半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
特許請求の範囲の請求項１記載の本発明によれば、第一導電形の半導体基板の第一主面と第二主面とを前記半導体基板とは異なる導電型の拡散層により接続するための第二導電型の分離拡散層の形成工程、前記分離拡散層により囲まれる前記半導体基板の第一主面への不純物ドーピングによる半導体素子機能領域の形成工程、前記半導体基板を所要の厚さに減厚するための第二主面側の研削工程、研削後の第二主面への第二導電型不純物ドーピング層の形成工程をこの順に少なくとも含む半導体装置の製造方法において、前記半導体基板の第二主面側の研削後、第二主面への第二導電型不純物ドーピング層の形成工程の前に、第二主面の表面ストレス層を除去する半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の本発明によれば、第二主面の表面ストレス層の除去がウェットエッチング処理により行なわれる請求項１記載の半導体装置の製造方法とすることが好ましい。
【０００７】
特許請求の範囲の請求項３記載の本発明によれば、ウェットエッチング処理におけるエッチング液のエッチングレートが０．２５μｍ／秒乃至０．４５μｍ／秒である請求項２記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項４記載の本発明によれば、ウェトエッチング処理による第二主面の表面ストレス層の除去厚が少なくとも３μｍである請求項２または３記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項５記載の本発明によれば、第二主面の表面ストレス層の除去がドライポリッシングにより行なわれる請求項１記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項６記載の本発明によれば、ドライポリッシングにおける第二主面の表面ストレス層の除去厚が１μｍ乃至３μｍである請求項５記載の半導体装置の製造方法とすることが好適である。
【発明の効果】
【０００８】
本発明によれば、分離拡散層の形成後に裏面研削工程を有し、裏面研削側にイオン注入によるドーピング層を形成する工程を備える半導体装置の製造方法であって、逆耐圧特性の良品率を高く保持できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
図１は本発明にかかる半導体装置の製造方法により作成された逆阻止絶縁ゲート形バイポーラトランジスタ（以下逆阻止ＩＧＢＴと略す）に用いられる半導体基板の断面図である。図６〜図８はそれぞれ本発明にかかり、逆阻止ＩＧＢＴの逆耐圧特性の良品率と裏面研削後のストレス層の除去方法、条件との関係をそれぞれ示す関係図である。図９〜図１５は、本発明にかかる逆阻止ＩＧＢＴの製造方法の実施例について、逆阻止ＩＧＢＴの半導体基板の断面図により、製造プロセスを示す図である。本発明の要旨を超えない限り、本発明は、以下説明する実施例の記載に限定されるものではない。
従来の分離拡散層を有する逆阻止ＩＧＢＴであって、裏面研削工程を伴う製造プロセスを有する逆阻止ＩＧＢＴの場合、特に逆耐圧特性にかかる良品率が順耐圧特性よりも低くなって、全体として良品率が低下し易いという問題点についてはいろいろの原因が考えられたが、本発明者が鋭意、検討した結果、その一つの原因は、逆耐圧に係わるｐｎ接合の良好性にあることが判った。そのように結論に至った理由を次に示す。逆耐圧に係わるｐｎ接合の形成は、分離拡散層と裏面コレクタ層とにより形成される。特に裏面コレクタ層の形成については、従来の分離拡散を有さない順耐圧ＩＧＢＴにおける裏面側のコレクタ層の形成工程においても、裏面研削後の基板面のストレス層の除去処理は一応施されており、ストレス層の除去処理後にボロンのイオン注入によるコレクタ層が形成されていたが、この際に形成されるｐｎ接合による逆耐圧特性は必要ないため、ストレス層の除去条件についてはあまり重要視されず、ストレスが充分に除去されたかを確認をする必要もなかった。その結果、ストレス層の除去状態に関して、実際には非常にバラツキが多くあると思われるが、特に特性上または良品率の点から問題もないのでそれ以上深く検討はされなかった。それにもかかわらず、分離拡散層を有する従来の逆阻止ＩＧＢＴのコレクタ層形成の場合も、コレクタ層形成のプロセス条件は前述の順耐圧ＩＧＢＴのコレクタ層形成と同様のプロセス条件で行われていたので、逆耐圧に係わるｐｎ接合に、残存するストレスが悪影響を及ぼした結果、逆耐圧ＩＧＢＴの良品率が低くなったのである。そこで、裏面コレクタ層の形成条件、特に、ボロンのイオン注入前の、シリコン基板面のストレス層の除去条件を検討して、いっそう良好な逆耐圧用ｐｎ接合が得られるような除去条件にした結果、本発明がなされた。
【００１０】
前記図１に示す半導体装置は６００Ｖ耐圧の逆阻止ＩＧＢＴの例である。以下、その製造方法について、図９から図１５を参照しながら詳細に説明する。初期のシリコン基板の厚さ５２５μｍで、不純物濃度１．５×１０１４ｃｍ−３のＦＺシリコン基板１ａの表面９に厚さ１．６μｍの初期酸化膜１１を形成し、後工程でｐベース領域が形成される活性領域の周辺部に幅１００μｍの開口部１２を選択的にフォトエッチングして形成する（図９）。次に、表面９にボロンソースを塗布して熱処理をすることにより、ボロンのデポジション領域１３を形成する（図１０）。
次に、前記ボロンデポジション工程により形成されたボロンガラス膜のエッチングを行い除去した後、１２００℃以上の温度において酸素雰囲気中で、深さ１２０μｍまでボロンを熱拡散させて分離拡散層２を形成する（図１１）。
【００１１】
分離拡散領域形成のためのマスク酸化膜１１を除去した後、分離拡散領域２で囲まれた表面９側の活性領域にゲート酸化膜５、ポリシリコンゲート電極６、ｐウェル層３ａ，ｐベース層（チャネル層）３ｂ、ｎ+ エミッタ層４および第二p＋層３cをそれぞれ形成し、次に、エミッタ電極７およびポリイミド膜（図示せず）などからなるパッシベーション処理等を通常のプレーナ型接合のＩＧＢＴと同様の方法およびパターンで形成する（図１２）。さらに、ＩＧＢＴの逆漏れ電流を低減するために、電子線を６Ｍｒａｄで導入する。また、高速化を図るために、ライフタイムキラーとしての機能を奏する電子線照射やヘリウム照射を行うこともある。
次に、前記シリコン基板の裏面の研削工程として、厚さ１０３μｍ程度まで機械的に砥粒スラリーを用いて削る（バックグラインド）（ＩＧＢＴの耐圧が１２００Ｖ程度の場合は１８３μｍ程度）。さらに、前記研削によってできた研削歪などのストレス層除去のために化学エッチング（ウェットエッチング）や化学的機械的ポリッシング（ＣＭＰ）またはドライポリッシュのいずれかで行うが、適宜組み合わせてストレス除去を行ってもよい。最終的にＦＺシリコン基板１の厚さを１００μｍ程度にして、その削り面１０に前記ｐ+分離拡散領域２を露出させる（図１３）。
【００１２】
化学エッチングは、シリコン基板を回転台に吸着保持し、回転させながら、エッチングレートを制御したふっ酸、硝酸系のエッチング液をかけてエッチングする。エッチング液は循環させて利用する。エッチングレートは、図６の逆耐圧良品率との関係図に示したように０．２５〜０．４５μｍ／ｓｅｃで処理すると面状態が良好になり逆耐圧良品率（定格電圧以上）が９０％以上になることが判った。エッチングレートが０．２５μｍ／ｓｅｃ以下では裏面に鋭い凹凸ができるために逆耐圧良品率が低下する。０．４５μｍ／ｓｅｃ以上では、エッチングムラが発生し、平面性（平坦度）が均一でなくなり、やはり、良品率が低下する。そのためにエッチング液の初期のエッチングレートは０．４５μｍ／ｓｅｃ程度とし、０．２５μｍ／ｓｅｃとなった時点でエッチング液を交換する方法とすることが好ましい。また、化学エッチングによるシリコン基板面のエッチング量は、図７に示したようにエッチング量を３μｍ以上にすると逆耐圧良品率は９０％以上になる。３μｍ未満のエッチング量では研削ストレス層を充分に除去できないため、良品率が低下する。
【００１３】
化学的機械的ポリッシング（ＣＭＰ：Ｃｈｅｍｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）の場合では、1μｍ／分程度のエッチングレートで、ポリッシング量を３〜４μｍ程度の深さにして行う。化学的機械的ポリッシング処理を行うと、研削後の荒れた面を鏡面にすることができる。逆阻止ＩＧＢＴの逆耐圧特性の改善に非常に有効である。チップの機械的強度を高くするためには、チップ機械的強度を低下させる原因となっている1μｍ以下の極浅いクラックやヒビ割れも充分除去する必要があるので、エッチング量は２μｍより多い３〜４μｍ程度とすることがより望ましい。
ドライポリッシングでは、図８に示したように、ポリッシング量（深さ）を２μｍ以上にすることにより研削ストレス層が充分に除去でき、逆耐圧良品率が９０％以上になる。
ドライポリッシングはエッチング液や砥粒スラリーを用いずに、シリカなどの砥粒材料を特殊加工して乾式にてシリコン基板を研削するものであり、1μｍ／分程度のポリッシングレートで研削し、前記ＣＭＰと同様にポリッシング量は３〜４μｍ程度が望ましい。このドライポリッシングはエッチングの効率とか良好性は前記ＣＭＰと同様であるが、化学エッチングにおけるふっ酸、硝酸系エッチング液の廃棄処理コストやＣＭＰの場合に必要な研削に使用した廃棄スラリなどの処理コストが小さいか又はほとんどないというメリットがある。
【００１４】
次に、裏面１０に、ドーズ量５×１０13ｃｍ-2のボロンをイオン注入して３５０℃〜４００℃程度で１時間程度の低温アニールを行い、活性化したボロンのピーク濃度が１×１０17ｃｍ-3程度で、厚みが１μｍ程度の裏面のｐ+ コレクタ層８を形成する。この結果、前記裏面ｐ+ コレクタ層８と前記のｐ+分離拡散領域２は導電接続される（図１４）。
さらに、コレクタ電極８−１をオーム接触になるように形成して、ＦＺシリコン基板１を分離拡散領域の中央２−１で切断すると（図１５）、逆阻止ＩＧＢＴが製造される。
前記の裏面のｐ+ コレクタ層８のピーク濃度が５×１０16ｃｍ-3未満では、注入効率が低下して、オン電圧が上昇する。また、逆電圧印加時にｐ+ コレクタ層８が完全に空乏化して逆耐圧も低下する。一方、１×１０18ｃｍ-3を超える注入される少数キャリアが増加して逆回復電流も増大するので、ピーク濃度は５×１０16ｃｍ-3以上で１×１０18ｃｍ-3以下が望ましい。
【００１５】
さらに、前記裏面のｐ+ コレクタ層８の厚さが０．１μｍ未満では、空乏層がコレクタ電極８−１に達しやすくなり、逆耐圧が確保出来なくなる。一方、厚さが２μｍを超えるとボロンイオン注入時の必要エネルギーが１ＭｅＶを超えて、特殊なイオン注入装置が必要となるため、コレクタ層８の厚みは０．１μｍ以上で、２μｍ以下が望ましい。
また、前述の実施例では、逆阻止ＩＧＢＴの製造方法について説明したが、本発明は、逆阻止ＩＧＢＴだけでなく、分離拡散領域を備えるダイオードにも同様に適用できる。
【図面の簡単な説明】
【００１６】
【図１】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの模式的断面図
【図２】従来の絶縁ゲート形バイポーラトランジスタの模式的断面図
【図３】従来の分離拡散型逆阻止絶縁ゲート形バイポーラトランジスタの模式的断面図
【図４】従来片面分離拡散タイプの低注入逆阻止絶縁ゲート形バイポーラトランジスタの模式的断面図
【図５】従来の両面分離拡散タイプの逆阻止絶縁ゲート形バイポーラトランジスタの要部断面図
【図６】本発明にかかるエッチングレートと逆耐圧良品率との関係図
【図７】本発明にかかるエッチング量（深さ）と逆耐圧良品率との関係図
【図８】本発明にかかるドライポリシュ量（深さ）と逆耐圧良品率との関係図
【図９】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その１）
【図１０】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その２）
【図１１】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その３）
【図１２】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その４）
【図１３】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その５）
【図１４】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その６）
【図１５】本発明にかかる逆阻止絶縁ゲート形バイポーラトランジスタの製造方法を工程順に示す半導体基板の要部断面図（その７）
【符号の説明】
【００１７】
１            シリコン基板（半導体基板）              
２            分離拡散層
３ａ            ｐウェル層
３ｂ            チャネル層
３ｃ            第二ｐ＋領域
４            ｎエミッタ領域            
５            ゲート酸化膜
６            ゲート電極
７            エミッタ電極
８            コレクタ層
９            表面（第一主面）
１０          裏面（第二主面）
１１          酸化膜
１２          開口
１３          ボロンデポジション層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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