(57)【要約】【課題】電力用トランジスタと制御用半導体素子とを共通の基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された半導体装置を提供する。【解決手段】半導体装置２００は、トランジスタ２と、トランジスタ２のゲート電位を制御する半導体素子１０、１１とを備え、トランジスタ２および半導体素子１０、１１は共通の炭化珪素基板１の上に形成されており、トランジスタ２と半導体素子１０、１１とを電気的に分離する素子分離領域１２をさらに含む。【選択図】図１
2006049668.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと、前記トランジスタのゲート電位を制御する半導体素子とを備えた半導体装置であって、
前記トランジスタおよび前記半導体素子は共通の炭化珪素基板上に形成されており、
前記トランジスタと前記半導体素子とを電気的に分離する素子分離領域をさらに含む半導体装置。
【請求項２】
前記トランジスタのチャネル領域および前記半導体素子のチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、
前記素子分離領域は、前記トランジスタと前記半導体素子との間に形成されたｐｎ接合部から構成されている請求項１に記載の半導体装置。
【請求項３】
前記トランジスタは縦型ＭＯＳＦＥＴであり、前記ｐｎ接合部の接合深さは前記トランジスタのウェル領域の下面の深さよりも大きい請求項２に記載の半導体装置。
【請求項４】
前記トランジスタのチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、
前記半導体素子のチャネル領域は、前記炭化珪素層上に絶縁層を介して形成された半導体層内に形成されており、
前記素子分離領域は、前記絶縁層から構成されている請求項１に記載の半導体装置。
【請求項５】
前記半導体層はポリシリコンから形成されている請求項４に記載の半導体装置。
【請求項６】
前記トランジスタは蓄積チャネル構造を有する縦型ＭＯＳＦＥＴである請求項１から５のいずれかに記載の半導体装置。
【請求項７】
（Ａ）表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、
（Ｂ）前記炭化珪素エピタキシャル層にｐｎ接合を形成することにより、前記炭化珪素エピタキシャル層を、互いに電気的に分離された第１素子領域および第２素子領域に分離する工程と、
（Ｃ）前記第１素子領域にトランジスタを形成し、前記第２素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程と
を包含する半導体装置の製造方法。
【請求項８】
前記工程（Ｂ）は、前記炭化珪素エピタキシャル層に、前記炭化珪素エピタキシャル層の導電型と異なる導電型の不純物イオンを注入する工程（Ｂ１）を含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｃ）は、前記第１素子領域のうち選択された領域に前記不純物イオンを注入することにより、前記トランジスタのウェル領域を形成する工程（Ｃ１）を含んでおり、前記工程（Ｃ１）は前記工程（Ｂ１）と同時に行われる請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｂ１）および（Ｃ１）を行う前に、前記炭化珪素エピタキシャル層上に注入マスクを形成する工程を含み、
前記工程（Ｂ１）は、前記注入マスクの開口部上から前記炭化珪素エピタキシャル層に前記不純物イオンを注入し、
前記工程（Ｃ１）は、前記注入マスクを介して前記第１素子領域のうち前記選択された領域に前記不純物イオンを注入し、
前記第１素子領域のうち前記選択された領域上の前記注入マスクの厚さは、前記第１素子領域のうち他の領域上の前記注入マスクの厚さよりも小さい請求項９に記載の半導体装置の製造方法。
【請求項１１】
（ａ）表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、
（ｂ）前記炭化珪素エピタキシャル層と接する絶縁層を形成することにより、前記炭化珪素エピタキシャル層を含む第１素子領域を形成する工程と、
（ｃ）前記絶縁層上に半導体層を形成することにより、前記第１素子領域と電気的に分離された第２素子領域を形成する工程と、
（ｄ）前記第１素子領域にトランジスタを形成し、前記第２素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程と
を包含する半導体装置の製造方法。
【請求項１２】
前記工程（ａ）は、前記炭化珪素エピタキシャル層の一部を除去することにより、前記炭化珪素エピタキシャル層に凹部を形成する工程を含み、前記工程（ｂ）は、前記凹部の表面上に前記絶縁層を堆積させる工程を含む請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの製造に必要な超微細加工プロセスで用いられるシリコンテクノロジーをパワーデバイスに適用することによって、数百Ｖの耐圧と数Ａ程度の電流出力とを有する電力用トランジスタと、数Ｖ程度の電圧で動作して電力用トランジスタの駆動を制御する制御用半導体素子とを１つの基板上に形成して１チップ化されたパワーＩＣの開発が行われている。
【０００３】
１チップ化されたパワーＩＣ（以下、「１チップパワーＩＣ」と呼ぶ）は、パワー素子部、制御素子部、保護素子部などから構成されている。パワー素子部は、絶縁ゲート型バイポーラトランジスタ（Insulated gate bipolar transistor:ＩＧＢＴ）などの電力用トランジスタ、および電力用トランジスタのスイッチングオフ時に電流を流すダイオード（Free Wheeling Diode：ＦＷＤ）を有している。制御素子部は、パワー素子部のトランジスタのゲート電位を制御するための制御素子などを有している。また、保護素子部は、パワー素子部におけるトランジスタに流れる電流を検知し、過電流による破壊を防止するための過電流保護回路などを有している。このような１チップパワーＩＣは、例えば特許文献１に開示されている。
【０００４】
このようにパワー素子部と制御素子部や保護素子部とを１チップ化すると、パワーデバイスに外付けする部品点数を大幅に削減することが可能となるので、従来よりも小型のパワーモジュールを構成できる。さらに、パワー素子部と同一基板上に保護素子部を設けることよって、高速かつ高精度にパワー素子部におけるスイッチング素子を保護できるので、パワーモジュールの信頼性を向上できる。
【０００５】
従来の１チップパワーＩＣはシリコン基板上に形成され、パワー素子部におけるトランジスタにはシリコン半導体が用いられている。そのため、シリコン半導体の物性に起因して、以下のような課題を有している。
【０００６】
第１に、パワー素子部における電力損失がシリコンの物性限界によって制限されてしまうので、パワー素子部の低損失化に限界がある。
【０００７】
第２に、シリコン半導体の接合部における許容温度値は１５５℃程度と低いので、従来の１チップパワーＩＣには、通常、シリコン半導体を用いたトランジスタの耐熱保護のために冷却フィンが設置される。パワーＩＣに設置する冷却フィンのサイズは、パワーＩＣの使用環境温度が高くなるほど大きくなり、これに伴ってパワーＩＣの容積が大きくなってしまう。そのため、パワーＩＣ自体やパワーＩＣを用いたパワーモジュールの小型化に限界がある。
【特許文献１】特開平９−２２３７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のシリコン半導体を用いた１チップパワーＩＣは上述したような課題を有しており、これらの課題を解決できる新規な半導体装置の実現が望まれている。
【０００９】
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、共通の基板に形成された電力用トランジスタと制御用半導体素子とを備えた半導体装置において、電力用トランジスタにおける電力損失を従来よりも大幅に低減し、かつ、小型化を実現することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、トランジスタと、前記トランジスタのゲート電位を制御する半導体素子とを備えた半導体装置であって、前記トランジスタおよび前記半導体素子は共通の炭化珪素基板上に形成されており、前記トランジスタと前記半導体素子とを電気的に分離する素子分離領域をさらに含む。
【００１１】
ある好ましい実施形態において、前記トランジスタのチャネル領域および前記半導体素子のチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、前記素子分離領域は、前記トランジスタと前記半導体素子との間に形成されたｐｎ接合部から構成されている。
【００１２】
好ましくは、前記トランジスタは縦型ＭＯＳＦＥＴであり、前記ｐｎ接合部の接合深さは前記トランジスタのウェル領域の下面の深さよりも大きい。
【００１３】
ある好ましい実施形態において、前記トランジスタのチャネル領域は、前記炭化珪素基板上に形成された炭化珪素層内に形成されており、前記半導体素子のチャネル領域は、前記炭化珪素層上に絶縁層を介して形成された半導体層内に形成されており、前記素子分離領域は、前記絶縁層から構成されている。
【００１４】
前記半導体層はポリシリコンから形成されていてもよい。
【００１５】
前記トランジスタは蓄積チャネル構造を有する縦型ＭＯＳＦＥＴであってもよい。
【００１６】
本発明の半導体装置の製造方法は、（Ａ）表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、（Ｂ）前記炭化珪素エピタキシャル層にｐｎ接合を形成することにより、前記炭化珪素エピタキシャル層を、互いに電気的に分離された第１素子領域および第２素子領域に分離する工程と、（Ｃ）前記第１素子領域にトランジスタを形成し、前記第２素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程とを包含する。
【００１７】
前記工程（Ｂ）は、前記炭化珪素エピタキシャル層に、前記炭化珪素エピタキシャル層の導電型と異なる導電型の不純物イオンを注入する工程（Ｂ１）を含んでもよい。
【００１８】
前記工程（Ｃ）は、前記第１素子領域のうち選択された領域に前記不純物イオンを注入することにより、前記トランジスタのウェル領域を形成する工程（Ｃ１）を含んでおり、前記工程（Ｃ１）は前記工程（Ｂ１）と同時に行われることが好ましい。
【００１９】
ある好ましい実施形態において、前記工程（Ｂ１）および（Ｃ１）を行う前に、前記炭化珪素エピタキシャル層上に注入マスクを形成する工程を含み、前記工程（Ｂ１）は、前記注入マスクの開口部上から前記炭化珪素エピタキシャル層に前記不純物イオンを注入し、前記工程（Ｃ１）は、前記注入マスクを介して前記第１素子領域のうち前記選択された領域に前記不純物イオンを注入し、前記第１素子領域のうち前記選択された領域上の前記注入マスクの厚さは、前記第１素子領域のうち他の領域上の前記注入マスクの厚さよりも小さい。
【００２０】
本発明の他の半導体装置の製造方法は、（ａ）表面に炭化珪素エピタキシャル層が形成された炭化珪素基板を用意する工程と、（ｂ）前記炭化珪素エピタキシャル層と接する絶縁層を形成することにより、前記炭化珪素エピタキシャル層を含む第１素子領域を形成する工程と、（ｃ）前記絶縁層上に半導体層を形成することにより、前記第１素子領域と電気的に分離された第２素子領域を形成する工程と、（ｄ）前記第１素子領域にトランジスタを形成し、前記第２素子領域に前記トランジスタのゲート電位を制御する半導体素子を形成する工程とを包含する。
【００２１】
ある好ましい実施形態において、前記工程（ａ）は、前記炭化珪素エピタキシャル層の一部を除去することにより、前記炭化珪素エピタキシャル層に凹部を形成する工程を含み、前記工程（ｂ）は、前記凹部の表面上に前記絶縁層を堆積させる工程を含む。
【発明の効果】
【００２２】
本発明によると、共通の基板に形成された電力用トランジスタと制御用半導体素子とを備え、従来よりも低損失で、信頼性の高い半導体装置を提供できる。また、電力用トランジスタの耐熱性を大幅に向上できるので、冷却フィンなどの比較的大きなサイズの放熱手段を設ける必要がなくなり、従来よりも小型で設計自由度の高い半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体装置は、トランジスタと、トランジスタのゲート電位を制御する半導体素子とが共通の炭化珪素基板上に形成されており、トランジスタと半導体素子とは素子分離領域によって電気的に分離されていることを特徴としている。
【００２４】
本明細書において、「半導体装置」は、１チップパワーＩＣ、１チップパワーＩＣを用いて構成されたパワーモジュール、およびそのようなパワーモジュールを有する各種電子機器や電力機器などを広く含むものとする。また、「トランジスタと半導体素子とが共通の炭化珪素基板上に形成されている」とは、トランジスタと半導体素子とが共通の炭化珪素基板（支持体）によって支持されていることを意味する。
【００２５】
上述したように、従来の１チップパワーＩＣにおける電力用トランジスタはシリコン半導体を用いて形成されており、シリコン半導体の物性値による性能限界を超えることができないという問題があった。
【００２６】
一方、本発明では、トランジスタの半導体材料として、シリコンに比べてバンドギャップの大きい炭化珪素を用いるため、シリコン半導体の性能限界を超えた高性能なパワーＩＣを実現できる。具体的には、炭化珪素の絶縁破壊電界はシリコンに比べて一桁以上高いという優れた物性を有することから、炭化珪素を用いたトランジスタではシリコンを用いたトランジスタに比べて電力損失を一桁以上も低減させることが可能である。また、炭化珪素を用いたトランジスタは高温の環境下でも安定して動作できるので、シリコンのトランジスタに不可欠であった冷却フィンなどの放熱手段を小型化あるいは省略することが可能となる。従って、従来よりも小型で設計自由度の大きい半導体装置を実現できる。
【００２７】
（実施形態１）
以下、図面を参照しながら、本発明による半導体装置の実施形態１を説明する。図１（ａ）は本実施形態の半導体装置の構成を示す断面図であり、図１（ｂ）は、図１（ａ）に示す半導体装置における電力用トランジスタの平面図である。
【００２８】
半導体装置２００は、ｎ型の炭化珪素基板１にそれぞれ形成されたトランジスタ２と、第１および第２半導体素子１０、１１とを有している。トランジスタ２、第１半導体素子１０および第２半導体素子１１は、炭化珪素基板１の上にエピタキシャル成長させた炭化珪素層５０を用いて形成されており、炭化珪素層５０に形成された素子分離領域１２によって互いに電気的に絶縁されている。本実施形態では、素子分離領域１２はｐｎ接合部から構成されている。
【００２９】
半導体装置２００は、炭化珪素基板１の上に、少なくとも１つのトランジスタ２と、少なくとも１つの制御用半導体素子（第１または第２半導体素子１０、１１）とを備えていればよいが、典型的には、複数のトランジスタ２と、複数の第１および第２半導体素子１０、１１とを備える。
【００３０】
本実施形態におけるトランジスタ２は縦型ＭＯＳＦＥＴである。トランジスタ２は、炭化珪素基板１の主面上に形成された炭化珪素層５０と、炭化珪素層５０の上に形成されたソース電極８およびゲート電極７と、炭化珪素基板１の裏面に設けられたドレイン電極９とを有している。炭化珪素層５０には、ｎ型ドリフト層３、ｐ型ウェル領域４およびｎ型のソース用コンタクト領域５が形成されており、ソース用コンタクト領域５はソース電極８と接続されている。ｎ型ドリフト層３およびｐ型ウェル領域４の上には、ゲート絶縁膜６を介してゲート電極７が設けられている。
【００３１】
本実施形態における第１および第２半導体素子１０、１１は、それぞれＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳＦＥＴ）および横型ＭＯＳＦＥＴである。これらの半導体素子１０、１１は、半導体装置２００において、入力信号を制御する制御回路、制御回路の出力信号を受けて昇圧する昇圧回路、制御回路の出力によりスイッチ制御されるゲート駆動回路などを構成する。
【００３２】
第１半導体素子１０は、直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを備えている。ｐチャネルＦＥＴは、炭化珪素層５０のそれぞれ選択された領域に形成されたｎ型領域１３、ｐ型ソース領域１４およびｐ型ドレイン領域１５と、ｐ型ソース領域１４に接続されたソース電極１６と、ｐ型ドレイン領域１５に接続されたドレイン電極１７と、ｎ型領域１３のうちチャネル層が形成される領域上にゲート絶縁膜６を介して設けられたゲート電極１８とを有している。ｎチャネルＦＥＴは、炭化珪素層５０のそれぞれ選択された領域に形成されたｐ型領域１９、ｎ型ソース領域２０およびｎ型ドレイン領域２１と、ｎ型ソース領域２０に接続されたソース電極２２と、ｎ型ドレイン領域２１に接続されたドレイン電極２３と、ｐ型領域１９のうちチャネル層が形成される領域上にゲート絶縁膜６を介して設けられたゲート電極２４とを有している。
【００３３】
また、第２半導体素子１１は、炭化珪素層５０のそれぞれ選択された領域に形成されたｎ型領域２５、ｐ型ウェル領域２６、ｎ型ソース領域２７およびｎ型ドレイン領域２８と、ｎ型ソース領域２７に接続されたソース電極２９と、ｎ型ドレイン領域２８に接続されたドレイン電極３０と、ｐウェル領域２６のうちチャネル層が形成される領域上にゲート絶縁膜６を介して設けられたゲート電極３１とを有している。
【００３４】
本実施形態における素子分離領域１２は、ｐｎ接合によって形成された空乏層１２ａ、１２ｂから構成されている。素子分離領域１２について、以下に詳しく説明する。
【００３５】
本実施形態では、炭化珪素層５０のうちトランジスタ２を形成する領域と、半導体素子１０、１１を形成する領域との間に、素子分離用ｐ型領域４０が形成されている。素子分離用ｐ型領域４０は、例えば炭化珪素層５０にｐ型の不純物をドープすることによって形成されている。この素子分離用ｐ型領域４０は、トランジスタ２におけるｎ型ドリフト層３に接しており、図１に示すように、その接合面（ｐｎ接合）からｎ型ドリフト層３に向って空乏層１２ａが広がり、同様にｐｎ接合から素子分離用ｐ型領域４０の内部にも空乏層１２ｂが広がっている。ここでは、素子分離用ｐ型領域４０の不純物濃度はｎ型ドリフト領域３の不純物濃度よりも高いため、空乏層１２ｂは空乏層１２ａよりも薄くなる。これらの空乏層１２ａ、１２ｂから構成されるｐｎ接合部（素子分離領域１２）によって、炭化珪素層５０のうち上記ｐｎ接合のｎ型ドリフト層３の側にある領域と、他の側にある領域とを電気的に絶縁させることが可能になる。
【００３６】
半導体装置２００では、炭化珪素層５０を用いて、トランジスタ２だけでなく半導体素子１０、１１のような制御用半導体素子をも形成するので、炭化珪素基板１の上に制御回路などを容易に形成できる。従って、制御回路や保護回路などをパワーデバイスの外部に設ける必要がなくなり、パワーモジュールの小型化を実現できる。
【００３７】
本実施形態におけるトランジスタ２は炭化珪素を用いて形成されており、従来のシリコンを用いたトランジスタよりも電力損失を大幅に低減できる。また、半導体素子１０、１１は、炭化珪素を用いて形成されているので、従来のシリコン素子と同等の性能を保ちつつ、高温でも安定して動作できるようになり、半導体装置２００の信頼性を向上できる。さらに、半導体装置２００はシリコンパワーＩＣでは動作不可能な高温環境下でも安定して動作できるため、１チップシリコンパワーＩＣに不可欠であった冷却フィンなどの放熱手段を小型化あるいは省略でき、その結果、半導体装置２００のサイズを従来よりも大幅に縮小できる。
【００３８】
また、半導体装置２００では、炭化珪素層５０を用いてトランジスタ２や半導体素子１０、１１を形成するので、ｐｎ接合を利用して高精度な素子分離が可能になるという利点もある。この利点について、以下に詳しく説明する。
【００３９】
従来のシリコンパワーＩＣでは、Ｓｉ基板に不純物をドープすることによってｐ型領域とｎ型領域とを形成すると、Ｓｉ基板では不純物の拡散係数が大きいため、不純物が横方向に拡散しやすく、ｐｎ接合の位置を高精度に制御できないという問題がある。そのため、Ｓｉ基板に、ｐｎ接合部によって電気的に分離された複数の領域を設計通りに形成することは困難である。
【００４０】
これに対し、炭化珪素層５０では不純物の拡散係数は極めて小さいため、炭化珪素層５０にドープされた不純物は横方向に拡散しにくい。従って、炭化珪素層５０におけるｐｎ接合を形成する位置を高精度に制御することが可能になり、高精度な素子分離を実現できる。また、不純物が拡散しにくいので、ｐｎ接合を形成するｐ型領域およびｎ型領域の不純物プロファイルを調整できるというメリットもある。例えば、ｐｎ接合部における不純物プロファイルの変化を急峻にするか、または緩やかにするかを、トランジスタ２の耐圧などを考慮して任意に設定できる。
【００４１】
本実施形態における素子分離用ｐ型領域４０とトランジスタ２におけるｐウェル領域４との距離ｄは、１０μｍ以上であることが好ましい。１０μｍ以上であれば、空乏層１２ａによってトランジスタ２と半導体素子１０、１１とをより確実に電気的に分離できる。一方、半導体装置２００のサイズが増大することを防止するためには、１０００μｍ以下であることが好ましい。
【００４２】
本実施形態の半導体装置２００の構成は図１に示す構成に限定されない。例えば、トランジスタ２や半導体素子１０、１１の素子構造は反転チャネル構造に限定されず、蓄積チャネル構造を有していてもよい。トランジスタ２および半導体素子１０、１１にそれぞれ蓄積チャネル層を設ける場合、それらの蓄積チャネル層は、同時に形成された同一の膜から形成されてもよい。
【００４３】
特に、トランジスタ２に蓄積チャネル層を設けると、トランジスタ２のチャネル抵抗が大幅に低減され、電力損失をより低減できるので好ましい。蓄積チャネル層の構造は特に限定されないが、ｎ型の導電層を含む積層構造であってもよく、例えば出願人が特開平２００２−２２２８１７号公報で開示しているように、アンドープＳｉＣ層とｎ型ドープ層（δドープ層）とを交互に積層させた構造（δドープ構造）であってもよい。δドープ構造を採用すると、電力損失をさらに低減させることが可能となる。
【００４４】
次に、図面を参照しながら、半導体装置２００の作製方法を説明する。
【００４５】
まず、図２（ａ）に示すように、炭化珪素基板１の主面上にエピタキシャル成長により炭化珪素層５０を形成する。炭化珪素基板１として、例えば、４Ｈ−ＳｉＣからなり、（０００１）面から＜１１−２０＞方向に向かって８°（オフ角）傾けた主面を有する直径５０ｍｍのオフアングル基板を用いる。このような炭化珪素基板１の導電型はｎ型であり、ｎ型不純物のドーピング濃度は１×１０18ｃｍ-3である。炭化珪素層５０は、ＣＶＤ法を用いて、ｎ型の不純物（例えばＮ2）をドープしながら、炭化珪素基板１の主面上に炭化珪素をエピタキシャル成長させることによって形成できる。炭化珪素層５０の厚さは約１０μｍであり、キャリア濃度（Ｎ2濃度）は約５×１０15ｃｍ-3である。
【００４６】
次いで、図２（ｂ）に示すように、炭化珪素層５０の選択された領域にｐ型の不純物をドープすることにより、ｐ型不純物ドープ領域４’、４０’を形成する。具体的には、まず、炭化珪素層５０の表面に例えばシリコン酸化膜（ＳｉＯ2）からなる第１の注入マスク（図示せず）を形成する。注入マスクは、縦型ＭＯＳＦＥＴのｐ型ウェル領域および素子分離領域とそれぞれ対応する領域に開口部を有している。この後、第１の注入マスクの上方から、不純物イオンとしてＡｌイオンを注入する。Ａｌイオンの注入は多段階で行う。イオン注入後、第１の注入マスクを除去し、炭化珪素層５０のうちＡｌイオンが注入された領域に対して活性化アニールを行う。これにより、ｐ型不純物ドープ領域（厚さ：約１μｍ）４’、４０’が得られる。ｐ型不純物ドープ領域４’、４０’のキャリア濃度（Ａｌ濃度）は何れも１×１０17ｃｍ-3である。
【００４７】
続いて、図２（ｃ）に示すように、ｐ型不純物ドープ領域４０’にｎ型不純物ドープ領域１３’、２５’を形成する。具体的には、炭化珪素層５０の上に、ｐチャネルＦＥＴのｎ型領域および横型ＭＯＳＦＥＴのｎ型領域をそれぞれ規定する開口部を有する第２の注入マスク（図示せず）をＳｉＯ2膜から形成する。この後、第２の注入マスクの上方から、ｐ型不純物ドープ領域４０’にｎ型不純物のイオン（ここではＮイオン）を多段階で注入する。イオン注入後、第２の注入マスクを除去し、活性化アニールを行う。これにより、ｐ型不純物ドープ領域４０’にｎ型不純物ドープ領域１３’、２５’が形成されるとともに、ｐ型不純物ドープ領域４０’のうちＮイオンがドープされなかった領域が素子分離用ｐ型領域（キャリア濃度：１×１０17ｃｍ-3）４０となる。ｎ型不純物ドープ領域１３’、２５’のキャリア濃度は何れも１×１０16ｃｍ-3である。
【００４８】
続いて、図２（ｄ）に示すように、ｎ型不純物ドープ領域１３’、１５’にｐ型不純物ドープ領域１９’、２６’を形成する。具体的には、ｎ型不純物ドープ領域１３’のうちｐ型領域を形成しようとする領域および、ｎ型不純物ドープ領域２５’のうちｐ型ウェル領域を形成しようとする領域にそれぞれ開口部を有する第３の注入マスク（図示せず）をＳｉＯ2膜から形成する。この後、第３の注入マスクの上方からｎ型不純物ドープ領域１３’、２５’に多段階でｐ型不純物のイオン（Ａｌイオン）を注入する。イオン注入後、第３の注入マスクを除去し、活性化アニールを行う。これにより、ｎ型不純物ドープ領域１３’、１５’に、ｐ型不純物ドープ領域１９’、２６’が形成される。ｐ型不純物ドープ領域１９’、２６’のキャリア濃度は１×１０16ｃｍ-3である。
【００４９】
また、図２（ｅ）に示すように、ｎ型不純物ドープ領域１３’にｐ型ソース領域１４およびｐ型ドレイン領域１５を形成する。具体的には、ｎ型不純物ドープ領域１３’のうちｐ型ソース領域およびｐ型ドレイン領域をそれぞれ規定する開口部を有する第４の注入マスク（図示せず）をＳｉＯ2膜から形成する。この後、第４の注入マスクの上方からｐ型不純物イオン（Ａｌイオン）をｎ型不純物ドープ領域１３’に多段階で注入する。イオン注入後、第４の注入マスクを除去して活性化アニールを行う。これにより、ｎ型不純物ドープ領域１３’にｐ型ソース領域１４およびｐ型ドレイン領域１５が形成される。ｐ型ソース領域１４およびｐ型ドレイン領域１５のキャリア濃度は何れも１×１０18ｃｍ-3である。また、ｎ型不純物ドープ領域１３’のうちｐ型不純物ドープ領域１９’、ｐ型ソース領域１４およびｐ型ドレイン領域１５が形成されずに残った領域は、ＣＭＯＳＦＥＴにおけるｐチャネルＦＥＴのｎ型領域（キャリア濃度：１×１０16ｃｍ-3）１３となる。
【００５０】
さらに、図２（ｆ）に示すように、ｎ型ソース用コンタクト領域５、ｎ型ソース領域２０、ｎ型ドレイン領域２１、ｎ型ソース領域２７およびｎ型ドレイン領域２８を形成する。具体的には、炭化珪素層５０の上に第５の注入マスクを形成した後、炭化珪素層５０の選択された領域にｎ型不純物イオン（Ｎイオン）を注入する。イオン注入後、第５の注入マスクを除去して活性化アニールすることにより、ｐ型不純物ドープ領域４’にｎ型ソース用コンタクト領域５、ｐ型不純物ドープ領域１９’にｎ型ソース領域２０およびｎ型ドレイン領域２１、ｐ型不純物ドープ領域２６’にｎ型ソース領域２７、およびｎ型不純物ドープ領域２５’にｎ型ドレイン領域２８を同時に形成する。これらの領域におけるキャリア濃度（Ｎ濃度）は何れも１×１０18ｃｍ-3である。ｐ型不純物ドープ領域１９’のうちｎ型ソース領域２０およびｎ型ドレイン領域２１が形成されなかった領域は、ｎチャネルＦＥＴのｐ型領域（キャリア濃度：１×１０16ｃｍ-3）１９となる。また、ｐ型不純物ドープ領域２６’のうちｎ型ソース領域２７が形成されなかった領域は、横型ＭＯＳＦＥＴにおけるｐ型ウェル領域（キャリア濃度：１×１０16ｃｍ-3）２６となり、ｎ型不純物ドープ領域２５’のうちｐ型ウェル領域２６、ｎ型ソース領域２７およびｎ型ドレイン領域２８が形成されずに残った領域は、横型ＭＯＳＦＥＴのｎ型領域（キャリア濃度：１×１０16ｃｍ-3）２５となる。さらに、ｐ型不純物ドープ領域４’のうちｎ型ソース用コンタクト領域５が形成されなかった領域は、縦型ＭＯＳＦＥＴのｐ型ウェル領域（キャリア濃度：１×１０17ｃｍ-3）４となる。
【００５１】
続いて、図３（ａ）に示すように、炭化珪素層５０の上にゲート絶縁膜６を形成する。ゲート絶縁膜６は、炭化珪素層５０を１１００℃で熱酸化して炭化珪素層５０の表面に厚さが３０ｎｍの熱酸化膜を形成した後、この熱酸化膜のパターニングを行うことによって形成できる。得られたゲート絶縁膜６は、縦型ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、および横型ＭＯＳＦＥＴにおけるチャネル層が形成される領域をそれぞれ覆っている。
【００５２】
次に、図３（ｂ）に示すように、縦型ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴにおけるソースおよびドレイン電極を形成する。ここでは、蒸着装置を用いて、ソース用コンタクト領域５の表面および炭化珪素基板１の裏面にＮｉ膜を堆積する。同様にして、ＣＭＯＳＦＥＴにおけるｐ型ソース領域１４、ｐ型ドレイン領域１５、ｎ型ソース領域２０およびｎ型ドレイン領域２１のそれぞれの表面、および、第２半導体素子におけるｎ型ソース領域２７およびｎ型ドレイン領域２８のそれぞれの表面にもＮｉ膜を堆積する。続いて、加熱炉を用いて１０００℃の温度で加熱することにより、縦型ＭＯＳＦＥＴのソース電極８およびドレイン電極９、ｐチャネルＦＥＴのソース電極１６およびドレイン電極１７、ｎチャネルＦＥＴのソース電極２２およびドレイン電極２３、および、横型ＭＯＳＦＥＴのソース電極２９およびドレイン電極３０を形成する。
【００５３】
最後に、図３（ｃ）に示すように、縦型ＭＯＳＦＥＴのゲート電極７、ＣＭＯＳＦＥＴのゲート電極１８、２４、および横型ＭＯＳＦＥＴのゲート電極３１をそれぞれ形成する。これらのゲート電極７、１８、２４、３１は、ゲート絶縁膜６の上にポリシリコン膜を形成し、これをパターニングすることによって同時に形成できる。このようにして、縦型ＭＯＳＦＥＴであるトランジスタ２、ＣＭＯＳＦＥＴである第１半導体素子１０、横型ＭＯＳＦＥＴである第２半導体素子１１を備えた半導体装置２００が完成する。
【００５４】
上述した作製方法によると、図２（ｂ）を参照しながら説明したように、素子分離用ｐ型領域４０となる領域に対するｐ型不純物イオンの注入を、トランジスタ２におけるｐ型ウェル領域４となる領域に対するｐ型不純物イオンの注入と同時に実行できるので、作製プロセスを簡易化できる。なお、これらのｐ型不純物イオンの注入は同時に行わなくてもよい。
【００５５】
上記ｐ型不純物イオンの注入を同時に実行する場合、図２（ｂ）を参照しながら説明した第１の注入マスクを用いると、素子分離用ｐ型領域４０の下面の深さ（すなわちｐｎ接合部の接合深さ）とトランジスタ２のｐ型ウェル領域４の下面の深さとは同一となるが、第１の注入マスクの厚さを調整することによって、素子分離用ｐ型領域４０をｐ型ウェル領域４よりも深い位置、あるいは浅い位置に形成することも可能である。ただし、素子分離用ｐ型領域４０の下面がトランジスタ２のｐ型ウェル領域４の下面よりも深いと、炭化珪素層５０のうち素子分離領域１２におけるトランジスタ２の側と他の側とを効果的に絶縁できるので好ましい。この場合、第１の注入マスクとして、素子分離用ｐ型領域４０を規定する開口部を備え、かつ、第１の注入マスクのうちｐ型ウェル領域４となる領域（ｐ型不純物ドープ領域４’）上に位置する部分が他の部分よりも薄くなるように調整されたマスクを用いることができる。このようなマスクを用いると、ｐ型ウェル領域４となる領域にはマスクを介して不純物イオンが注入されるため、不純物イオンが注入される位置はマスクの厚さに起因して浅くなる。従って、図２（ｂ）において、ｐ型不純物ドープ領域４０’よりも薄いｐ型不純物ドープ領域４’が形成され、その結果、素子分離用ｐ型領域４０の下面をｐ型ウェル領域４の下面よりも深くできる。
【００５６】
（実施形態２）
以下、図面を参照しながら、本発明による半導体装置の実施形態２を説明する。図４は本実施形態の半導体装置の構成を示す断面図である。本実施形態は、第１および第２半導体素子がシリコン半導体を用いて形成されている点で実施形態１の半導体装置２００と異なっている。
【００５７】
半導体装置３００は、ｎ型の炭化珪素基板１にそれぞれ形成されたトランジスタ２と、第１および第２半導体素子１００、１０１とを有している。トランジスタ２は、炭化珪素基板１の上にエピタキシャル成長させた炭化珪素層５０を用いて形成されており、第１および第２半導体素子１００、１０１は、それぞれ第１および第２ポリシリコン層１５０、１５１を用いて形成されている。炭化珪素層５０と第１ポリシリコン層１５０との間には第１素子分離領域１０２が設けられており、第１素子分離領域１０２によって第１半導体素子１００はトランジスタ２から電気的に絶縁されている。同様に、炭化珪素層５０と第２ポリシリコン層１５１との間には第２素子分離領域１０３が設けられており、第２素子分離領域１０３によって第２半導体素子１０１はトランジスタ２から電気的に絶縁されている。これらの素子分離領域１０２、１０３は、例えば二酸化珪素（ＳｉＯ2）膜などの絶縁膜から形成されている。
【００５８】
本実施形態におけるトランジスタ２は、実施形態１におけるトランジスタ２と同様の構成を有する縦型ＭＯＳＦＥＴである。
【００５９】
本実施形態における第１および第２半導体素子１００、１０１は、それぞれＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴである。これらの半導体素子は、半導体装置３００における制御回路、昇圧回路およびゲート駆動回路などを構成する。
【００６０】
第１半導体素子１００は、直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを備えている。ｐチャネルＦＥＴは、第１ポリシリコン層１５０のそれぞれ選択された領域に形成されたｎ型領域１０４、ｐ型ソース領域１０５およびｐ型ドレイン領域１０６と、ｐ型ソース領域１０５に接続されたソース電極１０７と、ｐ型ドレイン領域１０６に接続されたドレイン電極１０８と、ｎ型領域１０４のうちチャネル層が形成される領域上にゲート絶縁膜１０９を介して設けられたゲート電極１１０とを有している。ｎチャネルＦＥＴは、第１ポリシリコン層１５０のそれぞれ選択された領域に形成されたｐ型領域１１１、ｎ型ソース領域１１２およびｎ型ドレイン領域１１３と、ｎ型ソース領域１１２に接続されたソース電極１１４と、ｎ型ドレイン領域１１３に接続されたドレイン電極１１５と、ｐ型領域１１１のうちチャネル層が形成される領域上にゲート絶縁膜１０９を介して設けられたゲート電極１１６とを有している。
【００６１】
また、第２半導体素子１０１は、第２ポリシリコン層１５１のそれぞれ選択された領域に形成されたｎ型領域１１７、ｐ型ウェル領域１１８、ｎ型ソース領域１１９およびｎ型ドレイン領域１２０と、ｎ型ソース領域１１９に接続されたソース電極１２１と、ｎ型ドレイン領域１２０に接続されたドレイン電極１２２と、ｐ型ウェル領域１１８のうちチャネル層が形成される領域上にゲート絶縁膜１０９を介して設けられたゲート電極１２３とを有している。
【００６２】
なお、半導体装置３００は、炭化珪素基板１の上に、少なくとも１つのトランジスタ２と、少なくとも１つの制御用半導体素子（第１または第２半導体素子１００、１０１のうち何れか１つ）とを備えていればよいが、典型的には、複数のトランジスタ２と、複数の第１および第２半導体素子１００、１０１とを備える。
【００６３】
半導体装置３００では、炭化珪素層５０を用いてトランジスタ２を形成しているので、従来のシリコンを用いたトランジスタを備えたシリコンパワーＩＣよりも電力損失を大幅に低減できる。また、炭化珪素層５０の上に第１および第２素子分離領域１０２、１０３を介して第１および第２ポリシリコン層１５０、１５１が設けられているので、ポリシリコンを用いた半導体素子１００、１０１をトランジスタ２と共通の炭化珪素基板１の上に形成できる。さらに、半導体装置３００はシリコンパワーＩＣでは動作不可能な高温環境下でも安定して動作できるため、１チップシリコンパワーＩＣに不可欠であった冷却フィンなどの放熱手段を小型化あるいは省略でき、その結果、半導体装置３００のサイズを従来よりも大幅に縮小できる。
【００６４】
次に、図面を参照しながら、半導体装置３００の作製方法を説明する。
【００６５】
まず、実施形態１と同様の方法で、炭化珪素基板１の主面上にエピタキシャル成長により、ｎ型の不純物（Ｎ）がドープされた炭化珪素層（厚さ：約１０μｍ、キャリア濃度：約５×１０15ｃｍ-3）５０を形成する。
【００６６】
次いで、図５（ａ）に示すように、炭化珪素層５０の選択された領域にｐ型ウェル領域４およびｎ型ソース用コンタクト領域５を形成した後、炭化珪素層５０のうち縦型ＭＯＳＦＥＴを構成する領域（縦型ＭＯＳＦＥＴ形成領域）を覆うように熱酸化膜６’を形成する。
【００６７】
ｐ型ウェル領域４およびｎ型ソース用コンタクト領域５の形成方法は、実施形態１における形成方法と基本的に同様である。具体的に説明すると、注入マスクを用いてＡｌイオンを炭化珪素層５０に多段階に注入し、活性化アニールを行うことによりｐ型不純物ドープ領域（図示せず）を形成する。この後、上記注入マスクとは異なる注入マスクを用いてＮイオンをｐ型不純物ドープ領域の一部に多段階に注入し、活性化アニールを行う。これにより、ｎ型ソース用コンタクト領域５が形成されるとともに、ｐ型不純物ドープ領域のうちｎ型ソース用コンタクト領域５が形成されなかった領域はｐ型ウェル領域４となる。ｐ型ウェル領域４やｎ型ソース用コンタクト領域５の厚さやキャリア濃度は、実施形態１におけるｐ型ウェル領域４やｎ型ソース用コンタクト領域５の厚さやキャリア濃度と同じである。
【００６８】
熱酸化膜６’の形成は、炭化珪素層５０を１１００℃で熱酸化して炭化珪素層５０の表面にＳｉＯ2膜（厚さ：３０ｎｍ）を形成し、ＳｉＯ2膜のうち縦型ＭＯＳＦＥＴ形成領域上に位置する部分以外を除去することによって行う。
【００６９】
この後、図５（ｂ）に示すように、炭化珪素層５０のうちＣＭＯＳＦＥＴを構成する領域（ＣＭＯＳＦＥＴ形成領域）に第１トレンチ溝１３０、横型ＭＯＳＦＥＴを構成する領域（横型ＭＯＳＦＥＴ形成領域）に第２トレンチ溝１３１をそれぞれ形成する。トレンチ溝１３０、１３１は、炭化珪素層５０の上に、ＣＭＯＳＦＥＴ形成領域および横型ＭＯＳＦＥＴ形成領域にそれぞれ開口部を有するエッチングマスク（図示せず）を形成した後、炭化珪素層５０のうち上記開口部によって露出された領域をエッチングすることによって形成できる。エッチングは、例えば、エッチングガスとしてＣＦ4とＯ2とを用いたプラズマエッチングである。
【００７０】
続いて、図５（ｃ）に示すように、第１および第２トレンチ溝１３０、１３１の内部に、それぞれ、第１および第２素子分離領域１０２、１０３と、第１および第２ポリシリコン層１５０、１５１とをこの順で形成する。第１ポリシリコン層１５０は、第１素子分離領域１０２によって炭化珪素層５０から電気的に絶縁され、同様に、第２ポリシリコン層１５１は、第２素子分離領域１０３によって炭化珪素層５０から電気的に絶縁されている。第１および第２素子分離領域１０２、１０３は、例えば、原料ガスとしてＴＥＯＳガスを用いてプラズマＣＶＤ法で二酸化珪素を堆積することによって形成される二酸化珪素膜（厚さ：例えば１μｍ）である。第１および第２ポリシリコン層１５０、１５１は、原料ガスとしてＳｉＨ4ガスを、ドーパントガスとしてＰＨ3ガスをそれぞれ用いて、減圧熱ＣＶＤで、ｎ型の不純物をドープしながらポリシリコンを堆積することによって形成できる。形成された第１および第２ポリシリコン層１５０、１５１のキャリア濃度は例えば１×１０16ｃｍ-3である。
【００７１】
次いで、図５（ｄ）に示すように、第１ポリシリコン層１５０にＣＭＯＳＦＥＴを構成するｎ型領域１１１、ｎ型ソース領域１１２、ｎ型ドレイン領域１１３、ｐ型ソース領域１０５およびｐ型ドレイン領域１０６を形成し、第２ポリシリコン層１５１に横型ＭＯＳＦＥＴを構成するｐ型ウェル領域１１８、ｎ型ソース領域１１９、ｎ型ドレイン領域１２０を形成する。これらの領域は、イオン注入および活性化アニールによって形成される。
【００７２】
具体的には、まず、第１および第２ポリシリコン層１５０、１５１の所定の領域に対して多段階でＢイオンを注入した後、活性化アニールを行い、ＣＭＯＳＦＥＴのｐ型領域及び横型ＭＯＳＦＥＴのｐ型ウェル領域を規定するｐ型不純物ドープ領域（図示せず）を形成する。これらの領域のキャリア濃度は１×１０16ｃｍ-3とする。この後、第１ポリシリコン層１５０に多段階でＢイオンを注入し、活性化アニールを行うことによって、ＣＭＯＳＦＥＴのｐ型ソース領域１０５及びｐ型ドレイン領域１０６を形成する。これらの領域１０５、１０６のキャリア濃度は１×１０18ｃｍ-3である。このとき、第１ポリシリコン層１５０のうちｐ型不純物ドープ領域、ｐ型ソース領域１０５およびｐ型ドレイン領域１０６が形成されなかった領域はＣＭＯＳＦＥＴのｎ型領域（キャリア濃度：１×１０16ｃｍ-3）１０４となる。さらに、第１および第２ポリシリコン層１５０、１５１の所定の領域に対してＰイオンの注入および活性化アニールを行うことにより、第１ポリシリコン層１５０におけるｐ型不純物ドープ領域にｎ型ソース領域１１２及びｎ型ドレイン領域１１３を形成し、第２ポリシリコン層１５１におけるｐ型不純物ドープ領域にｎ型ソース領域１１９を形成し、さらに第２ポリシリコン層１５１のうちｐ型不純物ドープ領域が形成されなかった領域にはｎ型ドレイン領域１２０を形成する。これらの領域のキャリア濃度は何れも１×１０18ｃｍ-3である。このとき、第１ポリシリコン層１５０において、ｐ型不純物ドープ領域のうちｎ型ソース領域１１２及びｎ型ドレイン領域１１３が形成されなかった領域はＣＭＯＳＦＥＴのｎ型領域（キャリア濃度：１×１０16ｃｍ-3）１１１となり、第２ポリシリコン層１５１において、ｐ型不純物ドープ領域のうちｎ型ソース領域１１９が形成されなかった領域は横型ＭＯＳＦＥＴのｐ型ウェル領域（キャリア濃度：１×１０16ｃｍ-3）１１８となる。また、第２ポリシリコン層１５１のうちｐ型ウェル領域１１８、ｎ型ソース領域１１９およびｎ型ドレイン領域１２０が形成されずに残った領域は横型ＭＯＳＦＥＴのｎ型領域（キャリア濃度：１×１０16ｃｍ-3）１１７となる。
【００７３】
次に、図５（ｅ）に示すように、ＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴのゲート絶縁膜１０９と、縦型ＭＯＳＦＥＴのゲート絶縁膜６とを形成する。ここでは、第１および第２ポリシリコン層１５０、１５１を１０００℃で熱酸化して、これらのポリシリコン層１５０、１５１の表面に熱酸化膜を形成し、得られた熱酸化膜のパターニングを行うことによって、少なくともＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴにおけるチャネル層が形成される領域を覆うゲート絶縁膜（厚さ：例えば３０ｎｍ）１０９を形成する。また、上記熱酸化膜のパターニングと同時に、熱酸化膜６’のパターニングを行い、少なくとも縦型ＭＯＳＦＥＴにおけるチャネル層が形成される領域をそれぞれ覆うゲート絶縁膜６を形成する。
【００７４】
この後、図５（ｆ）に示すように、ＣＭＯＳＦＥＴ、横型ＭＯＳＦＥＴおよび縦型ＭＯＳＦＥＴの電極を形成する。縦型ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴにおける電極は、図３を参照しながら説明した実施形態１における電極と同様の方法で形成できる。具体的には、蒸着装置を用いてＮｉ膜を堆積した後、加熱処理を行うことにより、縦型ＭＯＳＦＥＴのソース電極８およびドレイン電極９と、ＣＭＯＳＦＥＴにおけるｐチャネルＦＥＴのソース電極１０７およびドレイン電極１０８と、ｎチャネルＦＥＴのソース電極１１４およびドレイン電極１１５と、横型ＭＯＳＦＥＴのソース電極１２１およびドレイン電極１２２とを形成する。また、ゲート絶縁膜６、１０９の上にポリシリコン膜を形成し、これをパターニングすることによって、縦型ＭＯＳＦＥＴのゲート電極７、ＣＭＯＳＦＥＴのゲート電極１１６、１１０、および横型ＭＯＳＦＥＴのゲート電極１２３を同時に形成する。このようにして、縦型ＭＯＳＦＥＴであるトランジスタ２、ＣＭＯＳＦＥＴである第１半導体素子１００、横型ＭＯＳＦＥＴである第２半導体素子１０１を備えた半導体装置３００が完成する。
【００７５】
本実施形態における半導体装置の構成や形成方法は、図４に示す構成や図５を参照しながら説明した作製方法に限定されない。
【００７６】
図４に示す半導体装置３００では、トランジスタ２は反転チャネル構造を有しているが、反転チャネル構造の代わりに蓄積チャネル構造を有していてもよい。これにより、トランジスタ２のチャネル抵抗が大幅に低減され、電力損失をより低減できるので好ましい。このとき、トランジスタ２における蓄積チャネル層は、実施形態１で説明したようなδドープ構造を有していてもよい。
【００７７】
また、第１および第２トレンチ溝１３０、１３１の深さや第１および第２ポリシリコン層１５０、１５１の厚さも図５に示す構成に限定されない。ポリシリコン層１５０、１５１は、炭化珪素基板１の上に、炭化珪素層５０と分離して形成されていればよく、トレンチ溝１３０、１３１を形成しなくても構わない。ただし、図５に示すように、適当な深さのトレンチ溝１３０、１３１を設け、その内部にポリシリコン層１５０、１５１を形成すると、半導体装置３００における配線の段切れなどを低減できるので好ましい。
【００７８】
図５に示す構成では、半導体素子毎にトレンチ溝１３０、１３１を設けているが、複数の半導体素子を形成する領域に１つのトレンチ溝を設けてもよい。この場合、トレンチ溝内部に、素子分離領域によって炭化珪素層５０と電気的に分離されたポリシリコン層を形成し、このポリシリコン層から複数の半導体素子を形成する。このとき、１つのトレンチ溝に形成される複数の半導体素子を、公知の素子分離法（例えばＬＯＣＯＳ：local oxidation of silicon）を用いて互いに電気的に分離してもよい。
【００７９】
上記作製方法では、炭化珪素層５０におけるＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴ形成領域にエッチングによりトレンチ溝１３０、１３１を形成しているが、代わりにキャップ層を利用して、縦型ＭＯＳＦＥＴ形成領域で厚く、ＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴ形成領域で薄い炭化珪素層５０を形成することもできる。
【００８０】
以下、キャップ層を用いた炭化珪素層５０の形成方法を説明する。
【００８１】
まず、図６（ａ）に示すように、炭化珪素基板１の上にＣＶＤ法で所定の厚さまで炭化珪素膜５０ａを堆積した後、ＣＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴ形成領域における炭化珪素膜５０ａの表面にキャップ層１６０を形成する。キャップ層１６０は、炭化珪素膜５０ａの表面からＳｉを昇華させる（グラファイト化）ことによって炭化珪素膜５０ａの表面にカーボン層を形成した後、カーボン層のうちトランジスタ形成領域に位置する部分を除去することによって得られる。炭化珪素膜５０ａのグラファイト化は、例えば炭化珪素膜５０ａに対して、約１０-4Ｐａの真空雰囲気中、１５００℃の温度で６０分間の熱処理を行うことによって行うことができる。
【００８２】
なお、キャップ層１６０の形成方法は上記方法に限定されず、例えば、炭化珪素膜５０ａの上にスパッタ法などによって形成されたグラファイト膜をパターニングしてキャップ層１６０を形成してもよい。
【００８３】
続いて、図６（ｂ）に示すように、トランジスタ形成領域において、ＣＶＤ法により、炭化珪素膜５０ａの上に引き続き炭化珪素を堆積させることにより、炭化珪素層５０を形成する。
【００８４】
次いで、図６（ｃ）に示すように、キャップ層１６０を除去した後、上記方法と同様の方法でＣＭＯＳＦＥＴ形成領域および横型ＭＯＳＦＥＴ形成領域に二酸化珪素からなる素子分離領域１６１と、ポリシリコン層１６３とをこの順で形成する。キャップ層１６０の除去は、例えば、酸素を供給しながら、キャップ層１６０を８００℃で３０分間加熱（熱酸化）することによって行うことができる。
【００８５】
この後、上記方法と同様の方法で、ポリシリコン層１６３を用いて半導体素子を形成するとともに、炭化珪素層５０を用いてトランジスタを形成する。ポリシリコン層１６３に複数の半導体素子を形成する場合には、公知の素子分離法（例えばＬＯＣＯＳ）を用いて半導体素子を互いに電気的に分離できる。
【００８６】
上述した実施形態１、２では、半導体素子１０、１１、１００、１０１は、制御回路、昇圧回路、ゲート駆動回路を構成しているが、これらに加えて、過電流保護、短絡保護、電源電圧低下保護などの各種保護機能を有する保護回路や、自己診断回路などを構成してもよい。保護回路や自己診断回路を共通の基板上に形成すると、半導体装置２００、３００の信頼性をさらに向上でき、かつ、半導体装置２００、３００をさらに小型化できる。
【００８７】
実施形態１、２におけるトランジスタ２は縦型ＭＯＳＦＥＴに限定されず、ＭＥＳＦＥＴ、ＪＦＥＴ、ＩＧＢＴなどの他のパワーＦＥＴであってもよい。また、半導体素子１０、１１、１００、１０１もＣＭＯＳＦＥＴや横型ＭＯＳＦＥＴに限定されず、他のトランジスタであってもよい。
【００８８】
また、実施形態１、２では、炭化珪素基板１として４Ｈ−ＳｉＣからなる基板を用いているが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。
【産業上の利用可能性】
【００８９】
本発明によると、電力用トランジスタとそのゲート電位を制御する半導体素子とを共通の炭化珪素基板上に備え、電力用トランジスタにおける電力損失が従来よりも大幅に低減された信頼性の高い半導体装置を提供できる。このような半導体装置は耐熱性に優れており、冷却フィンなどの放熱手段を省略できるので、小型化を実現できる。
【００９０】
本発明は、家電製品や自動車、電力輸送・変換装置、産業用機器などの各種電子機器、電力機器、およびこれらの機器に使用可能なインテリジェントパワーモジュールに広く適用できる。
【図面の簡単な説明】
【００９１】
【図１】（ａ）および（ｂ）は、それぞれ、本発明による実施形態１の半導体装置の構造を示す平面図および断面図である。
【図２】（ａ）〜（ｆ）は、本発明による実施形態１の半導体装置の作製方法を説明するための断面工程図である。
【図３】（ａ）〜（ｃ）は、本発明による実施形態１の半導体装置の作製方法を説明するための断面工程図である。
【図４】本発明による実施形態２の半導体装置の構造を示す断面図である。
【図５】（ａ）〜（ｆ）は、本発明による実施形態２の半導体装置の作製方法を説明するための断面工程図である。
【図６】（ａ）〜（ｃ）は、本発明による実施形態２の炭化珪素素子の他の製造方法を説明するための工程断面図である。
【符号の説明】
【００９２】
１    炭化珪素基板
２    トランジスタ（縦型ＭＯＳＦＥＴ）
３    ｎ型ドリフト層
４    ｐ型ウェル領域
５    ソース用コンタクト領域
６    ゲート絶縁膜
７    ゲート電極
８    ソース電極
９    ドレイン電極
１０、１００    第１半導体素子（ＣＭＯＳＦＥＴ）
１１、１０１    第２半導体素子（横型ＭＯＳＦＥＴ）
１２    素子分離領域
１２ａ、１２ｂ  空乏層
５０    炭化珪素層
２００、３００  半導体装置
【図１】
2006049668.tif 000003
【図２】
2006049668.tif 000004
【図３】
2006049668.tif 000005
【図４】
2006049668.tif 000006
【図５】
2006049668.tif 000007
【図６】
2006049668.tif 000008