(57)【要約】  【課題】  半導体記憶装置を構成する容量素子を覆う絶縁膜、特に立体形状を有する容量素子を覆う絶縁膜の上に形成される水素バリア膜の膜質を向上できるようにする。  【解決手段】  半導体記憶装置は、半導体基板１００に形成され、水素の侵入を防止する下部水素バリア膜１１２と、該下部水素バリア膜１１２の上に順次形成され、下部電極１０３、容量絶縁膜及び上部電極により構成された容量素子１３０と、該容量素子１３０を覆う絶縁膜である容量素子被覆膜１０６と、該容量素子被覆膜１０６の上に形成され且つ容量素子１３０の周囲で下部水素バリア膜１１２と接続された、水素の侵入を防止する上部水素バリア膜１０７とを有している。容量素子被覆膜１０６は、平面における角部が丸められているか又は角落としされている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体領域に形成され、水素の侵入を防止する第１の水素バリア膜と、
前記第１の水素バリア膜の上に順次形成され、下部電極、容量絶縁膜及び上部電極により構成された容量素子と、
前記容量素子を覆う絶縁膜と、
前記絶縁膜の上に形成され且つ前記容量素子の周囲で前記第１の水素バリア膜と接続された、水素の侵入を防止する第２の水素バリア膜とを備え、
前記絶縁膜は、平面における角部が丸められているか又は角落としされていることを特徴とする半導体記憶装置。
【請求項２】
前記絶縁膜は、断面における角部が丸められていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記絶縁膜における上面部分、第１の側面部分及び該第１の側面部分と接続されている第２の側面部分のうち、前記上面部分と前記第１の側面部分との接続部及び前記第１の側面部分と前記第２の側面部分との接続部は、いずれも丸められていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記絶縁膜は、前記容量素子を覆う領域にのみ形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記絶縁膜は前記容量素子を囲み且つ前記第１の水素バリア膜を露出する溝部を有し、
前記第２の水素バリア膜は前記溝部の底面及び側面を覆うと共に、前記底面上において前記第１の水素バリア膜と接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記絶縁膜の平面における角部の丸められた部分における接線と前記絶縁膜の前記角部と接続されている第１の側面の延長線との第１の交点と、前記第１の側面の延長線と前記角部と接続されている第２の側面の延長線との第２の交点との距離は、０．１０μｍ以上且つ０．５０μｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記絶縁膜の平面における角部の角落としされた部分における接線と前記絶縁膜の前記角部と接続されている第１の側面の延長線との第１の交点と、前記第１の側面の延長線と前記角部と接続されている第２の側面の延長線との第２の交点との距離は、０．１０μｍ以上且つ０．５０μｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記誘電体膜は、強誘電体からなることを特徴とする請求項１〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体領域の上に、水素の侵入を防止する第１の水素バリア膜を形成する工程（ａ）と、
前記第１の水素バリア膜の上に、下部電極、容量絶縁膜及び上部電極を順次形成して容量素子を形成する工程（ｂ）と、
前記容量素子を覆うように絶縁膜を形成する工程（ｃ）と、
前記絶縁膜における前記容量素子を囲む領域に対して、角部を丸められるか又は角落としされた角部処理用マスクパターンを用いて前記絶縁膜をエッチングし、前記容量素子の周囲に前記第１の水素バリア膜を露出するパターニングを行なう工程（ｄ）と、
パターニングされた前記絶縁膜の上に、水素の侵入を防止する第２の水素バリア膜を、前記第１の水素バリア膜の露出部分と接続されるように形成する工程（ｅ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記角部処理用マスクパターンは、露光されるパターンの角部が０．０５μｍ以上且つ０．５０μｍ以下の範囲で角落しされていることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｄ）と前記工程（ｅ）との間に、パターニングされた前記絶縁膜に対してフッ酸によるウェットエッチングを行なう工程（ｆ）をさらに備えていることを特徴とする請求項９又は１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｄ）において、前記絶縁膜における前記容量素子の周囲に溝部を形成することにより、前記第１の水素バリア膜を露出することを特徴とする請求項９〜１１のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１３】
前記誘電体膜は、強誘電体からなることを特徴とする請求項９〜１２のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、容量絶縁膜に強誘電体を用いた容量素子と該容量素子への水素の侵入を防ぐ水素バリア膜とを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
容量絶縁膜に強誘電体を用いた強誘電体メモリ装置は、低電圧動作が可能であり、その低消費電力性に特徴がある。それ故、システムＬＳＩ（large scale integrated circuit）装置に組み込む不揮発性メモリ装置に適していることから、ＳＲＡＭ(static random access memory）装置及びＥＥＰＲＯＭ(electrically erasable programmable read-only memory）装置に換わるデバイスとして期待されている。
【０００３】
しかしながら、容量絶縁膜に用いられるチタン酸ストロンチウムバリウム（ＳＢＴ）又はチタン酸鉛ジルコニウム（ＰＺＴ）等の強誘電体材料や、容量素子に用いられる白金（Ｐｔ）又はイリジウム（Ｉｒ）等の電極材料は、いずれも微細加工が困難であるため、メモリセルの微細化が阻害される。
【０００４】
それにも増して、容量絶縁膜を構成する強誘電体としての物理的特性、とりわけその信頼性を保証する観点から、容量素子の電極面積を大きくして所定の分極量を維持する必要がある。これは、強誘電体膜が層状の金属酸化物からなるため、水素等の還元性雰囲気によって容易に還元してしまうことから、その劣化分を考慮してメモリセルの面積を大きくする必要があるからである。そのため、強誘電体メモリ装置の開発に水素バリア技術を導入して、水素によるキャパシタの特性劣化を防止することにより、メモリセルの微細化を進めようとしている。
【０００５】
以下、従来の強誘電体メモリ装置について図面を参照しながら説明する。
【０００６】
図１３は特許文献１に記載された従来の強誘電体メモリ装置の断面構成を示している。図１３に示すように、セルトランジスタＴｒが形成された半導体基板Ｓ上には、第１の絶縁膜５と、半導体基板Ｓ側からの水素の侵入及び拡散を抑制し且つ防止する第１の水素バリア膜８とが順次形成されている。強誘電体キャパシタＣは、第１の水素バリア膜８の上に形成された下部電極７と、該下部電極７の上に形成された強誘電体からなる容量絶縁膜９と、該容量絶縁膜９の上に形成された上部電極１０とから構成される。
【０００７】
セルトランジスタＴｒは、半導体基板Ｓに選択的に設けられたＳＴＩ分離領域３によって電気的に分離された活性領域に形成されており、該活性領域の上に形成されたゲート電極１と、活性領域の上部であってゲート電極１の両側方に形成された高濃度不純物拡散層２とからなる。ゲート電極１にはワード線（図示せず）が接続されており、一方の高濃度不純物拡散層２にはビット線４が接続される。
【０００８】
強誘電体キャパシタＣにおける下部電極７は、第１の絶縁膜５及び第１の水素バリア膜８を貫通するコンタクトプラグ６を介して他方の高濃度不純物拡散層２と接続されている。強誘電体キャパシタＣを含む第１の水素バリア膜８の上には、強誘電体キャパシタＣを覆うように、絶縁膜である段差緩和膜１５が形成されている。この段差緩和膜１５は、強誘電体キャパシタＣの端部におけるエッジ部（角部）Ｅの段差をその断面において丸めることにより緩和する。断面における角部が丸められた段差緩和膜１５の上には、第２の水素バリア膜１１が形成されており、該第２の水素バリア膜１１の上には第２の絶縁膜１２が形成されている。
【０００９】
このように、本従来例においては、強誘電体キャパシタＣのエッジ部Ｅの段差を緩和する段差緩和膜１５が形成されている。この段差緩和膜１５を設けずに直接に強誘電体キャパシタＣの上に第２の水素バリア膜１１を成膜した場合には、複雑な形状を有する強誘電体キャパシタＣのエッジ部において第２の水素バリア膜１２が十分に被覆せず、その結果、水素バリア性の低下を引き起こす。そこで、本従来例においては、段差緩和膜１５を強誘電体キャパシタＣの上に配することにより、水素バリア性の低下という問題は原理的に回避でき、且つ第２の水素バリア膜１２の段差被覆性が向上する。これにより、段差緩和膜１５の上に形成される第２の水素バリア膜１１は、エッジ部Ｅにおいてその結晶性及び緻密性が維持されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００３−６８９８７号公報（第１図）
【特許文献２】特開平１１−１２６８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の強誘電体メモリ装置は、第１の水素バリア膜８と第２の水素バリア膜１１とを互いに接続して、強誘電体キャパシタＣを第１の水素バリア膜８及び第２の水素バリア膜１１によって完全に被覆する構造を考えた場合には、段差緩和膜１５をパターニングする必要があるため、この場合の最適な解を与えない。
【００１１】
すなわち、段差緩和膜１５をパターニングする場合は、その端部の形状によってはその端部の直上に形成される第２の水素バリア膜１１の水素バリア性が低下する恐れがある（例えば、特許文献２を参照。）。特に、今後のシステムＬＳＩ装置に組み込まれる強誘電体メモリ装置においては、いわゆるプレーナスタック型と呼ばれる平面構造を有するメモリセルから、立体スタック型と呼ばれる立体構造を有するメモリセルに推移する。そのため、キャパシタの基板面からの高さが従来と比べて高くなる。
【００１２】
立体スタック型のメモリセルを用いる場合には、強誘電体キャパシタＣの下側に形成される第１の水素バリア膜８と、該強誘電体キャパシタＣの上側に形成される第２の水素バリア膜１１との距離がさらに大きくなるため、段差緩和膜１５の断面における角部Ｅの領域が長くなる。以上を考慮した場合に、段差緩和膜１５の端部及び角部の形状がその上部に形成される第２の水素バリア膜１１の水素バリア性に影響しないようにすることが極めて重要である。
【００１３】
本発明は、前記従来の問題に鑑み、半導体記憶装置を構成する容量素子を覆う絶縁膜、特に立体形状を有する容量素子を覆う絶縁膜の上に形成される水素バリア膜の膜質を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は、半導体記憶装置を、容量素子を覆うと共に水素バリア膜により覆われる絶縁膜の上端の平面における角部を滑らかな下地形状とする構成とする。
【００１５】
具体的に、本発明に係る半導体記憶装置は、半導体領域に形成され、水素の侵入を防止する第１の水素バリア膜と、第１の水素バリア膜の上に順次形成され、下部電極、容量絶縁膜及び上部電極により構成された容量素子と、容量素子を覆う絶縁膜と、絶縁膜の上に形成され且つ容量素子の周囲で第１の水素バリア膜と接続された水素の侵入を防止する第２の水素バリア膜とを備え、絶縁膜は平面における角部が丸められているか又は角落としされていることを特徴とする。
【００１６】
本発明の半導体記憶装置によると、容量素子を覆う絶縁膜は平面における角部が丸められているか又は角落としされているため、絶縁膜の平面における角部において水素バリア性を維持する滑らかな下地形状が実現される。従って、絶縁膜の上に形成される第２の水素バリア膜の膜質が向上し、その結果、水素による劣化がない容量素子を得ることができる。
【００１７】
本発明の半導体記憶装置において、絶縁膜は断面における角部が丸められていることが好ましい。このようにすると、容量素子を覆う絶縁膜の平面における角部だけでなく、断面における角部についても滑らかな下地形状を得ることができる。従って、絶縁膜の上に形成される第２の水素バリア膜の膜質がさらに向上する。
【００１８】
本発明の半導体記憶装置において、絶縁膜における上面部分、第１の側面部分及び該第１の側面部分と接続されている第２の側面部分のうち、上面部分と第１の側面部分との接続部及び第１の側面部分と第２の側面部分との接続部はいずれも丸められていることが好ましい。
【００１９】
本発明の半導体記憶装置において、絶縁膜は容量素子を覆う領域にのみ形成されていることが好ましい。このようにすると、容量絶縁膜が平坦ないわゆるプレーナスタック型の容量素子の場合に特に適する。なぜなら、第２の水素バリア膜を絶縁膜の上に成膜する場合に、絶縁膜の端部における立体角が大きくなって、第２の水素バリア膜の絶縁膜に対する段差被覆性が向上する。
【００２０】
本発明の半導体記憶装置において、絶縁膜は容量素子を囲み且つ第１の水素バリア膜を露出する溝部を有し、第２の水素バリア膜は溝部の底面及び側面を覆うと共に、底面上において第１の水素バリア膜と接続されていることが好ましい。このようにすると、絶縁膜がプレーナ型よりも高さ寸法が大きい立体スタック型の容量素子を覆う構成の場合に好適である。なぜなら、容量素子の周辺領域において容量素子を覆う絶縁膜をすべて除去しないことから、製造時に半導体基板（ウェハ）上に生じるグローバルな段差を生じにくくすることができるからである。
【００２１】
本発明の半導体記憶装置において、絶縁膜の平面における角部の丸められた部分における接線と絶縁膜の角部と接続されている第１の側面の延長線との第１の交点と、第１の側面の延長線と角部と接続されている第２の側面の延長線との第２の交点との距離は、０．１０μｍ以上且つ０．５０μｍ以下であることが好ましい。このようにすると、絶縁膜の平面における角部を確実に滑らかにすることができると共に、メモリセルの微細化にも影響を与えることがない。
【００２２】
本発明の半導体記憶装置において、絶縁膜の平面における角部の角落としされた部分における接線と絶縁膜の角部と接続されている第１の側面の延長線との第１の交点と、第１の側面の延長線と角部と接続されている第２の側面の延長線との第２の交点との距離は、０．１０μｍ以上且つ０．５０μｍ以下であることが好ましい。このようにすると、絶縁膜の平面における角部を確実に滑らかにすることができると共に、メモリセルの微細化にも影響を与えることがない。
【００２３】
本発明の半導体記憶装置において、誘電体膜は強誘電体からなることが好ましい。
【００２４】
本発明に係る半導体記憶装置の製造方法は、半導体領域の上に、水素の侵入を防止する第１の水素バリア膜を形成する工程（ａ）と、第１の水素バリア膜の上に、下部電極、容量絶縁膜及び上部電極を順次形成して容量素子を形成する工程（ｂ）と、容量素子を覆うように絶縁膜を形成する工程（ｃ）と、絶縁膜における容量素子を囲む領域に対して、角部を丸められるか又は角落としされた角部処理用マスクパターンを用いて絶縁膜をエッチングし、容量素子の周囲に第１の水素バリア膜を露出するパターニングを行なう工程（ｄ）と、パターニングされた絶縁膜の上に、水素の侵入を防止する第２の水素バリア膜を、第１の水素バリア膜の露出部分と接続されるように形成する工程（ｅ）とを備えていることを特徴とする。
【００２５】
本発明の半導体記憶装置の製造方法によると、絶縁膜における容量素子を囲む領域に対して、角部を丸められるか又は角落としされた角部処理用マスクパターンを用いて絶縁膜をエッチングし、容量素子の周囲に第１の水素バリア膜を露出するパターニングを行なうため、絶縁膜の平面における角部において水素バリア性を維持する滑らかな下地形状が実現される。従って、絶縁膜の上に形成される第２の水素バリア膜の膜質が向上し、その結果、水素による劣化がない容量素子を得ることができる。
【００２６】
本発明の半導体記憶装置の製造方法において、角部処理用マスクパターンは、露光されるパターンの角部が０．０５μｍ以上且つ０．５０μｍ以下の範囲で角落しされていることが好ましい。このようにすると、絶縁膜の平面における角部を確実に滑らかにすることができると共に、メモリセルの微細化にも影響を与えることがない。
【００２７】
本発明の半導体記憶装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、パターニングされた絶縁膜に対してフッ酸によるウェットエッチングを行なう工程（ｆ）をさらに備えていることが好ましい。このようにすると、容量素子を覆う絶縁膜の平面における角部だけでなく、断面における角部を含め全ての端部における角部についても滑らかな下地形状を得ることができるため、絶縁膜の上に形成される第２の水素バリア膜の膜質がさらに向上する。
【００２８】
本発明の半導体記憶装置の製造方法は、工程（ｄ）において、絶縁膜における容量素子の周囲に溝部を形成することにより、第１の水素バリア膜を露出することが好ましい。このようにすると、絶縁膜が立体スタック型の容量素子を覆う構成の場合に好適であり、容量素子の周辺領域において容量素子を覆う絶縁膜をすべて除去しないことから、製造時に半導体基板（ウェハ）上に生じるグローバルな段差を生じにくくすることができる。
【００２９】
本発明の半導体記憶装置の製造方法において、誘電体膜は強誘電体からなることが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体記憶装置及びその製造方法によると、容量素子を覆う水素バリア膜の下地膜となる絶縁膜の端部、特に平面における角部に滑らかな形状を得られるため、水素バリア膜の結晶性及び緻密性が維持されてその膜質が向上する。その結果、水素による劣化がなく、ひいてはメモリセルの微細化が可能な半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３２】
図１（ａ）は本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイの平面構成を示している。図１に示すように、半導体基板１００には、ＳＴＩ（shallow trench isolation）等からなる素子分離領域（図示せず）により絶縁分離された複数の高濃度不純物拡散層１０１が列状に形成され、各高濃度不純物拡散層１０１の上にストレージノードと接続された複数のストレージノードコンタクトプラグ１０２が形成されている。
【００３３】
各ストレージノードコンタクトプラグ１０２の上にはそれぞれ下部電極１０３が形成されている。各下部電極１０３は、各高濃度不純物拡散層１０１と交差する方向に、すなわち行方向に延びる容量絶縁膜及び上部電極を含む複数の積層体１０４によりそれぞれ覆われている。ここで、容量絶縁膜と上部電極とを同一パターンとして形成しているが、必ずしも容量絶縁膜と上部電極とを同一のパターンとする必要はない。
【００３４】
本願明細書においては、それぞれ容量絶縁膜、上部電極及び下部電極からなる複数の容量素子（キャパシタ）が行列状に配列された領域をキャパシタアレイ領域１０５と呼ぶ。
【００３５】
キャパシタアレイ領域１０５は、絶縁膜である容量素子被覆膜１０６により覆われており、該容量素子被覆膜１０６は、第２の水素バリア膜である上部水素バリア膜１０７により覆われている。
【００３６】
第１の実施形態の特徴として、図１（ｂ）及び図１（ｃ）の部分的な拡大図に示すように、容量素子被覆膜１０６は、平面における角部が丸められているか又は角落としされている。これにより、容量素子被覆膜１０６の平面における角部において、該容量素子被覆膜１０６の上に成膜される上部水素バリア膜１０７の水素バリア性を維持できる滑らかな下地形状を得ることができる。その結果、容量素子被覆膜１０６の平面における角部の上に形成された上部水素バリア膜１０７の結晶性、緻密性及び段差被覆性等が向上し、いわゆる水素バリア性を維持できるので、製造時における水素による劣化がない強誘電体キャパシタ構造を実現することができる。
【００３７】
ここで、容量素子被覆膜１０６を構成する材料には、酸化シリコン（ＳｉＯ2 ）を用いることができ、特に、ボロンやリン等が添加されず且つオゾン雰囲気で成膜されるＯ3-ＮＳＧ（non-doped silicate glass）又はＯ3-ＴＥＯＳ（tetra-ethyl-ortho-silicate）が好ましい。
【００３８】
なお、図１においては、キャパシタアレイ領域１０５には複数の容量素子を含むが、これは一例であって、キャパシタアレイ領域１０５が１つの容量素子を含む場合であっても、本発明の効果が減じることはない。
【００３９】
また、容量素子被覆膜１０６は、平面構成において各角部の角度を９０°としているが、９０°よりも鋭角であっても、本発明の効果を得ることができる。
【００４０】
さらに、キャパシタアレイ領域１０５の外側に対する角部（例えば０°から９０°までの範囲）に限られない。すなわち、キャパシタアレイ領域１０５が凹角形の場合の内角が例えば２７０°から３６０°までの範囲の場合にも、内側の平面における角部を丸めるか又は角を落とすことにより、上部水素バリア膜１０７の水素バリア性を維持することができる。
【００４１】
図２に本発明の第１の実施形態に係る半導体記憶装置における容量素子被覆膜１０６の断面構成と平面構成との関係を示す。
【００４２】
図２に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１００の主面には、複数の素子分離領域１０９により互いに絶縁分離された複数の活性領域が形成され、該活性領域には高濃度不純物拡散層１０１が設けられている。ここで、各高濃度不純物拡散層１０１の表面は、コバルトシリサイド（ＣｏＳｉ2 ）等によりシリサイド化されていてもよい。シリサイド化によって低抵抗化を図れるため、回路動作の遅延を防止することができる。活性領域には、図示はしていないが、例えばポリシリコンからなるゲート電極と高濃度不純物拡散層１０１とを含む電界効果型トランジスタからなるセルトランジスタが形成される。
【００４３】
半導体基板１００の主面上には、図示しないセルトランジスタを覆うように、例えば膜厚が約５００ｎｍ〜１０００ｎｍで上面が平坦化された酸化シリコンからなる第１の絶縁膜１１０と、平坦化された第１の絶縁膜１１０の上に形成され、例えば膜厚が約５ｎｍ〜１００ｎｍで窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）又は酸化チタンアルミニウム（ＴｉＡｌＯ）からなる第１の水素バリア膜である下部水素バリア膜１１２が形成されている。
【００４４】
第１の絶縁膜１１０及び下部水素バリア膜１１２には、これらを貫通して各高濃度不純物拡散層１０１と電気的に接続されるタングステン（Ｗ）又はポリシリコンからなるストレージノードコンタクトプラグ１０２が形成されている。下部水素バリア膜１１２の上には各ストレージノードコンタクトプラグ１０２の上端面を覆う導電性の酸素バリア膜１１３がそれぞれ選択的に形成されている。酸素バリア膜１１３の構成材料は、例えばイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ2 ）、窒化チタンアルミニウム（ＴｉＡｌＮ）又は窒化タンタルアルミニウム（ＴａＡｌＮ）を用いることができ、さらにはこれらのうちの少なくとも２つを含む積層体を用いることができる。各酸素バリア膜１１３の上には、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）等の貴金属又は酸化イリジウム（ＩｒＯ2 ）等の貴金属の導電性酸化物からなる下部電極１０３が形成されている。貴金属又はその導電性酸化物は、強誘電体からなる容量絶縁膜の結晶化を図る酸素雰囲気下での熱処理において、ストレージノードコンタクトプラグ１０２の酸化を防止できるため好ましい。但し、強誘電体の結晶化温度が十分に低い場合には酸素バリア膜１１３を設ける必要はない。
【００４５】
また、酸素バリア膜１１３の最下層に窒化チタンアルミニウム（ＴｉＡｌＮ）を用いた場合には、該窒化チタンアルミニウムは水素に対するバリア膜としても機能する。
【００４６】
各酸素バリア膜１１３及び下部電極１０３同士の間には、例えば酸化シリコンからなる埋め込み絶縁膜としての第２の絶縁膜１１５が形成されている。第２の絶縁膜１１５を設けることにより、強誘電体膜を例えばスピン塗布法で成膜する場合には、成膜される強誘電体膜の膜厚均一性を良好に維持することができる。
【００４７】
第２の絶縁膜１１５により埋め込まれた下部電極１０３の上には、強誘電体からなる容量絶縁膜１１６と、Ｐｔ、Ｉｒ等の貴金属又はその導電性金属酸化物からなる上部電極１１７が形成されている。これら下部電極１０３、容量絶縁膜１１６及び上部電極１１７により容量素子（強誘電体キャパシタ）１３０が構成される。
【００４８】
なお、強誘電体材料には、チタン酸ストロンチウムバリウム（ＳＢＴ）、チタン酸鉛ジルコニウム（ＰＺＴ）又はチタン酸ランタンバリウム（ＢＬＴ）等の金属酸化物を用いることができる。
【００４９】
各容量素子１３０は、該容量素子１３０の厚さにより端部に生じる段差を緩和して角部を滑らかにするための第３の絶縁膜としての容量素子被覆膜１０６により覆われている。
【００５０】
ここで、図３に、上部水素バリア膜が形成された容量素子被覆膜１０６の角部の様子を示す。
【００５１】
図２及び図３に示すように、容量素子被覆膜１０６の上には、上部水素バリア膜１０７が形成され、上部水素バリア膜１０７はキャパシタアレイ領域１０５を囲むように下部水素バリア膜１１２の周縁部と接続されている。これにより、複数の容量素子１３０が下部水素バリア膜１１２及び上部水素バリア膜１０７により完全に覆われる。
【００５２】
下部水素バリア膜１１２の露出部分及び上部水素バリア膜１０７は、上面が平坦化された例えば酸化シリコンからなる第４の絶縁膜１２０により覆われ、第４の絶縁膜１２０の上には配線が選択的に形成される。
【００５３】
このように、第１の実施形態によると、キャパシタアレイ領域１０５を覆うように容量素子被覆膜１０６が形成され、さらに容量素子被覆１０６を覆うように上部水素バリア膜１０７が形成される。図２に示すように、キャパシタアレイ領域１０５を覆う容量素子被覆膜１０６の平面における角部は丸められているため、滑らかな下地形状を得ることができる。その結果、上部水素バリア膜１０７は、容量素子被覆膜１０６の平面における角部においても膜質が劣化しなくなるので、水素バリア性を高度に維持することができる。
【００５４】
さらに、図２に示すように、容量素子被覆１０６は、その断面における角部も丸められているため、容量素子被覆膜１０６の平面における角部だけでなく断面における角部についても、すなわち容量素子被覆膜１０６の上端部のすべての方向で滑らかな下地形状を得られるようになる。従って、上端部のすべての方向で滑らかな下地形状を得られた容量素子被覆膜１０６の上に形成される上部水素バリア膜１０７の膜質が向上して、製造時の水素による劣化を生じない容量素子１３０を得ることができる。
【００５５】
また、第１の実施形態においては、容量素子被覆膜１０６をキャパシタアレイ領域１０５を覆うのに必要な領域、すなわちマスクのアライメントマージン等を考慮した領域に形成し、該領域の外側においては容量素子被覆膜１０６及び第２の絶縁膜１１５は除去している。これにより、上部水素バリア膜１０７を成膜する際に、容量素子被覆膜１０６の上端部における立体角が大きくなるため、上部水素バリア膜１０７の段差被覆性が向上する。従って、第１の実施形態は、いわゆるプレーナスタック構造のように高さが比較的に小さい構成の容量素子１３０に適している。
【００５６】
ここで、本発明に係る容量素子被覆膜１０６の上端部における角部の形状を定義する。
【００５７】
図４（ａ）及び図４（ｂ）は容量素子被覆膜１０６の角部の平面形状であって、図４（ａ）は丸め形状に対する定義を示し、図４（ｂ）は角落とし形状に対する定義を示す。図４（ａ）に示すように、まず、平面における角部が丸められた形状部分（円弧部分）に接線Ａ１を引く。次に、容量素子被覆膜１０６の互いに接続される２つの端面（側面）に沿った第１の直線Ｂと第２の直線Ｃとの互いの延長線の交点をＥとし、接線Ａ１と第１の直線Ｂとの交点をＦとし、接線Ａ１と第２の直線Ｃとの交点をＧとすると、二等辺三角形△ＥＦＧが作図される。この作図された二等辺三角形△ＥＦＧにおける辺ＥＦの長さ（＝ＥＧ）を距離Ｄ１と定義する。
【００５８】
同様に、図４（ｂ）に示すように、まず、平面における角部が角落としされた形状に沿って角落とし線Ａ２を引く。次に、容量素子被覆膜１０６の互いに接続される２つの端面（側面）に沿った第１の直線Ｂと第２の直線Ｃとの互いの延長線の交点をＥとし、角落とし線Ａ２と第１の直線Ｂとの交点をＦとし、角落とし線Ａ２と第２の直線Ｃとの交点をＧとすると、二等辺三角形△ＥＦＧが作図される。この作図された二等辺三角形△ＥＦＧにおける辺ＥＦの長さ（＝ＥＧ）を距離Ｄ２と定義する。
【００５９】
このように２種類の平面における角部を定量化した距離Ｄ１及びＤ２を用いて、容量素子被覆膜１０６の上端部を滑らかな形状とするには、これらの距離Ｄ１及びＤ２がどのような数値範囲を採れば好ましいかを説明する。
【００６０】
図５（ａ）〜図５（ｃ）は図４（ｂ）に定義した角部が角落としされたマスクを用いて試作した容量素子被覆膜１０６の角部を平面走査線電子顕微鏡（scanning electron micrscopy:ＳＥＭ）により得た像である。なお、ここでは、好ましい数値範囲の定義に、第２の実施形態における図９に示すように、キャパシタアレイ領域１０５の周囲において下部水素バリア膜１１２を露出する溝部１０６ａを形成する構成を用いている。
【００６１】
図５（ａ）に示す第１の角落としマスクは、距離Ｄ２が０．０５μｍであり、この第１の角落としマスクを用いた仕上がり寸法をＤ１として測定すると０．１０μｍとなる。同様に、図５（ｂ）に示す第２の角落としマスクは、距離Ｄ１が０．１５μｍであり、仕上がり寸法Ｄ１は０．１９μｍとなる。図５（ｃ）に示す第３の角落としマスクは、距離Ｄ１が０．２５μｍであり、仕上がり寸法Ｄ１は０．２７μｍとなる。なお、これらの寸法は、ウエハ上に露光されたパターンの実寸法である。
【００６２】
各ＳＥＭ像に示すように、いずれもの角部においても、歪んだ形状を有することなく、一定の曲率を持ったラウンド形状が実現されている。マスクパターンとして角落としを一切行なわない従来の場合であっても、ナノスケールで見た場合については、ある程度のラウンド形状が存在することを考慮すると、意図的にラウンド形状を有する範囲を下記のように定めることができる。
【００６３】
まず、図４（ｂ）に示したように、マスクの角部を角落とし形状とする場合には、溝部１０６ａの幅を０．５０μｍとすると、その１０％にあたる０．０５μｍ程度がマスク精度の限界と考えられるため、少なくとも今回の試作でラウンド形状を得られた０．０５μｍを距離Ｄ２の下限とする。
【００６４】
また、マスクの角部を図４（ａ）に示したような丸め形状とする場合には、距離Ｄ２が０．０５μｍであるマスクを用いて得られた仕上がり寸法である０．１０μｍを距離Ｄ１の下限とする。
【００６５】
一方、距離Ｄ１及びＤ２の上限値は、水素バリア性を維持するという観点からは律速され得ない。なぜなら、角落としをする量（面積）を大きくしても水素バリア性が低下するというような影響は生じないからである。但し、角落としする領域を大きくすると、キャパシタアレイ領域１０５との間に所定の距離を取る必要から、メモリセルアレイ全体の面積の増大につながる。
【００６６】
従って、実際には、容量素子被覆膜１０６とキャパシタアレイ領域１０５とのマスクの重ね合わせマージンを十分に確保できる範囲を考慮すると、単層精度が０．２０μｍである、ラフレイヤにおけるステッパのマスク合わせの間接合わせを５回分行なう場合の精度（０．２０2 ×５）0.5 ≒０．４４７μｍに、さらに加工ばらつきを加算して、０．５０μｍ以内の範囲とすることが好ましい。ここで、５回分の間接合わせとは、例えば、容量素子被覆膜１０６、半導体基板１００、ストレージノードコンタクトプラグ１０２、下部電極１０３、容量絶縁膜１１６及び上部電極１１７である。
【００６７】
（第１の実施形態の第１製造方法）
以下、本発明の第１の実施形態に係る半導体記憶装置の第１製造方法について図面を参照しながら説明する。
【００６８】
図６（ａ）〜図６（ｆ）は第１の実施形態に係る半導体記憶装置の第１製造方法の工程順の断面構成を示し、図７（ａ）〜図７（ｃ）は第１製造方法の工程順の断面構成とその一部に平面構成を付加して示している。
【００６９】
まず、図６（ａ）に示すように、Ｓｉからなる半導体基板１００の主面に、ＳＴＩからなる素子分離領域１０９を選択的に形成して、複数の活性領域を形成する。その後、イオン注入法により、各活性領域の上部にＮ型の高濃度不純物拡散層１０１を形成する。続いて、図示はしていないが、各活性領域の上にセルトランジスタを形成し、その後、化学的気相堆積（ＣＶＤ）法により、半導体基板１００の主面上にセルトランジスタを覆うように、膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる第１の絶縁膜１１０を堆積する。続いて、堆積した第１の絶縁膜１１０の表面を化学機械研磨（ＣＭＰ）法又はエッチバック法により平坦化し、続いて、平坦化された第１の絶縁膜１１０の上に、ＣＶＤ法により、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる下部水素バリア膜１１２を形成する。続いて、リソグラフィ法及びドライエッチング法により、形成された下部水素バリア膜１１２及び第１の絶縁膜１１０を貫通し、各高濃度不純物拡散層１０１を露出するコンタクトホールをそれぞれ形成し、スパッタ法又はＣＶＤ法により、各コンタクトホールにタングステン（Ｗ）又はポリシリコンを充填してストレージノードコンタクトプラグ１０２を形成する。
【００７０】
次に、図６（ｂ）に示すように、蒸着法又はスパッタ法により、ストレージノードコンタクトプラグ１０２を含む下部水素バリア膜１１２の全面に、膜厚が約１００ｎｍ〜３００ｎｍのイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯ2 ）等からなる導電性の酸素バリア膜１１３と、膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）又はイリジウム（Ｉｒ）等からなる下部電極１０３を堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した下部電極１０３及び酸素バリア膜１１３に対して、各ストレージノードコンタクトプラグ１０２を含むようにパターニングする。ここで、下部電極１０３及び酸素バリア膜１１３に対するエッチングガスには塩素（Ｃｌ2 ）、酸素（Ｏ2 ）及びアルゴン（Ａｒ）を含む混合ガスを用いることができる。
【００７１】
次に、図６（ｃ）に示すように、ＣＶＤ法により、酸素バリア膜１１３及び下部電極１０３を含む下部水素バリア膜１１２の上に、酸化シリコンからなる第２の絶縁膜１１５を堆積し、続いて、ＣＭＰ法又はエッチバック法等により、堆積した第２の絶縁膜１１５の表面を平坦化する。これにより、酸素バリア膜１１３及び下部電極１０３からなる積層膜同士の間に第２の絶縁膜１１５を埋め込む。
【００７２】
次に、図６（ｄ）に示すように、スピン塗布法を用いて、下部電極１０３を含む第２の絶縁膜１１５の上の全面に、ＳＢＴ、ＰＺＴ又はＢＬＴを主成分とする強誘電体膜を成膜し、その後、リソグラフィ法及びドライエッチング法により、成膜した強誘電体膜に対して、行方向に互いに隣接する下部電極１０３を含むようにパターニングすることにより、強誘電体膜からなる容量絶縁膜１１６を形成する。ここで、強誘電体膜に対するエッチングガスには四フッ化炭素（ＣＦ4 ）及びアルゴン（Ａｒ）を含む混合ガスを用いることができる。
【００７３】
次に、図６（ｅ）に示すように、スパッタ法等により、容量絶縁膜１１６を覆うように、膜厚が約５０ｎｍ〜２００ｎｍで白金等の貴金属又はその導電性の酸化物からなる上部電極１１７を堆積する。その後、リソグラフィ法及びドライエッチング法により、容量絶縁膜１１６と同等の形状となるようにパターニングすることにより、上部電極１１７を形成する。これにより、下部電極１０３、容量絶縁膜１１６及び上部電極１１７からなる容量素子１３０が形成される。なお、ここでは、容量絶縁膜１１６と上部電極１１７とを異なるマスクを用いて２回に分けてパターニングしたが、１つのマスクで一度にパターニングしてもよい。
【００７４】
次に、図６（ｆ）に示すように、ＣＶＤ法により、第２の絶縁膜１１５の上に容量素子１３０を含む全面にわたって、容量素子１３０（キャパシタアレイ領域）の上端の角部を滑らかにするための、膜厚が約１００ｎｍ〜４００ｎｍでＯ3-ＮＳＧ又はＯ3                                                                               -ＴＥＯＳからなる容量素子被覆膜１０６を成膜する。
【００７５】
次に、図７（ａ）に示すように、リソグラフィ法により、角部処理用マスク（図示せず）を用いて、成膜された容量素子被覆膜１０６の上に、キャパシタアレイ領域１０５を含むレジストパターン１２１を形成する。ここで、角部処理用マスクには、該マスクにおけるキャパシタアレイ領域１０５をマージンを見込んで覆うマスクパターン１２２が形成されており、該マスクパターン１２２の各角部が、前述で定義した距離Ｄ２として０．０５μｍ〜０．５０μｍの範囲で角落としされている。
【００７６】
次に、図７（ｂ）に示すように、角落としされたマスクパターン１２２を有する角部処理用マスクを用いて、例えばフルオロカーボンを主成分とするドライエッチングにより、容量素子被覆膜１０６及び第２の絶縁膜１１５をパターニングすることにより、下部水素バリア膜１１２におけるキャパシタアレイ領域１０５の周辺部分を露出する。このとき、容量素子被覆膜１０６の平面における角部は丸められた形状に仕上がる。
【００７７】
次に、図７（ｃ）に示すように、ＣＶＤ法により、パターニングされた容量素子被覆膜１０６の上面及び側面並びに第２の絶縁膜１１５の側面を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる上部水素バリア膜１０７を形成する。これにより、キャパシタアレイ領域１０５の周辺部において下部水素バリア膜１１２と接続し、アレイ状の容量素子１３０の上方、下方及び側方を覆う構造が実現される。
【００７８】
このように、第１の実施形態に係る第１製造方法によると、容量素子被覆膜１０６における上端の各角部は、水素バリア性を維持する滑らかな下地形状を得ることができるため、水素による劣化がない容量素子構造を実現することができる。
【００７９】
また、第１製造方法においては、容量素子被覆膜１０６を、キャパシタアレイ領域１０５を覆うために必要なマスクのアライメントマージン等を含む領域に形成し、この領域以外の容量素子被覆膜１０６及び第２の絶縁膜１１５を除去している。これにより、上部水素バリア膜１０７を成膜する場合に、容量素子被覆膜１０６の各上端部における立体角が大きくなるため、上部水素バリア膜１０７の容量素子被覆膜１０６に対する段差被覆性が向上する。従って、いわゆるプレーナスタック構造のように高さ寸法が比較的に小さい構成の場合に、容量素子被覆膜１０６におけるキャパシタアレイ領域１０５の周辺部を除去する構成が適する。
【００８０】
（第１の実施形態の第２製造方法）
以下、本発明の第１の実施形態に係る半導体記憶装置の第２製造方法について図面を参照しながら説明する。
【００８１】
図８（ａ）〜図８（ｃ）は第１の実施形態に係る半導体記憶装置の第２製造方法の工程順の断面構成とその一部に平面構成を付加して示している。
【００８２】
まず、図８（ａ）は、第１製造方法における図６（ａ）から図７（ｂ）までの各工程と同様の工程を経て形成された状態を示している。
【００８３】
次に、図８（ｂ）に示すように、容量素子被覆膜１０６の上端の平面における角部を丸め形状とした後、平面における角部が丸められた容量素子被覆膜１０６の全面に対してフッ酸（ＨＦ）の水溶液を用いたウェットエッチングを行なう。このウェットエッチングにおいては、容量素子被覆膜１０６の全面を、５ｎｍ〜３０ｎｍ程度だけ削ることが好ましい。ウェットエッチング量の下限値は、平面における角部に対する角落とし量とほぼ同様の効果を得るために必要な値である。一方、ウェットエッチング量の上限値は、容量素子被覆膜１０６は、通常、上部電極１１７の上側において３０ｎｍ〜３００ｎｍの範囲であることから、上部電極１７が露出しない範囲から決定される。
【００８４】
次に、図８（ｃ）に示すように、ＣＶＤ法により、ウェットエッチングによりすべての角部を丸められた容量素子被覆膜１０６の上面及び側面を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる上部水素バリア膜１０７を形成する。これにより、図２に示すような、キャパシタアレイ領域１０５の周辺部において下部水素バリア膜１１２と接続し、アレイ状の容量素子１３０の上方、下方及び側方を覆う構造が実現される。
【００８５】
このように、第２製造方法によると、平面における角部を丸められてパターニングされた容量素子被覆膜１０６に対して、さらに等方性のウェットエッチングを行なうため、容量素子被覆膜１０６の断面における角部も丸められる。これにより、容量素子被覆膜１０６の角部はより滑らかな形状となり、その結果、水素による劣化がさらに小さいキャパシタアレイ構造を得ることができる。
【００８６】
なお、ウェットエッチングに代えて、イオンミリング法やアルゴン（Ａｒ）を用いたスパッタエッチによっても、容量素子被覆膜１０６の断面における角部を丸めることは可能である。
【００８７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８８】
図９に本発明の第２の実施形態に係る半導体記憶装置における断面構成と平面構成とを示す。図９において、図２に付した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８９】
図９に示すように、第２の実施形態に係る容量素子１３０Ａは、下部水素バリア膜１１２の上に形成される複数の容量素子１３０Ａ同士の間を埋める第２の絶縁膜１１５の膜厚を約５００ｎｍ〜１０００ｎｍと、第１の実施形態の場合よりも厚くしている。これにより、各容量素子１３０Ａは有底の筒形状となり、底部下部電極１０３Ａ、側部下部電極１０３Ｂ、強誘電体からなる容量絶縁膜１１６及び上部電極１１７からなる、いわゆる立体スタック構造を採る。
【００９０】
さらに、第２の実施形態に係る半導体記憶装置において、キャパシタアレイ領域１０５を覆う容量素子被覆膜１０６の上端の角部は、平面においても断面においても丸められている点は第１の実施形態と同様であるが、各容量素子１３０Ａの高さ寸法が比較的に大きくなるため、容量素子被覆膜１０６におけるキャパシタアレイ領域１０５の周囲において該容量素子被覆膜１０６及び第２の絶縁膜１１５を全面的に除去するのではなく、キャパシタアレイ領域１０５の周囲において下部水素バリア膜１１２を露出する溝部１０６ａを形成する。図９に示す平面図においては、溝部１０６ａのキャパシタアレイ領域１０５側の壁面を１０６Ａで表わし、キャパシタアレイ領域１０５の反対側の壁面を１０６Ｂで表わしている。
【００９１】
ここで、容量素子被覆膜１０６における水素バリア性を維持又は向上するという観点からは、少なくともキャパシタアレイ領域１０５側の壁面１０６Ａの角部が丸められていればよい。しかしながら、高集積化の観点からは、第４の絶縁膜１２０の上に形成する配線間のショートを防止するために、この溝部１０６ａが第４の絶縁膜１２０の表面形状に影響を与えないように、すなわち転写されないように完全に埋め込む必要がある。このため、溝部１０６ａの幅が角部においても該角部以外の直線部分と同一の幅となるように、外側の側壁１０６Ｂに対しても内側の側壁１０６Ａと同様の形状に丸めている。これにより、容量素子被覆膜１０６はその角部において水素バリア性を維持する滑らかな下地形状が実現される。
【００９２】
さらに、図９に示すように、第２の実施形態に係る容量素子被覆１０６は断面における角部も丸められているため、容量素子被覆膜１０６の平面における角部だけでなく断面における角部についても、すなわち容量素子被覆膜１０６の上端部のすべての方向で滑らかな下地形状を得ることができる。従って、上端部のすべての方向で滑らかな下地形状を得られた容量素子被覆膜１０６の上に形成される上部水素バリア膜１０７の膜質が向上して、製造時の水素による劣化を生じない容量素子１３０を得ることができる。
【００９３】
また、第２の実施形態においては、容量素子被覆膜１０６及び第２の絶縁膜１１５におけるキャパシタアレイ領域１０５の外側部分をすべて除去するのではなく、下部水素バリア膜１１２と上部水素バリア膜１０７とを接続するための環状部分のみを溝状（溝部１０６ａ）に除去する。これにより、容量素子被覆膜１０６及び第２の絶縁膜１１５をキャパシタアレイ領域１０５の外側部分をすべて除去する場合と比べて、半導体基板１０上の全面に生じるグローバルな段差の影響を受けにくい構造を得られる。従って、いわゆる立体スタック構造であって、高さ寸法が比較的に大きい構成の容量素子１３０Ａの場合には、容量素子被覆膜１０６及び第２の絶縁膜１１５におけるキャパシタアレイ領域１０５の周辺部に溝部１０６ａを設ける構成が好ましい。
【００９４】
（第２の実施形態の第１製造方法）
以下、本発明の第２の実施形態に係る半導体記憶装置の第１製造方法について図面を参照しながら説明する。
【００９５】
図１０（ａ）〜図１０（ｅ）は第２の実施形態に係る半導体記憶装置の第１製造方法の工程順の断面構成を示し、図１１（ａ）〜図１１（ｃ）は第１製造方法の工程順の断面構成とその一部に平面構成を付加して示している。
【００９６】
まず、図１０（ａ）に示すように、Ｓｉからなる半導体基板１００の主面に、ＳＴＩからなる素子分離領域１０９を選択的に形成して、複数の活性領域を形成する。その後、イオン注入法により、各活性領域の上部にＮ型の高濃度不純物拡散層１０１を形成する。続いて、図示はしていないが、各活性領域の上にセルトランジスタを形成し、その後、ＣＶＤ法により、半導体基板１００の主面上にセルトランジスタを覆うように、膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる第１の絶縁膜１１０を堆積する。続いて、堆積した第１の絶縁膜１１０の表面をＣＭＰ法又はエッチバック法により平坦化し、続いて、平坦化された第１の絶縁膜１１０の上に、ＣＶＤ法により、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる下部水素バリア膜１１２を形成する。続いて、リソグラフィ法及びドライエッチング法により、形成された下部水素バリア膜１１２及び第１の絶縁膜１１０を貫通し、各高濃度不純物拡散層１０１を露出するコンタクトホールをそれぞれ形成し、スパッタ法又はＣＶＤ法により、各コンタクトホールにタングステン（Ｗ）又はポリシリコンを充填してストレージノードコンタクトプラグ１０２を形成する。
【００９７】
次に、図１０（ｂ）に示すように、蒸着法又はスパッタ法により、ストレージノードコンタクトプラグ１０２を含む下部水素バリア膜１１２の全面に、膜厚が約１００ｎｍ〜３００ｎｍのイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯ2 ）等からなる導電性の酸素バリア膜１１３と、膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）又はイリジウム（Ｉｒ）等からなる底部下部電極１０３Ａを堆積する。続いて、リソグラフィ法及びドライエッチング法により、堆積した底部下部電極１０３Ａ及び酸素バリア膜１１３に対して、各ストレージノードコンタクトプラグ１０２を含むようにパターニングする。
【００９８】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、酸素バリア膜１１３及び底部下部電極１０３Ａを含む下部水素バリア膜１１２の上に、膜厚が約５００ｎｍ〜１０００ｎｍの酸化シリコンからなる第２の絶縁膜１１５を堆積し、続いて、ＣＭＰ法又はエッチバック法等により、堆積した第２の絶縁膜１１５の表面を平坦化する。その後、リソグラフィ法及びドライエッチング法により、平坦化された第２の絶縁膜１１５に各底部下部電極１０３Ａを露出する開口部１１５ａをそれぞれ形成する。続いて、蒸着法又はスパッタ法により、各開口部１１５ａを含む第２の絶縁膜１１５の上に、膜厚が約５０ｎｍ〜２００ｎｍの白金（Ｐｔ）等の貴金属又は貴金属の導電性酸化物からなる電極形成膜を堆積し、堆積した電極形成膜に対してハロゲンガスを主成分とするエッチングガスを用いたエッチバックを行なって、各開口部１１５の側壁上に側部下部電極１０３Ｂを形成する。
【００９９】
次に、図１０（ｄ）に示すように、各種金属ソースをガス化して成膜するＣＶＤ法又は液体ソースをミスト化して成膜するＬＳＭＣＤ（Liquid Source Misted Chemical Vapor Deposition）法を用いて、側部下部電極１０３Ｂが形成された各開口部１１５ａを含む第２の絶縁膜１１５の上の全面に、ＳＢＴ、ＰＺＴ又はＢＬＴを主成分とする強誘電体膜を成膜する。続いて、スパッタ法等により、強誘電体膜を覆うように、膜厚が約５０ｎｍ〜２００ｎｍで白金等の貴金属又はその導電性の酸化物からなる電極形成膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、成膜した強誘電体膜及び電極形成膜に対して、行方向に互いに隣接する底部下部電極１０３Ａを含むようにパターニングすることにより、強誘電体膜からなる容量絶縁膜１１６と電極形成膜からなる上部電極１１７とを同時に形成する。これにより、底部下部電極１０３Ａ、側部下部電極１０３Ｂ、容量絶縁膜１１６及び上部電極１１７からなる容量素子１３０Ａが形成される。なお、第２の実施形態においては、容量絶縁膜１１６と上部電極１１７とを１つのマスクにより１度にパターニングしたが、異なるマスクを用いて２回に分けてパターニングしてもよい。
【０１００】
次に、図１０（ｅ）に示すように、ＣＶＤ法により、第２の絶縁膜１１５の上に容量素子１３０Ａを含む全面にわたって、容量素子１３０Ａ（キャパシタアレイ領域）の上端の角部を滑らかにするための、膜厚が約５０ｎｍ〜４００ｎｍでＯ3-ＮＳＧ又はＯ3-ＴＥＯＳからなる容量素子被覆膜１０６を成膜する。
【０１０１】
次に、図１１（ａ）に示すように、リソグラフィ法により、角部処理用マスク（図示せず）を用いて、成膜された容量素子被覆膜１０６の上に、キャパシタアレイ領域１０５を含むレジストパターン１２３を形成する。ここで、角部処理用マスクには、該マスクにおけるキャパシタアレイ領域１０５の周辺部をマージンを含めて覆う溝部形成用の環状のマスクパターン１２４が形成されており、該マスクパターン１２４の各角部が、前述した距離Ｄ２として０．０５μｍ〜０．５０μｍの範囲で角落としされている。
【０１０２】
次に、図１１（ｂ）に示すように、角落としされたマスクパターン１２４を有する角部処理用マスクを用いて、例えばフルオロカーボンを主成分とするドライエッチングにより、容量素子被覆膜１０６及び第２の絶縁膜１１５に対してパターニングを行なって、環状の溝部１０６ａを形成し、該環状の溝部１０６ａから下部水素バリア膜１１２を露出する。このとき、容量素子被覆膜１０６の平面における角部は丸められた形状に仕上がる。
【０１０３】
次に、図１１（ｃ）に示すように、ＣＶＤ法により、パターニングされた容量素子被覆膜１０６の上面及び側面並びに溝部１０６ａの底面及び壁面を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる上部水素バリア膜１０７を形成する。これにより、キャパシタアレイ領域１０５の周辺部に形成された溝部１０６ａの底部において下部水素バリア膜１１２と接続し、アレイ状の容量素子１３０Ａの上方、下方及び側方を覆う構造が実現される。特に、側方からの水素の侵入を２重に防止する点で効果が大きい。
【０１０４】
このように、第２の実施形態に係る第１製造方法によると、容量素子被覆膜１０６における上端の各角部は、水素バリア性を維持する滑らかな下地形状を得ることができるため、水素による劣化がない容量素子構造を実現することができる。
【０１０５】
その上、第２の実施形態においては、容量素子被覆膜１０６及び第２の絶縁膜１１５におけるキャパシタアレイ領域１０５の外側部分をすべて除去するのではなく、下部水素バリア膜１１２と上部水素バリア膜１０７とを接続するための環状の溝部１０６ａを形成する。このように、容量素子被覆膜１０６及び第２の絶縁膜１１５に対して溝部１０６ａに相当する部分のみを除去するため、容量素子被覆膜１０６及び第２の絶縁膜１１５をキャパシタアレイ領域１０５の外側で全面的に除去した場合と比べてグローバルな段差の影響を受けにくい構造となる。従って、いわゆる立体スタック構造を持つ容量素子１３０Ａのように、高さ寸法が比較的に大きい構成の場合に、容量素子被覆膜１０６及び第２の絶縁膜１１５におけるキャパシタアレイ領域１０５の周辺部に溝部１０６ａを設ける構成が適する。従って、第２の実施形態は、例えばシステムＬＳＩに混載されるＦｅＲＡＭ装置に必須の立体スタック構造を持つ強誘電体キャパシタアレイを覆う構成に好適である。
【０１０６】
（第２の実施形態の第２製造方法）
以下、本発明の第２の実施形態に係る半導体記憶装置の第２製造方法について図面を参照しながら説明する。
【０１０７】
図１２（ａ）〜図１２（ｃ）は第２の実施形態に係る半導体記憶装置の第２製造方法の工程順の断面構成とその一部に平面構成を付加して示している。
【０１０８】
まず、図１２（ａ）は、第１製造方法における図１０（ａ）から図１１（ｂ）までの各工程と同様の工程を経て形成された状態を示している。
【０１０９】
次に、図１２（ｂ）に示すように、容量素子被覆膜１０６に形成した溝部１０６ａの上端の平面における角部を丸め形状とした後、平面における角部が丸められた容量素子被覆膜１０６の全面に対してフッ酸（ＨＦ）の水溶液を用いたウェットエッチングを行なう。このウェットエッチングにおいては、容量素子被覆膜１０６の全面を、５ｎｍ〜３０ｎｍ程度だけ削ることが好ましい。ウェットエッチング量の下限値は、平面における角部に対する角落とし量とほぼ同様の効果を得るために必要な値である。一方、ウェットエッチング量の上限値は、容量素子被覆膜１０６は、通常、上部電極１１７の上側において３０ｎｍ〜３００ｎｍの範囲であることから、上部電極１７が露出しない範囲から決定される。
【０１１０】
次に、図１２（ｃ）に示すように、ＣＶＤ法により、ウェットエッチングによりすべての角部を丸められた容量素子被覆膜１０６の上面及び側面を覆うように、膜厚が約５ｎｍ〜１００ｎｍの窒化シリコン（ＳｉＮ）等からなる上部水素バリア膜１０７を形成する。これにより、図９に示すような、キャパシタアレイ領域１０５の周辺部において下部水素バリア膜１１２と接続し、アレイ状の容量素子１３０Ａの上方、下方及び側方を覆う構造が実現される。
【０１１１】
このように、第２製造方法によると、平面における角部を丸められてパターニングされた容量素子被覆膜１０６に対して、さらに等方性のウェットエッチングを行なうため、容量素子被覆膜１０６の断面における角部も丸められる。これにより、容量素子被覆膜１０６の角部はより滑らかな形状となり、その結果、水素による劣化がさらに小さいキャパシタアレイ構造を得ることができる。
【０１１２】
なお、ウェットエッチングに代えて、イオンミリング法やアルゴン（Ａｒ）を用いたスパッタエッチによっても、容量素子被覆膜１０６の断面における角部を丸めることは可能である。
【産業上の利用可能性】
【０１１３】
本発明に係る半導体記憶装置及びその製造方法は、容量素子を覆う水素バリア膜の下地膜となる絶縁膜の角部、特に平面における角部に滑らかな形状を得られるため、水素バリア膜の結晶性及び緻密性が維持されてその膜質が向上するという効果を有し、容量絶縁膜に強誘電体を用いた容量素子と該容量素子への水素の侵入を防ぐ水素バリア膜とを有する半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１１４】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイを示し、（ａ）は平面図であり、（ｂ）はキャパシタアレイ領域を覆う容量素子被覆膜の角部の一の平面形状を示す部分的な拡大図であり、（ｃ）は容量素子被覆膜の角部の他の平面形状を示す部分的な拡大図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイを示す断面図と部分的な平面図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイを覆う容量素子被覆膜の角部を示す部分的な斜視図である。
【図４】（ａ）及び（ｂ）は本発明に係る容量素子被覆膜の平面における角部の定義を示し、（ａ）は丸め形状を定義する平面図であり、（ｂ）は角落とし形状を定義する平面図である。
【図５】（ａ）〜（ｃ）は本発明に係る容量素子被覆膜に対して角落とし量がそれぞれ異なるマスクを用いた場合の仕上がり形状を示すＳＥＭ像である。
【図６】（ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイの第１製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイの第１製造方法を示す工程順の平面図を一部に含む構成断面図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置におけるキャパシタアレイの第２製造方法を示す工程順の平面図を一部に含む構成断面図である。
【図９】本発明の第２の実施形態に係る半導体記憶装置におけるキャパシタアレイを示す断面図と部分的な平面図である。
【図１０】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体記憶装置におけるキャパシタアレイの第１製造方法を示す工程順の構成断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置におけるキャパシタアレイの第１製造方法を示す工程順の平面図を一部に含む構成断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置におけるキャパシタアレイの第２製造方法を示す工程順の平面図を一部に含む構成断面図である。
【図１３】従来の強誘電体キャパシタを示す断面図である。
【符号の説明】
【０１１５】
１００    半導体基板
１０１    高濃度不純物拡散層
１０２    ストレージノードコンタクトプラグ
１０３    下部電極
１０３Ａ  底部下部電極
１０３Ｂ  側部下部電極
１０４    容量絶縁膜及び上部電極を含む積層体
１０５    キャパシタアレイ領域
１０６    容量素子被覆膜
１０６ａ  溝部
１０６Ａ  キャパシタアレイ領域側の壁面
１０６Ｂ  キャパシタアレイ領域の反対側の壁面
１０７    上部水素バリア膜
１０９    素子分離領域
１１０    第１の絶縁膜
１１２    下部水素バリア膜
１１３    酸素バリア膜
１１５    第２の絶縁膜
１１６    容量絶縁膜
１１７    上部電極
１２０    第４の絶縁膜
１２１    レジストパターン
１２２    マスクパターン
１２３    レジストパターン
１２４    マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図５】
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