(57)【要約】【課題】  構成要素を簡素化して面積縮小を図ることができる固体撮像素子を提供すること。【解決手段】  各画素セル１７は、光電変換部１と、容量素子３と、比較部２Ａと、リセット部４と、選択スイッチ素子５とを含む。制御電圧印加部ΦＲａｍｐが、信号蓄積期間に制御線６に第１の制御電圧を印加して、光電変換部１の出力端子の電位Ｖｐｄを比較部２Ａの遷移領域から外す一方、信号読み出し期間に制御線６に第２の制御電圧を印加して、光電変換部１の出力端子の電位Ｖｐｄを比較部２Ａの遷移領域に持ってくる。信号線９と所定電位の電源Ｖｒとの間に、各画素セルの各比較部２Ａのための共通の負荷となる負荷素子１３が接続されている。【選択図】図１
2006229334.tif 000002
【特許請求の範囲】
【請求項１】
複数並ぶ画素セルと、
上記各画素セルに対して共通に設けられ、上記各画素セルからの信号が出力される信号線と
を備え、
上記各画素セルは、
入射した光を光電変換する光電変換部と、
上記光電変換部の出力端子と制御線との間に接続された容量素子と、
上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部が発生した信号電荷を排出するリセット部と、
上記比較部の出力端子と上記信号線との間に接続され、その画素セルが選択されたとき導通する選択スイッチ素子と
を含み、
また、信号蓄積期間に上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域から外す一方、信号読み出し期間に上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域に持ってくる制御電圧印加部と、
上記信号線と所定電位の電源との間に接続され、上記各画素セルの各比較部のための共通の負荷となる負荷素子と
を備えたことを特徴とする固体撮像素子。
【請求項２】
複数並ぶ画素セルと、
上記各画素セルに対して共通に設けられ、上記各画素セルからの信号が出力される信号線と
を備え、
上記各画素セルは、
入射した光を光電変換する光電変換部と、
一端が制御線に接続された容量素子と、
上記容量素子の他端と上記光電変換部の出力端子との間に接続され、上記光電変換部を選択するために導通される転送スイッチ素子と、
上記容量素子の上記他端に接続され、上記転送スイッチ素子を介して受けた上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部が発生した信号電荷を排出するリセット部と、
上記比較部の出力端子と上記信号線との間に接続され、その画素セルが選択されたとき導通する選択スイッチ素子と
を含み、
また、信号蓄積期間に上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域から外す一方、信号読み出し期間に上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域に持ってくる制御電圧印加部を備え、
上記信号線に沿って並ぶ所定数の画素セルの間で、上記容量素子、比較部、リセット部および選択スイッチ素子がそれぞれ共通になっていることを特徴とする固体撮像素子。
【請求項３】
請求項２に記載されている固体撮像素子を駆動する固体撮像素子の駆動方法であって、
上記所定数の画素セルから出力信号を上記信号線上に出力させるために、上記所定数の画素セルに共通の上記選択スイッチ素子を所定期間オンし、その期間内に上記所定数の画素セルの間で上記転送スイッチ素子を同時にオンさせることを特徴とする固体撮像素子の駆動方法。
【請求項４】
請求項１または２に記載の固体撮像素子において、
上記各画素セルから上記信号線上に出力された上記出力信号をアナログデジタル変換してパルス幅変調信号を得るパルス幅変調部を備えたことを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は固体撮像素子およびその駆動方法に関し、より詳しくは、入射した光に対応する信号をパルス幅の信号として出力するパルス幅変調型固体撮像素子およびその駆動方法に関する。
【背景技術】
【０００２】
従来、入射した光に対応する信号をパルス幅の信号として出力する固体撮像素子としては、図８に示すパルス幅変調型固体撮像素子が知られている(例えば、特許文献１（特開昭５８−１７９０６８号公報）参照)。このパルス幅変調型固体撮像素子は、フォトダイオード１０１と、フォトダイオード１０１をリセットするためのリセットトランジスタ１０２と、しきい値を検出するための比較器１０３とで構成される画素セルを有している。上記比較器１０３の入力端子はフォトダイオード１０１のカソード端子１０１ａに接続されている。また、比較器１０３の出力端子はカウンタ回路１０５に接続され、このカウンタ回路１０５は垂直選択トランジスタ１０６を経由して垂直信号線１０７に接続されている。
【０００３】
フォトダイオード１０１が入射光を光電変換することによって、カソード端子１０１ａに出力する出力電圧Ｖｐｄは、図９のタイミングチャートに示すように変動する。この出力電圧Ｖｐｄが、所定の基準電圧Ｖｔに達したときに、比較器１０３の出力信号Ｖout-opは反転する。
【０００４】
この固体撮像素子では、リセット信号ΦＲＳＴをＨ（高）レベルにするとリセットトランジスタ１０２がオンして、フォトダイオード１０１の出力電圧Ｖｐｄはリセット電圧ＶＰＤにリセットされる。次に、リセット信号ΦＲＳＴをＬ（低）レベルにすることによって、フォトダイオード１０１は信号電荷の蓄積を開始する。フォトダイオード１０１は光電変換によって信号電荷を発生するので、フォトダイオード１０１のカソード端子１０１ａの電位は入射光量に応じて低下する。そして、比較器１０３の入力端子の電位(出力電圧Ｖｐｄ)が基準電圧Ｖｔに達した時刻に、比較器１０３の出力信号Ｖout-opはＨレベルからＬレベルに変化する。
【０００５】
フォトダイオード１０１が信号電荷の蓄積を開始してから、出力電圧Ｖｐｄが基準電圧Ｖｔに達するまでの時間ｔｘ０は、フォトダイオード１０１が光電変換により発生した信号電荷の量に対応している。
【０００６】
比較器１０３の出力信号Ｖout-opが、Ｈレベルの期間にカウンタ回路１０５はカウント動作を行う。このカウント動作により、カウンタ回路１０５は画素セル内でアナログデジタル変換を行い、このアナログデジタル変換によるデジタル値を読み出し期間に出力している。
【特許文献１】特開昭５８−１７９０６８号公報
【特許文献２】特開平１０−２６９３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来のパルス幅変調型固体撮像素子では、比較器１０３は通常、図１０に示すように、Ｐチャネル型ＭＯＳトランジスタ１３１とＮチャネル型ＭＯＳトランジスタ１３２との少なくとも二つのトランジスタから構成されている。このため、従来のパルス幅変調型固体撮像素子では、構成要素が多くなって面積縮小が難しいという問題がある。
【０００８】
そこで、この発明の課題は、構成要素を簡素化して面積縮小を図ることができる固体撮像素子およびその駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、この発明の固体撮像素子は、
複数並ぶ画素セルと、
上記各画素セルに対して共通に設けられ、上記各画素セルからの信号が出力される信号線と
を備え、
上記各画素セルは、
入射した光を光電変換する光電変換部と、
上記光電変換部の出力端子と制御線との間に接続された容量素子と、
上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部が発生した信号電荷を排出するリセット部と、
上記比較部の出力端子と上記信号線との間に接続され、その画素セルが選択されたとき導通する選択スイッチ素子と
を含み、
また、信号蓄積期間に上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域から外す一方、信号読み出し期間に上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域に持ってくる制御電圧印加部と、
上記信号線と所定電位の電源との間に接続され、上記各画素セルの各比較部のための共通の負荷となる負荷素子と
を備えたことを特徴とする。
【００１０】
なお、比較部の「遷移領域」とは、比較部の出力信号が取り得る高レベルと低レベルとの間の領域を意味する。
【００１１】
この発明の固体撮像素子では、上記各画素セルの比較部のための共通の負荷となる負荷素子が、各画素セルとは別に、上記信号線と所定電位の電源との間に接続されている。したがって、各画素セル内に比較部のための負荷を含む必要が無くなって、画素セルの構成が簡素化される。この結果、固体撮像素子の面積縮小が可能となる。例えば、従来例では画素セル内の比較器が２個のＭＯＳトランジスタで構成されていたが、この発明に従って比較部を１個のＭＯＳトランジスタで構成すれば、各画素セル内でトランジスタ１個と配線を２本削減できる。
【００１２】
別の局面では、この発明の固体撮像素子は、
複数並ぶ画素セルと、
上記各画素セルに対して共通に設けられ、上記各画素セルからの信号が出力される信号線と
を備え、
上記各画素セルは、
入射した光を光電変換する光電変換部と、
一端が制御線に接続された容量素子と、
上記容量素子の他端と上記光電変換部の出力端子との間に接続され、上記光電変換部を選択するために導通される転送スイッチ素子と、
上記容量素子の上記他端に接続され、上記転送スイッチ素子を介して受けた上記光電変換部の出力電圧を所定の基準電圧と比較して、この比較の結果を表す出力信号を出力する比較部と、
上記光電変換部の出力端子に接続されると共に上記光電変換部が発生した信号電荷を排出するリセット部と、
上記比較部の出力端子と上記信号線との間に接続され、その画素セルが選択されたとき導通する選択スイッチ素子と
を含み、
また、信号蓄積期間に上記制御線に第１の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域から外す一方、信号読み出し期間に上記制御線に第２の制御電圧を印加して、上記光電変換部の出力端子の電位を上記比較部の遷移領域に持ってくる制御電圧印加部を備え、
上記信号線に沿って並ぶ所定数の画素セルの間で、上記容量素子、比較部、リセット部および選択スイッチ素子がそれぞれ共通になっていることを特徴とする。
【００１３】
この発明の固体撮像素子では、上記信号線に沿って並ぶ所定数の画素セルの間で、上記容量素子、比較部、リセット部および選択スイッチ素子がそれぞれ共通になっているので、構成要素を減らすことができ、全体として固体撮像素子の面積縮小が可能となる。
【００１４】
また、この発明の固体撮像素子の駆動方法は、上記固体撮像素子を駆動する固体撮像素子の駆動方法であって、上記所定数の画素セルから出力信号を上記信号線上に出力させるために、上記所定数の画素セルに共通の上記選択スイッチ素子を所定期間オンし、その期間内に上記所定数の画素セルの間で上記転送スイッチ素子を同時にオンさせることを特徴とする。
【００１５】
この発明の固体撮像素子の駆動方法によれば、上記所定数の画素セルの間で平均化された画像信号を得ることができると共に、上記転送スイッチ素子を順次一時的にオンさせる方法に比して、信号読み出しを短時間で行うことができる。したがって、画像を圧縮して１フレームの読み出しスピードを上げることができる。
【００１６】
一実施形態の固体撮像素子は、上記各画素セルから上記信号線上に出力された上記出力信号をアナログデジタル変換してパルス幅変調信号を得るパルス幅変調部を備えたことを特徴とする。
【００１７】
この一実施形態の固体撮像素子では、上記光電変換部の入射光量に応じたパルス幅変調信号が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１９】
(第１実施形態)
図２は、この発明の第１実施形態のパルス幅変調型固体撮像素子の概略構成を示し、図１はその固体撮像素子の１つの画素セルの構成を詳細に示している。なお、図２中には、この固体撮像素子が有する行列状に多数配列された画素セル１７の内の２行２列分のみが示されている。
【００２０】
図１に示すように、この固体撮像素子の画素セル１７は、光電変換部としてのフォトダイオード１と、容量素子としてのキャパシタ３と、比較部としてのＮチャネル型ＭＯＳトランジスタ（以下「比較用トランジスタ」と呼ぶ。）２とリセット部としてのＮチャネル型ＭＯＳトランジスタ（以下「リセットトランジスタ」と呼ぶ。）４と、選択スイッチ素子としてのＮチャネル型ＭＯＳトランジスタ（以下「選択トランジスタ」と呼ぶ。）５を有する。
【００２１】
フォトダイオード１の出力端子としてのカソード電極はキャパシタ３の一端３ｂに接続されてノードｐｄを形成している。また、上記ノードｐｄは、比較用トランジスタ２Ａの入力端子としてのゲートに接続されている。また、キャパシタ３の他端３ａは制御線としての水平制御線６に接続されている。この水平制御線６は、後述する制御電圧印加部としての可変電圧発生回路７１に接続されている。
【００２２】
また、比較用トランジスタ２Ａの出力端子としてのドレインは、選択トランジスタ５のドレインに接続されている。リセットトランジスタ４は比較用トランジスタ２Ａのゲートとドレインとの間に接続されている。このリセットトランジスタ４のゲートは、リセット選択線７に接続されてリセットパルスΦｒｓｔが印加される。このリセットトランジスタ４は、比較用トランジスタ２Ａのオフセット補償を行う機能と、フォトダイオード１の電位をリセットするリセット機能とを兼ねている。
【００２３】
上記選択トランジスタ５のソースは信号線としての垂直信号線９に接続され、選択トランジスタ５のゲートは行選択信号線８に接続されて行選択パルスΦｓｅｌが印加される。
【００２４】
また、垂直信号線９は、列コンパレータ１０の入力端子に接続されている。この垂直信号線９と電源（電位Ｖｒ）との間に、比較用トランジスタ２Ａの負荷として働く負荷素子としてのＰチャネル型ＭＯＳトランジスタ（以下「負荷トランジスタ」と呼ぶ。）１３が接続されている。この負荷トランジスタ１３のゲートは、ソース接地アンプバイアス信号線１５に接続されてソース接地アンプバイアス電圧ΦＰｇａｔｅが印加される。比較用トランジスタ２Ａと負荷トランジスタ１３とは、選択トランジスタ５がオンしているときに、ソース接地アンプを構成するようになっている。
【００２５】
図２に示すように、負荷トランジスタ１３は、同一列の画素セル１７に対して共通に、つまり同一の信号線９に沿って並ぶ複数の画素セル１７の比較用トランジスタ２Ａに対して共通に設けられている。
【００２６】
なお、選択トランジスタ５のゲートに十分高い電圧が印加されて、トランジスタの線形領域で動作している場合、画素内の比較用トランジスタは負荷トランジスタが画素セル１７内にあっても垂直信号線９上にあっても同様の機能を果たす。つまり、従来例における比較器（図１０参照）を構成する負荷トランジスタ１３１を垂直信号線上に移動させても比較器としての機能に変化はない。
【００２７】
水平制御線６は、同一行の画素セル１７に対して共通に接続されている。また、リセット選択線７および行選択信号線８も、同一行の画素セル１７に対して共通に接続されている。水平制御線６、リセット選択線７および行選択信号線８は、画素セル１７を行単位に選択する垂直走査回路７２に接続されている。また、この垂直走査回路７２には、上記可変電圧発生回路７１が接続されている。また、各列コンパレータ１０の出力側にはラッチ回路７３が接続されており、各ラッチ回路７３は１つのカウンタ回路７４に接続されている。これらのラッチ回路７３とカウンタ回路７４とがパルス幅変調部をなす。
【００２８】
図３は、この固体撮像素子の１つの画素セル１７（第ｎ行第ｍ列の画素セルであるものとする。）に注目した動作タイミングを示している。なお、図３では、簡単のため、ｉ番目フレームの信号読み出し期間Ｔｉの最初から、信号蓄積期間Ｔｓを経て、（ｉ＋１）番目フレームの信号読み出し期間Ｔ（ｉ＋１）終了までの間の動作タイミングを表している。
【００２９】
図３中に示すように、各信号読み出し期間Ｔｉ，Ｔ（ｉ＋１）には、注目画素セル１７に関して、行選択パルスΦｓｅｌがＨレベルとなって選択トランジスタ５がオンし、注目画素セル１７の比較用トランジスタ２Ａと負荷トランジスタ１３とが構成するソース接地アンプが動作する。一方、信号蓄積期間Ｔｓには、行選択パルスΦｓｅｌがＬレベルとなって選択トランジスタ５がオフするので、ソース接地アンプは構成されない。
【００３０】
次に、この固体撮像素子の注目画素セル１７（第ｎ行第ｍ列の画素セルであるものとする。）の信号読み出し動作を時刻ｔ１、ｔ２…を追って説明する。
【００３１】
まず、信号読み出し期間Ｔｉ内の時刻ｔ１に、ｎ行目にあるすべてのフォトダイオード１について、リセット信号Φｒｓｔが立ち上がり、比較用トランジスタ２Ａのリセットトランジスタ４をオンにする。これにより、フォトダイオード１のノードｐｄの電位Ｖｐｄのリセットが行われる。
【００３２】
リセットトランジスタ４をオンにすることで、比較用トランジスタ２Ａの入力端子と出力端子の電位が等しくなる。よって、フォトダイオード１のカソード電極(ノードｐｄ)の電位は比較用トランジスタ２Ａの遷移領域内のリセット電位Ｖｒｓｔにリセットされる。
【００３３】
なお、この固体撮像素子の読み出し動作では、画素内比較用トランジスタ２Ａの入力端子と出力端子を短絡することによって得られたリセット電位Ｖｒｓｔからノードｐｄの電位Ｖｐｄが変動する変動成分を信号として扱う。したがって、リセット電位Ｖｒｓｔ自体の値が製造要因等によって画素セル毎にばらついても、読み出し動作に支障はない。
【００３４】
次に、信号読み出し期間Ｔｉの終了前の時刻ｔ２に、フォトダイオード１のノードｐｄの電位Ｖｐｄのリセットが終了する。
【００３５】
次に、信号蓄積期間Ｔｓの開始時刻ｔ３には、行選択パルスΦｓｅｌがＬレベルとなって選択トランジスタ５がオフする。また、この時刻ｔ３に、水平制御線６の電位Φｒａｍｐを、電位Ｖ０から電圧ΔＶ１だけ上昇させる。この電位Φｒａｍｐは、上記可変電圧発生回路７１から水平制御線６に与えられる。上記電圧ΔＶ１が第１の制御電圧である。
【００３６】
ノードｐｄはフローティングの状態であるので、フォトダイオード１の容量をＣｐｄとし、フォトダイオード１と水平制御線６の間にあるキャパシタ３の容量をＣｃｎｔとすると、フォトダイオード１のノードｐｄの電位Ｖｐｄは、次式(１)で算出される電圧ΔＶ２だけ上昇する。
【００３７】
ΔＶ２＝ΔＶ１×Ｃｃｎｔ／(Ｃｃｎｔ＋Ｃｐｄ)        … (１)
ここで、電圧ΔＶ１を十分大きな値とすることで、フォトダイオード１のノードｐｄの電位Ｖｐｄを、比較用トランジスタ２Ａの遷移領域から十分外れたところにレベルシフトさせることができる。
【００３８】
可変電圧発生回路７１は、水平制御線６に電位Φｒａｍｐを印加することによって、キャパシタ３を介してノードｐｄの電位Ｖｐｄを比較用トランジスタ２Ａの遷移領域からずらした状態とする。この状態からｎ行目の光信号蓄積状態が開始する。
【００３９】
信号蓄積期間Ｔ２では、フォトダイオード１では、光電変換により光子から電子が発生して、ノードｐｄの電位Ｖｐｄは、(リセット電位Ｖｒｓｔ＋電圧ΔＶ２)から入射光量に比例して低下して行く。
【００４０】
なお、この例では、光電変換によって電子を蓄積する場合について述べているが、光電変換によってホールを蓄積する構成にしてもよい。ホールを蓄積する場合、ノードｐｄの電位Ｖｐｄは入射光量に比例して上昇する。
【００４１】
次に、（ｉ＋１）番目フレームの信号読み出し期間Ｔ（ｉ＋１）の開始時刻ｔ４には、行選択パルスΦｓｅｌがＨレベルとなって選択トランジスタ５がオンする。したがって、注目画素セル１７の比較用トランジスタ２Ａと負荷トランジスタ１３とが構成するソース接地アンプが動作する。
【００４２】
光信号蓄積時にフォトダイオード１のノードｐｄの電位ＶｐｄがΔＶｐｈだけ下がったとすると、信号読み出し期間Ｔ（ｉ＋１）開始直後の時刻ｔ５にフォトダイオード１のノードｐｄの電位Ｖｐｄは、次式(２)で算出される電位になっている。
【００４３】
Ｖｐｄ＝Ｖｒｓｔ＋ΔＶ２−ΔＶｐｈ            …(２)
次に、信号読み出し期間Ｔ（ｉ＋１）内の時刻ｔ６では、可変電圧発生回路７１は、水平制御線６の電位Φｒａｍｐを、信号読み出し開始時刻ｔ４後の時刻ｔ５における電位から変動(低下)させて行く。そして、時刻ｔ７に水平制御線６の電位ΦｒａｍｐがＶ０に戻るものとする。上記時刻ｔ６から時刻ｔ７に亘って、可変電圧発生回路７１が水平制御線６に印加する電位Φｒａｍｐが第２の制御電圧となる。
【００４４】
上記時刻ｔ６から時刻ｔ７の間にノードｐｄの電位Ｖｐｄが比較用トランジスタ２Ａの基準電圧(しきい値電圧)に達すると、比較用トランジスタ２Ａの出力信号が反転する。すなわち、時刻ｔ６から時刻ｔ７の間の時刻（ｔｘとする。）に、フォトダイオード１のノードｐｄの電位Ｖｐｄが比較用トランジスタ２Ａのしきい値電圧Ｖｒｓｔに到達すると、比較用トランジスタ２Ａの出力信号はＬレベルからＨレベルに反転する。
【００４５】
この時刻ｔｘで、ＬレベルからＨレベルに反転した比較用トランジスタ２Ａの出力信号は、選択トランジスタ５を介して、垂直信号線９の末端に接続されている列コンパレータ１０（図２参照）に伝達される。
【００４６】
この列コンパレータ１０の出力側に接続されたカウンタ回路７４は、行の読み出し開始時刻ｔ６から動作を開始している。行の読み出し開始時刻ｔ４には、垂直信号線９は、垂直信号リセット電圧Ｖｒにリセットされているが、時刻ｔｘには、垂直信号線９は、注目画素セル１７から、ＬレベルからＨレベルに変化する出力信号を受ける。この出力信号は、列コンパレータ１０を経由して、ラッチ回路７３に入力され、ラッチ回路７３からカウンタ回路７４に入力される。このラッチ回路７３とカウンタ回路７４が記録部を構成している。
【００４７】
フォトダイオード１への入射光量が大きいほど、ノードｐｄでの電圧降下量ΔＶｐｈは大きい。したがって、式(２)より、信号読み出し期間Ｔ１に、水平制御線６の電位Φｒａｍｐのランプ波によって、ノードｐｄの電位Ｖｐｄがリセット電位Ｖｒｓｔに到達する時間は入射光量が大きいほど短い時間になる。したがって、上記カウンタ回路７４が、時刻ｔ４からカウントダウンして行くことによって、時刻ｔｘに、列コンパレータ１０の出力側のラッチ回路７３とカウンタ回路７４に記憶されたカウント値を、上記入射光量に比例させることができる。つまり、このカウント値を、上記入射光量に応じてパルス幅変調されたデジタル信号として得ることができる。
【００４８】
なお、上記カウンタ回路７４の代わりに、ランプＡＤＣ(アナログデジタル変換)回路を列コンパレータ１０の出力側に接続して、時刻ｔｘに比較用トランジスタ２Ａから列コンパレータ１０に入力されたＨレベル信号を、上記ランプＡＤＣ回路がＡＤ変換するようにしてもよい。
【００４９】
この固体撮像素子では、このようにして信号読み出しが行われる。
【００５０】
この固体撮像素子では、既述のように、比較部を構成するための負荷トランジスタ１３が、各画素セル１７内に設けられるのではなく、同一列の画素セル１７に対して共通に、つまり同一の垂直信号線９に沿って並ぶ複数の画素セル１７の比較用トランジスタ２Ａに対して共通に設けられている。したがって、従来例の固体撮像素子（図８）に比して、画素セル１７の構成を簡素化できる。
【００５１】
すなわち、従来例では画素セル内の比較器が２個のＭＯＳトランジスタで構成されていたが、この発明に従って比較部を１個のＭＯＳトランジスタで構成すれば、各画素セル内で負荷トランジスタとそのゲートに接続されるバイアス信号線及び電源電圧線を省略することができる。つまり、トランジスタ１個と配線を２本削減できる。したがって、固体撮像素子の面積縮小が可能となる。
【００５２】
（第２実施形態）
図４に、この発明の第２実施形態のパルス幅変調型固体撮像素子の構成を示している。なお、図４中には、簡単のため、この固体撮像素子が有する行列状に多数配列された画素セルのうち、垂直信号線９に沿って並ぶ２個の画素セル１７，１８のみが示されている。
【００５３】
この固体撮像素子では、垂直信号線９に沿って並ぶ２個の画素セル１７，１８の間で、キャパシタ３、比較器２、リセット部および選択スイッチ素子がそれぞれ共通になっている。各画素セル１７，１８の光電変換部１，１の出力端子とキャパシタ３の光電変換部側端子３ｂとの間にそれぞれ転送スイッチ素子１１，１２が介挿されている。これらの転送スイッチ素子１１，１２は、転送線１３，１４の転送制御信号ΦＴｘ１，ΦＴｘ２によってオン、オフ制御され、それぞれ対応するフォトダイオード１が選択されたとき導通するようになっている。この例では、転送スイッチ素子１１，１２のドレイン端子は互いに共通に接続され、キャパシタ３の端子３ｂと比較器２の入力端子に接続されたノードＦＤとして表されている。
【００５４】
この例では、比較器２は、図１０に示したＰチャネル型ＭＯＳトランジスタ１３１とＮチャネル型ＭＯＳトランジスタ１３２とからなっている。画素セル１７，１８についてのその他の構成は図１におけるのと同様である。
【００５５】
次に、この固体撮像素子の注目画素セル１７，１８（これらは、それぞれ第ｎ行第ｍ列、第（ｎ＋１）行第ｍ列の画素セルであるものとする。）の信号読み出し動作を時刻ｔ１、ｔ２…を追って説明する。
【００５６】
図５はこの固体撮像素子の或るフレームにおける信号読み出し動作を説明するためのタイミングチャートである。図５中のＴｎはそのフレームにおけるｎ行目の読み出し期間を示し、Ｔ（ｎ＋１）はそれに続く（ｎ＋１）行目の読み出し期間を示している。また、図６（ａ）〜図６（ｅ）はタイミングチャート図５中の時刻ｔ０からｔ９までの各時刻におけるフォトダイオード１（以下、適宜「ＰＤ」という。）からノードＦＤまでのポテンシャルプロファイルを表している。具体的には、図６中のＰＤ、Ｔｘ、ＦＤはそれぞれフォトダイオード１のカソード領域、転送トランジスタ１１のチャンネル領域、ノードＦＤのポテンシャルプロファイルを表している。
【００５７】
まず、時刻ｔ０に、選択トランジスタ５のゲートに印加される行選択信号ΦＳｅｌがＨレベルになる。この時刻ｔ０では、図６（ａ）に示すように、フォトダイオード１には光電変換によって生成された信号電荷（図中に斜線で示す。）が蓄積されている。この時、転送トランジスタ１１のチャンネル領域のポテンシャルは浅い状態にあり、このためＰＤとＦＤとは非導通になっている。
【００５８】
次に、時刻ｔ１に転送トランジスタ１１のゲートに印加される転送制御信号ΦＴｘ１がＨレベルになって、ｎ行目の画素１７の読み出し動作を開始する。この時刻ｔ１では、図６（ｂ）に示すように、転送トランジスタ１１のチャンネル領域のポテンシャルが深くなって、ＰＤとＦＤとは導通している。
【００５９】
ここで、ＰＤの容量をＣｐｄ、ＦＤでの浮遊容量をＣｆｄ、ΔＶｓを蓄積期間中の光入射によるＰＤの電位変化分、時刻ｔ１前でのＦＤの電位をＶｒｓｔとすると、時刻ｔ１におけるＦＤの電位Ｖ１は、Ｃｆｄ＜＜Ｃｐｄの場合、Ｖ１≒Ｖｒｓｔ＋Ｖ０’＋Ｃｐｄ／（Ｃｐｄ＋Ｃ０）・ΔＶｓとなり、ＰＤの電位はＦＤに記録される。Ｖ０’については後述する。
【００６０】
時刻ｔ２に水平制御線６の電位Φｒａｍｐの変化が開始され、つまりランプ波が印加されて、画素信号の読み出しが始まる。ランプ波が変動するにつれてＦＤの電位もキャパシタ３を介して変動する。ここで、Ｖｒｓｔは比較器２の入出力端子を短絡させたときのリセット電位とする。また、ΔＶ０’は、このランプ波によるキャパシタ３を介したＦＤでの電位変動とする。
【００６１】
すると、時刻ｔ２のＦＤの電位Ｖｓｉｇは、
Ｖｓｉｇ＝Ｖｒｓｔ＋ΔＶ０’−ΔＶｓ（ΔＶ０’＞ΔＶｓ）
と表せる。
【００６２】
時刻ｔｘにＦＤの電位がＶｒｓｔに達すると比較器２の出力信号がＬレベルからＨレベルに変化する。この比較器２の出力信号の変化は選択トランジスタ５を通して列コンパレータ１０に伝達される。
【００６３】
時刻ｔｘにおけるランプ波による電位変動量は（ｔｘ−ｔ２）／（ｔ３−ｔ２）・ΔＶ０’より
（ｔｘ−ｔ２）／（ｔ３−ｔ２）・ΔＶ０’  ＝  ΔＶ０’−ΔＶｓ
ｔｘ−ｔ２  ＝  （ｔ３−ｔ２）／ΔＶ０’・（ΔＶ０’−ΔＶｓ）
ｔｘ＝ｔ２＋（ｔ３−ｔ２）／ΔＶ０’・（ΔＶ０’−ΔＶｓ）
となる。
【００６４】
出力信号が反転するパルス幅は（ｔ３−ｔ２）／ΔＶ０’・（ΔＶ０’−ΔＶｓ）となり、入射光量ΔＶｓに依存する。入射光量が０（ΔＶｓ＝０）の時、ランプ波の終端である時刻ｔ３に出力信号が反転する。また感知できる最大入射光量はｔｘ＝ｔ２（ΔＶｓ＝ΔＶ０’）の時でランプ波の開始と共に出力信号は反転する。
【００６５】
次に、時刻ｔ２からｔ３の間に水平制御線６の電位Φｒａｍｐが変化され、内部のフォトダイオード１に蓄積された信号電荷の量に応じて比較器２の出力がＬレベルからＨレベルに反転する時刻ｔｘが変化する。これにより、入射光量に応じて出力信号のパルス幅が異なることとなり、パルス幅変調が行われた出力信号が得られる。
【００６６】
次に、時刻ｔ４からｔ５の間、リセットトランジスタ4のゲートに印加されるリセット信号ΦＲｓｔがＨレベルとなって、比較器２の入出力端子が短絡されリセット電位Ｖｒｓｔになる。これにより、図６（ｃ）に示すように、ＰＤおよびＦＤの電位はリセットされる。
【００６７】
次に、時刻ｔ６に水平制御線６の電位ΦｒａｍｐをΔＶ０上昇させ、ＰＤおよびＦＤの電位を比較器２の駆動範囲からずらして入射光の蓄積開始状態にする。キャパシタ３の容量をＣ０とすると、ＦＤでの電位変動ΔＶ０’は
ΔＶ０’＝ΔＶ０・Ｃ０／（Ｃ０＋Ｃｐｄ）
と表せる。この時刻ｔ６に、ＰＤとＦＤの電位はＶｒｓｔ＋ΔＶ０’に遷移する。この時のＰＤとＦＤのポテンシャルプロファイルは、図６（ｃ）から図６（ｄ）にシフトする。
【００６８】
次に、時刻ｔ７に転送制御信号ΦＴｘ１がＬレベルとなって、図６（ｅ）に示すように、ｎ行目の画素１７のＰＤとＦＤが非導通状態になる。これにより、ｎ行目の画素１７の蓄積状態が開始される。
【００６９】
次に、時刻ｔ８に（ｎ＋１）行目の画素１８の転送トランジスタ１２のゲートに印加される転送制御信号ΦＴｘ２がＨレベルになって、（ｎ＋１）行目の画素１８の読み出しが始まる。時刻ｔ１０からｔ１４まで、ｎ行目の画素１７の信号読み出しと同様に（ｎ＋１）行目の画素の信号読み出しが行われる。そして、時刻ｔ１５に、選択トランジスタ５のゲートに印加される行選択信号ΦＳｅｌがＬレベルになる。これにより、キャパシタ３や比較器２等を共有しているｎ行目および（ｎ＋１）行目の信号読み出しが終了する。
【００７０】
この固体撮像素子では、上述のように、垂直信号線９に沿って並ぶ２個の画素セル１７，１８の間で、キャパシタ３、比較器２、リセット部および選択スイッチ素子がそれぞれ共通になっている。したがって、構成要素を減らすことができ、全体として固体撮像素子の面積縮小が可能となる。
【００７１】
具体的には、このように２画素で１つの容量アンプを構成することにより、１画素当たりのトランジスタ数は３個、キャパシタは０．５個となり、それらを共有しない場合の１画素当たりのトランジスタ数４個、キャパシタ１個と比較して、画素の小型化が可能となる。
【００７２】
なお、この実施形態では、垂直信号線９に沿って並ぶ２個の画素セル１７，１８の間で比較器、キャパシタ等を共有するものとしたが、２個の画素セルに限定されるものではなく、さらに多数の画素セル間で比較器、キャパシタ等を共有しても良い。
【００７３】
（第３実施形態）
図４に示したパルス幅変調型固体撮像素子の構成を持つ場合の駆動方法として、ｎ行目の画素信号と（ｎ＋１）行目の画素信号とを平均化したものを得る読み出し方法が考えられる。
【００７４】
図７はそのような信号読み出し方法を行う場合の動作タイミングチャートである。第２実施形態で説明した信号読み出し方法では、垂直信号線９に沿って並ぶ２個の画素セル１７，１８の間で転送制御信号ΦＴｘ１とΦＴｘ２とを順次Ｈレベルにして画素セル１７，１８からの信号を順次読み出していたのに対して、この信号読み出し方法では、画素セル１７，１８の間で転送制御信号ΦＴｘ１とΦＴｘ２とを同時にＨレベルにして、ノードＦＤに画素セル１７，１８からの信号を同時に読み出す。
【００７５】
具体的には、時刻ｔ１にｎ行目の転送トランジスタ１１及び（ｎ＋１）行目の転送トランジスタ１２に印加される転送制御信号ΦＴｘ１とΦＴｘ２をＨレベルにして、画素セル１７，１８の各ＰＤとノードＦＤとを導通状態にしている。時刻ｔ０で、画素セル１７のＰＤの電位と容量をそれぞれＶｓｉｇ１、Ｃｐｄ１とし、画素セル１８のＰＤの電位と容量をそれぞれＶｓｉｇ２、Ｃｐｄ２とすると、時刻ｔ１のＦＤの電位Ｖｓｉｇは、
Ｖｓｉｇ＝（Ｃｐｄ１・Ｖｓｉｇ１＋Ｃｐｄ２・Ｖｓｉｇ２）／（Ｃｐｄ１＋Ｃｐｄ２）
と表される。２個の画素セル１７，１８でＰＤの容量Ｃｐｄ１、Ｃｐｄ２が等しくＣｐｄであるとすると、
Ｖｓｉｇ＝（Ｖｓｉｇ１＋Ｖｓｉｇ２）／２と表される。
つまり、ｎ行目の画素信号Ｖｓｉｇ１と（ｎ＋１）行目の画素信号Ｖｓｉｇ２とを平均化したもの（Ｖｓｉｇ）がノードＦＤに得られる。
【００７６】
続く時刻ｔ２から時刻ｔ７までは第２実施形態で説明したのと同じ手順で読み出し動作が行われる。そして、時刻ｔ８に選択トランジスタ５のゲートに印加される行選択信号ΦＳｅｌがＬレベルになる。これにより、キャパシタ３や比較器２等を共有しているｎ行目および（ｎ＋１）行目の信号読み出しが終了する。
【００７７】
この第３実施形態で説明した信号読み出し方法では、第２実施形態で説明した信号読み出し方法に比して、キャパシタ３や比較器２等を共有しているｎ行目および（ｎ＋１）行目の画像信号を平均化すると共に、ｎ行目および（ｎ＋１）行目の信号読み出しを半分の時間で行うことができる。したがって、画像を列方向に圧縮し１フレームの読み出しスピードを上げることができる。
【図面の簡単な説明】
【００７８】
【図１】この発明の第１実施形態の固体撮像素子が有する画素セルの構成を示す図である。
【図２】上記第１実施形態の固体撮像素子の概略構成を示す図である。
【図３】上記第１実施形態の固体撮像素子の動作タイミングを説明する図である。
【図４】この発明の第２実施形態の固体撮像素子が有する画素セルの構成を示す図である。
【図５】上記第２実施形態の固体撮像素子の動作タイミングを説明する図である。
【図６】上記第２実施形態の固体撮像素子の動作中の各時刻でのポテンシャルプロファイルを示す図である。
【図７】この発明の第３実施形態の固体撮像素子の駆動方法による動作タイミングを説明する図である。
【図８】従来の固体撮像素子が有する画素セルの構成を示す図である。
【図９】上記従来の固体撮像素子の動作タイミングを説明する図である。
【図１０】上記従来の固体撮像素子の画素セル内の比較器の構成を例示する図である。
【符号の説明】
【００７９】
１  フォトダイオード
２  比較器
２Ａ  比較用トランジスタ
３  キャパシタ
４  リセットトランジスタ
５  選択トランジスタ
６  水平制御線
７  リセット選択線
８  行選択信号線
９  垂直信号線
１０  列コンパレータ
１７，１８  画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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