(57)【要約】【課題】  従来の半導体装置では、コレクタ−ベース間の接合リーク電流が発生するという問題があった。【解決手段】  本発明の半導体装置では、溝部１１の側壁４１を段階的に形成している。そして、溝部１１の上端部４０とベース取り出し電極９との間に、シリコン酸化膜３２及びＴＥＯＳ膜３３を堆積させ、両者が、直接、当接しない構造とする。この構造により、溝部１１の上端部４０への熱応力の集中を緩和させ、溝部１１の上端部４０からの結晶欠陥の発生を抑止する。そして、結晶欠陥が発生した場合でも、ベース電流の通過経路から結晶欠陥を離間させることで、コレクタ−ベース間の接合リーク電流を低減させることができる。【選択図】  図４
2006049689.tif 000002
【特許請求の範囲】
【請求項１】
半導体層表面から形成されたコレクタ拡散層、ベース拡散層及びエミッタ拡散層と、
前記半導体層表面から形成された溝と、
前記溝を埋設する第１の絶縁膜と、
前記第１の絶縁膜と前記半導体層とが隣接する前記半導体層表面の境界領域を覆い、前記ベース拡散層が形成される領域に開口部が設けられた第２の絶縁膜と、
前記開口部で前記ベース拡散層と電気的に接続し、前記第２の絶縁膜上面に形成されたベース取り出し電極とを有することを特徴とする半導体装置。
【請求項２】
前記ベース拡散層は、前記第１の絶縁膜から離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝の側壁は、前記溝の上端部及びその近傍領域において、前記第２の絶縁膜に対して、主傾斜面よりも緩やかな緩斜面を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体層には、その深部で前記コレクタ拡散層と連結するコレクタ埋込拡散層が形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、ＣＶＤ法により堆積された酸化膜及びＴＥＯＳ膜とからなることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ法を用い、コレクタ−ベース間の接続リーク電流を防止する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法に替えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い、半導体層表面の平坦性及び微細化を実現する技術がある。該ＳＴＩ法では、溝は絶縁膜で埋設されている。そして、ベース領域は該絶縁膜と隣接して形成され、ポリシリコンから成るベース電極は、該溝上面に当接して形成されているものがある（例えば、特許文献１参照。）。
【特許文献１】特開平９−８１１９号公報（第７−９頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置では、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりエピタキシャル層をエッチングして形成された溝は、熱酸化法によるシリコン酸化膜及びＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン酸化膜で埋設されている。そして、ベース領域は溝と隣接するように形成され、ベース電極となるポリシリコン層は溝上面を覆うように形成されている。特に、溝端部には、後工程で発生する熱応力等が加わり、該溝端部から結晶欠陥が発生し易い。そして、該結晶欠陥により、コレクタ−ベース間の接続リーク電流が発生するという問題がある。また、結晶欠陥の度合いによっては、コレクタ−ベース間のＰＮ接合が破壊され、コレクタ−エミッタ間のリーク電流が発生するという問題がある。
【０００４】
また、従来の半導体装置では、溝内部を埋設する絶縁膜が、熱酸化法により形成されている。そのため、熱酸化法による熱環境下において、エピタキシャル層に形成された埋込拡散層が、必要以上に、拡散されてしまう。特に、コレクタ領域における抵抗値を低減させる埋込拡散層が、該熱環境下により必要以上に、這い上がる。この構造により、ベース領域の底面からコレクタ領域の上面までの幅が狭くなり、所望の耐圧特性が得られないという問題が発生する。一方、埋込拡散層の這い下がりにより、半導体基板とコレクタ領域との間の寄生容量（Ｃｊｓ）が増大し、高周波特性が劣化するという問題が発生する。
【課題を解決するための手段】
【０００５】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層表面から形成されたコレクタ拡散層、ベース拡散層及びエミッタ拡散層と、前記半導体層表面から形成された溝と、前記溝を埋設する第１の絶縁膜と、前記第１の絶縁膜と前記半導体層とが隣接する前記半導体層表面の境界領域を覆い、前記ベース拡散層が形成される領域に開口部が設けられた第２の絶縁膜と、前記開口部で前記ベース拡散層と電気的に接続し、前記第２の絶縁膜上面に形成されたベース取り出し電極とを有することを特徴とする。従って、本発明では、第２の絶縁膜により、溝を埋設する第１の絶縁膜と半導体層との境界領域上面を覆う。そして、ベース取り出し電極を構成するシリコン膜は、該境界領域上面に直接当接しないように配置されている。この構造により、境界領域の溝端部から結晶欠陥の発生を低減でき、コレクタ−ベース間の接合リーク電流の発生を抑制することができる。
【０００６】
また、本発明の半導体装置では、前記ベース拡散層は、前記第１の絶縁膜から離間して形成されていることを特徴とする。従って、本発明では、境界領域に位置する溝端部から結晶欠陥が発生した場合でも、ベース拡散層が境界領域から離間することで、コレクタ−ベース間の接合リーク電流の発生を抑制することができる。
【０００７】
また、本発明の半導体装置では、前記溝の側壁は、前記溝の上端部及びその近傍領域において、前記第２の絶縁膜に対して、主傾斜面よりも緩やかな緩斜面を有することを特徴とする。従って、本発明では、溝上端部への熱応力等の集中を緩和することができる。そして、溝端部からの結晶欠陥の発生を低減することができる。
【０００８】
また、本発明の半導体装置では、前記半導体層には、その深部で前記コレクタ拡散層と連結するコレクタ埋込拡散層が形成されていることを特徴とする。従って、本発明では、コレクタ領域での抵抗値を低減することができ、高周波特性を向上させることができる。
【０００９】
また、本発明の半導体装置では、前記第２の絶縁膜は、ＣＶＤ法により堆積された酸化膜及びＴＥＯＳ膜とからなることを特徴とする。従って、本発明では、コレクタ埋込拡散層の必要以上の這い上がりを抑制し、耐圧特性を維持しつつ、高周波特性を向上させることができる。
【発明の効果】
【００１０】
本発明では、少なくともコレクタ拡散層とベース拡散層とを離間させる溝の端部上面には、絶縁膜が選択的に形成されている。そして、ベース拡散層と電気的に接続するベース取り出し電極が、溝端部と、直接、当接しない構造となる。この構造により、溝端部への熱応力の集中を緩和することができ、溝端部からの結晶欠陥の発生を低減することができる。そして、コレクタ−ベース間の接合リーク電流の発生を抑制することができる。
【００１１】
また、本発明では、ベース拡散層は、溝部を埋設する絶縁膜から離間して形成されている。この構造により、境界領域に位置する溝端部から結晶欠陥が発生した場合でも、ベース電流の通過経路から結晶欠陥を回避させることができる。そして、コレクタ−ベース間の接合リーク電流の発生を抑制することができる。
【００１２】
また、本発明では、境界領域に位置する溝上端部近傍では、その側壁の傾斜が、その他領域の側壁の傾斜より緩やかな傾斜で形成されている。この構造により、熱応力等のストレスが溝上端部に集中することを緩和することができる。そして、溝端部からの結晶欠陥の発生を低減することができる。
【００１３】
また、本発明では、ベース領域とコレクタ領域とを離間する溝部は、ＣＶＤ法により堆積したＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜で埋設されている。そして、コレクタ埋込拡散層が必要以上に這い上がることがなく、エピタキシャル層の膜厚を薄くすることができる。この構造により、所望の耐圧特性を維持しつつ、高周波特性を向上させることができる。
【００１４】
また、本発明では、溝部上面には、ＣＶＤ法によるシリコン酸化膜及びＴＥＯＳ膜を堆積している。この構造により、コレクタ埋込拡散層が必要以上に這い上がることを抑制し、所望の耐圧特性を維持することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の一実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態の半導体装置の分離領域を説明するための断面図である。図３は、本実施の形態の半導体装置のコレクタ埋込拡散層の拡散濃度と拡散深さとの関係を説明するための図である。図４は、本実施の形態の半導体装置を構成するベース取り出し電極及びその周辺領域を説明するための断面図である。
【００１６】
図１に示す如く、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２、コレクタ領域として機能するＮ型の埋込拡散層３、Ｎ型のエピタキシャル層４及びＮ型の拡散領域５と、ベース領域として機能するＰ型の拡散領域６、７と、エミッタ領域として機能するＮ型の拡散領域８と、ベース取り出し電極９と、エミッタ取り出し電極１０とから構成されている。
【００１７】
Ｐ型の単結晶シリコン基板２上面には、Ｎ型のエピタキシャル層４が形成されている。基板２とエピタキシャル層４には、Ｎ型の埋込拡散層３が形成されている。そして、エピタキシャル層４にはＮ型の拡散領域５が形成され、拡散領域５は埋込拡散層２と連結している。エピタキシャル層４は、主に、コレクタ領域として用いられ、埋込拡散層２及び拡散領域５はコレクタ導出領域として用いられる。
【００１８】
尚、本実施の形態での基板２及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１９】
エピタキシャル層４には、Ｐ型の拡散領域６が形成され、外部ベース領域として用いられる。そして、拡散領域６に囲まれたエピタキシャル層４には、Ｐ型の拡散領域７が形成され、活性ベース領域として用いられる。拡散領域７にはＮ型の拡散領域８が形成され、拡散領域８はエミッタ領域として用いられる。
【００２０】
尚、本実施の形態でのＰ型の拡散領域６が本発明の「ベース拡散層」に対応する。しかしながら、上述したように、外部ベース領域であるＰ型の拡散領域６及び活性ベース領域であるＰ型の拡散領域７により、本実施の形態のベース領域を構成している。
【００２１】
外部ベース領域の拡散領域６上面には、例えば、アモルファスシリコン（ａ−Ｓｉ）または多結晶シリコン（ＰｏｌｙＳｉ）から成るベース取り出し電極９が形成されている。ベース取り出し電極９の下方のエピタキシャル層４には、ＳＴＩ法による、溝部１１が形成されている。溝部１１には、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法で堆積したＮＳＧ膜１２が埋設されている。また、ベース取り出し電極９の側壁には、シリコン酸化膜１３が形成されている。エピタキシャル層４表面では、エミッタ領域の拡散領域８が露出するように、シリコン酸化膜１３は、開口している。尚、本実施の形態でのＮＳＧ膜１２が本発明の「第１の絶縁膜」に対応する。
【００２２】
エミッタ領域の拡散領域８上面には、例えば、アモルファスシリコンまたは多結晶シリコンから成るエミッタ取り出し電極１０が形成されている。ベース取り出し電極９上面には、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１４が形成されている。そして、ＴＥＯＳ膜１４側壁には、ａ−Ｓｉ膜から成るスペーサ１５が形成されている。この構造により、ベース取り出し電極９とエミッタ取り出し電極１０とは、シリコン酸化膜１３及びＴＥＯＳ膜１４により絶縁されている。
【００２３】
エピタキシャル層４上面には、絶縁層として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜１６、ＴＥＯＳ膜１７等が堆積されている。ＳＯＧ膜１６、ＴＥＯＳ膜１７等には、コンタクトホール１８、１９、２０が形成されている。そして、コンタクトホール１８、１９、２０を介して露出する拡散領域５の表面、エミッタ取り出し電極１０の表面及びベース取り出し電極９の表面には、コバルトシリサイド（ＣｏＳｉ２）膜２１が形成されている。図示の如く、コバルトシリサイド膜２１は、少なくともコンタクトホール１８、１９、２０から露出する領域に形成されていれば良い。
【００２４】
コンタクトホール１８、１９、２０は、バリアメタル膜２２及びタングステン（Ｗ）膜２３により埋設されている。タングステン膜２３の表面には、アルミ銅（ＡｌＣｕ）膜及びバリアメタル膜が選択的に形成され、コレクタ電極２４、エミッタ電極２５、ベース電極２６が形成されている。
【００２５】
図２に示す如く、分離領域２７は、主に、ＮＳＧ膜１２で埋設された溝部１１と、ＮＳＧ膜１２表面から形成されたトレンチ２８により構成されている。トレンチ２８は、ＨＴＯ膜２９及び多結晶シリコン膜３０により埋設されている。例えば、ＨＴＯ膜２９は、トレンチ２８内壁から３０００Å程度堆積され、トレンチ２８の一部を埋設している。
【００２６】
ここで、溝部１１のコーナー部３１では、例えば、ドライエッチングにより、端部及びその周辺部が部分的に除去される。この構造により、溝部１１のコーナー部３１等からの結晶欠陥の発生し難い構造となる。その後、上述したように、溝部１１は、高密度プラズマＣＶＤ法で堆積したＮＳＧ膜１２により埋設される。一方、トレンチ２８は、減圧ＣＶＤ法により堆積されたＨＴＯ膜２９及びＣＶＤ法により堆積された多結晶シリコン膜３０により埋設される。
【００２７】
つまり、本実施の形態では、溝部１１のコーナー部３１の鋭角形状を鈍角形状、あるいは、丸め形状とする際に、熱酸化法による熱酸化膜を形成しない。また、溝部１１及びトレンチ２８を絶縁膜で埋設する際に、熱酸化法による熱酸化膜を用いない。この構造により、詳細は図３を用いて後述するが、埋込拡散層３が、必要以上に這い上がることがなく、あるいは、這い下がることを抑止できる。
【００２８】
図３（Ａ）は、図１に示した、ＳＴＩ法を用いたＮＰＮトランジスタ１とＳＴＩ法に替えてＬＯＣＯＳ法を用いた場合のＮＰＮトランジスタとの埋込拡散層の拡散濃度と拡散深さとを比較した関係を示している。図３（Ｂ）は、図１に示したＮＰＮトランジスタ１におけるＸ−Ｘ断面の拡散濃度と拡散深さとの関係を示している。
【００２９】
先ず、図３（Ａ）に示す如く、実線は、ＳＴＩ法を用いて分離領域を形成したＮＰＮトランジスタのコレクタ埋込拡散層の濃度分布を示している。一点鎖線は、ＳＴＩ法に替えてＬＯＣＯＳ法を用いて分離領域を形成したＮＰＮトランジスタの埋込拡散層の濃度分布を示している。図示したように、両条件下においても、エピタキシャル層表面から、例えば、１．３μｍの領域に拡散濃度のピークが出来るように、埋込拡散層を形成している。そして、例えば、拡散濃度が１．０Ｅ＋１７の領域で両者を比較すると、実線で示したＳＴＩ法の場合では、埋込拡散層の幅Ｗ１が０．６μｍ程度である。一方、一点鎖線で示したＬＯＣＯＳ法の場合では、埋込拡散層の幅Ｗ２が１．２μｍ程度である。つまり、ＬＯＣＯＳ法を用いた場合には、ＳＴＩ法を用いた場合に比較すると、埋込拡散層が、０．３μｍ程度余分に這い上がり、あるいは、０．３μｍ程度余分に這い下がるということが分かる。
【００３０】
次に、図３（Ｂ）に示すように、実線は、埋込拡散層３の濃度分布を示している。一点鎖線は、活性ベース領域となる拡散領域７の濃度分布を示している。点線は、エミッタ領域となる拡散領域８の濃度分布を示している。ＮＰＮトランジスタでは、活性ベース領域の底面からコレクタ埋込拡散層の上面までの幅ＷＩにより、耐圧特性が決まる。図示の如く、例えば、拡散濃度が１．０Ｅ＋１７の領域では、幅ＷＩは０．５μｍ程度確保されている。
【００３１】
ここで、図３（Ａ）を用いて上述したように、ＳＴＩ法に替えてＬＯＣＯＳ法を用いた場合には、コレクタ埋込拡散層３は、０．３μｍ程度余分に這い上がるため、幅ＷＩは０．２μｍ程度となってしまう。この場合、同じエピタキシャル層の厚みのままでは、所望の耐圧特性が得られない構造となってしまう。所望の耐圧特性を得るためには、つまり、幅ＷＩを０．５μｍ程度とするためには、エピタキシャル層の厚みを厚くし、コレクタ埋込拡散層を深部へと形成する必要がある。
【００３２】
つまり、本実施の形態では、ＳＴＩ法による分離領域２７を形成し、更に、溝部１１を埋設する絶縁膜は、熱酸化法を用いないで堆積された膜である。この構造により、エピタキシャル層４の厚みを薄くしつつも、所望の耐圧特性を維持することができる。そして、エピタキシャル層４の厚みを薄くすることで、コレクタ抵抗を低減させ、高周波特性を向上させることができる。また、エピタキシャル層４の厚みを薄くすることで、素子の微細化を実現できる。また、エピタキシャル層４の厚みを薄くすることで、エピタキシャル層４形成時の工程負荷を低減できる。また、エピタキシャル層４の厚みを薄くすることで、トレンチ２８を浅く形成でき、工程負荷、製造コストを低減できる。また、埋込拡散層４の這い下がりを抑止することで、半導体基板とコレクタ領域との間の寄生容量の増大を防ぎ、高周波特性を維持することができる。
【００３３】
図４（Ａ）は、本実施の形態のベース取り出し電極及びその配置関係を説明するための断面図である。図４（Ｂ）は、図４（Ａ）に示した丸印の領域を説明するための断面図である。
【００３４】
先ず、図４（Ａ）に示す如く、エピタキシャル層４上面には、ＣＶＤ法によりシリコン酸化膜３２及びＴＥＯＳ膜３３が堆積されている。シリコン酸化膜３２及びＴＥＯＳ膜３３には、外部ベース領域である拡散領域６の一部が露出するように、開口部３４が形成されている。そして、ＴＥＯＳ膜３３上面にはベース取り出し電極９が形成されている。ベース取り出し電極９は、開口部３４内において外部ベース領域である拡散領域６と当接し、電気的に接続している。尚、本実施の形態では、シリコン酸化膜３２は、ＭＯＳトランジスタのゲート電極の保護膜として形成されるシリコン酸化膜と共用される。そのことで、埋込拡散層３の這い上がりを抑制することができる。しかしながら、シリコン酸化膜３２は、必ずしもＣＶＤ法により堆積される場合に限定するものではない。埋込拡散層３の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法により形成される場合でも良い。
【００３５】
ベース取り出し電極９上面に形成されたＴＥＯＳ膜１４には、開口部３５が形成されている。開口部３５から露出するベース取り出し電極９表面には、コバルトシリサイド膜２１が形成されている。ベース取り出し電極９上面に堆積されたＳＯＧ膜１６、ＴＥＯＳ膜１７には、コンタクトホール２０が形成されている。そして、コンタクトホール２０にはバリアメタル膜２２及びタングステン膜２３が埋設されている。つまり、ベース取り出し電極９は、コバルトシリサイド膜２１を介してバリアメタル膜２２及びタングステン膜２３と接続することで、コンタクト抵抗を低減することができる。
【００３６】
ここで、ベース取り出し電極９は、エミッタ取り出し電極１０との配置により、分離領域２７側へと引き出されている。この構造により、ベース電流は、主に、ベース取り出し電極９を基板２と水平方向に流れることとなる。このとき、エミッタ取り出し電極１０側の開口部３５は、エミッタ取り出し電極１０を用いて位置合わせされている。そして、開口部３５の側面とエミッタ取り出し電極１０の側面とは、実質、同一の側面３６を形成している。この構造により、コバルトシリサイド膜２１は、外部ベース領域の拡散領域６の近傍まで配置される。そして、ベース電流は、低抵抗領域であるコバルトシリサイド膜２１を流れる領域が増大し、ベース抵抗を低減することができる。
【００３７】
また、ベース取り出し電極９には、ベース取り出し電極の抵抗値の制御等が考慮され、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）がイオン注入されている。上述したように、開口部３５から露出するベース取り出し電極９表面には、コバルトシリサイド膜２１が形成されている。そして、コバルトシリサイド膜２１形成時の熱処理や後工程での熱処理により、ベース取り出し電極９内のフッ化ボロン（ＢＦ２）がコバルトシリサイド膜へと拡散し難い。これは、コバルトシリサイド膜２１は、フッ化ボロン（ＢＦ２）に対する拡散係数が小さい膜だからである。この構造により、ベース取り出し電極９内の不純物濃度を一定の範囲内に維持することができる。そして、ベース電流が、ベース取り出し電極９自体を流れる際のベース抵抗の増大を抑止できる。
【００３８】
尚、金属シリサイド膜としては、その他にも、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等もある。そして、コバルトシリサイド膜と、同様に、ベース取り出し電極９内のフッ化ボロン（ＢＦ２）が金属シリサイド膜へと拡散し難い膜であれば、コバルトシリサイド膜と置き換えることが可能である。また、ベース取り出し電極９内に注入される不純物に応じて、金属シリサイド膜を選択することで、同様な効果を得ることができる。
【００３９】
次に、図４（Ｂ）に示す如く、図４（Ａ）の丸印３７示す領域の溝部１１について説明する。溝部１１のコーナー部３１及び丸印３８で示した上端部は、例えば、ドライエッチングにより、溝部１１の端部が除去されている。
【００４０】
特に、丸印３８で示した領域では、点線で示すように、溝部１１の端部を除去しない場合には、符番３９の位置で溝部１１の上端部とシリコン酸化膜３２とは当接する。しかしながら、溝部１１の端部を除去することで、符番４０の位置で溝部１１の上端部とシリコン酸化膜３２とは当接する。
【００４１】
つまり、溝部１１の側壁４１は、丸印３８の領域及びコーナー部３１のように、シリコン酸化膜３２に対して傾斜角度の異なる斜面が形成されている。特に、丸印３８の領域の斜面４２及びコーナー部３１の斜面４３は、溝部１１が形成される１回目のドライエッチング後の、２回目のドライエッチングにより形成される。そして、丸印３８の領域の斜面４２及びコーナー部３１の斜面４３は、１回目のドライエッチングにより形成される斜面４４よりも緩斜面となる。尚、本実施の形態での斜面４４が本発明の「主傾斜面」に対応する。
【００４２】
図示したように、エピタキシャル層４上面には、線膨張係数の異なる材料、シリコン酸化膜３２、ＴＥＯＳ膜３３、多結晶シリコン膜等が堆積されている。そして、それらの材料は、様々な工程の熱処理により伸縮を繰り返し、圧縮応力、引っ張り応力等を互いに与え合う。このとき、本実施の形態では、エピタキシャル層４、ＮＳＧ膜１２及びシリコン酸化膜３２とが隣接するエピタキシャル層４の上端部４０を鈍角とする。この構造により、エピタキシャル層４へのストレスの集中を緩和し、結晶欠陥の発生の防止することができる。
【００４３】
更に、外部ベース領域である拡散領域６は、溝部１１を埋設するＮＳＧ膜１２と離間距離Ｗ３を有するように形成されている。この構造により、もし、×印のラインで示すように、溝部１１から結晶欠陥が発生した場合でも、外部ベース領域である拡散領域６と結晶欠陥とは離間している。また、ベース取り出し電極９と外部ベース領域である拡散領域６とが当接する領域は、溝部１１から、更に、離間している。この構造により、結晶欠陥と外部ベース領域である拡散領域６の一部が重なった場合でも、ベース電流の通過経路から結晶欠陥を離間させることができる。
【００４４】
ここで、コレクタ−ベース間に、例えば、逆バイアスを５Ｖ印加し、コレクタ−ベース間の接合リーク電流の発生回数を実験した。ベース取り出し電極９と溝部１１の上端部４０とを、直接、当接させた場合には、２５回の実験に対し、１５回の接合リーク電流が検出された。一方、ベース取り出し電極９と溝部１１の上端部４０とをＴＥＯＳ膜３３で離間させた場合には、２５回の実験に対し、１回も接合リーク電流の発生が検出されなかった。尚、実験では、絶縁膜としてＴＥＯＳ膜３３のみを用いた場合を示したが、シリコン酸化膜３２を加えることで、両者は、更に、離間され、より良好な構造となる。
【００４５】
つまり、本実施の形態では、エピタキシャル層４上面にシリコン酸化膜３２、ＴＥＯＳ膜３３を形成し、溝部１１の上端部４０とエミッタ取り出し電極９とを、直接、当接させない構造を実現する。そして、溝部１１の上端部４０近傍では、溝部１１の側壁４１の傾斜を緩やかにすることで、熱応力の集中を緩和することができる。仮に、溝部１１の上端部４０から結晶欠陥が発生した場合でも、該結晶欠陥をベース電流の通過経路から離間させる。この構造により、結晶欠陥による、コレクタ−ベース間の接合リーク電流の発生を低減させることができる。そして、コレクタ−ベース間の接合リーク電流の発生を低減することで、コレクタ−エミッタ間のリーク電流の発生も低減することができる。
【００４６】
尚、本実施の形態でのシリコン酸化膜３２及びＴＥＯＳ膜３３が本発明の「第２の絶縁膜」に対応するが、本発明の「第２の絶縁膜」は溝部１１の上端部４０とエミッタ取り出し電極９とを離間する膜であれば良い。また、本発明の「第２の絶縁膜」はＴＥＯＳ膜３３が１層の場合でもよい。
【００４７】
図１、図２及び図４に示したように、本実施の形態では、ＳＴＩ法を用い素子間分離構造を実現している。この構造により、分離領域２７上面の平坦性が実現でき、分離領域２７の上面には容量素子等の受動素子を配置することができる。また、分離領域２７上面の平坦性が実現できることで、分離領域上面に形成された配線層が断線することを防ぐことができる。
【００４８】
また、本実施の形態では、ベース取り出し電極９の表面と同様に、コレクタ領域の拡散領域５の表面及びエミッタ取り出し電極１０の表面にも、コバルトシリサイド膜２１が形成されている。この構造により、コンタクトホール１８、１９、２０を同一工程で形成する際には、コバルトシリサイド膜２１を耐エッチング膜としても用いることができる。特に、エミッタ取り出し電極１０及びベース取り出し電極９の表面には、コンタクトホール１９、２０形成時のオーバーエッチングによる凹凸が形成されず、平坦性を維持した状態となる。また、エミッタ取り出し電極１０表面の平坦性により、バリアメタル膜２２及びタングステン膜２３との接続状態は良好となる。そして、直流信号電流増幅率のばらつきを大幅に低減することができる。
【００４９】
尚、上述したように、本実施の形態では、気相成長法として、例えば、ＣＶＤ法を用いる場合について説明したが、ＣＶＤ法に限定するものではない。その他にも、蒸着等の物理的気相成長法を用いる場合でも良い。つまり、熱酸化法のように、半導体基板に高温の熱処理を加える工程を大幅に低減できる製法であれば良い。また、分離領域により区画された島領域にＮＰＮトランジスタを形成する場合について説明したが、この場合に限定するものではない。基板及びエピタキシャル層は分離領域により複数の島領域に区画され、その他の島領域には、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、ＰＮＰトランジスタ等の様々な素子が配置されている。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の分離領域を説明するための断面図である。
【図３】本発明の実施の形態における（Ａ）コレクタ埋込拡散層の拡散濃度と拡散深さとを示した図であり、（Ｂ）図１に示したＮＰＮトランジスタにおけるＸ−Ｘ断面の拡散濃度と拡散深さとを示した図である。
【図４】本発明の実施の形態における（Ａ）半導体装置を構成するベース取り出し電極を説明するための断面図であり、（Ｂ）ベース取り出し電極の近傍領域を説明するための断面図である。
【符号の説明】
【００５１】
１  ＮＰＮトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型の埋込拡散層
４  Ｎ型のエピタキシャル層
５  Ｎ型の拡散領域
９  ベース取り出し電極
１０  エミッタ取り出し電極
１１  溝部
１２  ＮＳＧ膜
１４  ＴＥＯＳ膜
２１  コバルトシリサイド膜
２７  分離領域
２８  トレンチ
２９  ＨＴＯ膜
３０  多結晶シリコン膜
３２  シリコン酸化膜
３３  ＴＥＯＳ膜
３４  開口部
４１  側壁
４２  斜面
４３  斜面
４４  斜面
【図１】
2006049689.tif 000003
【図２】
2006049689.tif 000004
【図３】
2006049689.tif 000005
【図４】
2006049689.tif 000006