(57)【要約】【課題】ＭＩＭキャパシタを形成した後に金属配線を形成することにより無駄なマスク工程を省略し、キャパシタ形成時のエッチングでの金属配線の損傷を防止できる半導体素子及びその形成方法を提供すること。【解決手段】層間絶縁膜１００を貫通するコンタクトプラグ１１０を形成するステップと、層間絶縁膜１００上にキャパシタを形成するための下部電極用導電層１３０、誘電層１４０、上部電極用導電層１５０を順次形成するステップと、上部電極用導電層１５０をパターニングして上部電極１５０を形成するステップと、誘電層１４０及び下部電極層１３０をパターニングして下部電極１３０を形成してキャパシタを形成するステップと、コンタクトプラグ１１０、キャパシタの上部電極１５０及び下部電極１３０に接続される第１金属配線１２０を形成するステップとを含む。【選択図】図３Ｆ
2006191036.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜を貫通するコンタクトプラグを形成するステップと、
前記層間絶縁膜上にキャパシタを形成するための下部電極用導電層、誘電層、及び上部電極用導電層を順次形成するステップと、
前記上部電極用導電層をパターニングして上部電極を形成するステップと、
前記誘電層及び前記下部電極用導電層をパターニングして下部電極を形成して前記キャパシタを形成するステップと、
前記コンタクトプラグ、前記キャパシタの前記上部電極及び前記下部電極に接続される第１金属配線を形成するステップと、を含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記第１金属配線は、
前記上部電極と接続される上部電極用金属配線と、
前記下部電極と接続される下部電極用金属配線と、を備えることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記下部電極用導電層、誘電層、及び上部電極用導電層を順次形成する前記ステップの後に、ハードマスク層を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記ハードマスク層は、窒化膜又は窒酸化膜を用いて形成されることを特徴とする請求項３に記載の半導体素子の形成方法。
【請求項５】
前記ハードマスク層は、前記上部電極用導電層をパターニングして前記上部電極を形成する前記ステップにおいて、ＣｘＦｙ、Ｏ２及びＡｒ（ｘ、ｙは自然数）の混合ガスまたはＣＨｐＦｑ、Ｏ２及びＡｒ（ｐ、ｑは自然数）の混合ガスを用いてエッチングされることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記上部電極及び前記下部電極を形成した後、それぞれ洗浄するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記キャパシタを形成する前記ステップの後に、前記キャパシタを含む前記層間絶縁膜の表面に拡散防止膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記拡散防止膜は、シリコン窒化膜、炭化シリコン膜及び酸窒化膜からなるグループより選択されたいずれか１つの膜であることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記コンタクトプラグを形成する前記ステップの後に、前記コンタクトプラグを含む前記層間絶縁膜上に窒化物系の膜をさらに形成するステップを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１０】
前記第１金属配線は、ダマシン工程を通じて形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１１】
前記第１金属配線を形成する前記ステップの後に、
前記第１金属配線を含む前記層間絶縁膜の全面にエッチング停止膜を形成するステップと、
前記エッチング停止膜上にＩＭＤ膜を形成した後、第２金属配線を形成するステップとをさらに含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１２】
前記第２金属配線は、ダマシン工程を通じて形成されることを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１３】
前記下部電極用導電層及び前記上部電極用導電層は、ＴｉＮ、ＴａＮ、Ａｌ、Ｗ及びＣｕからなるグループより選択されたいずれか１つの材料を用いて形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１４】
前記上部及び前記下部電極用導電層は、Ｃｌ２、Ａｒ及びＮ２の混合ガスまたはＢＣｌ３、Ｃｌ２及びＡｒの混合ガスを用いてエッチングされることを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記誘電層は、ＴＥＯＳ、シラン、窒化物及び酸窒化物からなるグループより選択されたいずれか１つの材料を用いて形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１６】
前記誘電層は、ＣｘＦｙ、Ｏ２及びＡｒ（ｘ、ｙは自然数）の混合ガスまたはＣＨｐＦｑ、Ｏ２及びＡｒ（ｐ、ｑは自然数)の混合ガスを用いてエッチングされることを特徴とする請求項１５に記載の半導体素子の形成方法。
【請求項１７】
層間絶縁膜を貫通して形成されたコンタクトプラグと、
前記層間絶縁膜上に順に積層された下部電極、誘電層及び上部電極を有するキャパシタと、
前記キャパシタ上に形成され、前記コンタクトプラグ、前記キャパシタの前記上部電極及び前記下部電極に接続される第１金属配線とを備えることを特徴とする半導体素子。
【請求項１８】
前記第１金属配線は、
前記上部電極と接続される上部電極用金属配線と、
前記下部電極と接続される下部電極用金属配線と、を備えることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記第１金属配線を含む前記層間絶縁膜の全面には、
前記上部電極のパンチスルーを防止するエッチング停止膜と、
前記エッチング停止膜上に形成された、第２金属配線を有するＩＭＤ膜とをさらに備えることを特徴とする請求項１７に記載の半導体素子。
【請求項２０】
前記下部電極及び前記上部電極は、ＴｉＮ、ＴａＮ、Ａｌ、Ｗ及びＣｕからなるグループより選択されたいずれか１つの材料を用いて形成されることを特徴とする請求項１７に記載の半導体素子。
【請求項２１】
前記誘電層は、ＴＥＯＳ、シラン、窒化物及び酸窒化物からなるグループより選択されたいずれか１つの材料を用いて形成されることを特徴とする請求項１７に記載の半導体素子。
【請求項２２】
前記キャパシタの前記上部電極上に、窒化膜又は窒酸化膜からなるハードマスク層をさらに備えることを特徴とする請求項１７に記載の半導体素子。
【請求項２３】
前記コンタクトプラグを含む前記層間絶縁膜上に形成された窒化物系の膜をさらに備えることを特徴とする請求項１７に記載の半導体素子。
【請求項２４】
前記キャパシタを含む前記層間絶縁膜の表面に形成された拡散防止膜をさらに備えることを特徴とする請求項１７に記載の半導体素子。
【請求項２５】
前記拡散防止膜は、シリコン窒化膜、炭化シリコン膜及び窒酸化膜からなるグループより選択されたいずれか１つの材料により形成されることを特徴とする請求項２４に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関し、特に、金属配線を形成する前に形成されたＭＩＭキャパシタを有する半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
一般に、ＣＭＯＳの高集積論理回路素子に採用されるアナログキャパシタは高い精密度が要求され、その形成技術は、特に、アナログ／デジタル変換器、スイッチキャパシタフィルタなどの技術分野で核となる要素をなしている。
【０００３】
このような半導体素子に使用されるキャパシタの構造には、ポリシリコン−ポリシリコン構造、ポリシリコン−シリコン構造、金属層−シリコン構造、金属層−ポリシリコン構造、金属層−金属層構造、及び金属層−誘電膜−金属層構造等多様なキャパシタ構造が使用されてきた。これらキャパシタ構造のうち、金属層−金属層構造または金属層−誘電膜−金属層（Metal−Insulator−Metal：以下、ＭＩＭと記す）構造は、直列抵抗が低いため、高容量のキャパシタを形成することが可能で、また熱的安定性及び低い電源電圧（ＶＣＣ）を有するため、アナログキャパシタの構造として頻繁に用いられている。特に、ＭＩＭ構造のキャパシタは、一般に金属配線間に配置されるが、その形成工程が非常に複雑で不良率が高く、半導体素子の歩留まりの低下を招くという問題がある。
【０００４】
図１Ａ〜図１Ｅは、従来のＭＩＭキャパシタを有する半導体素子の形成方法を説明する断面図である。
【０００５】
図１Ａに示されているように、第１層間絶縁（Inter Layer Dielectric、以下「ＩＬＤ」と記す）膜１０を貫通するコンタクトプラグ１１を形成し、コンタクトプラグ１１を含む第１ＩＬＤ膜１０上に、ダマシン工程を通じて第２ＩＬＤ膜１２及び第１金属配線２０を形成する。上記形成された第１金属配線２０及び第２ＩＬＤ膜１２の上に、ＭＩＭキャパシタを形成するための下部電極層３０、誘電層４０及び上部電極層５０を順次蒸着する。
【０００６】
この時、下部及び上部電極層３０、５０は、ＰＶＤ法を、誘電層４０は、ＣＶＤ法を用いて形成され、上部電極層５０及び下部電極層３０には、ＴａＮまたはＴｉＮを使用することができ、誘電層４０には、窒化膜、酸化膜、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）又は酸化タンタリウム（Ｔａ２Ｏ５）を使用するのが好ましい。
【０００７】
次に、図１Ｂに示されているように、上部電極層５０上に第１感光膜パターン６０を形成し、そしてＣｌ２及びＢＣｌ３の混合ガスを用いて上部電極層５０をエッチングする。次に、ＣＦ４、Ｏ２、及びＡｒの混合ガスまたはＣＨＦ３、Ｏ２、及びＡｒの混合ガスを用いて誘電層４０をエッチングする。その次に、また Ｃｌ２及びＢＣｌ３の混合ガスを用いて下部電極層３０をエッチングする。このように形成されたＭＩＭキャパシタ構造は、既に形成された第１金属配線２０の１つと接続されるように設計されている。
【０００８】
次に、図１Ｃに示されているように、Ｏ２プラズマまたはオゾンＯ３を用いて第１感光膜パターン６０を除去し、その後ウェット洗浄を行う。次いで、上部電極層５０上に、第２感光膜パターン６５を形成し、そしてＣｌ２及びＢＣｌ３の混合ガスを用いて上部電極層５０をエッチングする。しかし、この上部電極層５０のエッチングは、図１ＢのＭＩＭキャパシタ構造を形成するエッチング工程によって露出した第１金属配線２０に損傷を与えうる。ここでは、損傷された第１金属配線２０の領域を図１Ｃにおいて「Ａ」と示す。
【０００９】
次に、図１Ｄに示されているように、上記一連の処理を行って得られた構造物上に、第１金属配線２０の拡散を防止する拡散防止膜７０を蒸着によって形成する。
【００１０】
次に、図１Ｅに示されているように、拡散防止膜７０が形成された構造物上に金属間絶縁（Inter Metal Dielectric、以下「ＩＭＤ」と記す）膜８０を形成した後、ダマシン工程を行って第２金属配線９０を形成する。
【００１１】
上述したような従来のＭＩＭキャパシタの形成方法は、第１金属配線２０が露出する状態で行う上部電極層５０のエッチング、Ｏ２プラズマまたはオゾンＯ３を用いた第１感光膜パターン６０の除去、及び半導体基板のウェット洗浄において、酸化が深刻に進み短絡や断線などの致命的な不良が発生して、半導体素子の信頼性が低下してしまうという問題がある。
【００１２】
このような問題を解決するためには、第１金属配線２０を露出させない露光マスクをさらに製作する必要がある。しかしながら、さらなる露光マスクの追加でキャパシタ製作工程がより複雑になり、且つ第１金属配線２０のみを遮断するマスクの製作自体が難しいという問題がある。このため、第１金属配線２０上にバリア層を形成した後に、ＭＩＭキャパシタを形成する方法が使用されている。
【００１３】
図２Ａ〜図２Ｈは、従来のＭＩＭキャパシタを有する半導体素子の別の形成方法を説明する断面図である。ここでは、図１Ａ〜図１Ｅにおいて説明された同じ構成要素を同じ参照符号で示している。
【００１４】
図２Ａに示されているように、第１ＩＬＤ膜１０を貫通するコンタクトプラグ１１を形成し、次に、第１ＩＬＤ膜１０及びコンタクトプラグ１１の上に、ダマシン工程を行って第２ＩＬＤ膜１２及び第１金属配線２０を形成する。第１金属配線２０を備える第２ＩＬＤ１２上に、窒化膜からなる拡散防止膜２５を約２００〜７００Åの厚さに蒸着し、その上に、ＣＶＤ法によって酸化膜３５を約１０００〜５０００Åの厚さに形成する。
【００１５】
次に、図２Ｂに示されているように、酸化膜３５の全面に感光膜を形成した後、酸化膜３５の、第１金属配線２０が後に形成されるＭＩＭキャパシタと接続される部分を露出させた感光膜パターン４５を形成する。
【００１６】
次に、図２Ｃに示されているように、感光膜パターン４５をマスクにして酸化膜３５をエッチングする。この時、後続のＭＩＭキャパシタの形成に下部電極層としてＴａＮを用いる場合、不透明なＴａＮの物性により、ＴａＮ（即ち下部電極層）の蒸着後、ＭＩＭキャパシタの形成用の感光膜パターン形成のためのオーバーレーキー(overlay key)やアラインメントキーが見えなくなる問題を考慮しなければならない。そこで、ＴａＮ（即ち下部電極層）の蒸着前に、深いアラインメントキー或いはオーバーレーキーを形成するために、酸化膜３５のエッチングとキーのエッチングを同時に行う。
【００１７】
キーのエッチングは、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスまたはＣＨＦ３、ＣＦ４、 Ｏ２、及びＡｒの混合ガス、及び窒化膜に対する酸化膜３５の低いエッチング選択比を用いて行われる。酸化膜３５の低いエッチング選択比は、途中にエッチングが拡散防止膜２５によって中断されないことを可能にし、これにより、深いアラインメントキー又はオーバーレーキーを形成することができる。
【００１８】
次に、図２Ｄに示されているように、Ｏ２プラズマまたはオゾンＯ３を用いて第１感光膜パターン４５を除去し、そして酸化膜３５をエッチングマスクにして、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスまたはＣＨＦ３、ＣＦ４、 Ｏ２、及びＡｒの混合ガスを用いて拡散防止膜２５をエッチングする。この拡散防止膜２５のエッチング過程において、ポリマーが発生するが、これはウェット洗浄により除去することができる。一方、酸化膜３５をエッチングマスクとして用いていたので、拡散防止膜２５のエッチングの後には酸化膜３５の最終的な厚さが減少することになる。
【００１９】
次に、図２Ｅに示されているように、ＭＩＭキャパシタと所定の第１金属配線２０とを接続する接続部５５を形成する。この時、金属配線の形成工程のように、パターンの拡散を防止するバリア層、及び金属層の埋め込みを容易にするシード（seed）層を形成して、ＭＩＭキャパシタと所定の第１金属配線２０とを接続するように接続部５５を形成する。
【００２０】
次に、図２Ｆに示されているように、下部電極層３０、誘電層４０、上部電極層５０及びエッチング停止膜７５を順に形成する。この時、下部及び上部電極層３０、５０にはＴａＮ膜、誘電層４０には窒化膜を用いる。また、エッチング停止膜７５は、後続の第２金属配線形成のためのダマシン工程において、上部電極層５０のパンチスルー（punch-through）を防止するために形成される。なお、この際、ＴａＮ膜は、ＰＶＤ法を、窒化膜は、ＣＶＤ法を用いて形成される。
【００２１】
次に、図２Ｇに示されているように、ＭＩＭキャパシタを形成するために第２感光膜パターン６０を形成してから、エッチング停止膜７５を、ＣＨＦ３、Ｏ２及びＡｒの混合ガスまたはＣＨＦ３、ＣＦ４、Ｏ２及びＡｒの混合ガスを用いてエッチングする。次いで、Ｃｌ２及びＢＣｌ３の混合ガスで上部電極５０及び下部電極３０をエッチングし、ＣＨＦ３、Ｏ２及びＡｒの混合ガス又はＣＨＦ３、ＣＦ４、Ｏ２及びＡｒの混合ガスで誘電層４０をエッチングしてＭＩＭキャパシタを形成する。ＭＩＭキャパシタを形成するこれら一連のエッチングの後に、Ｏ２プラズマまたはオゾンＯ３を用いて第２感光膜パターン６０を除去し、そして、第２感光膜パターン６０が除去された状態の半導体基板をウェット洗浄する。
【００２２】
次に、図２Ｈに示されているように、ＭＩＭキャパシタを含む第１ＩＬＤ膜１０上にＩＭＤ膜８０を形成した後、ダマシン工程を通じて第２金属配線９０を形成する。
【００２３】
このように、ＭＩＭキャパシタ形成の際に第１金属配線に損傷が発生するのを防止するために、ＭＩＭキャパシタを形成する前にバリア層を追加的に形成したが、オーバーレーキー又はアラインメントキーを形成する工程がさらに必要とされ、生産工程が一層複雑になった。この結果、不良発生の可能性がより高くなるだけでなく、ＭＩＭキャパシタが形成された領域が他の領域に比べて非常に大きな段差が発生するため、後続の第２金属配線形成における工程マージンが減少しうるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、上記した従来の技術の問題を解決するために案出されたものであって、その目的は、ＭＩＭキャパシタを形成した後に金属配線を形成して製造工程を単純化し、且つ半導体素子の特性を向上させることができる半導体素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の課題を解決するために、本発明に係る半導体素子の形成方法は、層間絶縁膜を貫通するコンタクトプラグを形成するステップと、前記層間絶縁膜上にキャパシタを形成するための下部電極用導電層、誘電層、上部電極用導電層を順次形成するステップと、前記上部電極用導電層をパターニングして上部電極を形成するステップと、前記誘電層及び下部電極層をパターニングして下部電極を形成して前記キャパシタを形成するステップと、前記コンタクトプラグ、前記キャパシタの前記上部電極及び前記下部電極に接続される第１金属配線を形成するステップとを含むことを特徴とする。
【００２６】
また、本発明に係る半導体素子は、層間絶縁膜を貫通して形成されたコンタクトプラグと、前記層間絶縁膜上に順に積層された下部電極、誘電層及び上部電極を有するキャパシタと、前記キャパシタ上に形成され、前記コンタクトプラグ、前記キャパシタの前記上部電極及び前記下部電極に接続される第１金属配線とを備えることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、ＭＩＭキャパシタを金属配線の下に配置させることにより、オーバーレーキー或いはアラインメントキーの形成のような無駄なマスク工程を省略できると同時に、キャパシタ形成時のエッチングで金属配線に損傷を与えるのを防止することができる。
【００２８】
また、半導体素子の形成工程を単純化して、不良発生を減少させるだけでなく、ＭＩＭキャパシタ形成後の段差により後続の金属配線形成工程のマージンが減少するのを防止することができる。さらに、工程の単純化により製造コストを画期的に低減し、且つ半導体素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。
【００３０】
図３Ａ〜図３Ｆは、本発明の好ましい実施の形態に係るＭＩＭキャパシタを有する半導体素子の形成方法を説明する断面図である。
【００３１】
図３Ａに示されているように、ＩＬＤ膜１００に第１金属配線用のコンタクトプラグ１１０を形成した後、ＩＬＤ膜１００及びコンタクトプラグ１１０の上に窒化物系の膜１２５、ＭＩＭキャパシタを形成するための下部電極層１３０、誘電層１４０、上部電極層１５０、及び窒化物系のハードマスク層１４５を順次形成する。ここでは、下部電極層１３０及び上部電極層１５０は、ＴｉＮ、ＴａＮ、Ａｌ、Ｗ及びＣｕからな成るグループより選択されたいずれか１つの材料を用いて形成され、誘電層１４０は、ＴＥＯＳ、シラン、窒化物、酸窒化物からなるグループより選択されたいずれか１つの材料を使用して形成されるのが好ましい。また、窒化物系の膜１２５及び窒化物系のハードマスク層１４５は、誘電層１４０のエッチングの際、酸化物に対する選択比を有する窒化膜又は窒酸化膜であるのが好ましい。特に、コンタクトプラグ１１０がタングステン（Ｗ）プラグである場合に、Ｗ−プラグ上の窒化物系の膜１２５は、下部電極層１３０をエッチングするなど一連の後続の処理で、Ｗ−プラグが露出して損傷が発生することを防止するためのエッチング停止膜の役割を果たし、上部電極層１５０上の窒化物系のハードマスク層１４５は、第１金属配線を形成するエッチングの際、上部電極への損傷が最小となるようにエッチング停止膜の役割を果たす。
【００３２】
次に、図３Ｂに示されているように、ＭＩＭキャパシタの上部電極を画定する第１感光膜パターン１６０を形成する。そして、それをエッチングマスクにして窒化物系のハードマスク層１４５及び上部電極層１５０をエッチングして、ＭＩＭキャパシタの一部を形成する。この時、窒化物系のハードマスク層１４５は、ＣｘＦｙ、Ｏ２及びＡｒ（ｘ、ｙは自然数）の混合ガスまたはＣＨｐＦｑ、Ｏ２及びＡｒ（ｐ、ｑは自然数）の混合ガスを用いてエッチングされ、上部電極層１５０は、Ｃｌ２、Ａｒ及びＮ２の混合ガスまたはＢＣｌ３、Ｃｌ２及びＡｒの混合ガスを用いてエッチングされるのが好ましい。
【００３３】
次に、図３Ｃに示されているように、図３Ｂの第１感光膜パターン１６０を除去し、半導体基板を洗浄した後、ＭＩＭキャパシタの下部電極を画定する第２感光膜パターン１６５を形成する。そして、それをエッチングマスクにして誘電層１４０及び下部電極層１３０をエッチングする。同様に、下部電極層１３０は、Ｃｌ２、Ａｒ及びＮ２の混合ガスまたはＢＣｌ３、Ｃｌ２及びＡｒの混合ガスを用いてエッチングされるのが好ましい。また、誘電層１４０は、ＣｘＦｙ、Ｏ２及びＡｒ（ｘ、ｙは自然数）の混合ガスまたはＣＨｐＦｑ、Ｏ２及びＡｒ（ｐ、ｑは自然数）の混合ガスを用いてエッチングされる。次に、Ｏ２プラズマまたはオゾンＯ３を用いて第２感光膜パターン１６５を除去し、半導体基板のウェット洗浄を行う。
【００３４】
次に、図３Ｄに示されているように、ＭＩＭキャパシタを含むＩＬＤ膜１００の表面に拡散防止膜１５５を形成する。この時、拡散防止膜１５５は、拡散防止の役割以外に、後続の第１金属配線を形成する際に、エッチング停止膜としての役割をも果たす。また、第１金属配線のためのダマシンパターンを形成した後、バリア層としても作用する。従って、拡散防止膜１５５は、シリコン窒化膜（ＳｉＮ）、炭化シリコン膜（ＳｉＣ）、及び酸窒化膜（oxynitride）からなるグループより選択されたいずれか１つの膜であるのが好ましい。また、場合によっては、拡散防止膜１５５の形成を省略しても良い。
【００３５】
次に、図３Ｅに示されているように、拡散防止膜１５５上に絶縁膜３００を形成する。次に通常のダマシン工程を用いて、コンタクトプラグ１１０、ＭＩＭキャパシタの下部電極層１３０及び上部電極層１５０とそれぞれ接続される第１金属配線１２０〜１２２を形成する。この時、ＭＩＭキャパシタが正しく作動するようにＭＩＭキャパシタの下部電極層１３０及び上部電極層１５０にそれぞれ接続される複数の第１金属配線１２１、１２２を形成するのが好ましい。
【００３６】
次に、図３Ｆに示されているように、図３Ｅにおいて形成された第１金属配線１２０〜１２２及び絶縁膜３００の上にエッチング停止膜１７５を形成した後、ＩＭＤ膜１８０を形成する。その後、ダマシン工程を用いた第２金属配線１９０〜１９２を形成する。ここで、エッチング停止膜１７５は、上部電極層１５０のパンチスルーを防止する。
【００３７】
このように、本実施の形態では、金属配線の下にＭＩＭキャパシタを形成し、即ち、ＭＩＭキャパシタを先に形成してから金属配線を形成するようにしたので、キー形成のような不必要なマスク工程を省略でき、且つＭＩＭキャパシタ形成のエッチング工程において発生する金属配線への損傷を防ぐことができる。
【００３８】
また、製造工程を単純化したので、不良発生を減少させ、ＭＩＭキャパシタ形成後の段差のために通常減少する後続工程のマージンを十分に確保し、素子の信頼性を向上させることができると同時に、製造コストを削減することもできる。
【００３９】
以上では、本発明を特定の実施の形態に関連して説明したが、本発明は、決して上記した実施の形態に限定されるものではなく、特許請求の範囲により定められる技術的思想と分野を逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に含まれることは、当技術分野で通常の知識を有する者であれば容易に分かる。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来の半導体素子の形成方法を説明する断面図である。
【図１Ｂ】従来の半導体素子の形成方法を説明する断面図である。
【図１Ｃ】従来の半導体素子の形成方法を説明する断面図である。
【図１Ｄ】従来の半導体素子の形成方法を説明する断面図である。
【図１Ｅ】従来の半導体素子の形成方法を説明する断面図である。
【図２Ａ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｂ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｃ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｄ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｅ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｆ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｇ】従来の半導体素子の別の形成方法を説明する断面図である。
【図２Ｈ】従来の半導体素子の別の形成方法を説明する断面図である。
【図３Ａ】本発明に係る半導体素子の形成方法を説明する断面図である。
【図３Ｂ】本発明に係る半導体素子の形成方法を説明する断面図である。
【図３Ｃ】本発明に係る半導体素子の形成方法を説明する断面図である。
【図３Ｄ】本発明に係る半導体素子の形成方法を説明する断面図である。
【図３Ｅ】本発明に係る半導体素子の形成方法を説明する断面図である。
【図３Ｆ】本発明に係る半導体素子の形成方法を説明する断面図である。
【符号の説明】
【００４１】
１０、１２、１００  層間絶縁（ＩＬＤ）膜
１１、１１０        コンタクトプラグ
２０、１２０〜１２２        第１金属配線
２５、７０、１５５  拡散防止膜
３０、１３０        下部電極層
３５                酸化膜
４０、１４０        誘電層
４５、６０、６５、１６０、１６５      感光膜パターン
５０、１５０        上部電極層
５５                接続部
７５、１７５        エッチング停止膜
８０、１８０        金属間絶縁（ＩＭＤ）膜
９０、１９０〜１９２        第２金属配線
１４５              ハードマスク層
１２５              窒化物系の膜
３００              絶縁膜
Ａ                  第１金属配線の損傷を被った露出領域
【図１Ａ】
2006191036.tif 000003
【図１Ｂ】
2006191036.tif 000004
【図１Ｃ】
2006191036.tif 000005
【図１Ｄ】
2006191036.tif 000006
【図１Ｅ】
2006191036.tif 000007
【図２Ａ】
2006191036.tif 000008
【図２Ｂ】
2006191036.tif 000009
【図２Ｃ】
2006191036.tif 000010
【図２Ｄ】
2006191036.tif 000011
【図２Ｅ】
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【図２Ｆ】
2006191036.tif 000013
【図２Ｇ】
2006191036.tif 000014
【図２Ｈ】
2006191036.tif 000015
【図３Ａ】
2006191036.tif 000016
【図３Ｂ】
2006191036.tif 000017
【図３Ｃ】
2006191036.tif 000018
【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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