(57)【要約】【課題】  多重化されたストリームから所要のデータを抽出し、常に正しいペイロードを後続のデコーダへ供給する。【解決手段】  あるパケットについてパケットヘッダ検出部２１がパケットヘッダを誤りなく検出できた場合には、ペイロード分離部２２により分離された当該パケットのペイロードがバッファメモリ２４，２５，２６に格納されるように、メモリ制御部２３が制御する。また、所定数のパケットについてパケットヘッダ検出部２１がパケットヘッダを誤りなく検出できた場合には、当該所定数のパケットに先行するパケットのペイロードについてバッファメモリ２４，２５，２６からの出力を許可するように、メモリ制御部２３が制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
各々パケットヘッダとペイロードとを含む複数のパケットで構成された入力ストリームから有効なペイロードを抽出するためのデマルチプレクサであって、
前記入力ストリーム中のパケットヘッダを順次検出するためのパケットヘッダ検出部と、
前記パケットヘッダ検出部の検出結果をもとに前記入力ストリーム中のペイロードを順次分離するためのペイロード分離部と、
前記ペイロード分離部により分離されたペイロードを順次格納するためのバッファメモリと、
前記パケットヘッダ検出部の検出結果をもとに前記バッファメモリへのペイロードの格納制御及び前記バッファメモリからのペイロードの出力許可制御を行うメモリ制御部とを備え、
前記メモリ制御部は、あるパケットについて前記パケットヘッダ検出部がパケットヘッダを誤りなく検出できた場合には、前記ペイロード分離部により分離された当該パケットのペイロードが前記バッファメモリに格納されるように制御し、かつ所定数のパケットについて前記パケットヘッダ検出部がパケットヘッダを誤りなく検出できた場合には、前記所定数のパケットに先行するパケットのペイロードについて前記バッファメモリからの出力を許可するように制御することを特徴とするデマルチプレクサ。
【請求項２】
請求項１記載のデマルチプレクサにおいて、
前記メモリ制御部は、あるパケットについて前記パケットヘッダ検出部がパケットヘッダを誤検出した可能性がある場合には、誤りの可能性を含んだ先行ペイロードが前記バッファメモリから出力されないように制御することを特徴とするデマルチプレクサ。
【請求項３】
請求項１記載のデマルチプレクサにおいて、
前記メモリ制御部は、あるパケットについて前記パケットヘッダ検出部がパケットヘッダを誤りなく検出できたかどうかを、検出されたパケットヘッダ中に含まれるペイロード長の情報をもとに判定することを特徴とするデマルチプレクサ。
【請求項４】
請求項１記載のデマルチプレクサにおいて、
各々前記ペイロード分離部により分離されたペイロードを格納するための複数のバッファメモリを備え、
前記メモリ制御部は、前記パケットヘッダ検出部の検出結果をもとにペイロードの属性を判別し、当該ペイロードの属性に応じて前記ペイロード分離部の出力を前記複数のバッファメモリのうちのいずれかへ振り分ける機能を有することを特徴とするデマルチプレクサ。
【請求項５】
請求項１記載のデマルチプレクサにおいて、
前記バッファメモリは、前記デマルチプレクサから出力されたペイロードを処理するためのデコーダが必要とするビットバッファを兼ねることを特徴とするデマルチプレクサ。
【請求項６】
請求項５記載のデマルチプレクサにおいて、
前記メモリ制御部は、複数のライトポインタを用いて前記バッファメモリへのペイロードの格納制御を行い、かつ１つのリードポインタを用いて前記バッファメモリからのペイロードの出力許可制御を行うことを特徴とするデマルチプレクサ。
【請求項７】
請求項１記載のデマルチプレクサにおいて、
前記バッファメモリは、各々ペイロードを格納するための複数のメモリをカスケード接続してなることを特徴とするデマルチプレクサ。
【請求項８】
請求項１記載のデマルチプレクサにおいて、
前記パケットヘッダ検出部は、映像又は音声の圧縮符号化データを含むペイロードを持つパケットを受け取ることを特徴とするデマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重化されたストリームから所要のデータを分離するためのデマルチプレクサに関するものである。
【背景技術】
【０００２】
光ディスクの１つであるＤＶＤ（Digital Versatile Disk）には、映像、音声等の圧縮符号化されたデータが記録されている。また、ＤＶＤディスクからの読み出しデータは、各々パケットヘッダとペイロードとを含む複数のパケットで構成された入力ストリームの形態をとる。したがって、入力ストリームから所要のペイロードを抽出し、該抽出したペイロードを伸張処理のためのデコーダへ供給するためのデマルチプレクサが、ＤＶＤ再生装置にとって必要である。
【０００３】
正しいペイロード、すなわち正確なデータをデコーダへ供給できなければ、映像、音声等の再生結果に乱れが生じ、最悪の場合にはデコーダが動作停止（ハング）してしまう可能性もある。
【０００４】
ある従来技術によれば、エラー発生から回復に要する時間を短縮するように、セクタ同期情報をもとにデコーダの同期回復を実現する（特許文献１参照）。
【特許文献１】特開平８−７９７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＶＤ規格に準拠した光ディスクでは、各パケットヘッダ中にスタートコードが必ず記録されているので、デマルチプレクサにてパケットヘッダを誤りなく検出できた。そして、パケットヘッダ中に含まれるペイロード長の情報等をもとに、ペイロードを誤りなく分離することができた。
【０００６】
ところが、ＤＶＤ規格に準拠しない光ディスクがＤＶＤ再生装置にかけられると、デマルチプレクサがパケットヘッダを誤検出することがある。この場合には誤ったペイロードがデコーダへ供給されることとなり、最悪の場合には前述のとおりデコーダのハングを引き起こす。
【０００７】
本発明の目的は、常に正しいペイロードを出力することができるデマルチプレクサを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明では、分離したペイロードを順次格納するためのバッファメモリを設け、所定数のパケットヘッダを誤りなく検出できたことを確認したうえ、先行ペイロードをバッファメモリから出力することとした。
【０００９】
具体的に説明すると、本発明は、各々パケットヘッダとペイロードとを含む複数のパケットで構成された入力ストリームから有効なペイロードを抽出するためのデマルチプレクサにおいて、入力ストリーム中のパケットヘッダを順次検出するためのパケットヘッダ検出部と、このパケットヘッダ検出部の検出結果をもとに入力ストリーム中のペイロードを順次分離するためのペイロード分離部と、このペイロード分離部により分離されたペイロードを順次格納するためのバッファメモリと、パケットヘッダ検出部の検出結果をもとにバッファメモリへのペイロードの格納制御及びバッファメモリからのペイロードの出力許可制御を行うメモリ制御部とを備えた構成を採用し、メモリ制御部は、あるパケットについてパケットヘッダ検出部がパケットヘッダを誤りなく検出できた場合には、ペイロード分離部により分離された当該パケットのペイロードがバッファメモリに格納されるように制御し、かつ所定数のパケットについてパケットヘッダ検出部がパケットヘッダを誤りなく検出できた場合には、当該所定数のパケットに先行するパケットのペイロードについてバッファメモリからの出力を許可するように制御することとしたものである。
【００１０】
あるパケットについてパケットヘッダの誤検出の可能性がある場合には、誤りの可能性を含んだ先行ペイロードがバッファメモリから出力されないように、バッファメモリの出力許可制御をメモリ制御部が行えばよい。
【発明の効果】
【００１１】
本発明によれば、所定数のパケットヘッダを誤りなく検出できたことを確認したうえ、先行ペイロードをバッファメモリから出力することとしたので、常に正しいペイロードをデマルチプレクサからデコーダへ供給することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の具体的な実施の形態を説明する。
【００１３】
図１は、本発明に係るデマルチプレクサを用いたＤＶＤ再生装置を示している。図１のＤＶＤ再生装置は、デマルチプレクサ２０とＡＶデコーダ３０とを備えた構成を持ち、入力側に光ディスク１０が装着され、出力側に映像モニタ４０及びスピーカ４１が接続される。デマルチプレクサ２０は、光ディスク１０からの入力ストリーム１１を受け取る。なお、光ディスク１０とデマルチプレクサ２０との間に介在する光ピックアップ、復調回路、誤り訂正回路等は、図示を省略している。
【００１４】
デマルチプレクサ２０は、各々パケットヘッダとペイロードとを含む複数のパケットで構成された入力ストリーム１１から有効なペイロードを抽出し、該抽出したペイロードをＡＶデコーダ３０へ供給するものであって、パケットヘッダ検出部２１と、ペイロード分離部２２と、メモリ制御部２３と、第１バッファメモリ２４と、第２バッファメモリ２５と、第３バッファメモリ２６とを備えている。各パケットは、主映像、音声又は副映像（字幕情報を含んだサブピクチャ）のうちいずれかの圧縮符号化データを含むペイロードを持つ。パケットヘッダ検出部２１は、入力ストリーム１１中のパケットヘッダを順次検出する。ペイロード分離部２２は、パケットヘッダ検出部２１の検出結果をもとに入力ストリーム１１中のペイロードを順次分離する。第１バッファメモリ２４は、ペイロード分離部２２により分離された主映像ペイロードを順次格納する。第２バッファメモリ２５は、ペイロード分離部２２により分離された音声ペイロードを順次格納する。第３バッファメモリ２６は、ペイロード分離部２２により分離された副映像ペイロードを順次格納する。これら第１〜第３バッファメモリ２４，２５，２６は、各々リングバッファ構造を持つ。メモリ制御部２３は、第１〜第３バッファメモリ２４，２５，２６の格納制御及び出力許可制御を行うものであって、パケットヘッダ検出部２１の検出結果をもとにペイロードの属性を判別し、当該ペイロードの属性に応じてペイロード分離部２２の出力を第１〜第３バッファメモリ２４，２５，２６のうちのいずれかへ振り分ける機能を有する。
【００１５】
ＡＶデコーダ３０は、デマルチプレクサ２０から供給されたペイロード（圧縮符号化データ）に、その属性に応じた伸張処理を施すものであって、ビデオデコーダ３１と、オーディオデコーダ３２と、サブピクチャデコーダ３３と、ミキサ３４とを備えている。ビデオデコーダ３１は、第１バッファメモリ２４から出力された主映像ペイロードを順次デコードする。オーディオデコーダ３２は、第２バッファメモリ２５から出力された音声ペイロードを順次デコードする。サブピクチャデコーダ３３は、第３バッファメモリ２６から出力された副映像ペイロードを順次デコードする。ミキサ３４は、ビデオデコーダ３１及びサブピクチャデコーダ３３の各々のデコード結果を合成し、該合成の結果を表す信号を映像モニタ４０へ供給する。スピーカ４１は、オーディオデコーダ３２から音声信号を受け取る。
【００１６】
第１バッファメモリ２４は、図１中に破線で示すように、ペイロード分離部２２により分離された主映像ペイロードを一時格納するためのペイロードバッファＸ１と、ビデオデコーダ３１がＤＶＤ規格上必要とするビットバッファＢ１とを兼ねるものである。メモリ制御部２３は、第１及び第２ライトポインタＷＰＡ，ＷＰＢを用いて第１バッファメモリ２４へのペイロードの格納制御を行い、かつ１つのリードポインタＲＰを用いて第１バッファメモリ２４からのペイロードの出力許可制御を行うように構成されている。詳細に説明すると、ビデオデコーダ３１は、リードポインタＲＰが指示するメモリロケーションから第１ライトポインタＷＰＡが指示するメモリロケーションまでの間に格納されたペイロードのみを読み出せるようになっている。同様に、第２バッファメモリ２５は、ペイロード分離部２２により分離された音声ペイロードを一時格納するためのペイロードバッファＸ２と、オーディオデコーダ３２が必要とするビットバッファＢ２とを兼ねる。また、第３バッファメモリ２６は、ペイロード分離部２２により分離された副映像ペイロードを一時格納するためのペイロードバッファＸ３と、サブピクチャデコーダ３３が必要とするビットバッファＢ３とを兼ねる。メモリ制御部２３は、第２及び第３バッファメモリ２５，２６についても、２つのライトポインタを用いて格納制御を行い、かつ１つのリードポインタを用いて出力許可制御を行うように構成されている。
【００１７】
図２は、図１中のデマルチプレクサ２０に与えられる入力ストリーム１１の例を示している。図２には、第１、第２、第３及び第４パケットとともに、第１パケットと第２パケットとの間に存在する無効データが示されている。ＰＨ１は第１パケットヘッダ、ＰＬ１は第１ペイロード、ＰＨ２は第２パケットヘッダ、ＰＬ２は第２ペイロード、ＰＨ３は第３パケットヘッダ、ＰＬ３は第３ペイロード、ＰＨ４は第４パケットヘッダ、ＰＬ４は第４ペイロードである。第１〜第４パケットヘッダＰＨ１〜ＰＨ４の各々は、先頭に位置するスタートコードの部分と、ヘッダ情報及びパケット情報を持つ後続部分とから構成されており、このうち後続部分はペイロード長の情報を含んでいる。なお、図示の無効データは、第２パケットヘッダＰＨ２の検出ミスの原因となるものである。
【００１８】
次に、図２に示した入力ストリーム１１を構成する４パケットがいずれも主映像に関するパケットであるものと仮定して、図３（ａ）〜図３（ｄ）を参照しながら、図１中の第１バッファメモリ２４の格納制御及び出力許可制御について詳細に説明する。
【００１９】
図３（ａ）は、バッファメモリ２４の初期状態を示している。このとき、バッファメモリ２４は空であって、第１ライトポインタＷＰＡ、第２ライトポインタＷＰＢ及びリードポインタＲＰは同一のメモリロケーションを指示している。
【００２０】
さて、パケットヘッダ検出部２１は、第１パケットヘッダＰＨ１に含まれるスタートコードを検出することにより、当該第１パケットヘッダＰＨ１を検出する。このパケットヘッダ検出部２１の検出結果をもとにして、ペイロード分離部２２は第１ペイロードＰＬ１を分離する。メモリ制御部２３は、第１パケットヘッダＰＨ１が誤りなく検出されたかどうかを、検出された第１パケットヘッダＰＨ１中に含まれるペイロード長の情報をもとに判定する。ここでは、第１パケットヘッダＰＨ１が誤りなく検出されたものとする。したがって、メモリ制御部２３は、ペイロード分離部２２により分離された当該パケットの第１ペイロードＰＬ１がバッファメモリ２４に格納されるように制御する。
【００２１】
図３（ｂ）は、バッファメモリ２４に第１ペイロードＰＬ１が格納された状態を示している。このとき、メモリ制御部２３は、第１ライトポインタＷＰＡ及びリードポインタＲＰを更新することなく、格納された第１ペイロードＰＬ１の末尾を指示するように第２ライトポインタＷＰＢのみを更新する。前述のとおり、ビデオデコーダ３１は、リードポインタＲＰが指示するメモリロケーションから第１ライトポインタＷＰＡが指示するメモリロケーションまでの間に格納されたペイロードのみを読み出せるようになっている。したがって、図３（ｂ）の状態では、ビデオデコーダ３１によるバッファメモリ２４からの第１ペイロードＰＬ１の読み出しは禁止されている。
【００２２】
次に、パケットヘッダ検出部２１は、第１ペイロードＰＬ１に続く無効データ中に偶然に含まれるスタートコードを検出することにより、パケットヘッダを誤検出してしまう。このパケットヘッダ検出部２１の誤った検出結果をもとにして、ペイロード分離部２２はペイロードを誤分離する。このようにして誤って分離されたペイロードが第２ペイロードＰＬ２の途中までかかると、第２パケットヘッダＰＨ２を検出できないので、第２ペイロードＰＬ２を正しく分離できない。ところが、メモリ制御部２３は、パケットヘッダ検出部２１によりパケットヘッダが誤検出されたことを、誤検出されたパケットヘッダ中に含まれるペイロード長の偽情報をもとに判定する。つまり、この偽情報が表すペイロード長が所定の範囲に入っていないことから、パケットヘッダの検出に誤りがあったと判定するのである。このようにしてパケットヘッダの誤検出判定を行ったメモリ制御部２３は、ペイロード分離部２２により誤って分離されたペイロードがバッファメモリ２４に格納されないように制御する。具体的には、第１及び第２ライトポインタＷＰＡ，ＷＰＢのいずれをも更新しない。
【００２３】
次に、パケットヘッダ検出部２１は、第３パケットヘッダＰＨ３に含まれるスタートコードを検出することにより、当該第３パケットヘッダＰＨ３を誤りなく検出する。このパケットヘッダ検出部２１の検出結果をもとにして、ペイロード分離部２２は第３ペイロードＰＬ３を分離する。メモリ制御部２３は、第３パケットヘッダＰＨ３が誤りなく検出されたかどうかを、検出された第３パケットヘッダＰＨ３中に含まれるペイロード長の情報をもとに判定する。第３パケットヘッダＰＨ３が誤りなく検出されたと判定したメモリ制御部２３は、ペイロード分離部２２により分離された第３ペイロードＰＬ３がバッファメモリ２４に格納されるように制御する。
【００２４】
図３（ｃ）は、バッファメモリ２４に第３ペイロードＰＬ３が新たに格納された状態を示している。このとき、メモリ制御部２３は、リードポインタＲＰを更新することなく、先に格納された第１ペイロードＰＬ１の末尾を指示するように第１ライトポインタＷＰＡを更新し、かつ新たに格納された第３ペイロードＰＬ３の末尾を指示するように第２ライトポインタＷＰＢを更新する。したがって、図３（ｃ）の状態では、ビデオデコーダ３１によるバッファメモリ２４からの第１ペイロードＰＬ１、すなわち先行ペイロードの読み出しが許可される。ただし、新たに格納された第３ペイロードＰＬ３のビデオデコーダ３１による読み出しは禁止されている。この直後に、ビデオデコーダ３１がバッファメモリ２４から第１ペイロードＰＬ１を読み出したものとする。これを受けて、メモリ制御部２３は、読み出し済みの第１ペイロードＰＬ１の末尾を指示するようにリードポインタＲＰを更新する。
【００２５】
次に、パケットヘッダ検出部２１は、第４パケットヘッダＰＨ４に含まれるスタートコードを検出することにより、当該第４パケットヘッダＰＨ４を誤りなく検出する。このパケットヘッダ検出部２１の検出結果をもとにして、ペイロード分離部２２は第４ペイロードＰＬ４を分離する。メモリ制御部２３は、第４パケットヘッダＰＨ４が誤りなく検出されたかどうかを、検出された第４パケットヘッダＰＨ４中に含まれるペイロード長の情報をもとに判定する。第４パケットヘッダＰＨ４が誤りなく検出されたと判定したメモリ制御部２３は、ペイロード分離部２２により分離された第４ペイロードＰＬ４がバッファメモリ２４に格納されるように制御する。
【００２６】
図３（ｄ）は、バッファメモリ２４に第４ペイロードＰＬ４が新たに格納された状態を示している。このとき、メモリ制御部２３は、リードポインタＲＰを更新することなく、先に格納された第３ペイロードＰＬ３の末尾を指示するように第１ライトポインタＷＰＡを更新し、かつ新たに格納された第４ペイロードＰＬ４の末尾を指示するように第２ライトポインタＷＰＢを更新する。したがって、図３（ｄ）の状態では、ビデオデコーダ３１によるバッファメモリ２４からの第３ペイロードＰＬ３の読み出しが許可される。ただし、新たに格納された第４ペイロードＰＬ４のビデオデコーダ３１による読み出しは禁止されている。
【００２７】
以上のとおり、図１に示したデマルチプレクサ２０によれば、パケットヘッダを誤りなく検出できたことを確認したうえ、先行ペイロードをバッファメモリ２４から出力することとしたので、常に正しい主映像ペイロードをデマルチプレクサ２０からビデオデコーダ３１へ供給することができる。オーディオデコーダ３２への音声ペイロードの供給や、サブピクチャデコーダ３３への副映像ペイロードの供給についても同様である。
【００２８】
なお、上記の例では、あるパケットについてパケットヘッダ検出部２１がパケットヘッダを誤りなく検出できたかどうかを、検出されたパケットヘッダ中に含まれるペイロード長の情報をもとにメモリ制御部２３が判定することとしたが、スタートコードを検査したり、ペイロードの先頭部分に存在する情報を検査したりして、その検査結果に基づいて同様の判定をメモリ制御部２３が行うようにしてもよい。
【００２９】
また、図２の例において第１パケットと第２パケットとの間に存在する無効データが、第１パケットヘッダＰＨ１の誤検出により生じたのかも知れないことまで考慮すると、バッファメモリ２４に格納されている第１ペイロードＰＬ１を出力しないのが安全である。つまり、あるパケットについてパケットヘッダの誤検出の可能性がある場合には、誤りの可能性を含んだ先行ペイロード（上記の例では第１ペイロードＰＬ１）がバッファメモリ２４から出力されないように、当該バッファメモリ２４の出力許可制御をメモリ制御部２３が行えばよい。例えば、図３（ｂ）の状態から、誤りの可能性を含んだ第１ペイロードＰＬ１の末尾を指示するように、第１ライトポインタＷＰＡ及びリードポインタＲＰを更新する。この結果、図３（ａ）の初期状態と同様に、第１ライトポインタＷＰＡ、第２ライトポインタＷＰＢ及びリードポインタＲＰが同一のメモリロケーションを指示することとなり、ビデオデコーダ３１によるバッファメモリ２４からの第１ペイロードＰＬ１の読み出しが行われることはない。
【００３０】
図４は、図１中の第１バッファメモリ２４の構成の変形例を示している。この変形例は、複数のパケットヘッダを誤りなく検出できたことを確認したうえ先行ペイロードの出力許可を出すようにすることで、安全性の向上を図ったものである。図４に示した第１バッファメモリ２４ａは、３つのメモリＸ１１，Ｘ１２，Ｘ１３をカスケード接続して多段ペイロードバッファを構成し、その出力にビットバッファＢ１を接続してなるものである。図４に示したメモリ制御部２３ａは、多段ペイロードバッファを構成する各メモリＸ１１，Ｘ１２，Ｘ１３の格納制御及び出力許可制御を行うとともに、ビットバッファＢ１の格納制御を司る。
【００３１】
なお、図１の構成でメモリ制御部２３が３つ以上のライトポインタを用いて第１バッファメモリ２４へのペイロードの格納制御を行うこととしても、図４の場合と同等の効果が得られる。
【産業上の利用可能性】
【００３２】
以上説明してきたとおり、本発明に係るデマルチプレクサは、常に正しいペイロードをデコーダへ供給することができるという効果を有し、光ディスク再生装置、磁気ディスク再生装置等として有用である。また、本発明は、多重化されたストリームを扱うデジタル放送、インターネット通信等にも適用可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明に係るデマルチプレクサを用いたＤＶＤ再生装置のブロック図である。
【図２】図１中のデマルチプレクサへの入力ストリームの例を示す図である。
【図３】（ａ）〜（ｄ）は図１中の第１バッファメモリの格納制御及び出力許可制御を説明するための図である。
【図４】図１中の第１バッファメモリの構成の変形例を示すブロック図である。
【符号の説明】
【００３４】
１０  光ディスク
２０  デマルチプレクサ
２１  パケットヘッダ検出部
２２  ペイロード分離部
２３，２３ａ  メモリ制御部
２４，２４ａ  第１バッファメモリ
２５  第２バッファメモリ
２６  第３バッファメモリ
３０  ＡＶデコーダ
３１  ビデオデコーダ
３２  オーディオデコーダ
３３  サブピクチャデコーダ
３４  ミキサ
４０  映像モニタ
４１  スピーカ
Ｂ１〜Ｂ３  ビットバッファ
ＰＨ１〜ＰＨ４  第１〜第４パケットヘッダ
ＰＬ１〜ＰＬ４  第１〜第４ペイロード
ＲＰ  リードポインタ
ＷＰＡ，ＷＰＢ  第１及び第２ライトポインタ
Ｘ１〜Ｘ３  ペイロードバッファ
Ｘ１１〜Ｘ１３  多段ペイロードバッファ
【図１】
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【図２】
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【図３】
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【図４】
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