(57)【要約】【課題】ＮＭＯＳＮＨ２の保護を行う際、ツェナーダイオードに流れる電流を制限することで電源回路の効率の悪化を防止する電源回路を提供する。【解決手段】入力電圧および出力電圧を用いて、第１のＮ型ＭＯＳＦＥＴおよび第３のＮ型ＭＯＳＦＥＴのゲート電圧を得るための共用電圧として、前記入力電圧および前記出力電圧より高い昇圧電圧を発生する昇圧電圧発生回路と、前記昇圧電圧に基づいて、第２のＮ型ＭＯＳＦＥＴとともにスイッチング動作する前記第１のＮ型ＭＯＳＦＥＴと、前記第３のＮ型ＭＯＳＦＥＴとをオンさせる制御回路と、前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間に接続され、前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間電圧が前記入力電圧の大きさに応じて所定電圧以上となるときに両端に定電圧を発生するツェナーダイオードと、前記ツェナーダイオードに流れる電流を所定値に制限する電流制限回路と、を備えた。【選択図】      図１
2006033971.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧がドレインに印加される第１のＮ型ＭＯＳＦＥＴと、
前記第１のＮ型ＭＯＳＦＥＴと直列接続される第２のＮ型ＭＯＳＦＥＴと、
ソースが前記第１のＮ型ＭＯＳＦＥＴのソースとコイルを介して接続され、前記入力電圧を降圧した出力電圧がドレインから出力される第３のＮ型ＭＯＳＦＥＴと、
前記入力電圧および前記出力電圧を用いて、前記第１のＮ型ＭＯＳＦＥＴおよび前記第３のＮ型ＭＯＳＦＥＴのゲート電圧を得るための共用電圧として、前記入力電圧および前記出力電圧より高い昇圧電圧を発生する昇圧電圧発生回路と、
前記昇圧電圧に基づいて、前記第２のＮ型ＭＯＳＦＥＴとともにスイッチング動作する前記第１のＮ型ＭＯＳＦＥＴと、前記第３のＮ型ＭＯＳＦＥＴとをオンさせる制御回路と、
前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間に接続され、前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間電圧が前記入力電圧の大きさに応じて所定電圧以上となるときに両端に定電圧を発生するツェナーダイオードと、
前記ツェナーダイオードに流れる電流を所定値に制限する電流制限回路と、
を備えたことを特徴とする電源回路。
【請求項２】
入力電圧がドレインに印加される第１のＮ型ＭＯＳＦＥＴと、
前記第１のＮ型ＭＯＳＦＥＴと直列接続される第２のＮ型ＭＯＳＦＥＴと、
ソースが前記第１のＮ型ＭＯＳＦＥＴのソースとコイルを介して接続され、出力電圧がドレインから出力される第３のＮ型ＭＯＳＦＥＴと、
前記第３のＮ型ＭＯＳＦＥＴと直列接続される第４のＮ型ＭＯＳＦＥＴと、
前記入力電圧および前記出力電圧を用いて、前記第１のＮ型ＭＯＳＦＥＴおよび前記第３のＮ型ＭＯＳＦＥＴのゲート電圧を得るための共用電圧として、前記入力電圧および前記出力電圧より高い昇圧電圧を発生する昇圧電圧発生回路と、
前記入力電圧を降圧した前記出力電圧を得る降圧モードでは、前記昇圧電圧に基づいて、前記第２のＮ型ＭＯＳＦＥＴとともにスイッチング動作する前記第１のＮ型ＭＯＳＦＥＴをオンし、前記第３のＮ型ＭＯＳＦＥＴをオンし、前記第４のＮ型ＭＯＳＦＥＴをオフし、
前記入力電圧を昇圧した前記出力電圧を得る昇圧モードでは、前記昇圧電圧に基づいて、前記第４のＮ型ＭＯＳＦＥＴとともにスイッチング動作する前記第３のＮ型ＭＯＳＦＥＴをオンし、前記第１のＮ型ＭＯＳＦＥＴをオンし、前記第２のＮ型ＭＯＳＦＥＴをオフする制御回路と、
前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間に接続され、前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間電圧が前記入力電圧の大きさに応じて所定電圧以上となるときに両端に定電圧を発生するツェナーダイオードと、
前記ツェナーダイオードに流れる電流を所定値に制限する電流制限回路と、
を備えたことを特徴とする電源回路。
【請求項３】
前記入力電圧の大きさに応じて前記昇圧モードと前記降圧モードを検出する検出回路と、
前記降圧モード時に前記第３のＮ型ＭＯＳＦＥＴのゲート電圧を印加する経路である降圧モード用経路と、前記昇圧モード時に前記第３のＮ型ＭＯＳＦＥＴのゲート電圧を印加する経路である昇圧モード用経路と、を前記検出回路の出力によって選択する選択回路と、
を備え、
前記電流制限回路は、前記降圧モード用経路に設けられ、前記選択回路が前記降圧モード用経路を選択した場合、前記昇圧電圧が前記電流制限回路を介して前記第３のＮ型ＭＯＳＦＥＴのゲートに印加されることを特徴とする請求項２に記載の電源回路。
【請求項４】
前記昇圧モード用経路には、前記制御回路の出力に基づいてスイッチングすることで前記昇圧電圧を出力するインバータが設けられ、
前記選択回路が前記昇圧モード用経路を選択した場合、前記インバータの出力が前記第３のＮ型ＭＯＳＦＥＴのゲートに印加されることを特徴とする請求項２または３に記載の電源回路。
【請求項５】
前記電流制限回路は、
前記昇圧電圧発生回路の出力と前記第３のＮ型ＭＯＳＦＥＴのゲートとの間に設けられ、定電流で動作する電流ミラー回路であり、
前記電流ミラー回路の出力が前記第３のＮ型ＭＯＳＦＥＴのゲートと接続されたことを特徴とする請求項１に記載の電源回路。
【請求項６】
前記電流制限回路は、
前記降圧モード用経路に設けられ、定電流で動作する電流ミラー回路であり、
前記電流ミラー回路の出力が前記第３のＮ型ＭＯＳＦＥＴのゲートと接続されたことを特徴とする請求項３または４に記載の電源回路
【請求項７】
前記昇圧電圧発生回路は、
前記第１のＮ型ＭＯＳＦＥＴがオンしたときのゲート・ソース間電圧が前記入力電圧に関わらず一定の値となり、前記第３のＮ型ＭＯＳＦＥＴがオンしたときのゲート・ソース間電圧が前記入力電圧に応じて変化する値となる、前記昇圧電圧を発生することを特徴とする請求項１乃至６の何れかに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
電池やアダプタなどから入力される入力電圧を、一定の出力電圧に変換して出力する電源回路には、出力電圧より低い入力電圧を昇圧して出力電圧とする昇圧型、出力電圧より高い入力電圧を降圧して出力電圧とする降圧型、入力電圧の大きさに応じて昇圧または降圧を行い、出力電圧とする昇降圧型がある。
【０００３】
この昇降圧型の電源回路として、Ｈブリッジを用いた電源回路が知られている（例えば、特許文献１参照）。  
Ｈブリッジを用いた昇降圧電源回路では、Ｈブリッジとして接続された１次側または２次側のＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳとする）のスイッチングに基づいて降圧または昇圧を行う。なお、電源回路の効率を上げるため、このＨブリッジに使用されるＮＭＯＳは、オン抵抗の低いことが要求される。そのため、これらのＮＭＯＳには、ＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）構造のＮＭＯＳが用いられる。ＤＭＯＳ構造では、耐圧以下の範囲で出来るだけ高いゲート電圧を印加することでオン抵抗を非常に小さくすることが出来る。
【０００４】
図１１は、従来の電源回路の構成を示すブロック図である。従来の電源回路は、チャージポンプ回路２０２、２０４、プリ回路２１０、２１２、２１４、２１６、制御回路２２０、インバータ２０６、２０８、コイルＬとＨブリッジを形成するＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２、ＨブリッジにおけるコイルＬより下側のＮＭＯＳＮＬ１、ＮＬ２に対する駆動電圧を発生する下側駆動レギュレータ２０５、を備えている。また、出力電圧となる電圧ＶＤＤの端子にはコンデンサＣ２０の非接地側の電極が接続される。なお、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２はＤＭＯＳ構造のＮＭＯＳである。
【０００５】
チャージポンプ回路２０２は、ＮＭＯＳＮＨ１、ＮＭＯＳＮＬ１へのゲート電圧を発生するためのものであり、電圧ＶＣＣ、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ１（例えば、ＶＣＣ＋２ＶＤＤ）を発生して出力する。  
なお、図１１に示す電源回路においてコイルＬ、コンデンサＣ２０以外は、例えば集積化されている。
【０００６】
チャージポンプ回路２０４は、ＮＭＯＳＮＨ２、ＮＭＯＳＮＬ２へのゲート電圧を発生するためのものであり、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ２（例えば、３ＶＤＤ）を発生して出力する。  
プリ回路２１０は、制御回路２２０の出力に応じて、電圧ＶＧ１をＮＭＯＳＮＨ１のゲートに印加する。  
プリ回路２１２は、制御回路２２０の出力に応じて、電圧ＶＧ２をＮＭＯＳＮＨ２のゲートに印加する。  
プリ回路２１４は、インバータ２０６の出力に応じて、電圧ＶＧＲをＮＭＯＳＮＬ１のゲートに印加する。  
プリ回路２１６は、インバータ２０８の出力に応じて、電圧ＶＧＲをＮＭＯＳＮＬ２のゲートに印加する。
【０００７】
制御回路２２０は、チャージポンプ回路２０２、２０４が各々電圧ＶＧ１および電圧ＶＧ２を発生するためのクロックＣＬＫを、当該チャージポンプ回路２０２、２０４に出力するとともに、ＮＭＯＳＮＨ１、ＮＬ１のオン、オフするタイミングを電圧ＶＤＤの大きさに応じて変化させるＳ１０信号、および、ＮＭＯＳＮＨ２、ＮＬ２のオン、オフするタイミングを電圧ＶＤＤの大きさに応じて変化させるＳ２０信号を出力する。
【０００８】
下側駆動レギュレータ２０５は、チャージポンプ回路２０２の出力電圧ＶＧ１を所定の電圧ＶＧＲ（例えば、３．５Ｖ）に変更し、プリ回路２１４、２１６に出力する。  
インバータ２０６は、制御回路２２０から出力されるＳ１０信号を反転させ、プリ回路２１４に出力する。  
インバータ２０８は、制御回路２２０から出力されるＳ２０信号を反転させ、プリ回路２１６に出力する。
【０００９】
また、ＮＭＯＳＮＨ１のドレインは電圧ＶＣＣが印加され、ソースはＮＭＯＳＮＬ１のドレインと接続されている。ＮＭＯＳＮＬ１のソースは、接地（ＶＳＳ）される。ＮＭＯＳＮＨ２のドレインは電圧ＶＤＤが印加され、ＮＭＯＳＮＨ２のソースはＮＭＯＳＮＬ２のドレインと接続されている。ＮＭＯＳＮＬ２のソースは、接地（ＶＳＳ）される。
【００１０】
コイルＬは、ＳＷ１端子とＳＷ２端子間に接続される。
【００１１】
以上の構成の電源回路とすることで、外部から入力される電圧ＶＣＣよりも高い電圧ＶＤＤを発生しようとする場合は、電圧ＶＣＣを昇圧し、電圧ＶＣＣよりも低い電圧ＶＤＤを発生しようとする場合は、電圧ＶＣＣを降圧することができる。
【００１２】
図１２（ａ）、（ｂ）は、電圧ＶＣＣを昇圧し、電圧ＶＣＣより高い電圧ＶＤＤを得る昇圧モードを説明するための図である。昇圧モードでは、電池などから入力される電圧ＶＣＣ（例えば、１．５Ｖ）を昇圧して、電圧ＶＣＣより高い電圧ＶＤＤ（例えば、２．５Ｖ）を発生する。このとき、Ｈブリッジの１次側のＮＭＯＳＮＨ１は常にオンとなり、ＮＭＯＳＮＬ１は常にオフとなる。そして、２次側のＮＭＯＳＮＨ２とＮＬ２が適宜のタイミングでオン、オフのスイッチング動作を行う。  
以下、図１２（ａ）、（ｂ）を用いて昇圧モードの動作について説明する。
【００１３】
≪ｔａ〜ｔｂ間≫
ＮＭＯＳＮＨ１とＮＭＯＳＮＨ２がオンとなり、図１２（ａ）のＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＨ２→ＶＤＤ端子の経路で電流が流れ、コンデンサＣ２０に電荷が蓄積される。よって電圧ＶＤＤは昇圧される。
【００１４】
≪ｔｂ〜ｔｃ間≫
ＮＭＯＳＮＨ１とＮＭＯＳＮＬ２がオンとなり、図１２（ａ）ＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＬ２→接地端子（ＶＳＳ）の経路で電流が流れる。電圧ＶＤＤは、コンデンサＣ２０に蓄積された電荷が保持されている間では、一定の電圧となる。なお、コンデンサＣ２０が電荷を保持出来る期間を経過した場合や、電圧ＶＤＤに負荷が接続されている場合には、電圧ＶＤＤは徐々に降圧される。
【００１５】
≪ｔｃ〜ｔｄ間≫
再度、ＮＭＯＳＮＨ１とＮＭＯＳＮＨ２がオンとなる。このとき、電圧ＶＤＤが電圧ＶＣＣ以上であっても、切り替わりからしばらくの間、コイルＬはＳＷ１端子側からＳＷ２端子側に電流を流し続けようとする。そのため、ＳＷ１端子側からＳＷ２端子側に電流が流れ、電圧ＶＤＤは昇圧される。
【００１６】
以下、同様にＮＭＯＳＮＨ２とＮＭＯＳＮＬ２とを適宜のタイミングでスイッチングを繰り返すことによって、電圧ＶＣＣより高い一定の電圧ＶＤＤ（例えば２．５Ｖ）を得ることができる。
【００１７】
図１３（ａ）、（ｂ）は、電圧ＶＣＣを降圧し、電圧ＶＣＣより低い電圧ＶＤＤを得る降圧モードを説明するための図である。降圧モードでは、アダプタなどから入力される電圧ＶＣＣ（例えば１０Ｖ）を降圧して、電圧ＶＣＣより低い電圧ＶＤＤ（例えば、２．５Ｖ）を発生する。このとき、Ｈブリッジの２次側のＮＭＯＳＮＨ２は常にオンとなり、ＮＭＯＳＮＬ２は常にオフとなる。そして、１次側のＮＭＯＳＮＨ１とＮＬ１が適宜のタイミングでオン、オフのスイッチング動作を行う。  
以下、図１３（ａ）、（ｂ）に示す時刻ｔｅ〜ｔｈの各期間の動作について説明する。
【００１８】
≪ｔｅ〜ｔｆ間≫
ＮＭＯＳＮＨ１とＮＭＯＳＮＨ２がオンとなり、図１３（ａ）のＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＮＭＯＳＮＨ２→ＶＤＤ端子の実線で示す経路で電流が流れ、コンデンサＣ２０に電圧が保持される。よって電圧ＶＤＤは昇圧される。
【００１９】
≪ｔｆ〜ｔｇ間≫
ＮＭＯＳＮＬ１とＮＭＯＳＮＨ２がオンとなる。切り替わりからしばらくの間、コイルＬはＳＷ１端子側からＳＷ２端子側に電流を流し続けようとする。よって、図１３（ａ）の破線で示すように接地端子（ＶＳＳ）→ＳＷ１端子→コイルＬ→ＳＷ２端子→ＶＤＤ端子という経路の電流が流れ、緩やかに電圧ＶＤＤは昇圧される。その後、コイルＬの電流値は減少していき、やがてコイルＬにＳＷ２端子側からＳＷ１端子側への電流が流れるようになる。つまり、図１３（ａ）のＶＤＤ端子→ＮＭＯＳＮＨ２→ＳＷ２端子→コイルＬ→ＳＷ１端子→ＮＭＯＳＮＬ１→接地端子（ＶＳＳ）の、破線と逆向きの経路で電流が流れるので、電圧ＶＤＤは降圧される。
【００２０】
≪ｔｇ〜ｔｈ間≫
再度、ＮＭＯＳＮＨ１がオン、ＮＭＯＳＮＨ２がオンとなる。切り替わりからしばらくの間、コイルＬはＳＷ２端子側からＳＷ１端子側に電流を流し続けようとする。よって、実線と逆向きの経路、すなわち、図１３（ａ）のＶＤＤ端子→ＮＭＯＳＮＨ２→ＳＷ２端子→コイルＬ→ＳＷ１端子→ＮＭＯＳＮＨ１→ＶＣＣ端子の経路の電流が流れ、電圧ＶＤＤは緩やかに降圧される。その後、コイルＬの電流値は減少していき、やがてコイルＬにＳＷ１端子側からＳＷ２端子側への実線で示す経路の電流が流れるようになり電圧ＶＤＤは昇圧される。
【００２１】
以下、同様にＮＭＯＳＮＨ１とＮＭＯＳＮＬ１とを適宜のタイミングでスイッチングを繰り返すことによって、電圧ＶＣＣより低い所定の電圧ＶＤＤ（例えば２．５Ｖ）を得ることができる。  
なお、この昇圧モードと降圧モードにおける、スイッチングのタイミングは、制御回路２２０で制御されている。
【００２２】
ところで、これらのＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２は、前述のようにオン抵抗が非常に小さいＤＭＯＳ構造のＮＭＯＳが使用されている。オン抵抗が無視できるとすると、ＮＭＯＳＮＨ１がオンした時のソース電圧は電圧ＶＣＣとなり、ＮＭＯＳＮＨ２がオンした時のソース電圧は電圧ＶＤＤとなる。したがって、これらのＮＭＯＳをオンさせるにはゲートに電圧ＶＣＣ、電圧ＶＤＤよりも十分高い電圧（例えば、ＶＣＣ、ＶＤＤより４Ｖ以上高いゲート電圧）を印加することが必要となる。そのため、従来の電源回路は、１次側にチャージポンプ回路２０２、２次側にチャージポンプ回路２０２とは独立したチャージポンプ回路２０４を備えている。このように独立したチャージポンプ回路２０２、２０４をＨブリッジの１次側と、２次側に備えているのは、ＮＭＯＳＮＨ１、ＮＨ２がオンしたときのゲート・ソース間電圧が、電圧ＶＣＣに依存しないようにするためである。
【００２３】
チャージポンプ回路２０２は、電圧ＶＣＣと電圧ＶＤＤから電圧ＶＧ１（例えば、ＶＣＣ＋２ＶＤＤ）を発生する。よって、電圧ＶＤＤを２．５Ｖとすると、ＮＭＯＳＮＨ１がオンした時のゲート・ソース間電圧は、ＶＣＣ＋２ＶＤＤ−ＶＣＣ＝２ＶＤＤ＝５Ｖとなる。  
チャージポンプ回路２０４は、電圧ＶＤＤから電圧ＶＧ２（例えば、３ＶＤＤ）を発生する。ＮＭＯＳＮＨ２がオンした時のゲート・ソース間電圧は、３ＶＤＤ−ＶＤＤ＝２ＶＤＤ＝５Ｖとなる。  
このように、チャージポンプ回路２０２、２０４で発生する電圧ＶＧ１および電圧ＶＧ２を、ＮＭＯＳＮＨ１、ＮＨ２のゲートにそれぞれ印加すると、ＮＭＯＳＮＨ１、ＮＨ２がオンしたときのゲート・ソース間の電圧は、常に５Ｖとなる。よって、チャージポンプ回路２０２、２０４を備えた電源回路は、入力電圧の大きさに関わらず、ＮＭＯＳＮＨ１、ＮＨ２を安定してオン、オフすることができる。
【００２４】
以下、図面を利用して、チャージポンプ回路２０２およびチャージポンプ回路２０４の構成および動作を説明する。  
図１４は、チャージポンプ回路２０２の構成の一例を示すブロック図である。また、図１５は、チャージポンプ回路２０２の動作を説明するためのタイムチャートである。  
チャージポンプ回路２０２は、図１４に示すように、ＰＭＯＳＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５と、ＮＭＯＳＮ１、Ｎ２と、ダイオードＤ１、Ｄ２、Ｄ３と、コンデンサＣ１、Ｃ２、Ｃ３と、を備えている。  
なお、ＰＭＯＳＰ４とＮＭＯＳＮ１、および、ＰＭＯＳＰ５とＮＭＯＳＮ２はインバータである。
【００２５】
ＰＭＯＳＰ１、Ｐ２、Ｐ３は、ＶＣＣ端子とＶＧ１端子の間に直列に接続され、ＰＭＯＳＰ１、Ｐ２間にはＣＰ１Ｃ端子、ＰＭＯＳＰ２、Ｐ３間にはＣＰ２Ｃ端子が接続されている。また、ＰＭＯＳＰ１、Ｐ２、Ｐ３のソース−ドレイン間には、逆流防止用のダイオードＤ１、Ｄ２、Ｄ３がそれぞれ並列に接続されている。  
ＰＭＯＳＰ４、Ｐ５のソースはＶＤＤ端子と接続され、ＮＭＯＳＮ１、Ｎ２のソースは接地（ＶＳＳ）される。また、ＰＭＯＳＰ４のドレインはＮＭＯＳＮ１のドレインと接続されるとともに、ＣＰ１端子と接続される。ＰＭＯＳＰ５のドレインは、ＮＭＯＳＮ２のドレインと接続されるとともに、ＣＰ２端子と接続される。  
コンセンサＣ１は、ＣＰ１Ｃ端子とＣＰ１端子の間に接続され、コンデンサＣ２は、ＣＰ２Ｃ端子とＣＰ２端子の間に接続される。また、コンデンサＣ３は、ＶＧ１端子と接地（ＶＳＳ）間に接続される。  
なお、ＰＭＯＳＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５のゲートには、制御回路２２０からのＣＬＫに応じて、ゲートをオンさせる電圧がそれぞれ印加される。
【００２６】
次に、図１５のタイムチャートを用いて、チャージポンプ回路２０２の昇圧の動作を説明する。
【００２７】
≪ｔ０〜ｔ１間≫
クロックＣＬＫが“ＨＩＧＨ”なので、ＰＭＯＳＰ１、Ｐ３がオンとなり、ＰＭＯＳＰ２がオフとなる。また、ＰＭＯＳＰ４がオフ、ＮＭＯＳＮ１がオンとなるのでＣＰ１端子は“ＬＯＷ”（ＶＳＳ）となり、ＰＭＯＳＰ５がオン、ＮＭＯＳＮ２がオフとなるのでＣＰ２端子は“ＨＩＧＨ”（ＶＤＤ）となる。  
従って、ＶＣＣ端子→ＰＭＯＳＰ１→ＣＰ１Ｃ端子→コンデンサＣ１→ＣＰ１端子→ＮＭＯＳＮ１→接地端子（ＶＳＳ）の経路の電流が流れ、コンデンサＣ１には電圧ＶＣＣの電荷が蓄えられる。よって、ＣＰ１Ｃ端子の電圧はＶＣＣとなる。
【００２８】
≪ｔ１〜ｔ２間≫
クロックＣＬＫが“ＬＯＷ”なので、ＰＭＯＳＰ１、Ｐ３がオフ、ＰＭＯＳＰ２がオンとなる。また、ＰＭＯＳＰ４がオン、ＮＭＯＳＮ１がオフとなるのでＣＰ１端子は“ＨＩＧＨ”となり、ＰＭＯＳＰ５がオフ、ＮＭＯＳＮ２がオンとなるのでＣＰ２端子は“ＬＯＷ”となる。
【００２９】
従って、ＶＤＤ端子→ＰＭＯＳＰ４→ＣＰ１端子→コンデンサＣ１→ＣＰ１Ｃ端子→ＰＭＯＳＰ２→ＣＰ２Ｃ端子→コンデンサＣ２→ＣＰ２端子→ＮＭＯＳＮ２→接地端子（ＶＳＳ）の経路の電流が流れる。また、ＣＰ１端子の電圧が“ＬＯＷ”（ＶＳＳ）から“ＨＩＧＨ”（ＶＤＤ）に変化することによって、ＣＰ１Ｃ端子の電圧はＶＣＣ＋ＶＤＤとなる。また、ＣＰ２Ｃ端子の電圧はＣＰ１Ｃ端子と等しいのでＶＣＣ＋ＶＤＤとなる。
【００３０】
≪ｔ２〜ｔ３間≫
クロックＣＬＫが“ＨＩＧＨ”となるので、ＰＭＯＳＰ３がオン、ＰＭＯＳＰ２がオフ、ＰＭＯＳＰ５がオン、ＮＭＯＳＮ２がオフとなり、ＶＤＤ端子→ＰＭＯＳＰ５→ＣＰ２端子→コンデンサＣ２→ＣＰ２Ｃ端子→ＰＭＯＳＰ３→ＶＧ１端子→コンデンサＣ３→接地端子（ＶＳＳ）の経路の電流が流れる。ＣＰ２端子の電圧が“ＬＯＷ”から“ＨＩＧＨ”に変化することによって、ＣＰ２Ｃ端子の電圧はＶＣＣ＋２ＶＤＤとなる。よってコンデンサＣ３にはＶＣＣ＋２ＶＤＤの電荷が蓄えられる。  
以下、同様にクロックＣＬＫの“ＨＩＧＨ”と“ＬＯＷ”が繰り返され、出力ＶＧ１の電圧はＶＣＣ＋２ＶＤＤになる。
【００３１】
図１６は、チャージポンプ回路２０４の構成の一例を示すブロック図である。  
チャージポンプ回路２０４は、図１６に示すように、ＰＭＯＳＰ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０と、ＮＭＯＳＮ３、Ｎ４と、ダイオードＤ４、Ｄ５、Ｄ６と、コンデンサＣ４、Ｃ５、Ｃ６と、を備えている。  
なお、ＰＭＯＳＰ９とＮＭＯＳＮ３、および、ＰＭＯＳＰ１０とＮＭＯＳＮ４はインバータである。
【００３２】
ＰＭＯＳＰ６、Ｐ７、Ｐ８は、ＶＣＣ端子とＶＧ１端子の間に直列に接続され、ＰＭＯＳＰ３、Ｐ４間にはＣＰ３Ｃ端子、ＰＭＯＳＰ７、Ｐ８間にはＣＰ４Ｃ端子が接続されている。また、ＰＭＯＳＰ６、Ｐ７、Ｐ８のソース−ドレイン間には、逆流防止用のダイオードＤ４、Ｄ５、Ｄ６がそれぞれ並列に接続されている。  
ＰＭＯＳＰ９、Ｐ１０のソースはＶＤＤ端子と接続され、ＮＭＯＳＮ３、Ｎ４のソースは接地（ＶＳＳ）される。また、ＰＭＯＳＰ９のドレインはＮＭＯＳＮ３のドレインと接続されるとともに、ＣＰ３端子と接続される。ＰＭＯＳＰ１０のドレインは、ＮＭＯＳＮ４のドレインと接続されるとともに、ＣＰ４端子と接続される。  
コンセンサＣ４は、ＣＰ３Ｃ端子とＣＰ３端子の間に接続され、コンデンサＣ５は、ＣＰ４Ｃ端子とＣＰ４端子の間に接続される。また、コンデンサＣ６は、ＶＧ２端子と接地（ＶＳＳ）間に接続される。  
なお、ＰＭＯＳＰ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０のゲートには、制御回路２２０からのクロックＣＬＫに応じて、ゲートをオンさせる電圧がそれぞれ印加される。
【００３３】
この、チャージポンプ回路２０４は、チャージポンプ回路２０２の入力の電圧ＶＣＣを電圧ＶＤＤに変えただけである。よって、チャージポンプ回路２０２と同様の動作を行うことで、ＶＤＤ＋２ＶＤＤ＝３ＶＤＤが電圧ＶＧ２として出力される。  
このように、従来の電源回路は、ＨブリッジのＮＭＯＳに印加されるオン抵抗を小さくする電圧を得るため、Ｈブリッジの１次側と２次側にそれぞれチャージポンプ回路２０２、２０４を備えて、入力電圧ＶＣＣと出力電圧ＶＤＤより高い電圧をそれぞれ発生していた。
【特許文献１】特開２００４−１２０９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
ところで、このような電源回路を集積化した場合、図１４および図１６に示すように、チャージポンプ回路２０２、２０４は、それぞれ、外部端子が５つ、および、その外部端子容量に接続される外部素子としてコンデンサが３つ必要となる。そこで、チップ面積を小さくするためチャージポンプ回路２０２、２０４を１つにすることが考えられる。
【００３５】
例えば、チャージポンプ回路２０２を兼用した場合、ＮＭＯＳＮＨ１、ＮＨ２に共通のゲート電圧を印加すると、ＮＭＯＳＮＨ２のゲート・ソース間電圧は、ＶＣＣ＋２ＶＤＤ−ＶＤＤ＝ＶＣＣ＋ＶＤＤとなり、電圧ＶＣＣに応じて変化することになる。この場合、ＮＭＯＳＮＨ２の耐圧を越える電圧範囲でも使用できるようにするには、ＮＭＯＳＮＨ２のゲート・ソース間にＮＭＯＳＮＨ２を保護する保護回路を設ける必要がある。
【００３６】
この保護回路としてツェナーダイオードを用いると、後述するように、ツェナー降伏電圧までは電流を流さず、ツェナー降伏電圧以上となると電流を流すので、非常に小さい面積でＮＭＯＳＮＨ２の保護を行うことが可能である。
【００３７】
しかし、ツェナーダイオードの降伏電圧を越えた場合、ツェナーダイオードの両端の電圧は、電流の大きさにかかわらず、ほぼ、降伏電圧のままとなる。つまり、ＮＭＯＳＮＨ２のゲート・ソース間電圧はツェナーダイオードのツェナー降伏電圧に制御されることになる。この降伏電圧は、電流の大きさにかかわらずほぼ一定のため、ツェナーダイオードに流れる電流を制限することが出来ず、電源回路の効率が悪化した。また、ツェナーダイオードに大電流が流れると、チャージポンプ回路２０２で発生する電圧が低下することがある。例えば、ツェナーダイオードの降伏電圧が５Ｖで、チャージポンプ回路２０２から出力される電圧ＶＧ１が８Ｖの場合、ＮＭＯＳＮＨ２のオン抵抗が無視できるほど小さいとするとＮＭＯＳＮＨ２がオンしたときのソース電圧は２．５Ｖとなる。ツェナーダイオードにかかるツェナー電圧は５．５Ｖとなるが、５．５Ｖの電圧にするには大きなツェナー電流が流れる。チャージポンプ回路２０２にその電流能力が無い場合、ツェナー電流によって電圧ＶＧ１が７．５Ｖに低下する。
【００３８】
このように、チャージポンプ回路２０２をＮＭＯＳＮＨ１、ＮＨ２に兼用し、ＮＭＯＳＮＨ２の保護にツェナーダイオードを用いると、降伏電圧を越えた場合、ツェナーダイオードに流れる電流を制限できないので、電源回路の効率を悪化させるという問題点があった。また、ツェナーダイオードに大電流が流れることによってチャージポンプ回路２０２から出力される電圧ＶＧ１が低下し、ＮＭＯＳＮＨ１のオン抵抗を十分下げることができなくなり、効率を悪化させるという問題点があった。
【００３９】
本発明は、ＮＭＯＳＮＨ２の保護を行う際、ツェナーダイオードに流れる電流を制限することで電源回路の効率の悪化を防止する電源回路を提供することを目的とする。
【課題を解決するための手段】
【００４０】
本発明に係る主たる発明は、入力電圧がドレインに印加される第１のＮ型ＭＯＳＦＥＴと、前記第１のＮ型ＭＯＳＦＥＴと直列接続される第２のＮ型ＭＯＳＦＥＴと、ソースが前記第１のＮ型ＭＯＳＦＥＴのソースとコイルを介して接続され、前記入力電圧を降圧した出力電圧がドレインから出力される第３のＮ型ＭＯＳＦＥＴと、前記入力電圧および前記出力電圧を用いて、前記第１のＮ型ＭＯＳＦＥＴおよび前記第３のＮ型ＭＯＳＦＥＴのゲート電圧を得るための共用電圧として、前記入力電圧および前記出力電圧より高い昇圧電圧を発生する昇圧電圧発生回路と、前記昇圧電圧に基づいて、前記第２のＮ型ＭＯＳＦＥＴとともにスイッチング動作する前記第１のＮ型ＭＯＳＦＥＴと、前記第３のＮ型ＭＯＳＦＥＴとをオンさせる制御回路と、前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間に接続され、前記第３のＮ型ＭＯＳＦＥＴのゲート・ソース間電圧が前記入力電圧の大きさに応じて所定電圧以上となるときに両端に定電圧を発生するツェナーダイオードと、前記ツェナーダイオードに流れる電流を所定値に制限する電流制限回路と、を備えたことを特徴とする。  
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００４１】
本発明によれば、第３のＮ型ＭＯＳＦＥＴの保護を行う際、ツェナーダイオードに流れる電流を制限することで電源回路の効率の悪化を防止することができる。
【発明を実施するための最良の形態】
【００４２】
＝＝＝全体構成＝＝＝
図１は、本発明の電源回路の構成を示すブロック図である。本発明の電源回路は、チャージポンプ回路２（『昇圧電圧発生回路』）、プリ回路１０、１２、１４、１６、保護回路１８、制御回路２０、電圧検出回路２２、誤動作防止回路２４、２６、インバータ６、コイルＬとＨブリッジを形成するＮＭＯＳＮＨ１（『第１のＮ型ＭＯＳＦＥＴ』）、ＮＨ２（『第３のＮ型ＭＯＳＦＥＴ』）、ＮＬ１（『第２のＮ型ＭＯＳＦＥＴ』）、ＮＬ２（『第４のＮ型ＭＯＳＦＥＴ』）、ＨブリッジにおけるコイルＬより下側のＮＭＯＳＮＬ１、ＮＬ２に対する駆動電圧を発生する下側駆動レギュレータ５、を備えている。また、出力電圧となる電圧ＶＤＤの端子にはコンデンサＣ１０の非接地側の電極が接続される。なお、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２は、ＤＭＯＳ構造のＮＭＯＳであり、耐圧以下の範囲で、出来るだけ高いゲート電圧を印加することでオン抵抗を非常に小さくすることができる。  
なお、図１に示す電源回路においてコイルＬ、コンデンサＣ１０以外は、例えば集積化されている。
【００４３】
チャージポンプ回路２は、電圧ＶＣＣ、電圧ＶＤＤ、クロックＣＬＫに基づいて電圧ＶＧ（例えば、ＶＣＣ＋２ＶＤＤ）（『昇圧電圧』）を発生して出力する。  
プリ回路１０は、ＮＭＯＳＮＨ１を駆動するための回路であり、制御回路２０から出力されるＳ１信号に応じて、電圧ＶＧをＮＭＯＳＮＨ１のゲートに印加する。  
プリ回路１２は、ＮＭＯＳＮＨ２を駆動するための回路であり、誤動作防止回路２４から出力される信号、電圧検出回路２２から出力される昇圧選択信号２２ｂおよび降圧選択信号２２ｃに応じて、チャージポンプ回路２の出力に基づいた電圧をＮＭＯＳＮＨ２のゲートに印加する。  
プリ回路１４は、ＮＭＯＳＮＬ１を駆動するための回路であり、インバータ６の出力に応じて、電圧ＶＧＲをＮＭＯＳＮＬ１のゲートに印加する。  
プリ回路１６は、ＮＭＯＳＮＬ２を駆動するための回路であり、誤動作防止回路２６の出力に応じて、電圧ＶＧＲをＮＭＯＳＮＬ２のゲートに印加する。  
保護回路１８は、ＮＭＯＳＮＨ２のゲートとソース間に接続され、ＮＭＯＳＮＨ２のゲート・ソース間電圧が素子耐圧を越えることによる当該ＮＭＯＳＮＨ２の破壊を防止するためのものである。
【００４４】
制御回路２０は、電圧ＶＧを発生するためのクロックＣＬＫをチャージポンプ回路２に出力するとともに、ＮＭＯＳＮＨ１、ＮＬ１のオン、オフするタイミングを電圧ＶＤＤの大きさに応じて変化させるＳ１信号、および、ＮＭＯＳＮＨ２、ＮＬ２のオン、オフするタイミングを電圧ＶＤＤの大きさに応じて変化させるＳ２信号を出力する。  
電圧検出回路２２（『検出回路』）は、印加される電圧ＶＣＣと所定の電圧（例えば３．５Ｖ）との大小を比較するとともに、その比較結果を示す検出信号２２ａと、検出信号２２ａに基づいた昇圧選択信号２２ｂと、降圧選択信号２２ｃと、を出力する。  
誤動作防止回路２４は、検出信号２２ａと制御回路２０から出力されるＳ２信号とに基づいた信号をプリ回路１２に出力する。  
誤動作防止回路２６は、検出信号２２ａと制御回路２０から出力されるＳ２信号とに基づいた信号をプリ回路１６に出力する。
【００４５】
下側駆動レギュレータ５は、チャージポンプ回路２の出力電圧ＶＧを所定の電圧ＶＧＲ（例えば、３．５Ｖ）に変更し、プリ回路１４、１６に出力する。  
インバータ６は、制御回路２０から出力されるＳ２信号を反転させ、プリ回路１４に出力する。
【００４６】
また、ＮＭＯＳＮＨ１のドレインは電圧ＶＣＣが印加され、ソースはＮＭＯＳＮＬ１のドレインと接続されている。ＮＭＯＳＮＬ１のソースは、接地（ＶＳＳ）される。ＮＭＯＳＮＨ２のドレインは電圧ＶＤＤが印加され、ＮＭＯＳＮＨ２のソースは、ＮＭＯＳＮＬ２のドレインと接続されている。ＮＭＯＳＮＬ２のソースは、接地（ＶＳＳ）される。
【００４７】
コイルＬは、ＳＷ１端子とＳＷ２端子間に接続される。
【００４８】
以上の構成の電源回路において、まず、チャージポンプ２で電圧ＶＣＣと電圧ＶＤＤから発生された電圧ＶＧは、プリ回路１０、１２に印加され、下側駆動レギュレータ５から出力される電圧ＶＧＲは、プリ回路１４、１６に印加される。
【００４９】
プリ回路１０は、制御回路２０から出力されるＳ１信号に応じて、ＮＭＯＳＮＨ１のゲートに電圧を印加し、プリ回路１４は、インバータ６の出力に応じて、ＮＭＯＳＮＬ１のゲートに電圧を印加する。電圧ＶＣＣが電圧ＶＤＤより低く、昇圧を行うことで電圧ＶＤＤを得る昇圧モードではＮＭＯＳＮＨ１が常にオン、ＮＭＯＳＮＬ１が常にオフとなり、電圧ＶＣＣが電圧ＶＤＤより高く、降圧を行うことで電圧ＶＤＤを得る降圧モードでは、ＮＭＯＳＮＨ１とＮＭＯＳＮＬ１が適宜のタイミングで交互にオン、オフする。
【００５０】
プリ回路１２、１６は、制御回路２０から出力されるＳ２信号と電圧検出回路２２の出力に応じてＮＭＯＳＮＨ２、ＮＬ２のゲートに電圧を印加する。昇圧モードではＮＭＯＳＮＨ２とＮＭＯＳＮＬ２が適宜のタイミングで交互にオン、オフし、降圧モードではＮＭＯＳＮＨ２が常にオン、ＮＭＯＳＮＬ２が常にオフとなる。
【００５１】
つまり、昇圧モードでは、ＮＭＯＳＮＨ１が常にオン、ＮＭＯＳＮＬ１が常にオフとなりＮＭＯＳＮＨ２、ＮＬ２が適宜のタイミングで交互にオン、オフする。一方、降圧モードでは、ＮＭＯＳＮＨ２が常にオン、ＮＭＯＳＮＬ２が常にオフとなり、ＮＭＯＳＮＨ１とＮＭＯＳＮＬ１が適宜のタイミングで交互にオン、オフする。
【００５２】
このように、本発明の電源回路は、制御回路２０の出力と、電圧検出回路２２の出力に応じて、ＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２の各ゲート電圧が制御されることで、昇圧モードと降圧モードを実行する。
【００５３】
以上説明したように、本発明の電源回路は、コイルＬとＨブリッジを形成するＮＭＯＳ（ＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２）のためのゲート電圧を発生するチャージポンプ回路２を、Ｈブリッジの１次側と２次側で共用している。そして、電圧ＶＣＣと電圧ＶＤＤに基づいてチャージポンプ回路２で発生された電圧ＶＧは、Ｈブリッジの１次側と２次側のハイサイドのＮＭＯＳゲート電圧として出力される。
【００５４】
図８は、チャージポンプ回路２で発生される電圧ＶＧと、電圧ＶＣＣと、電圧ＶＤＤとの関係の一例を示す図である。チャージポンプ回路２は、ＮＭＯＳＮＨ１、ＮＨ２が小さいオン抵抗で駆動できる高い電圧ＶＧ（例えばＶＧ＝ＶＣＣ＋２ＶＤＤ）を電圧ＶＣＣと電圧ＶＤＤから発生する。本発明の電源回路では、電圧ＶＤＤは一定電圧（例えば２．５Ｖ）になるように制御が行われている。なお、前述のように本発明の電源回路のＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２はＤＭＯＳを用いているため、オン抵抗を無視することができる。したがって、このチャージポンプ回路２を用いた電源回路で、１次側のＮＭＯＳＮＨ１にゲート電圧としてＶＧが印加されたときのゲート・ソース間電圧は、ＮＭＯＳＮＨ１がオンしたときのドレイン電圧とソース電圧が等しい（ＶＣＣ）とすると図８中のａで示すＶＧ−ＶＣＣ＝ＶＣＣ＋２ＶＤＤ−ＶＣＣ＝２ＶＤＤ＝５（Ｖ）となり、電圧ＶＣＣの値にかかわらず一定となる。
【００５５】
一方、２次側のＮＭＯＳＮＨ２にゲート電圧としてＶＧが印加されたときのゲート・ソース間電圧は、ＮＭＯＳＮＨ２がオンしたときのドレイン電圧とソース電圧が等しい（ＶＤＤ）とすると図８のｂで示すＶＧ−ＶＤＤ＝ＶＣＣ＋２ＶＤＤ−ＶＤＤ＝ＶＣＣ＋ＶＤＤとなり、電圧ＶＣＣの値に応じて変化する。すなわち、電圧ＶＣＣが大きい場合ＮＭＯＳＮＨ２には高いゲート電圧が印加されることになる。このとき、ＮＭＯＳＮＨ２の素子耐圧を、例えば６Ｖとすると、図８のｂの値が６Ｖを越える場合、すなわち電圧ＶＣＣが６−２．５＝３．５（Ｖ）を越える電圧である場合、ＮＭＯＳＮＨ２が破壊する。  
その破壊を防止するため、本発明の電源回路は、ＮＭＯＳＮＨ２のゲート・ソース間に保護回路１８を設けている。
【００５６】
図６は、本発明の電源回路の保護回路１８の一例を示す図である。保護回路１８として図６に示すツェナーダイオード１９を用いることができる。ツェナーダイオード１９は、ＮＭＯＳＮＨ２のゲート・ソース間に逆方向に接続され、ゲート・ソース間の電圧が所定の値（例えば５Ｖ以上）の電圧となると電流を流し、ＮＭＯＳＮＨ２の破壊を防止する。  
なお、ＮＭＯＳＮＨ２のゲート・ソース間に接続されるツェナーダイオード１９は、１つであってもよいし、電圧ＶＣＣに応じて複数設けてもよい。
【００５７】
図７は、ツェナーダイオード１９の特性の一例を示す図である。  
横軸はツェナーダイオード１９に印加される電圧ＶＤであり、順方向に電圧が印加される場合を正としている。縦軸は電圧ＶＤが印加されたときの電流値ＩＤである。ツェナーダイオード１９は、順方向に電圧が印加された場合、低電圧（例えば０．７Ｖ）でも電流を流すが、逆方向に電圧が印加された場合、高電圧（例えば−５Ｖ）となるまで電流を流さない。そして、ツェナーダイオード１９は、電圧ＶＤが−５Ｖになると急激に電流を流す。このような特性のツェナーダイオード１９をＮＭＯＳＮＨ２のゲート・ソース間に逆方向に接続すると、ＮＭＯＳＮＨ２のゲートに高電圧、例えば５Ｖ以上の電圧が印加される場合に、ツェナーダイオード１９が電流を流すので、ＮＭＯＳＮＨ２の破壊を防止することができる。
【００５８】
なお、本実施の形態では電圧ＶＧをＶＣＣ＋２ＶＤＤとしたが、チャージポンプ回路２で発生する電圧ＶＧは、ＶＣＣ＋ｎ×ＶＤＤ（ｎ＞０）としてもよい。その場合、ＮＭＯＳＮＨ１がオンしたときのゲート・ソース間電圧はｎ×ＶＤＤとなり、ＮＭＯＳＮＨ２がオンしたときのゲート・ソース間電圧はＶＣＣ＋（ｎ−１）×ＶＤＤとなる。
【００５９】
＝＝＝制御回路２０の構成＝＝＝
図２は、本発明の電源回路の制御回路２０の構成を示すブロック図である。制御回路２０は、エラーアンプ４２、コンパレータ４４、４６、昇圧用発振器４８、降圧用発振器５０、コンデンサＣ１２、抵抗Ｒ２、Ｒ３、Ｒ４を備えている。
【００６０】
抵抗Ｒ２および抵抗Ｒ３は、電圧ＶＤＤと接地（ＶＳＳ）間に直列に接続され、電圧ＶＤＤを抵抗分割する。例えば、電圧ＶＤＤが２．５Ｖで抵抗Ｒ２、Ｒ３が等しい抵抗値である場合、抵抗Ｒ２および抵抗Ｒ３の接続点に現れる電圧は１．２５Ｖとなる。
【００６１】
エラーアンプ４２の−（反転入力）端子には、抵抗Ｒ２と抵抗Ｒ３の接続部の電圧が印加されるとともに、エラーアンプ４２の出力が、直列接続された抵抗Ｒ４と積分用コンデンサＣ１２を介して帰還される。エラーアンプ４２の＋（非反転入力）端子には、基準電圧Ｖｒｅｆ１として、例えば１．２５Ｖが印加される。そして、エラーアンプ４２は、基準電圧Ｖｒｅｆ１と、出力段から抵抗Ｒ４と積分用コンデンサＣ１２を介して帰還された帰還電圧と、を比較し、その誤差を増幅した誤差信号を出力する。
【００６２】
コンパレータ４４の−（反転入力）端子には、誤差信号が入力され、＋（非反転入力）端子には、降圧用発振器５０から出力される降圧用三角波が入力される。そして、コンパレータ４４は、誤差信号と降圧用三角波との大小比較を行い、その結果をＳ１信号として出力する。
【００６３】
コンパレータ４６の−（反転入力）端子には、昇圧用発振器４８から出力される昇圧用三角波が入力され、＋（非反転入力）端子には誤差信号が入力される。そして、コンパレータ４６は、誤差信号と昇圧用三角波との大小比較を行い、その結果をＳ２信号として出力する
図５は、昇圧用発振器４８から出力される昇圧用三角波と、降圧用発振器５０から出力される降圧用三角波と、誤差信号と、の関係の一例を説明するための図である。図５に示すように昇圧用発振器４８で発生される昇圧用三角波と降圧用発振器５０で発生される降圧用三角波は電圧レベルが異なる。
【００６４】
次に、制御回路２０の動作について説明する。まず、エラーアンプ４２から、帰還電圧と基準電圧Ｖｒｅｆ１との差に基づく誤差信号が出力される。そして、コンパレータ４４で降圧用三角波と誤差信号との大小が比較され、コンパレータ４６で昇圧用三角波と誤差信号との大小が比較される。
【００６５】
≪誤差信号が降圧用三角波と交差する値の場合：降圧モード≫
コンパレータ４４は、誤差信号が降圧用三角波より大である期間に“ＬＯＷ”に相当する電圧を、また誤差信号が降圧用三角波より小である期間に“ＨＩＧＨ”に相当する電圧を、Ｓ１信号として出力する。このコンパレータ４４の出力の“ＨＩＧＨ”と“ＬＯＷ”の期間の比に応じてＮＭＯＳＮＨ１、ＮＬ１は交互にオン、オフするスイッチング動作を行う。このスイッチング動作において、電圧ＶＤＤが高くなると誤差信号の電圧レベルが低くなり、コンパレータ４４の出力の“ＨＩＧＨ”の期間が長くなる。したがって、ＮＭＯＳＮＬ１のオンする期間が長くなり電圧ＶＤＤは低くなる。一方、電圧ＶＤＤが低くなると誤差信号の電圧レベルが高くなり、コンパレータ４４の出力の“ＨＩＧＨ”の期間が短くなる。したがって、ＮＭＯＳＮＬ１のオンする期間が短くなり電圧ＶＤＤは高くなる。  
一方、誤差信号は、常に昇圧用三角波より小となる。よってコンパレータ４６は“ＬＯＷ”に相当する電圧をＳ２信号として出力する。
【００６６】
≪誤差信号が昇圧用三角波と交差する値の場合：昇圧モード≫
コンパレータ４６は、誤差信号が昇圧用三角波より大である期間に“ＨＩＧＨ”に相当する電圧を出力し、誤差信号が昇圧用三角波より小である期間に“ＬＯＷ”に相当する電圧をＳ２信号として出力する。  
一方、誤差信号は、常に降圧用三角波より大となる。よってコンパレータ４４は“ＬＯＷ”に相当する電圧をＳ１信号として出力する。
【００６７】
＝＝＝ＮＨ２ゲート電圧制御部＝＝＝
図３は、本発明の電源回路におけるＮＭＯＳＮＨ２のゲート電圧制御部の構成を示すブロック図である。同図に示すように本発明のＮＭＯＳＮＨ２ゲート電圧制御部は、電圧検出回路２２、誤動作防止回路２４およびプリ回路１２を備えている。
【００６８】
電圧検出回路２２は、電圧ＶＣＣと基準電圧Ｖｒｅｆ２との大小を比較し、その比較結果を検出信号２２ａとして出力するコンパレータ３４と、検出信号２２ａを電圧ＶＧの電圧レベルに応じた大きさに変更した昇圧選択信号２２ｂを出力するレベルシフト回路３６と、昇圧選択信号２２ｂを反転した降圧選択信号２２ｃを出力するインバータ３８と、を備えている。なお、コンパレータ３４の−（反転入力）端子には、基準電圧Ｖｒｅｆ２（例えば３．５Ｖ）が印加され、コンパレータ３４の＋（非反転入力）端子には電圧ＶＣＣが印加される。
【００６９】
誤動作防止回路２４は、電圧検出回路２２の出力である検出信号２２ａを反転するインバータ３２と、インバータ３２の出力と制御回路２０の出力の論理積を出力するＡＮＤ回路３０と、を備えている。
【００７０】
プリ回路１２は、誤動作防止回路２４の出力を電圧ＶＧの大きさに変更して出力するレベルシフト回路２８と、ＰＭＯＳＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４と、ＮＭＯＳＭＮ１と、抵抗Ｒ１（『抵抗素子』）と、を備えている。なお、ＰＭＯＳＭＰ４とＮＭＯＳＭＮ１、また、ＰＭＯＳＭＰ２とＮＭＯＳＭＮ１はＮＭＯＳＭＮ１を共通とするインバータであり、ＰＭＯＳＭＰ１、ＭＰ３（『選択回路』）は、何れかがオンすることでインバータの選択の切り替えを行う。具体的には、ＰＭＯＳＭＰ１がオン、ＰＭＯＳＭＰ３がオフの場合には、ＰＭＯＳＭＰ２とＮＭＯＳＭＮ１のインバータが動作する降圧モード用経路が選択され、ＰＭＯＳＭＰ１がオフ、ＰＭＯＳＭＰ３がオンの場合には、ＰＭＯＳＭＰ４とＮＭＯＳＭＮ１のインバータが動作する昇圧モード用経路が選択される。
【００７１】
ＰＭＯＳＭＰ１のソースはチャージポンプ回路２の出力と接続され、ドレインはＰＭＯＳＭＰ２のソースと接続されている。ＰＭＯＳＭＰ２のドレインは抵抗Ｒ１を介してＮＭＯＳＭＮ１のドレインと接続されている。ＮＭＯＳＭＮ１のソースは、接地（ＶＳＳ）される。なお、ＰＭＯＳＭＰ１のゲートには降圧選択信号２２ｃによる電圧が印加され、ＰＭＯＳＭＰ２およびＮＭＯＳＭＮ１のゲートにはレベルシフト回路２８から出力される電圧が印加される。
【００７２】
また、ＰＭＯＳＭＰ３のソースはチャージポンプ回路２の出力と接続され、ドレインはＰＭＯＳＭＰ４のソースと接続されている。ＰＭＯＳＭＰ４のドレインはＮＭＯＳＭＮ１のドレインと接続される。また、ＮＭＯＳＭＮ１のドレイン電圧はプリ回路１２の出力となり、ＮＭＯＳＮＨ２のゲートに印加される。なお、ＰＭＯＳＭＰ３のゲートには昇圧選択信号２２ｂによる電圧が印加され、ＰＭＯＳＭＰ４のゲートにはレベルシフト回路２８から出力される電圧が印加される。
【００７３】
次に、ＮＭＯＳＮＨ２のゲート制御部の動作について説明する。  
コンパレータ３４は電圧ＶＣＣと基準電圧Ｖｒｅｆ２（例えば３．５Ｖ）との大小比較を行い、電圧ＶＣＣの方が基準電圧Ｖｒｅｆ２より大きい場合は、検出信号２２ａとして“ＨＩＧＨ”を示す電圧ＶＣＣを出力する。一方、電圧ＶＣＣの方が基準電圧より小さい場合は検出信号２２ａとして“ＬＯＷ”を示す接地電圧ＶＳＳを出力する。レベルシフト回路３６は、検出信号２２ａが“ＨＩＧＨ”を示す電圧ＶＣＣの場合、電圧ＶＣＣを電圧ＶＧに変更し、“ＨＩＧＨ”の昇圧選択信号２２ｂを出力する。また、検出信号２２ａが“ＬＯＷ”の場合、“ＬＯＷ”の昇圧選択信号２２ｂとして接地電圧ＶＳＳを出力する。インバータ３８は、昇圧選択信号２２ｂを反転し降圧選択信号２２ｃを出力する。すなわちインバータ３８は昇圧選択信号２２ｂが“ＨＩＧＨ”の場合、降圧選択信号２２ｃに“ＬＯＷ”を示す接地電圧ＶＳＳを出力し、昇圧選択信号２２ｂが“ＬＯＷ”の場合、降圧選択信号２２ｃに“ＨＩＧＨ”を示す電圧ＶＧを出力する。
【００７４】
以上のように、検出信号２２ａが“ＨＩＧＨ”の場合は、昇圧選択信号２２ｂが“ＨＩＧＨ”となり、降圧選択信号２２ｃが“ＬＯＷ”となる。一方、検出信号２２ａが“ＬＯＷ”の場合は、昇圧選択信号２２ｂが“ＬＯＷ”となり、降圧選択信号２２ｃが“ＨＩＧＨ”となる。
【００７５】
≪検出信号２２ａが“ＨＩＧＨ”の場合：昇降圧動作を降圧動作に限定する≫
検出信号２２ａが““ＨＩＧＨ”の場合、インバータ３２の出力は“ＬＯＷ”となる。そのため、ＡＮＤ回路３０の出力、すなわち誤動作防止回路２４の出力は、制御回路２０の出力にかかわらず常に“ＬＯＷ”となる。レベルシフト回路２８は“ＬＯＷ”を示す接地電圧ＶＳＳを出力する。したがって、ＮＭＯＳＭＮ１はオフとなり、ＰＭＯＳＭＰ２、ＭＰ４はともにオンとなる。このとき、昇圧選択信号２２ｂが“ＨＩＧＨ”、降圧選択信号２２ｃが“ＬＯＷ”なのでＰＭＯＳＭＰ１がオンし、ＰＭＯＳＭＰ３がオフとなる。プリ回路１２はＰＭＯＳＭＰ１、ＭＰ２、抵抗Ｒ１を介して“ＨＩＧＨ”を示す電圧をＮＭＯＳＮＨ２に出力する。
【００７６】
≪検出信号２２ａが“ＬＯＷ”の場合≫
検出信号２２ａが“ＬＯＷ”、制御回路２０の出力が“ＬＯＷ”の場合は、インバータ３２の出力が“ＨＩＧＨ”、制御回路２０の出力が“ＬＯＷ”なので、ＡＮＤ回路３０の出力、すなわち誤動作防止回路２４の出力が“ＬＯＷ”となり、レベルシフト回路２８は“ＬＯＷ”を示す接地電圧ＶＳＳを出力する。したがって、ＮＭＯＳＭＮ１はオフとなり、ＰＭＯＳＭＰ２、ＭＰ４はともにオンとなる。このとき、昇圧選択信号２２ｂが“ＬＯＷ”、降圧選択信号２２ｃが“ＨＩＧＨ”なのでＰＭＯＳＭＰ１がオフし、ＰＭＯＳＭＰ３がオンとなる。プリ回路１２はＰＭＯＳＭＰ３、ＭＰ４を介して“ＨＩＧＨ”を示す電圧をＮＭＯＳＮＨ２に出力する。
【００７７】
一方、検出信号２２ａが“ＬＯＷ”で制御回路２０の出力が “ＨＩＧＨ”の場合は、インバータ３２の出力と制御回路２０の出力がともに“ＨＩＧＨ”となり、ＡＮＤ回路３０の出力、すなわち誤動作防止回路２４の出力が“ＨＩＧＨ”となる。レベルシフト回路２８は誤動作防止回路２４から出力される信号を“ＨＩＧＨ”を示す電圧ＶＧに変換して出力する。したがって、ＮＭＯＳＭＮ１はオンとなり、ＰＭＯＳＭＰ２、ＭＰ４はともにオフとなる。よって、プリ回路１２の出力はＮＭＯＳＭＮ１によって接地（ＶＳＳ）に引かれるため“ＬＯＷ”となる。  
以上説明したように、プリ回路１２は昇圧モードと降圧モードで経路を変更する。
【００７８】
降圧モードの経路に備えられた抵抗Ｒ１は、電圧ＶＧの電圧を低下させるとともに、ツェナーダイオード１９に流れる電流を制限する。例えば、電圧ＶＧが１０Ｖとなる場合、ＮＭＯＳＮＨ２のゲート・ソース電圧は、ツェナーダイオード１９の降伏電圧に制御されるので、例えば５Ｖとなる。電圧ＶＤＤは、２．５Ｖに制御され、ＮＭＯＳＮＨ２のオン抵抗を十分低くする電圧がゲートにかかっているのでＮＭＯＳＮＨ２のソース電圧は２．５Ｖとなる。したがって、抵抗Ｒ１の両端にかかる電圧は、１０−５−２．５＝２．５Ｖとなる。よって、この２．５Ｖを抵抗Ｒ１の抵抗値で除算した電流値に、ツェナーダイオード１９に流れる電流を制限することが出来る。
【００７９】
しかし、この抵抗Ｒ１を設けることによって、例えば昇圧用発振器４８と降圧用発振器５０の発振に基づくノイズによる誤信号が入力されると、電流能力が制限されているため正しいスイッチング動作が出来ず、出力電圧ＶＤＤが一定電圧からずれてしまう。
【００８０】
図９は、抵抗Ｒ１を介したＮＨ２ゲート駆動による降圧動作中の誤動作の一例を説明するための図である。なお、図９において、ＳＷ１はＳＷ１端子の電圧、ＳＷ２はＳＷ２端子の電圧を示している。正常動作の場合、ＳＷ１は、ＮＭＯＳＮＨ１とＮＭＯＳＮＬ１が適宜のタイミングで交互にオン、オフすることで、“ＨＩＧＨ”と“ＬＯＷ”を繰り返し、ＳＷ２は、ＮＭＯＳＮＨ２がオン、ＮＭＯＳＮＬ２がオフとなるため、電圧ＶＤＤとなる。このように、ＮＭＯＳＮＨ１とＮＭＯＳＮＬ１が適宜のタイミングで交互にオン、オフすることで、コンデンサＣ１０が接続されたＶＤＤ端子に電流供給と電流引き込みのバランスを取って、一定の電圧ＶＤＤに制御している。
【００８１】
そこに、図９に示すように一瞬（期間ｔ１）でもＮＭＯＳＮＬ２がオンする誤信号が制御回路２０から入力されると、ＮＭＯＳＮＬ２がオン、ＮＭＯＳＮＨ２がオフとなり、ＮＭＯＳＮＨ２のゲート電圧は、低下してしまう。このＮＭＯＳＮＨ２が復旧するまで、すなわち、ＮＭＯＳＮＨ２のゲート電圧が、正常動作であるオン抵抗を十分低くできる電圧となるまでには時間がかかる。これは、降圧モード時のＮＭＯＳＮＨ２をオンさせる経路に、省電力および高効率のため、ツェナーダイオード１９に流れる電流を抑制する抵抗Ｒ１を備えているためである。このＮＭＯＳＮＨ２のゲート電圧の復旧に要する時間は、抵抗Ｒ１の値と、ＮＭＯＳＮＨ２のゲート・ソース寄生容量値と、ＮＭＯＳＮＬ２のドレイン−基板間容量と、によって決まる。
【００８２】
なお、誤信号が入力されてから所定の期間では、ＮＭＯＳＮＨ２がオフのハイインピーダンスの状態となる。このようにＮＭＯＳＮＨ２がハイインピーダンスの状態となる場合、１次側ではＮＭＯＳＮＨ１、ＮＬ１によるスイッチングが行われ、２次側ではＮＭＯＳＮＨ２の寄生ダイオード（バックゲート−ドレイン間ダイオード）をコイル電流が通過し、降圧モードが引き続き行われる。したがって、コイルＬからＶＤＤ端子側に電流が流れるので、ＳＷ２の電圧は、寄生ダイオードの立ち上がり電圧分、電圧ＶＤＤより高い電圧となる。その後、ＮＭＯＳＮＨ２のゲート電圧の回復に伴い、徐々にＮＭＯＳＮＨ２がオンするようになる。
【００８３】
また、寄生ダイオードによってコイルＬに逆方向（コイル電流のマイナスとなる部分）の電流は流れなくなる。すなわち、図９のｔαでは、ＶＣＣ端子→ＮＭＯＳＮＨ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→寄生ダイオード→電圧ＶＤＤの経路で電流が流れ、ｔβでは、接地端子（ＶＳＳ）→ＮＭＯＳＮＬ１→ＳＷ１端子→コイルＬ→ＳＷ２端子→寄生ダイオード→ＶＤＤ端子の経路で電流が流れることになる。コイル電流が０となる場合のＳＷ２の電圧は、図９に示すように不安定になる。  
この寄生ダイオードによる損失は、ＮＭＯＳＮＨ２のオン抵抗による損失より大きいため、一定電圧ＶＤＤとするためには、ＳＷ１が“ＨＩＧＨ”となる期間を、正常動作に比べて、多くすることが必要になる。  
しかし、この現象が起きている期間に比べて制御回路２０のエラーアンプ４２の追従が遅いので、ＳＷ１の“ＨＩＧＨ”と“ＬＯＷ”の比は、正常動作とほとんど変わらない。その結果、電圧ＶＤＤは、誤動作の発生から復旧するまでの期間において、設定電流からずれて低い電圧となってしまう。
【００８４】
以上、説明したように、本来ＮＭＯＳＮＨ２が常にオン、ＮＭＯＳＮＬ２が常にオフである降圧モードにおいて、制御回路２０から一瞬でも誤信号が入力されると、ＮＭＯＳＮＨ２のゲート電圧が低下してしまい、その復旧まで時間がかかるため電圧ＶＤＤが設定値からずれてしまう。  
この誤動作を防ぐため、本発明のＮＭＯＳＮＨ２ゲート電圧制御部は誤動作防止回路２４を備え、降圧モードとなる場合にＮＭＯＳＮＨ２が常にオンとなるようにしている。降圧モードでは、ＳＷ２端子側のＮＭＯＳＮＨ２はスイッチング動作の必要がないので、制御回路２０の出力にかかわらず、常にオンとすることで、誤信号の入力による誤動作を無くすことができる。
【００８５】
＝＝＝ＮＬ２ゲート電圧制御部＝＝＝
図４は、本発明の電源回路におけるＮＭＯＳＮＬ２のゲート電圧制御部の構成を示すブロック図である。同図に示すように本発明のＮＭＯＳＮＬ２のゲート電圧制御部は、誤動作防止回路２６、プリ回路１６を備えている。  
誤動作防止回路２６は、制御回路２０の出力を反転するインバータ５４と、インバータ５４の出力と電圧検出回路２２の出力である検出信号２２ａを入力し、論理和を出力するＯＲ回路５２と、を備えている。  
プリ回路１６は、誤動作防止回路２６の出力を電圧ＶＧの電圧レベルに応じた大きさに変更して出力するレベルシフト回路４０と、ＰＭＯＳＭＰ５と、ＮＭＯＳＭＮ２と、を備えている。なお、ＰＭＯＳＭＰ５と、ＮＭＯＳＭＮ２はインバータである。  
ＰＭＯＳＭＰ５のソースは下側駆動レギュレータ５の出力と接続され、ドレインはＮＭＯＳＭＮ１のドレインと接続されるとともにプリ回路１６の出力となっている。ＮＭＯＳＭＮ１のソースは接地（ＶＳＳ）される。なお、ＰＭＯＳＭＰ５およびＮＭＯＳＭＮ２のゲートにはレベルシフト回路４０から出力される電圧が印加される。  
次に、ＮＭＯＳＮＬ２のゲート制御部の動作について説明する。
【００８６】
≪検出信号２２ａが“ＨＩＧＨ”の場合≫
ＯＲ回路５２の出力、すなわち誤動作防止回路２６の出力は制御回路２０の出力に関係なく“ＨＩＧＨ”となる。誤動作防止回路２６の出力はレベルシフト回路４０で“ＨＩＧＨ”を示す電圧ＶＧＲに変更される。そしてレベルシフト回路４０の出力が“ＨＩＧＨ”なので、ＮＭＯＳＭＮ２がオンとなり、ＰＭＯＳＭＰ５がオフとなる。したがって、この場合、プリ回路１６の出力はＮＭＯＳＭＮ２がオンすることによって“ＬＯＷ”となる。
【００８７】
≪検出信号２２ａが“ＬＯＷ”の場合≫
制御回路２０の出力が“ＬＯＷ”の場合は、インバータ５４の出力が“ＨＩＧＨ”となる。この場合ＯＲ回路５２の出力、すなわち誤動作防止回路２６の出力は“ＨＩＧＨ”となり、検出信号２２ａが“ＨＩＧＨ”の場合と同様にプリ回路１６の出力は“ＬＯＷ”となる。  
一方、制御回路２０の出力が“ＨＩＧＨ”の場合は、インバータ５４の出力が“ＬＯＷ”となる。この場合ＯＲ回路５２の出力は“ＬＯＷ”となる。ＯＲ回路５２の出力はレベルシフト回路４０で“ＬＯＷ”を示す接地電圧ＶＳＳが出力される。そしてレベルシフト回路４０の出力が“ＬＯＷ”なので、ＮＭＯＳＭＮ２がオフとなり、ＰＭＯＳＭＰ５がオンとなる。したがってこの場合プリ回路１６の出力は“ＨＩＧＨ”となる。  
このように、降圧モードを行う場合、常にプリ回路１６の出力を“ＬＯＷ”とすることで、ＮＨ２ゲート電圧制御部と同様に、誤動作を防止することができる。  
なお、ＮＭＯＳＮＨ１、ＮＬ１のゲート電圧制御部にはプリ回路１０、１４が設けられている。プリ回路１０、１４は、プリ回路１６と同じ構成とすることができる。
【００８８】
また、本発明の電源回路においてコイルＬ、コンデンサＣ１０以外の部分は集積化することが可能である。また、本発明の実施の形態では、保護回路１８としてツェナーダイオード１９、ツェナーダイオード１９に流れる電流を制限する回路として抵抗Ｒ１、誤動作防止回路２４としてＡＮＤ回路３０およびインバータ３２、誤動作防止回路２６としてインバータ５４およびＯＲ回路５２を使用したが、これらはすべて集積化に適している。集積化する場合、１チップに集積化してもよいし複数チップに集積化してもよい。
【００８９】
＝＝＝電源回路の動作＝＝＝
≪昇圧モード≫
入力される電圧ＶＣＣより高い電圧ＶＤＤ（２．５Ｖ）を出力する場合、電源回路は制御回路２０の出力に基づいて昇圧モードとなる。このとき、制御回路２０から出力されるＳ１信号によってＮＭＯＳＮＨ１は常にオン、ＮＭＯＳＮＬ１は常にオフとなる。  
一方、昇圧モードなので電圧検出回路２２から出力される検出信号２２ａは“ＬＯＷ”となり、制御回路２０から出力されるＳ２信号は、誤動作防止回路２４ではそのまま通過し、誤動作防止回路２６では反転して通過する。また、このとき電圧検出回路２２から出力される昇圧選択信号２２ｂが“ＬＯＷ”となるので、プリ回路１２の抵抗Ｒ１の無い方のインバータ（ＮＭＯＳＭＮ１、ＰＭＯＳＭＰ４）が選択される。そしてＮＭＯＳＮＨ２、ＮＬ２は、制御回路２０から出力されるＳ２信号に応じて交互にオン、オフのスイッチングを行い電圧ＶＤＤは昇圧される。
【００９０】
≪降圧モード≫
入力される電圧ＶＣＣより低い電圧ＶＤＤ（２．５Ｖ）を出力する場合、電源回路は制御回路２０の出力に基づいて降圧モードとなる。このとき、ＮＭＯＳＮＨ１、ＮＭＯＳＮＬ１は制御回路２０ら出力されるＳ１信号によって交互にオン、オフのスイッチングを行う。ＮＭＯＳＮＨ１のゲートに電圧ＶＧ（＝ＶＣＣ＋２ＶＤＤ）が印加されたときのゲート・ソース間電圧は２×ＶＤＤ＝５Ｖの一定の値になる。
【００９１】
一方、降圧モードなので、検出信号２２ａは“ＨＩＧＨ”となる。このとき制御回路２０の出力に関係無く、誤動作防止回路２４の出力は“ＨＩＧＨ”となり、誤動作防止回路２６の出力は“ＬＯＷ”となる。従って、降圧モードでは、制御回路２０の出力に関係なくＮＭＯＳＮＨ２がオン、ＮＭＯＳＮＬ２がオフとなる。
【００９２】
また、このとき電圧検出回路２２から出力される降圧選択信号２２ｃが“ＬＯＷ”となるので、プリ回路１２の抵抗Ｒ１の有る方のインバータ（ＮＭＯＳＭＮ１、ＰＭＯＳＭＰ２）が選択される。そして、チャージポンプ回路２から出力される電圧ＶＧは抵抗Ｒ１で降圧され、ＮＭＯＳＮＨ２のゲートに印加される。ＮＭＯＳＮＨ２のゲート・ソース間電圧が、保護回路１８として設けられたツェナーダイオード１９のツェナー降伏電圧以下の場合には、プリ回路１２の出力がそのままＮＭＯＳＮＨ２のゲートに印加される。ＭＯＳＮＨ２のゲート・ソース間電圧が、ツェナーダイオード１９のツェナー降伏電圧より大きい場合にはツェナーダイオード１９に電流が流れ、ＮＭＯＳＮＨ２のゲート・ソース電圧がツェナー降伏電圧に保たれるためＮＭＯＳＮＨ２の破壊を防止することができる。
【００９３】
なお、ツェナーダイオード１９の降伏電圧を越えた場合、ツェナーダイオード１９の両端の電圧は、電流の大きさに関わらずほぼ降伏電圧のままとなる。よって、ＮＭＯＳＮＨ２のゲート・ソース間電圧は、ツェナー降伏電圧（例えば５Ｖ）に制御される。ＮＭＯＳＮＨ２のソース電圧はオン抵抗が無視できるとすると２．５Ｖなので、チャージポンプ回路２の出力ＶＧが５＋２．５＝７．５（Ｖ）以上でツェナーダイオード１９に電流が流れるが、この電流量を制限しないと、ツェナーダイオード１９に電流が流れすぎて電源回路の効率が悪化する。また、ツェナーダイオード１９に大電流が流れることで、チャージポンプ回路２から出力される電圧ＶＧが低下すると、ＮＭＯＳＮＨ１のオン抵抗を十分下げることができなくなり、電源回路の効率が悪化する。  
そのため、本実施の形態では、ツェナーダイオード１９に流れる電流量を制限する抵抗Ｒ１を降圧モードの電流経路に設け、効率の悪化を防止している。
【００９４】
＝＝＝その他の実施の形態＝＝＝
＜プリ回路１２＞
図１０は、プリ回路１２の他の実施の形態を示すブロック図である。図１０に示すプリ回路１２は、誤動作防止回路２４の出力を電圧ＶＧ系の大きさに変更して出力するレベルシフト回路５０、ＰＭＯＳＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１と、ＮＭＯＳＭＮ３と、電流源５２と、を備えている。  
ＰＭＯＳＭＰ６のソースはチャージポンプ回路２の出力と接続され、ドレインはＰＭＯＳＭＰ７のソースと接続されている。ＰＭＯＳＭＰ７のドレインはＮＭＯＳＭＮ３のドレインと接続されている。ＮＭＯＳＭＮ３のソースは接地（ＶＳＳ）される。なお、ＰＭＯＳＭＰ６のゲートには昇圧選択信号２２ｂが印加され、ＰＭＯＳＭＰ７およびＮＭＯＳＭＮ３のゲートにはレベルシフト回路５０の出力が印加される。  
また、ＰＭＯＳＭＰ８のソースはチャージポンプ回路２の出力と接続され、ドレインはＮＭＯＳＭＰ１０のソースと接続されている。ＮＭＯＳＭＰ１０のドレインは、ＮＭＯＳＭＮ３のドレインに接続されるとともにプリ回路１２の出力となり、ＮＭＯＳＮＨ２のゲートと接続される。ＰＭＯＳＭＰ９のソースはチャージポンプ回路２の出力と接続され、ドレインは、ＮＭＯＳＭＰ１１のソースと接続される。ＮＭＯＳＭＰ１１のドレインには電流源５２が接続されている。また、ＮＭＯＳＭＰ８のゲートには降圧選択信号２２ｃが印加され、ＰＭＯＳＭＰ９のゲートは接地（ＶＳＳ）される。  
なお、ＮＭＯＳＭＰ１０とＮＭＯＳＭＰ１１は、ＮＭＯＳＭＰ１１のゲートとドレインが接続された電流ミラー回路であり、ＮＭＯＳＭＰ８（『選択回路』）は電流ミラー回路の動作のオン、オフを行うものである。
【００９５】
次に、図１０に示すプリ回路１２の動作について説明する。
【００９６】
≪誤動作防止回路２４の出力が“ＨＩＧＨ”の場合≫
レベルシフト回路５０は誤動作防止回路の出力を電圧ＶＧに変換して出力する。したがって、ＮＭＯＳＭＮ３はオンとなり、ＰＭＯＳＭＰ７はオフとなる。このとき昇圧選択信号２２ｂは“ＬＯＷ”降圧選択信号２２ｃは“ＨＩＧＨ”なので、ＰＭＯＳＭＰ８はオフとなる。よって、プリ回路１２の出力はＮＭＯＳＭＮ３がオンすることによって“ＬＯＷ”となる。
【００９７】
≪誤動作防止回路２４の出力が“ＬＯＷ”の場合≫
レベルシフト回路５０は“ＬＯＷ”を示す接地電圧ＶＳＳを出力する。したがって、ＮＭＯＳＭＮ３はオフとなり、ＰＭＯＳＭＰ７はオンとなる。このとき、昇圧選択信号２２ｂが“ＬＯＷ”、降圧選択信号２２ｃが“ＨＩＧＨ”の場合は、ＰＭＯＳＭＰ６がオンし、ＰＭＯＳＭＰ８がオフとなる。プリ回路１２は、ＰＭＯＳＭＰ６、ＭＰ７の経路で“ＨＩＧＨ”を示す電圧をＮＭＯＳＮＨ２に出力する。
【００９８】
一方、昇圧選択信号２２ｂが“ＨＩＧＨ”、降圧選択信号２２ｃが“ＬＯＷ”の場合は、ＰＭＯＳＭＰ８がオンし、ＰＭＯＳＭＰ６がオフとなる。なお、ＰＭＯＳＭＰ９がオンなので、電流源５２によって、電流ミラー接続されたＮＭＯＳＭＰ１０とＮＭＯＳＭＰ１１に定電流が流れる。プリ回路１２は、ＰＭＯＳＭＰ８、ＮＭＯＳＭＰ１０の経路で電流源５２に基づいた定電流を出力する。このように、電流ミラー回路を用いることで、抵抗Ｒ１を用いなくてもツェナーダイオード１９に流れる電流を制限することができる。
【００９９】
以上、説明したように、本発明の電源回路は、ＮＭＯＳＮＨ２の保護を行うツェナーダイオード１９に流れる電流を制限する回路を設けているので電源回路の効率の悪化を防止することができる。また、ツェナーダイオード１９に流れる電流を制限するのでチャージポンプ回路２から出力される電圧ＶＧの低下を防止することができる。
【０１００】
また、電圧ＶＧをＮＭＯＳＮＨ１に印加する経路を昇圧モードと降圧モードで分けて、降圧モード時の経路に電流を制限する回路を設けているので、降圧モード時のみで電流の制限を行うことができる。昇圧モード時の経路には電流を制限する回路が無く、制御回路２０の出力に応じて、インバータのスイッチングによって電圧ＶＧを出力するので、ＮＭＯＳＮＨ２のオン、オフのスイッチング動作を、電流の制限の影響を受けずに、高速で行うことができる。
【０１０１】
さらに、電圧ＶＧの低下を防止できるので、Ｈブリッジを構成するＮＭＯＳＮＨ１、ＮＨ２、ＮＬ１、ＮＬ２がＤＭＯＳ構造であると、非常に低いオン抵抗とすることができる。
【０１０２】
ツェナーダイオード１９に流れる電流を制限する回路として抵抗Ｒ１を用いると簡素な構成でツェナーダイオード１９に流れる電流を制限することができる。また、抵抗Ｒ１以外にも、ＮＭＯＳＭＰ１０、ＭＰ１１による電流ミラー回路、および電流源６２を用いることで、ツェナーダイオードに流れる電流を定電流に制限することができる。
【０１０３】
また、チャージポンプ回路２の出力電圧ＶＧ（ＶＣＣ＋２ＶＤＤ）によって、ＮＭＯＳＮＨ１がオンしたときのゲート・ソース間電圧は一定の電圧（２ＶＤＤ）となるので、入力電圧ＶＣＣが大きい場合でもＨブリッジの１次側のＮＭＯＳＮＨ１の破壊を防止することができる。この場合、ＮＭＯＳＮＨ２のゲート・ソース間電圧は、入力電圧ＶＣＣに応じて変化するが、ＮＭＯＳＮＨ２のゲート・ソース間に保護回路１８を備え、さらに保護回路１８に流れる電流を制限する回路を備えることで、ＮＭＯＳＮＨ２の破壊を防止するとともに大電流が流れることによる電源回路の効率の悪化を防止できる。
【０１０４】
なお、本実施の形態において、ＮＭＯＳＮＨ２を保護するツェナーダイオード１９、およびツェナーダイオード１９に流れる電流を制限する抵抗Ｒ１は集積化に適している。また、ツェナーダイオード１９および抵抗Ｒ１を適用することでＨブリッジのハイサイドとなるＮＭＯＳＮＨ１、ＮＨ２を動作させる電圧ＶＧを、１つのチャージポンプ回路２で発生させることができるので、集積化した場合、チップ面積を小さくすることができる。
【０１０５】
以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【０１０６】
【図１】本発明の電源回路の構成を示すブロック図である。
【図２】本発明の電源回路の制御回路の構成を示すブロック図である。
【図３】本発明の電源回路におけるＮＭＯＳＮＨ２のゲート電圧制御部の構成を示すブロック図である。
【図４】本発明の電源回路におけるＮＭＯＳＮＬ２のゲート電圧制御部の構成を示すブロック図である。
【図５】昇圧用三角波と、降圧用三角波と、誤差信号と、の関係の一例を説明するための図である。
【図６】本発明の電源回路の保護回路の一例を示す図である。
【図７】ツェナーダイオードの特性の一例を示す図である。
【図８】チャージポンプ回路２で発生される電圧ＶＧと、電圧ＶＣＣと、電圧ＶＤＤとの関係の一例を示す図である。
【図９】降圧動作中の誤動作の一例を説明するための図である。
【図１０】本発明の電源回路の他の実施の形態におけるプリ回路を示すブロック図である。
【図１１】従来の電源回路の構成を示すブロック図である。
【図１２】昇圧モードを説明するための図である。
【図１３】降圧モードを説明するための図である。
【図１４】チャージポンプ回路の構成の一例を示すブロック図である。
【図１５】チャージポンプ回路の動作を説明するためのタイムチャートである。
【図１６】チャージポンプ回路の構成の一例を示すブロック図である。
【符号の説明】
【０１０７】
２  チャージポンプ回路
５  下側駆動レギュレータ
６  インバータ
１０、１２、１４、１６  プリ回路
１８  保護回路
１９  ツェナーダイオード
２０  制御回路
２２  電圧検出回路
２４、２６  誤動作防止回路
２８、３６、４０、６０  レベルシフト回路
３０  ＡＮＤ回路
３２、３８、５４  インバータ
３４、４４、４６  コンパレータ
４２  エラーアンプ
４８  昇圧用発振器  
５０  降圧用発振器
５２  ＯＲ回路
６２  電流源
【図１】
2006033971.tif 000003
【図２】
2006033971.tif 000004
【図３】
2006033971.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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