(57)【要約】【課題】  動作モードを決定する制御パラメータをアナログデバイスへ設定するための通信のタイミングを、前記アナログデバイスの動作に支障のないタイミングに変更できるようにした通信タイミング変更方法および装置を提供すること。【解決手段】インタフェースデコーダ２０は、ＣＰＵ１から出力された制御パラメータ通信信号をデコードし制御パラメータに変換し、前記変換した制御パラメータをレジスタ２１に保存する。インタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃは、同期信号発生回路７から同期信号を受けてタイミング管理を行い、イメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５などのアナログデバイスへ設定する制御パラメータをレジスタ２１から読み出し、ブランキング期間にタイミングよく前記アナログデバイスと通信を行い、前記アナログデバイスへ前記制御パラメータを設定する。【選択図】図１
2006238120.tif 000002
【特許請求の範囲】
【請求項１】
アナログデバイスの動作モードを決定する制御パラメータをＣＰＵから前記アナログデバイスへ設定するための通信のタイミングを、前記アナログデバイスの動作に支障のない期間に変更する通信タイミング変更方法であって、
前記アナログデバイスの動作に支障のない期間に同期した同期信号を同期信号発生回路により発生させ、
前記アナログデバイスの動作モードを決定する制御パラメータを、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間を除く前記アナログデバイスの動作期間において前記ＣＰＵからレジスタに転送し保存し、
前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記レジスタと前記アナログデバイスとの間の通信のタイミングを、前記同期信号発生回路により発生させた前記同期信号をもとにインタフェースエンコーダにより管理し、前記アナログデバイスの動作に支障のない期間に同期させて行うことを特徴とする通信タイミング変更方法。
【請求項２】
前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記レジスタと前記アナログデバイスとの間の通信のタイミングを、前記アナログデバイスごとに設けられたインタフェースエンコーダにより管理し、前記アナログデバイスの動作に支障のない期間に同期させてパラレルに行うことを特徴とする請求項１記載の通信タイミング変更方法。
【請求項３】
前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記レジスタと前記アナログデバイスとの間の通信のタイミングを単一のインタフェースエンコーダにより管理し、前記アナログデバイスの動作に支障のない期間に同期させて前記アナログデバイスのすべてに対しシリアルに行うことを特徴とする請求項１記載の通信タイミング変更方法。
【請求項４】
前記アナログデバイスは、撮像装置のイメージセンサ駆動回路、サンプルホールド回路およびアナログ／ディジタルコンバータであり、前記アナログデバイスの動作に支障のない期間は、映像信号の出力期間を除くブランキング期間であることを特徴とする請求項１記載の通信タイミング変更方法。
【請求項５】
アナログデバイスの動作モードを決定する制御パラメータをＣＰＵから前記アナログデバイスへ設定するための通信のタイミングを、前記アナログデバイスの動作に支障のない期間に変更する電子装置であって、
前記アナログデバイスの動作に支障のない期間に同期した同期信号を発生する同期信号発生回路と、
前記ＣＰＵが、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間を除く前記アナログデバイスの動作期間において前記アナログデバイスの動作モードを決定する制御パラメータを転送し保存するレジスタと、
前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間に同期させ、前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記アナログデバイスとの通信を行う通信手段と、
を備えたことを特徴とする電子装置。
【請求項６】
前記通信手段は、前記アナログデバイスごとに設けられたインタフェースエンコーダを備え、前記各アナログデバイスとの通信を、前記アナログデバイスの動作に支障のない期間に同期させ前記各インタフェースエンコーダによりパラレルに行うことを特徴とする請求項５記載の電子装置。
【請求項７】
前記通信手段は、前記アナログデバイスとシリアルに通信を行う単一のインタフェースエンコーダを備え、前記アナログデバイスとの通信を、前記アナログデバイスの動作に支障のない期間に同期させ前記インタフェースエンコーダによりシリアルに行うことを特徴とする請求項５記載の電子装置。
【請求項８】
前記アナログデバイスは、撮像装置のイメージセンサ駆動回路、サンプルホールド回路およびアナログ／ディジタルコンバータであり、前記アナログデバイスの動作に支障のない期間は、映像信号の出力期間を除くブランキング期間であることを特徴とする請求項５記載の電子装置。
【請求項９】
前記同期信号発生回路、レジスタ、通信手段および前記ＣＰＵが同一チップ上に構成されていることを特徴とする請求項５記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵとアナログデバイスとの間で行う、前記アナログデバイスの動作モードを決定する制御パラメータの通信を、前記アナログデバイスの動作に支障のないタイミングに変更できるようにした通信タイミング変更方法および装置に関する。
【背景技術】
【０００２】
図６は、撮像装置内のイメージセンサを含むアナログデバイスへ制御パラメータを設定する際の従来の通信タイミング変更方法を説明するためのブロック図である。この撮像装置は、アナログデバイスとしてイメージセンサ２、イメージセンサ駆動回路３、サンプルホールド回路４およびアナログ／ディジタルコンバータ（以下、ＡＤＣという）５を備えている。
ＣＰＵ１は、撮像装置内の前記アナログデバイスへ制御パラメータを設定することにより、撮像装置の全体または一部を制御する。イメージセンサ２は、光電変換で光情報を電気信号へ変換する。イメージセンサ駆動回路３は、イメージセンサ２を駆動するための各種タイミング信号を含むセンサ駆動信号を発生する。サンプルホールド回路４は、イメージセンサ２において電気信号へ変換された映像信号をアナログ値としてある周期の一定期間において保持する。ＡＤＣ５は、サンプルホールド回路４でアナログ値として保持された映像信号をホールド期間中にディジタル変換する。同期信号発生回路７はＩＣ６として集積回路化されており、ＣＰＵ１がイメージセンサ２、イメージセンサ駆動回路３、サンプルホールド回路４およびＡＤＣ５との間で、制御パラメータについての通信を行う際のタイミングを規定する同期信号を生成する。
【０００３】
次に動作について説明する。
この撮像装置内のイメージセンサ２、イメージセンサ駆動回路３、サンプルホールド回路４およびアナログ／デジタルコンバータ５などのアナログデバイスの動作モードを決定する制御パラメータは、直接、ＣＰＵ１から制御パラメータ通信により設定が行われる。ＣＰＵ１は、ＩＣ６内の同期信号発生回路７から同期信号を受けタイミングよく制御パラメータを前記アナログデバイスへ送信し、イメージセンサ２、イメージセンサ駆動回路３、サンプルホールド回路４およびＡＤＣ５を制御することで映像信号が得られる。
【０００４】
ところで、この撮像装置では、アナログデバイスにおいて映像信号へノイズが重畳しないように工夫をする必要がある。
図７は、映像信号出力期間に制御パラメータの通信が行われたときの、前記アナログデバイスの一連の処理によって得られる映像信号と、同期信号発生回路７が生成した同期信号と、制御パラメータの通信が行われたタイミングとの関係を示すタイミングチャートである。映像信号出力期間に制御パラメータの通信が行われると、通信信号自体が映像信号に混入するとノイズとして現れる。映像信号へのノイズ混入は撮像装置として好ましくない。
これを回避するために、イメージセンサ２のブランキング期間中に制御パラメータを通信する方法がある（特許文献１参照）。
図８は、このブランキング期間中に制御パラメータの通信を行う場合の前記アナログデバイスから出力される映像信号と、同期信号発生回路７が生成した同期信号と、制御パラメータの通信が行われたタイミングとの関係を示すタイミングチャートである。図８のタイミングチャートによれば、前記アナログデバイスの映像信号出力期間を制御パラメータの通信信号の通信禁止期間にして、制御パラメータの通信はブランキング期間に行う。これは、制御パラメータの通信信号が映像信号に混入することがないようにそれぞれのタイミングが重ならないようにしている。また、ＣＰＵ１の処理内容（割り込み等）により、通信のタイミングが一定にはならないが、ある程度の余裕を取って通信処理を行うようにしている。
【特許文献１】特開２００３−１１６０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
かかる従来の通信タイミング変更方法および装置では、以下の短所が付随している。すなわち、現状ではイメージセンサの画像読み出し技術が進化し、画像の読み出しを行わないブランキング期間が短縮化されるようになっていること、また、撮像装置の機能が多様化することによりＣＰＵで処理する内容が増加し、数多くのタスク処理が発生し、都合の良いタイミングで制御パラメータの通信を行うことが困難になっていること、などの理由により、前記アナログデバイスへの制御パラメータの通信をブランキング期間に行うことが困難になってきているという問題点がある。
この問題に対し幾つかの回避策が検討されており、第１の回避策は、ＣＰＵクロック周波数を高くする方法であり、ＣＰＵタスク処理を早くすることで、通信に余裕を持たそうとするものである。
また、第２の回避策としては、通信を映像信号出力期間に行う方法であり、 ブランキング期間に通信できない場合、各アナログデバイス内やそれらを組み合わせて使う回路基板上で通信ノイズの影響を受けないようにノイズ対策を施すものである。
このような回避策を採用した場合、前者においてはＣＰＵの消費電力が多くなり、実使用上、好ましくないという課題があった。また、後者においては、ノイズ対策が技術的に容易でなく、アナログデバイスの開発段階、回路基板の設計段階で対策を考慮しなければならず、回路規模の増加、回路基板の配線引き回しの困難性の増加、ノイズ除去用のコンデンサ等の部品の増加などによりコストが増加してしまうという課題があった。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信のタイミングを、ＣＰＵの動作速度を上げるなどのＣＰＵの消費電力やコストを増加させることなく、前記アナログデバイスの動作に支障のないタイミングに変更できるようにした通信タイミング変更方法および装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明にかかる通信タイミング変更方法は、アナログデバイスの動作モードを決定する制御パラメータをＣＰＵから前記アナログデバイスへ設定するための通信のタイミングを、前記アナログデバイスの動作に支障のない期間に変更する通信タイミング変更方法であって、前記アナログデバイスの動作に支障のない期間に同期した同期信号を同期信号発生回路により発生させ、前記アナログデバイスの動作モードを決定する制御パラメータを、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間を除く前記アナログデバイスの動作期間において前記ＣＰＵからレジスタに転送し保存し、前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記レジスタと前記アナログデバイスとの間の通信のタイミングを、前記同期信号発生回路により発生させた前記同期信号をもとにインタフェースエンコーダにより管理し、前記アナログデバイスの動作に支障のない期間に同期させて行うことを特徴とする。
【０００８】
また、述の目的を達成するため、本発明にかかる電子装置は、アナログデバイスの動作モードを決定する制御パラメータをＣＰＵから前記アナログデバイスへ設定するための通信のタイミングを、前記アナログデバイスの動作に支障のない期間に変更する電子装置であって、前記アナログデバイスの動作に支障のない期間に同期した同期信号を発生する同期信号発生回路と、前記ＣＰＵが、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間を除く前記アナログデバイスの動作期間において前記アナログデバイスの動作モードを決定する制御パラメータを転送し保存するレジスタと、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間に同期させ、前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記アナログデバイスとの通信を行う通信手段とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信が、前記アナログデバイス側からみると、前記アナログデバイスの動作に支障のない期間中に行われることになるので、前記アナログデバイスの動作に悪影響を与えることがなくなり、また、前記アナログデバイスへ制御パラメータを設定するための通信のタイミングはインタフェースエンコーダが同期信号をもとに管理するため、タイミング管理が容易になり、前記アナログデバイスの動作に支障のない全期間を有効に使用できるなど、ＣＰＵの動作速度を上げるなどのＣＰＵの消費電力やコストを増加させることなく、前記アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信を前記アナログデバイスの動作に支障のない期間に変更できる通信タイミング変更方法および装置を提供できる効果がある。
【発明を実施するための最良の形態】
【００１０】
アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信のタイミングを、ＣＰＵの消費電力やコストを増加させることなく、前記アナログデバイスの動作に支障のないタイミングに変更できるようにした通信タイミング変更方法を提供するという目的を、前記アナログデバイスの動作に支障のない期間に同期した同期信号を同期信号発生回路により発生させ、前記アナログデバイスの動作モードを決定する制御パラメータを、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間を除く前記アナログデバイスの動作期間において前記ＣＰＵからレジスタに転送し保存し、前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記レジスタと前記アナログデバイスとの間の通信のタイミングを、前記同期信号発生回路により発生させた前記同期信号をもとにインタフェースエンコーダにより管理し、前記アナログデバイスの動作に支障のない期間に同期させて行うことで実現した。
【００１１】
また、アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信のタイミングを、ＣＰＵの消費電力やコストを増加させることなく、前記アナログデバイスの動作に支障のないタイミングに変更できるようにした電子装置を提供するという目的を、前記アナログデバイスの動作に支障のない期間に同期した同期信号を同期信号発生回路で発生させ、前記ＣＰＵが、前記同期信号発生回路により発生させた前記同期信号をもとに、前記アナログデバイスの動作に支障のない期間を除く前記アナログデバイスの動作期間において前記アナログデバイスの動作モードを決定する制御パラメータをレジスタに転送し保存し、通信手段が、前記レジスタへ保存した制御パラメータを前記アナログデバイスへ設定するための前記アナログデバイスとの通信を、前記同期信号発生回路により発生させた前記同期信号をもとに前記アナログデバイスの動作に支障のない期間に同期させて行うことで実現した。
【実施例１】
【００１２】
図１は、この実施例１の通信タイミング変更方法が適用された撮像装置内の構成を示すブロック図である。図１に示すブロック図は、撮像装置内のイメージセンサを含むアナログデバイスとＣＰＵと、前記アナログデバイスと前記ＣＰＵとの間に介在する集積回路とを示しており、前記ＣＰＵから前記アナログデバイスへの制御パラメータの通信のタイミングは、前記集積回路を介することで前記アナログデバイスの動作に支障のないタイミングに変更され、前記アナログデバイスへ制御パラメータが設定される。
【００１３】
この撮像装置は、アナログデバイスとしてイメージセンサ２、イメージセンサ駆動回路３、サンプルホールド回路４およびアナログ／ディジタルコンバータ（以下、ＡＤＣという）５を備えている。
ＣＰＵ１と前記アナログデバイスとの間には集積回路１６が介在しており、ＣＰＵ１は撮像装置内の前記アナログデバイスへ制御パラメータを設定することにより、撮像装置の全体または一部を制御することが可能である。
イメージセンサ２は、光電変換で光情報を電気信号へ変換する。イメージセンサ駆動回路３は、イメージセンサ２を駆動するための各種タイミング信号を含むセンサ駆動信号を発生する。サンプルホールド回路４は、イメージセンサ２において電気信号へ変換された映像信号をアナログ値としてある周期の一定期間において保持する。ＡＤＣ５は、サンプルホールド回路４でアナログ値として保持された映像信号をホールド期間中にディジタル変換する。
集積回路１６は、同期信号発生回路７、インタフェースデコーダ２０、レジスタ２１およびインタフェースエンコーダ（通信手段）２２Ａ，２２Ｂ，２２Ｃを備えている。
なお、集積回路１６の同期信号発生回路７、インタフェースデコーダ２０、レジスタ２１およびインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃは、この実施例１の通信タイミング変更方法を実現する半導体装置（電子装置）を構成している。この半導体装置は、前記アナログデバイスの動作モードを決定する制御パラメータをそのアナログデバイスに設定するための通信のタイミングを、ＣＰＵ１の消費電力やコストを増加させることなく、前記アナログデバイスの動作に支障のないタイミング、すなわちブランキング期間に変更するものである。
【００１４】
この実施例１の通信タイミング変更方法では、イメージセンサ駆動回路３、サンプルホールド回路４およびＡＤＣ５などのアナログデバイス毎にインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃが設けられている。同期信号発生回路７は、映像信号が出力されていないブランキング期間についてのタイミングを規定する同期信号を生成する。ＣＰＵ１と集積回路１６との間では、映像信号が出力されていないブランキング期間を除く任意のタイミングで、前記アナログデバイスへ設定される制御パラメータをレジスタ２１へ転送し格納するための通信を行う。このため、同期信号発生回路７で生成された同期信号はＣＰＵ１へ供給される。また、集積回路１６とイメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５などの前記アナログデバイスとの間では、映像信号が出力されていないブランキング期間に、レジスタ２１に格納されている前記制御パラメータを前記アナログデバイスへ設定するための通信を行う。このため、同期信号発生回路７で生成された前記同期信号はインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃに対しても供給される。
この同期信号発生回路７が生成する同期信号は映像信号のブランキング期間に同期した信号であり、インタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃへ供給される動作クロック信号の周波数は、ＣＰＵ１へ供給される動作クロック信号の周波数よりも大きく、インタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃは前記アナログデバイスとの間でブランキング期間内に制御パラメータをアナログデバイスに設定するための通信を行う。
【００１５】
インタフェースデコーダ２０は、ＣＰＵ１から出力された制御パラメータ通信信号をデコードし制御パラメータに変換する。レジスタ２１は、インタフェースデコーダ２０において変換された制御パラメータを一時的に保存する。
なお、これらインタフェースデコーダ２０およびレジスタ２１は、インタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃそれぞれに対応して設けられる構成であってもよい。
インタフェースエンコーダ２２Ａは、同期信号発生回路７から同期信号を受けてタイミング管理を行い、イメージセンサ駆動回路３へ設定される制御パラメータをレジスタ２１から読み出し、制御パラメータ通信信号に変換しながら、ブランキング期間にタイミングよくイメージセンサ駆動回路３と通信を行い、イメージセンサ駆動回路３へ前記制御パラメータを設定する。また、インタフェースエンコーダ２２Ｂは、同期信号発生回路７から同期信号を受けてタイミング管理を行い、サンプルホールド回路４へ設定される制御パラメータをレジスタ２１から読み出し、制御パラメータ通信信号に変換しながら、ブランキング期間にタイミングよくサンプルホールド回路４と通信を行い、サンプルホールド回路４へ前記制御パラメータを設定する。また、インタフェースエンコーダ２２Ｃは、同期信号発生回路７から同期信号を受けてタイミング管理を行い、ＡＤＣ５へ設定される制御パラメータをレジスタ２１から読み出し、制御パラメータ通信信号に変換しながら、ブランキング期間にタイミングよくＡＤＣ５と通信を行い、ＡＤＣ５へ前記制御パラメータを設定する。
すなわち、この実施例１では、イメージセンサ駆動回路３、サンプルホールド回路４およびＡＤＣ５の動作モードを規定する制御パラメータは、イメージセンサ駆動回路３、サンプルホールド回路４およびＡＤＣ５それぞれに対応して設けられたインタフェースエンコーダからブランキング期間に並列的に設定される。
【００１６】
次に動作について説明する。
図２は、この実施例１の通信タイミング変更方法の動作を説明するためのタイミングチャートである。同図（ａ）は、アナログデバイスから得られる映像信号を示している。また、同図（ｂ）は同期信号発生回路７から得られる同期信号を示している。また、同図（ｃ）はＣＰＵ１から集積回路１６のインタフェースでコーダ２０へ任意のタイミングで出力される制御パラメータ通信信号を示している。また、同図（ｄ）は同期信号で管理されたタイミング、すなわちブランキング期間にインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃからアナログデバイスへ制御パラメータ通信信号が出力されるタイミングを示している
。
この実施例１の通信タイミング変更方法は、図２（ｃ）に示すように、ＣＰＵ１から任意のタイミングで送られる制御パラメータを、ＣＰＵ１と前記アナログデバイスとの間に介在させた集積回路１６のレジスタ２１に一時的にバッファリングさせ、その後、同図（ｄ）に示すようにイメージセンサ２において映像信号の読み出しを行わない期間すなわちブランキング期間を狙って、集積回路１６のインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃからイメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５などのアナログデバイスへ前記制御パラメータをタイミングよく出力し設定する。
このようにブランキング期間にイメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５などのアナログデバイスに制御パラメータを設定するための通信を行うことで、通信信号自体が、前記各アナログデバイス内の映像信号に影響を及ぼし、通信ノイズとして映像に表れないようにするものである。
【００１７】
次に、図１のブロック図を参照し、この実施例１の通信タイミング変更方法の動作を説明する。
映像信号のブランキング期間を除く任意のタイミングにおいて、ＣＰＵ１は制御パラメータ通信信号を集積回路１６内のインタフェースデコーダ２０へ通信設定する。インタフェースデコーダ２０は、制御パラメータ通信信号をデコードすることで制御パラメータを生成し、レジスタ２１に書き込む。インタフェースデコーダ２０は複数回ＣＰＵ１と通信を行い、上記手順を繰り返し、イメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５などのアナログデバイスに設定する制御パラメータをレジスタ２１に書き込む。一通りの通信が終わると同期信号発生回路７で生成された同期信号をもとに、ブランキング期間のタイミングと合致させて、インタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃがレジスタ２１から前記各制御パラメータを取り出し、取り出した制御パラメータをそれぞれエンコードし、制御パラメータ通信信号へ変換し、イメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５などの各アナログデバイスへ制御パラメータを設定するための前記制御パラメータ通信信号による通信を行う。
【００１８】
以上説明したように、この実施例１によれば、アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信が、前記アナログデバイス側からみると、ブランキング期間中に行われることになるので、映像信号に制御パラメータ通信信号がノイズとして混入することがない。
また、前記アナログデバイスへ制御パラメータを設定するための通信のタイミングはインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃが同期信号をもとに管理するため、ＣＰＵ１が前記アナログデバイスと直接、通信を行い、前記アナログデバイスへ制御パラメータをそれぞれ設定する従来の場合のように、ＣＰＵ１のタスクの実行状況によって制御パラメータの設定のタイミングが変わるようなこともなくなり、タイミング管理が容易になり、ブランキング期間の全期間を有効に使用できる効果がある。
すなわち、ＣＰＵ１の動作速度を上げるなど、ＣＰＵ１の消費電力やコストを増加させることなく、前記アナログデバイスの動作モードを決定する制御パラメータを前記アナログデバイスへ設定するための通信をブランキング期間に変更できる通信タイミング変更方法および装置を提供できる効果がある。
【実施例２】
【００１９】
図３は、この実施例２の通信タイミング変更方法が適用された撮像装置内の構成を示すブロック図である。図３において図１と同一または相当の部分については同一の符号を付し説明を省略する。この実施例２において前記実施例１と異なる点は、前記実施例１では集積回路１６のインタフェースエンコーダ２２Ａ，２２Ｂ，２２Ｃがアナログデバイスのイメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５ごとに設けられていたのに対し、この実施例２では、インタフェースエンコーダ（通信手段）２２Ｄのみにより全てのアナログデバイスの通信を行うことである。また、集積回路（電子装置）２６は、同期信号発生回路７、インタフェースデコーダ２０、レジスタ２１およびインタフェースエンコーダ２２Ｄを備えている。
この場合、制御パラメータの通信量が多くなるので、限られたブランキング期間で通信を行うことは困難になるが、インタフェースエンコーダ２２の処理動作を高速化することで、図４のタイミングチャートに示すように、ブランキング期間に一度に通信を行うことが可能である。処理を早くすることでインタフェースエンコーダ２２Ｄの消費電力は増えるが、インタフェースエンコーダとアナログデバイスの通信回路のみ処理を早くすればよく、消費電力の増加は小さい。
インタフェースエンコーダ２２Ｄからアナログデバイスのイメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５へは高速シリアル通信により制御パラメータを設定する。この高速シリアル通信では、イメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５に対しＩＤが予め割り当てられており、イメージセンサ駆動回路３、サンプルホールド回路４、ＡＤＣ５は、制御パラメータ通信信号に付されているＩＤ情報をもとに自分宛の制御パラメータであるか否かを判定し、自分宛の制御パラメータであるときに限りその制御パラメータを受信する。  
【００２０】
この実施例２によれば、集積回路２６からの制御パラメータ通信信号の数を少なく出来るので出力ピン、基板上の配線の本数を少なく出来る効果がある。
また、この実施例２でもアナログデバイスの動作状態を決める制御パラメータの設定をＣＰＵ１から行う場合、その制御パラメータをレジスタ２１に格納しておき、前記アナログデバイスの動作に支障がないタイミング（ブランキング期間）でレジスタ２１から前記アナログデバイスにその制御パラメータ設定のための通信を行う。このため、ＣＰＵ１は任意のタイミングで制御パラメータをレジスタ２１へ格納しておけばよく、この結果、ＣＰＵ１に課せられるタイミング管理の制約が緩和され、プログラミングが容易になる。
また、この実施例２でもブランキング期間が短く、通信量が多い場合は、インタフェースエンコーダ以降の通信処理能力を上げれば済むので、ＣＰＵ１の処理能力を上げる場合と比べ、消費電力の増加を抑制でき、消費電力、コストを必要最小限で抑えながら、制御パラメータの通信に伴う映像信号へのノイズ混入を防止できる通信タイミング変更方法および装置を提供できる効果がある。
【実施例３】
【００２１】
図５は、この実施例３の通信タイミング変更方法が適用された撮像装置内の構成を示すブロック図である。図５において図３と同一または相当の部分については同一の符号を付し説明を省略する。この実施例３において前記実施例１と異なる点は、前記実施例１では集積回路１６とＣＰＵ１とがそれぞれ異なるチップ構成であったのに対し、この実施例３では、ＣＰＵ１が同期信号発生回路７、レジスタ２１、インタフェースエンコーダ２２Ｄと同一のチップに構成され、集積回路（電子装置）３６に取り込まれていることである。
【００２２】
この実施例３によれば、集積回路３６にＣＰＵ１を取り込むことで、ＣＰＵ１が直接制御パラメータをレジスタ２１に書くことが出来るため、インタフェースデコーダ２０を削除できシステム構成を簡素化できる効果がある。
また、この実施例３でもアナログデバイスの動作状態を決める制御パラメータの設定をＣＰＵ１から行う場合、その制御パラメータをレジスタ２１に格納しておき、前記アナログデバイスの動作に支障がないタイミング（ブランキング期間）でレジスタ２１から前記アナログデバイスにその制御パラメータ設定のための通信を行う。このため、ＣＰＵ１は任意のタイミングで制御パラメータをレジスタ２１へ格納しておけばよく、この結果、ＣＰＵ１に課せられるタイミング管理の制約が緩和され、プログラミングが容易になる。
また、この実施例３でもブランキング期間が短く、通信量が多い場合は、インタフェースエンコーダ以降の通信処理能力を上げれば済むので、ＣＰＵ１の処理能力を上げる場合と比べ、消費電力の増加を抑制でき、消費電力、コストを必要最小限で抑えながら、制御パラメータの通信に伴う映像信号へのノイズ混入を防止できる通信タイミング変更方法および装置を提供できる効果がある。
【００２３】
なお、以上説明した実施例１、実施例２、実施例３では、イメージセンサ２、イメージセンサ駆動回路３、サンプルホールド回路４およびＡＤＣ５をアナログデバイスとして備えている撮像装置に通信タイミング変更方法が適用される場合について説明したが、他の電子装置であって、その電子装置に用いられているアナログデバイス、アナログデバイスは動作モードを決定する制御パラメータを設定する必要があり、前記制御パラメータを前記アナログデバイスへ設定するための通信のタイミングを、ＣＰＵの消費電力やコストを増加させることなく、前記アナログデバイスの動作に支障のないタイミングに変更できるようにするものであれば、撮像装置に限定されるものではない。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１の通信タイミング変更方法が適用された撮像装置内の構成を示すブロック図である。
【図２】本発明の実施例１の通信タイミング変更方法の動作を説明するためのタイミングチャートである。
【図３】本発明の実施例２の通信タイミング変更方法が適用された撮像装置内の構成を示すブロック図である。
【図４】本発明の実施例２の通信タイミング変更方法の動作を説明するためのタイミングチャートである。
【図５】本発明の実施例３の通信タイミング変更方法が適用された撮像装置内の構成を示すブロック図である。
【図６】従来の通信タイミング変更方法を説明するためのブロック図である。
【図７】映像信号出力期間に制御パラメータの通信が行われたときの、映像信号と同期信号と、制御パラメータの通信が行われたタイミングとの関係を示すタイミングチャートである。
【図８】ブランキング期間中に制御パラメータの通信を行う場合の映像信号と同期信号と、制御パラメータの通信が行われたタイミングとの関係を示すタイミングチャートである。
【符号の説明】
【００２５】
１……ＣＰＵ、２……イメージセンサ（アナログデバイス）、３……イメージセンサ駆動部（アナログデバイス）、４……サンプルホールド回路（アナログデバイス）、５……ＡＤＣ（アナログデバイス）、７……同期信号発生回路、１６，２６，３６……集積回路（電子装置）、２１……レジスタ、２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ……インタフェースエンコーダ（通信手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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