(57)【要約】【課題】  データ通信速度を適宜変更し得るようにする。【解決手段】  情報処理装置２において、カード型半導体記憶装置３とデータ通信する際に用いるクロック信号Ｓ１ｂの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置３においても、情報処理装置２とデータ通信する際に用いるクロック信号Ｓ１ｄの周波数を同じように変化させることができる。この結果、情報処理装置２とカード型半導体記憶装置３との間のデータ通信速度を適宜変更することができる通信システム１を実現することができる。【選択図】          図１
2006079560.tif 000002
【特許請求の範囲】
【請求項１】
第１の通信装置及び当該第１の通信装置とデータ通信する第２の通信装置を有し、
上記第１の通信装置は、
クロック生成部により生成されるクロック信号の周波数を変更する周波数変更手段と、
上記クロック生成部により生成される上記クロック信号を上記第２の通信装置に対して供給するクロック信号供給手段と、
上記クロック信号供給手段により供給する上記クロック信号を、上記周波数変更手段により周波数を変更した後の上記クロック信号と同周波数にするように命令する周波数変更命令データを、上記第２の通信装置に対して供給する命令供給手段と
を具え、
上記第２の通信装置は、
上記第１の通信装置からの上記クロック信号を受信するクロック信号受信手段と、
上記第１の通信装置からの上記周波数変更命令データを受信する命令受信手段と、
上記受信した周波数変更命令データに応じて上記受信したクロック信号の周波数を変更する周波数変更手段と
を具え、
上記第１及び第２の通信装置は、
それぞれの上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいてデータ通信する
ことを特徴とする通信システム。
【請求項２】
上記第２の通信装置は、
上記第１の通信装置に対して送信する送信データに同期した送信データ同期信号を上記第１の通信装置に対して送信する送信データ同期信号送信手段を有し、
上記第１の通信装置は、
上記第２の通信装置からの上記送信データ同期信号に基づいて上記第１の通信装置からの上記送信データをラッチするラッチ手段を有する
ことを特徴とする請求項１に記載の通信システム。
【請求項３】
上記第２の通信装置は、
上記第１の通信装置とのデータ通信により上記第１の通信装置から受信したデータを記憶する記憶手段
を具えることを特徴とする請求項１に記載の通信システム。
【請求項４】
データ通信先装置から供給されるクロック信号を受信するクロック信号受信手段と、
上記データ通信先装置から、上記供給されるクロック信号の周波数を変更するように命令する周波数変更命令データを受信する命令受信手段と、
上記受信した周波数変更命令データに応じて上記受信したクロック信号の周波数を変更する周波数変更手段と、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置とデータ通信するデータ通信手段と
を具えることを特徴とする通信装置。
【請求項５】
上記周波数変更手段は、
上記受信したクロック信号を逓倍する逓倍部と、
上記逓倍部により逓倍されたクロック信号を上記受信した周波数変更命令データに応じて分周する分周部と
を具えることを特徴とする請求項４に記載の通信装置。
【請求項６】
上記データ通信手段は、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置への送信データをラッチする第１のラッチ手段と、
上記周波数変更手段により周波数を変更した後の上記クロック信号に基づいて上記データ通信先装置からの受信データをラッチする第２のラッチ手段と
を具えることを特徴とする請求項４に記載の通信装置。
【請求項７】
上記データ通信先装置から、上記データ通信手段により通信されるデータの種類が示されたデータ種類情報を受信するデータ種類情報受信手段を有し、
上記データ種類情報受信手段は、上記データ通信先装置から供給される上記クロック信号に基づいて動作する
ことを特徴とする請求項４に記載の通信装置。
【請求項８】
上記データ通信手段により上記データ通信先装置に対して送信する送信データに同期した送信データ同期信号を上記データ通信先装置に対して送信する送信データ同期信号送信手段
を具えることを特徴とする請求項４に記載の通信装置。
【請求項９】
上記データ通信先装置とのデータ通信により上記データ通信先装置から受信したデータを記憶する記憶手段
を具えることを特徴とする請求項４に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信システム及び通信装置に関し、例えば、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリに記憶するようになされた半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
近年この種の半導体記憶装置として、カード型の形状に構成されたカード型半導体記憶装置が普及している。例えばこのカード型半導体記憶装置としては、メモリスティック（Ｒ）等が広く知られている（例えば特許文献１参照）。
【０００３】
このようなカード型半導体記憶装置が例えばパーソナルコンピュータ等に相当する情報処理装置に接続されると、情報処理装置からカード型半導体記憶装置に対して書き込まれるデータや、カード型半導体記憶装置から情報処理装置に対して読み出されるデータが、カード型半導体記憶装置と情報処理装置との間でやり取りされる。
【特許文献１】特開２００３−２４２４７０公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで一般的に、情報処理装置からカード型半導体記憶装置に対して書き込まれるデータが例えば画像データ等の情報量の多いデータである場合には、このデータをカード型半導体記憶装置に対して早く書き込み終えるためにも、情報処理装置とカード型半導体記憶装置との間のデータ通信速度を上げることが要求される。
【０００５】
その一方で情報処理装置とカード型半導体記憶装置との間で情報量の少ないデータがやり取りされる場合には、情報処理装置及びカード型半導体記憶装置における消費電力を低減させるためにも、情報処理装置とカード型半導体記憶装置との間のデータ通信速度を下げることが要求される。
【０００６】
これら要求を満たすためには、情報処理装置とこれに接続されているカード型半導体記憶装置との間のデータ通信速度を適宜変更し得るようにする必要がある。
【０００７】
本発明は以上の点を考慮してなされたもので、データ通信速度を適宜変更し得るようにした通信システム及び通信装置を提案しようとするものである。
【課題を解決するための手段】
【０００８】
かかる課題を解決するため本発明においては、第１の通信装置及び当該第１の通信装置とデータ通信する第２の通信装置を有する通信システムにおいて、第１の通信装置には、クロック生成部により生成されるクロック信号の周波数を変更する周波数変更手段と、クロック生成部により生成されるクロック信号を第２の通信装置に対して供給するクロック信号供給手段と、クロック信号供給手段により供給するクロック信号を、周波数変更手段により周波数を変更した後のクロック信号と同周波数にするように命令する周波数変更命令データを、第２の通信装置に対して供給する命令供給手段とを設け、第２の通信装置には、第１の通信装置からのクロック信号を受信するクロック信号受信手段と、第１の通信装置からの周波数変更命令データを受信する命令受信手段と、受信した周波数変更命令データに応じて受信したクロック信号の周波数を変更する周波数変更手段とを設け、第１及び第２の通信装置は、それぞれの周波数変更手段により周波数を変更した後のクロック信号に基づいてデータ通信するようにした。
【０００９】
この結果この通信システムでは、第１の通信装置において、第２の通信装置とデータ通信する際に用いるクロック信号の周波数を変化させることができると共に、これに応じて第２の通信装置においても、第１の通信装置とデータ通信する際に用いるクロック信号の周波数を同じように変化させることができる。この結果、第１の通信装置と第２の通信装置との間のデータ通信速度を適宜変更することができる通信システムを実現することができる。
【発明の効果】
【００１０】
本発明によれば、第１の通信装置において、第２の通信装置とデータ通信する際に用いるクロック信号の周波数を変化させることができると共に、これに応じて第２の通信装置においても、第１の通信装置とデータ通信する際に用いるクロック信号の周波数を同じように変化させることができる。この結果、第１の通信装置と第２の通信装置との間のデータ通信速度を適宜変更することができる通信システムを実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下図面について、本発明の一実施の形態を詳述する。
【００１２】
（１）通信システムの全体構成
図１において、１は全体として通信システムを示し、パーソナルコンピュータ等に相当する情報処理装置２と、当該情報処理装置２に接続されるカード型半導体記憶装置３とを有する。
【００１３】
情報処理装置２とカード型半導体記憶装置３とが接続されると、図２に示す情報処理装置２内の基板１０に設けられた各端子Ｔ（１〜７）と、図３に示すカード型半導体記憶装置３内のＩＣチップ２０に設けられた各端子Ｔ（１１〜１７）とが、線路Ｌ（１〜７）を介して接続される。因みに、情報処理装置２側の各端子Ｔ（１〜７）とカード型半導体記憶装置３側の各端子Ｔ（１１〜１７）とを結ぶこれら線路Ｌ（１〜７）は、情報処理装置２とカード型半導体記憶装置３とが接続された際、例えば、情報処理装置２に設けられた複数の接続ピンのそれぞれとカード型半導体記憶装置３に設けられた複数の接続ピンのそれぞれとが接触することにより確立されるものである。
【００１４】
ここで図２を用いて、情報処理装置２の構成を詳細に説明する。この情報処理装置２は、クロック信号Ｓ１を生成するための発振器１１を有し、当該発振器１１により生成したクロック信号Ｓ１を、第１端子Ｔ１及び第１線路Ｌ１を順次介して、カード型半導体記憶装置３に対して供給するようになされている。因みに本実施の形態の場合この発振器１１は、例えば３３［ＭＨｚ］のクロック信号Ｓ１を生成するようになされている。
【００１５】
またこの情報処理装置２は、カード型半導体記憶装置３を駆動するための電力を、第２端子Ｔ２及び第２線路Ｌ２を順次介して、カード型半導体記憶装置３に供給するようになされている。またこの情報処理装置２は、その内部のグランドが第３端子Ｔ３及び第３線路Ｌ３を介して、カード型半導体記憶装置３側のグランドに接続される。これにより、情報処理装置２側のグランドレベルとカード型半導体記憶装置３側のグランドレベルとが一致するようになされている。
【００１６】
またこの情報処理装置２は、データ処理部１２を有している。このデータ処理部１２は、情報処理装置２内の各回路部を制御するための制御部等からなる。例えばこのデータ処理部１２は、入力インターフェース部１６を介して第５端子Ｔ５の電圧レベルを検出することにより、情報処理装置２に対してカード型半導体記憶装置３が接続されたか否かを認識するようになされている。
【００１７】
つまりこの第５端子Ｔ５が接続されている第５線路Ｌ５は、例えば、抵抗Ｒ１を介して情報処理装置２内の所定電圧に接続されている（プルアップされている）。また情報処理装置２とカード型半導体記憶装置３とが接続された場合、この第５端子Ｔ５は第５線路Ｌ５を介してカード型半導体記憶装置３側のグランドに接続される。これにより情報処理装置２のデータ処理部１２は、第５端子Ｔ５の電圧レベルが所定電圧であることを検出した場合、情報処理装置２に対してカード型半導体記憶装置３が接続されていないと判断することができ、第５端子Ｔ５の電圧レベルがグランドレベルであることを検出した場合、情報処理装置２に対してカード型半導体記憶装置３が接続されていると判断することができる。
【００１８】
またこの情報処理装置２は、発振器１１により生成したクロック信号Ｓ１の周波数を変更するＰＬＬ（Phase Lock Loop）回路１３を有している。このＰＬＬ回路１３は、発振器１１から入力されるクロック信号Ｓ１を例えば４逓倍する逓倍部１３Ａと、当該逓倍部１３Ａにより４逓倍されたクロック信号Ｓ１ａを分周する分周部１３Ｂとを有している。
【００１９】
ここでこの情報処理装置２のデータ処理部１２は、第５端子Ｔ５の電圧レベルを検出することにより情報処理装置２に対してカード型半導体記憶装置３が接続されたことを認識すると、データ処理部１２内のレジスタ１２Ａに格納された分周比データに基づいて分周部１３Ｂをリセットするように命令するリセット命令信号Ｓ２を、ＰＬＬ回路１３に対して送出する。因みに本実施の形態の場合この分周比データには、初期値として例えば分周比値「２（４分周）」が示されている。
【００２０】
ＰＬＬ回路１３は、データ処理部１２からリセット命令信号Ｓ２を受信すると、これに応じてデータ処理部１２内のレジスタ１２Ａに格納されている分周比データに示されている分周比値「２（４分周）」に基づいて、逓倍部１３Ａからのクロック信号Ｓ１ａを４分周する動作をさせるように、分周部１３Ｂをリセットする。この結果この分周部１３Ｂは、逓倍部１３Ａにより４逓倍されたクロック信号Ｓ１ａを４分周し、得られたクロック信号Ｓ１ｂを第１フリップフロップ回路Ｆ１に対して供給する。
【００２１】
このようにしてこのＰＬＬ回路１３は、発振器１１により生成された３３［ＭＨｚ］のクロック信号Ｓ１を４逓倍及び４分周し、この結果得られた３３［ＭＨｚ］のクロック信号Ｓ１ｂを、第１フリップフロップ回路Ｆ１に対して供給するようになされている。
【００２２】
実際上このＰＬＬ回路１３は、発振器１１から供給されたクロック信号Ｓ１を、逓倍部１３Ａ及び分周部１３Ｂにより正確に４逓倍及び４分周し得るようになったとき（つまりロックインしたとき）、この旨を示すロックイン通知信号Ｓ３をデータ処理部１２に対して供給する。これによりこのデータ処理部１２は、ＰＬＬ回路１３がロックインしたことを認識し得るようになされている。
【００２３】
第１フリップフロップ回路Ｆ１は、データ処理部１２から出力インターフェース部１４を介して供給される、カード型半導体記憶装置３へのデータを、ＰＬＬ回路１３から供給される３３［ＭＨｚ］のクロック信号Ｓ１ｂに基づいて順次ラッチすることにより、このデータを入出力バッファ１５、第６端子Ｔ６及び第６線路Ｌ６を順次介して、カード型半導体記憶装置３に対して供給する。従ってこの場合この情報処理装置２は、３３［ＭＨｚ］の通信速度により、カード型半導体記憶装置３へのデータを、カード型半導体記憶装置３に対して送出するようになされている。
【００２４】
第２フリップフロップ回路Ｆ２は、データ処理部１２から出力インターフェース部１４を介して供給されるステータス通知信号Ｓ４を、発振器１１から供給される３３［ＭＨｚ］のクロック信号Ｓ１に基づいて順次ラッチすることにより、このステータス通知信号Ｓ４を第４端子Ｔ４及び第４線路Ｌ４を順次介して、カード型半導体記憶装置３に対して供給する。従ってこの場合この情報処理装置２は、３３［ＭＨｚ］の通信速度により、ステータス通知信号Ｓ４をカード型半導体記憶装置３に対して送出するようになされている。
【００２５】
ここで、このステータス通知信号Ｓ４について詳細に説明する。本実施の形態の場合このステータス通知信号Ｓ４は、情報処理装置２のデータ処理部１２により生成される。
【００２６】
最初に、書き込み処理時のステータス信号Ｓ４について説明する。因みにこの場合この書き込み処理は、情報処理装置２からカード型半導体記憶装置３に対してデータが送出され、カード型半導体記憶装置３がこのデータを内部の半導体メモリに対して書き込む処理に相当する。
【００２７】
この情報処理装置２のデータ処理部１２は、例えば、第６線路Ｌ６を介してカード型半導体記憶装置３に対し、書き込み処理に関するコマンドデータ（例えば、データを書き込む旨を示したコマンドデータ）を送信する際、その旨を示したステータス通知信号Ｓ４を生成し、これを第４線路Ｌ４を介してカード型半導体記憶装置３に対して供給する。これによりカード型半導体記憶装置３は、当該供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２との間のデータ通信が現在「コマンドデータをやり取りする状態」であることを認識することができる。
【００２８】
次いでこの情報処理装置２のデータ処理部１２は、例えば、第６線路Ｌ６を介してカード型半導体記憶装置３に対し、かかるコマンドデータの内容に応じたデータ（つまり書き込みデータ）を送信する際、その旨を示したステータス通知信号Ｓ４を生成し、これを第４線路Ｌ４を介してカード型半導体記憶装置３に対して供給する。これによりカード型半導体記憶装置３は、当該供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２との間のデータ通信が現在「情報処理装置２からコマンドデータに応じたデータが送信される状態」であることを認識することができる。
【００２９】
続いてこの情報処理装置２のデータ処理部１２は、例えば、カード型半導体記憶装置３から第６線路Ｌ６を介して、かかるデータを正常に受信し終えたか否かの通知データを受信する際、その旨を示したステータス通知信号Ｓ４を生成し、これを第４線路Ｌ４を介してカード型半導体記憶装置３に対して供給する。これによりカード型半導体記憶装置３は、当該供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２との間のデータ通信が現在「情報処理装置２に対してかかる通知データを送信すべき状態」であることを認識することができる。
【００３０】
次に、読み出し処理時のステータス信号Ｓ４について説明する。因みにこの場合この読み出し処理は、カード型半導体記憶装置３の半導体メモリから読み出されたデータが、カード型半導体記憶装置３から情報処理装置２に対して送出される処理に相当する。
【００３１】
この情報処理装置２のデータ処理部１２は、例えば、第６線路Ｌ６を介してカード型半導体記憶装置３に対し、読み出し処理に関するコマンドデータ（例えば、データを読み出す旨を示したコマンドデータ）を送信する際、その旨を示したステータス通知信号Ｓ４を生成し、これを第４線路Ｌ４を介してカード型半導体記憶装置３に対して供給する。これによりカード型半導体記憶装置３は、当該供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２との間のデータ通信が現在「コマンドデータをやり取りする状態」であることを認識することができる。
【００３２】
次いでこの情報処理装置２のデータ処理部１２は、例えば、カード型半導体記憶装置３から第６線路Ｌ６を介して、読み出し処理を許可する旨の通知データを受信する際、その旨を示したステータス通知信号Ｓ４を生成し、これを第４線路Ｌ４を介してカード型半導体記憶装置３に対して供給する。これによりカード型半導体記憶装置３は、当該供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２との間のデータ通信が現在「情報処理装置２に対してかかる通知データを送信すべき状態」であることを認識することができる。
【００３３】
続いてこの情報処理装置２のデータ処理部１２は、例えば、カード型半導体記憶装置３から第６線路Ｌ６を介して、かかるコマンドデータに応じたデータ（つまり読み出しデータ）を受信する際、その旨を示したステータス通知信号Ｓ４を生成し、これを第４線路Ｌ４を介してカード型半導体記憶装置３に対して供給する。これによりカード型半導体記憶装置３は、当該供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２との間のデータ通信が現在「情報処理装置２からのコマンドデータに応じたデータを読み出して送信する状態」であることを認識することができる。
【００３４】
このようにしてこの情報処理装置２は、ステータス通知信号Ｓ４をカード型半導体記憶装置３に対して供給することにより、そのとき第６線路Ｌ６を介して通信するデータの種類をカード型半導体記憶装置３に対して通知するようになされている。
【００３５】
一方、カード型半導体記憶装置３から供給されるデータストローブ信号Ｓ５が、第７線路Ｌ７及び第７端子Ｔ７を順次介してＤＬＬ（Delay Lock Loop）回路１５に対して供給される。因みにこのデータストローブ信号Ｓ５は、カード型半導体記憶装置３から第６線路Ｌ６及び第６端子Ｔ６を順次介して情報処理装置２に供給されるデータに同期して、カード型半導体記憶装置３から供給されるものである。
【００３６】
ＤＬＬ回路１５は、当該供給されたデータストローブ信号Ｓ５に対して、その周波数を２倍する処理を実行した後その位相を９０度ずらす処理を実行し、この結果得られた信号（以下、これをラッチタイミング信号と呼ぶ）Ｓ５ａを第３フリップフロップ回路Ｆ３に対して供給する。
【００３７】
第３フリップフロップ回路Ｆ３は、ＤＬＬ回路１５から供給されるラッチタイミング信号Ｓ５ａに基づいて、カード型半導体記憶装置３から第６端子Ｔ６及び入出力バッファ１５を順次介して供給されるデータを順次ラッチすることにより、カード型半導体記憶装置３からのデータを取り込み、これを入力インターフェース部１６を介してデータ処理部１２に供給するようになされている。
【００３８】
次に図３を用いて、カード型半導体記憶装置３の構成を詳細に説明する。このカード型半導体記憶装置３は、データ処理部２１を有している。例えばこのデータ処理部２１は、カード型半導体記憶装置３内の各回路部を制御する制御部や、データが書き込まれる半導体メモリや、当該半導体メモリに書き込むデータに対して誤り訂正符合を付加する処理等を実行する誤り訂正回路等からなる。
【００３９】
またこのカード型半導体記憶装置３は、情報処理装置２の発振器１１から第１線路Ｌ１及び第１１端子Ｔ１１を順次介して供給されるクロック信号Ｓ１の周波数を変更するＰＬＬ回路２２を有している。このＰＬＬ回路２２は、情報処理装置２側のＰＬＬ回路１３と同じように、供給されるクロック信号Ｓ１を例えば４逓倍する逓倍部２２Ａと、当該逓倍部２２Ａにより４逓倍されたクロック信号Ｓ１ｅを分周する分周部２２Ｂとを有している。
【００４０】
このカード型半導体記憶装置３は情報処理装置２に接続されると、その内部のグランドレベルが第１３端子Ｔ１３及び第３線路Ｌ３を介して情報処理装置２側のグランドレベルと一致する。またこのときこのカード型半導体記憶装置３内のパワーオンリセット回路２３に対しては、情報処理装置２から第２線路Ｌ２及び第１２端子Ｔ１２を順次介して電力が供給される。
【００４１】
これに応じてパワーオンリセット回路２３は、この電力をカード型半導体記憶装置３内の各回路部に供給することにより当該各回路部を駆動開始させる。さらにこのときこのパワーオンリセット回路２３は、データ処理部２１内のレジスタ２１Ａに格納された分周比データに基づいて分周部２２Ｂをリセットするように命令するリセット命令信号Ｓ１１を、ＡＮＤ回路２４を介してＰＬＬ回路２２に対して入力する。因みに本実施の形態の場合この分周比データには、情報処理装置２側の分周比データと同じように、初期値として例えば分周比値「２（４分周）」が示されている。
【００４２】
因みに本実施の形態の場合、このＡＮＤ回路２４の第１入力端子Ｐ１に対しては、通常、データ処理部２１からＬＯＷレベルの信号が反転入力されている。またこのＡＮＤ回路２４の第２入力端子Ｐ２に対しては、通常、パワーオンリセット回路２３からＨＩＧＨレベルの信号が入力されている。これによりこのＡＮＤ回路２４からＰＬＬ回路２２に対しては、通常、ＨＩＧＨレベルの出力信号が出力される。ここでカード型半導体記憶装置３が情報処理装置２に対して接続されると、これに応じてパワーオンリセット回路２３は、ＡＮＤ回路２４の第２入力端子Ｐ２に対してＬＯＷレベルの信号を所定期間供給する。これによりこの期間中、ＡＮＤ回路２４からＰＬＬ回路２２に対して出力される出力信号もＨＩＧＨレベルからＬＯＷレベルに遷移する。ＰＬＬ回路２２は、この出力信号の電圧レベルの遷移を検出し、これをリセット命令信号Ｓ１１として認識するようになされている。
【００４３】
ＰＬＬ回路２２は、パワーオンリセット回路２３からリセット命令信号Ｓ１１を受信すると、これに応じてデータ処理部２１内のレジスタ２１Ａに格納されている分周比データに示されている分周比値「２（４分周）」に基づいて、逓倍部２２Ａからのクロック信号Ｓ１ｅを４分周する動作をさせるように、分周部２２Ｂをリセットする。この結果この分周部２２Ｂは、逓倍部２２Ａにより４逓倍されたクロック信号Ｓ１ｅを４分周し、得られたクロック信号Ｓ１ｄを第１１フリップフロップ回路Ｆ１１、第１２フリップフロップ回路Ｆ１２及び第１３フリップフロップ回路Ｆ１３に対して供給する。
【００４４】
このようにしてこのＰＬＬ回路２２は、情報処理装置２から供給された３３［ＭＨｚ］のクロック信号Ｓ１を４逓倍及び４分周し、この結果得られた３３［ＭＨｚ］のクロック信号Ｓ１ｄを、第１１フリップフロップ回路Ｆ１１、第１２フリップフロップ回路Ｆ１２及び第１３フリップフロップ回路Ｆ１３に対して供給するようになされている。
【００４５】
実際上このＰＬＬ回路２２は、情報処理装置２から供給されたクロック信号Ｓ１を、逓倍部２２Ａ及び分周部２２Ｂにより正確に４逓倍及び４分周し得るようになったとき（つまりロックインしたとき）、この旨を示すロックイン通知信号Ｓ１２をデータ処理部２１に対して供給する。これによりこのデータ処理部２１は、ＰＬＬ回路２２がロックインしたことを認識し得るようになされている。
【００４６】
第１１フリップフロップ回路Ｆ１１は、情報処理装置２から第６線路Ｌ６、第１６端子Ｔ１６及び入出力バッファ２５を順次介して供給されるデータを、ＰＬＬ回路２２から供給される３３［ＭＨｚ］のクロック信号Ｓ１ｄを反転したものに基づいてラッチする。これによりこの第１１フリップフロップ回路Ｆ１１は、情報処理装置２から３３［ＭＨｚ］の通信速度により供給される当該データを確実に取り込むことができる。
【００４７】
そしてこの第１１フリップフロップ回路Ｆ１１は、当該取り込んだデータを入力インターフェース部２６を介してデータ処理部２１に供給する。
【００４８】
またこの際第１４フリップフロップ回路Ｆ１４は、情報処理装置２から第４線路Ｌ４及び第１４端子Ｔ１４を介して順次供給されるステータス通知信号Ｓ４を、情報処理装置２から第１線路Ｌ１及び第１１端子Ｔ１１を順次介して供給される３３［ＭＨｚ］のクロック信号Ｓ１に基づいてラッチする。これによりこの第１４フリップフロップ回路Ｆ１４は、情報処理装置２から３３［ＭＨｚ］の通信速度により供給される当該ステータス通知信号Ｓ４を確実に取り込むことができる。
【００４９】
そしてこの第１４フリップフロップ回路Ｆ１４は、当該取り込んだステータス通知信号Ｓ４を入力インターフェース部２６を介してデータ処理部２１に供給する。
【００５０】
かくしてこのデータ処理部２１は、情報処理装置２から第１１フリップフロップ回路Ｆ１１を介して受信したデータの種類を、情報処理装置２から第１４フリップフロップ回路Ｆ１４を介して受信したステータス通知信号Ｓ４に基づいて認識することができる。その結果このデータ処理部２１は、情報処理装置２から受信したデータを正常に処理することができる。
【００５１】
またこのカード型半導体記憶装置３のデータ処理部２１は、例えば、情報処理装置２から供給されるステータス通知信号Ｓ４に基づいて、情報処理装置２に対してデータを送信すべきことを認識すると、当該データを出力インターフェース部２７を介して第１２フリップフロップ回路Ｆ１２に対して供給すると共に、当該データに同期したデータストローブ信号Ｓ５を出力インターフェース部２７を介して第１３フリップフロップ回路Ｆ１３に対して供給する。
【００５２】
このとき第１２フリップフロップ回路Ｆ１２は、当該出力インターフェース部２７から供給されるデータを、ＰＬＬ回路２２から供給される３３［ＭＨｚ］のクロック信号Ｓ１ｄに基づいて順次ラッチすることにより、当該データを第１６端子Ｔ１６及び第６線路Ｌ６を順次介して、情報処理装置２に対して供給する。さらにこのとき第１３フリップフロップ回路Ｆ１３は、当該出力インターフェース部２７から供給されるデータストローブ信号Ｓ５を、ＰＬＬ回路２２から供給される３３［ＭＨｚ］のクロック信号Ｓ１ｄに基づいて順次ラッチすることにより、当該データストローブ信号Ｓ５を第１７端子Ｔ１７及び第７線路Ｌ７を順次介して、情報処理装置２に対して供給する。
【００５３】
かくしてこのカード型半導体記憶装置３は、情報処理装置２に対して送信すべきデータを、第６線路Ｌ６を介して情報処理装置２に対して送出すると共に、当該データに同期したデータストローブ信号Ｓ５を、第７線路Ｌ７を介して情報処理装置２に対して送出することができる。
【００５４】
以上のようにしてこの場合この通信システム１においては、情報処理装置２からカード型半導体記憶装置３に対して３３［ＭＨｚ］の通信速度により送信されるステータス通知信号Ｓ４に応じた種類のデータを、情報処理装置２及びカード型半導体記憶装置３が第６線路Ｌ６を介して３３［ＭＨｚ］のデータ通信速度により送受するようになされている。
【００５５】
ところで図２に示した情報処理装置２のデータ処理部１２は、例えば、カード型半導体記憶装置３に対して送信するデータの情報量が所定値より大きいことを認識すると、カード型半導体記憶装置３とのデータ通信速度を上げるべきと判断し、レジスタ１２Ａに格納されている分周比データの分周比値を例えば「２（４分周）」から「１（２分周）」に変更する。
【００５６】
またこのとき情報処理装置２のデータ処理部１２は、カード型半導体記憶装置３側のレジスタ２１Ａに格納されている分周比データの分周比値を「１（２分周）」に変更するように命令する分周比変更命令データＤ１を、出力インターフェース部１４、第１フリップフロップ回路Ｆ１及び第６端子Ｔ６を順次介してカード型半導体記憶装置３に対して送出する。
【００５７】
カード型半導体記憶装置３のデータ処理部２１は、かかる分周比変更命令データＤ１を第１６端子Ｔ１６、第１１フリップフロップ回路Ｆ１１及び入力インターフェース部２６を順次介して受信すると、当該受信した分周比変更命令データＤ１に基づいて、レジスタ２１Ａに格納されている分周比データの分周比値を「２（４分周）」から「１（２分周）」に変更する。
【００５８】
次いでカード型半導体記憶装置３のデータ処理部２１は、レジスタ２１Ａに格納されている分周比データに基づいて分周部２２Ｂをリセットするように命令するリセット命令信号Ｓ１１を、ＡＮＤ回路２４を介してＰＬＬ回路２２に対して送出する。
【００５９】
実際このときこのデータ処理部２１は、所定期間、ＡＮＤ回路２４の第１入力端子Ｐ１に対してＨＩＧＨレベルの信号を反転入力する。これによりこの期間中、ＡＮＤ回路２４から出力される出力信号もＨＩＧＨレベルからＬＯＷレベルに遷移する。ＰＬＬ回路２２は、この出力信号の電圧レベルの遷移を検出し、これをかかるリセット命令信号Ｓ１１として認識するようになされている。
【００６０】
ＰＬＬ回路２２は、データ処理部２１からリセット命令信号Ｓ１１を受信すると、これに応じてデータ処理部２１内のレジスタ２１Ａに格納されている分周比データに示されている分周比値「１（２分周）」に基づいて、逓倍部２２Ａからのクロック信号Ｓ１ｅを２分周する動作をさせるように、分周部２２Ｂをリセットする。この結果この分周部２２Ｂは、逓倍部２２Ａにより４逓倍されたクロック信号Ｓ１ｅを２分周し、得られた６６［ＭＨｚ］のクロック信号Ｓ１ｄを第１１フリップフロップ回路Ｆ１１、第１２フリップフロップ回路Ｆ１２及び第１３フリップフロップ回路Ｆ１３に対して供給する。
【００６１】
かくしてこの後第１１フリップフロップ回路Ｆ１１は、情報処理装置２から第１６端子Ｔ１６を介して入力されるデータを、ＰＬＬ回路２２から供給される６６［ＭＨｚ］のクロック信号Ｓ１ｄを反転したものに基づいてラッチするように動作する。また第１２フリップフロップ回路Ｆ１２は、データ処理部２１から出力インターフェース部２７を介して供給される、情報処理装置２へのデータを、ＰＬＬ回路２２から供給される６６［ＭＨｚ］のクロック信号Ｓ１ｄに基づいてラッチするように動作する。また第１３フリップフロップ回路Ｆ１３も、データ処理部２１から出力インターフェース部２７を介して供給される、かかるデータに同期したデータストローブ信号Ｓ５を、ＰＬＬ回路２２から供給される６６［ＭＨｚ］のクロック信号Ｓ１ｄに基づいてラッチするように動作する。
【００６２】
これに対して第１４フリップフロップ回路Ｆ１４は、情報処理装置２から第１４端子Ｔ１４を介して入力されるステータス通知信号Ｓ４を、情報処理装置２から第１１端子Ｔ１１を介して供給される３３［ＭＨｚ］のクロック信号Ｓ１に基づいてラッチするように動作し続ける。
【００６３】
ところでこのＰＬＬ回路２２は、情報処理装置２から供給されたクロック信号Ｓ１を、逓倍部２２Ａ及び分周部２２Ｂにより正確に４逓倍及び２分周し得るようになったとき（つまりロックインしたとき）、この旨を示したロックイン通知信号Ｓ１２をデータ処理部２１に対して供給する。これによりこのデータ処理部２１は、ＰＬＬ回路２２が再度ロックインしたことを認識し得るようになされている。
【００６４】
このようにカード型半導体記憶装置３のデータ処理部２１は、ＰＬＬ回路２２が再度ロックインしたことを認識すると、この旨を示したロックイン通知データＤ２を、出力インターフェース部２７、第１２フリップフロップ回路Ｆ１２及び第１６端子Ｔ１６を順次介して、情報処理装置２に対して送信する。
【００６５】
情報処理装置２のデータ処理部１２は、カード型半導体記憶装置３からのロックイン通知データＤ２を、第６端子Ｔ６、第３フリップフロップ回路Ｆ３及び入力インターフェース部１６を順次介して受信すると、情報処理装置２側のレジスタ１２Ａに格納されている分周比データに基づいて分周部１３Ｂをリセットするように命令するリセット命令信号Ｓ２を、情報処理装置２側のＰＬＬ回路１３に対して送出する。
【００６６】
ＰＬＬ回路１３は、データ処理部１２からリセット命令信号Ｓ２を受信すると、これに応じてデータ処理部１２内のレジスタ１２Ａに格納されている分周比データに示されている分周比値「１（２分周）」に基づいて、逓倍部１３Ａからのクロック信号Ｓ１ａを２分周する動作をさせるように、分周部１３Ｂをリセットする。この結果この分周部１３Ｂは、逓倍部１３Ａにより４逓倍されたクロック信号Ｓ１ａを２分周し、得られた６６［ＭＨｚ］のクロック信号Ｓ１ｂを第１フリップフロップ回路Ｆ１に対して供給する。
【００６７】
この結果この第１フリップフロップ回路Ｆ１は、データ処理部１２から出力インターフェース部１４を介して供給される、カード型半導体記憶装置３へのデータを、ＰＬＬ回路１３から供給される６６［ＭＨｚ］のクロック信号Ｓ１ｂに基づいてラッチするように動作する。
【００６８】
これに対して第２フリップフロップ回路Ｆ２は、データ処理部１２から出力インターフェース部１４を介して入力されるステータス通知信号Ｓ４を、発振器１１から供給される３３［ＭＨｚ］のクロック信号Ｓ１に基づいてラッチするように動作し続ける。
【００６９】
また第３フリップフロップ回路Ｆ３は、カード型半導体記憶装置３から第７端子Ｔ７を介して入力されたデータストローブ信号Ｓ５を基にＤＬＬ回路１５が生成したラッチタイミング信号Ｓ５ａに基づいて、カード型半導体記憶装置３から第６端子Ｔ６を介して供給されたデータをラッチするように動作する。
【００７０】
かくしてこの場合この通信システム１においては、情報処理装置２からカード型半導体記憶装置３に対して３３［ＭＨｚ］の通信速度により送信されるステータス通知信号Ｓ４に応じた種類のデータを、情報処理装置２及びカード型半導体記憶装置３が第６線路Ｌ６を介して６６［ＭＨｚ］のデータ通信速度により送受するようになされている。
【００７１】
（２）データ通信開始処理
情報処理装置２に対してカード型半導体記憶装置３が接続された際、情報処理装置２とカード型半導体記憶装置３との間でデータ通信開始処理を実行するようになされている。ここでは図４に示すフローチャートを用いて、このデータ通信開始処理の手順ＲＴ１を説明する。
【００７２】
情報処理装置２のデータ処理部１２は、第５端子Ｔ５の電圧レベルを検出することにより情報処理装置２に対してカード型半導体記憶装置３が接続されたことを認識すると、ステップＳＰ１に進み、リセット命令信号Ｓ２をＰＬＬ回路１３に対して供給開始する。
【００７３】
またこのときカード型半導体記憶装置３のパワーオンリセット回路２３は、接続先の情報処理装置２から第１２端子Ｔ１２を介して電力が供給開始されると、ステップＳＰ１１に進み、リセット命令信号Ｓ１１をＰＬＬ回路２２に対して供給開始する。
【００７４】
情報処理装置２のＰＬＬ回路１３は、情報処理装置２のデータ処理部１２からリセット命令信号Ｓ２を受信すると、ステップＳＰ２に進み、このデータ処理部１２内のレジスタ１２Ａに格納されている分周比データに基づいて、逓倍部１３Ａからのクロック信号Ｓ１ａを４分周する動作をさせるように、分周部１３Ｂをリセットする。かくしてこのＰＬＬ回路１３は、発振器１１からのクロック信号Ｓ１を４逓倍及び４分周し得るようにロック動作を開始する。この後このデータ処理部１２は、ステップＳＰ３において、かかるＰＬＬ回路１３に対するリセット命令信号Ｓ２の供給を中止する。一方この情報処理装置２のＰＬＬ回路１３は、発振器１１からのクロック信号Ｓ１を４逓倍及び４分周し得るようにロックインすると、その旨を示すロックイン通知信号Ｓ３をデータ処理部１２に対して送出する。これによりこの情報処理装置２のデータ処理部１２はステップＳＰ４において、ＰＬＬ回路１３からロックイン通知信号Ｓ３を受信し、これに基づいてこのＰＬＬ回路１３がロックインした旨を認識する。
【００７５】
また、カード型半導体記憶装置３のＰＬＬ回路２２も、パワーオンリセット回路２３からリセット命令信号Ｓ１１を受信すると、ステップＳＰ１２に進み、データ処理部２１内のレジスタ２１Ａに格納されている分周比データに基づいて、逓倍部２２Ａからのクロック信号Ｓ１ｅを４分周する動作をさせるように、分周部２２Ｂをリセットする。これに応じてこのＰＬＬ回路２２は、情報処理装置２からのクロック信号Ｓ１を４逓倍及び４分周し得るようにロック動作を開始する。この後このパワーオンリセット回路２３は、ステップＳＰ１３において、かかるＰＬＬ回路２２に対するリセット命令信号Ｓ１１の供給を中止する。一方このカード型半導体記憶装置３のＰＬＬ回路２２は、情報処理装置２からのクロック信号Ｓ１を４逓倍及び４分周し得るようにロックインすると、その旨を示すロックイン通知信号Ｓ１２をデータ処理部２１に対して送出する。これによりこの情報処理装置２のデータ処理部２１はステップＳＰ１４において、ＰＬＬ回路２２からロックイン通知信号Ｓ１２を受信し、これに基づいてこのＰＬＬ回路２２がロックインした旨を認識する。
【００７６】
このように情報処理装置２のデータ処理部１２及びカード型半導体記憶装置３のデータ処理部２１は、それぞれのＰＬＬ回路１３、２２がロックインしたことを認識すると、ステップＳＰ５及びステップＳＰ１５にそれぞれ進み、データ通信を開始する。このデータ通信では、情報処理装置２からカード型半導体記憶装置３に対して３３［ＭＨｚ］の通信速度により送信されるステータス通知信号Ｓ４に応じた種類のデータを、情報処理装置２及びカード型半導体記憶装置３が第６線路Ｌ６を介して３３［ＭＨｚ］のデータ通信速度により送受するようになされている。
【００７７】
（３）データ通信速度変更処理
このように情報処理装置２とカード型半導体記憶装置３との間でデータ通信が行われている状態において、例えば情報処理装置２がカード型半導体記憶装置３に対して情報量の大きいデータを送信する場合、情報処理装置２及びカード型半導体記憶装置３は、データ通信速度を変更するデータ通信速度変更処理を実行するようになされている。ここでは図５に示すフローチャートを用いて、このデータ通信速度変更処理の手順ＲＴ２を説明する。
【００７８】
情報処理装置２のデータ処理部１２は、例えば、カード型半導体記憶装置３に対して送信するデータの情報量が所定値より大きいことを認識すると、カード型半導体記憶装置３とのデータ通信速度を上げるべきと判断し、ステップＳＰ２１に進んでレジスタ１２Ａに格納されている分周比データの分周比値を例えば「２（４分周）」から「１（２分周）」に変更する。
【００７９】
この結果図６に示す時間Ｔ１において、このレジスタ１２ＡからＰＬＬ回路１３に対して供給される分周比データの分周比値が「２」から「１」に変化する。
【００８０】
次いで情報処理装置２のデータ処理部１２はステップＳＰ２２に進んで、カード型半導体記憶装置３側のレジスタ２１Ａに格納されている分周比データの分周比値を「１（２分周）」に変更するように命令する分周比変更命令データＤ１を、出力インターフェース部１４に引き渡す。
【００８１】
これに応じて出力インターフェース部１４はステップＳＰ２３において、当該引き渡された分周比変更命令データＤ１を、第１フリップフロップ回路Ｆ１を介してカード型半導体記憶装置３に対して送出する。
【００８２】
ここで本実施の形態の場合この分周比変更命令データＤ１は、次に説明するようにして情報処理装置２からカード型半導体記憶装置３に対して送出される。
【００８３】
つまり図６に示す期間ＰＴ１において、最初に情報処理装置２のデータ処理部１２は、ステータス通知信号Ｓ４として「１」を第４端子Ｔ４を介してカード型半導体記憶装置３に対して送出することにより、コマンドデータを送信する状態であることをカード型半導体記憶装置３に通知しながら、分周比値を変更するように命令するコマンドデータ（図６中の「ＣＭＤ」）を第６端子Ｔ６を介してカード型半導体記憶装置３に対して送出する。これによりカード型半導体記憶装置３は、情報処理装置２から分周比値を変更するように命令されていることを認識することができる。
【００８４】
次いで情報処理装置２のデータ処理部１２は、ステータス通知信号Ｓ４として「２」を第４端子Ｔ４を介してカード型半導体記憶装置３に対して送出することにより、かかるコマンドデータに応じたデータを送信する状態であることをカード型半導体記憶装置３に通知しながら、分周比値「１」を示したデータ（図６中の「ＤＡＴＡ」）を第６端子Ｔ６を介してカード型半導体記憶装置３に対して送出する。これによりカード型半導体記憶装置３は、分周比値を「１」に変更すべきことを認識することができる。
【００８５】
この後情報処理装置２のデータ処理部１２は、ステータス通知信号Ｓ４として「３」を第４端子Ｔ４を介してカード型半導体記憶装置３に対して送出することにより、かかるデータを正常に受信し得たか否かを示す通知データを送信すべき状態であることをカード型半導体記憶装置３に通知する。これに応じてカード型半導体記憶装置３は、例えば、かかるデータを正常に受信し得た旨を示す通知データ（図６中の「ＡＣＫ」）を情報処理装置２に対して送出するようになされている。
【００８６】
このようにして、カード型半導体記憶装置３側のレジスタ２１Ａに格納されている分周比データの分周比値を「１」に変更するように命令する分周比変更命令データＤ１（つまり図６中の「ＣＭＤ」及び「ＤＡＴＡ」）が、情報処理装置２からカード型半導体記憶装置３に対して送出されるようになされている。
【００８７】
そしてカード型半導体記憶装置３のデータ処理部２１はステップＳＰ３１において、情報処理装置２からの分周比変更命令データＤ１に基づき、レジスタ２１Ａに格納されている分周比データの分周比値を「２」から「１」に変更する。
【００８８】
この結果図６に示す時間Ｔ２において、このレジスタ２１ＡからＰＬＬ回路２２に対して供給される分周比データの分周比値が「２」から「１」に変化する。
【００８９】
次いでカード型半導体記憶装置３のデータ処理部２１はステップＳＰ３２に進み、図６に示す時間Ｔ３において、リセット命令信号Ｓ１１をＰＬＬ回路２２に対して供給開始する。
【００９０】
このＰＬＬ回路２２は、カード型半導体記憶装置３のデータ処理部２１からリセット命令信号Ｓ１１を受信すると、ステップＳＰ３３に進み、このデータ処理部２１内のレジスタ２１Ａに格納されている分周比データに基づいて、逓倍部２２Ａからのクロック信号Ｓ１ｅを２分周する動作をさせるように、分周部２２Ｂをリセットする。これに応じてこのＰＬＬ回路２２は、情報処理装置２からのクロック信号Ｓ１を４逓倍及び２分周し得るようにロック動作を開始する。
【００９１】
この後このカード型半導体記憶装置３のデータ処理部２１はステップＳＰ３４に進み、図６に示す時間Ｔ４において、かかるＰＬＬ回路２２に対するリセット命令信号Ｓ１１の供給を中止する。一方このＰＬＬ回路２２は、情報処理装置２からのクロック信号Ｓ１を４逓倍及び２分周し得るようにロックインすると、図６に示す時間Ｔ５において、その旨を示すロックイン通知信号Ｓ１２をデータ処理部２１に対して送出する。
【００９２】
これによりカード型半導体記憶装置３のデータ処理部２１はステップＳＰ３５において、ＰＬＬ回路２２からロックイン通知信号Ｓ１２を受信し、これに基づいてこのＰＬＬ回路２２がロックインした旨を認識する。そしてこれに応じてこのデータ処理部２１はステップＳＰ３６に進み、ＰＬＬ回路２２がロックインした旨を通知するためのロックイン通知データＤ２を、出力インターフェース部２７に引き渡す。
【００９３】
このときこの出力インターフェース部２７はステップＳＰ３７に進み、図６に示す時間Ｔ６において、当該引き渡されたロックイン通知データＤ２を、第１２フリップフロップ回路Ｆ１２及び第１６端子Ｔ１６を介して情報処理装置２に対して送出する。これにより情報処理装置２は、カード型半導体記憶装置３側のＰＬＬ回路２２がロックインした旨を認識することができる。
【００９４】
因みに本実施の形態の場合このロックイン通知データＤ２は、非同期割り込み通信によりカード型半導体記憶装置３から情報処理装置２に対して送出される。これにより、データ通信に用いられるクロック信号の周波数が、カード型半導体記憶装置３側で６６［ＭＨｚ］であって情報処理装置２側で３３［ＭＨｚ］であっても、情報処理装置２はカード型半導体記憶装置３からのロックイン通知データＤ２を受信することができる。
【００９５】
情報処理装置２のデータ処理部１２は、カード型半導体記憶装置３からのロックイン通知データＤ２に基づいて、カード型半導体記憶装置３側のＰＬＬ回路２２がロックインした旨を認識すると、ステップＳＰ２４に進み、図６に示す時間Ｔ７において、リセット命令信号Ｓ２を情報処理装置２側のＰＬＬ回路１３に対して供給開始する。
【００９６】
このＰＬＬ回路１３は、情報処理装置２のデータ処理部１２からリセット命令信号Ｓ２を受信すると、ステップＳＰ２５に進み、このデータ処理部１２内のレジスタ１２Ａに格納されている分周比データに基づいて、逓倍部１３Ａからのクロック信号Ｓ１ａを２分周する動作をさせるように、分周部１３Ｂをリセットする。かくしてこのＰＬＬ回路１３は、発振器１１からのクロック信号Ｓ１を４逓倍及び２分周し得るようにロック動作を開始する。
【００９７】
この後このデータ処理部１２はステップＳＰ２６に進み、図６に示す時間Ｔ８において、かかるＰＬＬ回路１３に対するリセット命令信号Ｓ２の供給を中止する。一方ＰＬＬ回路１３は、発振器１１からのクロック信号Ｓ１を４逓倍及び２分周し得るようにロックインすると、図６に示す時間Ｔ９において、その旨を示すロックイン通知信号Ｓ３をデータ処理部１２に対して送出する。
【００９８】
これにより情報処理装置２のデータ処理部１２はステップＳＰ２７において、ＰＬＬ回路１３からロックイン通知信号Ｓ３を受信し、これに基づいてこのＰＬＬ回路１３がロックインした旨を認識する。
【００９９】
このようにして情報処理装置２のデータ処理部１２及びカード型半導体記憶装置３のデータ処理部２１は、ステップＳＰ２７及びステップＳＰ３７においてそれぞれのＰＬＬ回路１３、２２がロックインしたことを認識した後、ステップＳＰ２８及びステップＳＰ３８にそれぞれ進み、データ通信を再開する。このデータ通信では、情報処理装置２からカード型半導体記憶装置３に対して３３［ＭＨｚ］の通信速度により送信されるステータス通知信号Ｓ４に応じた種類のデータを、情報処理装置２及びカード型半導体記憶装置３が第６線路Ｌ６を介して６６［ＭＨｚ］のデータ通信速度により送受するようになされている。
【０１００】
（４）書き込み処理及び読み出し処理
次に図７及び図８に示すタイムチャートを用いて、情報処理装置２及びカード型半導体記憶装置３が６６［ＭＨｚ］のデータ通信速度によりデータ通信している際の書き込み処理及び読み出し処理を詳細に説明する。因みにこの場合この書き込み処理は、上述したように、情報処理装置２からカード型半導体記憶装置３に対してデータが送出され、カード型半導体記憶装置３がこのデータを内部の半導体メモリに対して書き込む処理に相当する。またこの読み出し処理も、上述したように、カード型半導体記憶装置３の半導体メモリから読み出されたデータが、カード型半導体記憶装置３から情報処理装置２に対して送出される処理に相当する。また実際上この書き込み処理では、カード型半導体記憶装置３の第１６端子Ｔ１６に書き込みデータが到達した後ある時間経過してから半導体メモリに対する当該データの書き込みが終了し、この読み出し処理では、カード型半導体記憶装置３内の半導体メモリからデータが読み出された後ある時間経過してからカード型半導体記憶装置３の第１６端子Ｔ１６に当該データが現れるようになされている。
【０１０１】
図７に示す書き込み処理においては、情報処理装置２からカード型半導体記憶装置３に対して出力されたクロック信号Ｓ１が、所定時間（Ａ）だけ遅延してカード型半導体記憶装置３に対して入力される。また情報処理装置２からカード型半導体記憶装置３に対して出力されたデータが、同じように所定時間（Ａ）だけ遅延してカード型半導体記憶装置３に対して入力される。このように、情報処理装置２からカード型半導体記憶装置３に対して入力されるクロック信号Ｓ１及びデータのスキューがほぼ生じない。この結果カード型半導体記憶装置３は、当該入力されるクロック信号Ｓ１をＰＬＬ回路２２により４逓倍及び２分周することにより得られた６６［ＭＨｚ］のクロック信号Ｓ１ｄに基づいて、当該入力されるデータを第１１フリップフロップ回路Ｆ１１により確実に取り込むことができる。
【０１０２】
一方、図８に示す読み出し処理においては、カード型半導体記憶装置３のＰＬＬ回路２２が、情報処理装置２からカード型半導体記憶装置３に対し所定時間（Ａ）だけ遅延して入力されたクロック信号Ｓ１に基づいて、６６［ＭＨｚ］のクロック信号Ｓ１ｄを生成する。そしてカード型半導体記憶装置３の第１２フリップフロップ回路Ｆ１２は、データ処理部２１から出力インターフェース部２７を介して供給される、情報処理装置２へのデータを、当該生成されたクロック信号Ｓ１ｄの立ち上がりエッジに応じて順次ラッチする。このようにして第１２フリップフロップ回路Ｆ１２によりラッチされたデータは、所定時間（Ｂ）だけ遅延して第１６端子Ｔ１６に現れる。またこの際第１３フリップフロップ回路Ｆ１３は、データ処理部２１から出力インターフェース部２７を介して供給される、情報処理装置２へのデータに同期したデータストローブ信号Ｓ５を、当該生成されたクロック信号Ｓ１ｄの立ち上がりエッジに応じて順次ラッチする。
【０１０３】
ここで本実施の形態のカード型半導体記憶装置３においては、第１２フリップフロップ回路Ｆ１２から第１６端子Ｔ１６に至るまでの経路に起因して生じる伝送遅延と、第１３フリップフロップ回路Ｆ１３から第１７端子Ｔ１７に至るまでの経路に起因して生じる伝送遅延とが、ほぼ同じになるように設計されている。これにより第１３フリップフロップ回路Ｆ１３によりラッチされたデータストローブ信号Ｓ５も、所定時間（Ｂ）だけ遅延して第１７端子Ｔ１７に現れる。
【０１０４】
さらに本実施の形態の場合、第６線路Ｌ６に起因して生じる伝送遅延と、第７線路Ｌ７に起因して生じる伝送遅延とが、ほぼ同じようになるように設計されている。これによりカード型半導体記憶装置３から出力されたデータ及び当該データに同期したデータストローブ信号Ｓ５は、両方とも同じ時間（Ｃ）だけ遅延して、情報処理装置２の第６端子Ｔ６及び第７端子Ｔ７に対してそれぞれ入力される。
【０１０５】
この結果この情報処理装置２のＤＬＬ回路１５は、第７端子Ｔ７を介して入力されたデータストローブ信号Ｓ５に対して、その周波数を２倍する処理を実行した後その位相を９０度ずらす処理を実行することにより、第６端子Ｔ６を介して入力されたデータのセンタ部分を第３フリップフロップ回路Ｆ３にラッチさせることができるラッチタイミング信号Ｓ５ａを生成することができる。
【０１０６】
因みに、カード型半導体記憶装置３から情報処理装置２に対してデータストローブ信号Ｓ５が供給されない場合、情報処理装置２は自身の発振器１１により生成しているクロック信号Ｓ１に基づいて、カード型半導体記憶装置３からのデータをラッチしなければならない。この場合この情報処理装置２は、例えば図９に示すように、カード型半導体記憶装置３からのデータが所定時間（例えば１クロック）遅延して情報処理装置２に対して入力されるという前提条件に基づいて、カード型半導体記憶装置３からのデータをラッチすることになる。しかしながら、カード型半導体記憶装置３から情報処理装置２に対して入力されるデータの遅延時間が常に一定になる保障はないので、情報処理装置２がカード型半導体記憶装置３からのデータを確実にラッチすることができるとは言い得ない。これに対して本実施の形態の情報処理装置２は、上述したように、カード型半導体記憶装置３からデータストローブ信号Ｓ５が供給されるので、カード型半導体記憶装置３からのデータを確実にラッチすることができる。
【０１０７】
（５）動作及び効果
以上の構成において情報処理装置２は、ＰＬＬ回路１３に供給する分周比データの分周比値を「２」から「１」に変更することにより発振器１１からのクロック信号Ｓ１に基づいて当該ＰＬＬ回路１３に生成させているクロック信号Ｓ１ｂの周波数を３３［ＭＨｚ］から６６［ＭＨｚ］に変化させる際、同じように分周比データの分周比値を「１」に変更することにより情報処理装置２からのクロック信号Ｓ１に基づいてＰＬＬ回路２２に生成させているクロック信号Ｓ１ｄの周波数を３３［ＭＨｚ］から６６［ＭＨｚ］に変化させるように、カード型半導体記憶装置３に対して命令する。
【０１０８】
カード型半導体記憶装置３は、かかる命令に応じて分周比データの分周比値を「２」から「１」に変更することにより情報処理装置２からのクロック信号Ｓ１に基づいてＰＬＬ回路２２に生成させているクロック信号Ｓ１ｄの周波数を３３［ＭＨｚ］から６６［ＭＨｚ］に変化させる。そしてこの後かかる情報処理装置２も、発振器１１からのクロック信号Ｓ１に基づいてＰＬＬ回路１３に生成させているクロック信号Ｓ１ｂの周波数を３３［ＭＨｚ］から６６［ＭＨｚ］に変化させる。
【０１０９】
かくしてこの通信システム１では、情報処理装置２とカード型半導体記憶装置３との間のデータ通信速度を、３３［ＭＨｚ］から６６［ＭＨｚ］に変更することができる。
【０１１０】
またこの通信システム１では、情報処理装置２において、分周比データの分周比値を「２」から「１」ではなく例えば「０（１分周）」に変更することにより、カード型半導体記憶装置３とデータ通信する際に用いるクロック信号Ｓ１ｂの周波数を３３［ＭＨｚ］から１３２［ＭＨｚ］に変化させるようにする際、これに応じてカード型半導体記憶装置３においても、分周比データの分周比値が「２」から「０」に変更されることにより、情報処理装置２とデータ通信する際に用いるクロック信号Ｓ１ｄの周波数が３３［ＭＨｚ］から１３２［ＭＨｚ］に変化する。かくして情報処理装置２とカード型半導体記憶装置３との間のデータ通信速度を、３３［ＭＨｚ］から１３２［ＭＨｚ］にも変更することができる。
【０１１１】
また、このように当該データ通信速度が３３［ＭＨｚ］から６６［ＭＨｚ］又は１３２［ＭＨｚ］に変更されたとしても、ステータス通知信号Ｓ４を送受する情報処理装置２側の第２フリップフロップ回路Ｆ２及びカード型半導体記憶装置３側の第１４フリップフロップ回路Ｆ１４は、発振器１１により生成された３３［ＭＨｚ］のクロック信号Ｓ１に基づいて動作し続ける。これにより、データ通信速度を上げることに起因して生じる、情報処理装置２及びカード型半導体記憶装置３における消費電力の増加を、その分だけ抑制することができる。
【０１１２】
つまり、情報処理装置２の発振器１１により生成するクロック信号Ｓ１で、情報処理装置２における全ての回路と、カード型半導体記憶装置３における全ての回路とが動作するようにした構成を採った場合に、情報処理装置２とカード型半導体記憶装置３との間のデータ通信速度を上げるべく、発振器１１により生成するクロック信号Ｓ１の周波数を上げると、ステータス通知信号Ｓ４を送受する情報処理装置２側の第２フリップフロップ回路Ｆ２及びカード型半導体記憶装置３側の第１４フリップフロップ回路Ｆ１４の動作速度も上がってしまい、その結果消費電力が格段と増加してしまう問題が生じる。しかしながら本実施の形態の構成を採れば、上述したように、第２フリップフロップ回路Ｆ２及び第１４フリップフロップ回路Ｆ１４は発振器１１により生成された３３［ＭＨｚ］のクロック信号Ｓ１に基づいて動作し続けるので、消費電力の増加を格段と抑制することができる。
【０１１３】
以上の構成によれば、情報処理装置２において、カード型半導体記憶装置３とデータ通信する際に用いるクロック信号Ｓ１ｂの周波数を変化させることができると共に、これに応じてカード型半導体記憶装置３においても、情報処理装置２とデータ通信する際に用いるクロック信号Ｓ１ｄの周波数を同じように変化させることができる。この結果、情報処理装置２とカード型半導体記憶装置３との間のデータ通信速度を適宜変更することができる通信システム１を実現することができる。
【０１１４】
（６）他の実施の形態
なお上述の実施の形態においては、情報処理装置２のＰＬＬ回路１３及びカード型半導体記憶装置３のＰＬＬ回路２２において、クロック信号Ｓ１をＮ逓倍する逓倍部１３Ａ、２２Ａに対してＮ値「４」を設定することにより、逓倍部１３Ａ、２２Ａにクロック信号Ｓ１を４逓倍させる場合について述べたが、本発明はこれに限らず、この他種々の値をＮ値として設定するようにしても良い。また情報処理装置２の発振器１１が、３３［ＭＨｚ］のクロック信号Ｓ１を生成する場合について述べたが、本発明はこれに限らず、この他種々の周波数のクロック信号Ｓ１を生成するようにしても良い。また情報処理装置２のレジスタ１２Ａ及びカード型半導体記憶装置３のレジスタ２１Ａに格納されている分周比データにおいて、初期値として分周比値「２（４分周）」を示す場合について述べたが、本発明はこれに限らず、この他種々の値を分周比値の初期値として適用しても良い。このようにして、逓倍部１３Ａ、２２ＡのＮ値や発振器１１により生成するクロック信号Ｓ１の周波数や分周比データの分周比値を変更することにより、様々なデータ通信速度で情報処理装置２とカード型半導体記憶装置３とをデータ通信させることができる。
【０１１５】
また上述の実施の形態において、カード型半導体記憶装置３では、データ処理部２１から出力インターフェース部２７及び第１２フリップフロップ回路Ｆ１２を順次介して情報処理装置２に対して送信するデータに同期したデータストローブ信号Ｓ５を、データ処理部２１から出力インターフェース部２７及び第１３フリップフロップ回路Ｆ１３を順次介して情報処理装置２に対して送信する場合について述べたが、本発明はこれに限らず、情報処理装置２に対して送信するデータに同期した信号を情報処理装置２に対して供給することができれば、この他種々の構成を採用するようにしても良い。例えばこのカード型半導体記憶装置３において、ＰＬＬ回路２２からのクロック信号Ｓ１ｄに基づいて動作する第１３フリップフロップ回路Ｆ１３の入力Ｄに対して、データ処理部２１からデータストローブ信号Ｓ５を供給するのではなく、第１３フリップフロップ回路Ｆ１３の出力Ｑバーからの信号を入力するようにしても良い。
【０１１６】
さらに上述の実施の形態においては、データ通信先装置（情報処理装置２）とデータ通信する通信装置として、カード型半導体記憶装置３を適用する場合について述べたが、本発明はこれに限らず、データ通信先装置からのクロック信号に基づいて当該データ通信先装置とデータ通信するものであれば、例えば、半導体メモリ以外の記憶媒体に情報処理装置２からのデータを記憶するようになされた記憶装置等、この他種々の通信装置を適用することができる。
【産業上の利用可能性】
【０１１７】
本発明は、パーソナルコンピュータ等の情報処理装置から送信されるデータを受信し、これを内部の半導体メモリに記憶するようになされた半導体記憶装置等に利用することができる。
【図面の簡単な説明】
【０１１８】
【図１】本実施の形態における通信システムの全体構成を示す略線図である。
【図２】情報処理装置の回路構成を示す回路ブロック図である。
【図３】カード型半導体記憶装置の回路構成を示す回路ブロック図である。
【図４】データ通信開始処理手順を示すフローチャートである。
【図５】データ通信速度変更処理手順を示すフローチャートである。
【図６】データ通信速度変更処理時のタイムチャートである。
【図７】書き込み処理時のタイムチャートである。
【図８】読み出し処理時のタイムチャートである。
【図９】データストローブ信号が供給されない場合のタイムチャートである。
【符号の説明】
【０１１９】
１……通信システム、２……情報処理装置、３……カード型半導体記憶装置、１２、２１……データ処理部、１２Ａ、２１Ａ……レジスタ、１３、２２……ＰＬＬ回路、１５……ＤＬＬ回路、Ｆ（１〜３、１１〜１４）……フリップフロップ回路、ＲＴ１……データ通信開始処理手順、ＲＴ２……データ通信速度変更処理手順。
【図１】
2006079560.tif 000003
【図２】
2006079560.tif 000004
【図３】
2006079560.tif 000005
【図４】
2006079560.tif 000006
【図５】
2006079560.tif 000007
【図６】
2006079560.tif 000008
【図７】
2006079560.tif 000009
【図８】
2006079560.tif 000010
【図９】
2006079560.tif 000011