(57)【要約】【課題】  ＬＳＩの内部ロジック回路への内部クロック信号の供給を止めてテストをした後に、再度内部クロック信号の供給が必要になった場合に、安定した所定の周波数の内部クロック信号を早急に供給できる半導体集積回路を提供する。【解決手段】  ＭＡＳＫ端子から入力されたＰＬＬ制御信号に応じ、ＰＬＬ回路１０１の出力した内部クロック信号をそのまま、またはマスクして出力するクロック信号制御回路１０２を設け、クロック信号制御回路１０２を介してＰＬＬ回路１０１の出力をＢＩＳＴ回路１０３に入力する。【選択図】  図１
2006162471.tif 000002
【特許請求の範囲】
【請求項１】
内部に有する回路の動作を自己テストする機能を備えた半導体集積回路であって、
自己テストの対象となるテスト対象回路の動作を、所定の周波数の内部クロック信号が供給されている状態でテストする第１のテスト、および前記内部クロック信号が供給されていない状態でテストする第２のテストを行う自己テスト回路と、
所定の周波数の基準クロック信号に基づいて、前記内部クロック信号を生成するＰＬＬ回路と、
第１のテストが行われている場合に、前記内部クロック信号を前記テスト対象回路に供給する一方、第２のテストが行われている場合に、前記ＰＬＬ回路が前記内部クロック信号を生成している状態で、前記内部クロック信号のテスト対象回路への供給を遮断する内部クロック信号制御回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路であって、
前記内部クロック信号制御回路は、前記第２のテストが行われている場合に、前記ＰＬＬ回路が生成する内部クロック信号の周波数を前記第１のテストが行われている場合よりも低く制御するように構成されていることを特徴とする半導体集積回路。
【請求項３】
請求項１の半導体集積回路であって、
前記自己テスト回路は、前記第２のテストを行っている場合に、前記第２のテストが行われていることを示す状態信号を出力するように構成され、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記内部クロック信号の供給を遮断し、内部クロック信号制御回路に所定の復帰信号が半導体集積回路の外部から入力された場合に、前記状態信号の出力の有無にかかわらず、供給を遮断していた内部クロック信号の供給を再開するように構成されていることを特徴とする半導体集積回路。
【請求項４】
請求項３の半導体集積回路であって、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記ＰＬＬ回路が生成する内部クロック信号の周波数を前記第１のテストが行われている場合よりも低く制御するように構成されていることを特徴とする半導体集積回路。
【請求項５】
請求項１の半導体集積回路であって、
前記自己テスト回路は、前記第２のテストを行っている場合に、前記第２のテストが行われていることを示す状態信号を出力するように構成され、
前記自己テスト回路が前記状態信号を出力した場合に、前記状態信号が出力されてからの経過時間をカウントするカウンターをさらに備え、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記内部クロック信号の供給を遮断し、前記カウンターが所定の経過時間をカウントした場合に、前記状態信号の出力の有無にかかわらず、遮断していた前記内部クロック信号の供給を再開するように構成されていることを特徴とする半導体集積回路。
【請求項６】
請求項５の半導体集積回路であって、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記ＰＬＬ回路が生成する内部クロック信号の周波数を前記第１のテストが行われている場合よりも低く制御し、前記カウンターが所定の経過時間をカウントした場合に、低くした周波数を元に戻すように構成されていることを特徴とする半導体集積回路。
【請求項７】
請求項１の半導体集積回路であって、
前記内部クロック信号制御回路は、複数の前記テスト対象回路に対し、独立して前記内部クロック信号の供給、および遮断を制御する機能を有していることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部ロジック回路のテストが行われる場合に、内部ロジック回路や自己テスト回路への内部クロック信号の供給の有無が制御される半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩは、大規模化、および集積化が進み、それに伴って、ＬＳＩの動作速度も高速化の一途をたどっている。
【０００３】
このようなＬＳＩでは、内部に有するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの内部ロジック回路に対し、高速でのテスト（動作速度に応じたクロック信号が内部ロジック回路に供給された状態での内部ロジック回路のテスト）を行う場合がある。
【０００４】
高速でのテストが行われる場合に、一般的なテスターを用いたのでは、テスターの動作速度に限界があるため、テスト速度に応じた周波数のクロック信号を入力できず、その高速な動作に対応したテスターを使用する必要がある。しかし、このような高速な動作が可能なテスターは、極めて高価であるため、このようなＬＳＩでは、ＬＳＩの外部から入力される基準クロック信号の周波数に応じたクロック信号（内部クロック信号）を出力するＰＬＬ回路がＬＳＩ内部に設けられ、内部ロジック回路に供給されるクロック信号の高速化が図られることが多い。（例えば、特許文献１参照。）
上記のＬＳＩによれば、精度の高い前記高速でのテストを行うことが可能になる。
【特許文献１】特開２００２−１３１３８９（図１６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、前記ＰＬＬ回路を有するＬＳＩでは、内部クロック信号の供給を停止して内部ロジック回路のテスト（例えば、ＳＲＡＭポーズテストなど）を行うには、前記ＰＬＬ回路への基準クロック信号の供給を止めて、ＰＬＬ回路のクロック信号の生成を停止させる必要があった。
【０００６】
前記ＰＬＬ回路は、外部より基準クロック信号が入力されてから、出力するクロック信号が安定した所定の周波数の内部クロック信号になるまでには、一定時間を要する。
【０００７】
このため、例えば、前記ＰＬＬ回路を有するＬＳＩに対し、内部クロック信号の供給を停止して内部ロジック回路のテストを行った後に、引き続き前記の高速でのテストを行うような場合には、前記ＰＬＬ回路が出力する内部クロック信号が安定した所定の周波数のクロック信号になるまで待たなくてはならず、テストに要する時間が増加しがちになるという問題を有していた。
【０００８】
本発明は、上記の問題に着目してなされたものであり、ＬＳＩの内部ロジック回路への内部クロック信号の供給を停止してテストをした後に、再度内部クロック信号の供給が必要になった場合に、安定した所定の周波数の内部クロック信号を早急に供給できる半導体集積回路を提供することを課題とする。
【課題を解決するための手段】
【０００９】
前記の課題を解決するため、請求項１の発明は、
内部に有する回路の動作を自己テストする機能を備えた半導体集積回路であって、
自己テストの対象となるテスト対象回路の動作を、所定の周波数の内部クロック信号が供給されている状態でテストする第１のテスト、および前記内部クロック信号が供給されていない状態でテストする第２のテストを行う自己テスト回路と、
所定の周波数の基準クロック信号に基づいて、前記内部クロック信号を生成するＰＬＬ回路と、
第１のテストが行われている場合に、前記内部クロック信号を前記テスト対象回路に供給する一方、第２のテストが行われている場合に、前記ＰＬＬ回路が前記内部クロック信号を生成している状態で、前記内部クロック信号のテスト対象回路への供給を遮断する内部クロック信号制御回路と、
を備えたことを特徴とする。
【００１０】
これにより、内部論理回路のテストの状態に応じ、内部論理回路への内部クロック信号の供給の有無が制御され、また、供給を停止していた内部クロック信号の供給を再開する場合に、より早急にＰＬＬ回路から安定した内部クロック信号を供給することができ、テスト時間の短縮が可能になる。
【００１１】
また、請求項２の発明は、
請求項１の半導体集積回路であって、
前記内部クロック信号制御回路は、前記第２のテストが行われている場合に、前記ＰＬＬ回路が生成する内部クロック信号の周波数を前記第１のテストが行われている場合よりも低く制御するように構成されていることを特徴とする。
【００１２】
これにより、半導体集積回路の消費電力を抑えることができ、テスト時の電圧降下（ＩＲドロップ）を抑制することが可能となる。
【００１３】
また、請求項３の発明は、
請求項１の半導体集積回路であって、
前記自己テスト回路は、前記第２のテストを行っている場合に、前記第２のテストが行われていることを示す状態信号を出力するように構成され、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記内部クロック信号の供給を遮断し、内部クロック信号制御回路に所定の復帰信号が半導体集積回路の外部から入力された場合に、前記状態信号の出力の有無にかかわらず、供給を遮断していた内部クロック信号の供給を再開するように構成されていることを特徴とする。
【００１４】
これにより、自己テスト回路のテスト状態に応じ、前記内部クロック信号の供給が停止される。
【００１５】
また、請求項４の発明は、
請求項３の半導体集積回路であって、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記ＰＬＬ回路が生成する内部クロック信号の周波数を前記第１のテストが行われている場合よりも低く制御するように構成されていることを特徴とする。
【００１６】
これにより、自己テスト回路のテスト状態に応じ、前記内部クロック信号の供給が停止が行われるとともに、半導体集積回路の消費電力を抑えることができる。
【００１７】
また、請求項５の発明は、
請求項１の半導体集積回路であって、
前記自己テスト回路は、前記第２のテストを行っている場合に、前記第２のテストが行われていることを示す状態信号を出力するように構成され、
前記自己テスト回路が前記状態信号を出力した場合に、前記状態信号が出力されてからの経過時間をカウントするカウンターをさらに備え、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記内部クロック信号の供給を遮断し、前記カウンターが所定の経過時間をカウントした場合に、前記状態信号の出力の有無にかかわらず、遮断していた前記内部クロック信号の供給を再開するように構成されていることを特徴とする。
【００１８】
これにより、前記内部クロック信号の供給が停止されてから所定時間経過した後に、前記内部クロック信号の供給が自動的に再開される。
【００１９】
また、請求項６の発明は、
請求項５の半導体集積回路であって、
前記内部クロック信号制御回路は、前記状態信号が出力された場合に、前記ＰＬＬ回路が生成する内部クロック信号の周波数を前記第１のテストが行われている場合よりも低く制御し、前記カウンターが所定の経過時間をカウントした場合に、低くした周波数を元に戻すように構成されていることを特徴とする。
【００２０】
これにより、半導体集積回路の消費電力を抑えることができる。
【００２１】
また、請求項７の発明は、
請求項１の半導体集積回路であって、
前記内部クロック信号制御回路は、複数の前記テスト対象回路に対し、独立して前記内部クロック信号の供給、および遮断を制御する機能を有していることを特徴とする。
【００２２】
これにより、複数の内部論理回路を有する半導体集積回路において、それぞれの内部論理回路に対する前記内部クロック信号の供給有無が個々に制御される。
【発明の効果】
【００２３】
本発明によれば、半導体集積回路の内部ロジック回路等への内部クロック信号の供給を停止した状態で内部ロジック回路のテストが行われる場合に、ＰＬＬ回路の内部クロック信号の生成を停止させないので、停止していた内部クロック信号の供給を再開する場合に、より早急にＰＬＬ回路から安定した所定の周波数の内部クロック信号を供給することができ、テスト時間の短縮が可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２５】
《発明の実施形態１》
本発明の実施形態１は、半導体集積回路の外部から入力された制御信号（ＰＬＬ制御信号）に応じ、内部ロジック回路への内部クロック信号の供給の有無が制御される半導体集積回路の例である。
【００２６】
図１は、発明の実施形態１に係る半導体集積回路１００の構成を示すブロック図である。同図に示すように、半導体集積回路１００は、ＰＬＬ回路１０１、クロック信号制御回路１０２、自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路１０３、および内部ロジック回路１０４を備えて構成されている。
【００２７】
ＰＬＬ回路１０１は、半導体集積回路１００の外部から基準クロック信号が入力され、基準クロック信号を逓倍した内部クロック信号（高速クロック信号）を生成し、出力するようになっている。
【００２８】
クロック信号制御回路１０２は、ＭＡＳＫ端子から入力されたＰＬＬ制御信号に応じ、ＰＬＬ回路１０１の出力した内部クロック信号をそのまま、またはマスクしてＢＩＳＴ回路１０３に出力するようになっている。具体的には、クロック信号制御回路１０２は、例えばＡＮＤ回路で構成され、ＰＬＬ制御信号がＨｉｇｈ（Ｈ）レベルの場合に、前記内部クロック信号をそのままＢＩＳＴ回路１０３に通し、Ｌｏｗ（Ｌ）レベルの場合に、前記内部クロック信号をマスクしてＢＩＳＴ回路１０３に出力するようになっている。
【００２９】
ＢＩＳＴ回路１０３は、クロック信号制御回路１０２を介して内部クロック信号が入力され、内部クロック信号が内部ロジック回路１０４に供給された状態でのテスト（通常テスト）と内部クロック信号が供給されていない状態でのテスト（例えば、ＳＲＡＭポーズテストなど）を行うようになっている。具体的には、例えば、ＢＩＳＴ回路１０３は、前記内部クロック信号を用いて、内部ロジック回路１０４に必要なテストパターンデータ(クロックデータ)を生成するようになっている。また、クロック信号制御回路１０２を介して入力された内部クロック信号を内部ロジック回路１０４に出力するようになっている。
【００３０】
内部ロジック回路１０４は、例えばＳＲＡＭなどの本半導体集積回路内部の回路である。
【００３１】
前記のように構成された半導体集積回路１００では、前記通常テストが行われる場合は、ＨレベルのＰＬＬ制御信号がクロック信号制御回路１０２に入力されることによって、クロック信号制御回路１０２は、ＰＬＬ回路１０１が出力した内部クロック信号をそのまま通し、ＢＩＳＴ回路１０３や内部ロジック回路１０４に供給する。
【００３２】
また、内部クロック信号が内部ロジック回路１０４等に供給されない状態でテストが行われる場合には、ＬレベルのＰＬＬ制御信号がクロック信号制御回路１０２に入力されることによって、クロック信号制御回路１０２の出力は、Ｌレベルになり、ＢＩＳＴ回路１０３や内部ロジック回路１０４へ内部クロック信号の供給が停止（遮断）される。
【００３３】
内部クロック信号の供給が停止されている場合もＰＬＬ回路１０１は、基準クロック信号を受けて、内部クロック信号の生成自体は続けているので、前記のような内部クロック信号の供給を止めたテストが終了し、ＢＩＳＴ回路１０３や内部ロジック回路１０４に対し内部クロック信号の供給が必要となれば、ＰＬＬ制御信号がＨレベルに設定されることによって、クロック信号制御回路１０２は、ＰＬＬ回路１０１が出力する内部クロック信号をそのまま通し、すぐに安定したクロック信号がＢＩＳＴ回路１０３や内部ロジック回路１０４に供給される。
【００３４】
上記のように本実施形態によれば、内部ロジック回路１０４等への内部クロック信号の供給を止めた状態で内部ロジック回路のテストが行われる場合に、ＰＬＬ回路の内部クロック信号の生成を停止させないので、停止していた内部クロック信号の供給を再開する場合に、より早急にＰＬＬ回路１０１から安定した所定周波数の内部クロック信号を供給することができ、テスト時間等の短縮が可能になる。
【００３５】
《発明の実施形態２》
内部クロック信号を内部ロジック回路等に供給しない場合に、ＰＬＬ回路の発振周波数を前記高速クロック信号よりも低くする機能が前記実施形態１の半導体集積回路に追加された例を説明する。
【００３６】
なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００３７】
発明の実施形態２に係る半導体集積回路２００は、実施形態１の半導体集積回路と比べて、図２に示すようにＰＬＬ回路１０１に代えてＰＬＬ回路２０１を備えて構成されている点が異なっている。
【００３８】
ＰＬＬ回路２０１は、ＣＬＫ端子から入力される基準クロック信号に加え、さらに前記ＰＬＬ制御信号が入力され、ＰＬＬ制御信号がＨレベルの場合には、前記高速クロック信号を出力し、ＰＬＬ制御信号がＬレベルの場合には、前記高速クロック信号よりもレベルを落とした低速のクロック信号を出力するようになっている。具体的には、ＰＬＬ回路２０１は、内部に有する分周器の分周比を変更することによって低速のクロック信号を出力するようになっている。なお、分周比を変更する場合には、ＰＬＬ回路２０１が生成するクロック信号の周波数が必要な時間内に元の周波数に復帰できる程度の周波数となるように変更する。
【００３９】
前記のように構成され半導体集積回路２００は、内部ロジック回路１０４等への内部クロック信号の供給を止めてテストが行われる場合の内部クロック信号の供給の停止、および前記通常テストが行われる場合の内部クロック信号の内部ロジック回路１０４等への出力は、実施形態１の半導体集積回路と同様にして行われる。
【００４０】
内部ロジック回路１０４等へ内部クロック信号の供給が停止された場合には、ＰＬＬ回路２０１は、ＬレベルのＰＬＬ制御信号が入力されて、前記低速のクロック信号を生成する。前記低速のクロック信号を生成している間は、ＰＬＬ回路２０１が高速で動作し続ける場合よりも消費電力を抑えることができ、テスト時の電圧降下（ＩＲドロップ）を抑制することが可能となる。
【００４１】
また、内部クロック信号の供給を止めたテストが終了し、内部ロジック回路１０４等へのクロック信号の供給が必要となれば、ＰＬＬ制御信号がＨレベルに設定されることにより、前記高速クロック信号の生成が開始される。
【００４２】
ＰＬＬ回路２０１は、内部ロジック回路１０４等へ内部クロック信号の供給が停止された場合に、前記低速のクロック信号を生成しているので、ＰＬＬ回路２０１は、内部クロック信号の生成を完全に停止している状態から前記高速クロック信号を生成する状態に復帰するよりも、より早く前記高速クロック信号を生成する状態に復帰でき、すぐに安定した前記高速クロック信号をＢＩＳＴ回路１０３や内部ロジック回路１０４に供給できるようになる。
【００４３】
《発明の実施形態３》
ＢＩＳＴ回路が出力するＢＩＳＴ回路のテスト状態を示す信号に応じて、内部クロック信号の供給の停止が行われ、半導体集積回路の外部から入力されたテスト復帰信号に応じて、供給の再開が行われる例を説明する。
【００４４】
発明の実施形態３に係る半導体集積回路３００は、実施形態１の半導体集積回路と比べて、図３に示すようにクロック信号制御回路１０２に代えてクロック信号制御回路３０２、さらにＢＩＳＴ回路１０３に代えてＢＩＳＴ回路３０３を備えて構成されている点が異なっている。
【００４５】
クロック信号制御回路３０２は、後述するステート信号、およびＳＴＡＲＴ端子を介して入力されるテスト復帰信号に応じ、前記内部クロック信号をそのまま、またはマスクしてＢＩＳＴ回路３０３に出力するもので、ＡＮＤ回路３０２ａ、およびＯＲ回路３０２ｂを備えて構成されている。前記テスト復帰信号は、内部クロック信号の供給を停止している状態から供給する状態に復帰する場合にはＨレベルであり、それ以外の場合はＬレベルである。
【００４６】
ＢＩＳＴ回路３０３は、内部ロジック回路１０４のテストを行う自己テスト回路であり、前記通常テスト、および内部クロック信号が供給されていない状態でのテストを行い、何れのテストの状態であるかを示すステート信号を出力するようになっている。具体的には、内部クロック信号が供給されていない状態でのテストが行われる場合には、Ｌレベルのステート信号を出力し、それ以外の場合には、Ｈレベルのステート信号を出力するようになっている。また、クロック信号制御回路３０２を介して入力された内部クロック信号を内部ロジック回路１０４に出力するようになっている。
【００４７】
前記のように構成された半導体集積回路３００では、前記通常テストが行われる場合は、Ｈレベルのステート信号がＢＩＳＴ回路３０３から入力されることによって、ＯＲ回路３０２ｂの出力（クロック制御信号）は、Ｈレベルになる。ＡＮＤ回路３０２ａは、Ｈレベルのクロック制御信号が入力されることによって、内部クロック信号をそのままＢＩＳＴ回路３０３に供給する。
【００４８】
また、内部ロジック回路１０４への内部クロック信号の供給を止めたテストが行われる場合は、ＢＩＳＴ回路３０３からのＬレベルのステート信号、およびＳＴＡＲＴ端子からのＬレベルのテスト復帰信号がＯＲ回路３０２ｂに入力される。これにより、ＯＲ回路３０２ｂは、Ｌレベルのクロック制御信号を出力する。ＡＮＤ回路３０２ａは、Ｌレベルのクロック制御信号が入力されることによって、出力がＬレベルになり、ＢＩＳＴ回路３０３への内部クロック信号の供給が停止される。
【００４９】
内部クロック信号の供給が停止されている場合もＰＬＬ回路１０１は、基準クロック信号を受けて、内部クロック信号の生成自体は続けているので、内部クロック信号の供給を止めたテストが終了し、ＢＩＳＴ回路３０３や内部ロジック回路１０４に対し内部クロック信号の供給が必要となれば、Ｈレベルのテスト復帰信号がＳＴＡＲＴ端子から入力されることによって、ＯＲ回路３０２ｂの出力がＨレベルになって、ＡＮＤ回路３０２ａがＰＬＬ回路１０１の出力する内部クロック信号をそのまま通し、すぐに安定した内部クロック信号がＢＩＳＴ回路３０３や内部ロジック回路１０４に供給できるようになる。
【００５０】
上記のように、本実施形態によっても、やはりテスト時間の短縮が可能になる。
【００５１】
《発明の実施形態４》
前記内部クロック信号を内部ロジック回路等に供給しない場合に、ＰＬＬ回路の発振周波数を前記高速クロック信号よりも低くする機能が前記実施形態３の半導体集積回路に追加された例を説明する。
【００５２】
発明の実施形態４に係る半導体集積回路４００は、実施形態３の半導体集積回路と比べて、図４に示すようにＰＬＬ回路１０１に代えてＰＬＬ回路２０１、さらにクロック信号制御回路３０２に代えてクロック信号制御回路４０２を備えて構成されている点が異なっている。
【００５３】
クロック信号制御回路４０２は、クロック信号制御回路３０２におけるＯＲ回路３０２ｂの出力（前記クロック制御信号）をＰＬＬ回路２０１に入力できるようにしたものである。
【００５４】
このように構成された半導体集積回路４００は、前記通常テストが行われる場合の前記内部クロック信号の内部ロジック回路１０４等への出力、および内部ロジック回路１０４等への内部クロック信号の供給を止めてテストが行われる場合の内部クロック信号の供給の停止は、実施形態３の半導体集積回路と同様にして行われる。
【００５５】
内部ロジック回路１０４等へ内部クロック信号の供給が停止された場合には、ＰＬＬ回路２０１は、前記低速のクロック信号を生成しているので、ＰＬＬ回路２０１が高速で動作し続ける場合よりも消費電力を抑えることができ、テスト時の電圧降下（ＩＲドロップ）を抑制することが可能となる。
【００５６】
また、本実施形態の半導体集積回路でも、内部ロジック回路１０４等に内部クロック信号の供給を止めている間もＰＬＬ回路２０１が内部クロック信号の生成を続けているので、内部ロジック回路１０４等へのクロック信号の供給が必要となって、テスト復帰信号がＨレベルに設定されれば、より早く前記高速クロック信号の生成が開始される。
【００５７】
《発明の実施形態５》
内部クロック信号が内部ロジック回路等に供給されていない状態になって一定時間経過した場合に、自動的に内部クロック信号を供給する状態に復帰する半導体集積回路の例を説明する。
【００５８】
発明の実施形態５に係る半導体集積回路５００は、実施形態３の半導体集積回路と比べて、クロック信号制御回路３０２に代えてクロック信号制御回路５０２を備えて構成されている点が異なっている。
【００５９】
このクロック信号制御回路５０２は、前記ステート信号、および前記内部クロック信号の供給を止めてからの経過時間に応じ、前記内部クロック信号をそのまま、またはマスクしてＢＩＳＴ回路３０３に出力するもので、ＡＮＤ回路３０２ａ、ＯＲ回路３０２ｂ、およびカウンター制御部５０２ｃを備えて構成されている。
【００６０】
カウンター制御部５０２ｃは、所定のポーズ期間をカウントするカウンターを有し、ＢＩＳＴ回路３０３から入力された前記ステート信号がＬレベルの場合、すなわち内部ロジック回路１０４への内部クロック信号の供給を止めたテストが行われる場合にカウントアップを行って、所定のカウント値になるとＯＲ回路３０２ｂに対しＨレベルの信号を出力し、その他の場合には、Ｌレベルの信号を出力し、またＨレベル前記ステート信号が入力された場合にカウンターをリセットするようになっている。
【００６１】
このように構成された半導体集積回路５００は、前記通常テストが行われる場合には、Ｈレベルのステート信号がＢＩＳＴ回路３０３から入力されることによって、前記クロック制御信号は、Ｈレベルになる。そして、ＡＮＤ回路３０２ａは、Ｈレベルのクロック制御信号が入力されることによって、内部クロック信号をそのままＢＩＳＴ回路３０３に供給する。
【００６２】
また、内部ロジック回路１０４への内部クロック信号の供給を止めたテストが行われる場合は、ＢＩＳＴ回路３０３がＬレベルのステート信号をＯＲ回路３０２ｂに出力する（カウンター制御部５０２ｃの出力はＬレベル）。これにより、ＯＲ回路３０２ｂは、Ｌレベルのクロック制御信号を出力する。そして、ＡＮＤ回路３０２ａは、Ｌレベルのクロック制御信号が入力されることによって、出力がＬレベルになり、ＢＩＳＴ回路３０３への内部クロック信号の供給が停止される。この場合もＰＬＬ回路１０１は、基準クロックを受けて、内部クロック信号の生成を続けている。
【００６３】
また、ステート信号がＬレベルになるとカウンター制御部５０２ｃは、カウントアップを始め、所定のポーズ期間をカウントするとＨレベルの信号を出力する。これにより、ＯＲ回路３０２ｂが出力するクロック制御信号がＨレベルとなり、すぐに安定した内部クロック信号がＢＩＳＴ回路３０３や内部ロジック回路１０４に供給できるようになる。
【００６４】
上記のように、本実施形態によっても、やはりテスト時間等の短縮が可能になる。
【００６５】
また、前記ＰＬＬ制御信号等を外部から入力することなく、内部クロック信号の供給の停止、および供給の再開を自動で行うことができる。
【００６６】
《発明の実施形態６》
内部クロック信号を内部ロジック回路等に供給しない場合に、ＰＬＬ回路の発振周波数を前記高速クロック信号よりも低くする機能が前記実施形態５の半導体集積回路に追加された例を説明する。
【００６７】
発明の実施形態６に係る半導体集積回路６００は、実施形態５の半導体集積回路と比べて、図６に示すようにＰＬＬ回路１０１に代えてＰＬＬ回路２０１、さらにクロック信号制御回路５０２に代えてクロック信号制御回路６０２を備えて構成されている点が異なっている。
【００６８】
クロック信号制御回路６０２は、クロック信号制御回路５０２におけるＯＲ回路３０２ｂの出力（前記クロック制御信号）をＰＬＬ回路２０１に入力できるようにしたものである。
【００６９】
このように構成された半導体集積回路６００は、内部ロジック回路１０４等への内部クロック信号の供給を止めてテストが行われる場合の内部クロック信号の供給の停止、および前記通常テストが行われる場合の内部クロック信号の内部ロジック回路１０４等への出力は、実施形態５の半導体集積回路と同様にして行われる。
【００７０】
内部ロジック回路１０４等へ内部クロック信号の供給が停止された場合には、ＰＬＬ回路２０１は、前記低速のクロック信号を生成し、ＰＬＬ回路２０１が高速で動作し続ける場合よりも消費電力を抑えることができる。
【００７１】
また、本実施形態の半導体集積回路でも、内部ロジック回路１０４等に内部クロック信号の供給を止めている間もＰＬＬ回路２０１が内部クロック信号の生成を続けているので、内部ロジック回路１０４等へのクロック信号の供給が必要となって、テスト復帰信号がＨレベルに設定されれば、より早く前記高速クロック信号の生成が開始される。
【００７２】
《発明の実施形態７》
複数の内部ロジック回路を有する半導体集積回路において、外部から入力された制御信号（マスク制御信号）に応じ、それぞれの内部ロジック回路に対する内部クロック信号の供給の有無が制御される半導体集積回路の例を説明する。
【００７３】
発明の実施形態７に係る半導体集積回路７００は、１つのＰＬＬ回路１０１、クロック信号制御回路７０２ａ〜７０２ｃ、ＢＩＳＴ回路７０３ａ〜７０３ｃ、内部ロジック回路７０４ａ〜７０４ｃ、およびマスク制御部７０５を備えて構成されている。
【００７４】
クロック信号制御回路７０２ａ〜７０２ｃは、ＭＡＳＫ端子から入力されたマスク制御信号に応じ、ＰＬＬ回路１０１が出力した内部クロック信号をそのまま、またはマスクしてＢＩＳＴ回路７０３ａ〜７０３ｃに出力するようになっている。具体的には、クロック信号制御回路７０２ａ〜７０２ｃは、例えばＡＮＤ回路で構成され、後述する個別ＰＬＬ制御信号がＨレベルの場合に、前記内部クロック信号をそのままＢＩＳＴ回路７０３ａ等に通し、Ｌレベルの場合に、前記内部クロック信号をマスクしてＢＩＳＴ回路７０３ａ等に出力するようになっている。
【００７５】
ＢＩＳＴ回路７０３ａ〜７０３ｃは、前記ＢＩＳＴ回路１０３と同様の自己テスト回路である。
【００７６】
内部ロジック回路７０４ａ〜７０４ｃは、前記内部ロジック回路１０４と同様に例えばＳＲＡＭなどの内部回路である。
【００７７】
マスク制御部７０５は、具体的には、例えば、シフトレジスタ等のロジック回路で構成され、前記マスク制御信号に応じ、クロック信号制御回路７０２ａ〜７０２ｃのうちの内部クロック信号を通すよう制御するクロック信号制御回路に対しては、Ｈレベルの個別ＰＬＬ制御信号を出力し、その他のものには、Ｌレベルの個別ＰＬＬ制御信号を出力するようになっている。
【００７８】
このように構成された半導体集積回路７００は、例えば、内部ロジック回路７０４ａ〜７０４ｃの全てに対し、前記通常テストを実施する場合は、クロック信号制御回路７０２ａ〜７０２ｃに対する前記個別ＰＬＬ制御信号が全てＨレベルになるようにマスク制御信号を入力することによって、内部クロック信号がＢＩＳＴ回路７０３ａ〜７０３ｃ、および内部ロジック回路７０４ａ〜７０４ｃに入力される。
【００７９】
また、所定のマスク制御信号をマスク制御部７０５に入力することによって、クロック信号制御回路７０２ａに対する個別ＰＬＬ制御信号だけをＨレベルに設定し、クロック信号制御回路７０２ｂ〜７０２ｃに対する個別ＰＬＬ制御信号をＬレベルに設定すれば、ＢＩＳＴ回路７０３ａ、および内部ロジック回路７０４ａにのみ内部クロック信号が供給される。
【００８０】
また、クロック信号制御回路７０２ａに対する個別ＰＬＬ制御信号だけをＬレベルに設定し、クロック信号制御回路７０２ｂ〜７０２ｃに対する個別ＰＬＬ制御信号をＨレベルに設定すれば、ＢＩＳＴ回路７０３ｂ〜７０３ｃ、および内部ロジック回路７０４〜７０４ｃにのみ内部クロック信号を供給することが可能となる。
【００８１】
前記ように、本実施形態によれば、複数の内部ロジック回路を有した半導体集積回路の内部ロジック回路に対しテストが行われる場合に、複数のＰＬＬ回路を備える必要がない。
【００８２】
また、複数の内部ロジック回路をシリアルにテストしていく場合、すなわち１つの内部ロジック回路に対し、前記通常テスト、および内部クロック信号が供給されない状態でのテストを行った後、次の内部ロジック回路に同様のテストを行う場合に、ＰＬＬ回路の発振周波数が安定するまで待つ必要がなく、マスク制御信号によって制御するだけで、簡単に内部クロック信号の供給の停止、および復帰が可能である。
【００８３】
なお、前記の各実施形態で示した、各制御信号のレベル（論理値）とそのレベルが示す内容との対応関係などは一例であり、これらに限るものではない。
【００８４】
また、実施形態７における、クロック信号制御回路等の数も上記の例に限定されない。
【００８５】
また、実施形態７の半導体集積回路においても、個々のＢＩＳＴ回路が出力する前記ステート信号により、それぞれのＢＩＳＴ回路等に対する内部クロック信号の供給を停止するように制御するようにしてもよい。
【００８６】
また、実施形態７の半導体集積回路で、個々のクロック信号制御回路に対応して、実施形態５で示したカウンター制御部を設け、それぞれのＢＩＳＴ回路等への内部クロック信号の供給が停止されている状態から供給された状態への復帰が制御されるようにしてもよい。
【産業上の利用可能性】
【００８７】
本発明にかかる半導体集積回路は、半導体集積回路の内部ロジック回路等への内部クロック信号の供給を停止した状態で内部ロジック回路のテストが行われる場合に、ＰＬＬ回路の内部クロック信号の生成を停止させないので、停止していた内部クロック信号の供給を再開する場合に、より早急にＰＬＬ回路から安定した所定の周波数の内部クロック信号を供給することができ、テスト時間の短縮が可能になるという効果を有し、内部ロジック回路のテストが行われる場合に、内部ロジック回路や自己テスト回路への内部クロック信号の供給の有無が制御される半導体集積回路等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態１に係る半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施形態２に係る半導体集積回路の構成を示すブロック図である。
【図３】本発明の実施形態３に係る半導体集積回路の構成を示すブロック図である。
【図４】本発明の実施形態４に係る半導体集積回路の構成を示すブロック図である。
【図５】本発明の実施形態５に係る半導体集積回路の構成を示すブロック図である。
【図６】本発明の実施形態６に係る半導体集積回路の構成を示すブロック図である。
【図７】本発明の実施形態７に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
【００８９】
１００      半導体集積回路
１０１      ＰＬＬ回路
１０２      クロック信号制御回路
１０３      ＢＩＳＴ回路
１０４      内部ロジック回路
２００      半導体集積回路
２０１      ＰＬＬ回路
３００      半導体集積回路
３０２      クロック信号制御回路
３０２ａ    ＡＮＤ回路
３０２ｂ    ＯＲ回路
３０３      ＢＩＳＴ回路
４００      半導体集積回路
４０２      クロック信号制御回路
５００      半導体集積回路
５０２      クロック信号制御回路
５０２ｃ    カウンター制御部
６００      半導体集積回路
６０２      クロック信号制御回路
７００      半導体集積回路
７０２ａ〜７０２ｃ      クロック信号制御回路
７０３ａ〜７０３ｃ      ＢＩＳＴ回路
７０４ａ〜７０４ｃ      内部ロジック回路
７０５      マスク制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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