(57)【要約】【課題】電源電位が変動する場合であってもレギュレータが不要な発振回路およびフェーズロックトループ回路を実現する。【解決手段】抵抗Ｒａの一端に電源電位ＶＤＤを与え、抵抗Ｒａの他端に定電流源７５ａを接続する。インダクタＬ１ａ，Ｌ２ａの一端にも電源電位ＶＤＤを与え、キャパシタ群１ａ，２ａの一端に、抵抗Ｒａの他端における電位Ｖｍａを与える。インダクタＬ１ａ，Ｌ２ａの他端とキャパシタ群１ａ，２ａの他端とを接続する。抵抗Ｒａには定電流が流れるので、電位Ｖｍａは電源電位ＶＤＤに対して一定の電位差を有し、インダクタＬ１ａ，Ｌ２ａの一端およびキャパシタ群１ａ，２ａの一端の間に常に一定の電圧が加わる。よって、たとえ電源電位ＶＤＤが変動しても、常に一定の電圧をインダクタおよびキャパシタの直列接続体に印加することができ、レギュレータが不要な発振回路を実現できる。【選択図】図１
2006238084.tif 000002
【特許請求の範囲】
【請求項１】
一端および他端を含むインダクタと、
一端および他端を含む第１キャパシタと
一端および他端を含む抵抗と、
定電流を発生する定電流源と
を備え、
前記インダクタの前記他端と前記第１キャパシタの前記他端とは接続されて、前記インダクタと前記第１キャパシタとが、一端および他端を有する直列接続体を構成し、
前記抵抗の前記一端には第１電位が与えられ、
前記抵抗の前記他端と前記定電流源とは接続され、
前記抵抗には前記定電流が流れ、
前記直列接続体の前記一端に、前記第１電位が与えられ、
前記直列接続体の記記他端に、前記抵抗の前記他端における電位たる第２電位が与えられた
発振回路。
【請求項２】
請求項１に記載の発振回路であって、
第２キャパシタ
をさらに備え、
前記インダクタおよび前記第１キャパシタの前記他端には、前記第２キャパシタを介して制御信号が印加される
発振回路。
【請求項３】
請求項１に記載の発振回路であって、
第１および第２電流電極、並びに制御電極をそれぞれ含む第１および第２トランジスタ
をさらに備え、
前記インダクタおよび前記第１キャパシタの前記他端には、前記第１トランジスタの前記第１電流電極および前記第２トランジスタの前記制御電極が接続され、
前記第１トランジスタの前記制御電極には、前記第２トランジスタの前記第１電流電極が接続され、
前記第１トランジスタの前記第２電流電極には、前記第２トランジスタの前記第２電流電極が接続された
発振回路。
【請求項４】
請求項１に記載の発振回路であって、
少なくとも一つの第３キャパシタと、
少なくとも一つのスイッチと
をさらに備え、
前記少なくとも一つのスイッチは、前記少なくとも一つの第３キャパシタを前記第１キャパシタに並列接続可能な
発振回路。
【請求項５】
請求項１に記載の発振回路であって、
第１ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）たるソースフォロア
をさらに備え、
前記インダクタおよび前記第１キャパシタの前記他端における電位の変化は、前記ソースフォロアを介して出力される
発振回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載の発振回路であって、
前記第１ないし第３キャパシタ、並びに、第１および第２トランジスタのうち少なくとも一つは第２ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）で構成され、
前記第２ＭＩＳＦＥＴは、または、前記第１および第２ＭＩＳＦＥＴはともに、バックゲートを含み、
前記バックゲートにも前記第２電位が与えられた
発振回路。
【請求項７】
請求項２に記載の発振回路と、
前記発振回路内の前記インダクタおよび前記第１キャパシタの前記他端における電位の変化を分周する分周器と、
前記分周器の出力信号の位相と、参照クロック信号の位相とを比較する位相比較器と、
前記位相比較器の出力を受けるローパスフィルタと
を備え、
前記ローパスフィルタの出力が前記制御信号として機能する
フェーズロックトループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＶＣＯ（Voltage Controlled Oscillator）として利用可能な発振回路、および、当該発振回路を搭載したフェーズロックトループ回路に関する。
【背景技術】
【０００２】
半導体基板上に形成されたスパイラルインダクタとＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを用いて、インダクタとキャパシタとを含むＬＣ発振回路を構成することが可能である。そして、そのようなＬＣ発振回路を、フェーズロックトループ（ＰＬＬ）回路内のＶＣＯとして利用することができる。
【０００３】
なお、本願発明に関する先行技術文献情報としては次のものがある。
【０００４】
【非特許文献１】A.Kral et al.,「RF-CMOS Oscillators with Switched Tuning」  Proc.IEEE Custom Integrated Circuits Conf.,pp.555-558,Santa Clara,USA,May 1998
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的にＶＣＯは、その駆動に用いられる直流の電源電位の微小変化に敏感である。具体的には、例えばノイズ混入に起因する電源電位の変化によって、ＶＣＯから出力される信号の周波数が変動することがある。よって、ＬＣ発振回路をＶＣＯとして利用する場合、電源電位へのノイズ混入に対する対策が必要となる。
【０００６】
そのような対策の一つとして、電源にレギュレータを付加することが考えられる。しかし、レギュレータを外部回路として設ける場合は、外付け部品増加によるコスト増大の問題があり、また、レギュレータを半導体基板上に内部回路として形成する場合は、チップ面積増大の問題、および、微細化による低電圧化に伴う回路設計の困難性の問題がある。
【０００７】
この発明は上記の事情に鑑みてなされたもので、電源電位が変動する場合であっても、レギュレータが不要な発振回路およびフェーズロックトループ回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、一端および他端を含むインダクタと、一端および他端を含む第１キャパシタと、一端および他端を含む抵抗と、定電流を発生する定電流源とを備え、前記インダクタの前記他端と前記第１キャパシタの前記他端とは接続されて、前記インダクタと前記第１キャパシタとが、一端および他端を有する直列接続体を構成し、前記抵抗の前記一端には第１電位が与えられ、前記抵抗の前記他端と前記定電流源とは接続され、前記抵抗には前記定電流が流れ、前記直列接続体の前記一端に、前記第１電位が与えられ、前記直列接続体の記記他端に、前記抵抗の前記他端における電位たる第２電位が与えられた発振回路である。
【発明の効果】
【０００９】
本発明によれば、インダクタおよび第１キャパシタで構成される直列接続体の一端に第１電位が与えられ、直列接続体の他端に、抵抗の他端における電位たる第２電位が与えられる。抵抗には定電流が流れることから、第２電位は第１電位に対して一定の電位差を有することになり、その結果、直列接続体の一端および他端の間には常に一定の電圧が加わることとなる。よって、電源電位を例えば第１電位として印加する場合に、たとえ電源電位が変動したとしても、常に一定の電圧をインダクタおよびキャパシタの直列接続体に印加することができる。これにより、インダクタおよびキャパシタの直列接続体で構成される発振回路に対して、安定した電圧の供給が可能となり、レギュレータが不要な発振回路を実現できる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
本実施の形態は、インダクタおよびキャパシタの直列接続体を備え、電源電位ＶＤＤと接地電位ＧＮＤとの間の直流電圧から発振信号を生成する発振回路であって、インダクタおよびキャパシタの直列接続体の一端・他端の間に常に一定の電圧が加わるようにした、いわゆるタンク型のＬＣ発振回路である。
【００１１】
図１は、本実施の形態に係る発振回路を示す図である。図１に示すように、この回路は、電流源ＩＳａ、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）７１ａ〜７５ａを備えている。なお、ＭＩＳＦＥＴ７１ａ〜７５ａは、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。以下に現れる他のＭＩＳＦＥＴについても同様に、ＭＯＳＦＥＴがその構成例となる。
【００１２】
電流源ＩＳａの一端には、直流の電源電位ＶＤＤが与えられ、その他端にはＭＩＳＦＥＴ７１ａのドレインが接続されている。ＭＩＳＦＥＴ７１ａのドレインには、ＭＩＳＦＥＴ７１ａ〜７５ａの各ゲートが共通に接続され、ＭＩＳＦＥＴ７１ａ〜７５ａの各ソースには、共通して接地電位ＧＮＤが与えられている。なお、ＭＩＳＦＥＴ７１ａ〜７５ａの各バックゲートにも接地電位ＧＮＤが与えられている。
【００１３】
すなわち、ＭＩＳＦＥＴ７１ａ〜７５ａはカレントミラー回路を構成しており、電流源ＩＳａにて生成される定電流の電流値と同じ値の電流を、ＭＩＳＦＥＴ７１ａ〜７５ａの各ドレイン−ソース間に流す。
【００１４】
また、図１の発振回路は、キャパシタ群１ａ，２ａ、信号入力端３ａ、キャパシタ１５ａ，２５ａ、インダクタＬ１ａ，Ｌ２ａ、ｎチャネル型ＭＩＳＦＥＴ４ａ，５ａ、単極双投スイッチＳ１ａ〜Ｓ４ａ、抵抗Ｒａ、タンク部ＴＫａ、および、信号出力端６１ａ，６２ａを備えている。
【００１５】
キャパシタ群１ａには、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインおよびバックゲートを短絡して構成されるキャパシタ１０ａ〜１４ａが含まれる。また、キャパシタ群２ａには、ｎチャネル型のＭＩＳＦＥＴのソース、ドレインおよびバックゲートを短絡して構成されるキャパシタ２０ａ〜２４ａが含まれる。キャパシタ１０ａ〜１４ａ，２０ａ〜２４ａを構成する各ＭＩＳＦＥＴのソースおよびドレインが各キャパシタの一端となり、各ＭＩＳＦＥＴのゲートが各キャパシタの他端となる。
【００１６】
なお、キャパシタ１０ａ〜１４ａ，２０ａ〜２４ａの各静電容量の値を、異ならしめておけばよい。例えばキャパシタ１０ａ，１１ａ，２０ａおよび２１ａのいずれもの静電容量の値をＣ１とし、キャパシタ１２ａおよび２２ａのいずれもの静電容量の値をＣ１の二倍、キャパシタ１３ａおよび２３ａのいずれもの静電容量の値をＣ１の四倍、キャパシタ１４ａおよび２４ａのいずれもの静電容量の値をＣ１の八倍、等に設定すればよい。
【００１７】
また、キャパシタ１５ａ，２５ａも、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインおよびバックゲートを短絡して構成される。そして、キャパシタ１５ａ，２５ａを構成する各ＭＩＳＦＥＴのソースおよびドレインが各キャパシタの一端となり、各ＭＩＳＦＥＴのゲートが各キャパシタの他端となる。なお、キャパシタ１５ａ，２５ａの一端は共通して、信号入力端３ａに接続される。信号入力端３ａには、制御信号ＶＴが与えられる。
【００１８】
インダクタＬ１ａ，Ｌ２ａには、例えば半導体基板（図示せず）上に形成されたスパイラルインダクタを採用すればよい。なお、その他の図１中の回路素子についても、スパイラルインダクタが形成された半導体基板上に形成して、図１の発振回路を集積回路として実現すればよい。
【００１９】
インダクタＬ１ａ，Ｌ２ａの一端にはともに、電源電位ＶＤＤが与えられている。インダクタＬ１ａの他端には、キャパシタ１０ａ〜１５ａの他端（ＭＩＳＦＥＴのゲート）、および、ＭＩＳＦＥＴ４ａのゲートがともに接続されている。インダクタＬ２ａの他端には、キャパシタ２０ａ〜２５ａの他端（ＭＩＳＦＥＴのゲート）、および、ＭＩＳＦＥＴ５ａのゲートがともに接続されている。
【００２０】
タンク部ＴＫａには、ｎチャネル型のＭＩＳＦＥＴ８ａ，９ａが含まれる。ＭＩＳＦＥＴ８ａのドレインには、インダクタＬ１ａの他端およびＭＩＳＦＥＴ９ａのゲートが接続されている。また、ＭＩＳＦＥＴ９ａのドレインには、インダクタＬ２ａの他端およびＭＩＳＦＥＴ８ａのゲートが接続されている。ＭＩＳＦＥＴ８ａ，９ａのソース同士は短絡され、そこには共通してＭＩＳＦＥＴ７３ａのドレインが接続されている。なお、ＭＩＳＦＥＴ８ａおよび９ａの各バックゲートは、各々のソースに短絡されている。
【００２１】
抵抗Ｒａの一端には電源電位ＶＤＤが与えられる。抵抗Ｒａの他端には、ＭＩＳＦＥＴ７５ａのドレインが接続されている。このＭＩＳＦＥＴ７５ａは、ＭＩＳＦＥＴ７１ａとカレントミラー回路を構成し、電流源ＩＳａからの定電流と同じ電流値の定電流Ｉａを抵抗Ｒａに流すため、定電流Ｉａを発生する定電流源として機能する。
【００２２】
キャパシタ１０ａおよび２０ａの一端（ＭＩＳＦＥＴのソースおよびドレイン）には、抵抗Ｒａの他端が接続される。キャパシタ１１ａの一端（ＭＩＳＦＥＴのソースおよびドレイン）には、単極双投スイッチＳ１ａの単極側が接続される。単極双投スイッチＳ１ａの一投側Ａには電源電位ＶＤＤが与えられ、他投側Ｂには抵抗Ｒａの他端が接続される。
【００２３】
キャパシタ１２ａ〜１４ａについてもキャパシタ１１ａの場合と同様、その一端（ＭＩＳＦＥＴのソースおよびドレイン）に、各単極双投スイッチＳ２ａ〜Ｓ４ａの単極側が接続される。そして、各単極双投スイッチＳ２ａ〜Ｓ４ａの一投側Ａには電源電位ＶＤＤが与えられ、他投側Ｂには抵抗Ｒａの他端が接続される。
【００２４】
なお、各単極双投スイッチＳ１ａ〜Ｓ４ａには、外部より各々に制御信号（図示せず）が与えられ、各単極が一投側Ａ・他投側Ｂのいずれに接続されるのかについて、任意に設定される。
【００２５】
ＭＩＳＦＥＴ４ａのドレインには電源電位ＶＤＤが与えられ、そのソースにはＭＩＳＦＥＴ７２ａのドレインおよび信号出力端６１ａが接続されている。信号出力端６１ａには、電位Ｖ１が現れる。また、ＭＩＳＦＥＴ５ａのドレインには電源電位ＶＤＤが与えられ、そのソースにはＭＩＳＦＥＴ７４ａのドレインおよび信号出力端６２ａが接続されている。信号出力端６２ａには、電位Ｖ２が現れる。なお、ＭＩＳＦＥＴ４ａおよび５ａのバックゲートには、抵抗Ｒａの他端が接続される。
【００２６】
次に、図１の発振回路の動作について説明する。
【００２７】
図１の発振回路においては、インダクタＬ１ａと第１キャパシタたる固定のキャパシタ１０ａとが、一つの直列接続体を構成する。同様に、インダクタＬ２ａと固定のキャパシタ２０ａとが、他の直列接続体を構成する。
【００２８】
これらの直列接続体中のインダクタＬ１ａ，Ｌ２ａのインダクタンスの値と、キャパシタ１０ａ，２０ａの静電容量値とを適宜設定し、直列接続体の両端に電位差を与えることにより、インダクタＬ１ａおよびキャパシタ１０ａの結節点における電位、並びに、インダクタＬ２ａおよびキャパシタ２０ａの結節点における電位が発振する。よって、基本的には、これらの結節点における電位変化が発振信号となる。
【００２９】
これらのインダクタおよびキャパシタの直列接続体の一端（インダクタＬ１ａ，Ｌ２ａの一端）には、第１電位たる電源電位ＶＤＤが与えられる。また、同直列接続体の他端（キャパシタ１０ａ，２０ａの一端）には、抵抗Ｒａに定電流Ｉａが流れて生じた電圧降下分だけ電源電位ＶＤＤよりも低い第２電位たる、抵抗Ｒａの他端における電位Ｖｍａが与えられる。
【００３０】
固定抵抗値の抵抗Ｒａに定電流Ｉａが流れて生じる電圧降下の値は、電源電位ＶＤＤの変動によらずに一定であることから、インダクタＬ１ａ，Ｌ２ａ、並びに、キャパシタ１０ａ，２０ａの各直列接続体の一端・他端間には、常に、抵抗Ｒａにおける電圧降下分に相当する一定の電圧（ＶＤＤ−Ｖｍａ）が加わることとなる。よって、電源電位ＶＤＤを印加する場合に、たとえ電源電位ＶＤＤが変動したとしても、常に一定の電圧（ＶＤＤ−Ｖｍａ）をインダクタおよびキャパシタの直列接続体に印加することができる。これにより、ＬＣ発振回路に対して安定した電圧の供給が可能となり、レギュレータが不要な発振回路が実現可能となる。
【００３１】
また、インダクタＬ１ａおよびキャパシタ１０ａの結節点には、第２キャパシタたるキャパシタ１５ａを介して制御信号ＶＴが印加される。同様に、インダクタＬ２ａおよびキャパシタ２０ａの結節点にも、キャパシタ２５ａを介して制御信号ＶＴが印加される。
【００３２】
この制御信号ＶＴの電位の値を調節することで、インダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａの発振周波数の調節が行える。また、キャパシタ１５ａ，２５ａの静電容量値を調節することでも、制御信号ＶＴ印加時のインダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａの発振周波数の調節が行える。
【００３３】
図２は、本実施の形態に係る発振回路の効果を示すグラフである。図２においては、縦軸にインダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａの結節点における信号の発振周波数（単位はヘルツ）を、横軸に電源電位ＶＤＤの変動（単位はボルト）を採っている。
【００３４】
ここで、キャパシタ１０ａ，２０ａの一端（ＭＩＳＦＥＴのソースおよびドレイン）に、電位Ｖｍａではなく、接地電位ＧＮＤが与えられていた場合について考える。
【００３５】
電源電位ＶＤＤに変動が生じた場合に、制御信号ＶＴの電位の値を電源電位ＶＤＤの変動に応じて制御し、両者の差たる電圧（ＶＤＤ−ＶＴ）を一定に保てば、キャパシタ１５ａ，２５ａにかかる電圧に電源電位ＶＤＤの変動の影響を与えないようにすることができる。
【００３６】
しかし、キャパシタ１０ａ，２０ａの一端に接地電位ＧＮＤが与えられておれば、インダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａで構成される直列接続体には、電圧（ＶＤＤ−ＧＮＤ）が印加されることとなる。よって、たとえ電圧（ＶＤＤ−ＶＴ）を一定に保ったとしても、直列接続体自体に印加される電圧（ＶＤＤ−ＧＮＤ）が変動する。その結果、図２のグラフＧＨ２に示すように、電源電位ＶＤＤの変動に応じて発振周波数は一定とはならず、レギュレータ付加のような処置が必要となる。
【００３７】
一方、本実施の形態に係る発振回路のように、キャパシタ１０ａ，２０ａの一端に電位Ｖｍａが与えられておれば、インダクタＬ１ａ，Ｌ２ａ、並びに、キャパシタ１０ａ，２０ａの各直列接続体の一端・他端間には、常に一定の電圧（ＶＤＤ−Ｖｍａ）が加わることとなる。よって、図２のグラフＧＨ１に示すように、電圧（ＶＤＤ−ＶＴ）を一定に保てば、発振周波数は電源電位ＶＤＤの変動によらず一定となり、レギュレータが不要な発振回路が実現可能となる。これが、本発明の有する利点である。
【００３８】
なお、キャパシタ１１ａ〜１４ａは、単極双投スイッチＳ１ａ〜Ｓ４ａの各他投側Ｂに各単極が接続された場合に、キャパシタ１０ａに並列接続可能な、少なくとも一つの第３キャパシタとして機能する。同様に、キャパシタ２１ａ〜２４ａも、単極双投スイッチＳ１ａ〜Ｓ４ａの各他投側Ｂに各単極が接続された場合に、キャパシタ２０ａに並列接続可能である。なお、各キャパシタ１１ａ〜１４ａ，２１ａ〜２４ａを、キャパシタ１０ａ，２０ａに対して並列接続しない場合には、単極双投スイッチＳ１ａ〜Ｓ４ａの各単極を、各一投側Ａに接続すればよい。
【００３９】
このように、キャパシタ１０ａ，２０ａへのキャパシタ１１ａ〜１４ａ，２１ａ〜２４ａの並列接続状態を変化可能とすることで、インダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａのさらなる発振周波数の調節が行える。
【００４０】
より具体的には、例えば固定のキャパシタ１０ａ，２０ａに、キャパシタ１１ａ，２１ａのみを並列接続した場合には、ＬＣ発振回路における静電容量値は二倍となる。また、固定のキャパシタ１０ａ，２０ａに、キャパシタ１２ａ，２２ａのみを並列接続した場合には、ＬＣ発振回路における静電容量値は三倍となる。同様に、キャパシタ１０ａ〜１２ａ，２０ａ〜２２ａを並列接続した場合には、静電容量値は四倍に、キャパシタ１０ａ，１３ａ，２０ａ，２３ａを並列接続した場合には、静電容量値は五倍に、…となる。これにより、キャパシタ１０ａ，２０ａのみの場合よりも発振可能周波数帯の拡大が図れる。
【００４１】
また、タンク部ＴＫａを構成するＭＩＳＦＥＴ８ａ，９ａは、マルチバイブレータ回路を形成するように接続されている。よって、インダクタＬ１ａおよびキャパシタ１０ａの結節点における電位と、インダクタＬ２ａおよびキャパシタ２０ａの結節点における電位とは、互いに相補的な電位となる。すなわち、一方の電位がＨｉｇｈに相当する電位となれば、他方の電位はＬｏｗに相当する電位となる。このため、タンク部ＴＫａは、インダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａの結節点における電位の変化を増幅することができる。
【００４２】
また、インダクタＬ１ａおよびキャパシタ１０ａの結節点における電位変化は、ＭＩＳＦＥＴ４ａのゲートに伝達される。このＭＩＳＦＥＴ４ａは、ソースフォロアとして機能し、そのソースにおける電位Ｖ１が、出力信号として取り出される。同様に、インダクタＬ２ａおよびキャパシタ２０ａの結節点における電位変化も、ソースフォロアとして機能するＭＩＳＦＥＴ５ａを介して、そのソースにおける電位Ｖ２の変化として取り出される。
【００４３】
このように、インダクタＬ１ａ，Ｌ２ａおよびキャパシタ１０ａ，２０ａの結節点における電位の変化を、ソースフォロアたるＭＩＳＦＥＴ４ａ，５ａを介して出力することにより、インピーダンス変換を行うことができる。
【００４４】
また、キャパシタ１０ａ〜１４ａ，２０ａ〜２４ａを構成するＭＩＳＦＥＴのバックゲートにも、電位Ｖｍａが与えられる。よって、キャパシタ１０ａ〜１４ａ，２０ａ〜２４ａを構成するＭＩＳＦＥＴのバックゲートとソースおよびドレインの間に寄生容量が発生せず、高速動作が可能となる。
【００４５】
図３は、図１に示した本実施の形態に係る発振回路を、ＶＣＯ３００として採用したフェーズロックトループ回路を示す図である。
【００４６】
このフェーズロックトループ回路は、位相比較器（チャージポンプ回路を含む）１００、ローパスフィルタ（ＬＰＦ）２００、ＶＣＯ３００、プリスケーラ４００、パワーアンプ（ＰＡ）５００、レギュレータ６００、可変分周器８００を備えている。
【００４７】
ＬＰＦ２００は、位相比較器１００の出力を受ける。ＬＰＦ２００の出力は、制御信号ＶＴとしてＶＣＯ３００に与えられる。なお、ＶＣＯ３００には、単極双投スイッチＳ１ａ〜Ｓ４ａへの制御信号たるＳ１〜Ｓ４が入力される。
【００４８】
ＶＣＯ３００の出力（電位Ｖ１またはＶ２）はプリスケーラ４００に与えられて、固定分周比で分周される。また、ＶＣＯ３００の出力は、パワーアンプ５００を介して出力信号ＯＰとして出力される。プリスケーラ４００の出力は可変分周器８００に与えられて、可変分周比で分周される。
【００４９】
可変分周器８００の出力は位相比較器１００の一端に与えられる。位相比較器１００の他端には参照クロック信号ＣＬＫが与えられる。そして、位相比較器１００は、可変分周器８００の出力信号の位相と、参照クロック信号ＣＬＫの位相とを比較する。
【００５０】
このフェーズロックトループ回路においては、レギュレータ６００が、位相比較器１００、ＬＰＦ２００、ＶＣＯ３００、プリスケーラ４００、パワーアンプ（ＰＡ）５００、レギュレータ６００、可変分周器８００に対して、電源電位ＶＤＤを与える。
【００５１】
従来の発振回路をＶＣＯ３００を採用した場合は、電源電位へのノイズ混入に敏感な発振回路を不安定に動作させないために、レギュレータ６００とは別の、ＶＣＯ３００専用のレギュレータ７００を設けることが必要であった。
【００５２】
しかし、上述のように、本実施の形態に係る発振回路は、常に一定の電圧（ＶＤＤ−Ｖｍａ）をインダクタおよびキャパシタの直列接続体に印加することができ、そのような専用のレギュレータ７００を設ける必要がない。
【００５３】
このように、本実施の形態に係る発振回路を採用したフェーズロックトループ回路によれば、専用のレギュレータ７００を設ける必要がなく、外付け部品増加によるコスト増大の問題やチップ面積増大の問題、および回路設計の困難性の問題を回避することができる。
【００５４】
なお、本実施の形態においては、インダクタＬ１ａ，Ｌ２ａの一端に電源電位ＶＤＤを与え、キャパシタ１０ａ〜１４ａ，２０ａ〜２４ａの一端に電位Ｖｍａを与えるようにしたが、この逆であっても良い。すなわち、インダクタＬ１ａ，Ｌ２ａの一端に電位Ｖｍａを与え、キャパシタ１０ａ，２０ａの一端に電源電位ＶＤＤを与えるようにし、キャパシタ１１ａ〜１４ａ，２１ａ〜２４ａを並列接続する場合には単極双投スイッチＳ１ａ〜Ｓ４ａの各単極を一投側Ａに接続するように構成しても良い。
【００５５】
また、キャパシタ１０ａ〜１４ａ，２０ａ〜２４ａを構成するＭＩＳＦＥＴのバックゲートに電位Ｖｍａを与えるだけでなく、ＭＩＳＦＥＴ８ａ，９ａおよびキャパシタ１５ａ，２５ａを構成するＭＩＳＦＥＴのバックゲートにも電位Ｖｍａを与えても良い。
【００５６】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る発振回路の変形例であって、実施の形態１における全ｎチャネルＭＩＳＦＥＴをｐチャネルＭＩＳＦＥＴに変更し、電源電位ＶＤＤの印加位置と接地電位ＧＮＤの印加位置とを入れ替えたものである。
【００５７】
図４は、本実施の形態に係る発振回路を示す図である。図４に示すように、この回路は、電流源ＩＳｂ、ｐチャネル型のＭＩＳＦＥＴ７１ｂ〜７５ｂを備えている。
【００５８】
電流源ＩＳｂの一端には、接地電位ＶＤＤが与えられ、その他端にはＭＩＳＦＥＴ７１ｂのドレインが接続されている。ＭＩＳＦＥＴ７１ｂのドレインには、ＭＩＳＦＥＴ７１ｂ〜７５ｂの各ゲートが共通に接続され、ＭＩＳＦＥＴ７１ｂ〜７５ｂの各ソースには、共通して直流の電源電位ＶＤＤが与えられている。なお、ＭＩＳＦＥＴ７１ｂ〜７５ｂの各バックゲートにも電源電位ＶＤＤが与えられている。
【００５９】
すなわち、ＭＩＳＦＥＴ７１ｂ〜７５ｂはカレントミラー回路を構成しており、電流源ＩＳｂにて生成される定電流の電流値と同じ値の電流を、ＭＩＳＦＥＴ７１ｂ〜７５ｂの各ドレイン−ソース間に流す。
【００６０】
また、図４の発振回路は、キャパシタ群１ｂ，２ｂ、信号入力端３ｂ、キャパシタ１５ｂ，２５ｂ、インダクタＬ１ｂ，Ｌ２ｂ、ｐチャネル型ＭＩＳＦＥＴ４ｂ，５ｂ、単極双投スイッチＳ１ｂ〜Ｓ４ｂ、抵抗Ｒｂ、タンク部ＴＫｂ、および、信号出力端６１ｂ，６２ｂを備えている。
【００６１】
キャパシタ群１ｂには、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインおよびバックゲートを短絡して構成されるキャパシタ１０ｂ〜１４ｂが含まれる。また、キャパシタ群２ｂには、ｐチャネル型のＭＩＳＦＥＴのソース、ドレインおよびバックゲートを短絡して構成されるキャパシタ２０ｂ〜２４ｂが含まれる。キャパシタ１０ｂ〜１４ｂ，２０ｂ〜２４ｂを構成する各ＭＩＳＦＥＴのソースおよびドレインが各キャパシタの一端となり、各ＭＩＳＦＥＴのゲートが各キャパシタの他端となる。
【００６２】
なお、キャパシタ１０ｂ〜１４ｂ，２０ｂ〜２４ｂの各静電容量の値を、異ならしめておけばよい。例えばキャパシタ１０ｂ，１１ｂ，２０ｂおよび２１ｂのいずれもの静電容量の値をＣ１とし、キャパシタ１２ｂおよび２２ｂのいずれもの静電容量の値をＣ１の二倍、キャパシタ１３ｂおよび２３ｂのいずれもの静電容量の値をＣ１の四倍、キャパシタ１４ｂおよび２４ｂのいずれもの静電容量の値をＣ１の八倍、等に設定すればよい。
【００６３】
また、キャパシタ１５ｂ，２５ｂも、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインおよびバックゲートを短絡して構成される。そして、キャパシタ１５ｂ，２５ｂを構成する各ＭＩＳＦＥＴのソースおよびドレインが各キャパシタの一端となり、各ＭＩＳＦＥＴのゲートが各キャパシタの他端となる。なお、キャパシタ１５ｂ，２５ｂの一端は共通して、信号入力端３ｂに接続される。信号入力端３ｂには、制御信号ＶＴが与えられる。
【００６４】
インダクタＬ１ｂ，Ｌ２ｂには、例えば半導体基板（図示せず）上に形成されたスパイラルインダクタを採用すればよい。なお、その他の図４中の回路素子についても、スパイラルインダクタが形成された半導体基板上に形成して、図４の発振回路を集積回路として実現すればよい。
【００６５】
インダクタＬ１ｂ，Ｌ２ｂの一端にはともに、接地電位ＧＮＤが与えられている。インダクタＬ１ｂの他端には、キャパシタ１０ｂ〜１５ｂの他端（ＭＩＳＦＥＴのゲート）、および、ＭＩＳＦＥＴ４ｂのゲートがともに接続されている。インダクタＬ２ｂの他端には、キャパシタ２０ｂ〜２５ｂの他端（ＭＩＳＦＥＴのゲート）、および、ＭＩＳＦＥＴ５ｂのゲートがともに接続されている。
【００６６】
タンク部ＴＫｂには、ｐチャネル型のＭＩＳＦＥＴ８ｂ，９ｂが含まれる。ＭＩＳＦＥＴ８ｂのドレインには、インダクタＬ１ｂの他端およびＭＩＳＦＥＴ９ｂのゲートが接続されている。また、ＭＩＳＦＥＴ９ｂのドレインには、インダクタＬ２ｂの他端およびＭＩＳＦＥＴ８ｂのゲートが接続されている。ＭＩＳＦＥＴ８ｂ，９ｂのソース同士は短絡され、そこには共通してＭＩＳＦＥＴ７３ｂのドレインが接続されている。なお、ＭＩＳＦＥＴ８ｂおよび９ｂの各バックゲートは、各々のソースに短絡されている。
【００６７】
抵抗Ｒｂの一端には接地電位ＧＮＤが与えられる。抵抗Ｒｂの他端には、ＭＩＳＦＥＴ７５ｂのドレインが接続されている。このＭＩＳＦＥＴ７５ｂは、ＭＩＳＦＥＴ７１ｂとカレントミラー回路を構成し、電流源ＩＳｂからの定電流と同じ電流値の定電流Ｉｂを抵抗Ｒｂに流すため、定電流Ｉｂを発生する定電流源として機能する。
【００６８】
キャパシタ１０ｂおよび２０ｂの一端（ＭＩＳＦＥＴのソースおよびドレイン）には、抵抗Ｒｂの他端が接続される。キャパシタ１１ｂの一端（ＭＩＳＦＥＴのソースおよびドレイン）には、単極双投スイッチＳ１ｂの単極側が接続される。単極双投スイッチＳ１ｂの一投側Ａには抵抗Ｒｂの他端が接続され、他投側Ｂには接地電位ＧＮＤが与えられる。
【００６９】
キャパシタ１２ｂ〜１４ｂについてもキャパシタ１１ｂの場合と同様、その一端（ＭＩＳＦＥＴのソースおよびドレイン）に、各単極双投スイッチＳ２ｂ〜Ｓ４ｂの単極側が接続される。そして、各単極双投スイッチＳ２ｂ〜Ｓ４ｂの一投側Ａには抵抗Ｒｂの他端が接続され、他投側Ｂには接地電位ＧＮＤが与えられる。
【００７０】
なお、各単極双投スイッチＳ１ｂ〜Ｓ４ｂには、外部より各々に制御信号（図示せず）が与えられ、各単極が一投側Ａ・他投側Ｂのいずれに接続されるのかについて、任意に設定される。
【００７１】
ＭＩＳＦＥＴ４ｂのドレインには接地電位ＧＮＤが与えられ、そのソースにはＭＩＳＦＥＴ７２ｂのドレインおよび信号出力端６１ｂが接続されている。信号出力端６１ｂには、電位Ｖ１が現れる。また、ＭＩＳＦＥＴ５ｂのドレインには接地電位ＧＮＤが与えられ、そのソースにはＭＩＳＦＥＴ７４ｂのドレインおよび信号出力端６２ｂが接続されている。信号出力端６２ｂには、電位Ｖ２が現れる。なお、ＭＩＳＦＥＴ４ｂおよび５ｂのバックゲートには、抵抗Ｒｂの他端が接続される。
【００７２】
次に、図４の発振回路の動作について説明する。図４の発振回路においては、インダクタＬ１ｂと第１キャパシタたる固定のキャパシタ１０ｂとが、一つの直列接続体を構成する。同様に、インダクタＬ２ｂと固定のキャパシタ２０ｂとが、他の直列接続体を構成する。
【００７３】
これらの直列接続体中のインダクタＬ１ｂ，Ｌ２ｂのインダクタンスの値と、キャパシタ１０ｂ，２０ｂの静電容量値とを適宜設定し、直列接続体の両端に電位差を与えることにより、インダクタＬ１ｂおよびキャパシタ１０ｂの結節点における電位、並びに、インダクタＬ２ｂおよびキャパシタ２０ｂの結節点における電位が発振する。よって、基本的には、これらの結節点における電位変化が発振信号となる。
【００７４】
これらのインダクタおよびキャパシタの直列接続体の一端（インダクタＬ１ｂ，Ｌ２ｂの一端）には、第１電位たる接地電位ＧＮＤが与えられる。また、同直列接続体の他端（キャパシタ１０ｂ，２０ｂの一端）には、抵抗Ｒｂに定電流Ｉｂが流れて生じる電圧降下分だけ接地電位ＧＮＤよりも高い第２電位たる、抵抗Ｒｂの他端における電位Ｖｍｂが与えられる。
【００７５】
固定抵抗値の抵抗Ｒｂに定電流Ｉｂが流れて生じる電圧降下の値は、接地電位ＧＮＤの変動によらずに一定であることから、インダクタＬ１ｂ，Ｌ２ｂ、並びに、キャパシタ１０ｂ，２０ｂの各直列接続体の一端・他端間には、常に、抵抗Ｒｂにおける電圧降下分に相当する一定の電圧（ＧＮＤ＋Ｖｍｂ）が加わることとなる。よって、接地電位ＧＮＤを印加する場合に、たとえ接地電位ＧＮＤが変動したとしても、常に一定の電圧（ＧＮＤ＋Ｖｍｂ）をインダクタおよびキャパシタの直列接続体に印加することができる。これにより、ＬＣ発振回路に対して安定した電圧の供給が可能となり、レギュレータが不要な発振回路が実現可能となる。
【００７６】
また、インダクタＬ１ｂおよびキャパシタ１０ｂの結節点には、第２キャパシタたるキャパシタ１５ｂを介して制御信号ＶＴが印加される。同様に、インダクタＬ２ｂおよびキャパシタ２０ｂの結節点にも、キャパシタ２５ｂを介して制御信号ＶＴが印加される。
【００７７】
この制御信号ＶＴの電位の値を調節することで、インダクタＬ１ｂ，Ｌ２ｂおよびキャパシタ１０ｂ，２０ｂの発振周波数の調節が行える。また、キャパシタ１５ｂ，２５ｂの静電容量値を調節することでも、制御信号ＶＴ印加時のインダクタＬ１ｂ，Ｌ２ｂおよびキャパシタ１０ｂ，２０ｂの発振周波数の調節が行える。
【００７８】
なお、キャパシタ１１ｂ〜１４ｂは、単極双投スイッチＳ１ｂ〜Ｓ４ｂの各一投側Ａに各単極が接続された場合に、キャパシタ１０ｂに並列接続可能な、少なくとも一つの第３キャパシタとして機能する。同様に、キャパシタ２１ｂ〜２４ｂも、単極双投スイッチＳ１ｂ〜Ｓ４ｂの各一投側Ａに各単極が接続された場合に、キャパシタ２０ｂに並列接続可能である。なお、各キャパシタ１１ｂ〜１４ｂ，２１ｂ〜２４ｂを、キャパシタ１０ｂ，２０ｂに対して並列接続しない場合には、単極双投スイッチＳ１ｂ〜Ｓ４ｂの各単極を、各他投側Ｂに接続すればよい。
【００７９】
このように、キャパシタ１０ｂ，２０ｂへのキャパシタ１１ｂ〜１４ｂ，２１ｂ〜２４ｂの並列接続状態を変化可能とすることで、インダクタＬ１ｂ，Ｌ２ｂおよびキャパシタ１０ｂ，２０ｂのさらなる発振周波数の調節が行える。
【００８０】
より具体的には、例えば固定のキャパシタ１０ｂ，２０ｂに、キャパシタ１１ｂ，２１ｂのみを並列接続した場合には、ＬＣ発振回路における静電容量値は二倍となる。また、固定のキャパシタ１０ｂ，２０ｂに、キャパシタ１２ｂ，２２ｂのみを並列接続した場合には、ＬＣ発振回路における静電容量値は三倍となる。同様に、キャパシタ１０ｂ〜１２ｂ，２０ｂ〜２２ｂを並列接続した場合には、静電容量値は四倍に、キャパシタ１０ｂ，１３ｂ，２０ｂ，２３ｂを並列接続した場合には、静電容量値は五倍に、…となる。これにより、キャパシタ１０ｂ，２０ｂのみの場合よりも発振可能周波数帯の拡大が図れる。
【００８１】
また、タンク部ＴＫｂを構成するＭＩＳＦＥＴ８ｂ，９ｂは、マルチバイブレータ回路を形成するように接続されている。よって、インダクタＬ１ｂおよびキャパシタ１０ｂの結節点における電位と、インダクタＬ２ｂおよびキャパシタ２０ｂの結節点における電位とは、互いに相補的な電位となる。すなわち、一方の電位がＨｉｇｈに相当する電位となれば、他方の電位はＬｏｗに相当する電位となる。このため、タンク部ＴＫｂは、インダクタＬ１ｂ，Ｌ２ｂおよびキャパシタ１０ｂ，２０ｂの結節点における電位の変化を増幅することができる。
【００８２】
また、インダクタＬ１ｂおよびキャパシタ１０ｂの結節点における電位変化は、ＭＩＳＦＥＴ４ｂのゲートに伝達される。このＭＩＳＦＥＴ４ｂは、ソースフォロアとして機能し、そのソースにおける電位Ｖ１が、出力信号として取り出される。同様に、インダクタＬ２ｂおよびキャパシタ２０ｂの結節点における電位変化も、ソースフォロアとして機能するＭＩＳＦＥＴ５ｂを介して、そのソースにおける電位Ｖ２の変化として取り出される。
【００８３】
このように、インダクタＬ１ｂ，Ｌ２ｂおよびキャパシタ１０ｂ，２０ｂの結節点における電位の変化を、ソースフォロアたるＭＩＳＦＥＴ４ｂ，５ｂを介して出力することにより、インピーダンス変換を行うことができる。
【００８４】
また、キャパシタ１０ｂ〜１４ｂ，２０ｂ〜２４ｂを構成するＭＩＳＦＥＴのバックゲートにも、電位Ｖｍｂが与えられる。よって、キャパシタ１０ｂ〜１４ｂ，２０ｂ〜２４ｂを構成するＭＩＳＦＥＴのバックゲートとソースおよびドレインの間に寄生容量が発生せず、高速動作が可能となる。
【００８５】
そして、もちろん本実施の形態に係る発振回路についても、図３に示したフェーズロックトループ回路内のＶＣＯ３００に採用すればよい。この場合も、専用のレギュレータ７００を設ける必要がなく、外付け部品増加によるコスト増大の問題やチップ面積増大の問題、および回路設計の困難性の問題を回避することができる。
【００８６】
なお、本実施の形態においては、インダクタＬ１ｂ，Ｌ２ｂの一端に接地電位ＧＮＤを与え、キャパシタ１０ｂ〜１４ｂ，２０ｂ〜２４ｂの一端に電位Ｖｍｂを与えるようにしたが、この逆であっても良い。すなわち、インダクタＬ１ｂ，Ｌ２ｂの一端に電位Ｖｍｂを与え、キャパシタ１０ｂ，２０ｂの一端に接地電位ＧＮＤを与えるようにし、キャパシタ１１ｂ〜１４ｂ，２１ｂ〜２４ｂを並列接続する場合には単極双投スイッチＳ１ｂ〜Ｓ４ｂの各単極を他投側Ｂに接続するように構成しても良い。
【００８７】
また、キャパシタ１０ｂ〜１４ｂ，２０ｂ〜２４ｂを構成するＭＩＳＦＥＴのバックゲートに電位Ｖｍｂを与えるだけでなく、ＭＩＳＦＥＴ８ｂ，９ｂおよびキャパシタ１５ｂ，２５ｂを構成するＭＩＳＦＥＴのバックゲートにも電位Ｖｍｂを与えても良い。
【図面の簡単な説明】
【００８８】
【図１】実施の形態１に係る発振回路を示す図である。
【図２】実施の形態１に係る発振回路の効果を示すグラフである。
【図３】実施の形態１に係る発振回路を採用したフェーズロックトループ回路を示す図である。
【図４】実施の形態２に係る発振回路を示す図である。
【符号の説明】
【００８９】
１０ａ〜１５ａ，２０ａ〜２５ａ，１０ｂ〜１５ｂ，２０ｂ〜２５ｂ  キャパシタ、４ａ，５ａ，４ｂ，５ｂ  ソースフォロア、７５ａ，７５ｂ  定電流源、８ａ，９ａ，８ｂ，９ｂ  ＭＩＳＦＥＴ、Ｓ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂ  単極双投スイッチ、１００  位相比較器、２００  ローパスフィルタ、３００  ＶＣＯ、４００  プリスケーラ、８００  可変分周器。
【図１】
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【図２】
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【図３】
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【図４】
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