(57)【要約】【課題】ノイズの伝搬が抑制された半導体装置を提供する。【解決手段】ｐ型Ｓｉ基板１０１の素子形成面側には、デジタル回路およびアナログ回路が設けられている。アナログ回路は、ｐ型Ｓｉ基板１０１の素子形成面側に設けられている、ｐ型ウェル１０７、ｎ型ウェル１０９ａ、１０９ｂを備える。アナログ回路は、ｐ型ウェル１０７よりもｐ型Ｓｉ基板１０１の底面側に設けられており、ｐ型ウェル１０７およびｐ型Ｓｉ基板１０１の底面側を隔離するように構成されている、ディープｎ型ウェルを備える。ディープｎ型ウェルは、第一のディープｎ型ウェル１０５を備える。ディープｎ型ウェルは、第一のディープｎ型ウェル１０５よりもｐ型Ｓｉ基板１０１の底面側に設けられており、第一のディープｎ型ウェル１０５と異なるｎ型の不純物濃度を有する第二のディープｎ型ウェル１０３を備える。【選択図】      図１
2006147684.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられている、第一の素子領域と、
前記半導体基板の素子形成面側に設けられている、第二の素子領域と、
を備え、
前記第一の素子領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第一の領域よりも前記半導体基板の底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の第三の領域と、
を含み、
前記第三の領域または前記第一の領域は、
異なる導電型の領域と接する第四の領域と、
前記第四の領域に対して前記異なる導電型の領域と反対側に設けられており、前記第四の領域と同導電型の第五の領域と、
を含み、
前記第四の領域の不純物濃度は、前記第五の領域の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられている、第一の素子領域と、
前記半導体基板の素子形成面側に設けられている、第二の素子領域と、
を備え、
前記第一の素子領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第一の領域よりも前記半導体基板の底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の第三の領域と、
を含み、
前記第三の領域は、
逆導電型の第一の下部領域と、
前記第一の下部領域よりも前記半導体基板の底面側に設けられており、前記第一の下部領域と異なる逆導電型の不純物濃度を有する、逆導電型の第二の下部領域と、
を含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第二の下部領域の下面は、前記半導体基板の底面側の一導電型の領域と接合しており、
前記第二の下部領域の不純物濃度は、前記第一の下部領域の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第一の下部領域の上面は、前記第一の領域の下面と接合しており、
前記第一の下部領域の不純物濃度は、前記第二の下部領域の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項５】
請求項２乃至４いずれかに記載の半導体装置において、
前記第二の領域は、複数設けられており、
前記第一の下部領域の上面は、複数の前記第二の領域の下面と接することを特徴とする半導体装置。
【請求項６】
請求項２乃至５いずれかに記載の半導体装置において、
前記第二の下部領域は、前記第一の下部領域の下面および側面を覆うことを特徴とする半導体装置。
【請求項７】
請求項２乃至６いずれかに記載の半導体装置において、
前記第一の下部領域または前記第二の下部領域は、前記第二の領域の下面を覆うことを特徴とする半導体装置。
【請求項８】
請求項２乃至７いずれかに記載の半導体装置において、
前記第一の素子領域は、デジタル回路およびアナログ回路の一方の少なくとも一部を構成し、
前記第二の素子領域は、デジタル回路およびアナログ回路の他方の少なくとも一部を構成する
ことを特徴とする半導体装置。
【請求項９】
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられている、第一の素子領域と、
前記半導体基板の素子形成面側に設けられている、第二の素子領域と、
を備え、
前記第一の素子領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第一の領域よりも前記半導体基板の底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の第三の領域と、
を含み、
前記第一の領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の上部領域と、
前記第一の上部領域よりも前記半導体基板の底面側に設けられており、前記第一の上部領域よりも低い一導電型の不純物濃度を有する、一導電型の第二の上部領域と、
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載された半導体装置を図１１に示す。この半導体装置では、デジタル回路側に深いウェルを形成し、不純物濃度分布を調整している。
【０００３】
すなわち、ｐ基板１には選択的にｎウェル２、３、６が形成され、かつその一部には深いｎウェル（ディープｎウェル４）が形成される。ここで、ｎウェル３、６は、その一部が深いｎウェルと重なるように形成される。また、ｐ基板１および深いｎウェルには、それぞれｐウェル５’、５が形成される。
【０００４】
ここで、ディジタル回路は、ｎウェル３に形成されたｐチャネルトランジスタおよびｐウェル５に形成されたｎチャネルトランジスタにより構成されるものとする。また、アナログ回路は、ｎウェル２に形成されたｐチャネルトランジスタおよびｐウェル５’に形成されたｎチャネルトランジスタにより構成されるものとする。そして、ディジタル用のｐチャネルトランジスタが形成されたｎウェル３の電位は、ディジタル正電源ＤＶＤＤにより与えられ、ディジタル用ｎチャネルトランジスタが形成されたｐウェル５の電位はディジタル負電源ＤＶＳＳにより与えられる。また、アナログ用ｐチャネルトランジスタが形成されたｎウェル２の電位は、アナログ正電源ＡＶＤＤにより与えられ、アナログ用ｎチャネルトランジスタが形成されたｐウェル５’の電位はアナログ負電源ＡＶＳＳにより与えられる。
【０００５】
従来の半導体装置としては、例えば特許文献２に記載されたものもある。同文献に記載された半導体装置を図１２に示す。この半導体装置では、特許文献１に記載の半導体装置と基本的に同様の構成であるが、アナログ回路側に深いウェルが形成されている点で異なる。
【０００６】
【特許文献１】特開平５−１９０７８３号公報
【特許文献２】特開平６−６９４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記文献記載の従来技術では、平面視におけるディープｎウェル４の面積が大きくなると、ディジタル回路からアナログ回路へ回り込む雑音を低減することが困難である。すなわち、一般にインピーダンスはＺ＝Ｒ＋ｊ（ωＬ−（１／ω）Ｃ）の式により表される。ここで、容量値Ｃが大きくなる（ｐ基板１−ディープｎウェル４接合容量が大きくなる）と、インピーダンスＺが次第に小さくなる。このため、ディジタル回路からアナログ回路へ回り込む雑音を低減することが困難になる。
【課題を解決するための手段】
【０００８】
本発明によれば、
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられている、第一の素子領域と、
前記半導体基板の素子形成面側に設けられている、第二の素子領域と、
を備え、
前記第一の素子領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第一の領域よりも前記半導体基板の底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の第三の領域と、
を含み、
前記第三の領域または前記第一の領域は、
異なる導電型の領域と接する第四の領域と、
前記第四の領域に対して前記異なる導電型の領域と反対側に設けられており、前記第四の領域と同導電型の第五の領域と、
を含み、
前記第四の領域の不純物濃度は、前記第五の領域の不純物濃度よりも低いことを特徴とする半導体装置が提供される。
【０００９】
この構成によれば、異なる導電型の領域同士の界面近傍での不純物濃度を小さくすることにより、異なる導電型の領域同士の界面近傍に形成される空乏層が拡大し、異なる導電型の領域同士の界面近傍の接合容量を低減することができる。このため、いずれかのこの界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、第一の素子領域および第二の素子領域間のノイズの伝搬が抑制される。
【００１０】
本発明によれば、
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられている、第一の素子領域と、
前記半導体基板の素子形成面側に設けられている、第二の素子領域と、
を備え、
前記第一の素子領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第一の領域よりも前記半導体基板の底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の第三の領域と、
を含み、
前記第三の領域は、
逆導電型の第一の下部領域と、
前記第一の下部領域よりも前記半導体基板の底面側に設けられており、前記第一の下部領域と異なる逆導電型の不純物濃度を有する、逆導電型の第二の下部領域と、
を含むことを特徴とする半導体装置が提供される。
【００１１】
この構成によれば、異なる導電型の領域同士の界面近傍での不純物濃度を小さくすることにより、逆導電型の第一の下部領域および一導電型の第一の領域の界面、または逆導電型の第二の下部領域および半導体基板の底面側の一導電型の領域の界面近傍のいずれかの異なる導電型の領域同士の界面近傍に形成される空乏層が拡大する。したがって、これら界面近傍の接合容量のいずれかを低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、第一の素子領域および第二の素子領域間のノイズの伝搬が抑制される。
【００１２】
また、本発明によれば、
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられている、第一の素子領域と、
前記半導体基板の素子形成面側に設けられている、第二の素子領域と、
を備え、
前記第一の素子領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の領域と、
前記半導体基板の素子形成面側に設けられている、逆導電型の第二の領域と、
前記第一の領域よりも前記半導体基板の底面側に設けられており、前記第一の領域および前記半導体基板の底面側を隔離するように構成されている、逆導電型の第三の領域と、
を含み、
前記第一の領域は、
前記半導体基板の素子形成面側に設けられている、一導電型の第一の上部領域と、
前記第一の上部領域よりも前記半導体基板の底面側に設けられており、前記第一の上部領域よりも低い一導電型の不純物濃度を有する、一導電型の第二の上部領域と、
を含むことを特徴とする半導体装置が提供される。
【００１３】
この構成によれば、一導電型の第二の上部領域および逆導電型の第三の領域の界面近傍での第二の上部領域の不純物濃度を小さくすることにより、この界面近傍に形成される空乏層が拡大する。したがって、この界面の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、第一の素子領域および第二の素子領域間のノイズの伝搬が抑制される。
【００１４】
なお、本発明において、半導体基板の底面側とは、第三の領域に対して、相対的に半導体基板の底面側にあたる一導電型の領域を意味し、絶対的な位置の限定を意味するものではない。
【発明の効果】
【００１５】
本発明によれば、ノイズの伝搬が抑制された半導体装置が提供される。
【発明を実施するための最良の形態】
【００１６】
本発明に係る半導体装置において、第二の下部領域の下面は、半導体基板の底面側の一導電型の領域と接合しており、第二の下部領域の不純物濃度は、第一の下部領域の不純物濃度よりも低い構成とすることができる。
【００１７】
この構成によれば、逆導電型の第二の下部領域および半導体基板の底面側の一導電型の領域の界面近傍での第二の下部領域の不純物濃度を小さくすることにより、異なる導電型の領域同士の界面近傍に形成される空乏層が拡大する。したがって、この界面の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、第一の素子領域および第二の素子領域間のノイズの伝搬が抑制される。
【００１８】
本発明に係る半導体装置において、第一の下部領域の上面は、第一の領域の下面と接合しており、第一の下部領域の不純物濃度は、第二の下部領域の不純物濃度よりも低い構成とすることができる。
【００１９】
この構成によれば、逆導電型の第一の下部領域および一導電型の第一の領域の界面近傍での第一の下部領域の不純物濃度を小さくすることにより、異なる導電型の領域同士の界面近傍に形成される空乏層が拡大する。したがって、この界面の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、第一の素子領域および第二の素子領域間のノイズの伝搬が抑制される。
【００２０】
本発明に係る半導体装置において、第二の領域は、複数設けられており、第一の下部領域の上面は、複数の第二の領域の下面と接する構成とすることができる。
【００２１】
この構成によれば、複数の逆導電型の第二の領域が、逆導電型の第一の下部領域を介して電気的に接続されるため、複数の逆導電型の第二の領域を介して第一の下部領域に電位を供給できる。
【００２２】
本発明に係る半導体装置において、第二の下部領域は、第一の下部領域の下面および側面を覆う構成とすることができる。
【００２３】
この構成によれば、第一の下部領域の側面にも第二の下部領域が設けられているため、第二の下部領域の不純物濃度を低くすることにより、第三の領域の側面においても異なる導電型の領域同士の界面近傍に形成される空乏層を拡大することができる。したがって、第三の領域の側面においても異なる導電型の領域同士の界面の接合容量を低減することができる。このため、第三の領域の側面の界面近傍におけるインピーダンスが増大し、その結果ノイズの伝搬抑制により効果的である。
【００２４】
本発明に係る半導体装置において、第一の下部領域または第二の下部領域は、第二の領域の下面を覆う構成とすることができる。
【００２５】
この構成によれば、第二の領域の下面にも第一の下部領域または第二の下部領域が設けられているため、第一の下部領域または第二の下部領域の不純物濃度を低くすることにより、第二の領域の下面においても異なる導電型の領域同士の界面近傍に形成される空乏層を拡大することができる。したがって、第二の領域の下面においても異なる導電型の領域同士の界面の接合容量を低減することができる。このため、第二の領域の下面の界面近傍におけるインピーダンスが増大し、その結果ノイズの伝搬抑制により効果的である。
【００２６】
本発明に係る半導体装置において、第一の素子領域は、デジタル回路およびアナログ回路の一方の少なくとも一部を構成し、第二の素子領域は、デジタル回路およびアナログ回路の他方の少なくとも一部を構成してもよい。
【００２７】
この構成によれば、アナログ回路・デジタル回路混載の半導体装置におけるデジタル回路およびアナログ回路間のノイズの伝搬を抑制することができる。
【００２８】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２９】
<実施形態１>
図１は、実施形態に係る半導体装置の構成を模式的に示した断面図である。
本実施形態に係る半導体装置は、ｐ型Ｓｉ基板１０１（一導電型の半導体基板）を備える。このｐ型Ｓｉ基板１０１の素子形成面側（図１の上側）には、デジタル回路（第二の素子領域）およびアナログ回路（第一の素子領域）が設けられている。すなわち、第一の素子領域は、アナログ回路の少なくとも一部を構成し、第二の素子領域は、デジタル回路の少なくとも一部を構成する。
【００３０】
アナログ回路は、ｐ型Ｓｉ基板１０１の素子形成面側に設けられている、ｐ型ウェル１０７（一導電型の第一の領域）を備える。アナログ回路は、ｐ型Ｓｉ基板１０１の素子形成面側に設けられている、ｎ型ウェル１０９ａ、１０９ｂ（逆導電型の第二の領域）を備える。アナログ回路は、ｐ型ウェル１０７よりもｐ型Ｓｉ基板１０１の底面側に設けられており、ｐ型ウェル１０７およびｐ型Ｓｉ基板１０１の底面側を隔離するように構成されている、ディープｎ型ウェル（逆導電型の第三の領域）を備える。
【００３１】
ディープｎ型ウェルは、第一のディープｎ型ウェル１０５（逆導電型の第一の下部領域）を備える。ディープｎ型ウェルは、第一のディープｎ型ウェル１０５よりもｐ型Ｓｉ基板１０１の底面側に設けられており、第一のディープｎ型ウェル１０５と異なるｎ型（逆導電型）の（リンなどの）不純物濃度を有する第二のディープｎ型ウェル１０３（逆導電型の第二の下部領域）を備える。
【００３２】
第二のディープｎ型ウェル１０３の下面は、ｐ型Ｓｉ基板１０１の底面側の一導電型の領域と接合している。第二のディープｎ型ウェル１０３の不純物濃度は、第一のディープｎ型ウェル１０５の不純物濃度よりも低い。ｎ型ウェル１０９ａ、１０９ｂは、複数設けられている。第一のディープｎ型ウェル１０５の上面は、ｎ型ウェル１０９ａ、１０９ｂの下面と接している。
【００３３】
ｐ型ウェル１０７上には、ｎＭＯＳトランジスタが設けられている。ｐ型ウェル１０７上のｎチャネルトランジスタは、ポリシリコン膜からなるゲート電極１１５ａと、シリコン酸化膜からなるゲート絶縁膜１１７ａと、ソース電極およびドレイン電極として機能するｎ+拡散領域１１９ａ、１２１ａを備える。ｐ型ウェル１０７上には、ｐ型ウェル１０７よりもｐ型不純物濃度の高いｐ型ウェルコンタクト１２３ａが設けられている。ｐ型ウェルコンタクト１２３ａは、アナログ負電源ＡＶｓと電気的に接続している。
【００３４】
ｎ型ウェル１０９ａ上には、ｐＭＯＳトランジスタが設けられている。ｎ型ウェル１０９ａ上のｐＭＯＳトランジスタは、ポリシリコン膜からなるゲート電極１１５ｂと、シリコン酸化膜からなるゲート絶縁膜１１７ｂと、ソース電極およびドレイン電極として機能するｐ+拡散領域１１９ｂ、１２１ｂを備える。ｎ型ウェル１０９ａ上には、ｎ型ウェル１０９ａよりもｎ型不純物濃度の高いｎ型ウェルコンタクト１２５ｂが設けられている。ｎ型ウェルコンタクト１２５ｂは、アナログ正電源ＡＶｄと電気的に接続している。
【００３５】
ｐ型ウェル１１１上には、ｎＭＯＳトランジスタが設けられている。ｐ型ウェル１１１上のｎチャネルトランジスタは、ポリシリコン膜からなるゲート電極１１５ｃと、シリコン酸化膜からなるゲート絶縁膜１１７ｃと、ソース電極およびドレイン電極として機能するｎ+拡散領域１１９ｃ、１２１ｃを備える。ｐ型ウェル１１１上には、ｐ型ウェル１１１よりもｐ型不純物濃度の高いｐ型ウェルコンタクト１２３ｃが設けられている。ｐ型ウェルコンタクト１２３ｃは、デジタル負電源ＤＶｓと電気的に接続している。
【００３６】
ｎ型ウェル１１３上には、ｐＭＯＳトランジスタが設けられている。ｎ型ウェル１１３上のｐＭＯＳトランジスタは、ポリシリコン膜からなるゲート電極１１５ｄと、シリコン酸化膜からなるゲート絶縁膜１１７ｄと、ソース電極およびドレイン電極として機能するｐ+拡散領域１１９ｄ、１２１ｄを備える。ｎ型ウェル１１３上には、ｎ型ウェル１１３よりもｎ型不純物濃度の高いｎ型ウェルコンタクト１２５ｄが設けられている。ｎ型ウェルコンタクト１２５ｄは、デジタル正電源ＤＶｄと電気的に接続している。
【００３７】
なお、デジタル正電源ＤＶｄと、デジタル負電源ＤＶｓと、アナログ正電源ＡＶｄと、アナログ負電源ＡＶｓとによりそれぞれのウェルに印加される電位は、各々独立に制御される。また、ｎ型ウェル１０９ａ、１０９ｂの電位は、第一のディープｎ型ウェル１０５を介して同電位に維持される。
【００３８】
以下、本実施形態に係る半導体装置の動作について説明する。
本実施形態では、半導体装置の外部に主電源（不図示）を設け、主電源電圧を１．０Ｖとする。なお、この主電源には、４つの独自に制御可能な電圧可変器（不図示）が接続されている。この主電源を４つの独自に制御可能な電圧可変器を介して、それぞれデジタル正電源ＤＶｄと、デジタル負電源ＤＶｓと、アナログ正電源ＡＶｄと、アナログ負電源ＡＶｓとに接続する。
【００３９】
そして、デジタル負電源ＤＶｓおよびアナログ負電源ＡＶｓは、それぞれ独自にｐ型ウェルコンタクト１２３ｃおよびｐ型ウェルコンタクト１２３ａに、０〜−２．０Ｖの間の所望の値の電圧（Ｖｐｄｗ、Ｖｐａｗ）を印加する。一方、デジタル正電源ＤＶｄおよびアナログ正電源ＡＶｄは、それぞれ独自にｎ型ウェルコンタクト１２５ｄ、１２５ｂに、１．０Ｖ〜３．０Ｖの間の所望の値の電圧（Ｖｎｄｗ、Ｖｎａｗ）を印加する。
【００４０】
このとき、ｎ型ウェルコンタクト１２５ｂに印加された電圧（Ｖｎａｗ）は、ｎ型ウェル１０９ａおよび第一のディープｎ型ウェル１０５を介して、ｎ型ウェル１０９ｂに同様に印加される。このように、デジタル正電源ＤＶｄと、デジタル負電源ＤＶｓと、アナログ正電源ＡＶｄと、アナログ負電源ＡＶｓとによりそれぞれのウェルに印加される電位は、各々独立に制御されるため、ｐ型ウェル１１１、１０７、ｎ型ウェル１１３、１０９ａ上に設けられているトランジスタのゲート電極の閾値がそれぞれ独立して調整される。
【００４１】
以下、本実施形態に係る半導体装置の製造工程について説明する。なお、以下の製造工程は一例に過ぎず、本実施形態に係る半導体装置の製造工程は以下の製造工程に限定されるものではない。
図７は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
まず、図７（ａ）に示すように、ｐ型Ｓｉ基板１０１を用意する。なお、ｐ型Ｓｉ基板１０１の素子形成面には、周知の方法により所定の素子分離領域が形成されるが、作図の都合上図示を省略する。素子分離領域は、ｐ型Ｓｉ基板１０１の素子形成面の所定領域にマスク（不図示）を用いて浅い溝を形成し、この溝内に絶縁材料を埋設し、あるいは溝の内面に絶縁膜を形成した後各種材料を充填して浅溝素子分離（ＳＴＩ）として形成する。
【００４２】
次いで、図７（ｂ）に示すように、ｐ型Ｓｉ基板１０１の素子形成面にフォトレジストを塗布してパターニングして得られるフォトレジストマスク１３１を用いて、Ｎ型不純物の２段階のイオン注入を行うことにより、第一のディープｎ型ウェル１０５および第二のディープｎ型ウェル１０３を形成する。具体的には、まず、フォトレジストマスク１３１を用いて、たとえばリンを５００ｋｅＶ以上２ＭｅＶ以下、１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下の条件でイオン注入し、素子形成面から所定の深さの領域に第二のディープｎ型ウェル１０３を形成する。次いで、フォトレジストマスク１３１を用いて、たとえばリンを１００ｋｅＶ以上１ＭｅＶ以下、１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下の条件でイオン注入し、第二のディープｎ型ウェル１０３の上部に第一のｎ型ウェル１０５を形成する。
【００４３】
図８は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
続いて、図８（ｃ）に示すように、フォトレジストマスク１３１を除去し、ｐ型Ｓｉ基板１０１の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク（不図示）を用いて、たとえばリンを１００ｋｅＶ以上１ＭｅＶ以下、１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下の条件でイオン注入し、第一のディープｎ型ウェル１０５の上部にｎ型ウェル１１３、１０９ａ、１０９ｂを形成する。このｎ型ウェル１１３、１０９ａ、１０９ｂは、後述するｐＭＯＳトランジスタを形成する予定の領域の下部に形成する。
【００４４】
そして、フォトレジストマスク（不図示）を除去し、ｐ型Ｓｉ基板１０１の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク（不図示）を用いて、たとえばボロンを５０ｋｅＶ以上５００ｋｅＶ以下、１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下でイオン注入し、ｐ型ウェル１１１、１０７を形成する。このｐ型ウェル１１１、１０７は、後述するｎＭＯＳトランジスタを形成する予定の領域の下部に形成する。
【００４５】
次いで、図８（ｄ）に示すように、フォトレジストマスク（不図示）を除去し、周知の方法により、後述するｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを形成する領域の素子形成面上に、シリコン酸化膜からなるゲート絶縁膜１１７ａ、１１７ｂ、１１７ｃ、１１７ｄを形成する。そして、ゲート絶縁膜１１７ａ、１１７ｂ、１１７ｃ、１１７ｄ上にポリシリコン膜からなるゲート電極１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを形成（サイドウォールは不図示）する。具体的には、ｐ型Ｓｉ基板１０１の素子形成面上に、シリコン酸化膜とポリシリコン膜との積層膜を形成し、フォトレジストマスク（不図示）を用いて、選択エッチングしてパターニングすることにより、ゲート絶縁膜１１７ａ、１１７ｂ、１１７ｃ、１１７ｄおよびゲート電極１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを形成する。
【００４６】
続いて、ｐＭＯＳトランジスタの形成領域（ｎ型ウェル１１３、１０９ａ、１０９ｂの形成領域）をフォトレジストマスク（不図示）で覆った状態で、ｐ型ウェル１０７、１１１中に、たとえば砒素（Ａｓ）を１０ｋｅＶ以上５０ｋｅＶ以下、１×１０15ｃｍ-2以上１×１０16ｃｍ-2以下の条件でイオン注入し、ｎＭＯＳトランジスタのソース電極およびドレイン電極として機能するｎ+拡散領域１１９ａ、１２１ａ、１１９ｃ、１２１ｃを形成する。なお、この際、フォトレジストマスク（不図示）のうちｎ型ウェルコンタクト１２５ｂ、１２５ｄに相当する部分は、マスクに開口（不図示）が形成されている。このため、ｎ型ウェル１０９ａ、１１３上にそれぞれｎ型ウェルコンタクト１２５ｂ、１２５ｄが形成される。
【００４７】
そして、ｎＭＯＳトランジスタの形成領域（ｐ型ウェル１０７、１１１の形成領域）をフォトレジストマスク（不図示）で覆った状態で、ｎ型ウェル１０９ａ、１０９ｂ、１１３中に、たとえばボロン（Ｂ）を１ｋｅＶ以上５ｋｅＶ以下、１×１０15ｃｍ-2以上１×１０16ｃｍ-2以下の条件でイオン注入し、ｐＭＯＳトランジスタのソース電極およびドレイン電極として機能するｐ+拡散領域１１９ｂ、１２１ｂ、１１９ｄ、１２１ｄを形成する。なお、この際、フォトレジストマスク（不図示）のうちｐ型ウェルコンタクト１２３ａ、１２３ｃに相当する部分は、マスクに開口（不図示）が形成されている。このため、ｐ型ウェル１０７、１１１上にそれぞれｐ型ウェルコンタクト１２３ａ、１２３ｃが形成される。
【００４８】
さらに、図１に示すように、ｐ型ウェルコンタクト１２３ａ、１２３ｃに、それぞれアナログ負電極ＡＶｓ、デジタル負電極ＤＶｓを形成する。一方、ｎ型ウェルコンタクト１２５ｂ、１２５ｄ上に、それぞれアナログ正電極ＡＶｄ、デジタル正電極ＤＶｄを形成する。そして、上記の製造工程により、本実施形態の半導体装置を得る。
【００４９】
以下、本実施形態に係る半導体装置の作用効果について説明する。
本実施形態に係る半導体装置によれば、デジタル回路およびアナログ回路間のノイズの伝搬が抑制される。すなわち、ｎ型の第二のディープｎ型ウェル１０３およびｐ型Ｓｉ基板１０１の底面側のｐ型の領域の界面近傍での第二のディープｎ型ウェル１０３のｎ型不純物濃度を小さくすることにより、この界面近傍に形成される空乏層が拡大するため、この界面近傍の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制される。このため、第一のディープｎ型ウェル１０５および第二のディープｎ型ウェル１０３の面積が大きく（保護すべきアナログ回路が大きく）なっても、ディジタル回路からアナログ回路へ回り込む雑音を低減することが可能となる。
【００５０】
また、本実施形態に係る半導体装置によれば、第一のディープｎ型ウェル１０５には、ｎ型ウェル１０９ａ、１０９ｂを介して電位が供給されている。なお、ｎ型ウェル１０９ａ、１０９ｂは、第一のディープｎ型ウェル１０５の外縁部の上面に沿う形になっており、平面視によれば繋がっている。たとえば、ｎ型ウェル１０９ａ、１０９ｂは、第一のディープｎ型ウェル１０５の外縁部の上面に沿う環状に形成されていてもよい。また、第一のディープｎ型ウェル１０５の上面は、ｎ型ウェル１０９ａ、１０９ｂの下面と接するので、第一のディープｎ型ウェル１０５には、ｎ型ウェル１０９ａ、１０９ｂの両方の領域を介して安定的に電位が供給されている。
【００５１】
図１０は、実施形態に係る半導体装置のディープｎ型ウェルの不純物濃度プロファイルを模式的に示したグラフ図である。本実施形態では、半導体装置の構成を模式的に説明するために、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とを明確に区分して記載したが、特に限定する趣旨ではない。実際には、図１０（ａ）に示すように、ディープｎ型ウェルのｎ型不純物濃度プロファイルにおいて、ｐ型Ｓｉ基板１０１の素子形成面の法線方向（基板深さ方向）に２以上のｎ型不純物濃度のピークを有していれば、そのディープｎ型ウェルは、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とを含むものとする。
【００５２】
あるいは、ディープｎ型ウェルのｎ型不純物濃度プロファイルにおいて、図１０（ｂ）または図１０（ｃ）に示すように、ｐ型Ｓｉ基板１０１の素子形成面の法線方向（基板深さ方向）に１以上のｎ型不純物濃度のピークを有し、通常の１ピークのｎ型不純物濃度の分布曲線からはずれるショルダー部（平坦部）を有する分布曲線を有する場合にも、そのディープｎ型ウェルは、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とを含むものとする。
【００５３】
一方、後述する参考例に示すディープｎ型ウェル９０５が単層で形成されている場合には、ディープｎ型ウェルのｎ型不純物濃度プロファイルは、図１０において左側のピークのみに相当する。これに対して、本実施形態では、左側のピークよりも深い方向にさらに低濃度のピークまたはショルダー部（平坦部）を有するプロファイルを示す。
【００５４】
<実施形態２>
図２は、実施形態に係る半導体装置の構成を模式的に示した断面図である。
本実施形態に係る半導体装置の構成は、実施形態１に係る半導体装置と同様の構成にくわえて、以下の構成を備える。尚、実施形態１と同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００５５】
本実施形態では、第二のディープｎ型ウェル１０３は、第一のディープｎ型ウェル１０５の下面および側面を覆う構成を備える。また、第二のディープｎ型ウェル１０３のｎ型不純物濃度は、第一のディープｎ型ウェル１０５のｎ型不純物濃度よりも低い。
【００５６】
以下、本実施形態に係る半導体装置の作用効果について、説明する。
本実施形態に係る半導体装置は、実施形態１に係る半導体装置の作用効果にくわえ、さらに以下の作用効果も奏する。
【００５７】
本実施形態に係る半導体装置によれば、デジタル回路およびアナログ回路間のノイズの伝搬がより一層効率的に抑制される。すなわち、第一のディープｎ型ウェル１０５の側面にも第二のディープｎ型ウェル１０３が設けられているため、２重のディープｎ型ウェルの下面にくわえて側面においても異なる導電型の領域同士の界面近傍に形成される空乏層が拡大する。したがって、２重のディープｎ型ウェルの側面においても異なる導電型の領域同士の界面の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、２重のディープｎ型ウェルの側面における異なる導電型の領域同士の界面を介するノイズの伝搬が抑制されるため、デジタル回路およびアナログ回路間のノイズの伝搬がより一層効率的に抑制される。
【００５８】
<実施形態３>
図３は、実施形態に係る半導体装置の構成を模式的に示した断面図である。
本実施形態に係る半導体装置の構成は、実施形態１に係る半導体装置と同様の構成にくわえて、以下の構成を備える。尚、実施形態１と同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００５９】
本実施形態では、第一のディープｎ型ウェル１０５または第二のディープｎ型ウェル１０３は、ｎ型ウェル１０９ａ、１０９ｂの下面を覆う構成を備える。また、第一のディープｎ型ウェル１０５または第二のディープｎ型ウェル１０３の不純物濃度は、ｎ型ウェル１０９ａ、１０９ｂの不純物濃度より低い。
【００６０】
以下、本実施形態に係る半導体装置の作用効果について、説明する。
本実施形態に係る半導体装置は、実施形態１に係る半導体装置の作用効果にくわえ、さらに以下の作用効果も奏する。
【００６１】
本実施形態に係る半導体装置によれば、デジタル回路およびアナログ回路間のノイズの伝搬がより一層効率的に抑制される。すなわち、ｎ型ウェル１０９ａ、１０９ｂの下面にも第一のディープｎ型ウェル１０５または第二のディープｎ型ウェル１０３が設けられており、第一のディープｎ型ウェル１０５または第二のディープｎ型ウェル１０３の不純物濃度は、ｎ型ウェル１０９ａ、１０９ｂの不純物濃度より低いため、ｎ型ウェル１０９ａ、１０９ｂの下面においても異なる導電型の領域同士の界面近傍に形成される空乏層が拡大する。したがって、ｎ型ウェル１０９ａ、１０９ｂの下面においても異なる導電型の領域同士の界面の接合容量を低減することができる。このため、ｎ型ウェル１０９ａ、１０９ｂの下面の界面近傍におけるインピーダンスを増大できる。その結果、ｎ型ウェル１０９ａ、１０９ｂの下面における異なる導電型の領域同士の界面を介するノイズの伝搬が抑制されるため、デジタル回路およびアナログ回路間のノイズの伝搬がより一層効率的に抑制される。
【００６２】
<実施形態４>
図４は、実施形態に係る半導体装置の構成を模式的に示した断面図である。
本実施形態に係る半導体装置の構成は、実施形態１に係る半導体装置と異なり、以下の構成を備える。尚、実施形態１と同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００６３】
本実施形態に係る半導体装置では、第一のディープｎ型ウェル１０５の上面は、ｐ型ウェル１０７の下面と接合しており、第一のディープｎ型ウェル１０５のｎ型不純物濃度は、第二のディープｎ型ウェル１０３のｎ型不純物濃度よりも低い構成を備える。
【００６４】
以下、本実施形態に係る半導体装置の作用効果について、説明する。
本実施形態に係る半導体装置は、以下の作用効果を奏する。
【００６５】
本実施形態に係る半導体装置によれば、デジタル回路およびアナログ回路間のノイズの伝搬が抑制される。すなわち、第一のディープｎ型ウェル１０５およびｐ型ウェル１０７の界面近傍での第一のディープｎ型ウェル１０５のｎ型不純物濃度が、第二のディープｎ型ウェル１０３のｎ型不純物濃度よりも低いため、異なる導電型の領域同士の界面近傍に形成される空乏層を拡大することができる。したがって、この界面の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、デジタル回路およびアナログ回路間のノイズの伝搬が抑制される。
【００６６】
また、本実施形態に係る半導体装置によれば、第二のディープｎ型ウェル１０３には、ｎ型ウェル１０９ａ、１０９ｂを介して電位が供給されている。なお、ｎ型ウェル１０９ａ、１０９ｂは、第一のディープｎ型ウェル１０５の外縁部の上面に沿う形になっており、平面視によれば繋がっている。たとえば、ｎ型ウェル１０９ａ、１０９ｂは、第一のディープｎ型ウェル１０５の外縁部の上面に沿う環状に形成されていてもよい。すなわち、第二のディープｎ型ウェル１０３の上面は、ｎ型ウェル１０９ａ、１０９ｂの下面とわずかな間隙を隔てて近接する。また、第二のディープｎ型ウェル１０３およびｎ型ウェル１０９ａ、１０９ｂ間の間隙を構成するのは、低濃度のｎ型不純物を含有する第一のディープｎ型ウェル１０５である。このため、ｎ型ウェル１０９ａ、１０９ｂが、第一のディープｎ型ウェル１０５により構成される間隙および第二のディープｎ型ウェル１０３を介して、わずかな抵抗を有する経路により電気的に接続される。このため、この経路において、電位の変化はほとんど生じず、第二のディープｎ型ウェル１０３には、ｎ型ウェル１０９ａ、１０９ｂの両方の領域を介して安定的に電位が供給されている。
【００６７】
<実施形態５>
図５は、実施形態に係る半導体装置の構成を模式的に示した断面図である。
本実施形態に係る半導体装置の構成は、実施形態４に係る半導体装置の構成にくわえて、以下の構成を備える。尚、実施形態４と同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００６８】
本実施形態に係る半導体装置では、第二のディープｎ型ウェル１０３は、第一のディープｎ型ウェル１０５の下面および側面を覆う構成を備える。すなわち、ｎ型ウェル１０９ａ、１０９ｂは、複数設けられており、第二のディープｎ型ウェル１０３の両端は、ｎ型ウェル１０９ａ、１０９ｂの下面と接する構成を備える。
【００６９】
以下、本実施形態に係る半導体装置の作用効果について、説明する。
本実施形態に係る半導体装置は、実施形態４に係る半導体装置の作用効果にくわえ、さらに以下の作用効果も奏する。
【００７０】
本実施形態に係る半導体装置によれば、第二のディープｎ型ウェル１０３には、ｎ型ウェル１０９ａ、１０９ｂを介して電位が供給されている。なお、ｎ型ウェル１０９ａ、１０９ｂは、第一のディープｎ型ウェル１０５の外縁部の上面に沿う形になっており、平面視によれば繋がっている。たとえば、ｎ型ウェル１０９ａ、１０９ｂは、第一のディープｎ型ウェル１０５の外縁部の上面に沿う環状に形成されていてもよい。すなわち、第二のディープｎ型ウェル１０３の両端は、ｎ型ウェル１０９ａ、１０９ｂの下面と接するので、ｎ型ウェル１０９ａ、１０９ｂが、第二のディープｎ型ウェル１０３を介して電気的に接続される。このため、第二のディープｎ型ウェル１０３には、ｎ型ウェル１０９ａ、１０９ｂの両方の領域を介して電位が安定的に供給されている。
【００７１】
<実施形態６>
図６は、実施形態に係る半導体装置の構成を模式的に示した断面図である。
本実施形態に係る半導体装置の構成は、実施形態１に係る半導体装置と異なり、以下の構成を備える。尚、実施形態１と同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００７２】
本実施形態に係る半導体装置では、アナログ回路に含まれるｐ型ウェルは、ｐ型Ｓｉ基板１０１の素子形成面側に設けられている、第一のｐ型ウェル１０７と、第二のｐ型ウェル１３３とを備える。また、第二のｐ型ウェル１３３は、第一のｐ型ウェル１０７よりもｐ型Ｓｉ基板１０１の底面側に設けられており、第一のｐ型ウェル１０７よりも低いｐ型の不純物濃度を有する。
【００７３】
以下、本実施形態に係る半導体装置の作用効果について、説明する。
【００７４】
本実施形態に係る半導体装置によれば、デジタル回路およびアナログ回路間のノイズの伝搬が抑制される。すなわち、第二のｐ型ウェル１３３および第一のディープｎ型ウェル１０５の界面近傍での第二のｐ型ウェル１３３の不純物濃度が第一のｐ型ウェル１０７よりも小さいため、この界面近傍に形成される空乏層を拡大することができる。したがって、この界面の接合容量を低減することができる。このため、この界面近傍におけるインピーダンスを増大できる。その結果、この界面を介するノイズの伝搬が抑制されるため、デジタル回路およびアナログ回路間のノイズの伝搬が抑制される。
【００７５】
<参考例>
図９は、参考例に係る半導体装置の構成を模式的に示した断面図である。
本参考例に係る半導体装置の構成は、実施形態１に係る半導体装置と異なり、以下の構成を備える。尚、他の構成については、実施形態１と同様であるため、適宜説明を省略する。
【００７６】
本参考例に係る半導体装置では、アナログ回路の一部を構成するｐ型ウェル９０７の直下に、ディープｎ型ウェル９０５を備えるが、ディープｎ型ウェル９０５は、２重のウェル構造を有さない。
【００７７】
以下、本参考例に係る半導体装置の課題について、説明する。
本参考例に係る半導体装置では、ディープｎ型ウェル９０５は、２重のウェル構造を有さない。そのため、ディープｎ型ウェル９０５のｎ型不純物濃度をｎ型ウェル９０９ａ、９０９ｂと同様に高くすると、ディープｎ型ウェル９０５およびｐ型ウェル９０７の界面近傍、またはディープｎ型ウェル９０５およびｐ型Ｓｉ基板１０１の底面側のｐ型の領域の界面近傍でのディープｎ型ウェル９０５の不純物濃度が高いため、これら界面近傍に形成される空乏層を拡大することが困難である。したがって、これらの界面の接合容量を低減することが困難である。このため、これらの界面近傍におけるインピーダンスが低下しやすい。その結果、これらの界面を介するノイズの伝搬の抑制が困難となり、デジタル回路およびアナログ回路間のノイズの伝搬の抑制が困難となる。
【００７８】
一方、ディープｎ型ウェル９０５のｎ型不純物濃度をｎ型ウェル９０９ａ、９０９ｂに比較して低くすると、ディープｎ型ウェル９０５の抵抗が高まるため、ディープｎ型ウェル９０５に対してｎ型ウェル９０９ａ、９０９ｂを介して電位を供給することが困難となる。
【００７９】
これに対して、上記の実施形態１に係る半導体装置では、２重のウェル構造を有するため、一方のディープｎ型ウェルのｎ型不純物濃度を高くし、他方のディープｎ型ウェルのｎ型不純物濃度を低くすることができる。そのため、ｎ型不純物濃度の濃度が低いディープｎ型ウェルとｐ型の領域との界面により空乏層を拡大することができる。また、ｎ型不純物濃度の濃度が高いディープｎ型ウェルに対して、ｎ型ウェルの電位を介して電位を供給することができる。
【００８０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００８１】
たとえば、上記実施形態では、アナログ回路の一部を構成するｐ型ウェル１０７の直下に、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とからなる二重のディープｎ型ウェルを設けたが、特に限定する趣旨ではない。たとえば、デジタル回路の一部を構成するｐ型ウェル１１１の直下に、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とからなる二重のディープｎ型ウェルを設けても同様の作用効果を奏する。
【００８２】
また、上記実施形態では、デジタル回路とアナログ回路とを有する半導体装置としたが、特に限定する趣旨ではない。たとえば、デジタル回路とアナログ回路との代わりに、ＳＲＡＭ回路と、Ｉ／Ｏ回路と、コア回路とを有する半導体装置としても同様の作用効果を奏する。
【００８３】
また、上記実施形態では、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とからなる二重のディープｎ型ウェルを設けたが、特に限定する趣旨ではない。たとえば、１層のｎ型不純物濃度の高いディープｎ型ウェルを、２層のｎ型不純物濃度の低いディープｎ型ウェルで上下から挟んだ構造からなる３重のディープｎ型ウェルを設けても同様の作用効果を奏する。
【００８４】
また、上記実施形態では、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とを、同一種類のｎ型不純物を含む構成としたが、特に限定する趣旨ではない。たとえば、第一のディープｎ型ウェル１０５と第二のディープｎ型ウェル１０３とは、互いに異なる種類のｎ型不純物を含有していてもよい。
【図面の簡単な説明】
【００８５】
【図１】実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３】実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図４】実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図５】実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図６】実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図７】実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
【図８】実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
【図９】参考例に係る半導体装置の構成を模式的に示した断面図である。
【図１０】実施形態に係る半導体装置のディープｎ型ウェルの不純物濃度プロファイルを模式的に示したグラフ図である。
【図１１】従来公知の半導体装置の構成を模式的に示した断面図である。
【図１２】従来公知の半導体装置の構成を模式的に示した断面図である。
【符号の説明】
【００８６】
１  ｐ基板
２、３、６  ｎウェル
４  ディープｎウェル
５、５’  ｐウェル
１０１  ｐ型Ｓｉ基板
１０３  第一のディープｎ型ウェル
１０５  第二のディープｎ型ウェル
１０７  ｐ型ウェル
１０９  ｎ型ウェル
１１１  ｐ型ウェル
１１３  ｎ型ウェル
１１５  ゲート電極
１１７  ゲート絶縁膜
１１９ａ、１１９ｃ  ｎ+拡散領域
１２１ａ、１２１ｃ  ｎ+拡散領域
１１９ｂ、１１９ｄ  ｐ+拡散領域
１２１ｂ、１２１ｄ  ｐ+拡散領域
１２３  ｐ型ウェルコンタクト
１２５  ｎ型ウェルコンタクト
１３１  フォトレジストマスク
１３３  ｐ型ウェル
９０５  ディープｎ型ウェル
９０７  ｐ型ウェル
９０９  ｎ型ウェル
ＡＶｄ  アナログ正電源
ＡＶｓ  アナログ負電源
ＤＶｄ  デジタル正電源
ＤＶｓ  デジタル負電源
ＡＶＤＤ  アナログ正電源
ＡＶＳＳ  アナログ負電源
ＤＶＤＤ  ディジタル正電源
ＤＶＳＳ  ディジタル負電源
【図１】
2006147684.tif 000003
【図２】
2006147684.tif 000004
【図３】
2006147684.tif 000005
【図４】
2006147684.tif 000006
【図５】
2006147684.tif 000007
【図６】
2006147684.tif 000008
【図７】
2006147684.tif 000009
【図８】
2006147684.tif 000010
【図９】
2006147684.tif 000011
【図１０】
2006147684.tif 000012
【図１１】
2006147684.tif 000013
【図１２】
2006147684.tif 000014