(57)【要約】【課題】所定寸法の半導体装置内に大量に集積化する素子の可能性を制限する欠点を克服し、チップ寸法及びチップ費用を増やすことなく、割付空間を増大させる。【解決手段】複数の受動素子（８ａ）を具える半導体装置が、下部基板（１）と、この下部基板（１）の上面の一部分上にある埋め込み酸化膜層（２）と、この埋め込み酸化膜層（２）の一部分上にある誘電性中間絶縁層と、誘電性上部絶縁層と、埋め込み酸化膜層（２）の下で下部基板（１）の上面部分内に埋め込まれた半導体材料の少なくとも１つの埋め込まれた受動素子（８ａ）とを有し、埋め込まれた半導体材料が、下部基板極性とは逆の材料極性を有する。埋め込まれた受動素子がＡＣデカップリングキャパシタである場合、埋め込まれた半導体材料の底部及び側面部が、前記下部基板（１）と、前記埋め込まれた半導体材料との間に埋め込まれた半導体材料の空乏層により囲まれている。【選択図】図２
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【特許請求の範囲】
【請求項１】
キャパシタ及び抵抗器から選択された複数の受動素子（７，７ａ，８，８ａ）を具える集積回路を有する半導体装置であって、
上面部分及び下部基板極性を有する下部基板（１）と、
この下部基板（１）の上面部分の少なくとも一部分に堆積された埋め込み酸化膜層（２）と、
この埋め込み酸化膜層（２）の少なくとも一部分上にある少なくとも１つの誘電性中間絶縁層（３）と、
誘電性上部絶縁層（４）と、
バイアホール（６）を通って延在する導体により前記受動素子（７，７ａ，８，８ａ）に接続された上部金属接続要素（５）と、
前記絶縁層（３，４）の少なくとも１つに埋め込まれた少なくとも１つのシリコンオンインシュレータ層部分（ＳＯＩ−１，ＳＯＩ−２，ＳＯＩ−３，ＳＯＩ−４）の形態を成す受動素子の少なくとも１つとを有する半導体装置において、
少なくとも１つの更なる受動素子（７，７ａ，８，８ａ）が、前記埋め込み酸化膜層（２）の下で前記下部基板（１）の上面部分内に埋め込まれた少なくとも１つの埋め込まれた半導体材料の埋め込まれた受動素子（７ａ，８ａ）であり、
前記埋め込まれた半導体材料が、前記下部基板極性とは逆の材料極性を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記上部絶縁層（４）が前記中間絶縁層（３）の少なくとも一部分上に位置付けられている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記埋め込まれた受動素子が、埋め込まれたキャパシタ（７ａ）、並びに、埋め込まれた抵抗器（８ａ）から選択されている半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置であって、複数の埋め込まれた受動素子（７ａ，８ａ）を有する半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、前記絶縁層（３，４）内に埋め込まれた少なくとも１つのトランジスタ（９）を更に有する半導体装置。
【請求項６】
請求項１または５に記載の半導体装置であって、前記絶縁層（３，４）内に埋め込まれた少なくとも１つの受動素子（７，８）を更に有する半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記下部基板（１）がｐ型半導体材料を有し、
前記埋め込み酸化膜層（２）の下の前記埋め込まれた受動素子（７ａ，８ａ）がｎ型半導体材料を有する半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記下部基板（１）がｎ型半導体材料を有し、
前記埋め込み酸化膜層（２）の下の前記埋め込まれた受動素子（７ａ，８ａ）がｐ型半導体材料を有する半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記埋め込み酸化膜層（２）及び前記絶縁層（３，４）がシリコン二酸化物を有し、
前記シリコンオンインシュレータ層部分（ＳＯＩ−１，ＳＯＩ−２，ＳＯＩ−３，ＳＯＩ−４）の各々が、ドープされたシリコン材料を有する半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、前記埋め込まれた受動素子（７ａ）がＡＣデカップリングキャパシタ（７ａ）であり、前記埋め込まれた半導体材料の底部及び側面部が、前記下部基板（１）と、前記埋め込まれた半導体材料との間に埋め込まれた空乏層（７ｂ）により囲まれている半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、空乏層（７ｂ）が半導体材料を有する半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、前記空乏層が、シリコン及びガリウムヒ素より成る群から選択されている半導体装置。
【請求項１３】
請求項９に記載の半導体装置において、空乏層がシリコンを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を有する半導体装置の分野に関する。特に、本発明は、半導体装置内で集積化された電気回路の一部分である抵抗器、インダクタ、キャパシタなどのような受動素子を有する半導体装置の領域に関する。
【背景技術】
【０００２】
マイクロチップのような集積回路を有する半導体装置は、コンピュータハードウェアのような電子機器で、広範囲にわたる用途を有する。集積回路の素子の小型化は、重大な問題である。すなわち、最大可能な量の素子をマイクロチップ内に詰め込むのが不可欠である。典型的な素子は、トランジスタ、並びに、抵抗器、インダクタ及びキャパシタのようないわゆる受動素子である。
【０００３】
半導体装置の典型的な従来の構造は、上面及び下部基板極性を有する下部基板と、下部基板の上面の少なくとも一部分に堆積された埋め込み酸化膜（ＢＯＸ）層上のシリコンオンインシュレータ（ＳＯＩ）層と、ＳＯＩ層部分上の上部絶縁層と、バイアホールを通って延在する導体を介して前記受動素子に接続された上部金属接続素子とをもって構成されている。トランジスタ及び受動素子は、ＢＯＸ層上に堆積された層、すなわち、ＳＯＩ、並びに、上部シリコン二酸化物及び／またはポリシリコン層内に位置付けられている。
【０００４】
トランジスタは、マイクロチップの不可欠な部分であり、この部分は、寸法をサブミクロン範囲まで下へ徹底的に減少させることが可能になる。しかし、トランジスタについて達成された寸法の減少に匹敵する水準まで受動素子の寸法を減少させるのは困難であるので、このような受動素子の存在は、上述の典型的な構造を有するマイクロチップ上に集積回路を設計するのに使用できる割付空間を制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、マイクロチップのこの従来の構造は、所定寸法の半導体装置内に大量に集積化する素子の可能性を制限するという欠点を有する。この欠点の不利点は、このことが、受動素子の寸法及び量により条件付けられる小型化の限界をもたらし、従って、用途に要求される受動素子の量に必要とされる空間が、利用できる割付空間よりも広い場合、比較的大きいチップ寸法をもたらすということである。
【０００６】
これら不利点は、従来のマイクロチップの費用効果に対する境界である。
【０００７】
本発明は、キャパシタ、インダクタ及び抵抗器から選択された複数の受動素子を具える集積回路を有する半導体装置であって、上面部分及び下部基板極性を有する下部基板と、この下部基板の上面部分の少なくとも一部分上にある埋め込み酸化膜（「ＢＯＸ」）層と、この埋め込み酸化膜層の少なくとも一部分上にある少なくとも１つの誘電性中間絶縁層と、誘電性上部絶縁層と、バイアホールを通って延在する導体により前記受動素子に接続された上部金属接続要素と、前記絶縁層の少なくとも１つの内部に埋め込まれた少なくとも１つのシリコンオンインシュレータ（「ＳＯＩ」）層部分の形態を成す受動素子の少なくとも１つとを有する半導体装置において、
少なくとも１つの更なる受動素子が、埋め込み酸化膜層の下で下部基板の上面部分内に埋め込まれた少なくとも１つの埋め込まれた半導体材料の埋め込まれた受動素子であり、
前記埋め込まれた半導体材料が、下部基板極性とは逆の材料極性を有する半導体装置を提供することにより、前述した欠点及び不利点を克服することを目的とする。
【課題を解決するための手段】
【０００８】
キャパシタ、抵抗器及びインダクタのように埋め込まれた受動素子を基板の上面部分内に設けることにより、その他の受動または能動素子を設けるのにシリコンオンインシュレータ層を利用できるようになるので、チップ寸法の増大を必要とせずに割付空間の効率を改善するように、前記部分が追加の割付層に変換される。
【０００９】
本発明によれば、当該技術分野でそれ自体既知である材料で半導体装置を製造できる。従って、
下部基板は、シリコン、ＧａＡｓ、ＩｎＰなどのような半導体材料を有することができ、好ましくは、ｎ型（Ａｓ，Ｐ）またはｐ型（Ｂ）ドープされたシリコン材料を有し、
ＢＯＸ層は、低い漏れの誘電体、すなわち、絶縁材料を有することができ、ＢＯＸ層をシリコン二酸化物とすることができ、
ＳＯＩ層部分は、ｎ型あるいはｐ型ドープされたシリコン材料、または、高濃度にドープされたシリコン材料、または、低濃度にドープされたシリコン材料のようなシリコン材料を有することができる。
電極の間に埋め込まれた半導体材料を、キャパシタを形成するのに用いた場合、誘電材料と、例えば、シリコン二酸化物または窒化ケイ素のような高い誘電率を有する材料とから選択でき、その一方で、電極部分を、アルミニウムまたは、銅または、多結晶及び単結晶シリコンのような高導電率材料または、アルミニウム、銅及びシリコン合金のような金属より選択された導電材料から製造でき、
埋め込まれた半導体材料を、抵抗器を形成するのに用いた場合、ｎ型またはｐ型シリコン、あるいは、ｐ型またはｎ型ポリシリコンのような半導体材料とすることができ、材料をドープすることにより抵抗を調節でき、
バイアホールを通って延在する導体は、例えば、タングステン、アルミニウム、チタニウム、並びに、これら金属を含む合金のような金属のようにかなり導電性がある材料を有し、
上部金属接続要素も、銅、タングステン、アルミニウム、並びに、これらの合金のような金属のように低い抵抗率を有し、かなり導電性がある材料を有し、好ましくは、銅、アルミニウム、または、これら金属の合金を有し、集積回路がシリコンを有する場合、銅を有する。
【００１０】
本発明の半導体装置の一実施形態では、
下部基板はホウ素のようなｐ型半導体材料を有し、
ＢＯＸ層はシリコン二酸化物を有し、
上部金属接続要素は、銅、アルミニウム、または、これら金属の合金から選択された材料で製造され、
ＢＯＸ層の下で埋め込まれた受動素子はｎ型半導体材料を有する。
【００１１】
本発明の半導体装置の更なる実施形態では、
下部基板は、ヒ素及びリンから選択されたｎ型半導体材料を有し、
ＢＯＸ層はシリコン二酸化物を有し、
上部金属接続要素は、銅、アルミニウム、または、これら金属の合金から選択された材料で製造され、
ＢＯＸ層の下で埋め込まれた受動素子はｐ型半導体材料を有する。
【００１２】
受動素子としてのＡＣデカップリングキャパシタに特に適する本発明の実施形態では、埋め込まれた半導体材料の底部及び側面部が、前記下部基板と、前記埋め込まれた半導体材料との間に埋め込まれた空乏層により囲まれている。本発明に従って埋め込まれたＡＣデカップリングキャパシタが、従来の半導体装置のこのようなキャパシタにより必要とされた空間を、その他の能動及び／または受動素子を配置するために用いることができるので、割付空間の必要性を非常に減少させるため、ＡＣデカップリングキャパシタは、その他の受動素子に比較した場合、通常、かなり大きい。下部基板と、埋め込まれた半導体材料との間のｐｎ接合は、下部基板のｐ型材料と、ｎ型の埋め込まれた半導体材料との間の境界に空乏層を形成する。空乏層の幅は、各材料のドーピング濃度に依存する。空乏層は半導体材料を有し、空乏層を、例えば、シリコン、ガリウムヒ素、または、ｐｎ接合を形成するその他の適切な材料とすることができ、好ましくは、シリコンを有する。シリコン材料が用いられている場合、空乏層をシリコンにする必要がある。
【００１３】
平板キャパシタのように、本発明に従って埋め込まれたデカップリングキャパシタは、非常に低い寄生抵抗を更に有して、埋め込まれた半導体材料の材料極性がｎである場合、接点領域付近だけでなく、接点から接点までの領域内にも、ｎ+層を拡張するので、そのように埋め込まれたデカップリングキャパシタの改善された性能も達成する。
【００１４】
本発明の一実施形態では、
下部基板はｐ型シリコン（ｐ−Ｓｉ）を有し、
誘電性中間絶縁層はシリコン二酸化物（ＳｉＯ2）を有し、
誘電性上部絶縁層はシリコン二酸化物（ＳｉＯ2）を有し、
空乏層はシリコン（Ｓｉ）を有し、
シリコンオンインシュレータ層部分は各々、ｎ型またはｐ型シリコン（ｐ−Ｓｉ，ｎ−Ｓｉ）を有し、
ＢＯＸ層の下に埋め込まれたＡＣデカップリングキャパシタはｎ型シリコンを有し、
埋め込まれた抵抗器はｎ型シリコンを有する。
【００１５】
上述の説明から容易に明らかなように、本発明は、チップ寸法及びチップ費用を増やすことなく、割付空間を増大させる集積回路を有する半導体装置を提供する。
【発明の効果】
【００１６】
本発明の半導体装置によれば、キャパシタ及び抵抗器のように埋め込まれた受動素子を基板の上面部分内に設けることにより、その他の受動または能動素子を設けるのにシリコンオンインシュレータ層を利用できるようになるので、チップ寸法及びチップ費用を増やすことなく、割付空間を増大させることができる。
【発明を実施するための最良の形態】
【００１７】
これから、幾つかの図面を根拠として本発明の特徴を説明する。
図中、同一パターンで描いた要素は、同一種類の基本材料を有する。
【００１８】
本発明の半導体装置の幾つかの実施形態に言及する前に、本発明が逸脱している従来技術の半導体装置の主な構造上の特徴を説明するのが適切であると思われる。従って、図１に示すように、典型的な従来技術の半導体装置は、ｐ型半導体材料の下部基板１を具える集積回路を有する。シリコン二酸化物のＢＯＸ層２は下部基板１の上面の少なくとも一部分に堆積され、ＢＯＸ層２の一部分には、シリコン二酸化物の誘電性中間絶縁層３が堆積されている。中間絶縁層３上には、シリコン二酸化物の誘電性上部絶縁層４が存在する。中間絶縁層３及び上部絶縁層４内には、ｎ型半導体材料及びポリシリコンをもって構成されたキャパシタ７と、ｎ型半導体材料、ｐ型半導体材料及びポリシリコンをもって構成された（ＳＯＩ−ＮＭＯＳ−ＦＥＴのような）トランジスタ９とが埋め込まれている。更に、ポリシリコンをもって構成された抵抗器８が、上部絶縁層４内に埋め込まれている。キャパシタ７、トランジスタ９及び抵抗器８の各々のそれぞれの電極は、バイアホール６を通って延在する導体を介して上部金属接続要素５と接続されている。明らかに、受動素子を絶縁層３，４内に位置付ける必要性は、半導体装置のかなり多くの水平な延長部分を必要とする。
【００１９】
キャパシタ７、抵抗器８及びトランジスタ９の素子は、製造処理中、それ自体従来の方法で得られた様々なシリコンオンインシュレータ層部分（ＳＯＩ−１，ＳＯＩ−２，ＳＯＩ−３，ＳＯＩ−４）から形成されている。
【００２０】
図２に示す本発明の第１実施形態では、２つの抵抗器８ａが、ＢＯＸ層２より下の下部基板１の上面部分内に埋め込まれている。抵抗器８ａは、バイアホール６を通って延在する銅の導体を用いて、それ自体従来の方法で銅の上部金属接続要素５に接続されている。下部基板１の上面部分内に埋め込まれた抵抗器８ａの位置は、２つのトランジスタ９が抵抗器８ａの間で、絶縁層３，４内に従来通りに配置されるように充分な空間を残している。各トランジスタ９のそれぞれの電極は、更なるバイアホール６を通って延在する更なる導体により対応の上部金属接続要素５と接続されている。
【００２１】
図３に示す本発明の第２実施形態では、最初のキャパシタ７、トランジスタ９及び抵抗器８は、従来通りに絶縁層３，４内に配置されている。しかし、下部基板１の上面部分内で、ＢＯＸ層２の下には、ＡＣデカップリングキャパシタ７ａが設けられている。空乏層７ｂは、ＡＣデカップリングキャパシタ７ａの底部及び側面部を取り囲んでいる。この場合も、キャパシタ７，７ａ、抵抗器８及びトランジスタ９の各々のそれぞれの電極は、更なるバイアホール６を通って延在する導体により関連の上部金属接続要素５と接続されている。
【００２２】
この第２実施形態では、本発明により使用できる素子に対して割付空間を増大させることが、特に明らかとなる。その理由は、ＡＣデカップリングキャパシタ７ａが絶縁層３，４の双方またはいずれか一方に従来通りに配置されていたならば、水平な延長部分全体を必要とすることになるが、本発明によれば、最初のキャパシタ７、トランジスタ９及び抵抗器８により占有できるためである。
【００２３】
図４に示す本発明の第３実施形態は、従来通りに絶縁層３，４内に配置された２つのトランジスタ９と、下部基板１の上面部分内に位置付けられた２つの埋め込まれた抵抗器８ａとを有する。第１の右側のトランジスタ９は、右側に埋め込まれた抵抗器８ａのバイアホール６の間に配置されているが、第２のトランジスタは、右側の抵抗器８ａと左側の抵抗器８ａとの間に配置されている。この第３実施形態でも、抵抗器８ａ及びトランジスタ９の各々のそれぞれの電極は、更なるバイアホール６を通って延在する導体により関連の上部金属接続要素５と接続されている。
【００２４】
図２，３，４に示す本発明の実施形態では、
下部基板１はｐ型シリコン（ｐ−Ｓｉ）を有し、
誘電性中間絶縁層３はシリコン二酸化物（ＳｉＯ2）を有し、
誘電性上部絶縁層４はシリコン二酸化物（ＳｉＯ2）を有し、
空乏層７ｂはシリコン（Ｓｉ）を有し、
ＳＯＩ層部分ＳＯＩ−１，ＳＯＩ−２，ＳＯＩ−３，ＳＯＩ−４は、ｎ型またはｐ型シリコン（ｐ−Ｓｉ，ｎ−Ｓｉ）を有し、
ＢＯＸ層の下に埋め込まれたＡＣデカップリングキャパシタ７ａはｎ型シリコンを有し、
埋め込まれた抵抗器８ａはｎ型シリコンを有する。
【００２５】
容易に明らかなように、本発明は、半導体装置内の集積回路の素子に対してかなり多くの量の割付空間を得ることができ、従って、集積回路の所定数の素子に対して半導体装置の寸法を減少させるか、あるいは、所定寸法の半導体装置内に配置できる素子の数を増大させることができる。
【図面の簡単な説明】
【００２６】
【図１】従来技術の半導体装置の線図的な部分断面図である。
【図２】第１実施形態による半導体装置の線図的な部分断面図である。
【図３】第２実施形態による半導体装置の線図的な部分断面図である。
【図４】第３実施形態による半導体装置の線図的な部分断面図である。
【符号の説明】
【００２７】
１  下部基板
２  ＢＯＸ層
５  上部金属接続要素
６  バイアホール
８ａ  ＢＯＸ層より下の抵抗器
９  トランジスタ
Ａ  ｐ型半導体
Ｂ  上部接続要素の導電性金属
Ｃ  シリコン二酸化物
Ｄ  ポリシリコン
Ｅ  バイアホール内の導電性金属
Ｆ  ｎ型半導体
【図１】
2006229226.tif 000003
【図２】
2006229226.tif 000004
【図３】
2006229226.tif 000005
【図４】
2006229226.tif 000006