(57)【要約】【課題】  同一基板上にゲート絶縁膜の耐圧の異なる複数の電界効果型トランジスタを設ける際に、これを簡便なプロセスで作製する。【解決手段】  シリコン基板１０１上に高耐圧トランジスタ１０２および低耐圧トランジスタ１０４が形成された半導体装置１００において、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７のゲート不純物濃度を低耐圧トランジスタ１０４のゲート不純物濃度よりも小さくする。【選択図】      図１
2006049365.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第一のゲート酸化膜を介して設けられた第一のゲート電極膜を有し、前記第一のゲート電極膜中に第一の不純物を含む第一の電界効果型トランジスタと、
前記半導体基板上に第二のゲート酸化膜を介して設けられた第二のゲート電極膜を有し、前記第二のゲート電極膜中に前記第一の不純物と同じ導電型の第二の不純物を含む第二の電界効果型トランジスタと、
を有し、
前記第一のゲート電極膜および前記第二のゲート電極膜は、Ｓｉを含む多結晶膜であり、
前記第一のゲート電極膜中の前記第一の不純物の濃度が、前記第二のゲート電極膜中の前記第二の不純物の濃度よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第一のゲート電極膜中の前記第一の不純物の濃度が１×１０19ａｔｏｍｓ／ｃｍ3以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記第一のゲート電極膜は、前記第一の不純物を実質的に含まないことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、前記第二のゲート電極膜中の前記第二の不純物の濃度が１×１０19ａｔｏｍｓ／ｃｍ３より大きいことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第一の電界効果型トランジスタは、
前記半導体基板中に設けられたドレイン領域と、
前記ドレイン領域のゲート端部において、前記半導体基板中に埋設された埋め込み酸化膜と、
を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、前記第二のゲート電極膜中の前記第二の不純物の濃度が前記第一のゲート電極膜中の前記第一の不純物の濃度の２倍以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
トランジスタには、使用目的等に応じて種々の特性が求められる。たとえば、電界効果型トランジスタのゲート絶縁膜に印加される電界強度は、トランジスタの使用目的や設置位置により異なる。このため、ゲート絶縁膜の耐圧の異なる複数のトランジスタを同一基板上に作製することが必要とされる場合がある。こうした技術として、従来、マルチオキサイドプロセスによりゲート酸化膜厚の異なるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を同一基板上に設ける技術が提案されている（特許文献１）。
【０００３】
特許文献１に記載されているように、マルチオキサイドプロセスの手法では、シリコン基板表面に形成したシリコン酸化膜の一部を剥離した後、別のシリコン酸化膜を形成する工程を繰り返すことにより、膜厚の異なる複数種類の絶縁膜を形成する。ＭＯＳＦＥＴのゲート酸化膜の膜厚を変えることにより、その耐圧を変えることができる。
【０００４】
【特許文献１】特開２００３−３０９１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、マルチオキサイドプロセスにおけるゲート絶縁膜となる絶縁膜の成膜および部分的な剥離を繰り返す工程は複雑であった。このため、ゲート絶縁膜の膜厚が異なる複数のトランジスタを同一基板上に作製する従来の方法では、半導体装置の製造プロセス全体が複雑化する要因となっていた。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、同一基板上にゲート絶縁膜の耐圧の異なる複数の電界効果型トランジスタを設ける際に、これを簡便なプロセスで作製する技術を提供することにある。
【課題を解決するための手段】
【０００７】
上述したように、従来のマルチオキサイドプロセスによる電界効果型トランジスタの作製は工程数が多く、煩雑であった。ゲート絶縁膜の耐圧が異なる複数の電界効果型トランジスタを簡素なプロセスで製造するためには、マルチオキサイドプロセスとは異なる観点での工夫が必要となる。
【０００８】
そこで、本発明者は、ゲート絶縁膜の厚さを意図的に変えることなくゲート酸化膜の耐圧の異なる複数のトランジスタを作製することに着目して鋭意検討を行い、本発明に至った。
【０００９】
本発明によれば、半導体基板と、前記半導体基板上に第一のゲート酸化膜を介して設けられた第一のゲート電極膜を有し、前記第一のゲート電極膜中に第一の不純物を含む第一の電界効果型トランジスタと、前記半導体基板上に第二のゲート酸化膜を介して設けられた第二のゲート電極膜を有し、前記第二のゲート電極膜中に前記第一の不純物と同じ導電型の第二の不純物を含む第二の電界効果型トランジスタと、を有し、前記第一のゲート電極膜および前記第二のゲート電極膜は、Ｓｉを含む多結晶膜であり、前記第一のゲート電極膜中の前記第一の不純物の濃度が、前記第二のゲート電極膜中の前記第二の不純物の濃度よりも小さいことを特徴とする半導体装置が提供される。
【００１０】
本発明の半導体装置においては、第一のゲート電極膜中の第一の不純物の濃度が、第二のゲート電極膜中の第二の不純物の濃度よりも小さい。このため、ゲート絶縁膜の厚さを変えることなく、第一の電界効果型トランジスタのゲート絶縁膜を第二の電界効果型トランジスタのゲート絶縁膜よりも高耐圧とすることができる。このため、簡素な製造プロセスでゲート絶縁膜の耐圧の異なる複数のトランジスタを同一基板上に混載可能な構成とすることができる。
【００１１】
本発明の半導体装置において、前記第一のゲート電極膜中の前記第一の不純物の濃度が１×１０19ａｔｏｍｓ／ｃｍ3以下であってもよい。こうすることにより、第一のゲート絶縁膜を確実に高耐圧化することができる。
【００１２】
本発明の半導体装置において、前記第一のゲート電極膜は、前記第一の不純物を実質的に含まない構成とすることができる。こうすることにより、さらに簡便な製造プロセスで製造可能な構成とすることができる。
【００１３】
なお、本明細書において、不純物を実質的に含まないとは、第一の電界効果型トランジスタの製造過程において、第一のゲート電極膜中に当該不純物が意図的に導入されていないことを指す。従って、不純物を実質的に含まない態様として、たとえば製造過程において第一のゲート電極膜中に、大気中等から当該不純物が拡散している態様も含まれる。
【００１４】
本発明の半導体装置において、前記第二のゲート電極膜中の前記第二の不純物の濃度が１×１０19ａｔｏｍｓ／ｃｍ３より大きい構成とすることができる。こうすることにより、第二の電界効果型トランジスタにおけるゲート空乏化を抑制することができる。
【００１５】
本発明の半導体装置において、前記第一の電界効果型トランジスタは、前記半導体基板中に設けられたドレイン領域と、前記ドレイン領域のゲート端部において、前記半導体基板中に埋設された埋め込み酸化膜と、を有する構成とすることができる。こうすることにより、ゲート端部における電界集中を抑制することができる。このため、第一の電界効果型トランジスタの耐圧をさらに確実に向上させることができる。
【００１６】
本発明の半導体装置において、前記第二のゲート電極膜中の前記第二の不純物の濃度が前記第一のゲート電極膜中の前記第一の不純物の濃度の２倍以上である構成とすることができる。こうすることにより、第一のゲート絶縁膜を第二のゲート絶縁膜に比べて確実に高耐圧化することができる。
【００１７】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【００１８】
たとえば、本発明によれば、電界効果型トランジスタを有する半導体装置の製造方法であって、前記電界効果型トランジスタの耐圧を設定し、前記耐圧の大きさに関連づけられた前記電界効果型トランジスタのゲート電極の空乏層の厚さを取得し、前記空乏層の厚さに応じて前記電界効果型トランジスタのゲート絶縁膜中の所定の導電型の不純物の濃度を設定し、前記不純物濃度に応じて前記ゲート絶縁膜中に前記不純物を導入することを特徴とする半導体装置の製造方法が提供される。
【００１９】
また、本発明において、前記第二の電界効果型トランジスタが内部回路領域に設けられ、前記第一の電界効果型トランジスタが前記内部回路領域の外周部に設けられたＩ／Ｏ領域に設けられた構成とすることができる。
【００２０】
また、本発明において、前記第一のゲート電極膜の上部または前記第二のゲート電極膜の上部にシリサイド膜が設けられていてもよい。
【００２１】
また、本発明において、前記第一のゲート絶縁膜と前記第二のゲート絶縁膜が同じ材料で同じ厚さにしてもよい。こうすることで、前記第一のゲート絶縁膜と前記第二のゲート絶縁膜の作製を同一プロセスで行うことができる。また、これらの作製が一度で済む利点がある。
【発明の効果】
【００２２】
本発明によれば、第一のゲート電極膜中の第一の不純物の濃度が、第二のゲート電極膜中の第二の不純物の濃度よりも小さい構成とすることにより、同一基板上にゲート絶縁膜の耐圧の異なる複数の電界効果型トランジスタを設ける際に、これを簡便なプロセスで作製する技術が実現される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
【００２４】
（第一の実施形態）
図１は、本実施形態における半導体装置１００の構成を示す断面図である。図１に示した半導体装置１００は、高耐圧トランジスタ１０２および低耐圧トランジスタ１０４を有する。
【００２５】
本実施形態および他の実施形態において、高耐圧トランジスタ１０２は、低耐圧トランジスタ１０４よりもゲート絶縁膜の耐圧が高いトランジスタである。また、本実施形態および他の実施形態において、低耐圧トランジスタ１０４は、特に高耐圧として設計されていない通常のトランジスタを指す。低耐圧トランジスタ１０４は、たとえば高性能（高速）または低消費電力のトランジスタ等である。
【００２６】
本実施形態および以降の実施形態においては、低耐圧トランジスタ１０４がＬＳＩの内部回路を構成するとともに、高耐圧トランジスタ１０２がＩ／Ｏ領域に設けられている構成を例に挙げて説明する。
【００２７】
半導体装置１００において、シリコン基板１０１には、Ｐ型の導電型を有するＰウェル（不図示）が設けられており、Ｐウェル中に高耐圧トランジスタ１０２および低耐圧トランジスタ１０４が形成されている。これらのトランジスタは、素子分離領域１０３により分離された領域に設けられている。
【００２８】
シリコン基板１０１中のＰウェルには、一対のＮ型不純物拡散領域として、Ｎウェルソース１０５およびＮウェルドレイン１０７が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上に、ポリシリコンゲート電極膜１１７が設けられている。そして、ポリシリコンゲート電極膜１１７の上面に、ポリシリコンがシリサイド化されたＣｏＳｉ2膜１１９が設けられ、低抵抗化が図られている。また、チャネル領域とポリシリコンゲート電極膜１１７との間にゲート絶縁膜１１５が設けられている。また、ポリシリコンゲート電極膜１１７の側壁は、側壁絶縁膜に被覆されている。
【００２９】
また、Ｎウェルドレイン１０７のゲート絶縁膜１１５の端部の領域において、シリコン基板１０１中に埋め込み酸化膜１０９が設けられている。ポリシリコンゲート電極膜１１７には、Ｎ型不純物がドープされている。また、埋め込み酸化膜１０９とＮウェルソース１０５との間の領域および埋め込み酸化膜１０９とＮウェルドレイン１０７との間の領域には、Ｎ型不純物がドープされたＮ＋ソース１１１およびＮ＋ドレイン１１３がそれぞれ設けられている。なお、Ｎ＋ソース１１１およびＮ＋ドレイン１１３の上面にもＣｏＳｉ2膜１１９が設けられて、低抵抗化が図られている。これらにより、Ｎ型ＭＯＳＦＥＴである高耐圧トランジスタ１０２が構成される。
【００３０】
また、シリコン基板１０１中のＰウェルには、別の一対のＮ型不純物拡散領域として、Ｎ+ソース１２１およびＮ+ドレイン１２３が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上にポリシリコンゲート電極膜１２７が設けられている。チャネル領域とポリシリコンゲート電極膜１２７との間にゲート絶縁膜１２５が設けられている。また、ポリシリコンゲート電極膜１２７の側壁は側壁絶縁膜（不図示）に被覆されている。
【００３１】
ポリシリコンゲート電極膜１２７には、Ｎ型不純物がドープされている。ポリシリコンゲート電極膜１１７の上面ならびにＮ+ソース１２１およびＮ+ドレイン１２３の表面にはＣｏＳｉ2膜１１９が形成されている。これらにより、Ｎ型ＭＯＳＦＥＴである低耐圧トランジスタ１０４が構成される。
【００３２】
ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７には、不純物がドープされている。ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７には、同じ導電型の不純物がドープされる。ここでは、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７に不純物としてＡｓがドープされる場合を例に説明する。
【００３３】
ここで、ゲート電極の材料であるポリシリコン中の不純物濃度とゲート空乏層の厚さの関係について本発明者が検討したところ、これらの間に図２に示される関係があることが明らかになった。図２は、ポリシリコン中の不純物濃度（単位ａｔｍｓ／ｃｍ3）とゲート空乏層の厚さ（単位ｎｍ）との関係を示す図である。
【００３４】
図２より、ポリシリコンゲート電極膜１２７中にドープする不純物濃度を変えることにより、ゲート空乏層の厚さを変えることができることがわかる。そして、ゲート空乏層の厚さを変えることにより、高耐圧トランジスタ１０２の耐圧を変えることができる。このため、高耐圧トランジスタ１０２に求められる耐圧に応じてポリシリコンゲート電極膜１２７中にドープする不純物量を設定することが可能となる。
【００３５】
具体的には、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７中にドープされている不純物、ここではＡｓ、の濃度は、ポリシリコンゲート電極膜１２７中にドープされているＡｓの濃度よりも小さく、たとえば、１×１０19ａｔｍｓ／ｃｍ3以下とする。こうすることにより、高耐圧トランジスタ１０２のゲート絶縁膜１２５の耐圧性を確実に向上させることができる。また、ポリシリコンゲート電極膜１１７中のＡｓの濃度の下限は、高耐圧トランジスタ１０２の耐圧に応じて適宜決定することが可能であり、たとえば５×１０17ａｔｍｓ／ｃｍ3以上とする。こうすることにより、高耐圧トランジスタ１０２のゲート絶縁膜１１５を低耐圧トランジスタ１０４のゲート絶縁膜１２５に比べて厚くすることなく高耐圧トランジスタ１０２を得ることができる。
【００３６】
また、低耐圧トランジスタ１０４のポリシリコンゲート電極膜１２７中のＡｓの濃度は、たとえば１×１０19ａｔｏｍｓ／ｃｍ３より大きい濃度、好ましくは１×１０20ａｔｍｓ／ｃｍ3以上とする。こうすることにより、低耐圧トランジスタ１０４のゲート電極の空乏化を抑制することができる。また、ポリシリコンゲート電極膜１２７中のＡｓの濃度の下限は、ポリシリコンゲート電極膜１１７中のＡｓの濃度よりも大きければよい。また、ポリシリコンゲート電極膜１２７中のＡｓの濃度は、ポリシリコンゲート電極膜１２７の空乏層の厚さをできるだけ小さくする濃度に設定することが好ましい。
【００３７】
また、ポリシリコンゲート電極膜１２７中のＡｓの濃度とポリシリコンゲート電極膜１１７中のＡｓの濃度とは、プロセス中で非意図的に生じたばらつきを有する構成ではなく、意図的に異なった構成とする。たとえば、ポリシリコンゲート電極膜１２７中のＡｓの濃度は、ポリシリコンゲート電極膜１１７のＡｓの濃度のたとえば２倍以上とする。
【００３８】
また、特に、ポリシリコンゲート電極膜１２７中のＡｓの濃度は、ポリシリコンゲート電極膜１１７のＡｓの濃度の１０倍以上とすることが好ましい。これにより、ゲート絶縁膜１１５の耐圧を確実に充分高めることができる。よって、高耐圧トランジスタ１０２を確実に高耐圧化することができる。
【００３９】
素子分離領域１０３および埋め込み酸化膜１０９は、たとえばシリコン酸化膜とする。また、ゲート絶縁膜１１５およびゲート絶縁膜１２５は、シリコン酸化膜とする。
【００４０】
また、特に制限はないが、高耐圧トランジスタ１０２および低耐圧トランジスタ１０４において、ゲート絶縁膜１１５とゲート絶縁膜１２５とは後述するように同一工程で形成され、これらの膜厚は略等しく形成される。また、これらのトランジスタにおいて、ポリシリコンゲート電極膜１１７とポリシリコンゲート電極膜１２７とは同一工程で形成され、これらの膜厚は略等しく形成される。ここで、膜厚が略等しいとは、意図的に膜厚を異ならせることなく形成されていればよいことを指す。同一の製造工程で形成される範囲で生じるプロセス中のばらつきを含んでもよい。
【００４１】
次に、図１に示した半導体装置１００の製造方法を説明する。図３（ａ）〜図３（ｄ）は、図１に示した半導体装置１００の製造手順の一例を示す工程断面図である。
【００４２】
まず、公知の技術により、シリコン基板１０１に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０３および埋め込み酸化膜１０９を形成する。素子分離領域１０３と埋め込み酸化膜１０９とは同一工程で形成される。素子分離領域１０３は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。その後、シリコン基板１０１中にＰ型不純物をイオン注入してＰウェル（不図示）を形成する。また、シリコン基板１０１中にＮ型不純物を導入し、Ｎウェルソース１０５およびＮウェルドレイン１０７を形成する（図３（ａ））。Ｎウェルソース１０５およびＮウェルドレイン１０７は、低濃度ソース・ドレイン領域である。
【００４３】
つづいて、シリコン基板１０１の表面にゲート絶縁膜１１５およびゲート絶縁膜１２５を同一工程により形成する。ゲート絶縁膜１１５およびゲート絶縁膜１２５は、たとえば５ｎｍの酸化膜とする。
【００４４】
次に、ゲート絶縁膜１１５およびゲート絶縁膜１２５上に、それぞれポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７として多結晶シリコン膜を成膜する。ここで、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７の厚さがポリシリコンゲート電極膜１１７のゲート空乏層の厚さ以上となるようにこれらのゲート電極膜を成膜する。
【００４５】
たとえば、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７の厚さを２００〜４００ｎｍ程度、さらに具体的には４００ｎｍとする。このとき、ゲート空乏層は最大４００ｎｍとなり、このとき、ポリシリコンゲート電極膜１１７中のＡｓ濃度を図２より１×１０18ａｔｍｓ／ｃｍ3程度とする。
【００４６】
つづいて、ゲート絶縁膜１１５、ポリシリコンゲート電極膜１１７、ゲート絶縁膜１２５、およびポリシリコンゲート電極膜１２７を選択的にドライエッチングし、ゲート電極の形状に加工する。また、埋め込み酸化膜１０９上に、ゲート絶縁膜１１５およびポリシリコンゲート電極膜１１７の側壁に側壁絶縁膜を形成する。また、シリコン基板１０１のＰウェル上において、ゲート絶縁膜１２５およびポリシリコンゲート電極膜１２７の側壁に側壁絶縁膜（不図示）を形成する（図３（ｂ））。側壁絶縁膜は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。
【００４７】
つづいて、ゲート絶縁膜１１５およびポリシリコンゲート電極膜１１７を被覆するレジスト１２９をパターニングする。そして、Ｎウェルソース１０５およびＮウェルドレイン１０７にＰやＡｓなどのＮ型不純物を導入し、Ｎ＋ソース１１１およびＮ＋ドレイン１１３を得る。この工程において、Ｐウェル表面およびポリシリコンゲート電極膜１２７にもＮ型不純物を導入し、Ｎ+ソース１２１およびＮ+ドレイン１２３を形成する（図３（ｃ））。なお、Ｎ+ソース１２１およびＮ+ドレイン１２３には、それぞれ、チャネル領域と不純物拡散領域との電気的接続部であるソース／ドレインエクステンション領域を形成してもよい。
【００４８】
ここで、ポリシリコンゲート電極膜１２７に導入する不純物のドーズ量は、ポリシリコンゲート電極膜１２７中の不純物濃度がたとえば１×１０19ａｔｍｓ／ｃｍ3より大きい濃度となるように決定される。ドーズ量は、不純物となる元素の種類に応じて決定することができる。これにより、上記濃度範囲の構成を確実に得ることができる。
【００４９】
次いで、レジスト１２９を除去し、ポリシリコンゲート電極膜１１７の上部を開口部とするレジスト１３１をパターニングする。そして、ポリシリコンゲート電極膜１１７に不純物をイオン注入する（図３（ｄ））。ポリシリコンゲート電極膜１１７に導入する不純物のドーズ量は、ポリシリコンゲート電極膜１１７中のＡｓ濃度がポリシリコンゲート電極膜１２７中のＡｓ濃度よりも小さくなる量とする。これにより、高耐圧トランジスタ１０２のゲート耐圧が低耐圧トランジスタ１０４のゲート耐圧よりも高くなる。
【００５０】
図５は、図３（ｄ）に示した工程における高耐圧トランジスタ１０２の設計方法を説明する図である。図５において、まず、高耐圧トランジスタ１０２を設ける位置や高耐圧トランジスタ１０２の使用目的に応じて、ゲート絶縁膜１１５の耐圧を設定する（Ｓ１０１）。そして、設定した耐圧に応じてゲート空乏層の厚さを設定する（Ｓ１０２）。ゲート絶縁膜１１５の耐圧とゲート空乏層の厚さとの関係はあらかじめ取得される。これらの関係は、たとえば実験により取得される。また、これらの関係をデータベース化しておくこともできる。たとえば、ゲート絶縁膜１１５の耐圧とゲート空乏層の厚さとを関連づけたテーブルを参照することにより、ゲート空乏層の厚さを設定してもよい。
【００５１】
そして、ステップ１０２で設定されたゲート空乏層の厚さに応じて、前述した図２の関係に基づき、ゲート不純物濃度が決定される（Ｓ１０３）。ポリシリコンゲート電極膜１１７のゲート不純物濃度は、たとえば１×１０18ａｔｍｓ／ｃｍ3とする。また、ゲート空乏層の厚さに応じて、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１１７と同時に形成されるポリシリコンゲート電極膜１２７の膜厚が決定される。そして、ゲート不純物濃度と不純物元素の種類に応じてポリシリコンゲート電極膜１１７にドープする不純物のドーズ量が決定される。ゲート不純物濃度とドーズ量との関係は、不純物元素の種類に応じてたとえば実験によりあらかじめ取得される。
【００５２】
図３（ｄ）に示した工程の後、レジスト１３１を除去し、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。そして、ポリシリコンゲート電極膜１１７、ポリシリコンゲート電極膜１２７、Ｎ＋ソース１１１、Ｎ＋ドレイン１１３、Ｎ＋ソース１２１およびＮ＋ドレイン１２３上に、ＣｏＳｉ2膜１１９を形成する。ＣｏＳｉ2膜１１９を設けることにより、ゲート電極を低抵抗化することができる。以上のプロセスにより、耐圧の異なる複数のトランジスタが混載された半導体装置１００（図１）が形成される。
【００５３】
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００において、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７および低耐圧トランジスタ１０４のポリシリコンゲート電極膜１２７には、同電型の不純物がドープされており、ポリシリコンゲート電極膜１１７中の不純物濃度がポリシリコンゲート電極膜１２７中の不純物濃度よりも小さくなっている。このため、半導体装置１００では、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７に注入する不純物濃度を意図的に異ならせることにより、ゲート酸化膜の耐圧の異なるトランジスタを同一基板上に容易に設けることができる。この効果は、ポリシリコンゲート電極膜１１７中の不純物濃度を１×１０19ａｔｏｍｓ／ｃｍ3以下とした際に顕著に発揮される。また、ポリシリコンゲート電極膜１２７中の不純物濃度を１１７中の同電型の不純物濃度の２倍以下としたときに顕著に発揮される。
【００５４】
また、図２を用いて前述したように、半導体装置１００においては、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７中の不純物濃度を調節することにより、ゲート空乏層の厚さを制御することができる。このため、高耐圧トランジスタ１０２の使用目的や使用位置に応じて求められる耐圧を、不純物添加量を調節することにより確実に得ることができる。また、不純物濃度はイオン注入の際のドーズ量を調節することにより調節可能であるため、ドーズ量の調節により上記濃度範囲の構成を再現性よく安定的に得ることができる。
【００５５】
また、高耐圧トランジスタ１０２および低耐圧トランジスタ１０４は、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７への不純物のドーズ量を意図的に異ならせることにより実現される。これらのトランジスタは、ゲート絶縁膜の膜厚を異ならせることなく得られる。このため、マルチオキサイドプロセスなどの複雑なプロセスを用いることなく簡素な製造プロセスで耐圧の異なるトランジスタを同一基板上に容易に設けることができる。また、フォトレジストの形成および剥離の工程数を減少させることが可能な構成であるため、製造容易性に優れるとともに、高耐圧トランジスタ１０２および低耐圧トランジスタ１０４のトランジスタとしての信頼性を向上させることができる。
【００５６】
また、半導体装置１００は、ゲート絶縁膜の膜厚を異ならせることなく得られるため、装置構成が簡素化されているとともに、製造プロセスの自由度が向上する。高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７に電圧を印加した際に、ポリシリコンゲート電極膜１１７側に空乏層を確実に伸ばすことができる。このため、高耐圧トランジスタ１０２はゲート絶縁膜１１５に分配される電界強度を弱めることが可能な構成である。よって、既存のプロセスで使用されているゲート絶縁膜１１５やポリシリコンゲート電極膜１１７の成膜条件をそのまま採用しつつ、ポリシリコンゲート電極膜１１７中への不純物導入量を調節することにより、ゲート空乏層の厚さを調整し、所定の耐圧の高耐圧トランジスタ１０２を得ることが可能である。したがって、高耐圧トランジスタ１０２に求められる耐圧の大きさに応じた簡単な設計変更により、信頼性に優れた半導体装置１００を高い歩留まりで安定的に得ることができる。
【００５７】
（第二の実施形態）
第一の実施形態で説明した半導体装置１００（図１）においては、高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７および低耐圧トランジスタ１０４の低耐圧トランジスタ１０４に同電型の不純物をドープしたが、ポリシリコンゲート電極膜１１７中に不純物が意図的にドープされていないノンドープの構成としてもよい。
【００５８】
通常、ノンドープのポリシリコンはＰ型であり、１０18程度以下の不純物濃度となっている。このため、ポリシリコンゲート電極膜１１７をノンドープのまま用いることにより、ゲート空乏層の厚さが充分確保された高耐圧ゲート電極とすることができる。この場合、本実施形態に係る半導体装置は、図２（ａ）〜図２（ｃ）までの工程を第一の実施形態と同様に実施することにより得ることができる。
【００５９】
本実施形態では、ポリシリコンゲート電極膜１１７について、所定の導電型の不純物を実質的に含まない構成とすることにより、製造工程を簡素化しつつ、ゲート空乏層の厚さを充分に確保することができる。このため、簡便な方法でゲート酸化膜の耐圧の異なるトランジスタを同一基板上に形成することができる。
【００６０】
また、本実施形態では、ポリシリコンゲート電極膜１１７および同時に形成されるポリシリコンゲート電極膜１２７の膜厚を調節することにより、ゲート空乏層の伸び、すなわちポリシリコンゲート電極膜１１７とゲート絶縁膜１１５への電圧の分配比を制御することが可能である。
【００６１】
（第三の実施形態）
本実施形態は、以上の実施形態に記載の半導体装置１００を用いた高電圧の出力バッファに関する。ここでは、第一の実施形態の構成を適用する場合を例に説明する。
【００６２】
図４は、本実施形態に係る半導体装置の構成を示す図である。図４において、Ｉ／Ｏ部分にインバータ回路が設けられ、インバータ回路は高耐圧トランジスタ１０２ａおよび高耐圧トランジスタ１０２ｂを有する。高耐圧トランジスタ１０２ａおよび高耐圧トランジスタ１０２ｂは、第一の実施形態に記載の高耐圧トランジスタ１０２の構成を有する。高耐圧トランジスタ１０２ａはＰチャネルＭＯＳトランジスタであり、高耐圧トランジスタ１０２ｂはＮチャネルＭＯＳトランジスタである。
【００６３】
また、図４に示した半導体装置は、高耐圧トランジスタ１０２ａおよび高耐圧トランジスタ１０２ｂに接続するチャージポンプ回路１３３、およびチャージポンプ回路１３３に接続する２．５Ｖ回路１３５を有する。２．５Ｖ回路１３５には、第一の実施形態に記載の低耐圧トランジスタ１０４（図１）が設けられている。２．５Ｖ回路１３５には２．５Ｖの電圧が印加され、高耐圧トランジスタ１０２ａのソースには、１０Ｖの電圧が印加される。また、２．５Ｖ回路１３５および高耐圧トランジスタ１０２ｂのソースは接地されている。
【００６４】
図４に示した半導体装置において、たとえば高耐圧トランジスタ１０２ａおよび高耐圧トランジスタ１０２ｂのポリシリコンゲート電極膜１１７の膜厚を４００ｎｍとし、ポリシリコンゲート電極膜１１７の不純物濃度を１×１０18ａｔｍｓ／ｃｍ3とする。そして、高耐圧トランジスタ１０２ａおよび高耐圧トランジスタ１０２ｂのゲート電極に１０Ｖの電圧を印加する。このとき、ゲート絶縁膜１１５に２．５Ｖの電圧が分配され、ポリシリコンゲート電極膜１１７に７．５Ｖの電圧が分配される。
【００６５】
このように、ポリシリコンゲート電極膜１１７に高電圧が印加される領域に高耐圧トランジスタ１０２ａおよび高耐圧トランジスタ１０２ｂを設ければ、ゲート絶縁膜１１５に分配される電圧の大きさを低減することができる。このため、ゲート絶縁膜１１５の耐圧を向上させ、高電圧印加条件においても安定に使用することができる。
【００６６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６７】
たとえば、以上の実施形態で用いられる高耐圧トランジスタ１０２および低耐圧トランジスタ１０４において、ゲート電極膜の材料は、ポリシリコンに代えてポリＳｉＧｅ等としてもよい。ポリＳｉＧｅを用いることにより、ゲート電極膜の低抵抗化が可能となる。
【００６８】
また、以上の実施形態において、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７に不純物としてＡｓがドープされている場合を例に説明したが、これらのゲート電極膜にドープされる不純物は、同じ導電型の元素であればよい。たとえば不純物をＡｓまたはＰとすることができる。また、ポリシリコンゲート電極膜１１７中にドープされる不純物とポリシリコンゲート電極膜１２７中にドープされる不純物とは、同じ導電型の異なる元素であってもよいし、同一の元素であってもよい。同一元素がドープされた構成とすることにより、それぞれのトランジスタのゲート耐圧を確実に調節しつつ、製造プロセスを簡素化することができる。同一元素がドープされた構成として、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７にＰが導入された構成が挙げられる。
【００６９】
また、以上の実施形態において、ゲート絶縁膜１１５およびゲート絶縁膜１２５を酸化シリコンよりも比誘電率の高い膜、いわゆるｈｉｇｈ−ｋ膜としてもよい。ゲート絶縁膜１１５およびゲート絶縁膜１２５をｈｉｇｈ−ｋとする場合、たとえば比誘電率１０以上の材料により構成することができる。具体的には、ゲート絶縁膜１１５およびゲート絶縁膜１２５は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む材料により構成することができ、これらのいずれかの元素を含む酸化膜、シリケート膜等とすることができる。このような材料を用いることにより、ゲート絶縁膜１１５およびゲート絶縁膜１２５の比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。ゲート絶縁膜１１５およびゲート絶縁膜１２５は、同じ材料により構成することもできるが、異なる材料により構成することもできる。
【００７０】
また、以上の実施形態においては、ポリシリコンゲート電極膜１１７にドープされる不純物とポリシリコンゲート電極膜１２７にドープされる不純物とがＮ型の導電型である場合を例示したが、これらのゲート電極膜に導入される不純物は同じ導電型であればよく、Ｐ型の不純物が導入された構成とすることもできる。ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７にＰ型の不純物が導入された構成とする場合、ポリシリコンゲート電極膜１１７およびポリシリコンゲート電極膜１２７にドープされる不純物を、たとえばＢとすることができる。
【００７１】
また、以上の実施形態において、三つ以上のトランジスタを有していてもよい。これらのトランジスタのうち、少なくとも二つについて、ゲート電極膜に導入されている不純物が同電型であればよい。たとえば、低耐圧トランジスタ１０４を内部回路領域に設けられたＣＭＯＳを構成する一方のトランジスタとし、高耐圧トランジスタ１０２をＩ／Ｏ領域に設けられたトランジスタとしてもよい。
【００７２】
（実施例）
本実施例では、第一の実施形態に記載の半導体装置１００（図１）を作製した。高耐圧トランジスタ１０２のポリシリコンゲート電極膜１１７の膜厚を４００ｎｍとし、ポリシリコンゲート電極膜１１７中の不純物をＰとし、その濃度を１×１０18ａｔｍｓ／ｃｍ3とした。また、低耐圧トランジスタ１０４のポリシリコンゲート電極膜１２７は、ポリシリコンゲート電極膜１１７と同一工程で作製した。そして、ポリシリコンゲート電極膜１２７中の不純物をＰとし、その濃度を１×１０20ａｔｍｓ／ｃｍ3とした。
【００７３】
得られた半導体装置１００は安定的に動作し、また、高耐圧トランジスタ１０２はゲート絶縁膜１１５の耐圧性に優れていた。
【図面の簡単な説明】
【００７４】
【図１】実施の形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】実施の形態に係る半導体装置のトランジスタにおけるゲート不純物濃度とゲート空乏層幅の関係を示す図である。
【図３】実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図４】実施の形態に係る半導体装置の構成を模式的に示す図である。
【図５】実施の形態に係る半導体装置の設計方法を説明する図である。
【符号の説明】
【００７５】
１００  半導体装置
１０１  シリコン基板
１０２  高耐圧トランジスタ
１０２ａ  高耐圧トランジスタ
１０２ｂ  高耐圧トランジスタ
１０３  素子分離領域
１０４  低耐圧トランジスタ
１０５  ウェルソース
１０７  ウェルドレイン
１０９  酸化膜
１１１  ソース
１１３  ドレイン
１１５  ゲート絶縁膜
１１７  ポリシリコンゲート電極膜
１１９  ＣｏＳｉ2膜
１２１  Ｎ＋ソース
１２３  Ｎ＋ドレイン
１２５  ゲート絶縁膜
１２７  ポリシリコンゲート電極膜
１２９  レジスト
１３１  レジスト
１３３  チャージポンプ回路
１３５  ２．５Ｖ回路
【図１】
2006049365.tif 000003
【図２】
2006049365.tif 000004
【図３】
2006049365.tif 000005
【図４】
2006049365.tif 000006
【図５】
2006049365.tif 000007