(57)【要約】【課題】  誘電膜の面積がさらに拡張する半導体装置及びその製造方法を提供する。【解決手段】  基板４０には第１方向へ互いに反復的に配置されるアクティブ領域４２とフィールド領域４３とが画定される。基板４０のアクティブ領域４２上にはトンネル酸化膜パターン４５が形成され、トンネル酸化膜パターン４５上には第１ゲートパターン４８が部分的に形成される。第１ゲートパターン４８の表面及び第１ゲートパターン４８から露出するトンネル酸化膜パターン４５の表面上に形成される第１誘電膜パターン４９ａと、第１方向に直交する第２方向へ第１ゲートパターン４８の表面、第１ゲートパターン４８に隣接するフィールド領域４３の表面及びフィールド領域４３に隣接する第１ゲートパターン４８の表面上に連続的に形成される第２誘電膜パターン４９ｂとを含む誘電膜パターンが形成される。これにより、誘電膜パターンが有する面積が拡張される。【選択図】    図４
2006049886.tif 000002
【特許請求の範囲】
【請求項１】
第１方向へ互いに反復的に配置されるアクティブ領域とフィールド領域とを有する基板と、
前記基板のアクティブ領域上に形成されるトンネル酸化膜パターンと、
前記トンネル酸化膜パターン上に部分的に形成される第１ゲートパターンと、
前記第１ゲートパターンの表面及び前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に連続的に形成される第１誘電膜パターンと、前記第１方向に直交する第２方向へ前記第１ゲートパターンの表面、前記第１ゲートパターンに隣接するフィールド領域の表面及び前記フィールド領域に隣接する第１ゲートパターンの表面上に連続的に形成される第２誘電膜パターンとを含む誘電膜パターンと、
前記第２誘電膜パターン上に形成された第２ゲートパターンと、
を備えることを特徴とする半導体装置。
【請求項２】
前記フィールド領域は、トレンチ素子分離膜によって画定されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲートパターンは、前記第２方向を基準にして前記トンネル酸化膜パターンが有する幅より大きい幅を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２誘電膜パターンは、前記第２方向へ同一の幅を有し、前記第１ゲートパターンの表面、前記第１ゲートパターンと隣接するフィールド領域の表面及び前記フィールド領域と隣接する第１ゲートの表面上に連続的に形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２ゲートパターンは前記第１方向を基準にして前記第１ゲートパターンが有する幅より大きい幅を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
基板に第１方向へ互いに反復的に配置されるアクティブ領域とフィールド領域とを画定する段階と、
前記アクティブ領域上にトンネル酸化膜パターンを形成する段階と、
前記トンネル酸化膜パターン上に部分的に第１ゲートパターンを形成する段階と、
前記第１ゲートパターンの表面及び前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成しながら前記第１方向に直交する第２方向へ前記第１ゲートパターンの表面、前記第１ゲートパターンに隣接するフィールド領域の表面及び前記フィールド領域に隣接する第１ゲートパターンの表面上に第２誘電膜パターンを連続的に形成することで前記第１誘電膜パターンと第２誘電膜パターンで構成される誘電膜パターンを形成する段階と、
前記第２誘電膜パターン上に第２ゲートパターンを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記フィールド領域は、トレンチ素子分離膜を形成することで画定することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１ゲートパターンは前記第２方向を基準にして前記トンネル酸化膜パターンが有する幅より大きい幅を有するように形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２誘電膜パターンは、前記第２方向へ同一の幅を有しながら前記第１ゲートパターンの表面、前記第１ゲートパターンと隣接するフィールド領域の表面及び前記フィールド領域と隣接する第１ゲートパターンの表面上に連続的に形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第２ゲートパターンは、前記第１方向を基準にして前記第１ゲートパターンが有する幅より大きい幅を有するように形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
基板に第１方向へトレンチ素子分離膜を形成することで前記基板の第１方向へ互いに反復的に配置されるアクティブ領域とフィールド領域とを画定する段階と、
前記アクティブ領域と前記フィールド領域とが画定された前記基板上にトンネル酸化膜及び第１導電膜を形成する段階と、
前記トンネル酸化膜及び前記第１導電膜のうち前記フィールド領域上に形成された前記第１導電膜及び前記トンネル酸化膜を順次除去し前記アクティブ領域上にトンネル酸化膜パターンを形成しながら前記トンネル酸化膜パターン上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンをパターニングして前記トンネル酸化膜パターン上に第１ゲートパターンを形成する段階と、
前記第１ゲートパターンが形成された結果物の表面上に誘電膜を形成する段階と、
前記誘電膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記第１方向と直交する第２方向へ沿って延長された第２ゲートパターンを前記第１ゲートパターン及び前記素子分離膜上に形成する段階と、
前記第２ゲートパターンから露出する誘電膜をパターニングし、前記第１ゲートパターンの表面と前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面とに前記第１誘電膜パターンを連続的に形成し、前記第２ゲートパターンの下にある前記誘電膜を第２誘電膜パターンに形成することで前記第１誘電膜パターンと前記第２誘電膜パターンとからなる誘電膜パターンを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記トンネル酸化膜パターンは、１０Å〜５００Åの厚さを有するように形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１導電膜は、７００Å〜１５００Åの厚さを有するように形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第１導電膜と第２導電膜それぞれは、ポリシリコンを使用して形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記誘電膜は、酸化物−窒化物−酸化物の層または金属酸化物の層を使用して形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記第２ゲートパターンは、前記第１方向を基準にして前記第１ゲートパターンが有する幅より大きい幅を有するように形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１７】
基板上にパッド酸化膜とハードマスクとを順次形成する段階と、
前記パッド酸化膜及び前記ハードマスクを順次パターニングして第１方向へ前記基板を露出させながらパッド酸化膜パターン及びハードマスクパターンからなるパターン構造物を形成する段階と、
前記酸化膜パターン及び前記ハードマスクパターンから露出した前記基板にトレンチを形成する段階と、
前記トレンチと前記パターン構造物との間の空間に絶縁物質からなるトレンチ構造物を形成する段階と、
前記パターン構造物を除去する段階と、
前記パターン構造物を除去することで前記トレンチ構造物の間に露出した前記基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に第１導電膜を形成する段階と、
前記トレンチ構造物の一部を除去して前記第１方向へ互いに反復的に配置される前記トレンチにトレンチ素子分離膜を形成しながら露出する前記基板上にトンネル酸化膜パターン及び第１導電膜パターンを形成する段階と、
前記第１導電膜パターンをパターニングして前記トンネル酸化膜パターン上に第１ゲートパターンを形成する段階と、
前記第１ゲートパターンが形成された結果物の表面上に誘電膜を形成する段階と、
前記誘電膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記第１方向と直交する第２方向へ沿って延長された第２ゲートパターンを前記第１ゲートパターン及び前記素子分離膜上に形成する段階と、
前記第２ゲートパターンから露出する誘電膜をパターニングして、前記第１ゲートパターンの表面と前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成し、前記第２ゲートパターンの下にある誘電膜を第２誘電膜パターンに形成することで前記第１誘電膜パターンと第２誘電膜パターンとからなる誘電膜パターンを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記トレンチ構造物を形成する段階は、
絶縁物質からなり、前記トレンチと前記パターン構造物との間の空間に充分に充填される薄膜を形成する段階と、
前記パターン構造物の表面が露出するまで前記薄膜を研磨する段階と、を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第１導電膜を形成する段階は、
前記トレンチ構造物の間に露出する前記基板上に形成したトンネル酸化膜上に導電物質からなる薄膜を形成する段階と、
前記トレンチ構造物の表面が露出するまで前記薄膜を研磨する段階と、を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２０】
前記トンネル酸化膜パターンは、１０Å〜５００Åの厚さを有するように形成し、前記第１導電膜パターンは７００〜１５００Åの厚さを有するように形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２１】
前記第１導電膜及び第２導電膜は、それぞれポリシリコンを用いて形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２２】
前記誘電膜は、酸化物−窒化物−酸化物の層または金属酸化物の層を使用して形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２３】
前記第２ゲートパターンは、前記第１方向を基準にして前記第１ゲートパターンが有する幅より大きい幅を有するように形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２４】
基板上にトンネル酸化膜、第１導電膜及びハードマスク膜を順次形成する段階と、
パターニングを実施して第１方向へ前記基板を露出させながら前記トンネル酸化膜パターン、前記第１導電膜パターン及び前記ハードマスク膜パターンからなる第１パターン構造物を形成する段階と、
前記第１パターン構造物から露出する前記基板にトレンチを形成する段階と、
前記トレンチに絶縁物質からなるトレンチ素子分離膜を形成する段階と、
前記ハードマスク膜パターンを除去することで前記第１方向へ互いに反復的に配置される前記トレンチ素子分離膜及び前記トンネル酸化膜パターン、ならびに第１導電膜パターンからなる第２パターン構造物を形成する段階と、
前記第１導電膜パターンをパターニングして前記トンネル酸化膜パターン上に第１ゲートパターンを形成する段階と、
前記第１ゲートパターンが形成された結果物の表面上に誘電膜を形成する段階と、
前記誘電膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記第１方向と直交する第２方向へ沿って延長された第２ゲートパターンを前記第１ゲートパターンと前記素子分離膜上に形成する段階と、
前記第２ゲートパターンから露出する誘電膜をパターニングして前記第１ゲートパターンの表面と前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成し、前記第２ゲートパターンの下にある前記誘電膜を第２誘電膜パターンに形成することで前記第１誘電膜パターン及び前記第２誘電膜パターンからなる誘電膜パターンを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
前記トレンチ素子分離膜を形成する段階は、
絶縁物質からなり、前記トレンチと前記第１パターン構造物との間の空間に充分に充填される薄膜を形成する段階と、
前記第１パターン構造物の表面が露出するまで前記薄膜を研磨する段階と、
前記薄膜の一部を除去する段階と、を含むことを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２６】
前記トンネル酸化膜パターンは、１０Å〜５００Åの厚さを有するように形成し、前記第１導電膜パターンは７００Å〜１５００Åの厚さを有するように形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２７】
前記第１導電膜及び第２導電膜は、それぞれポリシリコンを使用して形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２８】
前記誘電膜は、酸化物−窒化物−酸化物の層または金属酸化物の層を使用して形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【請求項２９】
前記第２ゲートパターンは、前記第１方向を基準にして前記第１ゲートパターンが有する幅より大きい幅を有するように形成することを特徴とする請求項２４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係わり、より詳細には一度データを入力すると時間が経ってもその状態を保持しながら電気的にデータの入力と出力が可能なフラッシュメモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置のうち、フラッシュメモリ装置は一般的にトンネル酸化膜、第１ゲートパターンであるフローティングゲート、誘電膜及び第２ゲートパターンであるコントロールゲートが順次積層されたスタック構造を有する。
前記スタック構造を有するフラッシュメモリ装置に対する例は、例えば特許文献１及び特許文献２に開示されている。
【０００３】
図１は従来の半導体装置を概略的に示す平面図である。
図１に示すように、前記半導体装置はフラッシュメモリ装置を示すものであり、アクティブ領域１２とフィールド領域１３とで画定される基板１０上にトンネル酸化膜パターン、フローティングゲート１６、誘電膜及びコントロールゲート２０が順次積層されたゲート構造物を有する。
【０００４】
図２は図１のＩ−Ｉ’線に沿って切断した断面図であり、前記フィールド領域を画定するトレンチ素子分離膜１４を有する基板１０のアクティブ領域上にトンネル酸化膜パターン１５とフローティングゲート１８とが形成される。そして、前記フローティングゲート１８の表面とトレンチ素子分離膜１４の表面上に誘電膜１９が連続的に形成され、前記誘電膜１９上にコントロールゲート２０が形成される。図３は図１のＩＩ−ＩＩ’線に沿って切断した断面図であり、基板１０のアクティブ領域上にトンネル酸化膜パターン１５、フローティングゲート１８、誘電膜１９及びコントロールゲート２０が順次積層される。
【０００５】
そして、注目する事項は、前記誘電膜１８が主に前記コントロールゲート２０が形成された方向と同一の方向に形成されることである。
ここで、前記フラッシュメモリ装置は前記コントロールゲート２０に適切な電圧を印加して前記フローティングゲート１８に電子を入れるか取り出すことでプログラミングが行われる。このとき、前記誘電膜１９は前記コントロールゲート２０に印加される電圧を前記フローティングゲート１８に伝達する役割をする。特に、前記フローティングゲート１８に伝達される電圧は損失が発生しない方が優れた電気的特性を示す。
【０００６】
前記フローティングゲート１８に伝達される電圧はカップリング比を向上させることで損失の発生を充分に減少させることができる。ここで、前記カップリング係数Ｒは下の数式１で示される。
【０００７】
Ｒ＝ＣONO／（ＣONO＋ＣTO）      （数式１）
（ここで、ＣONOは誘電膜のキャパシタンスを示し、ＣTOはトンネル酸化膜パターンのキャパシタンスを示す。）
そして、前記誘電膜１９のキャパシタンスＣは下の数式２で示される。
【０００８】
Ｃ＝（εＸＡ）／ＴＣ      （数式２）
（ここで、蛩は誘電膜が有する誘電常数を示し、Ａは誘電膜の面積を示し、Ｔは誘電膜の厚さ示す。）
従って、前記カップリング比を向上させる方法としては前記誘電膜１９の面積を拡張させる方法、前記誘電膜１９の厚さを減少させる方法などが考えられる。
【０００９】
前記誘電膜１９の面積を拡張させカップリング比を向上させる方法に対する例は、特許文献３及び特許文献４などに開示されている。特に、特許文献３に開示された発明によると前記フローティングゲートを「Ｔ字形」に形成し、それの上部に形成する誘電膜の面積を拡張させている。
このように、主に前記フローティングゲートの構造を変更させる方法を通じて前記誘電膜の面積が拡張される。しかし、前記フローティングゲートの構造を変更させ誘電膜の面積を拡張させるにもかかわらず所望する水準のカップリング比を得るには限界がある。従って、所望する前記カップリング比を得るための多様な方法が研究されつつある。
【００１０】
【特許文献１】米国特許第６、１５３、４６９号明細書
【特許文献２】米国特許第６、４５５、３７４号明細書
【特許文献３】特開２００２−２６１５１号公報
【特許文献４】特開１９９７−１０２５５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の第１目的は誘電膜が面積をさらに拡張する半導体装置を提供することにある。
本発明の第２目的は誘電膜の面積が拡張する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記第１目的を達成するための本発明の一実施例による半導体装置は、第１方向へ互いに反復的に配置されるアクティブ領域とフィールド領域とを有する基板を含む。そして、前記基板のアクティブ領域上に形成されるトンネル酸化膜パターン及び前記トンネル酸化膜パターン上に部分的に形成される第１ゲートパターンを含む。特に、前記第１ゲートパターンの表面及び前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上には、導電膜パターンを備えている。導電膜パターンは、連続的に形成される第１誘電膜パターンと、前記第１方向に直交する第２方向に前記第１ゲートパターンの表面、前記第１ゲートパターンに隣接するフィールド領域の表面及び前記フィールド領域に隣接する第１ゲートパターンの表面上に連続的に形成される第２誘電膜パターンとを有している。さらに、前記第２誘電膜パターン上には、第２ゲートパターンが形成されている。
【００１３】
前記第２目的を達成するための本発明の一実施例による半導体装置の製造方法は、基板に第１方向へ互いに反復的に配置されるアクティブ領域とフィールド領域とを画定した後、前記アクティブ領域上にトンネル酸化膜パターンを形成する。そして、前記トンネル酸化膜パターン上に部分的に第１ゲートパターンを形成する。続けて、前記第１ゲートパターンの表面及び前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成し、前記第１方向に直交する第２方向へ前記第１ゲートパターンの表面、前記第１ゲートパターンに隣接するフィールド領域の表面及び前記フィールド領域に隣接する第１ゲートパターンの表面上に第２誘電膜パターンを連続的に形成することにより、前記第１誘電膜パターンと第２誘電膜パターンとから構成される誘電膜パターンを形成する。続いて、前記第２誘電膜パターン上に第２ゲートパターンを形成する。
【００１４】
前記第２目的を達成するための本発明の他の実施例による半導体装置の製造方法は、基板の第１方向へトレンチ素子分離膜を形成することにより前記基板に第１方向に互いに反復的に配置されるアクティブ領域とフィールド領域とを画定した後、前記アクティブ領域とフィールド領域とで画定された基板上にトンネル酸化膜と第１導電膜とを形成する。そして、前記トンネル酸化膜及び第１導電膜のうちフィールド領域上に形成された第１導電膜とトンネル酸化膜とを順次除去し前記アクティブ領域上にトンネル酸化膜パターンを形成しながら前記トンネル酸化膜パターン上に第１導電膜パターンを形成する。続けて、前記第１導電膜パターンをパターニングして前記トンネル酸化膜パターン上に第１ゲートパターンを形成した後、前記第１ゲートパターンが形成された結果物の表面上に誘電膜を形成し、前記誘電膜上に第２導電膜を形成する。続いて、前記第２導電膜をパターニングし前記第１方向に直交する第２方向へ前記第１ゲートパターンと、前記第１ゲートパターンに隣接するフィールド領域及び前記フィールド領域に隣接する第１ゲートパターンを連結する上部に第２ゲートパターンを形成する。そして、前記第２ゲートパターンから露出する誘電膜をパターニングして前記第１ゲートパターンの表面と前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成しながら前記第２ゲートパターンの下にある誘電膜を第２誘電膜パターンに形成することにより前記第１誘電膜パターンと第２誘電膜パターンからなる誘電膜パターンを形成する。
【００１５】
前記第２目的を達成するための本発明のさらにまたの実施例による半導体装置の製造方法は、基板上にパッド酸化膜とハードマスク膜とを順次形成した後、前記ハードマスク膜及びパッド酸化膜を順次パターニングして第１方向に前記基板を露出させながらパッド酸化膜パターンとハードマスク膜パターンとからなるパターン構造物を形成する。そして、パターン構造物から露出した基板にトレンチを形成した後、前記トレンチと前記パターン構造物との間の空間に絶縁物質からなるトレンチ構造物を形成する。続いて、前記パターン構造物を除去し、前記パターン構造物を除去することにより前記トレンチ構造物の間に露出する基板上にトンネル酸化膜を形成する。続けて、前記トンネル酸化膜上に第１導電膜を形成した後、前記トレンチ構造物の一部を除去して前記第１方向に互いに反復的に配置される前記トレンチにトレンチ素子分離膜を形成しながら前記露出した基板上にトンネル酸化膜パターン及び第１導電膜パターンを形成する。続いて、前記第１導電膜パターンをパターニングして前記トンネル酸化膜パターン上に第１ゲートパターンを形成した後、前記第１ゲートパターンを有する結果物の表面上に誘電膜を形成し、前記誘電膜上に第２導電膜を形成する。続いて、前記第２導電膜をパターニングして前記第１方向に直交する第２方向に前記第１ゲートパターンと、前記第１ゲートパターンに隣接するトレンチ素子分離膜及び前記トレンチ素子分離膜に隣接する第１ゲートパターンを連結する上部に第２ゲートパターンとを形成する。そして、前記第２ゲートパターンから露出する誘電膜をパターニングして前記第１ゲートパターンの表面と前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成しながら前記第２ゲートパターンの下にある誘電膜を第２誘電膜パターンに形成することにより前記第１誘電膜パターンと第２誘電膜パターンからなる誘電膜パターンを形成する。
【００１６】
前記第２目的を達成するための本発明のさらにまたの実施例による半導体装置の製造方法は、基板上にトンネル酸化膜、第１導電膜及びハードマスク膜を順次形成した後、パターニングを実施して第１方向へ前記基板を露出させながらトンネル酸化膜パターン、第１導電膜パターン及びハードマスク膜パターンからなる第１パターン構造物を形成する。続いて、前記露出した基板にトレンチを形成し、前記トレンチに絶縁物質からなるトレンチ素子分離膜を形成した後、前記ハードマスク膜パターンを除去することで前記第１方向へ互いに反復的に配置される前記トレンチ素子分離膜及び前記トンネル酸化膜パターンと、第１導電膜パターンからなる第２パターン構造物とを形成する。続けて、前記第１導電膜パターンをパターニングして前記トンネル酸化膜パターン上に第１ゲートパターンを形成した後、前記第１ゲートパターンが形成された結果物の表面上に誘電膜を形成し、前記誘電膜上に第２導電膜を形成する。そして、前記第２導電膜をパターニングして前記第１方向に直交する第２方向へ前記第１ゲートパターンと前記第１ゲートパターンと隣接するトレンチ素子分離膜及び前記トレンチ素子分離膜と隣接する第１ゲートパターンを連結する上部に第２ゲートパターンとを形成する。続いて、前記第２ゲートパターンから露出する誘電膜をパターニングして前記第１ゲートパターンの表面と前記第１ゲートパターンから露出するトンネル酸化膜パターンの表面上に第１誘電膜パターンを連続的に形成し、前記第２ゲートパターンの下にある誘電膜を第２誘電膜パターンに形成することにより前記第１誘電膜パターンと第２誘電膜パターンからなる誘電膜パターンを形成する。
【００１７】
このように、本発明によると、第１ゲートパターンをランド（ｌａｎｄ）形態に形成した後、誘電膜と第２ゲートパターンとを形成する。その結果、前記誘電膜は前記第１ゲートパターンの表面全体を取り囲む形態に形成される。従って、前記誘電膜が占める面積が拡張されることにより高いカップリング比を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の望ましい複数の実施例を詳細に説明する。
（実施例１）
図４は本発明の実施例１による半導体装置を概略的に示す平面図である。図５は図４のIII−III’線に沿って切断した断面図であり、図６は図４のＩＶ−ＩＶ’線に沿って切断した断面図である。ここで、図５のIII−III’線は第２方向と同一であり、図６のＩＶ−ＩＶ’線は第１方向と同一である。そして、前記第１方向と第２方向は互いに直交する。
【００１９】
図４〜図６に示すように、前記半導体装置はフラッシュメモリ装置としてアクティブ領域４２とフィールド領域４３とで画定された基板４０を含む。前記アクティブ領域４２とフィールド領域４３とは第１方向に互いに反復的に配置される。特に、前記フィールド領域４２は、図５に示されたように、トレンチ素子分離膜４４を形成することで画定することが望ましい。
【００２０】
前記アクティブ領域４２上にはトンネル酸化膜パターン４５が形成され、前記トンネル酸化膜パターン４５上には第１ゲートパターン４８が部分的に形成される。従って、前記第１ゲートパターン４８は前記トンネル酸化膜パターン４５上に独立したランド形態で形成されることが望ましい。前記第１ゲートパターン４８は前記第２方向を基準にして前記トンネル酸化膜パターン４５が有する幅より大きい幅を有するように形成する。従って、前記第１ゲートパターン４８は隣接するフィールド領域４３であるトレンチ素子分離膜４４の上部にも前記第１ゲートパターン４８の一部分が形成される形態を有する。さらに、前記第１ゲートパターン４８はフラッシュメモリ素子のフローティングゲートに該当することが望ましい。
【００２１】
そして、本実施例においての誘電膜パターンは第１誘電膜パターン４９ａと第２誘電膜パターン４９ｂとを含む。前記第１方向には第１誘電膜パターン４９ａが形成される。具体的に、図６に示すように、前記第１誘電膜パターン４９ａは前記第１ゲートパターン４８の表面及び前記第１ゲートパターン４８から露出したトンネル酸化膜パターン４５の表面上に連続的に形成される。そして、前記第２方向には第２誘電膜パターン４９ｂが形成される。具体的に、図５に示すように、前記第１ゲートパターン４８の表面、前記第１ゲートパターン４８と隣接するフィールド領域４３であるトレンチ素子分離膜４４の表面及び前記フィールド領域４３であるトレンチ素子分離膜４４と隣接する第１ゲートパターン４８の表面上に連続的に形成される。特に、前記第１ゲートパターン４８が設定されている領域に形成された前記第１誘電膜パターン４９ａと第２誘電膜パターン４９ｂとは同一の構造物として、互いに重複する形態を有する。
【００２２】
このように、前記誘電膜パターンを第１誘電膜パターン４９ａと第２誘電膜パターン４９ｂとから構成することにより、前記誘電膜パターンの面積はより拡張させることができる。
また、前記第２方向に形成された第２誘電膜パターン４９ｂ上に第２ゲートパターン５０が形成される。このとき、前記第１ゲートパターン４８が設定されている領域での前記第１誘電膜パターン４９ａと前記第２誘電膜パターン４９ｂとは同一の構造物である。そのため、図６に示すように、前記第２ゲートパターン５０が第１誘電膜パターン４９ａ上にも形成された構造を有する。この場合、前記第２ゲートパターン５０は前記第１方向を基準にして前記第１ゲートパターン４８が有する幅より大きい幅を有するように形成される。従って、前記第２ゲートパターン５０は前記第１ゲートパターン４８を取り囲む形態に形成される。さらに、前記第２ゲートパターン５０はフラッシュメモリ素子のコントロールゲートに該当することが望ましい。
【００２３】
これにより、本実施例においてはトンネル酸化膜パターン４５、第１ゲートパターン４８、第１誘電膜パターン４９ａ及び第２誘電膜パターン４９ｂからなる誘電膜パターン、ならびに第２ゲートパターン５０を含むゲート構造物が得られる。ここで、前記第１ゲートパターン４８がフローティングゲートに該当し、前記第２ゲートパターン５０がコントロールゲートに該当するので前記半導体装置はフラッシュメモリ装置であることが望ましい。
【００２４】
本実施例においては、図６にように、前記第１誘電膜パターンが前記第１方向にも前記第１ゲートパターン４８を取り囲む形態に形成される。そのため、前記誘電膜パターン４９ａ、４９ｂ全体が有する面積はより拡張される。従って、より高いカップリング比の獲得が可能である。
【００２５】
（実施例２）
図７〜図１１は本発明の実施例２による半導体装置の製造方法を示すものであって、実施例１の第１方向に切断した断面図である。また、図１２〜１６は本発明の実施例２による半導体装置の製造方法を示すものであり、実施例１の第２方向に切断した断面図である。
【００２６】
図７及び図１２に示すように、半導体装置は半導体基板７０を備える。前記半導体基板の例としてはシリコン基板、ＳＯＩ（silicon on insulator）基板などを挙げることができる。そして、前記基板７０にトレンチ素子分離膜７２を形成してアクティブ領域７３とフィールド領域とを画定する。特に、前記アクティブ領域７３とフィールド領域であるトレンチ素子分離膜７２とは第１方向へ互いに反復的に配置されるように画定する。さらに、前記トレンチ素子分離膜７２は充分な充填特性を考慮しなければならないので充填特性が優秀な高密度プラズマ酸化膜からなることが望ましい。
【００２７】
図８及び図１３に示すように、前記基板７０のアクティブ領域７３上にトンネル酸化膜７４を形成する。前記トンネル酸化膜７４は主に前記基板７０の全面にトンネル酸化膜を形成した後、パターニングを実施して形成する。ここで、前記トンネル酸化膜パターンに形成するためのトンネル酸化膜は、主に熱酸化法、ラジカル酸化法などを実施して形成する。そして、前記パターニングはフォトレジストパターンをエッチングマスクとして使用するフォトリソグラフィにより行われる。
【００２８】
図９及び図１４に示すように、前記トンネル酸化膜パターン７４上に第１ゲートパターン７６を形成する。前記第１ゲートパターン７６は主に前記トンネル酸化膜パターン７４が形成された結果物の全面に導電物からなる薄膜を形成した後、パターニングを実施して形成する。ここで、前記導電物の例としてはポリシリコン、金属、金属窒化物などを挙げることができる。そして、前記パターニングは前記第２方向にフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクとして使用するフォトリソグラフィにより行われる。このように、前記パターニングを通じて前記第１ゲートパターン７６を形成することにより、その結果として、前記第１ゲートパターン７６は前記トンネル酸化膜パターン７４上に独立した形態で形成される。さらに、前記第１ゲートパターン７６は第２方向を基準にして前記トンネル酸化膜パターン７４が有する幅より大きい幅を有するように形成する。この場合、前記パターニングで使用するフォトレジストパターンが有する幅を調節することにより、第１ゲートパターン７６の幅を変更可能である。このように、前記トンネル酸化膜パターン７４が有する幅より大きい幅を有するように形成することにより、前記第１ゲートパターン７６は、図１４に示されたように、フィールド領域である素子分離膜７２上にも部分的に形成される。
【００２９】
図１０及び図１５に示すように、前記第１ゲートパターン７６が形成された結果物上に第１誘電膜パターン７８ａ及び第２誘電膜パターン７８ｂからなる誘電膜パターンを形成する。前記誘電膜パターン７８ａ、７８ｂは主に前記第１ゲートパターン７６が形成された結果物の全面に所定の誘電率を有する絶縁物質からなる薄膜を形成した後、パターニングを実施して形成する。このとき、前記第１誘電膜パターン７８ａは前記第１ゲートパターン７６の表面及び前記第１ゲートパターン７６から露出したトンネル酸化膜パターン７４上に連続的に形成されるようにパターニングし、前記第２誘電膜パターン７８ｂは前記第１ゲートパターン７６と隣接するフィールド領域であるトレンチ素子分離膜７２及び前記トレンチ素子分離膜７２と隣接する第１ゲートパターン７６の表面上に連続的に形成されるようにパターニングする。特に、図１７に示すように、前記第１ゲートパターン７６がある領域Ａでの前記第１誘電膜パターン７８ａと第２誘電膜パターン７８ｂは同一の構造物で重複される。
【００３０】
図１１及び図１６に示すように、前記第２誘電膜パターン７８ｂ上に第２ゲートパターン８０を形成する。前記第２ゲートパターン８０は主に前記誘電膜パターン７８ａ、７８ｂが形成された結果物の全面に導電物からなる薄膜を形成した後、パターニングを実施して形成する。前記導電物の例としてはポリシリコン、金属、金属窒化物などを挙げることができる。さらに、前記導電物は前記第１ゲートパターン７６を成している導電物と同一であることが望ましい
特に、前記第２ゲートパターン８０は前記第１方向を基準にして前記第１ゲートパターン７６が有する幅より多少大きい幅を有するようにパターニングする。その結果、図１１に示されたように、前記第２ゲートパターン８０は前記第１ゲートパターン７６と第１誘電膜パターン７８ａを取り囲むように形成される。
【００３１】
このように、本実施例によると第２方向だけではなく前記第１方向にも前記第１誘電膜パターン７８ａが前記第１ゲートパターン７６を取り囲む形態に形成する。従って、前記誘電膜パターン７８ａ、７８ｂの面積はより拡張された形態を有するのでより高いカップリング比の獲得が可能である。
そして、前記第１ゲートパターンがフローティングゲートに該当し、前記第２ゲートパターンがコントロールゲートに該当するので前記半導体装置はフラッシュメモリ装置であることが望ましい。従って、本実施例においては前記高いカップリング比を獲得することでフラッシュメモリ装置の動作速度をより早く向上させることができる。
【００３２】
（実施例３）
図１８〜図２２は本発明の実施例３による半導体装置の製造方法を示すものであり、実施例１の第１方向で切断した断面図である。また、図２４〜図２７は本発明の実施例３による半導体装置の製造方法を示すものであり、実施例１の第２方向で切断した断面図である。
【００３３】
図１８及び図２３に示すように、半導体装置は半導体基板１００を備える。前記半導体基板の例としてはシリコン基板、ＳＯＩ基板などを挙げることができる。続いて、前記半導体基板１００のトレンチ素子分離膜１０２を形成してアクティブ領域１０３とフィールド領域とを画定する。このとき、前記アクティブ領域１０３とフィールド領域であるトレンチ素子分離膜１０２とは第１方向に互いに反復的に配置されるように画定する。特に、前記トレンチ素子分離膜１０２は充分な充填特性を有する高密度プラズマ酸化膜からなることが望ましい。
【００３４】
図１９及び図２４に示すように、前記アクティブ領域１０３とトレンチ素子分離膜１０２によって画定されたフィールド領域とを有する基板１００上にトンネル酸化膜９９と第１導電膜１０５とを形成する。
具体的に、前記トンネル酸化膜９９は熱酸化法またはラジカル酸化法などにより形成されるシリコン酸化膜であることが望ましい。さらに、前記トンネル酸化膜９９は約１０Å〜５００ナの厚さを有するように形成することが望ましく、約５０Å〜３００ナの厚さを有するように形成することがより望ましく、約５０Å〜２００ナの厚さを有するように形成することがさらに望ましく、約１００Å程度の厚さを有するように形成することが最も望ましい。
【００３５】
前記第１導電膜１０５はポリシリコンのような導電物からなることが望ましい。前記導電物の他の例としては金属、金属窒化物などを挙げることができる。そして、前記第１導電膜１０５の厚さは約７００Å〜１５００Åであることが望ましく、約８００Å〜１２００Åであることがより望ましく、約１０００Å程度であることが最も望ましい。特に、前記第１導電膜１０５はコンタクト部位に形成しないのでギャップ-フィルマージンに対する考慮を省略することができる。その結果、ボイドの発生なしに緻密な構造を有する第１導電膜１０５の形成が可能である。
【００３６】
具体的に、前記第１ポリシリコンからなる第１導電膜１０５は積層が行われる第１工程と不純物をドーピングさせる第２工程を実施して形成する。従って、前記第１工程は約５００℃〜６５０℃の温度で調整されたファーニスで１００％シラン（ＳｉＨ4）ガスまたは窒素で希釈した２０％〜３０％シランガスの熱分解を実施することが望ましい。特に、前記第１工程を実施するとき前記ファーニスは約２５Ｐａ〜１５０Ｐａの圧力を有するように工程条件が調整される。前記第２工程では第１工程を実施した後イオン注入を実施することが望ましい。これは、前記イオン注入が低い工程温度でもその実施が可能であるからである。他にも、前記第２工程としては前記第１工程を実施した後拡散を実施するか、前記第１工程を実施する途中不純物ガスを添加することで不純物をドーピングさせるインサイチュドーピングを実施することができる。
【００３７】
図２０、図２５、図２８及び図２９に示すように、前記トンネル酸化膜９９と、第１導電膜１０５のうちフィールド領域であるトレンチ素子分離膜１０２上に形成された第１導電膜１０５と、トンネル酸化膜９９とを順次除去する。その結果、図２８に示されたように、前記基板１００のアクティブ領域１０２上にトンネル酸化膜パターン１０４と第１導電膜パターン１０５ａとが形成される。このとき、前記第１導電膜パターン１０５ａは前記トンネル酸化膜パターン１０４が前記第２方向を基準にして有する幅より多少大きい幅を有するようにパターニングする。
【００３８】
続いて、前記第１導電膜パターン１０５ａをパターニングする。その結果、図２０、図２５及び図２９に示すように、前記トンネル酸化膜パターン１０４上に第１ゲートパターン１０６が部分的に形成される。即ち、前記第１ゲートパターン１０６は互いに独立したランド形態に形成される。ここで、図２９のＶ−Ｖ’線で切断した断面図は図２０に該当し、ＶＩ−ＶＩ’線で切断した断面図は図２５に該当する。
【００３９】
図２１及び図２６に示すように、前記第１ゲートパターン１０６が形成された結果物の表面上に誘電膜１０７を形成する。前記誘電膜１０７は主に酸化物−窒化物−酸化物の層からなることが望ましい。他にも、前記誘電膜１０７の例として高誘電率を有する金属酸化膜の層などを挙げることができる。特に、前記高誘電率を有する金属酸化膜の層の例としてはハフニウム酸化膜、チタン酸化膜などを挙げることができ、これらは原子層積層を実施して形成することが望ましい。続けて、前記誘電膜１０７上に第２導電膜１０９を形成する。前記第２導電膜１０９は厚さが異なることを除いては前記第１導電膜１０５を形成する方法と同一の方法に形成する。
【００４０】
図２２、図２７及び図３０に示すように、前記第２導電膜１０９をパターニングする。前記パターニングはフォトリソグラフィによって行われる。前記パターニングは前記第２方向に前記第１ゲートパターン１０６と前記第１ゲートパターン１０６と隣接するトレンチ素子分離膜１０２及び前記トレンチ素子分離膜１０２と隣接する第１ゲートパターン１０６を連結する上部を除いた領域に形成された第２導電膜１０９を除去するように行われる。その結果、前記第２方向に前記第１ゲートパターン１０６と前記第１ゲートパターン１０６と隣接するトレンチ素子分離膜１０２及び前記トレンチ素子分離膜１０２と隣接する第１ゲートパターン１０６を連結する上部には第２ゲートパターン１１０が形成される。このとき、前記第２ゲートパターン１１０は前記第１方向を基準にして前記第１ゲートパターン１０６が有する幅より大きい幅を有するように形成することで前記第１ゲートパターン１０６を取り囲む形態に形成される。
【００４１】
続いて、前記第２ゲートパターン１１０を形成することによって、露出した誘電膜１０７をパターニングする。このとき、前記誘電膜１０７のパターニングは主にトレンチ素子分離膜１０２がある領域上に形成された誘電膜１０７の除去によって達成される。前記パターニングを実施した結果、前記第１ゲートパターン１０６の表面と前記第１ゲートパターン１０６から露出したトンネル酸化膜パターン１０４の表面上に第１誘電膜パターン１０８ａが連続的に形成される。また、前記第２ゲートパターン１１０が形成された領域の下にある誘電膜１０７は第２誘電膜パターン１０８ｂとして形成される。これにより、前記誘電膜１０７をパターニングすることにより第１誘電膜１０８ａと第２誘電膜パターン１０８ｂとから構成される誘電膜パターンを得ることができる。このとき、前記第１誘電膜パターン１０８ａは前記第１ゲートパターン１０６を取り囲む形態に形成される。ここで、前記パターニングはフォトリソグラフィによって行われる。
【００４２】
従って、前記誘電膜パターン１０８ａ、１０８ｂはより拡張された面積を有する。従って、より高いカップリング比の獲得が可能である。
そして、本実施例においては前記第２ゲートパターンに形成するための第２導電膜上に金属膜とシリコン酸化膜を形成し、これらをパターニングして金属膜パターンとシリコン酸化膜パターンを形成する方法に対しては省略することにする。
【００４３】
また、前記第１ゲートパターンがフローティングゲートに該当し、前記第２ゲートパターンがコントロールゲートに該当するので前記半導体装置はフラッシュメモリ装置であることが望ましい。従って、本実施例においては前記高いカップリング比を獲得することでフラッシュメモリ装置の動作速度をより早く向上させることができる。
【００４４】
（実施例４）
図３１〜図３７は本発明の実施例４による半導体装置の製造方法を示すものであり、実施例１の第１方向で切断した断面図である。また、図３８〜図４４は本発明の実施例４による半導体装置の製造方法を示すものであり、実施例１の第２方向で切断した断面図である。
【００４５】
図３１及び図３８に示すように、半導体基板１３０上にパッド酸化膜とハードマスク膜とを順次形成する。ここで、前記ハードマスク膜は窒化膜であることが望ましい。続いて、前記ハードマスク膜とパッド酸化膜パターニングする。このとき、前記パターニングはフォトリソグラフィによって行われ、前記第１方向に行われる。その結果、図３８に示すように、前記基板１３０上には前記基板１３０の表面が第１方向へ露出するパッド酸化膜パターン１３２及びハードマスク膜パターン１３４からなるパターン構造物１３５が形成される。
【００４６】
図３２及び図３９に示すように、前記パターン構造物１３５をマスクとして使用したエッチングを実施し露出する基板１３０の一部を除去する。その結果、前記基板１３０にはトレンチ１３６が形成される。このように、基板１３０にトレンチ１３６を形成した後、前記トレンチ１３６の側壁に生じる損傷を修復するために前記トレンチ１３６の側壁に酸化膜（図示せず）を形成してもよい。
【００４７】
図３３及び図４０に示すように、前記トレンチ１３６と前記パターン構造物１３５との間の空間に絶縁物質からなるトレンチ構造物１３７を形成する。このとき、前記トレンチ構造物１３７は充填特性が優れた高密度プラズマ酸化膜を形成することが望ましい。さらに、前記トレンチ構造物１３７は、積層を実施した後、前記パターン構造物１３５の表面が露出するまで化学機械的研磨のような平坦化工程を実施することで形成される。
【００４８】
図３４及び図４１に示すように、前記パターン構造物１３５を除去する。その結果、前記トレンチ構造物１３７の間に基板１３０の表面が露出する。
図３５及び図４２に示すように、前記トレンチ構造物１３７の間に露出した基板１３０上にトンネル酸化膜１４０を形成する。このとき、本実施例においてのトンネル酸化膜１４０は実施例３と同一の工程で形成することができる。続いて、前記トンネル酸化膜１４０が形成された結果物上に第１導電膜１４２を形成する。本実施例においての第１導電膜１４２も実施例３と同一の工程で形成することができる。特に、本実施例における第１導電膜１４２はトレンチ構造物の間に充分に充填されなければならない。そのため、ギャップ−フィルマージンによる厚さを考慮しなければならない。従って、前記第１導電膜１４２は約７００Å〜１５００ナの厚さを有するように形成することが望ましい。さらに、前記第１導電膜１４２は積層を実施した後、前記トレンチ構造物１３７の表面が露出するまで化学機械的研磨のような平坦化工程を実施する。
【００４９】
図３６及び図４３に示すように、前記トレンチ構造物１３７を一部分除去する。その結果、前記トレンチ１３６にはトレンチ素子分離膜１３７ａが形成され、露出する基板１３０上にはトンネル酸化膜パターン１４０及び第１導電膜パターン（図示せず）が形成される。このとき、前記トレンチ素子分離膜１３７ａが第１方向に配置されるので、前記トンネル酸化膜パターン１４０及び第１導電膜パターンも第１方向に配置される。続いて、前記第１導電膜パターンをパターニングする。このとき、前記パターニングはフォトリソグラフィ工程によって行われる。その結果、前記トンネル酸化膜パターン１４０上には第１ゲートパターン１４６が部分的に形成される。
図３７及び図４３に示すように、本実施例においては図３と同一の方法を実施して前記第１ゲートパターン１４６を有する結果物上に第１誘電膜パターン１４８ａと第２誘電膜パターン１４８ｂとからなる誘電膜パターン及び第２ゲートパターン１５０を形成する。
【００５０】
従って、本実施例においても前記第１誘電膜パターン１４８ａが前記第１ゲートパターン１４６を取り囲む形態に形成されるのでより拡張された面積を有する。従って、より高いカップリング比を得ることができる。
そして、本実施例においては前記第２ゲートパターンに形成するための第２導電膜上に金属膜とシリコン酸化膜を形成し、これらをパターニングして金属膜パターンとシリコン酸化膜パターンを形成する方法に対しては省略する。
【００５１】
また、前記第１ゲートパターンがフローティングゲートに該当し、前記第２ゲートパターンがコントロールゲートに該当するので前記半導体装置はフラッシュメモリ装置であることが望ましい。従って、本実施例においては前記高いカップリング比を獲得することでフラッシュメモリ装置の動作速度をより早く向上させることができる。
【００５２】
（実施例５）
図４５〜図４９は本発明の実施例５による半導体装置の製造方法を示すものであり、実施例１の第１方向で切断した断面図である。また、図５０〜図５４は本発明の実施例５による半導体装置の製造方法を示すものであり、実施例１の第２方向で切断した断面図である。
【００５３】
図４５及び図５０に示すように、半導体基板１７０上にトンネル酸化膜、第１導電膜及びハードマスク膜を順次形成する。前記トンネル酸化膜及び第１導電膜は、それぞれ実施例３と同一の方法を実施して形成する。そして、前記ハードマスク膜は実施例４と同一の方法を実施して形成する窒化膜である。続いて、前記ハードマスク膜、第１導電膜及びトンネル酸化膜を順次パターニングする。その結果、前記基板１７０上には前記基板１７０の表面が露出しながらトンネル酸化膜パターン１７２、第１導電膜パターン１７４及びハードマスク膜パターン１７６で構成される第１パターン構造物１７７が形成される。このとき、前記パターニングは主にフォトリソグラフィによって行われ、前記基板１７０と第１パターン構造物１７７は第１方向に互いに反復的に配置される。さらに、前記トンネル酸化膜パターン１７２は１０Å〜５００Åの厚さを有するように形成することが望ましく、前記第１導電膜パターン１７４は７００Å〜１５００Åの厚さを有するように形成することが望ましい。
【００５４】
図４６及び図５１に示すように、前記第１パターン構造物１７７をエッチングマスクとして使用したエッチングを実施して露出した基板１７０の一部を除去する。従って、前記基板１７０にはトレンチ１７８が形成される。
図４７及び図５２に示すように、前記トレンチ１７８にトレンチ素子分離膜１７９を形成する。このとき、前記トレンチ素子分離膜１７９は絶縁物質からなることが望ましく、充填特性を考慮する場合高密度プラズマ酸化膜であることが望ましい。さらに、前記トレンチ素子分離膜１７９は、前記トレンチ１７８と前記第１パターン構造物１７７との間の空間内に前記絶縁物質からなる薄膜を形成し、前記第１パターン構造物１７７の表面が露出するまで化学機械的研磨のような平坦化を実施した後、高さを低くすることで形成する。そして、前記第１パターン構造物１７７のハードマスク膜パターン１７６を除去する。その結果、前記基板１７０にはトレンチ素子分離膜１７９が形成され、前記基板１７０上にはトンネル酸化膜パターン１７２と第１導電膜パターン１７４で構成される第２パターン構造物１８４が形成される。特に、前記トレンチ素子分離膜１７９と第２パターン構造物１８４とは前記第１方向に互いに反復的に配置される。さらに、前記第２パターン構造物１８４により、前記第２パターン構造物１８４は前記第２方向を基準にして前記トンネル酸化膜パターン１７２が有する幅より多少大きい幅を有するように形成することもできる。
【００５５】
図４８及び図５３を参照すると、前記第２パターン構造物１８４の第１導電膜パターン１７４をパターニングする。前記パターニングはフォトリソグラフィによって達成される。このように、前記第１導電膜パターン１７４をパターニングした結果、前記トンネル酸化膜パターン１７２上に部分的に第１ゲートパターン１８８が形成される。即ち、実施例３のように、独立したランド形態を有する第１ゲートパターン１８８が形成される。
【００５６】
図４９及び図５４に示すように、本実施例においては実施例３と同一の方法を実施して前記第１ゲートパターン１８８を有する結果物上に第１誘電膜パターン１９０ａと第２誘電膜パターン１９０ｂとからなる誘電膜パターン及び第２ゲートパターン１９２を形成する。
従って、本実施例においても前記第１誘電膜パターン１９０ａが前記第１ゲートパターン１８８を取り囲む形態に形成されるのでより拡張された面積を有する。従って、より高いカップリング比を得ることができる。
【００５７】
そして、本実施例においては前記第２ゲートパターンに形成するための第２導電膜上に金属膜とシリコン酸化膜とを形成し、これらをパターニングして金属膜パターンとシリコン酸化膜パターンとを形成する方法に対しては省略することにする。
また、前記第１ゲートパターンがフローティングゲートに該当し、前記第２ゲートパターンがコントロールゲートに該当するので前記半導体装置はフラッシュメモリ装置であることが望ましい。従って、本実施例においては前記高いカップリング比を獲得することでフラッシュメモリ装置の動作速度をより早く向上させることができる。
【００５８】
このように、本発明によるとフローティングゲートに該当する第１ゲートパターンを独立したランド形態に形成した後、誘電膜パターンを形成する。その結果、誘電膜パターンは第１ゲートパターンの全体を取り囲む形態に形成される。従って、誘電膜パターンが占める面積は拡張される。従って、高いカップリング比を容易に獲得して半導体装置の動作速度の向上を期待することができる。
【００５９】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更することができる。
【図面の簡単な説明】
【００６０】
【図１】従来の半導体装置を概略的に示す平面図である。
【図２】図１のＩ−Ｉ’線に沿って切断した断面図である。
【図３】図１のＩＩ−ＩＩ’に沿って切断した断面図である。
【図４】本発明の実施例１による半導体装置を概略的に示す平面図である。
【図５】図４のIII−III’線に沿って切断した断面図である。
【図６】図４のＩＶ−ＩＶ’線に沿って切断した断面図である。
【図７】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図８】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図９】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図１０】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図１１】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図１２】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図１３】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図１４】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図１５】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図１６】本発明の実施例２による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図１７】図１０及び図１５に対応する平面図である。
【図１８】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図１９】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図２０】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図２１】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図２２】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図２３】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図２４】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図２５】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図２６】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図２７】本発明の実施例３による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図２８】図２０及び図２５に対応する平面図である。
【図２９】図２０及び図２５に対応する平面図である。
【図３０】図２２及び図２７に対応する平面図である。
【図３１】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３２】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３３】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３４】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３５】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３６】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３７】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図３８】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図３９】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図４０】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図４１】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図４２】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図４３】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図４４】本発明の実施例４による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図４５】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図４６】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図４７】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図４８】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図４９】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第１方向で切断した断面図である。
【図５０】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図５１】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図５２】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図５３】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【図５４】本発明の実施例５による半導体装置の製造方法を示す図であって、実施例１の第２方向で切断した断面図である。
【符号の説明】
【００６１】
１０、４０、７０、１００  基板、１２、４２、１０３  アクティブ領域、１３、４３  フィールド領域、１９、１０７  誘電膜、４４  トレンチ素子分離膜、４５、７４、１０４  トンネル酸化膜パターン、４８、７６、１０６  第１ゲートパターン、４９ａ、７８ａ、１０５ａ  第１誘電膜パターン、４９ｂ、７８ｂ  第２誘電膜パターン、５０、８０、１１０  第２ゲートパターン、１０５  第１導電膜、１０９  第２導電膜、１３２  パッド酸化膜パターン、１３４  ハードマスク膜パターン、１３５  パターン構造物、１３６  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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