(57)【要約】【課題】フォトダイオードの表面がエッチングされないようにして暗電流を最小にし、単位画素内のリードアウト回路部のコンタクト抵抗の減少と、コンタクト抵抗の変化を減少させることのできるＣＭＯＳイメージセンサの製造方法を提供する。【解決手段】フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、トランジスタ領域のうち、ゲート電極形成領域上の絶縁膜を除去する段階と、ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、半導体基板の全面に導電層を堆積させ、絶縁膜の表面が露出するように導電層を平坦化してゲート電極を形成する段階と、絶縁膜を選択的に除去する段階と、露出させた半導体基板に低濃度の第２導電型不純物領域を形成する段階と、ゲート電極の側壁にスペーサを形成し、絶縁膜を全て除去する段階と、マスクを用いたイオン注入工程でトランジスタ形成領域の半導体基板に高濃度の第２導電型不純物領域を形成する段階とを含むことを特徴とする。【選択図】図４Ｉ
2006191054.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、前記トランジスタ領域のうち、ゲート電極形成領域上の前記絶縁膜を除去する段階と、
前記ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、
前記半導体基板の全面に導電層を堆積させ、前記絶縁膜の表面が露出するように前記導電層を平坦化してゲート電極を形成する段階と、
前記絶縁膜を選択的に除去する段階と、
露出させた前記半導体基板に低濃度の第２導電型不純物領域を形成する段階と、
前記ゲート電極の側壁にスペーサを形成し、前記絶縁膜を全て除去する段階と、
マスクを用いたイオン注入工程で前記トランジスタ形成領域の半導体基板に高濃度の第２導電型不純物領域を形成する段階とを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
前記絶縁膜を選択的に除去する段階において、
前記トランジスタ領域上の前記絶縁膜を選択的に除去することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項３】
前記絶縁膜がＴＥＯＳ系列の酸化膜で形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項４】
前記ゲート絶縁膜は酸化工程によって形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記ＣＭＯＳイメージセンサの製造方法は、
前記ゲート電極の表面と、露出させたアクティブ領域のエピタキシャル層にサリサイドを形成する段階を更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
マスクを用いたイオン注入工程で前記フォトダイオード領域に第２導電型不純物領域と第１導電型不純物領域を形成する段階を更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、前記トランジスタ領域のうちゲート電極形成領域上の前記絶縁膜を除去する段階と、
前記ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、
前記半導体基板の全面に導電層を堆積させ、前記絶縁膜の表面が露出するように前記導電層を平坦化してゲート電極を形成する段階と、
前記絶縁膜を選択的に除去する段階と、
露出させた前記半導体基板に低濃度の第２導電型不純物領域を形成する段階と、
前記ゲート電極の側壁にスペーサを形成し、前記ゲート電極とスペーサをマスクに用いて、前記半導体基板に高濃度の第２導電型不純物領域を形成する段階と、
前記ゲート電極の表面と、露出させたアクティブ領域のエピタキシャル層にサリサイドを形成する段階と、
前記絶縁膜を全て除去する段階とを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記絶縁膜を選択的に除去する段階において、
前記トランジスタ領域上の前記絶縁膜を選択的に除去することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記絶縁膜はＴＥＯＳ系列の酸化膜で形成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記ゲート絶縁膜は酸化工程によって形成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
マスクを用いたイオン注入工程で前記フォトダイオード領域に第２導電型不純物領域と第１導電型不純物領域を形成する段階を更に含むことを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、前記トランジスタ領域のうちゲート電極形成領域上の前記絶縁膜を除去する段階と、
前記ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、
前記半導体基板の全面に導電層を堆積させ、前記絶縁膜の表面が露出するように前記導電層を平坦化してゲート電極を形成する段階と、
前記絶縁膜を全て除去し、露出させた半導体基板のトランジスタ領域上に低濃度の第２導電型不純物領域を形成する段階と、
前記ゲート電極の側壁にスペーサを形成し、前記ゲート電極とスペーサをマスクに用いて、前記半導体基板に高濃度の第２導電型不純物領域を形成する段階と、
前記ゲート電極の表面と、露出させたアクティブ領域のエピタキシャル層にサリサイドを形成する段階と、
マスクを用いたイオン注入工程で前記フォトダイオード領域に第２導電型不純物領域と第１導電型不純物領域を形成する段階とを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサの製造方法に関し、特に、フォトダイオードの表面のダメージを最小にすることで暗電流を最小にし、フォトダイオードを除いたアクティブ領域とゲート電極の全体にサリサイドを均一に形成させるようにすることで、単位画素内のリードアウト回路部のコンタクト抵抗を減少させ、かつコンタクト抵抗の変化を減少させることのできるＣＭＯＳイメージセンサの製造方法に関する。
【背景技術】
【０００２】
一般的に、イメージセンサは、光学的な映像を電気的な信号に変換させる半導体素子であり、大別すると電荷結合素子(Charge  coupled  device：ＣＣＤ)と、ＣＭＯＳイメージセンサとに分けることができる。
【０００３】
ＣＣＤは駆動方式が複雑で、電力消費が大きいばかりでなく、多段階のフォトリソグラフィ工程が要求されるので、製造工程が複雑であるという短所を有する。また、ＣＣＤは制御回路、信号処理回路、アナログ／デジタル変換回路(Ａ／Ｄコンバータ)などを一つのチップに集積させ難いので、製品の小型化が困難であるという問題がある。そのため、最近ではＣＣＤの短所を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目を浴びている。
【０００４】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数に相当するモストランジスタを半導体基板に形成し、そのモストランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
【０００５】
ＣＭＯＳイメージセンサはＣＭＯＳ製造技術を用いるので、省電力で、フォトリソグラフィ工程の段階が少ないため製造工程が単純であるという長所を有する。また、ＣＭＯＳイメージセンサは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができ、製品の小型化が容易である。
【０００６】
このような長所のため、ＣＭＯＳイメージセンサは現在のデジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用分野に広く用いられている。
【０００７】
一般的なＣＭＯＳイメージセンサを図１と図２を参照して具体的に説明する。図１は、４つのトランジスタを含む４Ｔ型ＣＭＯＳイメージセンサの単位画素のレイアウトを示す図面で、図２は、図１に示したＣＭＯＳイメージセンサの単位画素に対する等価回路図である。
【０００８】
図１と図２に示したように、一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、アクティブ領域１０が区画され、アクティブ領域１０のうち幅の広い部分に一つのフォトダイオード２０が形成され、アクティブ領域１０の残りの部分にそれぞれアクティブ領域をオーバーラップするように４つのトランジスタのゲート電極１１０、１２０、１３０、１４０が形成される。
【０００９】
即ち、ゲート電極１１０、１２０、１３０、１４０はそれぞれトランスファトランジスタ(Ｔｘ)、リセットトランジスタ(Ｒｘ)、ドライブトランジスタ(Ｄｘ)、選択トランジスタ(Ｓｘ)のゲート電極である。
【００１０】
ここで、各トランジスタのアクティブ領域１０には各ゲート電極１１０、１２０、１３０、１４０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
【００１１】
リセットトランジスタ(Ｒｘ)とドライブトランジスタ(Ｄｘ)の間のソース／ドレイン領域に電源電圧(Ｖｄｄ)が印加され、選択トランジスタ(Ｓｘ)の一側のソース／ドレイン領域に電源電圧(Ｖｓｓ)が印加される。
【００１２】
かかる構成を有する従来のＣＭＯＳイメージセンサの製造方法を図３Ａないし図３Ｃに基づいて具体的に説明する。ここで、図３Ａないし図３Ｃは、図１に示したＣＭＯＳイメージセンサの単位画素のＩ−Ｉ’線上の断面図である。
【００１３】
まず、図３Ａに示したように、Ｐ型半導体基板１に低濃度のＰ型(Ｐ−)エピタキシャル層２を形成した後、アクティブ領域と素子分離領域を区画するマスクを用いて露光し現像して、エピタキシャル層２の素子分離領域を所定の深さにエッチングして、トレンチを形成する。
【００１４】
エピタキシャル層２上に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程を行ってトレンチを酸化膜で埋め込んで、素子分離領域に素子分離膜３を形成する。
【００１５】
その後、基板の全面にゲート絶縁膜と導電層を順次形成した後、それらを選択的に除去して、トランジスタ形成領域にゲート絶縁膜４とゲート電極５を形成する。
【００１６】
図３Ｂに示したように、半導体基板の全面にサリサイドブロッキング用の絶縁膜６を堆積させ、絶縁膜６上に感光膜７を形成する。そして、露光、現像工程でフォトダイオード領域がカバーされるように、感光膜７をパターニングする。この感光膜７のパターンは、フォトダイオード領域をカバーし、ゲート電極５の一部が露出するように形成する。
【００１７】
そして、露出させたゲート電極５の上側のサリサイドブロッキング用のＴＥＯＳ絶縁膜６を選択的に除去した後、図３Ｃに示したように、感光膜７を除去し、露出されたゲート電極５の表面にサリサイド８を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述したような従来のＣＭＯＳイメージセンサのサリサイド形成方法の場合、ゲート電極を形成するためのポリシリコンのドライエッチング工程と、スペーサを形成するための絶縁膜のエッチング工程時にフォトダイオード領域の表面がエッチングによりダメージを受け、フォトダイオードの表面の結晶格子の構造に欠陥が生じるために、暗電流が発生するという問題があった。
【００１９】
また、従来のＣＭＯＳイメージセンサの製造方法は、フォトダイオードがサリサイド化するのを防止するためにサリサイドブロッキング用のマスクを拡げた結果、ピクセル部のリードアウト回路を構成するゲート電極とアクティブ領域にはサリサイドとノンサリサイドとが混在し、その結果、コンタクト部の抵抗が高くなる。さらに、ウェットエッチング工程の特性上、サリサイドブロッキング用の絶縁膜のアンダーカットが発生し、これがウェハー内の位置によって変化して、コンタクト抵抗が変化するという問題がある。
【００２０】
本発明は上記のような問題点を解決するためのもので、フォトダイオードの表面がエッチングされないようにして暗電流を最小にし、単位画素内のリードアウト回路部のコンタクト抵抗を減少させ、コンタクト抵抗の変化を減少させることのできるＣＭＯＳイメージセンサの製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の一実施態様によるＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、前記トランジスタ領域のうち、ゲート電極形成領域上の前記絶縁膜を除去する段階と、前記ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、前記半導体基板の全面に導電層を堆積させ、前記絶縁膜の表面が露出するように前記導電層を平坦化してゲート電極を形成する段階と、前記絶縁膜を選択的に除去する段階と、露出させた前記半導体基板に低濃度の第２導電型不純物領域を形成する段階と、前記ゲート電極の側壁にスペーサを形成し、前記絶縁膜を全て除去する段階と、マスクを用いたイオン注入工程で前記トランジスタ形成領域の半導体基板に高濃度の第２導電型不純物領域を形成する段階とを含むことを特徴とする。
【００２２】
好ましい実施態様においては、前記絶縁膜を選択的に除去する段階で、 前記トランジスタ領域上に形成された絶縁膜を除去する。
【００２３】
また、前記絶縁膜はＴＥＯＳ系列の酸化膜で形成され、前記ゲート絶縁膜は酸化工程によって形成されることを特徴とする。
【００２４】
なお、前記ＣＭＯＳイメージセンサの製造方法は、前記ゲート電極の表面と、露出させたアクティブ領域のエピタキシャル層にサリサイドを形成する段階を更に含むことを特徴とする。
【００２５】
また、マスクを用いたイオン注入工程で前記フォトダイオード領域に第２導電型不純物領域と第１導電型不純物領域を形成する段階を更に含むことを特徴とする。
【００２６】
前記実施態様の変形例において、ＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、前記トランジスタ領域のうちゲート電極形成領域上の前記絶縁膜を除去する段階と、前記ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、前記半導体基板の全面に導電層を堆積させ、前記絶縁膜の表面が露出するように前記導電層を平坦化してゲート電極を形成する段階と、前記絶縁膜を選択的に除去する段階と、露出させた前記半導体基板に低濃度の第２導電型不純物領域を形成する段階と、前記ゲート電極の側壁にスペーサを形成し、前記ゲート電極とスペーサをマスクに用いて、前記半導体基板に高濃度の第２導電型不純物領域を形成する段階と、前記ゲート電極の表面と、露出させたアクティブ領域のエピタキシャル層にサリサイドを形成する段階と、前記絶縁膜を全て除去する段階とを含むことを特徴とする。
【００２７】
前記実施態様のさらに異なる変形例において、ＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とトランジスタ領域が区画される第１導電型半導体基板の全面に絶縁膜を堆積させ、前記トランジスタ領域のうちゲート電極形成領域上の前記絶縁膜を除去する段階と、前記ゲート電極形成領域の半導体基板上にゲート絶縁膜を形成する段階と、前記半導体基板の全面に導電層を堆積させ、前記絶縁膜の表面が露出するように前記導電層を平坦化してゲート電極を形成する段階と、前記絶縁膜を全て除去し、露出させた半導体基板のトランジスタ領域上に低濃度の第２導電型不純物領域を形成する段階と、前記ゲート電極の側壁にスペーサを形成し、前記ゲート電極とスペーサをマスクに用いて、前記半導体基板に高濃度の第２導電型不純物領域を形成する段階と、前記ゲート電極の表面と、露出させたアクティブ領域のエピタキシャル層にサリサイドを形成する段階と、マスクを用いたイオン注入工程で前記フォトダイオード領域に第２導電型不純物領域と第１導電型不純物領域を形成する段階とを含むことを特徴とする。
【発明の効果】
【００２８】
本発明に係るＣＭＯＳイメージセンサの製造方法によれば、ゲート電極を形成するためのポリシリコンエッチング工程と、ゲート電極の側壁にスペーサを形成するためのドライエッチング工程中にフォトダイオードの表面が絶縁膜によって保護されるので、フォトダイオードの表面の結晶欠陥を防止することができ、暗電流の発生を最小にすることができる。
【００２９】
また、暗電流の発生を最小化できるために、ＣＭＯＳイメージセンサの低照度の特性を向上させることができる。
【００３０】
一方、本発明はサリサイド工程に必要なサリサイドブロッキング用の絶縁膜蒸着工程、マスク工程、エッチング工程が必要なく、工程の単純化が図れる。
【００３１】
また、フォトダイオード領域を除いた全ての単位画素領域を均一にサリサイド化できるために、コンタクト抵抗を減少させ、ウェハー内で発生可能な工程の変化を最小にすることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の好適な実施の形態について、添付の図面を参照して詳細に説明する。
【００３３】
図４Ａないし図４Ｊは本発明の一実施形態によるＣＭＯＳイメージセンサの工程断面図である。
図４Ａに示したように、Ｐ型半導体基板２１に低濃度のＰ型(Ｐ−)エピタキシャル層２２を形成する。そして、アクティブ領域と素子分離領域を区画するマスクを用いて露光し現像して、素子分離領域のエピタキシャル層２２を所定の深さにエッチングしてトレンチを形成する。
【００３４】
次に、エピタキシャル層２２上に酸化膜を形成し、化学機械研磨工程を行ってトレンチを酸化膜で埋め込んで、素子分離領域に素子分離膜２３を形成した後、半導体基板の全面に酸化膜または窒化膜などの絶縁膜２４を形成する。好ましい実施形態において、絶縁膜はＴＥＯＳ系列の酸化膜で形成される。
【００３５】
図４Ｂに示したように、各トランジスタのゲート電極パターン用のマスクを用いたフォトエッチング工程でゲート電極を形成する領域上の絶縁膜２４を除去する。
【００３６】
図４Ｃに示したように、エピタキシャル層２２のゲート電極形成領域上に酸化工程によってゲート絶縁膜２５を形成し、全面にポリシリコン２６を堆積させる。
【００３７】
図４Ｄに示したように、ＣＭＰ工程を用いて絶縁膜２４の表面が露出するようにポリシリコン２６を平坦化して、トランスファトランジスタ(Ｔｘ)、リセットトランジスタ(Ｒｘ)、ドライブトランジスタ(Ｄｘ)、選択トランジスタ(Ｓｘ)のゲート電極２６ａを形成する。
【００３８】
本実施形態において、フォトダイオードが形成される領域上には絶縁膜が形成されており、ゲート電極２６ａの形成過程でフォトダイオードが形成される領域を直接露出させないので、フォトダイオードが形成される領域の表面を保護することができる。
【００３９】
図４Ｅに示したように、半導体基板の全面に感光膜２７を堆積させ、露光および現像工程で感光膜２７をパターニングして、感光膜２７がフォトダイオード領域の上側にのみ残るようにする。そして、露出させたトランジスタ領域の絶縁膜２４をウェット或いはドライエッチング工程で除去する。
【００４０】
図４Ｆに示したように、トランジスタ形成領域のエピタキシャル層２２に不純物イオン注入して、低濃度のＮ型不純物領域２８を形成し、感光膜２７を除去する。
【００４１】
図４Ｇに示したように、トランジスタのゲート電極２６ａの側壁にスペーサを形成するために、全面に窒化膜或いは酸化膜などの絶縁膜２９を堆積させる。
【００４２】
図４Ｈに示したように、ドライエッチング工程を用いて前記絶縁膜２９をエッチングして、ゲート電極２６ａの側壁にスペーサ２９ａを形成する。そして、側壁スペーサ２９ａ、ゲート電極２６ａ、絶縁膜をマスクに用いて、前記エピタキシャル層に高濃度のＮ型不純物イオンを注入して、高濃度のＮ型不純物領域３０を形成する。
【００４３】
この際、上述したように、フォトダイオードが形成される領域上には絶縁膜が形成されており、ゲート電極２６ａの側壁にスペーサを形成する過程でフォトダイオードが形成される領域を直接露出させないために、フォトダイオード形成領域の表面を保護することができる。
【００４４】
図４Ｉに示したように、露出されたゲート電極２６ａとアクティブ領域のエピタキシャル層２２にサリサイド３１を形成する。これによってサリサイドがフォトダイオードを除いたアクティブ領域とゲート電極の全体で均一に形成される。
【００４５】
図４Ｊに示したように、ウェットエッチング工程を用いて絶縁膜２４を全て除去した後、マスクを用いたイオン注入工程によってフォトダイオード領域のフォトダイオードＮ型不純物領域３２と、Ｎ型不純物領域３２の表面にＰ型不純物領域３３とをそれぞれ形成する。
【００４６】
本実施形態ではシリサイド形成後に絶縁膜を完全に除去すると記載したが、変形例においては、スペーサ形成後に絶縁膜を完全に除去するようにしてもよい。また、本実施形態のさらに異なる実施形態においては、ゲート電極形成後に絶縁膜を完全に除去するようにすることもできる。
【００４７】
以上で説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更および修正が可能なことが分かる。
したがって、本発明の技術的な範囲は実施形態に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００４８】
【図１】一般的な４Ｔ型のＣＭＯＳイメージセンサの単位画素のレイアウトを示す図面である。
【図２】図１に示したＣＭＯＳイメージセンサの単位画素の等価回路図である。
【図３Ａ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｂ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｃ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ａ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｂ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｃ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｄ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｅ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｆ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｇ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｈ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｉ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｊ】本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００４９】
２２  エピタキシャル層、２３  素子分離膜、２５  ゲート絶縁膜、２６ａ  ゲート電極、２９ａ  側壁、３０  Ｎ型不純物領域、３１  サリサイド、３２  フォトダイオードＮ型不純物領域  
【図１】
2006191054.tif 000003
【図２】
2006191054.tif 000004
【図３Ａ】
2006191054.tif 000005
【図３Ｂ】
2006191054.tif 000006
【図３Ｃ】
2006191054.tif 000007
【図４Ａ】
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【図４Ｂ】
2006191054.tif 000009
【図４Ｃ】
2006191054.tif 000010
【図４Ｄ】
2006191054.tif 000011
【図４Ｅ】
2006191054.tif 000012
【図４Ｆ】
2006191054.tif 000013
【図４Ｇ】
2006191054.tif 000014
【図４Ｈ】
2006191054.tif 000015
【図４Ｉ】
2006191054.tif 000016
【図４Ｊ】
2006191054.tif 000017