(57)【要約】【課題】ポンプ回路を有する発振器回路において、このポンプ回路の効率を維持し乍ら、発振器回路の電力消費を低下させる。【解決手段】発振器回路（１５０）に、基準回路（１０２）を設け、この基準回路は、第１電圧に応答して第２電圧を発生する。この第２電圧に応答して、発振器（１０８）によって、第１電圧の大きさより小さな大きさを有する第１出力信号を発生する。この第１出力信号に応答して、これの大きさより大きな大きさを有する第２出力信号を発生するレべル変換器（１１４）を設ける。この発振器によって、第１電圧の大きさより小さな大きさを有する第１出力信号を発生するので、第１電圧で動作する発振器に比べて、電力消費が減少する。第１出力信号の大きさは、レベル変換器によって、第２出力信号の所望の大きさまで増大される。【選択図】図１
2006314130.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧に応答して、少なくとも１つの第２電圧を発生する基準回路と；
前記少なくとも１つの第２電圧に応答して、前記第１電圧の大きさより小さな大きさを有する第１出力信号を発生する第１の発振器と；
前記少なくとも１つの第２電圧に応答して、前記第１電圧の大きさより小さな大きさを有する第３出力信号を発生する第２の発振器と；
前記第１出力信号に応答して、前記第１出力信号の大きさより大きな大きさを有する第２出力信号を発生する第１レベル変換器と；
前記第２出力信号に応答して、第１電源供給電圧を発生する第１ポンプ回路と；
前記第３出力信号に応答して、第２電源供給電圧を発生する第２ポンプ回路
とを含むことを特徴とした発振器回路。
【請求項２】
前記第１電圧の大きさが前記第２出力信号の大きさにほぼ等しいことを特徴とした請求項１に記載の発振器回路。
【請求項３】
前記第１電圧の大きさが前記電源供給電圧の大きさより小さいことを特徴とした請求項１、２のいずれかに記載の発振器回路。
【請求項４】
前記第１電源供給電圧が前記第１電圧に対して正であることを特徴とした請求項１から３のいずれかに記載の発振器回路。
【請求項５】
前記第２電源供給電圧が前記第１電圧に対して負であることを特徴とした請求項１から４のいずれかに記載の発振器回路。
【請求項６】
前記第１の発振器が第１のイネーブル信号に応答して選択的にイネーブルにされることを特徴とした請求項１から５のいずれかに記載の発振器回路。
【請求項７】
前記第２の発振器が第２のイネーブル信号に応答して選択的にイネーブルにされることを特徴とした請求項１から６のいずれかに記載の発振器回路。
【請求項８】
前記第３出力信号が前記第１出力信号の大きさより大きな値にレベル変換されることを特徴とした請求項１から７のいずれかに記載の発振器回路。
【請求項９】
前記少なくとも１つの第２電圧が前記第１の発振器に加えられる第１の内部電圧と前記第２の発振器に加えられる第２の内部電圧とを含むことを特徴とした請求項１から８のいずれかに記載の発振器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、特に、発振器を含んだ集積回路に関する。
【背景技術】
【０００２】
現在の金属酸化膜半導体（ＣＭＯＳ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路は、デスクトップコンピュータシステムおよびポータブルコンピュータシステムを含む多種のアプリケーションにおけるメインメモリ（主記憶装置）用として、頻繁に使用されている。低電力アプリケーション用のＤＲＡＭ回路における広範な利用では、システムのバッテリ寿命を延ばすためにスタンバイ（準備）の低消費電力が要求されている。ＤＲＡＭメモリの設計傾向としては、スタンバイモード中に作動する回路、例えば、基準電源およびバイアスオッシレータ（発振器）等の回路の消費電力を最小に設定することである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述したメモリ回路では、米国特許第５，２０８，７７６号（名称“ＰＵＬＳＥ  ＧＥＮＥＲＡＴＩＯＮ  ＣＩＲＣＵＩＴ”、ナス（那須）等に発行された）の第９０図に開示されたような基準回路を採用して、電力消費を低減している。また、前述の発振器回路では、このナス等によって開示された電力節約技術が利用されており、この技術は、発振器（第１１２図）およびブロックダイヤグラム（第１８２ａ図）に開示されている。これら回路には、スタンバイ動作専用の別個の低電力発振器が包含されている。このような発振器回路は、ダイナミックランダムアクセス（ＤＲＡＭ）メモリ回路で利用でき、これによって、上述のナス等（第１１３図）に開示されたような基板ポンプ回路をドライブする。また、このナス等は調整された内部電源電圧ＶＰＥＲＩ（第８７図）の使用を開示しており、この内部電源電圧は、外部電源電圧ＶＥＸＴから取出される。この発振器（第１１２図）を、この内部電源電圧ＶＰＥＲＩで動作させて、第１１３図のポンプ回路をドライブするための出力信号を発生させる。この発振器によって消費される電力は、この発振器によって消費される電流と内部電源電圧ＶＰＥＲＩとの積に等しいものとなる。従って、この発振器による電力消費は減少するようになる。その理由は、この内部電源電圧ＶＰＥＲＩの大きさは、外部電源電圧ＶＥＸＴより小さいからである。しかし乍ら、このような方法による問題としては、発振器信号の大きさに依存するポンプ回路の効率が低下することである。
【０００４】
また、タカシマ（高島）等によって、内部電圧Ｖｉｎｔの積による電力消費を低下させるための構成が、以下の文献に開示されている。即ち、ＶＬＳＩ回路に関するシンポジウム１９９２年（６月、第１１４〜１１５頁）“Ｌｏｗ−Ｐｏｗｅｒ  Ｏｎ−Ｃｈｉｐ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｓｉｏｎ  Ｓｃｈｅｍｅ  ｆｏｒ  １Ｇ／４Ｇ  ｂｉｔ  ＤＲＡＭｓ”、およびＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２８．Ｎｏ．４，１９９３年４月第５０４〜５０８頁“Ｌｏｗ−Ｐｏｗｅｒ  Ｏｎ−Ｃｈｉｐ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｓｉｏｎ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ  ＤＲＡＭ’ｓ”に開示されている。タカシマ等によれば、２個の直列接続されたＤＲＡＭまたは、外部電圧Ｖｅｘｔおよび基準電圧ＶＳＳ間に直列接続された２個のＤＲＡＭの一方の動作が開示され、これによって、レギレータの電力消費のオーバーヘッドを生じずに内部電圧Ｖｉｎｔを発生する。しかし乍ら、発振器およびこれらのポンプ回路のような内部回路は、外部電圧Ｖｅｘｔの半分の大きさで動作するようになる。従って、この方法の問題としては、発振器信号の大きさに依存するポンプ回路の効率が低下することである。
【課題を解決するための手段】
【０００５】
ポンプ回路の効率を維持し乍ら、電力消費を減少させるように、前述した問題点は、以下の構成を具備した発振器回路によって解決できる。即ち、第１電圧に応答して、第２電圧を発生する基準回路と、この第２電圧に応答して、前記第１電圧の大きさより小さな大きさを有する第１出力信号を発生する発振器と、この第１出力信号に応答して、これの大きさより大きな大きさを有する第２出力信号を発生するレベル変換器とを包含することを特徴とするものである。
【０００６】
本発明によれば、電源電圧より低い電圧で動作する発振器を利用することによって、スタンバイ中の電力を維持している。また、発振器の出力信号を高い電圧に変換することによって、ポンプ回路の効率を維持している。
【実施例】
【０００７】
以下、図１を参照し乍ら、発振器回路１５０について詳述する。この発振器回路１５０は、ダイナミックランダムアクセス（ＤＲＡＭ）メモリに利用できる。基準回路１０２は、分圧器または他のソース（電源）で構成することができ、これら回路は、当業者によれば既知なものである。この基準回路１０２は、電源電圧ＶＤＤおよび基準電圧ＶＳＳを受けて、ターミナル１０４に中間の電圧ＶＩを発生する。この中間電圧ＶＩは、電源電圧ＶＤＤの大きさより小さな大きさを有している。この代りに、中間電圧ＶＩは、例えば、ビットライン基準またはダミーセル基準電源のような現存する基準電源によって発生させることもできる。発振器１０８は、この中間電圧ＶＩと基準電圧ＶＳＳとを受ける。この発振器１０８を、ターミナル１０６のイネーブル信号ＥＮによって選択的にイネーブルまたはディスエーブルする。またこの発振器１０８によって、出力信号Ａ（バー）およびＡをそれぞれ発生する。これら出力信号Ａ（バー）およびＡは、相補性を有することが好ましく、また、電源電圧ＶＤＤの大きさより小さな大きさを有する。これら大きさは、中間電圧ＶＩの大きさに、ほぼ等しいものである。また、この発振器１０８によって、単一の出力信号を発生することも可能で、この出力信号の相補性を、レベル変換器１１４内で生じさせることもでき、これについては、後述する。従って、本発明の利点としては、この発振器１０８によって消費される電力を、中間電圧ＶＩの大きさおよび発振器１０８の電流によって決定できることである。発振器１０８の回路容量は、中間電圧ＶＩとほぼ無関係なものであるので、発振器１０８を作動させるのに必要な発振器１０８の電流は、中間電圧ＶＩの減少している大きさと共に、減少するようになる。更にまた、この中間電圧ＶＩの大きさが電源電圧ＶＤＤの大きさより小さいために、発振器の電力消費は、電源電圧ＶＤＤで作動する発振器に対して低下する利点が存在する。
【０００８】
レベル変換器１１４は、電源電圧ＶＤＤおよび基準電圧ＶＳＳを受信する。このレベル変換器１１４によって、第１および第２出力信号Ａ（バー）およびＡを、ターミナル１１６で出力信号ＯＳＣに変換する。発振器回路１５０の出力信号ＯＳＣは、上記出力信号Ａ（バー）およびＡのいずれか一方の大きさより大きな大きさを有すると共に、この大きさは、電源電圧ＶＤＤの大きさにほぼ等しいものである。この発振回路１５０の出力信号ＯＳＣによってポンプ回路１２０をドライブする。この出力信号ＯＳＣの大きさは、この発振器回路の各サイクル中に、ターミナル１２２において、基板からポンプ回路１２０によって除去できる電荷の量に相当している。従って、本発明のもう１つの利点としては、これら発振器出力信号Ａ（バー）およびＡの減少された大きさによって、図１の発振器回路１５０によってドライブされるポンプ回路１２０の効率を低下させないようになる。
【０００９】
図２には、別の発振器回路２５０が表わされており、この回路２５０には、基準回路２０２が設けられており、この基準回路２０２は、電源電圧ＶＤＤおよび基準電圧ＶＳＳを受けて、ターミナル２０４に中間の電圧ＶＩを発生する。この電圧は、電源電圧ＶＤＤの大きさより小さな大きさを有している。発振器２０８は、電源電圧ＶＤＤと、この基準電圧ＶＩとを受けるようになっている。この発振器２０８は、イネーブル信号ＥＮによって選択的にイネーブルおよびディスエーブルされると共に、出力信号Ａ（バー）およびＡを発生する。これら出力信号Ａ（バー）およびＡの各々は、電源電圧ＶＤＤの大きさより小さい大きさを有すると共に、この大きさは、電源電圧ＶＤＤと中間電圧ＶＩとの間の差の大きさに、ほぼ等しいものである。従って、本発明による本実施例によれば以下のような利益がもたらされる。即ち、発振器２０８による電力消費が、発振器の電流および、電源電圧ＶＤＤおよび中間電圧ＶＩ間の差の大きさによって決定できる利点がある。この差の電圧の大きさが電源電圧ＶＤＤの大きさより小さいので、発振器の電力消費が、電源電圧ＶＤＤで作動する発振器に比べて減少したものとなる。
【００１０】
レベル変換器２１４は、電源電圧ＶＤＤおよび中間の電圧ＶＩを受ける。このレベル変換器２１４によって、出力信号Ａ（バー）およびＡを、それぞれターミナル２１６において出力信号ＯＳＣに変換する。発振器回路１５０の出力信号ＯＳＣは、これら出力信号Ａ（バー）およびＡのそれぞれの大きさより大きな大きさを有すると共に、この大きさは、電源電圧ＶＤＤの大きさにほぼ等しいものである。従って、本発明による本実施例によれば、これら発振器の出力信号Ａ（バー）およびＡの減少された大きさによって、図２の発振器回路２５０によってドライブされるポンプ回路２２０の効率を低下させることはない。
【００１１】
また、図３には、他の発振器回路３５０が示されており、これには基準回路３０２が設けられている。この基準回路３０２は、電源電圧ＶＤＤおよび基準電圧ＶＳＳを受け、ターミナル３０４に中間の電圧ＶＩを発生する。この中間電圧ＶＩは、上記電源電圧ＶＤＤの大きさより小さな大きさを有している。ＶＰＰ発振器３０８は、電源電圧ＶＤＤとこの中間、電圧ＶＩとを受け、出力信号Ａ（バー）およびＡを発生する。従って、この発振器３０８の動作電圧は、電源電圧ＶＤＤと中間電圧ＶＩとの間の差である。ＶＢＢ発振器３２０は、中間電圧ＶＩと基準電圧ＶＳＳとを受けて、出力信号Ｂ（バー）およびＢを発生する。従って、この発振器３２０の動作電圧は、中間電圧ＶＩと基準電圧ＶＳＳとの差である。これら発振器３０８および３２０の各々は、イネーブル信号ＥＮ１およびＥＮ２の各々によって選択的に、イネーブルおよびディスエーブルされる。この代りに、これら発振器３０８および３２０の両方を、同一信号によってイネーブルすることもできる。これら発振器３０８および３２０からの各出力信号は、電源電圧ＶＤＤの大きさより小さな大きさを有する。本発明の本実施例による利点としては、これら発振器３０８および３２０の各々によって消費される電力は、それ自身の動作電圧および電流の減縮された大きさによって決定できるので、その結果として、電力消費を減少できることである。また、本実施例の別の利点としては、発振器３０８の回路容量の放電からの電流が、ターミナル３０４における寄生容量３０５によって一時的にストアされると共に、次のサイクルにおいて、発振器３２０の回路容量を充電することで消費されることである。従って、本実施例によれば、電荷が保存され、これによって基準回路３０２によって消費される電力を減少させることができる。更に、これら発振器３０８と３２０の各々の発振器電流が互いに匹敵できる場合においては、基準回路３０２によって、ターミナル３０４において中間電圧を生成する必要がない。その結果として、この基準回路３０２によって消費される電力を除去できる。
【００１２】
レベル変換器３１４および３２６によって、発振器の出力信号を、出力信号ＯＳＣ１およびＯＳＣ２の各々に変換する。これら出力信号ＯＳＣ１およびＯＳＣ２の各々は、それ自身の発振器出力信号Ａ（バー）、ＡおよびＢ（バー）、Ｂの大きさより大きな大きさを有すると共に、この大きさは、電源電圧ＶＤＤの大きさとほぼ等しいものである。従って、これら発振器の出力信号Ａ（バー）、Ａおよび反転Ｂ（バー）、Ｂの減縮された大きさによって、高電圧ＶＰＰ／基板電圧ＶＢＢポンプ回路３３４および３３６の効率を低下させることはなくなる。これらポンプ回路を、図３の発振器回路３５０によってドライブすることができる。
【００１３】
図４を参照し乍ら、図１〜３および６の発振器回路で使用できる発振器４０１について、以下詳述する。ＮＡＮＤゲート４０４およびインバータ４０８，４１２，４１６，４２０を、電源電圧ターミナル４００と基準電圧ターミナル４２４との間に接続する。この電源電圧ターミナル４００は、図１のターミナル１０４、図２のターミナル２００、図３のターミナル３００または３０４、および図６のターミナル６００または６１７に相当する。基準電圧ターミナル４２４は、図１のターミナル１１８、図２のターミナル２０４、図３のターミナル３０４または３３０、および図６のターミナル６１７または６３０に相当する。
【００１４】
ＮＡＮＤゲート４０４およびインバータ４０８，４１２，４１６，４２０を直列接続して、ＮＡＮＤゲート４０４の入力とインバータ４２０の出力ターミナル４２２との間で、合計で５回の信号反転が得られる。インバータ４２０のターミナル４２２の出力信号Ｏを、ＮＡＮＤゲート４０４の一方の入力に供給するので、発振器の相補型の出力信号Ｏ（バー）およびＯは、５つのゲート遅延の後、それらの状態を永久的に変化する。各ゲートの入力容量およびドライブ強さを、各ゲートの遅延の持続時間が、セットされるように設計すると共に、この結果として、所望の発振器の周波数をセットするようになる。イネーブル信号ＥＮによって、発振器４０１を選択的にイネーブルおよひディスエーブルする。この代りに、このイネーブル信号ＥＮを、ターミナル４００の電源、電圧ＶＸに与えるか、または、インバータをＮＡＮＤゲート４０４で置換して、この発振器４０１を永久的にイネーブルすることもできる。
【００１５】
次に、図５Ａを参照し乍ら、レベル変換器２１４，３１４または６１４用の発振器回路２５０，３５０または６５０で利用できるレベル変換器５０１を詳述する。ｐ−チャネルトランジスタ５０６および５１６の共通のソースターミナルを、電源電圧ターミナル５００に接続する。またｎ−チャネルトランジスタ５１４および５２４の共通のソースターミナルを、基準電圧ターミナル５３０に接続する。この電源電圧ターミナル５００は、図２のターミナル２００、図３のターミナル３００、および図６のターミナル６００に相当する。また、基準電圧ターミナル５３０は、図２のターミナル２１８、図３のターミナル３３０、および図６のターミナル６３０に相当する。
【００１６】
入力ターミナル５０２および５０４は、相補型（コンプリメンタリ）入力信号Ｏ（バー）およびＯをそれぞれ受信する。この代りに、レベル変換器５０１は、入力信号Ｏを受信すると共に、信号反転による相補型信号Ｏ（バー）を発生することもできる。入力信号Ｏが入力信号Ｏ（バー）に比べて更に正の場合、例えば、ｎ−チャネルトランジスタ５１０は、ｎ−チャネルトランジスタ５２０より更に多く導電性を有すると共に、ｐ−チャネルトランジスタ５０６は、ｐ−チャネルトランジスタ５１６より少なく導電性を有する場合、ターミナル５１８における電圧は、ターミナル５０８における電圧より更に正となる。この結果、ｎ−チャネルトランジスタ５１４は、ｎ−チャネルトランジスタ５２４より更に導電性を有するようになり、このため、ターミナル５１２の電圧が低下すると共に、ターミナル５２２の電圧が上昇するようになる。このようなフィードバック効果はターミナル５０８を放電すると共に、ｎ−チャネルトランジスタ５２４をオフするようになる。ｐ−チャネルトランジスタ５１６は、ターミナル５１８における出力信号ＯＳＣが、ターミナル５００において、電源電圧ＶＤＤとほぼ同じ電圧レベルまで上昇するまで、導通し続けるようになる。この代りに、入力信号Ｏ（バー）およびＯの極性が反転すると、レベル変換器５０１は相補的な方法で動作するようになる。入力信号Ｏが入力信号反転Ｏに比べて正でない場合には、ターミナル５０８はハイに向い、その結果として、出力ターミナル５１８を、ｎ−チャネルトランジスタ５２０および５２４を介して、ターミナル５３０において、基準電圧ＶＳＳと実質的に同じ電圧レベルまで放電するようになる。
【００１７】
次に、図５Ｂを参照し乍ら、レベル変換器１１４，３２６または６２６用の発振器回路１５０，３５０または６５０で利用できるレベル変換器５５１を詳述する。ｐ−チャネルトランジスタ５５６および５６６の共通のソースターミナルを、電源電圧ターミナル５００に接続する。またｎ−チャネルトランジスタ５６４および５７４の共通のソースターミナルを、基準電圧ターミナル５３０に接続する。この電源電圧ターミナル５００は、図１のターミナル１００、図３のターミナル３００、および図６のターミナル６００に相当する。また、基準電圧ターミナル５３０は、図１のターミナル１１８、図３のターミナル３３０、および図６のターミナル６３０に相当する。
【００１８】
入力ターミナル５５２および５５４は、相補型入力信号Ｏ（バー）およびＯをそれぞれ受信する。この代りに、レベル変換器５５１は、入力信号Ｏを受信すると共に、信号反転による相補型信号Ｏ（バー）を発生することもできる。入力信号Ｏが入力信号Ｏ（バー）に比べて更に正の場合、例えば、ｐ−チャネルトランジスタ５６０が、ｐ−チャネルトランジスタ５７０より導電性が低く、ｎ−チャネルトランジスタ５６４が、ｎ−チャネルトランジスタ５７４より大きな導電性を有する場合、ターミナル５６２での電圧がターミナル５７２での電圧より低い正電圧となる。この結果、ｐ−チャネルトランジスタ５６６は、ｐ−チャネルトランジスタ５５６より更に導通するようになり、この結果として、ターミナル５６８における電圧が上昇すると共に、ターミナル５５８における電圧が降下する。このようなフィードバック効果によってターミナル５７２における電圧を上昇させると共に、ｐ−チャネルトランジスタ５５６をオフするようになる。ｐ−チャネルトランジスタ５６６は、ターミナル５７２における出力信号ＯＳＣが、ターミナル５００において、電源電圧ＶＤＤと実質的に同じ電圧レベルまで上昇するまで、導通し続けるようになる。この代りに、入力信号Ｏ（バー）が、入力信号Ｏに比べて更に正となる場合に、ターミナル５６２はハイに向い、その結果として、出力ターミナル５７２を、ｎ−チャネルトランジスタ５７４を介して、ターミナル５３０において、基準電圧ＶＳＳと実質的に同じ電圧レベルまで放電するようになる。
【００１９】
本発明の実施例を、種々の好適実施例を参照し乍ら詳述したが、前述の説明は一例にしかすぎず、限定する意味で成されたものではない。例えば、発振器回路６５０（図６）は、両方の発振器６０８および６２０によって匹敵可能な電流を導入するケースについて表わしている。従って、基準回路は、ターミナル６１７において中間電圧ＶＩを生成する必要がなくなる。また他の実施例では、例えば、発振器６０８および６２０を以下の方法によって同期化することもできる。即ち、出力信号ＯＳＣ１およびＯＳＣ２をイネーブル信号ＥＮ２およびＥＮ１で置換することによって同期化ができる。更に、また他の実施例では、追加の信号の反転（ｉｎｖｅｒｓｉｏｎ）したものを、いずれか一方の出力信号ＯＳＣ１またはＯＳＣ２に加えることによって、位相シフトした出力信号、例えば、ＯＳＣ１およびＯＳＣ１（バー）を発生することができ、これら信号をポンプ回路に供給する。
【００２０】
また、当業者によれば明らかなように、種々の変更を、これら実施例に加え得る。これら変更および追加の実施例は、特許請求の範囲に示された本発明の精神及び技術的範囲内であることは明白である。
【００２１】
以上の説明に関して、更に以下の項を開示する。
（１）第１電圧に応答して、第２電圧を発生する基準回路と；
この第２電圧に応答して、前記第１電圧の大きさより小さな大きさを有する第１出力信号を発生する発振器と；
この第１出力信号に応答して、第１出力信号の大きさより大きな大きさを有する第２出力信号を発生するレベル変換器とを包含する発振器回路。
【００２２】
（２）前記第１電圧の大きさは、前記第２出力信号の大きさに、ほぼ等しいものである、第１項記載の回路。
【００２３】
（３）前記第１出力信号の大きさは、前記第１電圧の大きさの約半分に等しいものである、第２項記載の回路。
【００２４】
（４）前記第１出力信号は、相補型信号を有するものである、第１項記載の回路。
【００２５】
（５）第１電圧に応答して、第２電圧を発生する基準回路と；
この第１電圧および第２電圧に応答して、前記第１電圧の大きさより小さな大きさを有する第１出力信号を発生する発振器と；
この第１出力信号に応答して、第１出力信号の大きさより大きな大きさを有する第２出力信号を発生するレベル変換器とを包含する発振器回路。
【００２６】
（６）前記第１電圧の大きさは、前記第２出力信号の大きさに、ほぼ等しいものである、第５項記載の回路。
【００２７】
（７）前記第１出力信号の大きさは、前記第１電圧の大きさの約半分に等しいものである、第６項記載の回路。
【００２８】
（８）前記第１出力信号は、相補型信号を有するものである、第５項記載の回路。
【００２９】
（９）第１電圧および第２電圧に応答して、この第１電圧の大きさより小さな大きさを有する第１出力信号を発生する第１発振器と；
この第２電圧および基準電圧に応答して、前記第１電圧の大きさより小さな大きさを有する第２出力信号を発生する第２発振器と；
前記第１出力信号に応答して、前記第１出力信号の大きさより大きな大きさを有する第３出力信号を発生する第１レベル変換器と；
前記第２出力信号に応答して、この第２出力信号の大きさより大きな大きさを有する第４出力信号を発生する第２レベル変換器とを包含する発振器回路。
【００３０】
（１０）前記第１出力信号の大きさは、前記第１および第２電圧の差の大きさに、ほぼ等しいものであると共に、前記第２出力信号の大きさは、前記第２電圧と基準電圧の差の大きさにほぼ等しいものである、第９項記載の回路。
【００３１】
（１１）前記第３出力信号の大きさおよび前記第４出力信号の大きさは、前記第１電圧の大きさにほぼ等しいものである、第９項記載の回路。
【００３２】
（１２）前記第１および第２出力信号の少なくとも１つは、相補型信号を有するものである、第９項記載の回路。
【００３３】
（１３）更に、前記第１電圧に応答して、前記第２電圧を発生する基準回路を設けたものである、第９項記載の回路。
【００３４】
（１４）前記第３出力信号は、前記第４出力信号と同相である、第９項記載の回路。
【００３５】
（１５）前記第３出力信号は、前記第４出力信号に対して、位相をシフトしたものである、第９項記載の回路。
【００３６】
（１６）発振器回路１５０に、基準回路１０２を設け、この基準回路は、第１電圧に応答して第２電圧を発生する。この第２電圧に応答して、発振器１０８によって、第１電圧の大きさより小さな大きさを有する第１出力信号を発生する。この第１出力信号に応答して、これの大きさより大きな大きさを有する第２出力信号を発生するレベル変換器１１４を設ける。この発振器によって、第１電圧の大きさより小さな大きさを有する第１出力信号を発生するので、第１電圧で動作する発振器に比べて、電力消費が減少する。第１出力信号の大きさは、レベル変換器によって、第２出力信号の所望の大きさまで増大される。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例のダイヤグラム。
【図２】本発明の他の実施例のダイヤグラム。
【図３】本発明の更に他の実施例のダイヤグラム。
【図４】図１，２，３または６の発振器回路で利用できる発振器を示す図。
【図５】Ａは図２，３または６の発振器回路で利用できるレベル変換器を示す図。  Ｂは図１，３または６の発振器回路で利用できるレベル変換器を示す図。
【図６】本発明の更に別の実施例のダイヤグラム。
【符号の説明】
【００３８】
１０２，２０２，３０２  基準回路
１０６，２０６，３０６，３２０，４０１  発振器
１１４，２１４，３１４，３２６  レベル変換器
１２０，２２０，３３２，３３６  ポンプ回路
１５０，２５０，３５０，６５０  発振器回路
４０４  ＮＡＮＤゲート
４０８，４１２，４１６，４２０  インバータ
【図１】
2006314130.tif 000003
【図２】
2006314130.tif 000004
【図３】
2006314130.tif 000005
【図４】
2006314130.tif 000006
【図５】
2006314130.tif 000007
【図６】
2006314130.tif 000008