(57)【要約】【課題】高電圧用トランジスタの製造方法においてシリコン窒化膜を不純物注入時に防護膜とすることによってスペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とし一度のパターン工程及びイオン注入工程により安定した二重拡散構造のソース／ドレイン拡散領域を形成する。【解決手段】本方法は(a)半導体基板にゲート酸化膜、多結晶シリコン層及びシリコン窒化膜を順番に形成する段階と(b)前記シリコン窒化膜、前記多結晶シリコン層及び前記ゲート酸化膜をフォトリソグラフィ工程及び等方性エッチング工程によりパターニングして窒化膜シェード及び多結晶シリコンゲート電極を形成する段階と(c)前記窒化膜シェードをイオン注入に対する防護膜として前記基板に不純物をイオン注入するとともに熱処理することで二重拡散構造のソース−ドレイン拡散領域を形成する段階と(d)前記窒化膜シェードを除去する段階とを備える。【選択図】図２Ｃ
2006191104.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板にゲート酸化膜、多結晶シリコン層及びシリコン窒化膜を順に形成する段階と、
（ｂ）前記シリコン窒化膜、前記多結晶シリコン層及び前記ゲート酸化膜をフォトリソグラフィ工程及び等方性エッチング工程によってパターニングして窒化膜シェード及び多結晶シリコンゲート電極を形成する段階と、
（ｃ）前記窒化膜シェードをイオン注入に対する防護膜として前記基板に不純物をイオン注入するとともに熱処理することで二重拡散構造のソース−ドレイン拡散領域を形成する段階と、
（ｄ）前記窒化膜シェードを除去する段階と、
を備えることを特徴とする高電圧用トランジスタの製造方法。
【請求項２】
前記（ａ）段階で、前記多結晶シリコン層及び前記シリコン窒化膜との間にバッファ酸化膜をさらに形成することを特徴とする請求項１に記載の高電圧用トランジスタの製造方法。
【請求項３】
前記（ｂ）段階で行われる前記等方性エッチングは、湿式エッチングであることを特徴とする請求項１に記載の高電圧用トランジスタの製造方法。
【請求項４】
前記（ｂ）段階により形成された前記窒化膜シェードは、前記多結晶シリコンゲート電極の幅よりも大きく形成されることを特徴とする請求項１に記載の高電圧用トランジスタの製造方法。
【請求項５】
請求項１乃至４の何れか１項に記載の方法によって製造された高電圧用トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧用トランジスタを製造するための半導体素子の製造方法に係り、より詳細には、ソース／ドレイン拡散領域での二重拡散ドレインジャンクション構造をスペース酸化膜を形成せずに一度のパターン工程及びイオン注入工程により形成できるようにした高電圧用トランジスタの製造方法に関する。
【背景技術】
【０００２】
集積回路が、高電圧を用いる外部システムを直接制御する場合、集積回路内部には外部システムの高電圧が直接かかる高電圧制御用素子が必要である。すなわち、高いブレークダウン電圧（Brakedown Voltage）を必要とする回路で使用可能な高電圧用半導体素子が要求される。
【０００３】
一方、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）は、ｐチャネル（Channel）とｎチャネルＭＯＳを一つの回路に同時に構成することで単位トランジスタとして機能させた集積回路であって、消費電力が小さいという長所を有する。ここで、高電圧用ＣＭＯＳトランジスタを構成する半導体素子は、一般のＣＭＯＳトランジスタと略同様の製造方法により製造されるが、その具体的な製造方法を、基板に２つのウェル（Well）を形成する二重構造工程に基づいて説明すると、次の通りである。
【０００４】
まず、図１Ａに示すように、ウェル形成工程により基板にｎウェル１２及びｐウェル１４を形成する。ここで、ＰＭＯＳの形成されるｎウェル１２及びＮＭＯＳの形成されるｐウェル１４はそれぞれ、ｎ型ドーパント（dopant）及びｐ型ドーパントを基板内に高エネルギーイオン注入して高温で拡散させることにより形成する。このとき、高電圧用ＣＭＯＳトランジスタを形成するためには、一般電圧で用いるＣＭＯＳトランジスタよりもウェルを深く形成しなければならない。続いて、トランジスタの正常動作のために遮断化（Isolation）工程を行う。遮断化工程は、通常、イオン注入とフィールド酸化膜（Field Oxide）１６を形成するＬＯＣＯＳ工程によって行われる。
【０００５】
このように、フィールド酸化膜１６を形成した後に、薄い酸化膜を酸化工程を通して成長させた後、その上に時間遅延なしで多結晶シリコンを蒸着する。その後、マスクでパターンを形成しエッチングすることで、ゲート酸化膜２２ａ，２２ｂ及びゲート電極２４ａ，２４ｂをＰＭＯＳ領域及びＮＭＯＳ領域にそれぞれパターニングする。こうして形成されたゲート酸化膜２２ａ、２２ｂ及びゲート電極２４ａ、２４ｂを、図１Ｂに示す。
【０００６】
その後、トランジスタの残り端子を形成する。すなわち、ｎウェル１２側にＰＭＯＳ用ソース／ドレイン領域を形成するために、まず、ｐウェル１４領域をフォトレジストでマスキングした後、ホウ素（Ｂ）のようなｐ型ドーパントをイオン注入及び熱処理することで、ソース／ドレイン領域２６ａを形成する。逆に、ｐウェル１４側にＮＭＯＳ用ソース／ドレイン領域を形成するために、まず、ｎウェル１２領域をフォトレジストでマスキングした後にリン（ｐ）のようなｎ型ドーパントをイオン注入及び熱処理することで、ソース／ドレイン領域２６ｂを形成する。
【０００７】
一方、一般に、高電圧用トランジスタのソース／ドレインジャンクション（junction）は、高電圧で動作するようになるので、高いブレークダウン電圧を得るために二重拡散ドレインジャンクション（Double Diffusion Drain Junction）構造とされる。
【０００８】
このため、ドレイン領域下部に副不純物を注入することによって、ドレインと同じ導電型の低濃度層を持つ構造を形成する。前述したｎウェル１２及びｐウェル１４のソース／ドレイン領域２６ａ、２６ｂでのイオン注入工程は、副不純物注入工程により行われる。すなわち、副不純物注入工程により副不純物を注入した後、熱処理工程で注入された副不純物を拡散させる際に、ゲートの下方に多くの不純物が拡散された低濃度層のソース／ドレイン領域２６ａ、２６ｂが形成される。
【０００９】
このように、ｎウェル１２及びｐウェル１４にそれぞれ低濃度層のソース／ドレイン領域２６ａ、２６ｂを形成した後に、高濃度層のソース／ドレイン拡散領域を形成する。このように高濃度層の拡散領域を形成する前に、トランジスタの劣化を防止するためにそれぞれのゲート電極用多結晶シリコン２４ａ、２４ｂの側壁にスペース酸化膜２８ａ，２８ｂを形成する。
【００１０】
図１Ｃには、ｎウェル１２及びｐウェル１４に低濃度層のソース／ドレイン領域２６ａ，２６ｂをそれぞれ形成した後、ゲート電極２４ａ、２４ｂの側壁にスペース酸化膜２８ａ，２８ｂをそれぞれ形成した状態を示す。また、図１Ｄには、スペース酸化膜２８ａ，２８ｂを形成した後に、高濃度層のソース／ドレイン領域２７ａ、２７ｂをｎウェル及びｐウェルのそれぞれにイオン注入工程及び熱処理工程にて形成した状態を示す。ここで、高濃度層のソース／ドレイン領域２７ａ、２７ｂは、前述した低濃度層の形成方法と同様に形成するが、ｎウェル１２またはｐウェル１４の何れか一方をフォトレジストでマスキングした後に、オープンしている残りのウェルにイオン注入及び熱処理を施すことで形成する。高電圧用ＣＭＯＳトランジスタでは、ジャンクションの形成位置がゲート電極の下側においてどれくらい重なるかが非常に重要となってくるが、特別な場合には重ならないように形成して高電圧にもトランジスタが動作できるようにする。
【００１１】
続いて、トランジスタを保護しこれを外部に接続させるための工程を行う。すなわち、上記のようにそれぞれのウェル１２，１４にトランジスタ素子を形成した後に、酸化膜またはＢＰＳＧなどの誘電体膜を形成し、トランジスタの４端子を外部に接続するためにコンタクト形成工程及び金属工程により基本的な高電圧用ＣＭＯＳトランジスタを製造する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記の高電圧用ＣＭＯＳトランジスタの製造方法では、二重拡散ドレインジャンクション構造を形成するために、低濃度層のソース／ドレイン拡散領域２６ａ，２６ｂの形成工程、スペース酸化膜２８ａ，２８ｂの形成工程、高濃度層のソース／ドレイン拡散領域２７ａ，２７ｂの形成工程を行わなければならず、半導体素子の製造工程が複雑となり、収率低下を招くという問題があった。
【００１３】
本発明は上記の問題点を解決するためのもので、その目的は、ソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とする際に、シリコン窒化膜をその下に形成された多結晶シリコンゲート電極よりも広い幅で形成し不純物注入時の防護膜として用いることによって、一度のパターン工程及びイオン注入工程で安定したソース／ドレイン拡散領域を形成し、半導体素子の製造工程を単純化させることにある。
【００１４】
本発明の他の目的は、スペース酸化膜を形成しなくても二重拡散ドレインジャンクション構造を形成できるようにすることによって、多結晶シリコンゲート電極の幅を従来のトランジスタにおける多結晶シリコンゲート電極の幅よりも広く形成できる高電圧用ＣＭＯＳトランジスタの製造方法を提供し、高電圧用半導体素子の製造工程において、ゲート電極の大きさ及びトランジスタの大きさに関する設計上の自由度を増加させ、かつ、ゲート電極に対するマスクを大きく製作しても構わないようにして製造コストの節減を図ることにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係る高電圧用トランジスタの製造方法は、（ａ）半導体基板にゲート酸化膜、多結晶シリコン層及びシリコン窒化膜を順に形成する段階と、（ｂ）前記シリコン窒化膜、前記多結晶シリコン層及び前記ゲート酸化膜をフォトリソグラフィ工程及び等方性エッチング工程によってパターニングして窒化膜シェード及び多結晶シリコンゲート電極を形成する段階と、（ｃ）前記窒化膜シェードをイオン注入に対する防護膜として前記基板に不純物をイオン注入するとともに熱処理することで二重拡散構造のソース−ドレイン拡散領域を形成する段階と、（ｄ）前記窒化膜シェードを除去する段階と、を備える。
【００１６】
このようにシリコン窒化膜を不純物注入時防護膜とすることによって、スペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造に形成し、一度のパターン工程及びイオン注入工程によって安定した二重拡散構造のソース／ドレイン拡散領域を形成する。
【発明の効果】
【００１７】
本発明によれば、ソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とする際に、シリコン窒化膜を多結晶シリコンゲート電極上にさらに形成し、これを不純物注入時の防護膜とすることによって、一度のパターン工程及びイオン注入工程によって安定したソース／ドレイン拡散領域を形成することが可能になり、その結果、半導体素子の製造工程をより単純化できるという効果が得られる。
【００１８】
また、ゲート電極に形成されたシリコン窒化膜のパターンサイズを調節することでゲート電極とソース／ドレイン拡散領域とが重なる領域における不純物の濃度を調節できるために、トランジスタ劣化の原因とされるホットキャリア効果（Hot Carrier Effect）を最小限に抑えることが可能になる。
【００１９】
また、本発明によれば、スペース酸化膜を形成しなくても二重拡散ドレインジャンクション構造を形成できるため、多結晶シリコンゲート電極の幅を従来のトランジスタにおける幅よりも広く形成することが可能になり、その結果、高電圧用半導体素子の製造工程において、ゲート電極の大きさ及びトランジスタの大きさに対する設計上の自由度が増加するだけでなく、ゲート電極に対するマスクを大きく製作しても構わず、製造コストの節減を図ることができるという効果が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る高電圧用ＣＭＯＳトランジスタの製造方法について、添付の図面を参照して詳細に説明する。
【００２１】
まず、半導体基板上に二つのウェルを形成する方法は、従来の方法と同様である。すなわち、図２Ａに示すように、通常のウェル形成工程によって基板にｎウェル１２及びｐウェル１４を形成する。ここで、ＰＭＯＳの形成されるｎウェル１２及びＮＭＯＳの形成されるｐウェル１４はそれぞれ、ｎ型ドーパント（dopant）及びｐ型ドーパントを基板内に高エネルギーイオン注入により注入し高温で拡散させて形成する。このときに、高電圧用ＣＭＯＳトランジスタを形成するためには、一般電圧で用いるＣＭＯＳトランジスタよりもウェルを深く形成しなければならない。続いて、トランジスタの正常動作のためにＬＯＣＯＳ工程にてフィールド酸化膜（Field Oxide）１６を形成する（図２Ａ参照）。
【００２２】
その後、トランジスタのスイッチとして用いられるゲートの絶縁膜であるゲート酸化膜を酸化工程により形成し、その上に汚染などを防止するために時間遅延なしでゲート電極用多結晶シリコンを蒸着する。多結晶シリコンを蒸着した後にはその上にシリコン窒化膜を形成する。このシリコン窒化膜は、以降ソース／ドレイン拡散領域を形成するための不純物注入を選択的に防ぐ防護膜の機能を果たすようになる。
【００２３】
一方、シリコン窒化膜を多結晶シリコン層上に形成する前に酸化膜を形成する。この酸化膜は、窒化膜が多結晶シリコン層にストレスを及ぼすことがあるので、これを防止するバッファー層として機能する。
【００２４】
このように多結晶シリコン層上にシリコン窒化膜（または、バッファー層及びシリコン窒化膜）を順に形成した後、フォトリソグラフィ工程及びエッチング工程によりゲート酸化膜、多結晶シリコン、シリコン窒化膜（または、バッファー層及びシリコン窒化膜）をパターニングする。
【００２５】
このときに、ゲート電極として用いられる多結晶シリコンのパターンの幅は、一般のゲート電極の幅の二倍になるように広く形成しても構わない。後述するが、本発明ではスペース酸化膜を省くので、このように多結晶シリコンゲートの幅を広くしても従来のトランジスタと同じ大きさで製造することが可能である。
【００２６】
図２Ｂには、上述の工程により形成されたゲート酸化膜２２ａ、２２ｂ、多結晶シリコンゲート電極２４ａ，２４ｂ、バッファ酸化膜２３ａ、２３ｂ及びシリコン窒化膜２５ａ，２５ｂを示す。ここで、このようなパターンを形成するために等方性（Isotropic）エッチングを用いることが望ましく、湿式エッチング工程を用いるとより望ましい。こうしてシリコン窒化膜の下部から下方にエッチングされる量と側面側にエッチングされる量が均等に維持されながらエッチングされるようにする。等方性エッチングを用いると、シリコン窒化膜は多結晶シリコンゲート電極２４ａ、２４ｂよりも広く形成されるため、多結晶シリコンゲート電極２４ａ、２４ｂ上にかさ模様の窒化膜シェード２５ａ、２５ｂが形成される。
【００２７】
続いて、高電圧ＣＭＯＳトランジスタのソース／ドレイン拡散領域を形成するために不純物注入工程を実施する。この不純物注入工程は、ｎウェル１２及びｐウェル１４の何れか一方のウェル領域をフォトレジストでマスキングした後に、オープンしている残りのウェル領域への不純物のイオン注入及び熱処理によりソース／ドレイン領域を形成するものである。
【００２８】
図２Ｃには、窒化膜シェード２５ａ、２５ｂを防護膜として不純物をイオン注入及び熱処理することで、それぞれのウェル１２、１４にソース／ドレイン領域を形成した状態を示す。不純物のイオン注入工程において、注入される不純物が、ゲートパターンからかさ模様で両側に突出している窒化膜シェード２５ａ、２５ｂによってゲート電極から遠く離れて注入される。
【００２９】
このように窒化膜シェード２５ａ、２５ｂによってゲート電極２４ａ、２４ｂから遠く離れて注入された不純物は、高濃度層のソース／ドレイン拡散領域２７ａ、２７ｂを形成する。
【００３０】
一方、不純物は、窒化膜シェード２５ａ、２５ｂを通過して注入されるが、この場合に相当量の不純物が窒化膜シェード２５ａ，２５ｂで遮断される。したがって、ゲート電極２４ａ，２４ｂの近傍には窒化膜シェード２５ａ，２５ｂによって少量の不純物が注入され、このように注入された少量の不純物は、ウェルに深く注入されないので低濃度層のソース／ドレイン拡散領域２６ａ，２６ｂを形成するようになる。
【００３１】
従来は、二重拡散ドレインジャンクションを形成するために副不純物注入工程、スペース酸化膜形成工程及び主不純物注入工程などを行わなければならず、このためにパターニング工程、酸化膜形成工程、イオン注入工程、熱処理工程などを数回行ってきた。
【００３２】
しかしながら、本発明によれば、スペース酸化膜を形成しなくても安定した二重拡散ドレインジャンクション構造を形成することが可能になる。
【００３３】
続いて、多結晶シリコンゲート電極２４ａ、２４ｂ上に形成された窒化膜シェード２５ａ、２５ｂ及びバッファ酸化膜２３ａ、２３ｂを除去する。この場合、一般的に用いられている湿式エッチングを行っても構わない。こうして形成された省スペース酸化膜の多結晶シリコンゲート電極を、図２Ｄに示す。
【００３４】
一方、より安定した二重拡散構造のソース／ドレインジャンクションを形成するために、窒化膜シェードの除去後に追加的な不純物注入工程をさらに行うことも可能である。この場合、エネルギーの弱いイオン注入工程によってソース／ドレイン領域に不純物を注入すると、ゲート電極として用いる多結晶シリコンの下部において安定して重なっているジャンクションを形成することができる。
【００３５】
以降の工程は、従来と略同様の方式で行われる。すなわち、トランジスタの保護のために絶縁膜を形成した後、トランジスタの各端子を外部に接続するためにコンタクト工程及び金属工程などを実施することによって半導体素子を完成する。
【００３６】
以上、本発明に係る高電圧用トランジスタの製造方法を好適な実施形態に挙げて説明してきたが、これら具体的な実施形態に限定されず、本発明の属する技術分野で通常の知識を持つ者ならば、本発明の本質的な特性を逸脱しない範囲内で本発明の種々の変形実施が可能である。したがって、本発明の範囲は、上述の詳細説明によって限定されてはならず、特許請求の範囲とその同等物によって定められるべきである。
【図面の簡単な説明】
【００３７】
【図１Ａ】従来の高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図１Ｂ】従来の高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図１Ｃ】従来の高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図１Ｄ】従来の高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図２Ａ】本発明による高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図２Ｂ】本発明による高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図２Ｃ】本発明による高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図２Ｄ】本発明による高電圧用ＣＭＯＳトランジスタの製造方法を説明するための図である。
【図１Ａ】
2006191104.tif 000003
【図１Ｂ】
2006191104.tif 000004
【図１Ｃ】
2006191104.tif 000005
【図１Ｄ】
2006191104.tif 000006
【図２Ａ】
2006191104.tif 000007
【図２Ｂ】
2006191104.tif 000008
【図２Ｃ】
2006191104.tif 000009
【図２Ｄ】
2006191104.tif 000010