(57)【要約】【課題】  ＳＳＣＧを用いる事無く簡易的な方法で電子回路の駆動周波数のスペクトラム拡散を図ることができ、その結果ＥＭＩ（放射ノイズ）の低減が可能となるようにする。【解決手段】  ＡＳＩＣ（集積回路）に供給する電源のインピーダンスを高めることによりＡＳＩＣ内部の電圧変動を増加させ放射ノイズの低減を図る。ＡＳＩＣから出力される制御信号の内、電圧変動を避ける必要のある信号はＡＳＩＣ外部に設けたロジックゲートで受けてそのゲートを駆動する電源電圧を安定化する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子にインピーダンスの高い電源を供給することにより、ＡＳＩＣ内部の電源ライン及びロジック回路信号の電圧に変動を発生させ、
ＡＳＩＣ内部の電源ライン及びロジック回路信号の電圧変動により動作周波数の安定性を低下させ、ＡＳＩＣ内部回路動作周波数のジッタ−成分を増加させ、又ＡＳＩＣ内部回路動作の立ち上がり立ち下りを鈍らせる事により、
ＡＳＩＣ及び電子回路基板からのＥＭＩ（放射ノイズ）を低減させることを特徴としたＥＭＩ対策方法及び回路。
【請求項２】
複数の電源端子を有するＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの各電源端子毎に異なるインピーダンスで電源を供給することにより、ＡＳＩＣ内部の各回路ブロック毎に異なる電源電圧の変動を発生させる事を特徴とした請求項１に記載のＥＭＩ対策方法及び回路。
【請求項３】
ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子に供給する電源ラインのインピーダンスを高めるために、電源供給ラインに直列で直流抵抗または交流抵抗を持つ素子を挿入し、また電源ラインとＧＮＤ間に挿入するコンデンサの容量を電源電圧安定化に必要な値より小さく設定する事を特徴とした請求項１に記載のＥＭＩ対策方法及び回路。
【請求項４】
ＡＳＩＣ（集積回路）から出力される信号の電圧精度を高めるために、ＡＳＩＣの外部にロジックゲート素子を設け、ＡＳＩＣから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、該ロジックゲートの駆動電源の電圧変動値は、該ＡＳＩＣを駆動する電源の電圧変動値よりも小さくすることを特徴とした請求項１に記載のＥＭＩ対策方法及び回路。
【請求項５】
請求項１において、ＡＳＩＣ内部の電源ライン及びロジック回路信号に生じさせる電圧変動値は１０ｍＶから２００ｍＶ程度である事を特徴としたＥＭＩ対策方法及び回路。
【請求項６】
請求項１において、ＡＳＩＣ内部の電源ライン及びロジック回路信号に生じさせる回路動作周波数の偏差は数ｐｐｍから数百ｐｐｍ程度である事を特徴としたＥＭＩ対策方法及び回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路基板からのＥＭＩ（放射ノイズ）を低減させる方法及びその回路に関するものである。
【背景技術】
【０００２】
従来、電子回路基板からのＥＭＩ（放射ノイズ）を低減させる手段として、電子ロジック回路の周波数を変調して分散低減させるためにＳＳＣＧ（スペクトラム拡散クロックジェネレータ）をシステムクロックに使用する方法があった。また１つのＡＳＩＣ（集積回路）内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはＳＳＣＧオフのクロックを使用する必要がある場合があり、そのためＡＳＩＣ内部でＳＳＣＧオンのクロックとＳＳＣＧオフのクロックをブロックごとに使い分けているのが一般的である。
【０００３】
また、リップルノイズや電圧変動に弱いブロックや、逆にリップルノイズや電圧変動の発生源となるブロックが存在しているために、該機能ブロックごとにそれぞれ別の電源端子を設け、それぞれ別の電源を供給する構成が一般的である。
【０００４】
又、別の従来例としては、特許文献１及び特許文献２をあげることが出来る。
【特許文献１】特開２０００−０４９４２９号公報
【特許文献２】特開２００３−３３２７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記従来技術では、ＳＳＣＧ（スペクトラム拡散クロックジェネレータ）をシステムクロックに使用するためにコストアップの要因となっていた。また１つのＡＳＩＣ（集積回路）内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはＳＳＣＧオフのクロックを使用する必要があり、そのためＡＳＩＣ内部でＳＳＣＧオンのクロックとＳＳＣＧオフのクロックをブロックごとに使い分ける必要があるため回路構成が複雑になっていた。
【０００６】
また、リップルノイズや電圧変動に弱いブロックや、逆にリップルノイズや電圧変動の発生源となるブロックが存在しているために、該機能ブロックごとにそれぞれ別の電源端子を設け、それぞれ別の電源を供給する必要が生じていた。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために本発明は、ＡＳＩＣ（集積回路）を実装する電子回路基板において、ＡＳＩＣの電源端子にインピーダンスの高い電源を供給することにより、ＡＳＩＣ内部の電源ライン及びロジック回路信号の電圧に変動を発生させ、ＡＳＩＣ内部の電源ライン及びロジック回路信号の電圧変動により動作周波数の安定性を低下させ、回路動作周波数のジッタ−成分を増加させ、また信号の状態遷移時間を長くさせ、それによってＡＳＩＣ及び電子回路基板からのＥＭＩ（放射ノイズ）を低減させることを特徴の１つとしている。
【０００８】
また、ＡＳＩＣ（集積回路）内部の電圧変動が大きくてもＡＳＩＣ（集積回路）から出力される信号の電圧精度を高めるために、ＡＳＩＣの外部にロジックゲート素子を設け、ＡＳＩＣから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、また該ロジックゲートの駆動電源の電圧変動値は、該ＡＳＩＣを駆動する電源の電圧変動値よりも小さくすることをもう１つの特徴としている。
【発明の効果】
【０００９】
本発明によって、ＳＳＣＧを用いる事無く簡易的な方法で電子回路の駆動周波数のスペクトラム拡散を図ることができ、その結果ＥＭＩ（放射ノイズ）の低減が可能となる。またＡＳＩＣ内部で機能ブロックごとの駆動電源端子が分離できていなかった場合でも、外部にロジックゲート素子を追加することにより必要な信号のみを選択的に電源電圧の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。
【実施例１】
【００１１】
図１は本発明の実施の形態の一例を示す画像形成装置の電子回路のブロック図である。図１において１０はシステムチップであり、ＣＰＵコア部、ＵＳＢ−Ｉ／Ｆ部、メモリコントロール部、Ｉ／Ｏ部、等、各機能ブロックからなる。該各機能ブロックごとにそれぞれ電源供給端子Ｖｄｄ１，Ｖｄｄ２，Ｖｄｄ３，Ｖｄｄ４を備える。Ｖｄｄ１はＣＰＵコア部の電源供給端子であり、通常低電圧である１．５Ｖで駆動する場合が多い。またＣＰＵコア部の動作は高速であり、消費電流も大きいのでＶｄｄ１にはある程度の低インピーダンスと供給能力が必要とされる。従って通常はＶｄｄ１に接続されるパスコンの容量は０．１ｕＦかそれ以上が使用される。また高調波ノイズの発生源となるので、直列に挿入されるＦＢＣは検討の上選択する必要がある。Ｖｄｄ２はＵＳＢ−Ｉ／Ｆ部の電源供給端子であり、接続されるパスコンの容量やインピーダンス、また基板のパターンには細心の注意を払う必要がる。また高調波ノイズの発生源となるので、直列に挿入されるＦＢＣの選択にも細心の注意が必要である。Ｖｄｄ３はメモリ制御部の電源供給端子であり、ＳＤＲＡＭが接続される場合は３．３Ｖである場合が多い。メモリ制御部も高速動作であり消費電流も大きく放射ノイズの発生源となる。通常接続されるパスコンの容量は０．１ｕＦかそれ以上が使用される。また高調波ノイズの発生源となるので、直列に挿入されるＦＢＣの選択にも細心の注意が必要である。Ｖｄｄ４はＩ／Ｏ部の電源供給端子であり、電源電圧は３．３Ｖであることが多い。通常ＣＰＵコア部やメモリコントロール部と比べると低速動作であり、そのため消費電流も少ない。しかし高い電圧精度を要求するＩ／Ｏ信号がある場合がある。
【００１２】
ここで本発明の特徴である供給電源の高インピーダンス化のために、パスコンＣ１，Ｃ２，Ｃ３，Ｃ４，は通常必要とされる容量より少なめである０．１ｕＦ以下の容量を選択する。その結果各電源端子電圧を測定すると、４０ｍＶから１００ｍＶ程度のリップルが観測される。このリップルは内部動作による消費電流の変動に供給側が追従しきれずに電圧変動を生じさせるものである。電圧変動が生じるということは、内部のロジック動作において状態遷移時間が長くなり立上がり立下りが鈍って高調波成分が低減される事となり、放射ノイズが低減される。また位相遅れにより動作周波数のスペクトラム拡散が生じることも放射ノイズ低減に寄与する。しかしながらここで、内部のロジック動作電圧が変動するということはＡＣ特性のマージン減少につながり、また外部静電やＡＣラインノイズや雷サージなどの外来ノイズにも弱くなるという欠点もあるので、パスコンの容量及びその結果生ずる電圧変動量は慎重に決定する必要がある。電子デバイスの性質は温度依存性があるので温度変化も考慮し、デバイスの個体差も考慮する必要がある。また電源端子部での電圧変動測定値よりもデバイス内部の電圧変動の方が大きくなるので注意が必要である。
【００１３】
２０はシステムチップの外部に設け、Ｉ／Ｏ部から出力される制御信号に対して挿入するロジックゲート素子である。実施例１では単なるＯＲゲートで片側をＬに固定する程度のものである。本発明においては該ロジックゲート素子の挿入は駆動能力アップを目的としたバッファー挿入ではなく、あくまで信号の電圧精度アップを目的としたものであるので、ＡＳＩＣの出力バッファーの駆動能力よりも高い駆動能力のあるロジックゲート素子を使用するとは限らない。
【００１４】
実施例１では一例としてＣＣＤ制御信号に対してロジックゲート素子を挿入した。Ｖｄｄ５が該ロジックゲート素子の電源供給端子であり、出力信号の電圧安定化のためにＶｄｄ５とＧＮＤ間に接続されるパスコンＣ５の容量は１ｕＦから１０ｕＦと大きくする。またＶｄｄ５だけ独立してレギュレーターを設けて電源を生成しても良い。ＣＣＤ制御信号はデジタル信号であるが、位相の変動や電圧の変動に大変大きく影響を受ける信号である。ＣＣＤ制御信号は実施例１の装置構成においては５００ｍｍ程度と長く引き回され、ケーブルの容量成分が大きいために信号がかなり鈍ってしまう。
【００１５】
３０がＣＣＤユニットである。図２はＣＣＤ制御信号の電圧安定化の効果を示す図である。図２の２０１はＣＣＤ制御信号の１つであるｃｌｍｐ信号のＡＳＩＣ（１０）の出力端子の内部の出力バッファー前の波形である。ＡＳＩＣの出力は方形波であるが２０ｍＶから１００ｍＶ程度の電圧変動がある。
【００１６】
２０２はロジックゲート素子（２０）を設けなかった場合のＣＣＤ基板の入力端子の波形である。ＡＳＩＣの出力は方形波であるがＣＣＤ基板との間の接続ケーブルは約５００ｍｍと長く容量成分が大きいために立ち上がり立下りがかなり鈍ってしまう。２０１のＡＳＩＣの出力信号の電圧降下がそのまま２０２のＣＣＤ基板の入力端子位置の電圧降下となる。２０３はＣＣＤ基板上のバッファー通過後の波形であり、２０２のＣＣＤ基板の入力端子の電圧降下がそのまま２０３のＣＣＤ基板上のバッファー通過後の信号の遅延となる事がわかる。
【００１７】
図２の２０４はＣＣＤ制御信号の１つであるｃｌｍｐ信号のＡＳＩＣ（１０）の出力端子の後段にロジックゲート素子（２０）を設けた場合の波形イメージである。ＡＳＩＣの出力は方形波でロジックゲート素子（２０）によって２０ｍＶから１００ｍＶ程度の電圧変動がなくなる。ＣＣＤ基板との間の接続ケーブルは約５００ｍｍと長く容量成分が大きいために立ち上がり立下りがかなり鈍ってしまう。２０５はＣＣＤ基板の入力端子の波形であり、２０４のロジックゲート素子（２０）の出力信号の電圧降下が無いので２０５のＣＣＤ基板の入力端子位置の電圧降下は発生しない。２０６はＣＣＤ基板上のバッファー通過後の波形であり、２０５のＣＣＤ基板の入力端子位置の電圧降下が無いので２０６のＣＣＤ基板上のバッファー通過後の信号の遅延は発生しない。
【００１８】
図３は本発明実施例１のＡＳＩＣの電源端子の電圧を示す図であり、３０１はＶｄｄ１〜Ｖｄｄ４の電源端子の電圧変動を表す図である。ＡＳＩＣ内部の動作に応じて複数の周期で電圧変動が生じているのがわかる。電圧変動幅は２０ｍＶ〜１００ｍＶ程度である。３０２は従来例の電源端子の電圧を示す図であり、周期性を持った電圧変動は発生しないようにしてあり、高周波のランダムノイズか電源自体のリップルが多少見られる程度である。また３０２は本発明実施例１のロジックゲート素子２０に供給する電源であるＶｄｄ５の電圧変動を表す図でもある。本件の特徴であるＡＳＩＣに供給する電源電圧の変動よりも、ロジックゲート素子の電源電圧の変動の方が小さくなっていることを示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明実施例の画像形成装置の電子回路のブロック図である。
【図２】本発明実施例のロジックゲート素子を設けなかった場合のＩ／Ｏ制御信号波形と、ロジックゲート素子を設けた場合のＩ／Ｏ制御信号波形を示す図である。
【図３】本発明のＡＳＩＣ及びロジックゲート素子の電源端子の電圧波形を示す図である。
【符号の説明】
【００２０】
１０  ＡＳＩＣ（集積回路）
２０  ロジックゲート素子
３０  ＣＣＤユニット
【図１】
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【図２】
2006238315.tif 000004
【図３】
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