(57)【要約】【課題】  ＯＮ／ＯＦＦ電流比を大きくするとともに、ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供すること。【解決手段】  基板１と、チャネル領域２１、ソース領域２２Ａおよびドレイン領域２２Ｂとを有する第１のポリシリコン層２と、ゲート絶縁膜６と、ゲート電極４と、ソース電極５Ａおよびドレイン電極５Ｂと、層間絶縁膜７と、を備える薄膜トランジスタ素子Ａであって、ソース領域２２Ａおよびドレイン領域２２Ｂにそれぞれ繋がる２つの第２のポリシリコン層３Ａ，３Ｂをさらに備えており、かつ、ソース電極５Ａおよびドレイン電極５Ｂの基板１側の先端は、それぞれ第２のポリシリコン層３Ａ，３Ｂまたはソース領域２２Ａおよびドレイン領域２２Ｂの少なくとも一方に接触している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、
上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有する第１のポリシリコン層と、
上記第１のポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、
上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、
上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、
上記第１のポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、
上記ソース領域および上記ドレイン領域にそれぞれ繋がる２つの第２のポリシリコン層をさらに備えており、かつ、
上記ソース電極および上記ドレイン電極の上記基板側の先端は、それぞれ上記２つの第２のポリシリコン層または上記ソース領域および上記ドレイン領域の少なくとも一方に接していることを特徴とする、薄膜トランジスタ素子。
【請求項２】
上記各第２のポリシリコン層の少なくとも一部は、上記ゲート絶縁膜を覆っている、請求項１に記載の薄膜トランジスタ素子。
【請求項３】
基板上に第１のポリシリコン層を形成する工程と、
上記第１のポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜のうち、上記第１のポリシリコン層においてソース領域およびドレイン領域の形成予定領域を覆う部分を取り除く工程と、
上記第１のポリシリコン層および上記ゲート絶縁膜を覆うポリシリコンの薄膜を形成する工程と、
上記ポリシリコンの薄膜の一部を除去することにより、上記ソース領域およびドレイン領域の形成予定領域にそれぞれ繋がる２つの第２のポリシリコン層を形成する工程と、
ゲート電極を形成する工程と、
上記第１のポリシリコン層にインプラテーションを施すことにより、上記ソース領域および上記ドレイン領域を形成する工程と、
上記第１のポリシリコン層、上記ゲート絶縁膜、上記ゲート電極、および上記２つの第２のポリシリコン層を覆う層間絶縁膜を形成する工程と、
上記層間絶縁膜の表面から少なくとも上記２つの第２のポリシリコン層に達する２つのコンタクトホールを形成する工程と、
上記２つのコンタクトホールを貫通して上記２つの第２のポリシリコン層または上記ソース領域および上記ドレイン領域の少なくとも一方に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴とする薄膜トランジスタ素子の製造方法。
【請求項４】
上記ゲート電極の形成は、上記ポリシリコンの薄膜の一部を除去する処理により、上記２つのポリシリコン層の形成と一括してなされる、請求項３に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ素子およびその製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタ素子としては、図１０に示すものがある。この薄膜トランジスタ素子Ｘは、たとえば液晶表示装置の画素スイッチングに用いられるものであり、基板９１と、チャネル領域９２、ソース領域９５、ドレイン領域９６からなるポリシリコン層と、ゲート電極９４と、ソース電極９８およびドレイン電極９９とを具備している。ゲート電極９４とチャネル領域９２とは、ゲート絶縁膜９３により絶縁されている。ゲート電極９４および上記ポリシリコン層は、層間絶縁膜９７により覆われている。
【０００３】
薄膜トランジスタ素子Ｘにおいては、ＯＦＦ状態に保持されていても、わずかなリーク電流（以下、ＯＦＦ電流）が存在する。ＯＦＦ電流が大きいと、液晶表示装置のコントラストの低下や画質の不均一化を招く。このため、ＯＦＦ電流をできる限り小さくすることが望ましい。一方、薄膜トランジスタ素子がＯＮ状態であるときに流れるＯＮ電流は、コントラストの向上などのために、大きいことが望ましい。すなわち、ＯＮ電流とＯＦＦ電流の比であるＯＮ／ＯＦＦ電流比が大きいほど画質の向上を図ることができる。
【０００４】
また、ソース電極９８およびドレイン電極９９は、ソース領域９５の表層領域９５’およびドレイン領域９６の表層領域９６’にそれぞれ接触している。これらの接触部には、いわゆるオーミックコンタクトが形成されていることが必要とされる。オーミックコンタクトが適切に形成されていれば、低抵抗化および低インダクタンス化が可能であり、ソース電極９８およびドレイン電極９９と、ソース領域９５およびドレイン領域９６との電気導通性が向上するからである。
【０００５】
しかしながら、薄膜トランジスタ素子Ｘにおいては、上記ＯＮ／ＯＦＦ電流比の増大と、上記オーミックコンタクトの適切な形成とをさらに図ることが困難であった。すなわち、まず、上記ＯＮ／ＯＦＦ電流比を大きくする手法としては、上記ポリシリコン層の薄膜化が有効であることが一般的に知られている。一方、上記オーミックコンタクトを適切に形成するためには、ソース電極９８およびドレイン電極９９の図中下面を、ソース領域９５、ドレイン領域９６、およびこれらの表層領域９５’，９６’内にとどめておく必要がある。ソース電極９８およびドレイン電極９９の図中下面の位置は、層間絶縁膜９７にコンタクトホール９７ａ，９７ｂを形成するためのエッチング処理において、そのエッチング深さを制御することにより決定される。このため、上記ポリシリコン層の厚みが厚いほど、上記エッチング深さの制御が容易となり、上記オーミックコンタクトの形成に好ましい。このように、ＯＮ／ＯＦＦ電流比の増大と、オーミックコンタクトの適切な形成とを図るためには、上記ポリシリコン層の厚み設定について、互いに相反する要求を満たす必要があった。
【０００６】
【特許文献１】特開平１０−２７０７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した事情のもとで考え出されたものであって、ＯＮ／ＯＦＦ電流比を大きくするとともに、ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明では、次の技術的手段を講じている。
【０００９】
本発明の第１の側面によって提供される薄膜トランジスタ素子は、基板と、上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有する第１のポリシリコン層と、上記第１のポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、上記第１のポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、上記ソース領域および上記ドレイン領域にそれぞれ繋がる２つの第２のポリシリコン層をさらに備えており、かつ、上記ソース電極および上記ドレイン電極の上記基板側の先端は、それぞれ上記２つの第２のポリシリコン層または上記ソース領域および上記ドレイン領域の少なくとも一方に接していることを特徴としている。
【００１０】
このような構成によれば、上記第１のポリシリコン層の薄膜化を図りつつ、上記第２のポリシリコン層を比較的厚みの大きいものとすることが可能である。上記第２のポリシリコン層が厚いほど、上記ゲート電極および上記ドレイン電極の上記基板側の先端と、上記第２のポリシリコン層または上記ソース領域および上記ドレイン領域とを容易に接触させることができる。これらにより、ＯＮ／ＯＦＦ電流比の増大を図りつつ、オーミックコンタクトを適切に形成することができる。
【００１１】
本発明の好ましい実施の形態においては、上記各第２のポリシリコン層の少なくとも一部は、上記ゲート絶縁膜を覆っている。このような構成によれば、上記ソース電極および上記ドレイン電極と上記第２のポリシリコン層との接触面積を大きくすることができる。したがって、オーミックコンタクトの形成に有利である。
【００１２】
本発明の第２の側面によって提供される薄膜トランジスタ素子の製造方法は、基板上に第１のポリシリコン層を形成する工程と、上記第１のポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、上記ゲート絶縁膜のうち、上記第１のポリシリコン層においてソース領域およびドレイン領域の形成予定領域を覆う部分を取り除く工程と、上記第１のポリシリコン層および上記ゲート絶縁膜を覆うポリシリコンの薄膜を形成する工程と、上記ポリシリコンの薄膜の一部を除去することにより、上記ソース領域およびドレイン領域の形成予定領域にそれぞれ繋がる２つの第２のポリシリコン層を形成する工程と、ゲート電極を形成する工程と、上記第１のポリシリコン層にインプラテーションを施すことにより、上記ソース領域および上記ドレイン領域を形成する工程と、上記第１のポリシリコン層、上記ゲート絶縁膜、上記ゲート電極、および上記２つの第２のポリシリコン層を覆う層間絶縁膜を形成する工程と、上記層間絶縁膜の表面から少なくとも上記２つの第２のポリシリコン層に達する２つのコンタクトホールを形成する工程と、上記２つのコンタクトホールを貫通して上記２つの第２のポリシリコン層または上記ソース領域および上記ドレイン領域の少なくとも一方に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴としている。
【００１３】
このような構成によれば、本発明の第１の側面により提供される薄膜トランジスタ素子を適切に製造することができる。特に、上記コンタクトホールの先端を上記第２のポリシリコン層または上記ソース領域およびドレイン領域内に位置させることが容易であり、オーミックコンタクトを適切に形成することができる。
【００１４】
本発明の好ましい実施の形態においては、上記ゲート電極の形成は、上記ポリシリコンの薄膜の一部を除去する処理により、上記２つのポリシリコン層の形成と一括してなされる。このような構成によれば、上記第２のポリシリコン層を形成するための専用の工程が不要であり、作業効率の向上に適している。
【００１５】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００１７】
図１は、本発明に係る薄膜トランジスタ素子の一例を示している。この薄膜トランジスタ素子Ａは、基板１、第１のポリシリコン層２、２つの第２のポリシリコン層３Ａ，３Ｂ、ゲート電極４、ソース電極５Ａ，ドレイン電極５Ｂ、ゲート絶縁膜６、および層間絶縁膜７を具備して構成されている。薄膜トランジスタ素子Ａは、たとえば液晶表示装置（図示略）にマトリクス状に配置された複数の画素（図示略）について、それぞれの画素に対応する液晶層（図示略）の偏光状態を切り替えるいわゆる画素スイッチングのために用いられるものである。
【００１８】
基板１は、いわゆる絶縁基板であり、たとえば石英ガラスからなる。基板１の表面を平滑化するために、ＳｉＯ2などの絶縁膜が形成される場合もある。
【００１９】
第１のポリシリコン層２は、基板１上に形成されており、その厚さが３００Å程度とされている。第１のポリシリコン層２には、チャネル領域２１、ソース領域２２Ａ、およびドレイン領域２２Ｂが形成されている。これにより、第１のポリシリコン層２は、薄膜トランジスタ素子Ａのスイッチング機能を実現するいわゆる活性層となっている。チャネル領域２１は、第１のポリシリコン層２のほぼ中央に位置している。ソース領域２２Ａおよびドレイン領域２２Ｂは、チャネル領域２１を挟むように配置されている。ソース領域２２Ａおよびドレイン領域２２Ｂは、後述するインプラテーション処理により得られるｎ+型のポリシリコンからなる。
【００２０】
ゲート絶縁膜６は、たとえばＳｉＯ2からなり、第１のポリシリコン層２を覆っている。ゲート絶縁膜６は、たとえば８００Å程度の厚さとされる。ゲート絶縁膜６には、ソース領域２２Ａおよびドレイン領域２２Ｂの図中上方に位置するホール６ａ，６ｂが形成されている。
【００２１】
２つの第２のポリシリコン層３Ａ，３Ｂは、ゲート絶縁膜６のホール６ａ，６ｂを埋めるように形成されており、ソース領域２２Ａおよびドレイン領域２２Ｂにそれぞれ繋がっている。第２のポリシリコン層３Ａ，３Ｂは、それぞれ厚みが４０００Å程度、図中の幅が１０μｍ程度のサイズとされている。第２のポリシリコン層３Ａ，３Ｂには、それぞれ鍔部３Ａａ，３Ｂａが形成されている。これにより、第２のポリシリコン層３Ａ，３Ｂは、ゲート絶縁膜６の一部を覆っている。
【００２２】
ゲート電極４は、チャネル領域２１に作用させる電界を発生させるためのものであり、ゲート絶縁膜６を介してチャネル領域２１の図中上方に設けられている。本実施形態においては、ゲート電極４は、第２のポリシリコン層３Ａ，３Ｂと同材質であるポリシリコンからなり、たとえば４０００Å程度の厚さとされる。ゲート電極４が高電位または低電位の状態とされることにより、薄膜トランジスタ素子ＡがＯＮ状態またはＯＦＦ状態とされ、上記画素に対するスイッチングがなされる。
【００２３】
ソース電極５Ａおよびドレイン電極５Ｂは、金属製の電極であり、たとえばＡｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉからなる。ソース電極５Ａは、画素電極（図示略）に導通しており、ドレイン電極５Ｂは、信号配線（図示略）に導通している。薄膜トランジスタ素子ＡがＯＮ状態とされると、ソース電極５Ａとドレイン電極５Ｂとの間に画素電圧による電流が流れる。ソース電極５Ａおよびドレイン電極５Ｂの先端は、２つの第２のポリシリコン層３Ａ、３Ｂ内にそれぞれ進入している。ソース電極５Ａおよびドレイン電極５Ｂそれぞれの図中下面と２つの第２のポリシリコン層３Ａ、３Ｂとの接触部には、それぞれオーミックコンタクトが形成されている。オーミックコンタクトとは、おもに半導体と金属との接触状態のうち、それぞれの仕事関数や電子親和力の違いから生じる接触障壁を小さくすることにより、電圧−電流特性が線形となっているものをいう。なお、本実施形態と異なり、ソース電極５Ａおよびドレイン電極５Ｂの先端が、第２のポリシリコン層３Ａ，３Ｂを貫通し、ソース領域２２Ａおよびドレイン領域２２Ｂ内に進入する構成としてもよい。
【００２４】
層間絶縁膜７は、たとえばＳｉＯ2またはＳｉＮからなり、基板１、第１のポリシリコン層２、第２のポリシリコン層３Ａ，３Ｂ、ゲート絶縁膜６、およびゲート電極４や、ソース電極５Ａおよびドレイン電極５Ｂそれぞれの図中下部を覆っている。層間絶縁膜７には、コンタクトホール７ａ，７ｂが形成されており、ソース電極５Ａおよびドレイン電極５Ｂがそれぞれ貫通している。層間絶縁膜７の表面には、ソース電極５Ａおよびドレイン電極５Ｂの図中上端がそれぞれ露出している。
【００２５】
次に、薄膜トランジスタ素子Ａの製造方法について、図面を参照しつつ以下に説明する。
【００２６】
まず、図２に示すように石英ガラス製の基板１を準備し、この基板１上に第１のポリシリコン層２を形成する。第１のポリシリコン層２の形成は、成膜ガスとしてＳｉＨ4、キャリアガスとしてＮ2またはＨｅを用いたＣＶＤ法により厚さ５００Å程度のポリシリコンの薄膜を形成し、このポリシリコンの薄膜に対してドライエッチングなどによるパターン形成を施すことにより行う。
【００２７】
次に、図３に示すように、第１のポリシリコン層２を覆うようにゲート絶縁膜６を形成する。これは、たとえば、第１のポリシリコン層２を９５０〜１０５０℃程度でいわゆるＯ2ドライ酸化させることにより行う。これにより、第１のポリシリコン層２の厚さが３００Å程度に減じるとともに、８００Å程度の厚さのＳｉＯ2からなるゲート絶縁膜６が形成される。
【００２８】
ゲート絶縁膜６を形成した後は、図４に示すように、ゲート絶縁膜６にホール６ａ，６ｂを形成する。これらのホール６ａ，６ｂの形成は、たとえば、ＣＦ4またはＣ4Ｆ8とＡｒなどを用いたドライエッチングによりなされる。
【００２９】
続いて、図５に示すように、ポリシリコンの薄膜３’を形成する。ポリシリコンの薄膜３’の形成は、第１のポリシリコン層２の形成と同様に、成膜ガスとしてＳｉＨ4、キャリアガスとしてＮ2またはＨｅを用いたＣＶＤ法によりなされる。この際、ゲート絶縁膜６の図中上面からポリシリコンの薄膜３’の図中上面までの厚さを４０００Å程度としておく。これにより、ポリシリコンの薄膜３’は、ゲート絶縁膜６を覆い、かつホール６ａ，６ｂを埋めるように形成される。
【００３０】
次に、ポリシリコンの薄膜３’に対してパターン形成を施すことにより、図６に示すように、ゲート電極４および２つの第２のポリシリコン層３Ａ，３Ｂを形成する。このパターン形成は、ＳＦ6を用いたドライエッチングなどによりなされる。図５に示すポリシリコンの薄膜３’のうち、チャネル領域２１の図中上方に位置する部分を残存させて、図６に示すゲート電極４とする。また、図５に示すポリシリコンの薄膜３’のうち、２つのホール６ａ，６ｂを埋めている部分およびこれらの図中上方にある部分を残存させて、図６に示す２つの第２のポリシリコン層３Ａ，３Ｂとする。第２のポリシリコン層３Ａ，３Ｂの図中上部の幅を、ホール６ａ，６ｂの幅よりも大とする。これにより、第２のポリシリコン層３Ａ，３Ｂには、ゲート絶縁膜６の一部を覆う鍔部３Ａａ，３Ｂａがそれぞれ形成されることとなる。ゲート電極４および２つの第２のポリシリコン層３Ａ，３Ｂを形成したのちは、たとえばヒ素を用いたインプラテーション処理を施すことにより、ソース領域２２Ａおよびドレイン領域２２Ｂを形成する。第１のポリシリコン層２のうちソース領域２２Ａおよびドレイン領域２２Ｂに挟まれた部分がチャネル領域２１となる。
【００３１】
続いて、図７に示すように、ＳｉＯ2またはＳｉＮからなる層間絶縁膜７を形成する。層間絶縁膜７の形成は、たとえば４００℃程度の環境下においてプラズマＣＶＤ法を用いてなされる。
【００３２】
層間絶縁膜７を形成した後は、図８に示すように、たとえばドライエッチングによりコンタクトホール７ａ，７ｂを形成する。本実施形態においては、上記ドライエッチングにおける処理時間などを適切に設定することにより、コンタクトホール７ａ，７ｂの図中底面がそれぞれ第２のポリシリコン層３Ａ，３Ｂ内に位置するものとしている。なお、コンタクトホール７ａ，７ｂの図中底面の位置としては、第２のポリシリコン層３Ａ，３Ｂの図中上面以下、基板１の図中上面より上としておく。すなわち、本実施形態と異なり、上記エッチング処理をさらに進めて、コンタクトホール７ａ，７ｂの図中底面を、第２のポリシリコン層３Ａ，３Ｂを通過させて、ソース領域２２Ａおよびドレイン領域２２Ｂ内に到達させてもよい。
【００３３】
次に、図９に示すように金属層５’を形成する。金属層５’の形成は、たとえばＡｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉを用いたスパッタ法により行う。スパッタ法によれば、コンタクトホール７ａ，７ｂ内を埋めるように金属層５’を形成することができる。
【００３４】
この後は、金属層５’に対してドライエッチングなどを施すことにより、図１に示すソース電極５Ａおよびドレイン電極５Ｂを形成する。ソース電極５Ａおよびドレイン電極５Ｂを形成した後は、全体を４００〜４５０℃程度に昇温することにより、ソース電極５Ａおよびドレイン電極５Ｂを第２のポリシリコン層３Ａ，３Ｂに対してそれぞれ沈降させる。これにより、ソース電極５Ａおよびドレイン電極５Ｂと第２のポリシリコン層３Ａ，３Ｂとの間にオーミックコンタクトを適切に形成することができる。以上の工程により、薄膜トランジスタ素子Ａが得られる。
【００３５】
次に、薄膜トランジスタ素子Ａの作用について説明する。
【００３６】
本実施形態によれば、図１に示すように、第１のポリシリコン層２の薄膜化を図る一方、ソース領域２２Ａまたはドレイン領域２２Ｂと第２のポリシリコン層３Ａ，３Ｂとを合わせた厚さを大きくすることが可能である。このため、まず、第１のポリシリコン層２のうち、チャネル領域２１をたとえば３００Å程度の薄膜とすることにより、ＯＮ／ＯＦＦ電流比の増大を図ることができる。一方、ソース電極５Ａおよびドレイン電極５Ｂの図中下面を第２のポリシリコン層３Ａ，３Ｂ内に位置させておくことが容易である。これにより、オーミックコンタクトを適切に形成することができる。このように、薄膜トランジスタ素子Ａは、ＯＮ／ＯＦＦ電流比の増大と、オーミックコンタクトの形成促進との両立を図るのに適している。
【００３７】
特に、本実施形態においては、第１のポリシリコン層２の厚さが３００Å程度であるのに対し、第２のポリシリコン層３Ａ，３Ｂの厚さが４０００Å程度と１０倍以上とされている。このため、コンタクトホール７ａ，７ｂを形成するためのエッチングにおいて、コンタクトホール７ａ，７ｂ底面の位置を制御することが容易である。これにより、ソース電極５Ａおよびドレイン電極５Ｂの図中下面を第２のポリシリコン層３Ａ，３Ｂ内に適切に位置させることが可能である。さらに、ソース電極５Ａおよびドレイン電極５Ｂの図中の幅が１０μｍ程度とされていることにより、ソース電極５Ａおよびドレイン電極５Ｂの図中下面と第２のポリシリコン層３Ａ，３Ｂとの接触面積が大きくなり、オーミックコンタクトの形成に好適である。
【００３８】
また、第２のポリシリコン層３Ａ，３Ｂは、鍔部３Ａａ，３Ｂａが形成されていることにより、ソース電極５Ａおよびドレイン電極５Ｂとの接触面積を大きくすることが可能である。このことは、オーミックコンタクトの形成に有利である。さらに、図８に示すコンタクトホール７ａ，７ｂの形成において、そのエッチング処理に位置ずれがあっても、コンタクトホール７ａ，７ｂの位置が第２のポリシリコン層３Ａ，３Ｂから外れてしまうことを防止することが可能である。したがって、薄膜トランジスタ素子Ａの歩留まり向上を図ることができる。
【００３９】
薄膜トランジスタ素子Ａの製造においては、図５および図６に示すように、ポリシリコンの薄膜３’からゲート電極４と２つの第２のポリシリコン層３Ａ，３Ｂとを、一括して形成する。このため、第２のポリシリコン層３Ａ，３Ｂを形成するための専用の工程が不要であり、作業効率の低下を回避することができる。また、ゲート電極４と２つの第２のポリシリコン層３Ａ，３ｂとは、ドライエッチングなどを用いた同一の処理において形成可能である。このため、これらの相対的な位置あわせを特に行う必要が無く、製作精度の向上に好ましい。
【００４０】
本発明に係る薄膜トランジスタ素子およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る薄膜トランジスタ素子の各部の具体的な構成は、種々に設計変更自在である。また、本発明に係る薄膜トランジスタ素子の製造方法に含まれる各処理は、種々に変更自在である。
【００４１】
ゲート電極としては、上述した実施形態のように、第２のポリシリコン層と一括して形成することが作業効率の向上に好ましいが、本発明はこれに限定されず、たとえばＡｌ、Ｔａ、Ｗなどの金属を用いて形成してもよい。
【００４２】
ゲート絶縁膜は、第１のポリシリコン層の全体を覆うものに限定されず、第１のポリシリコン層とゲート電極とを確実に絶縁できる形状であればよい。また、その材質も上述した実施形態のものに限定されず、絶縁に適した材料を用いることができる。
【００４３】
本発明に係る薄膜トランジスタ素子は、液晶表示装置のスイッチングに用いられるのに適しているが、これは一例でありこれに限定されるものではない。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る薄膜トランジスタ素子の一例を示す要部断面図である。
【図２】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図３】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図４】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図５】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図６】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図７】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図８】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図９】本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。
【図１０】従来の薄膜トランジスタ素子の一例を示す要部断面図である。
【符号の説明】
【００４５】
Ａ      薄膜トランジスタ素子
１      基板
２      第１のポリシリコン層
３      第２のポリシリコン層
３’    ポリシリコンの薄膜
４      ゲート電極
５Ａ    ソース電極
５Ｂ    ドレイン電極
６      ゲート絶縁膜
７      層間絶縁膜
７ａ，７ｂ  コンタクトホール
２１    チャネル領域
２２Ａ    ソース領域
２２Ｂ    ドレイン領域
【図１】
2006229026.tif 000003
【図２】
2006229026.tif 000004
【図３】
2006229026.tif 000005
【図４】
2006229026.tif 000006
【図５】
2006229026.tif 000007
【図６】
2006229026.tif 000008
【図７】
2006229026.tif 000009
【図８】
2006229026.tif 000010
【図９】
2006229026.tif 000011
【図１０】
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