(57)【要約】【課題】  転送するパラレルデータが入力されない場合に、消費電力を低減するパラレル／シリアル変換回路及び電子機器を提供すること。【解決手段】  本発明にかかるパラレル／シリアル変換回路は、ＲＧＢパラレルデータとドットクロックが入力され、逓倍クロックに基づいてＲＧＢパラレルデータをＲＧＢシリアルデータに変換するデータ変換回路５１と、逓倍クロックを出力し、スタンバイ信号によって逓倍クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。【選択図】  図２
2006094256.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータとパラレル転送用クロックが入力され、シリアル変換用クロックに基づいて前記パラレルデータをシリアルデータに変換するデータ変換回路と、
前記シリアル変換用クロックを出力し、ＰＬＬ制御信号によって前記シリアル変換用クロックの出力動作を停止するＰＬＬ回路と、
を備えるパラレル／シリアル変換回路。
【請求項２】
前記パラレル転送用クロックに基づいて前記ＰＬＬ制御信号を出力するＰＬＬ制御回路をさらに備える、
請求項１に記載のパラレル／シリアル変換回路。
【請求項３】
前記ＰＬＬ制御回路は、前記パラレル転送用クロックが所定の期間、入力されない場合に前記ＰＬＬ回路の出力動作を停止させる、
請求項２に記載のパラレル／シリアル変換回路。
【請求項４】
前記ＰＬＬ制御回路は、
前記パラレル転送用クロックが入力されない間、前記シリアル変換用クロックをカウントするカウンタ回路と、
前記カウンタのカウント値に基づいて前記ＰＬＬ制御信号を出力する出力回路とを有する、
請求項３に記載のパラレル／シリアル変換回路。
【請求項５】
前記パラレルデータは、パラレルな画像データであり、
前記パラレル転送用クロックは、ドットクロックである、
請求項１乃至４のいずれか一つに記載のパラレル／シリアル変換回路。
【請求項６】
パラレルな画像データを生成する画像データ生成部と、
前記パラレルな画像データをシリアルな画像データに変換するパラレル／シリアル変換部と、
前記シリアルな画像データに基づき画像を表示する表示部とを備え、
前記パラレル／シリアル変換部は、ＰＬＬ制御信号によって当該動作を停止するＰＬＬ回路を有する、
電子機器。
【請求項７】
前記パラレル／シリアル変換部は、前記パラレルな画像データを転送するための画像同期信号に基づいて前記ＰＬＬ制御信号を生成する、
請求項６に記載の電子機器。
【請求項８】
前記パラレル／シリアル変換部は、前記画像同期信号が所定の期間、入力されない場合に前記ＰＬＬ回路の動作を停止させる、
請求項７に記載の電子機器。
【請求項９】
前記画像データ生成部の前記パラレルな画像データの出力を制御するとともに、前記ＰＬＬ制御信号を生成する制御部をさらに備える、
請求項６に記載の電子機器。
【請求項１０】
第１及び第２の半導体装置を備え、
前記第１の半導体装置は、前記パラレル／シリアル変換部を有し、
前記第２の半導体装置は、前記画像データ生成部を有する、
請求項６乃至９のいずれか一つに記載の電子機器。
【請求項１１】
第１の半導体装置を備え、
前記第１の半導体装置は、前記パラレル／シリアル変換部及び前記画像データ生成部を有する、
請求項６乃至９のいずれか一つに記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレル／シリアル変換回路及び電子機器に関し、特に、ＰＬＬ回路を有するパラレル／シリアル変換回路及び電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話機等の電子機器の小型化が進んでおり、小型化とともに電子機器における消費電力の低減が強く望まれている。このような電子機器では、内部や外部のインタフェースとして、パラレルデータを転送するパラレルインタフェースやシリアルデータを転送するシリアルインタフェースが利用されている。
【０００３】
シリアルインタフェースの一例としてＣＭＡＤＳ（Current Mode Advanced Differential Signaling）が知られている。ＣＭＡＤＳでは、少ない本数のＣＭＡＤＳバスによって大量なデータを高速に転送することができる。尚、ＣＭＡＤＳを用いた従来の半導体集積回路として特許文献１が知られている。
【０００４】
例えば、パラレルデータをＣＭＡＤＳバス等のシリアルインタフェースにより転送するためには、パラレル／シリアル変換回路が必要である。図１１は、従来のパラレル／シリアル変換回路の構成を示す回路図である。従来のパラレル／シリアル変換回路は、図に示されるように、データ変換回路１０１とＰＬＬ回路１０２を備えている。
【０００５】
ＰＬＬ回路１０２は、入力される逓倍元クロックを逓倍して、データ変換するための逓倍クロックを生成する。データ変換回路１０１には、パラレルクロック（パラレル転送用クロック）に同期してパラレルデータが入力され、ＰＬＬ回路１０２から出力される逓倍クロックに基づいてパラレルデータをシリアルデータに変換し、シリアルデータをシリアルクロック（シリアル転送用クロック）に同期して出力する。
【０００６】
しかしながら、従来のパラレル／シリアル変換回路では、転送するパラレルデータが入力されていない場合でも、ＰＬＬ回路が動作し続けてしまう。つまり、逓倍元クロックの入力を停止したとしても、ＰＬＬ回路内部のＶＣＯの自走により、自走周波数を発振し続けてしまう。したがって、転送するパラレルデータが無い場合でも、ＰＬＬ回路で数百μＡ程度の電力が消費されてしまうという問題がある。
【特許文献１】特開２００３−６００６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、従来のパラレル／シリアル変換回路では、転送するパラレルデータが入力されない場合でも、電力が消費されてしまうという問題点があった。
【０００８】
本発明は、このような問題点を解決するためになされたもので、転送するパラレルデータが入力されない場合に、消費電力を低減するパラレル／シリアル変換回路及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかるパラレル／シリアル変換回路は、パラレルデータとパラレル転送用クロックが入力され、シリアル変換用クロックに基づいて前記パラレルデータをシリアルデータに変換するデータ変換回路と、前記シリアル変換用クロックを出力し、ＰＬＬ制御信号によって前記シリアル変換用クロックの出力動作を停止するＰＬＬ回路と、を備えるものである。これにより、転送するパラレルデータが入力されない場合に、消費電力を低減することができる。
【００１０】
上述のパラレル／シリアル変換回路は、前記パラレル転送用クロックに基づいて前記ＰＬＬ制御信号を出力するＰＬＬ制御回路をさらに備えていてもよい。これにより、効果的に消費電力を低減することができる。
【００１１】
上述のパラレル／シリアル変換回路において、前記ＰＬＬ制御回路は、前記パラレル転送用クロックが所定の期間、入力されない場合に前記ＰＬＬ回路の出力動作を停止させてもよい。これにより、さらに消費電力を低減することができる。
【００１２】
上述のパラレル／シリアル変換回路において、前記ＰＬＬ制御回路は、前記パラレル転送用クロックが入力されない間、前記シリアル変換用クロックをカウントするカウンタ回路と、前記カウンタのカウント値に基づいて前記ＰＬＬ制御信号を出力する出力回路とを有するものであってもよい。これにより、効率よく消費電力を低減することができる。
【００１３】
上述のパラレル／シリアル変換回路において、前記パラレルデータは、パラレルな画像データであり、前記パラレル転送用クロックは、ドットクロックであってもよい。これにより、画像データをパラレル／シリアル変換する場合に、消費電力を低減することができる。
【００１４】
本発明にかかる電子機器は、パラレルな画像データを生成する画像データ生成部と、前記パラレルな画像データをシリアルな画像データに変換するパラレル／シリアル変換部と、前記シリアルな画像データに基づき画像を表示する表示部とを備え、前記パラレル／シリアル変換部は、ＰＬＬ制御信号によって当該動作を停止するＰＬＬ回路を有するものである。これにより、転送するパラレルデータが入力されない場合に、消費電力を低減することができる。
【００１５】
上述の電子機器において、前記パラレル／シリアル変換部は、前記パラレルな画像データを転送するための画像同期信号に基づいて前記ＰＬＬ制御信号を生成するものであってもよい。これにより、効果的に消費電力を低減することができる。
【００１６】
上述の電子機器において、前記パラレル／シリアル変換部は、前記画像同期信号が所定の期間、入力されない場合に前記ＰＬＬ回路の動作を停止させるものであってもよい。これにより、さらに消費電力を低減することができる。
【００１７】
上述の電子機器は、前記画像データ生成部の前記パラレルな画像データの出力を制御するとともに、前記ＰＬＬ制御信号を生成する制御部をさらに備えていてもよい。これにより、効率よく消費電力を低減することができる。
【００１８】
上述の電子機器は、第１及び第２の半導体装置を備え、前記第１の半導体装置は、前記パラレル／シリアル変換部を有し、前記第２の半導体装置は、前記画像データ生成部を有するものであってもよい。これにより、既存のパラレルインタフェースを有する半導体装置を利用することができる。
【００１９】
上述の電子機器は、第１の半導体装置を備え、前記第１の半導体装置は、前記パラレル／シリアル変換部及び前記画像データ生成部を有するものであってもよい。これにより、電子機器の小型化を図ることができる。
【発明の効果】
【００２０】
本発明によれば、転送するパラレルデータが入力されない場合に、消費電力を低減するパラレル／シリアル変換回路及び電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
発明の実施の形態１．
まず、図１を用いて、本発明の実施の形態１にかかる携帯電話機の構成について説明する。この携帯電話機１は、図に示されるように、下部本体２と、上部本体３とから構成されており、下部本体２と上部本体３は、ヒンジ部４を介して、回動自在に連結されている。
【００２２】
下部本体２は、画像データ生成部２１、パラレル／シリアル変換部２２、制御部２３を備えており、上部本体３は、液晶パネル３１と液晶ドライバ３２を備えている。その他、下部本体２はマイクやキーボタン等を有し、上部本体３はスピーカ等を有している。尚、下部本体２でキーボタン等を有する面を操作面といい、上部本体３で液晶パネル３１が視認される面を表示面という。
【００２３】
携帯電話機１は、例えば、折り畳み型やリボルバー型、リバース型等の携帯電話であり、ヒンジ部４を軸として上部本体３を回転させることができる。例えば、携帯電話機１が折り畳み型の場合、ヒンジ部４の軸方向は、下部本体２の操作面に対し水平方向であり、上部本体３の表示面と下部本体２の操作面が接するように閉じることができる。また、携帯電話機１がリボルバー型の場合、ヒンジ部４の軸方向は、下部本体２の操作面に対し垂直方向であり、上部本体３の裏面（表示面の反対側の面）と下部本体２の操作面が接するように閉じる（スライドする）ことができる。さらに、携帯電話機１がリバース型の場合、ヒンジ部４は２つの軸を有し、一方の軸方向は下部本体２の操作面に対し水平方向、他方の軸方向は下部本体２の操作面に対し垂直方向であり、上部本体３の表示面と下部本体２の操作面が接するように、もしくは、上部本体３の裏面と下部本体２の操作面が接するように閉じることができる。
【００２４】
尚、以下では、携帯電話機１を開いて、下部本体２のキーボタン等をユーザが操作する状態のことを操作状態といい、携帯電話機１を閉じて、下部本体２のキーボタン等をユーザが操作しない状態のことを待ち受け状態（非操作状態）という。また、操作状態と待ち受け状態の切り替えは、携帯電話機１の開閉のみに限らず、キーボタン等によって行ってもよい。
【００２５】
画像データ生成部２１とパラレル／シリアル変換部２２は、パラレルバス（パラレルインタフェース）により接続されている。このパラレルバスによって、ＲＧＢパラレルデータとドットクロックが入出力される。パラレルバスは、例えば、１８ビットのＲＧＢパラレルデータを同時に転送するバスである。ＲＧＢパラレルデータは、１画素を構成するＲ（赤）とＧ（緑）とＢ（青）のデータが並べられたデータであり、例えば、Ｒ、Ｇ、Ｂがそれぞれ６ビットのデータである。ドットクロックは、画像同期信号であり、ＲＧＢパラレルデータを転送するタイミングを規定するパラレル転送用クロックである。
【００２６】
ヒンジ部４は、軸によって形状や大きさが異なるが、例えば、携帯電話機１がリボルバー型やリバース型の場合、上部本体３や下部本体２よりも幅が狭くなる。このため、ヒンジ部４には、幅の狭いシリアルバス（シリアルインタフェース）が設けられている。
【００２７】
パラレル／シリアル変換部２２と液晶ドライバ３２は、このシリアルバスにより接続されている。シリアルバスによって、ＲＧＢシリアルデータとシリアルクロックが入出力される。シリアルバスは、例えば、１対や２対のＣＭＡＤＳバスであり、ＲＧＢシリアルデータを１ビットずつ転送するバスである。ＣＭＡＤＳバスを利用することで、少ない本数の配線で高速にデータ転送できるとともに、消費電力を抑えることができる。シリアルクロックは、ＣＭＡＤＳクロック等であり、ＲＧＢシリアルデータを転送するタイミングを規定するシリアル転送用クロックである。
【００２８】
制御部２３は、例えば、ＣＰＵ等であり、携帯電話機１の各種制御を行う。制御部２３は、例えば、ユーザの操作にしたがって液晶パネル３１に所望の画像データを表示するための制御を行う。制御部２３は、画像データ生成部２１からの画像データの出力を制御や、パラレル／シリアル変換部２２の変換動作の制御、特に、パラレル／シリアル変換部２２内のＰＬＬ回路の動作（逓倍クロックの出力動作）の制御を行う。
【００２９】
画像データ生成部２１は、例えば、グラフィックチップやアプリケーションチップ等であり、液晶パネル３１に表示する画像データを生成する。画像データ生成部２１は、制御部２３の制御に従い、画像データであるＲＧＢパラレルデータを生成する。画像データ生成部２１は、ＲＧＢパラレルデータを転送する場合、パラレル／シリアル変換部２２へドットクロックを出力するとともに、ドットクロックに同期してＲＧＢパラレルデータを出力する。また、ＲＧＢパラレルデータを転送しない場合、画像データ生成部２１は、パラレル／シリアル変換部２２へドットクロックを出力しない。
【００３０】
パラレル／シリアル変換部２２は、例えば、ブリッジＩＣ（ブリッジチップ）等であり、パラレルデータをシリアルデータに変換する。パラレル／シリアル変換部２２は、画像データ生成部２１からドットクロックにしたがってＲＧＢパラレルデータを受け取り、ＲＧＢパラレルデータをＲＧＢシリアルデータに変換し、ＲＧＢシリアルデータをシリアルクロックに同期して液晶ドライバ３２へ出力する。また、パラレル／シリアル変換部２２は、制御部２３の制御にしたがい、内部のＰＬＬ回路の動作状態を切り替え、シリアル変換を行う。
【００３１】
液晶ドライバ３２は、液晶パネル３１に画像データを表示するための駆動回路である。液晶ドライバ３２は、パラレル／シリアル変換部２２からシリアルクロックにしたがってＲＧＢシリアルデータを受け取り、ＲＧＢシリアルデータをパラレルデータに変換した後、駆動信号を生成して液晶パネル３１へ出力する。
【００３２】
液晶パネル３１は、例えば、カラー表示可能な液晶表示パネルである。液晶パネル３１は、液晶ドライバ３２から入力された駆動信号にしたがって画像データを表示する。例えば、ユーザが携帯電話機１を操作状態にすると、液晶パネル３１に画像データが表示される。ユーザが携帯電話機１を待ち受け状態にすると、液晶パネル３１に画像データは表示されない。
【００３３】
次に、図２を用いて、本実施形態にかかるパラレル／シリアル変換部の構成について説明する。パラレル／シリアル変換部２２は、図に示されるように、データ変換回路５１、ＰＬＬ回路５２、マルチプレクサ５３を備えている。上述したように、パラレル／シリアル変換部２２は、画像データ生成部２１からＲＧＢパラレルデータとドットクロックが入力され、ＲＧＢシリアルデータとシリアルクロックを出力する。
【００３４】
さらに、パラレル／シリアル変換部２２には、ドットクロックとは別の外部発振クロック、逓倍元のクロックを選択する逓倍元クロック選択信号、パラレル／シリアル変換回路をスタンバイ状態にするスタンバイ信号が入力される。外部発振クロックと逓倍元クロック選択信号は、画像データ生成部２１から入力されてもよいし、制御部２３や外部発振器等その他の構成要素から入力されてもよい。また、スタンバイ信号は、例えば、制御部２３から入力される。
【００３５】
マルチプレクサ５３は、ＰＬＬ回路５２へ入力する逓倍元クロックを切り替える回路である。マルチプレクサ５３は、ドットクロックと外部発振クロックが入力され、逓倍元クロック選択信号によって選択されたドットクロックもしくは外部発振クロックをＰＬＬ回路５２へ出力する。尚、マルチプレクサ５３を設けずに、ドットクロックもしくは外部発振クロックのいずれかを直接、ＰＬＬ回路５２へ入力してもよい。
【００３６】
ＰＬＬ回路５２は、入力された信号を逓倍する逓倍回路である。ＰＬＬ回路５２は、マルチプレクサ５３からＩＮ端子（入力端子）に入力された逓倍元クロックを逓倍し、逓倍した逓倍クロックをＯＵＴ端子（出力端子）からデータ変換回路５１へ出力する。この逓倍クロックは、データ変換回路５１でシリアル変換するためのシリアル変換用クロックであり、シリアルクロックでもある。
【００３７】
また、本実施形態では、ＰＬＬ回路５２は、ＳＴＢＹ端子（スタンバイ端子）に入力されるスタンバイ信号（ＰＬＬ制御信号）によって、逓倍クロックの出力動作が制御される。ＰＬＬ回路５２は、スタンバイ信号によって、スタンバイ状態とアクティブ状態を切り替える。アクティブ状態は、自走クロック等を逓倍クロックとして出力している状態であり、常にＶＣＯ等の内部回路が動作しているため電力を消費している。スタンバイ状態は、逓倍クロックの出力を停止している状態であり、内部回路が停止しているため電力が消費されない。
【００３８】
例えば、制御部２３は、画像データの表示を行わない場合、スタンバイ信号をＯＮにすることで、ＰＬＬ回路５２をスタンバイ状態にし、画像データの表示を行う場合、スタンバイ信号をＯＦＦにすることで、ＰＬＬ回路５２をアクティブ状態にする。これにより、画像データを表示しない場合の消費電力を低減できる。
【００３９】
データ変換回路５１は、パラレルデータをシリアルデータに変換する回路である。データ変換回路５１は、ＲＧＢパラレルデータ、ドットクロック、ＰＬＬ回路５２が出力する逓倍クロックが入力される。データ変換回路５１は、ドットクロックに基づいてＲＧＢパラレルデータを取得し、逓倍クロックに基づいて、ＲＧＢシリアルパラレルデータをＲＧＢシリアルデータに変換し、ＲＧＢシリアルデータを出力するとともに逓倍クロックをシリアルクロックとして出力する。
【００４０】
例えば、データ変換回路５１は、図３に示すように構成することができる。データ変換回路５１は、データラッチ部６１とシリアル化部６２から構成されている。
【００４１】
データラッチ部６１は、パラレルデータをラッチする回路である。データラッチ部６１は、ＲＧＢパラレルデータとドットクロックが入力される。データラッチ部６１は、ドットクロックのタイミングに合わせてＲＧＢパラレルデータをラッチし、ラッチしたＲＧＢパラレルデータをシリアル化部６２へ出力する。
【００４２】
シリアル化部６２は、パラレルデータをシリアルデータに変換する回路である。シリアル化部６２は、データラッチ部６１から出力されたＲＧＢパラレルデータと、ＰＬＬ回路５２から出力された逓倍クロックが入力される。シリアル化部６２は、逓倍クロックのタイミングに合わせてＲＧＢパラレルデータを順に選択し、選択したデータをＲＧＢシリアルデータとして出力するとともに、逓倍クロックをシリアルクロックとして出力する。
【００４３】
例えば、ＣＭＡＤＳバスにＲＧＢシリアルデータを出力する場合、シリアル化部６２は、出力段にＣＭＡＤＳ送信回路を有している。さらに、受信側の液晶度体場３２にはＣＭＡＤＳ受信回路が設けられており、１つのＣＭＡＤＳ送信回路から複数のＣＭＡＤＳ受信回路へデータを転送することができる。また、ＣＭＡＤＳ送信回路は、入力信号に応じて動作するオープンドレインＭＯＳトランジスタを有している。オープンドレインＭＯＳトランジスタがオンのときにＣＭＡＤＳ受信回路から電流を供給し、小振幅の差動信号によりデータを転送することで、高速化と低消費電力化を実現している。また、オープンドレインＭＯＳトランジスタのオン抵抗を十分小さくすることにより、ＣＭＡＤＳ受信回路が複数であっても、安定したデータ転送が可能となる。
【００４４】
次に、図４及び図５を用いて、本実施形態にかかる携帯電話機の動作について説明する。図４は、携帯電話機１を操作状態から待ち受け状態とした場合のフローチャートである。
【００４５】
図４に示されるように、ユーザが携帯電話機１を操作している間は、液晶パネル３１に画像データが表示されている（Ｓ４０１）。例えば、携帯電話機１を開いた操作状態では、制御部２３の制御により、画像データ生成部２１から所望の画像データに対応するＲＧＢパラレルデータが出力され、パラレル／シリアル変換部２２、液晶ドライバ３２によって、液晶パネル３１に画像データが表示される。
【００４６】
そして、ユーザが携帯電話機１の操作を終了する（Ｓ４０２）。例えば、ユーザは、携帯電話機１を閉じて待ち受け状態にすると、制御部２３がこれを検出し、液晶パネル３１の表示を停止するために、以下の処理を行う。
【００４７】
まず、画像データ生成部２１が出力するドットクロックを停止する（Ｓ４０３）。例えば、画像データ生成部２１は、制御部２３からの制御により画像データの出力を停止するため、ＲＧＢパラレルデータとともにドットクロックの出力を停止する。
【００４８】
次いで、パラレル／シリアル変換部２２のＰＬＬ回路５２をスタンバイ状態とし、パラレル／シリアル変換部２２が出力するシリアルクロックを停止する（Ｓ４０４）。例えば、パラレル／シリアル変換部２２は、制御部２３から入力されるスタンバイ信号にしたがい、ＰＬＬ回路５２をスタンバイ状態とする。そうすると、データ変換回路５１に入力される逓倍クロックが停止し、データ変換回路５１から出力されるシリアルクロックも停止する。
【００４９】
次いで、液晶ドライバ３２をスタンバイモードにする（Ｓ４０５）。例えば、液晶ドライバ３２は、入力されるシリアルクロックが停止すると、スタンバイモードとなり、液晶パネル３１へ出力する駆動信号を停止する。
【００５０】
次いで、液晶パネル３１を非表示状態にする（Ｓ４０６）。例えば、液晶パネル３１は、液晶ドライバ３２からの駆動信号が停止すると、非表示状態となる。このとき、液晶パネル３１がノーマリーホワイトであれば白となり、液晶パネル３１がノーマリーブラックであれば黒となる。こうして、携帯電話機１を待ち受け状態にした場合、液晶パネル３１の表示が停止する。
【００５１】
図５は、携帯電話機１を待ち受け状態から操作状態とした場合のフローチャートである。図５に示されるように、ユーザが携帯電話機１を操作する前は、液晶パネル３１は非表示状態である（Ｓ５０１）。上述のように、携帯電話機１が待ち受け状態の場合、液晶パネル３１に画像データは表示されない。
【００５２】
そして、ユーザが携帯電話機１の操作を再開する（Ｓ５０２）。例えば、ユーザは、携帯電話機１を開いて操作状態にすると、制御部２３がこれを検出し、液晶パネル３１の表示を開始するために、以下の処理を行う。
【００５３】
まず、画像データ生成部２１が出力するドットクロックを復帰する（Ｓ５０３）。例えば、画像データ生成部２１は、制御部２３からの制御により、画像データの出力を開始するため、ＲＧＢパラレルデータとともにドットクロックの出力を開始する。
【００５４】
次いで、パラレル／シリアル変換部２２のＰＬＬ回路５２のスタンバイ状態を解除し、パラレル／シリアル変換部２２が出力するシリアルクロックを復帰する（Ｓ５０４）。例えば、パラレル／シリアル変換部２２は、制御部２３から入力されるスタンバイ信号にしたがい、ＰＬＬ回路５２のスタンバイ状態を解除し、アクティブ状態とする。そうすると、データ変換回路５１に逓倍クロックが入力され、データ変換回路５１から、パラレル／シリアル変換したＲＧＢシリアルデータとともにシリアルクロックが出力される。
【００５５】
次いで、液晶ドライバ３２のスタンバイモードを解除する（Ｓ５０５）。例えば、液晶ドライバ３２は、シリアルクロックが入力されると、スタンバイモードを解除し、ＲＧＢシリアルデータを駆動信号に変換して、駆動信号を液晶パネル３１へ出力する。
【００５６】
次いで、液晶パネル３１が再表示する（Ｓ５０６）。例えば、液晶パネル３１は、液晶ドライバ３２から駆動信号が入力されると、画像データが表示される。こうして、携帯電話機１を操作状態にした場合、液晶パネル３１の表示が再開される。
【００５７】
このような構成により、携帯電話機が待ち受け状態等になり、転送する画像データがない場合に、パラレル／シリアル変換に用いられるＰＬＬ回路をスタンバイ状態にすることにより、消費電力を低減することができる。ＰＬＬ回路をスタンバイ状態にすると逓倍クロックの出力が停止するため、データ変換回路の動作も停止し、さらに消費電力が低減する。特に、携帯電話機では低消費電力化が最優先であるため効果が大きい。
【００５８】
発明の実施の形態２．
次に、図６を用いて、本発明の実施の形態２にかかるパラレル／シリアル変換部の構成について説明する。このパラレル／シリアル変換部２２は、図２の回路と同様に、図１の携帯電話機１に用いられる回路である。また、携帯電話機１の動作も図４及び図５と同様である。尚、図６において、図２と同一の符号を付されたものは同様の要素であり、それらの説明を省略する。
【００５９】
本実施形態のパラレル／シリアル変換部２２は、図２の構成に加えて、ＰＬＬ制御回路５４を備えており、スタンバイ信号を入力するための端子が設けられていない。
【００６０】
ＰＬＬ制御回路５４は、ドットクロックに基づいてＰＬＬ回路５２の出力動作を制御する回路である。実施の形態１では、転送する画像データがない場合、制御部２３等から入力されるスタンバイ信号によってＰＬＬ回路５２をスタンバイ状態にしていたが、本実施形態では、ＰＬＬ制御回路５４によって、転送する画像データがないことを検出し、スタンバイ信号を生成して、ＰＬＬ回路５２をスタンバイ状態とする。
【００６１】
ＰＬＬ制御回路５４は、ドットクロックとＰＬＬ回路５２の逓倍クロックが入力される。ＰＬＬ制御回路５４は、ドットクロックが所定の期間入力されない、つまり、所定の期間変化しない場合に、ＲＧＢパラレルデータがないことを検出し、スタンバイ信号をＰＬＬ回路５２へ出力し、ＰＬＬ回路５２をスタンバイ状態にする。尚、ＰＬＬ制御回路５４は、ドットクロックが所定の期間入力されない場合にスタンバイ信号を出力する構成であることが好ましいが、単にドットクロックが入力されない場合にスタンバイ信号を出力する構成であってもよい。
【００６２】
次に、図７を用いて、本実施形態にかかるＰＬＬ制御回路の構成について説明する。ＰＬＬ制御回路５４は、図に示されるように、ドットクロック変化検出部７１、カウンタ部７２、カウンタ値判定部７３、リミット値記憶部７４、スタンバイ信号出力部７５を備えている。
【００６３】
ドットクロック変化検出部７１は、ドットクロックの変化を検出する。例えば、ドットクロック変化検出部７１は、ドットクロックがローレベルからハイレベル、もしくはハイレベルからローレベルへの変化を検出する。ドットクロック変化検出部７１は、ローレベルからハイレベルの変化と、ハイレベルからローレベルの変化との両方の変化を検出してもよいし、いずれか一方の変化のみ検出してもよい。ドットクロック変化検出部７１は、ローレベルからハイレベルへの変化を検出する場合、信号が所定のレベルに達した場合に変化を検出してもよい。ドットクロック変化検出部７１は、ドットクロックが変化した場合、カウンタ部７２やスタンバイ信号出力部７５へこれを出力する。
【００６４】
カウンタ部７２は、逓倍クロックのクロック数をカウントする。つまり、カウンタ部７２は、逓倍クロックに合わせてカウンタ値をアップする。そして、カウンタ部７２は、ドットクロック変化検出部７１がドットクロックの変化を検出した場合に、カウンタ値をクリア（リセット）する。すなわち、カウンタ部７２は、ドットクロックが入力されない間、つまりドットクロックが変化しない間のクロックをカウントする。カウンタ部７２は、カウント値をカウンタ値判定部７３へ出力する。
【００６５】
リミット値記憶部７４は、カウンタ部７２のカウンタ値のリミット値を記憶する。このリミット値は、ドットクロックの変化がなくなってからＰＬＬ回路５２をスタンバイ状態にするまでの期間を規定する。すなわち、リミット値によって、転送するＲＧＢパラレルデータがないことを検出するための期間が決定される。
【００６６】
カウンタ値判定部７３は、カウンタ部７２のカウント値を判定する。カウンタ値判定部７３は、カウント値がリミット値記憶部７４のリミット値に達したか判定し、転送するＲＧＢパラレルデータがないことを検出する。カウンタ値判定部７３は、カウンタ値がリミット値に達すると、スタンバイ信号出力部７５へこれを出力する。また、カウンタ値判定部７３は、カウンタ値がリミット値に達している間、カウンタ部７２のカウント動作を停止させてもよい。
【００６７】
スタンバイ信号出力部７５は、ＰＬＬ回路５２をスタンバイ状態にするスタンバイ信号を出力する。スタンバイ信号出力部７５は、ドットクロック変化検出部７１が変化を検出している間は、スタンバイ信号にＯＦＦを出力する。スタンバイ信号をＯＦＦにすると、ＰＬＬ回路５２はアクティブ状態となる。スタンバイ信号出力部７５は、カウンタ値判定部７３によってカウンタ値がリミット値に達した場合、スタンバイ信号にＯＮを出力する。スタンバイ信号をＯＮにすると、ＰＬＬ回路５２はスタンバイ状態となる。
【００６８】
次に、図８及び図９を用いて、本実施形態にかかるＰＬＬ制御回路の動作について説明する。図８は、ＰＬＬ制御回路５４の動作を示すフローチャートである。
【００６９】
図８に示されるように、ＰＬＬ制御回路５４は、まず、ドットクロックに変化があるかどうか判定する（Ｓ８０１）。例えば、ドットクロック変化検出部７１は、常に、ドットクロックのレベルを参照し、ドットクロックの変化を検出する。
【００７０】
Ｓ８０１において、ドットクロックに変化があると判定された場合、スタンバイ信号をＯＦＦにする（Ｓ８０２）。例えば、ドットクロック変化検出部７１によって、ドットクロックの変化が検出された場合、スタンバイ信号出力部７５は、スタンバイ信号をＯＦＦにする。
【００７１】
次いで、カウンタ値をクリアする（Ｓ８０３）。例えば、カウンタ部７２は、ドットクロック変化検出部７１によって、ドットクロックの変化が検出された場合、カウンタ値をクリアする。尚、Ｓ８０３の後にＳ８０３が実行されてもよい。そしてさらに、Ｓ８０１が実行され、ドットクロックが監視される。
【００７２】
Ｓ８０１において、ドットクロックに変化がないと判定された場合、カウンタ値をアップする（Ｓ８０４）。例えば、カウンタ部７２は、ドットクロック変化検出部７１がドットクロックの変化を検出しない間、逓倍クロックのクロック数をカウントする。また、カウンタ値がすでにリミット値までカウントされている場合、カウンタ値をアップしなくてもよい。
【００７３】
次いで、カウンタ値がリミット値かどうか判定する（Ｓ８０５）。例えば、カウンタ値判定部７３は、カウンタ部７２のカウンタ値がリミット値記憶部７４のリミット値に達しているか判定する。
【００７４】
Ｓ８０５において、カウンタ値がリミット値であると判定された場合、スタンバイ信号をＯＮにする（Ｓ８０６）。例えば、カウンタ値判定部７３によって、カウンタ値がリミット値に達していると判定された場合、スタンバイ信号出力部７５は、スタンバイ信号をＯＮにする。
【００７５】
Ｓ８０５において、カウンタ値がリミット値ではないと判定された場合、さらにＳ８０１が実行される。例えば、カウンタ値判定部７３によって、カウンタ値がリミット値に達していないと判定された場合、さらにＳ８０１が実行され、ドットクロックが監視される。
【００７６】
図９は、ＰＬＬ制御回路５４の動作を示すタイミングチャートである。図９に示されるように、転送するＲＧＢパラレルデータがある期間では、ドットクロックはハイレベルとローレベルを繰り返し、転送するＲＧＢパラレルデータがない期間では、ドットクロックはローレベルのままである。ドットクロック変化検出部７１は、このドットクロックのレベルの変化を検出する。この例では、ドットクロックがローレベルからハイレベルに変化した場合と、ハイレベルからローレベルに変化した場合にドットクロックの変化を検出する。
【００７７】
ＰＬＬ回路５２から出力される逓倍クロックは、ドットクロックもしくは外部発振クロックを逓倍したクロックである。ＰＬＬ回路５２に外部発振クロックが入力された場合は、常に、外部発振クロックを逓倍したクロックである。ＰＬＬ回路５２にドットクロックが入力された場合、ＲＧＢパラレルデータがある状態では、ドットクロックを逓倍したクロックとなり、ＲＧＢパラレルデータがない状態では、ドットクロックが停止するためＰＬＬ回路５２の自走クロックとなる。
【００７８】
カウンタ部７２のカウンタ値は、ドットクロックが変化したときに、”０”にクリアされる。ドットクロックが変化しない間、カウンタ部７２は、逓倍クロックのクロック数に応じてカウンタ値をアップする。そして、カウンタ値がリミット値、例えば”５”に達するまでカウントを続ける。その後、ドットクロックが変化すると、カウンタ値が再度クリアされる。
【００７９】
スタンバイ信号は、カウンタ値がリミット値より小さい間は、ＯＦＦ（ローレベル）となり、カウンタ値がリミット値以上の間は、ＯＮ（ハイレベル）となる。ドットクロックが変化したタイミングでスタンバイ信号がＯＦＦとなり、カウンタ値がリミット値に達したタイミングでスタンバイ信号がＯＮとなる。
【００８０】
このような構成において、パラレル／シリアル変換部にＰＬＬ制御回路を設けることにより、パラレル／シリアル変換部の内部で転送するＲＧＢパラレルデータがないことを検出し、ＰＬＬ回路をスタンバイ状態にすることができる。したがって、消費電力を低減できるとともに、パラレル／シリアル変換回路の端子数を削減することができる。ＲＧＢパラレルデータがないことをドットクロックの有無によって検出することで、効率よくＰＬＬ回路をスタンバイ状態にできる。特に、ドットクロックが所定の期間、変化しないことを検出することにより、ＰＬＬ回路のアナログ動作に適したタイミングでＰＬＬ回路をスタンバイ状態にすることができる。
【００８１】
その他の発明の実施の形態．
尚、上述した携帯電話機１において、パラレル／シリアル変換部２２や画像データ生成部２１、制御部２３等は、それぞれ１チップの半導体装置であってもよいし、１チップに複数の構成要素を含んでいてもよい。例えば、図１０に示すように、下部本体２にアプリケーションチップ２４を設け、アプリケーションチップ２４がパラレル／シリアル変換部２２と画像データ生成部２１を有していてもよい。アプリケーションチップに画像データ生成部２１、ブリッジＩＣにパラレル／シリアル変換部２２を設けた場合は、既存のパラレルインタフェースを有するアプリケーションチップを利用することができる。アプリケーションチップに画像データ生成部２１とパラレル／シリアル変換部２２を設けた場合は、携帯電話機の小型化を図ることができる。
【００８２】
また、上述の例では、携帯電話機に設けたパラレル／シリアル変換回路として説明したが、携帯電話機に限らず、その他の電子機器であってもよい。
【００８３】
上述の例では、ＲＧＢパラレルデータをＲＧＢシリアルデータに変換するパラレル／シリアル変換回路として説明したが、これに限らず、その他のパラレルデータをシリアルデータに変換してもよい。さらに、パラレルデータをシリアルデータではなく、より少ないビット幅のパラレルデータに変換してもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明にかかる携帯電話機の概略構成図である。
【図２】本発明にかかるパラレル／シリアル変換部の構成を示す回路図である。
【図３】本発明にかかるデータ変換回路の構成を示すブロック図である。
【図４】本発明にかかる携帯電話機の動作を示すフローチャートである。
【図５】本発明にかかる携帯電話機の動作を示すフローチャートである。
【図６】本発明にかかるパラレル／シリアル変換部の構成を示す回路図である。
【図７】本発明にかかるＰＬＬ制御回路の構成を示すブロック図である。
【図８】本発明にかかるＰＬＬ制御回路の動作を示すフローチャートである。
【図９】本発明にかかるＰＬＬ制御回路の動作を示すタイミングチャートである。
【図１０】本発明にかかる携帯電話機の概略構成図である。
【図１１】従来のパラレル／シリアル変換回路の構成を示す回路図である。
【符号の説明】
【００８５】
１  携帯電話機
２  下部本体
３  上部本体
４  ヒンジ部
２１  画像データ生成部
２２  パラレル／シリアル変換部
２３  制御部
３１  液晶パネル
３２  液晶ドライバ
５１  データ変換回路
５２  ＰＬＬ回路
５３  マルチプレクサ
５４  ＰＬＬ制御回路
６１  データラッチ部
６２  シリアル化部
７１  ドットクロック変化検出部
７２  カウンタ部
７３  カウンタ値判定部
７４  リミット値記憶部
７５  スタンバイ信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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