(57)【要約】【課題】書き込みをしたセルにおいて、他のセルを書き込み中に誤消去が起こることがない半導体装置及びその製造方法を提供すること。【解決手段】本発明の一形態の半導体装置は、半導体基板（１）と、前記半導体基板上に形成されたゲート絶縁膜（３）と、前記ゲート絶縁膜上に形成されたゲート電極（４）と、前記半導体基板に形成された拡散層（１０）と、を備えた半導体装置において、前記拡散層付近の前記ゲート電極の所定部分に、前記ゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有する。【選択図】    図９
2006229045.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成された拡散層と、を備えた半導体装置において、
前記拡散層付近の前記ゲート電極の所定部分に、前記ゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有したことを特徴とする半導体装置。
【請求項２】
前記ゲート電極の所定部分と前記拡散層との間にかかる電圧が前記ゲート電極の他の部分と前記半導体基板との間にかかる電圧よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記半導体基板に形成された拡散層と、を備えた半導体装置において、
前記拡散層付近の前記第１のゲート電極の所定部分に、前記第１のゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有したことを特徴とする半導体装置。
【請求項４】
前記第１のゲート電極は側部が前記半導体基板の表面に向かって広くなるテーパ状をなすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、
前記第１のゲート電極上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２のゲート電極を形成し、
前記半導体基板に拡散層を形成する半導体装置の製造方法において、
前記拡散層付近の前記第１のゲート電極の所定部分に、前記第１のゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有し、かつ前記第１のゲート電極の側部が前記半導体基板の表面に向かって広くなるテーパ状をなすよう形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、フローティングゲートとコントロールゲートを有するｎチャネルのＭＯＳ−ＦＥＴからなる複数個のセルトランジスタが直列に接続されたセルアレイ構造をなしている。このようなセルアレイ構造では、“０”書き込みをしたセルにおいて、隣のセルを書き込み中に、ゲートエッジ部にかかる電圧によって電子が抜け、“０”→“１”になることがあるという問題がある。
【０００３】
なお、特許文献１では、フラッシュＥＥＰＲＯＭにおいて、ＦＧの断面のトンネル絶縁膜と接するソース領域側またはドレイン領域側の両サイドのエッジの曲率半径を５０ｎｍ以上とし、過消去の発生を防止している。
【特許文献１】特開平９−１７８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、書き込みをしたセルにおいて、他のセルを書き込み中に誤消去が起こることがない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一形態の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成された拡散層と、を備えた半導体装置において、前記拡散層付近の前記ゲート電極の所定部分に、前記ゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有する。
【０００６】
本発明の他の形態の半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記半導体基板に形成された拡散層と、を備えた半導体装置において、前記拡散層付近の前記第１のゲート電極の所定部分に、前記第１のゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有する。
【０００７】
本発明の他の形態の半導体装置の製造方法は、半導体基板上に第１のゲート絶縁膜を形成し、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第１のゲート電極上に第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、前記半導体基板に拡散層を形成する半導体装置の製造方法において、前記拡散層付近の前記第１のゲート電極の所定部分に、前記第１のゲート電極の他の部分と導電型が異なる不純物領域または他の部分と導電型が同じであり、濃度がそれよりも低濃度である不純物領域を有し、かつ前記第１のゲート電極の側部が前記半導体基板の表面に向かって広くなるテーパ状をなすよう形成する。
【発明の効果】
【０００８】
本発明によれば、書き込みをしたセルにおいて、他のセルを書き込み中に誤消去が起こることがない半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、実施の形態を図面を参照して説明する。
【００１０】
（第１の実施の形態）
図１の（ａ）（ｂ）は、本第１の実施の形態に係る半導体装置であるＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ（電気的消去、書き込み可能な半導体メモリ））のセルアレイ構造を示す図であり、（ａ）は平面図、（ｂ）は断面の等価回路図である。図１の（ａ）（ｂ）では、フローティングゲートとコントロールゲートを有するｎチャネルのＭＯＳ−ＦＥＴからなる複数個のセルトランジスタＣ１〜Ｃｎ（ｎ＝２，３…）が直列に接続され、この列の一端側のドレインが選択用のＮＭＯＳトランジスタＳ１を介してビット線ＢＬに、他端側のソースが選択用のＮＭＯＳトランジスタＳ２を介してソース線に接続されている。
【００１１】
上記各トランジスタは同一のウエル（ｗｅｌｌ）基板上に形成されている。セルトランジスタＣ１〜Ｃｎの制御電極ＣＧ１〜ＣＧｎは、行方向に連続的に配列されたワード線ＷＬ１〜ＷＬｎにそれぞれ接続されている。選択トランジスタＳ１の制御電極ＳＧ１は選択線ＳＬ１に、選択トランジスタＳ２の制御電極ＳＧ２は選択線ＳＬ２に接続されている。また、各ワード線ＷＬ１〜ＷＬｎの一端は、Ａｌ配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。
【００１２】
図２〜図９は、図１の（ａ）のＡ−Ａ’線の断面図である。以下、図２〜図９を基にＮＡＮＤ型フラッシュメモリのセルアレイの製造工程について説明する。
【００１３】
まず、図２に示すように、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する。このシリコン酸化膜２をＮＨ３ガスを用いて窒化した後、酸化することで、図３に示すように、オキシナイトライド膜３とする。このオキシナイトライド膜３は第一ゲート絶縁膜として働き、一般にトンネル絶縁膜と称される。
【００１４】
さらに、図４に示すように、オキシナイトライド膜３上にＣＶＤ法を用いて、不純物としてボロン（Ｂ）が添加されたシリコン膜４を形成する。このシリコン膜４は、第一ゲート電極となる。一般に、このシリコン膜４はフローティングゲートと呼ばれる。続いて、このフローティングゲート４上にＬＰＣＶＤ法を用いて、膜厚１２０ｎｍの第二ゲート絶縁膜５を形成する。次に、第二ゲート絶縁膜５上にＬＰＣＶＤ法を用いて、不純物としてボロン（Ｂ）が添加されたシリコン膜６を形成する。このシリコン膜６は第二ゲート電極となり、一般にコントロールゲートと称される。そして、このコントロールゲート６上にＬＰＣＶＤ法でシリコン窒化膜７を形成する。
【００１５】
さらに、図５に示すように、シリコン窒化膜７上にフォトレジスト８を塗布する。リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト８を除去する。図６に示すように、窒化膜７をマスクにしてコントロールゲート６、第二ゲート絶縁膜５、およびフローティングゲート４を順次、垂直方向にエッチングする。さらに、図７に示すように、フローティングゲート４のエッジ部にリン（Ｐ）を斜め上方からイオン注入することで、ｐ＋ｐｏｌｙ、例えば不純物濃度２×１０２０ａｔｏｍ／ｃｍ３程度のｐ型ポリシリコンの側壁が、例えば不純物濃度２×１０２０ａｔｏｍ／ｃｍ３程度のｎ型不純物領域（ｎ＋）になったフローティングゲート４を形成する。次に、図８に示すように、角度を付けて斜め上方からボロンをイオン注入し、コントロールゲート６をｐ＋ｐｏｌｙにする。そして、図９に示すように、ソース、ドレインを形成するために、イオン注入によってイオンをシリコン基板１内に打込み、熱アニールにより活性化させて拡散層１０を形成し、メモリトランジスタを形成する。
【００１６】
図１０の（ａ）（ｂ）は、メモリトランジスタの断面構成を示す図とバンド図であり、（ａ）は従来のメモリトランジスタに係る図、（ｂ）は本第１の実施の形態のメモリトランジスタに係る図である。図１０の（ｂ）に示す本第１の実施の形態のメモリトランジスタは、図１０の（ａ）に示す従来のメモリトランジスタと異なり、フローティングゲート４のエッジ部のみをｎ＋ｐｏｌｙにしている。このように形成したトランジスタでは、図１０の（ｂ）に示すように、図１０の（ａ）に比べてゲートエッジ部にかかる電圧を下げることができる（Ｖｏｘ１＞Ｖｏｘ２）。よって、図１１のようなセルアレイ構造において、“０”書き込みをしたセル（Ｃ）で、隣のセルを書き込み中にゲートエッジ部にかかる電圧によって電子が抜けることはなく、誤消去“０”→“１”が起こることはない。また、他のセル（Ａ）（Ｂ）（Ｄ）（Ｅ）においてもデバイス的に問題はない。
【００１７】
図１２〜図１６は、本第１の実施の形態によるメモリトランジスタの状態を示す図である。図１２では、図１１における（Ａ）の書き込みをしないセル（"１"のまま）を示しており、ゲートエッジ部のｎ＋ｐｏｌｙはｐ＋ｐｏｌｙよりも酸化膜にかかる電圧が大きくなるが、Ｖｐａｓｓ＜Ｖｐｇｗであり影響は小さい。なお、Ｖｐｇｗは"０"書き込みするセルのワード線にかける電圧であり、Ｖｐａｓｓは"１"状態のまま保持しておくセルのワード線にかける電圧である。図１３では、図１１における（Ｂ）のセル（"１"のまま）、すなわち"０"書き込みをしたセル（Ｃ）の隣のセルを示しており、ゲート、ソース、ドレインすべて０Ｖなので関係が無い。
【００１８】
図１４では、図１１における（Ｃ）の"０"書き込みをしたセルを示しており、チャネル部の不純物は変わっていないので、書き込みには影響は無い。電極の一部をｎ＋にすることでチャネル面積は減少する。図１５では、図１１における（Ｄ）の書き込みをしないセル（"１"のまま）を示しており、チャネル部の不純物は変わっていないので、"１"→"０"になることはない。図１６では、図１１における（Ｅ）の"０"書き込みをしたセルを示しており、ゲートエッジ部をｎ＋にすることでエッジ部にかかる電圧を小さくでき、誤消去（"０"→"１"）がされにくい。
【００１９】
本第１の実施の形態では、フローティングゲート４としてボロンを添加した非晶質シリコン膜を形成し、ゲートエッジ部にリンをイオン注入したが、ボロンとリンに限らず、ゲートがｐ＋ｐｏｌｙでエッジ部がｎ＋ｐｏｌｙとなれば他の不純物でも問題ない。さらに、ｎ＋ｐｏｌｙとｐ＋ｐｏｌｙを逆にして、印加電圧のバイアスを反転させても問題ない。
【００２０】
（第２の実施の形態）
本第２の実施の形態のＮＡＮＤ型フラッシュメモリのセルアレイの製造工程では、まず上記第１の実施の形態にて図２〜図５を基に説明したものと同じ工程が行われ、次に以下に説明する工程が行われる。
【００２１】
図１７〜図１９は、図１の（ａ）のＡ−Ａ’線の断面図である。以下、図１７〜図１９を基にＮＡＮＤ型フラッシュメモリのセルアレイの製造工程について説明する。
【００２２】
図５に示したフォトレジスト８が除去された後、図１７に示すように、シリコン窒化膜７をマスクにしてコントロールゲート６、第二ゲート絶縁膜５を順次、垂直方向にエッチングした後、ガス圧力を上げたＲＩＥを行い、フローティングゲート４をテーパ加工する。さらに、図１８に示すように、フローティングゲート４のエッジ部にリンをイオン注入することで、ｐ＋ｐｏｌｙの側壁がｎ＋になったフローティングゲート４を形成する。そして、図１９に示すように、ソース、ドレインを形成するために、イオン注入によってイオンをシリコン基板１内に打込み、熱アニールにより活性化させて拡散層１０を形成し、メモリトランジスタを形成する。
【００２３】
図２０の（ａ）（ｂ）は、メモリトランジスタの断面構成を示す図とバンド図であり、（ａ）は従来のメモリトランジスタに係る図、（ｂ）は本第２の実施の形態のメモリトランジスタに係る図である。図２０の（ｂ）に示す本第２の実施の形態のメモリトランジスタは、図２０の（ａ）に示す従来のメモリトランジスタと異なり、フローティングゲート４のエッジ部のみをｎ＋ｐｏｌｙにしている。このように形成したトランジスタでは、図２０の（ｂ）に示すように、図２０の（ａ）に比べてゲートエッジ部にかかる電圧を下げることができる（Ｖｏｘ１＞Ｖｏｘ２）。その結果、第１の実施の形態と同様に、図１１のようなセルアレイ構造において、“０”書き込みしたセル（Ｃ）で、隣のセルを書き込み中に誤消去“０”→“１”が起こることはない。また、他のセル（Ａ）（Ｂ）（Ｄ）（Ｅ）においてもデバイス的に問題はない。
【００２４】
本第２の実施の形態では、フローティングゲート４としてボロンを添加した非晶質シリコン膜を形成し、ゲートエッジ部にリンをイオン注入したが、ボロンとリンに限らず、ゲートがｐ＋ｐｏｌｙでエッジ部がｎ＋ｐｏｌｙとなれば他の不純物でも問題ない。さらに、ｎ＋ｐｏｌｙとｐ＋ｐｏｌｙを逆にして、印加電圧のバイアスも反転させても問題ない。
【００２５】
（第３の実施の形態）
本第３の実施の形態のＮＡＮＤ型フラッシュメモリのセルアレイの製造工程では、まず上記第１の実施の形態にて図２〜図５を基に説明したものと同じ工程が行われ、次に以下に説明する工程が行われる。
【００２６】
図２１〜図２４は、図１の（ａ）のＡ−Ａ’線の断面図である。以下、図２１〜図２４を基にＮＡＮＤ型フラッシュメモリのセルアレイの製造工程について説明する。
【００２７】
図５に示したフォトレジスト８が除去された後、図２１に示すように、シリコン窒化膜７をマスクにしてコントロールゲート６、第二ゲート絶縁膜５、およびフローティングゲート４を順次、垂直方向にエッチングする。さらに、図２２に示すように、ゲート全体の周りにＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を形成した後、エッチバックし、フローティングゲート４の側部のみにＰＳＧ膜９を残す。次に、図２３に示すように、アニールでＰＳＧ膜９からリンをフローティングゲート４に拡散し、フローティング４のエッジ部をｎ＋ｐｏｌｙにした後、ＰＳＧをウェットエッチングで剥離する。そして、図２４に示すように、ソース、ドレインを形成するために、イオン注入によってイオンをシリコン基板１内に打込み、熱アニールにより活性化させて拡散層１０を形成し、メモリトランジスタを形成する。
【００２８】
図２５の（ａ）（ｂ）は、メモリトランジスタの断面構成を示す図とバンド図であり、（ａ）は従来のメモリトランジスタに係る図、（ｂ）は本第３の実施の形態のメモリトランジスタに係る図である。図２５の（ｂ）に示す本第３の実施の形態のメモリトランジスタは、図２５の（ａ）に示す従来のメモリトランジスタと異なり、フローティングゲート４のエッジ部のみをｎ＋ｐｏｌｙにしている。このように形成したトランジスタでは、図２５の（ｂ）に示すように、図２５の（ａ）に比べてゲートエッジ部にかかる電圧を下げることができる（Ｖｏｘ１＞Ｖｏｘ２）。その結果、第１の実施の形態と同様に、図１１のようなセルアレイ構造において、“０”書き込みしたセル（Ｃ）で、隣のセルを書き込み中に誤消去“０”→“１”が起こることはない。また、他のセル（Ａ）（Ｂ）（Ｄ）（Ｅ）においてもデバイス的に問題はない。
【００２９】
図２６〜図３０は、本第３の実施の形態によるメモリトランジスタの状態を示す図である。図２６では、図１１における（Ａ）の書き込みをしないセル（"１"のまま）を示しており、ゲートエッジ部のｎ＋ｐｏｌｙはｐ＋ｐｏｌｙよりも酸化膜にかかる電圧が大きくなるが、Ｖｐａｓｓ＜Ｖｐｇｗであり影響は小さい。図２７では、図１１における（Ｂ）のセル（"１"のまま）、すなわち"０"書き込みをしたセル（Ｃ）の隣のセルを示しており、ゲート、ソース、ドレインすべて０Ｖなので関係が無い。
【００３０】
図２８では、図１１における（Ｃ）の"０"書き込みをしたセルを示しており、ｎ＋ｐｏｌｙよりもｐ＋ｐｏｌｙのＶｐｇｗを小さくできる。電極の一部をｎ＋にすることでチャネル面積は減少する。図２９では、図１１における（Ｄ）の書き込みをしないセル（"１"のまま）を示しており、ゲートエッジ部のｎ＋ｐｏｌｙはｐ＋ｐｏｌｙよりも酸化膜にかかる電圧が大きくなるが、ｐ＋ｐｏｌｙにしたことでＶｐｇｗは（Ｃ）よりも小さくなっているので、ゲートエッジ部にかかる電圧を小さくできる。図３０では、図１１における（Ｅ）の"０"書き込みをしたセルを示しており、ゲートエッジ部をｎ＋にすることでエッジ部にかかる電圧を小さくでき、誤消去（"０"→"１"）がされにくい。
【００３１】
本第３の実施の形態では、フローティングゲート４としてボロンを添加した非晶質シリコン膜を形成し、ゲートエッジ部にＰＳＧ膜からリンを拡散させたが、ボロンとリンに限らず、ゲートがｐ＋ｐｏｌｙでエッジ部がｎ＋ｐｏｌｙとなれば他の不純物でも問題ない。さらに、ｎ＋ｐｏｌｙとｐ＋ｐｏｌｙを逆にして、印加電圧のバイアスも反転させても問題ない。
【００３２】
（第４の実施の形態）
図３１〜図３９は、図１の（ａ）のＡ−Ａ’線の断面図である。以下、図３１〜図３９を基にＮＡＮＤ型フラッシュメモリのセルアレイの製造工程について説明する。
【００３３】
まず、図３１に示すように、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する。このシリコン酸化膜２をＮＨ３ガスを用いて窒化した後、酸化することで、図３２に示すように、オキシナイトライド膜３とする。このオキシナイトライド膜３は第一ゲート絶縁膜として働き、一般にトンネル酸化膜と称される。
【００３４】
さらに、図３３に示すように、オキシナイトライド膜３上にＣＶＤ法を用いて、不純物としてボロンが添加されたシリコン膜４を形成する。このシリコン膜４は、第一ゲート電極となる。一般に、このシリコン膜４はフローティングゲートと呼ばれる。続いて、このフローティングゲート４上にＬＰＣＶＤ法を用いて、膜厚１２０ｎｍの第二ゲート絶縁膜５を形成する。次に第二ゲート絶縁膜５上にＬＰＣＶＤ法を用いて、不純物としてボロンが添加されたシリコン膜６を形成する。このシリコン膜６は第二ゲート電極となり、一般にコントロールゲートと称される。コントロールゲート６上にＬＰＣＶＤ法でシリコン窒化膜７を形成する。
【００３５】
さらに、図３４に示すように、シリコン窒化膜７上にフォトレジスト８を塗布する。リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト８を除去する。図３５に示すように、窒化膜７をマスクにしてコントロールゲート６、第二ゲート絶縁膜５、およびフローティングゲート４を順次、垂直方向にエッチングする。さらに、図３６に示すように、フローティングゲート４のエッジ部にリン（Ｐ）を斜め上方からイオン注入することで、ｐ＋ｐｏｌｙ、例えば不純物濃度２×１０２０ａｔｏｍ／ｃｍ３程度のｐ型ポリシリコンの側壁が、例えば不純物濃度1×１０14ａｔｏｍ／ｃｍ３程度のｐ−型不純物領域（ｐ−）になったフローティングゲート４を形成する。次に、図３７に示すように、角度を付けて斜め上方からボロンをイオン注入し、コントロールゲート６をｐ＋ｐｏｌｙにする。そして、図３８に示すように、ソース、ドレインを形成するために、イオン注入によってイオンをシリコン基板１内に打込み、熱アニールにより活性化させて拡散層１０を形成し、メモリトランジスタを形成する。
【００３６】
図３９の（ａ）（ｂ）は、メモリトランジスタの断面構成を示す図とバンド図であり、（ａ）は従来のメモリトランジスタに係る図、（ｂ）は本第４の実施の形態のメモリトランジスタに係る図である。図３９の（ｂ）に示す本第４の実施の形態のメモリトランジスタは、図３９の（ａ）に示す従来のメモリトランジスタと異なり、フローティングゲート４のエッジ部のみをｐ−ｐｏｌｙにしている。このように形成したトランジスタでは、図３９の（ｂ）に示すように、図３９の（ａ）に比べてゲートエッジ部にかかる電圧を下げることができる（Ｖｏｘ１＞Ｖｏｘ２）。
【００３７】
例えば、フローティングゲート４の不純物濃度が２×１０２０ａｔｏｍ／ｃｍ３、フローティングゲート４のエッジ部の不純物濃度が１×１０１４ａｔｏｍ／ｃｍ３の場合、真性半導体から見たフェルミ準位はＥｆ−Ｅｉ＝ｋＴ×ｌｎ（Ｎａ／Ｎｉ）より、それぞれ０．６ｅＶ、０．２３ｅＶとなる。よって、フローティングゲート４のエッジ部をｐ−にすることで、０．６−０．２３＝０．３７Ｖ電圧を下げることが可能になる。そのため図４０のように“０”書き込みをしたセル（Ｅ）で、隣のセルを書き込み中にゲートエッジ部にかかる電圧によって電子が抜けることはなく、誤消去”０”→”１”が起こることはない。また他のセル（Ａ）〜（Ｄ）においてもデバイス的に問題ない。
【００３８】
図４１〜図４５は、本第４の実施の形態によるメモリトランジスタの状態を示す図である。図４１では、図４０における（Ａ）の書き込みをしないセル（"１"のまま）を示しており、ゲートエッジ部のｐ−ｐｏｌｙはｐ＋ｐｏｌｙよりも酸化膜にかかる電圧が大きくなるが、Ｖｐａｓｓ＜Ｖｐｇｗであり影響は小さい。図４２では、図４０における（Ｂ）のセル（"１"のまま）、すなわち"０"書き込みをしたセル（Ｃ）の隣のセルを示しており、ゲート、ソース、ドレインすべて０Ｖなので関係が無い。
【００３９】
図４３では、図４０における（Ｃ）の"０"書き込みをしたセルを示しており、チャネル部の不純物は変わっていないので、書き込みには影響は無い。電極の一部をｐ−にすることでチャネル面積は減少する。図４４では、図４０における（Ｄ）の書き込みをしないセル（"１"のまま）を示しており、チャネル部の不純物は変わっていないので、"１"→"０"になることはない。図４５では、図４０における（Ｅ）の"０"書き込みをしたセルを示しており、ゲートエッジ部をｐ−にすることでエッジ部にかかる電圧を小さくでき、誤消去（"０"→"１"）がされにくい。
【００４０】
本第４の実施の形態では、フローティングゲート４としてボロンを添加した非晶質シリコン膜を形成し、ゲートエッジ部にリンをイオン注入したが、ボロンとリンに限らず、ゲートがｐ＋ｐｏｌｙでエッジ部がｐ−ｐｏｌｙとなれば他の不純物でも問題ない。さらに、ｐ＋ｐｏｌｙ、ｐ−ｐｏｌｙをそれぞれｎ＋ｐｏｌｙ、ｎ−ｐｏｌｙにして、印加電圧のバイアスを反転させても問題ない。
【００４１】
以上のように本発明の実施の形態によれば、チャネル部にかかる電圧を変えることなくゲートエッジ部にかかる電圧を低下させることができ、拡散層とゲート電極との間の酸化膜にかかる電圧がその他の部分の酸化膜の電圧よりも緩和される。よって“０”書き込みしたセルにおいて、他のセル書き込み中に誤消去（“０”→“１”）が起こることはない。
【００４２】
すなわち、ゲート電極のエッジ部に、ゲート電極の他の部分とは異なる不純物を添加することで、チャネル部の電圧を変えずにゲートエッジ部にかかる電圧を下げることが可能となり、フローティングゲートからの電子抜けを防ぐことができる。
【００４３】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリのセルアレイ構造を示す図。
【図２】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図４】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図５】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図６】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図７】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図８】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図９】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１０】本発明の第１の実施の形態に係るメモリトランジスタの断面構成を示す図とバンド図。
【図１１】本発明の第１の実施の形態に係るセルアレイ構造を示す図。
【図１２】本発明の第１の実施の形態に係るメモリトランジスタの状態を示す図。
【図１３】本発明の第１の実施の形態に係るメモリトランジスタの状態を示す図。
【図１４】本発明の第１の実施の形態に係るメモリトランジスタの状態を示す図。
【図１５】本発明の第１の実施の形態に係るメモリトランジスタの状態を示す図。
【図１６】本発明の第１の実施の形態に係るメモリトランジスタの状態を示す図。
【図１７】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１８】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図１９】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２０】本発明の第２の実施の形態に係るメモリトランジスタの断面構成を示す図とバンド図。
【図２１】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２２】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２３】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２４】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図２５】本発明の第３の実施の形態に係るメモリトランジスタの断面構成を示す図とバンド図。
【図２６】本発明の第３の実施の形態に係るメモリトランジスタの状態を示す図。
【図２７】本発明の第３の実施の形態に係るメモリトランジスタの状態を示す図。
【図２８】本発明の第３の実施の形態に係るメモリトランジスタの状態を示す図。
【図２９】本発明の第３の実施の形態に係るメモリトランジスタの状態を示す図。
【図３０】本発明の第３の実施の形態に係るメモリトランジスタの状態を示す図。
【図３１】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３２】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３３】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３４】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３５】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３６】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３７】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３８】本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図３９】本発明の第４の実施の形態に係るメモリトランジスタの断面構成を示す図とバンド図。
【図４０】本発明の第４の実施の形態に係るセルアレイ構造を示す図。
【図４１】本発明の第４の実施の形態に係るメモリトランジスタの状態を示す図。
【図４２】本発明の第４の実施の形態に係るメモリトランジスタの状態を示す図。
【図４３】本発明の第４の実施の形態に係るメモリトランジスタの状態を示す図。
【図４４】本発明の第４の実施の形態に係るメモリトランジスタの状態を示す図。
【図４５】本発明の第４の実施の形態に係るメモリトランジスタの状態を示す図。
【符号の説明】
【００４５】
Ｃ１〜Ｃｎ…セルトランジスタ  Ｓ１，Ｓ２…選択トランジスタ  ＣＧ１〜ＣＧｎ…制御電極  ＳＧ１，ＳＧ２…制御電極  ＷＬ１〜ＷＬｎ…ワード線  ＳＬ１，ＳＬ２…選択線  ＢＬ…ビット線  １…シリコン基板  ２…シリコン酸化膜  ３…オキシナイトライド膜（第一ゲート絶縁膜）  ４…非結晶シリコン膜（第一ゲート電極、フローティングゲート）  ５…第二ゲート絶縁膜  ６…シリコン膜（第二ゲート電極、コントロールゲート）  ７…シリコン窒化膜  ８…フォトレジスト  ９…ＰＳＧ膜  １０…拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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