(57)【要約】【課題】追加的な遅延時間なしでコピーバック動作時に発生するエラーを検出でき、また、コピーバック動作中にエラーが発生すればコピーバックプログラム動作を終了して一つのページに２ビットのエラーが発生することを防止するＮＡＮＤフラッシュメモリ装置及びコピーバックプログラム方法を提供する。【解決手段】ＮＡＮＤフラッシュメモリ装置は、データを貯蔵するセルアレイと、データをコピーバックリードするページバッファと、コピーバックリード動作中に発生したエラーを検出するエラー検出器と、を含む。エラーを検出する動作は、コピーバックプログラム動作と並行して遂行され、コピーバックプログラムベリファイ動作が遂行される前に終了される。検出信号がパス信号であれば、ページバッファに貯蔵されたデータがコピーバックプログラムされ、検出信号がフェイル信号であれば、コピーバックプログラムを遂行せずコピーバック動作が終了される。【選択図】図１
2006079808.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤフラッシュメモリ装置のエラー検出方法であって、
ａ）セルアレイに貯蔵されたデータを読み取る段階と、
ｂ）前記読み取ったデータをコピーバックプログラムする動作と並行して、前記段階ａ）で発生したエラーを検出する段階とを含むことを特徴とするエラー検出方法。
【請求項２】
エラー検出が終了される時点は、遅くともプログラムベリファイ動作が遂行される前であることを特徴とする請求項１に記載のエラー検出方法。
【請求項３】
前記段階ａ）で読み取ったデータは、ページバッファに貯蔵されることを特徴とする請求項１に記載のエラー検出方法。
【請求項４】
前記段階ａ）の以前に、前記セルアレイにデータを入力する間に、前記データに対する第１のパリティーを生成する段階をさらに含むことを特徴とする請求項３に記載のエラー検出方法。
【請求項５】
前記段階ｂ）でエラーを検出する段階は、
ｂ１）前記ページバッファに貯蔵されたデータから第２のパリティーを生成する段階と、
ｂ２）前記第１及び第２のパリティーを比較して検出信号を発生する段階とを含むことを特徴とする請求項４に記載のエラー検出方法。
【請求項６】
ｂ３）前記検出信号を状態レジスタに貯蔵する段階をさらに含むことを特徴とする請求項５に記載のエラー検出方法。
【請求項７】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項６に記載のエラー検出方法。
【請求項８】
ＮＡＮＤフラッシュメモリ装置のエラー検出方法であって、
ａ）セルアレイにデータを入力する段階と、
ｂ）前記セルアレイに貯蔵されたデータを読み取り、ページバッファに貯蔵する段階と、
ｃ）コピーバックプログラム動作と並行して、前記段階ｂ）で発生したエラーを検出する段階と、
ｄ）前記エラー検出が終了されるかを確認し、プログラムベリファイ動作を遂行する段階とを含むことを特徴とするエラー検出方法。
【請求項９】
前記段階ｃ）でコピーバックプログラムを遂行する段階は、
高電圧を発生し、ビットラインをセットアップする段階と、
選択されたワードラインに前記高電圧を印加する段階と、
プログラムリカバリーをする段階とを含むことを特徴とする請求項８に記載のエラー検出方法。
【請求項１０】
前記段階ａ）で、前記セルアレイに貯蔵されたデータに対する第１のパリティーを生成する段階を含むことを特徴とする請求項８に記載のエラー検出方法。
【請求項１１】
前記段階ｃ）でエラーを検出する段階は、
ｃ１）前記ページバッファに貯蔵されたデータから第２のパリティーを生成する段階と、ｃ２）前記第１及び第２のパリティーを比較して検出信号を発生する段階とを含むことを特徴とする請求項１０に記載のエラー検出方法。
【請求項１２】
ｃ３）前記検出信号を状態レジスタに貯蔵する段階をさらに含むことを特徴とする請求項１１に記載のエラー検出方法。
【請求項１３】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項１２に記載のエラー検出方法。
【請求項１４】
データを貯蔵するセルアレイと、
前記データをコピーバックリードするページバッファと、
コピーバックプログラム動作と並行にして、エラーを検出するエラー検出器とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項１５】
プログラムベリファイ動作が遂行される前に、エラー検出が終了されるように前記エラー検出器を制御する制御装置をさらに含むことを特徴とする請求項１４に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１６】
前記セルアレイは、前記データに対する第１のパリティーを貯蔵することを特徴とする請求項１４に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１７】
前記エラー検出器は、前記ページバッファに貯蔵されたデータが入力され、第２のパリティーを生成するパリティー発生器と、
前記第１及び第２のパリティーを比較して検出信号を発生する比較器とを含むことを特徴とする請求項１６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１８】
プログラムベリファイ動作が遂行される前に、前記検出信号が発生するように前記パリティー発生器及び前記比較器を制御する制御装置をさらに含むことを特徴とする請求項１７に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１９】
前記制御装置は、前記検出信号を貯蔵する状態レジスタを含むことを特徴とする請求項１８に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２０】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項１９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２１】
データ及び前記データに対する第１のパリティーを貯蔵するセルアレイと、
前記データ及び前記第１のパリティーをコピーバックリードするページバッファと、
コピーバックプログラム動作中、前記ページバッファに貯蔵されたデータが入力され、第１のクロック信号に同期されて第２のパリティーを生成する第１のパリティー発生器と、
前記第１及び第２のパリティーを比較し、第２のクロック信号に同期されて検出信号を発生する比較器と、
プログラムベリファイ動作が遂行される前に、前記検出信号が発生するように前記第１及び第２のクロック信号を制御する制御装置とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項２２】
前記セルアレイは、メインセルアレイとリダンダンシーセルアレイとを含み、
前記メインセルアレイは、前記データを貯蔵し、
前記リダンダンシーセルアレイは、前記第１のパリティーを貯蔵することを特徴とする請求項２１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２３】
前記ページバッファは、メインページバッファとリダンダンシーページバッファとを含み、
前記メインページバッファは、前記メインセルアレイに貯蔵されたデータをコピーバックリードし、
前記リダンダンシーページバッファは、前記リダンダンシーセルアレイに貯蔵された第１のパリティーをコピーバックリードすることを特徴とする請求項２２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２４】
前記制御装置は、前記検出信号を貯蔵する状態レジスタを含むことを特徴とする請求項２１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２５】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項２４に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２６】
前記セルアレイにデータを入力する間に、前記第１のパリティーを生成する第２のパリティー発生器をさらに含むことを特徴とする請求項２１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項２７】
ＮＡＮＤフラッシュメモリ装置のコピーバックプログラム方法であって、
ａ）セルアレイに貯蔵されたデータを読み取る段階と、
ｂ）前記段階ａ）で発生したエラーを検出する段階と、
ｃ）エラー検出結果によって前記段階ａ）で読み取ったデータをコピーバックプログラムする段階とを含むことを特徴とするコピーバックプログラム方法。
【請求項２８】
前記エラー検出結果、エラーが検出されれば、コピーバックプログラム動作を終了することを特徴とする請求項２７に記載のコピーバックプログラム方法。
【請求項２９】
前記段階ａ）で読み取ったデータは、ページバッファに貯蔵されることを特徴とする請求項２７に記載のコピーバックプログラム方法。
【請求項３０】
前記段階ａ）の以前に、前記セルアレイにデータを入力する間に、前記データに対する第１のパリティーを生成する段階をさらに含むことを特徴とする請求項２９に記載のコピーバックプログラム方法。
【請求項３１】
前記段階ｂ）でエラーを検出する段階は、
ｂ１）前記ページバッファに貯蔵されたデータから第２のパリティーを生成する段階と、
ｂ２）前記第１及び第２のパリティーを比較して検出信号を発生する段階とを含むことを特徴とする請求項３０に記載のコピーバックプログラム方法。
【請求項３２】
ｂ３）前記検出信号を状態レジスタに貯蔵する段階をさらに含むことを特徴とする請求項３１に記載のコピーバックプログラム方法。
【請求項３３】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項３２に記載のコピーバックプログラム方法。
【請求項３４】
前記段階ｂ）で、エラー検出動作は、高電圧を発生し、ビットラインをセットアップする動作と同時に成されることを特徴とする請求項２７に記載のコピーバックプログラム方法。
【請求項３５】
前記段階ｃ）で、コピーバックプログラムする段階は、
ｃ１）選択されたワードラインに前記高電圧を印加する段階と、
ｃ２）プログラムリカバリーをする段階とを含むことを特徴とする請求項３４に記載のコピーバックプログラム方法。
【請求項３６】
データを貯蔵するセルアレイと、
前記データをコピーバックリードするページバッファと、
コピーバックリード動作間に発生したエラーを検出するエラー検出器と、
エラー検出結果によって、前記ページバッファに貯蔵されたデータがコピーバックプログラムされるように前記ページバッファ及び前記エラー検出器を制御する制御装置とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項３７】
前記制御装置は、前記エラー検出結果、エラーが検出されれば、コピーバックプログラム動作が終了されるように前記ページバッファ及び前記エラー検出器を制御することを特徴とする請求項３６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３８】
前記セルアレイは、前記データに対する第１のパリティーを貯蔵することを特徴とする請求項３６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３９】
前記エラー検出器は、前記ページバッファに貯蔵されたデータが入力され、第２のパリティーを生成するパリティー発生器と、
前記第１及び第２のパリティーを比較して検出信号を発生する比較器とを含むことを特徴とする請求項３８に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４０】
前記制御装置は、前記検出信号を貯蔵する状態レジスタを含むことを特徴とする請求項３９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４１】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項４０に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４２】
データ及び前記データに対する第１のパリティーを貯蔵するセルアレイと、
前記データ及び前記第１のパリティーをコピーバックリードするページバッファと、
前記ページバッファに貯蔵されたデータが入力され、第２のパリティーを生成する第１のパリティー発生器と、
前記第１及び第２のパリティーを比較し、検出信号を発生する比較器と、
前記検出信号の結果によって、前記ページバッファに貯蔵されたデータがコピーバックプログラムされるように前記ページバッファ、前記第１のパリティー発生器、そして前記比較器を制御する制御装置とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項４３】
前記制御装置は、前記検出信号がフェイル信号であれば、コピーバックプログラム動作が終了されるように前記ページバッファと、前記第１のパリティー発生器と、そして前記比較器と、を制御することを特徴とする請求項４２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４４】
前記セルアレイは、メインセルアレイとリダンダンシーセルアレイとを含み、
前記メインセルアレイは、前記データを貯蔵し、
前記リダンダンシーセルアレイは、前記第１のパリティーを貯蔵することを特徴とする請求項４２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４５】
前記ページバッファは、メインページバッファとリダンダンシーページバッファとを含み、
前記メインページバッファは、前記メインセルアレイに貯蔵されたデータをコピーバックリードし、
前記リダンダンシーページバッファは、前記リダンダンシーセルアレイに貯蔵された第１のパリティーをコピーバックリードすることを特徴とする請求項４４に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４６】
前記制御装置は、前記検出信号を貯蔵する状態レジスタを含むことを特徴とする請求項４２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４７】
前記状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力されることを特徴とする請求項４６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４８】
前記セルアレイにデータを入力する間に、前記第１のパリティーを生成する第２のパリティー発生器をさらに含むことを特徴とする請求項４２に記載のＮＡＮＤフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ装置（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）に関するものであり、より詳しくは、コピーバックプログラム動作中にエラーを検出するＮＡＮＤフラッシュメモリ装置及びそれのコピーバックプログラム方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ装置は、データを貯蔵して置き、必要であるとき取り出して読み取って見ることができる半導体メモリ装置であって、電源が切れても貯蔵されたデータが消滅されない不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）である。
【０００３】
ＮＡＮＤフラッシュメモリ装置は、ストリング構造（ｓｔｒｉｎｇ  ｓｔｒｕｃｔｕｒｅ）を有する多数のメモリセルより成る。こうしたメモリセルの集合をセルアレイ（ｃｅｌｌ  ａｒｒａｙ）という。ＮＡＮＤフラッシュメモリ装置で、セルアレイは、複数のブロックに分けられ、それぞれのブロックは再び複数のページより成る。それぞれのページは、一つのワードラインを共有する複数のメモリセルから構成される。
【０００４】
ＮＡＮＤフラッシュメモリ装置は、ページ単位に読み取り及び書き取り動作を遂行し、ブロック単位に消去（ｅｒａｓｅ）動作を遂行する。ＮＡＮＤフラッシュメモリ装置は、読み取り、書き取り、消去動作の外にコピーバック（ｃｏｐｙ＿ｂａｃｋ）動作を支援する。コピーバック動作は、第１のページ（又はソースページ）に貯蔵されたデータを第２のページ（又は目標ページ）（ｔａｒｇｅｔ  ｐａｇｅ）に移す動作である。一般にコピーバック動作は、コピーバックリード動作（ｃｏｐｙ＿ｂａｃｋ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）、コピーバックプログラム動作（ｃｏｐｙ＿ｂａｃｋ  ｐｒｏｇｒａｍ  ｏｐｅｒａｔｉｏｎ）、そしてコピーバックプログラムベリファイ動作（ｃｏｐｙ＿ｂａｃｋ  ｐｒｏｇｒａｍ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）より成る。
【０００５】
コピーバックリード動作はソースページに貯蔵されたデータを読み取り、ページバッファに貯蔵する動作である。コピーバックプログラム動作は、ページバッファに貯蔵されたデータを外部に読み出す過程なしで直ちに目標ページに再びプログラムする動作である。コピーバックプログラムベリファイ動作は、データが目標ページに正しくプログラムされたかを確認する動作である。コピーバック動作を用いれば、ページバッファに貯蔵されたデータを外部に読み出す過程と外部からページバッファにデータをローディングする過程を省略できるためＮＡＮＤフラッシュメモリ装置の速度を早くすることができる。
【０００６】
しかしながら、コピーバック動作は、コピーバックリード動作中に１ビットのエラーが発生でき、コピーバックプログラム動作及びコピーバックプログラムベリファイ動作中に追加に１ビットのエラーがさらに発生できる。従って、コピーバック動作を完了した後に２ビットのエラーが発生できる。一般的なＮＡＮＤフラッシュメモリ装置でメモリコントローラは、一つのページについて１ビットのエラーのみを訂正できる。従って、コピーバック動作によって一つのページに２ビットのエラーが発生する場合にはエラー訂正が不可能となる。
【０００７】
従って、コピーバック動作によって、２ビットのエラーが発生することを防止するための一つの方法は、コピーバックリード動作によって、ソースページからページバッファにセンシングされたデータにエラーが発生したかを調査することである。しかしながら、コピーバック動作を中止し、エラーが発生したかを調査することは、追加的な遅延時間を要するため高速動作を指向するＮＡＮＤフラッシュメモリ装置の傾向に符合されない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の技術的課題は、追加的な遅延時間なしでコピーバック動作中に発生したエラーを検出できるＮＡＮＤフラッシュメモリ装置及びエラー検出方法を提供するところにある。
【０００９】
本発明の他の技術的課題は、コピーバック動作中にエラーが発生すればコピーバックプログラム動作を終了して一つのページに２ビットのエラーが発生することを防止するＮＡＮＤフラッシュメモリ装置及びコピーバックプログラム方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前述した技術的課題を達成するための本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置のエラー検出方法は、ａ）セルアレイに貯蔵されたデータを読み取る段階と、ｂ）読み取ったデータをコピーバックプログラムする動作と並行して、段階ａ）で発生したエラーを検出する段階とを含む。
【００１１】
この実施形態において、エラー検出が終了される時点は、遅くともプログラムベリファイ動作が遂行される前であることを特徴とする。
【００１２】
この実施形態において、段階ａ）の以前に、セルアレイにデータを入力する間に、データに対する第１のパリティーを生成する段階をさらに含む。そして、段階ｂ）でエラーを検出する段階は、ｂ１）ページバッファに貯蔵されたデータから第２のパリティーを生成する段階と、ｂ２）第１及び第２のパリティーを比較して検出信号を発生する段階と、ｂ３）検出信号を状態レジスタに貯蔵する段階とを含む。
【００１３】
前述した技術的課題を達成するための本発明の他の実施形態によるＮＡＮＤフラッシュメモリ装置のエラー検出方法は、ａ）セルアレイにデータを入力する段階と、ｂ）セルアレイに貯蔵されたデータを読み取り、ページバッファに貯蔵する段階と、ｃ）コピーバックプログラム動作と並行して、段階ｂ）で発生したエラーを検出する段階と、ｄ）エラー検出が終了されたかを確認し、プログラムベリファイ動作を遂行する段階とを含む。
【００１４】
この実施形態において、段階ｃ）でコピーバックプログラムを遂行する段階は、高電圧を発生し、ビットラインをセットアップする段階と、選択されたワードラインに高電圧を印加する段階と、プログラムリカバリーをする段階とを含む。
【００１５】
この実施形態において、段階ａ）で、セルアレイに貯蔵されたデータに対する第１のパリティーを生成する段階を含む。そして、段階ｃ）でエラーを検出する段階は、ｃ１）ページバッファに貯蔵されたデータから第２のパリティーを生成する段階と、ｃ２）第１及び第２のパリティーを比較して検出信号を発生する段階と、ｃ３）検出信号を状態レジスタに貯蔵する段階とを含む。ここで状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力される。
【００１６】
前述した技術的課題を達成するための本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置は、データを貯蔵するセルアレイと、データをコピーバックリードするページバッファと、コピーバックプログラム動作と並行にして、エラーを検出するエラー検出器とを含む。
【００１７】
この実施形態において、本発明に従うＮＡＮＤフラッシュメモリ装置は、プログラムベリファイ動作が遂行される前に、エラー検出が終了されるようにエラー検出器を制御する制御装置をさらに含む。
【００１８】
この実施形態において、セルアレイは、データに対する第１のパリティーを貯蔵する。エラー検出器は、ページバッファに貯蔵されたデータが入力され、第２のパリティーを生成するパリティー発生器と、第１及び第２のパリティーを比較して検出信号を発生する比較器とを含む。そして、制御装置は、プログラムベリファイ動作が遂行される前に、検出信号が発生するようにパリティー発生器及び比較器を制御する。ここで、制御装置は、検出信号を貯蔵する状態レジスタを含む。状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力される。
【００１９】
前述した技術的課題を達成するための本発明の他の実施形態によるＮＡＮＤフラッシュメモリ装置は、データ及びデータに対する第１のパリティーを貯蔵するセルアレイと、データ及び第１のパリティーをコピーバックリードするページバッファと、コピーバックプログラム動作中に、ページバッファに貯蔵されたデータが入力され、第１のクロック信号に同期されて第２のパリティーを生成する第１のパリティー発生器と、第１及び第２のパリティーを比較し、第２のクロック信号に同期されて検出信号を発生する比較器と、プログラムベリファイ動作が遂行される前に、検出信号が発生するように第１及び第２のクロック信号を制御する制御装置とを含む。
【００２０】
この実施形態において、セルアレイは、メインセルアレイとリダンダンシーセルアレイとを含み、メインセルアレイはデータを貯蔵し、リダンダンシーセルアレイは、第１のパリティーを貯蔵する。そして、ページバッファは、メインページバッファとリダンダンシーページバッファとを含み、メインページバッファは、メインセルアレイに貯蔵されたデータをコピーバックリードし、リダンダンシーページバッファは、リダンダンシーセルアレイに貯蔵された第１のパリティーをコピーバックリードする。
【００２１】
この実施形態において、制御装置は、検出信号を貯蔵する状態レジスタを含む。状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力される。
【００２２】
この実施形態において、本発明に従うＮＡＮＤフラッシュメモリ装置は、セルアレイにデータを入力する間に、第１のパリティーを生成する第２のパリティー発生器をさらに含む。
【００２３】
前述した技術的課題を達成するための本発明の実施形態によるＮＡＮＤフラッシュメモリ装置及びそれのエラー検出方法は、コピーバックプログラム動作と並行してエラー検出動作を遂行するのでエラー検出動作のための別途の追加時間を要しない。
【００２４】
前述した他の技術的課題を達成するための本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置のコピーバックプログラム方法は、ａ）セルアレイに貯蔵されたデータを読み取る段階と、ｂ）段階ａ）で発生したエラーを検出する段階と、ｃ）エラー検出結果によって段階ａ）で読み取ったデータをコピーバックプログラムする段階とを含む。
【００２５】
この実施形態において、本発明に従うコピーバックプログラム方法は、エラー検出結果、エラーが検出されれば、コピーバックプログラム動作を終了する。
【００２６】
この実施形態において、段階ａ）の以前に、セルアレイにデータを入力する間に、データに対する第１のパリティーを生成する段階をさらに含む。そして、段階ｂ）でエラーを検出する段階は、ｂ１）ページバッファに貯蔵されたデータから第２のパリティーを生成する段階と、ｂ２）第１及び第２のパリティーを比較して検出信号を発生する段階と、ｂ３）検出信号を状態レジスタに貯蔵する段階とを含む。状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力される。
【００２７】
この実施形態において、段階ｂ）で、エラー検出動作は、高電圧を発生し、ビットラインをセットアップする動作と同時に成される。
【００２８】
前述した他の技術的課題を達成するための本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置は、データを貯蔵するセルアレイと、データをコピーバックリードするページバッファと、コピーバックリード動作間に発生したエラーを検出するエラー検出器と、エラー検出結果によって、ページバッファに貯蔵されたデータがコピーバックプログラムされるようにページバッファ及びエラー検出器を制御する制御装置とを含む。
【００２９】
この実施形態において、制御装置は、エラー検出結果、エラーが検出されれば、コピーバックプログラム動作が終了されるようにページバッファ及びエラー検出器を制御する。
【００３０】
この実施形態において、セルアレイは、データに対する第１のパリティーを貯蔵する。そして、エラー検出器は、ページバッファに貯蔵されたデータが入力され、第２のパリティーを生成するパリティー発生器と、第１及び第２のパリティーを比較して検出信号を発生する比較器とを含む。制御装置は、検出信号を貯蔵する状態レジスタを含む。状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力される。
【００３１】
前述した他の技術的課題を達成するための本発明の他の実施形態によるＮＡＮＤフラッシュメモリ装置は、データ及びデータに対する第１のパリティーを貯蔵するセルアレイと、データ及び第１のパリティーをコピーバックリードするページバッファと、ページバッファに貯蔵されたデータが入力され、第２のパリティーを生成する第１のパリティー発生器と、第１及び第２のパリティーを比較し、検出信号を発生する比較器と、検出信号の結果によって、ページバッファに貯蔵されたデータがコピーバックプログラムされるようにページバッファと、第１のパリティー発生器と、そして比較器と、を制御する制御装置とを含む。
【００３２】
この実施形態において、制御装置は、検出信号がフェイル信号であれば、コピーバックプログラム動作が終了されるようにページバッファと、第１のパリティー発生器と、そして比較器と、を制御する。
【００３３】
この実施形態において、セルアレイは、メインセルアレイとリダンダンシーセルアレイとを含み、メインセルアレイはデータを貯蔵し、リダンダンシーセルアレイは、第１のパリティーを貯蔵する。そして、ページバッファは、メインページバッファとリダンダンシーページバッファとを含み、メインページバッファは、メインセルアレイに貯蔵されたデータをコピーバックリードし、リダンダンシーページバッファは、リダンダンシーセルアレイに貯蔵された第１のパリティーをコピーバックリードする。
【００３４】
この実施形態において、制御装置は、検出信号を貯蔵する状態レジスタを含む。状態レジスタに貯蔵された検出信号は、入出力ラインを通じて外部に出力される。
【００３５】
この実施形態において、本発明に従うＮＡＮＤフラッシュメモリ装置は、セルアレイにデータを入力する間に、第１のパリティーを生成する第２のパリティー発生器をさらに含む。
【００３６】
前述した他の技術的課題を達成するための本発明の実施形態によるＮＡＮＤフラッシュメモリ装置及びそれのコピーバックプログラム方法は、コピーバック動作中にエラーが発生すれば、コピーバックプログラム動作を終了するので一つのページに２ビットのエラーが発生することを防止できる。
【発明の効果】
【００３７】
前述したように、本発明に従うＮＡＮＤフラッシュメモリ装置及びそれのエラー検出方法によれば、コピーバックプログラムの途中にＥＤＣスキャンを並行するので追加的な遅延時間なしでもコピーバックリード動作中に発生するエラーを検出できる。
【００３８】
前述したように、本発明に従うＮＡＮＤフラッシュメモリ装置及びそれのコピーバックプログラム方法によれば、コピーバック動作中にエラーが発生すれば、コピーバックプログラムを遂行せずコピーバック動作を終了するので目標ページに２ビットのエラーが発生することを防止できる。
【発明を実施するための最良の形態】
【００３９】
以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の一番好適な実施形態を添付した図面を参照して説明する。
【００４０】
図１は、本発明の好適な実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。図１を参照すれば、ＮＡＮＤフラッシュメモリ装置１００は、セルアレイ１１０と、ページバッファ１２０と、コラム選択回路１３０と、パリティー発生器１４０，１５０と、データ入力バッファ１６０と、比較器１７０と、制御ロジック１８０と、クロック発生器１９０と、リダンダンシーセルアレイ２１０と、そしてリダンダンシーページバッファ２２０と、を含む。
【００４１】
データ入力バッファ１６０は、入出力ラインＩＯを通じてデータが入力される。データは、普通１バイト（ｂｙｔｅ）単位又は１ワード（ｗｏｒｄ）単位に入力される。ここで、１バイトは８ビット（ｂｉｔｓ）であり、１ワードは１６ビットである。データ入力バッファ１５０は、入力されるデータをコラム選択回路１３０と第１のパリティー発生器１５０に供給する。
【００４２】
コラム選択回路１３０は、コラムアドレスＡＤＤＲ及びアドレスクロック信号ＡＣＬＫに応答してデータ入力バッファ１６０から提供されるデータをページバッファ１２０に伝達する。コラムアドレスＡＤＤＲは、外部から印加され、コラム選択回路１３０の内部にあるコラムデコーダ（図示せず）によってデコーディングされる。デコーディングされたアドレス信号は、コラム選択回路１３０の内部にあるＹゲート回路（Ｙ＿Ｇａｔｅ  Ｃｉｒｃｕｉｔ）（図示せず）にあるトランジスタをターンオンさせる。アドレスクロック信号ＡＣＬＫは、コラム選択回路１３０の内部にあるアドレスカウンタ（図示せず）を動作させてコラムアドレスを順次的に増加させる。このような動作によってデータ入力バッファ１６０で提供されるデータは、コラム選択回路１３０を経てページバッファ１２０に入力される。コラム選択回路１３０の内部にあるコラムデコーダ、Ｙゲート回路、アドレスカウンタは、この技術分野の当業者によく知られているため詳細な説明は省略する。
【００４３】
一方、第１のパリティー発生器１５０は、データ入力バッファ１６０から提供されたデータが入力されてエラー検出コード（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ；ＥＤＣ）を生成する。第１のパリティー発生器１５０から生成されたエラー検出コードを第１のパリティー（ｆｉｒｓｔ  ｐａｒｉｔｙ）と定義する。第１のパリティー発生器１５０は、パリティークロック信号ＰＣＬＫに同期されて入力された１ページのデータについて１ビットのエラー情報を有する第１のパリティーを生成する。第１のパリティー発生器１５０は、生成された第１のパリティーをリダンダンシーページバッファ２２０に供給する。
【００４４】
前述したページバッファ１２０及びリダンダンシーページバッファ２２０は、入力されるデータ及び第１のパリティーを臨時的に貯蔵する。データ及び第１のパリティーは、プログラム動作によってそれぞれセルアレイ１１０及びリダンダンシーセルアレイ２１０のソースページにプログラムされる。
【００４５】
図１には示されないが、セルアレイ１１０は、複数のブロックに分けられており、各ブロックは、複数のページより成り、各ページは、一つのワードラインを共有する複数のメモリセルより成る。一般に、各ブロックは、１６個、３２個、６４個などのページより成り、各ページは、５１２バイト個又は２０４８バイト個のメモリセルより成る。
【００４６】
セルアレイ１１０及びリダンダンシーセルアレイ２１０のソースページにプログラムされたデータはコピーバックリード動作によって再びページバッファ１２０及びリダンダンシーページバッファ２２０に貯蔵される。この際、セルアレイ１１０のソースページにプログラムされたデータを読み取る過程で１ビットのエラーが発生できる。
【００４７】
ページバッファ１２０及びリダンダンシーページバッファ２２０に貯蔵されたデータは、再びコピーバックプログラム動作によってセルアレイ１１０及びリダンダンシーセルアレイ２１０の目標ページにコピーバックプログラムされる。この際、ページバッファ１２０に貯蔵されたデータが目標ページにコピーバックプログラムされる間にページバッファ１２０に貯蔵されたデータは、コラム選択回路１３０を経て第２のパリティー発生器１４０に入力される。
【００４８】
第２のパリティー発生器１４０は、第１のパリティー発生器１５０と同一な動作によってエラー検出コードＥＤＣを生成する。第２のパリティー発生器１４０から生成されたエラー検出コードを第２のパリティー（ｓｅｃｏｎｄ  ｐａｒｉｔｙ）と定義する。第２のパリティーは、パリティークロック信号ＰＣＬＫに同期されて生成され、生成された第２のパリティーＹは比較器１７０に提供される。
【００４９】
比較器１７０は、第２のパリティー発生器１４０で提供された第２のパリティーＹとリダンダンシーページバッファ２２０に提供された第１のパリティーＸを比較して検出信号を発生する。もしフェイルが発生しなかったら、第１のパリティーＸと第２のパリティーＹは、同じ値を有する。この際、比較器１７０は、クロック信号ＦＣＬＫに同期されてパス信号（Ｐａｓｓ）を発生する。しかしながら、フェイルが発生して第１のパリティーＸと第２のパリティーＹが一致しなければ、比較器１７０は、クロック信号ＦＣＬＫに同期されてフェイル信号（Ｆａｉｌ）を発生する。パス信号又はフェイル信号は制御ロジック１８０に提供される。
【００５０】
制御ロジック１８０は、内部に状態レジスタ１８１を備える。状態レジスタ１８１は、比較器１７０で提供されたパス信号又はフェイル信号を貯蔵する。状態レジスタ１８１に貯蔵されたパス信号又はフェイル信号は、入出力ラインＩＯを通じて外部に出力される。制御ロジック１８０は、ＮＡＮＤフラッシュメモリ装置１００の諸般動作を制御する。特に、比較器１７０でフェイル信号が入力されれば、コピーバックプログラムが遂行されないようにページバッファ１２０を制御する。そして、エラー検出動作（又はＥＤＣスキャン動作）がコピーバックプログラム動作と並行して進行されるようにクロック発生器１９０を制御する。
【００５１】
クロック発生器１９０は、制御ロジック１８０によって制御され、コラム選択回路１３０内にあるアドレスカウンタ（図示せず）を動作させるためのアドレスクロック信号ＡＣＬＫ、第１及び第２のパリティー発生器１４０，１５０から第１及び第２のパリティーを生成するためのパリティークロック信号ＰＣＬＫ、そして比較器１７０からパス信号又はフェイル信号を発生させるためのクロック信号ＦＣＬＫを発生する。
【００５２】
クロック発生器１９０は、コピーバックプログラムベリファイ（ｃｏｐｙ＿ｂａｃｋ  ｐｒｏｇｒａｍ  ｖｅｒｉｆｙ）動作が開始される前にＥＤＣスキャン動作が終了されるようにアドレスクロック信号ＡＣＬＫと、パリティークロック信号ＰＣＬＫと、そしてクロック信号ＦＣＬＫと、を制御する。ページバッファ１２０に貯蔵されたデータが目標ページにコピーバックプログラムされれば、ページバッファ１２０のデータは、プログラムベリファイ動作によって“０”から“１”にかえられるためである。
【００５３】
本発明に従うＮＡＮＤフラッシュメモリ装置１００は、データ入力時第１のパリティーを生成し、第１のパリティーをリダンダンシーセルアレイ２１０に貯蔵する。そして、コピーバックリード動作中に発生したエラーを検出するため第２のパリティーを生成し、第１のパリティーと比較する。こうしたＥＤＣスキャン動作は、追加的な遅延時間がないようにするためコピーバックプログラム動作と並行して遂行される。但し、ＥＤＣスキャン動作はコピーバックプログラムベリファイ動作が遂行される前に終了される。また、第１及び第２のパリティーが一致すれば、正常的にコピーバックプログラム動作が遂行される。しかしながら、第１及び第２のパリティーが一致しなければ、コピーバックプログラムが遂行されずコピーバック動作は終了される。
【００５４】
図２は、本発明の好適な実施形態によるＮＡＮＤフラッシュメモリ装置のエラー検出方法を示す順序図である。
【００５５】
先ず、段階Ｓ２１０では、セルアレイにデータを入力し、データに対する第１のパリティーを生成する。第１のパリティーは、セルアレイ（図１参照）１１０にデータを入力する間に生成される。データは、セルアレイ１１０のソースページに貯蔵され、第１のパリティーは、リダンダンシーセルアレイ（図１参照）２１０のソースページに貯蔵される。
【００５６】
段階Ｓ２２０では、セルアレイ１１０及びリダンダンシーセルアレイ２１０のソースページに貯蔵されたデータ及び第１のパリティーを読み取り、読み取ったデータ及び第１のパリティーをページバッファ（図１参照）１２０及びリダンダンシーページバッファ（図１参照）２２０に貯蔵する。これをコピーバックリード動作（ｃｏｐｙ＿ｂａｃｋ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）という。コピーバックリード動作を遂行する途中に１ビットのエラーが発生できる。
【００５７】
次にページバッファ１２０及びリダンダンシーページバッファ２２０に貯蔵されたデータ及び第１のパリティーをセルアレイ１１０及びリダンダンシーセルアレイ２１０の目標ページにプログラムする動作が遂行される。こうした動作をコピーバックプログラム動作（ｃｏｐｙ＿ｂａｃｋ  ｐｒｏｇｒａｍ  ｏｐｅｒａｔｉｏｎ）という。図２でコピーバックプログラム動作は、段階Ｓ２３０と、段階Ｓ２４０と、そして段階Ｓ２５０と、を含む。
【００５８】
段階Ｓ２３０では、コピーバックプログラム動作のための準備過程であって、高電圧を発生し、ビットラインをセットアップする。ここで、高電圧は、よく知られたように、ＮＡＮＤフラッシュメモリ装置内にある高電圧発生回路（又はチャージポンプ回路）から発生し、発生した高電圧は、ワードラインに供給される。ビットラインをセットアップ（ｓｅｔ＿ｕｐ）するというのは、ビットラインにプログラム電圧（例えば、０Ｖ）を印加することを意味する。
【００５９】
段階Ｓ２４０では、選択されたワードラインに高電圧（例えば、１５Ｖ〜２０Ｖ）を印加してコピーバックプログラムを実行する。
【００６０】
段階Ｓ２５０では、コピーバックプログラムを実行した後に次動作のためワードライン及びビットラインを初期状態に作る。これをプログラムリカバリー動作（ｐｒｏｇｒａｍ  ｒｅｃｏｖｅｒｙ  ｏｐｅｒａｔｉｏｎ）という。
【００６１】
図２を参照すれば、コピーバックプログラム動作段階Ｓ２３０，Ｓ２４０，Ｓ２５０と並行してＥＤＣスキャン（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ  Ｓｃａｎ）動作が遂行される。ＥＤＣスキャン動作Ｓ２００は、段階Ｓ２０１と、段階Ｓ２０３と、段階Ｓ２０５と、を含む。
【００６２】
段階Ｓ２０１では、段階Ｓ２２０でページバッファ１２０に貯蔵されたデータが入力され、第２のパリティーを生成する。
【００６３】
段階Ｓ２０３では、段階Ｓ２２０でリダンダンシーページバッファ２２０に貯蔵された第１のパリティー及び段階Ｓ２０１で生成された第２のパリティーを比較する。第１及び第２のパリティーが一致すれば、パス信号（Ｐａｓｓ）が発生し、一致しなければ、フェイル信号（Ｆａｉｌ）が発生する。ここで、パス信号が発生したことは、コピーバックリード動作中にエラーが発生しないことを意味し、フェイル信号が発生したことはコピーバックリード動作中にエラーが発生したことを意味する。
【００６４】
段階Ｓ２０５では、段階Ｓ２０３で発生したパス信号又はフェイル信号を状態レジスタ（図１参照）１８１に貯蔵し、ＥＤＣスキャン動作を終了する。状態レジスタ１８１に貯蔵されたデータは、入出力ラインを通じて外部に出力される。
【００６５】
再び図２を参照すれば、ＥＤＣスキャン動作Ｓ２００は、プログラムリカバリー段階Ｓ２５０前に終了されることもでき、その後に終了されることもできる。しかしながら、ＥＤＣスキャン動作が終了されたかを確認する時点は、プログラムリカバリー段階Ｓ２５０が終了され、プログラムベリファイ段階Ｓ２７０が遂行される前である。
【００６６】
段階Ｓ２６０では、プログラムリカバリー段階Ｓ２５０が終わった後にＥＤＣスキャン動作Ｓ２００が終了されたかを確認する。もしＥＤＣスキャン動作が終了されたら次段階Ｓ２７０が進行されるが、ＥＤＣスキャン動作が終了されなかったらＥＤＣスキャン動作が終了されるときまで確認動作を反復遂行する。
【００６７】
段階Ｓ２７０では、コピーバックプログラムになったかページバッファ１２０に貯蔵されたデータをスキャニング（ｓｃａｎｎｉｎｇ）する。こうしたスキャニング動作をプログラムベリファイ動作（ｐｒｏｇｒａｍ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）という。ページバッファ１２０に貯蔵されたデータが目標ページにプログラムになったら、ページバッファ１２０のデータは、“０”から“１”にかえられる。プログラムベリファイ動作はページバッファ１２０にデータ“０”が存在するかを確認する。
【００６８】
段階Ｓ２８０では、プログラムが正しくなったかを確認する。すなわち、段階Ｓ１７０でページバッファ１２０に貯蔵されたデータが全て“１”にかえられたかを確認する。もしページバッファ１２０のデータが全て“１”であれば、コピーバック動作を終了する。しかしながら、ページバッファ１２０のデータに“０”が存在すれば、次段階Ｓ２９０を遂行する。
【００６９】
段階Ｓ２９０では、コピーバックプログラムを再び実行するための準備段階であって、ワードライン及びビットラインをセットアップする。すなわち、ワードラインに段階Ｓ２３０で発生した高電圧より若干高い電圧を印加し、ビットラインにプログラム電圧（例えば、０Ｖ）を印加する。そして、段階Ｓ２４０〜段階Ｓ２８０を反復遂行する。
【００７０】
本発明に従うＮＡＮＤフラッシュメモリ装置のエラー検出方法は、ページバッファ１２０に貯蔵されたデータがかえられるプログラムベリファイ動作Ｓ２７０が遂行される前にスキャン動作Ｓ２００を終了する。なぜならば、ページバッファ１２０に貯蔵されたデータがかえられればＥＤＣスキャン動作Ｓ２００時生成される第２のパリティーがかえられてＥＤＣスキャンが無意味になるためである。本発明に従うエラー検出方法によれば、コピーバックプログラム動作Ｓ２３０，Ｓ２４０，Ｓ２５０と並行してＥＤＣスキャン動作Ｓ２００を遂行するので追加的な遅延時間なしでもコピーバックリード動作Ｓ２２０中に発生するエラーを検出できる。
【００７１】
図３は、本発明の好適な実施形態によるＮＡＮＤフラッシュメモリ装置のコピーバックプログラム方法を示す順序図である。
【００７２】
段階Ｓ３１０では、セルアレイにデータを入力し、データに対する第１のパリティーを生成する。段階Ｓ３２０では、セルアレイ１１０及びリダンダンシーセルアレイ２１０のソースページに貯蔵されたデータ及び第１のパリティーを読み取り、読み取ったデータ及び第１のパリティーをページバッファ（図１参照）１２０及びリダンダンシーページバッファ（図１参照）２２０に貯蔵する。
【００７３】
次に、ページバッファ１２０及びリダンダンシーページバッファ２２０に貯蔵されたデータ及び第１のパリティーをセルアレイ１１０及びリダンダンシーセルアレイ２１０の目標ページにプログラムする動作が遂行される。こうした動作をコピーバックプログラム動作という。図３でコピーバックプログラム動作は、段階Ｓ３３０と、段階Ｓ３４０と、段階Ｓ３５０と、そして段階Ｓ３６０と、を含む。
【００７４】
段階Ｓ３３０では、コピーバックプログラム動作のための準備過程であって、高電圧を発生し、ビットラインをセットアップする。
【００７５】
図３を参照すれば、段階Ｓ３３０と並行してＥＤＣスキャン（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ  Ｓｃａｎ）動作が遂行される。ＥＤＣスキャン動作Ｓ３００は、段階Ｓ３０１及び段階Ｓ３０３を含む。
【００７６】
段階Ｓ３０１では、段階Ｓ３２０でページバッファ１２０に貯蔵されたデータが入力され、第２のパリティーを生成する。
【００７７】
段階Ｓ３０３では、段階Ｓ３２０でリダンダンシーページバッファ２２０に貯蔵された第１のパリティー及び段階Ｓ３０１で生成された第２のパリティーを比較する。第１及び第２のパリティーが一致すれば、パス信号（Ｐａｓｓ）が発生し、一致しなければフェイル信号（Ｆａｉｌ）が発生する。ここで、パス信号が発生したことはコピーバックリード動作中にエラーが発生しないことを意味し、フェイル信号が発生したことはエラーが発生したことを意味する。段階Ｓ３０３で発生したパス信号又はフェイル信号は状態レジスタ（図１参照）１８１に貯蔵される。
【００７８】
再び、図３を参照すれば、段階Ｓ３４０では、第１及び第２のパリティーが一致するかを調査する。第１及び第２のパリティーが一致すればパス信号（Ｐａｓｓ）が発生し、次段階Ｓ３５０が進行される。しかしながら、第１及び第２のパリティーが一致しなければフェイル信号が発生し、コピーバック動作は終了される。すなわち、コピーバックプログラム動作が遂行されない。
【００７９】
段階Ｓ３５０では、選択されたワードラインに高電圧（例えば、１５Ｖ〜２０Ｖ）を印加してコピーバックプログラムを実行する。
【００８０】
段階Ｓ３６０では、コピーバックプログラムを実行した後に次動作のためワードライン及びビットラインを初期状態に作る。これをプログラムリカバリー動作という。
【００８１】
段階Ｓ３７０では、コピーバックプログラムになったかページバッファ１２０に貯蔵されたデータをスキャニングする。こうしたスキャニング動作をプログラムベリファイ動作という。ページバッファ１２０に貯蔵されたデータが目標ページにプログラムされたら、ページバッファ１２０のデータは、“０”から“１”にかえられる。プログラムベリファイ動作は、ページバッファ１２０にデータ“０”が存在するかを確認する動作である。
【００８２】
段階Ｓ３８０では、プログラムが正しくなったかを確認する。すなわち、段階Ｓ３７０でページバッファ１２０に貯蔵されたデータが全て“１”にかえられたかを確認する。もしページバッファ１２０のデータが全て“１”であれば、コピーバック動作を終了する。しかしながら、ページバッファ１２０のデータに“０”が存在すれば次段階Ｓ３９０を遂行する。
【００８３】
段階Ｓ３９０では、コピーバックプログラムを再び実行するための準備段階であって、ワードライン及びビットラインをセットアップする。すなわち、ワードラインに段階Ｓ３３０で発生した高電圧より若干高い電圧を印加し、ビットラインにプログラム電圧（例えば、０Ｖ）を印加する。そして、段階Ｓ３５０〜段階Ｓ３８０を反復遂行する。
【００８４】
本発明に従うコピーバックプログラム方法は、データ入力時第１のパリティーを生成し、第１のパリティーをリダンダンシーセルアレイ２１０に貯蔵する。そしてコピーバックリード動作中に発生したエラーを検出するため第２のパリティーを生成し、第１のパリティーと比較する。比較結果、第１及び第２のパリティーが一致すれば正常的にコピーバックプログラム動作が遂行され、第１及び第２のパリティーが一致しなければ、コピーバックプログラムが遂行されずコピーバック動作は終了される。
【００８５】
以上、本発明の詳細な説明では、具体的な実施形態について説明したが、本発明の範囲から外れない限度内で色々の変形が可能なことは勿論である。従って、本発明の範囲は、前述した実施形態に局限されて決められるべきではなく、特許請求の範囲並びに特許請求の範囲と均等なものによって決められるべきである。
【図面の簡単な説明】
【００８６】
【図１】本発明の好適な実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。
【図２】本発明の好適な実施形態によるＮＡＮＤフラッシュメモリ装置のエラー検出方法を示す順序図である。
【図３】本発明に従うＮＡＮＤフラッシュメモリ装置のコピーバックプログラム方法を示す順序図である。
【符号の説明】
【００８７】
１００  ＮＡＮＤフラッシュメモリ装置
１１０  セルアレイ
１２０  ページバッファ
１３０  コラム選択回路
１４０，１５０  パリティー発生器
１６０  データ入力バッファ
１７０  比較器
１８０  制御ロジック
１８１  状態レジスタ
１９０  クロック発生器
２１０  リダンダンシーセルアレイ
２２０  リダンダンシーページバッファ
【図１】
2006079808.tif 000003
【図２】
2006079808.tif 000004
【図３】
2006079808.tif 000005