(57)【要約】【課題】  チップサイズパッケージ型の半導体装置の製造方法において、熱的な負荷を起因とした電子デバイスの劣化を極力抑止する。【解決手段】  半導体基板１０の一部を当該裏面から選択的にエッチングして開口部１０ｗを形成する。次に、開口部１０ｗを含む半導体基板１０の裏面上に、開口部１０ｗの底部で露出するパッド電極１２と接続された配線層１８を形成する。次に、配線層１８上に、当該配線層１８の一部を露出する保護層２１を形成する。次に、当該配線層１８の一部上に、スクリーン印刷法により銀ペースト２２ｐを形成する。次に、銀ペースト２２ｐを所定の温度でリフローすることにより、導電端子２２を形成する。最後に、ダイシングにより、半導体基板１０及びそれに積層された各層を複数の半導体チップ及びそれに積層された各層から成る半導体装置に分離する。【選択図】    図１２
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【特許請求の範囲】
【請求項１】
電子デバイスが形成された半導体基板を準備し、
前記半導体基板の一方の面に、絶縁膜を介して配線層を形成する工程と、
前記配線層上を含む半導体基板の前記面上に、保護層を形成する工程と、
前記保護層の一部を開口して前記配線層の一部を露出し、当該配線層の一部上に銀ベーストをスクリーン印刷する工程と、
前記銀ペーストを所定の温度によりリフローして、当該銀ペーストから成る導電端子を形成する工程と、
ダイシングにより、前記半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電子デバイスは、ＣＣＤから成る撮像素子であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
ダイシングラインによって区分され、電子デバイスが形成されると共に、第１の絶縁膜を介して当該ダイシングラインに沿ってパッド電極が形成された半導体基板を準備し、
前記半導体基板の表面に、樹脂層を介して支持体を形成する工程と、
前記半導体基板の一部を当該裏面から選択的にエッチングして、前記ダイシングラインの一部もしくは全体に沿って開口する開口部を形成する工程と、
前記開口部内を含む半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記開口部の底部の前記第１及び第２の絶縁膜の一部を、前記パッド電極の一部上から前記ダイシングラインに至る領域にかけて選択的にエッチングして除去し、前記パッド電極の一部を露出する工程と、
前記開口部の底部で露出するパッド電極と電気的に接続されて当該開口部内から前記半導体基板の裏面上に延びる配線層を形成する工程と、
前記配線層上を含む前記半導体基板の裏面上に、保護層を形成する工程と、
前記保護層の一部を開口して前記配線層の一部を露出し、当該配線層の一部上に、銀ペーストをスクリーン印刷する工程と、
前記銀ペーストを所定の温度によりリフローして、当該銀ペーストから成る導電端子を形成する工程と、
ダイシングにより、前記半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記電子デバイスは、ＣＣＤから成る撮像素子であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置の製造方法に関し、特に、チップサイズパッケージ型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、パッケージ技術として、チップサイズパッケージ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。チップサイズパッケージとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージを意味する。従来より、チップサイズパッケージ型の半導体装置の一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体チップのパッド電極と電気的に接続したボール状の導電端子をパッケージの一主面上に格子状に複数配列したものである。
【０００３】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００４】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇａｅ）等の他の型のチップサイズパッケージに比して、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。ＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）カメラ用のチップサイズパッケージとしての用途がある。
【０００５】
上述した従来例に係るＢＧＡ型の半導体装置は、例えば次に示すような工程を経た製造方法により製造される。
【０００６】
最初に、ダイシングラインによって区分され半導体基板を準備する。ここで、半導体基板の表面には、ＣＣＤ等の電子デバイスが形成され、当該電子デバイスと電気的に接続するパッド電極が形成されている。次に、半導体基板の表面にガラス等から成る支持体を形成する。次に、ダイシングラインに沿って、半導体基板の一部を当該裏面から選択的にエッチングして、パッド電極を露出する開口部を形成する。次に、開口部内で露出するパッド電極と電気的に接続されて当該開口部内から半導体基板の裏面上に延びる配線層を形成する。さらに、配線層が所定の配線パターンとなるように、当該配線層を選択的にエッチングしてパターニングする。次に、配線層上を含む半導体基板の裏面上に、配線層の一部を露出する保護層を形成し、当該配線層の一部上に導電端子を形成する。最後に、ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する。
【０００７】
なお、上述した技術に関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特許公表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したような従来例に係るＢＧＡ型の半導体装置の製造方法のうち、配線層の一部上に導電端子を形成する工程は、鉛を含有した半田ペーストを配線層上にスクリーン印刷する工程と、その半田ペーストを熱処理、即ちリフローする工程を含む。しかしながら、近年では、鉛の使用による環境汚染を抑止するため、導電端子の形成に使用される半田ペーストの主流は、鉛を含有しない鉛フリーの半田ペーストに移行しつつある。
【０００９】
鉛フリーの半田ペーストは、鉛を含有した半田ペーストに比して、リフローの際の温度が高温となる。例えば、そのリフローの際の温度は２４０℃程度となる。そのため、鉛フリーの半田ペーストを使用する場合、リフローの際の温度が熱的な負荷となって、半導体基板に形成された電子デバイスが劣化し、その機能が低下する場合があった。例えば、半導体基板に形成されたデバイスがＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）から成る撮像素子である場合、上記２４０℃程度の温度によるリフローを行う際、当該温度が撮像素子に対する熱的な負荷となるため、当該撮像素子が劣化していた。そのため、半導体装置の完成後、当該撮像素子により撮像された像に白点が発生するなどの撮像不良が生じていた。
【００１０】
そこで本発明は、チップサイズパッケージ型の半導体装置の製造方法において、熱的な負荷を起因とした電子デバイスの劣化を極力抑止する。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、電子デバイスが形成された半導体基板を準備し、半導体基板の一方の面に、絶縁膜を介して配線層を形成する工程と、配線層上を含む半導体基板の上記面上に、保護層を形成する工程と、保護層の一部を開口して配線層の一部を露出し、当該配線層の一部上に銀ベーストをスクリーン印刷する工程と、銀ペーストを所定の温度によりリフローして、当該銀ペーストから成る導電端子を形成する工程と、ダイシングにより、半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする。ここで、上記電子デバイスは、ＣＣＤから成る撮像素子である。
【発明の効果】
【００１２】
本発明によれば、配線層の一部上に銀ペーストをスクリーン印刷し、これをリフローすることにより導電端子を形成する。そのため、導電端子を形成する際のリフローを、鉛フリーの半田ペーストを使用する場合に比して、低い温度で行うことが可能となる。従って、上記リフローの際の熱的な負荷によって半導体基板上に形成された電子デバイスが劣化することを、極力抑止することができる。
【００１３】
また、銀ペーストは、鉛を含有していないことから、半導体装置の製造に係る環境汚染を極力回避することが可能となる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照して説明する。図１、図２、及び図５乃至図１２は、本実施形態に係る半導体装置の製造方法を示す断面図である。また、図３及び図４は、本実施形態に係る半導体装置の製造方法を示す上面図である。なお、図１乃至図１２では、半導体基板のうち、ダイシングラインＤＬの近傍を示している。
【００１５】
最初に、図１に示すように、ダイシングラインによって区分され、不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）等から成る撮像素子、もしくは赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。
【００１６】
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えばＰ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。
【００１７】
次に、半導体基板１０の表面上に、第１の絶縁膜１１を介して、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２を形成する。パッド電極１２は、スパッタ法により形成されたアルミニウム（Ａｌ）から成る電極であることが好ましいが、その他の金属から成る電極であってもよい。
【００１８】
次に、パッド電極１２上を含む半導体基板１０の表面上に、樹脂層１３を介して基板状もしくはテープ状の支持体１４を形成する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１４は、例えばガラス等の透明もしくは半透明の性状を有した材料により形成される。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１４は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。
【００１９】
次に、図２に示すように、ダイシングラインの一部もしくは全体に沿って開口する第１のレジスト層１５を、半導体基板１０の裏面上に形成する。そして、第１のレジスト層１５をマスクとして、好ましくは等方性エッチングにより、半導体基板１０の一部を当該裏面から選択的にエッチングする。このエッチングにより、ダイシングラインＤＬの一部もしくは全体に沿って半導体基板を開口する開口部１０ｗが形成される。開口部１０ｗは、半導体基板１０を貫通するようにして形成される。ここで、開口部１０ｗの底部では第１の絶縁膜１１が露出される。なお、このエッチングは、異方性エッチングにより行われてもよい。
【００２０】
開口部１０ｗを半導体基板１０の裏面からみた場合、その上面図は、図３もしくは図４の様になる。即ち、図３に示すように、開口部１０ｗは、半導体基板の主面のうちパッド電極１２が存在する領域を、ダイシングラインＤＬの一部に沿って局所的に開口する。もしくは、図４に示すように、開口部１０ｗは、半導体基板の主面のうちパッド電極１２が存在する領域を、ダイシングラインＤＬの全体に沿って、溝状に開口する。
【００２１】
次に、図５に示すように、開口部１０ｗ内を含む半導体基板１０の裏面上に、裏面絶縁膜として第２の絶縁膜１６を形成する。第２の絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。
【００２２】
次に、図６に示すように、開口部１０ｗの底部において、パッド電極１２の一部上からダイシングラインＤＬに至る領域にかけて開口する第２のレジスト層１７を、第２の絶縁膜１６上に形成する。そして、第２のレジスト層１７をマスクとして、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第２の絶縁膜１６のエッチングを行う。このエッチングにより、パッド電極１２の一部上からダイシングラインＤＬに至る領域にかけて形成された第１の絶縁膜１５及び第２の絶縁膜１６が除去される。即ち、開口部１０ｗの底部においてパッド電極１２の一部及び半導体基板１０の裏面の一部が露出される。
【００２３】
次に、図７に示すように、開口部１０ｗから半導体基板１０の裏面上に延びる配線層１８を形成する。即ち、配線層１８は、開口部１０ｗ内で露出されたパッド電極１２の一部上及び樹脂層１３の一部上、及び開口部１０ｗ内を含む半導体基板１０の裏面の第２の絶縁膜１６上を覆うようにして形成される。ここで、配線層１８は、配線層１８は、開口部１０ｗの底部で露出するパッド電極１２と電気的に接続される。
【００２４】
配線層１８は、例えばアルミニウム（Ａｌ）から成り、スパッタ法もしくはその他の成膜方法により形成される。もしくは、配線層１８は、アルミニウム（Ａｌ）以外の金属から成るものであってもよい。例えば、図示しないが、配線層１８は、バリアメタル層とシード層とから成るバリアシード層上にメッキ形成された銅（Ｃｕ）等の金属から成るものであってもよい。
【００２５】
次に、図８に示すように、開口部１０ｗを含む半導体基板１０の裏面の配線層１８上に、当該配線層１８を所定のパターンにパターニングするための第３のレジスト層２０を選択的に形成する。ここで、第３のレジスト層２０は、配線層１８が除去される領域を開口するようにして形成される。図８では、第３のレジスト層２０は、開口部１０ｗの底部のうちパッド電極１２が形成されていないダイシングラインＤＬに沿った領域を開口するようにして形成されている。また、図示しないが、第３のレジスト層２０は、上記開口部１０ｗの底部のダイシングラインＤＬに沿った領域以外にも、上記所定のパターンに対応して不要となる配線層１８上を開口するようにして形成される。
【００２６】
次に、第３のレジスト層２０をマスクとして、配線層１８の一部を選択的にエッチングして除去する。この配線層１８の選択的な除去により、配線層１８が所定のパターンにパターニングされる。ここで、上記配線層１８の選択的な除去は、例えば水酸化ナトリウム（ＮａＯＨ）を用いたウェットエッチングにより行われる。もしくは、当該配線層１８の選択的な除去は、上記ウェットエッチング以外のエッチングにより行われてもよい。
【００２７】
さらに、図９に示すように、第３のレジスト層２０を除去した後、配線層１８上を含む半導体基板１０の裏面上に保護層２１を形成する。この保護層２１は、レジスト材料もしくはその他の材料から成る。
【００２８】
次に、図１０に示すように、配線層１８の一部を露出するように保護層２１を開口して、当該配線層１８の一部上に、銀ペースト２２ｐを選択的に形成する。銀ペースト２２ｐの選択的な形成は、いわゆるスクリーン印刷法により行われることが好ましい。
【００２９】
従来より、銀ペーストは、例えば特開２００２−２３１８５４号公報に示されるように、半導体チップを電気的もしくは機械的に保護するための保護膜として、半導体基板の一方の面に形成される場合がある。これに対して、本実施形態に係る銀ペーストは、上記保護膜に用いられるものとは異なり、次に示すように、後述する導電端子２２を構成するものである。
【００３０】
この銀ペースト２２ｐは、１５０℃程度を超えない温度を以ってリフローすることが可能な性状を有している。即ち、銀ペースト２２ｐは、従来例に係る鉛フリーの半田ペーストをリフローする際の温度を下回る温度によりリフローすることができる導電性ペーストである。また、銀ペースト２２ｐは鉛を含有していない。そのため、銀ペースト２２ｐの使用により、半導体装置の製造に係る環境汚染を極力回避することが可能となる。
【００３１】
なお、図示しないが、上述したように銀ペースト２２ｐを選択的に上記配線層１８の一部上に形成する替わりに、例えばトルエンやキシレン等の有機剤から成る溶媒と銀ペーストとの混合物を上記配線層１８の一部上に選択的に形成してもよい。この場合、銀ペースト２２ｐが後述するリフロー工程を経て導電端子２２となった後、銀ペースト２２ｐのエレクトロマイグレーションに対する耐性が向上する。
【００３２】
また、上述した銀ペースト２２ｐ、もしくは銀ペーストと溶媒の混合物の選択的な形成は、スクリーン印刷法以外の方法により行われてもよい。
【００３３】
次に、図１１に示すように、銀ペースト２２ｐを好ましくは１５０℃程度の所定の温度で１０分間程度リフローして、当該銀ペースト２２ｐから成る導電端子２２を形成する。この導電端子２２は、球状もしくは略球状の突起を有するように形成される。
【００３４】
ここで、上記リフローの際の所定の温度は、従来例に係る鉛フリーの半田ペーストをリフローする際に要する温度を下回る。そのため、従来例のように導電端子を形成する際のリフローの温度が、電子デバイスを劣化させる熱的な負荷となることはない。即ち、銀ペースト２２ｐの使用によって、リフローの際の熱的な負荷を起因とする不図示の電子デバイスの劣化、及びそれに伴う当該電子デバイスの機能の低下を極力抑止することが可能となる。
【００３５】
例えば、半導体基板１０の表面に形成された不図示の電子デバイスが、従来例に係る鉛フリーの半田ペーストの使用による熱的な負荷によって劣化するＣＣＤから成る撮像素子である場合、銀ペースト２２ｐをリフローする際の上記所定の温度は当該撮像素子を劣化させる熱的な負荷とはならない。即ち、銀ペースト２２ｐの使用によって、従来例のように、リフローの際の熱的な負荷により撮像素子が劣化して白点の発生等の撮像不良が生じることを極力抑止することが可能となる。
【００３６】
最後に、図１２に示すように、ダイシングラインＤＬに沿ったダイシングにより、半導体基板１０及びそれに積層される各層を、複数の半導体チップ１０Ａ及びそれに積層される各層から成る半導体装置に分離する。
【００３７】
なお、上述した実施形態では、半導体基板１０の裏面上にパッド電極１２と接続された配線層１８が形成されるものとしたが、本発明はこれに限定されない。即ち、配線層１８は、パッド電極１２と接続されないものであってもよい。この場合、開口部１０ｗは、半導体基板１０の裏面から当該半導体基板１０を貫通せずに形成された凹部であってもよい。もしくは、開口部１０ｗの形成は省略されてもよい。
【００３８】
また、開口部１０ｗが、半導体基板１０の裏面から当該半導体基板１０を貫通せずに形成された凹部である場合、もしくは開口部１０ｗの形成は省略された場合、半導体基板１０の表面に形成された支持体１４は、上記いずれかの工程において除去されてもよい。もしくは、支持体１４は、除去されずに残されてもよい。もしくは、支持体１４の形成は省略されても構わない。
【００３９】
また、上述した実施形態では、半導体基板１０の裏面上に配線層１８を形成したが、本発明はこれに限定されない。即ち、本発明は、半導体基板１０の表面に配線層１８が形成される場合においても適用される。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す上面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す上面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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