(57)【要約】【課題】エッチング停止絶縁膜のエッチング時に生じるキャパシタの漏れ電流ソースの発生を防止できる半導体メモリ装置の製造方法を提供すること。【解決手段】半導体基板（３１）上に層間絶縁膜（３２）を形成するステップと、コンタクトホール（３３）の側壁にストレージノードコンタクトスペーサ（３４）を形成するステップと、コンタクトホール（３３）の内部にストレージノードコンタクトプラグ（３５）を形成するステップと、層間絶縁膜（３２）をリセスするステップと、全面にエッチング停止絶縁膜（３６）及びストレージノード用絶縁膜（３７）を積層するステップと、絶縁膜（３７）及びエッチング停止絶縁膜（３６）をドライエッチングし、コンタクトプラグ（３５）及びコンタクトスペーサ（３４）を開放させる開放部（３８）を形成するステップと、下部電極（４０）、誘電膜（４１）及び上部電極（４２）を形成するステップとを含む。【選択図】図２Ｅ
2006191053.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、
前記ストレージノードコンタクトホールの側壁に、ストレージノードコンタクトスペーサを形成するステップと、
前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるストレージノードコンタクトプラグを形成するステップと、
前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、
前記リセスされた層間絶縁膜を含む全面にエッチング停止絶縁膜及びストレージノード用の絶縁膜を積層するステップと、
前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、
前記開放部の内部に下部電極を形成するステップと、
前記下部電極上に誘電膜及び上部電極を順に形成するステップと
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項２】
前記層間絶縁膜を酸化膜で形成し、
前記層間絶縁膜の表面を一定の深さにリセスする前記ステップが、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項３】
前記ドライエッチングを、ＲＦプラズマチャンバを用いて行うことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項４】
前記層間絶縁膜のエッチング速度が、前記ストレージノードコンタクトプラグ及び前記ストレージノードコンタクトスペーサのエッチング速度よりも２倍〜４倍程度速い速度に維持されるように、前記ドライエッチングをフッ素系ガスを用いて行うことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項５】
前記フッ素系ガスが、Ｃ２Ｆ６またはＣＦ４であることを特徴とする請求項４に記載の半導体メモリ装置の製造方法。
【請求項６】
前記ウェットエッチングを、フッ酸溶液またはＢＯＥ溶液を用いて行うことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項７】
前記層間絶縁膜のリセスされる深さが、５００Å〜１０００Åの範囲内であることを特徴とする請求項１または２に記載の半導体メモリ装置の製造方法。
【請求項８】
半導体基板上にストレージノードコンタクトホールを有する酸化膜系の層間絶縁膜を形成するステップと、
前記ストレージノードコンタクトホールの側壁に窒化膜系ストレージノードコンタクトスペーサを形成するステップと、
前記ストレージノードコンタクトホールの内部に前記ストレージノードコンタクトスペーサによって取り囲まれるポリシリコン系ストレージノードコンタクトプラグを形成するステップと、
前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、
前記リセスされた層間絶縁膜を含む全面に、窒化膜系エッチング停止絶縁膜及び酸化膜系ストレージノード用の絶縁膜を積層するステップと、
前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、
前記開放部の内部に下部電極を形成するステップと、
前記下部電極上に誘電膜及び上部電極を順に形成するステップと
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項９】
前記層間絶縁膜を一定の深さにリセスする前記ステップが、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１０】
前記ドライエッチングを、ＲＦプラズマチャンバを用いて行うことを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
【請求項１１】
前記層間絶縁膜のエッチング速度が、前記ストレージノードコンタクトプラグ及び前記ストレージノードコンタクトスペーサのエッチング速度よりも、２倍〜４倍程度速い速度に維持されるように、前記ドライエッチングをフッ素系ガスを用いて行うことを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
【請求項１２】
前記フッ素系ガスが、Ｃ２Ｆ６またはＣＦ４であることを特徴とする請求項１１に記載の半導体メモリ装置の製造方法。
【請求項１３】
前記ウェットエッチングを、フッ酸溶液またはＢＯＥ溶液を用いて行うことを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
【請求項１４】
前記層間絶縁膜のリセスされる深さが、５００Å〜１０００Åの範囲内であることを特徴とする請求項９または１０に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に、半導体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置の最小線幅が減少し、集積度が増大してキャパシタが形成される面積も次第に狭くなりつつある。このように、キャパシタが形成される面積が狭くなっても、セル内のキャパシタは、セル当り最小限要求される高いキャパシタンスを確保しなければならない。このように、狭い面積上に高いキャパシタンスを有するキャパシタを形成するために、シリコン酸化膜（ε=３.８）、窒化膜（ε=７）に代わって、Ｔａ２Ｏ５、Ａｌ２Ｏ３またはＨｆＯ２のような高い誘電率を有する物質を誘電体膜として用いる方法、下部電極の面積を効果的に増大させるために、下部電極をシリンダ型、コンケーブ（concave）型などに立体化するか、または下部電極の表面にＭＰＳ（Meta stable-Poly Silicon）を成長させ、下部電極の有効表面的を１.７〜２倍程度増加させる方法、下部電極と上部電極とを全て金属で形成する方法（Metal Insulator Metal；MIM）などが提案された。
【０００３】
現在、１２８Ｍ以上の集積度を有するＤＲＡＭおいて、通常のＭＩＭコンケーブＴｉＮの下部電極を有するキャパシタを備えた半導体メモリ装置の製造方法は、以下の通りである。
【０００４】
図１Ａ及び図１Ｂは、従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
【０００５】
図１Ａに示しているように、半導体基板１１の上に層間絶縁膜１２を形成した後、層間絶縁膜１２をエッチングして半導体基板１１の表面を開放させるストレージノードコンタクトホールを形成する。
【０００６】
次いで、ストレージノードコンタクトホールの側壁に接するストレージノードコンタクトスペーサ１３を形成した後、ストレージノードコンタクトスペーサ１３が形成されたストレージノードコンタクトホールの内部に、ストレージノードコンタクトプラグ１４を埋め込む。ここで、ストレージノードコンタクトスペーサ１３は、シリコン窒化膜として形成し、ストレージノードコンタクトプラグ１４は、ポリシリコンで形成する。
【０００７】
次いで、ストレージノードコンタクトプラグ１４を含む層間絶縁膜１２上に、エッチング停止絶縁膜１５を形成した後、エッチング停止絶縁膜１５上にストレージノード用の絶縁膜１６を形成する。ここで、エッチング停止絶縁膜１５は、シリコン窒化膜として形成し、ストレージノード用の絶縁膜１６は、シリコン酸化膜系酸化膜として形成する。
【０００８】
次いで、ストレージノード用の絶縁膜１６とエッチング停止絶縁膜１５とを順にドライエッチングし、ストレージノードコンタクトプラグ１４の上を開放させる開放部１７を形成する。
【０００９】
次に、図１Ｂに示しているように、ＴｉＮ下部電極を形成するにあたり、ＴｉＮ下部電極を形成するためには、バリアメタル（Barrier metal）形成が必須であるが、このため、開放部１７を含む全面にＰＶＤまたはＣＶＤ法によってチタニウム（Ｔｉ）を蒸着した後、アニール（Anneal）によってバリアメタルであるＴｉＳｉｘ１８を形成し、未反応のチタニウムをウェットエッチングによって除去する。
【００１０】
上述のように、バリアメタルであるＴｉＳｉｘ１８を形成することによって、ストレージノードコンタクトプラグ１４と、後続の工程で形成されるＴｉＮ下部電極とが接触する面の抵抗を低くする。
【００１１】
バリアメタルであるＴｉＳｉｘ１８を形成した後、開放部１７を含む全面にＴｉＮを蒸着し、ストレージノード用の絶縁膜１６上のＴｉＮを選択的に除去し、開放部１７内部でストレージノードコンタクトプラグ１４と接続されるＴｉＮ下部電極１９を形成する。
【００１２】
次いで、ＴｉＮ下部電極１９上に、誘電膜２０とＴｉＮ上部電極２１とを順次形成してキャパシタを完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、従来の技術は開放部１７形成時、シリコン窒化膜として形成されたエッチング停止絶縁膜１５をエッチングする過程において、ストレージノードコンタクトプラグ１４とＴｉＮ下部電極１９との間のオーバレイによって、エッチング停止絶縁膜１５と同様にシリコン窒化膜として形成されたストレージノードコンタクトスペーサ１３がオーバエッチング（Over etch）されるストレージノードコンタクトスペーサアタックが発生する。このようなストレージノードコンタクトスペーサアタックによって、ストレージノードコンタクトプラグ１４の周辺では、ストレージノードコンタクトスペーサ１３がさらに狭い空間を有して過度にエッチングされ、１０００Å〜１５００Å程度の隙間（Crevasse）２２が発生する。
【００１４】
上述の隙間２２が生成された状態で、ステップカバレッジ（Step coverage）が５０％程度であるＴｉＮの蒸着及びエッチングによってＴｉＮ下部電極１９が形成され、誘電膜２０及びＴｉＮ上部電極２１が形成されるが、ＴｉＮ上部電極２１を形成するためにＴｉＮを蒸着する時に空間２３が残ったり、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されず、誘電膜２０とＴｉＮ上部電極２１とに尖部２４が発生したりする。
【００１５】
また、ＴｉＮ上部電極２１を形成するためにＴｉＮを蒸着する時に空間が塞がるか、または非常に狭くてＴｉＮ上部電極２１がスムーズに形成されずキャパシタの構造的な欠陥を形成し、これがキャパシタの漏れ電流ソース（Leakage current source）として機能することによって、キャパシタ漏れ電流の特性が劣化するという問題がある。
【００１６】
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、エッチング停止絶縁膜をエッチングする過程のストレージノードコンタクトスペーサアタックによる隙間の発生を防止し、キャパシタの漏れ電流のソースを除去できる半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の第１の半導体メモリ装置の製造方法は、半導体基板上に、ストレージノードコンタクトホールを有する層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁に、ストレージノードコンタクトスペーサを形成するステップと、前記ストレージノードコンタクトホールの内部に、前記ストレージノードコンタクトスペーサによって取り囲まれるストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、前記リセスされた層間絶縁膜を含む全面にエッチング停止絶縁膜及びストレージノード用の絶縁膜を積層するステップと、前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、前記開放部の内部に下部電極を形成するステップと、前記下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴としている。前記層間絶縁膜を酸化膜で形成し、前記層間絶縁膜を一定の深さにリセスするステップは、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることができる。
【００１８】
また、本発明の第２の半導体メモリ装置の製造方法は、半導体基板上にストレージノードコンタクトホールを有する酸化膜系の層間絶縁膜を形成するステップと、前記ストレージノードコンタクトホールの側壁に窒化膜系ストレージノードコンタクトスペーサを形成するステップと、前記ストレージノードコンタクトホールの内部に前記ストレージノードコンタクトスペーサによって取り囲まれるポリシリコン系ストレージノードコンタクトプラグを形成するステップと、前記ストレージノードコンタクトスペーサのトップ領域が露出するように前記層間絶縁膜の表面を一定の深さにリセスするステップと、前記リセスされた層間絶縁膜を含む全面に、窒化膜系エッチング停止絶縁膜及び酸化膜系ストレージノード用の絶縁膜を積層するステップと、前記ストレージノード用の絶縁膜及びエッチング停止絶縁膜を順次ドライエッチングし、少なくとも前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサを開放させる開放部を形成するステップと、前記開放部の内部に下部電極を形成するステップと、前記下部電極上に誘電膜及び上部電極を順に形成するステップとを含むことを特徴としている。前記層間絶縁膜を一定の深さにリセスするステップは、前記ストレージノードコンタクトプラグ及びストレージノードコンタクトスペーサをエッチングせず、前記層間絶縁膜だけを選択的にエッチングするドライエッチングまたはウェットエッチングによって行うステップであることができる。また、前記層間絶縁膜のエッチング速度が、前記ストレージノードコンタクトプラグ及び前記ストレージノードコンタクトスペーサのエッチング速度よりも、２倍〜４倍程度速い速度に維持されるように、前記ドライエッチングをフッ素系ガスを用いて行うことができる。また、前記ウェットエッチングを、フッ酸溶液またはＢＯＥ溶液を用いて行うことができる。
【発明の効果】
【００１９】
本発明によれば、層間絶縁膜をリセスすることと、ストレージノードコンタクトスペーサアタックの脆弱領域で窒化膜を厚く形成することとによって、エッチング停止絶縁膜のエッチング中に発生するストレージノードコンタクトプラグ周辺のストレージノードコンタクトスペーサアタックによる損傷を最小化させることによって、漏れ電流ソースの発生を防止して、キャパシタの収率を向上させることができる効果が得られる。
【００２０】
このように、漏れ電流ソースを除去するによって、パターンの微細化、即ち微細なデザインルールを実現し、工程マージンを極大化させることができる効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００２２】
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【００２３】
図２Ａに示しているように、半導体基板３１上に層間絶縁膜３２を形成する。この時、図示していないが、層間絶縁膜３２を形成する前には周知のように、トランジスタ及びビットラインなどの様々な素子が形成され、これによって、層間絶縁膜３２は多層構造の層間絶縁膜でもあり得る。
【００２４】
次いで、層間絶縁膜３２上に感光膜を用いたコンタクトマスク（図示せず）を形成した後、コンタクトマスクをエッチングバリアとして層間絶縁膜３２をエッチングし、半導体基板３１の表面を開放させるストレージノードコンタクトホール３３を形成する。この時、半導体基板３１の、ストレージノードコンタクトホール３３が形成される部分はソース/ドレイン接合でもあり得る。
【００２５】
次いで、ストレージノードコンタクトホール３３の側壁に接するストレージノードコンタクトスペーサ３４を形成する。この時、ストレージノードコンタクトスペーサ３４は、ストレージノードコンタクトホール３３を含む全面にシリコン窒化膜（Ｓｉ３Ｎ４）を蒸着によって形成した後、半導体基板３１の表面が露出するようにエッチバックして、ストレージノードコンタクトホール３３の側壁（side wall）を覆う形状に形成する。
【００２６】
次いで、ストレージノードコンタクトスペーサ３４が形成されたストレージノードコンタクトホール３３内部を埋め込んで、ストレージノードコンタクトプラグ３５を形成する。
【００２７】
この時、ストレージノードコンタクトプラグ３５は、ストレージノードコンタクトスペーサ３４が形成されたストレージノードコンタクトホール３３を満たすまで全面にポリシリコン膜を蒸着によって形成した後、ＴＣＭＰ（Touch Chemical Mechanical Polishing）処理によってポリシリコン膜を一部研磨し、続いて全面ドライエッチングを行って形成する。
【００２８】
次に、図２Ｂに示しているように、ストレージノードコンタクトプラグ３５及びストレージノードコンタクトスペーサ３４の周辺の層間絶縁膜３２を、表面から一定の深さＤまで除去する（以下「リセスする」と記し、この処理をリセス処理と記す）。
【００２９】
このリセス処理では、ストレージノードコンタクトプラグ３５及びストレージノードコンタクトスペーサ３４に比べて、層間絶縁膜３２を速くエッチングできるドライエッチング法またはウェットエッチング法を用いる。
【００３０】
まず、層間絶縁膜３２をリセスするためのドライエッチング法は、ＲＦプラズマチャンバを用いて行い、エッチング速度を調整するためのフッ素系（Fluorine base）ガスをベースに行う。すなわち、フッ素系ガスを用いて層間絶縁膜３２をドライエッチングすると、層間絶縁膜３２として用いられた酸化膜のエッチング速度を、ストレージノードコンタクトプラグ３５として用いられたポリシリコン膜及びストレージノードコンタクトスペーサ３４として用いられた窒化膜ののエッチング速度よりも、２倍〜４倍以上速い状態に維持し、層間絶縁膜３２だけを選択的にリセスすることができる。好ましくは、フッ素系ガスはＣ２Ｆ６またはＣＦ４を用いる。
【００３１】
そして、層間絶縁膜３２をリセスする異なる方法として、ウェットエッチング法では、フッ酸溶液（ＨＦ）またはＢＯＥ溶液を用いて行うが、フッ酸溶液（ＨＦ）またはＢＯＥ溶液は、ポリシリコン膜に比べて酸化膜を速くエッチングすることが周知である。したがって、フッ酸溶液またはＢＯＥ溶液を用いて層間絶縁膜３２をリセスする時、ポリシリコン膜として形成したストレージノードコンタクトプラグ３５と、窒化膜そして形成したストレージノードコンタクトスペーサ３４とはエッチングされず、層間絶縁膜３２だけが選択的にウェットエッチングされてリセスされる。
【００３２】
上述のように、ドライエッチング法またはウェットエッチング法を用いて、層間絶縁膜３２をリセスする時、リセスされる深さＤは、５００Å〜１０００Åである。
【００３３】
上述のように層間絶縁膜３２をリセスした結果を説明すると、ストレージノードコンタクトスペーサ３４のトップ（上端）領域とリセスされた層間絶縁膜３２の表面との間に、リセスされた深さＤ程程の段差が発生し、層間絶縁膜３２の上部表面がストレージノードコンタクトスペーサ３４に比べて低い位置に位置するため、リセスされた層間絶縁膜３２に隣接するストレージノードコンタクトスペーサ３４のトップ領域の角が露出する。
【００３４】
次に、図２Ｃに示しているように、リセスされた層間絶縁膜３２を含む全面にエッチング停止絶縁膜３６を形成する。この時、エッチング停止絶縁膜３６は、シリコン窒化膜（Ｓｉ３Ｎ４）として形成され、ストレージノードコンタクトスペーサ３４の上部付近ではスロープ形状を有し、ストレージノードコンタクトスペーサ３４の真上からリセスされた層間絶縁膜３２の方向に行く程厚さが薄くなる。
【００３５】
上述のように、エッチング停止絶縁膜３６を形成した結果を詳細に説明すると、エッチング停止絶縁膜３６の下の構造物（以下、下部構造物と記す）が、平坦な構造を有さずリセス処理によって高さが互いに異なる構造を有するため、エッチング停止絶縁膜３６として形成されたシリコン窒化膜の厚さが下部構造物毎に互いに異なる。
【００３６】
以下、シリコン窒化膜の下部構造物による厚さの差を説明するために、リセスされた層間絶縁膜３２上でのシリコン窒化膜の厚さをＷ１とし、ストレージノードコンタクトプラグ３５上でのシリコン窒化膜の厚さをＷ２とし、ストレージノードコンタクトスペーサ３４のトップ領域でのシリコン窒化膜の厚さ（リセスされた層間絶縁膜３２の表面からストレージノードコンタクトスペーサ３４の上に形成されたエッチング停止絶縁膜（シリコン窒化膜）の表面までのの距離）をＷ３とする。
【００３７】
シリコン窒化膜の厚さへの下部構造物の影響によって、Ｗ１、Ｗ２は同じであり、Ｗ３はＷ１、Ｗ２よりも大きい。このように、Ｗ３がより大きい理由は、層間絶縁膜３２のリセスによってストレージノードコンタクトスペーサ３４のトップ領域が露出したためであり、露出したストレージノードコンタクトスペーサ３４のトップ領域の厚さ程度シリコン窒化膜の厚さが増大したのである。
【００３８】
上述のように、後続のエッチング停止絶縁膜３６をドライエッチングする時にストレージノードコンタクトスペーサアタックに対して最も脆弱な領域であるストレージノードコンタクトスペーサ３４のトップ領域で、シリコン窒化膜（エッチング停止絶縁膜３６）の厚さを最も厚く形成することによって、後続のドライエッチング時に、エッチング量を最小化させることができる。
【００３９】
次に、図２Ｄに示しているように、エッチング停止絶縁膜３６上にストレージノード用の絶縁膜３７を形成する。この時、ストレージノード用の絶縁膜３７は、ＢＰＳＧ、ＵＳＧ、ＨＤＰまたはＴＥＯＳで形成する。
【００４０】
次いで、ストレージノード用の絶縁膜３７とエッチング停止絶縁膜３６とを順にドライエッチングし、少なくともストレージノードコンタクトプラグ３５上部を開放させる開放部３８を形成する。
【００４１】
上述のような開放部３８形成のためのドライエッチング、特にエッチング停止絶縁膜３６をエッチングする途中に、ストレージノードコンタクトプラグ３５表面を完全に開放させるようにオーバエッチングが伴うが、この時、ストレージノードコンタクトスペーサアタックによってストレージノードコンタクトスペーサ３４のエッチング損失が発生し得る。
【００４２】
しかし、本発明では、ストレージノードコンタクトスペーサアタックに対して最も脆弱な領域であるストレージノードコンタクトスペーサ３４のトップ領域において予めシリコン窒化膜の厚さを非常に厚く形成しているため、ストレージノードコンタクトスペーサアタックによる損失の程度が最小となる。
【００４３】
開放部３８の形成時にエッチングされるシリコン窒化膜（エッチング停止絶縁膜３６）のエッチング量を一例に説明すると、ストレージノードコンタクトプラグ３５の表面上と層間絶縁膜３２の表面上とでエッチングされるシリコン窒化膜のエッチング量は、エッチング停止絶縁膜３６の厚さ（図２ＣのＷ１、Ｗ２）に限定されるが、ストレージノードコンタクトプラグ３５周辺でエッチングされるシリコン窒化膜のエッチング量は、エッチング停止絶縁膜３６の厚さとストレージノードコンタクトスペーサ３４の露出したトップ領域とにかけて非常に厚い。
【００４４】
したがって、ストレージノードコンタクトスペーサアタックに脆弱な部分において、窒化膜の厚さが、リセスされた深さＤと同じだけ追加されており、非常に厚いため、エッチング停止絶縁膜３６をエッチングする時に、ストレージノードコンタクトプラグ３５表面が露出するまでエッチングを行っても、ストレージノードコンタクトスペーサ３４がオーバエッチングされず、隙間が発生しない。
【００４５】
本発明では、層間絶縁膜３２の表面を一定の深さＤだけリセスし、ストレージノードコンタクトスペーサアタックに脆弱な部分の窒化膜の厚さを非常に厚く形成することによって、開放部３８を形成するためにエッチング停止絶縁膜３６をドライエッチングする時、ストレージノードコンタクトスペーサ３４として用いられた窒化膜のオーバエッチングによって隙間が生じるのを防止し、平坦な構造を得ることができる。
【００４６】
次に、図２Ｅに示しているように、ＴｉＮ下部電極を形成するために、バリアメタル３９を形成する。
【００４７】
例えば、開放部３８を含む全面に、ＰＶＤまたはＣＶＤ法によってチタニウムＴｉを蒸着した後、アニール（Anneal）を行って、チタニウムシリサイド（ＴｉＳｉｘ）を形成する。その後、未反応のチタニウムを、ウェットエッチングによって除去する。ここで、バリアメタル３９であるチタニウムシリサイドは、ストレージノードコンタクトプラグ３５として用いられたポリシリコンのシリコン（Ｓｉ）とチタニウムＴｉとが反応して形成されたものであり、ストレージノードコンタクトプラグ３５周辺の層間絶縁膜３２やストレージノードコンタクトスペーサ３４ではチタニウムシリサイドが形成されない。
【００４８】
上述のように、バリアメタル３９であるチタニウムシリサイドを形成すると、ストレージノードコンタクトプラグ３５と後続の工程で形成されるＴｉＮ下部電極とが接触する面の抵抗を低くすることができる。
【００４９】
次いで、下部電極分離（Storage node isolation）工程を行って、開放部３８の内部にストレージノードコンタクトプラグ３５と接続するＴｉＮ下部電極４０を形成する。
【００５０】
ＴｉＮ下部電極４０を形成するための下部電極の分離工程は、開放部３８を含むストレージノード用の絶縁膜３７上に、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いてＴｉＮを蒸着し、開放部３８を除外したストレージノード用の絶縁膜３７の表面上に形成されたＴｉＮを化学的機械的研磨（ＣＭＰ）またはエッチバックによって除去して、ＴｉＮ下部電極４０を形成するものである。ここで、化学的機械的研磨またはエッチバック時に研磨材やエッチングされた粒子などのパーティクルが、ＴｉＮ下部電極４０の内部に付着する虞があるため、ステップカバレッジ特性が良い感光膜で開放部３８の内部を全て満たした後、ストレージノード用の絶縁膜３７の表面が露出されるまでＴｉＮを化学的機械的研磨またはエッチバックし、感光膜をアッシング（ashing）して除去するのが良い。
【００５１】
次いで、ＴｉＮ下部電極４０上に誘電膜４１とＴｉＮ上部電極４２とを順次形成してキャパシタを完成する。
【００５２】
この時、誘電膜４１は、ＯＮＯ、ＨＦＯ２、Ａｌ２Ｏ３及びＴａ２Ｏ５の中から選択される何れかであり、開放部３８の底部分が平坦になった状態であるため、ステップカバレッジに敏感でない蒸着を用いて形成してもよい。また、ＴｉＮ上部電極４２は、ステップカバレッジに敏感でない蒸着を用いて形成しても良いが、ＣＶＤ、ＰＶＤまたはＡＬＤ法を用いて形成する。
【００５３】
上述のような誘電膜４１とＴｉＮ上部電極４２との形成時に、ストレージノードコンタクトプラグ３５周辺に隙間が発生してない状態であるため、ＴｉＮ上部電極４２として用いられたＴｉＮを蒸着する時点の空間を塞がず、誘電膜４１とＴｉＮ上部電極４２とに尖部が発生しない。
【００５４】
上述の実施の形態では、下部電極がＴｉＮである場合を説明したが、本発明はストレージノードコンタクトスペーサに窒化膜系物質を用いる全てのキャパシタの製造方法に適用することができる。
【００５５】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５６】
【図１Ａ】従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
【図１Ｂ】従来の技術に係る半導体メモリ装置の製造方法の工程を簡略に示す断面図である。
【図２Ａ】本発明の実施の形態に係る半導体メモリ装置の製造方法の工程を示す断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ａに続く工程を示す断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ｂに続く工程を示す断面図である。
【図２Ｄ】本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ｃに続く工程を示す断面図である。
【図２Ｅ】本発明の実施の形態に係る半導体メモリ装置の製造方法の図２Ｄに続く工程を示す断面図である。
【符号の説明】
【００５７】
３１      半導体基板
３２      層間絶縁膜
３３      ストレージノードコンタクトホール
３４      ストレージノードコンタクトスペーサ
３５      ストレージノードコンタクトプラグ
３６      エッチング停止絶縁膜
３７      ストレージノード用絶縁膜
３８      開放部
３９      バリアメタル
４０      ＴｉＮ下部電極
４１      誘電膜
４２      ＴｉＮ上部電極
【図１Ａ】
2006191053.tif 000003
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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