(57)【要約】【課題】  周波数特性がよく、１／ｆ雑音の少ない高周波回路を提供すること。【解決手段】  高周波回路を、低雑音増幅器と、低雑音増幅器からの高周波信号を中間周波信号に変換するＮＭＯＳミキサと、イメージ信号を除去するポリフェイズ・フィルタと、ポリフェイズ・フィルタを通った中間周波信号をベースバンド信号に変換するＰＭＯＳミキサとで構成する。【選択図】      図１
2006229619.tif 000002
【特許請求の範囲】
【請求項１】
低雑音増幅器と、
前記低雑音増幅器の出力を周波数変換するＮＭＯＳミキサと、
前記ＮＭＯＳミキサの出力の位相を変えるフィルタと、
前記フィルタの出力を周波数変換するＰＭＯＳミキサと
を備える高周波回路。
【請求項２】
前記フィルタは、少なくとも１つのポリフェイズ・フィルタからなる請求項１に記載の高周波回路。
【請求項３】
前記低雑音増幅器は、低雑音増幅回路と、該低雑音増幅回路の出力端に設けられた少なくともひとつの利得可変回路とを備える請求項１又は２に記載の高周波回路。
【請求項４】
前記利得可変回路は、キャパシタとスイッチング素子からなる請求項３に記載の高周波回路。
【請求項５】
低雑音増幅器であるＮＭＯＳ回路と
該ＮＭＯＳ回路の負荷を切り替えるＰＭＯＳ回路と
を備える高周波回路。
【請求項６】
前記ＮＭＯＳ回路は、インダクタを介して電源に接続される請求項５に記載の高周波回路。
【請求項７】
前記インダクタは、負性抵抗回路を介して接地されている請求項６記載の高周波回路。
【請求項８】
前記ＮＭＯＳ回路は、複数の共振回路を介して電源に接続される請求項５に記載の高周波回路。
【請求項９】
前記複数の共振回路は、負性抵抗回路を介して接地されている請求項８に記載の高周波回路。
【請求項１０】
前記ＮＭＯＳ回路は、はしご形に接続されたＬＣ回路を介して電源に接続される請求項５に記載の高周波回路。
【請求項１１】
前記ＬＣ回路は、負性抵抗回路を介して接地されている請求項１０記載の高周波回路。
【請求項１２】
前記ＮＭＯＳ回路に流れる電流を前記ＰＭＯＳ回路に流れる電流より大きくするように駆動する請求項５〜１１のいずれか１項に記載の高周波回路。
【請求項１３】
低雑音増幅回路と、
前記低雑音増幅回路の出力端に設けられた、コンデンサとスイッチング素子からなる少なくともひとつの利得可変回路と
を備える低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路に関し、特にＭＯＳ構造の高周波回路に関する。
【背景技術】
【０００２】
携帯電話、無線ＬＡＮ、無線ＴＡＧ等の受信回路に使用される高周波回路には、従来バイポーラデバイスが用いられてきたが、近年ＣＭＯＳデバイスの微細化による性能向上に伴い、高周波受信回路をＣＭＯＳ回路で構成する試みがなされている。
【０００３】
ＭＯＳ構造の集積回路で高周波回路が構成されれば、低コスト、低電力、高集積の高周波回路が得られ、また、論理回路の製造と同様のプロセスで製造できるという利点をもつ。
【０００４】
ＭＯＳ構造の高周波受信回路として、入力信号と同一周波数の局部発振信号を用いて周波数変換を行うダイレクトコンバージョン方式の受信回路にＣＭＯＳ回路を用いるものが知られている。また、ＮＭＯＳミキサを２段使用するスーパーヘテロダイン方式の受信回路も提案されている（非特許文献１参照）。
【０００５】
しかしながら、ＭＯＳ構造の高周波回路には、次のような問題点が残っている。
第１は、ＭＯＳ構造には、１／ｆ雑音が多いことである。図１５（ａ）に示すように、例えばＮＭＯＳトランジスタは、Ｐ型基板に形成されたＮ型のソース９２からＮ型のドレイン９３への電子の通路となるチャネル９５の幅をゲート９４にかける電圧で制御する。ここで、ゲート９４とチャネル９５を分けるゲート酸化膜９６に欠陥または歪みがあると、ゲート酸化膜９６に形成されたエネルギー順位により、チャネル９５を通る電子がゲート酸化膜９６に捕捉されたり、ゲート酸化膜９６に捕捉された電子がチャネル９５に放出したりして、ノイズが発生することがある。なお、図示符号９７はアルミ配線である。図１５（ｂ）に示すように、このノイズの電力ｎｐは周波数ｆに対して反比例するので１／ｆ雑音といわれ、図から明らかなように、低周波特に直流近辺でのノイズが大きく、ベースバンド信号に対する影響が大きい。
【０００６】
第２に、ＭＯＳデバイスは、電流駆動能力が低く、入力電圧の変化を電流の変化に変換する効率が悪い。したがって、大きな利得が必要な場合には、デバイスのサイズを大きくする必要があるが、サイズを大きくすると、図１５（ａ）のＮＭＯＳのドレイン９３のサイズも大きくなり、したがってドレイン９３とＰ型基板との境界であるＮＰ接合部の面積が大きくなってその寄生容量も増え、回路の正常な動作を妨げるようになる。また、正孔をキャリアとするＰＭＯＳ回路では、ＮＭＯＳ回路の約２倍のサイズが必要である。
【０００７】
ＮＭＯＳの方がＰＭＯＳより周波数特性がよく、第２の点を考慮すると、高周波回路にはＮＭＯＳを使用することが望まれる。しかしながら、ＮＭＯＳは、第１の点で説明したように、１／ｆノイズが大きく、ベースバンドの信号に大きなノイズが乗るという欠点を有している。
【０００８】
【非特許文献１】S Tadjpour et al. “A 900-MHz Dual-Conversion Low-IF GSM Receiver in 0.35-μm CMOS” IEEE Journal of Solid-State Circuit, vol. 36, no. 12, pp.1992-2002, December 2001
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記の問題点に鑑み、ＭＯＳ構造の高周波回路の欠点を解消することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の第１の態様の高周波回路は、低雑音増幅器と、前記低雑音増幅器の出力を周波数変換するＮＭＯＳミキサと、前記ＮＭＯＳミキサの出力の位相を変えるフィルタと、前記フィルタの出力を周波数変換するＰＭＯＳミキサとを備える。
【００１１】
前記フィルタは、少なくとも１つのポリフェイズ・フィルタとすることができる。
前記低雑音増幅器は、低雑音増幅回路と、該低雑音増幅回路の出力端に設けられた少なくともひとつの利得可変回路とを備えることができ、該利得可変回路は、キャパシタとスイッチング素子で構成できる。
【００１２】
また、本発明の第２の態様の高周波回路は、低雑音増幅器であるＮＭＯＳ回路と該ＮＭＯＳ回路の負荷を切り替えるＰＭＯＳ回路を備える。
【００１３】
前記ＮＭＯＳ回路は、インダクタを介して電源に接続することができ、さらに該インダクタは、負性抵抗回路を介して接地することができる。前記インダクタに代えて、複数の共振回路を設けてもよく、またはしご形に接続されたＬＣ回路を設けてもよい。
前記ＮＭＯＳ回路に流れる電流を前記ＰＭＯＳ回路に流れる電流より大きくするようにしてもよい。
【００１４】
さらに、本発明の第３の態様である低雑音増幅器は、低雑音増幅回路と、該低雑音増幅回路の出力端に設けられた、コンデンサとスイッチング素子からなる少なくともひとつの利得可変回路とを備える。
【発明の効果】
【００１５】
本発明の第１の態様では、高周波信号を扱うＮＭＯＳミキサとその後段のＰＭＯＳミキサとを備えるので、高密度であるとともに周波数特性がよく、さらに１／ｆ雑音の少ない高周波回路を得ることができる。
【００１６】
本発明の第２の態様では、ＬＮＡのＮＭＯＳ回路とこれをスイッチングするＰＭＯＳ回路とでミキサを構成したので、第１の態様と同様に、高密度であるとともに周波数特性がよく、さらに１／ｆ雑音の少ない高周波回路を得ることができる。
【００１７】
さらに、ＮＭＯＳ回路をインダクタ、共振回路、はしご形ＬＣ回路で電源に接続すると、所定の周波数範囲で高利得を保証することができ、さらに負抵抗回路を接続すると、抵抗分を打ち消すことができる。ＮＭＯＳ回路に流す電流をＰＭＯＳ回路に流す電流より大きくすると、ノイズ特性を改善できる。
【００１８】
本発明の第３の態様では、低雑音増幅器の利得を出力端で可変にするので、入力する高周波信号に影響を与えないで利得を可変にすることができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の第１の実施形態である高周波回路のブロック図である。本実施形態の高周波回路は、受信回路であり、初段に設けられる雑音指数の小さな低雑音増幅器（ＬＮＡ）１０と、ＬＮＡ１０から出力される高周波信号を中間周波信号に変換するＮＭＯＳミキサ２０と、位相を変化させるポリフェイズ・フィルタ３０と、ポリフェイズ・フィルタ３０の出力をベースバンド信号に変換するＰＭＯＳミキサ４０とからなる。
【００２０】
図２は、本実施形態の高周波回路の動作を分かりやすく説明するための図である。ＮＭＯＳミキサ２０およびＰＭＯミキサ４０はそれぞれ、ＮＭＯＳ回路およびＰＭＯＳ回路で形成された２個の乗算器２１，２２および４１、４２を有する。受信した高周波（ＲＦ）信号の中心周波数を例えば５ＧＨｚとすると、ＬＮＡ１から出力される５ＧＨｚのＲＦ信号は、乗算器２１、２２に入力する。一方、局部発振回路２３から、周波数４．９ＧＨｚで、位相が９０°異なる２つのローカル信号ＬＯ１とＬＯ２とが、乗算器２１、２２に入力する。乗算器２１と乗算器２２では、５ＧＨｚの受信高周波信号と４．９ＧＨｚのローカル信号とを乗算する。その結果得られた、９０°位相の異なる１００ＭＨｚの中間周波数（ＩＦ）信号は、それぞれポリフェイズ・フィルタ３０により＋４５°と−４５°の位相シフトを受けて合成され、イメージ信号を除去したＩＦ信号が取り出される。その後、ＰＭＯＳミキサ４に入力して、乗算器４１と４２において、局部発振回路４３からのローカル信号と乗算を行って、ベースバンド信号を得る。
【００２１】
以下に詳細に説明するが、本実施形態では、ミキサを２段に構成して、前段の高周波信号を扱うミキサを周波数特性のよいＮＭＯＳミキサとし、後段のベースバンドに変換するミキサとしてＰＭＯＳミキサを使用するので、周波数特性がよく、直流近辺の１／ｆ雑音の少ない高周波回路を得ることができる。
【００２２】
以下、本実施形態の高周波回路を構成する各部の回路を詳細に説明する。
（低雑音増幅器）
一般に低雑音増幅器に入力する高周波信号の強度はさまざまで、過大な入力信号があった場合、回路が飽和してしまうおそれがある。本実施形態では、回路の飽和を防止するために、利得を可変に構成する。そのために、低雑音増幅器の出力側に容量を並列に挿入可能に構成して、過大な入力信号を逃がすようにする。図３に、低雑音増幅器１０の概略図を示す。キャパシタ１２とスイッチ１３との直列回路で構成される利得可変回路１１を低雑音増幅回路の出力側に配置し、スイッチ１３をオンにすることにより、後段のミキサ２に入力する信号の大きさを制限する。本実施形態では、低雑音増幅器の出力側で利得を変化させるので、入力側で行うのと比較して受信高周波信号に与える影響を少なくすることができる。
【００２３】
図４は、低雑音増幅器１０の具体的な回路である。本実施形態の低雑音増幅器１０は、ＮＭＯＳＦＥＴ１４〜１７を有する低雑音増幅回路と、キャパシタ１２ａ，ｂ、ＮＭＯＳＦＥＴ１３ａ，ｂを有する利得可変回路１１とからなり、差動のＭＯＳ構造に形成される。低雑音増幅回路のＦＥＴ１４、１５は、高周波の入力信号を受けて電圧電流変換を行うもので、入力信号は、インピーダンス整合のためのＬＬＣ回路１８、１９を介してＦＥＴ１４、１５のゲートに入力する。負荷の変動により帰還がかかってＦＥＴ１４、１５の利得が下がることを防止するために、それぞれカスコード・トランジスタとなるＦＥＴ１６、１７を接続する。ＦＥＴ１６、１７は、図示のように、ゲートが抵抗Ｒ１１、Ｒ１２を介して、またドレインがコイルＬ１１、Ｌ１２を介して、それぞれ電源に接続される。低雑音増幅器の出力は、ＦＥＴ１６、１７のドレインから差動出力する。この差動の出力端の一方に、キャパシタ１２ａとＦＥＴ１３ａの直列回路が接続され、インダクタＬ１４を介して接地される。差動の出力端の他方には、キャパシタ１２ｂとＦＥＴ１３ｂの直列回路が接続され、インダクタＬ１４、Ｌ１５を介して接地される。ＦＥＴ１３ａと１３ｂのゲートには同時にスイッチング信号を入力する。このような回路で、過大な信号が出力されるような場合、ＦＥＴ１３ａと１３ｂのゲートにスイッチング信号を入力すると、ＦＥＴ１３ａ、１３ｂがオンして、キャパシタ１２ａ、１２ｂが各出力端を接地し、次段の回路へ過大な信号が入力しないようにできる。このようにして、次段の回路の飽和を防ぐことができる。
【００２４】
さらに、図５に示すように、例えばキャパシタ１２ａ、１２ｂとは大きさの異なるキャパシタ１２ｃ、１２ｄとＦＥＴ１３ｃ、１３ｄとの直列回路を付加することによって、利得の制御を多段階で行うことができる。このようなキャパシタとスイッチとの直列回路をいくつ並べるかは、回路設計上適宜決めることができる。
【００２５】
（ＮＭＯＳミキサ）
図６に、本実施形態のＮＭＯＳミキサ２０の一例を示す。図３に示すＮＯＭＳミキサ２０は、差動信号が入出力するギルバートセルを用いるもので、ＮＭＯＳの電界効果トランジスタ（ＦＥＴ）２４〜２９と抵抗Ｒ２１，Ｒ２２からなる。ＮＭＯＳＦＥＴ２４、２５は、高周波入力を受ける。ＮＭＯＳＦＥＴ２４は、ＮＭＯＳＦＥＴ２６と２７の差動対に接続し、ＮＭＯＳＦＥＴ２５は、ＮＭＯＳＦＥＴ２８と２９の差動対に接続する。差動対の一方であるＦＥＴ２６とＦＥＴ２８は、負荷抵抗Ｒ２１に接続し、他方のＦＥＴ２７と２９は、負荷抵抗Ｒ２２に接続する。ＬＮＡ１からの５ＧＨｚの高周波（ＲＦ）信号は、ＦＥＴ２４，２５のゲートに差動入力し、位相が９０°異なる４．９ＧＨｚのローカル信号ＬＯ１，ＬＯ２はそれぞれ、ＦＥＴ２６，２９およびＦＥＴ２７，２８のゲートに入力する。ＮＭＯＳミキサの出力である中間周波（ＩＦ）信号は、負荷抵抗Ｒ２１、Ｒ２２により取り出される。
【００２６】
図６のＮＭＯＳミキサすなわちギルバートセルの動作を図７（ａ）（ｂ）により説明する。簡単のために、ローカル信号を方形波とすると、ＦＥＴ２６，２９とＦＥＴ２７，２８には、それぞれ同時に同符号の信号が入力するので、ＦＥＴ２６と２９がオンの場合は、ＦＥＴ２７と２８とがオフであり、ＦＥＴ２７と２８がオンの場合は、ＦＥＴ２６と２９とがオフとなる。ＦＥＴ２６と２９がオンの場合は、図７（ａ）に示したように、ＦＥＴ２４の負荷に抵抗Ｒ２１が接続され、ＦＥＴ２７と２８がオンの場合は、同図（ｂ）に示したように、ＦＥＴ４の負荷はＲ２２となる。ＦＥＴ２５については、ＦＥＴ２４と逆に負荷が切り替わる。このように図７（ａ）と（ｂ）の状態が、ローカル信号の方形波の周波数に同期して繰り返されることになる。
【００２７】
これは、ローカル信号の入力に同期して入力信号をそのまま出力する（＋１をかける）場合と、反転して出力する（−１をかける）場合を繰り返すことであり、入力する高周波信号と方形波のローカル信号とを乗算したことになる。その結果、５ＧＨｚ−４．９ＧＨｚ＝１００ＭＨｚの中間周波数（ＩＦ）信号が、ＩＦ出力端子から差動出力する。
【００２８】
第１の実施形態では、高周波受信号から中間周波信号を得るミキサとしてＮＭＯＳミキサを使用するので、周波数特性がよく高密度な高周波回路を得ることができる。
【００２９】
（ポリフェイズ・フィルタ）
図８は、ポリフェイズ・フィルタ３０の具体例を示した本実施形態の高周波回路である。図２では、差動の入出力を明示しなかったが、図８では、ポリフェイズ・フィルタ３０の具体例を示す関係上、差動入力を明示している。
【００３０】
先に説明したように、低雑音増幅器１で増幅された差動の高周波信号ＲＦ＋、ＲＦ−は、ＮＭＯＳミキサ２０の乗算器２１、２２に入力し、でそれぞれ９０°位相の異なるローカル信号ＬＯ１、ＬＯ２と乗算され、９０°位相の異なる中間周波信号ＩＦＩ（ＩＦＩ＋、ＩＦＩ−）とＩＦＱ（ＩＦＱ＋、ＩＦＱ−）が出力される。これらの中間周波信号は、バッファ５０（これも図２では省略したが、実際の回路では挿入される。）を通って、２段のポリフェイズ・フィルタ３１、３２に入力する。ポリフェイズ・フィルタ３１、３２では、それぞれ所定の周波数の中間周波信号ＩＦＩに対して＋４５°、中間周波信号ＩＦＱに対して−４５°の位相シフトが与えられる。ポリフェイズ・フィルタの信号を合成すると、イメージ周波数成分を打ち消した中間周波信号が得られる。
【００３１】
本実施形態では、ポリフェイズ・フィルタは、ポリフェイズ・フィルタ３１、３２の２段構成である。図に示すように、ポリフェイズ・フィルタ３１は、４個の抵抗ｒ１とキャパシタンスｃ１とを図のように接続したものであり。ポリフェイズ・フィルタ３２は同様に、４個の抵抗ｒ２とキャパシタンスｃ２とを接続したものである。本実施形態では、キャパシタンスＣ１とＣ２の値は同じにして、抵抗ｒ１とｒ２の値を変えて所望の周波数帯域を得るようにしている。本実施形態では、２段のポリフェイズ・フィルタを使用したが、さらに広い帯域あるいは複数の帯域でフィルタを有効に働かせるためには、ポリフェイズ・フィルタを３段以上の構成とすればよい。
【００３２】
（ＰＭＯＳミキサ）
図９は、ＰＭＯＳミキサ４０の具体的な回路を示すものである。ＰＭＯＳミキサ４０は、正孔がキャリアとなるので、ＮＭＯＳミキサ２０の電源ラインと接地ラインとを取り替えたような回路となる。図９に示すように、ＰＯＭＯＳミキサは、ＰＭＯＳＦＥＴ４４〜４９と抵抗Ｒ４１、Ｒ４２からなる。ＦＥＴ４４、４５のゲートには、ポリフェイズ・フィルタ３０を通過し、イメージ信号が除去された中間周波信号が入力する。ＦＥＴ４６と４７の差動対は、ＦＥＴ４４に接続し、ＦＥＴ４８と４９の差動対は、ＦＥＴ４５に接続する。そして差動対の一方のＦＥＴ４６，４８は、負荷抵抗Ｒ４１に接続し、他方のＦＥＴ４７、４９が負荷抵抗Ｒ４２に接続する。ここで位相が９０°異なるローカル信号ＬＯ３、ＬＯ４がそれぞれ、ＦＥＴ４６、４９とＦＥＴ４７、４８に入力する。ＦＥＴ４６、４９とＦＥＴ４７、４８とは交互にオン・オフを繰り返すことにより、ＦＥＴ４４と４５とは、ローカル信号の入力に同期して負荷Ｒ４１と負荷Ｒ４２に交互に接続する。これにより、出力端子ＢＢ＋、ＢＢ−から差動信号の形態でベースバンド信号が出力する。動作の詳細は、ＮＭＯＳミキサ２０と同様であるので説明を省略する。
【００３３】
このように、ベースバンド信号等の低周波信号を得る回路としてＰＭＯＳミキサを使用するので、１／ｆ雑音を抑制することができる。
【００３４】
（ローカル信号発生器）
次に、図１０を参照して、乗算器に入力するローカル信号を発生する局部発振回路について説明する。図１０は、ＮＭＯＳミキサ２０で使用するローカル信号ＬＯ１とＬＯ２を発生する局部発振回路である。局部発振器６１からの発振信号が、２段のポリフェイズ・フィルタ６２、６３を通って、それぞれ＋４５°と−４５°位相をシフトさせる。ポリフェイズ・フィルタ６２、６３は、図６で説明したものと同様で、それぞれＣ３とｒ３、Ｃ４とｒ４とを図のように結線したものである。その結果、不要なイメージ信号を除去した、９０°位相が異なるローカル信号ＬＯ１とＬＯ２が得られる。ここでも、ポリフェイズ・フィルタは、９０°位相をシフトする中心周波数の帯域をどれだけ広くするかによって、フィルタの段数が決められる。
【００３５】
図１１に、本発明による第２の実施形態のブロック図を示す。第２の実施形態は、低雑音増幅器であるＮＭＯＳ回路とＰＭＯＳ回路とからなる高周波回路７０で構成される。第２の実施形態では、２段のミキサを用いることなく、入力高周波を処理する回路はＮＭＯＳで構成し、スイッチング回路をＰＭＯＳで構成した高周波回路を１個のミキサとして用いる。なお、高周波回路７０の前段にさらに低雑音増幅器を設けてもよく、利得可変回路を備えるようにしてもよい。
【００３６】
図１２に、第２の実施形態のミキサの具体的な回路を示す。電圧電流変換のためのＮＭＯＳＦＥＴ７１、７２にカスコード・トランジスタであるＮＭＯＳＦＥＴ７３．７４を接続し、それぞれインダクタＬ７１、Ｌ７２を介して電源に接続する。インダクタを用いるのは、インダクタは電圧降下がなく、電池使用時等の電源電圧の低下による影響を少なくできるからである。本実施形態では、ＦＥＴ７１、７２も、それぞれインダクタＬ７３、Ｌ７４を介して接地される。また、インダクタＬ７１とＬ７２には、後に詳しく説明する負性抵抗回路８０が接続される。
【００３７】
スイッチングのためのＰＭＯＳ回路が、インダクタＬ７１、Ｌ７２に接続される。ＰＭＯＳ回路は、ＰＭＯＳＦＥＴ７５〜７８と抵抗Ｒ７１、Ｒ７２とからなり、一方の差動対ＦＥＴ７５，７６と他方の差動対ＦＥＴ７７、７８のそれぞれに対して付加抵抗Ｒ７１、Ｒ７２が接続される。９０°位相の異なるローカル（ＬＯ）信号がＦＥＴ７５，７６および７７，７８のゲートに入力されるごとに、差動対のうちの一方のＦＥＴがオンして、電圧電流変換のためのＮＭＯＳＦＥＴ７１、７２の負荷を、抵抗Ｒ７１とＲ７２とに切り替える。例えば、ＲＦ信号が入力される一方のＮＭＯＳＦＥＴ７１は、差動対のＰＭＯＳＦＥＴ７７、７８に結線されているので、ＦＥＴ７８がオンの場合は、付加抵抗Ｒ７２に接続し、ＦＥＴ７７がオンの場合は、付加抵抗Ｒ７３に接続する。これは、第１の実施形態に関して図４で説明したのと同様の動作である。なお、このＰＭＯＳ回路をミキサという場合もある。
【００３８】
第２の実施形態では、ポリフェイズ・フィルタを介して接続される２段のミキサを用いることなく、ＬＮＡである入力高周波を処理する回路はＮＭＯＳで構成し、スイッチング回路をＰＭＯＳで構成した１個のミキサを用いて、第１の実施形態同様、周波数特性に優れ、直流近辺の１／ｆ雑音が少ない高周波回路を実現することができる。第２の実施形態は、ローカル信号として受信信号の中心周波数と同じ周波数を用いるダイレクトコンバージョンとして使用して有効である。
【００３９】
負性抵抗回路８０は、インダクタＬ７１、Ｌ７２の性能の低下を保障する回路である。負荷のインダクタＬ７１、Ｌ７２は、通常ＩＣチップ上で配線をスパイラルに巻回して作成するが、抵抗分が大きく、Ｑを大きくすることができない。本実施形態では、負性抵抗回路８０を、インダクタＬ７１、Ｌ７２に接続し、負性抵抗回路８０で形成される負性抵抗をインダクタＬ７１又はＬ７２の抵抗分に加算して、コイルの抵抗分を打ち消すようにする。
【００４０】
図１３に、負性抵抗回路８０の具体例を示す。コイルＬ７１には、ＮＭＯＳＦＥＴ８２を接続し、コイルＬ７２には、ＮＭＯＳＦＥＴ８３を接続する。ＦＥＴ８２のドレインとＦＥＴ８３のゲート、およびＦＥＴ８３のドレインとＦＥＴ８２のゲートを接続する。また、コイルＬ７１とＮＭＯＳＦＥＴ８２の接続点と、コイルＬ７２とＮＭＯＳＦＥＴ８３との接続点には、キャパシタ８４を接続する。ＦＥＴ８２、８３のソースには、バイアスを与えるＮＭＯＳＦＥＴ８１が接続される。なお、キャパシタ８４は、使用周波数帯域を決めるもので、場合によっては省略してもよい。
【００４１】
ここで、例えば、ＲＦ入力によりＦＥＴ７１（図１２）がオンした場合を考えると、コイルＬ７１を通って電流が流れるが、ＦＥＴ８２のドレインは、ＦＥＴ８３のゲートに接続されているから、ＦＥＴ８３がオンして、ＦＥＴ８２に流れる電流は減少して、負性抵抗として作用する。交流的には電源ラインは接地とみなされるので、インダクタＬ７１と並列に負の抵抗分が接続されることになり、インダクタＬ７１の抵抗分が打ち消される。このようにして、抵抗分の少ないＱの高いインダクタンスを負荷とすることができる。
【００４２】
次に、本発明を無線ＬＡＮに適用する場合など、複数の周波数（例えば５ＧＨｚと２．４ＧＨｚ等）に対応する必要がある。ところが、図１２のように、負荷としてインダクタを用いると、そのインダクタンスの値から決まる単一の周波数で利得が大きいが、その他の周波数ではゲインが低下することになる。すなわち、異なる周波数あるいは広い周波数帯域で、大きな利得を得ることはできない。本実施形態では、インダクタに代えて複数のＬＣ共振回路を用いるようにする。
【００４３】
図１４（ａ）は、図１２のインダクタＬ７１、Ｌ７２に代えて、Ｌ１Ｃ１共振回路とＬ２Ｃ２共振回路とを用いたもので、Ｌ１とＣ１、Ｌ２とＣ２で決まる周波数ｆ１（＝１／２π√Ｌ１Ｃ１）、ｆ２（＝１／２π√Ｌ２Ｃ２）の２つの周波数で大きな利得を得ることができる。さらに共振回路の数を増やせば、共振回路の数だけの周波数で、利得を大きくすることができる。
【００４４】
さらに、周波数帯域を増加させるには、同図（ｂ）に示すように、ＬとＣとをはしご形に接続すればよい。この場合のＬとＣの数も、回路設計で決まるもので、図示のものに限られるものではない。
【００４５】
図１５および図１６は、第２の実施形態において、ＮＭＯＳ回路に流す電流Ｉ１とＰＭＯＳ回路に流す電流Ｉ２を異ならせてシミュレーションを行った結果を示すグラフである。シミュレーションは、図１２の負性抵抗回路８０を取り去り、ＰＭＯＳ回路をさらに１個並列に追加した回路で実施した。すなわち、このシミュレーション回路では、電流Ｉ２は、２個のＰＭＯＳ回路に流れることになる。パラメータは設計時のものを使用し、ローカル信号は理想ＬＯを用いた。全体の消費電流を９．５８ｍＡに固定し、ＮＭＯＳ回路とＰＭＯＳ回路のゲートバイアス電圧を変化させることで、ＮＭＯＳ回路の電流Ｉ１とＰＭＯＳ回路の電流Ｉ２との配分を変化させた。
【００４６】
図１５には、ＩＦ周波数に対するノイズ指数（ＮＦ）の特性を示す。出力のＩＦ周波数は、中心周波数１ＭＨｚであるが、１ＭＨｚを中心に１００ｋＨｚから１０ＭＨｚまでのデータを取った。図に記載したように、○を付した曲線は、ＮＭＯＳ回路の電流Ｉ１が６．８８ｍＡで、ＰＭＯＳ回路の電流Ｉ２が２．７０ｍＡの場合（その比Ｉ１／Ｉ２は、２．５５）であり、１ＭＨｚでノイズ指数が１１．５ｄＢである。比Ｉ１／Ｉ２が増加するに伴い、ノイズ指数は単調に減少してゆく。●を付した曲線は、電流Ｉ１が９．５３ｍＡで、電流Ｉ２が０．０５ｍＡの場合であり、比は、１９０．６となり、１ＭＨｚでは、雑音指数が５ｄＢまで減少している。なお、前記したように、シミュレーションでの電流Ｉ２は、並列に接続された２個のＰＭＯＳ回路に流れる電流である。
【００４７】
図１６は、図１５の結果をまとめたもので、横軸がＮＭＯＳ回路すなわちＬＮＡの電流消費を表し、縦軸がノイズ指数を表す。図から明らかなように、回路全体に流れる電流値を固定して、そのうちのＮＭＯＳ回路に流れる電流を大きくすると、雑音指数が単調に減少してゆくことが分かる。したがって、第２の実施形態の場合、ＮＭＯＳ回路を流れる電流がＰＭＯＳ回路に流れる電流より大きくなるように駆動するのが好ましい。
【図面の簡単な説明】
【００４８】
【図１】本発明の高周波回路の第１の実施形態を示すブロック図である。
【図２】第１の実施形態の高周波回路の動作を説明するための図である。
【図３】第１の実施形態の低雑音増幅器１０の概略を示す図である。
【図４】第１の実施形態の低雑音増幅器１０の具体的な回路を示す図である。
【図５】第１の実施形態の低雑音増幅器１０の他の回路を示す図である。
【図６】第１の実施形態のＮＭＯＳミキサ２０を示す図である。
【図７】（ａ）および（ｂ）は、ＮＭＯＳミキサ２０を構成するギルバートセルの動作を説明する図である。
【図８】第１の実施形態のポリフェイズ・フィルタ３０の具体的回路を示す図である。
【図９】第１の実施形態のＰＭＯＳミキサ４０の具体的な回路を示す図である。
【図１０】第１の実施形態のミキサに使用する局部発振回路を示す図である。
【図１１】本発明の高周波回路の第２の実施形態を示すブロック図である。
【図１２】第２の実施形態のミキサの具体的な回路を示す図である。
【図１３】第２の実施形態の負性抵抗回路８０の具体例を示す図である。
【図１４】（ａ）は、第２の実施形態のインダクタＬ７１、Ｌ７２に代えて用いる複数の共振回路を示す図であり、（ｂ）は、中心周波数帯域を広げるためのスタガ接続されたＬＣ回路を示す図である。
【図１５】第２の実施形態のＬＭＯＳ回路の電流とＰＭＯＳ回路の電流を異らせてシミュレーションを行った結果を示す図である。
【図１６】図１５のシミュレーション結果をＮＭＯＳ回路の電流値に対して示す図である。
【図１７】（ａ）は、一般的なＮＭＯＳ電界効果トランジスタを示す図であり、（ｂ）は、ＭＯＳ構造の１／ｆ雑音のグラフを示す図である。
【符号の説明】
【００４９】
１０    低雑音増幅器
１１    利得可変回路
２０    ＮＭＯＳミキサ
２１、２２    乗算器
２４〜２９    ＮＭＯＳＦＥＴ
３０〜３２    ポリフェイズ・フィルタ
４０    ＰＭＯＳミキサ
４１、４２    乗算器
４４〜４９    ＰＭＯＳＦＥＴ
６１    局部発振器
６２、６３    ポリフェイズ・フィルタ
７０    高周波回路
７１〜７４    ＮＭＯＳＦＥＴ
７５〜７８    ＰＭＯＳＦＥＴ
Ｌ７１、ｌ７２    インダクタ
８０    負性抵抗回路
【図１】
2006229619.tif 000003
【図２】
2006229619.tif 000004
【図３】
2006229619.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006229619.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006229619.tif 000019
【手続補正書】
【提出日】平成17年4月6日(2005.4.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
しかしながら、ＭＯＳ構造の高周波回路には、次のような問題点が残っている。
第１は、ＭＯＳ構造には、１／ｆ雑音が多いことである。図１７（ａ）に示すように、例えばＮＭＯＳトランジスタは、Ｐ型基板に形成されたＮ型のソース９２からＮ型のドレイン９３への電子の通路となるチャネル９５の幅をゲート９４にかける電圧で制御する。ここで、ゲート９４とチャネル９５を分けるゲート酸化膜９６に欠陥または歪みがあると、ゲート酸化膜９６に形成されたエネルギー順位により、チャネル９５を通る電子がゲート酸化膜９６に捕捉されたり、ゲート酸化膜９６に捕捉された電子がチャネル９５に放出したりして、ノイズが発生することがある。なお、図示符号９７はアルミ配線である。図１７（ｂ）に示すように、このノイズの電力ｎｐは周波数ｆに対して反比例するので１／ｆ雑音といわれ、図から明らかなように、低周波特に直流近辺でのノイズが大きく、ベースバンド信号に対する影響が大きい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
第２に、ＭＯＳデバイスは、電流駆動能力が低く、入力電圧の変化を電流の変化に変換する効率が悪い。したがって、大きな利得が必要な場合には、デバイスのサイズを大きくする必要があるが、サイズを大きくすると、図１７（ａ）のＮＭＯＳのドレイン９３のサイズも大きくなり、したがってドレイン９３とＰ型基板との境界であるＮＰ接合部の面積が大きくなってその寄生容量も増え、回路の正常な動作を妨げるようになる。また、正孔をキャリアとするＰＭＯＳ回路では、ＮＭＯＳ回路の約２倍のサイズが必要である。