(57)【要約】【課題】基本的設計を大きく変更することなく、表現できる階調数を増加させることができる画像表示装置を提供する。【解決手段】画像信号の１フレームを異なる表示期間の複数のサブフレームに分割し、サブフレームをオン・オフして画像表示を行う画像表示装置であって、駆動信号生成回路１と、列信号電極Ｄに表示駆動信号を供給する列信号電極駆動回路２４と、行走査信号電極Ｗに行走査信号を供給する行走査信号電極駆動回路２６と、列信号電極駆動回路及び行走査信号電極駆動回路の一方に接続した複数のシフトレジスタ２６Ａ，２６Ｂと、各サブフレームに対応したシフトレジスタ駆動期間と同数にシフトレジスタの数を分割してシフトレジスタに応じた画素グループに画素をグループ化するグループ化手段とを有し、グループ化された画素グループ内の画素に基づいて形成した表示駆動信号に応じて画素を画素グループの画素毎に分割したシフトレジスタ駆動期間に対応させて駆動する。【選択図】図２
2006215530.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素を有すると共に、画像信号の１フレームを異なる表示期間をもつ複数のサブフレームに分割し、前記画素を駆動する際前記サブフレームを前記画像信号に応じて選択的にオンまたはオフすることにより画像表示を行う画像表示装置であって、
前記画像信号から前記複数の画素を表示するための表示駆動信号を生成する駆動信号生成回路と、
前記マトリクス状に配置された複数の画素の各列毎に共通に接続した列信号電極に対して前記表示駆動信号を供給するための列信号電極駆動回路と、
前記マトリクス状に配置された複数の画素の各行毎に共通に接続した行走査信号電極に対して行走査信号を供給するための行走査信号電極駆動回路と、
前記列信号電極駆動回路及び前記行走査信号電極駆動回路の内の少なくともいずれか一方に接続された複数のシフトレジスタと、
前記複数の各サブフレームに対応したシフトレジスタ駆動期間と同数に前記シフトレジスタの数を分割して前記シフトレジスタに応じた画素グループに前記各画素をグループ化するグループ化手段と、
を有し、
前記グループ化手段によりグループ化された画素グループ内の画素に基づいて形成した表示駆動信号に応じて、前記画素を前記画素グループの画素毎に前記分割したシフトレジスタ駆動期間に対応させて駆動するように構成したことを特徴とする画像表示装置。
【請求項２】
前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記分割されたサブフレームのデータを、前記グループ化された画素の行走査信号電極毎及び／又は列信号電極毎に供給することを特徴とする請求項１記載の画像表示装置。
【請求項３】
前記グループ化手段により分割され、グループ化されたデータは、グループの一部の全データが、所定のデータに初期化されたデータであることを特徴とする請求項１又は２記載の画像表示装置。
【請求項４】
前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記グループ化された画素の行走査信号電極毎及び列信号電極毎に画素に供給する電圧供給電極を配置し、前記分割されたサブフレームの表示期間において、前記電圧供給電極に前記分割されたグループ毎に異なる電圧を加えることを特徴とする請求項１又は２記載の画像表示装置。
【請求項５】
前記サブフレームの分割数は４であり、前記分割されたサブフレームの各表示期間は、それぞれ２７μｓｅｃ、５４μｓｅｃ、１０８μｓｅｃ、２１６μｓｅｃであることを特徴とする請求項５記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば投射型ディスプレイやビューファインダー、ヘッドマウントディスプイ等に設けられる液晶表示素子等の画像表示装置に係り、特に、画像信号の１フレームが複数のサブフレームから構成された画像表示装置に関する。
【背景技術】
【０００２】
最近、ＰＤＰ（プラズマディスプレイ）、ＤＬＰ（デジタルライトプロセッシング）などの、従来のＣＲＴ駆動方式とはまったく異なった、デジタル化された入力信号よるデジタル駆動ディスプレイが注目されている。この種のディスプレイには、例えば液晶を用いたアクティブマトリクス型の画像表示装置が知られている（特許文献１、２）。
このデジタル型の画像表示装置においては、入力信号に対して出力信号が直線的に変化している。そのため、入力信号のもつガンマ特性を画像表示装置側で逆ガンマ特性をもたせることによって、正しい階調特性を得るようになっている。特に低階調側で誤差拡散などを用いて、より正しい階調特性を得るような方法を用いている。
【０００３】
そして、サブフレームと誤差拡散処理、ディザ処理を組み合わせた従来の画像表示装置の駆動方法は、例えば特許文献３等に開示されている。図１４は従来の画像表示装置の駆動回路を説明する説明図であり、図１４（Ａ）は駆動回路のブロック図を示し、図１４（Ｂ）は１フレームの構成を示す駆動シーケンスの説明図である。この駆動信号生成回路１は、図１４（Ａ）に示すように、入力端子に入力したｍビットの画像信号のうち上位ｎビットの信号を分離して出力する上位ビット分離回路２と、ｍビットの画像信号のうち下位（ｍ−ｎ）ビットの信号を処理して擬似中間調信号を出力する擬似中間調信号発生回路４と、上位ビット分離回路２の出力信号と擬似中間調信号発生回路４の出力信号とを加算する加算回路６とよりなり、この加算回路６からはｎビットの表示駆動信号を出力し、これによって画像が表示される。この擬似中間調信号発生回路４による擬似中間調表示のための信号処理は、組織的ディザ法や誤差拡散法によって行われる。
【０００４】
例として、図１４（Ｂ）に示すように、ｍ＝７、ｎ＝５で輝度の相対値が異なる５個のサブフレームＳＦ１〜ＳＦ５で１フレームが構成され、輝度の相対値が２、８、１６、４、１となるＳＦ２、ＳＦ４、ＳＦ５、ＳＦ３、ＳＦ１の順に配列されている場合について考える。この場合、５ビット、３２階調の表示駆動信号の階調レベル間の擬似中間調処理は、１階調レベルによる階調間の擬似中間調の生成によって行われ、このような１階調レベルによって擬似的に７ビットの入力映像信号の階調レベルが生成される。
【０００５】
図１４（Ａ）に示した駆動回路でｍ＝７、ｎ＝５とした場合には、擬似中間調信号発生回路４は入力する画像信号の下位２ビットの信号を順次加算し、桁上げ信号を加算回路６に出力することによって擬似中間調を表示しているので、上述の擬似中間調表示用のサスティンパルス数の加算値が４以上になる毎に表示駆動信号の階調レベルが「＋１」され、擬似的に中間調表示がなされる。すなわち、擬似中間調信号発生回路４で２ビット発生し、表示駆動信号で発生する３２階調の４倍の１２８階調、７ビットを入力できる。
【０００６】
この方法で、画像表示装置の行方向にディザ処理を行った場合の各画素のオン、オフ状態を図１５に示す。図１５は従来の画像表示装置における表示の態様を示し、図１５（Ａ）はアドレス期間と表示期間を示し、図１５（Ｂ）は表現できる平均輝度を示す図である。図１５（Ａ）は、サブフレームＳＦ１におけるアドレス期間と表示期間を示す。図１５（Ｂ）は、ｍ＝６、ｎ＝５とした場合のＳＦ１期間の画素のオン、オフ状態を示す。平均輝度”１”と”０”の中間状態として、奇数行がオン且つ偶数行がオフ、または奇数行がオフ且つ偶数行がオンとなり、それぞれ平均輝度０．５が表示される。
【０００７】
すなわちｍが６ビット、６４階調の信号を入力し、擬似中間調信号発生回路４で１ビット、２階調を発生する。図１５（Ｃ）は、ｍ＝７、ｎ＝５とした場合の画素のオン、オフ状態を示す。平均輝度”１”と”０”の中間状態として、行１、行２、行３、行４のオン、オフの組み合わせで、平均輝度は、０．２５、０．５、０．７５がそれぞれ表示される。
【０００８】
【特許文献１】特開２００２−３５１４３１号公報
【特許文献２】特開２００２−１６９５１７号公報
【特許文献３】特許第３４９３８６４号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、画像表示装置に要求される階調精度は益々増大しており、上記図１４及び図１５に示した従来の画像表示装置では静止画表示および動画表示時において、階調数が不足してしまう、という問題があった。そこで、表現できる階調数を増加すために、１フレーム中のサブフレーム数を増やすようにすればよいが、この場合には、画像表示装置の動作周波数を増加させるなどの基本的設計を変更する必要があり、特にＰＤＰにおいては、輝度が下がるなどの欠点が発生するので、現実的ではない。
【００１０】
本発明は、上述の問題点に鑑みてなされたものであり、画像表示装置の基本的設計を大きく変更することなく、表現できる階調数を増加させることができる画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１に係る発明は、マトリクス状に配置された複数の画素を有すると共に、画像信号の１フレームを異なる表示期間をもつ複数のサブフレームに分割し、前記画素を駆動する際前記サブフレームを前記画像信号に応じて選択的にオンまたはオフすることにより画像表示を行う画像表示装置であって、前記画像信号から前記複数の画素を表示するための表示駆動信号を生成する駆動信号生成回路と、前記マトリクス状に配置された複数の画素の各列毎に共通に接続した列信号電極に対して前記表示駆動信号を供給するための列信号電極駆動回路と、前記マトリクス状に配置された複数の画素の各行毎に共通に接続した行走査信号電極に対して行走査信号を供給するための行走査信号電極駆動回路と、前記列信号電極駆動回路及び前記行走査信号電極駆動回路の内の少なくともいずれか一方に接続された複数のシフトレジスタと、前記複数の各サブフレームに対応したシフトレジスタ駆動期間と同数に前記シフトレジスタの数を分割して前記シフトレジスタに応じた画素グループに前記各画素をグループ化するグループ化手段と、を有し、前記グループ化手段によりグループ化された画素グループ内の画素に基づいて形成した表示駆動信号に応じて、前記画素を前記画素グループの画素毎に前記分割したシフトレジスタ駆動期間に対応させて駆動するように構成したことを特徴とする画像表示装置である。
【００１２】
この場合、例えば請求項２に規定するように、前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記分割されたサブフレームのデータを、前記グループ化された画素の行走査信号電極毎及び／又は列信号電極毎に供給する。
また、例えば請求項３に規定するように、前記グループ化手段により分割され、グループ化されたデータは、グループの一部の全データが、所定のデータに初期化されたデータである。
【００１３】
また、例えば請求項４に規定するように、前記列信号電極駆動回路及び／又は前記行走査信号電極駆動回路は、前記グループ化された画素の行走査信号電極毎及び列信号電極毎に画素に供給する電圧供給電極を配置し、前記分割されたサブフレームの表示期間において、前記電圧供給電極に前記分割されたグループ毎に異なる電圧を加える。
また、例えば請求項５に規定するように、前記サブフレームの分割数は４であり、前記分割されたサブフレームの各表示期間は、それぞれ２７μｓｅｃ、５４μｓｅｃ、１０８μｓｅｃ、２１６μｓｅｃである。
【発明の効果】
【００１４】
本発明の画像表示装置によれば、サブフレームをさらに分割してシフトレジスタ部を僅かに変更し、行走査信号電極及び／又は列信号電極毎に駆動することにより、画像表示装置の基本的設計を大きく変更することなく、表現できる階調数を増加させることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明に係る画像表示装置の一実施例を添付図面に基づいて詳述する。
＜第１実施例＞
図１は一般的な画像表示装置を含む画像表示システムを示す概略構成図、図２は本発明の画像表示装置の第１実施例を示すブロック構成図、図３は画像表示装置の１つの画素の画素駆動回路の一例を示すブロック図、図４は液晶の駆動電圧と出射光強度との関係を示すグラフである。尚、ここでは画像表示装置に液晶を用いた場合を例にとって説明する。
【００１６】
まず、図１に基づいて画像表示システムについて説明する。図１は液晶を用いたアクティブマトリクス型の画像表示システムの一例を示す。図１中において、この画像表示システムは、光学系１２と画像表示装置１４とにより主に構成される。光学系１２は、ここでは偏光ビームスプリッタ１６と投射レンズ１８とを有しており、この投射レンズ１８を通った光をスクリーン２０に投射してここに表示画像を投映できるようになっている。尚、図１中の光路上において”・”印はＳ成分を示し、光路に直交する”−”印はＰ成分を示す。また上記画像表示装置１４は、複数の画素電極ＰＥと、これに対向して共通に設けられる透明な対向電極ＣＥと、これらの画素電極ＰＥと対向電極ＣＥとの間に封入された液晶ＬＣとにより、主に構成されている。
【００１７】
Ｐ成分とＳ成分とからなる入射光ＬＩ１が、偏光ビームスプリッタ１６に入って反射し、画像表示装置１４に向けて出射する。この出射光はＳ成分のみであり、このＳ成分の光は、画像表示装置１４の液晶ＬＣにおいて画像信号に応じた変調を受けて、この画像表示装置１４から出射される。
従って、この出射光はＰ成分とＳ成分とからなる。この出射光が再度、偏光ビームスプリッタ１６に入射してこれを直進して通過すると出射光ＬＩ２はＰ成分のみとなり、このＰ成分の出射光ＬＩ２が投射レンズ１８を介してスクリーン２０上に表示画像が投映されることになる。尚、上記画素電極ＰＥは図示しないトランジスタよりなる画素駆動回路により動作される。
【００１８】
次に、図２を主に参照して画像表示装置１４の構成について説明する。
この画像表示装置１４は、画像信号Ｖｉｄｅｏに対して所定の処理を施して表示駆動信号を形成する駆動信号生成回路１と、複数の画素電極ＰＥに対して共通に対向電極ＣＥを配置してマトリクス状に形成された複数の画素Ｐｘを有する表示手段２２と、この表示手段２２の画素電極ＰＥに対して表示駆動信号を列方向に加える列信号電極駆動回路２４と、上記表示手段２２の画素電極ＰＥに対して行方向に走査する行走査信号電極駆動回路２６と、上記各画素Ｐｘに表示駆動信号を供給するために各画素を列毎に共通に接続された複数の列信号電極Ｄ１〜Ｄｉ（ｉは正数）と、上記各画素Ｐｘを選択するために各画素に行毎に共通に接続された複数の行走査信号電極Ｗ１〜Ｗｋ（ｋは正数）と、を主に有している。
【００１９】
具体的には、上記表示手段２２は、内部に例えば液晶ＬＣ（図１参照）を封入したアクティブマトリックス型の表示手段よりなり、この表示手段２２は、図示しないアクティブマトリックス基板上に、上記複数の列信号電極Ｄ１、Ｄ２、…Ｄｉが並行して配置されており、これら各列信号電極Ｄ１、Ｄ２、…Ｄｉと直交する方向に上記複数の行走査信号電極Ｗ１、Ｗ２、…Ｗｋが配置されている。尚、以降、符号Ｄ１〜Ｄｉをまとめてそれぞれ符号Ｄと表し、符合Ｗ１〜ＷｋをＷと表す場合がある。各列信号電極Ｄと走査信号電極Ｗの交差部には、画素Ｐｘが配置されていると共に、これに対応して画素駆動回路が存在する。
【００２０】
このような構成の列信号電極駆動回路２４は１つの水平方向のシフトレジスタ２４Ａを有し、この列信号電極駆動回路２４では画像信号Ｖｉｄｅｏに基づいて形成された表示駆動信号が入力されると共に、図示しない駆動タイミングパルス発生回路により供給される水平スタート信号ＨＳＴ及び水平シフトクロックＨＣＫにより水平方向のシフトレジスタ２４Ａが駆動され、列信号電極Ｄ１、Ｄ２、…Ｄｉに順次サンプリングする。
【００２１】
一方、行走査信号電極駆動回路２６中のシフトレジスタは、上記のように全表示行数中の奇数行の画素Ｐｘのみを走査する第１のシフトレジスタである奇数行シフトレジスタ２６Ａと、偶数行の画素Ｐｘのみを走査する第２のシフトレジスタである偶数行シフトレジスタ２６Ｂとに、２つに分割されている。そして、各行走査信号電極Ｗ１〜Ｗｋは、この配列順に従って交互に、すなわち上記奇数行シフトレジスタ２６Ａと偶数行シフトレジスタ２６Ｂとに循環的に接続されている。
【００２２】
奇数行シフトレジスタ２６Ａは、図示しない駆動タイミングパルス発生回路より供給される、画像信号Ｖｉｄｅｏのサブフレームのスタ−ト信号と同期した奇数行垂直スタ−ト信号（ｏｄｄ  ＶＳＴ）及びサブフレームの水平期間に同期した奇数行垂直シフトクロック（ｏｄｄ  ＶＣＫ）により駆動される。また、偶数行シフトレジスタ２６Ｂは、図示しない駆動タイミングパルス発生回路より供給される、画像信号Ｖｉｄｅｏのサブフレームのスタ−ト信号と同期した偶数行垂直スタ−ト信号（ｅｖｅｎ  ＶＳＴ）及びサブフレームの水平期間に同期した偶数行垂直シフトクロック（ｅｖｅｎ  ＶＣＫ）により駆動される。
【００２３】
サブフレームの後述するアドレス前半期間においては、奇数行に対応する表示駆動信号のデータが列信号電極駆動回路２４に送られ、行走査信号電極駆動回路２６においては、奇数行シフトレジスタ２６Ａから順次、奇数行の行走査信号電極Ｗ１、Ｗ３、Ｗ５・・・に対してパルスを出力する。その結果、奇数行の行走査信号電極Ｗ１、Ｗ３、Ｗ５・・・に接続された画素の後述するサンプルホ−ルド部に１行ずつ、信号表示データが保持される。サブフレームのアドレス後半期間においては、偶数行に対応する表示駆動信号のデータが列信号電極駆動回路２４に送られ、行走査信号電極駆動回路２６においては、偶数行シフトレジスタ２６Ｂから順次、偶数行の行走査信号電極Ｗ２、Ｗ４、Ｗ６、・・・に対してパルスを出力する。その結果、偶数行の行走査信号電極Ｗ２、Ｗ４、Ｗ６、・・・に接続された画素のサンプルホ−ルド回路に１行ずつ、信号表示データが保持される。
【００２４】
図３に１画素内の画素駆動回路のブロックを示す。図３中において、サンプルホ−ルド部２８は、ＤＲＡＭ構造またはＳＲＡＭ構造のフリップフロップよりなる。列信号電極Ｄに供給された表示駆動信号のデータは、行走査信号電極Ｗがオンとなると、列信号電極Ｄと行走査信号電極Ｗが直交する画素Ｐｘにデータが転送される。１サブフレームにおいて各画素にデータが転送されるアドレス期間においては、サンプルホ−ルド部２８にデータが保持される。ＶＡには液晶を駆動し出力光強度が最小から大きくなりはじめる閾値電圧Ｖｔｈ（図４参照）が加わり、ＶＢには液晶を駆動し出力光強度が飽和に達する飽和電圧Ｖｓａｔ（図４参照）が加わる。サンプルホ−ルド部２８に保持されたデータに応じて電圧選択回路３０から画素電極ＰＥにＶｔｈとＶｓａｔが選択的に印加される。
【００２５】
ＶＡ、ＶＢは図２に示すように、ＶＡ、ＶＢの一対が２本からなり、行走査信号電極Ｗに対し、奇数行目の行走査信号電極Ｗ１、Ｗ３、Ｗ５、・・・につながる画素はＶＡ１、ＶＢ１、偶数行目の行走査信号電極Ｗ２、Ｗ４、Ｗ６、・・・につながる画素はＶＡ２、ＶＢ２と、それぞれの行走査信号電極につながる画素に対して異なる電圧が加わるように配線されている。
【００２６】
そして、この表示手段２２では、上記複数の画素電極に供給する画像信号（表示駆動信号）をフレーム単位で行なう際に、上記画像信号の各フレームを１フレーム期間より短期間である複数のサブフレームに分割し、上記サブフレームを上記画像信号（表示駆動信号）の階調レベルに応じて選択的にオン、またはオフして上記画像信号（表示駆動信号）に基づいた１フレームの画像表示をする。
【００２７】
この場合、上記サブフレームの内の少なくとも１つのサブフレームにおけるアドレス期間を上記シフトレジスタ２６Ａ、２６Ｂの数と同数、例えばこの第１実施例では２個に分割してこのシフトレジスタ２６Ａ、２６Ｂの数と同数の隣り合う２個の画素よりなる画素グループに各画素Ｐｘをグループ化している。この第１実施例では列方向に並んだ奇数行目の１画素と偶数行目の１画素の２つの画素で１グループを形成している。そして、各画素グループ内の画素に対応する画像信号Ｖｉｄｅｏに基づいて上記駆動信号生成回路１にて形成した表示駆動信号に応じて上記画素グループ内の画素毎に上記分割したアドレス期間に対応させて駆動するようになっている。
【００２８】
この点について、より詳しく説明する。図５は第１実施例において１つのサブフレームを２分割して駆動する時の態様を示す図であり、図５（Ａ）は各アドレス期間と表示期間の態様を示し、図５（Ｂ）は表現できる平均輝度の態様を示す。
【００２９】
ここで１フレームは、図１４に示したように５つのサブフレームＳＦ１〜ＳＦ５により分割されているものとし、本発明では、その内の１つのサブフレームのＳＦ１が、図５に示すように、前半と後半とに２つの分割されている。図５において”Ｌ１”は奇数行目の１つの画素を示し、”Ｌ２”はこれに隣り合う偶数行目の画素を示す。この場合、前半表示期間と後半表示期間とはそれぞれ任意に設定でき、ここでは例えばそれぞれ１４０μｓｅｃと６０μｓｅｃに設定している。図５（Ａ）において、”リセット”の斜線の領域（黒表示）は、常に”０”にセットされ、また”データ”の部分はデータに応じて”１”または”０”がセットされる。
【００３０】
そして、奇数行目と偶数行目とを選択し、また、表示期間においてオン、オフを選択することにより、図５（Ｂ）に示すような種々の表示態様が得られる。図５（Ｂ）ではデータに応じて表示できる平均輝度が”１”、”０．７”、”０．３”、”０”の場合が示されている。図５（Ｂ）中において、斜線部分はリセット信号（黒表示）が印加される部分を示す。
【００３１】
この第１実施例においては、表示駆動信号（画像信号）のデータが画素に転送されるモードは以下の２種類からなる。
第１のモードは、従来例と同じような、図１５（Ａ）に示すように、垂直シフトクロックＶＣＫに同期して、１行、２行、３行、・・・、ｋ行と順番にデータが転送される。
【００３２】
第２のモードは、図５（Ａ）に示すように、サブフレームＳＦ１の前半において、奇数行垂直シフトクロック（ｏｄｄ  ＶＣＫ）に同期して、奇数行（図中ではＬ１）、すなわち１行、３行、５行、・・・の画素に１行毎に順番にデータが転送される。また偶数行（図中ではＬ２）、すなわち２行、４行、６行、・・・には列信号電極駆動回路２４のリセット端子がオンとなり、水平シフトクロックＨＣＫの１クロック期間において、列信号電極駆動回路２４のデータが”０”に初期化され、偶数行垂直シフトクロック（ｅｖｅｎ  ＶＣＫ）に同期して２行、４行、６行、・・・の画素のサンプルホ−ルド部２８にはすべて”０”が同時に保持される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の前半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。
【００３３】
サブフレームＳＦ１の後半において、奇数行（図中ではＬ１）、すなわち１行、３行、５行、・・・には列信号電極駆動回路２４のリセット端子がオンとなり、水平シフトクロックＨＣＫの１クロック期間において、列信号電極駆動回路２４のデータが”０”に初期化され、奇数行垂直シフトクロック（ｏｄｄ  ＶＣＫ）に同期して１行、３行、５行、・・・の画素のサンプルホ−ルド部２８には全て”０”が同時に保持される。
【００３４】
また偶数垂直シフトクロック（ｅｖｅｎ  ＶＣＫ）に同期して、偶数行（図中Ｌ２）、すなわち２行、４行、６行、・・・の画素に１行毎に順番にデータが転送される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の後半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。上記アドレス期間について、第１のモードのアドレス期間の長さは、第２のモードの前半アドレス期間と後半アドレス期間の和の長さと略同じである。
【００３５】
図５（Ｂ）に示すように、第２のモードで、ＳＦ１の前半表示期間を１．４、ＳＦ１の後半表示期間を０．６と設定すると、表示できる平均輝度の”１”と”０”の中間値は”０．７”、”０．３”となり、図１５（Ｂ）に示す従来例と同じ第１のモードで表示できる平均輝度の”１”と”０”の中間値が”０．５”である場合と比較して、その階調数を増加することができる。
【００３６】
ここで上記奇数行目の当該画素に加えるデータ（表示駆動信号）と偶数行目の当該画素に加えるデータ（表示駆動信号）は、図１４（Ａ）に示したような駆動信号生成回路１によって形成される。すなわち、２つの画素よりなる１グループの内の一方の画素、例えば奇数行目の画素の画像信号と他方の画素、例えば偶数行目の画素信号とに基づいて以下のような処理を行うことよって表示駆動信号が形成されることになる。
【００３７】
すなわち、図１４（Ａ）を参照して先に説明したように、駆動信号生成回路１において、上位ビット分離回路２はｍビットの映像信号のうち上位ｎビットの信号と分離して出力し、擬似中間調信号発生回路４は下位の（ｍ−ｎ）ビットの信号を処理して擬似中間調信号を出力し、これを上記上位ｎビットの信号と加算して表示駆動信号を出力する。ここでは表示駆動信号の１階調レベル間に擬似中間調信号発生回路４によりさらに２階調が加わる。表示駆動信号ＳＦ１からＳＦ５の組み合わせにより、３２階調が表現され、擬似中間調信号により１．６ビット、３倍の９６階調が入力できる。
【００３８】
具体的には、擬似中間調信号発生回路４で発生される２階調の内、１階調は、図５（Ｂ）に示されるように、前半の表示期間を１４０μｓｅｃ、後半の表示期間を６０μｓｅｃとし、奇数行Ｌ１の前半のデータが“１”で、他の、前半偶数列Ｌ２データ、後半奇数列Ｌ１データ、後半偶数列Ｌ２データにはそれぞれ“０”が設定される。さらに、他の１階調は図５（Ｂ）に示されるように、偶数行Ｌ２の後半のデータが“１”で、他の、前半奇数列Ｌ１データ、前半偶数列Ｌ２データ、後半奇数列Ｌ１データにはそれぞれ“０”が設定される。
【００３９】
＜第２実施例＞
次に、本発明の第２実施例について説明する。
図６は本発明の画像表示装置の第２実施例を示すブロック構成図、図７は第２実施例において１つのサブフレームを４分割して駆動する時の態様を示す図、図８は表現できる平均輝度の態様を示す図である。尚、図６において図２に示す構成部分と同一構成部分については同一参照符号を付してその説明を省略する。
【００４０】
先の第１実施例においては、行走査信号電極駆動回路２６内のシフトレジスタを第１（奇数行）及び第２（偶数行）の２つのシフトレジスタ２６Ａ、２６Ｂに分割したが、ここでは第１〜第４の４つのシフトレジスタ２６Ａ、２６Ｂ、２６Ｃ、２６Ｄに分割して設けている。そして、各行走査信号電極Ｗ１〜Ｗｋを、この配列順に従って、上記第１〜第４のシフトレジスタ２６Ａ〜２６Ｄに循環的に接続している。これにより、各列毎に、列方向に沿って隣り合う４つの画素で１つのグループを形成するように各画素がグループ化される。
【００４１】
具体的には、図６中の画素に表示した”１”、”２”、”３”、”４”の列方向に並ぶ４つの画素で１つのグループが形成される。この場合、図７及び図８において、１つのグループ内の画素において、第１番目の行（画素）を”Ｌ１”、第２番目の行（画素）を”Ｌ２”、第３番目の行（画素）を”Ｌ３”、第４番目の行（画素）を”Ｌ４”として表し、各行はそれぞれ第１〜第４のシフトレジスタ２６Ａ〜２６Ｄに対応する。
【００４２】
図７に示すように、ここでは１つのサブフレームＳＦ１を、上記シフトレジスタの分割数と同じ４つに分割しており、第１〜第４アドレス期間と、これに対応する第１〜第４表示期間とが形成されている。一例として、第１表示期間は４０μｓｅｃに設定され、第２表示期間は８０μｓｅｃに設定され、第３表示期間は１２０μｓｅｃに設定され、第４表示期間は１６０μｓｅｃに設定されている。尚、図中、斜線部分はリセット状態（黒色）を示す。ここで図７において、斜線の”リセット”部分は常に”０”が設定され、”データ”の部分はデータに応じて”１”または”０”が設定される。
【００４３】
また、各グループの第１行目（Ｌ１）につながる画素はＶＡ１、ＶＢ１が、第２行目（Ｌ２）につながる画素はＶＡ２、ＶＢ２が、第３行目（Ｌ３）につながる画素はＶＡ３、ＶＢ３が、第４行目（Ｌ４）につながる画素はＶＡ４、ＶＢ４が、それぞれ異なる電圧となって加わるように配線されている。
【００４４】
この第２実施例においては、第１のモードは、先の第１実施例と同様に動作する。また第２のモードは次のように動作する。すなわち、サブフレームＳＦ１を４分割した最初の期間（第１表示期間）において、Ｌ１に対応する垂直シフトクロック（ＶＣＫ１）に同期して、Ｌ１部分、具体的には１行、５行、９行、・・・の画素に第１シフトレジスタ２６Ａよりデータが転送される。それ以外のＬ２、Ｌ３、Ｌ４、具体的には２行、３行、４行、６行、７行、８行、１０行・・・には列信号電極駆動回路２４のリセット端子がオンとなり、水平クロックＨＣＫの１クロック期間において、列信号電極駆動回路２４のデータが”０”に初期化され、Ｌ２に対応する垂直シフトクロック（ＶＣＫ２）、Ｌ３に対応する垂直シフトクロック（ＶＣＫ３）、Ｌ４に対応する垂直シフトクロック（ＶＣＫ４）、に同期してＬ２、Ｌ３、Ｌ４、Ｌ６、Ｌ７、Ｌ８・・・の画素のサンプルホ−ルド部２８にはすべて”０”が同時に保持される。
【００４５】
この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略１／４になる。各画素に保持されたデータは、サブフレームＳＦ１の１／４の前半部分（第１表示期間）に液晶を駆動し、表示期間は自由に設定可能である。以上説明した動作を、サブフレームＳＦ１を４分割した第２、第３、第４の期間（第２〜第４表示期間）において同様に繰り返す。第２の期間（第２表示期間）においてはＬ２にデータ、それ以外は”０”、第３の期間（第３表示期間）においてはＬ３にデータ、それ以外は”０”、第４の期間（第４表示期間）においてはＬ４にデータ、それ以外は”０”を、それぞれ対応する画素に転送し、それぞれ異なる表示期間を設定できる。
【００４６】
第１の表示期間を４０μｓｅｃ、第２の表示期間を８０μｓｅｃ、第３の表示期間を１２０μｓｅｃ、第４の表示期間を１６０μｓｅｃとすると、表示できる平均輝度は図８に示すようになる。すなわち、平均輝度”１”と”０”の間の中間値は０．９、０．８、０．７、０．６、０．５、０．４、０．３、０．２、０．１の９通り得ることができる。従って、図１５（Ｃ）に示す従来例である第１のモードでは中間値が０．７５、０．５、０．２５の３通りであったのに比べて、この第２実施例では階調数を大きく増加することができる。
【００４７】
ここでの擬似中間調信号発生回路４での動作は、第１実施例で説明したと同様に動作し、表示駆動信号の１階調レベル間に擬似中間調信号発生回路４によりさらに９階調が加わる。表示駆動信号ＳＦ１からＳＦ５の組み合わせにより、３２階調が表現され、擬似中間調信号により３．３ビット、１０倍の３２０階調を入力できる。
【００４８】
以上の第１及び第２実施例では、サブフレームＳＦ１を第２のモードで動作させた場合を例にとって説明したが、これに限定されず、図１４（Ｂ）に示すようなフレーム構造において、サブフレームＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５の内の一部、或いは全部を第２のモードで動作するようにしてもよく、この場合には更に階調数を増加することができる。
【００４９】
また、サブフレームＳＦ１において、分割された各表示期間において液晶に加える駆動電圧が同一である場合、以上説明した階調数を増加することができる。図２及び図６に示すように、分割されたシフトレジスタと同様の数に分割された液晶駆動電圧、すなわち（ＶＡ１、Ｖ１Ｂ）、（ＶＡ２、ＶＢ２）、（ＶＡ３、ＶＢ３）、（ＶＡ４、ＶＢ４）を設けて、サブフレームＳＦ１の分割された表示期間においてそれぞれ異なる液晶駆動電圧を加えることができる。そして、画素の輝度は、表示期間と液晶駆動電圧の両方に依存しているので、分割されたそれぞれの等しい表示期間に異なる駆動電圧を設定するようにすれば、同時に表示できる階調数を増加することが可能である。
【００５０】
＜第３実施例＞
次に本発明の第３実施例について説明する。
先の第１及び第２実施例では、行走査信号電極駆動回路２６内の行方向のシフトレジスタを２個或いは４個の複数に分割した場合を例にとって説明したが、これに代えて、列信号電極駆動回路２４内の列方向のシフトレジスタを複数に分割するようにしてもよい。図９は上述のように分割した本発明の画像表示装置の第３実施例を示すブロック構成図である。尚、図２及び図６に示す構成部分と同一構成部分については同一参照符号を付して、その説明を省略する。図９に示すように、ここでは行走査信号電極駆動回路２６内には１つの行方向のシフトレジスタ２６Ａを設け、これに全ての行走査信号電極Ｗ１〜Ｗｋを接続している。
【００５１】
これに対して、列信号電極駆動回路２４には、列方向のシフトレジスタを複数、ここでは２つに分割して第１及び第２の２つのシフトレジスタ２４Ａ、２４Ｂを設けている。そして、各列信号電極Ｄ１〜Ｄｉが、この配列順に従って、上記第１及び第２のシフトレジスタ２４Ａ、２４Ｂに循環的に、すなわちここでは交互に接続される。具体的には、第１のシフトレジスタ２４Ａに１列、３列、５列・・・の列信号電極が接続され、第２のシフトレジスタ２４Ｂに２列、４列、６列・・・の列信号電極が接続される。
【００５２】
これにより、行方向に沿った隣り合う２つの画素で１グループを形成し、全画素がグループ化される。この場合、水平シフトクロックＨＣＫ及び水平スタートクロックＨＳＴも奇数列用と偶数列用にそれぞれ２つ入力される。また、列信号電極駆動回路２４の前段は、画像信号（表示駆動信号）を入力する際に、奇数列用の信号と偶数列用の信号とを切り替えるためのスイッチ手段３２が設けられている。尚、ここでは電圧ＶＡ１、ＶＢ１が奇数列目の列信号電極につながる画素に印加され、ＶＡ２、ＶＢ２が偶数列目の列信号電極につながる画素に印加される。
【００５３】
この第３実施例においても、信号表示データが画素に転送されるモードは２種類からなる。第１のモードは、従来例と同じような、図１５（Ｂ）に示すように、垂直シフトクロックＶＣＴに同期して、１行、２行、３行、・・・、ｋ行と順番にデータが転送される。
【００５４】
第２のモードは、図１１に示すように、サブフレームＳＦ１の前半において、１行中、奇数列（図中ではＬ１）の場合、奇数列水平シフトクロック（ｏｄｄ  ＨＣＫ）に同期して、奇数列データが奇数列（図中ではＬ１）のシフトレジスタ２４Aに順次転送される。尚、この場合、列方向と行方向は逆転しているので、 Ｌ１、Ｌ２は行方向に隣り合う２つの画素を示すものとする。偶数列（図中ではＬ２）、すなわち２列、４列、６列・・・においては、偶数列水平シフトクロック（ｅｖｅｎ  ＨＣＫ）に同期して、列信号電極駆動回路２４のリセット端子がオンとなり、偶数列水平シフトクロックの１クロック期間において、偶数列シフトレジスタ２４Ｂのデータが“０”に初期化される。
【００５５】
垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタのデータと偶数列シフトレジスタのリセットデータが１行目の画素のサンプルホールド部に転送、保持される。以後、同様に、２行、３行、・・・ｋ行の画素のサンプルホールド部にデータ及びリセットデータが転送、保持される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の前半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。
【００５６】
サブフレームＳＦ１の後半において、１行中、奇数列（図中ではＬ１）、すなわち２列、４列、６列・・・においては、奇数列水平シフトクロック（ｏｄｄ  ＨＣＫ）に同期して、列信号電極駆動回路２４のリセット端子がオンとなり、奇数列水平シフトクロックの１クロック期間において、奇数列シフトレジスタ２４Ａのデータが“０”に初期化される。偶数列（図中ではＬ２）の場合、偶数列水平シフトクロック（ｅｖｅｎ  ＨＣＫ）に同期して、偶数列データが偶数列（図中ではＬ２）のシフトレジスタ２４Ｂに順次転送される。
【００５７】
垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタのリセットデータと偶数列シフトレジスタのデータが１行目の画素のサンプルホールド部に転送、保持される。以後、同様に、２行、３行、・・・ｋ行の画素のサンプルホールド部にデータ及びリセットデータが転送、保持される。この場合のアドレス期間は、第１のモードでデータ転送を行った場合と比較して、略半分になる。各画素に保持されたデータは、サブフレームＳＦ１の後半の表示期間に液晶を駆動し、この表示期間は自由に設定可能である。
上記アドレス期間について、第１のモードのアドレス期間の長さは、第２のモードの前半アドレス期間と後半アドレス期間の和の長さと略同じである。
【００５８】
図１１に示すよう、第２のモードで、ＳＦ１の前半表示期間を１４０μｓｅｃ、ＳＦ１の後半表示期間を６０μｓｅｃと設定すると、表示できる平均輝度の”１”と”０”の中間値は”０．７”、”０．３”となり、図１５（Ｂ）に示す従来例と同じ第１のモードで表示できる平均輝度の”１”と”０”の中間値が”０．５”であることと比較して、その階調数を増加することができる。この方法においても、シフトレジスタの分割数は２に限らず３、４、・・・と更に多く分割してもよく、この場合は表示する階調数を更に増加することができる。
【００５９】
ここではサブフレームＳＦ１を第２のモードで動作した場合に説明したが、ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５の一部、或いは全部を同様に分割して第２のモードで動作するようにすれば、さらに階調数を増加することができる。
また液晶駆動電圧、（ＶＡ１、ＶＢ１）、（ＶＡ２、ＶＢ２）として、それぞれ等しい表示期間に異なる駆動電圧を設定するようにすれば、同様に表示できる階調数を増加することが可能である。
【００６０】
＜第４実施例＞
次に本発明の第４実施例について説明する。
この第４実施例は、図２において説明した第１実施例と図９において説明した第３実施例とを結合して、行走査信号電極駆動回路内のシフトレジスタと列信号電極駆動回路内のシフトレジスタとを共に、複数に分割するようにしたものである。図１０は本発明の画像表示装置の第４実施例を示すブロック構成図である。尚、図２及び図９に示す構成部分と同一構成部分については同一参照符号を付して、その説明を省略する。
【００６１】
図１０に示すように、ここでは行走査信号電極駆動回路２６のシフトレジスタを、複数、例えば第１及び第２の２つのシフトレジスタ２６Ａ、２６Ｂに分割し、列信号電極駆動回路２４のシフトレジスタを複数、例えば第１及び第２の２つのシフトレジスタ２４Ａ、２４Ｂに分割している。これにより、図中、画素”１”、”２”、”３”、”４”で示される４つの画素Ｐｘで１つのグループを形成し、全画素Ｐｘは上記４つの画素毎にグループ化される。そして、サブフレームも上記シフトレジスタの分割数に対応して４つに分割される。
【００６２】
この第４実施例においても、信号表示データが画素に転送されるモードは２種類からなる。第１のモードは、従来例と同じような、図１５（Ｂ）に示すように、垂直シフトクロックＶＣＴに同期して、１行、２行、３行、・・・、ｋ行と順番にデータが転送される。
【００６３】
第２のモードは、サブフレームＳＦ１のデータのうち、４分割する方法として、第１の組み合わせ（奇数行、奇数列）、第２の組み合わせ（奇数行、偶数列）、第３の組み合わせ（偶数行、奇数列）、第４の組み合わせ（偶数行、偶数列）からなる。画像信号（表示駆動信号）として、サブフレームに展開されたデータが列信号電極駆動回路２４に奇数列毎と偶数列毎にそれぞれ奇数列シフトレジスタ２４Ａと偶数列シフトレジスタ２４Ｂに保持される。第１の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”１”にデータが転送され、画素”２”、”３”、”４”のすべてにはリセットデータが転送される。
【００６４】
第２の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”２”にデータが転送され、画素”１”、”３”、”４”のすべてにはリセットデータが転送される。第３の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”３”にデータが転送され、画素”１”、”２”、”４”のすべてにはリセットデータが転送される。第４の組み合わせのアドレス期間においては、画素”１”、”２”、”３”、”４”のうち、画素”４”にデータが転送され、画素”１”、”２”、”３”のすべてにはリセットデータが転送される。
【００６５】
第１の組み合わせのアドレス期間において、図１２（Ａ）に示すようなシーケンスからなる。奇数列（図中ではＬ１）の場合、奇数列水平シフトクロック（ｏｄｄ  ＨＣＫ）に同期して、奇数列データが奇数列のシフトレジスタ２４Ａに転送される。偶数列（図中ではＬ２）、すなわち２列、４列、６列・・・においては、偶数列水平シフトクロック（ｅｖｅｎ  ＨＣＫ）に同期して、列信号電極駆動回路２４のリセット端子がオンとなり、偶数列水平シフトクロックの１クロック期間において、偶数列シフトレジスタ２４Ｂのデータが“０”に初期化される。垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタのデータと偶数列シフトレジスタのリセットデータが１行目の画素のサンプルホールド部に転送、保持される。以後、同様に、３行、５行、・・（ｋ−１）行の画素のサンプルホールド部にデータ及びリセットデータが転送、保持される。
【００６６】
次に、奇数列水平シフトクロック（ｏｄｄ  ＨＣＫ）及び偶数列水平シフトクロック（ｅｖｅｎ  ＨＣＫ）の１クロックに同期して、奇数列シフトレジスタ２４Ａ及び偶数列シフトレジスタ２４Ｂのデータが“０”に初期化される。垂直シフトクロック（ＶＣＫ）に同期して、奇数列シフトレジスタ２４Ａ及び偶数列シフトレジスタ２４Ｂのリセットデータが、２行、4行、・・・、ｋ行の偶数行の 各画素に同時に転送、保持される。
【００６７】
リセットデータ“０”がシフトレジスタに転送、保持される期間は、データがシフトレジスタに転送、保持される場合に比べ非常に短い。従って、第１の組み合わせのアドレス期間は第１のモードのアドレス期間に比べ１／４の時間で実行できる。
【００６８】
同様なシーケンスを、第２の組み合わせ、第３の組み合わせ、第４の組み合わせに対し実行する。この３個の組み合わせのアドレス期間と表示期間は、図１２（Ｂ）、図１２（Ｃ）、図１２（Ｄ）に示すようになる。第１の表示期間、第２の表示期間、第３の表示期間、第４の表示期間をそれぞれ、４０μｓｅｃ、８０μｓｅｃ、１２０μｓｅｃ、１６０μｓｅｃとすると、表示できる平均輝度は図８に示すようになる。中間値は“０．９”、“０．８”、“０．７”、“０．６”、“０．５”、“０．４”、“０．３”、“０．２”、“０．１”の９通り得ることができ、図１５（Ｃ）に示す従来例である第１のモードでは中間値は“０．７５”、“０．５”、“０．２５”の３通りであることと比較して、その階調数を、大きく増加することができる。
【００６９】
同様に第１の表示期間、第２の表示期間、第３の表示期間、第４の表示期間をそれぞれ、２７μｓｅｃ、５４μｓｅｃ、１０８μｓｅｃ、２１６μｓｅｃとすると、表示できる平均輝度は図１３に示すようになる。図１３は第４実施例において表現できる平均輝度の他の態様を示す図である。図１３に示すように、中間値は“１４／１５”、“１３／１５”、“１２／１５”、“１１／１５”、“１０／１５”、“９／１５”、“８／１５”、“７／１５”、“６／１５”、“５／１５”、“４／１５”、“３／１５”、“２／１５”、“１／１５”の１４通り得ることができ、図１５（Ｃ）に示す従来例である第１のモードでは中間値は“０．７５”、“０．５”、“０．２５”の３通りであることと比較して、その階調数を、さらに大きく増加することができる。
ここでサブフレームＳＦ１を第２のモードで動作した場合に説明したが、ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５の一部、或いは全部を同様に分割して第２のモードで動作するようにすれば、さらに階調数を増加することができる。
【００７０】
また図１０に示すように、４分割された液晶駆動電圧、（ＶＡ１、ＶＢ１）、（ＶＡ２、ＶＢ２）、（ＶＡ３、ＶＢ３）、（ＶＡ４、ＶＢ４）が設けられ、それぞれ、画素”１”、画素”２”、画素”３”、画素”４”に電圧が加わり、サブフィールドＳＦ１の分割された表示期間においてそれぞれ異なる液晶駆動電圧を加えることができる。輝度は、表示期間と液晶駆動電圧の両方に依存するので、分割されたそれぞれの等しい表示期間に異なる駆動電圧値を設定することにより、同様に表示できる階調数を増加することも可能である。尚、以上説明した各実施例における液晶駆動電圧、（ＶＡ１、ＶＢ１）、（ＶＡ２、ＶＢ２）、（ＶＡ３、ＶＢ３）、（ＶＡ４、ＶＢ４）は、電圧供給電極によって対応する各画素に供給される。
【００７１】
以上実施例で説明した方法は、液晶を用いた画像表示装置を例にとって説明したが、これに限らず、ＰＤＰ、ＤＬＰ、有機ＥＬ素子などで、サブフレーム構造をもつデジタル駆動表示装置ならば本発明を適用できるのは勿論である。また、ここではフレーム構造について説明したが、フィールドについても同様に適用される。
【図面の簡単な説明】
【００７２】
【図１】一般的な画像表示装置を含む画像表示システムを示す概略構成図である。
【図２】本発明の画像表示装置の第１実施例を示すブロック構成図である。
【図３】画像表示装置の１つの画素の画素駆動回路の一例を示すブロック図である。
【図４】液晶の駆動電圧と出射光強度との関係を示すグラフである。
【図５】第１実施例において１つのサブフレームを２分割して駆動する時の態様を示す図である。
【図６】本発明の画像表示装置の第２実施例を示すブロック構成図である。
【図７】第２実施例において１つのサブフレームを４分割して駆動する時の態様を示す図である。
【図８】表現できる平均輝度の態様を示す図である。
【図９】本発明の画像表示装置の第３実施例を示すブロック構成図である。
【図１０】本発明の画像表示装置の第４実施例を示すブロック構成図である。
【図１１】第３実施例において１つのサブフレームを２分割して駆動する時の態様を示す図である。
【図１２】第４実施例において表示の態様を示す図である。
【図１３】第４実施例において表現できる平均輝度の他の態様を示す図である。
【図１４】従来の画像表示装置の駆動回路を説明する説明図である。
【図１５】従来の画像表示装置における表示の態様を示す図である。
【符号の説明】
【００７３】
１…駆動信号生成回路、１２…光学系、１４…画像表示装置、２２…表示手段、２４…列信号電極駆動回路、２４Ａ，２４Ｂ…シフトレジスタ、２６…行走査信号電極駆動回路、２６Ａ〜２６Ｄ…シフトレジスタ、２８…サンプルホールド部、３０…電圧選択回路、Ｐｘ…画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006215530.tif 000014
【図１３】
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【図１４】
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【図１５】
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