(57)【要約】【課題】ＥＳＤ保護回路の占有面積を削減する。【解決手段】複数の信号それぞれのデータを第１のコア電源Ｅ１の系統に属するパワーダウン領域１０から第２のコア電源Ｅ２の系統に属するバックアップ領域２０に転送する異電源間インターフェースであり、上記複数の信号それぞれのデータからなるパラレルデータをシリアルデータに変換するコマンドレジスタ１０１，アドレスレジスタ１０２，ライトデータレジスタ１０３，受信バッファ１０６と、上記シリアルデータの信号ｔｘをパワーダウン領域１０側から１本の信号線に送信する送信バッファ１０６と、上記送信されたシリアルデータを上記信号線からバックアップ領域２０側で受信する受信バッファ２０４と、上記受信されたシリアルデータをパラレルデータに戻すコマンドレジスタ２０１，アドレスレジスタ２０２，ライトデータレジスタ２０３，受信バッファ２０４とを備える。【選択図】        図２
2006238074.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号それぞれのデータを第１の電源の系統に属する第１の回路ブロックから第２の電源の系統に属する第２の回路ブロックに転送する異電源間インターフェースにおいて、
上記複数の信号それぞれのデータからなるパラレルデータをシリアルデータに変換する第１の変換手段と、
上記シリアルデータを上記第１の回路ブロック側から信号線に送信する送信手段と、
上記送信されたシリアルデータを上記信号線から上記第２の回路ブロック側で受信する受信手段と、
上記受信されたシリアルデータをパラレルデータに戻す第２の変換手段と
を備えた
ことを特徴とする異電源間インターフェース。
【請求項２】
請求項１に記載の異電源間インターフェースにおいて、
ＥＳＤ保護回路を上記信号線の途中に挿入したことを特徴とする異電源間インターフェース。
【請求項３】
請求項１に記載の異電源間インターフェースにおいて、
上記送信手段は、上記シリアルデータを上記第１の回路ブロック側から１本の上記信号線に送信することを特徴とする異電源間インターフェース。
【請求項４】
請求項３に記載の異電源間インターフェースにおいて、
１つのＥＳＤ保護回路を上記１本の信号線の途中に挿入したことを特徴とする異電源間インターフェース。
【請求項５】
請求項１に記載の異電源間インターフェースにおいて、
半導体集積回路のＩＯ領域に設けられて互いに接続された出力バッファ部および入力バッファ部を上記信号線の途中に挿入し、
上記送信されたシリアルデータを上記出力バッファ部に入力し、上記入力バッファ部から出力されたシリアルデータを上記受信手段で受信することにより、上記出力バッファ部および入力バッファ部を介して上記シリアルデータを転送する
ことを特徴とする異電源間インターフェース。
【請求項６】
請求項５に記載の異電源間インターフェースにおいて、
上記出力バッファ部は、２段構成にした２つの出力バッファを有し、
上記入力バッファ部は、２段構成にした２つの入力バッファを有し、
上記出力バッファ部の初段の出力バッファは、上記第１の電源の系統に属し、
上記入力バッファ部の２段目の入力バッファは、上記第２の電源の系統に属し、
上記出力バッファ部の２段目の出力バッファおよび上記入力バッファ部の初段の入力バッファは、上記第１の電源との間および上記第２の電源との間にそれぞれ電源間保護回路が設けられている第３の電源の系統に属する
ことを特徴とする異電源間インターフェース。
【請求項７】
請求項１に記載の異電源間インターフェースにおいて、
半導体集積回路のＩＯ領域に設けられた入出力バッファ部を上記信号線の途中に挿入し、
上記入出力バッファ部を介して上記シリアルデータを転送する
ことを特徴とする異電源間インターフェース。
【請求項８】
請求項７に記載の異電源間インターフェースにおいて、
上記入出力バッファ部は、２段構成にした２つの出力バッファと、２段構成にした２つの入力バッファとを有し、
上記初段の出力バッファは、上記第１の電源の系統に属し、
上記２段目の入力バッファは、上記第２の電源の系統に属し、
上記２段目の出力バッファおよび上記初段の入力バッファは、上記第１の電源との間および上記第２の電源との間にそれぞれ電源間保護回路が設けられている第３の電源の系統に属する
ことを特徴とする異電源間インターフェース。
【請求項９】
異なる複数の電源系統を有する半導体集積回路において、
第１の電源の系統に属する第１の回路ブロックと、
第２の電源の系統に属する第２の回路ブロックと、
上記第１の回路ブロックから上記第２の回路ブロックに転送する請求項１から６までのいずれかに記載の異電源間インターフェースと
を備えた
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる複数の電源系統を有する半導体集積回路（ＬＳＩ）に関し、特にこのような半導体集積回路において、電源系統の異なる回路ブロック間で複数の信号を転送する異電源間インターフェースに関するものである。
【背景技術】
【０００２】
近年、サリサイドプロセスの普及に伴い、複数の電源系統を有するＬＳＩにおいて、ＥＳＤ（Electro Static Destruction：静電破壊）による内部破壊が起こり易くなっている。このＥＳＤによる内部破壊とは、電源／ＧＮＧ系端子同士の静電気放電で、電源間保護トランジスタ（電源間保護回路のトランジスタ）を経由してサージ電流が流れ切る前に、内部回路側にサージが侵入し、内部回路のトランジスタ（内部トランジスタ）の接合やゲート酸化膜が破壊される現象である。
【０００３】
特に、近年主流となってきているサリサイドプロセスでは、ＬＳＩのＩＯ領域に設けられる電源間保護トランジスタのＥＳＤ耐性を上げるために、電源間保護トランジスタゲート−コンタクト間アクティブをシリサイド化しない構造としている。このため、抵抗成分付加によってサージに対する応答性が悪くなり、結果的に内部破壊が起こり易くなっていると考えられる。また、メタル配線の低抵抗化も、内部破壊が起こり易くなっている原因と考えられる。
【０００４】
上記の内部破壊には、大きく分類して、
（１）寄生バイポーラトランジスタおよび寄生ダイオードの接合破壊と、
（２）異電源インターフェースにおいての受信側バッファのゲート酸化膜破壊と
の２つがある。従前は上記（１）の内部破壊がメインであったが、デバイスの多電源化に伴い、上記（２）の内部破壊が頻繁に起こるようになってきている。上記（２）の内部破壊は、ＩＯ領域において電源間回路によってチャージが抜けるよりも早く、コア領域内のインターフェース回路にチャージが集中することによって発生する。従って、従来のＬＳＩの異電源間インターフェースにおいては、上記（２）の内部破壊の対策のために、ＥＳＤ保護回路を設ける必要があった。
【０００５】
図１０はＬＳＩに設けられた従来の異電源間インターフェースの構成図である。また、図１１は図１０の従来の異電源間インターフェースにおいてのＥＳＤ保護回路の構成図である。
【０００６】
図１０の異電源間インターフェースを設けたＬＳＩでは、コア領域に供給されるコア電源系が、第１のコア電源（以下、Ｅ１とする）および第２のコア電源（Ｅ２）の２つの電源系統に分割されており、コア領域が、第１のコア電源を供給されるパワーダウン領域と、第２のコア電源を供給されるバックアップ領域とに分割されている。
【０００７】
そして、パワーダウンモードに入るときに、パワーダウン領域のデータを異電源間インターフェースによってバックアップ領域に転送して保持させ、パワーダウンモードの期間には、バックアップ領域には、バックアップしたパワーダウン領域のデータを保持するために第２のコア電源Ｅ２を供給しておき、パワーダウン領域では、静止時電流をカットするために第１のコア電源Ｅ１の供給をＯＦＦし、再び第１のコア電源Ｅ１の供給をＯＮしてパワーダウンモードを終了するときには、バックアップ領域に保持されていたパワーダウン領域のデータを、異電源間インターフェースによってパワーダウン領域に転送する。
【０００８】
この図１０の従来の異電源間インターフェースでは、パワーダウンモードの開始時およびパワーダウンモードから復帰時に、３２［バイト］のデータを１６［ビット］幅で転送するために、合計３９本の信号線（ライトイネーブルｗｅ１本，リードイネーブルｒｅ１本，チップイネーブルｃｅ１本，アドレスａｄｒ４本，ライトデータｗｄａｔａ１６本，リードデータｒｄａｔａ１６本）が設けられている。
【０００９】
そして、上記（２）の内部破壊の対策のために、３９本の信号線のそれぞれに、図１１のように構成されたＥＳＤ保護回路が設けられている。
【００１０】
また、異なる複数の電源間を保護する従来の電源保護回路としては、それぞれの電源の供給端子と共通ノードの間に、それぞれ電源保護回路を設けることにより、電源保護回路の全体数を削減したものがある（例えば、特許文献１参照）。
【００１１】
【特許文献１】特開平０５−２９９５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の異電源間インターフェースでは、回路ブロック間の信号線の本数に比例してＥＳＤ保護回路の面積が増大するという課題があった。ＥＳＤ保護回路は、その面積が約２０００〜３０００［μｍ２］になるため、例えば図１１の異電源間インターフェースにおいての全ＥＳＤ保護回路の合計面積は０．１２［ｍｍ２］（＝０．００３［ｍｍ２］×４０）となり、ＬＳＩチップ全体に占める割合が無視できなくなる。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであり、ＥＳＤ保護回路の占有面積を削減することができる異電源間インターフェースおよび半導体集積回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の異電源間インターフェースは、異なる電源系統に属する回路ブロック間で、複数の信号それぞれのデータをシリアル通信によって転送することを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、複数の信号をシリアル通信で転送することにより、ＥＳＤ保護回路の占有面積を削減することができるという効果がある。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
図１は本発明の実施の形態１のＬＳＩの構成図である。この実施の形態１のＬＳＩ１には、パワーダウン側インターフェース回路１００およびバックアップ側インターフェース回路２００が実装されたコア領域３０と、このコア領域３０の周囲の領域であってＩＯセル（電源を供給するための電源セルや信号の入出力のための入力バッファセルおよび出力バッファセル等）が実装されたＩＯ領域４０とが設けられている。
【００１７】
この実施の形態１は、複数の異なる電源系統が存在するＬＳＩにおいて、異なる電源系統に属する回路ブロック間をシリアル通信によって接続することを特徴とする。
【００１８】
この実施の形態１のＬＳＩ１には、システムとして低消費電力を実現するためにパワーダウンモードが用意されている。この実施の形態１のＬＳＩ１のコア電源系統は、第１のコア電源（以下、Ｅ１とする）を供給電源とする電源系統（第１のコア電源Ｅ１の系統）と、第２のコア電源（以下、Ｅ２とする）を供給電源とする電源系統（第２のコア電源Ｅ２の系統）の２つに分割されている。パワーダウン領域１０は、第１のコア電源Ｅ１の系統であり、バックアップ領域２０は、第２のコア電源Ｅ２の系統である。
【００１９】
コア領域３０のパワーダウン側インターフェース回路１００は、第１のコア電源Ｅ１の系統（パワーダウン領域）１０に属し、コア領域３０のバックアップ側インターフェース回路２００は、第２のコア電源Ｅ２の系統（バックアップ領域）２０に属する。
【００２０】
そして、パワーダウンモードに入るときに、パワーダウン領域１０のデータを異電源間インターフェースによってバックアップ領域２０に転送して保持させ、パワーダウンモードの期間には、バックアップ領域２０には、バックアップしたパワーダウン領域１０のデータを保持するために第２のコア電源Ｅ２を供給しておき、パワーダウン領域１０では、静止時電流をカットするために第１のコア電源Ｅ１の供給をＯＦＦし、再び第１のコア電源Ｅ１の供給をＯＮしてパワーダウンモードを終了するときには、バックアップ領域２０に保持されていたパワーダウン領域１０のデータを、異電源間インターフェースによってパワーダウン領域１０に転送する。
【００２１】
つまり、パワーダウン領域１０は、パワーダウンモード時にパワーダウンされる領域であり、バックアップ領域２０は、パワーダウンモードのためにパワーダウン領域１０のデータをバックアップする領域である。
【００２２】
パワーダウン側インターフェース回路１００からバックアップ側インターフェース回路２００には、パワーダウン領域１０のデータをバックアップ領域２０でバックアップするための信号ｔｘがシリアル転送される。
【００２３】
また、バックアップ側インターフェース回路２００からパワーダウン側インターフェース回路１００には、バックアップ領域２０でバックアップしていたパワーダウン領域１０のデータをパワーダウン領域１０に返送するための信号ｒｘがシリアル転送される。
【００２４】
つまり、パワーダウン領域１０とバックアップ領域２０とは、信号ｔｘと信号ｒｘのシリアル通信のための２本の信号線で接続されており、シリアル通信する。
【００２５】
この実施の形態１において、パワーダウン側インターフェース回路１００と、バックアップ側インターフェース回路２００とは、異電源間インターフェースを構成している。
【００２６】
図２はコア領域３０の構成図である。図２において、コア領域３０内のパワーダウン領域１０には、バックアップ領域２０とのシリアル通信のためのパワーダウン側インターフェース回路１００と、ＣＰＵ１１０と、ＣＰＵバス１２０と、割込みコントローラ１３０とが実装されており、コア領域３０内のバックアップ領域２０には、パワーダウン領域１０とのシリアル通信のためのバックアップ側インターフェース回路２００と、パワーダウン領域１０からのバックアップデータを書き込んで保持するバックアップＲＡＭ２１０とが実装されている。
【００２７】
パワーダウン側インターフェース回路１００は、コマンドレジスタ１０１と、アドレスレジスタ１０２と、データレジスタ１０３と、リードデータレジスタ１０４と、割り込みレジスタ１０５と、送信バッファ１０６と、リードデータレジスタ１０４の入力に設けられたＥＳＤ保護回路１０７とを備えて構成されている。
【００２８】
コマンドレジスタ１０１は、ＣＰＵ１１０からのコマンドを送信バッファ１０６に転送し、アドレスレジスタ１０２は、ＣＰＵ１１０からのアドレスを送信バッファ１０６に転送し、ライトデータレジスタ１０３は、ＣＰＵ１１０からのライトデータを送信バッファ１０６に転送する。
【００２９】
送信バッファ１０６は、コマンドレジスタ１０１からのコマンド、アドレスレジスタ１０２からのアドレス、およびデータレジスタ１０３からのライトデータを、信号ｔｘでバックアップ領域２０にシリアル送信する。リードデータレジスタ１０４は、バックアップ領域２０から送信されたシリアル信号ｒｘを受信してそれに含まれるバックアップＲＡＭ２１０のリードデータをＣＵＰ１１０に転送する。割り込みレジスタ１０５は、送信バッファ１０６からの送信完了通知およびリードデータレジスタ１０４からの受信完了通知を割り込みコントローラ１３０に転送する。
【００３０】
バックアップ側インターフェース回路２００は、コマンドレジスタ２０１と、アドレスレジスタ２０２と、ライトデータレジスタ２０３と、受信バッファ２０４と、送信バッファ２０６と、受信バッファ２０４の入力に設けられたＥＳＤ保護回路２０７とを備えて構成されている。
【００３１】
受信バッファ２０４は、パワーダウン領域１０から送信されたシリアル信号ｔｘを受信する。コマンドレジスタ２０１は、信号ｔｘに含まれるコマンドをバックアップＲＡＭ２１０に転送し、アドレスレジスタ２０２は、信号ｔｘに含まれるアドレスをバックアップＲＡＭ２１０に転送し、ライトデータレジスタ２０３は、信号ｔｘに含まれるライトデータをバックアップＲＡＭ２１０に転送する。送信バッファ２０６は、バックアップＲＡＭ２１０からのリードデータを、信号ｒｘでパワーダウン領域１０にシリアル送信する。
【００３２】
図３はＥＳＤ保護回路１０７および２０７の構成図である。図３において、パワーダウン側インターフェース回路１００のＥＳＤ保護回路１０７は、ＰＭＯＳトランジスタｐ１と、ＮＭＯＳトランジスタｎ１と、抵抗ｒ１とを有し、バックアップ側インターフェース回路２００のＥＳＤ保護回路２０７は、ＰＭＯＳトランジスタｐ２と、ＮＭＯＳトランジスタｎ２と、抵抗ｒ２とを有する。
【００３３】
また、バッファ１０４ａは、リードデータレジスタ１０４の入力バッファであり、バッファ１０６ａは、送信バッファ１０６の出力バッファであり、バッファ２０４ａは、受信バッファ２０４の入力バッファであり、バッファ２０６ａは、送信バッファ２０６の出力バッファである。
【００３４】
出力バッファ１０６ａには、第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給され、入力バッファ２０４ａには、第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給される。また、ＥＳＤ保護回路２０７において、ＰＭＯＳトランジスタｐ２のソース電極およびゲート電極は、第２のコア電源Ｅ２（のＶＤＤ電源）に接続され、ＰＭＯＳトランジスタｐ２のドレイン電極は、ノードｍ２に接続され、ＮＭＯＳトランジスタｎ２のソース電極およびゲート電極は、接地され（第２のコア電源Ｅ２のＶＳＳ電源に接続され）、ＮＭＯＳトランジスタｎ２のドレイン電極は、ノードｍ２に接続されている。そして、出力バッファ１０６ａ（送信バッファ１０６）から出力された信号ｔｘは、抵抗ｒ２を介してノードｍ２に入力され、ノードｍ２から入力バッファ２０４ａ（受信バッファ２０４）に入力される。
【００３５】
入力バッファ１０４ａには、第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給され、出力バッファ２０６ａには、第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給される。また、ＥＳＤ保護回路１０７において、ＰＭＯＳトランジスタｐ１のソース電極およびゲート電極は、第１のコア電源Ｅ１（のＶＤＤ電源）に接続され、ＰＭＯＳトランジスタｐ１のドレイン電極は、ノードｍ１に接続され、ＮＭＯＳトランジスタｎ１のソース電極およびゲート電極は、接地され（第１のコア電源Ｅ１のＶＳＳ電源に接続され）、ＮＭＯＳトランジスタｎ１のドレイン電極は、ノードｍ１に接続されている。そして、出力バッファ２０６ａ（送信バッファ２０６）から出力された信号ｒｘは、抵抗ｒ１を介してノードｍ１に入力され、ノードｍ１から入力バッファ１０４ａ（リードデータレジスタ１０４）に入力される。
【００３６】
図４はＬＳＩ１においてのパワーダウン動作時およびパワーダウンからの復帰動作時のデータ転送のシーケンス図である。システムをパワーダウンモードにするときには、システムの状態のデータ（パワーダウン領域のデータ）をパワーダウン側データインターフェース回路１００からバックアップ側インターフェース回路２００に転送して、バックアップＲＡＭ２１０にバックアップさせるバックアップルーチンに入る。
【００３７】
図４（ａ）は上記バックアップルーチンのデータ転送シーケンスである。ＣＰＵ１１０は、最初にパワーダウン側インターフェース回路１００のライトデータレジスタ１０３にライトデータ（バックアップデータ）をセットし（ステップＳ１）、その次にアドレスレジスタ１０２にライトアドレス（バックアップデータを書き込むバックアップＲＡＭ２１０のアドレス）をセットし（ステップＳ２）、最後にライトコマンドをコマンドレジスタ１０１にセットする（ステップＳ３）。
【００３８】
パワーダウン側インターフェース回路１００では、ライトコマンドがセットされると、送信バッファ１０６からバックアップ側インターフェース回路２００に、シリアル信号ｔｘによってライトデータ（バックアップデータ），ライトアドレス，ライトコマンドを順次送信する（ステップＳ４，Ｓ５，Ｓ６）。
【００３９】
バックアップ側インターフェース回路２００では、パワーダウン側インターフェース回路１００からシリアル信号ｔｘによって送信されたライトデータ（バックアップデータ），ライトアドレス，ライトコマンドを順次受信して、ライトデータレジスタ２０３，アドレスレジスタ２０２，コマンドレジスタ２０１にセットする。
【００４０】
そして、ライトコマンドがセットされたら、コマンドレジスタ２０１からバックアップＲＡＭ２１０にライトイネーブルｗｅ，チップイネーブルｃｅを出力し、アドレスレジスタ２０２にセットしたバックアップＲＡＭ２１０のライトアドレスａｄｄｒ［３：０］に、ライトデータレジスタ２０３にセットしたライトデータ（バックアップデータ）ｗｄａｔａ［１５：０］を書き込む（ステップＳ７）。
【００４１】
パワーダウン側インターフェース回路１００では、シリアル信号ｔｘによってライトデータ，ライトアドレス，ライトコマンドの送信が完了したら、割込みレジスタ１０５から割り込みコントローラ１３０を介してＣＰＵ１１０に送信完了を通知する（ステップＳ８）。
【００４２】
ＣＰＵ１１０は、ライトデータ，ライトアドレス，ライトコマンドの送信完了が通知されると、ステップＳ１〜Ｓ８と同様にして次のアクセスを開始する。
【００４３】
このように、ステップＳ１〜Ｓ８を所定の回数を繰り返して、システムの状態の全てのデータをバックアップ領域２０に転送してバックアップしたら、バックアップルーチンを終了する。この実施の形態１では、３２［バイト］のデータを１６［ビット］幅で転送するので、１６回繰り返すことになる。
【００４４】
そして、バックアップルーチンが終了したら、パワーダウン領域１０の供給電源である第１のコア電源Ｅ１をＯＦＦする。
【００４５】
第１のコア電源Ｅ１を再びＯＮしてパワーダウンから復帰するときには、バックアップＲＡＭ２１０からバックアップデータを読み出し、その読み出したデータをバックアップ側インターフェース回路２００からパワーダウン側データインターフェース回路１００に転送して、パワーダウン前の状態に復帰する復帰ルーチンに入る。
【００４６】
図４（ｂ）は上記復帰ルーチンのデータ転送シーケンスである。ＣＰＵ１１０は、第１のコア電源Ｅ１が再びＯＮしたら、最初にパワーダウン側インターフェース回路１００のアドレスレジスタ１０２にリードアドレス（バックアップデータを読み出すバックアップＲＡＭ２１０のアドレス）をセットし（ステップＳ１１）、その次にコマンドレジスタ１０１にリードコマンドをセットする（ステップＳ１２）。
【００４７】
パワーダウン側インターフェース回路１００では、リードコマンドがセットされると、送信バッファ１０６からバックアップ側インターフェース回路２００に、シリアル信号ｔｘによってリードアドレス，リードコマンドを順次送信する（ステップＳ１３，Ｓ１４）。
【００４８】
バックアップ側インターフェース回路２００では、パワーダウン側インターフェース回路１００からシリアル信号ｔｘによって送信されたリードアドレス，リードコマンドを順次受信して、アドレスレジスタ２０２，コマンドレジスタ２０１にセットする。
【００４９】
そして、リードコマンドがセットされたら、コマンドレジスタ２０１からバックアップＲＡＭ２１０にリードイネーブルｒｅ，チップイネーブルｃｅを出力し、アドレスレジスタ２０２セットしたバックアップＲＡＭ２１０のリードアドレスａｄｄｒ［３：０］からバックアップデータを読み出して、そのリードデータ（バックアップデータ）ｒｄａｔａ［１５：０］を送信バッファ２０６にセットする（ステップＳ１５）。
【００５０】
さらに、リードデータが送信バッファ２０６にセットされたら、送信バッファ２０６からパワーダウン側インターフェース回路１００に、シリアル信号ｒｘによってリードデータ（バックアップデータ）を送信する（ステップＳ１６）。
【００５１】
パワーダウン側インターフェース回路１００では、バックアップ側インターフェース回路２００からシリアル信号ｒｘによって送信されたリードデータ（バックアップデータ）を受信して、リードデータレジスタ１０４にセットする。
【００５２】
そして、シリアル信号ｒｘの受信が完了したら、割込みレジスタ１０５から割り込みコントローラ１３０を介してＣＰＵ１１０に受信完了を通知する（ステップＳ１７）。
【００５３】
ＣＰＵ１１０は、リードデータの受信完了が通知されると、パワーダウン側インターフェース回路１００のリードデータレジスタ１０４からリードデータ（バックアップデータ）を取得する（ステップＳ１８）。
【００５４】
そして、ＣＰＵ１１０は、リードデータレジスタ１０４にセットされたリードデータ（バックアップデータ）を取得したら、ステップＳ１１〜Ｓ１８と同様にして次のアクセスを開始する。
【００５５】
このように、ステップＳ１１〜Ｓ１８を所定の回数を繰り返して、全てのバックアップデータを取得し、システムをパワーダウン前の状態に戻したら、復帰ルーチンを終了する。
【００５６】
以上のように実施の形態１によれば、パワーダウン領域１０−バックアップ領域２０間で、複数の信号ぞれぞれのデータからなるパラレルデータをシリアルデータに変換してシリアル通信で転送することにより、ＥＳＤ保護回路の占有面積を削減することができる。
【００５７】
この実施の形態１では、３２［バイト］のデータをバックアップするのに、従来では３９個が必要であったＥＳＤ保護回路を２個に削減できる。
【００５８】
実施の形態２
図５は本発明の実施の形態２のＬＳＩの構成図である。この実施の形態２のＬＳＩ２には、パワーダウン側インターフェース回路１５０およびバックアップ側インターフェース回路２５０が実装されたコア領域３５と、このコア領域３５の周囲の領域であってＩＯセル（ＬＳＩに電源を供給するための電源セル、異なる電源を分離するための電源分離セル、ＬＳＩに信号を入力のための入力バッファ部を配置した入力バッファセル、ＬＳＩから信号を出力するための出力バッファ部を配置した出力バッファセル等）が実装されたＩＯ領域５０とが設けられており、ＩＯ領域５０上には、ＩＯ電源配線（ＩＯ電源Ｅ０の配線）Ｌ０と、第１のコア電源配線（第１のコア電源Ｅ１の配線）Ｌ１と、第２のコア電源配線（第２のコア電源Ｅ２の配線）Ｌ２とが配設されている。
【００５９】
この実施の形態２は、複数の異なる電源系統が存在するＬＳＩにおいて、ＩＯ領域の出力バッファ部と入力バッファ部とをワイヤーボンディングで接続し、これら接続した出力バッファ部および入力バッファ部を介して、異なる電源系統に属する回路ブロック間をシリアル通信によって接続することを特徴とする。ただし、電源間保護回路（電源間保護トランジスタ）が、出力バッファ部および入力バッファ部のＥＳＤ保護回路として働くことを前提とする。
【００６０】
この実施の形態２のＬＳＩ２には、システムとして低消費電力を実現するためにパワーダウンモードが用意されている。この実施の形態２のＬＳＩ２の電源系統は、第１のコア電源Ｅ１を供給電源とする電源系統（第１のコア電源Ｅ１の系統）と、第２のコア電源Ｅ２を供給電源とする電源系統（第２のコア電源Ｅ２の系統）と、ＩＯ電源（以下、Ｅ０とする）を供給電源とする電源系統（ＩＯ電源Ｅ０の系統）の３つに分割されている。パワーダウン領域１５は、第１のコア電源Ｅ１の系統であり、バックアップ領域２５は、第２のコア電源Ｅ２の系統であり、ＩＯ電源領域６０（図７参照）は、ＩＯ電源Ｅ０の系統である。
【００６１】
コア領域３５のパワーダウン側インターフェース回路１５０は、第１のコア電源Ｅ１の系統（パワーダウン領域）１５に属し、コア領域３５のバックアップ側インターフェース回路２００は、第２のコア電源Ｅ２の系統（バックアップ領域）２５に属する。
【００６２】
そして、パワーダウン領域１５は、上記実施の形態１のパワーダウン領域１０と同様に、パワーダウンモード時にパワーダウンされる領域であり、バックアップ領域２５は、上記実施の形態１のバックアップ領域２０と同様に、パワーダウンモードのためにパワーダウン領域１５のデータをバックアップする領域である。
【００６３】
なお、この実施の形態２のＬＳＩ２においてのパワーダウン動作時およびパワーダウンからの復帰動作時のデータ転送のシーケンスは、上記実施の形態１のシーケンス（図４参照）と同じである。
【００６４】
この実施の形態２のＬＳＩ２のように、複数の異なるコア電源系統が存在するＬＳＩにおいては、コア電源系統の数に応じてＩＯ領域に電源セルを設け、それぞれの電源系統のＶＤＤ／ＶＳＳ電源を外部から供給できるようにするとともに、コア電源系統の数に応じてＩＯ領域に電源分離セルを設け、ＩＯ領域において異なるコア電源を分離する。
【００６５】
それぞれのコア電源セルには、電源間保護回路（電源間保護トランジスタ）が設けられており、その電源間保護回路は、コア電源−ＩＯ電源間を保護し、コア電源−ＩＯ電源間のＥＳＤ保護回路としても働く。
【００６６】
ＩＯ領域５０には、４つのＩＯ電源セル５００ａ，５００ｂ，５００ｃ，５００ｄと、２つの第１のコア電源セル５１０ａ，５１０ｂと、２つの第２のコア電源セル５２０ａ，５２０ｂと、第１の出力バッファセル５３０と、第２の出力バッファセル５４０と、第１の入力バッファセル５５０と、第２の入力バッファセル５６０と、２つの電源分離セル５７０ａ，５７０ｂとが設けられている。
【００６７】
ＩＯ電源セル５００ａ，５００ｂ，５００ｃ，５００ｄのＩＯパッドには、外部からＩＯ電源Ｅ０が供給され、ＩＯ電源配線Ｌ０が接続されている。第１のコア電源セル５１０ａ，５１０ｂのＩＯパッドには、外部から第１のコア電源Ｅ１が供給され、第１のコア電源配線Ｌ１が接続されている。第２のコア電源セル５２０ａ，５２０ｂのＩＯパッドには、外部から第２のコア電源Ｅ２が供給され、第２のコア電源配線Ｌ２が接続されている。
【００６８】
そして、第１のコア電源セル５１０ａ，５１０ｂに設けられた電源間保護回路（電源間保護トランジスタ）は、第１のコア電源Ｅ１−ＩＯ電源Ｅ０間を保護し、第１のコア電源Ｅ１−ＩＯ電源Ｅ０間のＥＳＤ保護回路としても働く。また、第２の電源セル５２０ａ，５２０ｂに設けられた電源間保護回路（電源間保護トランジスタ）は、第２のコア電源Ｅ２−ＩＯ電源Ｅ０間を保護し、第２のコア電源Ｅ２−ＩＯ電源Ｅ０間のＥＳＤ保護回路としても働く。
【００６９】
パワーダウン領域１５には、第１のコア電源セル５１０ａ，５１０ｂから第１のコア電源配線Ｌ１を介して第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給され、バックアップ領域２５には、第２のコア電源セル５２０ａ，５２０ｂから第２のコア電源配線Ｌ２を介して第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給され、ＩＯ電源領域６０には、ＩＯ電源セル５００ａ，５００ｂ，５００ｃ，５００ｄからＩＯ電源配線Ｌ０を介してＩＯ電源Ｅ０のＶＤＤ／ＶＳＳ電源が供給される。
【００７０】
パワーダウン側インターフェース回路１５０からは、パワーダウン領域１５のデータをバックアップ領域２５でバックアップするためのシリアル信号ｔｘｉが送信され、この信号ｔｘｉは、ボンディングワイヤーＷ１２で接続されたＩＯ領域５０の第１の出力バッファセル５３０および第２の入力バッファセル５６０を介し、シリアル信号ｔｘｂとしてバックアップ側インターフェース回路２５０で受信される。
【００７１】
また、バックアップ側インターフェース回路２５０からは、バックアップ領域２５でバックアップしていたパワーダウン領域１５のデータをパワーダウン領域１５に返送するためのシリアル信号ｒｘｂが送信され、この信号ｒｘｂは、ボンディングワイヤーＷ２１で接続されたＩＯ領域５０の第２の出力バッファセル５４０および第１の入力バッファセル５５０を介し、シリアル信号ｒｘｉとしてパワーダウン側インターフェース回路１５０で受信される。
【００７２】
つまり、パワーダウン領域１５とバックアップ領域２５とは、２つのＩＯバッファセルを経由した信号ｔｘｉ，ｔｘｂと、同じく２つのＩＯバッファセルを経由した信号ｒｘｂ，ｒｘｉのシリアル通信のための２本の信号線で接続されており、シリアル通信する。
【００７３】
この実施の形態２において、パワーダウン側インターフェース回路１５０と、バックアップ側インターフェース回路２５０と、ワイヤーボンディングされた第１の出力バッファセル５３０および第２の入力バッファセル５６０と、同じくワイヤーボンディングされた第２の出力バッファセル５４０および第１の入力バッファセル５５０とは、異電源間インターフェースを構成している。
【００７４】
図６はコア領域３５の構成図であり、図２と同様のものには同じ符号を付してある。図６において、コア領域３５内のパワーダウン領域１５には、バックアップ領域２５とのシリアル通信のためのパワーダウン側インターフェース回路１５０と、ＣＰＵ１１０と、バス１２０と、割込みコントローラ１３０とが実装されており、バックアップ領域２５には、パワーダウン領域１５とのシリアル通信のためのバックアップ側インターフェース回路２５０と、パワーダウン領域１５からのバックアップデータを書き込んで保持するバックアップＲＡＭ２１０とが実装されている。
【００７５】
パワーダウン側インターフェース回路１５０は、コマンドレジスタ１０１と、アドレスレジスタ１０２と、ライトデータレジスタ１０３と、リードデータレジスタ１０４と、割り込みレジスタ１０５と、送信バッファ１０６とを備えて構成されている。
【００７６】
この実施の形態２のパワーダウン側インターフェース回路１５０は、上記実施の形態１のパワーダウン側インターフェース回路１００（図２参照）において、ＥＳＤ保護回路１０７を設けない構成としたものである。
【００７７】
また、バックアップ側インターフェース回路２５０は、コマンドレジスタ２０１と、アドレスレジスタ２０２と、ライトデータレジスタ２０３と、受信バッファ２０４と、送信バッファ２０６とを備えて構成されている。
【００７８】
この実施の形態２のバックアップ側インターフェース回路２５０は、上記実施の形態１のバックアップ側インターフェース回路２００（図２参照）において、ＥＳＤ保護回路２０７を設けない構成としたものである。
【００７９】
図７はＩＯ領域５０の入力バッファセルおよび出力バッファセルの構成図である。図７において、第１の出力バッファセル５３０には、第１の出力バッファ部（出力バッファ５３１と５３２の２段構成）と、ＩＯパッド５３３とが設けられており、第２の出力バッファセル５４０には、第２の出力バッファ部（出力バッファ５４１と５４２の２段構成）と、ＩＯパッド５４３とが設けられており、第１の入力バッファセル５５０には、第１の入力バッファ部（入力バッファ５５１と５５２の２段構成）と、ＩＯパッド５５３とが設けられており、第２の入力バッファセル５６０には、第２の入力バッファ部（入力バッファ５６１と５６２の２段構成）と、ＩＯパッド５６３とが設けられている。
【００８０】
第１の出力バッファセル５３０において、初段の出力バッファ５３１には、第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給され、２段目の出力バッファ５３２には、ＩＯ電源Ｅ０のＶＤＤ／ＶＳＳ電源が供給される。
【００８１】
また、第２の出力バッファセル５４０において、初段の出力バッファ５４１には、第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給され、２段目の出力バッファ５４２には、ＩＯ電源Ｅ０のＶＤＤ／ＶＳＳ電源が供給される。
【００８２】
また、第１の入力バッファセル５５０において、初段の入力バッファ５５２には、ＩＯ電源Ｅ０のＶＤＤ／ＶＳＳ電源が供給され、２段目の入力バッファ５５１には、第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給される。
【００８３】
また、第２の入力バッファセル５６０において、初段の入力バッファ５６２には、ＩＯ電源Ｅ０のＶＤＤ，ＶＳＳ電源が供給され、２段目の入力バッファ５６１には、第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給される。
【００８４】
ＩＯ領域５０において、第１の出力バッファ部の初段の出力バッファ５３１および第１の入力バッファ部の２段目の入力バッファ５５１は、第１のコア電源Ｅ１の系統（パワーダウン領域）１５に属し、第２の出力バッファ部の初段の出力バッファ５４１および第２の入力バッファ部の２段目の入力バッファ５６１は、第２のコア電源Ｅ２の系統（バックアップ領域）２５に属する。
【００８５】
また、ＩＯ領域５０において、第１の出力バッファ部の２段目の出力バッファ５３２および第２の出力バッファ部の２段目の出力バッファ５４２ならびに第１の入力バッファ部の初段の入力バッファ５５２および第２の入力バッファ部の初段の入力バッファ５６２は、ＩＯ電源Ｅ０の系統（ＩＯ電源領域）６０に属する。
【００８６】
このように、第１の出力バッファ部の初段の出力バッファ５３１と、第１の入力バッファ部の２段目の入力バッファ５５１とは、パワーダウン領域１５のバッファであり、第２の出力バッファ部の初段の出力バッファ５４１と、第２の入力バッファ部の２段目の入力バッファ５６１とは、バックアップ領域２５のバッファであり、第１の出力バッファ部の２段目の出力バッファ５３２および第２の入力バッファ部の初段の入力バッファ５６２と、第２の出力バッファ部の２段目の出力バッファ５４２および第１の入力バッファ部の初段の入力バッファ５５２とは、ＩＯ電源領域６０のバッファである。
【００８７】
そして、ＩＯ領域５０では、電源分離セル５３０ａおよび５３０ｂにおいて、第１のコア電源Ｅ１と第２のコア電源Ｅ２とが分離されている。
【００８８】
パワーダウン側インターフェース回路１５０の送信バッファ１０６から送信されたシリアル信号ｔｘｉは、第１の出力バッファ部の初段の出力バッファ５３１に入力され、この出力バッファ５４１から２段目の出力バッファ５３２に入力され、この出力バッファ５３２からＩＯパッド５３３に入力される。
【００８９】
第１の出力バッファセル５３０のＩＯパッド５３３は、第２の入力バッファセル５６０のＩＯパッド５６３と、ボンディングワイヤＷ１２によってワイヤボンディングされている。従って、第１の出力バッファセル５３０のＩＯパッド５３３から出力された信号は、第２の入力バッファセル５６０のＩＯパッド５６３に入力され、このＩＯパッド５６３から第２の入力バッファ部の初段の入力バッファ５６２に入力され、この入力バッファ５６２から２段目の入力バッファ５６１に入力され、この入力バッファ５６１から、シリアル信号ｒｘｂとして、バックアップ側インターフェース回路２５０の受信バッファ２０４に転送される。
【００９０】
また、バックアップ側インターフェース回路２５０の送信バッファ２０６から送信されたシリアル信号ｔｘｂは、第２の出力バッファ部の初段の出力バッファ５４１に入力され、この出力バッファ５４１から２段目の出力バッファ５４２に入力され、この出力バッファ５４２からＩＯパッド５４３に入力される。
【００９１】
第２の出力バッファセル５４０のＩＯパッド５４３は、第１の入力バッファセル５５０のＩＯパッド５５３と、ボンディングワイヤＷ２１によってワイヤボンディングされている。従って、第２の出力バッファセル５４０のＩＯパッド５４３から出力された信号は、第１の入力バッファセル５５０のＩＯパッド５５３に入力され、このＩＯパッド５５３から第１の入力バッファ部の初段の入力バッファ５５２に入力され、この入力バッファ５５２から２段目の入力バッファ５５１に入力され、この入力バッファ５５１から、シリアル信号ｒｘｉとして、パワーダウン側インターフェース回路１５０のリードデータレジスタ１０４に転送される。
【００９２】
このようなパワーダウン領域１５−バックアップ領域２５間の通信において、第１の出力バッファセル５３０では、第１のコア電源セル５１０ａ，５１０ｂに設けられた上記第１のコア電源Ｅ１−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の出力バッファ５３１，５３２間の等価ＥＳＤ保護回路５３４として働く。
【００９３】
また、第２の出力バッファセル５４０では、第２のコア電源セル５２０ａ，５２０ｂに設けられた上記第２のコア電源Ｅ２−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の出力バッファ５４１，５４２間の等価ＥＳＤ保護回路５４４として働く。
【００９４】
また、第１の入力バッファセル５５０では、第１のコア電源セル５１０ａ，５１０ｂに設けられた上記第１のコア電源Ｅ１−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の入力バッファ５５２，５５１間の等価ＥＳＤ保護回路５５４として働く。
【００９５】
また、第２の入力バッファセル５６０では、第２のコア電源セル５２０ａ，５２０ｂに設けられた上記第２のコア電源Ｅ２−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の入力バッファ５６２，５６１間の等価ＥＳＤ保護回路５６４として働く。
【００９６】
このように実施の形態２では、パワーダウン側インターフェース回路１５０から出力された信号ｔｘｉは、バックアップ側インターフェース回路２５０に直接入力されるのではなく、ボンディングワイヤーＷ１２で接続された第１の出力バッファ部および第２の入力バッファ部を介して、信号ｔｘｂとしてバックアップ側インターフェース回路２５０に入力される。
【００９７】
同様に、バックアップ側インターフェース回路２５０から出力された信号ｒｘｂは、パワーダウン側インターフェース回路１５０に直接入力されるのではなく、ボンディングワイヤーＷ２１で接続された第２の出力バッファ部および第１の入力バッファ部を介して、信号ｒｘｉとしてパワーダウン側インターフェース回路１５０に入力される。
【００９８】
上記実施の形態１では、パワーダウン領域とバックアップ領域とをコア領域内で直接的に接続するので、コア領域内にＥＳＤ保護回路を設ける必要があったが、この実施の形態２では、ＩＯ領域５０の出力バッファ部および入力バッファ部を介して、パワーダウン領域１５とバックアップ領域２５とを間接的に接続し、電源間保護回路が出力バッファ部および入力バッファ部のＥＳＤ保護回路として働く、つまり電源間保護回路がパワーダウン領域１５−バックアップ領域２５間の通信のＥＳＤ保護回路として働くので、コア領域３５内に新たなＥＳＤ保護回路を設ける必要はない。
【００９９】
以上のように実施の形態２によれば、コア領域にＥＳＤ保護回路を設けずに異電源間インターフェースを実装することができる。
【０１００】
なお、上記実施の形態２では、出力バッファセルと入力バッファセルとを、ワイヤーボンディングによって接続したが、パッケージ・ボード基板上での接続や、パッド同士を直接メタルで接続することも可能である。
【０１０１】
また、上記実施の形態２において、接続される出力バッファセルと入力バッファセルのそれぞれに、ＩＯバッファ部（出力バッファ部，入力バッファ部）が複数ずつ設けられている場合には、通信プロトコルは必ずしもシリアル通信である必要はなく、ＩＯセル内のＩＯバッファ部の個数の制約内でデータ転送幅を確保することができ、ＩＯバッファ部の個数に応じた任意の通信プロトコルによってデータ転送することが可能である。
【０１０２】
例えば、８個のＩＯバッファ部が余っていれば、８［ビット］のデータ転送幅が実現できる。ただし、出力バッファセル内のそれぞれの出力バッファ部と、入力バッファセル内のそれぞれの入力バッファ部を、個別に接続する必要がある。
【０１０３】
実施の形態３
図８は本発明の実施の形態３のＬＳＩの構成図であり、図５と同様のものには同じ符号を付してある。この実施の形態３のＬＳＩ３には、パワーダウン側インターフェース回路１５０およびバックアップ側インターフェース回路２５０が実装されたコア領域３５と、このコア領域３５の周囲の領域であってＩＯセル（ＬＳＩに電源を供給するための電源セル、ＬＳＩに信号を入出力のための入出る力バッファ部を配置した入出力バッファセル等）が実装されたＩＯ領域５５とが設けられており、ＩＯ領域５５上には、ＩＯ電源配線（ＩＯ電源Ｅ０の配線）Ｌ０と、第１のコア電源配線（第１のコア電源Ｅ１の配線）Ｌ１と、第２のコア電源配線（第２のコア電源Ｅ２の配線）Ｌ２とが配設されている。
【０１０４】
この実施の形態３は、複数の異なる電源系統が存在するＬＳＩにおいて、ＩＯ領域の電源分離の境界に設けた入出力バッファ部を介して、異なる電源系統に属する回路ブロック間をシリアル通信によって接続することを特徴とする。
【０１０５】
この実施の形態３のＬＳＩ３には、システムとして低消費電力を実現するためにパワーダウンモードが用意されている。この実施の形態３のＬＳＩ３の電源系統は、第１のコア電源Ｅ１を供給電源とする電源系統（第１のコア電源Ｅ１の系統）と、第２のコア電源Ｅ２を供給電源とする電源系統（第２のコア電源Ｅ２の系統）と、ＩＯ電源（以下、Ｅ０とする）を供給電源とする電源系統（ＩＯ電源Ｅ０の系統）の３つに分割されている。パワーダウン領域１５は、第１のコア電源Ｅ１の系統であり、バックアップ領域２５は、第２のコア電源Ｅ２の系統であり、ＩＯ電源領域６１（図９参照）は、ＩＯ電源Ｅ０の系統である。
【０１０６】
この実施の形態３のＬＳＩ３は、上記実施の形態２のＬＳＩ２（図５参照）において、ＩＯ領域５０をＩＯ領域５５に、パワーダウン領域１５をパワーダウン領域１６に、バックアップ領域２５をバックアップ領域２６に、ＩＯ電源領域６０（図７参照）をＩＯ電源領域６１（図９参照）に、それぞれ変更したものである。なお、この実施の形態３のＬＳＩ３においてのパワーダウン動作時およびパワーダウンからの復帰動作時のデータ転送のシーケンスは、上記実施の形態１のシーケンス（図４参照）と同じである。
【０１０７】
ＩＯ領域５５には、４つのＩＯ電源セル５００ａ，５００ｂ，５００ｃ，５００ｄと、２つの第１のコア電源セル５１０ａ，５１０ｂと、２つの第２のコア電源セル５２０ａ，５２０ｂと、第１の入出力バッファセル５８０と、第２の入出力バッファセル５９０とが設けられている。
【０１０８】
この実施の形態３のＩＯ領域５５は、上記実施の形態２のＩＯ領域５０（図５および図７参照）において、第１の出力バッファセル５３０，第２の出力バッファセル５４０，第１の入力バッファセル５５０，第２の入力バッファセル５６０を設けず、電源分離セル５７０ａ，５７０ｂを、それぞれ電源分離セルとしての機能も果たす第１の入出力バッファセル５８０および第２の入出力バッファセル５９０に変更したものである。
【０１０９】
上記実施の形態２では、ＩＯ領域５０内の電源分離の境界に電源分離セル５７０ａ，５７０ｂが配置されており、この電源分離の境界のパワーダウン領域１５側の任意の位置に第１の出力バッファセル５３０および第１の入力バッファセル５５０を配置でき、バックアップ領域２５側の任意の位置に第２の出力バッファセル５４０および第２の入力バッファセル５６０を配置できたが、この実施の形態３では、第１の入出力バッファセル５８０および第２の入出力バッファセル５９０を、上記電源分離の境界（上記実施の形態２においての電源分離セル５７０ａ，５７０ｂの位置）に配置する。
【０１１０】
パワーダウン側インターフェース回路１５０からは、パワーダウン領域１６のデータをバックアップ領域２６でバックアップするためのシリアル信号ｔｘｉが送信され、この信号ｔｘｉは、ＩＯ領域５５の第１の入出力バッファセル５８０を介し、シリアル信号ｔｘｂとしてバックアップ側インターフェース回路２５０で受信される。
【０１１１】
また、バックアップ側インターフェース回路２５０からは、バックアップ領域２６でバックアップしていたパワーダウン領域１６のデータをパワーダウン領域１６に返送するためのシリアル信号ｒｘｂが送信され、この信号ｒｘｂは、ＩＯ領域５５の第２の入出力バッファセル５９０を介し、シリアル信号ｒｘｉとしてパワーダウン側インターフェース回路１５０で受信される。
【０１１２】
つまり、パワーダウン領域１６とバックアップ領域２６とは、１つの入出力バッファセルを経由した信号ｔｘｉ，ｔｘｂと、同じく１つの入出力バッファセルを経由した信号ｒｘｂ，ｒｘｉのシリアル通信のための２本の信号線で接続されており、、シリアル通信する。
【０１１３】
この実施の形態３において、パワーダウン側インターフェース回路１５０と、バックアップ側インターフェース回路２５０と、第１の入出力バッファセル５８０と、第２の入出力バッファセル５９０とは、異電源間インターフェースを構成している。
【０１１４】
図９はＩＯ領域５５の入出力バッファセルの構成図である。図９において、第１の入出力バッファセル５８０には、第１の入出力バッファ部（２段構成の出力バッファ５８１，５８２および２段構成の入力バッファ５８３，５８４）と、ＩＯパッド５８５とが設けられており、第２の入出力セル５９０には、第２の入出力バッファ部（２段構成の出力バッファ５９１，５９２および２段構成の入力バッファ５９３，５９４）と、ＩＯパッド５９５とが設けられている。なお、それぞれＩＯパッド５８５，５９５を設けない構成とすることも可能である。
【０１１５】
第１の入出力バッファセル５８０において、初段の出力バッファ５８１には、第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給され、２段目の出力バッファ５８２および初段の入力バッファ５８４には、いずれもＩＯ電源Ｅ０のＶＤＤ／ＶＳＳ電源が供給され、２段目の入力バッファ５８３には、第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給される。
【０１１６】
また、第２の入出力バッファセル５９０において、初段の出力バッファ５９１には、第２のコア電源Ｅ２のＶＤＤ／ＶＳＳ電源が供給され、２段目の出力バッファ５９２および初段の入力バッファ５９４には、いずれもＩＯ電源Ｅ０のＶＤＤ／ＶＳＳ電源が供給され、２段目の入力バッファ５９３には、第１のコア電源Ｅ１のＶＤＤ／ＶＳＳ電源が供給される。
【０１１７】
ＩＯ領域５５において、第１の入出力バッファ部の初段の出力バッファ５８１および第２の入出力バッファセル部の２段目の入力バッファ５９３は、第１のコア電源Ｅ１の系統（パワーダウン領域）１６に属し、第２の入出力バッファ部の初段の出力バッファ５９１および第１の入出力バッファ部の２段目の入力バッファ５８３は、第２のコア電源Ｅ２の系統（バックアップ領域）２６に属する。
【０１１８】
また、ＩＯ領域５５において、第１の入出力バッファ部の２段目の出力バッファ５８２および初段の入力バッファ５８４ならびに第２の入出力バッファ部の２段目の出力バッファ５９２および初段の入力バッファ５９４は、ＩＯ電源Ｅ０の系統（ＩＯ電源領域）６１に属する。
【０１１９】
このように、第１の入出力バッファ部の初段の出力バッファ５８１と、第２の入出力バッファ部の２段目の入力バッファ５９３とは、パワーダウン領域１６のバッファであり、第２の入出力バッファ部の初段の出力バッファ５９１と、第１の入出力バッファ部の２段目の入力バッファ５８３とは、バックアップ領域２６のバッファであり、第１の入出力バッファ部の２段目の出力バッファ５８２および初段の入力バッファ５８２と、第２の入出力バッファ部の２段目の出力バッファ５９２および初段の入力バッファ５９４とは、ＩＯ電源領域６１のバッファである。
【０１２０】
そして、ＩＯ領域５５では、第１の入出力バッファセル５８０および第２の入出力バッファセル５９０において、第１のコア電源Ｅ１と第２のコア電源Ｅ２とが分離されている。
【０１２１】
パワーダウン側インターフェース回路１５０の送信バッファ１０６（図６参照）から送信された信号ｔｘｉは、第１の入出力バッファセル５８０の初段の出力バッファ５８１に入力され、この出力バッファ５８１から２段目の出力バッファ５８２に入力され、さらにこの出力バッファ５８２から初段の入力バッファ５８４に入力され、この入力バッファ５８４から２段目の入力バッファ５８３に入力され、この入力バッファ５８３から、信号ｔｘｂとして、バックアップ側インターフェース回路２５０の受信バッファ２０４（図６参照）に転送される。
【０１２２】
また、バックアップ側インターフェース回路２５０の送信バッファ２０６（図６参照）から送信された信号ｒｘｂは、第２の入出力バッファセル５９０の初段の出力バッファ５９１に入力され、この出力バッファ５９１から２段目の出力バッファ５９２に入力され、さらにこの出力バッファ５９２から初段の入力バッファ５９４に入力され、この入力バッファ５９４から２段目の入力バッファ５９３に入力され、この入力バッファ５９３から、信号ｒｘｉとして、パワーダウン側インターフェース回路１５０のリードデータレジスタ１０４（図６参照）に転送される。
【０１２３】
このようなパワーダウン領域１６−バックアップ領域２６間の通信において、第１の入出力バッファセル５８０では、第１のコア電源セル５１０ａ，５１０ｂに設けられた上記第１のコア電源Ｅ１−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の出力バッファ５８１，５８２間の等価ＥＳＤ保護回路５８６として働き、第２のコア電源セル５２０ａ，５２０ｂに設けられた上記第２のコア電源Ｅ２−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の入力バッファ５８４，５８３間の等価ＥＳＤ保護回路５８７として働く。
【０１２４】
また、第２の入出力バッファセル５９０では、第２のコア電源セル５２０ａ，５２０ｂに設けられた上記第２のコア電源Ｅ２−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の出力バッファ５９１，５９２間の等価ＥＳＤ保護回路５９６として働き、第１のコア電源セル５１０ａ，５１０ｂに設けられた上記第１のコア電源Ｅ１−ＩＯ電源Ｅ０間の電源保護回路が、２段構成の入力バッファ５９４，５９３間の等価ＥＳＤ保護回路５９７として働く。
【０１２５】
このように実施の形態３では、パワーダウン側インターフェース回路１５０から出力された信号ｔｘｉは、バックアップ側インターフェース回路２５０に直接入力されるのではなく、第１の入出力バッファ部を介して、信号ｔｘｂとしてバックアップ側インターフェース回路２５０に入力される。
【０１２６】
同様に、バックアップ側インターフェース回路２５０から出力された信号ｒｘｂは、パワーダウン側インターフェース回路１５０に直接入力されるのではなく、第２の入出力バッファ部を介して、信号ｒｘｉとしてパワーダウン側インターフェース回路１５０に入力される。
【０１２７】
上記実施の形態１では、パワーダウン領域とバックアップ領域とをコア領域内で直接的に接続するので、コア領域内にＥＳＤ保護回路を設ける必要があったが、この実施の形態３では、ＩＯ領域５５の入出力バッファ部を介して、パワーダウン領域１６とバックアップ領域２６とを間接的に接続し、電源間保護回路が入出力バッファ部のＥＳＤ保護回路として働く、つまり電源間保護回路がパワーダウン領域１６−バックアップ領域２６間の通信のＥＳＤ保護回路として働くので、コア領域３５内に新たなＥＳＤ保護回路を設ける必要はない。
【０１２８】
以上のように実施の形態３によれば、上記実施の形態２と同様に、コア領域にＥＳＤ保護回路を設けずに異電源間インターフェースを実装することができる。
【０１２９】
さらに、上記実施の形態２のシリアル通信では、２つの入力バッファセルおよび２つの出力バッファセルならびに２つの電源分離セルの合計６セル必要であったが、この実施の形態３では、上記の６セルを２つの入出力バッファセルのみの２セルに削減できるので、確保するデータ転送幅が同じであれば、上記実施の形態２よりもＩＯ領域のオーバーヘッドを低減することが可能である。
【図面の簡単な説明】
【０１３０】
【図１】本発明の実施の形態１のＬＳＩの構成図である。
【図２】本発明の実施の形態１のＬＳＩにおいてのコア領域の構成図である。
【図３】本発明の実施の形態１のＬＳＩにおいてのＥＳＤ保護回路の構成図である。
【図４】本発明の実施の形態１のＬＳＩにおいてのパワーダウン動作時およびパワーダウンからの復帰動作時のデータ転送のシーケンス。
【図５】本発明の実施の形態２のＬＳＩの構成図である。
【図６】本発明の実施の形態２のＬＳＩにおいての第１のコア領域および第２のコア領域の構成図である。
【図７】本発明の実施の形態２のＬＳＩにおいてのＩＯ領域の出力バッファセルおよび入力バッファセルの構成図である。
【図８】本発明の実施の形態３のＬＳＩの構成図である。
【図９】本発明の実施の形態３のＬＳＩにおいてのＩＯ領域の入出力バッファセルの構成図である。
【図１０】従来の異電源間インターフェースの構成図である。
【図１１】従来の異電源間インターフェースにおいてのＥＳＤ保護回路の構成図である。
【符号の説明】
【０１３１】
１，２，３  ＬＳＩ
１０，１５，１６  第１のコア電源の系統（パワーダウン領域）
２０，２５，２６  第２のコア電源の系統（バックアップ領域）
３０，３５  コア領域
４０，５０，５５  ＩＯ領域
６０，６１  ＩＯ電源の系統
１００，１５０  パワーダウン側インターフェース回路
１０１  コマンドレジスタ
１０２  アドレスレジスタ
１０３  ライトデータレジスタ
１０４  リードデータレジスタ
１０４ａ  入力バッファ
１０５  割り込みレジスタ
１０６  送信バッファ
１０６ａ  出力バッファ
１０７  ＥＳＤ保護回路
１１０  ＣＰＵ
１２０  ＣＰＵバス
１３０  割込みコントローラ
２００，２５０  バックアップ側インターフェース回路
２０１  コマンドレジスタ
２０２  アドレスレジスタ
２０３  ライトデータレジスタ
２０４  受信バッファ
２０４ａ  入力バッファ
２０６  送信バッファ
２０６ａ  出力バッファ
２０７  ＥＳＤ保護回路
２１０  バックアップＲＡＭ
５００ａ，５００ｂ，５００ｃ，５００ｄ  ＩＯ電源セル
５１０ａ，５１０ｂ  第１の電源セル
５２０ａ，５２０ｂ  第２の電源セル
５３０  第１の出力バッファセル
５３１，５３２  出力バッファ
５３３  ＩＯパッド
５３４  ＥＳＤ保護回路
５４０  第２の出力バッファセル
５４１，５４２  出力バッファ
５４３  ＩＯパッド
５４４  等価ＥＳＤ保護回路
５５０  第１の入力バッファセル
５５１，５５２  入力バッファ
５５３  ＩＯパッド
５５４  等価ＥＳＤ保護回路
５６０  第２の入力バッファセル
５６１，５６２  入力バッファ
５６３  ＩＯパッド
５６４  等価ＥＳＤ保護回路
５７０ａ，５７０ｂ  電源分離セル
５８０  第１の入出バッファセル
５８１，５８２  出力バッファ
５８３，５８４  入力バッファ
５８５  ＩＯパッド
５８６，５８７  等価ＥＳＤ保護回路
５９０  第２の入出バッファセル
５９１，５９２  出力バッファ
５９３，５９４  入力バッファ
５９５  ＩＯパッド
５９６，５９７  等価ＥＳＤ保護回路
Ｅ０  ＩＯ電源
Ｅ１  第１のコア電源
Ｅ２  第２のコア電源
Ｌ０  ＩＯ電源配線
Ｌ１  第１のコア電源配線
Ｌ２  第２のコア電源配線
Ｗ１２，Ｗ２１  ボンディングワイヤ
ｐ１，ｐ２  ＰＭＯＳトランジスタ
ｎ１，ｎ２  ＮＭＯＳトランジスタ
ｒ１，ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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