(57)【要約】【課題】クロック盤の位相合わせ回路に関し、位相比較器における比較周波数が低く、ジッタに対するループ応答のカットオフが極端に低い場合でも、マスタークロック盤とスレーブクロック盤の位相の合せ込みを正確に行い、運用系と待機系のクロック盤と切り換えをスムーズに安定して行うことを可能にする。【解決手段】マスタークロック盤とスレーブクロック盤とからそれぞれ出力されるクロック信号を位相比較器１−１に入力し、位相比較器１−１から出力される位相差に応じた電圧の位相差信号を、ローパスフィルタ１−２に通した後、制御部１−３に入力し、制御部１−３は、該位相差信号に応じて、スレーブクロック盤側の位相を、マスタークロック盤側の位相に合わせる位相制御信号を、位相合わせＰＬＬ回路１−４，１−４’に出力し、位相合わせＰＬＬ回路１−４，１−４’は、該位相制御信号に従って各クロック信号の位相を制御して出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
運用系クロック盤と待機系クロック盤とから出力されるクロック信号の位相を合わせる位相合わせ回路であって、
運用系クロック盤側から出力されるクロック信号と待機系クロック盤側から出力されるクロック信号との位相差を検出する位相比較器と、
前記位相比較器により検出した位相差に応じて、待機系クロック盤側のクロック信号の位相を、運用系クロック盤側のクロック信号の位相に合わせる位相制御信号を出力する制御部と、
前記運用系クロック盤及び待機系クロック盤からそれぞれ出力される各クロック信号に対して、前記制御部から出力される位相制御信号に従って、位相を制御する位相合わせＰＬＬ回路と、
を備えたことを特徴とするクロック盤の位相合わせ回路。
【請求項２】
前記位相合わせＰＬＬ回路として、入力信号と出力信号との位相差に応じた電圧信号を出力する位相比較器と、該位相比較器の出力電圧信号の低域成分を通過させるローパスフィルタと、該ローパスフィルタからの出力電圧に従った発振周波数で発振する電圧制御発振器とを用いて構成し、該電圧制御発振器の発振周波数を制御する電圧を、前記位相制御信号により制御して出力信号の位相を制御することを特徴とする請求項１に記載のクロック盤の位相合わせ回路。
【請求項３】
前記位相合わせＰＬＬ回路の位相を制御する位相制御信号を、１周期分の位相差を制御する電圧の範囲の信号とし、前記入力信号と出力信号との位相差が、１周期分の位相差の範囲を超えた場合に、１周期分の位相差の電圧を加算又は減算した位相制御信号により位相制御を行うことを特徴とする請求項２に記載のクロック盤の位相合わせ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック盤の位相合わせ回路に関する。より詳細には、種々のディジタル信号を扱うシステムにおけるクロック盤であって、クロック盤がマスタークロック盤とスレーブクロック盤とから構成される場合に、マスタークロック盤とスレーブクロック盤の出力信号の位相を合わせる回路に関する。クロック盤をマスタークロック盤とスレーブクロック盤とで構成した場合、マスタークロック盤とスレーブクロック盤との切り替えの際に、安定した（確実な）クロック切り換え特性を実現する必要がある。
【背景技術】
【０００２】
マスタークロック盤及びスレーブクロック盤は、回線からクロック信号を抽出してシステム内にローカルなクロック信号を配給する（図６参照）。クロック盤の特性としては、ジッタが少ないこと、高安定であることが要求される。一方、入力信号として用いる回線からのクロック信号はジッタが大きい。クロック盤は、上記の特性を満足するために、次のようなＰＬＬ（Phase Locked Loop）回路で構成するのが一般的である。図７にＰＬＬ回路を用いたクロック盤のブロック図を示す。
【０００３】
図７に示すように、クロック盤は、回線から入力されるクロック信号を分周器７−１で分周し、また、クロック盤から出力するクロック信号を分周器７−５で分周し、各分周器７−１，７−５で分周された入力クロック信号と出力クロック信号とを、位相比較器７−２に入力し、位相比較器７−２はそれらの位相差に応じた電圧の信号を出力し、該位相比較器７−２から出力される位相差信号を、ローパスフィルタ（ＬＰＦ）７−３を通して電圧制御発振器７−４に入力し、該電圧制御発振器７−４により所望の周波数のクロック信号を出力する。
【０００４】
上記のクロック盤において、位相比較器７−２で比較されるクロック信号を分周器７−１，７−５で分周して入力し、また、位相比較器７−２の出力信号を、ローパスフィルタ（ＬＰＦ）７−３を通して電圧制御発振器７−４に出力しているため、
（１）比較周波数が低い（例えば８ｋＨｚ）、
（２）カットオフが低い（例えば１ｍＨｚ）、
という特性を有する。
【０００５】
上記（１）の比較周波数を低くするのは、位相比較器７−２で大きなジッタに耐えるよう、位相比較範囲をジッタ幅より充分広く取るためであり、この結果、比較周波数の低下を招くこととなる。また、上記（２）のカットオフを低くする（ジッタに対する応答速度をにぶくする）のは、ジッタを減衰して出力する必要があるためであり、ジッタに対するループ応答のカットオフは極端に低いものとなる。
【０００６】
このようなクロック盤をマスタークロック盤及びスレーブクロック盤に用いてクロック盤を冗長構成化し、マスタークロック盤とスレーブクロック盤とを切り換えて、一方の運用系（アクティブ）のクロック盤、他方を待機系（スタンバイ）のクロック盤として使用する場合、マスタークロック盤とスレーブクロック盤との出力間の位相差について考慮する必要がある。
【０００７】
本発明に関連する先行技術文献として下記の特許文献１には、クロック回路の１つをマスターモードとして、他のクロック回路をスレーブモードとして動作させ、各クロック回路の位相を揃えると共に、上記マスターモードのクロック回路に異常が発生すると自動的にスレーブモードで動作中のクロック回路の１つをマスターモードに切り換えるようにしたクロック供給装置が記載されている。
【特許文献１】特開平８−１７９８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
マスタークロック盤及びスレーブクロック盤の回路ボードの出力信号間の位相差が発生する要因として以下の場合が考えられる。
（１）位相比較器の入力信号の周波数（比較周波数）が低い。この場合、入力信号と出力信号との間の位相精度（分解能）に大きな格差が生じ、例えば、入力信号が８ＫＨｚ、出力信号が３８．８８ＭＨｚの場合、両者の間に約５０００倍の差が生じ、８ＫＨｚの入力信号の位相を基に３８．８８ＭＨｚのクロック信号を出力するマスタークロック盤及びスレーブクロック盤の出力信号間位相差を１ｎｓ以下にするのは至難なことである。
（２）カットオフが極端に低い。
（３）電源立ち上げ時及びリセット時の場合。
（４）スレーブクロック盤側を挿抜する場合。
【０００９】
マスタークロック盤とスレーブクロック盤との出力信号間に位相差が生じている状態で、マスタークロック盤とスレーブクロック盤との切り換えを行うと、出力されるクロック信号にクロックパルス抜け（歯抜け）或いはクロック位相飛びが発生するといった問題を生じていた。
【００１０】
本発明は、位相比較器における比較周波数が低く、ジッタに対するループ応答のカットオフが極端に低いクロック盤を用いた場合でも、マスタークロック盤とスレーブクロック盤とで、出力クロック信号の位相の合せ込みを正確に行うことができ、運用系（アクティブ）のクロック盤と待機系（スタンバイ）のクロック盤との切り換えをスムーズに安定して行うことができる位相合わせ回路を実現することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のクロック盤の位相合わせ回路は、（１）運用系クロック盤と待機系クロック盤とから出力されるクロック信号の位相を合わせる位相合わせ回路であって、運用系クロック盤側から出力されるクロック信号と待機系クロック盤側から出力されるクロック信号との位相差を検出する位相比較器と、前記位相比較器により検出した位相差に応じて、待機系クロック盤側のクロック信号の位相を、運用系クロック盤側のクロック信号の位相に合わせる位相制御信号を出力する制御部と、前記運用系クロック盤及び待機系クロック盤からそれぞれ出力される各クロック信号に対して、前記制御部から出力される位相制御信号に従って、位相を制御する位相合わせＰＬＬ回路と、を備えたことを特徴とする。
【００１２】
また、（２）前記位相合わせＰＬＬ回路として、入力信号と出力信号との位相差に応じた電圧信号を出力する位相比較器と、該位相比較器の出力電圧信号の低域成分を通過させるローパスフィルタと、該ローパスフィルタからの出力電圧に従った発振周波数で発振する電圧制御発振器とを用いて構成し、該電圧制御発振器の発振周波数を制御する電圧を、前記位相制御信号により制御して出力信号の位相を制御することを特徴とする。
【００１３】
また、（３）前記位相合わせＰＬＬ回路の位相を制御する位相制御信号を、所定の電圧範囲内の位相制御電圧信号とし、前記入力信号と出力信号との位相差が、該所定の電圧範囲内で制御し得る位相差の範囲を超えた場合に、１周期分の位相差の電圧を該位相制御電圧信号に加算し、所定の電圧範囲内で位相制御を行うことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、運用系クロック盤側から出力されるクロック信号と待機系クロック盤側から出力されるクロック信号との位相差を検出し、該位相差を基に、運用系クロック盤側から出力されるクロック信号に待機系クロック盤側から出力されるクロック信号の位相を合わせ込むことにより、比較周波数が低く、また、カットオフが極端に低いクロック盤であっても、運用系と待機系のクロック盤の出力信号の位相を精度良く合わせることができる。
【００１５】
また、位相合わせ回路にＰＬＬ回路を用いることにより、クロック盤の内部に存するバッファＰＬＬ回路等を利用するなど、他の用途のＰＬＬ回路と兼用して構成することができる。また、ＰＬＬ回路の位相を制御する位相制御信号を、所定の電圧範囲内の位相制御電圧信号とすることにより、位相合わせＰＬＬ回路の動作の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明の位相合せ回路の構成例を示す。本発明の位相合せ回路は、大きく分けて次の４つの部分から構成される。
（１）位相比較器１−１：マスタークロック盤とスレーブクロック盤とから独立したバックボード上に構成され、マスタークロック盤とスレーブクロック盤の各クロック盤から出力されるクロック信号を入力し、それらのクロック信号の位相差に応じた電圧レベルの信号を出力する。
（２）ローパスフィルタ（ＬＰＦ）１−２：位相比較器１−１から出力される位相差信号をフィルタリングし、低域成分のみを通過させて次段の制御部１−３に入力する。
（３）制御部１−３：マスタークロック盤とスレーブクロック盤との出力信号間の位相差情報から、位相合わせＰＬＬ回路１−４，１−４’への位相制御信号を出力する。該位相制御信号は、スレーブクロック盤に対して、マスタークロック盤の出力信号の位相に合わせるように制御する。
（４）位相合わせＰＬＬ回路１−４，１−４’：入力信号に同期した信号を出力する回路で、入力信号の周波数と出力信号の周波数は同一であっても異なるものであってもよい。制御部１−３からの位相制御信号を入力し、該位相制御信号に基づいて、スレーブクロック盤側の位相合わせＰＬＬ回路１−４’では、マスタークロック盤との位相差に対してリニアに位相をずらし、位相差がゼロになるよう収束する。
【００１７】
図１の本発明の位相合わせ回路の構成を基に、本発明の位相合わせの動作・作用について説明する。電源投入後、マスタークロック盤側では位相合わせを行わないため、マスタークロック盤側の位相合わせＰＬＬ回路１−４への位相制御信号としては、入出力信号間の位相を固定する初期値（例えば、位相制御電圧が０Ｖ〜５Ｖであったとすると、その中心値の２．５Ｖ）を制御部１−３より印加する。
【００１８】
スレーブクロック盤側では位相合わせを行うが、クローズドループ動作なので、一巡の基本動作を以下に説明する。
（１）位相合わせＰＬＬ回路１−４’の位相制御信号として、制御部１−３から初期値（例えば、位相制御電圧中心値の２．５Ｖ）を入力する。
（２）位相比較器１−１は、マスタークロック盤側とスレーブクロック盤側との位相差に応じた電圧の信号を出力する。
（３）位相比較器１−１の出力信号をローパスフィルタ（ＬＰＦ）１−２でフィルタリングした位相差信号を制御部１−３に入力し、制御部１−３は位相差がより小さくなるよう、位相合わせＰＬＬ回路１−４’への位相制御信号を出力する。スレーブクロック盤側は常にマスタークロック盤側に位相を合わせるように動作する。
【００１９】
次に、マスタークロック盤とスレーブクロック盤との切り換え時の動作・作用について説明する。制御部１−３は、スレーブクロック盤側の位相合わせＰＬＬ回路１−４’に対して、切り換えと同時に現在の位相制御信号を保持したまま、現在の位相を固定するよう制御し、位相合わせの動作を今度はマスタークロック盤側で行うように制御する。
【００２０】
従って、マスタークロック盤とスレーブクロック盤との切り換え時には、常に、スタンバイ（待機系）側のクロック盤の出力信号の位相が、アクティブ（運用系）側のクロック盤の出力信号の位相に合致しているため、切り換え時のクロックパルス抜け（歯抜け）やクロック位相飛びが発生しない。
【００２１】
図２は図１に示した位相合わせＰＬＬ回路の構成の一例を示す。同図において、位相比較器２−１は、クロック盤側からの入力信号φｒと該位相合わせＰＬＬ回路の出力信号側の帰還信号φｃとの位相差に応じた電圧レベルを誤差信号として出力する。ローパスフィルタ（ＬＰＦ）２−２は、参照電圧（ＶＲＥＦ）を直流電圧の基準値とするフィルタである。この構成の位相合わせＰＬＬ回路では、参照電圧（ＶＲＥＦ）を変化させることで、入力信号と出力信号との位相関係が制御される。
【００２２】
次に、参照電圧（ＶＲＥＦ）の位相感度の計算例を以下に示す。
・入力信号の周波数：１０ＭＨｚ、
・出力信号の周波数：１０ＭＨｚ、
・分周器２−３，２−４の分周数：４、
・位相比較器２−１出力電圧範囲：０〜５Ｖ（±２πにて）
とすると、
・比較周波数：２．５ＭＨｚ（＝１０ＭＨｚ÷分周数４）、
・比較周期（２π）：４００ｎＳ（＝１÷２．５ＭＨｚ）、
・参照電圧（ＶＲＥＦ）の位相感度：Ｋφ＝１６０ｎＳ／Ｖ（＝４００ｎＳ÷２．５Ｖ）
となる。±１００ｎＳ位相を変化させる場合、参照電圧（ＶＲＥＦ）は±０．６２５Ｖ（＝２．５Ｖ÷４）変化させればよい。
【００２３】
図３は図１に示した制御部の一構成例を示す。制御部は、図１に示したように、ローパスフィルタ（ＬＰＦ）１−２を通して位相比較器１−１からの位相差信号を入力する。この入力信号をアナログディジタル変換器（ＡＤＣ）３−１によりディジタル信号に変換する。この位相差信号と、位相比較器１−１の位相差ゼロのときの電圧値とを加算器３−２で処理し、位相のずれ分を算出する。次にこの位相のずれ分をローパスフィルタ（ＬＰＦ）３−３で平滑化（平均化）し、出力データ処理部３−４に入力する。
【００２４】
出力データ処理部３−４では、切り換え信号により、アクティブ（運用系）側のクロック盤に対しては、切り換え時のデータを保持したまま出力し、スタンバイ（待機系）側のクロック盤に対しては、位相合わせを行うように位相制御信号を出力し、該位相制御信号を、各ディジタルアナログ変換器（ＤＡＣ）３−５，３−５’を経由して、各クロック盤の位相合わせＰＬＬ回路１−４，１−４’のローパスフィルタ（ＬＰＦ）２−２への参照電圧（ＶＲＥＦ）として出力する。この一連の動作を閉ループで行うことにより、マスタークロック盤とスレーブクロック盤との出力信号間の位相差を、ゼロに収束させることができる。
【００２５】
図４は図３に示した制御部の動作の一例を示している。スタンバイ（待機系）側のクロック盤は、アクティブ（運用系）側のクロック盤に追従して位相合わせを行うが、スタンバイ（待機系）側のクロック盤において、位相引き込み動作の途中などで、位相差が極めて大きい場合の位相合わせの動作について図４に示している。
【００２６】
位相合わせＰＬＬ回路では、位相制御電圧（参照電圧ＶＲＥＦ）の値が中心より大きくずれると、動作が不安定となるため、位相差が１周期分を超えた場合は、同図のＴ１，Ｔ２に示すように、出力データ処理部３−４で１周期分の位相差の電圧を加算し、位相制御電圧（ＶＲＥＦ）として、１周期分の位相差の電圧の範囲内で位相を追従させる。
【００２７】
例えば、１周期が１００ｎＳであった場合、位相制御電圧（ＶＲＥＦ）を±０．６２５Ｖの範囲内の電圧とし、位相制御電圧（ＶＲＥＦ）が１．８７５Ｖまで下がった場合は、０．６２５Ｖを加算した２．５Ｖ（中心電圧）に戻し、また、位相制御電圧（ＶＲＥＦ）が３．１２５Ｖまで上がった場合は、０．６２５Ｖを減算した２．５Ｖ（中心電圧）に戻す。
【００２８】
図５は図１に示した構成例の位相合わせＰＬＬ回路の複合的な構成の一例を示す。クロック盤は、通常、図５に示すように、複数の入力信号が入力されその中からセレクタ５−１により１つを選択して出力するため、クロック盤内部にもバッファＰＬＬ回路５−２を内蔵している。このバッファＰＬＬ回路５−２を、図１の位相合わせＰＬＬ回路１−４，１−４’の機能と兼用させて構成することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の位相合せ回路の構成例を示す図である。
【図２】本発明の位相合わせＰＬＬ回路の構成の一例を示す図である。
【図３】本発明の制御部の一構成例を示す図である。
【図４】本発明の制御部の動作の一例を示す図である。
【図５】本発明の位相合わせＰＬＬ回路の複合的な構成の一例を示す図である。
【図６】マスタークロック盤及びスレーブクロック盤から成る従来のクロック盤の構成を示す図である。
【図７】ＰＬＬ回路を用いたクロック盤のブロック図である。
【符号の説明】
【００３０】
１−１  位相比較器
１−２  ローパスフィルタ（ＬＰＦ）
１−３  制御部
１−４，１−４’  位相合わせＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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