(57)【要約】【課題】  従来では、エミッタ取り出し電極上のコンタクトホールが、エミッタ領域の直上部から離間して形成されていた。そのため、エミッタ−ベース間の寄生容量及びベース−コレクタ間の寄生容量が増大し、高周波特性が悪化するという問題があった。【解決手段】  本発明では、コンタクトホール２０が、エミッタ領域１２の直上部に配置されているので、エミッタ取り出し電極１４を微細化することができる。また、コンタクトホール２１もエミッタ領域１２側へと配置することができ、ベース取り出し電極１３の延在長も短くすることが出来る。そのことで、エミッタ−ベース間の寄生容量及びベース−コレクタ間の寄生容量を低減することができ、素子の高周波特性を向上させることができる。【選択図】  図１
2006049686.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域、エミッタ領域及びベース領域が形成された半導体層表面に、前記エミッタ領域と電気的に接続する、シリコン膜から成るエミッタ取り出し電極と、
前記エミッタ取り出し電極表面に形成される金属シリサイド膜と、
前記エミッタ取り出し電極上面に堆積された絶縁膜と、
前記絶縁膜に形成され、前記エミッタ取り出し電極と接続する金属層により埋設されるコンタクトホールとを有し、
前記コンタクトホールは、前記エミッタ領域の直上部に配置されていることを特徴とする半導体装置。
【請求項２】
前記金属シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベース領域と電気的に接続するベース取り出し電極の上面には、前記エミッタ取り出し電極と前記ベース取り出し電極とを絶縁する絶縁膜を有し、前記絶縁膜に形成された開口部から露出する前記ベース取り出し電極には、コバルトシリサイド膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記開口部の一側面は、前記エミッタ取り出し電極の側面と同一面を構成していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
コレクタ領域、エミッタ領域及びベース領域が形成される半導体層表面に、前記エミッタ領域と接続する、シリコン膜から成るエミッタ取り出し電極を形成し、該エミッタ取り出し電極の表面に金属シリサイド膜を形成する工程と、
前記半導体層表面に絶縁膜を形成した後、前記金属シリサイド膜を耐エッチング膜として用い、前記エミッタ領域の直上部の前記絶縁膜にコンタクトホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記コレクタ領域表面及び前記ベース領域と接続し、シリコン膜から成るベース取り出し電極表面に金属シリサイド膜を形成し、前記コレクタ領域上面及び前記ベース取り出し電極上面の前記絶縁膜に形成するコンタクトホールは、前記金属シリサイド膜を耐エッチング膜として用い、前記エミッタ取り出し電極上面に形成するコンタクトホールと同一のエッチング工程で形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトホールはドライエッチングにより形成されることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーバーエッチングを防止し、高周波特性を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置では、高周波トランジスタにおいて、エミッタ領域上面にはエミッタ取り出し電極が形成されていた。そして、エミッタ取り出し電極の上面に堆積された絶縁膜には、エミッタ電極用のコンタクトホールが形成され、該コンタクトホールは、エミッタ領域の直上部を避けたエミッタ取り出し電極上に形成されていた（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置の製造方法では、自己整合型バイポーラトランジスタにおいて、エミッタ引き出し電極表面及びコレクタ引上げ用のＮ＋層表面等に、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積していた。そして、ＨＬＤ膜及びＳｉ３Ｎ４膜の上面に堆積したＢＰＳＧ膜に接続孔を形成する際に、Ｓｉ３Ｎ４膜を耐エッチング膜として用い、オーバーエッチングを防止していたものがあった（例えば、特許文献２参照。）。
【特許文献１】特開平１０−３０３２０９号公報（第８頁、第１４−１６図）
【特許文献２】特開平０３−２０５８２５号公報（第３−４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置では、エミッタ電極は、エミッタ領域の直上部を避けた位置のエミッタ取り出し電極上面と接続していた。そして、エミッタ領域の直上部を避けることで、エミッタ取り出し電極は、エミッタ領域上面から延在して形成する必要があった。そのため、エミッタ取り出し電極の下方には、絶縁膜を介してベース取り出し電極が形成されており、エミッタ−ベース間の寄生容量を低減できなかった。また、エミッタ電極の配置により、ベース電極は、エミッタ電極に対し、更に、外側へと配置されるため、ベース取り出し電極の延在長も長く成っていた。そのため、ベース−コレクタ間の寄生容量も低減できなく、高周波特性を劣化させるという問題があった。
【０００５】
尚、ここでいう「直上部」とは、エミッタ領域として用いられる拡散領域に対して上方に位置することをいう。例えば、コンタクトホールの形成領域の少なくとも一部が、エミッタ領域上面の絶縁膜に形成されていれば良い。
【０００６】
また、従来の半導体装置の製造方法では、エミッタ引き出し電極表面及びコレクタ引上げ用のＮ＋層表面がオーバーエッチングされるのを防ぐために、その表面には、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積していた。先ず、等方性のウェットエッチングを行い、ＢＰＳＧ膜に接続孔を形成していた。その後、同一のレジストマスクを用いてドライエッチングを行い、ＨＬＤ膜及びＳｉ３Ｎ４膜を除去していた。つまり、ウェットエッチングの際の耐エッチング膜として、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積するため、接続孔を形成した後にそれらの膜を除去するという余分な工程が必要となる問題があった。また、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積し、接続孔の形成領域では、それらの膜を除去する必要があり、余計な製造コストが掛かるという問題があった。
【０００７】
また、従来の半導体装置の製造方法では、ＢＰＳＧ膜に接続孔を形成する際に、等方性のウェットエッチングを用いて行っていた。そのため、半導体層表面に対して、水平方向へのエッチング幅も考慮する必要が有り、素子サイズの微細化を図ることが困難となり、高周波特性を向上し難いという問題があった。
【課題を解決するための手段】
【０００８】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、コレクタ領域、エミッタ領域及びベース領域が形成された半導体層表面に、前記エミッタ領域と電気的に接続する、シリコン膜から成るエミッタ取り出し電極と、前記エミッタ取り出し電極表面に形成される金属シリサイド膜と、前記エミッタ取り出し電極上面に堆積された絶縁膜と、前記絶縁膜に形成され、前記エミッタ取り出し電極と接続する金属層により埋設されるコンタクトホールとを有し、前記コンタクトホールは、前記エミッタ領域の直上部に配置されていることを特徴とする。従って、本発明では、エミッタ領域の直上部のコンタクトホールに金属層を埋設し、金属層はエミッタ取り出し電極と接続している。そのことで、エミッタ取り出し電極等のＯＮ抵抗値を低減でき、また、エミッタ−ベース領域間の寄生容量も低減することができる。
【０００９】
また、本発明の半導体装置では、前記ベース領域と電気的に接続するベース取り出し電極の上面には、前記エミッタ取り出し電極と前記ベース取り出し電極とを絶縁する絶縁膜を有し、前記絶縁膜に形成された開口部から露出する前記ベース取り出し電極には、コバルトシリサイド膜が形成されていることを特徴とする。従って、本発明では、ベース取り出し電極表面にコバルトシリサイド膜を形成することで、ベース抵抗値を低減でき、高周波特性を向上させることができる。
【００１０】
また、本発明の半導体装置では、前記開口部の一側面は、前記エミッタ取り出し電極の側面と同一面を構成していることを特徴とする。従って、本発明では、コバルトシリサイド膜をベース領域の近傍まで形成することができる。そして、ベース取り出し電極での低抵抗領域を増大させ、高周波特性を向上させることができる。
【００１１】
また、本発明の半導体装置の製造方法では、コレクタ領域、エミッタ領域及びベース領域が形成される半導体層表面に、前記エミッタ領域と接続する、シリコン膜から成るエミッタ取り出し電極を形成し、該エミッタ取り出し電極の表面に金属シリサイド膜を形成する工程と、前記半導体層表面に絶縁膜を形成した後、前記金属シリサイド膜を耐エッチング膜として用い、前記エミッタ領域の直上部の前記絶縁膜にコンタクトホールを形成する工程とを有することを特徴とする。従って、本発明では、絶縁膜にコンタクトホールを形成する際には、エミッタ取り出し電極表面の金属シリサイド膜を耐エッチング膜として用いる。そのことで、エミッタ取り出し電極表面がオーバーエッチングされることを防ぎ、直流信号電流増幅率のばらつきを低減できる。
【００１２】
また、本発明の半導体装置の製造方法では、前記コンタクトホールはドライエッチングにより形成されることを特徴とする。従って、本発明では、コンタクトホールを形成する際には、ドライエッチングにより形成することで、ウェットエッチングと比較すると、コンタクトホール幅も狭めることができ、素子サイズの微細化を実現できる。
【発明の効果】
【００１３】
本発明では、エミッタ領域と電気的に接続するエミッタ取り出し電極上面に形成されるコンタクトホールが、エミッタ領域の直上部に配置されている。この構造により、エミッタ取り出し電極が微細化して形成できるので、エミッタ電極での寄生抵抗を低減でき、また、エミッタ−ベース間の寄生容量を低減でき、高周波特性を向上させることができる。
【００１４】
本発明では、ベース取り出し電極表面の所望の領域には、コバルトシリサイド膜が形成されている。この構造により、ベース取り出し電極を構成する多結晶シリコン膜に注入された不純物が、コバルトシリサイド膜へと拡散することを低減できる。そして、ベース取り出し電極での低抵抗化を実現し、高周波特性を向上させることができる。
【００１５】
本発明では、コンタクトホールが配置される半導体層表面やシリコン膜表面に金属シリサイド膜が形成されている。そして、コンタクトホールを形成する際には、金属シリサイド膜を耐エッチング膜として利用でき、半導体層表面やシリコン膜表面が、オーバーエッチングされるのを防ぐことができる。この製造方法により、エミッタ取り出し電極の表面がオーバーエッジされていない状態で接続されるので、直流信号電流増幅率のばらつきを低減できる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１は、本発明の半導体装置の構造を示す断面図である。
【００１７】
図１に示す如く、Ｐ型の単結晶シリコン基板３上には、Ｎ型のエピタキシャル層４が形成されている。基板３及びエピタキシャル層４は、トレンチを用いて構成されている分離領域５によって、第１の島領域６及び第２の島領域７等に区分されている。そして、第１の島領域６にはＮＰＮトランジスタ１が形成され、第２の島領域７にはＰＮＰトランジスタ２が形成されている。また、図示していないが、基板３及びエピタキシャル層４は、分離領域５により、その他の島領域にも区分されている。島領域には、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ等の様々な素子が配置されている。
【００１８】
尚、本実施の形態での基板３及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板３上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１９】
先ず、第１の島領域６に形成されるＮＰＮトランジスタ１について説明する。図示したように、基板３とエピタキシャル層４とにはＮ型の埋込拡散領域８が形成されている。そして、コレクタ領域として用いられるエピタキシャル層４には、その表面から、Ｎ型の拡散領域９が形成され、拡散領域９は埋込拡散領域８と連結している。埋込拡散領域８及び拡散領域９はコレクタ導出領域として用いられる。
【００２０】
一方、エピタキシャル層４には、その表面から、Ｐ型の拡散領域が外部ベース領域１０として形成されている。そして、外部ベース領域１０に囲まれた領域内には、エピタキシャル層４の表面から、Ｐ型の拡散領域が活性ベース領域１１として形成されている。活性ベース領域１１には、その表面から、Ｎ型の拡散領域がエミッタ領域１２として形成されている。
【００２１】
外部ベース領域１０の上面には、例えば、アモルファスシリコン（ａ−Ｓｉ）または多結晶シリコン（ＰｏｌｙＳｉ）から成るベース取り出し電極１３が形成されている。エミッタ領域１２の上面には、例えば、ａ−ＳｉまたはＰｏｌｙＳｉから成るエミッタ取り出し電極１４が形成されている。ベース取り出し電極１３とエミッタ取り出し電極１４とは、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１５等により絶縁されている。
【００２２】
エピタキシャル層４表面には、絶縁膜として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜１７、ＴＥＯＳ膜１８等が堆積されている。ＳＯＧ膜１７、ＴＥＯＳ膜１８等には、コンタクトホール１９、２０、２１が形成されている。そして、コンタクトホール１９、２０、２１を介して露出する拡散領域９の表面、エミッタ取り出し電極１４の表面及びベース取り出し電極１３の表面には、コバルトシリサイド（ＣｏＳｉ２）膜２２が形成されている。図に示すように、ＣｏＳｉ２膜２２は、少なくともコンタクトホール１９、２０、２１から露出する領域に形成されていれば良く、その他の領域に形成されていても良い。
【００２３】
尚、本実施の形態でのＣｏＳｉ２膜２２が本発明の「金属シリサイド膜」に対応するが、「金属シリサイド膜」としては、ＣｏＳｉ２膜２２を用いる場合に限定するものではない。例えば、コバルトシリサイド膜に替えて、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等でも良い。
【００２４】
コンタクトホール１９、２０、２１は、バリアメタル膜２３及びタングステン（Ｗ）膜２４により埋設されている。Ｗ膜２４の表面には、アルミ銅（ＡｌＣｕ）膜２５及びバリアメタル膜２６が選択的に形成され、コレクタ電極３０、エミッタ電極３１、ベース電極３２を構成している。
【００２５】
本実施の形態では、エミッタ領域１２が形成されている領域の直上部にエミッタ電極３１が配置されている。エミッタ取り出し電極１４の表面に形成されているＣｏＳｉ２膜２２は、エミッタ電極３１での比抵抗値を低減する目的で配置されている。その一方で、ＣｏＳｉ２膜２２は、コンタクトホール２０の形成時、エミッタ取り出し電極１４表面のオーバーエッチングを防止する耐エッチング膜としても用いられる。つまり、エミッタ電極３１と接続するエミッタ取り出し電極１４の表面には、コンタクトホール２０形成時のオーバーエッチングによる凹凸が形成されず、平坦性を維持した状態である。この構造により、エミッタ電極３１とエミッタ取り出し電極１４とは、エミッタ取り出し電極１４表面の平坦性により、その接続状態は良好となり、直流信号電流増幅率のばらつきを大幅に低減することができる。
【００２６】
また、エミッタ電極３１をエミッタ領域１２が形成されている領域の直上部に配置することで、エミッタ取り出し電極１４の形成領域を縮小することができる。そして、図示の如く、エミッタ取り出し電極１４とベース取り出し電極１３とは、ＴＥＯＳ膜１５を介して対峙している。この構造により、エミッタ−ベース間の寄生容量が発生するが、両者が
両者が対峙する領域が狭くなることで、寄生容量を大幅に低減することができる。同様に、エミッタ電極３１の配置により、ベース電極３２もエミッタ領域１２側へと配置することができる。そのことで、ベース取り出し電極１３の延在長も短くできるので、ベース−コレクタ間の寄生容量も大幅に低減することができる。つまり、上述した寄生容量を低減し、更に、電極部での寄生抵抗を低減することで、高周波特性を向上させることができる。
【００２７】
更に、本実施の形態では、ベース取り出し電極１３は、エミッタ取り出し電極１４との配置により、分離領域５側へと引き出されている。この構造により、ベース電流は、主に、ベース取り出し電極１３を基板３と水平方向に流れることとなる。このとき、エミッタ取り出し電極１４側の開口部３３は、エミッタ取り出し電極１４を用いて位置合わせされている。そして、開口部３３の側面とエミッタ取り出し電極１４の側面とは、実質、同一の側面３４を形成している。この構造により、コバルトシリサイド膜２１は、外部ベース領域１０の近傍まで配置することができる。そして、ベース電流は、低抵抗領域であるコバルトシリサイド膜２２を流れる領域が増大し、ベース抵抗を低減することができる。上述したように、エミッタ取り出し電極１４の形成領域を縮小することで、更に、ベース抵抗を低減することができる。
【００２８】
また、ベース取り出し電極１３には、ベース取り出し電極の抵抗値の制御等が考慮され、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）がイオン注入されている。上述したように、開口部３３から露出するベース取り出し電極１３表面には、コバルトシリサイド膜２２が形成されている。そして、コバルトシリサイド膜２２形成時の熱処理や後工程での熱処理により、ベース取り出し電極１３内のフッ化ボロン（ＢＦ２）がコバルトシリサイド膜２２へと拡散し難い。これは、コバルトシリサイド膜２２は、フッ化ボロン（ＢＦ２）に対する拡散係数が小さい膜だからである。この構造により、ベース取り出し電極１３内の不純物濃度を一定の範囲内に維持することができる。そして、ベース電流が、ベース取り出し電極１３自体を流れる際のベース抵抗の増大を抑止できる。
【００２９】
尚、本実施の形態では、エミッタ電極３１がコンタクトホール２０を介してエミッタ取り出し電極１４と電気的に接続する場合を示したが、この場合に限定するものではない。例えば、コンタクトホール２０の上面に配線層が配置される場合でも良く、エミッタ領域１２の直上部にコンタクトホール２０が形成される構造であれば、上述した効果を得ることができる。
【００３０】
次に、第２の島領域７に形成されるＰＮＰトランジスタ２について説明する。図示したように、基板３とエピタキシャル層４とにはＮ型の埋込拡散領域８が形成されている。そして、ベース領域として用いられるエピタキシャル層４には、その表面から、Ｐ型の拡散領域３５、３６及びＮ型の拡散領域３７が形成されている。例えば、拡散領域３５をエミッタ領域とし、拡散領域３６をコレクタ領域とする。尚、図では、コレクタ領域の拡散領域３６は独立して描いているが、実際には、エミッタ領域の拡散領域３５を囲むように、一体に形成されている。一方、拡散領域３７をベース導出領域として用いている。
【００３１】
図示したように、エピタキシャル層４表面のＳＯＧ膜１７、ＴＥＯＳ膜１８等には、コンタクトホール３８、３９、４０が形成されている。そして、コンタクトホール３８、３９、４０を介して露出する拡散領域３５、３６、３７の表面には、ＣｏＳｉ２膜４１が形成されている。
【００３２】
ＮＰＮトランジスタ１と同様に、コンタクトホール３８、３９、４０は、バリアメタル膜２３及びＷ膜２４により埋設されている。Ｗ膜２４の表面には、アルミ銅（ＡｌＣｕ）膜２５及びバリアメタル膜２６が堆積され、エミッタ電極４２、コレクタ電極４３、ベース電極４４が形成されている。
【００３３】
尚、ＰＮＰトランジスタ２においても、同様に、ＣｏＳｉ２膜４１は、電極４２、４３、４４での比抵抗値を低減し、コンタクトホール３８、３９、４０形成時のオーバーエッチングを防止する耐エッチング膜として用いられる。
【００３４】
次に、本発明の一実施の形態である半導体装置の製造方法について、図２〜図１１を参照し、詳細に説明する。尚、以下の説明では、図１に示した半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００３５】
図２から図１１は、本実施の形態の半導体装置の製造方法を説明するための断面図である。そして、図１では、ＮＰＮトランジスタ１とＰＮＰトランジスタ２とを図示し、説明したが、以下では、ＮＰＮトランジスタ１のみを示し、説明する。尚、これは、ＮＰＮ型トランジスタ１を形成する場合に限定するものではない。その他の島領域に、例えば、Ｎチャネル型のＭＯＳトランジスタ、ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００３６】
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板３を準備する。基板３の表面を熱酸化して全面にシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の埋め込み層８を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００３７】
次に、図３に示す如く、基板３をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板３に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板３上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層４を成長させる。その後、エピタキシャル層４の表面を熱酸化してシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００３８】
次に、図４に示す如く、シリコン酸化膜上にシリコン窒化膜（図示せず）を形成した後、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により溝部５２を形成する部分に開口部が設けられるように、シリコン酸化膜及びシリコン窒化膜を選択的に除去する。シリコン窒化膜をマスクとして用い、エピタキシャル層４表面から溝部５２を形成する。その後、エピタキシャル層４表面に、溝部５２を埋設するように、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法により、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を堆積する。ＮＳＧ膜の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐａｒａｔｕｒｅ  Ｏｘｉｄｅ）膜（図示せず）を堆積する。
【００３９】
そして、ＨＴＯ膜上面から分離領域５を形成する部分にトレンチ５１を形成する。トレンチ５１をＨＴＯ膜及び多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜で埋設した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、ＮＳＧ膜、ＨＴＯ膜及び多結晶シリコン膜を研磨し、少なくともその一部を除去する。この工程により、溝部５２はＮＳＧ膜で埋設され、トレンチ５１はＨＴＯ膜及び多結晶シリコン膜で埋設された構造が得られる。そして、エピタキシャル層４表面は、実質、平坦に形成される。
【００４０】
次に、図５に示す如く、エピタキシャル層４の表面を熱酸化して全面にシリコン酸化膜５３を堆積した後、その上面を被覆するように、ＴＥＯＳ膜５４を堆積する。そして、ＮＰＮトランジスタ１の外部ベース領域１０（図１参照）及び活性ベース領域１１（図１参照）の形成領域に開口部５５を形成するように、シリコン酸化膜５３及びＴＥＯＳ膜５４を選択的に除去する。
【００４１】
そして、エピタキシャル層４の上面にａ−Ｓｉ膜５６を２０００Å程度堆積し、略全面に、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）をイオン注入する。ここで、予め、ａ−Ｓｉ形成ガス（Ｈ２とシリコンより成るガス、例えばシラン）に不純物を入れても良いし、不純物をデポジションしても良い。また、本実施の形態では、ａ−Ｓｉ膜５６を拡散源として使用すると共に、ベース取り出し電極１３（図１参照）として活用する。そのため、抵抗値の制御や外部ベース領域１０の濃度制御を正確に行うことができるイオン注入が好ましい。
【００４２】
その後、ａ−Ｓｉ膜５６を被覆するように、プラズマＣＶＤ法により、ＴＥＯＳ膜１５を２０００Å程度堆積する。ここで、ＴＥＯＳ膜１５は、ａ−Ｓｉ膜５６がＰｏｌｙ−Ｓｉに変換されないように、低温で堆積され、ａ−Ｓｉ膜５６は、次工程のエッチング工程終了までａ−Ｓｉ状態で維持される。
【００４３】
次に、図６に示す如く、公知のフォトリソグラフィ技術により、活性ベース領域１１の形成領域に開口部５７を形成するように、ａ−Ｓｉ膜５６及びＴＥＯＳ膜１５をエッチングにより、選択的に除去する。そして、パターニングされたａ−Ｓｉ膜５６及びＴＥＯＳ膜１５は、外部ベース領域１０及び溝部５２を埋設するＮＳＧ膜上面に延在する。延在したａ−Ｓｉ膜５６は、ベース取り出し電極１３として利用される。
【００４４】
ここで、本実施の形態では、ａ−Ｓｉ膜５６をＰｏｌｙ−Ｓｉに変換させないでパターニングするため、外部ベース領域１０の取り出し電極及び活性ベース領域１１表面は、なだらかな表面に成る。つまり、活性ベース領域１１が形成される表面に凸凹が形成されていないため、活性ベース領域１１の拡散深さは何処をとってもほぼ均一となる。また、外部ベース領域１０の取り出し電極１３の側壁に凸凹がないことで、後工程において、成長させる酸化膜５８やスペーサ１６（図１参照）の形状に影響を与えることもない。
【００４５】
次に、エピタキシャル層４の表面を熱酸化してシリコン酸化膜を形成する。この工程により、ａ−Ｓｉ膜５６の側壁やエピタキシャル層４表面に１００〜２００Å程度のシリコン酸化膜５８を形成する。そして、ベース取り出し電極１３中の不純物がエピタキシャル層４に拡散され、外部ベース領域１０が形成される。
【００４６】
公知のフォトリソグラフィ技術により、活性ベース領域１１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、シリコン酸化膜５８を介して、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）を加速電圧１０〜３０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。ここで、イオン注入されるエピタキシャル層４表面は凸凹ではなく、なだらかに形成されているため、活性ベース領域１５の底面は、均一な拡散深さとなる。また、エピタキシャル層４表面の接続領域も凸凹に成らず、平坦性を維持しているので、コンタクト抵抗を低減することができる。
【００４７】
次に、図７に示す如く、活性ベース領域１１に対応する、ａ−Ｓｉ膜５６及びＴＥＯＳ膜１５の側壁にスペーサ１６を形成する。このとき、スペーサ１６は、ａ−Ｓｉ膜で形成され、異方性エッチングにより形成される。その後、活性ベース領域１１表面のシリコン酸化膜５８を、例えば、ウェットエッチングにより除去する。
【００４８】
次に、Ｐｏｌｙ−Ｓｉまたはａ−Ｓｉから成るシリコン膜を堆積する。そして、シリコン膜には、エミッタ電極の抵抗値、エミッタ領域の不純物濃度が考慮され、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、公知のフォトリソグラフィ技術により、シリコン膜をエッチングにより、選択的に除去し、エミッタ取り出し電極１４を形成する。ここで、ベース取り出し電極１３とエミッタ取り出し電極１４とは、シリコン酸化膜５８により絶縁されている。
【００４９】
次に、図８に示す如く、エピタキシャル層４表面に、例えば、減圧ＣＶＤ法により、ＴＥＯＳ膜５９を堆積する。そして、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域９が露出するように、シリコン酸化膜５３及びＴＥＯＳ膜５４、５９を選択的に除去する。
【００５０】
このとき、エピタキシャル層４表面に堆積されたシリコン酸化膜５３及びＴＥＯＳ膜５４、５９の膜厚を考慮して、ドライエッチングにより除去する。そして、Ｎ型の拡散領域９が露出するように、エッチングの条件を設定できるので、エピタキシャル層４の表面がオーバーエッチングされるのを、大幅に低減することができる。
【００５１】
次に、図９に示す如く、公知のフォトリソグラフィ技術により、ベース取り出し電極１３の一部が露出するように、ＴＥＯＳ膜１５、５９を選択的に除去する。
【００５２】
このとき、ベース取り出し電極１３表面に堆積されたＴＥＯＳ膜１５、５９の膜厚を考慮して、ドライエッチングにより除去する。そして、ベース取り出し電極１３の一部が露出するように、エッチングの条件を設定できるので、ベース取り出し電極１３を構成するａ−Ｓｉ膜５６の表面がオーバーエッチングされるのを、大幅に低減することができる。
【００５３】
ここで、Ｎ型の拡散領域９上面のシリコン酸化膜５３及びＴＥＯＳ膜５４、５９の膜厚は、全部で２０００Å程度である。一方、ベース取り出し電極１３上面のＴＥＯＳ膜１５、５９の膜厚は、全部で３０００Å程度ある。例えば、同一のドライエッチング工程で、Ｎ型の拡散領域９上面のシリコン酸化膜５３及びＴＥＯＳ膜５４、５９と、ベース取り出し電極１３上面のＴＥＯＳ膜１５、５９とを除去する。この場合には、ベース取り出し電極１３上面のＴＥＯＳ膜１５、５９の膜厚を除去する条件でエッチングを行う必要がある。その結果、Ｎ型の拡散領域９が形成されたエピタキシャル層４はオーバーエッチングされ、その表面は必要以上のエッチングダメージを受けてしまう。
【００５４】
その他にも、同一のドライエッチング工程を行う場合には、Ｎ型の拡散領域９の露出領域とベース取り出し電極１３の露出領域との両露出領域のマスクずれを考慮する必要がある。この場合には、マスクずれを考慮したマスクパターンによりエッチングを行う必要があり、素子サイズの微細化を図ることが困難である。
【００５５】
しかしながら、本実施の形態では、Ｎ型の拡散領域９の上面及びベース取り出し電極１３の上面のそれぞれにおいて、所望のエッチング条件を採用することで、上述した問題を解決することができる。
【００５６】
その後、露出しているＮ型の拡散領域９上面、ベース取り出し電極１３上面及びエミッタ取り出し電極１４上面に、選択的にコバルト層を形成し、アニール処理した後に、コバルト層を除去する。そして、この処理時の加熱環境下において、露出しているＮ型の拡散領域９表面、ベース取り出し電極１３表面及びエミッタ取り出し電極１４表面には、コバルトシリサイド（ＣｏＳｉ２）膜２２が形成される。
【００５７】
尚、コバルト層を堆積し、アニール処理時の加熱環境下において、エミッタ取り出し電極１４内に注入し、拡散された不純物が、エミッタ取り出し電極１４からの固相拡散により、活性ベース領域１１の表面にＮ型のエミッタ領域１２を形成する。
【００５８】
次に、図１０に示す如く、エピタキシャル層４表面に、ＣＶＤ法により、シリコン窒化膜（図示せず）を堆積した後、その上面に液体ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を塗布し、ＳＯＧ膜１７を形成する。そして、ＳＯＧ膜１７上面に、減圧ＣＶＤ法により、ＴＥＯＳ膜１８を堆積する。
【００５９】
ＴＥＯＳ膜１８表面の平坦性を確保するために、ＣＭＰ法により、基板３の表面側からエッチバックする。そして、公知のフォトリソグラフィ技術により、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、ＳＯＧ膜１７、ＴＥＯＳ膜１８等にコンタクトホール１９、２０、２１を形成する。このとき、図示の如く、コレクタ電極用のコンタクトホール１９と、エミッタ電極用のコンタクトホール２０と、ベース電極用のコンタクトホール２１とは、そのコンタクトホール深さが異なる。そして、コンタクトホール１９、２０、２１を同時に形成する場合、コンタクトホール深さの相違を考慮し、コンタクトホール１９を形成する条件に合わせる必要がある。この場合、ベース取り出し電極１３表面及びエミッタ取り出し電極１４表面がオーバーエッチングされてしまう。
【００６０】
しかしながら、コンタクトホール形成領域には、ＣｏＳｉ２膜２２が形成されており、ＣｏＳｉ２膜２２をドライエッチングの際の耐エッチング膜として利用することができる。その結果、同一工程でコンタクトホール１９、２０、２１を形成しても、特に、ベース取り出し電極１３表面及びエミッタ取り出し電極１４表面がオーバーエッチングされることを防ぐことができる。その後、露出したＣｏＳｉ２膜２２表面、コンタクトホール１９、２０、２１側壁及びＴＥＯＳ膜１８表面に、バリアメタル膜２３を形成する。
【００６１】
最後に、図１１に示す如く、コンタクトホール１９、２０、２１内をタングステン（Ｗ）膜２４で埋設する。そして、Ｗ膜２４及びバリアメタル膜２３上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜を、例えば、４０００Å程度堆積し、その上面にバリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術により、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、コレクタ電極３０、エミッタ電極３１、ベース電極３２等を形成する。
【００６２】
上述したように、本実施の形態では、電極部での低抵抗化を実現し、半導体装置の高速化と低消費電力化を実現するために、電極とシリコンとが当接する領域にＣｏＳｉ２膜を形成する。そして、ＣｏＳｉ２膜を形成する際のエッチング工程を、絶縁膜の膜厚に応じて別工程で行う。そのことで、絶縁膜が除去されるエピタキシャル層表面やシリコン膜表面が、必要以上にオーバーエッチングされることを防ぐことができる。また、コンタクトホールを形成する際には、ＣｏＳｉ２膜を耐エッチング膜として利用することができる。
【００６３】
尚、本実施の形態では、シリサイドとして、ＣｏＳｉ２膜を用いる場合について説明したが、この場合に限定するものではない。例えば、ＣｏＳｉ２膜に替えて、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等を用いても、上述した効果を得ることができる。また、エミッタ取り出し電極１４の直上部の表面を平坦面として描いているが、実際には、ベース取り出し電極１３、ＴＥＯＳ膜１４による段差による窪みが形成されている。この窪みにより、コレクタ電極用のコンタクトホール１９とエミッタ電極用のコンタクトホール２０とのコンタクト深さの差が緩和される。この構造により、コンタクトホール１９、２０、２１を同一工程で形成した場合でも、エミッタ取り出し電極１４のオーバーエッチングを防止することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６５】
４  Ｎ型のエピタキシャル層
９  Ｎ型の拡散領域
１０  外部ベース領域
１１  活性ベース領域
１２  エミッタ領域
１３  ベース取り出し電極
１４  エミッタ取り出し電極
１５  ＴＥＯＳ膜
１７  ＳＯＧ膜
１８  ＴＥＯＳ膜層
１９  コンタクトホール
２０  コンタクトホール
２１  コンタクトホール
２２  コバルトシリサイド膜
３０  コレクタ電極
３１  エミッタ電極
３２  ベース電極
３３  開口部
３４  側面
５３  シリコン酸化膜
５４  ＴＥＯＳ膜
５９  ＴＥＯＳ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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