(57)【要約】【課題】絶縁膜に形成した溝の内部に導電層を形成する方法を提供する。【解決手段】酸化シリコン膜２４に形成した溝２５の内部にアモルファスシリコン膜２６Ａを堆積し、続いてアモルファスシリコン膜２６Ａの上部にフォトレジスト膜３０をスピン塗布する。次に、フォトレジスト膜３０の全面に露光光を照射して溝２５の外部のフォトレジスト膜３０を露光する。このとき、溝２５の内部のフォトレジスト膜３０は、露光量が不足するので露光されない。次に、フォトレジスト膜３０を現像して露光部である溝２５の外部のフォトレジスト膜３０を除去した後、溝２５の内部に残った未露光のフォトレジスト膜３０をマスクにしたドライエッチングで溝２５の外部のアモルファスシリコン膜２６Ａを除去する。【選択図】図８
2006191137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、
（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、
（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部に露出した前記第２導電膜の表面にシリコンの凹凸を形成する工程、
（ｈ）前記第２導電膜を熱処理することによって多結晶化する工程、
（ｉ）前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、
（ｄ）前記第２導電膜の表面にシリコンの凹凸を形成する工程、
（ｅ）前記第２導電膜を熱処理することによって多結晶化する工程、
（ｆ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｇ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｈ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、
（ｉ）前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２または３記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２、３または４記載の半導体集積回路装置の製造方法において、前記第２導電膜の表面の前記凹凸は、前記アモルファスシリコンの表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項２〜５のいずれか一項に記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去する際、前記溝の内部の前記第２導電膜の上端部を、前記溝の開孔端よりも下方に後退させることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法において、前記第２導電膜の上端部の後退量は、前記第２導電膜の表面に形成された前記シリコンの凹凸の径とほぼ等しいことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜は、高誘電率膜または強誘電体膜であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、絶縁膜に形成した溝またはスルーホールの内部に導電層を形成するプロセスに適用して有効な技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ(Metal Insulator SemiconductorField Effect Transistor)とこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成されている。
【０００３】
上記メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。
【０００４】
特開平７−７０８４号公報（特許文献１）は、メモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を配置するスタックド・キャパシタ(Stacked Capacitor)構造のＤＲＡＭを開示している。この公報に記載されたＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、ビット線の上部に配置した情報蓄積用容量素子の下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。
【０００５】
また、特開平１１−１７１４４号公報（特許文献２）は、上記した円筒状の下部電極の内側底部に絶縁膜からなる補強部材を形成することによって、下部電極の機械的強度を向上させ、製造工程の途中で円筒状の下部電極が倒れたりする不良を防止している。
【０００６】
特開平５−１２９５５０号公報（特許文献３）の［００２５］〜［００２８］および図５（ａ）〜図５（ｃ）には、溝の内部および外部のホトレジストを塗布後に露光量を制御して全面露光して溝内部にホトレジストを残して溝の上部を加工する開示がある。
【０００７】
特開平７−６６２８４号公報（特許文献４）の［００１５］〜［００１６］および図１（ｃ）、（ｄ）、（ｅ）には、ＳＯＩの酸化膜分離溝の形成において分離溝内を含むホトレジストを塗布後全面露光して溝内部のみにホトレジストを残してマスク材のエッチング除去時に埋め込み酸化膜のエッチングを防止して、その後ホトレジストを除去後溝内部に絶縁膜を埋め込む開示がある。
【０００８】
特開平８−３３５６３４号公報（特許文献５）の［００１２］および図１（ｅ）、（ｆ）には、デュアルダマシン配線の形成においてコンタクトホール内に有機膜を埋め込んだ状態で配線溝を形成するために絶縁膜をエッチングしたのち有機膜を除去してデュアルダマシン配線溝を形成する開示がある。
【特許文献１】特開平７−７０８４号公報
【特許文献２】特開平１１−１７１４４号公報
【特許文献３】特開平５−１２９５５０号公報（［００２５］〜［００２８］および図５（ａ）〜図５（ｃ））
【特許文献４】特開平７−６６２８４号公報（［００１５］〜［００１６］および図１（ｃ）、（ｄ）、（ｅ））
【特許文献５】特開平８−３３５６３４号公報（［００１２］および図１（ｅ）、（ｆ））
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者は、ビット線の上部に堆積した厚い酸化シリコン膜に溝を形成し、この溝の内部に情報蓄積用容量素子の下部電極（蓄積電極）を形成する技術を開発している。
【００１０】
上記情報蓄積用容量素子を形成するには、一例としてビット線の上部に厚い酸化シリコン膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングで上記酸化シリコン膜に溝を形成する。次に、溝の内部および酸化シリコン膜の上部に多結晶シリコン膜を堆積した後、溝の内部の多結晶シリコン膜をＳＯＧ(Spin On Glass)などの塗布膜で保護し、酸化シリコン膜の上部の多結晶シリコン膜をドライエッチングで除去することによって、溝の内部に情報蓄積用容量素子の下部電極として使用される多結晶シリコン膜を形成する。
【００１１】
次に、溝の内部の多結晶シリコン膜を覆っているＳＯＧ膜を除去する。ＳＯＧ膜の除去は、酸化シリコン膜とＳＯＧ膜とのエッチング選択比の差を利用したドライエッチングまたはウェットエッチングによって行う。
【００１２】
次に、多結晶シリコン膜の上部に酸化タンタル(Ｔａ２Ｏ５)膜などの誘電体膜を堆積した後、酸化タンタル膜の上部に窒化チタンなどの導電膜を堆積することによって、多結晶シリコン膜で構成された下部電極、酸化タンタル膜で構成された容量絶縁膜および窒化チタンなどの導電膜で構成された上部電極からなる情報蓄積用容量素子を形成する。
【００１３】
上記情報蓄積用容量素子は、酸化シリコン膜に形成した溝の内部に下部電極を形成するので、従来の円筒状の下部電極のように、製造工程の途中で下部電極が倒れたりする不具合が生じないという利点がある。その反面、上記情報蓄積用容量素子の下部電極は、円筒の内壁および外壁を蓄積電荷量確保のための有効領域として利用する従来の下部電極に比べて表面積が少ないので、蓄積電荷量を確保するためには、下部電極が形成される溝を深くしたり、下部電極の表面に凹凸を形成したりすることによって表面積を増やす工夫が必要となる。
【００１４】
しかし、酸化シリコン膜とＳＯＧ膜とのエッチング選択比の差を利用してＳＯＧ膜を選択的に除去する前記下部電極の製造方法は、酸化シリコン膜とＳＯＧ膜とのエッチング選択比が十分に大きくないために、溝の内部の多結晶シリコン膜を覆っているＳＯＧ膜をエッチングで除去する際、溝の外部の酸化シリコン膜もある程度エッチングされてその上面が下方に後退してしまう。特に、多結晶シリコン膜の表面に凹凸を形成したような場合は、凹凸の隙間に残ったＳＯＧ膜を除去するためのオーバーエッチングが必要となるため、上記した酸化シリコン膜の後退量が大きくなる。
【００１５】
上記のような酸化シリコン膜の後退が生じると、溝の内部に形成された多結晶シリコン膜の上端部が溝の開孔端よりも上方に突き出てしまうために、情報蓄積用容量素子の表面の平坦性が低下したり、多結晶シリコン膜の上端部に電界が集中して情報蓄積用容量素子のリーク電流が増加したりするといった不具合を引き起こす。
【００１６】
本発明の目的は、絶縁膜に形成された溝の内部に下部電極を形成する情報蓄積用容量素子を備えたＤＲＡＭの製造歩留まりを向上させる技術を提供することにある。
【００１７】
本発明の他の目的は、絶縁膜に形成した溝またはスルーホールの内部に導電層を形成する技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明は、半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、（ｇ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程を含むものである。
【００２１】
本願の上記した発明以外の発明の概要を簡単に説明すれば、次のとおりである。
【００２２】
（１）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に第１導電膜を形成し、前記第１導電膜の上部に第１絶縁膜を形成した後、前記第１絶縁膜に溝またはスルーホールを形成する工程、（ｂ）前記溝またはスルーホールの内部および前記第１絶縁膜の上部に、前記溝またはスルーホールを通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、（ｃ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、少なくとも前記溝またはスルーホールの外部の前記フォトレジスト膜を露光する工程、（ｄ）前記フォトレジスト膜の露光部を除去し、前記溝またはスルーホールの内部に前記フォトレジスト膜の未露光部を残す工程、（ｅ）前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝またはスルーホールの内部に前記第２導電膜を残す工程。
【００２３】
（２）本発明の半導体集積回路装置の製造方法は、前記項（１）において、前記（ｅ）工程における前記第２導電膜の除去を、前記フォトレジスト膜をマスクにしたエッチングによって行う。
【００２４】
（３）本発明の半導体集積回路装置の製造方法は、前記項（１）において、前記（ｅ）工程における前記第２導電膜の除去を化学機械研磨法によって行う。
【００２５】
（４）本発明の半導体集積回路装置の製造方法は、前記項（１）において、前記（ｄ）工程における前記フォトレジスト膜の除去を、前記フォトレジスト膜を現像することによって行う。
【００２６】
（５）本発明の半導体集積回路装置の製造方法は、前記項（１）において、前記（ｅ）工程の後、（ｆ）前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部に露出した前記第２導電膜の表面に第３導電膜を選択成長させることによって、前記溝またはスルーホールの内部に前記第３導電膜を埋め込む工程をさらに含む。
【００２７】
（６）本発明の半導体集積回路装置の製造方法は、前記項（５）において、前記第２導電膜が窒化チタンまたはタングステンからなる。
【００２８】
（７）本発明の半導体集積回路装置の製造方法は、前記項（５）において、前記第３導電膜がタングステンまたはアルミニウム合金からなる。
【００２９】
（８）本発明の半導体集積回路装置の製造方法は、前記項（５）において、前記（ｆ）工程の後、（ｈ）前記第１絶縁膜の上部に第４導電膜を形成し、前記溝またはスルーホールの内部の前記第３導電膜を介して前記第４導電膜と前記第１導電膜とを電気的に接続する工程をさらに含む。
【００３０】
（９）本発明の半導体集積回路装置の製造方法は、前記項（１）において、前記（ｅ）工程の後、（ｆ）前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部および前記第１絶縁膜の上部に第５導電膜を形成する工程、（ｇ）前記第５導電膜の表面に第６導電膜を選択成長させた後、前記溝またはスルーホールの外部の前記第６導電膜および前記第５導電膜を除去し、前記溝またはスルーホールの内部に前記第６導電膜および前記第５導電膜を残す工程をさらに含む。
【００３１】
（１０）本発明の半導体集積回路装置の製造方法は、前記項（９）において、前記第２導電膜が窒化チタンまたは窒化タンタルからなる。
【００３２】
（１１）本発明の半導体集積回路装置の製造方法は、前記項（９）において、前記第５導電膜および前記第６導電膜が銅からなる。
【００３３】
（１２）本発明の半導体集積回路装置の製造方法は、前記項（９）において、前記第６導電膜および前記第５導電膜の除去を、化学機械研磨法によって行う。
【００３４】
（１３）本発明の半導体集積回路装置の製造方法は、半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、以下の工程を含む。
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成する工程、（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｆ）前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、（ｇ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程。
【００３５】
（１４）本発明の半導体集積回路装置の製造方法は、半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、以下の工程を含む。
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成する工程、（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｆ）前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、（ｇ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部に露出した前記第２導電膜の表面に凹凸を形成する工程、（ｈ）前記第２導電膜を熱処理することによって多結晶化する工程、（ｉ）前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程。
【００３６】
（１５）本発明の半導体集積回路装置の製造方法は、半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、以下の工程を含む。
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成する工程、（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、（ｄ）前記第２導電膜の表面に凹凸を形成する工程、（ｅ）前記第２導電膜を熱処理することによって多結晶化する工程、（ｆ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、（ｇ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｈ）前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、（ｉ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程。
【００３７】
（１６）本発明の半導体集積回路装置の製造方法は、前記項（１４）または項（１５）において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜の除去を、前記フォトレジスト膜をマスクにしたエッチングによって行う。
【００３８】
（１７）本発明の半導体集積回路装置の製造方法は、前記項（１４）、項（１５）または項（１６）において、前記第２導電膜の表面の前記凹凸を、前記アモルファスシリコンの表面にシリコン粒を成長させることによって形成する。
【００３９】
（１８）本発明の半導体集積回路装置の製造方法は、前記項（１）〜項（１７）のいずれかにおいて、前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去する際、前記溝の内部の前記第２導電膜の上端部を、前記溝の開孔端よりも下方に後退させる。
【００４０】
（１９）本発明の半導体集積回路装置の製造方法は、前記項（１８）において、前記第２導電膜の上端部の後退量が、前記第２導電膜の表面に形成された前記凹凸の径とほぼ等しい。
【００４１】
（２０）本発明の半導体集積回路装置の製造方法は、前記項（１３）〜項（１９）のいずれか一項において、前記第２絶縁膜が酸化シリコン膜である。
【００４２】
（２１）本発明の半導体集積回路装置の製造方法は、前記項（１３）〜項（２０）のいずれか一項において、前記第３絶縁膜が高誘電率膜または強誘電体膜である。
【００４３】
（２２）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に第１導電膜を形成し、前記第１導電膜の上部に第１絶縁膜を形成した後、前記第１絶縁膜にスルーホールを形成する工程、（ｂ）前記スルーホールの内部および前記第１絶縁膜の上部にフォトレジスト膜を形成した後、前記スルーホールの内部の前記フォトレジスト膜の一部および配線溝形成領域の前記フォトレジスト膜を選択的に露光する工程、（ｃ）前記フォトレジスト膜の露光部を除去し、前記第１絶縁膜の上部の一部および前記スルーホールの内部の一部に前記フォトレジスト膜の未露光部を残す工程、（ｄ）前記フォトレジスト膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１絶縁膜に配線溝を形成する工程、（ｅ）前記フォトレジスト膜を除去した後、前記第１絶縁膜の上部、前記配線溝の内部および前記スルーホールの内部に、前記スルーホールを通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、（ｆ）前記第１絶縁膜の上部の前記第２導電膜を化学機械研磨法で除去することによって、前記配線溝の内部および前記スルーホールの内部に前記第２導電膜からなる埋込み配線を形成する工程。
【００４４】
（２３）本発明の半導体集積回路装置の製造方法は、前記項（２２）において、前記第２導電膜が銅からなる。
【００４５】
（２４）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に第１導電膜を形成し、前記第１導電膜の上部に第１絶縁膜を形成した後、前記第１絶縁膜および前記第１導電膜をパターニングすることによって、その上部が前記第１絶縁膜で覆われた前記第１導電膜からなるゲート電極を形成する工程、（ｂ）前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程、（ｃ）前記ゲート電極が形成された前記半導体基板上に第２絶縁膜を形成した後、前記第２絶縁膜の上部に、前記第１絶縁膜および前記第２絶縁膜とはエッチングの選択比が異なる第３絶縁膜を形成する工程、（ｄ）第１フォトレジスト膜をマスクにして前記第３絶縁膜をエッチングすることにより、前記半導体領域の上部の前記第２絶縁膜に達する第１溝および前記ゲート電極の上部の前記第２絶縁膜に達する第２溝を形成する工程、（ｅ）前記第１フォトレジスト膜を除去した後、前記第１、第２溝の内部および前記第３絶縁膜の上部に第２フォトレジスト膜を形成する工程、（ｆ）前記第２フォトレジスト膜に露光光を照射することによって、前記第２溝の内部および前記第３絶縁膜の上部の前記第２フォトレジスト膜を露光した後、前記第２フォトレジスト膜の露光部を除去することによって、前記第１溝の内部に前記第２フォトレジスト膜の未露光部を残す工程、（ｇ）前記第１溝の内部の前記第２フォトレジスト膜をマスクにしたエッチングで前記第２溝の底部の前記第２絶縁膜およびその下部の前記第１絶縁膜の一部をエッチングする工程、（ｈ）前記第２フォトレジスト膜を除去した後、前記第１溝の下部の前記第２絶縁膜および前記第２溝の下部の前記第１絶縁膜をエッチングすることによって、前記半導体領域の上部に第１コンタクトホールを形成し、前記ゲート電極の上部に第２コンタクトホールを形成する工程。
【００４６】
（２５）本発明の半導体集積回路装置の製造方法は、前記項（２４）において、前記第１絶縁膜および前記第２絶縁膜が窒化シリコンからなり、前記第３絶縁膜が酸化シリコン膜からなる。
【００４７】
（２６）本発明の半導体集積回路装置の製造方法は、前記項（２４）において、前記（ｈ）工程の後、（ｉ）前記第１、第２コンタクトホールの内部および前記第３絶縁膜の上部に第２導電膜を形成する工程、（ｊ）前記第２導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記半導体領域に電気的に接続される第１配線および前記第２コンタクトホールを通じて前記ゲート電極に電気的に接続される第２配線を形成する工程をさらに含む。
【００４８】
（２７）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に形成した第１絶縁膜に溝を形成した後、前記溝の内部および前記第１絶縁膜の上部にシリコン層を形成する工程、（ｂ）前記溝の内部の前記シリコン層の上部に選択的に第２絶縁膜を形成し、前記溝の外部の前記シリコン層を選択的に除去する工程、（ｃ）前記溝の内部の前記第２絶縁膜を除去した後、前記シリコン層に凹凸を形成する工程、（ｄ）前記凹凸が形成された前記シリコン層の上部に誘電体膜を形成し、前記誘電体膜の上部に導電膜を形成する工程。
【００４９】
（２８）本発明の半導体集積回路装置の製造方法は、前記項（２７）において、前記シリコン層がアモルファスシリコンからなる。
【００５０】
（２９）本発明の半導体集積回路装置の製造方法は、前記項（２７）において、前記第１絶縁膜が酸化シリコンからなり、前記第２絶縁膜がフォトレジストからなる。
【００５１】
（３０）本発明の半導体集積回路装置の製造方法は、前記項（２７）において、前記シリコン層の前記凹凸を、前記シリコン層の表面にシリコン粒を成長させることによって形成する。
【００５２】
（３１）本発明の半導体集積回路装置の製造方法は、前記項（２９）において、前記（ｂ）工程が、（ｂ−１）前記溝の内部および前記第１絶縁膜の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を選択的に露光する工程、（ｂ−２）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｂ−３）前記フォトレジスト膜をマスクにしたエッチングで前記溝の外部の前記シリコン層を除去する工程を含む。
【００５３】
（３２）本発明の半導体集積回路装置の製造方法は、前記項（２７）〜項（３１）のいずれか一項において、前記凹凸が形成された前記シリコン層が容量素子の第１電極を構成し、前記誘電体膜が前記容量素子の容量絶縁膜を構成し、前記導電膜が前記容量素子の第２電極を構成する。
【００５４】
（３３）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に形成した第１絶縁膜に溝を形成した後、前記溝の内部および前記第１絶縁膜の上部に導電層を形成する工程、（ｂ）前記導電層の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記第１絶縁膜の上部の前記フォトレジスト膜を完全に露光し、前記溝の内部の前記フォトレジスト膜の一部を露光する工程、（ｃ）前記フォトレジスト膜を現像することによって、完全に露光された領域の前記フォトレジスト膜を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｄ）前記フォトレジスト膜で覆われていない領域の前記導電層を選択的に除去する工程。
【００５５】
（３４）本発明の半導体集積回路装置の製造方法は、前記項（３３）において、前記導電層の選択的な除去を、前記フォトレジスト膜をマスクにしたエッチングによって行う。
【００５６】
（３５）本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）半導体基板の主面上に酸化シリコン膜を形成した後、前記酸化シリコン膜に溝を形成する工程、（ｂ）前記溝の内部および前記酸化シリコン膜の上部に第１導電膜を形成する工程、（ｃ）前記第１導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、（ｄ）前記フォトレジスト膜の露光部を現像により除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、（ｅ）前記フォトレジスト膜をマスクにしたエッチングで前記酸化シリコン膜の上部の前記第１導電膜を除去する工程、（ｆ）前記溝の内部の前記フォトレジスト膜を除去することによって、前記溝の内部に前記第１導電膜を選択的に形成する工程。
【００５７】
（３６）本発明の半導体集積回路装置の製造方法は、前記項（３５）において、前記（ｆ）工程における前記フォトレジスト膜の除去を、アッシングによって行う。
【発明の効果】
【００５８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５９】
本願の一発明によれば、絶縁膜に形成された溝の内部に下部電極を形成する情報蓄積用容量素子を備えたＤＲＡＭの信頼性、製造歩留まりを向上させることができる。
【００６０】
本願の一発明によれば、絶縁膜に形成した溝またはスルーホールの内部に歩留まりよく導電層を形成することができる。
【００６１】
本願の一発明によれば、絶縁膜に形成した溝またはスルーホールの内部に少ない工程で導電層を形成することができる。
【発明を実施するための最良の形態】
【００６２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００６３】
（実施の形態１）
本発明の実施形態１であるＤＲＡＭ（Dynamic Random Access Memory）の製造方法を図１〜図１４を用いて工程順に説明する。
【００６４】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面に素子分離溝２を形成した後、基板１にｐ型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル３を形成する。素子分離溝２を形成するには、例えば基板１の素子分離領域をエッチングして溝を形成した後、溝の内部および基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜５を堆積し、続いて溝の外部の酸化シリコン膜５を化学機械研磨(Chemical Mechanical Polishing; ＣＭＰ)法で除去して溝の内部のみに酸化シリコン膜５を残す。
【００６５】
次に、基板１をスチーム酸化してｐ型ウエル３の表面にゲート酸化膜６を形成した後、ゲート酸化膜６上にゲート電極７（ワード線ＷＬ）を形成する。ゲート電極７（ワード線ＷＬ）を形成するには、例えば基板１上にリン（Ｐ）などのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法で窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜８を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングする。
【００６６】
次に、図２に示すように、ゲート電極７の両側のｐ型ウエル３にリン（Ｐ）などのｎ型不純物をイオン注入してｎ−型半導体領域９を形成し、続いてゲート電極７（ワード線ＷＬ）の上部にＣＶＤ法で窒化シリコン膜１０および酸化シリコン膜１１を堆積した後、酸化シリコン膜１１の表面を化学機械研磨法で平坦化する。
【００６７】
次に、図３に示すように、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１１および窒化シリコン膜１０をドライエッチングすることにより、ｎ−型半導体領域９の上部にコンタクトホール１２、１３を形成する。酸化シリコン膜１１のエッチングは、窒化シリコン膜１０に対する酸化シリコン膜１１のエッチング選択比が十分に大きくなる条件で行い、下層の窒化シリコン膜１０が除去されないようにする。また、窒化シリコン膜１０のエッチングは、基板１に対する窒化シリコン膜１０のエッチング選択比が十分に大きくなる条件で行い、基板１が深く削れないようにする。さらに、窒化シリコン膜１０のエッチングは、窒化シリコン膜１０を異方的にエッチングする条件で行い、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０を残す。これにより、コンタクトホール１２、１３がゲート電極７（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成されるので、コンタクトホール１２、１３とゲート電極７（ワード線ＷＬ）との合わせ余裕が不要となり、ＤＲＡＭのメモリセルサイズを縮小することができる。
【００６８】
次に、コンタクトホール１２、１３を通じてｐ型ウエル３にリンまたはヒ素（Ａｓ）などのｎ型不純物をイオン打ち込みすることによって、ｎ＋型半導体領域１４（ソース、ドレイン）を形成する。ここまでの工程で、ゲート酸化膜６、ゲート電極７およびｎ＋型半導体領域１４（ソース、ドレイン）を有するｎチャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００６９】
次に、コンタクトホール１２、１３の内部にプラグ１５を形成する。プラグ１５を形成するには、例えばコンタクトホール１２、１３の内部および酸化シリコン膜１１の上部にリンなどのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多結晶シリコン膜をドライエッチング（または化学機械研磨法）で除去し、多結晶シリコン膜をコンタクトホール１２、１３の内部のみに残す。
【００７０】
次に、図４に示すように、酸化シリコン膜１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたドライエッチングでコンタクトホール１２の上部の酸化シリコン膜１６にスルーホール１７を形成した後、スルーホール１７の内部にプラグ１８を形成し、さらにプラグ１８の上部にビット線ＢＬを形成する。
【００７１】
プラグ１８を形成するには、例えばスルーホール１７の内部および酸化シリコン膜１６の上部にスパッタリング法で窒化チタン膜およびタングステン膜を堆積した後、酸化シリコン膜１６の上部の窒化チタン膜およびタングステン膜を化学機械研磨法で除去し、これらの膜をスルーホール１７の内部のみに残す。また、ビット線ＢＬを形成するには、例えば酸化シリコン膜１６の上部にスパッタリング法でタングステン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでタングステン膜をパターニングする。ビット線ＢＬは、スルーホール１７内のプラグ１８およびコンタクトホール１２内のプラグ１５を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ＋型半導体領域１４）と電気的に接続される。
【００７２】
次に、酸化シリコン膜１６の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたドライエッチングでコンタクトホール１３の上部の酸化シリコン膜１９、１６にスルーホール２１を形成した後、スルーホール２１の内部にプラグ２２を形成する。プラグ２２を形成するには、例えばスルーホール２１の内部および酸化シリコン膜１９の上部にリンなどのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、酸化シリコン膜１９の上部の多結晶シリコン膜をドライエッチング（または化学機械研磨法）で除去し、多結晶シリコン膜をスルーホール２１の内部のみに残す。
【００７３】
次に、図５に示すように、酸化シリコン膜１９の上部にＣＶＤ法で窒化シリコン膜２３を堆積し、続いて窒化シリコン膜２３の上部にＣＶＤ法で酸化シリコン膜２４を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜２４および窒化シリコン膜２３をドライエッチングすることにより、スルーホール２１の上部に溝２５を形成する。後述する情報蓄積用容量素子Ｃの下部電極は、この溝２５の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚い膜厚（例えば１μｍ以上）で堆積する必要がある。
【００７４】
酸化シリコン膜２４のエッチングは、窒化シリコン膜２３に対する酸化シリコン膜２４のエッチング選択比が大きくなる条件で行い、下層の窒化シリコン膜２３が除去されないようにする。また、窒化シリコン膜２３のエッチングは、酸化シリコン膜１９に対する窒化シリコン膜２３のエッチング選択比が大きくなる条件で行い、下層の酸化シリコン膜１９が深く削れないようにする。このように、厚い膜厚の酸化シリコン膜２４の下層にエッチングストッパとなる窒化シリコン膜２３を設けることにより、酸化シリコン膜２４をエッチングして溝２５を形成する際に下層の酸化シリコン膜１９が過剰にエッチングされる不具合が防止されるので、深い溝２５を高い寸法精度で形成することができる。
【００７５】
次に、図６に示すように、溝２５の内部および酸化シリコン膜２４の上部にリンなどのｎ型不純物をドープしたアモルファスシリコン膜２６ＡをＣＶＤ法で堆積する。アモルファスシリコン膜２６Ａは、溝２５の内壁に沿って堆積される程度の薄い膜厚（例えば５０〜６０ｎｍ程度）で形成する。
【００７６】
次に、図７に示すように、アモルファスシリコン膜２６Ａの上部にフォトレジスト膜３０をスピン塗布する。フォトレジスト膜３０は、露光部が現像液に可溶となるポジ型フォトレジスト（例えばノボラック樹脂系フォトレジスト）を使用する。
【００７７】
次に、図８に示すように、フォトレジスト膜３０の全面に露光光を照射する。このとき、溝２５の外部や溝２５の開孔端近傍のフォトレジスト膜３０は露光されるが、深い溝２５の内部のフォトレジスト膜２は露光量が不足するために露光されない。
【００７８】
次に、図９に示すように、アルカリ水溶液などを使ってフォトレジスト膜３０を現像する。このとき、露光部である溝２５の外部や溝２５の開孔端近傍のフォトレジスト膜３０は現像液に可溶となるために除去されるが、未露光部である溝２５の内部のフォトレジスト膜３０は除去されない。この結果、溝２５の外部の酸化シリコン膜２４上にはアモルファスシリコン膜２６Ａが露出するが、溝２５の内部のアモルファスシリコン膜２６Ａは、溝２５の開孔端近傍を除き、フォトレジスト膜３０で覆われたままとなる。
【００７９】
次に、図１０に示すように、フォトレジスト膜３０で覆われていない領域、すなわち溝２５の外部および溝２５の開孔端近傍のアモルファスシリコン膜２６Ａをドライエッチングで除去する。アモルファスシリコン膜２６Ａのエッチングは、フォトレジスト膜３０に対するアモルファスシリコン膜２６Ａのエッチング選択比が十分に大きくなる条件で行い、溝２５の内部のフォトレジスト膜３０で覆われたアモルファスシリコン膜２６Ａが露出して削られないようにする。
【００８０】
また、このエッチングは、アモルファスシリコン膜２６Ａを異方的にエッチングする条件で行い、溝２５の開孔端近傍においてアモルファスシリコン膜２６の上端部を溝２５の開孔端よりも僅かに下方に後退させることが望ましい。これにより、溝２５の内部に形成される下部電極の先端部（上端部）に電界が集中し難くなるため、情報蓄積用容量素子のリーク電流を低減することができる。なお、アモルファスシリコン膜２６の後退量は、次の工程でアモルファスシリコン膜２６Ａの表面に成長させるシリコン粒の直径とほぼ同程度（約５０nm）とするのがよい。後退量が少なすぎるとアモルファスシリコン膜２６の上端部に成長したシリコン粒が溝２５の開孔端よりも上方に突出するために、そこに電界が集中し易くなる。他方、後退量が多すぎると下部電極の表面積が小さくなるので、蓄積電荷量が減少する。
【００８１】
次に、図１１に示すように、溝２５の内部に残ったフォトレジスト膜３０を除去する。フォトレジスト膜３０の除去は、例えばオゾンを熱分解したときに発生する酸素ラジカルによってフォトレジストを酸化分解するオゾンアッシング法を用いて行う。このアッシングは、酸素ラジカルが多量、かつ長時間にわたって発生する条件で行い、深い溝２５の内部のアモルファスシリコン膜２６Ａを覆っているフォトレジスト膜３０を完全に分解・除去する。
【００８２】
このように、本実施の形態では、溝２５の外部のアモルファスシリコン膜２６Ａをドライエッチングで除去する際、溝２５の内部のアモルファスシリコン膜２６Ａをフォトレジスト膜３０で保護し、その後、不要となったフォトレジスト膜３０をアッシングで除去する。この方法によれば、フォトレジスト膜３０に対するアモルファスシリコン膜２６Ａのエッチング選択比が大きいため、溝２５の外部のアモルファスシリコン膜２６Ａをドライエッチングで除去する際、溝２５の内部のアモルファスシリコン膜２６Ａの削れを最小限に抑えることができる。また、溝２５の内部のフォトレジスト膜３０の除去をアッシングで行うことにより、溝２５の外部の酸化シリコン膜２４の削れを最小限に抑えることもできる。
【００８３】
次に、図１２に示すように、溝２５の内部のアモルファスシリコン膜２６Ａを加工して表面が粗面化された多結晶シリコン膜２６を形成する。多結晶シリコン膜２６を形成するには、例えばフッ酸系の洗浄液を使ってアモルファスシリコン膜２６Ａの表面を清浄化し、続いて減圧雰囲気中、アモルファスシリコン膜２６Ａにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を供給してその表面に平均粒径５０ｎｍ程度のシリコン粒を成長させた後、基板１を熱処理してアモルファスシリコン膜２６Ａを多結晶化する。表面が粗面化された多結晶シリコン膜２６はその表面積が大きいので、情報蓄積用容量素子の蓄積電荷量を増やすことができる。
【００８４】
また、本実施の形態では、溝２５の内部のアモルファスシリコン膜２６Ａを保護するフォトレジスト膜３０をアッシングで除去した後、アモルファスシリコン膜２６Ａの表面を粗面化するので、溝２５の内部のフォトレジスト膜３０を容易に除去することができる。これに対し、アモルファスシリコン膜２６Ａの表面を粗面化してからその表面を保護膜で覆い、溝２５の外部のアモルファスシリコン膜２６Ａをエッチングで除去した後に保護膜を除去する方法では、アモルファスシリコン膜２６Ａの表面の細かい凹凸の隙間に保護膜が残り易い。
【００８５】
次に、図１３に示すように、溝２５の外部の酸化シリコン膜２４の上部および溝２５の内部の多結晶シリコン膜２６の上部に高誘電率膜の一種である酸化タンタル（Ｔａ２Ｏ５）膜２８を堆積する。酸化タンタル膜２８は、例えばペンタエトキシタンタルと酸素とをソースガスに用いた熱ＣＶＤ法で形成し、その膜厚は２０ｎｍ程度とする。また、酸化タンタル膜２８の成膜に先立って多結晶シリコン膜２６を窒化処理し、その表面に薄い窒化シリコン膜を形成することによって、酸化タンタル膜２８のリーク電流を低減してもよい。その後、約８００℃の酸素雰囲気中で酸化タンタル膜２８を改質・結晶化することにより、高誘電率でリーク電流の少ない良質の酸化タンタル膜２８が得られる。
【００８６】
次に、図１４に示すように、酸化タンタル膜２８の上部にＣＶＤ法とスパッタリング法とを併用して窒化チタン（ＴｉＮ）膜２９を堆積することにより、多結晶シリコン膜２６からなる下部電極、酸化タンタル膜２８からなる容量絶縁膜および窒化チタン膜２９からなる上部電極によって構成される情報蓄積用容量素子Ｃを形成する。情報蓄積用容量素子Ｃの下部電極（多結晶シリコン膜２６）は、スルーホール２１内のプラグ２２およびコンタクトホール１３内のプラグ１５を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（ｎ＋型半導体領域１４）と電気的に接続される。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓと、これに直列に接続された情報蓄積用容量素子Ｃとによって構成されるＤＲＡＭのメモリセルが完成する。
【００８７】
その後、情報蓄積用容量素子Ｃの上部に２層程度のアルミニウム（Ａｌ）配線を形成し、さらにその上部に酸化シリコン膜と窒化シリコン膜との積層膜などによって構成されるパッシベーション膜を形成するが、その図示および説明は省略する。
【００８８】
なお、本実施の形態では、酸化シリコン膜２４に形成した溝２５の内部に多結晶シリコン膜２６からなる下部電極を形成したが、下部電極材料は多結晶シリコンに限定されるものではない。また、容量絶縁膜材料や上部電極材料も酸化タンタルや窒化チタンに限定されるものではない。下部電極や上部電極は、例えばタングステン膜、白金、ルテニウム、イリジウムなどで構成することもできる。また、容量絶縁膜は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）、ＰＬＴ（ＰｂＬａＸＴｉ１−ＸＯ３）、ＰＬＺＴなどの金属酸化物からなる高誘電率膜や強誘電体膜などで構成することもできる。
【００８９】
（実施の形態２）
前記情報蓄積用容量素子Ｃの下部電極（多結晶シリコン膜２６）は、次のような方法で形成することもできる。
【００９０】
まず、図１５に示すように、ビット線ＢＬを覆う酸化シリコン膜１９の上方に窒化シリコン膜２３と厚い膜厚の酸化シリコン膜２４とを堆積し、続いて酸化シリコン膜２４および窒化シリコン膜２３に深い溝２５を形成した後、溝２５の内部および酸化シリコン膜２４の上部にアモルファスシリコン膜２６Ａを堆積する。ここまでは、前記実施の形態１の図１〜図６に示す工程と同じである。
【００９１】
次に、図１６に示すように、アモルファスシリコン膜２６Ａの表面にシリコン粒を成長させた後、基板１を熱処理してアモルファスシリコン膜２６Ａを多結晶化することにより、溝２５の内部および酸化シリコン膜２４の上部に表面が粗面化された多結晶シリコン膜２６を形成する。アモルファスシリコン膜２６Ａの粗面化処理は、前記実施の形態１と同じ方法で行う。
【００９２】
次に、図１７に示すように、多結晶シリコン膜２６の上部にポジ型のフォトレジスト膜３０をスピン塗布し、続いてフォトレジスト膜３０の全面に露光光を照射した後、図１８に示すように、フォトレジスト膜３０を現像して露光部を除去することにより、溝２５の内部に未露光のフォトレジスト膜３０を残す。
【００９３】
次に、図１９に示すように、フォトレジスト膜３０で覆われていない溝２５の外部および溝２５の開孔端近傍の多結晶シリコン膜２６をドライエッチングで除去する。多結晶シリコン膜２６のエッチングは、前記実施の形態１で行ったアモルファスシリコン膜２６Ａのエッチングと同様、フォトレジスト膜３０に対する多結晶シリコン膜２６のエッチング選択比が十分に大きくなる条件で行い、溝２５の内部のフォトレジスト膜３０で覆われたアモルファスシリコン膜２６Ａが露出して削られないようにする。また、このエッチングは、多結晶シリコン膜２６を異方的にエッチングする条件で行い、溝２５の開孔端近傍においてアモルファスシリコン膜２６の上端部を溝２５の開孔端よりも僅かに下方に後退させることが望ましい。
【００９４】
なお、表面に粗面化処理が施された多結晶シリコン膜２６をエッチングする場合は、膜の表面形状に沿ってエッチングが進行するために、溝２５の外部の酸化シリコン膜２４の上部に多結晶シリコン膜２６のエッチング残りが生じ易い。このエッチング残りは、隣接する溝２５の間で下部電極同士が短絡する原因となるため、上記多結晶シリコン膜２６をエッチングする際は、この点に配慮したエッチング条件を選定する必要がある。
【００９５】
次に、図２０に示すように、前述したオゾンアッシング法などを用いて溝２５の内部に残ったフォトレジスト膜３０を除去し、多結晶シリコン膜２６を露出させる。このとき、多結晶シリコン膜２６の表面に形成されたシリコン粒の隙間などにフォトレジスト膜３０のアッシング残りが生じると、情報蓄積用容量素子Ｃの蓄積電荷量の減少を引き起こす。従って、溝２５の内部のフォトレジスト膜３０を除去する際は、この点に配慮したアッシング条件を選定する必要がある。
【００９６】
その後、図２１に示すように、溝２５の外部の酸化シリコン膜２４の上部および溝２５の内部の多結晶シリコン膜２６の上部に酸化タンタル膜２８を堆積し、続いて酸化タンタル膜２８を改質・結晶化するための熱処理を行った後、酸化タンタル膜２８の上部に窒化チタン膜２９を堆積することにより、多結晶シリコン膜２６からなる下部電極、酸化タンタル膜２８からなる容量絶縁膜および窒化チタン膜２９からなる上部電極によって構成される情報蓄積用容量素子Ｃを形成する。酸化タンタル膜２８および窒化チタン膜２９は、前記実施の形態１と同様の方法で形成する。
【００９７】
このように、本実施の形態では、溝２５の外部の多結晶シリコン膜２６をドライエッチングで除去する際、溝２５の内部の多結晶シリコン膜２６をフォトレジスト膜３０で保護し、その後、不要となったフォトレジスト膜３０をアッシングで除去する。この方法によれば、フォトレジスト膜３０に対する多結晶シリコン膜２６のエッチング選択比が大きいため、溝２５の外部のアモルファスシリコン膜２６をドライエッチングで除去する際、溝２５の内部の多結晶シリコン膜２６の削れを最小限に抑えることができる。また、溝２５の内部のフォトレジスト膜３０の除去をアッシングで行うことにより、溝２５の外部の酸化シリコン膜２４の削れを最小限に抑えることもできる。
【００９８】
（実施の形態３）
本発明の実施形態３であるプラグの形成方法を図２２〜図３３を用いて工程順に説明する。
【００９９】
まず、図２２に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面に素子分離溝２を形成した後、基板１の一部にｐ型不純物（ホウ素）をイオン注入してｐ型ウエル３を形成し、他の一部にｎ型不純物（リンまたはヒ素）をイオン注入してｎ型ウエル４を形成する。
【０１００】
次に、周知のＣＭＯＳプロセスに従ってｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴＱｎを形成し、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴＱｐを形成する。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート酸化膜６、ゲート電極７およびｎ＋型半導体領域（ソース、ドレイン）３１で構成され、ｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート酸化膜６、ゲート電極７およびｐ＋型半導体領域（ソース、ドレイン）３２で構成される。
【０１０１】
次に、図２３に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部にＣＶＤ法で酸化シリコン膜３３を堆積し、続いて酸化シリコン膜３３の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜３３をドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）３１の上部にコンタクトホール３４、３５を形成し、ｐ＋型半導体領域（ソース、ドレイン）３２の上部にコンタクトホール３６、３７を形成する。またこのとき同時に、ゲート電極７の上部にコンタクトホール３８を形成する。
【０１０２】
次に、酸化シリコン膜３３の上部に第１層目の配線４１〜４７を形成する。配線４１〜４７を形成するには、例えばコンタクトホール３４〜３８の内部および酸化シリコン膜３３の上部にスパッタリング法またはＣＶＤ法で窒化チタン膜を堆積し、続いて窒化チタン膜の上部にＣＶＤ法でタングステン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでタングステン膜および窒化チタン膜をパターニングする。
【０１０３】
上記コンタクトホール３４〜３８の内部にはプラグを形成してもよい。この場合は、まず、コンタクトホール３４〜３８の内部および酸化シリコン膜３３の上部にスパッタリング法またはＣＶＤ法で窒化チタン膜を堆積し、続いて窒化チタン膜の上部にＣＶＤ法でタングステン膜を堆積した後、化学機械研磨法で酸化シリコン膜３３の上部のタングステン膜および窒化チタン膜を除去することによって、コンタクトホール３４〜３８の内部にプラグを形成する。次に、酸化シリコン膜３３の上部にスパッタリング法でタングステン膜を堆積し、フォトレジスト膜をマスクにしたドライエッチングでタングステン膜をパターニングすることによって、第１層目の配線４１〜４７を形成する。
【０１０４】
次に、図２４に示すように、酸化シリコン膜３３の上部にＣＶＤ法で酸化シリコン膜４８を堆積し、続いて酸化シリコン膜４８の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜４８をドライエッチングすることにより、第１層目の配線４１、４３、４４、４６、４７の上部にスルーホール５１〜５５を形成する。
【０１０５】
次に、図２５に示すように、スルーホール５１〜５５の内部および酸化シリコン膜４８の上部にバリアメタル膜５６を形成する。このバリアメタル膜５６は、次の工程でスルーホール５１〜５５の内部に形成されるプラグと酸化シリコン膜４８との接着力を向上させるための接着層であり、例えばスパッタリング法またはＣＶＤ法で堆積した窒化チタン膜からなる。
【０１０６】
次に、図２６に示すように、バリアメタル膜５６の上部にポジ型のフォトレジスト膜４０をスピン塗布した後、図２７に示すように、フォトレジスト膜４０の全面に露光光を照射する。このとき、スルーホール５１〜５５の外部やスルーホール５１〜５５の開孔端近傍のフォトレジスト膜４０は露光されるが、スルーホール５１〜５５の内部のフォトレジスト膜４０は露光量が不足するので露光されない。
【０１０７】
次に、図２８に示すように、フォトレジスト膜４０を現像して露光部を除去し、スルーホール５１〜５５の内部に未露光のフォトレジスト膜４０を残した後、図２９に示すように、スルーホール５１〜５５の外部のバリアメタル膜５６をドライエッチングで除去する。このとき、スルーホール５１〜５５の内部のバリアメタル膜５６は、その表面がフォトレジスト膜４０で覆われているので、除去されずに残る。バリアメタル膜５６のエッチングは、フォトレジスト膜４０に対するバリアメタル膜５６のエッチング選択比が十分に大きくなる条件で行い、スルーホール５１〜５５の内部のフォトレジスト膜４０で覆われたバリアメタル膜５６が露出して削られないようにする。
【０１０８】
次に、図３０に示すように、スルーホール５１〜５５の内部に残ったフォトレジスト膜４０をオゾンアッシング法などを用いて除去した後、図３１に示すように、スルーホール５１〜５５の内部に露出したバリアメタル膜５６の表面に選択ＣＶＤ法などを用いてタングステン膜５７を成長させる。このタングステン膜５７は、前記第１層目の配線４１、４３、４４、４６、４７と次の工程で酸化シリコン膜４８の上部に形成される第２層目の配線とを電気的に接続するプラグ材料として使用される。
【０１０９】
次に、図３２に示すように、スルーホール５１〜５５の外部に露出したタングステン膜５７をドライエッチング（または化学機械研磨法で研磨）してその表面の高さを酸化シリコン膜４８の表面の高さとほぼ同じにした後、図３３に示すように、酸化シリコン膜４８の上部に第２層目の配線６１〜６４を形成する。配線６１〜６４を形成するには、例えば酸化シリコン膜４８の上部にスパッタリング法でタングステン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでタングステン膜をパターニングする。
【０１１０】
（実施の形態４）
本発明の実施形態４であるプラグの形成方法を図３４〜図３９を用いて工程順に説明する。
【０１１１】
まず、図３４に示すように、前記実施の形態３と同様の方法でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に第１層目の配線４１〜４７を形成し、続いて第１層目の配線４１〜４７の上部に堆積した酸化シリコン膜４８をドライエッチングしてスルーホール５１〜５５を形成する。
【０１１２】
次に、図３５に示すように、スルーホール５１〜５５の内部および酸化シリコン膜４８の上部に接着層となるバリアメタル膜５６を形成した後、バリアメタル膜５６の上部にスピン塗布したポジ型のフォトレジスト膜４０を全面露光する。このとき、酸化シリコン膜４８の上部およびスルーホール５１〜５５の上部のフォトレジスト膜４０は露光されるが、露光量が不足するスルーホール５１〜５５の内部のフォトレジスト膜４０は露光されない。
【０１１３】
次に、フォトレジスト膜４０を現像して露光部を除去し、スルーホール５１〜５５の内部に未露光のフォトレジスト膜４０を残した後、図３６に示すように、フォトレジスト膜４０で覆われていない酸化シリコン膜４８の上部のバリアメタル膜５６をドライエッチングで除去し、さらにスルーホール５１〜５５の内部に残ったフォトレジスト膜４０をオゾンアッシング法などを用いて除去する。
【０１１４】
次に、図３７に示すように、スルーホール５１〜５５の内部および酸化シリコン膜４８の上部にシード層６５を形成する。このシード層６５は、次の工程でスルーホール５１〜５５の内部に形成されるプラグの下地層となるもので、例えばスパッタリング法で堆積した銅（Ｃｕ）膜からなる。
【０１１５】
次に、図３８に示すように、シード層６５の表面に無電解メッキ法または蒸着法を用いて銅膜６６を堆積した後、図３９に示すように、スルーホール５１〜５５の外部の銅膜６６およびシード層６５を化学機械研磨法で除去することにより、スルーホール５１〜５５の内部に銅膜６６およびシード層６５からなるプラグ６６Ａ〜６６Ｅを形成する。
【０１１６】
一般に、銅は酸化シリコン膜中に拡散し易いという性質や、酸化シリコン膜に対する接着力が弱いという性質がある。そのため、酸化シリコン膜に形成した溝やスルーホールの内部に銅のプラグや配線を形成する場合は、銅膜と酸化シリコン膜との間に銅の拡散を抑制し、かつ酸化シリコンに対する接着力が大きい窒化チタン膜などのバリアメタル膜を設ける必要がある。
【０１１７】
このような理由から、化学機械研磨法を使った銅プラグや銅配線の形成工程では、溝やスルーホールの外部の酸化シリコン膜上に形成された銅膜や銅のシード層を研磨・除去した後、さらにその下層の銅とは材質が異なるバリアメタル膜を研磨・除去しなければならないので、化学機械研磨工程が煩雑になる。
【０１１８】
これに対し、上記した本実施の形態の銅プラグ形成方法によれば、化学機械研磨工程に先立ってスルーホール５１〜５５の外部のバリアメタル膜５６をドライエッチングで除去し、その後、銅膜６６およびこれと同じ材質からなるシード層６５を研磨・除去するので、化学機械研磨工程が簡略になる。なお、銅の拡散を防ぐバリアメタル膜は、窒化チタン膜の他、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜などで構成することもできる。
【０１１９】
（実施の形態５）
本発明の実施形態５であるデュアルダマシン方式を用いた埋込み銅配線の形成方法を図４０〜図４９を用いて工程順に説明する。
【０１２０】
まず、図４０に示すように、前記実施の形態３、４と同様の方法でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成し、続いてそれらの上部に第１層目の配線４１〜４７を形成した後、図４１に示すように、第１層目の配線４１〜４７の上部にＣＶＤ法で酸化シリコン膜６８を堆積する。
【０１２１】
次に、図４２に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで配線４１、４３、４４、４６、４７の上部の酸化シリコン膜６８にスルーホール７１〜７５を形成した後、図４３に示すように、スルーホール７１〜７５の内部および酸化シリコン膜６８の上部にポジ型のフォトレジスト膜５０をスピン塗布する。
【０１２２】
次に、図４４に示すように、フォトマスク４９を通して配線形成領域のフォトレジスト膜５０に選択的に露光光を照射する。このとき、スルーホール７１〜７５の内部のフォトレジスト膜５０は、スルーホール７１〜７５の途中までは露光されるが、途中よりも下方は露光量が不足するために露光されない。
【０１２３】
次に、図４５に示すように、フォトレジスト膜５０を現像して露光部を除去し、未露光のフォトレジスト膜５０を残す。このとき、スルーホール７１〜７５の内部は、途中よりも上のフォトレジスト膜５０のみが除去されるので、途中よりも下方にフォトレジスト膜５０が残った状態となる。
【０１２４】
次に、図４６に示すように、フォトレジスト膜５０をマスクにして配線形成領域の酸化シリコン膜６８をドライエッチングすることによって、配線溝７６〜７９を形成する。酸化シリコン膜６８のエッチングは、フォトレジスト膜５０に対する比べて酸化シリコン膜６８のエッチング選択比が十分に大きくなる条件で行い、スルーホール７１〜７５の内部のフォトレジスト膜５０が配線溝７６〜７９の底部に露出した時点でエッチングを停止する。
【０１２５】
次に、図４７に示すように、スルーホール７１〜７５の内部に残ったフォトレジスト膜５０をオゾンアッシング法などを用いて除去した後、図４８に示すように、配線溝７６〜７９およびその下部のスルーホール７１〜７５の内部に接着層となるバリアメタル膜５６を形成した後、バリアメタル膜５６の上部に銅膜８６を堆積する。バリアメタル膜５６は、例えばＣＶＤ法で堆積した窒化チタン膜からなる。また、銅膜８６は、スパッタリング法などを用いて堆積する。
【０１２６】
次に、図４９に示すように、配線溝７６〜７９の外部の銅膜８６およびバリアメタル膜５６を化学機械研磨法で除去することによって、配線溝７６〜７９の内部およびその下部のスルーホール７１〜７５の内部に埋込み銅配線８６Ａ〜８６Ｄを形成する。
【０１２７】
通常、配線溝およびその下部のスルーホールに同時に埋込み配線を形成するデュアルダマシン・プロセスでは、酸化シリコン膜に配線溝とスルーホールとを形成する際、配線溝とスルーホールとの境界部にエッチングストッパとなる絶縁膜（例えば窒化シリコン膜）を形成することによって配線溝の深さを規定する。すなわち、第１酸化シリコン膜の上部に窒化シリコン膜を挟んで第２酸化シリコン膜を堆積し、続いて第２酸化シリコン膜、窒化シリコン膜および第１酸化シリコン膜をドライエッチングしてスルーホールを形成した後、窒化シリコン膜をエッチングストッパにしてその上部の第２酸化シリコン膜をドライエッチングする。これにより、第２酸化シリコン膜に配線溝が形成され、その下部の窒化シリコン膜および第１酸化シリコン膜にスルーホールが残る。しかし、このようなデュアルダマシン・プロセスは、１層の埋込み配線を形成するのに３層の絶縁膜（第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜）を必要とするので、工程が増加するという問題がある。また、酸化シリコン膜よりも誘電率が高い窒化シリコン膜を含んだ絶縁膜に埋込み銅配線を形成すると、その寄生容量が増加するという問題もある。
【０１２８】
これに対し、スルーホール７１〜７５の内部に埋め込んだフォトレジスト膜５０をエッチングストッパにして配線溝７６〜７９を形成する本実施の形態によれば、一層の酸化シリコン膜６８にスルーホール７１〜７５および配線溝７６〜７９を形成するので、デュアルダマシン・プロセスの工程を短縮することができる。また、誘電率が高い絶縁膜（窒化シリコン膜）をエッチングストッパに使用しないので、埋込み銅配線８６Ａ〜８６Ｅの寄生容量を低減することもできる。
【０１２９】
（実施の形態６）
本発明の実施形態６であるセルフアライン・コンタクトホールの形成方法を図５０〜図５８を用いて工程順に説明する。
【０１３０】
まず、図５０に示すように、基板１の主面に酸化シリコン膜５を埋め込んだ素子分離２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いてｐ型ウエル３およびｎ型ウエル４の表面にゲート酸化膜６を形成した後、ゲート酸化膜６の上部にゲート電極７を形成する。ゲート電極７を形成するには、例えば基板１上にリンなどのｎ型不純物をドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法で窒化タングステン膜およびタングステン膜を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜８を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングする。ゲート電極７の上部の窒化シリコン膜８は、後述するコンタクトホールをゲート電極７に対して自己整合（セルフアライン）で形成するために必要な絶縁膜である。
【０１３１】
次に、図５１に示すように、ｐ型ウエル３にリンなどのｎ型不純物をイオン注入してｎ−型半導体領域９を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入してｐ−型半導体領域２０を形成した後、ゲート電極７の上部にＣＶＤ法で窒化シリコン膜２７および酸化シリコン膜１１を堆積し、続いて酸化シリコン膜１１の表面を化学機械研磨法で平坦化する。窒化シリコン膜２７は、後述するコンタクトホールを素子分離溝２に対して自己整合で形成するために必要な絶縁膜である。
【０１３２】
コンタクトホールをゲート電極７および素子分離溝２に対してそれぞれ自己整合で形成する場合は、上記のようにゲート電極７の上部に窒化シリコン膜８を形成し、さらに素子分離溝２の上部に窒化シリコン膜２７を形成する。そのため、ここまでの工程で拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）および素子分離溝２は１層の窒化シリコン膜２７で覆われ、ゲート電極７は２層の窒化シリコン膜８、２７で覆われる。
【０１３３】
次に、図５２に示すように、フォトレジスト膜（図示せず）をマスクにして拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部の酸化シリコン膜１１をドライエッチングする。またこのとき同時に、ゲート電極７の上部の酸化シリコン膜１１をドライエッチングする。酸化シリコン膜１１のエッチングは、窒化シリコン膜２７に対する酸化シリコン膜１１のエッチング選択比が大きくなる条件で行い、下層の窒化シリコン膜２７が除去されないようにする。
【０１３４】
窒化シリコン膜２７をエッチングストッパにしてその上部の酸化シリコン膜１１をドライエッチングすると、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部には１層の窒化シリコン膜２７が残り、ゲート電極７の上部には２層の窒化シリコン膜８、２７が残る。そのため、次の工程で拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部の１層の窒化シリコン膜２７をドライエッチングしてそれらの上部にコンタクトホールを形成する際、同時にゲート電極７の上部の２層の窒化シリコン膜８、２７をドライエッチングしてその上部にコンタクトホールを形成しようとすると、基板１および素子分離溝２内の酸化シリコン膜５が深く削れてしまい、リーク電流の増加といった素子特性の劣化を引き起こす。従って、基板１や酸化シリコン膜５の過剰な削れを防ぐためには、ゲート電極７の上部の窒化シリコン膜８、２７のエッチングと、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部の窒化シリコン膜２７のエッチングとを別工程で行う必要があり、フォトマスクが２枚必要となる。
【０１３５】
そこで本実施の形態では、窒化シリコン膜２７をエッチングストッパにしてその上部の酸化シリコン膜１１をドライエッチングした後、図５３に示すように、酸化シリコン膜１１の上部にポジ型のフォトレジスト膜６０をスピン塗布し、続いてフォトレジスト膜６０の全面に露光光を照射する。このとき、ゲート電極７の上方のフォトレジスト膜６０は、その膜厚が薄いために露光されるが、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上方のフォトレジスト膜６０は、その膜厚が厚いために途中までしか露光されない。
【０１３６】
次に、図５４に示すように、フォトレジスト膜６０を現像して露光部を除去する。このとき、ゲート電極７の上部（図の矢印で示す箇所）は、フォトレジスト膜６０が除去されて窒化シリコン膜２７が露出するが、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部は、未露光のフォトレジスト膜６０が残るので窒化シリコン膜２７は露出しない。
【０１３７】
次に、図５５に示すように、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部のフォトレジスト膜６０をマスクにしてゲート電極７の上部の窒化シリコン膜２７、８をドライエッチングする。このエッチングは、酸化シリコン膜１１に対する窒化シリコン膜２７、８のエッチング選択比が十分に大きくなる条件で行い、ゲート電極７を覆う窒化シリコン膜８の膜厚が拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）を覆う窒化シリコン膜２７の膜厚とほぼ同じになった時点でエッチングを停止する。
【０１３８】
次に、図５６に示すように、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部に残ったフォトレジスト膜６０をオゾンアッシング法で除去した後、図５７に示すように、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）を覆う窒化シリコン膜２７とゲート電極７を覆う窒化シリコン膜８とをドライエッチングで除去することにより、ｎ−型半導体領域９の上部にコンタクトホール９１、９２を形成し、ｐ−型半導体領域２０の上部にコンタクトホール９３、９４を形成し、ゲート電極７の上部にコンタクトホール９５を形成する。窒化シリコン膜８、２７のエッチングは、それらを異方的にエッチングする条件で行い、ゲート電極７の側壁に窒化シリコン膜２７を残すようにする。
【０１３９】
上記した窒化シリコン膜８、２７のエッチングは、拡散層（ｎ−型半導体領域９、ｐ−型半導体領域２０）の上部の窒化シリコン膜２７とゲート電極７の上部の窒化シリコン膜８とをほぼ同じ膜厚にしてから行うため、それらを同時にエッチングしても素子分離溝２内の酸化シリコン膜５や基板１が深く削られることはない。
【０１４０】
このように、本実施形態６によれば、コンタクトホール９１〜９４をゲート電極７および素子分離溝２に対して自己整合で形成する際、ゲート電極７の上部のコンタクトホール９５を同時に形成することができるので、コンタクトホール９１〜９５を形成するためのフォトマスクが１枚で済む。
【０１４１】
次に、図５８に示すように、コンタクトホール９１、９２を通じてｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン注入してｎ＋型半導体領域（ソース、ドレイン）３１を形成することにより、ｎチャネル型ＭＩＳＦＥＴＱｎを形成する。また、コンタクトホール９３、９４を通じてｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入してｐ＋型半導体領域（ソース、ドレイン）３２を形成することにより、ｐチャネル型ＭＩＳＦＥＴＱｐを形成する。その後、前記実施の形態３〜５と同様の方法で酸化シリコン膜１１の上部に第１層目の配線４１〜４７を形成する。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４３】
本発明は、例えばスタックド・キャパシタ構造のＤＲＡＭのように、絶縁膜に形成した深い溝の内部に導電層を形成する半導体集積回路装置の製造に利用されるものである。
【図面の簡単な説明】
【０１４４】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【０１４５】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
６  ゲート酸化膜
７  ゲート電極
８  窒化シリコン膜
９  ｎ−半導体領域
１０  窒化シリコン膜
１１  酸化シリコン膜
１２、１３  コンタクトホール
１４  ｎ＋半導体領域
１５  プラグ
１６  酸化シリコン膜
１７  スルーホール
１８  プラグ
１９  酸化シリコン膜
２０  ｐ−半導体領域
２１  スルーホール
２２  プラグ
２３  窒化シリコン膜
２４  酸化シリコン膜
２５  溝
２６Ａ  アモルファスシリコン膜
２６  多結晶シリコン膜
２７  窒化シリコン膜
２８  酸化タンタル膜
２９  窒化チタン膜
３０  フォトレジスト膜
３１  ｎ＋型半導体領域（ソース、ドレイン）
３２  ｐ＋型半導体領域（ソース、ドレイン）
３３  酸化シリコン膜
３４〜３８  コンタクトホール
４０  フォトレジスト膜
４１〜４７  配線
４８  酸化シリコン膜
４９  フォトマスク
５０  フォトレジスト膜
５１〜５５  スルーホール
５６  バリアメタル膜
５７  タングステン膜
６０  フォトレジスト膜
６１〜６４  配線
６５  シード層
６６  銅膜
６６Ａ〜６６Ｅ  プラグ
６８  酸化シリコン膜
７１〜７５  スルーホール
７６〜７９  配線溝
８６  銅膜
８６Ａ〜８６Ｄ  埋込み銅配線
９１〜９５  コンタクトホール
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2006191137.tif 000003
【図２】
2006191137.tif 000004
【図３】
2006191137.tif 000005
【図４】
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【図５】
2006191137.tif 000007
【図６】
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【図７】
2006191137.tif 000009
【図９】
2006191137.tif 000010
【図１０】
2006191137.tif 000011
【図１１】
2006191137.tif 000012
【図１２】
2006191137.tif 000013
【図１３】
2006191137.tif 000014
【図１４】
2006191137.tif 000015
【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３６】
2006191137.tif 000034
【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
2006191137.tif 000040
【図４３】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
2006191137.tif 000047
【図５１】
2006191137.tif 000048
【図５２】
2006191137.tif 000049
【図５４】
2006191137.tif 000050
【図５５】
2006191137.tif 000051
【図５６】
2006191137.tif 000052
【図５７】
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【図５８】
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【図８】
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【図１７】
2006191137.tif 000056
【図２７】
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【図３５】
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【図４４】
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【図５３】
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