(57)【要約】【課題】  チャネル領域端部のテーパ角の大きさに拘わらず実質的にチャネル領域全体を部分空乏型にすることができ特性バラツキを抑制した、改善された薄膜トランジスタを提供することである。【解決手段】  上記の課題を解決した半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１の導電型のチャネル領域と、前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の高濃度拡散領域と、前記チャネル領域に接続され、このチャネル領域の電位を固定する第１の導電型のボディ端子と、前記チャネル領域上に設けられた絶縁膜と、前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、前記チャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加したチャネル端領域とを具備することを特徴とする。【選択図】      図１
2006049823.tif 000002
【特許請求の範囲】
【請求項１】
基板の一面側に設けられた半導体層と、
前記半導体層に設けられた第１の導電型のチャネル領域と、
前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の高濃度拡散領域と、
前記チャネル領域に接続され、このチャネル領域の電位を固定する第１の導電型のボディ端子と、
前記チャネル領域上に設けられた絶縁膜と、
前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、
前記チャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加したチャネル端領域とを具備することを特徴とする半導体装置。
【請求項２】
基板の一面側に設けられた半導体層と、
前記半導体層に設けられた第１の導電型のチャネル領域と、
前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の低濃度拡散領域と、
前記各低濃度拡散領域の外側の前記半導体層に設けられた第２の導電型の高濃度拡散領域と、
前記チャネル領域に接続され、このチャネル領域の電位を固定する第１の導電型のボディ端子と、
前記チャネル領域上に設けられた絶縁膜と、
前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、
前記チャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加したチャネル端領域とを具備することを特徴とする半導体装置。
【請求項３】
前記チャネル端領域の不純物濃度は、前記チャネル領域の不純物濃度の１０倍以上であることを特徴とする、請求項１若しくは２に記載の半導体装置。
【請求項４】
基板の一面側に設けられた半導体層と、
前記半導体層に設けられた第１及び第２の半導体素子を含む半導体装置であって、
前記第１の半導体素子は、
前記半導体層に設けられた第１の導電型の第１のチャネル領域と、
前記第１のチャネル領域に隣接し、この第１のチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の第１の高濃度拡散領域と、
前記第１のチャネル領域に接続され、この第１のチャネル領域の電位を固定する第１の導電型の第１のボディ端子と、
前記第１のチャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に前記第１のチャネル領域を覆って設けられた第１のゲート電極と、
前記第１のチャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加した第１のチャネル端領域とを具備し、
前記第２の半導体素子は、
前記半導体層に設けられた第２の導電型の第２のチャネル領域と、
前記第２のチャネル領域に隣接し、この第２のチャネル領域の両側に対向して前記半導体層に離間して設けられた第１の導電型の第２の高濃度拡散領域と、
前記第２のチャネル領域に接続され、この第２のチャネル領域の電位を固定する前記半導体層に設けられた第２の導電型の第２のボディ端子と、
前記第２のチャネル領域上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に前記第２のチャネル領域を覆って設けられた第２のゲート電極と、
前記第２のチャネル領域の端部であって、前記半導体層の端部に設けられた第２の導電型の不純物を添加した第２のチャネル端領域とを具備することを特徴とする半導体装置。
【請求項５】
基板の一面側に設けられた半導体層と、
前記半導体層に設けられた第１及び第２の半導体素子を含む半導体装置であって、
前記第１の半導体素子は、
前記半導体層に設けられた第１の導電型の第１のチャネル領域と、
前記第１のチャネル領域に隣接し、この第１のチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の第１の低濃度拡散領域と、
前記第１の低濃度拡散領域の外側の前記半導体層に設けられた第２の導電型の第１の高濃度拡散領域と、
前記第１のチャネル領域に接続され、この第１のチャネル領域の電位を固定する前記半導体層に設けられた第１の導電型の第１のボディ端子と、
前記第１のチャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、前記第１のチャネル領域を覆って設けられた第１のゲート電極と、
前記第１のチャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加した第１のチャネル端領域とを具備し、
前記第２の半導体素子は、
前記半導体層に設けられた第２の導電型の第２のチャネル領域と、
前記第２のチャネル領域に隣接し、この第２のチャネル領域の両側に対向して前記半導体層に離間して設けられた第１の導電型の第２の低濃度拡散領域と、
前記第２の低濃度拡散領域の外側の前記半導体層に設けられた第１の導電型の第２の高濃度拡散領域と、
前記第２のチャネル領域に接続され、この第２のチャネル領域の電位を固定する前記半導体層に設けられた第２の導電型の第２のボディ端子と、
前記第２のチャネル領域上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に前記第２のチャネル領域を覆って設けられた第２のゲート電極と、
前記第２のチャネル領域の端部であって、前記半導体層の端部に設けられた第２の導電型の不純物を添加した第２のチャネル端領域とを具備することを特徴とする半導体装置。
【請求項６】
前記第１の半導体素子のチャネル端領域の不純物濃度は、前記第２の半導体素子の低濃度拡散領域の不純物濃度とほぼ等しく、
前記第２の半導体素子のチャネル端領域の不純物濃度は、前記第１の半導体素子の低濃度拡散領域の不純物濃度とほぼ等しいことを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記第１の半導体素子のチャネル端領域の不純物濃度は、前記第２の半導体素子の高濃度拡散領域の不純物濃度とほぼ等しく、
前記第２の半導体素子のチャネル端領域の不純物濃度は、前記第１の半導体素子の高濃度拡散領域の不純物濃度とほぼ等しいことを特徴とする、請求項４若しくは５に記載の半導体装置。
【請求項８】
基板の一面側に設けられた半導体層と、
前記半導体層に設けられた第１の導電型のチャネル領域と、
前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の高濃度拡散領域と、
前記チャネル領域に接続され、このチャネル領域の電位を固定する前記半導体層に設けられた第１の導電型のボディ端子と、
前記チャネル領域上に設けられた絶縁膜と、
前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、
前記チャネル領域の端部であって、前記半導体層の端部に設けられた実質的に絶縁性のチャネル端領域とを具備することを特徴とする半導体装置。
【請求項９】
基板の一面側に設けられた半導体層と、
前記半導体層に設けられた第１の導電型のチャネル領域と、
前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の低濃度拡散領域と、
前記低濃度拡散領域の外側の前記半導体層に設けられた第２の導電型の高濃度拡散領域と、
前記チャネル領域に接続され、このチャネル領域の電位を固定する前記半導体層に設けられた第１の導電型のボディ端子と、
前記チャネル領域上に設けられた絶縁膜と、
前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、
前記チャネル領域の端部であって、前記半導体層の端部に設けられた実質的に絶縁性のチャネル端領域とを具備することを特徴とする半導体装置。
【請求項１０】
前記半導体装置は、実質的に部分空乏型半導体装置であることを特徴とする、請求項１ないし９のいずれか１に記載の半導体装置。
【請求項１１】
基板の一面側に形成された半導体膜をパターニングして第１の導電型の素子領域を形成する工程と、
前記素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記素子領域の一部を覆ってゲート電極を形成する工程と、
前記ゲート電極の外側に隣接する前記素子領域に第２の導電型の高濃度拡散領域を形成する工程と、
前記ゲート電極の外側の前記素子領域であって、前記高濃度拡散領域と異なる領域に第１の導電型のボディ端子を形成する工程と、
前記ゲート電極に覆われた前記素子領域の端部であって、前記高濃度拡散領域及びボディ端子と接する部分を除く領域に第１の導電型を有する不純物を添加する工程とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、液晶表示装置に用いられる薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
基板の上方に設けられた半導体層に電界効果型トランジスタを形成した、いわゆる薄膜トランジスタ（ＴＦＴ：thin film transistor）は、例えば、液晶表示装置を表示駆動するためのスイッチング素子として用いられている。
【０００３】
従来技術による薄膜トランジスタ１の一例を図１２に示す。図１２（ａ）は、斜視図であり、図１２（ｂ）は、図１２（ａ）に示した切断線１２Ｂ−１２Ｂに沿ったチャネル幅方向の断面図である。基板１０、例えば、ガラス基板上には、下地絶縁膜１２、例えば、シリコン酸化膜（ＳｉＯ２）を介して半導体層１４が形成されている。半導体層１４は、例えば、大きな結晶粒を有する多結晶シリコン層である。この半導体層１４に、例えば、チャネル領域１８、ソース及びドレイン領域２８，３０、チャネル領域１８の上方に形成されたゲート絶縁膜３４、ゲート絶縁膜３４の上方に形成されたゲート電極３６を有する薄膜トランジスタが形成される。このように、半導体層１４の上方にゲート電極３６を形成した薄膜トランジスタ１は、トップゲート型薄膜トランジスタと呼ばれている。ここでは、半導体層１４の厚さ（ボディ膜厚）が２００ｎｍの基板を使用している。
【０００４】
この薄膜トランジスタ１では、チャネル領域１８のチャネル幅方向の断面は、図１２（ｂ）示したように、その端部の側壁面が直角ではなくテーパを有し（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照）、チャネル領域１８は、チャネル平坦部１９とテーパ部２０とから構成される。特許文献１の薄膜トランジスタは、意図的に形成したテーパ部に平坦部より厚いゲート酸化膜を形成することによって、テーパ部の電界集中を緩和している。
【特許文献１】特開平８−１７２１９８号公報
【特許文献２】米国特許第６，１８４，５５６号明細書
【特許文献３】米国特許第６，７５３，５４９号明細書
【特許文献４】米国特許出願公開第２００１／００３６７１０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、微細化する上でも上記薄膜トランジスタ１のチャネル領域１８の端部は直角であることが好ましい。ところが、実際にはチャネル領域１８の端部は、製造プロセス上必然的にテーパ部２０が発生し、そのテーパ角は基板１０面内及び基板１０間で一定値に制御できていないのが現状である。すなわち、端部のテーパ角は、製造プロセス上バラツキをもち、このようなテーパ角のバラツキは、薄膜トランジスタ１の特性、例えば、しきい値、サブスレッショルド特性に影響を与えることが明らかになってきた。特に、薄膜トランジスタ１を部分空乏型で使用する場合にその影響が顕著であることが明らかになった。部分空乏型トランジスタは、動作時にチャネル領域１８の半導体層の膜厚（ボディ膜厚）全体を空乏層にせずに、その一部分にだけ空乏層を形成するものである。部分空乏型トランジスタは、完全空乏型トランジスタに比べパンチスルー耐圧を向上できるため、高耐圧トランジスタあるいは微細化に対して有利である。
【０００６】
図１３は、従来技術による部分空乏型ｎチャネル薄膜トランジスタ１のドレイン電流−ゲート電圧（Ｉ−Ｖ）特性の一例である。横軸は、ゲート電圧、縦軸は、ドレイン電流を示す。ゲート電圧が約−１Ｖから大きくなるにつれ、ドレイン電流は増加するが、図中に丸で囲った部分のように、飽和する前に曲線が歪む“こぶ”が認められる。このこぶは、テーパ部２０が存在することによって生じるものである。すなわち、ゲート電圧が、正の方向に大きくなるにしたがって、チャネル領域１８に空乏層が形成され、ドレイン電流が流れ始める。ゲート電圧がさらに大きくなるとチャネル平坦部１９では空乏層幅は広がり、ドレイン電流が大きくなる。しかし、テーパ部２０では、半導体層１４の厚さが０からボディ膜厚まで変化しているため、半導体層１４の厚さが薄い部分では低いゲート電圧で厚さ全体が空乏層になる。すなわち、完全空乏化されてしまい、空乏層がそれ以上広がらなくなる。その結果、図１３に示したように、Ｉ−Ｖ特性にこぶが生じる。
【０００７】
チャネル領域１８の不純物濃度が高い場合、あるいはゲート電圧が低い場合などのように、空乏層の厚さよりボディ膜厚が厚い場合には、部分空乏型になる。図１４は、チャネル領域１８の不純物濃度と最大空乏層幅の関係を示した図である。言い換えると、完全空乏型と部分空乏型の境界を示す図である。図１４において、曲線の下側では、完全空乏型（ＦＤ：full depletion）に、上側では、部分空乏型（ＰＤ：partial depletion）になる。例えば、チャネル領域１８の不純物濃度が１×１０１７ａｔｏｍｓ／ｃｍ３の場合には、最大空乏層幅は、約１１０ｎｍである。この場合、ボディ膜厚が２００ｎｍであれば、チャネル平坦部１９は部分空乏型になる。しかし、テーパ部２０の半導体層の膜厚が１００ｎｍ以下の部分では、完全空乏型になってしまう。このように、薄膜トランジスタで、ボディ膜厚が１００ｎｍ以下の領域とそれ以上の厚さの領域とで完全空乏型と部分空乏型とが混在すると、しきい値やサブスレッショルド特性などのバラツキの原因になることが明らかになった。
【０００８】
上記のように、薄膜トランジスタでは、素子の特性を安定させ、信頼性を向上させるために、チャネル領域１８の端部、すなわちテーパ部２０を制御することが重要である。特許文献２に、基板電位がフローティングであっても、ソース−ドレイン間の耐圧を向上させ、高信頼性と高電界移動度とを両立させる半導体装置が開示されている。この半導体装置は、チャネルを形成する空乏層がチャネル領域の端部にまで延びるのを防止するピニング領域を有する。ピニング領域には、ソース・ドレインと反対の導電型を与える不純物がドープされる。また、特許文献３には、薄膜トランジスタの特性バラツキを抑制するために、テーパ部の角度を６０°以上にすること、テーパ部を絶縁性にすること、若しくはテーパ部にソース・ドレインと反対の導電型を与える不純物がドープする技術が開示されている。さらに、特許文献４には、テーパ部の角度をＬＯＣＯＳ（local oxidation of silicon）で制御する技術が開示されている。しかし、これらの特許には、基板電位の制御に関して述べられていない。
【０００９】
本発明の目的は、上記の課題に対処するために、チャネル領域端部のテーパ角の大きさに拘わらず実質的にチャネル領域全体を部分空乏型にすることができ、完全空乏型と部分空乏型とが混在することによって生じる薄膜トランジスタの特性バラツキを改善した半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上述した課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
【００１１】
本発明の１態様による半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１の導電型のチャネル領域と、前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の高濃度拡散領域と、前記チャネル領域に接続され、このチャネル領域の電位を固定する第１の導電型のボディ端子と、前記チャネル領域上に設けられた絶縁膜と、前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、前記チャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加したチャネル端領域とを具備することを特徴とする。
【００１２】
他の１態様による半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１の導電型のチャネル領域と、前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の低濃度拡散領域と、前記各低濃度拡散領域の外側の前記半導体層に設けられた第２の導電型の高濃度拡散領域と、前記チャネル領域に接続され、このチャネル領域の電位を固定する第１の導電型のボディ端子と、前記チャネル領域上に設けられた絶縁膜と、前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、前記チャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加したチャネル端領域とを具備することを特徴とする。
【００１３】
さらに他の１態様による半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１及び第２の半導体素子を含む半導体装置であって、前記第１の半導体素子は、前記半導体層に設けられた第１の導電型の第１のチャネル領域と、前記第１のチャネル領域に隣接し、この第１のチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の第１の高濃度拡散領域と、前記第１のチャネル領域に接続され、この第１のチャネル領域の電位を固定する第１の導電型の第１のボディ端子と、前記第１のチャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に前記第１のチャネル領域を覆って設けられた第１のゲート電極と、前記第１のチャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加した第１のチャネル端領域とを具備し、前記第２の半導体素子は、前記半導体層に設けられた第２の導電型の第２のチャネル領域と、前記第２のチャネル領域に隣接し、この第２のチャネル領域の両側に対向して前記半導体層に離間して設けられた第１の導電型の第２の高濃度拡散領域と、前記第２のチャネル領域に接続され、この第２のチャネル領域の電位を固定する前記半導体層に設けられた第２の導電型の第２のボディ端子と、前記第２のチャネル領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に前記第２のチャネル領域を覆って設けられた第２のゲート電極と、前記第２のチャネル領域の端部であって、前記半導体層の端部に設けられた第２の導電型の不純物を添加した第２のチャネル端領域とを具備することを特徴とする。
【００１４】
さらに他の１態様による半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１及び第２の半導体素子を含む半導体装置であって、前記第１の半導体素子は、前記半導体層に設けられた第１の導電型の第１のチャネル領域と、前記第１のチャネル領域に隣接し、この第１のチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の第１の低濃度拡散領域と、前記第１の低濃度拡散領域の外側の前記半導体層に設けられた第２の導電型の第１の高濃度拡散領域と、前記第１のチャネル領域に接続され、この第１のチャネル領域の電位を固定する前記半導体層に設けられた第１の導電型の第１のボディ端子と、前記第１のチャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、前記第１のチャネル領域を覆って設けられた第１のゲート電極と、前記第１のチャネル領域の端部であって、前記半導体層の端部に設けられた第１の導電型の不純物を添加した第１のチャネル端領域とを具備し、前記第２の半導体素子は、前記半導体層に設けられた第２の導電型の第２のチャネル領域と、前記第２のチャネル領域に隣接し、この第２のチャネル領域の両側に対向して前記半導体層に離間して設けられた第１の導電型の第２の低濃度拡散領域と、前記第２の低濃度拡散領域の外側の前記半導体層に設けられた第１の導電型の第２の高濃度拡散領域と、前記第２のチャネル領域に接続され、この第２のチャネル領域の電位を固定する前記半導体層に設けられた第２の導電型の第２のボディ端子と、前記第２のチャネル領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に前記第２のチャネル領域を覆って設けられた第２のゲート電極と、前記第２のチャネル領域の端部であって、前記半導体層の端部に設けられた第２の導電型の不純物を添加した第２のチャネル端領域とを具備することを特徴とする。
【００１５】
さらに他の１態様による半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１の導電型のチャネル領域と、前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の高濃度拡散領域と、前記チャネル領域に接続され、このチャネル領域の電位を固定する前記半導体層に設けられた第１の導電型のボディ端子と、前記チャネル領域上に設けられた絶縁膜と、前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、前記チャネル領域の端部であって、前記半導体層の端部に設けられた実質的に絶縁性のチャネル端領域とを具備することを特徴とする。
【００１６】
さらに他の１態様による半導体装置は、基板の一面側に設けられた半導体層と、前記半導体層に設けられた第１の導電型のチャネル領域と、前記チャネル領域に隣接し、このチャネル領域の両側に対向して前記半導体層に離間して設けられた第２の導電型の低濃度拡散領域と、前記低濃度拡散領域の外側の前記半導体層に設けられた第２の導電型の高濃度拡散領域と、前記チャネル領域に接続され、このチャネル領域の電位を固定する前記半導体層に設けられた第１の導電型のボディ端子と、前記チャネル領域上に設けられた絶縁膜と、前記絶縁膜上に前記チャネル領域を覆って設けられたゲート電極と、前記チャネル領域の端部であって、前記半導体層の端部に設けられた実質的に絶縁性のチャネル端領域とを具備することを特徴とする。
【００１７】
他の１態様による半導体装置の製造方法は、基板の一面側に形成された半導体膜をパターニングして第１の導電型の素子領域を形成する工程と、前記素子領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記素子領域の一部を覆ってゲート電極を形成する工程と、前記ゲート電極の外側に隣接する前記素子領域に第２の導電型の高濃度拡散領域を形成する工程と、前記ゲート電極の外側の前記素子領域であって、前記高濃度拡散領域と異なる領域に第１の導電型のボディ端子を形成する工程と、前記ゲート電極に覆われた前記素子領域の端部であって、前記高濃度拡散領域及びボディ端子と接する部分を除く領域に第１の導電型を有する不純物を添加する工程とを具備することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、薄膜トランジスタの特性バラツキを抑制し、改善した薄膜トランジスタが可能になる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。
【００２０】
（第１の実施形態）
本発明の第１の実施形態によるトップゲート型薄膜トランジスタ３の一例を、図１に示す。図１（ａ）は、平面図であり、図１（ｂ）は、図１（ａ）に示した切断線１Ｂ−１Ｂに沿ったチャネル幅方向の断面図である。
【００２１】
支持基板１０、例えば、ガラス基板上には、下地絶縁膜１２、例えば、シリコン酸化膜を介して半導体層１４が形成される。半導体層１４は、デバイスを形成するための領域にエッチング加工される。この半導体層１４にボディ端子構造の薄膜トランジスタ３が形成される。ボディ端子構造の薄膜トランジスタ３は、例えば、半導体層１４に形成されたチャネル領域１８と、ソース及びドレイン２８，３０と、ボディ端子３２と、チャネル領域１８の上方に形成されたゲート絶縁膜３４と、ゲート絶縁膜３４の上方に形成されたゲート電極３６等から構成される。ボディ端子３２は、チャネル領域１８の電位を固定するために使用され、薄膜トランジスタ３の特性を安定化させる。
【００２２】
図１（ａ）に切断線１Ｂ−１Ｂで示した、この薄膜トランジスタ３のチャネル幅方向の断面を、図１（ｂ）示す。半導体層１４に形成されたチャネル領域１８は、テーパを有するチャネル端領域２２と平坦なチャネル平坦部１９から構成される。チャネル端領域２２には、ソース・ドレイン２８，３０とは異なる導電型を有する不純物が添加され、不純物濃度が所定の値に制御される。さらに、図１（ａ）に２２ｂで示したチャネル端領域、すなわち、チャネル領域１８からボディ端子３２を引き出した部分の半導体領域１４であってゲート電極３６に覆われている部分のテーパ部、もチャネル端領域２２と同様に、不純物濃度を制御することが好ましい。このようにチャネル端領域２２、２２ｂの不純物濃度を制御することによって、薄膜トランジスタ３の製造バラツキを減少させ、歩留まりを改善し、薄膜トランジスタ３の特性を安定化させることができる。
【００２３】
次に、この薄膜トランジスタ３の製造プロセスを、ｎチャネルトランジスタを例に、図２から図７を用いて説明する。図２から図７において、各図（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示した、図１（ｂ）と直交するチャネル長方向の断面図であり、各図（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【００２４】
（１）  まず、薄膜トランジスタの出発材料となる半導体基板１００を形成する。図２（ａ）、（ｂ）に示したように、支持基板１０、例えば、ガラス基板上に下地絶縁膜１２、例えば、酸化シリコン膜をプラズマＣＶＤ法で形成する。下地絶縁膜１２上に半導体層１４、例えば、非晶質シリコン膜をプラズマＣＶＤ法で形成する。その半導体層１４の表面にキャップ絶縁膜１６、例えば、酸化シリコン膜をプラズマＣＶＤ法で形成する。次に、図示しない結晶化装置により、所望の光強度分布を有するレーザ光を上記キャップ絶縁膜１６側から半導体層１４に照射し、半導体層１４を大きな結晶粒を有する半導体膜に結晶化する。上記レーザ光は、例えば、エキシマレーザ光をホモジナイズして光強度を均一化し、位相シフタによって位相変調して、光強度分布を形成したエネルギー光である。このようにして半導体基板１００を形成する。
【００２５】
支持基板１０は、例えば、ガラス基板、石英基板、シリコン等の半導体基板、プラスチック基板、セラミック基板を使用することができる。下地絶縁膜１２は、下地基板１０からの不純物が半導体層１４に拡散するのを防止し、結晶化過程で蓄熱作用を有する膜であり、例えば、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（ＳｉＮ膜）を使用することができる。
【００２６】
半導体層１４は、薄膜トランジスタのデバイスが形成される膜で、例えば、非晶質シリコン膜、多結晶シリコン膜を堆積し、これを任意の結晶化法により大きな結晶粒を有する多結晶膜に結晶化したシリコン膜を使用することができる。この結晶化時に、薄膜トランジスタ３のしきい値を調整するために不純物（ドーパント）、例えば、ボロンを添加することができる。半導体層１４は、結晶化シリコン層であり、その不純物濃度は、例えば、２×１０１５ａｔｏｍｓ／ｃｍ３から１×１０１８ａｔｏｍｓ／ｃｍ３である。本実施形態で用いた半導体層１４は、厚さ２００ｎｍ、不純物濃度１×１０１７ａｔｏｍｓ／ｃｍ３である。
【００２７】
キャップ絶縁膜は、例えば、ＳｉＯ２膜、ＳｉＮ膜を使用することができる。キャップ絶縁膜１６は、結晶化過程でレーザ光により加熱された熱を蓄熱する作用を有する膜であり、例えば、酸化シリコン膜や窒化シリコン膜である。
【００２８】
（２）  次にデバイスを形成するために、半導体層１４の分離工程を行う。リソグラフィ及びエッチング技術により半導体層１４を加工し、図３（ａ）、（ｂ）に示したようにデバイス領域を形成する。デバイス領域の端部の側壁は、垂直であることが好ましいが、前述のように実際にはテーパ部２０が形成される。
【００２９】
（３）  次に、半導体層１４上のキャップ絶縁膜１６を除去した後、全面にゲート絶縁膜３４を堆積する。ゲート絶縁膜３４として、例えば、ＳｉＯ２膜、ＳｉＮ膜、シリコン酸窒化膜（ＳｉＯＮ膜）を使用することができる。さらに、ゲート絶縁膜３４の上方にゲート電極用の材料である導電性膜を堆積する。ゲート電極用材料として、例えば、リン（Ｐ）若しくはヒ素（Ａｓ）等を高濃度に添加したｎ＋多結晶シリコンあるいはタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）等を主成分とする導電性材料を使用することができる。このゲート電極用材料をリソグラフィ及びエッチング技術によりパターニングして、ゲート電極３６を形成する。（図４（ａ）、（ｂ））
（４）  次に、薄膜トランジスタの耐圧特性を向上させるために、ソース・ドレインより不純物濃度が低いＬＤＤ若しくはエクステンション（以下、ＬＤＤと表わす）を形成する。すなわち、ゲート電極３６をマスクとしてｎ型不純物、例えば、Ａｓを低エネルギーで半導体層１４にイオン注入し、ＬＤＤを形成するためのドーピング２５を行う。（図４（ａ））
（５）  そして、全面に絶縁膜３８、例えば、ＳｉＮ膜を堆積し、異方性ドライエッチングによりセルフアラインでゲート電極３６の側壁部分に側壁絶縁膜３８を形成する。ゲート電極３６及び側壁絶縁膜３８をマスクとして、ＬＤＤより高濃度のｎ型不純物、例えば、Ａｓを高エネルギーで半導体層１４にイオン注入し、ソース・ドレインを形成するためのドーピング２７、２９を行う。（図５（ａ））
（６）  次に、ゲート電極３６で覆われたチャネル領域のテーパ部２０及びボディ端子３２（図１（ａ）参照）以外の部分をマスク４０で覆い、ソース・ドレインの導電型とは異なる導電型のｐ型不純物、例えば、ホウ素（Ｂ）をチャネルのテーパ部２０及びボディ端子３２にイオン注入２１する。（図６（ａ）、（ｂ））
（７）  マスク４０を除去した後、上記のイオン注入した不純物を電気的に活性化させるためにアニール行い、ＬＤＤ２６、ソース・ドレイン２８、３０、チャネル端領域２２、２２ｂ及びボディ端子３２を形成する。（図７（ａ）、（ｂ））
その後、配線等を形成して、ボディ端子構造の薄膜トランジスタ３が完成する。
【００３０】
上記の工程（６）は、工程（３）の後で工程（７）の前であれば、その工程の順番を任意に変更することができる。
【００３１】
図８は、上記のようにして形成した薄膜トランジスタ３のドレイン電流−ゲート電圧（Ｉ−Ｖ）特性の一例である。図の横軸はゲート電圧、縦軸はドレイン電流を示す。この薄膜トランジスタ３のチャネル長は、２μｍであり、チャネル領域１８の不純物（ホウ素）濃度は１×１０１７ａｔｏｍｓ／ｃｍ３である。チャネル端領域２２の不純物は、ホウ素であり、不純物濃度は、チャネル領域１８の不純物濃度より高い１×１０１９ａｔｏｍｓ／ｃｍ３である。図８から明らかなように、図１３で見られたＩ−Ｖ特性の“こぶ”が見られなくなっており、良好な特性を有する薄膜トランジスタ３を形成できたことが示された。これは、チャネル端領域２２，２２ｂの不純物濃度をチャネル平坦部１９より高濃度にすることによって、ゲート電極３６に電圧が印加され、チャネル平坦部１９に空乏層が形成されても、チャネル端領域２２、２２ｂには、空乏層が形成されないため、及びボディ端子３２による基板電位の安定化のためである。すなわち、チャネル端領域２２、２２ｂのテーパ角度に依存せずに全体が部分空乏型の薄膜トランジスタ３を形成することができる。
【００３２】
さらに、ボディ端子３２を形成する効果は、ソース−ドレイン耐圧の改善に顕著に表れる。表１は、部分空乏型トランジスタと完全空乏型トランジスタのソース−ドレイン耐圧に対するボディ端子の影響をまとめたものである。ここで使用したｎチャネルトランジスタは、半導体層１４の厚さは、それぞれ、部分空乏型では２００ｎｍ、完全空乏型では５０ｎｍであり、トランジスタのチャネル長は２μｍ、チャネル幅は１μｍ、チャネル領域１８の不純物濃度は１×１０１７ａｔｏｍｓ／ｃｍ３であり、チャネル端領域２２、２２ｂの不純物濃度は１×１０１９ａｔｏｍｓ／ｃｍ３である。ボディ端子構造にすることによって、部分空乏型でも完全空乏型でもソース−ドレイン耐圧は、著しく向上する。特に部分空乏型の場合にはその効果が顕著であり、ボディ端子がない場合には完全空乏型よりソース−ドレイン耐圧が、０．８Ｖ低いが、ボディ端子構造にすることによってソース−ドレイン耐圧が１．４Ｖから６．２Ｖに改善され、完全空乏型より耐圧が高くなる。
【表１】
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【００３３】
以上の説明のように本実施形態によって、基板電位を制御することができ、チャネル領域端部２０のテーパ角の大きさに拘わらず実質的にチャネル領域１８全体を部分空乏型にすることができ、完全空乏型と部分空乏型とが混在することによって生じる薄膜トランジスタの特性バラツキ、及び耐圧等の特性を改善した薄膜トランジスタが得られる。
【００３４】
（第１の実施形態の変形例）
第１の実施形態の変形例を図９に示す。図９（ａ）は、平面図であり、図９（ｂ）は、図９（ａ）に切断線９Ｂ−９Ｂで示したチャネル幅方向の断面図、図９（ｃ）は、図９（ａ）に切断線９Ｃ−９Ｃで示したチャネル長方向の断面図である。本変形例は、ゲート電極３６のソース・ドレイン２８，３０端にＬＤＤ若しくはエクステンション（以下、ＬＤＤと省略する）を形成しない薄膜トランジスタ５である。本変形例においても、薄膜トランジスタ５は、ボディ端子３２を有し、チャネル端領域２２、２２ｂには、ソース・ドレイン２８，３０とは異なる導電型の不純物をドープしてある。
【００３５】
この薄膜トランジスタ５は、第１の実施形態からＬＤＤを形成するための工程を省略するこの薄膜トランジスタ５は、第１の実施形態からＬＤＤを形成するための工程を省略することによって形成できる。すなわち、工程（４）に示したＬＤＤ形成のためのイオン注入工程及び工程（５）に示した側壁絶縁膜３８を形成する工程を省略する。
【００３６】
次に、ＬＤＤを形成しない薄膜トランジスタ５のドレイン電流ゲート電圧特性を、図１０に示す。図の横軸はゲート電圧、縦軸はドレイン電流を示す。この薄膜トランジスタ５のチャネル平坦部１９の不純物（ホウ素）濃度は、５×１０１６ａｔｏｍｓ／ｃｍ３であり、チャネル端領域２２，２２ｂの不純物（ホウ素）濃度は、チャネル平坦部１９の不純物濃度より高い１×１０１９ａｔｏｍｓ／ｃｍ３である。図１０から明らかなように、図８と同様にＩ−Ｖ特性の“こぶ”が見られなくなっており、良好な特性を有する薄膜トランジスタ５を形成できたことが示された。すなわち、チャネル端領域２２，２２ｂのテーパ角度に依存せずに実質的にチャネル領域１８全体が部分空乏型の薄膜トランジスタ５を形成することができる。
【００３７】
第１の実施形態の製造プロセスは、ｎチャネルトランジスタを形成する場合を例に説明したが、ｐチャネルトランジスタは、ドープする不純物の導電型を逆にするだけで形成することができる。
【００３８】
さらに、ｎチャネルトランジスタとｐチャネルトランジスタの両方を含むＣＭＯＳ素子の場合には、チャネル端領域のドーピングを以下のように行うことで、工程数を増やすことなく実施できる。すなわち、ｎチャネルトランジスタのチャネル端領域のドーピングを、ｐチャネルトランジスタのＬＤＤ若しくはソース・ドレインのドーピングと同時に行う。また、同様に、ｐチャネルトランジスタのチャネル端領域のドーピングを、ｎチャネルトランジスタのＬＤＤ若しくはソース・ドレインのドーピングと同時に行う。このようにして、工程数を増やすことなくＣＭＯＳ薄膜トランジスタを形成できる。
【００３９】
（第２の実施形態）
第２の実施形態は、テーパ部２０の抵抗率を著しく増加させることにより、この領域を電気的に不活性にしたチャネル端絶縁領域２４を形成した、例えば、ｎチャネル薄膜トランジスタ７である。本実施形態の一例を図１１に示す。図１１（ａ）は、平面図であり、図１１（ｂ）は、図１１（ａ）に切断線１１Ｂ−１１Ｂで示したチャネル幅方向の断面図である。本実施形態においても、薄膜トランジスタ７は、基板電位を制御するためのボディ端子３２を有する。
【００４０】
本実施形態の薄膜トランジスタ７は、第１の実施形態において、工程（６）で説明したテーパ部２０への不純物ドーピングを以下のように変更することにより形成できる。なお、ボディ端子３２へのドーピングは、テーパ部２０への処理とは別に行う。
【００４１】
（６−１）  チャネル領域１８のテーパ部２０以外の領域をマスクで覆い、テーパ部２０の抵抗率を著しく増加させる不純物を導入する。例えば、チャネル端絶縁領域２４を形成するために酸素若しくは窒素などの不純物を導入する。あるいは、チャネル端領域２４のキャリアを補償して高抵抗化するために、例えば、ｐ型チャネル領域１８と異なる導電型、例えば、ｎ型の不純物であるリン（Ｐ）を、チャネル領域１８のキャリア濃度とほぼ同数のキャリアを生成させる量だけイオン注入する。
【００４２】
（６−２）  次に、ボディ端子３２以外の領域をマスクで覆い、ソース・ドレイン２８，３０の導電型とは異なる導電型、例えば、ｐ型の不純物であるホウ素（Ｂ）をボティ端子３２部にイオン注入する。
【００４３】
本実施形態においても、第１の実施形態と同様に、第１の実施形態において工程（５）で説明した、ソース・ドレイン２８，３０のドーピングと、（６−１）で説明したチャネル端絶縁領域２４への不純物の導入、及び（６−２）で説明したボディ端子３２へのドーピングの順序は、いずれを先に行ってもよい。
【００４４】
本実施形態にしたがって形成した薄膜トランジスタ７の特性は、第１の実施形態と同様に、基板電位を制御することができ、ゲート電圧−ドレイン電流特性の“こぶ”がなくなり、ソース−ドレイン耐圧も向上することを確認した。
【００４５】
本発明は、以下の半導体装置の製造方法によっても達成することができる。
【００４６】
第１の態様による半導体装置の製造方法は、基板の一面側に形成された半導体膜をパターニングして第１の導電型の素子領域を形成する工程と、前記素子領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記素子領域の一部を覆ってゲート電極を形成する工程と、前記ゲート電極の外側に隣接する前記素子領域に第２の導電型の低濃度拡散領域を形成する工程と、前記低濃度拡散領域の外側に隣接する前記素子領域に第２の導電型の高濃度拡散領域を形成する工程と、前記ゲート電極の外側の前記素子領域であって、前記低濃度拡散領域及び高濃度拡散領域と異なる領域に第１の導電型のボディ端子を形成する工程と、前記ゲート電極に覆われた前記素子領域の端部であって、前記低濃度拡散領域及びボディ端子と接する部分を除く領域に第１の導電型を有する不純物を添加する工程とを具備することを特徴とする。
【００４７】
第２の態様による半導体装置の製造方法は、基板の一面側に形成された半導体膜をパターニングして第１の導電型の第１の素子領域を形成する工程と、前記第１の素子領域上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に前記第１の素子領域の一部を覆って第１のゲート電極を形成する工程と、前記第１のゲート電極の外側に隣接する前記第１の素子領域に第２の導電型の第１の高濃度拡散領域を形成する工程と、前記第１のゲート電極の外側の前記第１の素子領域であって、前記第１の高濃度拡散領域と異なる領域に第１の導電型の第１のボディ端子を形成する工程と、前記第１のゲート電極に覆われた前記第１の素子領域の端部であって、前記第１の高濃度拡散領域及びボディ端子と接する部分を除く領域に第１の導電型を有する不純物を添加して第１の半導体素子を形成する工程と、前記半導体膜をパターニングして第２の導電型の第２の素子領域を形成する工程と、前記第２の素子領域上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に前記第２の素子領域の一部を覆って第２のゲート電極を形成する工程と、前記第２のゲート電極の外側に隣接する前記第２の素子領域に第１の導電型の第２の高濃度拡散領域を形成する工程と、前記第２のゲート電極の外側の前記第２の素子領域であって、前記第２の高濃度拡散領域と異なる領域に第２の導電型の第２のボディ端子を形成する工程と、前記第２のゲート電極に覆われた前記第２の素子領域の端部であって、前記第２の高濃度拡散領域及びボディ端子と接する部分を除く領域に第２の導電型を有する不純物を添加して第２の半導体素子を形成する工程とを具備することを特徴とする。
【００４８】
第３の態様による半導体装置の製造方法は、基板の一面側に形成された半導体膜をパターニングして第１の導電型の第１の素子領域を形成する工程と、前記第１の素子領域上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に前記第１の素子領域の一部を覆って第１のゲート電極を形成する工程と、前記第１のゲート電極の外側に隣接する前記第１の素子領域に第２の導電型の第１の低濃度拡散領域を形成する工程と、前記第１の低濃度拡散領域の外側の前記第１の素子領域に第２の導電型の第１の高濃度拡散領域を形成する工程と、前記第１のゲート電極の外側の前記第１の素子領域であって、前記第１の低濃度拡散領域及び高濃度拡散領域と異なる領域に第１の導電型の第１のボディ端子を形成する工程と、前記第１のゲート電極に覆われた前記第１の素子領域の端部であって、前記第１の低濃度拡散領域及びボディ端子と接する部分を除く領域に第１の導電型を有する不純物を添加して第１の半導体素子を形成する工程と、前記半導体膜をパターニングして第２の導電型の第２の素子領域を形成する工程と、前記第２の素子領域上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に前記第２の素子領域の一部を覆って第２のゲート電極を形成する工程と、前記第２のゲート電極の外側に隣接する前記第２の素子領域に第１の導電型の第２の低濃度拡散領域を形成する工程と、前記第２の低濃度拡散領域の外側の前記第２の素子領域に第１の導電型の第２の高濃度拡散領域を形成する工程と、前記第２のゲート電極の外側の前記第２の素子領域であって、前記第２の低濃度拡散領域及び高濃度拡散領域と異なる領域に第２の導電型の第２のボディ端子を形成する工程と、前記第２のゲート電極に覆われた前記第２の素子領域の端部であって、前記第２の低濃度拡散領域及びボディ端子と接する部分を除く領域に第２の導電型を有する不純物を添加して第２の半導体素子を形成する工程とを具備することを特徴とする。
【００４９】
前記第３の態様による半導体装置の製造方法は、前記第１の半導体素子のチャネル端領域の不純物濃度は、前記第２の半導体素子の低濃度拡散領域の不純物濃度とほぼ等しく、前記第２の半導体素子のチャネル端領域の不純物濃度は、前記第１の半導体素子の低濃度拡散領域の不純物濃度とほぼ等しいことを特徴とすることもできる。
【００５０】
前記第２及び第３の態様による半導体装置の製造方法は、前記第１の半導体素子のチャネル端領域の不純物濃度は、前記第２の半導体素子の高濃度拡散領域の不純物濃度とほぼ等しく、前記第２の半導体素子のチャネル端領域の不純物濃度は、前記第１の半導体素子の高濃度拡散領域の不純物濃度とほぼ等しいことを特徴とすることもできる。
【００５１】
これまでに説明してきたように本発明の種々の実施形態によって、薄膜トランジスタの基板電位を制御することができ、チャネル領域端部のテーパ角の大きさに拘わらず実質的にチャネル領域全体を部分空乏型にすることができ、完全空乏型と部分空乏型とが混在することによって生じる特性バラツキ、及び耐圧等の特性を改善した薄膜トランジスタが得られる。
【００５２】
ここに開示された実施形態のこれまでの説明は、この分野に知識のあるいかなるものでも、本発明を作成する若しくは使用することを可能にするために与えられている。これらの実施形態への種々の変形は、この分野に知識のある者に容易に実現されるであろう。そして、ここに規定された一般的な原理は、本発明の精神若しくは範囲から逸脱しないで他の実施形態に適用される可能性がある。そのようにして、本発明は、ここに示された実施形態に制限することを意図するのではなく、ここに開示された原理及び卓越した特徴に矛盾のない広い範囲に適用されるものである。
【産業上の利用可能性】
【００５３】
本発明は、液晶表示装置や有機エレクトロルミネッセンス表示装置等に用いられる薄膜トランジスタを使用した半導体装置に使用できるほか、絶縁基板の上方に半導体層を形成した、例えば、ＳＯＩ（silicon on insulator）基板を用いた半導体装置等にも利用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態の薄膜トランジスタの一例を説明するための図である。図１（ａ）は平面図、（ｂ）は（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図２】図２は、第１の実施形態の薄膜トランジスタの製造方法の一例を説明するための工程断面図である。  図２（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示したチャネル長方向の断面図であり、  図２（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図３】図３は、図２に続く第１の実施形態の薄膜トランジスタの製造方法を説明するための工程断面図である。  図３（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示したチャネル長方向の断面図であり、  図３（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図４】図４は、図３に続く第１の実施形態の薄膜トランジスタの製造方法を説明するための工程断面図である。  図４（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示したチャネル長方向の断面図であり、  図４（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図５】図５は、図４に続く第１の実施形態の薄膜トランジスタの製造方法を説明するための工程断面図である。  図５（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示したチャネル長方向の断面図であり、  図５（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図６】図６は、図５に続く第１の実施形態の薄膜トランジスタの製造方法を説明するための工程断面図である。  図６（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示したチャネル長方向の断面図であり、  図６（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図７】図７は、図６に続く第１の実施形態の薄膜トランジスタの製造方法を説明するための工程断面図である。  図７（ａ）は、図１（ａ）に切断線２Ａ−２Ａで示したチャネル長方向の断面図であり、  図７（ｂ）は、図１（ａ）に切断線１Ｂ−１Ｂで示したチャネル幅方向の断面図である。
【図８】第１の実施形態の薄膜トランジスタのドレイン電流−ゲート電圧特性の一例を示す図である。
【図９】図９は、第１の実施形態の変形例の薄膜トランジスタの一例を説明するための図である。  図９（ａ）は、平面図であり、図９（ｂ）は、図９（ａ）に切断線９Ｂ−９Ｂで示したチャネル幅方向の断面図であり、  図９（ｃ）は、図９（ａ）に切断線９Ｃ−９Ｃで示したチャネル長方向の断面図である。
【図１０】第１の実施形態の変形例の薄膜トランジスタのドレイン電流−ゲート電圧特性の一例を示す図である。
【図１１】図１１は、第２の実施形態の薄膜トランジスタの一例を説明するための図である。  図１１（ａ）は、平面図であり、図１１（ｂ）は、図１１（ａ）に切断線１１Ｂ−１１Ｂで示したチャネル幅方向の断面図である。
【図１２】従来の薄膜トランジスタを説明するための図である。図１２（ａ）は斜視図、図１２（ｂ）は、図１２（ａ）に切断線１２Ｂ−１２Ｂで示したチャネル幅方向の断面図である。
【図１３】従来の薄膜トランジスタのドレイン電流−ゲート電圧特性の一例を示す図である。
【図１４】薄膜トランジスタにおけるボディ不純物濃度と最大空乏層幅との関係を示す図である。
【符号の説明】
【００５５】
１００…半導体基板，１０…支持基板，１２…下地絶縁膜，１４…半導体層，１６…キャップ絶縁膜，１８…チャネル領域，２０…テーパ部，２２…チャネル端領域，２４…チャネル端絶縁領域，２６…ＬＤＤ，２８…ソース，３０…ドレイン，３２…ボディ端子，３４…ゲート絶縁膜，３６…ゲート電極，３８…側壁絶縁膜，４０…マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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