(57)【要約】【課題】  トリミング抵抗を使用せずとも、カレントミラー回路の温度特性をキャンセルすることができるクランプ回路を提供する。【解決手段】  クランプ回路１において、カレントミラー回路を構成するＦＥＴ２側に調整用のＦＥＴ６，７トランジスタを並列接続し、スイッチ回路８，９を選択的に導通させることでミラー電流Ｉ１，Ｉ２を調整する。ＦＥＴ１０のゲート電位は、ＦＥＴ３側の電源電圧Ｖ２より抵抗素子５における電圧降下分を減じたものとなるので、そのゲート電位が調整されることで当該電位を基準とするクランプ電圧Ｖｃを調整する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
グランド側に配置されるミラー対の各トランジスタが、電源に夫々抵抗素子を介して接続されるカレントミラー回路と、
このカレントミラー回路に流れるミラー電流を決定する側の第１トランジスタに並列に接続される複数の調整用トランジスタと、
これら複数の調整用トランジスタの導通制御端子に夫々対応して接続され、各調整用トランジスタの導通状態を制御する複数のスイッチ回路と、
前記ミラー対の他方である第２トランジスタの電源側端子に導通制御端子が接続され、クランプ端子に印加される電圧を、前記導通制御端子の電位を基準としてクランプするクランプ用トランジスタとを備えてなることを特徴とするクランプ回路。
【請求項２】
前記複数の調整用トランジスタが導通した場合に流れる電流量が、夫々異なるように設定することを特徴とする請求項１記載のクランプ回路。
【請求項３】
前記第１トランジスタに流れる電流量を基準として、各調整用トランジスタに流れる電流量が２N倍（Ｎは自然数）となる関係に設定したことを特徴とする請求項２記載のクランプ回路。
【請求項４】
前記クランプ用トランジスタが有する温度特性をキャンセルするように、前記第２トランジスタと前記抵抗素子との間に接続される温度特性補正用トランジスタを備えたことを特徴とする請求項１乃至３の何れかに記載のクランプ回路。
【請求項５】
前記クランプ用トランジスタ及び前記温度特性補正用トランジスタが何れもＰチャネルＭＯＳＦＥＴで構成される場合、
前記クランプ用トランジスタのソースは前記クランプ端子に接続され、
前記温度特性補正用トランジスタのソースは前記抵抗素子に、ドレイン及びゲートは前記クランプ用トランジスタのゲートに接続されることを特徴とする請求項４記載のクランプ回路。
【請求項６】
外部より与えられた調整データが書き込まれると共に、前記調整データを前記複数のスイッチ回路に夫々出力して、各スイッチ回路の接続切替えを設定する調整データ出力回路を備えたことを特徴とする請求項１乃至５の何れかに記載のクランプ回路。
【請求項７】
外部よりシリアル通信で送信されたデータを受信して、前記調整データ出力回路に与えるシリアルインターフェイス回路を備えたことを特徴とする請求項６記載のクランプ回路。
【請求項８】
負荷に対して直列に接続され、前記負荷に通電を行なう通電用トランジスタの導通制御を、請求項１乃至７の何れかに記載のクランプ回路によって行うことを特徴とするトランジスタ駆動回路。
【請求項９】
前記通電用トランジスタは、電源と前記負荷との間に接続されるＰチャネルＭＯＳＦＥＴで構成されることを特徴とする請求項８記載のトランジスタ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントミラー回路を備えると共に、クランプ端子に印加される電圧をクランプするトランジスタを備えてなるクランプ回路、及びそのクランプ回路を用いて構成されるトランジスタ駆動回路に関する。
【背景技術】
【０００２】
特許文献１には、図６に示す構成のクランプ回路が開示されている。このクランプ回路は、端子２００とグランドとの間に設けられ、端子２００に現われる電位Ｖを所定の電位レベルにクランプするクランプ用トランジスタ２０１と、このトランジスタ２０１のゲート電圧ＶＧを与える抵抗２０２と、抵抗２０２に一定の電流Ｉｏを供給するトランジスタ２０３、２０４及び定電流源２０５を備えて構成される。
トランジスタ２０１は、そのソースと基板が結合され、且つソースが端子２００に接続され、そのドレインがグランドに接続されるｐチャネルＭＯＳトランジスタである。抵抗２０２は、例えばポリシリコン抵抗などのトリミング可能な抵抗で構成され、その抵抗値は所望の値Ｒに設定される。そして、抵抗２０２は、トランジスタ２０１のゲートとグランドとの間に接続されており、自身を流れる電流Ｉｏと抵抗値Ｒとの積Ｉｏ・Ｒの一定電圧ＶＧをトランジスタ２０１のゲートに与える。
【０００３】
トランジスタ２０３は、ｐチャネルＭＯＳトランジスタで構成され、その基板及びソースが共通に接続され且つソースが端子２００へ接続され、ドレインが端子２１０に接続され、ゲートがトランジスタ２０４のゲート及びドレインに接続される。トランジスタ２０４もｐチャネルＭＯＳトランジスタで構成されており、そのソース及び基板が共通接続され且つソースが端子２００に接続され、そのドレインがトランジスタ２０３及び２０４のゲートに接続されると共に定電流源２０５に接続される。トランジスタ２０３及び２０４はカレントミラー回路を構成しており、定電流源２０５がトランジスタ２０４から一定の電流Ｉｏを引き抜くことで、ミラー電流Ｉｏが流れるようになっている。
【特許文献１】特開平６−１０４６７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１のクランプ回路では、端子２００におけるクランプ電圧を調整するには、抵抗２０２の抵抗値若しくは定電流源２０５の電流値を調整する必要がある。しかしながら、抵抗２０２をトリミング可能な構成として形成するには、それに対応するプロセスを別途用意する必要がある。従って、当初からそのようなプロセスを実施することを予定していない場合には、トリミング抵抗の形成が困難となる。
そして、トリミング抵抗が使用できない場合は、動作の基準電圧となるトランジスタ２０１のゲート電位が、定電流源２０５が有している温度特定の影響を受けることになってしまう。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、トリミング抵抗を使用せずとも、カレントミラー回路の温度特性をキャンセルすることができるクランプ回路、及びそのクランプ回路を用いて構成されるトランジスタ駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のクランプ回路によれば、カレントミラー回路を構成する第１トランジスタ側に複数の調整用トランジスタを並列接続し、スイッチ回路による接続を選択的に切り替えることでそれらの内何れかの調整用トランジスタを導通させれば、第１トランジスタ側、並びに第２トランジスタ側に流れる電流量を調整することができる。そして、クランプ用トランジスタの導通制御端子の電位は、第２トランジスタ側の電源電圧より抵抗素子における電圧降下分を減じたものとなる。従って、前記導通制御端子の電位を調整すれば当該電位を基準とするクランプ電圧を調整することが可能となり、トリミング抵抗を使用せずとも、クランプ電圧を調整してカレントミラー回路が有する温度特性をキャンセルすることができる。
【０００７】
請求項２記載のクランプ回路によれば、複数の調整用トランジスタが導通した場合に流れる電流量が夫々異なるように設定するので、それらの組み合わせによってミラー電流の調整をより多段階に行なえるようになり、クランプ電圧の調整をより広範囲に行うことができる。若しくは、より少ない調整用トランジスタ及びスイッチ回路で調整を行なうことができる。
【０００８】
請求項３記載のクランプ回路によれば、第１トランジスタに流れる電流量を基準とし、各調整用トランジスタに流れる電流量が２N倍（Ｎは自然数）となる関係に設定するので、Ｎ個の調整用トランジスタ及びスイッチ回路の組み合わせにより、基準電流量を単位として２N段階でミラー電流を調整することができる。
【０００９】
請求項４記載のクランプ回路によれば、第２トランジスタと抵抗素子との間に、クランプ用トランジスタが有する温度特性をキャンセルするように温度特性補正用トランジスタを接続する。即ち、双方のトランジスタが同一種類（同一特性）であれば、動作時に夫々のトランジスタが与える電位差が、クランプ電圧に寄与する際に打ち消されるような形態で接続することで、クランプ用トランジスタが有している温度特性をキャンセルすることができる。
【００１０】
請求項５記載のクランプ回路によれば、クランプ用トランジスタ及び温度特性補正用トランジスタを何れもＰチャネルＭＯＳＦＥＴで構成し、クランプ用トランジスタのソースをクランプ端子に接続し、温度特性補正用トランジスタのソースを抵抗素子に、ドレイン及びゲートをクランプ用トランジスタのゲートに接続する。ここで、第２トランジスタ側の電源電圧をＶ２，電流をＩ２，抵抗素子の抵抗値をＲ２，ＰチャネルＭＯＳＦＥＴのゲート−ソース間しきい値電圧をＶthとすれば、クランプ電圧Ｖｃは、
Ｖｃ＝Ｖ２−Ｒ２・Ｉ２−Ｖth＋Ｖth＝Ｖ２−Ｒ・Ｉ２
となる。従って、クランプ用トランジスタがクランプ電圧Ｖｃに寄与する電圧は相殺されることになり、当該トランジスタの温度特性をキャンセルすることができる。
【００１１】
請求項６記載のクランプ回路によれば、調整データ出力回路には、外部より与えられた調整データが書き込まれて保持される。そして、調整データ出力回路は、書き込まれた調整データを複数のスイッチ回路に夫々出力して各スイッチ回路の接続切替えを設定する。従って、調整用トランジスタの導通状態を、外部よりデータを与えて調整することができ、クランプ電圧を調整することが可能となる。
【００１２】
請求項７記載のクランプ回路によれば、シリアルインターフェイス回路が、外部よりシリアル通信で送信されたデータを受信して調整データ出力回路に与えるので、調整データ出力回路にデータを直接書き込むために必要となる数の外部端子をクランプ回路に用意する必要がなくなり、クランプ回路の外形サイズを小型化することができる。
【００１３】
請求項８記載のトランジスタ駆動回路によれば、負荷に通電を行なう通電用トランジスタの導通制御を、請求項１乃至７の何れかに記載のクランプ回路によって行う。即ち、斯様な構成においては、通電用トランジスタが有しているオン抵抗を利用して過電流検出を行なう場合があり、その際には、通電用トランジスタが飽和領域まで至らないように導通制御端子の電位を制御し、前記オン抵抗が一定となる状態を基準として維持する必要がある。そこで、本発明のクランプ回路を利用すれば、通電用トランジスタの導通制御端子電位を適切に設定することが可能となる。
【００１４】
請求項９記載のトランジスタ駆動回路によれば、通電用トランジスタを、電源と負荷との間に接続されるＰチャネルＭＯＳＦＥＴで構成するので、ＰチャネルＭＯＳＦＥＴのゲート電位をソースにおける電源電圧より所定レベルだけ低下させた状態に維持して、当該ＦＥＴのオン抵抗を一定にすることができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施例）
図１は本発明の第１実施例であり、クランプ回路の電気的構成を示すものである。このクランプ回路１において、ミラー対をなすＮチャネルＭＯＳＦＥＴ２（第１トランジスタ），３（第２トランジスタ）は、ソースがグランドに接続され、ドレインが抵抗素子４，５を介して基準電圧Ｖ１，Ｖ２に夫々接続されている。また、ＦＥＴ２，３のゲートは、ＦＥＴ２のドレインに共通に接続されている。
【００１６】
ＦＥＴ２に対しては、ＮチャネルＭＯＳＦＥＴ６，７（調整用トランジスタ）が並列に接続されており、これらのＦＥＴ６，７に対して、例えばアナログスイッチなどで構成されるスイッチ回路８，９が接続されている。スイッチ回路８，９は、固定接点ａがＦＥＴ２のドレインに接続され、固定接点ｂがグランドに接続され、可動接点ｃがＦＥＴ６，７のゲートに夫々接続されている。従って、可動接点ｃが固定接点ａ側に接続されるとＦＥＴ６，７はオンとなり、固定接点ｂ側に接続されるとＦＥＴ６，７はオフとなる。
そして、スイッチ回路８，９の切替え制御は、調整データのレベル（ハイ，ロウ）に応じて決定される。調整データは、具体的には図示しないが、例えばＥＥＰＲＯＭなどのメモリに書き込まれており、回路に電源が投入されるとそのデータが読み出されて、夫々のスイッチ回路８，９に出力されるものである。
【００１７】
一方、ＦＥＴ３のドレインには、ＰチャネルＭＯＳＦＥＴ１０（クランプ用トランジスタ）のゲート（導通制御端子）が接続されており、そのＦＥＴ１０のドレインはグランドに、ソースはクランプ端子１１となっている。尚、以上において、ＦＥＴ２，３，６，７は同一種類（同一特性）のＦＥＴであり、抵抗素子４，５は同一種類の抵抗素子で構成されている。
【００１８】
次に、本実施例の作用について説明する。クランプ回路１において、クランプ端子１１の電圧Ｖｃは、以下のように決定される。即ち、ＦＥＴ３側に流れる電流をＩ２，抵抗素子５の抵抗値をＲ２，ＦＥＴ１０のゲート−ソース間しきい値電圧をＶthとすれば、
Ｖｃ＝Ｖ２−Ｒ２・Ｉ２＋Ｖth
となる。従って、電流Ｉ２を調整することで、ＦＥＴ１０のゲート電位（Ｖ２−Ｒ２・Ｉ２）を調整して、クランプ電圧Ｖｃを調整することができる。
そして、電流Ｉ２を調整するには、ＦＥＴ２側においてスイッチ回路８，９を切替え、ＦＥＴ６，７を選択的に導通させることで行う。即ち、ＦＥＴ６，７を段階的に導通させれば、ＦＥＴ２側に流れる電流Ｉ１は組み合わせによって３段階に増加するので、それに応じて電流Ｉ２も増加し、ＦＥＴ１０のゲート電位、つまりクランプ電圧Ｖｃはより低くなるように調整される。
【００１９】
以上のように本実施例によれば、クランプ回路１において、カレントミラー回路を構成するＦＥＴ２側に調整用のＦＥＴ６，７を並列接続し、スイッチ回路８，９の接続状態を切り替えることで、ミラー電流Ｉ１，Ｉ２を調整することができる。そして、ＦＥＴ１０のゲート電位は、ＦＥＴ３側の電源電圧Ｖ２より抵抗素子５における電圧降下分を減じたものとなり、そのゲート電位を調整することで当該電位を基準とするクランプ電圧Ｖｃを調整できる。従って、トリミング抵抗を使用せずとも、クランプ電圧Ｖｃを調整してカレントミラー回路が有する温度特性をキャンセルすることができる。
【００２０】
（第２実施例）
図２は本発明の第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例におけるクランプ回路１２は、抵抗素子５とＦＥＴ３のドレインとの間にＰチャネルＭＯＳＦＥＴ１３（温度特性補正用トランジスタ）を挿入したものである。即ち、ＦＥＴ１３のソースは抵抗素子５に接続され、ドレイン及びゲートはＦＥＴ１０のゲートに接続されている。尚、ＦＥＴ１３は、ＦＥＴ１０と同一種類のＦＥＴである。
【００２１】
次に、第２実施例の作用について説明する。クランプ回路１２においては、ＦＥＴ１３が加えられたことで、クランプ端子１１の電圧Ｖｃは、以下のように決定される。この場合、ＦＥＴ１３のゲート−ソース間しきい値電圧もＶthとなるので、
Ｖｃ＝Ｖ２−Ｒ２・Ｉ２−Ｖth＋Ｖth＝Ｖ２−Ｒ２・Ｉ２
即ち、通常、ＦＥＴ１０も温度特性を有しており、それがクランプ電圧Ｖｃに悪影響を及ぼす場合には、当該温度特性もキャンセルすることが好ましい。そして、ＦＥＴ１３を加えることで、ＦＥＴ１０が発生する電圧Ｖthはクランプ電圧Ｖｃに関与しなくなり、その結果、ＦＥＴ１０が有する温度特性はキャンセルされることになる。
以上のように第２実施例によれば、抵抗素子５とＦＥＴ３との間にＦＥＴ１３を接続したので、ＦＥＴ１０が有している温度特性をキャンセルすることができる。
【００２２】
（第３実施例）
図３及び図４は本発明の第３実施例を示すものである。第３実施例は、第１実施例のクランプ回路１と同様の構成を、ＰチャネルパワーＭＯＳＦＥＴ（通電用トランジスタ）１４を駆動するためのトランジスタ駆動回路１５に適用したものである。即ち、基準電圧Ｖ２とグランドとの間には、ＰチャネルＭＯＳＦＥＴ１６及び１７がトーテムポール接続されており、共通に接続されているＦＥＴ１６のドレイン及びＦＥＴ１７のソースは、ＦＥＴ１４のゲートに接続されている。
【００２３】
また、基準電圧Ｖ２（例えば１４Ｖ）とグランドとの間には、抵抗素子１８〜２０及びＮチャネルＭＯＳＦＥＴ２１の直列回路が接続されており、ＦＥＴ１６のゲートは、抵抗素子１８及び１９の共通接続点に接続されている。そして、ＦＥＴ１６のオンオフ制御はＦＥＴ２１によって行われ、ＦＥＴ２１のゲート電位がロウレベル（グランド）であれば、ＦＥＴ１６のゲート電位は基準電圧Ｖ２となり、ＦＥＴ１６はオフとなる。また、ＦＥＴ２１のゲート電位がハイレベル（基準電圧Ｖ１、例えば５Ｖ）であればＦＥＴ１６はオンとなる。
【００２４】
２つのＮチャネルＭＯＳＦＥＴ２２，２３（第１，第２トランジスタ）は、クランプ回路１におけるＦＥＴ２，３と同様に接続されてカレントミラー回路を構成しており、ＦＥＴ２２のドレインは抵抗素子２４を介して基準電圧Ｖ１に接続され、ＦＥＴ２３のドレインは抵抗素子２５を介して基準電圧Ｖ２に接続されている。そして、ＦＥＴ１７（クランプ用トランジスタ）のゲートは、ＦＥＴ２３のドレインに接続されている。
ＦＥＴ２２側には、調整用トランジスタとして複数のＮチャネルＭＯＳＦＥＴ２６（１〜ｎ）が並列に接続されており、各ＦＥＴ２６（１〜ｎ）に対応して、スイッチ回路２７（１〜ｎ）が接続されている。そして、ＦＥＴ２６のドレインはＦＥＴ１７の駆動制御用端子に接続されており、前記駆動制御用端子の電位がロウレベル（グランド）であれば、ＦＥＴ１７のゲート電位は基準電圧Ｖ２となり、ＦＥＴ１７はオフとなる。
【００２５】
また、ＦＥＴ２６のドレイン電位がハイレベル（基準電圧Ｖ１）であれば、抵抗素子２５を介して電流が流れ、ＦＥＴ１７はオンとなる。その場合、ＰチャネルパワーＭＯＳＦＥＴ１４のゲート電位ＶGは、抵抗素子２５の抵抗値をＲ,流れる電流をＩとすれば、第１実施例と同様に、
ＶG＝Ｖ２−Ｒ・Ｉ＋Ｖth
となるようにクランプされる。
【００２６】
また、図４は、パワーＭＯＳＦＥＴ１４が負荷として通電するＤＣモータ２８も含め、全体の構成を示したものである。パワーＭＯＳＦＥＴ１４のドレインとグランドとの間には、モータ２８が接続されており、モータ２８をハイサイド駆動するように構成されている。
パワーＭＯＳＦＥＴ１４のソース，ドレインは、過電流検出用の反転増幅器２９の入力端子に夫々接続されている。そして、上述したように、駆動回路１５は、パワーＭＯＳＦＥＴ１４が導通状態となる場合、その導通レベルが最大（フルＯＮ）とならないようゲート電位を制御するので、ＦＥＴ１４のオン抵抗ＲONは変動することなく一定となるように維持される。従って、反転増幅器２９の入力端子間におけるＦＥＴ１４のドレイン−ソース間電圧ＶDSは、ＦＥＴ１４に流れる電流をＩとすれば、ＶDS＝ＲON×Ｉとなるので、電圧ＶDSを検出すればモータ２８に過電流が流れたことを検出できる。
【００２７】
以上のように第３実施例によれば、モータ２８に通電を行なうパワーＭＯＳＦＥＴ１４の導通制御を、第１実施例におけるクランプ回路１と同様に構成される駆動回路１５によって行うようにした。従って、ＦＥＴ１４のゲート電位をソースにおける基準電圧Ｖ２より所定レベルだけ低下させた状態を維持して、ＦＥＴ１４が飽和領域まで至らないように制御することで、オン抵抗ＲONが一定となる状態を基準として、反転増幅器２９により過電流検出を行なうことができる。
【００２８】
（第４実施例）
図５は本発明の第４実施例であり、第１実施例と異なる部分について説明する。第４実施例のクランプ回路３１は、第１実施例におけるクランプ回路１に、調整値設定回路（調整データ出力回路）３２及びアクセス回路（シリアルインターフェイス回路）３３を加えて構成されている。調整値設定回路３２は、図１では明示しなかった、スイッチ回路８，９の切替え制御を行うために、調整データを与えるＥＥＰＲＯＭなどの不揮発性メモリに相当するものである。そして、アクセス回路３３は、外部よりシリアル通信で送信される調整データを受信し、受信データをパラレルに変換して調整値設定回路３２に出力し、書き込み設定するためのシリアル通信インターフェイスである。
【００２９】
以上のように構成された第４実施例によれば、クランプ回路３１に対して外部よりシリアル通信で調整データを送信すると、そのデータをアクセス回路３３が受信してシリアル／パラレル変換を行い、変換されたデータが調整値設定回路３２に書き込まれる。そして、調整値設定回路３２は、書き込まれた調整データを保持しつつスイッチ回路８，９に出力するので、そのデータによりスイッチ回路８，９の接続切替えが行われる。
従って、ＦＥＴ６，７のオンオフ切替えを外部より行なうことが可能となる。例えば、第３実施例の図４に示すような、パワーＭＯＳＦＥＴ１４とトランジスタ駆動回路１５とが別チップとして構成され、ＦＥＴ１４とクランプ回路３１とを組み合わせて使用する際に、ＦＥＴ１４のオン抵抗がゲート−ソース間電圧ＶGSに依存することで、その変動を誘引する製造ばらつきがある場合でも、そのばらつきを一対一で調整することができ、ＦＥＴ１４のオン抵抗を精度良く設定することができる。
【００３０】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
例えば、第１実施例において、ＦＥＴ６，７のチャネル幅が異なるように形成することで、夫々がオンした場合に増加する電流量が異なるように設定しても良い。更に、例えば
ＦＥＴ２のチャネル幅をＷ，ＦＥＴ６，７のチャネル幅を夫々２Ｗ，４Ｗとなる関係に設定すれば（即ち、Ｗ・２Nとなる関係，Ｎは自然数）、ＦＥＴ６，７のオンオフの組み合わせにより４段階の調整を行なうことができ、クランプ電圧の調整をより広範囲に。若しくは、より少ない調整用トランジスタ及びスイッチ回路で調整を行なうことができる。
第２実施例の構成を、第３実施例と同様の駆動回路に適用しても良い。
基準電圧Ｖ１，Ｖ２は同じ電圧であっても良い。
ＭＯＳＦＥＴにおけるＰ，Ｎチャネルの関係を逆にしたり、或いは一部をバイポーラトランジスタに置き換えて構成しても良い。
第４実施例において、調整値設定回路３２にデータを直接書き込むために必要な外部端子をクランプ回路３１に配置することが可能である場合には、アクセス回路３３を設ける必要はない。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施例であり、クランプ回路の電気的構成を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例であり、第１実施例のクランプ回路と同様の構成を、ＰチャネルパワーＭＯＳＦＥＴを駆動するための駆動回路に適用した構成を示す図
【図４】パワーＭＯＳＦＥＴが通電するＤＣモータも含めた全体の構成を示す図
【図５】本発明の第４実施例を示す図１相当図
【図６】従来技術を示す図１相当図
【符号の説明】
【００３２】
図面中、１はクランプ回路、２，３はＮチャネルＭＯＳＦＥＴ（第１，第２トランジスタ）、４，５は抵抗素子、６，７はＮチャネルＭＯＳＦＥＴ（調整用トランジスタ）、８，９はスイッチ回路、１０はＰチャネルＭＯＳＦＥＴ（クランプ用トランジスタ）、１１はクランプ端子、１２はクランプ回路、１３はＰチャネルＭＯＳＦＥＴ（温度特性補正用トランジスタ）、１４はＰチャネルパワーＭＯＳＦＥＴ（通電用トランジスタ）、１５はトランジスタ駆動回路、２２，２３はＮチャネルＭＯＳＦＥＴ（第１，第２トランジスタ）、２６はＮチャネルＭＯＳＦＥＴ（調整用トランジスタ）、２７はスイッチ回路、３１はクランプ回路、３２は調整値設定回路（調整データ出力回路）、３３はアクセス回路（シリアルインターフェイス回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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