(57)【要約】【課題】ボイドがなく強誘電体特性が劣化しない強誘電体膜からなる絶縁膜、それを用いたリーク電流が少なく且つ耐圧が高い容量素子を実現できるようにする。【解決手段】容量素子における基板と垂直な方向でのいずれの切断面においても、強誘電体からなる容量絶縁膜２１の空隙部分の高さが、容量絶縁膜２１の膜厚の５０％以下とし、且つ、空隙部分の幅の和が、容量絶縁膜２１の単位幅である容量絶縁膜２１と下部電極２０とが接する部分の幅Ｌの２０％以下とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板の上に形成された強誘電体からなる絶縁膜であって、
前記絶縁膜における前記基板に垂直な方向でのいずれの切断面においても、
前記絶縁膜に発生した空隙部分の前記絶縁膜の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であることを特徴とする絶縁膜。
【請求項２】
前記絶縁膜は、膜厚が１００ｎｍ以下であることを特徴とする請求項１に記載の絶縁膜。
【請求項３】
前記強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることを特徴とする請求項１又は２に記載の絶縁膜。
【請求項４】
前記絶縁膜は、半導体記憶装置の容量素子における容量絶縁膜であることを特徴とする請求項１から３のいずれか１項に記載の絶縁膜。
【請求項５】
前記絶縁膜は、強誘電体電界効果トランジスタのゲート絶縁膜であることを特徴とする請求項１から３のいずれか１項に記載の絶縁膜。
【請求項６】
半導体基板の上に形成された下部電極と、前記下部電極の上に形成された強誘電体からなる厚さが１００ｎｍ以下の薄膜である容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極とを備えた容量素子であって、
前記容量素子における前記半導体基板に垂直な方向でのいずれの切断面においても、
前記容量絶縁膜に発生した第１の空隙部分の前記容量絶縁膜の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であることを特徴とする容量素子。
【請求項７】
前記上部電極及び前記下部電極のいずれかに発生した第２の空隙部分の前記第２の空隙が発生した電極の膜厚方向に垂直な方向に沿った幅の和が、前記単位幅当たりに占める割合は２０％以下であることを特徴とする請求項６に記載の容量素子。
【請求項８】
前記容量絶縁膜は、膜厚が１２．５ｎｍ以上且つ９０ｎｍ以下であることを特徴とする請求項６又は７に記載の容量素子。
【請求項９】
前記下部電極及び前記上部電極の少なくとも一方は、導電性の金属酸化物を含み、
前記導電性の金属酸化物は、前記容量絶縁膜と接していることを特徴とする請求項６から８のいずれか１項に記載の容量素子。
【請求項１０】
前記下部電極及び前記上部電極の少なくとも一方は、積層膜であることを特徴とする請求項６から９のいずれか１項に記載の容量素子。
【請求項１１】
前記下部電極及び前記上部電極は、それぞれ単層膜又は積層膜であり、
前記下部電極を構成する膜のうち前記容量絶縁膜と接している膜及び前記上部電極を構成する膜のうち前記容量絶縁膜と接している膜は、それぞれ膜厚が１０ｎｍ以上且つ２００ｎｍ以下であることを特徴とする請求項６から９のいずれか１項に記載の容量素子。
【請求項１２】
前記容量絶縁膜に印加する電圧は、０．３Ｖ以上且つ１．８Ｖ以下であることを特徴とする請求項７から１１のいずれか１項に記載の容量素子。
【請求項１３】
前記容量絶縁膜に印加する電界強度は、２００ｋＶ／ｃｍ以上であることを特徴とする請求項７から１１のいずれか１項に記載の容量素子。
【請求項１４】
前記容量絶縁膜は、前記下部電極の上面及び側面に接して形成され、
前記下部電極は、高さの幅に対する比が１以上であることを特徴とする請求項６から１３のいずれか１項に記載の容量素子。
【請求項１５】
前記容量素子は、前記半導体基板の上に形成された層間絶縁膜に設けられた開口部に形成され、
前記開口部は、深さの直径に対する比が１以上であることを特徴とする請求項６から１３のいずれか１項に記載の容量素子。
【請求項１６】
前記強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることを特徴とする請求項６から１５のいずれか１項に記載の容量素子。
【請求項１７】
請求項６から１６のいずれか１項に記載の容量素子と、
前記半導体基板の上に形成されたソース領域及びドレイン領域を有するトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜に形成されたプラグ電極とを備え、
前記プラグ電極は、一端が前記ソース領域又はドレイン領域と電気的に接続され、他端が前記容量素子の下部電極と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項１８】
半導体基板の上に下部電極を形成する工程と、
前記下部電極の上に強誘電体からなる容量絶縁膜の前駆体膜を有機金属化学気相堆積法により形成する工程と、
前記前駆体膜の上に上部電極を形成する工程と、
前記前駆体膜を熱処理することにより結晶化して容量絶縁膜を形成する工程とを備えていることを特徴とする容量素子の製造方法。
【請求項１９】
前記上部電極を形成する工程よりも後に、前記前駆体膜を熱処理することを特徴とする請求項１８に記載の容量素子の製造方法。
【請求項２０】
前記強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることを特徴とする請求項１８又は１９に記載の容量素子の製造方法。
【請求項２１】
前記熱処理は、結晶核密度を決定する第１の熱処理と、結晶を成長させる第２の熱処理とからなり、
前記容量絶縁膜の結晶粒径は１０ｎｍ以上且つ２００ｎｍ以下であることを特徴とする請求項１８から２０のいずれか１項に記載の容量素子の製造方法。
【請求項２２】
前記容量絶縁膜は、膜厚が１２．５ｎｍ以上且つ９０ｎｍ以下であることを特徴とする請求項１８から２１のいずれか１項に記載の容量素子の製造方法。
【請求項２３】
前記下部電極及び上部電極の少なくとも一方は、導電性の金属酸化物を含み、
前記導電性の金属酸化物は、前記容量絶縁膜と接していることを特徴とする請求項１８から２２のいずれか１項に記載の容量素子の製造方法。
【請求項２４】
前記下部電極及び前記上部電極の少なくとも一方は、積層膜であることを特徴とする請求項１８から２３のいずれか１項に記載の容量素子の製造方法。
【請求項２５】
前記下部電極及び前記上部電極は、それぞれ単層膜又は積層膜であり、
前記下部電極を構成する膜のうち前記容量絶縁膜と接している膜及び前記上部電極を構成する膜のうち前記容量絶縁膜と接している膜は、それぞれ膜厚が１０ｎｍ以上且つ２００ｎｍ以下であることを特徴とする請求項１８から２３のいずれか１項に記載の容量素子の製造方法。
【請求項２６】
前記容量素子は、立体構造を有していることを特徴とする請求項請求項１８から２５のいずれか１項に記載の容量素子の製造方法。
【請求項２７】
前記下部電極は、高さの幅に対する比が１以上であることを特徴とする請求項２６に記載の容量素子の製造方法。
【請求項２８】
前記下部電極を形成する工程よりも前に、
前記半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして開口部を形成する工程とをさらに備え、
前記下部電極を形成する工程は、前記開口部の底面及び側壁に沿って前記下部電極を形成する工程を含み、
前記開口部の深さの直径に対する比は１以上であることを特徴とする請求項２６に記載の容量素子の製造方法。
【請求項２９】
前記上部電極又は前記下部電極は、有機金属化学気相堆積法により形成することを特徴とする請求項１８から２８のいずれか１項に記載の容量素子の製造方法。
【請求項３０】
前記容量絶縁膜を形成する工程において、前記前駆体膜の収縮は１５％以下であることを特徴とする請求項１８から２９のいずれか１項に記載の容量素子の製造方法。
【請求項３１】
前記容量絶縁膜を形成する工程において、前記下部電極及び前記上部電極の収縮は１０％以下であることを特徴とする請求項３０に記載の容量素子の製造方法。
【請求項３２】
半導体基板の上にソース領域及びドレイン領域を有するトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、且つ前記ソース領域又は前記ドレイン領域と電気的に接続されたプラグコンタクトを形成する工程と、
請求項１８から３１のいずれか１項に記載の容量素子の製造方法により、前記下部電極の底面が前記プラグコンタクトと電気的に接続された容量素子を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項３３】
半導体基板の上に強誘電体からなる絶縁膜の前駆体膜を有機金属化学気相堆積法により形成する工程と、
前記前駆体膜を熱処理することにより結晶化して絶縁膜を形成する工程とを備え、
前記熱処理において前記前駆体膜の収縮は１５％以下であることを特徴とする絶縁膜の製造方法。
【請求項３４】
前記絶縁膜は、膜厚が１００ｎｍ以下であることを特徴とする請求項３３に記載の絶縁膜の製造方法。
【請求項３５】
前記強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることを特徴とする請求項３３又は３４に記載の絶縁膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体からなる絶縁膜、それを用いた容量素子及び半導体装置並びにその製造方法に関する。
【背景技術】
【０００２】
近年、低電圧で動作し且つ高速書き込み及び読み出しが可能な不揮発性記憶装置の実用化を目指して、自発分極特性を有する強誘電体膜に関する研究が盛んに行われている。特にデザインルールが０．１８μｍ以下のＣＭＯＳで構成されたＬＳＩ上に搭載するメガビット級の半導体記憶装置を実現するために、小さな占有面積で大きな容量を実現できるスタック構造を有する半導体素子の開発が行われている。
【０００３】
このスタック構造を有する容量素子を形成するためには、凹状又は凸状に形成された下部電極の上に容量絶縁膜である強誘電体膜を形成しなければならないが、強誘電体膜のリークを防止するためには強誘電体膜の表面をできるだけ平滑にする必要がある。
【０００４】
また、デザインルールが０．１８μｍ以下のＣＭＯＳで構成されたＬＳＩの電源電圧は２Ｖ以下であるため、強誘電体膜の膜厚を薄くする必要があり、膜厚を９０ｎｍ〜１００ｎｍ以下にしなければならない。従って、信頼性の高い強誘電体膜を形成するには、強誘電体膜に発生するボイドの影響についても考慮する必要がある。
【０００５】
表面が平滑でリークのない強誘電体膜を形成する方法としては以下のようなものが知られている（例えば、特許文献１を参照。）。
【０００６】
図１３は従来例における容量素子の製造工程における断面構造を工程順に示している。図１３（ａ）に示すようにシリコン基板７１の上に、下部電極７２となる白金（Ｐｔ）を２００ｎｍ〜３００ｎｍスパッタ法により形成する。さらに図１３（ｂ）に示すように、下部電極７２の上に強誘電体材料であるＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）を溶解させた前駆体溶液７３を塗布し、スピンコータにより均一にする。続いて、図１３（ｃ）に示すように、１５０℃〜２００℃に保持したホットプレートを用いて５分間乾燥させて十分に溶媒を揮発除去する。さらに、焼成炉を用いて８００℃の温度で３０分間の酸素アニールを行うことにより、ＳＢＴ塗布膜７３の結晶化を行い結晶化したＳＢＴ膜７４を得る。ＳＢＴ塗布膜７３を７００℃以上の温度で熱処理しているため、ＳＢＴ膜７４はペロブスカイト型構造に転位している。
【０００７】
図１３（ｂ）から図１３（ｃ）に示す工程を繰り返すことにより、図１３（ｄ）に示すように膜厚が１５０ｎｍ程度のＳＢＴ膜７５が得られる。さらに、図１３（ｅ）に示すようにＳＢＴ膜７５の凹凸を埋めるために３０ｎｍ程度のＳＢＴ塗布膜からなる平坦化膜７６を形成する。
【０００８】
次に、図１３（ｆ）に示すように、６００℃の温度で３０分間の酸素アニールを行う。このアニールは平坦化膜７６がアモルファス状態から一部がパイロクロア結晶となる温度条件で行う。これにより平坦化膜７６はアモルファス領域と、常誘電体相であるパイロクロア結晶領域が混在するＳＢＴ膜７７となる。
【０００９】
その後、図１３（ｇ）に示すように、上部電極７８となる２００ｎｍ〜３００ｎｍの厚さの白金（Ｐｔ）膜をスパッタ法により形成した後、８００℃の温度で３０分間の酸素アニールを行うことによりＳＢＴ膜７７を完全に結晶化させて、複数層のＳＢＴ膜が積層されたペロブスカイト型の強誘電体膜を形成する。
【００１０】
このように、塗布と結晶化とを繰り返して、結晶化の際に発生する表面の凹凸を次層の塗布によって埋め込み、また、最上層は上部電極を形成してから強誘電体の結晶化を実施することにより凹凸の発生を抑えているため、表面の平滑な強誘電体膜を得ることができる。
【特許文献１】特開２００１−２３７３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記の従来例では、強誘電体膜の表面を平滑にすることは可能であるが、強誘電体中に発生するボイドを防止できないという問題がある。
【００１２】
従来例では、最上層の強誘電体膜を結晶化する際に、結晶構造が変化して緻密化されることに起因して、強誘電体膜が収縮するため、強誘電体膜中に微細なボイドが発生する。このような微細なボイドは、強誘電体膜が厚い場合には無視することができるが、素子の微細化を行うために強誘電体膜の膜厚を薄くした場合には、膜厚に対してボイドが占める割合が増加するので、強誘電体分極特性の低下の原因となる。特に、０．１８μｍのデザインルールに対応するために、強誘電体膜の厚さを９０ｎｍ〜１００ｎｍ以下としたときにはその影響が大きく、強誘電体特性が大きく劣化してしまうという問題がある。
【００１３】
本発明は、前記従来の課題を解決し、ボイドがなく強誘電体特性が劣化しない強誘電体膜からなる絶縁膜及びそれを用いたリーク電流が少なく耐圧が高い容量素子を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は、強誘電体からなる絶縁膜に占める空隙部分の割合を、所定の値より小さくする構成とする。
【００１５】
具体的に本発明に係る絶縁膜は、基板の上に形成された強誘電体からなる絶縁膜を対象とし、絶縁膜における基板に垂直な方向でのいずれの切断面においても、絶縁膜に発生した空隙部分の絶縁膜の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であることを特徴とする。
【００１６】
本発明の絶縁膜によれば、絶縁膜における基板に垂直な方向でのいずれの切断面においても、絶縁膜に発生した空隙部分の絶縁膜の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であるため、空隙により絶縁膜の実質的な面積が減少することがないので、空隙による絶縁膜の特性の劣化がほとんど生じない。その結果、絶縁膜の薄膜化及び微細化をした場合にも、性能が低下しない絶縁膜を実現することができる。なお、絶縁膜の単位幅とは、切断面に現れている絶縁膜のうち機能を発揮する領域の幅である。
【００１７】
本発明の絶縁膜は、膜厚が１００ｎｍ以下であることが好ましい。このような条件においても性能を維持することが可能である。
【００１８】
本発明の絶縁膜において、強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることが好ましい。このような構成とすることにより確実に強誘電体からなる絶縁膜を実現することができる。
【００１９】
本発明の絶縁膜は、絶縁膜は、半導体記憶装置の容量素子における容量絶縁膜であることが好ましい。また、強誘電体電界効果トランジスタのゲート絶縁膜であってもよい。このような構成とすることにより、絶縁膜の機能を確実に発揮させることができる。
【００２０】
本発明に係る容量素子は、半導体基板の上に形成された下部電極と、下部電極の上に形成された強誘電体からなる厚さが１００ｎｍ以下の薄膜である容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備えた容量素子を対象とし、容量素子における半導体基板に垂直な方向でのいずれの切断面においても、容量絶縁膜に発生した第１の空隙部分の容量絶縁膜の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であることを特徴とする。
【００２１】
本発明の容量素子によれば、容量素子における半導体基板に垂直な方向でのいずれの切断面においても、容量絶縁膜に発生した第１の空隙部分の容量絶縁膜の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であるため、空隙により絶縁膜の実質的な面積が減少しないので、空隙による絶縁膜の特性の劣化がほとんど生じない。その結果、リーク電流が小さく且つ耐圧が高い高性能な容量素子を実現することができる。
【００２２】
本発明の容量素子において、上部電極及び下部電極のいずれかに発生した第２の空隙部分の第２の空隙が発生した電極の膜厚方向に垂直な方向に沿った幅の和が、単位幅当たりに占める割合は２０％以下であることが好ましい。このような構成とすることにより電極部分にも空隙がなく、容量絶縁膜に印加する電圧が低下することのない容量素子を実現することができる。
【００２３】
本発明の容量素子において、容量絶縁膜は、膜厚が１２．５ｎｍ以上且つ９０ｎｍ以下であることが好ましい。このような構成とすることにより、結晶化の際に結晶粒径差に起因する空隙が発生せず、確実に高性能の容量素子を実現することができる。
【００２４】
本発明の容量素子において、下部電極及び上部電極の少なくとも一方は、積層膜であることが好ましい。このような構成であれば、電極に酸素バリア性を付与したり、配線とのコンタクト抵抗を低減したりすることが可能となる。
【００２５】
本発明の容量素子において、下部電極及び上部電極の少なくとも一方は、導電性の金属酸化物を含み、導電性の金属酸化物は、容量絶縁膜と接していることが好ましい。このような構成とすることにより、電極に空隙がない容量素子を確実に実現することができる。
【００２６】
本発明の容量素子において、下部電極及び上部電極の少なくとも一方は、積層膜であることが好ましい。このような構成とすることにより、下部電極、容量絶縁膜及び上部電極に加わる応力が分散されるので、下部電極、容量絶縁膜及び上部電極における空隙の発生を抑制することができる。
【００２７】
本発明の容量素子において、下部電極及び上部電極はそれぞれ単層膜又は積層膜であり、下部電極を構成する膜のうち容量絶縁膜と接している膜及び上部電極を構成する膜のうち容量絶縁膜と接している膜は、それぞれ膜厚が１０ｎｍ以上且つ２００ｎｍ以下であることが好ましい。このような構成とすることにより、電極により容量素子の特性が劣化することを確実に防止することができる。
【００２８】
本発明の容量素子において、容量絶縁膜に印加する電圧は、０．３Ｖ以上且つ１．８Ｖ以下であることが好ましい。また、容量絶縁膜に印加する電界強度は、２００ｋＶ／ｃｍ以上であることが好ましい。このような構成とすることにより、容量素子に保持されたデータ“１”とデータ“０”とを決定する電荷量の比が十分大きな値になるため、良好なデータ保持特性を実現できる。
【００２９】
本発明の容量素子において、容量絶縁膜は下部電極の上面及び側面に接して形成され、下部電極は高さの幅に対する比が１以上であることが好ましい。また、容量素子は、半導体基板の上に形成された層間絶縁膜に設けられた開口部に形成され、開口部は、深さの直径に対する比が１以上であることが好ましい。このような構成とすることにより、容量絶縁膜の表面積を大きくして、データを保持するための電荷を十分蓄積することが可能となると共に、良好な分極特性を実現することができる。
【００３０】
本発明の容量素子において、強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることが好ましい。このような構成とすることにより確実に強誘電体からなる容量絶縁膜を実現することができる。
【００３１】
本発明に係る半導体記憶装置は、本発明の容量素子と、半導体基板の上に形成されたソース領域及びドレイン領域を有するトランジスタと、トランジスタを覆う層間絶縁膜と、層間絶縁膜に形成されたプラグ電極とを備え、プラグ電極は、一端がソース領域又はドレイン領域と電気的に接続され、他端が容量素子の下部電極と電気的に接続されていることを特徴とする。
【００３２】
本発明の半導体記憶装置によれば、リーク電流が少なく耐圧が高い本発明の容量素子を備えているため、容量素子の信頼性を低下させることなく容量素子を微細化することが可能であるので、信頼性が高く且つ集積度が高い半導体記憶装置を実現することができる。
【００３３】
本発明に係る容量素子の製造方法は、半導体基板の上に下部電極を形成する工程と、下部電極の上に強誘電体からなる容量絶縁膜の前駆体膜を有機金属化学気相堆積法により形成する工程と、前駆体膜の上に上部電極を形成する工程と、前駆体膜を熱処理することにより結晶化して容量絶縁膜を形成する工程とを備えていることを特徴とする。
【００３４】
本発明の容量素子の製造方法によれば、収縮率の小さな膜が得られる有機金属化学気相堆積法を用いて強誘電体からなる前駆体を形成し、さらに、前駆体膜の上に上部電極を形成した後に熱処理を行い強誘電体の結晶化を行っているため、収縮による空隙がほとんど発生しない上、表面が平滑な容量絶縁膜を形成できる。従って、リーク電流が少なく耐圧が高い容量素子を容易に得ることが可能となる。
【００３５】
本発明の容量素子の製造方法は、上部電極を形成する工程よりも後に、前駆体膜を熱処理することが好ましい。このような構成とすることにより、熱処理の際に前駆体膜から構成元素が揮発することを防止できる。
【００３６】
本発明の容量素子の製造方法において、強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることが好ましい。このようにすることにより、確実に強誘電体からなる容量絶縁膜を形成することができる。
【００３７】
本発明の容量素子の製造方法において、熱処理は、結晶核密度を決定する第１の熱処理と、結晶を成長させる第２の熱処理とからなり、容量絶縁膜の結晶粒径は１０ｎｍ以上且つ２００ｎｍ以下であることが好ましい。このような構成とすることにより、容量絶縁膜の結晶粒径の差に起因した空隙の発生を防止することができる。
【００３８】
本発明の容量素子の製造方法において、容量絶縁膜は膜厚が１２．５ｎｍ以上且つ９０ｎｍ以下であることが好ましい。このような構成とすることにより、容量素子の分極特性を確実に向上させることができる。
【００３９】
本発明の容量素子の製造方法において、下部電極及び上部電極の少なくとも一方は、導電性の金属酸化物を含み、導電性の金属酸化物は、容量絶縁膜と接していることが好ましい。このような構成とすることにより、電極の収縮を抑えることができるので、電極へのボイドの発生を防止できる。
【００４０】
本発明の容量素子の製造方法において、下部電極及び上部電極の少なくとも一方は、積層膜であることが好ましい。このような構成とすることにより、下部電極、容量絶縁膜及び上部電極に加わる応力が分散されるので、下部電極、容量絶縁膜及び上部電極における空隙の発生を抑制することができる。
【００４１】
本発明の容量素子の製造方法において、下部電極及び上部電極はそれぞれ単層膜又は積層膜であり、下部電極を構成する膜のうち容量絶縁膜と接している膜及び上部電極を構成する膜のうち容量絶縁膜と接している膜は、それぞれ膜厚が１０ｎｍ以上且つ２００ｎｍ以下であることが好ましい。このような構成とすることにより、容量絶縁膜を結晶化する際に電極が容量絶縁膜に影響を与えることなく、容量絶縁膜に印加される電界の強度を確実に確保できる。
【００４２】
本発明の容量素子の製造方法において、容量素子は立体構造を有していることが好ましく、また、下部電極は、高さの幅に対する比が１以上であることが好ましく、さらに、下部電極を形成する工程よりも前に、半導体基板の上に絶縁膜を形成する工程と、絶縁膜をエッチングして開口部を形成する工程とをさらに備え、下部電極を形成する工程は、開口部の底面及び側壁に沿って下部電極を形成する工程を含み、開口部の深さの直径に対する比は１以上であってもよい。このような構成とすることにより、容量絶縁膜の表面積を十分確保できる。
【００４３】
本発明の容量素子の製造方法において、上部電極は有機金属化学気相堆積法により形成することが好ましい。
【００４４】
本発明の容量素子の製造方法は、容量絶縁膜を形成する工程において、前駆体膜の収縮は１５％以下であることが好ましい。さらに、容量絶縁膜を形成する工程において、下部電極及び上部電極の収縮は１０％以下であることが好ましい。このような構成であれば空隙の発生を防止することができ、高性能な容量素子が確実に得られる。
【００４５】
本発明の半導体記憶装置の製造方法は、半導体基板の上にソース領域及びドレイン領域を有するトランジスタを形成する工程と、トランジスタを覆う層間絶縁膜を形成する工程と、層間絶縁膜を貫通し、且つソース領域又はドレイン領域と電気的に接続されたプラグコンタクトを形成する工程と、本発明の容量素子の製造方法により、下部電極の底面がプラグコンタクトと電気的に接続された容量素子を形成する工程とを備えていることを特徴とする。
【００４６】
本発明の半導体記憶装置の製造方法によれば、本発明の容量素子の製造方法により容量素子を形成するため、リーク電流が少なく耐圧が高い容量素子を備えた半導体記憶装置を形成することができるので、信頼性を低下させることなく容量素子を微細化でき、その結果、信頼性が高く、集積度が高い半導体記憶装置を容易に実現することができる。
【００４７】
本発明の絶縁膜の製造方法は、半導体基板の上に強誘電体からなる絶縁膜の前駆体膜を有機金属化学気相堆積法により形成する工程と、前駆体膜を熱処理することにより結晶化して絶縁膜を形成する工程とを備え、熱処理において前駆体膜の収縮は１５％以下であることを特徴とする。
【００４８】
本発明の絶縁膜の製造方法によれば、絶縁膜の前駆体膜を有機金属化学気相堆積法により形成するため、熱処理の際に前駆体膜が収縮しないので、ボイドがほとんど発生せず、高性能な絶縁膜を得ることができる。
【００４９】
本発明の絶縁膜の製造方法において、絶縁膜は、膜厚が１００ｎｍ以下であることが好ましく、また、強誘電体は、（ＳｒwＣａxＢａ1-w-x）Ｂｉ2（ＴａyＮｂzＶ1-y-z）2Ｏ9（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但しｘ、ｙは０以上且つ１以下であり、ｘ＋ｙは１以下である。）及び（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但しｗ、ｘ、ｙ、ｚは０以上且つ１以下であり、ｗ＋ｘ及びｙ＋ｚは１以下である。）のうちいずれか１つであることが好ましい。このような構成とすることにより確実に強誘電体からなる絶縁膜を実現することができる。
【発明の効果】
【００５０】
本発明に係る絶縁膜、それを用いた容量素子及び半導体記憶装置並びにその製造方法によれば、ボイドがなく強誘電体特性が劣化しない強誘電体膜からなる絶縁膜、それを用いたリーク電流が少なく耐圧の高い容量素子及び半導体記憶装置並びにその製造方法を実現できる。
【発明を実施するための最良の形態】
【００５１】
（第１の実施形態）
図１は本実施形態に係る容量絶縁膜、それを用いた容量素子及び半導体記憶装置の断面構造の要部を示しており、図１（ａ）はワード線方向に沿った断面の構造を示しており、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線に沿った断面つまりビット線に沿った断面の構造を示している。
【００５２】
図１（ａ）及び図１（ｂ）に示すようにシリコンからなる半導体基板１１の上にメモリセルトランジスタ１６ａと、メモリセルプレートドライバ用トランジスタ１６ｂと、容量素子２３とが形成されている。
【００５３】
メモリセルトランジスタ１６ａは、ゲート絶縁膜１３ａ、ゲート電極１４ａ及び不純物拡散領域１５ａから構成されており、ワード線方向及びビット線方向にマトリックス状に複数形成されている。メモリセルプレートトランジスタ１６ｂは、ゲート絶縁膜１３ｂ、ゲート電極１４ｂ並びに不純物拡散領域１５ｂ及び不純物拡散層１５ｃから構成されており、ビット線方向に並べられたメモリセルトランジスタ１６ａの末端に形成されている。また、各メモリセルトランジスタ１６ａ間、各メモリセルプレートトランジスタ１６ｂ間及びメモリセルトランジスタ１６ａとメモリセルプレートトランジスタ１６ｂとの間には素子分離領域１２が形成され、各トランジスタを分離している。
【００５４】
メモリセルトランジスタ１６ａ及びメモリセルプレートトランジスタ１６ｂは、膜厚が５００ｎｍのリン又はボロンが添加されたシリコン酸化膜（ＢＰＳＧ膜）である第１の層間絶縁膜１７に覆われており、第１の層間絶縁膜１７の上には各メモリセルトランジスタに対応する容量素子２３が複数形成されている。
【００５５】
容量素子２３は下から順次形成された下部電極２０と、容量絶縁膜２１と、上部電極２２とから構成され、メモリセルトランジスタと対になるように形成されている。下部電極２０は、下から順にチタンとアルミニウムの窒化物（ＴｉＡｌＮ）、イリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ2）が積層された積層膜であり、各層の膜厚は下から順にそれぞれ１００ｎｍ、５０ｎｍ及び５０ｎｍ〜１００ｎｍである。なお、酸化イリジウム（ＩｒＯ2）の上にさらに膜厚が１００ｎｍ程度の白金（Ｐｔ）を積層してもよい。また、下部電極２０は酸素バリアとしての機能も有している。
【００５６】
下部電極２０は、第１の層間絶縁膜１７に形成されたタングステンからなる第１のコンタクトプラグ１８ａを介在させて、メモリセルトランジスタ１６ａの不純物拡散層１５ａと電気的に接続されている。
【００５７】
また、下部電極２０は各容量素子２３に対して各々独立して設けられており、各下部電極２０の間には膜厚が３００ｎｍのシリコン酸化膜である埋め込み絶縁膜１９が形成されており、各下部電極２０は互いに絶縁されている。
【００５８】
容量絶縁膜２１は、厚さが９０ｎｍの強誘電体であるＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）からなり、上部電極２２は厚さが５０ｎｍの酸化イリジウム（ＩｒＯ2）又は白金（Ｐｔ）からなる。また、容量絶縁膜２１及び上部電極２２は、ビット線方向に配列された各容量素子２３に共通の容量絶縁膜２１及び上部電極２２として形成されており、上部電極２２は容量絶縁膜２１が形成されていない領域において、下部電極２０と第１の層間絶縁膜１７に形成された第２のコンタクトプラグ１８ｂとを介在させてメモリセルプレートドライバ用トランジスタ１６ｂの不純物拡散領域１５ｂに電気的に接続されている。
【００５９】
容量素子２３は膜厚が３００ｎｍのＯ3及びＴＥＯＳから形成されたシリコン酸化膜（Ｏ3−ＴＥＯＳ膜）である第２の層間絶縁膜２４に覆われており、第２の層間絶縁膜２４の上にはアルミ（Ａｌ）を含む配線層２５が形成されている。
【００６０】
配線層２５は第１の層間絶縁膜１７と、第２の層間絶縁膜２４と、埋め込み絶縁膜１９とを貫通して形成されたタングステンからなる第３のコンタクトプラグ１８ｃを介在させて、メモリセルプレート用トランジスタ１６ｂの不純物拡散領域１５ｃと電気的に接続されている。
【００６１】
図２及び図３は本実施形態の容量絶縁膜、それを用いた容量素子及び半導体記憶装置の製造方法の各工程における断面の構造を工程順に示している。なお、図２及び図３の左側にはワード線に沿った断面を示しており、右側にはビット線に沿った断面を示している。
【００６２】
まず、図２（ａ）に示すようにシリコン基板１１の上にシリコン酸化膜からなる素子分離領域１２を形成する。続いて、ゲート絶縁膜１３ａ、ゲート電極１４ａ及び不純物拡散層１５ａからなるメモリセルトランジスタ１６ａと、ゲート絶縁膜１３ｂ、ゲート電極１４ｂ、不純物拡散層１５ｂ及び不純物拡散層１５ｃからなるメモリセルプレートドライバ用トランジスタ１６ｂとをそれぞれ所定の数量だけビット線及びワード線に沿って形成する。続いて、各メモリセルトランジスタ１６ａ及び各メモリセルプレートドライバ用トランジスタ１６ｂを覆うＢＰＳＧ膜からなる第１の層間絶縁膜１７を形成する。
【００６３】
次に、図２（ｂ）に示すように第１の層間絶縁膜１７に対してエッチングを行うことにより、不純物拡散層１５ａを露出させる第１のコンタクトホール及び不純物拡散層１５ｂを露出させる第２のコンタクトホールを形成する。続いて、第１のコンタクトホール及び第２のコンタクトホールの内部及び第１の層間絶縁膜１７の上にタングステンを堆積し、さらに、第１の層間絶縁膜１７の上に堆積されたタングステンをＣＭＰ法により研磨して、第１のコンタクトプラグ１８ａ及び第２のコンタクトプラグ１８ｂを複数形成する。
【００６４】
次に、図２（ｃ）に示すように、第１の層間絶縁膜１７の上に第１のコンタクトプラグ１８ａ及び第２のコンタクトプラグ１８ｂの上面を覆うように、ＴｉＡｌＮを１００ｎｍ、Ｉｒを５０ｎｍ及びＩｒＯ2を５０ｎｍ〜１００ｎｍの厚さで順次堆積した後、パターニングすることにより下部電極２０を形成する。ここで、ＩｒＯ2は有機金属化学気相堆積法（ＭＯＣＶＤ法）を用いて堆積する。なお、ＩｒＯ2の上に膜厚が１００ｎｍ程度のＰｔをさらに積層してもよい。続いて、各下部電極２０の間の領域に酸化シリコンからなる埋め込み絶縁膜１９を埋め込む。
【００６５】
次に、図２（ｄ）に示すように埋め込み絶縁膜１９と下部電極２０の上に、ＭＯＣＶＤ法を用いて、強誘電体であるＳＢＴからなる前駆体膜２１ａを形成した後、第２のコンタクトプラグ１８ｂの上に形成された下部電極２０が露出するように、前駆体膜２１ａをパターニングする。
【００６６】
次に、図３（ａ）に示すように、埋め込み絶縁膜１９、前駆体膜２１ａ及び下部電極２０の上に、ＩｒＯ2又はＰｔを堆積した後、所定の形状にパターニングすることにより、上部電極２２を形成する。なお、ＩｒＯ2はＭＯＣＶＤ法を用いて堆積する。
【００６７】
次に、図３（ｂ）に示すように、強誘電体膜の結晶核密度を決定する熱処理を５００℃〜７００℃の温度で行った後、８００℃の温度で前駆体膜２１ａを結晶化させて、容量絶縁膜２１を形成する。これにより、下部電極２０、容量絶縁膜２１及び上部電極２２から容量素子２３が形成される。
【００６８】
次に、図３（ｃ）に示すように、上部電極２２及び埋め込み絶縁膜１９の上に、Ｏ3−ＴＥＯＳ膜である第２の層間絶縁膜２４を形成した後、第２の層間絶縁膜２４、埋め込み絶縁１９膜及び第１の層間絶縁膜１７に対してエッチングを行い、メモリセルプレートドライバ用トランジスタ１６ｂの不純物拡散領域１５ｃに達する第３のコンタクトホールを形成し、第３のコンタクトホールをタングステンで埋め込むことにより、第３のコンタクトプラグ１８ｃを形成し、第３のコンタクトプラグ１８ｃと接するように、第２の層間絶縁膜２４の上にアルミニウムを含む配線層２５を形成する。
【００６９】
なお、本実施形態では、下部電極２０を介在させて、上部電極２２と第２のコンタクトプラグ１８ｂを接続しているが、下部電極２０を介在させずに、上部電極２２と第２のコンタクトプラグ１８ｂとを直接接続する構成としてもよい。但し、前駆体膜２１ａの焼結は酸素雰囲気で行うため、第２のコンタクトプラグ１８ｂが酸化されないように、酸素バリアとしての機能を持たせた下部電極２１を介在させた方が、集積化が容易になるため好ましい。
【００７０】
また、上部電極２２と配線層２５との間の電気的な接続を行うために、メモリセルプレートドライバ用トランジスタ１６ｂを設けているが、メモリセルプレートドライバ用トランジスタ１６ｂを設けずに、第２のコンタクトプラグ１８ｂと第３のコンタクトプラグ１８ｃとを、同一の不純物拡散領域に接続する、すなわち、不純物拡散領域１５ｂと不純物拡散領域１５ｃを同一の不純物拡散領域とする構成としてもよい。
【００７１】
また、容量絶縁膜２１である強誘電体膜を構成する元素として、Ｓｒの代わりにＣａ、Ｂａを用いてもよく、Ｓｒ、Ｃａ、Ｂａを任意の比率で混ぜてもよい。また、Ｔａの代わりにＮｂ、Ｖを用いてもよく、Ｔａ、Ｎｂ、Ｖを任意の比率で混ぜてもよい。
【００７２】
以上の方法では、第２のコンタクトプラグ１８ｂは第１のコンタクトプラグ１８ａと同時に形成することができるので、水素による強誘電体特性の劣化原因となる、上部電極２１と配線層２５とを直接接続するプラグ工程そのものを排除することができる。
【００７３】
以下に、容量絶縁膜２１に発生する空隙（ボイド）を抑制する方法について説明する。
【００７４】
図１４は従来の強誘電体を溶解させた溶液の塗布と結晶化とを繰り返す方法により形成した容量素子の断面を電子顕微鏡（ＳＥＭ）により観察した結果を示している。図１４に示すように厚さが１００ｎｍのＴｉＡｌＮ、厚さが５０ｎｍのＩｒＯ2、厚さが５０ｎｍのＩｒ及び厚さが１００ｎｍのＰｔが下から順次積層された下部電極１０２の上に、厚さが７０ｎｍのＳＢＴからなる容量絶縁膜１０３が形成され、さらに容量絶縁膜１０３の上に厚さが５０ｎｍのＰｔからなる上部電極１０４が形成されている。また容量絶縁膜１０３には、容量絶縁膜１０３の膜厚の５０％を越えるような大きなボイドが発生しており、ボイドの発生部分においては容量絶縁膜１０３の実質的な膜厚は非常に薄くなっている。
【００７５】
このようなボイドは以下のような機構により発生する。従来例のように強誘電体を溶解させた溶液を塗布する方法により容量絶縁膜の前駆体膜を形成した場合には、前駆体膜を結晶化する工程において前駆体膜から有機成分が揮発するため、前駆体膜は２０％以上収縮する。その結果、強誘電体にボイドが発生する。また、上部電極又は下部電極を熱処理の際にほとんど収縮しない導電性の酸化物により形成した場合には、前駆体膜と上部電極又は下部電極とが接している部分において前駆体膜が自由に変形できないので、局所的に大きく収縮する部分が発生し、強誘電体にさらにボイドが発生する。
【００７６】
図４は本実施形態の方法により形成した容量素子の断面についてのＳＥＭ写真を示している。ここで、上部電極はＩｒＯ2であり、下部電極２０の最上層はＩｒＯ2である。図４に示すように本実施形態の方法により形成した容量素子の容量絶縁膜２１には、上部電極及び下部電極をほとんど収縮しない導電性の酸化物により形成しているにもかかわらず、ほとんどボイドは認められない。
【００７７】
これは、本実施形態においては、容量絶縁膜２１の前駆体膜２１ａをＭＯＣＶＤ法により形成しているため、膜の収縮率が小さく、前駆体膜２１ａを結晶化する際に前駆体膜２１ａと上部電極２２又は下部電極２０とが接している部分においても局所的な収縮がほとんどないことによる。なお、このような効果を得るためには結晶化の際における前駆体膜２１ａの収縮を１５％以下とすればよく、好ましくは１０％以下とする。
【００７８】
図５は容量素子に発生したボイドの状態を模式的に示すものであり、容量素子を容量素子が形成されている半導体基板に対して垂直な方向に切断した断面の状態を示している。図５に示すように膜厚がＴで単位幅がＬの容量絶縁膜２１が上部電極２２と下部電極２０との間に挟まれている。容量絶縁膜２１の単位幅Ｌは、図５に示す断面に現れている容量絶縁膜２１のうち容量素子として機能する部分の幅である。容量素子として機能する部分は、容量絶縁膜２１、上部電極２２及び下部電極２０が重なり合う部分であり、本実施形態においては下部電極２０によって決定される。従って、この場合には容量絶縁膜２１が下部電極２０と接している部分の長さが容量絶縁膜２１の単位幅Ｌとなる。
【００７９】
しかし、容量絶縁膜２１にはボイドが発生しており、容量絶縁膜に占めるボイドの割合が増えるに従い、実質的な容量絶縁膜２１の膜厚及び膜面は積減少し、容量素子の特性が劣化する。このようなボイドが容量素子に与える影響は、容量絶縁膜の膜厚に対してボイド部分が占める割合と、容量絶縁膜の単位幅に対してボイド部分が占める割合とを指標として評価することができる。
【００８０】
例えば、図５に示す断面におけるボイド部分の幅は、容量絶縁膜２１の膜厚方向に垂直な方向に沿ったボイド部分の断面の幅であるａ１、ａ２及びａ３の和ａであり、図５に示す断面における容量絶縁膜２１の単位幅は、下部電極２０と容量絶縁膜２１とが接する部分の幅Ｌである。従って、ボイド部分の断面の幅ａを容量絶縁膜の単位幅Ｌで割ることによりボイド部分の占有率Ｂｏを求めることができる。従って、図５に示す場合にはボイドの占有率Ｂｏは、Ｂｏ＝（ａ１＋ａ２＋ａ３）／Ｌとなる。但し、ボイドに重なりがある場合においては、重なり部分は無視する。なお、容量素子の容量が上部電極の面積によって決まる構造の場合には、上部電極と容量絶縁膜との境界線の長さを単位幅Ｌとすればよい。
【００８１】
以上説明したＢｏの値が小さい程、容量絶縁膜に発生したボイドのサイズが小さく且つ容量絶縁膜に占めるボイドの割合が小さいため、リーク電流が小さく耐圧が高い容量素子を得ることができる。
【００８２】
図６は、本実施形態の方法により形成した容量絶縁膜と従来法により形成した容量絶縁膜との代表的なＢｏの値を比較して示している。従来法により作成した容量素子と本実施形態の方法により作成した容量素子とを収束イオンビーム（ＦＩＢ）等を用いて任意の位置で切断したサンプルについてＳＥＭ写真を撮影し、ＳＥＭ写真に現れたボイドの幅をＳＥＭ写真に表示されるスケールを用いて測定することによりＢｏを測定している。なお、測定に用いたサンプルには、下部電極の最上層及び上部電極をＰｔにより形成したものを用いた。
【００８３】
図６に示すように従来法により形成した場合にはＢｏが２０％以下の容量絶縁膜を得ることができないが、本実施形態の方法を用いることにより確実にＢｏが２０％以下の容量絶縁膜を得ることができる。
【００８４】
また、上部電極及び下部電極にボイドが発生した場合には、実質的な電極の膜厚及び面積が減少して、容量絶縁膜に印加される電圧が低下したり、容量の減少が生じる恐れがある。従って、上部電極及び下部電極についても先に述べたＢｏを小さくすることにより、容量素子の特性を向上させることができる。
【００８５】
以上説明したように、本実施形態の容量絶縁膜は、容量素子とした際に、リーク電流の増加及び耐圧の低下を防止でき、さらに、ストレスマイグレーションに強く信頼性が高いため、高信頼で高集積な半導体記憶装置を実現できる。
【００８６】
なお、本実施形態では、下部電極の最上層と上部電極とにＩｒＯ2又はＰｔを用いる例を示したが、上部電極又は下部電極の容量絶縁膜と接する部分をＩｒＯ2、ＲｕＯ2又はＳｒＲｕＯ3等の導電性の酸化物とすることにより、上部電極又は下部電極におけるボイドの発生を防止することができる。
【００８７】
（第２の実施形態）
以下に、本発明に係る第２の実施形態について図面を参照しながら説明する。
【００８８】
図７は本発明の第２の実施形態の容量絶縁膜及びそれを用いた容量素子及び半導体記憶装置のワード線方向に沿った断面の要部を示している。図７に示すように本実施形態の容量素子は、立体構造を有する容量素子でありその中でもいわゆる凹型電極形状を有する容量素子である。
【００８９】
図７に示すようにシリコンからなる半導体基板３１の上に１組のメモリセルトランジスタ３６と容量素子４３とが形成されている。
【００９０】
メモリセルトランジスタ３６は、ゲート絶縁膜３３、ゲート絶縁膜３４及び不純物拡散領域３５から構成されており、各々のメモリセルトランジスタ３６の間には素子分離領域１２が形成され、各トランジスタを分離している。
【００９１】
メモリセルトランジスタ３６は、膜厚が５００ｎｍの酸化シリコン（ＳｉＯ2）又は窒化シリコン（ＳｉＮ）からなる第１の層間絶縁膜３７に覆われており、第１の層間絶縁膜１７の上には、厚さが３００ｎｍの酸化シリコン（ＳｉＯ2）又は窒化シリコン（ＳｉＮ）からなる第２の層間絶縁膜４４が形成されている。
【００９２】
第２の層間絶縁膜４４には第１の層間絶縁膜３７を露出させる開口部４６が形成されており、開口部４６の底面及び側壁に沿って下部電極４０が形成されている。下部電極４０は、Ｉｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ又はＴａＡｌＮのうちの少なくとも１つを含む単層膜又は積層膜である。下部電極を積層膜とする場合には、酸素バリアとして機能する下層と、容量絶縁膜と接するＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性の金属酸化物からなる上層とを含む構造とし、容量絶縁膜４１と接する上層の膜厚は、１０ｎｍ〜２００ｎｍとすることが好ましい。
【００９３】
第２の層間絶縁膜４４の上にはホール４６内の下部電極４０を被覆するように、強誘電体であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9 （ＳＢＴＮ：但し、０≦ｘ≦１である。）からなる膜厚が１２．５ｎｍから９０ｎｍの容量絶縁膜４１が形成されている。
【００９４】
容量絶縁膜４１の上には、厚さが１０ｎｍ〜２００ｎｍのＩｒＯ2、ＲｕＯ2又はＳｒＲｕＯ3等の導電性酸化物からなる上部電極４２が形成されている。
【００９５】
また、下部電極４０は第１の層間絶縁膜３７に設けられたコンタクトプラグ３８を介在させてメモリセルトランジスタ３６の不純物拡散層３５と接続されている。
【００９６】
図８及び図９は本実施形態の容量絶縁膜、それを用いた容量素子及び半導体記憶装置の製造方法の各工程における断面の構造を工程順に示している。図８（ａ）に示すようにまずシリコンからなる半導体基板３１の上に不純物拡散層３５、ゲート絶縁膜３３及びゲート電極３４からなり、それぞれが素子分離領域３２により分離された複数のメモリセルトランジスタ３６を形成する。次に、メモリセルトランジスタ３６を覆うＳｉＯ2又はＳｉＮからなる第１の層間絶縁膜３７を形成した後、第１の層間絶縁膜を貫通し且つ各メモリセルトランジスタ３６の不純物拡散層と電気的に接続された複数のタングステンからなるコンタクトプラグ３８を形成する。
【００９７】
次に、図８（ｂ）に示すように第１の層間絶縁膜３７の上に第２の層間絶縁膜４４を形成した後、第２の層間絶縁膜４４をエッチングすることによりそれぞれがコンタクトプラグ３８を露出させる複数の開口部４６を形成する。
【００９８】
次に、図８（ｃ）に示すように開口部４６の底面及び側壁に沿うように、下部電極４０を形成する。ここで、導電性の金属酸化物からなる上層はＭＯＣＶＤ法を用いて堆積する。なお、下部電極４０は底面がコンタクトプラグ３８と接するように形成する。
【００９９】
次に、図９（ａ）に示すように第２の層間絶縁膜４４の上に、下部電極４０を覆うようにして、ＳＢＴＮからなる前駆体膜４１ａをＭＯＣＶＤ法により形成する。なお、前駆体膜４１ａの膜厚はＭＯＣＶＤ法の堆積時間を調整することにより１２．５ｎｍ〜９０ｎｍの範囲に設定する。
【０１００】
次に図９（ｂ）に示すように前駆体膜４１ａの上に上部電極４２をＭＯＣＶＤ法を用いて形成した後、熱処理を行い前駆体膜４１ａを結晶化することにより容量絶縁膜４１を形成して、図９（ｃ）に示すような半導体記憶装置が完成する。
【０１０１】
なお、前駆体膜４１ａを結晶化する熱処理は、まず、５００℃〜７００℃の温度で熱処理を行い結晶核密度を決定した後、さらに８００℃の温度で結晶を成長させることにより行い、容量絶縁膜４１の結晶粒径を１０ｎｍ〜２００ｎｍの範囲とする。このように結晶粒径をある程度揃えることにより、粒径差に起因してグレイン間にボイドが生じることを抑制することができる。但し、この場合における結晶粒径とは容量絶縁膜４１を任意の位置において切断した断面において観察される結晶の最も長い径をいう。
【０１０２】
また、本実施形態においては下部電極４０のうち容量絶縁膜４１と接する上層及び上部電極４２をＩｒＯ2、ＲｕＯ2又はＳｒＲｕＯ3等の導電性の金属酸化物により形成している。このため、前駆体膜４１ａを結晶化する際に下部電極４０の上層及び上部電極４２は１０％程度しか収縮しない。また、前駆体膜４１ａ自体も１５％程度しか収縮しないため、結晶化後の容量絶縁膜４１にはほとんどボイドが発生しない。さらに、下部電極４０の上層及び上部電極４２にボイドが発生することを防止できる。
【０１０３】
本実施形態の製造方法により容量素子の容量絶縁膜、上部電極及び下部電極を形成することにより、ボイド占有率が２０％以下の容量絶縁膜、上部電極及び下部電極が得られる。従って、リーク電流が少なく高耐圧の容量絶縁膜を備え、ストレスマイグレーションに強い容量素子と、信頼性及び集積度の高い半導体記憶装置を実現することができる。
【０１０４】
なお、本実施形態においては容量絶縁膜にＳＢＴＮを用いたが、（ＢｉwＮｄxＬａ1-w-x）4（ＨｆyＺｒzＴｉ3-y-z）Ｏ12（但し、０≦ｗ≦１、０≦ｘ≦１、０≦ｗ＋ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｙ＋ｚ≦１）を用いてもよい。この場合には、４００℃〜６００℃の温度で結晶核密度を決定するための熱処理を行った後、７００℃の温度で結晶を成長させることにより結晶粒径を１０ｎｍ〜２００ｎｍとすることができる。
【０１０５】
また、Ｐｂ（ＨｆxＺｒyＴｉ1-x-y）Ｏ3（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を用いる場合には、４００℃〜５００℃の温度で結晶核密度を決定するための熱処理を行った後、６５０℃の温度で結晶を成長させることにより結晶粒径を１０ｎｍ〜２００ｎｍとすることができる。
【０１０６】
また、容量素子を形成する凹部４６は、直径及び深さがそれぞれ０．２μｍ〜１．０μｍの範囲であればよく、下部電極の表面積をできるだけ大きくして、蓄積可能な電荷量を多くするためには、深さの直径に対する比を１以上にすることが好ましい。
【０１０７】
（第３の実施形態）
以下に、本発明に係る第３の実施形態について図面を参照しながら説明する。
【０１０８】
図１０は本実施形態の容量絶縁膜及びそれを用いた容量素子及び半導体記憶装置のワード線方向に沿った断面の要部を示している。図１０に示すように本実施形態の容量素子は、立体構造を有する容量素子でありその中でもいわゆる凸型とよばれる容量素子である。なお、図１０において図７と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１０９】
図１０に示すように第１の層間絶縁膜３７の上に、下部電極４０が形成されている。下部電極４０は円筒形であり、直径及び高さはそれぞれ０．２μｍ〜１．０μｍの範囲であり且つ高さの直径に対する比は１以上である。また、下部電極４０は、Ｉｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ又はＴａＡｌＮのうちの少なくとも１つを含む単層膜又は積層膜である。下部電極を積層膜とする場合には、酸素バリアとして機能する下層と、容量絶縁膜と接するＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性の金属酸化物からなる上層とを含む構造とし、容量絶縁膜４１と接する上層の膜厚は、１０ｎｍ〜２００ｎｍとすることが好ましい。
【０１１０】
下部電極４０の上にはＳＢＴＮからなる厚さが１２．５ｎｍ〜９０ｎｍの容量絶縁膜４１が形成され、容量絶縁膜４１の上にはＩｒＯ2 、ＲｕＯ2 又はＳｒＲｕＯ3 等の導電性酸化物からなる厚さが１０ｎｍ〜２００ｎｍの上部電極４２が形成されている。
【０１１１】
本実施形態においても、容量絶縁膜４１は、まずＳＢＴＮからなる前駆体膜４１ａを形成した後、５００℃〜７００℃の温度で熱処理を行い結晶核密度を決定し、さらに８００℃の温度で結晶を成長させて結晶粒径を１０ｎｍ〜２００ｎｍとしている。これにより、ボイド占有率が２０％以下の容量絶縁膜、上部電極及び下部電極が得られる。従って、リーク電流が少なく高耐圧の容量絶縁膜を備え、ストレスマイグレーションに強い容量素子と、信頼性及び集積度の高い半導体記憶装置を実現することができる。
【０１１２】
（第４の実施形態）
以下に、本発明に係る第４の実施形態について図面を参照しながら説明する。
【０１１３】
図１１は図１に示す平面型の構造を有する容量素子の容量絶縁膜２１の膜厚を変化させた場合における残留分極（２Ｐｒ）の値の変化を示している。なお、図中の破線部分は外挿により求めている。
【０１１４】
測定用のサンプルには、下部電極２０として厚さが１００ｎｍのＴｉＡｌＮ、厚さが５０ｎｍのＩｒ及び厚さが１００ｎｍのＩｒＯ2を下から順次積層した積層膜を用い、上部電極２２として厚さが５０ｎｍのＩｒＯ2を用いている。また、容量絶縁膜２１としてはＳＢＴＮを用い、ＭＯＣＶＤ法により前駆体膜を形成した後、７００℃の温度で熱処理を行い結晶核密度を決定し、さらに８００℃の温度で結晶成長させることにより結晶粒径を１０ｎｍ〜２００ｎｍとしている。また、測定電圧は、容量素子が使用される場合に想定される最低電圧である１．０Ｖとしている。
【０１１５】
図１１に示すように容量絶縁膜２１の膜厚を厚くするに従い残留分極の値が上昇する。これは、これまで説明したように本発明に係る容量絶縁膜には膜の収縮に起因するボイドがほとんど存在していないため、膜厚が増加するに従い電圧が印加されたときに飽和する分極量が増加するためである。しかし、容量絶縁膜２１の膜厚が９０ｎｍを越えると逆に残留分極が低下する。これは、強誘電体からなる容量絶縁膜２１の膜厚を厚くすると、結晶化の際の構造変化によって生じる体積の変化が無視できなくなり、グレイン成長する際の結晶粒径差に起因するボイドが発生することによる。
【０１１６】
従って、本発明の容量絶縁膜の膜厚はデザインルールの観点からすると上限を１００ｎｍ以下とすることが好ましく、さらに残留分極性能の観点からすると上限を９０ｎｍ以下とすることが好ましい。また、残留分極が１０μＣ／ｃｍ2以下となると半導体記憶装置が誤動作しやすくなるため、容量絶縁膜の膜厚は下限を１２．５ｎｍ以上とすることが好ましい。
【０１１７】
図１２は容量絶縁膜２１の膜厚を５０ｎｍに固定し、導電性の金属酸化物からなる上部電極２２の膜厚を変化させた場合における残留分極の変化を示している。なお、図中の破線部分は外挿により求めている。図１２に示すようにＩｒＯ2からなる上部電極の膜厚が１０ｎｍ以下の領域においては、分極特性が急激に悪化する。これは、電極を薄くすると電極の結晶粒界の影響が無視できなくなり、容量絶縁膜２１への印加される電界が弱まり、強誘電体結晶中のイオンの変位量が小さくなるためである。
【０１１８】
先に述べたように残留分極量が１０μＣ／ｃｍ2以下となると半導体記憶装置が誤動作しやすくなるため、上部電極の膜厚は１０ｎｍ以上とすることが好ましい。また、熱処理の際に容量絶縁膜に影響を与えないようにするためには上部電極の膜厚を２００ｎｍ以下とすることが好ましい。
【０１１９】
本実施形態においては、上部電極の膜厚のみを変化させたが、下部電極においても同様の現象が発生するため、下部電極の膜厚も１０ｎｍ以上且つ２００ｎｍ以下とすることが好ましい。
【０１２０】
本実施形態においては、電極材料としてＩｒＯ2を用いる場合について示したが、他の導電性酸化物、例えばＲｕＯ2又はＳｒＲｕＯ3を用いる場合又は白金等を用いる場合においても同様の結果が得られる。また、上部電極又は下部電極を積層膜とする場合には、容量絶縁膜と接する層の厚さを１０ｎｍ以上且つ２００ｎｍ以下とすればよい。
【０１２１】
また、本実施形態の容量素子において、容量素子に保持されたデータ“０”とデータ“１”とを決定する電荷量の比を十分大きくしデータ記憶特性をより良好にするためには、容量絶縁膜に印加する電圧を０．３Ｖ〜１．８Ｖの範囲とすることが好ましい。また、容量絶縁膜に印加する電界の強度を２００ｋＶ／ｃｍ以上とすることにより同様の効果が得られる。例えば、本実施形態の容量素子は１．８Ｖのパルス波によりスイッチングする場合において、少なくとも１０μＣ／ｃｍ2の残留分極量を達成することが可能となる。
【０１２２】
なお、第１から第４の実施形態においては、本発明に係る絶縁膜を容量素子の容量絶縁膜として用いる場合を示したが、本発明に係る絶縁膜は強誘電体電界効果トランジスタ（強誘電体ＦＥＴ）等のゲート電極の下に設けるゲート絶縁膜として用いることも可能である。
【産業上の利用可能性】
【０１２３】
本発明に係る絶縁膜、それを用いた容量素子及び半導体記憶装置並びにその製造方法は、ボイドがなく強誘電体特性が劣化しない強誘電体膜からなる絶縁膜、それを用いたリーク電流が少なく耐圧の高い容量素子及び半導体記憶装置並びにその製造方法を実現できるため、強誘電体を用いた絶縁膜、それを用いた容量素子及び半導体記憶装置並びにその製造方等に有用である。
【図面の簡単な説明】
【０１２４】
【図１】第１の実施形態に係る半導体記憶装置の要部を示す断面図であり、図１（ａ）はワード線に沿った断面であり、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線に沿った断面である。
【図２】第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図３】第１の実施形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図４】第１の実施形態に係る半導体記憶装置の断面の状態を示す電子顕微鏡写真である。
【図５】第１の実施形態に係る半導体記憶装置におけるボイドの状態を示す断面図である。
【図６】第１の実施形態に係る容量絶縁膜のボイド占有率と、従来例に係る容量絶縁膜のボイド占有率とを比較して示すグラフである。
【図７】第２の実施形態に係る半導体装置の要部を示す断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】第３の実施形態に係る半導体装置の要部を示す断面図である。
【図１１】第４の実施形態に係る半導体装置における容量絶縁膜の膜厚と残留分極との相関を示すグラフである。
【図１２】第４の実施形態に係る半導体装置における上部電極の膜厚と残留分極との相関を示すグラフである。
【図１３】従来例に係る半導体記憶装置の容量素子の製造方法を工程順に示す断面図である。
【図１４】従来例に係る半導体記憶装置の断面の状態を示す電子顕微鏡写真である。
【符号の説明】
【０１２５】
１１    半導体基板
１２    素子分離領域
１３ａ  ゲート絶縁膜
１３ｂ  ゲート絶縁膜
１４ａ  ゲート電極
１４ｂ  ゲート電極
１５ａ  不純物拡散層
１５ｂ  不純物拡散層
１５ｃ  不純物拡散層
１６ａ  メモリセルトランジスタ
１６ｂ  メモリセルプレート選択用トランジスタ
１７    第１の層間絶縁膜
１８ａ  第１のコンタクトプラグ
１８ｂ  第２のコンタクトプラグ
１８ｃ  第３のコンタクトプラグ
１９    埋め込み絶縁膜
２０    下部電極
２１    容量絶縁膜
２２    上部電極
２３    容量素子
２４    第２の層間絶縁膜
２５    配線
３１    半導体基板
３２    素子分離領域
３３    ゲート絶縁膜
３４    ゲート電極
３５    不純物拡散層
３６    トランジスタ
３７    第１の層間絶縁膜
３８    コンタクトプラグ
４０    下部電極
４１    容量絶縁膜
４２    上部電極
４３    容量素子
４４    第２の層間絶縁膜
４６    開口部
【図１】
2006049604.tif 000003
【図２】
2006049604.tif 000004
【図３】
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【図５】
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【図６】
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【図７】
2006049604.tif 000008
【図８】
2006049604.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図４】
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【図１４】
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