(57)【要約】【課題】  パネル上に専用の検査線を備えた表示用パネルにおいて、検査後に利用されなくなった検査線に帯電された電荷により生じ易い線間或いは層間の短絡欠陥を防止するようにした表示用パネル及びその製造方法を提供すること。【解決手段】  マトリックス状に配列した複数本のゲート配線Ｇ１〜ＧＮ及びソース配線Ｓ１〜ＳＮと、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子Ｔｒと、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線２１１、２１２及び２２１、２２２と、共通電位線１７と、が表面に設けられたアレイ基板１０を有する表示用パネルにおいて、前記各検査線２１１、２１２及び２２１、２２２は前記共通電位線１７に接続されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を有する表示用パネルにおいて、
前記各検査線は前記共通電位線に接続されていることを特徴とする表示用パネル。
【請求項２】
前記表示用パネルは、液晶表示パネルであることを特徴とする請求項１に記載の表示用パネル。
【請求項３】
マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を大判のマザー基板上に１枚又は複数枚形成し、前記各アレイ基板の検査線に検査用信号を送ってアレイ基板の検査を行い、この検査の終了後に、前記検査線を前記アレイ基板の表面に設けられている共通電位線に接続し、その後の工程で前記各アレイ基板を前記マザー基板から分断することを特徴とする表示用パネルの製造方法。
【請求項４】
前記表示用パネルは、液晶表示パネルであることを特徴とする請求項３に記載の表示用パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示領域外に専用の検査用配線を配設した表示用パネル及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置に搭載される液晶表示パネルには、液晶駆動方式の違いにより、単純マトリックス方式及びアクティブ・マトリックス方式を採用したものがある。
【０００３】
単純マトリックス方式を用いたパネルは、クロストークが発生し易く、画像コントラスト等に課題があると言われていることから、近年は、アクティブ・マトリックス方式を採用したものが主流になってきている。
【０００４】
アクティブ・マトリックス方式を用いた表示パネルは、基板上の画素毎に薄膜トランジスタ或いは薄膜ダイオード等のスイッチング素子を配設した構成を有しており、その画素数は、表示画面の高精細化に伴って増大し、通常の５０〜１００万個から近年では更に多い１５０万個を超える画素数を備える表示パネルも存在する。
【０００５】
このように画素数が増大すると、これに比例してスイッチング素子及びこのスイッチング素子に接続される配線本数も増大し、これらの配線は、それぞれの配線幅が極狭にされると共に線間距離を極小化されて、複数個のスイッチング素子と共に基板上に密集された状態で高密度に配設されている。
【０００６】
これらのスイッチング素子及び配線は、半導体製造工程におけるクリーンルームにおいて、種々の成膜プロセスにより基板上に形成されている。しかしながら、このクリーンルームに僅かな塵、例えばマイクロダストが存在すると、スイッチング素子及び配線などに付着し、線間短絡或いは配線断線等の欠陥を起こすことがある。
【０００７】
また、このような製造工程おいては、静電気により基板上で静電破壊を起こすことがある。例えば、露光工程において、露光ステージに基板を載置して位置合わせするとき、基板が露光ステージと接触し摩擦静電気が発生し基板上に帯電され、また、露光終了後、露光ステージから基板を次工程へ搬送する際にも発生し同様に基板上に帯電されることがある。
【０００８】
基板上に帯電された電荷量が大きくなると、基板上でスパークが発生し、スイッチング素子を破壊し、或いは配線間の短絡、配線層間の短絡欠陥を誘発してしまうことがある。
【０００９】
そこで、このような欠陥が発生すると、パネル製造の歩留まりを低下させ、しかも製造コストの高騰を招来することから、製造工程においは、パネルを装置に組み込む前にこのような欠陥を未然に発見するための検査が行われている（例えば、下記特許文献１、２参照）。
【００１０】
図２は下記特許文献１に記載された検査装置の概要を示す概略図、図３は図２の検査装置で検査される被検査基板の一部拡大図である。
【００１１】
この検査装置１は、電気光学素子２を用いてこの電気光学素子２の光学的変化を検出して被検査基板を検査する方法、いわゆるフォトン検査法と呼ばれている方法を採用した装置であって、ハロゲンランプ等からなる光源３と、この光源からの検出光が入射される電気光学素子２と、この電気光学素子２からの反射光を受光する受光器４と、この受光器に接続されたモニタ５と、テーブル６に載置される被検査基板３０と電気光学素子２との間に所定の電圧を印加する電圧印加装置７と、を備えた構成を有している。
【００１２】
電気光学素子２には、電界が印加されると光学的性能が変化する液晶シート或いはポッケル液晶板などが使用され、その上面に薄膜透明電極２ａが設けられている。
【００１３】
また、この検査装置１に適用される被検査基板３０は、アクティブ・アレイ基板（以下、アレイ基板という）であって、図３に示すように、マトリックス状に配列された複数本のソース配線３１及びゲート配線３２の間に画素電極３３が形成され、各画素電極３３はスイッチング素子３４を介してソース配線３１とゲート配線３２とに接続されているものである。
【００１４】
このアレイ基板は、予め検査に備えて基板上にショーティングバー３５、３６が形成され、これらのショーティングバーは予め各ソース配線３１及びゲート配線３２に接続されている。これらのショーティングバー３５、３６は検査時に必要とするものであるが、検査後は不要であるので切断除去される。
【００１５】
以下に、この検査装置を用いた被検査アレイ基板の検査法について図２、図３を参照して説明する。
【００１６】
先ず被検査アレイ基板３０をテーブル６に載置し、電圧印加装置７をショーティングバー３５、３６及び透明電極２ａに接続して、ショーティングバー３５、３６と透明電極２ａ間にソース側をゲート側に対し正の電圧になるように接続して電圧を印加する。この印加電圧は、その電圧値を徐々に上げ、ソース配線３１とゲート配線３２間にリークする電流を電流検出手段（図示省略）で検出する。この電流が検知されれば、ソース配線３１とゲート配線３２とが短絡していると判定できる。
【００１７】
また、電気光学素子の透明電極２ａとゲート側とソース側に配線された電極との間にバイアス電圧を印加する。このバイアス電圧は基準電圧に対し、所定電圧を所定モードで印加できるようになっている。
【００１８】
電気光学素子２に液晶シートを使用すると、画素電極３３と透明電極２ａとの間に電圧が印加されない状態では液晶シートの液晶は無秩序な方向を向いており、光を散乱し光を通過させないが、電圧を印加すると電気光学素子２は液晶シートの液晶が同一方向を向くので光の透過量が変化する。
【００１９】
そこで、光源３からの光を電気光学素子２に照射するとともに、電気光学素子２を通過して光反射体８に反射させて再び電気光学素子２を通過してきた光の強さを受光器４によって計測し、この受光器４で受光した光を制御部（図示省略）で演算して相当電圧を算出する。
【００２０】
そして、この相当電圧をチェックし、画像の明暗又は相当電圧値で画素の良否を判定する。被検査アレイ基板３０の採否を決めるには、不良とする基準、例えば１００万画素において何個の欠陥が許容されるか否かの値を決めておくことにより、処理画像のデータから被検査基板の良否を判定する。検査を終了したアレイ基板のショーティングバーは、検査後はマザー基板から切断除去するようになっている。
【００２１】
また、ショーティングバーを切断することなく検査できる表示パネルも下記特許文献２で紹介されている。
【００２２】
この表示パネルは、複数のゲート配線と複数のドレイン線と複数の画素電極とが形成された第１の基板と、この第１の基板に対向して配置された第２の基板との間に液晶層を有する液晶表示パネルであって、第１の基板は画素電極の形成された画素領域とこの画素領域を囲む周辺領域とを有し、この周辺領域に検査用端子が形成され、この検査用端子の上に液晶駆動用の半導体チップが検査用端子と電気的に絶縁された状態で配置された構成を有している。
【００２３】
検査用端子は、ドレイン検査用端子とゲート検査用端子とで構成され、これらの検査端子に所定の電圧を印加することにより、ゲート配線間の短絡及びドレイン線間の短絡を検出することができる。
【００２４】
また、下記特許文献２に開示された表示パネルは、検査用配線に接続された検査用端子間にプローブを接触させて画素を点灯状態とすることにより検査が行われるものである。
【特許文献１】特開平５−２５６７９４号公報（図１、図２、段落〔００３７〕〜〔００４２〕）
【特許文献２】特開２００４−１０１８６３号公報（図１、請求項１及び段落〔００４２〕〜〔００４７〕）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記特許文献１に記載された検査装置を使用すると、電気光学素子を被検査基板の上に設置し、この基板上の画素電極と電気光学素子の電極に通電して電気光学素子の光学的性質を変え、その状態の電気光学素子を通過する光の強度変化を受光器で受光し、相当電圧に変換することにより、アレイ基板の欠陥検出を一括して行うことができるので、正確で効率よく迅速な検査ができる。また、この検査装置は、上記特許文献２に記載された表示パネルのように、パネルが完成した後に点灯検査を行う検査に比べ、表示パネル製造前にアレイ基板だけで良否を判断できるので、コストの削減ができる。
【００２６】
しかしながら、この検査装置に適用されるアレイ基板は、パネルの高精細化に伴い、画素数が増大し、これに比例して検査用配線（以下、検査線という）の本数も増大する。そして、この増大した検査線は、例えば上記アレイ基板３０のようにショーティングバー３５、３６で基板の周辺で各ソース配線３１及びゲート配線３２に接続される場合もあるが、配線設計のレーアウト上、これらの配線が検査線として表示領域の外周囲に引き回されて基板上に高密度に配設されることがある。
【００２７】
一方でまた、これらの検査線は、検査後は不要となり、一部がマザー基板から切除されるが、表示領域の外周囲に引き回された多数本の検査線は基板上に残されている。
【００２８】
ところが、このようなアレイ基板によると、製造工程において基板をマザー基板から分断される際或いは分断後にも静電気が基板上に生成され、この生成された静電気が残された検査線にも蓄積されて、線間或いは層間で短絡欠陥が発生し基板の品質低下を招くことがある。
【００２９】
また、上記特許文献２に開示された表示パネルにおいても、検査用配線は検査後に基板上に残されるため、上記特許文献１の検査装置と同様にこの検査用配線に静電気が蓄積されることによる短絡欠陥の発生が問題となっている。
【００３０】
本発明は、上記の従来技術の課題を解決するためになされたもので、本発明の目的は、
パネル上に専用の検査線を備えた表示用パネルにおいて、検査後に利用されなくなった検査線に帯電された電荷により生じ易い線間或いは層間の短絡欠陥を防止するようにした表示用パネル及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために、請求項１に記載の表示用パネルの発明は、マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を有する表示用パネルにおいて、
前記各検査線は前記共通電位線に接続されていることを特徴とする。
【００３２】
また、請求項２に記載の発明は、請求項１に記載の表示用パネルに係り、前記表示用パネルは、液晶表示パネルであることを特徴とする。
【００３３】
請求項３に記載の表示用パネルの製造方法は、マトリックス状に配列した複数本のゲート配線及びソース配線と、これらのゲート配線とソース配線とで囲まれた領域に設けられた各ゲート配線及びソース配線にそれぞれ接続された半導体スイッチング素子と、前記ゲート配線及びソース配線に半導体スイッチング素子を介して接続された検査線と、共通電位線と、が表面に設けられたアレイ基板を大判のマザー基板上に１枚又は複数枚形成し、前記各アレイ基板の検査線に検査用信号を送ってアレイ基板の検査を行い、この検査の終了後に、前記検査線を前記アレイ基板の表面に設けられている共通電位線に接続し、その後の工程で前記各アレイ基板を前記マザー基板から分断することを特徴とする。
【００３４】
また、請求項４に記載の発明は、請求項３に記載の表示用パネルの製造方法に係り、前記表示用パネルは、液晶表示パネルであることを特徴とする。
【発明の効果】
【００３５】
本発明は上記構成を備えることにより、以下に示す優れた効果を奏するものである。すなわち、請求項１の発明によれば、アレイ基板上に設けられている共通電位線に各ゲート配線及びソース配線に半導体スイッチング素子を介して接続した検査線を接続しているので、検査線に電荷が蓄積されても、この電荷は半導体スイッチング素子及び共通電位線を経て基板外へ逃がされ、配線間或いは層間での短絡等の欠陥を防止できる。
【００３６】
また、請求項２の発明によれば、請求項１の効果を奏することができる液晶表示パネルが得られる。
【００３７】
請求項３の発明によれば、大判のマザー基板上に、検査線を含むアレイ基板を１枚又は複数枚形成し、これらのアレイ基板の検査線に検査用信号を送って検査を行い、この検査の終了後に、検査線をアレイ基板の表面に設けられている共通電位線に接続し、その後の工程で各アレイ基板をマザー基板から分断するので、検査線に電荷が蓄積されてもその電荷は共通電位線から基板外へ逃がされ、検査線に電荷が蓄積されることによる線間或いは層間での短絡等の欠陥の発生を防止できる。
【００３８】
また、大判のマザー基板上に複数枚のアレイ基板を形成すれば、複数枚のアレイ基板を一括して検査できるので、検査効率を高めることができる。
【００３９】
また、請求項４の発明によれば、請求項３の効果を奏することができる液晶表示パネルの製造方法が得られる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照して本発明の最良の実施形態を説明する。但し、以下に示す実施形態は、本発明の技術思想を具体化するための表示用パネル及びその製造方法を例示するものであって、本発明をこの表示用パネル及びその製造方法に特定することを意図するものではなく、特許請求の範囲に含まれるその他の実施形態のものも等しく適応し得るものである。なお、ここでは表示用パネルとして液晶表示パネルを用いた場合について説明するが、これに限定することなく、種々の表示用パネルにも適応可能である。
【実施例１】
【００４１】
アクティブ・マトリックス方式を採用した液晶表示パネルは、半導体素子を搭載したアレイ基板（以下、アレイ基板という）と、カラーフィルタを有するカラーフィルタ基板とを対向配設し、その間に液晶層が形成された構成を有している。
【００４２】
図１は本発明の実施例に係る液晶表示パネルにおけるアレイ基板を示した平面図である。
【００４３】
このアレイ基板１０は、大判のマザー基板から複数枚が分断されて製造されるもので、個々の基板は、表示領域、この表示領域の外周囲に非表示領域１２及びその外周囲に分断用のスクライブライン１１を有している。このアレイ基板１０は、液晶側の面に、Ｘ方向（横方向）に延在し且つＹ方向（縦方向）に並設された複数本のゲート配線Ｇ１〜ＧＮと、これらのゲート配線Ｇ１〜ＧＮと絶縁されＹ方向（縦方向）に延在し且つＸ方向（横方向）に並設された複数本のソース配線Ｓ１〜ＳＮとを備え、これらゲート配線Ｇ１〜ＧＮ及びソース配線Ｓ１〜ＳＮがマトリックス状に配設され、このマトリックス状に配列されたゲート配線Ｇ１〜ＧＮとソース配線Ｓ１〜ＳＮで囲まれた領域に複数個の画素領域１３が設けられた構成を有している。各画素領域１３には、スイッチング素子及び蓄積容量がそれぞれ配設され、この領域が表示領域となっている。なお、画素領域１３０はダミーとなっている。また、このアレイ基板は、非表示領域に検査線２０が配設されている。
【００４４】
各画素領域１３のスイッチング素子Ｔｒには、薄膜トランジスタ（ＴＦＴ）が使用されている。なお、この素子は薄膜トランジスタだけでなく他の素子、例えば薄膜ダイオードでもよい。
【００４５】
各ソース配線Ｓ１〜ＳＮは、その一端がソースドライバ（図示省略）が装着される領域１４に設けた端子に、他端が静電気保護素子１６を介して共通電位線１７にそれぞれ接続されている。この領域１４には、共通電位線１７に接続される共通電位端子（以下、コモン端子という）ＣＯＭ１が設けられている。
【００４６】
同様に各ゲートＧ１〜ＧＮは、その一端がゲートドライバ（図示省略）が装着される領域１８に設けた端子に、他端が静電気保護素子１６を介して共通電位線１７にそれぞれ接続されている。
【００４７】
静電気保護素子１６は、基板上のスイッチング素子等を静電破壊から保護するもので、非線形抵抗素子、例えば２個のダイオードのアノードとカソードを相互に接続し、これらを並列接続したものが使用される。なお、このような静電気保護素子１６は、液晶表示パネルにおいて既に公知であるので、その作用の説明を省略する。
【００４８】
このように構成したアレイ基板は、ゲート配線Ｇ１〜ＧＮに走査信号を供給することにより、薄膜トランジスタＴｒがオンされ、ソース配線Ｓ１〜ＳＮから映像信号がそれぞれ画素電極（図示省略）に供給される。
【００４９】
次に、検査線について説明する。検査線２０は、表示領域内のゲート配線Ｇ１〜ＧＮに接続された一対のゲート用検査線２１１、２１２と、同様にソース配線Ｓ１〜ＳＮに接続された一対のソース用検査線２２１、２２２と、これらの検査線と並設したスイッチ線２５及び共通電位線１７ｂとからなり、各ゲート用検査線２１１、２１２及びソース用検査線２２１、２２２から分岐した配線２３１〜２３４が短絡領域２７にまで伸びている。この短絡領域２７は、検査終了後に導電性部材で短絡された後に共通電位線１７に接続されるもので、ソースドライバが搭載される領域１４に近接した箇所に設けるのが好ましい。短絡領域２７を領域１４に近接した箇所に設けることにより、短絡領域２７とコモン端子ＣＯＭ１との接続が容易になる。
【００５０】
一対のゲート用検査線２１１、２１２のうち、一方のゲート用検査線２１１は、基板上の偶数行の各ゲート配線Ｇ２、Ｇ４、・・・に、他方のゲート用検査線２１２は奇数行の各ゲート配線Ｇ１、Ｇ３、・・・にそれぞれスイッチング素子２４を介して接続され、また、両ゲート用検査線２１１、２１２の他端は、静電気保護素子１６を介して共通電位線１７ｂに接続されている。
【００５１】
また、同様に一対のソース用検査線２２１、２２２も、一方のソース用検査線２２１は、基板上の偶数列の各ソース配線Ｓ２、Ｓ４、・・・に、他方のソース用検査線２２２は奇数列の各ソース配線Ｓ１、Ｓ３、・・・にそれぞれスイッチング素子２４を介して接続され、また、両ゲート用検査線２２１、２２２の他端は、静電気保護素子１６を介して共通電位線１７に接続されている。
【００５２】
スイッチ線２５は、各スイッチング素子２４に接続されている。このスイッチ線２５に信号を送ることにより、スイッチング素子２４をオンさせて、ゲート用検査線及びソース用検査線を表示領域内のゲート配線及びソース配線へ接続させる。また、表示領域の外周囲には、共通電位線１７が配設され、この電位線は、表示領域内の共通電位線に接続されると共に、他端がコモン端子ＣＯＭ１に接続されている。また、この共通電位線１７は、表示領域外の隅部及びコモン端子ＣＯＭ１付近でトランスファ電極１７ａを介して対向電極に接続されるようになっている。
【００５３】
次に、アレイ基板の検査法及びアレイ基板の製造方法を説明する。このアレイ基板の検査には、上記の検査装置を使用する。その検査の手順は、従来技術で示したアレイ基板３０の検査手順とほぼ同じであるため、検査に用いられる検査部材において同一のものを使用する場合には図２、図３の符号を用いて説明を行うものとする。
【００５４】
アレイ基板１０では、マトリックス状に配列した画素を奇数・偶数行及び奇数・偶数列の組み合わせで行うことができるようにした点が従来のものと異なっている。すなわち、Ｘ（横）方向に延在しＹ（縦）方向に並設されたゲート配線、及びＹ（縦）方向に延在しＸ（横）方向に並設されたソース配線で囲まれたそれぞれの画素をＸ方向及びＹ方向における奇数行及び奇数列及び偶数行及び偶数列に囲まれたものを選択して検査できるようになっている。
【００５５】
偶数行のゲート配線Ｇ２、Ｇ４、・・・及び偶数列のソース配線Ｓ２、Ｓ４、・・・及びこれらに接続された画素を検査する場合は、電圧印加装置７の一端をアレイ基板１０上の端子２１ａ、２２ａに、他端を液晶シート２の電極２ａに接続し、スイッチ線２５の端子２５ａに信号を与えてスイッチング素子２４をオンさせて、電圧印加装置７から所定の電圧を印加して、偶数行のゲート配線Ｇ２、Ｇ４、・・・及び偶数列のソース配線Ｓ２、Ｓ４、・・・に接続された画素の良否を判定する。このとき、端子１７ｃは、例えばアースに接続しておく。画素良否の判定方法は、従来のアレイ基板３０で説明した方法と同様である。
【００５６】
また、奇数行のゲート配線Ｇ１、Ｇ３、・・・及び奇数列のソース配線Ｓ１、Ｓ３、・・・及びこれらに接続された画素を検査する場合は、同様の方法により、電圧印加装置７の一端をアレイ基板１０上の端子２１ｂ、２２ｂに、他端を液晶シート２の電極２ａに接続し、スイッチ線２５の端子２５ａに信号を与えてスイッチング素子２４をオンさせて、電圧印加装置７から所定の電圧を印加して、偶数行のゲート配線Ｇ１、Ｇ３、・・及び偶数列のソース配線Ｓ１、Ｓ３、・・・に接続された画素の良否を判定する。画素良否の判定方法は、偶数行のゲート配線Ｇ２、Ｇ４、・・・及び偶数列のソース配線Ｓ２、Ｓ４、・・・の場合と同じく、従来のアレイ基板３０で説明した方法と同様である。
【００５７】
この検査の終了後は、アレイ基板１０の短絡領域２７を例えば導電性テープ等の導電性部材で短絡し、この導電性部材を別途共通電位線、例えばコモン端子ＣＯＭ１に接続する。そして、その後の製造工程において、このアレイ基板１０をカラーフィルタ基板と貼り合わせて両基板間に液晶を注入した後に、スクライブライン１１から分断して、液晶パネルを完成させる。
【００５８】
本実施例の表示用パネルでは、短絡領域２７に配線２３１〜２３４を伸ばし、検査終了後にコモン端子ＣＯＭ１に接続して短絡させているが、その代わりに図１に破線で示したように、共通電位線１７から分岐配線２３５を短絡領域２７にまで延長することにより、この短絡領域２７を導電性部材で短絡させるようにしても同様の効果を奏することができる。
【００５９】
なお、本実施例の表示用パネルでは、マザー基板に１枚のアレイ基板を形成したものについて説明したが、大型のマザー基板に複数枚のアレイ基板を形成し、一括して検査を行った後に分断するようになせば複数枚の表示用パネルを一度に製造できるようになる。
【００６０】
また、本実施例の表示用パネルによれば、検査線に電荷が蓄積されても、その電荷はコモン端子から基板外へ逃がされ、検査線に電荷が蓄積されることによる線間或いは層間での短絡欠陥の発生を防止できる。また、大判のマザー基板上に、複数枚の表示用パネルを形成し、複数枚の表示用パネルを一括して検査できるので、検査効率を高めることができる。更に表示用パネル製造前にアレイ基板だけで良否を判断できるので、コストの削減ができる。
【図面の簡単な説明】
【００６１】
【図１】図１は本発明の実施例に係る液晶表示パネルにおけるアレイ基板を示した平面図、
【図２】図２は公知の検査装置の概要を示す概略図、
【図３】図３は図２の検査装置で検査される被検査基板の一部拡大図、である。
【符号の説明】
【００６２】
１            検査装置
２            電気光学素子
３            光源
４            受光器
５            モニタ
７            電圧印加装置
１０          アレイ基板
１７          共通電位線
２１１、２１２  ゲート用検査線
２２１、２２２  ソース用検査線
２７          短絡領域
Ｇ１〜ＧＮ      ゲート配線
Ｓ１〜ＳＮ      ソース配線
ＣＯＭ１      コモン端子
Ｔｒ          スイッチング素子
【図１】
2006267787.tif 000003
【図２】
2006267787.tif 000004
【図３】
2006267787.tif 000005