(57)【要約】【課題】ゲート電極に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置およびその製造方法を得ること。【解決手段】半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、不純物が導入された複数の半導体膜が積層されてなるゲート電極と、を備え、前記ゲート電極は、前記不純物の不純物濃度プロファイルが前記複数の半導体膜の各層において急峻なピークを有し、前記絶縁膜上に形成された最下層の前記半導体膜の前記絶縁膜近傍における不純物濃度が他の前記半導体膜の不純物濃度よりも小とされている。【選択図】        図３
2006147996.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、不純物が導入された複数の半導体膜が積層されてなるゲート電極と、
を備え、
前記ゲート電極は、前記不純物の不純物濃度プロファイルが前記複数の半導体膜の各層において急峻なピークを有し、前記絶縁膜上に形成された最下層の前記半導体膜の前記絶縁膜近傍における不純物濃度が他の前記半導体膜の不純物濃度よりも小とされていること
を特徴とする半導体装置。
【請求項２】
前記ゲート電極は、半導体膜ごとに異なる不純物が導入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極が、複数のポリシリコン膜が積層されてなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極が、前記絶縁膜上に形成されたシリコンゲルマニウム膜と該シリコンゲルマニウム膜上に積層された一層以上のポリシリコン膜とにより構成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極が、複数のアモルファスシリコン膜が積層されてなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板上に、複数の半導体膜が積層されてなるゲート電極がゲート絶縁膜を介して形成された半導体装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を含み、
前記ゲート電極形成工程は、
前記絶縁膜上に半導体膜を形成する第１の半導体膜形成工程と、
前記半導体膜に、不純物濃度プロファイルが該半導体膜の上層部において急峻なピークを有するとともに下層部に向かって減少し、且つ注入されるイオンが該半導体膜を通過しないように不純物をイオン注入する第１のイオン注入工程と、
前記不純物がイオン注入された半導体膜上に他の半導体膜を形成する第２の半導体膜形成工程と、
前記他の半導体膜に、不純物濃度プロファイルが該半導体膜の上層部において急峻なピークを有するとともに下層部に向かって減少し、且つ注入されるイオンが該半導体膜を通過しないように不純物をイオン注入する第２のイオン注入工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２のイオン注入工程の後に、前記第２の半導体膜形成工程と前記第２のイオン注入工程とをさらに所定の回数だけ繰り返すこと
を特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体膜の形成と前記不純物のイオンの注入とを同一装置内または同一搬送系において行うことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極形成工程において、前記半導体膜ごとに異なる不純物をイオン注入することを特徴とする請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極形成工程において、上記半導体膜をポリシリコン膜により形成することを特徴とする請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記第１の半導体膜形成工程においてシリコンゲルマニウム膜を形成し、前記第２の半導体膜形成工程においてポリシリコン膜を形成することを特徴とする請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極形成工程において、上記半導体膜をアモルファスシリコン膜により形成することを特徴とする請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電界効果型半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ポリシリコンをゲート電極材料に使用した相補型電界効果トランジスタ（ＣＭＯＳＦＥＴ）では、ｎ型、ｐ型の両トランジスタを形成するために、ポリシリコンにそれぞれｎ型、ｐ型のドーパントとなる不純物イオン注入することでゲート電極を形成している。このようなゲート電極においては、ポリシリコンにおけるゲート絶縁膜との界面側の不純物濃度が低く、表面側の分順物濃度が高い不純物濃度プロファイルを有する（たとえば、特許文献１参照）。
【０００３】
【特許文献１】特開平６−１３２５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、このような不純物濃度分布を有するゲートを用いたトランジスタでは、トランジスタの動作時に反転側に電圧を印加すると、ゲートポリシリコン中のゲート絶縁膜側で空乏層を生じ、ゲート絶縁膜が極薄膜となっているトランジスタにおいてはゲート絶縁膜の厚さに対して無視できない大きさの空乏層が生じる。これにより、実効的なゲート絶縁膜の厚みは実際のゲート絶縁膜より厚くなってしまう。ゲート空乏層の発生は、ゲートに対する不純物の注入量が少なければより顕著にみられ、ゲート空乏層抑制という観点からは、ゲート絶縁膜近傍まで不純物の濃度が高い方が好ましい。
【０００５】
一方、不純物をゲートポリシリコンに注入するときに注意すべき問題として、不純物のゲート絶縁膜へのしみ出し、およびチャネル領域への突き抜けがある。これらは主にゲートポリシリコンに不純物を注入した後の熱処理で不純物がゲート絶縁膜にも拡散していくために起こる現象であり、ゲートポリシリコンへの不純物の注入量が多いほどこの現象の影響は強くなる。不純物がゲート絶縁膜へしみ出すと、ゲート絶縁膜の信頼性の低下が生じ、不純物がチャネル領域に突き抜けると、しきい値の変動が起こる。
【０００６】
したがって、従来のポリシリコンをゲート電極材料に使用した電界効果トランジスタでは、以上のように構成されているため、ゲート空乏化を抑えるという観点からはゲート絶縁膜近傍まで不純物濃度が十分に高い方が好ましいが、一方で、ゲート絶縁膜へ不純物のしみ出し、チャネル領域への突きぬけという観点からはゲート絶縁膜近傍での不純物濃度は低いことが好ましい。すなわち、これら２つの要件は、トレードオフの関係となっており、これらの両方を有効に兼ね備えた技術は未だ実現されていないのが現状である。
【０００７】
本発明は、上記に鑑みてなされたものであって、ゲート電極に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、不純物が導入された複数の半導体膜が積層されてなるゲート電極と、を備え、ゲート電極は、不純物の不純物濃度プロファイルが複数の半導体膜の各層において急峻なピークを有し、絶縁膜上に形成された最下層の半導体膜の前記絶縁膜近傍における不純物濃度が他の半導体膜の不純物濃度よりも小とされていることを特徴とする。
【０００９】
この発明によれば、絶縁膜上に形成された最下層の半導体膜の前記絶縁膜近傍における不純物濃度が他の半導体膜の不純物濃度よりも小とされていることにより絶縁膜近傍における不純物の存在量が少なくなるため、ゲート電極からのゲート絶縁膜への不純物のしみ出し、およびチャネル領域への突き抜けが抑制される。また、ゲート電極における絶縁膜近傍以外の領域においては高い不純物濃度を有することにより十分な量の不純物が存在するため、半導体対の動作時において反転側に電圧を印加した際のゲート電極中における空乏層の発生が抑制される。
【発明の効果】
【００１０】
この発明によれば、ゲート電極中の空乏化を効果的に防止するとともにゲート絶縁膜への不純物のしみ出しおよびチャネル領域への不純物の突きぬけを効果的に抑制することが可能である。これにより、ゲート電極の不純物に起因した実効的なゲート絶縁膜の増大、ゲート絶縁膜の信頼性の低下およびしきい値の変動などを効果的に抑制することが可能である。したがって、この発明によれば、ゲート電極に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置を提供できる、という効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置であるｐ型ＭＯＳＦＥＴの構造を模式的に示す断面図である。また、図２は、図１におけるゲート電極１００を拡大して示す断面図である。図１に示すように本実施の形態にかかるｐ型ＭＯＳトランジスタは、Ｎ型半導体基板１の表層に、各素子を分離するための素子分離３と、素子分離３間の領域であって素子が形成される能動領域に互いに距離を隔ててＰ型ソース・ドレイン拡散層１４が形成される。
【００１３】
Ｐ型ソース・ドレイン拡散層１４上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層７が形成され、その端部の周囲には不純物層９が配置されている。また、ＳＤＥ層７上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１７が形成される。
【００１４】
そして、Ｎ型半導体基板１上のシリサイド層１７に挟まれた領域には、図１に示すようにＮ型半導体基板１側から酸化膜からなるゲート絶縁膜５、ＩＶ族半導体からなるゲート電極１００及びシリサイド層１９がこの順で積層された積層構造を有するゲート構造が形成されている。また、ゲート絶縁膜５、ゲート電極１００およびシリサイド層１９の側壁には、酸化膜からなるサイドウォール１１が形成されている。
【００１５】
ここで、本実施の形態にかかる半導体装置においては、ゲート電極１００は図２に示すように第１のポリシリコン層１００ａ、第２のポリシリコン層１００ｂ、第３のポリシリコン層１００ｃ、第４のポリシリコン層１００ｄ、第５のポリシリコン層１００ｅおよび第６のポリシリコン層１００ｆがこの順でゲート絶縁膜５上に積層された積層構造を有する。
【００１６】
さらにＮ型半導体基板１上には、ゲート構造および素子分離３を覆う層間絶縁膜２１が形成されている。そして、層間絶縁膜２１には、導電性材料からなり層間絶縁膜２１の上面からシリサイド層１７まで達してＰ型ソース・ドレイン拡散層１４に導通するコンタクト２５が形成され、さらに該層間絶縁膜２１上にはコンタクト２５と導通する配線層２７が形成されている。
【００１７】
つぎに、本実施の形態にかかる半導体装置の特徴であるゲート電極１００について説明する。本実施の形態にかかる半導体装置においてゲート電極１００は、複数の半導体の層からなる。すなわち、ゲート電極１００は、上述したように第１のポリシリコン層１００ａ、第２のポリシリコン層１００ｂ、第３のポリシリコン層１００ｃ、第４のポリシリコン層１００ｄ、第５のポリシリコン層１００ｅおよび第６のポリシリコン層１００ｆがこの順でゲート絶縁膜５上に積層された積層構造を有する。
【００１８】
そして、ゲート電極１００における各半導体の層、すなわちポリシリコン層は各層に不純物が注入されている。各ポリシリコン層にイオン注入されている不純物は、たとえばボロン（Ｂ）やインジウム（Ｉｎ）などのＩＩＩ族に属する元素であり、本実施の形態においてはボロン（Ｂ）がイオン注入されている。なお、ここではｐ型ＭＯＳＦＥＴについて説明しているが、たとえば半導体装置がｎ型ＭＯＳＦＥＴである場合には、不純物として砒素（Ａｓ）やリン（Ｐ）などのＶ族の元素がイオン注入される。
【００１９】
図３に本実施の形態にかかる半導体装置及び従来の半導体装置におけるゲート電極の不純物濃度分布（注入イオン（不純物）濃度と注入イオン拡散深さとの関係）を示す。図３においては曲線Ａが本実施の形態にかかる半導体装置のゲート電極１００における不純物濃度分布を示し、曲線Ｂが従来の半導体装置のゲート電極における不純物濃度分布を示している。図３に示すように各ポリシリコン層、すなわち第１のポリシリコン層１００ａ〜第６のポリシリコン層１００ｆの各層は、その不純物濃度分布において鋭いピークを有する急峻なプロファイルを有している。
【００２０】
そして、ゲート電極１００におけるシリサイド層１９との界面近傍からゲート絶縁膜５の近傍までの範囲、すなわち第６のポリシリコン層１００ｆから第１のポリシリコン層１００ａの中央部付近までの領域は十分に高い不純物濃度ｄ１を有する。また、ゲート電極１００におけるゲート絶縁膜５との界面近傍の領域は十分に低い不純物濃度ｄ２を有する。
【００２１】
一方、従来の半導体装置におけるゲート電極の不純物濃度分布においては、曲線Ｂに示されるようにゲート電極の上層部に形成されたシリサイド側にピークを有し、そこからゲート絶縁膜近傍まで緩やかに不純物濃度が低下する。そして、ゲート絶縁膜においてもゲート電極から拡散された不純物が多く存在する。
【００２２】
このように、ゲート電極１００は高い不純物濃度ｄ１を有することにより半導体装置の動作時に反転側に電圧を印加した際のゲート電極（ポリシリコン）中における空乏層の発生が効果的に抑制される。これにより、ゲート絶縁膜５が極薄膜とされた場合においても空乏層の発生が抑制され、従来の半導体装置において問題となっている、実効的なゲート絶縁膜の厚みが実際のゲート絶縁膜より厚くなるなどの状況の発生を防止することができる。
【００２３】
また、ゲート電極１００が低い不純物濃度ｄ２を有することにより、ゲート電極１００からのゲート絶縁膜５への不純物のしみ出し、およびチャネル領域への突き抜けが効果的に抑制されている。したがって、ゲート絶縁膜５への不純物のしみ出しに起因したゲート絶縁膜５の信頼性の低下、およびチャネル領域への不純物の突き抜けに起因したしきい値の変動が効果的に抑制されている。
【００２４】
このように本実施の形態にかかる半導体装置のゲート電極１００においては、ゲート電極の空乏化を抑制するという観点からの要件である「十分に高い不純物濃度を有する」という要件と、ゲート絶縁膜５への不純物のしみ出し、チャネル領域への突きぬけを抑制するという観点からの要件である「ゲート絶縁膜近傍において低い不純物濃度を有する」という要件とを、兼ね備えている。すなわち、本実施の形態にかかる半導体装置においては、ゲート電極１００中の空乏化を防止するとともにゲート絶縁膜５への不純物のしみ出しおよびチャネル領域への不純物の突きぬけを効果的に抑制することが可能であり、ゲート電極１００の不純物に起因した実効的なゲート絶縁膜５の増大、ゲート絶縁膜５の信頼性の低下およびしきい値の変動などを効果的に抑制することが可能である。
【００２５】
したがって本発明にかかる半導体装置においては、ゲート電極１００に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置が実現されている。
【００２６】
つぎに、図１に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図４〜図２６は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、Ｎ型半導体基板１を準備し、各半導体素子を分離するための素子分離３をＬＯＣＯＳ（Local Oxidation of Silicon）法などの公知の方法で図４に示すように該Ｎ型半導体基板１上に選択的に形成する。その後、熱酸化法などにより、図５に示すようにＮ型半導体基板１上にゲート絶縁膜となる酸化膜５ａを形成する。
【００２７】
そして、図６に示すように酸化膜５ａおよび素子分離３上にたとえばポリシリコンをＣＶＤにより堆積して第１のポリシリコン層となるポリシリコン膜３０ａを形成する。ここで、ポリシリコン膜３０ａの膜厚４２は図７に示すように最終的に形成されるゲート電極１００の高さ４１に対して十分に薄くされる。
【００２８】
つぎに、図８および図９に示すようにポリシリコン膜３０ａに対して不純物であるボロン（Ｂ）をイオン注入する。このとき、ボロンの注入時のエネルギーは不純物イオンがポリシリコン膜３０ａを突き抜けないように十分に弱く設定される。このように不純物イオンがポリシリコン膜３０ａを突き抜けないように十分に弱く注入することにより、このポリシリコン膜３０ａにおける不純物（ボロン）濃度分布は図１０に示すようにゲート絶縁膜５となる酸化膜５ａとの界面近傍の領域は十分に低い不純物濃度とされ、表面側の領域は十分に高い不純物濃度とされた、鋭いピークを有した分布となる。
【００２９】
これにより、第１のポリシリコン層となるポリシリコン膜３０ａにおいて不純物の拡散がなされた後においても、ゲート電極１００からのゲート絶縁膜５への不純物のしみ出し、およびチャネル領域への突き抜けを効果的に抑制することができる。したがって、ゲート絶縁膜５への不純物のしみ出しに起因したゲート絶縁膜５の信頼性の低下、およびチャネル領域への不純物の突き抜けに起因したしきい値の変動を効果的に抑制することが可能である。
【００３０】
また、第１のポリシリコン層となるポリシリコン膜３０ａにおいて、表面側の領域が十分に高い不純物濃度を有することにより、形成されたゲート電極は半導体装置の動作時に反転側に電圧を印加した際のゲート電極（ポリシリコン）中における空乏層の発生が効果的に抑制される。
【００３１】
つづいて、図１１に示すようにポリシリコン膜３０ａ上にたとえばポリシリコンをＣＶＤにより堆積して第２のポリシリコン層となるポリシリコン膜３０ｂを形成する。ここで、ポリシリコン膜３０ｂの膜厚４３は図１２に示すように最終的に形成されるゲート電極１００の高さ４１に対して十分に薄くされる。
【００３２】
つぎに、図１３に示すようにポリシリコン膜３０ｂに対して不純物であるボロン（Ｂ）をイオン注入する。このとき、ボロンの注入時のエネルギーは不純物イオンがポリシリコン膜３０ｂを突き抜けないように十分に弱く設定される。
【００３３】
そして、上記と同様の工程を繰り返すことにより、図１４に示すように酸化膜５ａ上および素子分離３上に第１のポリシリコン層となるポリシリコン膜３０ａ、第２のポリシリコン層となるポリシリコン膜３０ｂ、第３のポリシリコン層となるポリシリコン膜３０ｃ、第４のポリシリコン層となるポリシリコン膜３０ｄ、第５のポリシリコン層となるポリシリコン膜３０ｅ、および第６のポリシリコン層となるポリシリコン膜３０ｆをこの順で積層し、ゲート電極となるポリシリコン膜の多層膜を形成する。
【００３４】
ここで、ポリシリコン膜３０ｃ、ポリシリコン膜３０ｄ、ポリシリコン膜３０ｅおよびポリシリコン膜３０ｆの膜厚４３、４４、４５、４６は、図１５に示すようにポリシリコン膜３０ａおよびポリシリコン膜３０ｂと同様に最終的に形成されるゲート電極１００の高さ４１に対して十分に薄くされる。また、各ポリシリコン膜には、上層にポリシリコン膜を積層する前に上記と同様にして不純物としてボロン（Ｂ）を注入する。このとき、ボロン（Ｂ）の注入時のエネルギーは、各工程でボロン（Ｂ）の注入対象となるポリシリコン膜を突き抜けないように十分に弱く設定される。
【００３５】
また、このようにして形成された各ポリシリコン膜３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆにおける不純物（ボロン）濃度分布は、図１６に示すようにゲート絶縁膜５となる酸化膜５ａ側の領域は十分に低い不純物濃度とされ、表面側の領域は十分に高い不純物濃度とされた、鋭いピークを有した分布となる。
【００３６】
また、ポリシリコン膜を堆積する装置と不純物のイオン注入を行う装置とが同じチャンバ内や搬送系において構成されることにより、ポリシリコン膜の多層膜の膜間に巻き込み酸化膜などを発生させることなく上記のようなポリシリコン膜の多層膜を形成することができる。また、巻き込み酸化膜が発生する場合には、不純物のイオン注入は巻き込み酸化膜を突きぬけ、且つ不純物のイオン注入の対象となるポリシリコン膜を突きぬけないレベルのエネルギーで行われる。
【００３７】
さらに、イオン注入後、Ｎ型半導体基板１全体に所定の温度で熱処理を行う。これにより、イオン注入により第１〜第６のポリシリコン膜３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ中に導入したボロンイオンが広範囲に拡散され、且つ活性化される。
【００３８】
つぎに、写真製版により図１７に示すようにゲート電極形成部のみを残したフォトレジスト４８をポリシリコン膜３０ｆ上に形成する。そして、該フォトレジスト４８をマスクとして図１８に示すようにポリシリコン膜の多層膜、すなわちポリシリコン膜３０ｆ〜ポリシリコン膜３０ａと、酸化膜５ａとの異方性エッチングを行い、フォトレジスト４８を除去することにより図１９に示すようにゲート電極１００およびゲート絶縁膜５を形成する。このようにして形成されたゲート電極１００は、図１９に示すように第１のポリシリコン層１００ａ、第２のポリシリコン層１００ｂ、第３のポリシリコン層１００ｃ、第４のポリシリコン層１００ｄ、第５のポリシリコン層１００ｅおよび第６のポリシリコン層１００ｆがこの順でゲート絶縁膜５上に積層された積層構造を有する。
【００３９】
ついで、Ｎ型半導体基板１の所定の領域に、ボロン（Ｂ）を高ドーズ低エネルギーの条件でイオン注入し、図２０に示すようにＳＤＥ層７を形成する。ＳＤＥ層７の形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。つづいて、斜めイオン注入により逆の電導性を有する不純物層９を図２０に示すようにＳＤＥ層７の端部の周囲であって該ＳＤＥ層７よりもチャネル領域側に形成する。
【００４０】
つぎに、ゲート電極１００を覆うようにＮ型半導体基板１上に、酸化膜を形成する。そしてエッチバックを行うことにより、図２１に示すようにゲート絶縁膜５およびゲート電極１００の側壁に酸化膜からなるサイドウォール１１が形成される。
【００４１】
つづいて、砒素をイオン注入して図２２に示すようにＰ型ソース・ドレイン拡散層１４を形成する。その後、Ｐ型ソース・ドレイン拡散層１４の活性化アニール処理を行う。
【００４２】
つぎに、半導体基板１上の全面に高融点金属であるコバルトを堆積し、たとえば略５００℃の温度でアニール処理を施すことにより堆積したコバルトをシリサイド化する。そして、サイドウォール１１上の未反応コバルトを除去することで、図２３に示すようにシリサイド層１７、１９が形成される。さらに７００℃以上の温度でアニール処理を施すことによりシリサイド層１７、１９の低抵抗化を行う。
【００４３】
その後、図２４に示すように層間絶縁膜２１として低温の酸化膜を堆積し、図２５に示すように該層間絶縁膜２１の表面からシリサイド層１７まで達するコンタクトホール２３を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホール２３を埋め込んで平坦化することにより、図２６に示すようにシリサイド層１７（Ｐ型ソース・ドレイン拡散層１４）に導通するコンタクト２５を形成する。さらに、層間絶縁膜２１上にコンタクト２５と導通する配線層２７を形成することにより、図１および図２に示す本実施の形態にかかる半導体装置を作製することができる。
【００４４】
以上のような本実施の形態にかかる半導体装置の製造方法においては、ゲート電極１００を形成する際に、ゲート電極１００を多層構造とし、該ゲート電極１００を構成する各ポリシリコン層を形成した後に該ポリシリコン層に低エネルギーで不純物を注入するため、図３に示すように各半導体の層、すなわち第１のポリシリコン層１００ａ〜第６のポリシリコン層１００ｆの各層が、その不純物濃度分布において鋭いピークを有するゲート電極１００を形成することができる。これにより、１回の注入による不純物濃度分布のプロファイルは従来の注入法に比べて急峻なプロファイルとなる。
【００４５】
その結果、図３に示すようにゲート電極１００におけるシリサイド層１９との界面近傍からゲート絶縁膜近傍までの範囲、すなわち第６のポリシリコン層１００ｆから第１のポリシリコン層１００ａ中央部付近までの領域においては十分に高い不純物濃度ｄ１を有し、ゲート電極１００におけるゲート絶縁膜５との界面近傍の領域においては十分に低い不純物濃度ｄ２を有する不純物濃度を実現することができる。
【００４６】
このように、ゲート電極１００において高い不純物濃度ｄ１を有する領域を形成することにより、半導体装置の動作時に反転側に電圧を印加した際のゲート電極（ポリシリコン）中における空乏層の発生を効果的に抑制することが可能である。これにより、ゲート絶縁膜が極薄膜となっているトランジスタにおいても空乏層の発生が抑制され、従来の半導体装置において問題となっている、実効的なゲート絶縁膜の厚みが実際のゲート絶縁膜より厚くなるなどの状況の発生が防止された半導体装置を作製することができる。
【００４７】
また、ゲート電極１００において低い不純物濃度ｄ２を有する領域を形成することにより、ゲート電極１００からのゲート絶縁膜５への不純物のしみ出し、およびチャネル領域への突き抜けを効果的に抑制することができる。したがって、ゲート絶縁膜５への不純物のしみ出しに起因したゲート絶縁膜５の信頼性の低下、およびチャネル領域への不純物の突き抜けに起因したしきい値の変動が効果的に抑制された半導体装置を作製することができる。
【００４８】
このように本実施の形態にかかる半導体装置の製造方法においては、ゲート電極の空乏化を抑制するという観点からの要件である「十分に高い不純物濃度を有する」という要件と、ゲート絶縁膜５への不純物のしみ出し、チャネル領域への突きぬけを抑制するという観点からの要件である「ゲート絶縁膜近傍において低い不純物濃度を有する」という要件と、を兼ね備えたゲート電極を形成することができる。
【００４９】
すなわち、本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極１００中の空乏化を防止するとともにゲート絶縁膜５への不純物のしみ出しおよびチャネル領域への不純物の突きぬけを効果的に抑制することが可能であり、ゲート電極１００の不純物に起因した実効的なゲート絶縁膜５の増大、ゲート絶縁膜５の信頼性の低下およびしきい値の変動などが効果的に抑制された半導体装置を作製することが可能である。
【００５０】
したがって本発明にかかる半導体装置の製造方法においては、ゲート電極１００に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置を作製することができる。
【００５１】
なお、上記においては、ゲート電極１００が第１のポリシリコン層１００ａ〜第６のポリシリコン層１００ｆの６層のポリシリコン層からなる場合について説明したが、本発明においてゲート電極は６層に限定されるものではなく、２層以上の任意の複数層とすることが可能である。この場合においても上記と同様の効果を得ることが可能である。
【００５２】
実施の形態２．
図２７は、本発明の実施の形態２にかかる半導体装置（ｐ型ＭＯＳＦＥＴ）の概略構成を示す断面図である。また、図２８は、図２７におけるゲート電極２００を拡大して示す断面図である。なお、本実施の形態にかかる半導体装置は、ゲート電極１００の代わりにＩＶ族半導体からなるゲート電極２００を備えること以外は実施の形態１の図１に示した半導体装置と同様の構成を有する。したがって、図２７においては、上記の図１に示した構成要素と同一または同等の構成要素においては図１と同じ符号を付すことで詳細な説明は省略し、以下においては本実施の形態にかかる半導体装置が実施の形態１において説明した半導体装置と異なるゲート電極２００について説明する。
【００５３】
図２８に示すように本実施の形態にかかる半導体装置のゲート電極２００は、第１のポリシリコン層２００ａ、第２のポリシリコン層２００ｂ、第３のポリシリコン層２００ｃ、第４のポリシリコン層２００ｄ、第５のポリシリコン層２００ｅ、および第６のポリシリコン層２００ｆの６層のポリシリコン層がゲート絶縁膜５上にこの順で積層されて構成されている。そして、この半導体装置のゲート電極２００がゲート電極１００と異なる点は、不純物としてボロン（Ｂ）以外にも不純物が導入されている点である。すなわち、ゲート電極２００では、実施の形態１においてゲート電極１００に注入したボロン（Ｂ）以外に、ボロン（Ｂ）よりも質量が大きく拡散係数の小さい不純物としてインジウム（Ｉｎ）が注入されている。
【００５４】
このインジウム（Ｉｎ）は、第１のポリシリコン層２００ａのみに導入されており、第２のポリシリコン層２００ｂ、第３のポリシリコン層２００ｃ、第４のポリシリコン層２００ｄ、第５のポリシリコン層２００ｅ、および第６のポリシリコン層２００ｆの５層にはゲート電極１００と同様にボロン（Ｂ）が導入されている。
【００５５】
図２９に本実施の形態にかかる半導体装置及び従来の半導体装置におけるゲート電極の不純物濃度分布（注入イオン濃度と注入イオン拡散深さとの関係）を示す。図２９においては曲線ＣおよびＤが本実施の形態にかかる半導体装置のゲート電極２００における不純物濃度分布を示しており、曲線Ｃはインジウム（Ｉｎ）の不純物濃度を示し、曲線Ｄはボロン（Ｂ）の不純物濃度を示している。また、曲線Ｅは従来の半導体装置のゲート電極における不純物濃度分布を示している。図２９に示すように各ポリシリコン層、すなわち第１のポリシリコン層２００ａ〜第６のポリシリコン層２００ｆの各層は、ゲート電極１００の場合と同様にその不純物濃度分布において鋭いピークを有する急峻なプロファイルを有している。すなわち、インジウム（Ｉｎ）は第１のポリシリコン層２００ａにおいて鋭いピークを有しており、ボロン（Ｂ）は第２のポリシリコン層２００ｂ〜第６のポリシリコン層２００ｆにおいて鋭いピークを有している。
【００５６】
そして、ゲート電極１００の場合と同様に、ゲート電極２００におけるシリサイド層１９との界面近傍からゲート絶縁膜５の近傍までの範囲、すなわち第６のポリシリコン層２００ｆから第１のポリシリコン層２００ａの中央部付近までの領域は十分に高い不純物（ボロン、インジウム）濃度を有する。また、ゲート電極２００におけるゲート絶縁膜５との界面近傍の領域は十分に低い不純物（ボロン、インジウム）濃度を有する。
【００５７】
一方、従来の半導体装置におけるゲート電極の不純物濃度分布においては、曲線Ｅに示されるようにゲート電極の上層部に形成されたシリサイド側にピークを有し、そこからゲート絶縁膜近傍まで緩やかに不純物濃度が低下する。そして、ゲート絶縁膜においてもゲート電極から拡散された不純物が多く存在する。
【００５８】
このように、ゲート電極２００は第６のポリシリコン層２００ｆから第１のポリシリコン層２００ａの中央部付近までの領域において高い不純物濃度を有することにより、半導体装置の動作時に反転側に電圧を印加した際のゲート電極（ポリシリコン）中における空乏層の発生が効果的に抑制される。これにより、ゲート絶縁膜５が極薄膜とされた場合においても空乏層の発生が抑制され、従来の半導体装置において問題となっている、実効的なゲート絶縁膜の厚みが実際のゲート絶縁膜より厚くなるなどの状況の発生を防止することができる。
【００５９】
また、ゲート電極２００がシリサイド層１９との界面近傍の領域において低い不純物濃度を有することにより、ゲート電極２００からのゲート絶縁膜５への不純物のしみ出し、およびチャネル領域への突き抜けが効果的に抑制されている。したがって、ゲート絶縁膜５への不純物のしみ出しに起因したゲート絶縁膜５の信頼性の低下、およびチャネル領域への不純物の突き抜けに起因したしきい値の変動が効果的に抑制されている。
【００６０】
このように本実施の形態にかかる半導体装置のゲート電極２００においても、ゲート電極の空乏化を抑制するという観点からの要件である「十分に高い不純物濃度を有する」という要件と、ゲート絶縁膜５への不純物のしみ出し、チャネル領域への突きぬけを抑制するという観点からの要件である「ゲート絶縁膜近傍において低い不純物濃度を有する」という要件と、を兼ね備えている。すなわち、本実施の形態にかかる半導体装置においては、ゲート電極２００中の空乏化を防止するとともにゲート絶縁膜５への不純物のしみ出しおよびチャネル領域への不純物の突きぬけを効果的に抑制することが可能であり、ゲート電極２００の不純物に起因した実効的なゲート絶縁膜５の増大、ゲート絶縁膜５の信頼性の低下およびしきい値の変動などを効果的に抑制することが可能である。
【００６１】
また、ゲート電極２００に導入しているインジウム（Ｉｎ）は、ボロン（Ｂ）よりも拡散係数が小さく、活性化率が低い。このため、ポリシリコン層の全面にわたって注入しても、ゲート電極を十分に活性化することができない。しかしながら、図２９に示すようにゲート絶縁膜５の近傍にボロン（Ｂ）の補助的な注入種として導入することにより、活性化熱処理前の状態では、拡散しやすいボロン（Ｂ）をゲート絶縁膜５からある程度離すことができる。すなわち、ボロン（Ｂ）のゲート絶縁膜５への拡散を抑制することができる。これにより、ゲート絶縁膜５に拡散していくボロン（Ｂ）の量が減少する。また、インジウム（Ｉｎ）は拡散係数が低いため、ボロン（Ｂ）を注入した場合と比べて、十分に少ない量しかゲート絶縁膜５側に拡散しない。これにより、ゲート電極２００からゲート絶縁膜５への不純物の拡散量をさらに減少させることができる。
【００６２】
そして、第１のポリシリコン層２００ａに対してインジウム（Ｉｎ）を注入することにより、第１のポリシリコン層２００ａにおいてはゲート電極全体にボロン（Ｂ）のみを導入した場合と比べて欠陥が多く存在する。この欠陥には、拡散しやすいボロン（Ｂ）をトラップする効果があるため、この欠陥量の増大により、ゲート絶縁膜５に拡散していくボロン（Ｂ）の量をさらに減少させることができる。
【００６３】
したがって、本実施の形態にかかる半導体装置においては、ゲート絶縁膜５への不純物のしみ出しおよびチャネル領域への不純物の突きぬけをより効果的に抑制することが可能であり、ゲート電極２００の不純物に起因した実効的なゲート絶縁膜５の増大、ゲート絶縁膜５の信頼性の低下およびしきい値の変動などをより効果的に抑制することが可能である。
【００６４】
したがって本実施の形態にかかる半導体装置においては、ゲート電極２００に含まれる不純物に起因した品質の低下がより効果的に抑制された高品質の半導体装置が実現されている。
【００６５】
なお、本実施の形態にかかる半導体装置は、ゲート電極２００を形成する際に第１のポリシリコン層２００ａとなるポリシリコン膜を形成した後に、不純物としてボロン（Ｂ）の代わりにインジウム（Ｉｎ）が導入されること以外は、上述した実施の形態１にかかる半導体装置と同様にして作製することができる。
【００６６】
また、上記においてはｐ型ＭＯＳＦＥＴを例に説明したが、本発明はこれに限定されるものではなく、ｎ型ＭＯＳＦＥＴにおいても適用可能である。ｎ型ＭＯＳＦＥＴの場合には、たとえば第１のポリシリコン層２００ａに不純物として砒素（Ａｓ）が導入され、第２のポリシリコン層２００ｂ〜第６のポリシリコン層２００ｆの各層にはリン（Ｐ）が導入される。この場合、第１のポリシリコン層２００ａに不純物として砒素（Ａｓ）を導入したことによる効果としては、ｐ型ＭＯＳＦＥＴの場合と同様であり、リン（Ｐ）をゲート絶縁膜５から離すことにより、リン（Ｐ）のゲート絶縁膜５への拡散を抑制することができる。また、砒素（Ａｓ）の導入により、第１のポリシリコン層２００ａにおける欠陥を増大させて、ゲート絶縁膜５に拡散していくリン（Ｐ）の量をさらに減少させることができる。
【００６７】
したがって、ｎ型ＭＯＳＦＥＴにおいても、ゲート絶縁膜５への不純物のしみ出しおよびチャネル領域への不純物の突きぬけをより効果的に抑制することが可能であり、ゲート電極の不純物に起因した実効的なゲート絶縁膜５の増大、ゲート絶縁膜５の信頼性の低下およびしきい値の変動などをより効果的に抑制することが可能である。
【００６８】
実施の形態３．
図３０は、本発明の実施の形態３にかかる半導体装置（ｐ型ＭＯＳＦＥＴ）の概略構成を示す断面図である。また、図３１は、図３０におけるゲート電極３００を拡大して示す断面図である。なお、本実施の形態にかかる半導体装置は、ゲート電極１００の代わりにＩＶ族半導体からなるゲート電極３００を備えること以外は実施の形態１の図１に示した半導体装置と同様の構成を有する。したがって、図３０においては、上記の図１に示した構成要素と同一または同等の構成要素においては図１と同じ符号を付すことで詳細な説明は省略し、以下においては本実施の形態にかかる半導体装置が実施の形態１において説明した半導体装置と異なるゲート電極３００について説明する。
【００６９】
図３１に示すように本実施の形態にかかる半導体装置のゲート電極３００は、第１層としてのシリコンゲルマニウム（ＳｉＧｅ）層３００ａ、第２層としての第１のポリシリコン層３００ｂ、第３層としての第２のポリシリコン層３００ｃ、第４層としての第３のポリシリコン層３００ｄ、第５層としての第４のポリシリコン層３００ｅ、および第６層としての第５のポリシリコン層３００ｆの６層の構成層がゲート絶縁膜５上にこの順で積層されて構成されている。すなわち、この半導体装置のゲート電極３００がゲート電極１００と異なる点は、ゲート電極を構成するゲート絶縁膜５上の第１層のゲート電極材料としてポリシリコンの代わりにシリコンゲルマニウムを用いている点である。なお、ゲート電極３００の各構成層には、実施の形態１の場合と同様に不純物としてボロン（Ｂ）が導入されている。
【００７０】
図３２に本実施の形態にかかる半導体装置及び従来の半導体装置におけるゲート電極の不純物濃度分布（注入イオン（不純物）濃度と注入イオン拡散深さとの関係）を示す。図３２においては曲線Ｆが本実施の形態にかかる半導体装置のゲート電極３００における不純物濃度分布を示しており、曲線Ｇは従来の半導体装置のゲート電極における不純物濃度分布を示している。図３２に示すようにゲート電極３００を構成する各層、すなわちシリコンゲルマニウム（ＳｉＧｅ）層３００ａ〜第５のポリシリコン層３００ｆの各層は、ゲート電極１００の場合と同様にその不純物濃度分布において鋭いピークを有している。
【００７１】
そして、ゲート電極１００の場合と同様に、ゲート電極３００におけるシリサイド層１９との界面近傍からゲート絶縁膜５の近傍までの範囲、すなわち第５のポリシリコン層３００ｆからシリコンゲルマニウム層２００ａの中央部付近までの領域は十分に高い不純物濃度を有する。特にシリコンゲルマニウム層２００ａの中央部付近においては、他層よりも特に高い不純物濃度を有する。また、ゲート電極３００におけるゲート絶縁膜５との界面近傍の領域は十分に低い不純物濃度を有する。
【００７２】
一方、従来の半導体装置におけるゲート電極の不純物濃度分布においては、曲線Ｇに示されるようにゲート電極の上層部に形成されたシリサイド層側にピークを有し、そこからゲート絶縁膜近傍まで緩やかに不純物濃度が低下する。そして、ゲート絶縁膜においてもゲート電極から拡散された不純物が多く存在する。
【００７３】
このようなゲート電極３００内における不純物濃度が急峻なプロファイルを有することによる効果は、上述した実施の形態１の場合と同様である。したがって、本実施の形態にかかる半導体装置においても実施の形態１にかかる半導体装置と同様の効果を得ることができ、ゲート電極３００に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置が実現されている。
【００７４】
つぎに、図３２に示すような本実施の形態のゲート電極３００における不純物濃度のプロファイルが形成される理論について図３３を用いて説明する。シリコンゲルマニウム中におけるボロン（Ｂ）の拡散係数はポリシリコン中における拡散係数よりも小さい。すなわち、シリコンゲルマニウム中にボロン（Ｂ）を導入した場合のボロン（Ｂ）の拡散による濃度分布（広がり）は、ポリシリコン中にボロン（Ｂ）を導入した場合の拡散による濃度分布（広がり）よりも小さくなる。したがって、ゲート電極３００の構成層としてシリコンゲルマニウム層３００ａを形成し、該シリコンゲルマニウム層３００ａにボロン（Ｂ）を導入した場合には、ボロン（Ｂ）の濃度分布（広がり）は、他層（第１のポリシリコン層３００ｂ〜第５のポリシリコン層３００ｆ）におけるボロン（Ｂ）の濃度分布（広がり）よりも小さくなり、その不純物濃度のプロファイルは図３２に示すように他層よりもさらに急峻となる。
【００７５】
そして、ゲート電極３００では、シリコンゲルマニウム層の上にポリシリコン層の多層膜を積層している。これにより、不純物を活性化する際に、図３３の矢印Ｊに示すようにシリコンゲルマニウム層からポリシリコン層へ拡散していくボロン（Ｂ）の量よりも、図３３の矢印Ｋに示すようにポリシリコン層からシリコンゲルマニウム層へ拡散していくボロン（Ｂ）の量の方が多くなる。その結果、シリコンゲルマニウム層３００ａにおいては、よりボロン（Ｂ）の濃度が高くなる。したがって、本実施の形態にかかる半導体装置においては、半導体装置の動作時に反転側に電圧を印加した際のゲート電極（ポリシリコン）中における空乏層の発生をより効果的に抑制することが可能であり、本発明の効果をより効果的に得ることができる。なお、図３３において曲線Ｈは、各層へボロン（Ｂ）導入した時の不純物（ボロン）濃度であり、曲線Ｉは不純物の活性化後の不純物濃度である。
【００７６】
さらに、ゲート電極３００においては、ゲート電極３００の構成層の全層をシリコンゲルマニウム層により構成するのではなく、ゲート絶縁膜５上の第１層のみをシリコンゲルマニウム層としている。ゲート電極の構成層を全てシリコンゲルマニウム層とした場合には、ゲート電極の最上層もシリコンゲルマニウム層にボロン（Ｂ）が導入された層とされる。しかしながら、コバルトがシリサイド化したシリサイド層（ＣｏＳｉ）はこのシリコンゲルマニウム層にボロン（Ｂ）が導入された層上においては形成されにくい。したがって、ゲート電極の構成層を全てシリコンゲルマニウム層とした場合には、ゲート電極の表層にコバルトがシリサイド化したシリサイド層（ＣｏＳｉ）を形成することが困難であるという問題がある。しかしながら、本実施の形態においては、ゲート絶縁膜５上の第１層のみをシリコンゲルマニウム層としているため、このような問題が生じることが無く、容易に且つ確実にゲート電極の表層にシリサイド層（ＣｏＳｉ）を形成することができる。
【００７７】
なお、本実施の形態にかかる半導体装置は、ゲート電極３００を形成する際にゲート絶縁膜５上の第１層としてポリシリコン層の代わりにシリコンゲルマニウム層を形成すること以外は、上述した実施の形態１にかかる半導体装置と同様にして作製することができる。
【００７８】
実施の形態４．
図３４は、本発明の実施の形態４にかかる半導体装置（ｐ型ＭＯＳＦＥＴ）の概略構成を示す断面図である。また、図３５は、図３４におけるゲート電極４００を拡大して示す断面図である。なお、本実施の形態にかかる半導体装置は、ゲート電極１００の代わりにＩＶ族半導体からなるゲート電極４００を備えること以外は実施の形態１の図１に示した半導体装置と同様の構成を有する。したがって、図３４においては、上記の図１に示した構成要素と同一または同等の構成要素においては図１と同じ符号を付すことで詳細な説明は省略し、以下においては本実施の形態にかかる半導体装置が実施の形態１において説明した半導体装置と異なるゲート電極４００について説明する。
【００７９】
図３５に示すように本実施の形態にかかる半導体装置のゲート電極４００は、第１のアモルファスシリコン層４００ａ、第２のアモルファスシリコン層４００ｂ、第３のアモルファスシリコン層４００ｃ、第４のアモルファスシリコン層４００ｄ、第５のアモルファスシリコン層４００ｅ、および第６のアモルファスシリコン層４００ｆの６層がゲート絶縁膜５上にこの順で積層されて構成されている。すなわち、この半導体装置のゲート電極４００がゲート電極１００と異なる点は、ゲート電極を構成するゲート電極材料としてポリシリコンの代わりにアモルファスシリコンを用いている点である。なお、ゲート電極４００の各構成層には、実施の形態１の場合と同様に不純物としてボロン（Ｂ）が導入されている。
【００８０】
図３６に本実施の形態にかかる半導体装置及び実施の形態１にかかる半導体装置におけるゲート電極の不純物濃度分布（注入イオン（不純物）濃度と注入イオン拡散深さとの関係）を示す。図３６においては曲線Ｌが本実施の形態にかかる半導体装置のゲート電極４００における不純物濃度分布を示しており、曲線Ｍは実施の形態１にかかる半導体装置のゲート電極１００における不純物濃度分布を示している。図３６に示すようにゲート電極４００を構成する各層、すなわち第１のアモルファスシリコン層４００ａ〜第６のアモルファスシリコン層４００ｆは、ゲート電極１００の場合と同様にその不純物濃度分布において鋭いピークを有するが、ゲート電極１００の場合よりもさらに急峻なプロファイルを有している。
【００８１】
このようなゲート電極４００内における不純物濃度が急峻なプロファイルを有することによる効果は、上述した実施の形態１の場合と同様である。したがって、本実施の形態にかかる半導体装置においても実施の形態１にかかる半導体装置と同様の効果を得ることができ、ゲート電極４００に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置が実現されている。
【００８２】
また、本実施の形態の場合のようにゲート電極材料をポリシリコンからアモルファスシリコンに変えた場合には、不純物を注入する時の散乱断面積が増大する。したがって、ゲート電極を構成する各層へ不純物を注入する時の不純物のイオン注入深さ方向の分布はより浅く、注入濃度のピークはより大きくなり、不純物濃度のプロファイルはより急峻となる。この場合の主なる効果は、以下の２つである。まず一つ目は、散乱断面積が増大することにより注入エネルギーの高エネルギー化が可能となり、不純物注入装置の単純化と、スループットの向上が可能となることである。二つ目は、不純物濃度分布のより急峻なプロファイルによるゲート空乏化の抑制とチャネル領域への不純物の突きぬけの防止である。後者の理由は、実施の形態１の場合と同様である。なお、この２つは注入エネルギーを上げるか否かによりどちらか一方しか選択することはできない。
【００８３】
また、アモルファスシリコン層の成膜時の温度は、ポリシリコン層の成膜時よりも低い。すなわち、本実施の形態においては低い温度の昇温でゲート電極を形成することができ、ゲート電極の各構成層を形成する際の昇温に起因した不純物の拡散を抑制することが可能である。
【００８４】
なお、本実施の形態にかかる半導体装置は、ゲート電極４００を形成する際にゲート電極材料としてポリシリコンの代わりにシリコンゲルマニウムを用いること以外は、上述した実施の形態１にかかる半導体装置と同様にして作製することができる。
【００８５】
そして、上記の実施の形態１〜実施の形態４においては本発明をｐ型ＭＯＳＦＥＴを例に説明してるが、ｎ型ＭＯＳＦＥＴやＣＭＯＳＦＥＴ等に広く適用可能である。
【産業上の利用可能性】
【００８６】
以上のように、本発明にかかる半導体装置は、電界効果型半導体装置等に有用であり、特に、ゲート絶縁膜が薄膜化された半導体装置に適している。
【図面の簡単な説明】
【００８７】
【図１】実施の形態１にかかる半導体装置の構造を模式的に示す断面図である。
【図２】実施の形態１にかかる半導体装置のゲート電極を拡大して示す断面図である。
【図３】実施の形態１にかかる半導体装置及び従来の半導体装置のゲート電極における注入イオン（不純物）濃度と注入イオン拡散深さとの関係を示す特性図である。
【図４】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図５】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図６】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図７】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図８】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図９】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１０】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１１】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１２】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１３】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１４】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１５】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１６】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１７】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１８】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図１９】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２０】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２１】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２２】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２３】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２４】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２５】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２６】実施の形態１にかかる半導体装置の製造工程を説明する断面図である。
【図２７】実施の形態２にかかる半導体装置の構造を模式的に示す断面図である。
【図２８】実施の形態２にかかる半導体装置のゲート電極を拡大して示す断面図である。
【図２９】実施の形態２にかかる半導体装置及び従来の半導体装置のゲート電極における注入イオン（不純物）濃度と注入イオン拡散深さとの関係を示す特性図である。
【図３０】実施の形態３にかかる半導体装置の構造を模式的に示す断面図である。
【図３１】実施の形態３にかかる半導体装置のゲート電極を拡大して示す断面図である。
【図３２】実施の形態３にかかる半導体装置及び従来の半導体装置のゲート電極における注入イオン（不純物）濃度と注入イオン拡散深さとの関係を示す特性図である。
【図３３】実施の形態３にかかる半導体装置及び従来の半導体装置のゲート電極における不純物注入時の不純物濃度および不純物の活性化後の不純物濃度を示す特性図である。
【図３４】実施の形態４にかかる半導体装置の構造を模式的に示す断面図である。
【図３５】実施の形態４にかかる半導体装置のゲート電極を拡大して示す断面図である。
【図３６】実施の形態４にかかる半導体装置及び実施の形態１にかかる半導体装置のゲート電極における注入イオン（不純物）濃度と注入イオン拡散深さとの関係を示す特性図である。
【符号の説明】
【００８８】
１  Ｎ型半導体基板
３  素子分離
５  ゲート絶縁膜
５ａ  酸化膜
７  ＳＤＥ層
９  不純物層
１１  サイドウォール
１４  Ｐ型ソース・ドレイン拡散層
１７  シリサイド層
１９  シリサイド層
２１  層間絶縁膜
２３  コンタクトホール
２５  コンタクト
２７  配線層
３０ａ  ポリシリコン膜
３０ｂ  ポリシリコン膜
３０ｃ  ポリシリコン膜
３０ｄ  ポリシリコン膜
３０ｅ  ポリシリコン膜
３０ｆ  ポリシリコン膜
４１  ゲート電極１００の高さ
４２  ポリシリコン膜３０ａの膜厚
４３  ポリシリコン膜３０ｂの膜厚
４４  ポリシリコン膜３０ｃの膜厚
４５  ポリシリコン膜３０ｄの膜厚
４６  ポリシリコン膜３０ｅの膜厚
４７  ポリシリコン膜３０ｆの膜厚
４８  フォトレジスト
１００  ゲート電極
１００ａ  第１のポリシリコン層
１００ｂ  第２のポリシリコン層
１００ｃ  第３のポリシリコン層
１００ｄ  第４のポリシリコン層
１００ｅ  第５のポリシリコン層
１００ｆ  第６のポリシリコン層
２００  ゲート電極
３００  ゲート電極
４００  ゲート電極
【図１】
2006147996.tif 000003
【図２】
2006147996.tif 000004
【図３】
2006147996.tif 000005
【図４】
2006147996.tif 000006
【図５】
2006147996.tif 000007
【図６】
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【図７】
2006147996.tif 000009
【図８】
2006147996.tif 000010
【図９】
2006147996.tif 000011
【図１０】
2006147996.tif 000012
【図１１】
2006147996.tif 000013
【図１２】
2006147996.tif 000014
【図１３】
2006147996.tif 000015
【図１４】
2006147996.tif 000016
【図１５】
2006147996.tif 000017
【図１６】
2006147996.tif 000018
【図１７】
2006147996.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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