(57)【要約】      （修正有）【課題】ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成して変調用に使用する通信用半導体集積回路装置において、ＲＦ−ＰＬＬループ内の可変分周器の小数を含む分周比を設定する分周比生成回路を簡略化してチップサイズの低減を図る。【解決手段】ＲＦ−ＰＬＬループは、発振器ＲＦＶＣＯと、該発振器の発振信号を分周比生成回路２６４の分周比情報に従って分周する可変分周器６３１と、該可変分周器の出力信号と基準信号の位相差を検出する位相比較器６３２と、位相差に応じて前記発振器の発振周波数を制御する周波数制御手段６３３，６３４とにより構成し、前記分周比生成回路は外部から供給される使用周波数帯に関するバンド情報（ＢＮＤ）と、送信か受信かを示すモード情報（Ｔ／Ｒ）と、設定周波数に関するチャネル情報（ＣＨ）とに基づいて整数部Ｉと分数部Ｆ／Ｇを生成し、これらに基づいて上記分周比情報を形成する。【選択図】図２
2006033822.tif 000002
【特許請求の範囲】
【請求項１】
外部から設定された値に応じた周波数の発振信号を生成する発振回路と、前記発振回路により生成された発振信号を分周して中間周波数の信号を生成する第１分周回路と、該第１分周回路により分周された信号を変調させる変調回路と、該変調回路により変調された信号をより周波数の高い送信信号に変換する第１周波数変換回路と、該第１周波数変換回路の出力側から取り出された信号と第２分周回路により分周された信号とを合成してそれらの信号の周波数差に相当する周波数の信号を生成する第２周波数変換回路とを備え、前記第１周波数変換回路は前記第２周波数変換回路で変換された信号と前記変調回路により変調された信号とに基づいて送信信号を形成するようにされた通信用半導体集積回路装置であって、
前記発振回路は、発振器と、該発振器の発振信号を、供給される分周比に従って分周可能な可変分周器と、該可変分周器の出力信号と基準信号の位相差を検出する位相比較器と、該位相比較器により検出された位相差に応じた電圧もしくは電流を出力して前記発振器の発振周波数を制御する周波数制御手段とを含んでおり、
外部から供給される使用周波数帯に関するバンド情報と送信か受信かを示すモード情報と設定周波数に関するチャネル情報とに基づいて、整数部Ｉと分数部Ｆ／Ｇを生成し、前記整数部Iと分数部Ｆ／Ｇに基づいて分周比を生成して前記可変分周器へ与える分周比生成回路を備えることを特徴とする通信用半導体集積回路装置。
【請求項２】
前記発振回路により生成された発振信号もしくは前記第２分周回路により分周された信号を合成して受信信号を周波数の低い信号に変換する第３周波数変換回路をさらに備えることを特徴とする請求項１に記載の通信用半導体集積回路装置。
【請求項３】
前記分周比生成回路は、前記バンド情報と前記モード情報と前記チャネル情報と外部から供給される前記分周回路の分周比に関する設定情報とに基づいて前記可変分周器の分周比を生成するように構成されていることを特徴とする請求項１または２に記載の通信用半導体集積回路装置。
【請求項４】
前記分数部Ｆ／Ｇの分母Ｇは、前記バンド情報と前記分周比に関する設定情報とに対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数に基づいて生成されるように構成されていることを特徴とする請求項３に記載の通信用半導体集積回路装置。
【請求項５】
前記バンド情報と前記モード情報と前記チャネル情報とに対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数と前記分周比に関する設定情報とに基づいて、前記分数部Ｆ／Ｇの分子Ｆを得るための値が生成されるように構成されていることを特徴とする請求項４に記載の通信用半導体集積回路装置。
【請求項６】
前記分周比生成回路は、前記バンド情報と前記モード情報と前記チャネル情報とに対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数と前記分周比に関する設定情報とに基づいて生成された前記値を、前記選択されたいずれかの整数に基づいて生成された分母Ｇで割り算して得られた商を整数部Ｉとして出力し、余りを分子Ｆとして出力する分周比計算回路と、前記分母Ｇを用いて前記分子Ｆをデルタシグマ変調して分数部Ｆ／Ｇを生成するデルタシグマ変調回路と、を備え、
前記分周比計算回路により生成された整数部Ｉと前記デルタシグマ変調回路により生成された分数部Ｆ／Ｇとが合成されて前記可変分周器に分周比として供給されることを特徴とする請求項５に記載の通信用半導体集積回路装置。
【請求項７】
前記デルタシグマ変調回路は、入力データとしての前記分子Ｆとフィードバックデータとを加算する加算器と、加算結果を量子化する１ビット量子化器と、該量子化器の出力を定数倍する演算器と、該演算器の出力と加算器の出力との差分を求める減算器と、得られた差分を遅延して前記加算器にフィードバックする遅延手段とから構成されていることを特徴とする請求項６に記載の通信用半導体集積回路装置。
【請求項８】
前記デルタシグマ変調回路は２次以上のデルタシグマ変調回路であることを特徴とする請求項６または７に記載の通信用半導体集積回路装置。
【請求項９】
前記分数部Ｆ／Ｇの分母Ｇは、"６５"の整数倍であって１２００〜１７００の範囲に設定されていることを特徴とする請求項４ないし８のいずれかに記載の通信用半導体集積回路装置。
【請求項１０】
前記第１分周回路の分周比は、予め用意された複数の値の中から、前記第１分周回路で分周された中間周波数の信号の高調波が受信周波数帯に入らないようにするのに適したものが選択されて外部から供給されるように構成されていることを特徴とする請求項３ないし９のいずれかに記載の通信用半導体集積回路装置。
【請求項１１】
前記分周比生成回路から出力される前記分数部Ｆ／Ｇの分子Ｆの小数データを与える値を外部から設定可能なレジスタと、該レジスタに設定された値と前記分子Ｆとを演算する演算器とが、前記デルタシグマ変調器に対応して設けられていることを特徴とする請求項６ないし１０のいずれかに記載の通信用半導体集積回路装置。
【請求項１２】
前記基準信号を生成する発振回路をさらに備えることを特徴とする請求項１ないし１１のいずれかに記載の通信用半導体集積回路装置。
【請求項１３】
請求項３〜１２のいずれかに記載の通信用半導体集積回路装置と、送受信データのベースバンド処理を行なうベースバンド回路と、前記通信用半導体集積回路装置から出力される送信信号を電力増幅する高周波電力増幅器とを含み、前記バンド情報と前記モード情報と前記チャネル情報と前記分周比に関する設定情報が前記ベースバンド回路から前記通信用半導体集積回路装置に供給されるようにされていることを特徴とする無線通信システム。
【請求項１４】
前記通信用半導体集積回路装置と前記高周波電力増幅器は、同一の電源から供給される電源電圧によって動作されるように構成されていることを特徴とする請求項１３に記載の無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップのＶＣＯ（電圧制御発振器）および該ＶＣＯをループ内に含むＰＬＬ（フェーズ・ロックド・ループ）回路を内蔵した半導体集積回路装置に適用して有効な技術に関し、例えば携帯電話機のような無線通信システムにおいて送信信号の周波数をアップコンバートする送信用ＶＣＯおよび該ＶＣＯをループ内に含むＰＬＬ回路を内蔵したオフセットＰＬＬ方式の通信用半導体集積回路装置および無線通信システムに利用して有効な技術に関する。
【背景技術】
【０００２】
携帯電話機のような無線通信システムにおいては、受信信号や送信信号に高周波の局部発振信号を合成して周波数のダウンコンバートやアップコンバートを行なったり、送信信号の変調や受信信号の復調を行なったりする通信用半導体集積回路装置（以下、高周波ＩＣと称する）が用いられている。かかる高周波ＩＣにおいて、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、送信用ＶＣＯの出力側からの帰還信号をＲＦＶＣＯからの高周波発振信号とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じて送信用ＶＣＯを制御するオフセットＰＬＬ方式がある。
【０００３】
かかるオフセットＰＬＬ方式の高周波ＩＣには、送信用ＶＣＯとＲＦＶＣＯの他に中間周波数の搬送波を生成するＩＦＶＣＯが必要である。ＶＣＯは比較的広い占有面積を必要とするため、従来の高周波ＩＣにおいては外付けのＶＣＯを用いるものが多かった（特許文献１）。しかしながら、外付けのＶＣＯを用いると部品点数が多くなり小型化の妨げとなる。そこで、ＶＣＯをオンチップさせることが提案されているが、上記３つのＶＣＯをすべてチップに内蔵させるとチップサイズが増大し、チップコストの上昇をもたらすことになる。なお、オフセットＰＬＬ方式の高周波ＩＣに関する発明としては、例えば特許文献２に記載されているものがある。
【特許文献１】特開２００３−１５８４５２号
【特許文献２】特開２００４−１１２７４９号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らはＶＣＯを内蔵した高周波ＩＣのチップサイズを小さくするため、ＲＦＶＣＯとＩＦＶＣＯを共通化してＶＣＯの数を減らす、具体的にはＲＦＶＣＯの発振信号を分周して中間周波数のローカル信号を生成することでＩＦＶＣＯを削減することについて検討した。その結果、ＶＣＯを含むＰＬＬループ内の可変分周器（カウンタ）として整数の分周比を設定すれば良いものであれば、比較的簡単なロジック回路により分周比を設定することができるが、整数の分周比を設定した場合には基準信号の周波数と同じ周波数間隔でしか発振周波数を切り替えることができない。一方、ＲＦＶＣＯとＩＦＶＣＯを共通化した場合には、より細かな発振周波数の切り替えが必要になるため、小数を含む分周比で可変分周器を動作させなければならないことが分かった。
【０００５】
ところが、小数を含む分周比を設定するロジック回路を高周波ＩＣに内蔵させようとすると、ロジック回路の規模が大きくなってチップサイズの低減の妨げとなる。また、高周波ＩＣ内にメモリを設けておいて、予め使用周波数に対応したすべての分周比をメモリに記憶しておく方式も考えられるが、記憶すべき分周比が多いためメモリの容量を大きくしなければならずチップサイズの増大を招く。また、小数を含む分周比をチップ外部（ベースバンド回路）から与える方法も考えられるが、そのようにすると、送信周波数を決定するベースバンド回路等外部装置に必要とされる機能が増加して、高周波ＩＣを使用した通信システムを構築しようとする設計者の負担が非常に大きくなってしまうという不具合がある。
【０００６】
この発明の目的は、周波数変換に使われる基準発振回路ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波（ローカル信号）を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を変調し、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）のチップサイズの低減を図ることにある。
【０００７】
この発明の他の目的は、周波数変換に使われる基準発振回路ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波（ローカル信号）を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を変調し、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）を用いるシステムを設計するところのシステム設計者の負担を軽減することにある。
【０００８】
この発明の他の目的は、ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波（ローカル信号）を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を直交変調した後、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）において、ＲＦＶＣＯを含むＰＬＬループ内の可変分周器に対して小数を含む分周比を設定するロジック回路を簡略化してチップサイズの低減を図ることにある。
【０００９】
この発明の他の目的は、ＩＦＶＣＯを持たずＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成し、該中間周波数の搬送波で送信Ｉ，Ｑ信号を直交変調した後、送信用ＶＣＯで所望の送信周波数にアップコンバートして送信する通信用半導体集積回路装置（高周波ＩＣ）において、外部の回路つまり送信周波数を決定する制御回路に要求される機能を軽減しそれによってシステム設計者の負担を軽減することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、外部から設定された値に応じた周波数の発振信号を生成する発振回路と、前記発振回路により生成された発振信号を分周して中間周波数の信号を生成する分周回路とを備えたオフセットＰＬＬ方式の通信用半導体集積回路装置（高周波ＩＣ）において、前記発振回路を、発振器（ＲＦＶＣＯ）と、該発振器の発振信号を、供給される分周比情報に従って分周する可変分周器（カウンタ）と、該可変分周器の出力信号と基準信号の位相差を検出する位相比較器と、該位相比較器により検出された位相差に応じた電圧もしくは電流を出力して前記発振器の発振周波数を制御する周波数制御手段とにより構成し、外部から供給される使用周波数帯に関するバンド情報と送信か受信かを示すモード情報と設定周波数に関するチャネル情報とに基づいて整数部Ｉと分数部Ｆ／Ｇを生成し、生成した整数部Ｉと分数部Ｆ／Ｇに基づいて上記分周比情報を生成し、前記可変分周器へ与える分周比生成回路を設けるようにしたものである。さらに望ましくは、前記分周回路の分周比に関する設定情報をも参照して前記可変分周器へ与える分周比を生成する。
【００１１】
上記した手段によれば、ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成するため、ＩＦＶＣＯをチップに内蔵させる必要がないのでチップサイズを低減することができる。また、可変分周器の分周比を半導体チップ内部で自動的に生成して可変分周器へ与えることができるため、ベースバンド回路など外部装置で生成して与える情報を少なくすることができ、ユーザすなわちシステム設計者の負担を軽減することができる。
【００１２】
また、望ましくは、前記分数部Ｆ／Ｇの分母Ｇや分子Ｆは、前記バンド情報と前記分周回路の分周比設定情報に対応して予め用意された複数の整数の組み合わせの中から選択されたいずれかの整数に基づいて生成されるように構成する。これにより、整数部Ｉと分数部Ｆ／Ｇで表わされるような小数を含む可変分周器の分周比を生成する分周比生成回路の規模を小さくすることができ、チップサイズの増大を抑制することができる。
【００１３】
さらに、望ましくは、前記分周比生成回路から出力される分数部Ｆ／Ｇの分子Ｆの小数データを外部から設定可能なレジスタと、該レジスタに設定された小数データと前記分子Ｆを加算する加算器とを前記デルタシグマ変調器の入力部に設ける。これにより、基準信号の周波数が電源電圧の変動で送信時と受信時とでずれることがあったとしても、そのずれを修正することができる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ＲＦＶＣＯの発振信号を分周して中間周波数の搬送波を生成するため、ＩＦＶＣＯをチップに内蔵させる必要がないとともに、ＲＦＶＣＯを含むＰＬＬループ内の可変分周器（カウンタ）に対して分周比を設定するロジック回路を簡略化することができるため、チップサイズの小さな通信用半導体集積回路装置（高周波ＩＣ）を実現することができる。
【００１５】
また、送信周波数を決定するベースバンドＩＣのような外部の制御回路に要求される機能を軽減しそれによってシステム設計者の負担を軽減することができる通信用半導体集積回路装置（高周波ＩＣ）を実現することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施例について図面を用いて説明する。
図１は、本発明を適用したマルチバンド方式の通信用半導体集積回路装置（高周波ＩＣ）とそれを用いた無線通信システムの一例を示す。
図１に示されているように、システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信すべき音声信号やデータ信号を基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり復調された受信Ｉ，Ｑ信号を音声信号やデータ信号に変換するなどのベースバンド処理を行なったり高周波ＩＣ２００を制御する信号を送ったりするベースバンド回路３００などで構成される。
【００１７】
高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。特に制限されるものでないが、本実施例のシステムでは、高周波ＩＣ２００と高周波電力増幅回路１３０は、同一の電圧レギュレータから供給される電源電圧Ｖregによって動作される。
【００１８】
さらに、特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の３つの通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＧＳＭ系の周波数帯の受信信号を通過させるフィルタ１２０ｃ，１２０ｄとが設けられている。
【００１９】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００２０】
受信系回路ＲＸＣは、ＰＣＳ、ＤＣＳ、ＧＳＭの各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄと、後述の高周波発振回路（ＲＦＶＣＯ）２６２で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１０と、ロウノイズアンプ２１１ａ，２１１ｂ，２１１ｃ，２１１ｄで増幅された受信信号に分周移相回路２１０で生成された直交信号をミキシングすることで復調およびダウンコンバートを行なうミキサ２１２ａ，２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３などからなる。本実施例の受信系回路ＲＸＣは、受信信号を直接ベースバンドの周波数帯の信号にダウンコンバートするダイレクトコンバージョン方式を採用している。
【００２１】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を増幅してベースバンド回路３００へ出力する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を増幅してベースバンド回路３００へ出力する。
【００２２】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡＤ変換回路（ＡＤＣ）と、これらのＡＤ変換回路による変換結果に基づき対応する利得制御アンプＰＧＡ１１〜２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤＡ変換回路（ＤＡＣ）と、これらのＡＤ変換回路（ＡＤＣ）とＤＡ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。
【００２３】
制御系回路ＣＴＣには、チップ全体を制御する制御回路（コントロールロジック）２６０と、基準となる発振信号φref を生成する基準発振回路（ＤＣＸＯ）２６１、周波数変換用の高周波発振信号φRFを生成する局部発振回路としての高周波発振回路（ＲＦＶＣＯ）２６２、該高周波発振回路（ＲＦＶＣＯ）２６２と共にＰＬＬ回路を構成するＲＦシンセサイザ２６３、ＲＦシンセサイザ２６３内の可変分周器の分周比を生成して与える分周比生成回路２６４、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周する分周回路ＤＶＤ１，ＤＶＤ２やモード切替えスイッチＳＷ１，ＳＷ２などが設けられている。
【００２４】
スイッチＳＷ１，ＳＷ２は、ＧＳＭ方式に従った送受信を行なうＧＳＭモードとＤＣＳまたはＰＣＳ方式に従った送受信を行なうＤＣＳ／ＰＣＳモードとで接続状態が切り替えられて、伝達される信号の分周比を選択するもので、これらのスイッチＳＷ１，ＳＷ２は制御回路２６０からの信号によって制御される。
【００２５】
制御回路２６０には、ベースバンド回路３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、データ信号ＳＤＡＴＡに含まれるコマンドに応じてチップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。
【００２６】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６1には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができる。ＲＦシンセサイザ２６３は、分周回路や位相比較回路、チャージポンプ、ループフィルタなどで構成される。
【００２７】
送信系回路ＴＸＣは、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周して例えば１６０ＭＨｚのような中間周波数の発振信号φIFを生成する分周回路２３１、該分周回路２３１で分周された信号をさらに分周しかつ互いに９０°位相がずれた直交信号を生成する分周移相回路２３２、生成された直交信号をベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路（ミキサ）２３３ａ，２３３ｂ、変調された信号を合成する加算器２３４と、所定の周波数の送信信号φTXを発生する送信用発振回路（ＴＸＶＣＯ）２４０、送信用発振回路（ＴＸＶＣＯ）２４０から出力される送信信号φTXをカプラ２８０ａ，２８０ｂ等で抽出したフィードバック信号と前記高周波発振回路（ＲＦＶＣＯ）２６２で生成された高周波発振信号φRFを分周した信号φRF’とをミキシングすることでそれらの周波数差に相当する周波数の信号を生成するオフセットミキサ２３５、該オフセットミキサ２３５の出力と前記加算器２３４で合成された信号TXIFとを比較して位相差を検出する位相比較器２３６、該位相比較器２３６の出力に応じた電圧を生成するループフィルタ２３７、送信用発振回路（ＴＸＶＣＯ）２４０の出力を分周してＧＳＭの送信信号とする分周回路２３８、送信出力用バッファ回路２３９ａ，２３９ｂなどから構成されている。
【００２８】
この実施例の送信系回路は、送信Ｉ，Ｑ信号を中間周波数の搬送波で直交変調するとともに、ＴＸＶＣＯ２４０の出力側からの帰還信号をＲＦＶＣＯ２６２の高周波発振信号φRFを分周した 信号φRF’とミキシングすることで周波数差（オフセット）に相当する中間周波数の信号にダウンコンバートした後、該信号と上記直交変調後の信号とを位相比較して位相差に応じてＴＸＶＣＯ２４０を制御するオフセットＰＬＬ方式を採用している。位相比較器２３６と、ループフィルタ２３７、ＴＸＶＣＯ２４０およびオフセットミキサ２３５によって周波数変換（アップコンバート）を行なう送信用ＰＬＬ回路（ＴＸ−ＰＬＬ）が構成される。ＢＦＦはカプラ２８０ａ，２８０ｂにより抽出したフィードバック信号を増幅してミキサ２３５へ供給するバッファである。
【００２９】
本実施例のマルチバンド方式の無線通信システムでは、例えばベースバンド回路３００からの指令によって制御回路２６０が、送受信時に高周波発振回路２６２の発振信号の周波数φRFを使用バンドおよびチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて上記スイッチＳＷ１，ＳＷ２を切り替えることで、受信系回路ＲＸＣや受信系回路ＴＸＣに供給される発振信号の周波数が変更されることによって送受信の周波数の切り替えが行なわれる。さらに、切替えスイッチＳＷ１，ＳＷ２を送受信の周波数帯に応じて切り替えるための制御信号が制御回路２６０からＳＷ１，ＳＷ２へ供給される。また、本実施例では、制御回路２６０からの制御信号によって分周回路２３１の分周比ＮIFが設定される。
【００３０】
ＲＦＶＣＯ２６２の発振周波数は、受信モードと送信モードとで異なる値に設定される。送信モードでは、ＲＦＶＣＯ２６２の発振周波数ｆRFは、例えばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、これが分周回路ＤＶＤ１，ＤＶＤ２でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されて、スイッチＳＷ１，ＳＷ２を通してφRF’としてオフセットミキサ２３５に供給される。
【００３１】
オフセットミキサ２３５では、このφRF’とＴＸＶＣＯ２４０からの送信用発振信号φTXの周波数の差（ｆRF’−ｆTX）に相当する差信号が出力されて位相比較器２３６へ供給され、この差信号の周波数が変調信号TXIFの周波数と一致するように送信用ＰＬＬ（ＴＸ−ＰＬＬ）が動作する。言いかえると、ＴＸＶＣＯ２４０は、ＲＦＶＣＯ２６２からの発振信号φRF’の周波数（ｆRF／４またはｆRF／２）と変調信号TXIFの周波数（ｆTX）の差に相当する周波数で発振するように制御される。
【００３２】
受信モードでは、ＲＦＶＣＯ２６２の発振周波数ｆRFは、例えばＧＳＭ８５０の場合３４７６〜３５７６ＭＨｚに、ＧＳＭ９００の場合３７００〜３８４０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、ＧＳＭの場合はこれが分周回路ＤＶＤ１で１／２分周され、またＤＣＳとＰＣＳの場合はそのまま分周移相回路２１０へ供給されて分周と位相シフトがされて直交信号としてミキサ２１２ａ，２１２ｂに供給される。
【００３３】
ＲＦＶＣＯ２６２は、ＬＣ共振型発振回路などで構成され、ＬＣ共振回路を構成する容量素子が各々スイッチ素子を介して複数個並列に設けられ、そのスイッチ素子をバンド切り替え信号で選択的にオンさせることにより、接続される容量素子すなわちＬＣ共振回路のＣの値を切り替えることで発振周波数を段階的に切り替えることができるように構成されている。また、ＲＦＶＣＯ２６２は、ＲＦシンセサイザ２６３内のループフィルタからの制御電圧によって可変容量素子の容量値が変化され、発振周波数が連続的に変化される。
【００３４】
図２には、前記ＲＦシンセサイザ２６３とＲＦＶＣＯ２６２を含むＲＦ−ＰＬＬ回路およびの一実施例が示されている。
この実施例のＰＬＬ回路は、ＲＦＶＣＯ２６２の発振信号φRFを１／Ｎに分周する可変分周回路６３１と、２６ＭＨｚのような基準発振信号φrefを生成する基準発振回路（ＤＣＸＯ）２６１により生成された基準発振信号φrefと前記可変分周回路６３１で分周された信号φdivの位相差を検出する位相比較回路６３２と、検出された位相差に応じた電流Ｉｄを生成し出力するチャージポンプ６３３と、該チャージポンプ６３３から出力される検出位相差に応じた電圧を生成するループフィルタ６３４とを備え、該ループフィルタ６３４で平滑された電圧が発振制御電圧Ｖｔとして前記ＲＸＶＣＯ２６２にフィードバックされＶｔに応じた周波数で発振するように構成されている。上記可変分周回路６３１はカウンタにより構成することができる。
【００３５】
また、上記可変分周回路６３１の分周比を設定するため、この実施例では、外部から供給される設定周波数を示すチャネル情報ＣＨと、使用バンドがＧＳＭ８５０かＧＳＭ９００かＤＣＳかＰＣＳかを示すバンド情報ＢＮＤと、送信か受信かを示すモード情報Ｔ／Ｒと、ＩＦ用分周器２３１に設定する分周比設定情報ＮIFと、から可変分周回路６３１の分周比を算出し設定する分周比生成回路（分周比設定ロジック）２６４が設けられている。分周比生成回路２６４は、分周比計算部６４１と、分数データを入力とするシグマデルタ変調器６４２と、加算器６４３とからなる。チャネル情報ＣＨは、送信周波数または受信周波数を１００ｋＨｚで割った値としてベースバンド回路３００から入力される。
【００３６】
本実施例では、ＩＦ用分周器２３１の分周比ＮIFは"４０"，"４４"，"４８"または"５２"のいずれかとされる。以下、その理由を説明する。
例えば、使用バンドがＤＣＳで、モードが送信、送信周波数が１７１３．６ＭＨｚの場合を考えると、ＤＣＳの場合、送信周波数帯は１７１０．２ＭＨｚ〜１７８４．８ＭＨｚで、受信周波数帯は１８０５．２ＭＨｚ〜１８７９．８ＭＨｚである。また、ＲＦＶＣＯ２６２の発振信号φRFの周波数をｆRF、送信用ＶＣＯ２４０の発振信号φTXの周波数をｆTX、ＩＦ用分周器２３１の後の中間周波数の信号φIFの周波数ｆIFとおくと、オフセットＰＬＬでは、ｆRF’−ｆTX＝ｆIFであり、ＤＣＳではｆRF’＝ｆRF／２，ｆRF＝ｆIF×ＮIFである。そのため、ＮIF＝４４に設定すると、ＩＦ用分周器２３１の後の中間周波数の信号φIFの周波数ｆIFは、ｆIF＝２ｆTX／（ＮIF−２）＝ｆTX／２１＝１７１３．６ＭＨｚ／２１＝８１．６ＭＨｚであり、その２２倍高調波と２３倍高調波はそれぞれ１７９５．２ＭＨｚと１８７６．８ＭＨｚになる。
【００３７】
したがって、この場合、２２倍高調波は問題ないが、２３倍高調波の１８７６．８ＭＨｚは受信周波数帯の１８０５．２ＭＨｚ〜１８７９．８ＭＨｚの範囲に入ってしまうので、信号φIFの２３倍高調波がミキサ２３４や送信用ＶＣＯ２４０を通って出力にスプリアスとして現われることになり、受信周波数帯への信号の漏れ量が大きくなって受信帯ノイズが仕様を満たさなくなるおそれがある。そこで、分周比ＮIFを"４０"に設定すると２０倍高調波と２１倍高調波が問題となるが、それぞれ１８０３．８ＭＨｚと１８９４．０ＭＨｚとなる。したがって、この場合、受信周波数帯は１８０５．２ＭＨｚ〜１８７９．８ＭＨｚの範囲からはずれ、受信周波数帯への信号の漏れの問題は回避される。
【００３８】
送信周波数が他の周波数に設定される場合も同様であり、ＩＦ用分周器２３１の分周比ＮIFをずらすことによって、中間周波数信号φIFの高調波成分の受信周波数帯への信号の漏れを回避することができる。以下、本明細書ではこれをローカル周波数のサイドステップと称する。本発明者らは、ＩＦ用分周器２３１のＩＦ用分周器２３１の分周比ＮIFとして"４０"，"４４"，"４８"または"５２"のいずれかをとるようにしておけば、送信周波数としていずれの周波数が設定されたとしても中間周波数信号φIFの高調波の周波数が受信周波数帯からはずすことができることを見出して、分周比ＮIFを"４０"，"４４"，"４８"または"５２"のいずれかとすることにしたものである。
【００３９】
かかる複数の分周比ＮIF"４０"，"４４"，"４８"，"５２"の組み合わせの中からいずれの分周比を設定するかは、ベースバンド回路３００の側からの指令に基づいて行なうことになるので、予め高周波ＩＣのメーカがある送信周波数を選択するときはどの分周比を設定するのが良いか示す周波数プランを用意し、ユーザすなわちシステムの設計者に提示しておくようにするのが望ましい。
【００４０】
このような手法によれば、最適なサイドステップを可能にする周波数プランを作成してユーザに提示しておくことによって、ＩＣのレイアウトにより大きく特性変動する可能性のある受信周波数帯への信号の漏れの少ないシステムを実現することが可能になる。
【００４１】
次に、前記実施例の高周波ＩＣにおける可変分周器６３１への分周比Ｎの設定方法について説明する。
本実施例の高周波ＩＣの受信系回路におけるＲＦＶＣＯ２６２の発振周波数ｆRFと受信信号の周波数ｆRXの関係は、分周回路ＤＶＤ１やスイッチＳＷ１，分周移相回路２１０の存在により次式で与えられる。
ＧＳＭ８５０，ＧＳＭ９００の場合    ：ｆRF＝４・ｆRX      ……（１）
ＤＣＳ１８００，ＰＣＳ１９００の場合：ｆRF＝２・ｆRX      ……（２）
【００４２】
一方、送信系回路はオフセットＰＬＬ方式であるので、ＲＦＶＣＯ２６２の発振周波数ｆRFと送信信号の周波数ｆTXの関係は、ＲＦＶＣＯ２６２の発振信号φRFを分周して直交変調に用いられる中間周波数の信号φIFを生成するＩＦ用分周器２３１の分周比ＮIFを用いて次式で表わすことができる。
ＧＳＭ８５０，ＧＳＭ９００の場合、ｆRF／４−ｆTX＝ｆRF／ＮIFより、
ｆRF＝（１／４−１／ＮIF）-1・ｆTX          ……（３）
ＤＣＳ１８００，ＰＣＳ１９００の場合、ｆRF／２−ｆTX＝ｆRF／ＮIFより、
ｆRF＝（１／２−１／ＮIF）-1・ｆTX            ……（４）
【００４３】
また、チャネル情報ＣＨは、次式の形式で与えられるものとする。
ＧＳＭ８５０，ＧＳＭ９００の場合
ＣＨ＝ｆRX／１００ｋＨｚ      ……（5-1）
ＣＨ＝ｆTX／１００ｋＨｚ      ……（5-2）
ＤＣＳ１８００，ＰＣＳ１９００の場合
ＣＨ＝ｆRX／２００ｋＨｚ，ＣＨ＝ｆTX／２００ｋＨｚ      ……（6-1）
ＣＨ＝ｆRX／２００ｋＨｚ，ＣＨ＝ｆTX／２００ｋＨｚ      ……（6-2）
【００４４】
従って、式（１）と（5-1）より、ＧＳＭ８５０，ＧＳＭ９００の受信モードの場合、
ｆRF＝４・１００ｋＨｚ・ＣＨ＝０．４ＭＨｚ・ＣＨ      ……（７）
式（２）と（6-1）より、ＤＣＳ１８００，ＰＣＳ１９００の受信モードの場合、
ｆRF＝２・２００ｋＨｚ・ＣＨ＝０．４ＭＨｚ・ＣＨ      ……（８）
式（１）と（5-2）より、ＧＳＭ８５０，ＧＳＭ９００の送信モードの場合、
ｆRF＝（１／４−１／ＮIF）-1・１００ｋＨｚ・ＣＨ      ……（９）
式（２）と（6-2）より、ＤＣＳ１８００，ＰＣＳ１９００の送信モードの場合、
ｆRF＝（１／２−１／ＮIF）-1・２００ｋＨｚ・ＣＨ      ……（10）
が成り立つ。
【００４５】
ここで、基準発振回路（ＤＣＸＯ）２６１の発振信号φrefを２６ＭＨｚとすると、可変分周器６３１の分周比Ｎは、次式で表わすことができる。
ＧＳＭ８５０，ＧＳＭ９００の受信モードの場合、
Ｎ＝ｆRF／２６＝（０．４／２６）・ＣＨ＝ＣＨ／６５      ……（11）
ＤＣＳ１８００，ＰＣＳ１９００の受信モードの場合、
Ｎ＝ｆRF／２６＝（０．４／２６）・ＣＨ＝ＣＨ／６５      ……（12）
ＧＳＭ８５０，ＧＳＭ９００の送信モードの場合、
Ｎ＝（１／４−１／ＮIF）-1・ＣＨ／６５      ……（13）
ＤＣＳ１８００，ＰＣＳ１９００の送信モードの場合、
Ｎ＝（１／２−１／ＮIF）-1・ＣＨ／６５      ……（14）
【００４６】
式（11），（12）より、受信モード時の可変分周器６３１の分周比Ｎの分母は"６５"で表現できることが分かる。また、式（13），（14）において、ＩＦ用分周器２３１の分周比ＮIFは、前述したように、サイドステップにより"４０"，"４４"，"４８"，"５２"の組み合わせの中から１つが選択される。したがって、式（13）より、ＧＳＭ８５０，ＧＳＭ９００の送信モード時の可変分周器６３１の分周比Ｎの分母は"５８５"，"６５０"，"７１５"，"７８０"で表現できることが分かる。また、式（14）より、ＤＣＳ１８００，ＰＣＳ１９００の送信モード時の可変分周器６３１の分周比Ｎの分母は"１２３５"，"１３６５"，"１４９５"，"１６２５"で表現できることが分かる。
【００４７】
以上より、送受信すべてにおける可変分周器６３１の分母の組み合わせを一つの回路で実現するためには６５，５８５，６５０・・・１６２５の最小公倍数を分母にすれば良いが、ロジック回路が非常に大きくなってしまう。そこで、本実施例では、以下の様にして回路面積の増大を抑えることとした。
（１）分母はバンド情報とＩＦ用分周器２３１の分周比ＮIFから「場合分け」で決定する。
（２）アルゴリズムの共通化のため、分母のオーダーはＤＣＳ１８００，ＰＣＳ１９００の送信モード時の１２３５〜１７５５の範囲を考慮して１２００〜１７００程度に統一する。
（３）上記のようにして分母のオーダーをあわせたことにより生じる分周比の誤差は、分子で調整する。
【００４８】
図３には、分周比計算部６４１の構成例が示されている。分周比計算部６４１は、チャネル情報ＣＨにＸをかけた値を求める乗算器ＭＬＴ１と、バンド情報ＢＮＤと分周比情報ＮIFから決まる値を定数倍（６５倍）する乗算器ＭＬＴ２と、乗算器ＭＬＴ２の出力を１／２にしてその整数部を出力する割算器ＤＩＶ１と、乗算器ＭＬＴ１の出力と割算器ＤＩＶ１から出力される整数部とを加算する加算器ＡＤＤ１と、加算器ＡＤＤ１の出力を乗算器ＭＬＴ２の出力で割って"商"と"余り"を出力する割算器ＤＩＶ２と、該割算器ＤＩＶ２から出力される"余り"から割算器ＤＩＶ１の出力を引いた値を出力する減算器ＡＳＣ１とから構成されている。上記割算器ＤＩＶ２から出力される"商"の値が整数部データＩとして、また減算器ＡＳＣ１から出力される値が分子データＦとして、さらに乗算器ＭＬＴ２の出力が分母データＧとして、可変分周器６３１にそれぞれ供給される。本明細書では、分子データＦと分母データＧからなる"Ｆ／Ｇ"を分数部データと称する。
【００４９】
乗算器ＭＬＴ１と乗算器ＭＬＴ２には、それぞれデコーダＤＥＣ１，ＤＥＣ２が設けられており、デコーダＤＥＣ１は送信か受信かを示す情報Ｔ／Ｒとバンド情報ＢＮＤと分周比情報ＮIFをデコードして、乗算器ＭＬＴ１にて入力チャネル情報ＣＨにかける値Ｘを出力する。また、デコーダＤＥＣ２は、バンド情報ＢＮＤと分周比情報ＮIFをデコードして乗算器ＭＬＴ２で定数倍（６５倍）される値Ｙを出力する。図４にデコーダＤＥＣ１の入力と出力の関係を、また図５にデコーダＤＥＣ２の入力と出力の関係を示す。
【００５０】
図４および図５より、例えばモードがＧＳＭの送信で、分周比ＮIFが"４４"の場合、乗算器ＭＬＴ１のＸは"２２"、乗算器ＭＬＴ２のＹは"２０"であることが分かる。これより、チャネル情報ＣＨが"８２７４"（送信周波数は８２７．４ＭＨｚ）の場合には、乗算器ＭＬＴ１の出力ＣＨ×２２は"１８２０２８"で、乗算器ＭＬＴ２の出力である分母データＧは"１３００"となるので、割算器ＤＩＶ１の出力は"６５０"、加算器ＡＤＤ１の出力は"１８２６７８"で、割算器ＤＩＶ２から出力される整数部データＩは"１４０"、減算器ＡＳＣ１から出力される分子データＦは"２８"となる。
ここで、加算器ＡＤＤ１と減算器ＡＳＣ１は、分数部のデータを０〜１２９９の範囲にするのではなく、−６５０〜＋６４９の範囲にするためのオフセット演算を行なうために設けられている。平均値が６５０の近傍になるよりも±０の近傍になる方が、直流成分を小さくすることができるためである。
【００５１】
次に、前記実施例の分周比生成回路２６４におけるシグマデルタ変調器６４２のより詳細な構成と分周比Ｎの生成方法について説明する。
図６に示されているように、本実施例のシグマデルタ変調器６４２は、入力分子データＦとフィードバックデータとを加算する加算器ＡＤＤ２と、加算結果を量子化する１ビット量子化器ＱＴＧ１と、該量子化器ＱＴＧ１の出力を定数倍する演算器ＡＬＵ１と、該演算器ＡＬＵ１の出力と加算器ＡＤＤ２の出力との差分を求める減算器ＡＳＣ２と、得られた差分を遅延して前記加算器ＡＤＤ２にフィードバックする遅延器ＤＬＹ１とから構成され、基準クロックφrefに同期して動作し、入力分子データを時間軸方向のデータに変換して出力する。
【００５２】
上記量子化器ＱＴＧ１と演算器ＡＬＵ１には、分周比計算部６４１から分母データＧが供給され、量子化器ＱＴＧ１は入力が分母データＧよりも大きいときは"＋１"を出力し、入力が０〜Ｇの範囲にあるときは"０"を出力し、入力が０よりも小さいときは"−１"を出力する。一方、演算器ＡＬＵ１はそのゲイン（倍数）が、分周比計算部６４１より与えられた分母データＧと同じ値に設定され、入力をＧ倍して出力する。演算器ＡＬＵ１は、乗算器でもよいが、Ｇを設定するためのレジスタと入力に応じてレジスタの値またはその符号反転値あるいは"０"を選択して出力するセレクタなどにより構成することもできる。
【００５３】
ここで、分周比計算部６４１から入力された分子データＦが"２８"で、分母データＧが"１３００"である場合のシグマデルタ変調器６４２の動作を、図７を用いて説明する。
【００５４】
分子データＦが"２８"であると、加算器ＡＤＤ２の出力は図７（ｂ）のように、１クロックごとに"２８"ずつ階段状に増加して行く。量子化器ＱＴＧ１は入力が分母データＧよりも大きいときは"＋１"を出力するため、加算器ＡＤＤ２の出力がＧ（＝１３００）を超えたときに「＋１」を出力する。つまり、１３００／２８（≒４７）クロックごとに「＋１」を出力する。その結果、シグマデルタ変調器６４２は、基準クロックφrefの１３００回に２８回だけ「＋１」を出力することになる。
【００５５】
つまり、この実施例のシグマデルタ変調器６４２は、分母データＧのクロック数の期間に分子データＦの数だけ「＋１」を出力することが分かる。これは、量子化器ＱＴＧ１のしきい値であるＧを入力の変化量Ｆで割った値Ｇ／Ｆで、基準クロックφrefの期間Ｇを割ると、Ｇ÷Ｇ／Ｆ＝Ｆとなることからも明らかである。
【００５６】
図８には、分周比生成回路２６４において分周比計算部６４１から出力される整数部データＩと、分子データＦと、分母データＧと、シグマデルタ変調器６４２から出力される分数部データＦ／Ｇと、整数部データＩと分数部データＦ／Ｇとを加算して可変分周器６３１へ分周比を出力する加算器６４３の出力分周比Ｎ（＝Ｉ＋Ｆ／Ｇ）の関係が示されている。図８に示されているように、Ｉ＝１４０，Ｆ＝２８，Ｇ＝１３００の場合、可変分周器６３１へは基準クロックφrefの１３００回に２８回だけ"１４１"が出力され、残りの１２７２回は「１４０」が出力される。すなわち、基準クロックφrefの１３００回に２８回だけ"１４１"が分周比Ｎとして、分周比生成回路２６４から可変分周器６３１へ供給され、１３００回の内の残りの１２７２回は"１４０" が分周比Ｎとして、分周比生成回路２６４から可変分周器６３１へ供給される。この供給された分周比Ｎに従って、可変分周器６３１は、発振信号φRFを分周して、信号φdivを形成する。これにより形成された信号φdivは、ある時間的な期間を見た場合、可変分周器６３１が、小数点以下の分周比（１４０＋２８／１３００）で発振信号φRFを分周して形成した信号と実質的に同じと見なすことが出来る。
【００５７】
ところで、図６の実施例の１次のシグマデルタ変調器においては、例えば１３００回に２８回だけ規則的に"１４１"が出力されるというように、変調された分周比に周期的な繰り返しつまり所定の周波数の固定パターンが存在する。この周期性の固定パターンは、比較的低い周波数であるが、可変分周器２３１を含むＲＦ−ＰＬＬの出力にスプリアスとして現われるため望ましくない。
【００５８】
そこで、この１次のシグマデルタ変調器に含まれる周期性の固定パターンを除去してノイズシェーピングを行えるようにするため、以下に述べるような高次のシグマデルタ変調器を使用するのが望ましいことを見出した。ただし、高次のシグマデルタ変調器としてあまり次数の高い変調器を用いてもノイズシェーピング効果が薄れるとともに、回路規模が大きくなりすぎるので、３次のシグマデルタ変調器を用いることとした。
【００５９】
図９には、本発明の第２の実施例に用いられる３次のシグマデルタ変調器の構成例が示されている。
この実施例のシグマデルタ変調器は、図６の１次のシグマデルタ変調器を構成する加算器ＡＤＤ２と１ビット量子化器ＱＴＧ１と演算器ＡＬＵ１と減算器ＡＳＣ２と遅延器ＤＬＹ１の組を３組備え、２段目の加算器ＡＤＤ２２にはＦの代わりに１段目の遅延器ＤＬＹ１の出力が入力され、３段目の加算器ＡＤＤ２３にはＦの代わりに２段目の遅延器ＤＬＹ２の出力が入力されるとともに、３段目の１ビット量子化器ＱＴＧ３の出力を微分器ＤＦＲ１で微分した値と２段目の１ビット量子化器ＱＴＧ２の出力が加算器ＡＤＤ３で加算され、さらにその加算値を微分器ＤＦＲ２で微分した値と１段目の１ビット量子化器ＱＴＧ１の出力が加算器ＡＤＤ４で加算されて出力されるように構成されている。また、遅延器ＤＬＹ４及びＤＬＹ５は、１段目、２段目及び３段目の遅延量を合わせるために、設けられている。
【００６０】
３次のシグマデルタ変調器を用いることにより、分数部データＦ／Ｇに含まれる低周波数の固定パターンが見えなくなり、周波数の高い方に拡散したものが出力されるようになる。具体的には、例えばＩ＝１４０，Ｆ＝２８，Ｇ＝１３００の場合を考えると、可変分周器６３１へは基準クロックφrefの１３００回に２８回だけ"１４１"が出力される他、それらの出力の途中で"１４２"や"１４３"等が出力されるとともに、それを打ち消すように"１４２"の出現回数と同じ回数だけ"１３８"が出力され、また"１４３"の出現回数と同じ回数だけ"１３７"が出力されるようになる。つまり、平均すると"１４１"が２８回出力されたのと同じになる。
【００６１】
これにより、３次のシグマデルタ変調器を用いた場合にも１次のシグマデルタ変調器を用いた場合と同じ分周比Ｎが可変分周回路６３１に与えられるとともに、シグマデルタ変調器の出力からＲＦ−ＰＬＬの出力にのるスプリアスが減少され、ノイズシェーピング効果が得られるようになる。なお、"１４２"や"１４３"とそれを打ち消す "１３８"や "１３７"を出力させる代わりに、"１４１"をφrefの１３００回にＮ回（Ｎ≧２９）以上出力させるとともに"１３９"を（Ｎ−２８）回出力させて、平均するとφrefの１３００回に２８回だけ"１４１"が出力されるようにしてもよい。
【００６２】
次に、本発明の第３の実施例を、図１０を用いて説明する。この実施例は、図６の実施例のシグマデルタ変調器６４２の前段にレジスタＲＥＧ０と加算器ＡＤＤ０を付加することによって、ＲＦ−ＰＬＬの発振周波数の調整を可能にしたものである。具体的には、レジスタＲＥＧ０に小数部のデータＤを設定可能にし、加算器ＡＤＤ０にて分子データＦと小数データＤとを加算して加算器ＡＤＤ２へ供給させることによって、分周比の分数部データを小数方向へ拡張できるようにしたものである。これにより、例えば分子データＦとして"２８"が設定され、小数データＤとして"０．０２５"が設定されたような場合、シグマデルタ変調器６４２は１３０００００回に２８０２５回だけ「＋１」を出力するように動作し、これによりＲＦ−ＰＬＬの発振周波数の微調整（ファインチューニング）が可能になる。
【００６３】
携帯電話機は、消費電力の大きなパワーアンプを使用する送信時にはパワーアンプを使用しない受信時に比べて電源電圧が低下する現象がある。この現象は、電源電圧としてバッテリー電圧を使う場合は勿論のことＤＣ−ＤＣコンバータで変換された電圧を使う場合にも生じる。そのため、送信時と受信時とで電源電圧が異なり基準発振信号φrefを発生する基準発振回路（ＤＣＸＯ）２６１の周波数が若干ずれることがある。しかるに、この実施例を適用して、レジスタＲＥＧ０に小数データＤを設定することによって、かかる周波数ずれを回避することが可能になる。
【００６４】
なお、レジスタＲＥＧ０に設定すべき小数データＤは、予め電源電圧を変化させたときの基準発振回路の発振周波数を測定して決定し、ベースバンド回路３００内のＥＰＲＯＭやフラッシュメモリのような書き替え可能な不揮発性メモリに記憶させておいて、ベースバンド回路３００から高周波ＩＣ２００へバンド情報ＢＮＤや分周比情報ＮIFを与えるときに小数データＤも同時に送り、レジスタＲＥＧ０に設定させるようにすれば良い。加算器ＡＤＤ０の代わりに乗算器を設け、レジスタＲＥＧ０に例えば１．００１のような値を設定して分子データＦが小数以下の部分を含む値となるようにしても良い。
【００６５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。例えば前記実施例においては、分周比生成回路に設けられている乗算器ＭＬＴ１，ＭＬＴ２において入力に掛け合わせる値を生成するデコーダＤＥＣ１，ＤＥＣ２を高周波ＩＣ内に設けたものを説明したが、デコーダＤＥＣ１，ＤＥＣ２を設ける代わりに、デコーダの出力に相当する値（図４および図５参照）をベースバンド回路３００から高周波ＩＣに与えるように構成しても良い。
【００６６】
また、前記実施例では、ＩＦ用分周器２３１の分周比ＮIFをチップの外のベースバンド回路３００から与えるようにしているが、スプリアス対策のサイドステップを考えなければ、送信か受信かを示す情報Ｔ／Ｒとバンド情報ＢＮＤとチャネル情報ＣＨとからチップ内部で自動的に分周比ＮIFを決定してＩＦ用分周器２３１に設定するように構成しても良い。
【００６７】
さらに、前記実施例では、同一の半導体チップに送信系回路と受信系回路とが形成された高周波ＩＣについて説明したが、送信系回路とＲＦ−ＰＬＬを内蔵し、別個の半導体チップに形成された受信系回路に対して上記ＲＦ−ＰＬＬで生成された発振信号を供給するようにしたものにも適用することができる。また、基準となる信号φrefを生成する発振回路（ＤＣＸＯ）２６１が送信系回路や受信系回路と同一の半導体チップ上に形成されているものを説明したが、基準信号φrefはチップ外部から与えるようにしても良い。
【産業上の利用可能性】
【００６８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である高周波ＩＣにおけるＲＦ−ＰＬＬを構成する分周回路に適用したものについて説明したが、それに限定されず、いわゆる整数部と小数部からなる分周比で分周を行なう可変分周器一般に適用することができる。また、実施例では、携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線ＬＡＮ用の高周波ＩＣその他、受信信号や送信信号と合成されて周波数変換や変復調を行なう高周波信号を生成するＰＬＬ回路を有する高周波ＩＣに対しても本発明を適用することができる。
【図面の簡単な説明】
【００６９】
【図１】図１は本発明を適用したマルチバンド方式の通信用半導体集積回路装置（高周波ＩＣ）とそれを用いた無線通信システムの一例を示すブロック図である。
【図２】図２は実施例の高周波ＩＣにおけるＲＦ−ＰＬＬ特にＲＦシンセサイザと分周比生成回路の構成例を示すブロック図である。
【図３】図３は図２の分周比生成回路を構成する分周比計算部の構成例を示すブロック図である。
【図４】図４は図３の分周比計算部を構成する乗算器ＭＬＴ１に付随するデコーダの入力と出力の関係を示す説明図である。
【図５】図５は図３の分周比計算部を構成する乗算器ＭＬＴ２に付随するデコーダの入力と出力の関係を示す説明図である。
【図６】図６は図２の分周比生成回路を構成するシグマデルタ変調器の構成例を示すブロック図である。
【図７】図７は図６のシグマデルタ変調器の動作タイミングを示すタイミングチャートである。
【図８】図８は図２の分周比生成回路の動作タイミングを示すタイミングチャートである。
【図９】図９は本発明の第２の実施例に用いられる３次のシグマデルタ変調器の構成例を示すブロック図である。
【図１０】図１０は本発明の第３の実施例におけるシグマデルタ変調器の構成例を示すブロック図である。
【符号の説明】
【００７０】
１００  送受信用アンテナ
１１０  送受信切り替え用のスイッチ
１２０  フィルタ
１３０  高周波電力増幅回路（パワーアンプ）
２００  高周波ＩＣ
２１１  ロウノイズアンプ
２１２  復調＆ダウンコンバート用ミキサ
２１３  高利得増幅回路
２３１  ＩＦ用分周回路
２３３  変調＆アップコンバート用ミキサ
２３５  オフセットミキサ
２４０  送信用発振回路（ＴＸＶＣＯ）
２６０  制御回路
２６１  基準発振回路
２６２  発振回路（ＲＦＶＣＯ）
２６３  シンセサイザ
２６４  分周比生成ロジック
６３１  可変分周回路
６３２  位相比較回路
６３３  チャージポンプ
６３４  ループフィルタ
３００  ベースバンド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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