(57)【要約】【課題】シリサイド領域および非シリサイド領域を有する半導体装置において、接合リーク電流を低減する方法を提供する。【解決手段】第１のトランジスタ１０と半導体素子２０とを覆うシリコン酸化膜３０を形成した後、非シリサイド領域をフォトレジスト４で覆う。この状態でスパッタエッチングを行うことにより、シリサイド領域におけるシリコン酸化膜３０のうちサイドウォールスペーサ１４を覆う部分の肩部を除去する。その後、異方性ドライエッチングを行うことによりシリサイド領域におけるシリコン酸化膜３０のうちサイドウォールスペーサ１４の下端部と接する部分以外を除去し、フォトレジスト４を除去した後、ウェットエッチングを行う。その後、非シリサイド領域において残存するシリコン酸化膜３０をマスクとして、シリサイド領域に対してシリサイド化を行う。【選択図】図２
2006049562.tif 000002
【特許請求の範囲】
【請求項１】
素子分離絶縁膜によって囲まれた半導体層に形成された第１のトランジスタと、上記半導体層の外部に形成された半導体素子と、上記半導体素子を覆うと共に端部が上記素子分離絶縁膜の上に位置する絶縁膜とを備えた半導体装置において、
上記第１のトランジスタは、上記半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の側面に形成された側壁絶縁膜と、上記半導体層における上記側壁絶縁膜の外側に形成された不純物領域と、上記ゲート電極および不純物領域の表面に形成されたシリサイド層とを有し、
上記半導体素子は、シリサイド層を有しておらず、
上記絶縁膜の上記端部はテーパー状の断面を有していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記半導体素子は第２のトランジスタであることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記半導体素子は抵抗体であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
上記第１のトランジスタは、上記半導体層における上記側壁絶縁膜の下方に形成された低濃度不純物拡散層をさらに有していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
上記素子分離絶縁膜および上記絶縁膜は、いずれもシリコン酸化膜であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
上記絶縁膜は、上記シリサイド層を形成するときのマスクであることを特徴とする半導体装置。
【請求項７】
素子分離絶縁膜によって囲まれた半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の側面に形成された側壁絶縁膜と、上記半導体層における上記側壁絶縁膜の外側に形成された不純物領域と、上記ゲート電極および上記不純物領域の表面に形成されたシリサイド層とを有する第１のトランジスタと、上記半導体層の外部に形成された半導体素子とを備える半導体装置の製造方法において、
上記第１のトランジスタおよび上記半導体素子を覆う絶縁膜を堆積する工程（ａ）と、
上記絶縁膜における上記半導体素子の上方に位置する領域を覆うマスクを形成する工程（ｂ）と、
上記マスクを用いてエッチングを行うことにより、上記絶縁膜における上記側壁絶縁膜の上に位置する領域の肩部を除去する工程（ｃ）と、
上記工程（ｃ）の後に、上記マスクを用いて異方性エッチングを行うことにより、上記絶縁膜における上記マスクから露出している部分のうち上記側壁絶縁膜の下端部と接する領域を残して他の領域を除去する工程（ｄ）と、
上記工程（ｄ）の後に、ウェットエッチングを行うことにより、上記絶縁膜のうち上記側壁絶縁膜の下端部と接する上記領域を除去する工程（ｅ）と、
上記工程（ｅ）の後に、上記絶縁膜における上記半導体素子の上方部分をマスクとして、上記ゲート電極の上および上記第不純物領域の上に上記シリサイド層を形成する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
上記半導体素子は第２のトランジスタであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
上記半導体素子は抵抗素子であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のうちいずれか１項に記載の半導体装置の製造方法において、
上記工程（ｃ）において、上記肩部が除去されることにより、上記絶縁膜のうち上記側壁絶縁膜の上における部分が、上記基板に対して４０度以上５０度以下のテーパー角になることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７〜１０のうちいずれか１項に記載の半導体装置の製造方法において、
上記工程（ｃ）において、スパッタエッチングを行うことにより上記肩部を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属シリサイド層を有するＭＩＳ型トランジスタと、金属シリサイド層を有しないＭＩＳ型トランジスタまたは抵抗素子とを備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置においては、ゲート電極およびソース、ドレイン領域を低抵抗化するために、ゲート電極のポリシリコンやソース、ドレイン領域のシリコンをＴｉやＣｏ、Ｎｉ等の高融点金属材料と反応させるシリサイド形成技術が用いられている。実際の半導体装置では、ゲート電極およびソース、ドレイン領域の上全体をシリサイド化するとＥＳＤ（Electro-Static Discharge）等により静電破壊されやすくなるおそれがあるため、トランジスタに直列に接続される抵抗素子を設ける手法や、ソース・ドレイン領域の一部をシリサイド化しない手法が採用されている。
【０００３】
また、それぞれのトランジスタによって必要な抵抗値が異なるため、同一のウェハにおいて、シリサイドを形成するトランジスタと形成しないトランジスタとの作り分けが行われている。図５（ａ）〜（ｃ）および図６（ａ）〜（ｃ）は、従来において、シリサイド領域および非シリサイド領域を有する半導体装置の製造工程を示す断面図である。図５（ａ）〜（ｃ）および図６（ａ）〜（ｃ）において、向かって左側はシリサイド領域を示し、右側は非シリサイド領域を示す。
【０００４】
従来の半導体装置の製造方法では、まず図５（ａ）に示す工程で、シリサイド領域および非シリサイド領域の両方において、半導体層１０１および半導体層１０３を囲む領域に素子分離絶縁膜１０２を形成し、半導体層１０１, １０３の上に、ゲート絶縁膜１１２, １２２とｎ型多結晶シリコン膜からなる膜厚１５０ｎｍのゲート電極１１３, １２３とを形成する。ゲート電極１１３, １２３をマスクとしてイオン注入を行うことによりｎ-不純物領域１１７を形成した後、ゲート電極１１３, １２３の側面上を覆う窒化膜からなるサイドウォールスペーサ１１４, １２４を形成し、ゲート電極１１３, １２３およびサイドウォールスペーサ１１４, １２４をマスクとしてイオン注入を行うことにより、ソース・ドレイン領域となるｎ+不純物領域１１５, １２５を形成する。続いて、図５（ｂ）に示す工程で、膜厚８０ｎｍのシリコン酸化膜１３０を全面に堆積し、図５（ｃ）に示す工程で、非シリサイド領域におけるシリコン酸化膜１３０を覆うフォトレジスト１０４を形成する。
【０００５】
次に、図６（ａ）に示す工程で、フォトレジスト１０４をマスクとしてシリコン酸化膜１３０に対して異方性ドライエッチングを行う。このとき、シリコン酸化膜１３０のうちサイドウォールスペーサ１１４の側面に接する部分の膜厚は他の部分よりも厚いため、サイドウォールスペーサ１１４の下部の側面上には、上に凸の形状の側面を有するシリコン酸化膜１３０が残る。続いて、図６（ｂ）に示す工程でフォトレジスト１０４を除去した後、シリサイド領域に残存するシリコン酸化膜１３０を除去するため、希釈フッ酸を用いてウェットエッチングを行う。このウェットエッチングによって、シリコン酸化膜からなる素子分離絶縁膜１０２も除去されるため、ｎ+不純物領域１１５の側壁１０５が露出する。また、非シリサイド領域におけるシリコン酸化膜１３０の上部も同時に除去される。次に、図６（ｃ）に示す工程で、高融点金属膜（図示せず）を全面に堆積して熱処理を行うことにより、ゲート電極１１３およびｎ+不純物領域１１５の上に金属シリサイド層１１６を形成した後、未反応の高融点金属膜を除去する。その後、図示は省略するが、周知の方法により、層間絶縁膜、コンタクトおよび金属配線等を形成することによって、従来の半導体装置の製造工程が完了する。
【特許文献１】特開２００４−１４６６１６号公報（「従来の技術」の欄）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の製造方法においては、図６（ｂ）に示す工程でウェットエッチングを行うことにより、ｎ+不純物領域１１５の側壁１０５が露出するため、図６（ｃ）に示す工程でシリサイド化を行うと、ｎ+不純物領域１１５のうち素子分離絶縁膜１０２との境界に位置する領域では、金属シリサイド層１１６の膜厚が増大してしまう。このため、この境界領域における接合リーク電流が増大するという不具合があった。
【０００７】
この不具合に対する対策としては、図６（ａ）に示す工程の異方性ドライエッチングの割合を多くして図６（ｂ）に示す工程のウェットエッチングの割合を少なくする方法が考えられる。しかしながら、その場合には、図６（ａ）に示す工程の異方性ドライエッチングで素子分離絶縁膜１０２がオーバーエッチングされるため、いずれの方法をとっても素子分離絶縁膜１０２とｎ+不純物領域１１５との境界における接合リーク電流を削減することは困難である。
【０００８】
本発明は、シリサイド領域および非シリサイド領域を有する半導体装置において、接合リーク電流を低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、素子分離絶縁膜によって囲まれた半導体層に形成された第１のトランジスタと、上記半導体層の外部に形成された半導体素子と、上記半導体素子を覆うと共に端部が上記素子分離絶縁膜の上に位置する絶縁膜とを備えた半導体装置において、上記第１のトランジスタは、上記半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の側面に形成された側壁絶縁膜と、上記半導体層における上記側壁絶縁膜の外側に形成された不純物領域と、上記ゲート電極および不純物領域の表面に形成されたシリサイド層とを有し、上記半導体素子は、シリサイド層を有しておらず、上記絶縁膜の上記端部はテーパー状の断面を有していることを特徴とする。
【００１０】
このようにテーパー形状を有する絶縁膜は、絶縁膜が斜め方向に除去されるエッチングによって形成される。通常、絶縁膜は、第１のトランジスタと半導体素子の上全体に堆積した後に、第１のトランジスタの上における部分を、ドライエッチングとウェットエッチングによって除去することによって形成する。このときのドライエッチングとして、上述の斜め方向のエッチングを行うと、絶縁膜のうち第１の側壁絶縁膜の上における領域の表面も斜めに除去されて肩部が除去され、テーパー形状になる。これにより、絶縁膜のうち第１の側壁絶縁膜の上における領域の厚さが薄くなるため、その後に、少ない量のウェットエッチングで絶縁膜のうち第１のトランジスタの上における部分を完全に除去することができる。したがって、ウェットエッチングによって除去される素子分離絶縁膜の量も少なくすることができる。これにより、不純物領域等と、素子分離絶縁膜との境界における段差が小さくなるため、不純物領域等の上に設けられるシリサイド層の端部が分厚くなるのを抑制することができ、接合リーク電流の増大を抑制することができる。
【００１１】
上記半導体素子は第２のトランジスタであってもよい。
【００１２】
上記半導体素子は抵抗体であってもよい。
【００１３】
上記第１のトランジスタは、上記半導体層における上記側壁絶縁膜の下方に形成された低濃度不純物拡散層をさらに有していてもよい。
【００１４】
上記素子分離絶縁膜および上記絶縁膜は、いずれもシリコン酸化膜であることが好ましい。
【００１５】
なお、上記絶縁膜は、上記金属シリサイド層を形成するときのマスクである。
【００１６】
本発明の半導体装置の製造方法は、素子分離絶縁膜によって囲まれた半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の側面に形成された側壁絶縁膜と、上記半導体層における上記側壁絶縁膜の外側に形成された不純物領域と、上記ゲート電極および上記不純物領域の表面に形成されたシリサイド層とを有する第１のトランジスタと、上記半導体層の外部に形成された半導体素子とを備える半導体装置の製造方法において、上記第１のトランジスタおよび上記半導体素子を覆う絶縁膜を堆積する工程（ａ）と、上記絶縁膜における上記半導体素子の上方に位置する領域を覆うマスクを形成する工程（ｂ）と、上記マスクを用いてエッチングを行うことにより、上記絶縁膜における上記側壁絶縁膜の上に位置する領域の肩部を除去する工程（ｃ）と、上記工程（ｃ）の後に、上記マスクを用いて異方性エッチングを行うことにより、上記絶縁膜における上記マスクから露出している部分のうち上記側壁絶縁膜の下端部と接する領域を残して他の領域を除去する工程（ｄ）と、上記工程（ｄ）の後に、ウェットエッチングを行うことにより、上記絶縁膜のうち上記側壁絶縁膜の下端部と接する上記領域を除去する工程（ｅ）と、上記工程（ｅ）の後に、上記絶縁膜における上記半導体素子の上方部分をマスクとして、上記ゲート電極の上および上記第不純物領域の上に上記シリサイド層を形成する工程（ｆ）とを備えることを特徴とする。
【００１７】
この製造方法によると、工程（ｃ）で、絶縁膜のうち側壁絶縁膜の上における領域の肩部を除去することにより、工程（ｅ）におけるウェットエッチングを行う時点において、絶縁膜のうち側壁絶縁膜の下端部から斜め上方向の膜厚は従来よりも薄くなる。したがって、ウェットエッチング量を少なくすることができるため、ウェットエッチングによって素子分離絶縁膜が除去される量も少なくすることができる。これにより、半導体層と素子分離絶縁膜との境界における段差が小さくなるため、工程（ｆ）で半導体層における不純物領域の上をシリサイド化したときに、不純物領域と素子分離絶縁膜との境界部分が分厚くなりにくい。したがって、接合リーク電流の増大を抑制することができる。
【００１８】
上記半導体素子は第２のトランジスタであってもよい。
【００１９】
上記半導体素子は抵抗素子であってもよい。
【００２０】
上記非シリサイド化素子は抵抗素子であって、上記素子分離絶縁膜の上に設けられた導体膜を有していてもよい。
【００２１】
上記工程（ｃ）において、上記肩部が除去されることにより、上記絶縁膜のうち上記側壁絶縁膜の上における部分が、上記基板に対して４０度以上５０度以下のテーパー角になることが好ましい。この場合には、絶縁膜のうち第１の側壁絶縁膜の下端部からななめ上方向の膜厚がより薄くなるため、ウェットエッチング量をより低減することができる。
【００２２】
上記工程（ｃ）において、スパッタエッチングを行うことにより上記肩部を除去することが好ましい。この場合には、より確実に絶縁膜の肩部をテーパー状にすることができる。
【発明の効果】
【００２３】
本発明の半導体装置およびその製造方法によれば、絶縁膜に対するウェットエッチングの量を削減することができるため、接合リーク電流の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２４】
（実施形態）
以下に、本発明の実施形態に係るｎ型ＭＯＳＦＥＴについて、図面を参照しながら説明する。図１（ａ）〜（ｄ）, 図２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２５】
まず構造について説明すると、本実施形態の半導体装置は、図２（ｄ）に示すように、素子分離絶縁膜２によって囲まれた半導体層１に形成された第１のトランジスタ１０と、半導体層１の外部である半導体層３に形成された半導体素子２０と、半導体素子２０を覆うと共に端部が素子分離絶縁膜２の上に位置する絶縁膜３０とを備えている。
【００２６】
第１のトランジスタ１０は、半導体層１の上にゲート絶縁膜１２を介して形成されたｎ型ポリシリコンからなるゲート電極１３と、ゲート電極１３の側面に形成された窒化膜からなるサイドウォールスペーサ１４と、半導体層１におけるサイドウォールスペーサ１４の外側に形成され、ｎ型不純物が含まれるｎ+不純物領域１５と、半導体層１におけるサイドウォールスペーサ１４の下方に形成され、ｎ型不純物が含まれるｎ-不純物領域１７と、ゲート電極１３およびｎ+不純物領域１５の表面に形成されたシリサイド層１６とを有している。
【００２７】
一方、半導体素子２０は、シリサイド層を有していない第２のトランジスタであって、半導体層３の上にゲート絶縁膜２２を介して形成されたポリシリコンからなるゲート電極２３と、ゲート電極２３の側面に形成された窒化膜からなるサイドウォールスペーサ２４と、半導体層３におけるサイドウォールスペーサ２４の外側に形成され、ｎ型不純物が含まれるｎ+不純物領域２５と、半導体層３におけるサイドウォールスペーサ２４の下方に形成され、ｎ型不純物が含まれるｎ-不純物領域２７とを有している。
【００２８】
絶縁膜３０はシリコン酸化膜からなり、シリサイド層１６を形成するときに半導体素子２０を保護するためのマスクとして機能する。シリコン酸化膜３０の端部は、素子分離絶縁膜２の上においてテーパー状の断面を有している。
【００２９】
次に、本発明の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）を参照しながら説明する。図１（ａ）〜（ｃ）および図２（ａ）〜（ｃ）において、向かって左側にはシリサイド領域における第１のトランジスタ１０を形成し、向かって左側には非シリサイド領域における半導体素子２０を形成する。
【００３０】
本実施形態の半導体装置の製造方法では、まず図１（ａ）に示す工程で、素子分離絶縁膜２によって囲まれた半導体層１に形成された第１のトランジスタ１０と、半導体層１の外部である半導体層３に形成された半導体素子２０とを準備する。具体的には、シリサイド領域および非シリサイド領域において、半導体層１および半導体層３を囲む深さ３００ｎｍの素子分離絶縁膜２を形成する。そして、半導体層１, ３の上に、それぞれ厚さ２ｎｍのゲート絶縁膜１２, ２２を形成し、ゲート絶縁膜１２, ２２の上に、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍのゲート電極１３, ２３を形成する。続いて、ゲート電極１３, ２３をマスクとして、ｎ型不純物であるヒ素（Ａｓ）を、注入エネルギー２ｋｅＶ、ドーズ量２×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入することにより、半導体層１, ３のうちゲート電極１３, ２３の外側に位置する領域に、ｎ-不純物領域１７, ２７を形成する。
【００３１】
その後、ゲート電極１３, ２３の側面上に、厚さ５０ｎｍの窒化膜からなるサイドウォールスペーサ１４, ２４を形成し、ゲート電極１３, ２３およびサイドウォールスペーサ１４, ２４をマスクとしてｎ型不純物であるヒ素（Ａｓ）を、注入エネルギー４０ｋｅＶ、ドーズ量５×１０15ｉｏｎｓ／ｃｍ2の条件でイオン注入することにより、半導体層１, ３のうちサイドウォールスペーサ１４, ２４の外側に位置する領域に、ソース、ドレインとなるｎ+不純物領域１５, ２５を形成する。
【００３２】
続いて、図１（ｂ）に示す工程で、第１のトランジスタ１０および半導体素子２０を覆う膜厚８０ｎｍのシリコン酸化膜３０を堆積した後、図１（ｃ）に示す工程で、シリコン酸化膜３０において半導体素子２０の上方に位置する部分を覆うフォトレジスト４を形成する。なお、フォトレジスト４のかわりに、例えばシリコン窒化膜からなるハードマスクを用いてもよい。
【００３３】
次に、図２（ａ）に示す工程で、フォトレジスト４をマスクとして、例えば、Ar流量200ml/min、圧力１Pa、ソース電力2000W、バイアス電力1000Wの条件でスパッタエッチングを行う。これにより、シリコン酸化膜３０のうちサイドウォールスペーサ１４の上に位置する領域の肩部、つまりシリコン酸化膜３０においてサイドウォールスペーサ１４の形状が反映されて生じた段差の肩部を選択的にエッチングすることにより、シリコン酸化膜３０を、肩部のテーパー角が約４５度になるように加工する。ここで、テーパー角は、基板の表面に対して４０度以上５０度以下であることが好ましい。
【００３４】
このスパッタエッチングを開始する前には、シリサイド領域と非シリサイド領域との境界において、フォトレジスト４は基板に対して垂直な側面を有している（図１（ｃ）に示す）。スパッタエッチングが進行すると、フォトレジスト４の端部も角から除々に除去され、テーパー状になる。
【００３５】
次に、図２（ｂ）に示す工程で、フォトレジスト４をマスクとして、C4F8/O2/Arの流量25/25/500ml/min、圧力7Pa、ソース電力2000W、バイアス電力200Wの条件でシリコン酸化膜８に対して異方性ドライエッチングを行う。このエッチングは、半導体層１や素子分離絶縁膜２が除去される前に停止する。シリコン酸化膜３０のうちサイドウォールスペーサ１４の側面と接する部分の深さ方向の膜厚は他の部分よりも厚いため、他の部分がほぼ完全に除去されても、サイドウォールスペーサ１４の下部に接する部分は残存する。また、この異方性ドライエッチングは深さ方向にほぼ均等に進行するので、シリコン酸化膜３０の肩部のテーパー角は、側壁絶縁膜１４の下部に接して残存する部分に受け継がれる。一方、本工程の異方性ドライエッチングが進行すると、シリサイド領域と非シリサイド領域との境界では、テーパー角を有するフォトレジスト４がマスクとなってシリコン酸化膜３０が除去されるため、シリコン酸化膜３０の端部もテーパー状となる。
【００３６】
次に、図２（ｃ）に示す工程で、非シリサイド領域におけるフォトレジスト９を除去した後、希釈フッ酸を用いてウェットエッチングを行うことによりシリサイド領域におけるシリコン酸化膜３０を除去する。なお、このウェットエッチングによって、非シリサイド領域におけるシリコン酸化膜３０の膜厚も減少する。このシリコン酸化膜３０の端部はテーパー状になっている。また、シリコン酸化膜からなる素子分離絶縁膜２も除去されて、ｎ+不純物領域１５の側壁５が露出する。なお、非シリサイド領域におけるフォトレジスト４は必ずしも除去しなくてもよい。
【００３７】
次に、図２（ｄ）に示す工程で、シリコン酸化膜３０をマスクとして、高融点金属膜（図示せず）を基板上の全面に堆積して熱処理を行った後に、未反応の高融点金属膜を除去することにより、ゲート電極１３とｎ+不純物領域１５との上に、選択的にシリサイド膜１６を形成する。その後、図示は省略するが、周知の方法により、層間絶縁膜、コンタクトおよび金属配線等を形成することによって、本実施形態の工程が完了する。
【００３８】
本実施形態では、図２（ｂ）に示す工程が終了した時点では、シリサイド領域において、シリコン酸化膜３０が４５度のテーパー角度で残存する。図３は、本実施形態において図２（ｂ）に示す工程が終了した時点に残存するシリコン酸化膜３０の量を従来と比較するための断面図である。図３に示すように、本実施形態のシリコン酸化膜３０が４５度のテーパー角で残存しているのに対し、従来のシリコン酸化膜１３０は上に凸の形状で残存しているため、サイドウォールスペーサ１４の下端部から斜め上方向の膜厚Ｑ３０は、従来の膜厚Ｑ１３０よりも特に薄くなる。したがって、図２（ｃ）に示す工程では、少ない量のウェットエッチングでシリコン酸化膜３０を除去することができる。ウェットエッチングの量が少なくなると、除去される素子分離絶縁膜２の量も少なくなるため、ｎ+不純物領域１５と素子分離絶縁膜２との境界に生じる段差も小さくなる。よって、図２（ｄ）に示す工程で、ｎ+不純物領域１５の上にシリサイド層１６を形成しても、素子分離絶縁膜２とｎ+不純物領域１５との境界部分が分厚くなりにくいため、接合リーク電流の増大を抑制することができる。
【００３９】
なお、上述の説明では、半導体素子２０としてトランジスタを形成する場合について説明した。しかしながら、本発明は、半導体素子として抵抗素子を形成する場合にも適用することができる。図４は、第１の実施形態の変形例の構造を示す断面図である。
【００４０】
図４に示す構造では、半導体素子４０として、素子分離絶縁膜２の上に設けられたポリシリコンからなる抵抗体４１と、抵抗体４１の側面上に設けられた窒化膜からなる側壁絶縁膜４２とが設けられている。抵抗体４１と側壁絶縁膜４２とはシリコン酸化膜３０によって覆われており、シリサイド領域と非シリサイド領域との境界において、シリコン酸化膜３０の端部はテーパー状になっている。
【００４１】
このような抵抗素子を形成する場合には、図１（ａ）に相当する工程で、ゲート電極１３を形成するときに、ゲート電極１３と同一の膜から抵抗体４１をパターニングする。そして、ゲート電極１３の側面上に側壁絶縁膜１４を形成するときに、抵抗体４１の側面上にも側壁絶縁膜４２を形成する。その後、図１（ｂ）に相当する工程では、シリサイド領域における第１のトランジスタ１０および非シリサイド領域における半導体素子４０を覆うシリコン酸化膜３０を堆積し、図１（ｃ）に相当する工程では、半導体素子４０を覆うフォトレジスト４を形成する。その後の工程も、上述の説明と同様である。このように非シリサイド領域に抵抗素子を形成する場合にも、トランジスタを形成する場合と同様の効果を得ることができる。
【産業上の利用可能性】
【００４２】
本発明は、金属シリサイド層を有するＭＯＳ型トランジスタと、金属シリサイド層を有しないＭＯＳ型トランジスタまたは抵抗素子とを備えた半導体装置とその製造方法において、リーク電流を抑制できる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００４３】
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本実施形態において図２（ｂ）に示す工程が終了した時点に残存するシリコン酸化膜８の量を従来と比較するための断面図である。
【図４】図２（ａ）に示す工程においてスパッタエッチングにおいて、シリサイド領域と非シリサイド領域との境界の状態の変化を示す断面図である。
【図５】（ａ）〜（ｃ）は、従来において、シリサイド領域と非シリサイド領域とを有する半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、従来において、シリサイド領域と非シリサイド領域とを有する半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４４】
１                半導体層
２                素子分離絶縁膜
３                半導体層
４                フォトレジスト
５                側壁
８                シリコン酸化膜
９                フォトレジスト
１０                第１のトランジスタ
１２                ゲート絶縁膜
１３                ゲート電極
１４, ２４          サイドウォールスペーサ
１５, ２５          ｎ+不純物領域
１６                シリサイド層
１７, ２７          ｎ-不純物領域
２０                半導体素子
２２                ゲート絶縁膜
２３                ゲート電極
３０                シリコン酸化膜
４０                半導体素子
４１                抵抗体
４２                側壁絶縁膜
【図１】
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【図２】
2006049562.tif 000004
【図３】
2006049562.tif 000005
【図４】
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【図５】
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【図６】
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