(57)【要約】【課題】  斜めイオン注入工程でイオン注入できない影領域を安定して低減させ、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。【解決手段】  ｐ型ウェル領域１２を第１および第２領域に区画するように絶縁分離層1３を形成する工程と、絶縁分離層１３と離間して第１領域１２ａに設けられた第１ゲート電極１６と、絶縁分離層１３と第２領域１２ｂとに跨がり、且つ第１ゲート電極１６と相対向する第２ゲート電極１７とを同時に形成する工程と、第２ゲート電極１７の一端をマスクとして垂直方向より所定角度傾けた方向からｐ型不純物イオンを第１領域１２ａに注入し、更に垂直方向よりｎ型不純物イオンを注入してソース／ドレイン領域１９、２０を形成する工程と、第２ゲート電極１７の他端をマスクとして第２領域１２ｂにウェルコンタクト層２１を形成する工程を有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板表面に互いに離間し、且つ相対向する第１ゲート電極および第２ゲート電極を同時に形成する工程と、
前記第２ゲート電極をマスクとして前記半導体基板の垂直方向より所定角度傾けた方向から不純物イオンを注入して、前記第１ゲート電極下の前記半導体基板内に不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板表面の第１導電型のウェル領域表面に、前記ウェル領域を第１および第２領域に区画するように絶縁分離層を形成する工程と、
前記絶縁分離層と離間して前記第１領域に設けられた第１ゲート電極と、前記絶縁分離層と前記第２領域とに跨がり、且つ前記第１ゲート電極と相対向する第２ゲート電極とを同時に形成する工程と、
前記第１ゲート電極を含む前記第１領域および前記第１ゲート電極側の前記第２ゲート電極部分を露出する開口を有する第１フォトレジストパターンを前記半導体基板表面に形成する工程と、
前記第１および第２ゲート電極をマスクとして、前記半導体基板の垂直方向より所定角度傾けた方向から第１導電型の不純物イオンを前記第１領域に注入し、更に前記半導体基板の垂直方向より第２導電型の不純物イオンを前記第１領域に注入してソース／ドレイン領域を形成する工程と、
前記第１フォトレジストパターンを除去する工程と、
前記第２領域に前記第２ゲート電極の一部を含む前記第２領域を露出する開口を有する第２フォトレジストパターンを前記半導体基板表面に形成する工程と、
前記第２ゲート電極をマスクとして前記第２領域へのコンタクト手段を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１ゲート電極と前記第２ゲート電極間の距離が、前記ソース／ドレイン領域の長さと、前記垂直方向より所定角度傾けた方向から第１導電型の不純物イオンを注入するときに前記第２ゲート電極に遮断されてイオン注入されない影領域の長さとの和に等しいことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板表面に形成された第１導電型のウェル領域と、
前記ウェル領域表面に形成され、且つ前記ウェル領域を第１および第２領域に区画する絶縁分離層と、
前記絶縁分離層と離間して前記第１領域に形成された第１ゲート電極と、
前記絶縁分離層と前記第２領域とに跨がり、且つ前記第１ゲート電極と相対向して形成された第２ゲート電極と、
前記第１ゲート電極に隣接して前記第１領域に形成された第１導電型の不純物領域と、
前記第１導電型の不純物領域と前記絶縁分離層との間の前記第１領域に形成された第２導電型のソース／ドレイン領域と、
前記第２領域に前記第２ゲート電極に隣接して形成された第１導電型のセルフアラインコンタクト手段と
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、チップサイズの増大を抑制するためにＭＯＳトランジスの微細化や、回路パターンレイアウトの最適化が求められている。
【０００３】
ＭＯＳトランジスの微細化により、チャンネル長が短くなるとパンチスルーなどのショートチャネル効果が発生しやすくなるので、ゲート電極下の浅い領域に不純物イオンを導入して、パンチスルーなどのショートチャネル効果の発生を抑制している。
【０００４】
従来、ゲート電極下の浅い領域に不純物イオンを導入するために用いられる斜めイオン注入工程では、半導体基板にゲート電極パターンとゲート電極パターンに離間して対向したフォトレジストパターンが形成され、フォトレジストパターンは基板の垂直方向より所定角度傾けた方向から注入される不純物イオンの注入を遮断するブロック層として用いられている。
【０００５】
然しながら、フォトレジストパターンにより不純物イオンが遮られ、不純物イオンが注入されない影領域できるので、半導体装置の集積度の向上が妨げられるという問題がある。
【０００６】
これに対して、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減させ、半導体装置の集積度を向上させる方法が知られている（例えば、特許文献１参照。）。
【０００７】
特許文献１に開示された半導体装置の製造方法では、半導体基板上にゲート電極パターンを形成する工程と、半導体基板上および電極パターン上にフォトレジストを形成する工程と、フォトレジストの表面が電極パターンの表面と同じ高さになるようにフォトレジストを薄膜化する工程と、フォトレジストをパターニングする工程と、電極パターンおよびフォトレジストが形成された半導体基板に対して、半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程とを有している。
【０００８】
即ち、ゲート電極より厚いフォトレジストを形成した後、ＣＭＰ（Chemical Mechanical Polishing）法などを用いてフォトレジストを研磨し、フォトレジストの表面高さがゲート電極パターンの表面と同じ高さにしている。これにより、厚いフォトレジストに比べて、斜めイオン注入による影領域を減少させ、半導体装置の集積度を向上させている。
【０００９】
然しながら、フォトレジストを研磨により薄膜化する場合に、フォトレジストはゲート電極より柔らかいので、ゲート電極より薄くなりやすい。  
フォトレジストが薄くなり過ぎると、注入されたイオンがフォトレジストを突き抜けてしまい、イオンの侵入を阻止できなくなる問題がある。
【００１０】
また、ゲート電極のパターニングとフォトレジストのパターニングはそれぞれ別工程で行なっているので、露光装置の位置合わせ精度に依存してゲート電極パターンとフォトレジストパターンとの間隔にずれが生じ、斜めイオン注入による影領域の長さがばらつく問題がある。
【特許文献１】特開２００３−４５８１９号公報（４頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、斜めイオン注入工程でイオン注入できない影領域を安定して低減させ、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板表面の第１導電型のウェル領域表面に、前記ウェル領域を第１および第２領域に区画するように絶縁分離層を形成する工程と、前記絶縁分離層と離間して前記第１領域に設けられた第１ゲート電極と、前記絶縁分離層と前記第２領域とに跨がり、且つ前記第１ゲート電極と相対向する第２ゲート電極とを同時に形成する工程と、前記第１ゲート電極を含む前記第１領域および前記第１ゲート電極側の前記第２ゲート電極部分を露出する開口を有する第１フォトレジストパターンを前記半導体基板表面に形成する工程と、前記第１および第２ゲート電極をマスクとして、前記半導体基板の垂直方向より所定角度傾けた方向から第１導電型の不純物イオンを前記第１領域に注入し、更に前記半導体基板の垂直方向より第２導電型の不純物イオンを前記第１領域に注入してソース／ドレイン領域を形成する工程と、前記第１フォトレジストパターンを除去する工程と、前記第２領域に前記第２ゲート電極の一部を含む前記第２領域を露出する開口を有する第２フォトレジストパターンを前記半導体基板表面に形成する工程と、前記第２ゲート電極をマスクとして前記第２領域へのコンタクト手段を形成する工程と、を有することを特徴としている。
【００１３】
また、本発明の一態様の半導体装置では、半導体基板と、前記半導体基板表面に形成された第１導電型のウェル領域と、前記ウェル領域表面に形成され、且つ前記ウェル領域を第１および第２領域に区画する絶縁分離層と、前記絶縁分離層と離間して前記第１領域に形成された第１ゲート電極と、前記絶縁分離層と前記第２領域とに跨がり、且つ前記第１ゲート電極と相対向して形成された第２ゲート電極と、前記第１ゲート電極に隣接して前記第１領域に形成された第１導電型の不純物領域と、前記第１導電型の不純物領域と前記絶縁分離層との間の前記第１領域に形成された第２導電型のソース／ドレイン領域と、前記第２領域に前記第２ゲート電極に隣接して形成された第１導電型のセルフアラインコンタクト手段と、を有することを特徴としている。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によれば、十分なイオン遮断能力と高いパターン精度を有するブロック層が得られる。
【００１５】
その結果、１つのブロック層で、斜めイオン注入工程においてはブロック層の一端をマスクとしてイオンが注入されない影領域を安定して低減することができ、ブロック層の他端をマスクとしてセルフアラインコンタクトを形成することにより、コンタクトプラグ周りの絶縁スペースを短縮することができる。
【００１６】
従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１８】
図１は本発明の実施例に係る半導体装置の要部を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２乃至図７は半導体装置の製造工程を示す図で、半導体装置のＭＯＳトランジスタを製造する工程を順に示す断面図である。
【００１９】
本実施例は、ＭＯＳトランジスの微細化により、短チャネル化にともなうパンチスルーなどのショートチャネル効果の発生を抑制するためにゲート電極下の浅い領域に不純物イオンを導入し、ｐｎ接合界面の電界を緩和して耐圧を向上するためにソース／ドレイン領域を低濃度領域と高濃度領域の２種類の不純物領域で形成した２重ドレイン構造と、ウェル領域へのセルフアラインコンタクト構造のＭＯＳトランジスタを有する半導体装置の例である。
【００２０】
本明細書において、「ソース／ドレイン領域」とは「ソース領域またはドレイン領域」を意味している。
【００２１】
図１に示すように、本実施例の半導体装置１０は、半導体基板１１、例えばｎ型シリコン基板に形成されたｐ型ウェル領域１２と、ｐ型ウェル領域１２を第１および第２領域１２ａ、１２ｂに区画する絶縁分離層（Shallow Trench Isolation : STI）１３、１４と、絶縁分離層１３と離間して第１領域１２ａ形成された第１ゲート電極１６と、絶縁分離層１３と第２ウェル層１２ｂとに跨り、且つ第１ゲート電極１６と相対向して形成された第２ゲート電極１７と、第１ゲート電極１６に隣接して第１領域１２ａに形成されたｐ型の不純物領域１８と、不純物領域１８と絶縁分離層１３との間の第１領域１２ａに形成されたｎ型のソース／ドレイン領域１９、２０と、第２領域１２ｂに形成されたウェルコンタクト層２１とを有している。
【００２２】
更に、ウェルコンタクト層２１およびソース領域１９にそれぞれ電気的接続されたコンタクトプラグ２２、２３と、コンタクトプラグ２２、２３間の短絡を防止するための層間絶縁膜２５とを有し、ウェルコンタクトプラグ２２はｐ型ウェル領域１２上の第２ゲート電極１７に隣接してセルフアラインコンタクトを形成している。
【００２３】
第１および第２ゲート電極１６、１７には、それぞれ上面および側面を保護するためのオフセットスペーサ２６、２７が形成され、ソース／ドレイン領域１９、２０には、ｐｎ接合界面の電界を緩和するために浅い高濃度層と深い低濃度層を備えた２重ドレイン構造３０とが形成されている。
【００２４】
次に、半導体装置１０の製造方法について説明する。始に、図２に示すように、ｐ型ウェル領域１２が形成された半導体基板１１の表面に、例えばシリコン酸化膜とシリコン窒化膜とＴＥＯＳ膜を積層した保護膜５０を形成し、フォトリソグラフィ技術によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ法により保護膜５０を所定の形状にエッチングして、半導体基板１１の上面の一部を露出させる。  
次に、ＴＥＯＳ膜をマスクとして異方性エッチングにより半導体基板１１をエッチングして、例えば深さ０．３μｍ程度のトレンチを形成する。  
次に、トレンチの内壁を熱酸化した後、例えばＣＶＤ法によりシリコン酸化膜を形成してトレンチを埋め込むことにより、ｐ型ウェル領域１２を第１および第２領域１２ａ、１２ｂに区画するように絶縁分離層１３、１４を形成する。
【００２５】
次に、図３に示すように、例えば熱酸化法を用いて、全面にシリコン酸化膜を厚さ８ｎｍ程度に形成する。このシリコン酸化膜はゲート絶縁膜５１となる。次に、ＣＶＤ法を用いて、全面にポリシリコン膜を厚さ１００ｎｍ程度に形成する。  
そして、例えばスパッタ法を用いて、ポリシリコン膜の上面にタングステンシリサイド膜を厚さ５５ｎｍ程度に形成する。さらに、例えばＣＶＤ法を用いて、タングステンシリサイド膜の上面にシリコン窒化膜を厚さ１５０ｎｍ程度に形成する。  
さらに、シリコン窒化膜の上面に所定の形状にパターニングされた図示せぬレジストをマスクとして、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）法を用いてシリコン窒化膜及びタングステンシリサイド膜並びにポリシリコン膜をエッチングする。
【００２６】
このシリコン窒化膜及びタングステンシリサイド膜並びにポリシリコン膜が第１および第２ゲート電極１６、１７となり、絶縁分離層１３と離間して第１領域１２ａに設けられた第１ゲート電極１６と、絶縁分離層１３と第２領域１２ｂに跨り、且つ第１ゲート電極１６と相対向する第２ゲート電極１７が同時に形成される。
【００２７】
次に、図４に示すように、第１および第２ゲート電極１６、１７が形成された半導体基板１１の表面に、フォトレジスト膜を形成し、フォトリソグラフィ技術により第２ゲート電極１７の一部が露出するようにソース／ドレイン領域１９、２０の開口のパターニングを行ない、第１フォトレジストパターン５２を形成する。  
次に、一部が露出した第２ゲート電極１７と第１フォトレジストパターン５２をマスクとして近導体基板１１に垂直な方向より所定角度θだけ傾けた方向から、硼素（Ｂ）イオンを第１領域１２ａに加速電圧２０ＫｅＶ、ドーズ１Ｅ１３ａｔｏｍｓ／ｃｍ２程度でイオン注入し、ｐ型不純物領域１８を形成する。
【００２８】
ここで、第１ゲート電極１６と第２ゲート電極１７間の距離Ｌ１は、ソース領域１９の長さＬ２と第２ゲート電極１７により斜めから入射するＢイオンが注入されない影領域の長さＬ３の和に等しく設定されている。
【００２９】
ソース領域１９の長さＬ２は、ＭＯＳトランジスタの要求仕様に基づいて適宜定めればよいが、例えば３３０ｎｍで、影領域の長さＬ３は、例えば斜め入射角度θが２０°、第２ゲート電極１７の高さＨ１が３００ｎｍの場合に、Ｌ３＝Ｈ１×ｔａｎ（θ）より１１０ｎｍとなる。
【００３０】
次に、図５に示すように、露出した第２ゲート電極１７と第１フォトレジストパターン５２をマスクとして半導体基板１１に垂直な方向より砒素（Ａｓ）イオンを第１領域１２ａに加速電圧１０ＫｅＶ、ドーズ１Ｅ１５ａｔｏｍｓ／ｃｍ２程度でイオン注入し、２重ドレイン構造となる低濃度層５３を形成する。
【００３１】
次に、図６に示すように、一旦第１フォトレジストパターン５２を除去した後、第１および第２ゲート電極１６、１７が形成された半導体基板１１の表面にシリコン窒化膜を形成し、ＲＩＥ法により選択加工することにより、第１および第２ゲート電極１６、１７の上面および側面にそれぞれオフセットスペーサ２６、２７を形成する。  
次に、第１および第２ゲート電極１６、１７が形成された半導体基板１１の表面に、フォトレジスト膜を形成し、フォトリソグラフィ技術により第２ゲート電極１７の一部が露出するようにソース／ドレイン領域１９、２０の開口のパターニングを行ない、再び第１フォトレジストパターン５４を形成する。  
次に、露出した第２ゲート電極１７と第１フォトレジストパターン５４をマスクとして半導体基板１１に垂直な方向より、Ａｓイオンを第１領域１２ａに加速電圧２０ＫｅＶ、ドーズ１Ｅ１５ａｔｏｍｓ／ｃｍ２程度でイオン注入し、２重ドレイン構造となる高濃度層５５を形成する。
【００３２】
次に、図７に示すように、第１および第２ゲート電極１６、１７が形成された半導体基板１１の表面に、フォトレジスト膜を形成し、フォトリソグラフィ技術により第２ゲート電極１７の一部が露出するようにウェルコンタクト層２１の開口のパターニングを行ない、第２フォトレジストパターン５６を形成する。  
次に、一部が露出した第２ゲート電極１７と第２フォトレジストパターン５６をマスクとして半導体基板１１に垂直な方向より、Ｂイオンを第２領域１２ｂに加速電圧１０ＫｅＶ、ドーズ１Ｅ１５ａｔｏｍｓ／ｃｍ２程度でイオン注入することにより、ウェルコンタクト層２１が形成される。
【００３３】
ここで、絶縁分離層１３とウェルコンタクト２１間の距離Ｌ４は、第２ゲート電極１７に対するセルフアラインコンタクトプラグの電気的絶縁性を確保できる距離、例えば１１０ｎｍ程度に設定されている。
【００３４】
次に、第１および第２ゲート電極１６、１７が形成された半導体基板１１の表面に層間絶縁膜２５、例えばシリコン酸化膜をＣＶＤ法により形成し、フォトリソグラフィ技術、ＲＩＥ法により、第２ゲート電極１７の一部が露出するようにウェルコンタクト層２１のコンタクトホール（図示せず）を形成する。  
次に、ＣＶＤ法により不純物を添加したポリシリコンまたはタングステンをコンタクトホールに埋め込み、第２ゲート電極１７に対するセルフアラインコンタクトプラグ２２を形成する。
【００３５】
次に、同様にして、ソース領域１９のコンタクトプラグ２３、およびドレイン領域２０のコンタクトプラグ（図示せず）を形成することにより、図１に示す半導体装置１０が完成する。
【００３６】
図８は、第２ゲート電極１７による微細化の効果を従来例と比較して示す図で、図８（ａ）が本実施例の場合、図８（ｂ）が従来例の場合である。
【００３７】
図８（ａ）に示すように、絶縁分離層１３と第２領域１２ｂとに跨り、且つ第１ゲート電極と相対向した第２ゲート電極１７を第１ゲート電極１６と同時に形成したので、図６に示すように、プロセスばらつきによりレジスト開口端がＭＯＳトランジスタ部Ａとウェルコンタクト部Ｂの境界からずれてウェルコンタクト活性化領域Ｃ上に到達した場合には、第２ゲート電極１７がブロック層となり、ウェルコンタクト活性化領域Ｃにソース／ドレイン領域を形成するためのＡｓイオンの誤注入が行われることを防ぐことが可能である。
【００３８】
また、ウェルコンタクト層２１へのコンタクトプラグ２２に第２ゲート配線１７に対するセルフアラインコンタクトを用いているので、第２ゲート配線１７とコンタクトプラグ２２間に必要なスペースを削減することができる。
【００３９】
従って、ソース領域１９からウェルコンタクトプラグ２２との距離Ｌ５は、影領域の長さＬ３（１１０ｎｍ）と絶縁分離層１３と第２ゲート電極１７の間の距離Ｌ４（１１０ｎｍ）と露光装置の位置合わせ誤差、例えば１７０ｎｍを考慮して３４０ｎｍ程度あれば十分である。
【００４０】
一方、図８（ｂ）に示すように、ＭＯＳトランジスタ部Ｅとウェルコンタクト部Ｆを電気的に分離する絶縁分離層６３上に形成されるブロック層が従来のフォトレジストの場合には、フォトレジストの高さは１０００ｎｍ程度であり、斜めイオン注入による影領域の長さＬ６は３６０ｎｍ程度になる。  
露光装置の位置合わせ誤差、例えば１７０ｎｍを考慮して、ソース領域１９に斜めイオン注入がされない不良を防止するために、絶縁分離層６３の長さＬ７は影領域の長さＬ６と露光装置の位置合わせ誤差の和の５３０ｎｍ程度が必要である。
【００４１】
また、ソース／ドレイン領域を形成するためのＡｓイオン注入工程においては、ブロック層の位置ズレによりウェルコンタクト活性化領域Ｃの一部にＡｓイオンが誤注入されるのを防止するために、絶縁分離層６３とブロック層の重ね合わせ長さは露光装置の位置合わせ誤差を見込む必要があるので、絶縁分離層６３の長さＬ７としては５３０ｎｍ程度が妥当である。
【００４２】
従って、ソース領域１９からウェルコンタクトプラグ６２との距離Ｌ８は、絶縁分離層６３の長さＬ７（５３０ｎｍ）と絶縁分離層６３とウェルコンタクトプラグ６２間の距離Ｌ４（１１０ｎｍ）の和の６４０ｎｍ程度が必要である。
【００４３】
これにより、第２ゲート電極１７をブロック層に用いることにより、ソース領域１９からウェルコンタクトプラグ２２との距離は、従来のＬ８（６４０ｎｍ）からＬ５（３４０ｎｍ）に短縮することが可能である。
【００４４】
以上説明したように、本発明の実施例に係わる半導体装置の製造方法によれば、第１ゲート電極１６とイオン注入工程においてブロック層となる第２ゲート電極１７を同時に形成しているので、十分なイオン遮断能力と高いパターン精度を有するブロック層が得られる。
【００４５】
その結果、１つのブロック層で、斜めイオン注入工程においてはブロック層の一端をマスクとしてイオンが注入されない影領域を安定して低減することができ、ブロック層の他端をマスクとしてセルフアラインコンタクトを形成することにより、コンタクトプラグ周りの絶縁スペースを短縮することができる。  
従って、微細化によりチップサイズが小さく集積度の高い半導体装置が得られる。
【００４６】
ここでは、不純物領域１８と絶縁分離層１３との間の第１領域１２ａにソース領域１９を形成した場合について説明したが、ドレイン領域２０を形成する場合についても同様に行なうことができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例に係半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向から眺めた断面図である。
【図２】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例に係る第２ゲート電極の効果を説明するための図。
【符号の説明】
【００４８】
１０  半導体装置
１１  半導体基板
１２  ｐ型ウェル領域
１２ａ  第１領域
１２ｂ  第２領域
１３、１４、６３  絶縁分離層（ＳＴＩ）
１６  第１ゲート電極
１７  第２ゲート電極
１８  ｐ型不純物層
１９  ソース領域
２０  ドレイン領域
２１、６１  ウェルコンタクト層
２２、２３、６２  コンタクトプラグ
２５  層間絶縁膜
２６、２７  オフセットスペーサ
３０  ２重ドレイン構造
５０  保護膜
５１  ゲート絶縁膜
５２、５４  第１フォトレジストパターン
５３  低濃度層
５５  高濃度層
５６  第２フォトレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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