(57)【要約】【課題】メモリへの信号の書き込みと読み出しの追い越しを発生しにくくする。  【解決手段】内部同期信号生成部は、画像信号処理装置に入力される画像データとフレーム当たりの周波数が等しい内部での同期信号（内部垂直同期信号ＳＶＳ、内部水平同期信号ＳＨＳ、内部クロック信号ＳＣＬＫ）を生成する。入力された画像データを記憶する入力フレームメモリに対する信号の書き込みは、入力垂直同期信号ＩＶＳを書き込みタイミング規定信号として、入力フレームメモリからの信号の読み出しはＳＶＳを読み出しタイミング規定信号として行われる。内部垂直同期信号生成部６５では、スケーリング率情報等に従って決定される内部垂直タイミング調整部（１）６３から出力される値に応じてＳＶＳの発生するタイミングを変えることにより、ＩＶＳとＳＶＳとの相対的な位相差を調整し、追い越しの発生を回避する。【選択図】図２
2006267663.tif 000002
【特許請求の範囲】
【請求項１】
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリからの信号の読み出しの速度が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。
【請求項２】
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリにおける信号の書き込みの速度が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。
【請求項３】
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける所定の規定位置との差が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。
【請求項４】
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、
該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける所定の規定位置との差が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置。
【請求項５】
請求項１乃至４のいずれかに記載のタイミング制御装置と、前記書き込みタイミング規定信号に同期した前記メモリへの信号の書き込みと前記読み出しタイミング規定信号に同期した前記メモリからの信号の読み出しとを行う制御回路とを有する信号処理装置。
【請求項６】
更に前記メモリを有する請求項５に記載の信号処理装置。
【請求項７】
前記信号が画像信号である請求項５もしくは６に記載の信号処理装置。
【請求項８】
請求項７に記載の信号処理装置と、該信号処理装置が出力する画像信号に基づく表示を行う表示部とを有する画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング制御装置及び信号処理装置に関する。
【背景技術】
【０００２】
特開２００１−１３９３４号公報（特許文献１）には、書き込みフレームの開始時の読み出しアドレス値に書き込みの１フレームの間に進む読み出しアドレス量を加算し、加算された値と書き込みの１フレームのアドレス量とを比較して追い越しの有無を判定し、追い越しありと判定された場合には記憶装置への書き込みを禁止する手段について記載されている。また、読み出しアドレスと書き込みアドレスの差分と予め設定されたアドレス差分値の許容値とから記憶装置のアドレス追い越し判定を行い、記憶装置の書き込み実行、または、停止を行う手段について記載されている。
【０００３】
また、特開２００１−８３９２８号公報（特許文献２）には、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の書き込みフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の書き込みフレームにおいてフレームメモリへの書き込みを中止する手段について記載されている。また、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の読み出しフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の読み出しフレームにおいて直前に読み出したメモリ領域と同じメモリ領域から１フレーム分のデータを読み出す手段について記載されている。また、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の読み出しフレームにおいてメモリの追い越しが発生するか否かを判定し、発生すると判定した場合には次の読み出しフレームにおいてデータを読み出すべき順序のメモリ領域より読み出し順序が１つ先のメモリ領域からデータを読み出す手段について記載されている。
【特許文献１】特開２００１−１３９３４号公報
【特許文献２】特開２００１−８３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリへの信号の書き込みと読み出しとを行う際に用いるタイミング規定信号が互いに同じ周波数であればメモリへの信号の書き込みと読み出しとの間の追い越しは発生しないと考えられていた。しかしながら本願発明者は読み出しと書き込みのタイミング規定信号の周波数が同じであっても、追い越しが発生することを見出した。本願に係わる発明は、メモリへの信号の書き込みと読み出しのタイミングを規定するタイミング規定信号の周波数が同じである場合に発生しうる追い越しを発生しにくくすることを課題とする。
【課題を解決するための手段】
【０００５】
本願はタイミング制御装置の発明として以下の発明を含んでいる。すなわち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出しの速度が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
【０００６】
具体的な構成としては、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出しの速度が所定の速度である状態から該所定の速度とは異なる速度である状態に変更されるのに対応して前記相対的な位相差を変更することで、読み出しの速度が変更された後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
【０００７】
また、本願はタイミング制御装置の発明として以下の発明を含んでいる。即ち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込みの速度が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
【０００８】
具体的な構成としては、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込みの速度が所定の速度である状態から該所定の速度とは異なる速度である状態に変更されるのに対応して前記相対的な位相差を変更することで、書き込みの速度が変更された後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
【０００９】
また本願はタイミング制御装置の発明として以下の発明を含んでいる。すなわち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける所定の規定位置との差が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
【００１０】
具体的な構成としては、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリにおける信号の書き込み開始位置もしくは書き込み終了位置と前記メモリにおける規定位置との差が所定の差（差が０である場合も含む）である状態から異なる差となる状態に変更されるのに対応して前記相対的な位相差を変更することで、状態の変更の後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路である構成を好適に採用できる。
【００１１】
また本願は、タイミング制御装置の発明として以下の発明を含んでいる。即ち、
信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該
メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける所定の規定位置との差が異なる２つの状態において、前記相対的な位相差を異ならせることで、該２つの状態の両方において前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間での追い越しが発生しないように調整する回路であることを特徴とするタイミング制御装置である。
【００１２】
具体的には、信号のメモリへの書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路を有しており、該調整回路は、前記メモリからの信号の読み出し開始位置もしくは読み出し終了位置と前記メモリにおける規定位置との差が所定の差（差が0である場合を含む）である状態から異なる差となる状態に変更
されるのに対応して前記相対的な位相差を変更することで、状態の変更後に生じ得る前記メモリに対する信号の書き込みと前記メモリからの信号の読み出しとの間の追い越しを回避するように調整する回路であることを特徴とするタイミング制御装置である。
【００１３】
また上述の各前記タイミング制御装置と、前記書き込みタイミング規定信号に同期した前記メモリへの信号の書き込みと前記読み出しタイミング規定信号に同期した前記メモリからの信号の読み出しとを行う制御回路とを有する信号処理装置の発明を本願は含んでいる。またこの信号処理装置が前記メモリを有する構成の発明を本願は含んでいる。またここでいう信号として画像信号を処理する信号処理装置に本願発明は特に好適に適用できる。またこの信号処理装置が出力する画像信号に基づく表示を行う表示部を有する画像表示装置の発明を本願は含んでいる。
【発明の効果】
【００１４】
本願発明によれば、メモリへの信号の書き込みと読み出しの追い越しを発生しにくくすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について説明する。
【００１６】
本発明の実施の形態について、まず、タイミング制御装置を含む画像信号処理装置の好適な例を、図１及び図２を用いて以下に具体的に説明する。
【００１７】
図１は、本発明のタイミング制御装置を含む画像信号処理装置の構成を示すブロック図である。図１において、１は、入力された画像データを１フレーム以上に渡り記憶することが可能な入力フレームメモリであり、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体メモリを用いて構成される。３は、入力フレームメモリ１と同様に半導体メモリを用いて構成され、表示される画像データを１フレーム以上に渡り記憶することが可能な出力フレームメモリである。５は、入力された画像データを表示する画像データに変換する画像処理部であり、入力された画像データに含まれる輝度情報や色情報を別の値に変換したり、ＣＰＵ８から設定されるスケーリング率情報に従い、入力された画像データを別の解像度を有する画像データへ拡大或いは縮小するといった解像度変換処理が行われる。画像処理部５で行われる解像度変換処理の手法としては、線形補間法や三次畳み込み内挿法といった一般的な手法が用いられる。９は、画像処理部５にて処理された画像データを表示する表示部であり、ブラウン管や液晶パネル、ＰＤＰ（Plasma Display Panel）等を用いて構成される。７は、ＣＰＵ８から設定される出力タイミング情報に従い、表示部９へ表示を行うための出力垂直同期信号（ＯＶＳ）、出力水平同期信号（ＯＨＳ）、及び出力クロック信号（ＯＣＬＫ）の生成を行う出力同期信号生成部である。２は、入力フレ
ームメモリ１に対する画像信号の書き込み及び入力フレームメモリ１からの画像信号の読み出しを制御する制御回路である入力信号処理部である。入力信号処理部２は、画像処理部５から出力されるデータ要求信号（ＲＥＱ）に応じて、フレームメモリに記憶していた画像データを内部同期信号生成部６にて生成される内部同期信号に同期して出力する。４は、出力フレームメモリ３に対する画像信号の書き込み及び出力フレームメモリ３からの画像信号の読み出しを制御する制御回路である出力信号処理部である。出力信号処理部３は、画像処理部５で処理された状態で記憶されていた画像データを出力同期信号生成部７にて生成される出力同期信号に同期して出力する。６は、入力される画像データとフレーム当たりの周波数を同じとする内部での同期信号（内部垂直同期信号（ＳＶＳ）、内部水平同期信号（ＳＨＳ）、及び内部クロック信号（ＳＣＬＫ））を生成する内部同期信号生成部であり、タイミング制御装置としての役目を備えるものである。
【００１８】
図２に、内部同期信号生成部６の一構成例を示す。図２において、６１は、ＣＰＵ８から設定される内部タイミング情報に含まれる水平タイミング情報に従い、ＰＬＬ６４にて生成された内部クロック信号（ＳＣＬＫ）を計数することで周期的に内部水平同期信号（ＳＨＳ）を発生する内部水平同期信号生成部である。６２は、ＩＨＳ信号の発生回数を計数して出力する入力水平同期信号カウント部である。入力水平同期信号カウント部６２での計数値はＩＶＳ信号により“０”に初期化される。６３は、ＣＰＵ８から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号（ＳＶＳ）の発生するタイミングを決定する内部垂直タイミング調整部（１）である。６４は、ＣＰＵ８から設定される内部タイミング情報に含まれるクロックタイミング情報に従い、外部から入力される基準クロック信号を逓倍することで内部クロック信号（ＳＣＬＫ）を生成するＰＬＬ（Phase Lock Loop）である。６５は、信号のメモリへの
書き込みのタイミングを規定する書き込みタイミング規定信号と、該メモリからの信号の読み出しのタイミングを規定する読み出しタイミング規定信号との相対的な位相差を変更する調整回路である内部垂直同期信号生成部である。内部垂直同期信号生成部６５は、出力水平同期信号カウント部６２から出力される値と内部垂直タイミング調整部（１）６３から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部６１から出力されるＳＨＳ信号に同期して内部垂直同期信号（ＳＶＳ）を発生する。即ち内部垂直同期信号生成部６５では、内部垂直タイミング調整部（１）６３から出力される値に応じてＳＶＳ信号の発生するタイミングが変わることとなる。入力フレームメモリ１に対する信号の書き込みは、入力垂直同期信号ＩＶＳを書き込みタイミング規定信号として行われる。一方、入力フレームメモリ１からの信号の読み出しは内部垂直同期信号ＳＶＳを読み出しタイミング規定信号として行われる。ここで、入力垂直同期信号ＩＶＳと内部垂直同期信号ＳＶＳとは同じ周波数を有している。本実施形態では、内部垂直同期信号の位相が上述のように変更されることで、結果として入力垂直同期信号ＩＶＳと内部垂直同期信号ＳＶＳとの相対的な位相差が調整される。本例に依れば内部垂直タイミング調整部（１）６３から出力される値は、ＣＰＵ８から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定されるため、スケーリング率に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースで、ＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避している。スケーリング率が変わることにより、入力フレームメモリ１からの信号の読み出しの速度が変わることになる。ここでメモリからの信号の読み出しの速度とは、メモリの所定のアドレスから信号が読み出された後、他の所定のアドレスから信号が読み出されるまでの時間で、前記所定のアドレスと前記他の所定のアドレスとのアドレス差を割った値である。書き込みの速度も同様にして決めることができる。スケーリング率が変わることでメモリからの信号の読み出しの速度が変わると、メモリへの信号の書き込み、特にはメモリの所定のアドレスに対する書き込みの周期（該所定のアドレスに信号が書き込まれた後、次に同じアドレスに対して信号が書き込まれるまでの間隔であり、書き込みタイミング規定信号の周期である）と、メモリの所定のアドレスからの読み出しの周期（該所定のアドレスから信
号が読み出された後、次に同じアドレスから信号が読み出されるまでの間隔であり、読み出しタイミング規定信号の周期である）とが同じであったとしても、メモリに対する書き込みと読み出しとの間の追い越しが発生する可能性が生じるが、本形態では、上述の位相の調整により追い越しを回避している。
【００１９】
図１に戻る。入力フレームメモリ１には、入力された１フレーム分の画像データが、ＩＶＳ信号（書き込みタイミング規定信号に相当する信号であり、より具体的には１つの画像を形成するための入力信号群の書き込みを開始するタイミングを規定する信号に相当する）のタイミングで入力信号処理部２により書き込まれる。また、入力フレームメモリ1
からは、書き込まれた１フレーム分の画像データが、ＳＶＳ信号（読み出しタイミング規定信号に相当する信号であり、より具体的には１つの画像を形成するための入力信号群の読み出しを開始するタイミングを規定する信号に相当する）のタイミングで読み出されることとなる。ここでＳＶＳ信号はＩＶＳ信号を基準に生成されるためお互いの周波数は同じとなる。出力フレームメモリ３には、画像処理部５から出力される１フレーム分の画像データが、ＳＶＳ信号のタイミングで、出力信号処理部４により書き込まれる。また書き込まれた１フレーム分の画像データが、ＯＶＳ信号のタイミングで、読み出される。ＳＶＳ信号とＯＶＳ信号とは非同期の関係となる。
【００２０】
８は、図１に示した画像信号処理装置全体の制御を行うＣＰＵ（Central Processing Unit）である。
【００２１】
以上示した形態の具体的な例は後述の実施例１でも説明している。
【００２２】
次に、本発明の実施の形態について、タイミング制御装置を含む画像信号処理装置の好適な別の例を、図３及び図４を用いて以下に具体的に説明する。以下に示す形態の具体的な例は後述の実施例２でも説明している。
【００２３】
図３は、本発明のタイミング制御装置を含む画像信号処理装置の別の構成を示すブロック図である。図１で示した画像信号処理装置のブロック図では内部同期信号生成部６へ画像データと共に入力された同期信号（ＩＶＳ，ＩＨＳ）が入力されていたが、図３では出力同期信号生成部７にて生成された同期信号（ＯＶＳ，ＯＨＳ）が入力される。また、ＣＰＵ８から入力信号処理部２へは入力有効領域情報と入力判定閾値情報が設定され、出力信号処理部４へは表示情報が設定される。それ以外の構成に関しては図１と同じとなる。
【００２４】
図４に、本例でのタイミング制御装置を構成する内部同期信号生成部６の一構成例を示す。図４において、６６は、ＯＨＳ信号の発生回数を計数して出力する出力水平同期信号カウント部である。出力水平同期信号カウント部６６での計数値はＯＶＳ信号により“０”に初期化される。６７は、ＣＰＵ８から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号（ＳＶＳ）の発生するタイミングを決定する内部垂直タイミング生成部（２）である。それ以外の構成に関しては、図２で示した内部同期信号生成部６の構成例と同じとなる。内部垂直同期信号生成部６５では、出力水平同期信号カウント部６６から出力される値と内部垂直タイミング生成部（２）６７から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部６１から出力されるＳＨＳ信号に同期して内部垂直同期信号（ＳＶＳ）を発生する。即ち内部垂直同期信号生成部６５では、内部垂直タイミング調整部（２）６７から出力される値に応じてＳＶＳ信号の発生するタイミングが変わることとなる。出力フレームメモリ３に対する信号の書き込みは、内部垂直同期信号ＳＶＳを書き込みタイミング規定信号として行われる。一方、出力フレームメモリ３からの信号の読み出しは出力垂直同期信号ＯＶＳを読み出しタイミング規定信号として行われる。ここで、内部垂直同期信号ＳＶＳと出力垂直同期信号ＯＶＳとは同じ周波数を有している。本実施形態では、内部垂
直同期信号の位相が上述のように変更されることで、結果として内部垂直同期信号ＳＶＳと出力垂直同期信号ＯＶＳとの相対的な位相差が調整される。本例に依れば内部垂直タイミング調整部（２）６７から出力される値は、ＣＰＵ８から設定されるスケーリング率情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。すなわちスケーリング率に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースで、ＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避している。但し本例に依れば、入力フレームメモリ１へは入力信号処理部２によりＩＶＳ信号のタイミングで入力された１フレーム分の画像データが書き込まれ、ＳＶＳ信号のタイミングで書き込まれた１フレーム分の画像データが読み出されることとなり、ＩＶＳ信号とＳＶＳ信号とは非同期の関係となる。出力フレームメモリ３へは出力信号処理部４によりＳＶＳ信号（書き込みタイミング規定信号に相当）のタイミングで画像処理部５から出力される１フレーム分の画像データが書き込まれ、ＯＶＳ信号（読み出しタイミング規定信号に相当）のタイミングで書き込まれた１フレーム分の画像データが読み出されることとなり、ＳＶＳ信号はＯＶＳ信号を基準に生成されるためお互いの周波数は同じとなる。
【００２５】
次に、本発明の実施の形態について、タイミング調整回路を含む画像信号処理装置の好適な別の例を、図５及び図６を用いて以下に具体的に説明する。
【００２６】
以下に示す形態の具体的な例は後述の実施例３でも説明している。
【００２７】
図５は、本発明のタイミング調整回路を含む画像信号処理装置の別の構成を示すブロック図である。図１で示した画像信号処理装置のブロック図では内部同期生成部６へＣＰＵ８により設定されるスケーリング率情報が入力されていたが、図５ではＣＰＵ８により設定される入力有効領域情報が入力される。それ以外の構成に関しては図１と同じとなる。
【００２８】
図６に、本例でのタイミング制御装置を構成する内部同期信号生成部６の一構成例を示す。図６において、６８は、ＣＰＵ８から設定される入力有効領域情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号（ＳＶＳ）の発生するタイミングを決定する内部垂直タイミング調整部（３）である。それ以外の構成に関しては、図２で示した内部同期信号生成部６の構成例と同じとなる。内部垂直同期信号生成部６５では、入力水平同期信号カウント部６２から出力される値と内部垂直タイミング調整部（３）６８から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部６１から出力されるＳＨＳ信号に同期して内部垂直同期信号（ＳＶＳ）を発生する。即ち本例においては、内部垂直タイミング調整部（３）６８から出力される値に応じてＳＶＳ信号の発生するタイミングが変わることとなる。本例に依れば内部垂直タイミング調整部（３）６８から出力される値は、ＣＰＵ８から設定される入力有効領域情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。この形態のように、入力される画像データの有効領域に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースでも、ＳＶＳ信号の発生タイミングを調整することで書き込みタイミング規定信号と読み出しタイミング規定信号の相対的な位相差を調整して、追い越しの発生を回避することができる。本例においては、入力フレームメモリ１へは入力信号処理部２によりＩＶＳ信号（書き込みタイミング規定信号に相当）のタイミングで入力された１フレーム分の画像データが書き込まれ、ＳＶＳ信号（読み出しタイミング規定信号に相当）のタイミングで書き込まれた１フレーム分の画像データが読み出されることとなり、ＳＶＳ信号はＩＶＳ信号を基準に生成されるためお互いの周波数は同じとなる。出力フレームメモリ３へは出力信号処理部４によりＳＶＳ信号のタイミングで画像処理部５から出力される１フレーム分の画像データが書き込まれ、ＯＶＳ信号のタイミングで書き込まれた１フレーム分の画像データが読み出されることとなり、ＳＶＳ信号とＯＶＳ信号とは非同期の関係となる。
【００２９】
次に、本発明の実施の形態について、タイミング調整回路を含む画像信号処理装置の好適な別の例を、図７及び図８を用いて以下に具体的に説明する。
【００３０】
この形態については後述の実施例４でも詳細に説明している。
【００３１】
図７は、本発明のタイミング調整回路を含む画像信号処理装置の別の構成を示すブロック図である。図３で示した画像信号処理装置のブロック図では内部同期生成部６へＣＰＵ８により設定されるスケーリング率情報が入力されていたが、図７ではＣＰＵ８により設定される表示領域情報が入力される。それ以外の構成に関しては図３と同じとなる。
【００３２】
図８に、本例でのタイミング制御装置を構成する内部同期信号生成部６の一構成例を示す。図８において、６９は、ＣＰＵ８から設定される表示領域情報と内部タイミング情報に含まれる垂直タイミング情報に従い、内部垂直同期信号（ＳＶＳ）の発生するタイミングを決定する内部垂直タイミング調整部（４）である。それ以外の構成に関しては、図４で示した内部同期信号生成部６の構成例と同じとなる。内部垂直同期信号生成部６５では、出力水平同期信号カウント部６６から出力される値と内部垂直タイミング調整部（４）６９から出力される値との比較を行い、それらの値が一致した場合に内部水平同期信号生成部６１から出力されるＳＨＳ信号に同期して内部垂直同期信号（ＳＶＳ）を発生する。即ち本例においては、内部垂直タイミング生成部調整部（４）６９から出力される値に応じてＳＶＳ信号の発生するタイミングが変わることとなる。本例に依れば内部垂直タイミング調整部（４）６９から出力される値は、ＣＰＵ８から設定される表示領域情報と内部タイミング情報に含まれる垂直タイミング情報に従って決定される。これにより、出力フレームメモリ３から読み出した画像データの表示位置に応じてメモリへの書き込みタイミング或いは読み出しタイミングが変わるようなケースにおいて、ＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避することができる。本例においては、入力フレームメモリ１へは、入力された１フレーム分の画像データが、ＩＶＳ信号のタイミングで入力信号処理部２により書き込まれ、書き込まれた１フレーム分の画像データがＳＶＳ信号のタイミングで読み出されることとなり、ＩＶＳ信号とＳＶＳ信号とは非同期の関係となる。出力フレームメモリ３へは、画像処理部５から出力される１フレーム分の画像データが、ＳＶＳ信号（書き込みタイミング規定信号に相当）のタイミングで出力信号処理部４により書き込まれ、書き込まれた１フレーム分の画像データが、ＯＶＳ信号（読み出しタイミング規定信号に相当）のタイミングで読み出されることとなり、ＳＶＳ信号はＯＶＳ信号を基準に生成されるためお互いの周波数は同じとなる。  
【００３３】
なお以上の説明及び以下に示す具体的な実施例では、例えばＩＶＳ信号、ＳＶＳ信号を書き込みタイミングを規定する書き込みタイミング規定信号、読み出しタイミングを規定する読み出しタイミング規定信号にそれぞれ相当するものとして説明した。ただし、書き込みタイミング規定信号としては書き込みのタイミングを規定できる信号であれば種々の形態の信号を採用することができる。また読み出しタイミング規定信号としても読み出しのタイミングを規定できる信号であれば種々の形態の信号を採用することができる。
【実施例】
【００３４】
以下、具体的な実施例を挙げて本発明を詳しく説明する。
【００３５】
（実施例１）
本実施例における画像信号処理装置は、図１に示される構成を有する。ここでは、ＳＶＳ信号はＩＶＳ信号を基準に生成されるためお互いの周波数が同じとなる。ＩＶＳ信号のタイミングで入力された１フレーム分の画像データを入力フレームメモリ１へ書き込み、書き込まれた１フレーム分の画像データをＳＶＳ信号のタイミングで読み出す際に、スケーリング率の変更に応じてメモリからの読み出し速度が変わる。スケーリング率の変更に
よって、変更前は追い越しが発生していなくても、変更後には追い越しが発生する可能性が生じる。本例では該変更によって追い越しが発生する場合に、ＳＶＳ信号の発生タイミング（具体的にはＩＶＳとの相対的な位相差）を調整することで追い越しの発生を回避している。
【００３６】
図１において、画像処理部５は入力された画像データを指定されたスケーリング率で拡大或いは縮小して出力する解像度変換処理機能を有しており、画像処理部５において等倍処理、拡大処理、縮小処理される際のそれぞれのタイミングを、図９乃至図１１を用いて以下に説明する。
【００３７】
図９は、画像処理部５において等倍処理される場合のタイミングを示す。図９―（Ａ）は、表示部９へ表示するための画像データが入力される様子を示す。本例ではＩＶＳ信号及びＩＨＳ信号を負論理の信号として表現している。表示部９へ表示するための画像データは、ＩＶＳ信号が出力された後ＩＶＳＴＡＲＴ期間経過した後のＩＨＳ信号の出力に同期してライン単位で出力され、ＩＨＳ信号からはＩＨＳＴＡＲＴ期間経過後に出力される。ＩＶＳＴＡＲＴ及びＩＨＳＴＡＲＴの情報は、ＣＰＵ８から入力有効領域情報として入力信号処理部２に入力され、入力信号処理部２では、入力された画像データが表示部９へ表示するための画像データであると判断すると入力された画像データを入力フレームモリ１に書き込む。図９−（Ｂ）は、入力フレームモリ１に書き込まれた画像データが読み出され、画像処理部５において等倍処理される様子を示す。本例ではＳＶＳ信号及びＳＨＳ信号を負論理の信号として表現し、ＲＥＱ信号，ＡＣＴ信号及びＥＮＢ信号を正論理の信号として表現する。画像処理部５では、ＳＶＳ信号が出力された後ＳＶＳＴＡＲＴ期間経過した後のＳＨＳ信号の出力に同期して入力信号処理部２に対してＲＥＱ信号を出力し、画像データの出力を要求する。入力信号処理部２では、画像処理部５からＲＥＱ信号が出力されたことを検出することにより、入力フレームモリ１から画像データを読み出し、ＳＨＳ信号が出力された後ＳＨＳＴＡＲＴ期間経過後にＡＣＴ信号と共に出力する。ＳＶＳＴＡＲＴ及びＳＨＳＴＡＲＴの情報は、ＣＰＵ８から内部処理領域情報として画像処理部５に入力される。画像処理部５では、入力信号処理部２からＡＣＴ信号と共に出力された画像データに対して等倍処理を行い、ＥＮＢ信号と共に出力信号処理部４に出力する。出力信号処理部４では、画像処理部５からＥＮＢ信号が出力されたことを検出することにより、ＥＮＢ信号と共に出力される画像データを出力フレームモリ３に書き込む。図９−（Ｃ）は、出力フレームモリ３から読み出された表示データが表示部９へ出力される様子を示す。本例ではＯＶＳ信号及びＯＨＳ信号を負論理の信号として表現する。表示部９へ表示するための表示データは、ＯＶＳ信号が出力された後ＯＶＳＴＡＲＴ期間経過した後のＯＨＳ信号の出力に同期してライン単位で出力され、ＯＨＳ信号からはＯＨＳＴＡＲＴ期間経過後に出力される。ＯＶＳＴＡＲＴ及びＯＨＳＴＡＲＴの情報は、ＣＰＵ８から表示領域情報として出力信号処理部４に入力される。出力信号処理部４では、ＯＨＳ信号とＯＶＳ信号からＯＶＳＴＡＲＴの経過を計測することで表示部９へ表示するための画像データを出力するタイミングを判断して出力フレームメモリ３から表示データを読み出し、ＣＰＵ８から表示領域情報として設定されるＯＨＳＴＡＲＴ期間経過後に表示部９へ出力する。
【００３８】
図１０は、画像処理部５において画像データが４倍に拡大処理される場合のタイミングを示す。画像処理部５において入力画像データを４倍に拡大処理して出力する場合、１ライン分の入力画像データから４ライン分の出力データを生成して出力することとなるため、ＲＥＱ信号はＳＨＳ信号が４回発行される毎に１回の割合で入力信号処理部２に対して出力されることとなる。
【００３９】
図１１は、画像処理部５において画像データが１／４倍に縮小処理される場合のタイミングを示す。画像処理部５において入力画像データを１／４倍に縮小処理して出力する場
合、４ライン分の入力画像データから１ライン分の出力データを生成して出力することとなるため、ＥＮＢ信号はＳＨＳ信号が４回発行される毎に１回の割合で出力信号処理部４に対して出力されることとなる。
【００４０】
このように、画像処理部５と入力信号処理部２及び出力信号処理部４がハンドシェイクを取りながら画像データの入出力を行うことにより、画像処理部５ではフレームメモリを有すること無く、一定のタイミングで解像度変換処理を行うことが可能となる。
【００４１】
図１に示す入力信号処理部２は、入力される画像データを入力フレームメモリ１を用いることで以上に説明したタイミングで画像処理部５へ出力し、出力信号処理部４は、以上に説明したタイミングで画像処理部５から出力される画像データを出力フレームメモリ３を用いることで表示部９へ出力して表示することとなる。図１２に、入力信号処理部２の一構成例を、図１３に、出力信号処理部４の一構成例を示す。
【００４２】
図１２において、２１は、データの入力と出力を非同期のタイミングで行うことのできるデュアルポートメモリであり、これにより、入力された画像データを、画像データと共に入力されたクロック信号（ＩＣＬＫ）とは非同期の内部クロック信号（ＳＣＬＫ）に同期して読み出すことが可能となる。２２は、画像データと共に入力される同期信号（ＩＶＳ，ＩＨＳ）とＣＰＵ８から設定される入力有効領域情報に従い、表示部９へ表示するための画像データの入力されている期間を検出し、入力有効情報、及び入力ライン情報として出力する有効領域判定部である。２３は、内部同期信号生成部６にて生成される内部同期信号と画像処理部５から出力されるデータ要求信号（ＲＥＱ）、及び有効領域判定部２２から出力される入力有効情報と入力ライン情報に基づいて入力フレームメモリ１の制御を行うフレームメモリ制御部である。
【００４３】
入力信号処理部２では、以上に説明した構成により、図９のタイミング図で説明したような処理が行われる。即ち、入力された画像データは同時に入力されるクロック信号（ＩＣＬＫ）に同期してデュアルポートメモリ２１に記憶され、内部同期信号生成部６にて生成される内部クロック信号（ＳＣＬＫ）に同期して読み出される。同時に有効領域判定部２２では、入力される同期信号から入力された画像データが表示部９へ表示するための画像データであるか否かの判定を行い、表示するための画像データが入力されたことを入力有効情報とライン情報としてフレームメモリ制御部２３へ与える。フレームメモリ制御部２３では、有効領域判定部２２から出力される入力有効情報とライン情報に従い、デュアルポートメモリ２１から読み出された画像データの入力フレームメモリ１への書き込みを行う。入力フレームメモリ１へ書き込まれた画像データは、画像処理部５から出力されるデータ要求信号（ＲＥＱ）に従って読み出され、画像処理部５へ出力される。これにより入力された画像データの内部同期信号への同期化が行われる。
【００４４】
次に、図１３において、４１は、データの入力と出力が非同期のタイミングで行うことのできるデュアルポートメモリであり、これにより画像処理部５で処理された画像データを、内部クロック信号（ＳＣＬＫ）とは非同期の出力クロック信号（ＯＣＬＫ）に同期して読み出すことが可能となる。４２は、出力同期信号生成部７にて生成された出力同期信号（ＯＶＳ，ＯＨＳ）とＣＰＵ８から設定される表示領域情報に従い、表示部９へ表示するためのタイミングの検出を行う有効領域判定部である。４３は、内部同期信号生成部６にて生成される内部同期信号と画像処理部５から出力される処理後データ有効信号（ＥＮＢ）、及び有効領域判定部４２から出力される出力有効情報と出力ライン情報に基づいて出力フレームメモリ３の制御を行うフレームメモリ制御部である。ここで出力フレームメモリ３へは、ＳＶＳ信号のタイミングで画像処理部５から出力される１フレーム分の画像データが書き込まれ、書き込まれた１フレーム分の画像データがＯＶＳ信号のタイミングで読み出されることとなり、ＳＶＳ信号とＯＶＳ信号とは非同期の関係であるため、出力
フレームメモリ３から読み出した画像データにおいて追い越しという現象が発生する。
【００４５】
図１４は、追い越しの発生する様子を示す図である。図１４では、入力される画像のフレームレートはFiv[Hz]、出力される画像のフレームレートはFov[Hz]であり、Fiv＞Fovのときの様子を示す。入力画像として自動車が左から右へ移動する画像が（１）→（２）→（３）→（４）（図では丸囲み数字にて表示しているが、明細書ではカッコ囲み数字で表記する。以下同様）のようにフレーム単位で更新している場合、この画像は入力フレームレートFiv[Hz]に同期してフレームメモリにW0→W1→W2→W3→W4の期間に書き込みが行わ
れる。このときの書き込みアドレスの遷移は図１４−（Ａ）の実線で表したノコギリ波のような繰り返し波形のように表現できる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2の期間に行われる。こ
のときの読み出しアドレスの遷移は図１４−（Ａ）の点線で表したノコギリ波のような繰り返し波形のように表現できる。この場合、追い越しは、書き込みアドレスと読み出しアドレスが交わる点（図中では追い越し点と示す。）で発生し、出力画像としては、1フレ
ーム読み出し中に、入力の更新に追い越され、上下異なるフレーム（上側が旧フレーム（２）、下側が新フレーム（３））で構成された画像になってしまう。これを防ぐには、従来２つの方式が提案されている。１つは、１フレーム分のフレームメモリを用いた方式（以下、シングルバッファ方式と呼ぶ）で、フレームメモリへ１フレーム分の画像データを書き込む際に追い越しの発生を予測し、追い越しが発生する場合には１フレーム分の画像データの書き込みを停止することで追い越しの発生を回避するというものである。もう一つは、複数フレーム分のフレームメモリを用いた方式（以下、ダブルバッファ方式と呼ぶ）で、フレームメモリから１フレーム分の画像データを読み出す際に追い越しの発生を予測し、追い越しが発生する場合には追い越しの発生しない別のフレームの画像データを読み出すことで追い越しの発生を回避するというものである。それぞれの方式で追い越しの回避される様子を図１４−（Ｂ）と図１４−（Ｃ）に示す。図１４−（Ｂ）では、追い越しが起きる期間（W2）に入力画像のフレームメモリへの書き込みが停止される。これにより出力画像はフレーム（３）が間引かれてフレームの欠落が生じるが、表示される画像が上下に分断されてしまうという追い越しは回避されることとなる。図１４−（Ｃ）では、フレームメモリが２フレーム分の画像データを記憶することができるものとし、入力フレームレートFiv[Hz]に同期してW0→W1→W2→W3→W4→W5の順に入力される画像は、フレー
ムメモリのＡ面及びＢ面に交互に書き込みが行われる。一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレームメモリからR0→R1→R2→R3の期
間にＡ面及びＢ面から交互に読み出しが行われる。ここで、R0の期間に書き込みアドレスと読み出しアドレスが交わる点が存在するが、この時点ではフレームメモリへの書き込みはＡ面に対して行われ、フレームメモリからの読み出しはＢ面に対して行われるため、追い越しは発生しない。次に、R2の期間において、順番通りフレームメモリのＢ面からの画像を読み出すと、書き込みもＢ面に対して行っているため、書き込みアドレスと読み出しアドレスが交わる点（図中では追い越し点と示す。）で追い越しが発生し、上下異なるフレーム（上側が旧フレーム（２）、下側が新フレーム（４））で構成された画像になってしまう。そこでR2の期間に読み出す画像を、フレームメモリのＢ面からではなく、先に読み出しを行ったＡ面の画像を再度読み出すことで追い越しは回避される。
【００４６】
図１３に戻ると、以上に説明したように非同期のタイミングでフレームメモリへの書き込みと読み出しを行う場合、追い越しの発生を予め予測して追い越しの発生を回避しなければならない。ここで、４４は、内部同期信号生成部６にて生成された内部同期信号と出力同期信号生成部７にて生成された出力同期信号、及びＣＰＵ８から設定される出力判定閾値情報に従い、出力フレームメモリ３から読み出された画像データにおいて追い越しが発生するか否かの判定を行う追い越し判定部である。
【００４７】
出力信号処理部４では、以上に説明した構成により、図９のタイミング図で説明したよ
うな処理、及び図１４で説明したような追い越し回避処理が行われる。即ち、画像処理部５からＥＮＢ信号と共に出力される画像データをフレームメモリ制御部４３を介して出力フレームメモリ３へ書き込み、有効領域判定部４２から出力される出力有効情報と出力ライン情報に従い、出力フレームメモリ３へ書き込まれた画像データを読み出してデュアルポートメモリ４１に記憶する。ここで、追い越し判定部４４では、内部同期信号生成部６にて生成されたＳＶＳ信号と出力同期信号生成部７にて生成されたＯＶＳ信号との関係がＣＰＵ８から設定される出力判定閾値情報の条件を満足するかどうかの判定で追い越し発生の有無を判断し、追い越し検知情報としてフレームメモリ制御部４３へ出力する。フレームメモリ制御部４３では、追い越し判定部４４にて追い越しの発生が予測された場合には、図１４で説明したような追い越し回避処理を行うこととなる。デュアルポートメモリ４１に記憶された画像データは、ＯＨＳ信号からＯＨＳＴＡＲＴ期間経過後にＯＣＬＫ信号に同期して読み出されて出力される。有効領域判定部４２では、出力同期信号から表示部９へ表示するための画像データを出力フレームメモリ３から読み出すタイミングの判定を行い、出力有効情報とライン情報としてフレームメモリ制御部４４へ与える。これにより内部同期信号に同期して処理された画像データの出力同期信号への同期化が行われる。
【００４８】
図１に戻ると、以上に説明したように、入力フレームメモリ１へは、入力されるＩＶＳ信号とＩＶＳ信号に同期化されたＳＶＳ信号のタイミングで１フレーム毎の書き込みと読み出しが行われ、ＩＶＳ信号とＳＶＳ信号との関係は持続されるため入力信号処理部２において追い越しの発生を予測する回路は不要であるが、出力フレームメモリ２へは、ＳＶＳ信号と、ＳＶＳ信号とは非同期の関係にあるＯＶＳ信号のタイミングでそれぞれ１フレーム毎の書き込みと読み出しが行われるため、出力信号処理部４において追い越しの発生を予測する回路が必要となる。ところが、入力フレームメモリ１から読み出す画像データにおいて追い越しが発生し得るケースがある。本実施の形態において重要な部分なので、入力フレームメモリ１から読み出す画像データにおいて追い越しが発生するケースについて、図１５乃至図１７に具体的な例を挙げて説明する。
【００４９】
図１５において、入力される画像データは７２０ラインの情報を有する画像データである。内部同期信号生成部６では１０８０ラインを処理できるタイミングの同期信号を生成する。図１５−（Ａ）は入力された画像データを画像処理部５にて等倍処理或いは縮小処理される場合の様子を示す図である。図１５−（Ｂ）は入力された画像データを画像処理部５にて４倍に拡大処理される場合の様子を示す図である。
【００５０】
画像処理部５にて等倍処理或いは縮小処理される場合、図９及び図１１で示したように、画像処理部５からはＲＥＱ信号が連続して入力信号処理部２に出力される。図１５−（Ａ）に示すように、入力される画像データはＩＶＳ信号の周期で７２０ライン分の画像データが入力されて入力フレームメモリ１に書き込まれる（細い実線）。一方読み出しのプロセスにおいてはＳＶＳ信号の周期で発生する１０８０ライン分のＳＨＳ信号の１ラインから７２０ラインまでの期間で、入力された７２０ライン分の画像データが読み出されることとなる（太い実線）。ここでＳＶＳ信号は、入力される画像データがＬ１ラインとなった時点で発行され、この関係を保ってＳＶＳ信号が発行されるため入力フレームメモリ１から読み出した画像データにおいて追い越しは発生しない。
【００５１】
次に、画像処理部５にて４倍に拡大処理される場合、図１０に示したように、ＳＨＳ信号の４回に１回の割合で画像処理部５からＲＥＱ信号が入力信号処理部２に対して出力される。即ち、内部同期信号生成部６にて生成される１０８０回のＳＨＳ信号に対して２７０ライン分のＲＥＱ信号が画像処理部５から入力信号処理部２に対して出力される。これにより図１５−（Ｂ）に太い実線で示すように、入力フレームメモリ１からはＳＶＳ信号の周期で２７０ライン分の画像データが読み出され、画像処理部５へＡＣＴ信号と共に出力されることとなる。すなわち、等倍処理をする状態に比べて、拡大処理においては読み
出しの速度が遅くなる。画像処理部５では、入力信号処理部２からＡＣＴ信号と共に出力される２７０ライン分の画像データから１０８０ライン分の画像データを生成して出力することとなる。ここで、図１５−（Ａ）と同様に入力される画像データがＬ１ラインとなった時点でＳＶＳ信号が発行される場合、入力フレームメモリ１から読み出した画像データのＸラインにおいて、毎フレームで追い越しが発生してしまうこととなる。即ち、図１で示したような画像信号処理装置においては、同期しているタイミングでフレームメモリへの書き込みと読み出しを行う場合でも、スケーリング率によって追い越しの発生するタイミングが変わり、追い越しが発生してしまうこととなる。図１６は、図１５に示したタイミングで追い越しの発生する範囲を図示したものである。画像処理部５にて等倍処理或いは縮小処理される場合、図１６−（Ａ）に示すグレーの範囲で入力フレームメモリ１への書き込みが行われた場合、追い越しが発生する。即ち、入力される画像データが１ラインからＬＸラインまでの範囲でＳＶＳ信号が生成された場合、追い越しが発生する。ここで、ＬＸの値は次のように求めることができる。ＩＶＳ期間に３６０ラインから１０８０ラインまで変化する直線（細い実線）を書くと、ＬＸの値は入力フレームメモリ１からの読み出しが７２０ラインとなる時点での細い実線上の点から１０８０までの範囲と等価となる。即ちＬＸの値は次式で求めることができる。
【数１】
2006267663.tif 000003
【００５２】
画像処理部５にて拡大処理される場合、図１５−（Ｂ）に示したようにスケーリング率によって入力フレームメモリ１からの読み出し速度が変化することとなるが、入力フレームメモリ１への書き込み速度と読み出し速度が同じになるまでは、スケーリング率に応じて次式で求めることができる。
【数２】
2006267663.tif 000004
【００５３】
また、図１５−（Ｂ）のように４倍に拡大される場合、追い越しの発生する範囲は図１６−（Ｂ）に示すグレーの範囲となり、入力される画像データが７２０ラインからＬＹライン（ここでは２７０ライン）までの範囲でＳＶＳ信号が生成された場合に追い越しが発生する。ここでＬＹの値は次式で求めることができる。
【数３】
2006267663.tif 000005
【００５４】
図１７は、式（２）と式（３）に従い、スケーリング率に応じて追い越しの発生するタイミングが変わる様子、及びＳＶＳ信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図１７から分かるように、画像処理部５にて等倍処理或いは縮小処理される場合、入力されるＩＨＳ信号が１ラインから２４０ラインまでの間の時に追い越しが発生する。次に、画像処理部５にて拡大処理されて入力フレームメモリ１からの画像データの読み出し速度が緩やかになり、入力フレームメモリ１への書き込み速度と入力フレームメモリ１からの読み出し速度が同じになるまでは、１ラインを下限とし、追い越しの発生する範囲が狭まっていく。更に拡大率が大きくなり、入力フレームメモリ１への書き込み速度よりも入力フレームメモリ１からの読み出し速度が遅くなると、７２０ラインを上限に追い越しの発生する範囲は広がっていくこととなる。
【００５５】
このように、スケーリング率に応じて追い越しの発生するタイミングが変わってしまう。これによる追い越しの発生を回避するため本実施例ではスケーリング率を考慮してＳＶＳ信号の位相を調整している。
【００５６】
再び図１に戻ると、内部同期信号生成部６は、図１７に示すようにグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することとなる。図２に示した本実施例での内部同期信号生成部６にて、内部同期信号（ＳＶＳ，ＳＨＳ，ＳＣＬＫ）の生成される様子について説明する。まずＰＬＬ６４では、外部から入力される基準クロック信号をＣＰＵ８から設定される内部タイミング情報に含まれるクロックタイミング情報に従って逓倍することでＳＣＬＫ信号を生成する。内部水平同期信号生成部６１では、ＣＰＵ８から設定される内部タイミング情報に含まれる水平タイミング情報に従ってＳＣＬＫ信号を分周することで、ＳＨＳ信号を周期的に生成する。入力水平同期信号カウント部６２では、入力されるＩＨＳ信号の発生回数を計数して出力する。その計数値はＩＶＳ信号により“０”に初期化される。内部垂直タイミング調整部（１）６３では、ＣＰＵ８から設定されるスケーリング率情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図１７に示すようにＳＶＳ信号を生成する際のＩＨＳ信号の計数値を求め、内部垂直同期信号生成部６５へ出力する。図１７に示した例では、内部垂直タイミング調整部（１）６３には垂直タイミング情報として入力される画像データのライン数（７２０）が設定され、その値をスケーリング率に応じて除算して内部垂直同期信号生成部６５へ出力するものとする。即ちスケーリング率が２倍に設定されるまでは“３６０”の値を出力し、２倍から３倍までの範囲では“７２０”を“３”で除した“２４０”の値を出力する。このように内部垂直タイミング調整部（１）６３は単純な除算器で構成することができ、これにより図１７でグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することが可能となる。内部垂直信号同期生成部６５では、内部垂直タイミング調整部（１）６３から出力される値と入力水平同期信号カウント部６２での計数値が揃った時に、内部水平同期信号生成部６１にて生成されるＳＨＳ信号に同期してＳＶＳ信号を出力することとなる。
【００５７】
以上に説明したように、ＣＰＵ８により設定されるスケーリング率情報に応じて入力フレームメモリ１から読み出される画像データのタイミングが変わるような場合において、ＣＰＵ８により設定されるスケーリング率情報に応じて図１７に示すように内部同期信号生成部６にて生成されるＳＶＳ信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。
【００５８】
（実施例２）
実施例１では、図１に示される画像信号処理装置の構成例において、ＳＶＳ信号が入力されるＩＶＳ信号に同期して生成され、ＩＶＳ信号のタイミングで入力された１フレーム分の画像データを入力フレームメモリ１へ書き込み、書き込まれた１フレーム分の画像データをＳＶＳ信号のタイミングで読み出すというように、同期化されたタイミングで１フレーム毎の書き込みと読み出しが行われるようなケースを示した。特にそのようなケースにおいても、スケーリング率に応じてメモリからの読み出しタイミングが変わることで追い越しが発生する様子について説明を行い、ＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避する構成について説明を行った。
【００５９】
ここでＳＶＳ信号は出力同期信号生成部７にて生成されるＯＶＳ信号に同期して生成することも可能である。このようなケースにおいても、スケーリング率によって追い越しの発生するタイミングが変化するため、スケーリング率に応じて追い越しが発生し得る。
【００６０】
本実施例では、ＳＶＳ信号を出力同期信号生成部７にて生成されるＯＶＳ信号に同期して生成する場合において、ＳＶＳ信号の発生タイミングを調整することで追い越しの発生
を回避する構成の例を示す。
【００６１】
図３は、本実施例での画像信号処理装置の一構成例を示したものである。図３において、内部同期信号生成部６は出力同期信号生成部７にて生成される同期信号（ＯＶＳ，ＯＨＳ）からＳＶＳ信号を生成して出力する。本例においては、入力されるＩＶＳ信号とＳＶＳ信号とは非同期となるため、入力信号処理部２では図１４で説明したような追い越し回避処理が行われることとなる。
【００６２】
図１８に、本実施例での入力信号処理部２の一構成例を示す。図１８において、２４は、入力される同期信号と内部同期信号生成部６にて生成された内部同期信号、及びＣＰＵ８から設定される入力判定閾値情報に従い、入力フレームメモリ１から読み出された画像データにおいて追い越しが発生するか否かの判定を行う追い越し判定部である。追い越し判定部２４では、内部同期信号生成部６にて生成されたＳＶＳ信号と出力同期信号生成部７にて生成されたＯＶＳ信号との関係がＣＰＵ８から設定される入力判定閾値情報の条件を満足するかどうかの判定で追い越し発生の有無を判断し、追い越し検知情報としてフレームメモリ制御部２３へ出力する。フレームメモリ制御部２３では、追い越し判定部２４にて追い越しの発生が予測された場合には、図１４で説明したような追い越し回避処理を行うこととなる。図１８で示した入力信号処理部２におけるそれ以外の構成に関しては、図１２で説明した実施例１での入力信号処理部２と同じものとなる。
【００６３】
次に、出力フレームメモリ３へは、内部同期信号生成部６にて生成されたＳＶＳ信号と出力同期信号生成部７にて生成されたＯＶＳ信号とのタイミングでそれぞれ１フレーム毎の書き込みと読み出しが行われ、ＳＶＳ信号とＯＶＳ信号とは同期関係が保たれるため、本例での出力信号処理部４においては、図１９に示すように、図１３で示した実施例１での出力信号処理部４の構成例に対して追い越し判定部４４が不要となる。ところが、出力フレームメモリ３から読み出す画像データにおいて追い越しが発生し得るケースがある。出力フレームメモリ３から読み出す画像データにおいて追い越しが発生するケースについて、図２０乃至図２２に具体的な例を挙げて説明する。
【００６４】
図２０において、表示部９へ出力される画像データは７２０ラインの情報を有する画像データである。内部同期信号生成部６では１０８０ラインを処理できるタイミングの同期信号が生成される。図２０−（Ａ）は入力された画像データを画像処理部５にて等倍処理或いは拡大処理される場合の様子を示す図である。図２０−（Ｂ）は入力された画像データを画像処理部５にて１／４倍に縮小処理される場合の様子を示す図である。
【００６５】
画像処理部５にて等倍処理或いは拡大処理される場合、図９及び図１０で示したように、画像処理部５からは画像データがＥＮＢ信号と共にＳＨＳ信号のタイミングで連続して出力信号処理部４に出力される。従って図２０−（Ａ）に示すように、画像処理部５から出力される画像データはＳＶＳ信号の周期で発生する１０８０ライン分のＳＨＳ信号の１ラインから７２０ラインまでの期間で７２０ライン分の画像データが出力フレームメモリ３に書き込まれ（太い実線）る。一方、読み出しプロセスにおいてはＯＶＳ信号の周期で７２０ライン分の画像データが読み出されることとなる（細い実線）。ここでＳＶＳ信号は、表示部９へ出力される画像データがＬ１ラインとなった時点で発行され、この関係を保ってＳＶＳ信号が発行されるため出力フレームメモリ３から読み出した画像データにおいて追い越しは発生しない。
【００６６】
次に、画像処理部５にて１／４倍に縮小処理される場合、図１１に示したように、ＳＨＳ信号の４回に１回の割合で画像処理部５からＥＮＢ信号と共に画像データが出力信号処理部４に対して出力される。即ち画像処理部５では、図２０−（Ｂ）に太い実線で示すように、入力信号処理部２から出力される１０８０ライン分の画像データから２７０ライン
分の画像データを生成して出力信号処理部４に出力する。これに応じて出力信号処理部４ではＳＶＳ信号の周期で２７０ライン分の画像データを出力フレームメモリ３へ書き込むこととなる。ここで、図２０−（Ａ）と同様に表示部９へ出力される画像データがＬ１ラインとなった時点でＳＶＳ信号が発行される場合、出力フレームメモリ３から読み出した画像データのＸラインにおいて、毎フレームで追い越しが発生してしまうこととなる。即ち、スケーリング率によって書き込みの速度が変わることで追い越しの発生するタイミングが変わり、同期しているタイミングでフレームメモリへの書き込みと読み出しが行われるにも関わらず、追い越しが発生してしまうこととなる。図２１は、図２０に示したタイミングで追い越しの発生する範囲を図示したものである。画像処理部５にて等倍処理或いは拡大処理される場合、図２１−（Ａ）に示すグレーの範囲で出力フレームメモリ３からの読み出しが行われた場合、追い越しが発生する。即ち、表示部９へ出力される画像データが１ラインからＬＸラインまでの範囲でＳＶＳ信号が生成された場合、追い越しが発生する。ここで、ＬＸの値は出力フレームメモリ３への書き込み速度と読み出し速度が同じになるまでは、スケーリング率に応じて次式で求めることができる。
【数４】
2006267663.tif 000006
【００６７】
ここで式（４）は、実施例１で示した式（２）に対し、スケーリング率を逆数で処理したものと等価となる。
【００６８】
次に、図２０−（Ｂ）のように１／４倍に縮小される場合、追い越しの発生する範囲は図２１−（Ｂ）に示すグレーの範囲となり、表示部９へ出力される画像データが７２０ラインからＬＹライン（ここでは２７０ライン）までの範囲でＳＶＳ信号が生成された場合に追い越しが発生する。ここでＬＹの値は次式で求めることができる。
【数５】
2006267663.tif 000007
【００６９】
ここで式（５）は、実施例１で示した式（３）に対し、スケーリング率を逆数で処理したものと等価となる。
【００７０】
図２２は、式（４）と式（５）に従い、スケーリング率に応じて追い越しの発生するタイミングが変わる様子、及びＳＶＳ信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図２２から分かるように、画像処理部５にて等倍処理或いは拡大処理される場合、表示部９へ出力されるＯＨＳ信号が１ラインから２４０ラインまでの間の時に追い越しが発生する。次に、画像処理部５にて縮小処理されて出力フレームメモリ３への画像データの書き込み速度が緩やかになり、出力フレームメモリ３への書き込み速度と出力フレームメモリ３からの読み出し速度が同じになるまでは、１ラインを下限とし、追い越しの発生する範囲が狭まっていく。更に縮小率が大きくなり、出力フレームメモリ３からの読み出し速度よりも出力フレームメモリ３への書き込み速度が遅くなると、７２０ラインを上限に追い越し発生する範囲は広がっていくこととなる。
【００７１】
このように、スケーリング率に応じて追い越しの発生するタイミングが変わってしまう。本実施例では、スケーリング率を考慮してＳＶＳ信号の位相を調整することで追い越しの発生を回避している。
【００７２】
再び図３に戻ると、内部同期信号生成部６は、図２２に示すようにグレーに塗りつぶさ
れた追い越しの発生する範囲を避けてＳＶＳ信号を生成することとなる。図４に示した本実施例での内部同期信号生成部６にて、内部同期信号（ＳＶＳ，ＳＨＳ，ＳＣＬＫ）の生成される様子について説明する。出力水平同期信号カウント部６６では、出力同期信号生成部７にて生成されたＯＨＳ信号の発生回数を計数して出力する。その計数値はＯＶＳ信号により“０”に初期化される。内部垂直タイミング調整部（２）６７では、ＣＰＵ８から設定されるスケーリング率情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図２２に示すようにＳＶＳ信号を生成する際のＯＨＳ信号の計数値を求め、内部垂直同期信号生成部６５へ出力する。図２２に示した例では、内部垂直タイミング調整部（２）６７には垂直タイミング情報として入力される画像データのライン数（７２０）が設定され、その値をスケーリング率に応じて乗算して内部垂直同期信号生成部６５へ出力するものとする。即ちスケーリング率が１／２倍に設定されるまでは“３６０”の値を出力し、１／２倍から１／３倍までの範囲では“７２０”に“１／３”を掛けた“２４０”の値を出力する。このように内部垂直タイミング調整部（２）６７は単純な乗算器で構成することができ、これにより図２２でグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することが可能となる。内部垂直信号同期生成部６５では、内部垂直タイミング調整部（２）６７から出力される値と出力水平同期信号カウント部６６での計数値が揃った時に、内部水平同期信号生成部６１にて生成されるＳＨＳ信号に同期してＳＶＳ信号を出力することとなる。これによりＯＶＳ信号に対するＳＶＳ信号の相対的な位相差が調整されて追い越しが回避される。
【００７３】
以上に説明したように、ＯＶＳ信号に同期してＳＶＳ信号を生成する場合においても、ＣＰＵ８により設定されるスケーリング率情報に応じて画像処理部５から出力される画像データのタイミングが変わり、追い越しの発生するタイミングが変わることとなるが、ＣＰＵ８により設定されるスケーリング率情報に応じて図２２に示すように内部同期信号生成部６にて生成されるＳＶＳ信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。
【００７４】
（実施例３）
実施例１及び実施例２では、同期したタイミングでフレームメモリから１フレーム分の画像データの書き込みと読み出しを行う際にも、画像処理部５で行われる解像度変換処理によって追い越しの発生するタイミングが変わってしまい、追い越しが発生する様子について説明を行い、更にＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行った。
【００７５】
ところが、追い越しの発生するタイミングが変わる要因は、画像処理部５で行われる解像度変換処理以外にも存在する。
【００７６】
本実施例では、入力されるＩＶＳ信号に同期してＳＶＳ信号を生成する場合において、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について説明を行い、更にＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行う。
【００７７】
まず、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について、図１５乃至図１６及び図２３乃至図２５に具体的な例を挙げて説明する。
【００７８】
図１５−（Ｂ）では、入力された画像データが画像処理部５にて４倍に拡大処理される場合に追い越しが発生する様子を示し、その際の追い越しの発生する範囲を図１６−（Ｂ）に示した。ここで、図１５−（Ｂ）及び図１６−（Ｂ）に示したタイミングは、入力された１ラインから２７０ラインまでの画像データを画像処理部５にて４倍に拡大処理する
場合のものである。入力された４５１ラインから７２０ラインまでの画像データを画像処理部５にて４倍に拡大処理する場合、入力フレームメモリ１から読み出される画像データは図２３に太い実線で示すように４５１ラインから７２０ラインまでの画像データを読み出すこととなる。ここで入力フレームメモリ１に対しては、４５１ラインから７２０ラインまでの画像データを書き込むとしても、１ラインから７２０ラインまでの画像データを書き込み、読み出す際に４５１ラインから７２０ラインまでの画像データを読み出すとしても、図２３に示したタイミングは同じとなる。この時の追い越しの発生する範囲は図２４に示すグレーの範囲となる。即ち、入力される画像データが１ラインから４５０ラインまでの範囲でＳＶＳ信号が生成された場合、追い越しが発生する。このように入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化することとなり、その様子を図２５に示す。図２５は、入力される画像データの取り込む領域に応じて追い越しの発生するタイミングが変わる様子、及びＳＶＳ信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図２５から分かるように追い越しの発生するタイミングは、入力される画像データの取り込み開始ラインに応じてシフトすることとなる。
【００７９】
具体的には、入力フレームメモリ１への書き込みのタイミングを規定する書き込みタイミング信号であるＩＶＳと読み出しのタイミングを規定する読み出しタイミング信号であるＳＶＳが図２３のような状態にある場合、読み出し開始位置が４５１ラインであれば追い越しは発生しないが、読み出し開始位置が１ラインであれば追い越しが発生してしまう。すなわち所定の位置（例えば１ライン）を規定位置にとって、その位置と読み出し開始位置の差が異なる２つの状態において、一方の状態では追い越しが発生しないように書き込みタイミング規定信号と読み出しタイミング規定信号の位相差が設定されていたとしても、他方の状態では同じ位相差では追い越しが発生し得る。これは読み出し終了位置と規定位置との差で見ても同様である。
【００８０】
このように、入力される画像データの取り込む領域に応じて追い越しの発生するタイミングが変わってしまう場合であっても、入力される画像データの取り込む領域を考慮してＳＶＳ信号を生成することで追い越しを回避することができる。
【００８１】
図５に示した本実施例での画像信号処理装置の構成例において、入力される画像データの取り込む領域に応じてＳＶＳ信号の発生タイミングが調整される様子について説明を行う。
【００８２】
図５では、図１で示した実施例１での画像信号処理装置の構成例に対し、内部同期信号生成部６へはＣＰＵ８から設定されるスケーリング率に代えて入力有効領域情報が入力され、内部同期信号生成部６では、図２５に示すようにグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することとなる。図５で示した画像信号処理装置におけるそれ以外の構成に関しては、図１で説明した実施例１での画像信号処理装置の構成例と同じものとなる。
【００８３】
次に、図６に示した本実施例での内部同期信号生成部６にて、内部同期信号（ＳＶＳ，ＳＨＳ，ＳＣＬＫ）の生成される様子について説明する。内部垂直タイミング調整部（３）６８では、ＣＰＵ８から設定される入力有効領域情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図２５に示すようにＳＶＳ信号を生成する際のＩＨＳ信号の計数値を求め、内部垂直同期信号生成部６５へ出力する。図２５に示した例では、内部垂直タイミング調整部（３）６８には垂直タイミング情報として“１８０”が設定され、その値に入力有効領域情報から求めた、入力される画像データの取り込み開始ラインを加算し、内部垂直同期信号生成部６５へ出力するものとする。即ち入力される画像データの取り込み開始ラインが“１０”の場合には“１９０”の値を出力し、“２０”の場合には
“２００”の値を出力する。このように内部垂直タイミング調整部（３）６８は単純な加減算器で構成され、これにより図２５でグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することが可能となる。内部垂直信号同期生成部６５では、内部垂直タイミング調整部（３）６８から出力される値と入力水平同期信号カウント部６２での計数値が揃った時に、内部水平同期信号生成部６１にて生成されるＳＨＳ信号に同期してＳＶＳ信号を出力することとなる。図６で示した内部同期信号生成部６におけるそれ以外の構成に関しては、図２で説明した実施例１での内部同期信号生成部６の構成例と同じものとなる。
【００８４】
以上に説明したように、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化するような場合において、入力される画像データの取り込む領域に応じて図２５に示すように内部同期信号生成部６にて生成されるＳＶＳ信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。ここで本例では、内部同期信号生成部６にて入力される画像データの取り込む領域に応じてＳＶＳ信号の発生タイミングを変えるとしたが、実施例１で説明したようにスケーリング率によって追い越しの発生するタイミングが変化することも考慮し、予めＣＰＵ８により設定されるスケーリング率情報に応じて図１７に示すように内部同期信号生成部６にて生成されるＳＶＳ信号の発生タイミングの値を求め、その値に対して更に入力される画像データの取り込む領域に応じたＳＶＳ信号の発生タイミングの調整を行うことで、より正確に追い越しの発生を回避することが可能となる。
【００８５】
（実施例４）
実施例３では、入力されるＩＶＳ信号に同期してＳＶＳ信号を生成する場合において、入力される画像データの取り込む領域によって追い越しの発生するタイミングが変化する様子について説明を行い、更にＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避する方法について説明を行った。
【００８６】
本実施例では、ＳＶＳ信号を出力同期信号生成部７にて生成されるＯＶＳ信号に同期して生成する場合において、画像処理部５にて処理された画像データの表示部９での表示位置によって追い越しの発生するタイミングが変化する様子について説明を行い、更にＳＶＳ信号の発生タイミングを調整することで追い越しの発生を回避する手段について説明を行う。
【００８７】
まず、画像処理部５にて処理された画像データの表示部９での表示位置によって追い越しの発生するタイミングが変化する様子について、図２０乃至図２１及び図２６乃至図２８に具体的な例を挙げて説明する。
【００８８】
図２０−（Ｂ）では、入力された画像データが画像処理部５にて１／４倍に縮小処理される場合に追い越しが発生する様子を示し、その際の追い越しの発生する範囲を図２１−（Ｂ）に示した。ここで、図２０−（Ｂ）及び図２１−（Ｂ）に示したタイミングは、入力された１０８０ラインの画像データを画像処理部５にて１／４倍に縮小処理し、画像処理部５にて縮小処理された２７０ラインの画像データを表示部９での１ラインから２７０ラインまでの範囲に表示する場合のものである。画像処理部５にて縮小処理された２７０ラインの画像データを表示部９での４５１ラインから７２０ラインまでの範囲に表示する場合、画像処理部５からは図２６に太い実線で示すように４５１ラインから７２０ラインまでの画像データが出力されて出力フレームメモリ３へ書き込まれることとなり、出力フレームメモリ３からは表示部９へ出力されるＯＨＳ信号が４５１ラインから７２０ラインとなる間で画像データが読み出されて、表示部９へ出力されることとなる。この時の追い越しの発生する範囲は図２７に示すグレーの範囲となる。即ち、表示部９へ出力される画像データが１ラインから４５０ラインまでの範囲でＳＶＳ信号が生成された場合、追い越
しが発生する。このように画像処理部５にて処理された画像データの表示部９での表示位置によって出力フレームメモリ３から画像データの読み出されるタイミングが変わることとなり、結果として追い越しの発生するタイミングが変化することとなる。その様子を図２８に示す。図２８は、画像処理部５にて処理された画像データの表示部９での表示位置に応じて追い越しの発生するタイミングが変わる様子、及びＳＶＳ信号を発生するタイミングの一例を示したものであり、グレーに塗りつぶされた範囲が追い越しの発生する範囲である。図２８から分かるように追い越しの発生するタイミングは、画像処理部５にて処理された画像データの表示部９での表示位置に応じてシフトすることとなる。
【００８９】
具体的には、出力フレームメモリ３への書き込みのタイミングを規定する書き込みタイミング信号であるＳＶＳと読み出しのタイミングを規定する読み出しタイミング信号であるＯＶＳが図２３のような状態にある場合、書き込み開始位置が４５１ラインであれば追い越しは発生しないが、書き込み開始位置が１ラインであれば追い越しが発生してしまう。すなわち所定の位置（例えば１ライン）を規定位置にとって、その位置と書き込み開始位置の差が異なる２つの状態において、一方の状態では追い越しが発生しないように書き込みタイミング規定信号と読み出しタイミング規定信号の位相差が設定されていたとしても、他方の状態では同じ位相差では追い越しが発生し得る。これは書き込み終了位置と規定位置との差で見ても同様である。
【００９０】
このように、画像処理部５にて処理された画像データの表示部９での表示位置に応じて追い越しの発生するタイミングが変わってしまうが、画像処理部５にて処理された画像データの表示部９での表示位置（メモリへの書き込み開始位置もしくは書き込み終了位置）を考慮してＳＶＳ信号を生成することで追い越しを回避することができる。
【００９１】
図７に示した本実施例での画像信号処理装置の構成例において、入力される画像データの取り込む領域に応じてＳＶＳ信号の発生タイミングが調整される様子について説明を行う。
【００９２】
図７では、図３で示した実施例２での画像信号処理装置の構成例に対し、内部同期信号生成部６へはＣＰＵ８から設定されるスケーリング率に代えて表示領域情報が入力され、内部同期信号生成部６では、図２８に示すようにグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することとなる。図７で示した画像信号処理装置におけるそれ以外の構成に関しては、図３で説明した実施例２での画像信号処理装置の構成例と同じものとなる。
【００９３】
次に、図８に示した本実施例での内部同期信号生成部６にて、内部同期信号（ＳＶＳ，ＳＨＳ，ＳＣＬＫ）の生成される様子について説明する。内部垂直タイミング調整部（４）６９では、ＣＰＵ８から設定される表示領域情報と、内部タイミング情報に含まれる垂直タイミング情報とから、図２８に示すようにＳＶＳ信号を生成する際のＯＨＳ信号の計数値を求め、内部垂直同期信号生成部６５へ出力する。図２８に示した例では、内部垂直タイミング調整部（４）６９には垂直タイミング情報として“１８０”が設定され、その値に表示領域情報から求めた、画像処理部５にて処理された画像データの表示部９での表示開始ラインを加算し、内部垂直同期信号生成部６５へ出力するものとする。即ち画像処理部５にて処理された画像データの表示部９での表示開始ラインが“１０”の場合には“１９０”の値を出力し、“２０”の場合には“２００”の値を出力する。このように内部垂直タイミング調整部（４）６９は単純な加減算器で構成され、これにより図２８でグレーに塗りつぶされた追い越しの発生する範囲を避けてＳＶＳ信号を生成することが可能となる。内部垂直同期信号生成部６５では、内部垂直タイミング調整部（４）６９から出力される値と出力水平同期信号カウント部６６での計数値が揃った時に、内部水平同期信号生成部６１にて生成されるＳＨＳ信号に同期してＳＶＳ信号を出力することとなる。図８
で示した内部同期信号生成部６におけるそれ以外の構成に関しては、図４で説明した実施例２での内部同期信号生成部６の構成例と同じものとなる。
【００９４】
以上に説明したように、画像処理部５にて処理された画像データの表示部９での表示位置によって追い越しの発生するタイミングが変化するような場合において、画像処理部５にて処理された画像データの表示部９での表示位置に応じて図２８に示すように内部同期信号生成部６にて生成されるＳＶＳ信号の発生タイミングを変えることで、追い越しの発生を回避することが可能となる。ここで本例では、内部同期信号生成部６にて画像処理部５にて処理された画像データの表示部９での表示位置に応じてＳＶＳ信号の発生タイミングを変えるとしたが、実施例２で説明したようにスケーリング率によって追い越しの発生するタイミングが変化することも考慮し、予めＣＰＵ８により設定されるスケーリング率情報に応じて図２２に示すように内部同期信号生成部６にて生成されるＳＶＳ信号の発生タイミングの値を求め、その値に対して更に画像処理部５にて処理された画像データの表示部９での表示位置に応じたＳＶＳ信号の発生タイミングの調整を行うことで、より正確に追い越しの発生を回避することが可能となる。
【００９５】
なお以上述べた各実施例においては、スケーリング率を読み出しの速度もしくは書き込みの速度を示す情報として用い、また有効領域や表示領域を読み出し開始位置と規定位置との差もしくは読み出し終了位置と規定位置との差もしくは書き込み開始位置と規定位置との差もしくは書き込み終了位置と規定位置との差を示す情報として用いた。上記速度や上記差を示すことができる値としては、直接的もしくは間接的にそれらを示すことができればよいので種々の情報を用いることができる。
【図面の簡単な説明】
【００９６】
【図１】本発明のタイミング調整回路を含む画像信号処理装置の構成例を示すブロック図。
【図２】タイミング調整回路としての役目を備える内部同期信号生成部の構成例を示すブロック図。
【図３】本発明のタイミング調整回路を含む画像信号処理装置の別の構成例を示すブロック図。
【図４】タイミング調整回路としての役目を備える内部同期信号生成部の別の構成例を示すブロック図。
【図５】本発明のタイミング調整回路を含む画像信号処理装置の別の構成例を示すブロック図。
【図６】タイミング調整回路としての役目を備える内部同期信号生成部の別の構成例を示すブロック図。
【図７】本発明のタイミング調整回路を含む画像信号処理装置の別の構成例を示すブロック図。
【図８】タイミング調整回路としての役目を備える内部同期信号生成部の別の構成例を示すブロック図。
【図９】画像信号処理装置で画像データの等倍処理される際の様子を示すタイミングチャート図。
【図１０】画像信号処理装置で画像データの拡大処理される際の様子を示すタイミングチャート図。
【図１１】画像信号処理装置で画像データの縮小処理される際の様子を示すタイミングチャート図。
【図１２】入力信号処理部の構成例を示すブロック図。
【図１３】出力信号処理部の構成例を示すブロック図。
【図１４】追い越しの発生と、追い越しの回避される様子を示す模式図。
【図１５】拡大処理により追い越しの発生するタイミングの変わる様子を示す模式図。
【図１６】拡大処理により追い越しの発生する範囲の変わる様子を示す模式図。
【図１７】拡大処理により内部同期信号生成部にて生成される同期信号の生成タイミングの変わる様子を示す模式図。
【図１８】入力信号処理部の別の構成例を示すブロック図。
【図１９】出力信号処理部の別の構成例を示すブロック図。
【図２０】縮小処理により追い越しの発生するタイミングの変わる様子を示す模式図。
【図２１】縮小処理により追い越しの発生する範囲の変わる様子を示す模式図。
【図２２】縮小処理により内部同期信号生成部にて生成される同期信号の生成タイミングの変わる様子を示す模式図。
【図２３】入力される画像データの取り込む領域により追い越しの発生するタイミングの変わる様子を示す模式図。
【図２４】入力される画像データの取り込む領域により追い越しの発生する範囲の変わる様子を示す模式図。
【図２５】入力される画像データの取り込む領域により内部同期信号生成部にて生成される同期信号の生成タイミングの変わる様子を示す模式図。
【図２６】表示位置により追い越しの発生するタイミングの変わる様子を示す模式図。
【図２７】表示位置により追い越しの発生する範囲の変わる様子を示す模式図。
【図２８】表示位置により内部同期信号生成部にて生成される同期信号の生成タイミングの変わる様子を示す模式図。
【符号の説明】
【００９７】
１    入力フレームメモリ
２    入力信号処理部
３    出力フレームメモリ
４    出力信号処理部
５    画像処理部
６    内部同期信号生成部
７    出力同期信号生成部
８    ＣＰＵ
９    表示部
２１，４１    デュアルポートメモリ
２２，４２    有効領域判定部
２３，４３    フレームメモリ制御部
２４，４４    追い越し判定部
６１    内部水平同期信号生成部
６２    入力水平同期信号カウント部
６３，６７，６８，６９    内部垂直タイミング調整部
６４    ＰＬＬ
６５    内部垂直同期信号生成部
６６    出力水平同期信号カウント部
【図１】
2006267663.tif 000008
【図２】
2006267663.tif 000009
【図３】
2006267663.tif 000010
【図４】
2006267663.tif 000011
【図５】
2006267663.tif 000012
【図６】
2006267663.tif 000013
【図７】
2006267663.tif 000014
【図８】
2006267663.tif 000015
【図９】
2006267663.tif 000016
【図１０】
2006267663.tif 000017
【図１１】
2006267663.tif 000018
【図１２】
2006267663.tif 000019
【図１３】
2006267663.tif 000020
【図１４】
2006267663.tif 000021
【図１５】
2006267663.tif 000022
【図１６】
2006267663.tif 000023
【図１７】
2006267663.tif 000024
【図１８】
2006267663.tif 000025
【図１９】
2006267663.tif 000026
【図２０】
2006267663.tif 000027
【図２１】
2006267663.tif 000028
【図２２】
2006267663.tif 000029
【図２３】
2006267663.tif 000030
【図２４】
2006267663.tif 000031
【図２５】
2006267663.tif 000032
【図２６】
2006267663.tif 000033
【図２７】
2006267663.tif 000034
【図２８】
2006267663.tif 000035