(57)【要約】【課題】ｃｏｍｍｏｎとなるＧＮＤの弱い状態（ＧＮＤ間にインピーダンスの発生するような）下において発生していたクロストークやグランドバウンスによる論理反転・発振等を回避することができるデータ転送方式を提供すること。【解決手段】送信側領域と受信側領域との領域を持ち、送信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、受信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、前記調整クロック制御手段に対して制御パラメータを設定する調整クロック制御指示手段をシステム中に具備する。【選択図】図１
2006033300.tif 000002
【特許請求の範囲】
【請求項１】
送信側領域と受信側領域との領域を持ち、送信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、受信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、前記調整クロック制御手段に対して制御パラメータを設定する調整クロック制御指示手段をシステム中に具備したことを特徴とするデータ転送方式。
【請求項２】
前記調整クロック制御手段とは、基準クロックに対するＰＬＬ回路を含み、前記ＰＬＬ中ＶＣＯ出力であるクロックに対して遅延量を付加する遅延手段と、前記遅延手段に対して、付加する遅延量を指示するレジスタとを具備し、前記レジスタには、前記調整クロック制御指示手段より設定がなされることを特徴とする請求項１記載のデータ転送方式。
【請求項３】
送信側領域と受信側領域との領域を持ち、複数（又は単一）の信号線を一纏まりとし、それを複数纏まりで同時に送受信するデータ転送方式であり、前記送信側領域の信号送信端において、各纏まり間での信号の変化点が調整によりずらされていることを特徴とするデータ転送方式。
【請求項４】
送信側領域と受信側領域との領域を持ち、複数（又は単一）の信号線を一纏まりとし、それを複数纏まりで同時に送受信するデータ転送方式であり、任意に調整した受信側調整クロックのタイミングによって前記送信側送信信号を受信することを特徴とするデータ転送方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送受信間のデータ転送方法に係り、より詳細には、クロック信号の変化点を基準として複数の信号線の状態により表現されるデータ値を通信することを目的としたデータ転送方式であり、送信手段・受信手段各々又は何れかを持つ複数の処理手段の間でデータ送受信を行うためのデータ転送方式に関するものである。
【背景技術】
【０００２】
電気信号によるデータ転送について記述する。共通クロックの変化点を軸とした従来同期転送方式では、送受信されるデータは前記共通クロックの変化点前後では確定している必要がある（ｓｅｔｕｐ／ｈｏｌｄ）。
【０００３】
従来データ転送方式には、複数信号線を並列に配線したパラレル転送が知られている。この転送方式における同期転送では、複数本のデータ線を基準となるクロック（又はストローブ信号等ステータス信号）と共に配線し、同時に転送する。又、他のデータ転送方式には、単一の又は一対（差動信号等）の信号線によるシリアル転送が知られている。該シリアル転送方式では、クロック線を用いずに受信側でデータ線の変化から同期クロックを再生する方式を採るものもある。
【０００４】
ＡＴＡＰＩやＳＣＳＩ等又はＩＥＥＥ１２８４等パラレル転送方式が有名である。その他にも、例えばデジタルスチルカメラ等に最近搭載されるＣＣＤ、ＣＭＯＳ等のフィルムサイズのセンサにおいては、例えば１０ｂｉｔや１２ｂｉｔデータを２ｃｈや４ｃｈ等、多ｃｈａｎｎｅｌに分割してパラレルに読み出す時のＡ／Ｄ出力からＤＳＰへの入り口においてｍｕｌｔｉ−ｃｈａｎｎｅｌの接続が行われたりする。
【０００５】
前記シリアル転送方式においても、（一対の接続をｍｕｌｔｉ−ｃｈａｎｎｅｌと見たときの）複数ｃｈａｎｎｅｌを並列に施したｍｕｌｔｉ−ｃｈａｎｎｅｌでの接続が行われる場合がある。
【０００６】
これら、基準クロックに対して複数データ線を転送する様な転送方式では、１ｃｙｃｌｅに転送可能なデータ数は多いが、送受信間の遅延に因る各信号線の変化点のバラツキや、基板構成の不備から来るＧＮＤ強度の不足という問題が存在した。
【０００７】
前者の各信号線の変化点のバラツキは、例えば各線ごとの遅延量の違いに因る。これは、通信速度の上限を制限する問題になる。又、ＧＮＤ強度の点から見ると、それは転送速度の高低に拘らず、クロストークや発振といった現象をも引き起こし、デジタル回路のシステム成立を邪魔する存在にも成り兼ねない。
【０００８】
送受信間で複数クロックを持つ回路システムにおいては、２チャンネル（多チャンネル）間のＣＬＫのずれを平均化した時間基準信号を作り出し、ＰＬＬを掛ける構成にてジッタを低減する提案がなされている（特開H11-355262  クロック制御方法および回路: 日本電気株式会社）が、信号変化点のバラツキや、GND 強度に起因する問題点に対しては何ら効果は無い。
【０００９】
【特許文献１】特開平１１−３５５２６２号公報
【特許文献２】特開平１０−１５５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
最近の高速処理を前提として組まれたシステム上では、モジュール間の通信においてもバス帯域の向上が求められ、パラレル転送でのバス幅も増大している。一例を挙げれば、前記デジタルスチルカメラにおけるセンサ出力データの多ｃｈａｎｎｅｌ化に伴い、Ａ／Ｄ−ＤＳＰ間のデジタル接続が例えば１２ｂｉｔデジタルデータの８ｃｈ同時出力のような状態になったことを指す。
【００１１】
又、シリアル転送においても、多ｃｈａｎｎｅｌにデータを分けてから、一度に転送することもある。複数のシリアル転送を並列にさせるといった（多ｃｈａｎｎｅｌシリアル）方式も提案されているのは前述の通りである。
【００１２】
現在、省電力化のため、信号の駆動電圧は小さい方向になってはきているが、バス幅の増加は前に指摘したＧＮＤ強度の問題を顕著にしている。つまり、従来の転送手段のように各データ線を同一の変化点で変化させていたのでは、バス帯域の向上に繋がらない。
【００１３】
図２は上述の従来転送手段における問題点図示であり、ＧＮＤ強度の問題点を指摘している。図は基本クロックに対してｖａｌｉｄであるｓｔａｔｕｓ時の各データ線（ｄａｔａ＿１〜ｄａｔａ＿ｎ）を転送するものである。
【００１４】
データ線を制御する回路構成は、前記基本クロックと同一（又は逓倍）のものを扱うのが一般的である。前記データ線は、図２中のｓｔａｔｕｓ  ｖａｌｉｄ−ｖａｌｉｄ間に状態を遷移すれば良いが、同期設計を行う限りその変化点は前記クロックの変化点であり、回路上では伝播遅延や反射による波形の変化等が加味される。
【００１５】
例えば、ｄａｔａ＿１〜ｄａｔａ＿ｎ全ての信号が‘０’値（又は‘１’値）から‘１’値（又は‘０’値）へと状態遷移する場合には、送信端と受信端とのＧＮＤ間（図２中ＧＮＤ＿Ａ−ＧＮＤＢ）の電位差に比較的大きな振幅が現れる。ＣＯＭＭＯＮモードにおいて除去されるべきこの電位差は、例えばデータ線が双方向バス構成となっている場合に、入力データとしてフィードバックされ、それがそのまま出力に現れるといった、一種の発振状態を作り出すこともある。
【００１６】
図３は、データ線において、図３中ｄａｔａ＿２，ｄａｔａ＿４の遅延量が大きく、システムを成立させない問題点を図示している。例えば、送信側回路において状態確定後に幾つかのゲート（組み合わせ回路）を経由した場合には、伝播遅延が付加される。又、静電対策用容量負荷に限らず、高速動作のＩ／Ｆにおいては、基板に対する容量負荷等の慣性遅延も考慮しなければならない。不要輻射対策のフェライトやインピーダンス整合性のための抵抗による波形の整形も、遅延増加の原因となる。
【００１７】
以上述べてきたように、バスやｃｈａｎｎｅｌの信号線全てを、同一の（クロック）タイミングで変化させることはシステム達成の障害に成り得る（図２参照）し、又、そのように信号線を駆動しようとしても、信号線に付加される遅延量が又システム達成の障害に成り得る（図３参照）。
【００１８】
本発明は上記問題に鑑みてなされたもので、その目的とする処は、ｃｏｍｍｏｎとなるＧＮＤの弱い状態（ＧＮＤ間にインピーダンスの発生するような）下において発生していたクロストークやグランドバウンスによる論理反転・発振等を回避することができるデータ転送方式を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明は、送信側領域と受信側領域との領域を持ち、送信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、受信側領域中には調整クロック制御手段、同期データラッチ、調整クロック・データラッチを具備し、前記調整クロック制御手段に対して制御パラメータを設定する調整クロック制御指示手段をシステム中に具備したことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、従来変化点の等しいバス線（信号線）に対して任意の単位での信号毎（例えば、ｃｈａｎｎｅｌ毎) に変化点を離して送受信をする回路構成を実現することにより、ｃｏｍｍｏｎとなるＧＮＤの弱い状態（ＧＮＤ間にインピーダンスの発生するような）下において発生していたクロストークやグランドバウンスによる論理反転・発振等を回避することができる。
【００２１】
又、受信側調整クロックの遅延量を操作することにより、送受信間に発生した遅延量をキャンセルすることが可能となり、遅延量から律則される転送クロックの上限を改善し、更なる高速回路化を実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明は、送受信端でのデータの変化点を意図的にずらす制御を取り入れることで、バス帯域の向上を実現する。
【００２３】
図１は本発明要部ブロック図示である。
【００２４】
図１では、説明の簡素化のために、送信側・受信側に分けて一方向通信を図示している。本発明では、勿論双方向の通信について定義を拡張できることは言うまでもない。
【００２５】
図１中送信側モジュール１０１及び受信側モジュール１０２との間の通信関係における前述の課題を解決する。該モジュールの関係は、基板−基板間でも良く、基板上の素子−素子間と定義しても良い。図１中１０３は、前記モジュール１０１，１０２の調整クロック制御を指示するための調整ｃｌｋ制御指示手段である。
【００２６】
図１では、多チャンネル転送について表現している（１ｃｈ〜４ｃｈ）。勿論、３２ｂｉｔ幅データバスを、ｂｙｔｅ単位で区切ったものを各チャンネルに置き換えて考えることもできる。
【００２７】
前記送信側１０１では、転送以前（図１中同期データラッチ１０１４以前）の諸動作についてはｓｙｓｔｅｍ＿ｃｌｋ（又は、その有理数倍のｃｌｋ）を基に動作し、送信端手前の図１中調整ｃｌｋデータラッチ１０１５にて各チャンネルの調整クロックに乗り換えてデータ送信を行う。
【００２８】
各チャンネルの調整クロックとは、図１中１０１２の調整ｃｌｋ制御手段より出力されるクロックを指す。調整クロックと前記ｓｙｓｔｅｍ＿ｃｌｋの関係とは遅延量の差であり、各クロック間の変化点の位置関係はｓｙｓｔｅｍ＿ｃｌｋ上の任意の周期において変化しない。つまり、送信側出力データは、ｓｙｓｔｅｍ＿ｃｌｋ変化点に対して任意の遅延量を持った位置に変化点を持つデータとして送出される。
【００２９】
図１中１０２の受信側において送信側１０１出力データを受信するために、唯１本の転送クロックｔｒｎｓ＿ｃｌｋを送信する。受信側調整ｃｌｋ制御手段１０２２では、この転送クロックを受信して任意の調整クロックを生成する。ここでも、前記転送クロックと調整クロックとの関係は遅延量の差のみであり、各クロック間の変化点の位置関係は時間に関係なく固定的である。
【００３０】
図１中受信側１０２では、調整ｃｌｋデータラッチ１０２４にて、前記ｓｙｓｔｅｍ＿ｃｌｋに対して任意の遅延量を持った各チャンネルデータを各々調整クロックによって捕らえる。図１中１０２５は同期データラッチであり、該調整ｃｌｋデータラッチ１０２４出力を図中ｒｅｃ＿ｃｌｋに乗り換えるためのデータラッチである。
【００３１】
これら送信側１０１・受信側１０２及び調整ｃｌｋ制御指示手段１０３の連携により、前記多ｃｈａｎｎｅｌ転送における各データ変化点の重なりを回避し、基板上での発振やグラングバウンス（及びそれによる論理反転）といった現象を回避する。
【００３２】
又、受信側１０１の調整クロック出力を送信側調整クロック各々よりも微小に遅延操作することで、転送遅延によるデータ取り込みエラーの回避をすることも可能である。
【００３３】
＜実施の形態１＞
図４は図１を更に詳細に図示した例である。
【００３４】
図４は送信側・受信側４ｃｈａｎｎｅｌのデータ転送の例であり、各データ線は３２ｂｉｔ幅及びｗｒｉｔｅ／ｒｅａｄ  ｅｎａｂｌｅ等のｓｔａｔｕｓ線と、を有した例示である。図４中ｓｔａｔｕｓは、負論理選択としている。
【００３５】
図４中４０１は、前記１０１同様Ｓｙｓｔｅｍの送信側要部ブロックを示す。４０２は受信側要部ブロックであり、４０３はＭＰＵである。該ＭＰＵ４０３は別途メモリ（不図示）に展開された設定データを適宜クロックコントロールレジスタ４０１２，４０２２に転送・設定する。これらは、Ｉｎｉｔｉａｌ設定としてＳｙｓｔｅｍ立ち上げ時に一度行えば良い。該クロックコントロールレジスタには、各ｃｈａｎｎｅｌ毎に異なる前記調整クロックの遅延量を設定する。
【００３６】
図４中送信側４０１中には、前記クロックコントロールレジスタ４０１２の他に、該レジスタ設定値を基に調整クロックを作り出す遅延手段４０１３１〜４０１３４を具備し、又、基準クロックはＰＬＬ４０１１により逓倍され該遅延手段４０１３１〜４０１３４に出力される。
【００３７】
遅延手段内部では、基準クロックのイベント位置に対して逓倍クロックの任意の調整イベント位置により論理の反転を行い、基準クロックと同周期の、且つ、位相調整のされた調整クロックを搬出するものである。勿論、本実施の形態とは異なる遅延線や遅延ゲートを用いた調整を行っても良く、システムの求める調整精度により実施すれば良い。
【００３８】
本図では、逓倍クロックをＰＬＬ４０１１により生成している。ｓｙｓ＿ｃｌｋと転送クロックｔｒｎｓ＿ｃｌｋとを位相比較器４０１１１の入力としてその位相差をＬＰＦ４０１１２により取り出す。その変化分をＶＣＯ４０１１３が校正する様に逓倍クロックｍｕｌ＿ｃｌｋを出力する。ｍｕｌ＿ｃｌｋを分周してｓｙｓ＿ｃｌｋと同周期のクロックを作り出している。
【００３９】
送信側１０１内の他のブロック（左側・不図示）では、基準クロック（ｓｙｓ＿ｃｌｋ）又はそのｎ／ｍ等有理数倍のクロックで動作している。任意のドメインからの一纏まりのデータ（ｃｈａｎｎｅｌデータ）を複数並列に受信側へと転送するために、例えば、ｃｈａｎｎｅｌ１＿ｄａｔａは、Ｄ−ＦｌｉｐＦｌｏｐ（以降、「ＤＦＦ」又は「データラッチ」と表記）４０１４１へ、そのｓｔａｔｕｓは４０１４２へとｓｙｓ＿ｃｌｋで同期転送される。本図では４ｃｈａｎｎｅｌを図示しており、４０１４８までがそれに当たる。ｓｙｓ＿ｃｌｋのｔｉｍｉｎｇで転送された各ｃｈａｎｎｅｌ  ｄａｔａ／ｓｔａｔｕｓは、各々次段のＤＦＦにて各々の調整クロックへと乗り換えられる。図４中４０１５１〜４０１５８のＤＦＦ出力には、調整クロックに乗ったｃｈａｎｎｅｌ  ｄａｔａ／ｓｔａｔｕｓが乗る。
【００４０】
ｔｒｎｎｓ＿ｃｌｋは、前述の通りｓｙｓ＿ｃｌｋと同ｒａｔｅのＰＬＬ４０１１１出力のクロックである。受信側４０２では、ＤＦＦ４０２４１〜４０２４８が送信側よりのｃｈａｎｎｅｌ  ｄａｔａ／ｓｔａｔｕｓを受信する。該ＤＦＦは、ｃｈａｎｎｅｌ毎に調整クロックが入力されており、適宜受信に即した遅延量を持つクロックによって同期転送がなされる。該調整クロックは、前記ｔｒｎｓ＿ｃｌｋよりＰＬＬ４０２１にて生成された逓倍クロックを基に遅延手段４０２３１〜４０２３５を経て生成される。構成的には、送信側・受信側で等価である。
【００４１】
調整クロックで拾われた信号は、次段のＤＦＦ４０２５１〜４０２５８においてｄ１０＿ｒｃｌｋに同期する。更に、次段のＤＦＦ４０２６１〜４０２６８でｒｅｃ＿ｃｌｋに同期し、以降この共通クロックｒｅｃ＿ｃｌｋ（又はその有利数倍のクロック）で回路動作がなされる。
【００４２】
図６は前記送信側４０１内における送信データのＴｉｍｉｎｇ推移を示すＴｉｍｉｎｇ  ｃｈａｒｔである。図６中の波形の添字は、図４中の信号線名と同期した関係にある。
【００４３】
同期データラッチ（図４中４０１４１〜４０１４８）には、システムクロックｓｙｓ＿ｃｌｋで同期転送されたデータが格納される。データ線については、ｓｔａｔｕｓ線が有効なタイミング（図では負論理）で更新される。ｓｙｓ＿ｃｌｋの変化点を持つ同期データラッチ出力は、図に示す通り同一の変化点を持ち調整データラッチ（図４中４０１５１〜４０１５８）入力となる。
【００４４】
前記調整データラッチ（図４中４０１５１〜４０１５８）には、前記調整クロックｄ１１＿ｃｌｋ〜ｄ１４＿ｃｌｋが入力される。これら調整クロックは、前記遅延手段４０１３１〜４０１３４によって（ｓｙｓ＿ｃｌｋに対して）遅延量を持ったクロックであり、図６中では４逓倍クロック（図４中ＶＣＯ４０１１３出力）の立下りエッジを用いて生成している。どのエッジを用いるか（遅延量をどの様にするのか）は、前記クロックコントロールレジスタ４０１２に設定された情報に基づいて変更可能である。
【００４５】
図６中調整データラッチ出力波形（ｔｃｈｌ〜４＿［ｓｉｇｎａｌ］）は、変化点が分散されたことが確認できる。
【００４６】
図７は、前記受信側４０２内における受信データのＴｉｍｉｎｇ推移を示すＴｉｍｉｎｇ  ｃｈａｒｔである。図７中の波形の添字は、図４中の信号線名と同期した関係にある。
【００４７】
変化点の分散された受信側調整データラッチ４０２４１〜４０２４８入力データは、受信側調整クロックｄ１１〜４＿ｃｌｋの立ち上がりエッジでデータ確定される。該受信側調整クロックは、前記ＶＣＯ４０２１３出力による4 逓倍クロックｍｕｌ＿ｒｃｌｋの立ち上がりエッジを用いて生成している。前記ｍｕｌ＿ｒｃｌｋは、転送クロックｔｒｎｓ＿ｃｌｋと位相ロックしている。
【００４８】
調整データラッチ直前に、ｍｅｔａ−ｓｔａｂｌｅ回避のためのＤＦＦを数段設置しても良い。本実施の形態では、不図示とする。
【００４９】
調整データラッチ４０２４１〜４０２４８出力は、一旦移相クロックｄ１０＿ｃｌｋで同期化される。これは、受信側４０２の共通動作クロックｒｅｃ＿ｃｌｋの２逓倍の関係にある。細かいクロックで一旦捕らえることは、タイミングの調整に余裕ができるとともに、ｍｅｔａ−ｓｔａｂｌｅ対策にもなる。例えば、ｃｈａｎｎｅｌ１，２の信号群はｄ１０＿ｃｌｋｋ立ち上がりエッジに対して近い変化点を持つが、ここでｍｅｔａ−ｓｔａｂｌｅ状態が発生しても、次段への取り込み迄に安定状態へと推移することができる。
【００５０】
最終的には、変化点の一致した元の信号の位相関係を復元する（図６中ｃｈ１〜４＿［ｓｉｇｎａｌ］）。
【００５１】
本実施の形態では、前記ｒｅｃ＿ｃｌｋは受信側の基準となるｔｒｎｓ＿ｃｌｋとのＰＬＬ出力を充てている。この他に、前記ｄ１０＿ｅｃｌｋを分周したものをｒｅｃ＿ｃｌｋとしても良く、任意の逓倍クロックをｒｅｃ＿ｃｌｋとしても良い（但し、その場合には別途クロックの乗り換え用回路を要する）。このような設計の自由度は、送信側４０１−受信側４０２間の遅延（途中にバッファが入れば伝播遅延があり、基板容量による慣性遅延も考えられる）を吸収するように、ｄ１０＿ｒｃｌｋを遅らせて、それをそのままｒｅｃ＿ｃｌｋとすることで、ｓｅｔｕｐ／ｈｏｌｄの関係を改善し、回路全体の高速化（ＣＬＫのｕｐ）を可能とする。
【００５２】
本実施の形態では、対象となる信号群の単位をｃｈａｎｎｅｌ１〜４としているが、それを限定するものではない。例えば、ＣＰＵ  ＢＵＳ上のｎｉｂｂｌｅ（４ｂｉｔ）単位や、ｂｙｔｅ（８ｂｉｔ）単位、ｈａｌｆ＿ｗｏｒｄ単位に該構成を適用しても良い。
【００５３】
本実施の形態では、送信側・受信側を分離して記載・説明してきたが、データ転送の形態をこれに限定するものではない。本提案が、双方向通信に対しても有効であることは言うまでもない。
【００５４】
＜実施の形態２＞
本実施の形態では、実際にデジタルスチルカメラの撮像処理側デジタルデータにおいて、本発明を適用した場合について言及する。
【００５５】
先ず、本発明の特徴である要部ブロック図について説明する。
【００５６】
図５は本発明要部ブロック図である。図５中５０１が送信側に当たり、５０２が受信側である。５０３が調整クロックコントロールレジスタ５０１２，５０２２を設定するＭＰＵであり、大きくはこの３つのモジュールを含み要部と成す。
【００５７】
入力データは、ｃｈａｎｎｅｌ１〜４までの４つの１２ｂｉｔデータであり、他に該データの任意のクロックにおける有効・無効を示すｖａｌｉｄ信号を同時に伝達する。
【００５８】
送信側５０１中５０１１はＰＬＬであり、先の実施の形態と同様である。又、５０１２，５０１３１〜５０１３４も同様の動作である。同期データラッチ５０１４１〜５０１４５はｓｙｓ＿ｃｌｋでデータをサンプルするＤＦＦであり、ｖａｌｉｄ信号の状態如何を問わない。受信側の後段で、ｖａｌｉｄ選択時に有効データを取りこぼさないという約束の上に成り立つシステムである。
【００５９】
図５中５０１５１〜５０１５５は、調整クロック・データラッチであり、前記５０１３１〜５０１３４の調整クロック出力によりサンプルするＤＦＦである。但し、ｖａｌｉｄ信号自体は、そのままｓｙｓ＿ｃｌｋでサンプリングされたものが転送される。
【００６０】
図５において、５０２は、前述のように受信側要部ブロックである。こちらも、ｃｈｌ＿ｄａｔａ〜ｃｈ４＿ｄａｔａ受信路については前述のようなシーケンスを踏襲する。ｖａｌｉｄ信号については、逓倍クロック（ｄ１０＿ｒｃｌｋ）で拾うが、最終的にはｒｅｃ＿ｃｌｋでサンプルしたものと同様になる。よって、該回路のタイミング関係も、前記実施の形態と同様の関係になるので、説明を省略する。
【００６１】
図８は図５の要部ブロックを含むデジタルスチルカメラへの適用例である。
【００６２】
図８において、８０１はイメージャであり、ここから光学信号を電気信号として取り出す。本図では、フィルムサイズ等の大型センサを想定しており、出力信号も４ｃｈａｎｎｅｌ出力としている。又、８０２は該４ｃｈａｎｎｅｌの出力信号に対するＣＤＳ／ＡＧＣであり、Ａ／Ｄ変換を掛ける前処理を施す。８０３は前記Ａ／Ｄ変換器であり、ここまでがアナログ信号で処理される部分である。
【００６３】
デジタル化された４ｃｈデータ信号は、前記送信側５０１に入力される。ここまでの同期は、８０４のＴＧ回路（Timing Genarator）により制御される。同ＴＧ８０４からのｓｙｓ＿ｃｌｋ及びｖａｌｉｄ信号を取り込み、後段への基準としている。
【００６４】
ｃｈ１〜ｃｈ４のデータ信号は、前記調整クロックにより遅延された変化点を持つ信号へと変換されて前記受信側５０２へと送信される。該送信側５０１と受信側５０２との位置関係は、同一基板上でも良いし、フレキを挟んだ別基板同士でも良い。特に後者では、ＧＮＤ間にインピーダンスを持つことになるので、本提案による効果は大きい。
【００６５】
送信されたデータは、前記受信側５０２にて受信され、調整クロックによる変化点操作調整は元に戻される。図８中８０５は４ｃｈａｎｎｅｌデータを、本来の１ｃｈａｎｎｅｌ（ｒａｓｔｅｒ）データへと戻すマージ手段である。該手段を経て、データは本来のフレーム走査順となる。図８中８０６は、イメージャ８０１からのデータ上の不具合を各種補正するプリプロセッサである。例えば、シェーディング補正や傷補正等がそれに当たる。
【００６６】
プリプロセッサ８０６処理の次は、色補正部８０７により色補正を施すが、本実施の形態ではデータ圧縮処理部８１０を含むので、一旦ワークメモリ８１１にデータを保持する構成を採っている。これは、圧縮処理部はデータパス系とは異なる制御処理のため、データ走査順を変更するためと、最終的にワークメモリに貯める際のバス権取得等のｗａｉｔ処理の問題等からである。
【００６７】
一旦ワークメモリ８１１に蓄えられたフレームデータは、前記色補正部８０７へと入力される。ここでは、ベイヤ配列イメージャ入力に対するインターポレーションや、カラーフィルタ・ホワイトバランス処理、偽色補正、ガンマ補正等の計算処理がなされ、次段の配列変換部８０８へと送出される。
【００６８】
本実施の形態のデータ圧縮処理部８１０がＪＰＥＧ処理（BaseLine）相当の場合には、ＭＣＵと呼ばれるブロック単位毎（８ｐｉｘ×８ｐｉｘ）にデータは入力する必要がある。配列変換部８０８では、一時バッファ８０９を有効に利用して、raster-block変換を実施する。後に、データ圧縮処理部８１０において画像圧縮がなされる。
【００６９】
処理後のデータは、前記ワークメモリ８１１に一時蓄積され、後にＣＦカード等メディアに記録されたり（不図示）、Ｉ／Ｆを介してＰＣへと転送される（不図示）。ワークメモリ８１１には、ＳＤＲＡＭ等揮発性メモリが用いられ、図８中メモリコントローラ８１２はそれを制御する。
【００７０】
本実施の形態の特徴としては、１２ｂｉｔ×４ｃｈａｎｎｅｌ分ものデータラインが、一斉に０ｘ０００値から０ｘＦＦＦ値へと反転（又はその逆等）するような（それ程極端ではなくとも、チャート等明暗部の縞模様のある画像）入力信号に対して、他の信号線が引っ張られるような現象による問題を解消する。
【００７１】
又、送受信回路を別基板上に設け、波形改善のためのバッファを挿入した場合には、調整クロックにおいて遅延量操作をすることで（データ線の遅れに対して相当量の位相推移をしたクロックを生成して）、回路上に生じた遅延量をキャンセルすることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明要部ブロック図である。
【図２】従来転送方式における問題点を示す図である。
【図３】従来転送方式における問題点を示す図である。
【図４】本発明実施例要部ブロック図である。
【図５】本発明他の実施例要部ブロック図である。
【図６】本発明実施例送信側タイミングチャートである。
【図７】本発明実施例受信側タイミングチャートである。
【図８】本発明他の実施例デジタルスチルカメラ応用例要部ブロック図である。
【符号の説明】
【００７３】
１０１    送信側
１０２    受信側
１０３    調整クロック制御指示手段
１０１２  調整クロック制御手段
１０１４  同期データラッチ
１０１５  調整クロックデータラッチ
４０１    実施例送信側
４０２    実施例受信側
４０３    ＭＰＵ
４０１１  送信側ＰＬＬ
４０１２  送信側クロックコントローラ
４０２１  受信側ＰＬＬ
４０２２  受信側クロックコントローラ
４０１１１  位相比較器
４０１１２  ＬＰＦ
４０１１３  ＶＣＯ
４０１１４  分周器
４０１３１〜４０１３４  送信側遅延手段
４０１４１〜４０１４８  送信側同期データラッチ
４０１５１〜４０１５８  送信側調整クロック・データラッチ
４０２１１  位相比較器
４０２１２  ＬＰＦ
４０２１３  ＶＣＯ
４０２１４  分周期
４０２３１〜４０２３４  受信側遅延手段
４０２４１〜４０２４８  受信側同期データラッチ
４０２５１〜４０２５８  受信側調整クロック・データラッチ
５０１    送信側
５０２    受信側
５０１１  送信側ＰＬＬ
５０２１  受信側ＰＬＬ
５０１２  送信側クロックコントロールレジスタ
５０２２  受信側クロックコントロールレジスタ
５０１３１〜５０１３４  送信側遅延手段
５０１４１〜５０１４５  送信側同期データラッチ
５０１５１〜５０１５５  送信側調整クロック・データラッチ
８０１    イメージャ
８０２    ＣＤＳ／ＡＧＣ
８０３    Ａ／Ｄ変換機
８０４    ＴＧ
８０５    マージ手段
８０６    プリプロセッサ
８０７    色補正手段
８０８    配列変換手段
８０９    一時バッファ
８１０    データ圧縮手段
８１１    ワークメモリ
８１２    メモリコントローラ
【図１】
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【図２】
2006033300.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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