(57)【要約】【課題】  チャネル領域にチャネル方向に、シリコン基板上にエピタキシャル成長したＳｉＧｅ混晶層領域を応力源として圧縮応力を印加することにより動作速度を向上させるｐチャネルＭＯＳトランジスタにおいて、チャネル領域に印加される応力をさらに増大させ、動作特性のさらなる改善を実現する。【解決手段】  ｐチャネルＭＯＳトランジスタのソース／ドレイン領域に対応して形成されたｐ型ＳｉＧｅ混晶層領域上に圧縮応力膜を印加し、前記ｐ型ＳｉＧｅ混晶層領域をシリコン基板面においてチャネル方向に直交する方向に圧縮し、チャネル方向に膨張させることにより、チャネル領域直下に印加される圧縮応力を増強する。【選択図】  図５
2006229071.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域により素子領域を画成され、前記素子領域中にチャネル領域を含むシリコン基板と、
前記シリコン基板上、前記チャネル領域に対応してゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、
前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成されたｐ型拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、
前記シリコン基板中、前記一対の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、
前記シリコン基板中、前記一対の側壁絶縁膜の外側に、前記ソースおよびドレイン領域により包まれるように、前記シリコン基板に対してエピタキシャルに形成された一対のＳｉＧｅ混晶層領域とよりなり、
前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長しており、
前記一対のＳｉＧｅ混晶層領域の上面に、圧縮応力膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜界面よりも、２０ｎｍ以上高い位置まで成長していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＳｉＧｅ混晶層領域の各々は、側壁面上に引張り応力膜を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記引張り応力膜は、８０ｎｍ以下の膜厚を有することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記引張り応力膜は、１ＧＰａ以上の引張り応力を蓄積していることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
【請求項６】
前記圧縮応力膜は、１．５ＧＰａ以上の圧縮応力を蓄積することを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
前記一対のＳｉＧｅ混晶層領域は、前記ソース領域および前記ドレイン領域を含む断面図において、その下端が前記素子分離領域を構成する素子分離絶縁膜の上端よりも上に位置するように形成されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
前記素子分離領域は、前記シリコン基板中に形成された素子分離溝と、前記素子分離溝を充填する素子分離絶縁膜とを含むＳＴＩ型素子分離構造よりなり、前記素子分離溝の内面には、引張り応力を蓄積した引張り絶縁膜が形成されており、前記引張り絶縁膜は、前記チャネル領域の両側において、その他の領域よりも大きな膜厚を有することを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。
【請求項９】
前記圧縮応力膜は、窒素と酸素を含むことを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置。
【請求項１０】
さらに前記シリコン基板上には、ｎチャネルＭＯＳトランジスタが形成されており、前記ｎチャネルＭＯＳトランジスタは、全面が引張り応力膜により覆われていることを特徴とする請求項１〜９のうち、いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このためホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
【０００５】
このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に示す概略的構成が提案されている。
【０００６】
図１を参照するに、シリコン基板１上にはチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にチャネル領域を画成するように、ｐ型拡散領域１ａおよび１ｂが形成されている。さらに前記ゲート電極３の側壁には、前記シリコン基板１の表面の一部をも覆うように側壁絶縁膜３Ａ，３Ｂが形成されている。
【０００７】
前記拡散領域１ａ，１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１ａから１ｂへと前記ゲート電極３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極３に印加されたゲート電圧により制御される。
【０００８】
図１の構成では、さらに前記シリコン基板１中、前記側壁絶縁膜３Ａおよび３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には、それぞれ前記拡散領域１ａおよび１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【０００９】
図１の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ，１Ｂは、矢印ｂで示す前記シリコン基板１の表面に略垂直な方向に歪む。
【００１０】
前記ＳｉＧｅ混晶層１Ａ，１Ｂはシリコン基板１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ，１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
【００１１】
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【００１２】
図２は、非特許文献１に記載された、このような原理に立脚したＭＯＳトランジスタの構成を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００１３】
図２を参照するに、前記ＳｉＧｅ混晶層１Ａ，１Ｂは、シリコン基板１中に形成されたそれぞれのトレンチを充填するようにエピタキシャルに、図中に点線で示したシリコン基板１とゲート絶縁膜２の界面よりも高いレベルＬまで再成長されており、さらに前記ＳｉＧｅ混晶層１Ａ，１Ｂを画成して相互に対向する側面領域１Ａｓ，１Ｂｓは、前記ＳｉＧｅ混晶層１Ａ，１Ｂの間の間隔が、前記ゲート絶縁膜２の下面から前記シリコン基板１中を下方に向かって連続的に増大するような曲面形状に形成されている。
【００１４】
また、図２の従来の構成では、前記レベルＬよりも上まで成長したＳｉＧｅ混晶層１Ａ，１Ｂ上に直接にシリサイド層４を形成している。同様なシリサイド層４は、ポリシリコンゲート電極３上にも形成されている。
【特許文献１】米国特許第６６２１１３１号公報
【特許文献２】特開２００４−３１７５３号公報
【特許文献３】特開平８−１６７７１８号公報
【特許文献４】特開２００３−１７９１５７号公報
【非特許文献１】Thompson, S. E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp.1790 - 1797
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、このようにチャネル領域に歪みを印加したｐチャネルＭＯＳトランジスタにおいて、前記チャネル領域の歪みをさらに増大できる構成を提供することを課題とする。
【課題を解決するための手段】
【００１６】
本発明は、その第１の側面において、素子分離領域により素子領域を画成され、前記素子領域中にチャネル領域を含むシリコン基板と、前記シリコン基板上、前記チャネル領域に対応してゲート絶縁膜を介して形成され、対向する一対の側壁面上に側壁絶縁膜をそれぞれ担持するゲート電極と、前記シリコン基板中、前記ゲート電極の両側に前記チャネル領域を挟んでそれぞれ形成されたｐ型拡散領域よりなるソースエクステンション領域およびドレインエクステンション領域と、前記シリコン基板中、前記一対の側壁絶縁膜の外側に、それぞれ前記ソースエクステンション領域およびドレインエクステンション領域に連続して形成されたｐ型拡散領域よりなるソース領域およびドレイン領域と、前記シリコン基板中、前記一対の側壁絶縁膜の外側に、前記ソースおよびドレイン領域により包まれるように、前記シリコン基板に対してエピタキシャルに形成された一対のＳｉＧｅ混晶層領域とよりなり、前記一対のＳｉＧｅ混晶層領域の各々は、前記ゲート絶縁膜とシリコン基板とのゲート絶縁膜界面よりも高いレベルまで成長しており、前記一対のＳｉＧｅ混晶層領域の上面に、圧縮応力膜が形成されていることを特徴とする半導体装置を提供する。
【発明の効果】
【００１７】
本発明によれば、前記一対のＳｉＧｅ混晶層領域の各々の上面に圧縮応力膜を形成することにより、前記ＳｉＧｅ混晶層領域が、前記シリコン基板に平行な面内において、前記ソース領域とドレイン領域とを結ぶチャネル方向に直角方向に圧縮され、その結果、前記一対のＳｉＧｅ混晶層領域は、それぞれ前記チャネル方向に膨張し、前記チャネル領域を、前記チャネル方向に圧縮する。これにより、前記ＳｉＧｅ混晶層領域が前記図１で説明した機構により前記チャネル領域に印加する圧縮応力が、さらに増強され、前記チャネル領域におけるホールの移動度がさらに向上する。その際、本発明では前記ＳｉＧｅ混晶層領域の前記チャネル方向上の外側に素子分離構造が形成されているため、前記ＳｉＧｅ混晶層領域の外方、すなわち前記チャネル方向に対して反対側への膨張が、かかる素子分離構造により実質的に阻止され、前記一対のＳｉＧｅ混晶層の膨張は、主として前記チャネル領域を圧縮する方向に生じる。なお、このような圧縮応力膜が、前記ＳｉＧｅ混晶層領域の側壁面に形成されると、かかる圧縮膜の収縮に伴って、前記ＳｉＧｅ混晶層領域も上下方向に圧縮されるため、図１中、矢印ｃで示したチャネル領域の上下方向への変形が阻害され、その結果生じる、図１に矢印ｄで示す圧縮応力の大きさが減少してしまう。そこで、本発明では、このようなＳｉＧｅ混晶層領域の側壁面に引張り応力膜を形成し、このようなＳｉＧｅ混晶層領域に作用する上下方向への圧縮応力を軽減する。また同様な引張り応力膜を、ゲート電極の側壁面に形成することにより、ゲート電極が、前記圧縮応力膜の作用でチャネル領域に上方から押し付けられ、その結果、前記チャネル領域に上下方向に作用するように形成される圧縮応力が軽減される。
【００１８】
また本発明によれば、前記チャネル領域の左右に配設されている素子分離構造において、素子分離溝に沿って形成された引張り応力膜の膜厚を、前記チャネル領域に隣接する部分において増大させることにより、かかるチャネル領域の左右の素子分離溝を充填する素子分離絶縁膜により、前記チャネル領域に、前記チャネル方向に対し側方から印加される圧縮応力を低減させることができ、前記チャネル領域のチャネル方向両端に形成された前記一対のＳｉＧｅ混晶領域からの、前記チャネル方向に作用する圧縮応力による、前記チャネル領域の前記側方への膨張が促進される。その結果、先に図１で説明した、圧縮応力ｄによるホール移動度の向上効果がさらに増強される。
【発明を実施するための最良の形態】
【００１９】
図３は、本発明の一実施例によるｐチャネルＭＯＳトランジスタ１０の全体構成を示す平面図を、図４（Ａ），（Ｂ）は、前記ｐチャネルＭＯＳトランジスタ１０の、それぞれＡ−Ａ´線およびＢ−Ｂ´線に沿った断面図を、さらに図５（Ｃ）は、前記ｐチャネルＭＯＳトランジスタ１０のＣ−Ｃ´線に沿った断面図を示す。
【００２０】
図３および図４（Ａ），（Ｂ）、さらに図５（Ｃ）に示すように、前記ｐチャネルＭＯＳトランジスタ１０は、ＳＴＩ型の素子分離構造１０Ｉにより画成されたｎ-型素子領域１０Ａを有するシリコン基板１１上に形成されており、前記素子領域１０Ａは、前記ｐチャネルＭＯＳトランジスタ１０のチャネル領域１０ＣＨを含んでいる。前記素子領域１０Ａは、これを囲む素子分離領域１０Ｉから上方に突出し、図３中に太線で囲んだメサ構造Ｍを形成している。
【００２１】
前記素子分離構造１０Ｉは、前記シリコン基板１１中に形成された素子分離溝１１Ｔと、前記素子分離溝１１Ｔの表面に形成された熱酸化ライナー膜１１ｉとよりなり、前記熱酸化ライナー膜１１ｉの内側の空洞は、引っ張り応力を有するＳｉＮライナー膜１１Ｎを介して、ＣＶＤ酸化膜１１ＣＶＤにより充填されている。本発明の素子分離構造１０Ｉの特徴は、後の実施例において詳細に説明する。
【００２２】
特に図５（Ｃ）を参照するに、前記チャネル領域１０ＣＨ上には、典型的には厚さが約１．２ｎｍのＳｉＯＮ膜よりなるゲート絶縁膜１２を介してｐ+型ポリシリコンゲート電極１３が形成されている。また前記シリコン基板１１中には、前記ポリシリコンゲート電極１３のチャネル方向上、両端に対応して、ｐ型ソースエクステンション領域１０ａおよびｐ型ドレインエクステンション領域１０ｂが形成されている。
【００２３】
前記ポリシリコンゲート電極１３の側壁面は、厚さが典型的には１０ｎｍのＣＶＤ酸化膜１３Ａ，１３Ｂによりそれぞれ覆われており、前記ＣＶＤ酸化膜１３Ａ，１３Ｂはさらに前記素子領域１０Ａ中において露出されたシリコン基板１１の表面を連続して覆っている。また、前記ＣＶＤ酸化膜１３Ａ，１３Ｂの外側には、それぞれＳｉＮ側壁絶縁膜１３Ｃ，１３Ｄが形成されている。また、前記シリコン基板１１中には、前記ＳｉＮ側壁絶縁膜１３Ｃ，１３Ｄの外端部に対応して、ｐ+型のソース領域１０ｃおよびｐ+型のドレイン領域１０ｄが形成されている。
【００２４】
前記素子領域１０Ａを構成するメサ構造Ｍのうち、前記ＳｉＮ側壁絶縁膜１３Ｃ，１３Ｄの外端部はさらにドライエッチングおよびウェットエッチングを組み合わせたエッチング処理により、前記ソース領域１０ｃおよびドレイン領域１０ｄを超えない範囲において除去され、複数のＳｉ結晶面で画成されたトレンチ１１ＴＡ，１１ＴＢが形成されている。さらに、前記トレンチ１１ＴＡおよび１１ＴＢをそれぞれ充填するように、Ｇｅを好ましくは２０％以上の濃度で含むｐ型のＳｉＧｅ混晶層領域１１ＳＧＡおよび１１ＳＧＢが、ソースおよびドレイン領域１０ｃ，１０ｄの一部として、前記シリコン基板１１に対してエピタキシャルに形成されている。このようなＳｉＧｅ混晶層エピタキシャル領域１１ＳＧＡ，１１ＳＧＢは、例えばＳｉＨ4およびＧｅＨ4ガスを気相原料として使う減圧ＣＶＤ法により、基板温度を４００〜５５０℃に設定し、ＳｉＨ4ガスを１〜１０Ｐａの分圧で、ＧｅＨ4ガスを０．１〜１０Ｐａの分圧で、１〜１０Ｐａの分圧のＨＣｌガスと共に処理容器に供給することにより形成できる。
【００２５】
図４（Ａ），（Ｂ）および図５（Ｃ）の例では、前記ＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢは、前記シリコン基板１１とゲート絶縁膜１２との界面から上方に、少なくとも２０ｎｍは突出するように形成されている。また、このようにして形成されたＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢは結晶面で画成され、特に前記ゲート電極１３に対面する側の側壁面は、上方に向かってゲート電極側壁面からの距離が増大するような傾斜面、例えばＳｉ（１１１）面により画成されている。また前記傾斜側壁面に対向する側の側壁面は、前記素子分離構造１０Ｉに接して形成されており、前記メサ構造Ｍの側壁面を構成する。かかるｐ型ＳｉＧｅ混晶層領域１１ＳＧＡおよび１１ＳＧＢは、エピタキシャル成長した後でｐ型不純物元素をイオン注入することで形成することもできるが、エピタキシャル成長の際に、ジボランなどのｐ型不純物元素ガスをドーパントガスとして添加するのが好ましい。また、前記ｐ+型ソースおよびドレイン領域１１ｃ，１１ｄを、前記トレンチ１１ＴＡ，１１ＴＢを形成した直後、前記ＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢを形成するよりも前にイオン注入により形成しておくことにより、バンドギャップの小さいｐ型ＳｉＧｅ混晶層１１ＳＧＡあるいは１１ＳＧＢがｎ型Ｓｉ結晶よりなる素子領域１０Ａに直接に接することがなく、ｐｎ接合界面における接合リーク電流の発生を抑制することができる。
【００２６】
さらに、前記ゲート電極１３の上面にはニッケルシリサイド膜１３Ｓが、金属Ｎｉ膜を使ったサリサイド工程により形成されており、また前記ｐ型ＳｉＧｅ混晶層１１ＳＧＡ，１１ＳＧＢ上にはニッケルゲルマニウムシリサイド（ＮｉＧｅＳｉ）膜１１ＳＧＳが、やはり金属Ｎｉ膜を使ったサリサイド工程により形成されている。
【００２７】
本実施例では、図４（Ａ），（Ｂ）および図５（Ｃ）に示すように、前記ｐチャネルＭＯＳトランジスタの全体を覆うように、自身は収縮しようとする傾向を有する圧縮応力膜１４が形成されている。
【００２８】
このような圧縮応力膜１４を形成することにより、特に図４（Ｂ）の断面に示すように、前記ｐ+型ソースおよびドレイン領域の一部を構成するＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢは、前記チャネル領域の両側において、図４（Ｂ）中に矢印ｅで示すように、前記シリコン基板の面内で前記チャネル方向に直交する方向に作用する圧縮応力を受けるが、その結果、前記ＳｉＧｅ混晶層領域１１ＳＧＡおよび１１ＳＧＢは変形し、前記チャネル方向に膨張する。その際、図５（Ｃ）の断面よりわかるように前記ＳｉＧｅ混晶層領域１１ＳＧＡおよび１１ＳＧＢの外端部は、前記素子分離構造１０Ｉにより実質的にピニングされているため、かかるＳｉＧｅ混晶層領域１１ＳＧＡおよび１１ＳＧＢの変形は、前記チャネル領域１０ＣＨにおいて、先に図１で説明した圧縮応力ｄをさらに増強する圧縮応力を発生させる。
【００２９】
このような圧縮応力膜１４は、絶対値で１．５ＧＰａ以上の応力を蓄積しているのが好ましく、例えば８０ｎｍの厚さを有し、ＳｉＮ膜を４００℃の基板温度で、２５０Ｐａの圧力下、ＳｉＨ4およびＮＨ3を気相原料として、それぞれ６００ＳＣＣＭおよび１４００ＳＣＣＭの流量で供給することにより形成することができる。
【００３０】
一方、再び図４（Ｂ）を参照するに、このような圧縮応力膜１４が、例えば前記ＳｉＧｅ混晶層領域１１ＳＧＡあるいは１１ＳＧＢの側壁面など、基板面に対して屹立する面上に形成された場合、前記ＳｉＧｅ混晶層領域１１ＳＧＡあるいは１１ＳＧＢを前記シリコン基板１１へと押し下げる作用を奏することになる。この場合、先に図１で説明した、前記チャネル領域における圧縮応力を生じる原因となる、ＳｉＧｅ混晶層１１ＳＧＡあるいは１１ＳＧＢの上方への膨張（図４（Ｂ）中、矢印ｃ参照）が妨げられ、結果的に前記チャネル領域にチャネル方向に印加される水平圧縮応力ｄの大きさが減少してしまう。
【００３１】
そこで、本実施例においては、このような基板面に対して屹立する面に、自身は膨張しようとする引張り応力膜１５を、局所的に形成し、かかる面に作用する前記圧縮応力膜１４の圧縮応力を、少なくとも部分的に相殺する。このような引張り応力膜１５は、前記ゲート電極１３の側壁面においても、前記側壁絶縁膜１３Ａ，１３Ｂの外側に形成されている。これにより、前記ゲートで電極１３が前記圧縮応力膜１４の圧縮応力により、前記チャネル領域１０ＣＨを上方から圧迫し、図１の水平方向に作用する圧縮応力ｄの大きさを減少させる問題が回避される。
【００３２】
このような引張り応力膜１５は、絶対値で１ＧＰａ以上の応力を蓄積しているのが好ましく、例えば厚さが１００ｎｍのＳｉＮ膜を、３×１０4Ｐａの圧力下、５００℃の基板温度で、ＳｉＨ4およびＮＨ3を気相原料として、それぞれ２０ＳＣＣＭおよび７０００ＳＣＣＭの流量で供給し、引き続きこれをエッチバックすることにより形成することができる。
【００３３】
上記本実施例の構成により、前記チャネル領域１０ＣＨには、０．９ＧＰａに達する圧縮応力が、チャネル方向に誘起され、これにより、前記ｐチャネルＭＯＳトランジスタのゲート幅あたりの飽和電流は、ゲート長が＊＊ｎｍの場合、かかる圧縮膜１４および引張り膜１５を設けなかった場合の６００μA／μmから、６４０μＡ／μｍまで増大するのが確認された。
【００３４】
一方、前記引張り応力膜１５の膜厚を、８０ｎｍを超えて増大させると、図６に示すように、ドレインオフ電流が増加する。ただし、図６は、ゲート長が４０ｎｍ、ゲート幅が５００ｎｍ、前記圧縮応力膜１４として、１．０ＧＰａの圧縮応力を蓄積した厚さが５０ｎｍのＳｉＮ膜を使い、前記引張り応力膜１５として１．５ＧＰａの引っ張り応力を蓄積したＳｉＮ膜を使い、前記引張り応力膜１５の膜厚を様々に変化させた場合の、ドレインオフ電流とドレイン飽和電流の関係を示す図である。このことから、前記引張り応力膜１５の膜厚は、８０ｎｍ以下に制限するのが好ましいことが結論される。
【００３５】
図７は、前記ｐチャネルＭＯＳトランジスタ１０の構成を説明するさらに別の図である。ただし、図７は、前記図４（Ｂ）の断面に対応している。また図中、”Original Si surface level”とあるには、図５（C)にけるシリコン基板１１とゲート絶縁膜１２との界面Ａを示している。
【００３６】
図７を参照するに、前記図３のメサＭの一部を構成するＳｉＧｅ混晶層領域１１ＳＧＡあるいは１１ＳＧＢは、前記トレンチ１１ＴＡあるいは１１ＴＢの形成に伴って、前記界面Ａよりも深さＤSiGeだけ低いレベルＢから成長を開始し、前記界面Ａを超えて高さＵまで成長する。その際、前記図１で説明したメカニズムにより前記チャネル領域１０ＣＨに充分な大きさの圧縮応力ｄを印加するには、前記高さＵは２０ｎｍを超えるのが好ましい。また、本実施例では、前記素子分離構造１０Ｉが、前記界面Ａから深さＤSTI_1だけ下方の位置に形成されているが、前記素子分離構造１０I中のＣＶＤ酸化膜１１ＣＶＤの高さが、前記レベルＢを超えないように、前記深さＤSTI_1が関係、ＤSiGe＜ＤSTI_1を満足するように形成するのが好ましい。このように位置関係を設定することにより、前記ＳｉＧｅ混晶層領域１１ＳＧＡあるいは１１ＳＧＢ上にシリサイド膜１１ＳＧＳの形成のためにＮｉ金属膜を堆積し、これを熱処理した場合に、前記Ｎｉ金属膜中のＮｉ原子が前記ＳｉＧｅ混晶層領域１１ＳＧＡあるいは１１ＳＧＢ中を拡散し、素子分離構造１０Ｉを構成する熱酸化膜１１ｉ中深く侵入し、素子分離特性が劣化する問題が回避される。
【００３７】
さらに図４（Ａ）の断面図に示すように、本実施例においては、前記素子分離構造１０Ｉを構成するＳｉＮ膜１１Ｎの上部が、前記チャネル領域１０ＣＨの左右において、図中に円で囲んだように膜厚を増大させていることに注意すべきである。
【００３８】
図４（Ａ）を参照するに、図４（Ａ）の断面図では、紙面の上下に位置するＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢより、紙面に垂直方向に圧縮応力が印加されているが、このような圧縮応力により前記チャネル領域１０ＣＨにおいてホール移動度の増加が効率よく生じるには、前記チャネル領域１０ＣＨにおいてＳｉ結晶が紙面において左右に効率よく変形することが必要である。
【００３９】
これに対し、前記チャネル領域１０ＣＨの左右に配設された素子分離構造１０Ｉにおいては、高密度プラズマＣＶＤ法により形成されるＣＶＤ酸化膜１１ＣＶＤが一般に圧縮応力を蓄積し、その結果、前記チャネル領域１０ＣＨは、左右から、前記阻止分離構造１０Ｉにより、前記望ましい変形に抗する圧縮応力を受けてしまう。このようなＣＶＤ酸化膜１１ＣＶＤに起因する圧縮応力は、前記素子分離構造１０Ｉ中に形成されたＳｉＮ膜１１Ｎに、対向する引張り応力を蓄積させることで、ある程度相殺可能であるが、本実施例においては、特に前記円で囲んだチャネル領域１０ＣＨの両側において前記ＳｉＮ膜１１Ｎの膜厚を増大させることにより、かかるＣＶＤ酸化膜１１ＣＶＤに起因する圧縮応力の効果を抑制している。
【００４０】
図８（Ａ）〜図１１（Ｉ）は、かかる素子分離構造１０Ｉの形成工程を含む、本実施例によるｐチャネルＭＯＳトランジスタ１０の製造工程を示す図である。ただし、図８（Ａ）〜９（Ｅ）、図１０（Ｆ）および図１１（Ｈ）は、図３のＡ−Ａ‘断面を示し、図１０(Ｇ)、図１１（Ｉ）は、図３のＢ−Ｂ’断面を示す。
【００４１】
図８（Ａ）を参照するに、シリコン基板１１中には前記素子分離領域１０Ｉの形成領域に対応して第１の浅い素子分離溝１１Ｔ1が、熱酸化膜１１ｏｘ1を介して形成されたＳｉＮ膜１１ＳＮ1をマスクに、第1のドライエッチングにより、典型的には＊＊μmの深さに形成され、さらに図８（Ｂ）の工程で、前記ＳｉＮ膜１１ＳＮ１および熱酸化膜１１ｏｘ1を除去した後、新たに熱酸化膜１１ｏｘ2およびＳｉＮ膜１１ＳＮ2を形成した後、エッチバックすることにより、前記素子分離溝１１Ｔ1中に開口部１１Ｔｏを、自己整合的に形成する。
【００４２】
さらに図８（Ｃ）の工程において、前記シリコン基板１１を、前記開口部１１Ｔｏにおいて前記ＳｉＮ膜１１ＳＮ2をマスクにドライエッチングし、前記第1の素子分離溝１１Ｔ1中に、前記シリコン基板１１中に延在するように、第２の素子分離溝１１Ｔ2を形成する。前記第1および第２の素子分離溝１１Ｔ1，１１Ｔ2は、先の素子分離溝１１Ｔを形成する。
【００４３】
さらに図８（Ｃ）の工程では、前記素子分離溝１１Ｔ表面に熱酸化膜１１ｉおよびＣＶＤＳｉＮ膜１１Ｎが形成され、さらに前記ＳｉＮ膜１１Ｎ上に、高密度プラズマＣＶＤ法により形成されたＣＶＤ酸化膜１１ＣＶＤが堆積される。さらに前記ＣＶＤ酸化膜１１ＣＶＤをパターニングし、前記ＣＶＤ酸化膜１１ＣＶＤを、前記素子分離溝１１Ｔ中に残して、前記シリコン基板１１表面から除去する。
【００４４】
さらに図９（Ｄ）の工程において前記ＳｉＮ膜１１および熱酸化膜１１ｏｘ２がＣＭＰ法により除去され、前記ＣＶＤ酸化膜１１ＣＶＤが平坦かされ、さらに新たに露出されたシリコン基板１１の表面に、高品質のＳｉＯＮゲート絶縁膜１２が形成される。
【００４５】
図９（Ｅ）の工程においては、前記ゲート絶縁膜１２上にポリシリコン膜が堆積され、これをパターニングすることにより、前記ポリシリコンゲート電極１３が形成される。
【００４６】
さらに図１０（Ｆ）の工程において、前記ポリシリコン電極１３の側壁面にＣＶＤ酸化膜よりなる側壁絶縁膜１３Ａ，１３Ｂ（図示せず）およびＣＶＤＳｉＮ膜よりなる側壁絶縁膜１３Ｃ，１３Ｄが、成膜およびエッチバック工程により形成される。かかる側壁絶縁膜の形成工程に伴い、前記ＣＶＤ酸化膜１１ＣＶＤの表面には凹部が形成されているのがわかる。
【００４７】
さらに図１０（Ｇ）の工程において、前記ソースおよびドレイン領域１０ｃ、１０ｄの形成部分にドライエッチングおよびウェットエッチングを組み合わせたエッチング処理により、前記トレンチ１１ＴＡ，１１ＴＢが形成され、これに伴い、前記シリコン基板表面のレベルが、図７のレベルＡからレベルＢまで下がる。さらにイオン注入により前記ソース、ドレイン領域１０ｃ、１０ｄを形成した後、先に説明したような条件でＳｉＧｅエピタキシャル層を成長させることにより、前記ＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢを、このようにして形成されたトレンチ１１ＴＡ，１１ＴＢ中にエピタキシャル成長させる。
【００４８】
さらに、同時に実行される図１１（Ｈ）および図１１（Ｉ）の工程において、前記ポリシリコンゲート電極１３および前記ＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢ上にＮｉ金属膜を堆積し、これをその下のポリシリコンあるいはＳｉＧｅ混晶と反応させることにより、前記ポリシリコンゲート電極１３上にシリサイド膜１３Ｓを、また前記ＳｉＧｅ混晶層領域１１ＳＧＡ，１１ＳＧＢ上にＮｉＧｅＳｉ層１１ＳＧＳを形成する。
【００４９】
このようにして形成されたｐチャネルＭＯＳトランジスタでは、図１１（Ｈ）よりわかるように、チャネル領域１０ＣＨの左右に、形成される素子分離構造１０Ｉにおいて、引張り応力を蓄積するＳｉＮ膜１１Ｎの膜厚が、前記チャネル領域１０ＣＨに隣接する部分において増大し、前記ＣＶＤ酸化膜１１ＣＶＤにより前記チャネル領域１０ＣＨに印加される圧縮応力が低減される。
【００５０】
図１２は、前記図４（Ａ）〜図５（Ｃ）のｐチャネルＭＯＳトランジスタと同一のシリコン基板１１上に形成されるｎチャネルＭＯＳトランジスタ２０の構成を示す。
【００５１】
図１２を参照するに、前記ｎチャネルＭＯＳトランジスタ２０は、前記シリコン基板１１上に前記素子分離構造１０Ｉにより画成されたｐ-型の素子領域１０Ｂ中に形成されており、前記シリコン基板１１上、前記素子領域１０Ｂ中のチャネル領域に対応して形成された、前記ＳｉＯＮゲート絶縁膜１２と同じＳｉＯＮゲート絶縁膜２２と、前記ゲート絶縁膜２２上に形成されたｎ+型ポリシリコンゲート電極２３とを有し、前記シリコン基板１１中には、前記素子領域１０Ｂ中の前記チャネル領域の両側にｎ型ソースエクステンション領域２１ａおよびｎ型ドレインエクステンション領域２１ｂが形成されている。
【００５２】
さらに、前記ポリシリコンゲート電極２３は、両側壁面が、前記ＣＶＤ酸化膜１３Ａ，１３Ｂと同一のＣＶＤ酸化膜２３Ａ，２３Ｂにより覆われており、さらにその外側に、前記ＳｉＮ側壁絶縁膜１３Ｃ，１３Ｄと同じＳｉＮ側壁絶縁膜２３Ｃ，２３Ｄが、それぞれ形成されている。
【００５３】
さらに、前記シリコン基板１１中には、前記素子領域１０Ｂ中の前記ＳｉＮ側壁絶縁膜２３Ｃ，２３Ｄの外側に、ｎ+型ソース領域２１ｃおよびｎ+型ドレイン領域２１ｄが形成されており、前記ソース領域２１ｃおよびドレイン領域２１ｄの表面には、サリサイド工程によりシリサイド膜２１ＳＣが形成されている。また前記シリサイド膜２１ＳＣは、前記ポリシリコンゲート電極１３上にも形成されている。
【００５４】
図１２のｎチャネルＭＯＳトランジスタ２０は、さらに図４（Ａ）〜図５（Ｃ）のｐチャネルＭＯＳトランジスタ１０において使われた引張り応力膜１５を全面に形成されており、これにより、前記ゲート電極直下のチャネル領域には、２軸性の引張り応力が印加される。これにより、前記ｎチャネルＭＯＳトランジスタの動作速度が、かかる応力印加を行わなかった場合に比べ、向上する。
【００５５】
そこで、図４（Ａ）〜図５（Ｃ）のｐチャネルＭＯＳトランジスタ１０と図１２のｎチャネルＭＯＳトランジスタ２０を共通のシリコン基板上に有する半導体集積回路装置を製造する場合、それぞれの素子構造を前記素子領域１０Ａおよび１０Ｂ上に形成した後、前記引張り応力膜１５を前記シリコン基板１１上に一様に堆積し、さらに前記ｎチャネルＭＯＳトランジスタ２０の形成領域をレジストマスクで覆い、エッチバック工程を行うことにより、前記引張り応力膜１５を前記ｎチャネルＭＯＳトランジスタ領域に残すと共に、前記ｐチャネルＭＯＳトランジスタ領域のうち、基板面に対して屹立する面上に選択的に残す。
【００５６】
さらにこのような構造上に、今度は圧縮応力膜１４を一様に堆積し、さらにこれを前記ｎチャネルＭＯＳトランジスタ領域から除去することにより、前記圧縮応力膜１４を、前記ｐチャネルＭＯＳトランジスタ１０上にのみ残す。
【００５７】
このような工程により、共通の基板上にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを有し、いずれのトランジスタも、それぞれの応力印加により動作速度が向上した半導体集積回路装置を、製造工程を複雑にすることなく得ることが可能となる。
【００５８】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【図面の簡単な説明】
【００５９】
【図１】ＳｉＧｅ混晶層を圧縮応力源として使う半導体装置の原理を示す図である。
【図２】従来の、ＳｉＧｅ混晶層を圧縮応力源として使う半導体装置の構成を示す図である。
【図３】本発明の一実施例によるｐチャネルＭＯＳトランジスタの構成を示す平面図である。
【図４】（Ａ），（Ｂ）は、図３のｐチャネルＭＯＳトランジスタの構成を示す断面図である。
【図５】（Ｃ）は、図３のｐチャネルＭＯＳトランジスタの構成を示す別の断面図である。
【図６】図３のｐチャネルＭＯＳトランジスタの特性を示す図である。
【図７】図３のｐチャネルＭＯＳトランジスタの別の特徴を説明する図である。
【図８】（Ａ）〜（Ｃ）は、図３のｐチャネルＭＯＳトランジスタにおける素子分離構造の形成工程を説明する図（その１）である。
【図９】（Ｄ）〜（Ｅ）は、図３のｐチャネルＭＯＳトランジスタにおける素子分離構造の形成工程を説明する図（その２）である。
【図１０】（Ｆ）〜（Ｇ）は、図３のｐチャネルＭＯＳトランジスタにおける素子分離構造の形成工程を説明する図（その３）である。
【図１１】（Ｈ）〜（Ｉ）は、図３のｐチャネルＭＯＳトランジスタにおける素子分離構造の形成工程を説明する図（その４）である。
【図１２】図３のｐチャネルＭＯＳトランジスタと共に同一シリコン基板上に集積化されるｎチャネルＭＯＳトランジスタの構成を示す図である。
【符号の説明】
【００６０】
１，１１    シリコン基板
１Ａ，１Ｂ    ＳｉＧｅ混晶層領域
１ａ，１ｂ，１０ｃ，１０ｄ，２１ｃ，２１ｄ    ソース・ドレイン領域
２，１２    ゲート絶縁膜
３，１３，２３    ゲート電極
４，１３Ｓ、２１ＳＣ    シリサイド層
１０    ｐチャネルＭＯＳトランジスタ
１０Ａ，１０Ｂ    素子領域
１０ａ，１０ｂ，２１ａ，２１ｂ    ソース・ドレインエクステンション領域
１０ＣＨ    チャネル領域
１０Ｉ    素子分離領域
１１ＣＶＤ    ＣＶＤ酸化膜
１１ｏｘ１，１１ｏｘ2    熱酸化膜
１１ＳＮ１，１１ＳＮ２    ＳｉＮ膜
１１Ｔ    ＳｉＮ引張り膜
１１Ｔ１第１素子分離溝
１１Ｔ2第２素子分離溝
１１ＴＡ，１１ＴＢ    トレンチ
１１ｉ    熱酸化膜
１１ＳＧＳ    ＮｉＳｉＧｅ膜
１４    圧縮応力膜
１５    引張り応力膜
２０    ｎチャネルＭＯＳトランジスタ
【図１】
2006229071.tif 000003
【図２】
2006229071.tif 000004
【図３】
2006229071.tif 000005
【図４】
2006229071.tif 000006
【図５】
2006229071.tif 000007
【図６】
2006229071.tif 000008
【図７】
2006229071.tif 000009
【図８】
2006229071.tif 000010
【図９】
2006229071.tif 000011
【図１０】
2006229071.tif 000012
【図１１】
2006229071.tif 000013
【図１２】
2006229071.tif 000014
【手続補正書】
【提出日】平成17年6月15日(2005.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
上記本実施例の構成により、前記チャネル領域１０ＣＨには、０．９ＧＰａに達する圧縮応力が、チャネル方向に誘起され、これにより、前記ｐチャネルＭＯＳトランジスタのゲート幅あたりの飽和電流は、かかる圧縮膜１４および引張り膜１５を設けなかった場合の６００μA／μmから、６４０μＡ／μｍまで増大するのが確認された。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
これに対し、前記チャネル領域１０ＣＨの左右に配設された素子分離構造１０Ｉにおいては、高密度プラズマＣＶＤ法により形成されるＣＶＤ酸化膜１１ＣＶＤが一般に圧縮応力を蓄積し、その結果、前記チャネル領域１０ＣＨは、左右から、前記素子分離構造１０Ｉにより、前記望ましい変形に抗する圧縮応力を受けてしまう。このようなＣＶＤ酸化膜１１ＣＶＤに起因する圧縮応力は、前記素子分離構造１０Ｉ中に形成されたＳｉＮ膜１１Ｎに、対向する引張り応力を蓄積させることで、ある程度相殺可能であるが、本実施例においては、特に前記円で囲んだチャネル領域１０ＣＨの両側において前記ＳｉＮ膜１１Ｎの膜厚を増大させることにより、かかるＣＶＤ酸化膜１１ＣＶＤに起因する圧縮応力の効果を抑制している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図８（Ａ）を参照するに、シリコン基板１１中には前記素子分離領域１０Ｉの形成領域に対応して第１の浅い素子分離溝１１Ｔ1が、熱酸化膜１１ＯＸ1を介して形成されたＳｉＮ膜１１ＳＮ1をマスクに、第1のドライエッチングにより形成され、さらに図８（Ｂ）の工程で、前記ＳｉＮ膜１１ＳＮ１および熱酸化膜１１ＯＸ1を除去した後、新たに熱酸化膜１１ＯＸ2およびＳｉＮ膜１１ＳＮ2を形成した後、エッチバックすることにより、前記素子分離溝１１Ｔ1中に開口部１１Ｔｏを、自己整合的に形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
さらに図８（Ｃ）の工程において、前記シリコン基板１１を、前記開口部１１Ｔｏにおいて前記ＳｉＮ膜１１ＳＮ2をマスクにドライエッチングし、前記第1の素子分離溝１１Ｔ1中に、前記シリコン基板１１中に延在するように、第２の素子分離溝１１Ｔ2を形成する。前記第1および第２の素子分離溝１１Ｔ1，１１Ｔ2は、先の素子分離溝１１Ｔを形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
さらに図９（Ｄ）の工程において前記ＳｉＮ膜１１Ｎおよび熱酸化膜１１ＯＸ2がＣＭＰ法により除去され、前記ＣＶＤ酸化膜１１ＣＶＤが平坦かされ、さらに新たに露出されたシリコン基板１１の表面に、高品質のＳｉＯＮゲート絶縁膜１２が形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
さらに図１０（Ｆ）の工程において、前記ポリシリコンゲート電極１３の側壁面にＣＶＤ酸化膜よりなる側壁絶縁膜１３Ａ，１３Ｂ（図示せず）およびＣＶＤＳｉＮ膜よりなる側壁絶縁膜１３Ｃ，１３Ｄが、成膜およびエッチバック工程により形成される。かかる側壁絶縁膜の形成工程に伴い、前記ＣＶＤ酸化膜１１ＣＶＤの表面には凹部が形成されているのがわかる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
１，１１    シリコン基板
１Ａ，１Ｂ    ＳｉＧｅ混晶層領域
１ａ，１ｂ，１０ｃ，１０ｄ，２１ｃ，２１ｄ    ソース・ドレイン領域
２，１２    ゲート絶縁膜
３，１３，２３    ゲート電極
４，１３Ｓ、２１ＳＣ    シリサイド層
１０    ｐチャネルＭＯＳトランジスタ
１０Ａ，１０Ｂ    素子領域
１０ａ，１０ｂ，２１ａ，２１ｂ    ソース・ドレインエクステンション領域
１０ＣＨ    チャネル領域
１０Ｉ    素子分離領域
１１ＣＶＤ    ＣＶＤ酸化膜
１１ＯＸ1，１１ＯＸ2    熱酸化膜
１１ＳＮ１，１１ＳＮ２    ＳｉＮ膜
１１Ｔ    ＳｉＮ引張り膜
１１Ｔ１第１素子分離溝
１１Ｔ2第２素子分離溝
１１ＴＡ，１１ＴＢ    トレンチ
１１ｉ    熱酸化膜
１１ＳＧＳ    ＮｉＳｉＧｅ膜
１４    圧縮応力膜
１５    引張り応力膜
２０    ｎチャネルＭＯＳトランジスタ