(57)【要約】【課題】テストタイムを短縮できるマルチチップパッケージを提供する。【解決手段】複数のチップのうち、１チップを選択するための選択信号とユーザにより利用されていないダミー入力端子に入力されるダミー入力信号とを入力され、選択信号またはダミー入力信号に応答して１つ以上のチップを選択するマルチチップパッケージである。これにより、チップテスト時に複数のチップを同時に選択してテストできてテスト時間を短縮しうる。【選択図】図２
2006191113.tif 000002
【特許請求の範囲】
【請求項１】
複数のチップを有するマルチチップパッケージ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ；ＭＣＰ）において、
前記複数のチップのうち、１チップを選択するための選択信号とユーザにより利用されていないダミー入力端子に入力されるダミー入力信号とを入力され、
前記選択信号またはダミー入力信号に応答して１つ以上のチップを選択するマルチチップパッケージ。
【請求項２】
前記チップ各々は、
前記選択信号を入力されるための選択信号入力端子と、
前記ダミー入力信号を入力されるためのダミー入力端子と、
前記選択信号入力端子に入力される信号と前記ダミー入力端子に入力される信号とをＯＲ演算して、各チップによって所定レベルを有するチップ選択信号を出力するＯＲゲートと、を備えることを特徴とする請求項１に記載のマルチチップパッケージ。
【請求項３】
前記マルチチップパッケージは、
第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップと、
第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップと、を備え、
前記選択信号及び前記ダミー入力信号のＯＲ演算を通じて前記第１チップ及び第２チップに独立したチップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させることを特徴とする請求項１に記載のマルチチップパッケージ。
【請求項４】
前記チップ各々は、
前記選択信号を入力されるための選択信号入力端子と、
前記ダミー入力信号を入力されるためのダミー入力端子と、
前記選択信号入力端子に入力される信号と前記ダミー入力端子に入力される信号とをＯＲ演算して、各チップによって所定レベルを有する前記チップ選択信号を出力するＯＲゲートと、を備え、
前記ダミー入力端子は、前記第１及び第２チップに対応すべく独立的に存在し、相異なるレベルの信号を入力されることを特徴とする請求項３に記載のマルチチップパッケージ。
【請求項５】
複数のチップと、
命令セット信号での命令セットに応答して１つまたはそれ以上のチップを選択するために、命令セット信号を入力されるための命令セット信号入力端を備えることを特徴とするマルチチップパッケージ。
【請求項６】
前記マルチチップパッケージは、
前記複数のチップのうち、１チップを選択するための選択信号を入力されるためのＭＳＢアドレスピンをさらに備え、
前記マルチチップパッケージは、前記チップ選択命令信号または前記選択信号に応答して１つ以上のチップを選択することを特徴とする請求項５に記載のマルチチップパッケージ。
【請求項７】
前記チップ各々は、
前記命令信号を入力されるための複数の命令信号入力端子と、
前記選択信号を入力されるためのＭＳＢアドレス入力端子と、
前記チップ選択命令信号と前記選択信号との組合わせから各チップによって所定レベルを有し、前記複数のチップのうち、所定のチップを活性化させるチップ選択信号を生成するチップ選択部と、を備えることを特徴とする請求項５に記載のマルチチップパッケージ。
【請求項８】
前記チップ各々は、
前記命令信号を入力されるための複数の命令信号入力端子と、
前記選択信号を入力されるためのＭＳＢアドレス入力端子と、
前記チップ選択命令信号と前記選択信号との組合わせから各チップによって所定レベルを有し、前記複数のチップのうち、所定のチップを活性化させるチップ選択信号を生成するチップ選択部と、を備えることを特徴とする請求項６に記載のマルチチップパッケージ。
【請求項９】
前記マルチチップパッケージは、
第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップと、
第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップと、を備え、
前記チップ選択部は、前記選択信号と前記命令信号との組合わせから前記第１チップ及び第２チップに独立した前記チップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させることを特徴とする請求項７に記載のマルチチップパッケージ。
【請求項１０】
前記マルチチップパッケージは、
第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップと、
第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップと、を備え、
前記チップ選択部は、前記選択信号と前記命令信号との組合わせから前記第１チップ及び第２チップに独立した前記チップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させることを特徴とする請求項８に記載のマルチチップパッケージ。
【請求項１１】
複数のチップを有するマルチチップパッケージにおいて、
高電圧信号及び前記複数のチップのうち、１チップを選択するための第１選択信号を入力され、
前記第１選択信号または前記高電圧信号に応答して１つ以上のチップを選択するマルチチップパッケージ。
【請求項１２】
前記チップ各々は、
前記第１選択信号を入力されるための選択信号入力端子と、
前記高電圧信号を入力されるための高電圧信号入力端子と、
前記高電圧信号に応答して第２選択信号を生成する第２選択信号生成部と、
前記第１選択信号及び前記第２選択信号をＯＲ演算して各チップによって所定レベルを有し、前記複数のチップのうち、所定のチップを活性化させるチップ選択信号を出力するＯＲゲートと、を備えることを特徴とする請求項１１に記載のマルチチップパッケージ。
【請求項１３】
前記マルチチップパッケージは、
第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップと、
第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップと、を備え、
前記第１選択信号及び前記第２選択信号のＯＲ演算を通じて前記第１チップ及び第２チップに独立したチップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させることを特徴とする請求項１１に記載のマルチチップパッケージ。
【請求項１４】
前記チップ各々は、
前記第１選択信号を入力されるための選択信号入力端子と、
前記高電圧信号を入力されるための高電圧信号入力端子と、
前記高電圧信号に応答して第２選択信号を生成する第２選択信号生成部と、
前記第１選択信号及び前記第２選択信号をＯＲ演算するＯＲゲートと、を備え、
前記第２選択信号生成部は、前記高電圧信号に応答して前記第１及び第２チップによって異なるレベルを有する前記第２選択信号を生成することを特徴とする請求項１３に記載のマルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、具体的には、マルチチップパッケージ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ；ＭＣＰ）に関する。
【背景技術】
【０００２】
複数の半導体チップを１つのパッケージとして製品化したことをＭＣＰという。ＭＣＰは、ベアチップを基板に装着し、パッケージした後、製品設計段階で定めた基準に適しているか否か、その機能とＡＣ、ＤＣパラメータなど電気的な特性をテストする。
【０００３】
ＭＣＰ基板に装着されるベアチップは費用の節減という側面で、工程初期段階で不良を検出しなければならないために、たとえベアチップがＩＣテストを経たＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）ではあるとしても、基板装着後、チップ間の内部連結工程、パッケージ工程によりチップ自体が欠陥を有することがある。しかし、ＭＣＰテストは、パッケージ状態で行なわれるために、各チップの欠陥性を個別的に区別し難く、これらチップのうちいずれか１つだけ問題になっても、ＭＣＰ製品全体が不良処理される。したがって、これら各チップの状態を点検するために各チップの設計段階からチップ内部に回路を作ってテストを実施する。
【０００４】
図１は、従来のＭＣＰテスト時のチップ選択方法を示す。
図１に示されように、ＭＣＰが２個の半導体メモリチップで構成される場合に、同じＭＳＢアドレスピンＡ２４を通じてテストするチップを選択する。もし、ＭＳＢアドレスピンＡ２４に論理ローＬ信号が入力されれば、第１チップＣｈｉｐ１が選択されて第１チップをテストし、ＭＳＢアドレスピンＡ２４に論理ハイＨ信号が入力されれば、第２チップＣｈｉｐ２が選択されて第２チップをテストする。
【０００５】
このような従来のチップ選択方法によれば、複数の半導体チップのうち、テストすべきチップを１つのみ選択しうる。したがって、半導体チップのテストにも１チップに対するテスト終了後、次のチップに対してテストを行うしかないので、テスト時間が延びる短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、テストすべき１つ以上の半導体チップを同時に選択しうるＭＣＰを提供することである。
【０００７】
本発明が解決しようとする技術的課題は、複数のチップを同時にテストしてテスト時間を短縮しうるＭＣＰを提供することである。
【課題を解決するための手段】
【０００８】
前記本発明の目的を達成するために、本発明の特徴によれば、複数のチップを有するＭＣＰは、前記複数のチップのうち、１チップを選択するための選択信号とユーザにより利用されていないダミー入力端子に入力されるダミー入力信号とを入力され、前記選択信号またはダミー入力信号に応答して１つ以上のチップを選択しうる。
【０００９】
望ましくは、前記チップ各々は、前記選択信号を入力されるための選択信号入力端子、前記ダミー入力信号を入力されるためのダミー入力端子、及び前記選択信号入力端子に入力される信号と前記ダミー入力端子に入力される信号とをＯＲ演算して各チップによって所定レベルを有するチップ選択信号を出力するＯＲゲートを備える。
【００１０】
望ましくは、前記ＭＣＰは、第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップ、及び第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップを備え、前記選択信号及び前記ダミー入力信号のＯＲ演算を通じて前記第１チップ及び第２チップに独立したチップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させる。
【００１１】
さらに望ましくは、前記チップ各々は、前記選択信号を入力されるための選択信号入力端子、前記ダミー入力信号を入力されるためのダミー入力端子、及び前記選択信号入力端子に入力される信号と前記ダミー入力端子に入力される信号とをＯＲ演算し、各チップによって所定レベルを有する前記チップ選択信号を出力するＯＲゲートを備え、前記ダミー入力端子は前記第１及び第２チップに対応すべく独立して存在し、相異なるレベルの信号を入力されうる。
【００１２】
本発明の他の特徴によれば、前記ＭＣＰは、複数のチップ及び命令セット信号での命令セットに応答して１つまたはそれ以上のチップを選択するために、命令セット信号を入力されるための命令セット信号入力端を備えることを特徴とする。
【００１３】
また、前記ＭＣＰは、前記複数のチップのうち、１チップを選択するための選択信号を入力されるためのＭＳＢアドレスピンをさらに備え、前記ＭＣＰは、前記チップ選択命令信号または前記選択信号に応答して１つ以上のチップを選択しうる。
【００１４】
望ましくは、前記チップ各々は前記命令信号を入力されるための複数の命令信号入力端子、前記選択信号を入力されるためのＭＳＢアドレス入力端子、及び前記チップ選択命令信号と前記選択信号との組合わせから各チップによって所定レベルを有し、前記複数のチップのうち、所定のチップを活性化させるチップ選択信号を生成するチップ選択部を備える。
【００１５】
望ましくは、前記ＭＣＰは、第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップ、及び第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップを備え、前記チップ選択部は、前記選択信号と前記命令信号との組合わせから前記第１チップ及び第２チップに独立した前記チップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させる。
【００１６】
本発明のさらに他の特徴によれば、複数のチップを有するＭＣＰは、前記複数のチップのうち、１チップを選択するための第１選択信号と高電圧信号を入力され、前記第１選択信号または前記高電圧信号に応答して１つ以上のチップを選択しうる。
【００１７】
望ましくは、前記チップ各々は、前記第１選択信号を入力されるための選択信号入力端子及び前記高電圧信号を入力されるための高電圧信号入力端子、前記高電圧信号に応答して第２選択信号を生成する第２選択信号生成部、及び前記第１選択信号及び前記第２選択信号をＯＲ演算して各チップによって所定レベルを有し、前記複数のチップのうち、所定のチップを活性化させるチップ選択信号を出力するＯＲゲートを備える。
【００１８】
前記ＭＣＰは、第１レベルの電圧を有するチップ選択信号に応答してイネーブルされる第１チップ、及び第２レベルの電圧を有するチップ選択信号に応答してイネーブルされる第２チップを備え、前記第１選択信号及び前記第２選択信号のＯＲ演算を通じて前記第１チップ及び第２チップに独立したチップ選択信号を生成し、前記第１チップまたは第２チップを選択的に活性化するか、前記第１チップ及び前記第２チップを同時に活性化させる。
【００１９】
望ましくは、前記チップ各々は、前記第１選択信号を入力されるための選択信号入力端子及び前記高電圧信号を入力されるための高電圧信号入力端子、前記高電圧信号に応答して第２選択信号を生成する第２選択信号生成部、及び前記第１選択信号及び前記第２選択信号をＯＲ演算するＯＲゲートを備え、前記第２選択信号生成部は、前記高電圧信号に応答して前記第１及び第２チップによって異なるレベルを有する前記第２選択信号を生成する。
【発明の効果】
【００２０】
本発明によるＭＣＰは、チップテスト時に複数のチップを同時に選択してテストしうるために、テスト時間を短縮しうる。
【発明を実施するための最良の形態】
【００２１】
本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００２２】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２３】
図２は、本発明の一実施形態によるＭＣＰテスト時のチップ選択方法を示す。
図２に図示された本発明の一実施形態によるチップ選択方法は、ＭＳＢアドレスピンＡ２４とユーザが使用していないダミーボールとを利用して前記ＭＳＢアドレスピンＡ２４に入力される信号と、前記ダミーボールに入力される信号とを組合わせて複数のチップを同時にイネーブルさせうる。
【００２４】
例えば、ＭＣＰが２５６Ｍの第１チップＣｈｉｐ１及び２５６Ｍの第２チップＣｈｉｐ２で構成された５１２Ｍの半導体ＭＣＰであり、第１チップＣｈｉｐ１が論理ロー信号により選択され、第２チップＣｈｉｐ２が論理ハイレバルの信号により選択される時、ＭＳＢアドレスピンＡ２４に入力される信号及びダミーボールに入力される信号によって、１つまたは２つのチップをイネーブルさせうる。この際、ＭＳＢアドレスピンＡ２４は、前記第１チップ及び第２チップに共通する入力端子であり、ダミーボールはそれぞれのチップごとに別途に存在する。
【００２５】
それぞれのチップは、ＭＳＢアドレスピンＡ２４から入力される信号とダミーボールから入力される信号とをＯＲ演算するＯＲ演算部２１、２２と、ＯＲ演算部から出力されたチップ選択信号を入力されてチップを駆動するためのドライバー入力部２３、２４と、を備える。
【００２６】
例えば、第１チップのみテストしようとする場合には、ＭＳＢアドレスピンＡ２４には、論理ロー信号を入力し、第１チップＣｈｉｐ１のダミーボール２５及び第２チップＣｈｉｐ２のダミーボール２６に入力される信号がいずれも論理ローレベル信号であれば、ドライバー入力部２３、２４に入力されるチップ選択信号はいずれも論理ローレベルであるために、第１チップのみがイネーブルされる。もし、第２チップだけテストしようとする場合には、ＭＳＢアドレスピンＡ２４、第１チップ及び第２チップのダミーボール２５、２６に各々論理ハイレバルの信号を入力すれば、各ドライバー入力部２３、２４に入力されるチップ選択信号は論理ハイレバルになるために、第２チップだけイネーブルされる。また、第１及び第２チップをいずれも選択してテストしようとする場合には、ＭＳＢアドレスピンＡ２４に論理ローレベル、第１チップのダミーボール２５に論理ローレベル、第２チップのダミーボール２６に論理ハイレバルの信号を印加すれば、第１チップのドライバー入力部２３には、論理ローレベルのチップ選択信号が入力され、第２チップのドライバー入力部２４には論理ハイレバルのチップ選択信号が入力され、第１チップと第２チップがいずれもイネーブルされる。
【００２７】
したがって、ユーザが使用していないダミーボールを用いて複数のチップを同時にテストでき、これにより、ＭＣＰのチップテスト時間を半分に短縮しうる。
【００２８】
図３は、本発明の他の実施形態によるＭＣＰテスト時のチップ選択方法を示す。
図３に示された本発明の一実施形態によるチップ選択方法は、ＭＳＢアドレスピンＡ２４以外にＩ／Ｏピンを通じて入力される命令セットのうち、ユーザが使用していない命令セットを利用して複数のチップを同時にイネーブルさせうる。
【００２９】
図３を参照すれば、本発明の他の実施形態によるＭＣＰは、第１チップ及び第２チップを備え、それぞれのチップは、チップ選択部３１、３２、ドライバー入力部３３、３４を備える。チップ選択部３１、３２は、各々ＯＲ演算部３５、３６及び命令セット部３７、３８を備える。図３に示されたＭＳＢアドレス入力ピンＡ２４及びＩ／Ｏ入力ピンは、各チップに共通する入力ピンである。
【００３０】
図３に図示された本発明の他の実施形態によれば、ユーザにより保存されていない命令セットのうち、所定の命令セットを用いてＩ／Ｏ入力ピンを通じて入力された命令信号のうち、前記命令セットに該当すれば、第１チップまたは第２チップをイネーブルさせるチップ選択信号を出力するように設定しうる。
【００３１】
例えば、前記所定の命令セットを入力すれば、第１チップの命令セット部３７では論理ローレベルの信号を出力し、第２チップの命令セット部３８では論理ハイレバルの信号を出力するように設定すれば、第１チップＣｈｉｐ１と第２チップＣｈｉｐ２とを同時に選択してテストしようとする場合には、ＭＳＢアドレスピンＡ２４に論理ローレベルの信号を入力し、Ｉ／Ｏ入力ピンに前記所定の命令セットを入力すれば、第１チップのチップ選択部３１では論理ローレベルのチップ選択信号を出力し、第２チップのチップ選択部３２では論理ハイレバルのチップ選択信号を出力し、第１チップと第２チップがいずれも選択されてテストされうる。
【００３２】
また、本発明の他の実施形態ではテストすべきチップを選択する場合、ユーザが使用していない命令セットを用いてチップを選択して、ＭＳＢアドレスピンＡ２４を利用しないこともある。
【００３３】
この場合には、第１所定命令セットを入力すれば、第１チップだけを選択し、第２所定命令セットを入力すれば、第２チップだけを選択し、第３所定命令セットを入力すれば、第１チップ及び第２チップいずれも選択可能に設定してＭＣＰをテストしうる。
【００３４】
図４は、本発明のさらに他の実施形態によるＭＣＰテスト時のチップ選択方法を示す。
図４に示された本発明のさらに他の実施形態によるチップ選択方法は、ＭＳＢアドレスピンＡ２４とユーザが使用していない入力ピンのうちから高電圧入力ピンＨＶを用いて前記ＭＳＢアドレスピンＡ２４に入力される信号と、前記高電圧入力ピンＨＶに入力される高電圧信号を組合わせて複数のチップを同時にイネーブルさせうる。
【００３５】
例えば、ＭＣＰが図２の実施形態のように２５６Ｍの第１チップＣｈｉｐ１と２５６Ｍの第２チップＣｈｉｐ２とで構成された５１２Ｍの半導体ＭＣＰであり、第１チップＣｈｉｐ１が論理ロー信号により選択され、第２チップＣｈｉｐ２が論理ハイレバルの信号により選択されると仮定する。この際、ＭＳＢアドレスピンＡ２４及び高電圧入力ピンＨＶは、前記第１チップ及び第２チップに共通する入力端子である。
【００３６】
第１チップは、高電圧入力ピンＨＶから入力される高電圧信号に応答して論理ロー信号を出力するテストモード活性部４５と、ＭＳＢアドレスピンＡ２４から入力される信号とテストモード活性部４５から出力される信号とをＯＲ演算するＯＲ演算部４１及び前記ＯＲ演算部から出力されたチップ選択信号を入力されてチップを駆動するためのドライバー入力部４３を備える。第２チップは、高電圧入力ピンＨＶから入力される高電圧信号に応答して論理ハイ信号を出力するテストモード活性部４６と、ＭＳＢアドレスピンＡ２４から入力される信号とテストモード活性部４６から出力される信号とをＯＲ演算するＯＲ演算部４２及び前記ＯＲ演算部から出力されたチップ選択信号を入力されてチップを駆動するためのドライバー入力部４４を備える。
【００３７】
例えば、第１チップだけテストしようとする場合には、ＭＳＢアドレスピンＡ２４に論理ロー信号を入力し、高電圧入力ピンＨＶには信号を入力しない。これにより、第１チップのＯＲ演算部４１及び第２チップのＯＲ演算部４２には、ローレベル信号だけ入力され、論理ローレベルのチップ選択信号を出力し、第１チップだけがイネーブルされる。第２チップだけをテストしようとする場合には、ＭＳＢアドレスピンＡ２４に論理ハイレバルの信号を入力し、高電圧入力ピンＨＶには信号を入力しなければ、第２チップだけがイネーブルされる。もし、第１チップと第２チップとを同時に選択しようとする場合には、ＭＳＢアドレスピンＡ２４に論理ローレベルの信号を入力し、高電圧入力ピンＨＶに高電圧入力信号を入力すれば、第１チップのＯＲ演算部４１には論理ロー信号だけが入力され、論理ローレベルのチップ選択信号を出力し、第２チップのＯＲ演算部４２にはＭＳＢアドレスピンＡ２４から論理ローレベル信号が入力され、テストモード活性部４６から論理ハイレバル信号が入力されて、論理ハイレバルのチップ選択信号を出力する。したがって、第１チップ及び第２チップいずれも活性化され、同時にテストが可能である。
【００３８】
もし、第１チップのテストモード活性部４５及び第２チップのテストモード活性部４６を同一に設計した場合には、各チップ内部のテストモード活性部とＯＲ演算部との間にフューズを連結し、第１チップの前記テストモード活性部４５とＯＲ演算部４１との間のフューズを切断する方法を利用しうる。このような場合、高電圧入力ピンＨＶに高電圧が入力されれば、テストモード活性部４５、４６いずれも論理ハイ信号を出力するが、前記論理ハイ信号は、論理ローレベルのチップ選択信号に応答して活性化される第１チップのＯＲ演算部４１には入力されない。このような方式でそれぞれのチップを別途に選択するか、同時に選択してＭＣＰをテストしうる。
【００３９】
本発明は図面に示された一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。
【産業上の利用可能性】
【００４０】
本発明は、半導体装置関連の技術分野に好適に適用されうる。
【図面の簡単な説明】
【００４１】
【図１】従来のＭＣＰテスト時のチップ選択方法を示す図面である。
【図２】本発明の一実施形態によるＭＣＰテスト時のチップ選択方法を示す図面である。
【図３】本発明の他の実施形態によるＭＣＰテスト時のチップ選択方法を示す図面である。
【図４】本発明のさらに他の実施形態によるＭＣＰテスト時のチップ選択方法を示す図面である。
【符号の説明】
【００４２】
２１、２２    ＯＲ演算部
２３，２４    ドライバー入力部
２５、２６    ダミーボール
Ａ２４    ＭＳＢアドレスピン
Ｃｈｉｐ１    第１チップ
Ｃｈｉｐ２    第２チップ
【図１】
2006191113.tif 000003
【図２】
2006191113.tif 000004
【図３】
2006191113.tif 000005
【図４】
2006191113.tif 000006