(57)【要約】【課題】リングオシレータを構成する複数の単位素子間での電気的特性のばらつきを低減することが可能な技術を提供する。【解決手段】本発明の半導体装置は、複数のインバータ素子１が多段に直列接続されたリングオシレータを備えている。複数のインバータ素子１はＸ軸方向に沿って２列に配列されている。複数のインバータ素子１が成す２つの列のそれぞれの延長線上には、インバータ素子１と隣接して、Ｘ軸方向に沿って複数のダミー素子１０が設けられている。そして、インバータ素子１とダミー素子１０とは、同じトランジスタ構成を有する。【選択図】図２
2006147674.tif 000002
【特許請求の範囲】
【請求項１】
所定方向に沿って配列され、かつ多段接続された複数の単位素子を有するリングオシレータと、
前記複数の単位素子が成す列の延長線上に、前記複数の単位素子と隣接して、前記所定方向に沿って配列された少なくとも一つのダミー素子と
を備え、
前記単位素子と、前記ダミー素子とは、同じトランジスタ構成を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記少なくとも一つのダミー素子に含まれる複数のトランジスタの制御端子はそれぞれ電位固定されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記少なくとも一つのダミー素子に含まれる、少なくとも一つのトランジスタの各端子には電極パッドが接続されている、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記少なくとも一つのトランジスタは、互いに並列接続された同じ導電型の複数のトランジスタを含む、半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記少なくとも一つのトランジスタは、互いに異なる導電型の２つのトランジスタを含み、
前記２つのトランジスタの制御端子には、共通の前記電極パッドが接続されている、半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記リングオシレータには一列に並べられた複数の第２電極パッドが接続されており、
前記電極パッドは前記第２電極パッドと平行を成して一列に並べられている、半導体装置。
【請求項７】
所定方向に沿って配列され、かつ多段接続された複数の単位素子を有するリングオシレータと、
前記複数の単位素子が成す列の延長線上に、前記複数の単位素子と隣接して、前記所定方向に沿って配列された少なくとも一つのダミー素子と
を備える半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記複数の単位素子及び前記少なくとも一つのダミー素子に含まれる複数のトランジスタを前記半導体基板に同時に形成する工程と
を備え、
前記工程（ｂ）では、前記複数の単位素子及び前記少なくとも一つのダミー素子の間においてはトランジスタに関するレイアウトパターンが同一となるように、かつ前記複数の単位素子のそれぞれに含まれる第１トランジスタ群及び前記少なくとも一つのダミー素子のそれぞれに含まれる第２トランジスタ群が同一間隔で配列されるように、各マスク工程において、同じマスクパターンが一定間隔で配列された部分を含むフォトマスクが使用される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレータを備える半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置に関する回路シミュレータの一つとしてＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）が知られている。そのＳＰＩＣＥパラメータを抽出し、その検証をする際には、リングオシレータが使用されることがある。リングオシレータは、インバータ素子やＮＡＮＤ素子などの単位素子が多段にリング状に直列接続された構成を成しており、その段数によって発振周波数が決定される。
【０００３】
なお、リングオシレータに関する技術が特許文献１〜３に開示されている。
【０００４】
【特許文献１】特開平１−１４１３８３号公報
【特許文献２】特開平１−２５３９３５号公報
【特許文献３】特開平９−５４１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、ＳＰＩＣＥパラメータの抽出にリングオシレータを用いる際には、高精度なパラメータ抽出を行うために、リングオシレータを構成する複数の単位素子の間での電気的特性のばらつきを抑えることが必要とされる。
【０００６】
そこで、本発明は上記点に鑑みて成されたものであり、リングオシレータを構成する複数の単位素子間での電気的特性のばらつきを低減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の半導体装置は、所定方向に沿って配列され、かつ多段接続された複数の単位素子を有するリングオシレータと、前記複数の単位素子が成す列の延長線上に、前記複数の単位素子と隣接して、前記所定方向に沿って配列された少なくとも一つのダミー素子とを備え、前記単位素子と、前記ダミー素子とは、同じトランジスタ構成を有する。
【０００８】
また、この発明の半導体装置の製造方法は、所定方向に沿って配列され、かつ多段接続された複数の単位素子を有するリングオシレータと、前記複数の単位素子が成す列の延長線上に、前記複数の単位素子と隣接して、前記所定方向に沿って配列された少なくとも一つのダミー素子とを備える半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）前記複数の単位素子及び前記少なくとも一つのダミー素子に含まれる複数のトランジスタを前記半導体基板に同時に形成する工程とを備え、前記工程（ｂ）では、前記複数の単位素子及び前記少なくとも一つのダミー素子の間においてはトランジスタに関するレイアウトパターンが同一となるように、かつ前記複数の単位素子のそれぞれに含まれる第１トランジスタ群及び前記少なくとも一つのダミー素子のそれぞれに含まれる第２トランジスタ群が同一間隔で配列されるように、各マスク工程において、同じマスクパターンが一定間隔で配列された部分を含むフォトマスクが使用される。
【発明の効果】
【０００９】
この発明の半導体装置によれば、所定方向に沿って配列された複数の単位素子の延長線上に、当該複数の単位素子に隣接してダミー素子が設けられているため、当該複数の単位素子のうち端部に位置する単位素子に関しても、両側には同じトランジスタ構成が配置されることになる。従って、当該複数の単位素子の間では、トランジスタを形成する際に周囲から受ける影響を均一にすることができるため、端部に位置する単位素子に含まれるトランジスタと、それ以外の単位素子に含まれるトランジスタとの仕上がり形状の差を低減できる。その結果、リングオシレータを構成する単位素子間の電気的特性のばらつきを低減でき、高精度なＳＰＩＣＥパラメータの抽出が可能となる。
【００１０】
また、この発明の半導体装置の製造方法によれば、複数の単位素子及び少なくとも一つのダミー素子の間においてトランジスタに関するレイアウトパターンが同一となるように、かつ複数の単位素子に含まれる第１トランジスタ群及び少なくとも一つのダミー素子に含まれる第２トランジスタ群が同一間隔で配列されるように、各マスク工程においては、同じマスクパターンが一定間隔で配列された部分を有するフォトマスクが使用される。従って、所定方向に沿って配列される複数の単位素子の間では、トランジスタを形成する際の周囲からの影響が均一となり、それらのうちの端部に位置する単位素子に含まれるトランジスタと、それ以外の単位素子に含まれるトランジスタとの仕上がり形状の差を低減できる。その結果、リングオシレータを構成する単位素子間の電気的特性のばらつきを低減でき、高精度なＳＰＩＣＥパラメータの抽出が可能となる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の回路構成を示す図である。図１に示されるように、本実施の形態１に係る半導体装置は、リングオシレータ５と、分周回路３とを備えている。リングオシレータ５は、複数のインバータ素子１と、２入力のＮＡＮＤ素子２とを備えている。複数のインバータ素子１は多段に直列接続されており、最終段のインバータ素子１の出力はＮＡＮＤ素子２の一方入力と接続されている。ＮＡＮＤ素子２の他方入力には、リセット端子ＲＥＳＥＴＬが接続されており、ＮＡＮＤ素子２の出力は、初段のインバータ素子１の入力と接続されている。これにより、複数のインバータ素子１と、一つのＮＡＮＤ素子２とがリング状に直列接続され、ＮＡＮＤ素子２からは所定の周波数のクロック信号ＣＬＫが出力される。クロック信号ＣＬＫは、分周回路３で分周されてから、当該分周回路３が内蔵する出力バッファを介して出力端子ＯＵＴに出力される。
【００１２】
リングオシレータ５には電源端子ＶＤＤＩ及びグランド端子ＶＳＳ１が接続されており、電源端子ＶＤＤＩを介してプラスの電源電位が、グランド端子ＶＳＳ１を介して接地電位が供給される。また、分周回路３には電源端子ＶＤＤＥ及びグランド端子ＶＳＳ２が接続されており、電源端子ＶＤＤＥを介してプラスの電源電位が、グランド端子ＶＳＳ２を介して接地電位が供給される。そして、リセット端子ＲＥＳＥＴＬにＬｏｗレベルの信号が入力されると、ＮＡＮＤ素子２の出力はリセットされてＨｉｇｈレベルに固定される。その結果、リングオシレータ５からクロック信号ＣＬＫが出力されなくなる。
【００１３】
なお、本実施の形態１では、リングオシレータ５を構成する単位素子として、インバータ素子１とＮＡＮＤ素子２を採用したが、ＮＯＲ素子も採用することが可能である。また、リングオシレータ５をＮＡＮＤ素子２だけで構成したり、ＮＯＲ素子だけで構成することも可能である。更に、リセット機能を省略すれば、インバータ素子１だけで構成することも可能である。
【００１４】
次に、本実施の形態１に係る半導体装置のレイアウトパターンについて説明する。図２は、本半導体装置のレイアウトパターンを模式的に示す平面図である。なお以下では、図中のＸ軸方向を左右方向、Ｘ軸方向に垂直なＹ軸方向を上下方向とする。図２に示されるように、本実施の形態１に係る半導体装置では、複数の電極パッド５０〜５５がＸ軸方向に沿って一列に設けられており、それぞれグランド端子ＶＳＳ１，出力端子ＯＵＴ，グランド端子ＶＳＳ２，電源端子ＶＤＤＥ，電源端子ＶＤＤＩ，リセット端子ＲＥＳＥＴＬとして機能する。
【００１５】
複数のインバータ素子１は、Ｘ軸方向に沿って２列に配置されており、上側の列Ｌ１にはＮＡＮＤ素子２も配置されている。そして、上側の列Ｌ１のインバータ素子１のうち最も左側に位置するインバータ素子１と、下側の列Ｌ２のインバータ素子１のうち最も左側に位置するインバータ素子１とは配線６７で接続されており、列Ｌ１のインバータ素子１のうち最も右側に位置するインバータ素子１と、列Ｌ２のインバータ素子１のうち最も右側に位置するインバータ素子１とは配線６８で接続されている。
【００１６】
本実施の形態１に係る半導体装置には、図２に示されるように、複数のダミー素子１０が更に設けられている。本実施の形態１では、列Ｌ１の複数のインバータ素子１の左右両側に、Ｘ軸方向に沿って例えば５個ずつのダミー素子１０が当該複数のインバータ素子１に隣接して配置されている。また、列Ｌ２の複数のインバータ素子１の左右両側にも、Ｘ軸方向に沿って例えば５個ずつのダミー素子１０が、当該複数のインバータ素子１に隣接して配置されている。
【００１７】
列Ｌ１のインバータ素子１、ＮＡＮＤ素子２及びダミー素子１０と、列Ｌ２のインバータ素子１及びダミー素子１０との間には、電極パッド５０に接続されたグランド配線６０が配置されている。そして、列Ｌ１のインバータ素子１、ＮＡＮＤ素子２及びダミー素子１０の上側と、列Ｌ２のインバータ素子１及びダミー素子１０の下側には、電極パッド５４に接続された電源配線６４が配置されている。これにより、列Ｌ１に含まれる各素子、あるいは列Ｌ２に含まれる各素子は、電源配線６４とグランド配線６０とによってＹ軸方向で挟まれるようになる。
【００１８】
ＮＡＮＤ素子２と分周回路３とは配線６６で接続されており、ＮＡＮＤ素子２と電極パッド５５とは配線６５で接続されている。分周回路３の上側には電極パッド５３に接続された電源配線６３が配置されており、その下側には電極パッド５２に接続されたグランド配線６２が配置されている。
【００１９】
次に、インバータ素子１及びダミー素子１０の構成について詳細に説明する。図３は図２中の部分Ａを拡大して示す平面図であって、図４は図３に示される構造の回路構成を示す図である。図３，４に示されるように、インバータ素子１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とから成るトランジスタ群ＭＰＮ１を備えている。図３に示されるように、ＰＭＯＳトランジスタＭＰ１は、Ｐ型のソース領域１０１ｐｓ及びドレイン領域１０１ｐｄを含む活性領域１０１ｐを有し、ＮＭＯＳトランジスタＭＮ１は、Ｎ型のソース領域１０１ｎｓ及びドレイン領域１０１ｎｄを含む活性領域１０１ｎを有する。そして、ソース領域１０１ｐｓとドレイン領域１０１ｐｄとの間の活性領域１０１ｐ上と、ソース領域１０１ｎｓとドレイン領域１０１ｎｄとの間の活性領域１０１ｎ上には、図示しないゲート絶縁膜を介して、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に共通のゲート電極１０２ｐｎが形成されている。
【００２０】
なお、活性領域１０１ｐには、図示しないＮ型のウェル領域も形成されており、当該Ｎ型のウェル領域内にソース領域１０１ｐｓ及びドレイン領域１０１ｐｄが形成されている。また、活性領域１０１ｎにはウェル領域は形成されておらず、ソース領域１０１ｎｓ及びドレイン領域１０１ｎｄは、Ｐ型の半導体基板に直接形成されている。
【００２１】
ＰＭＯＳトランジスタＭＰ１のソース領域１０１ｐｓは、上層の配線層に設けられた電源配線６４とコンタクト１０３ｐを介して電気的に接続されている。また、ＮＭＯＳトランジスタＭＮ１のソース領域１０１ｎｓは、配線層に設けられたグランド配線６０とコンタクト１０３ｎを介して電気的に接続されている。そして、ＰＭＯＳトランジスタＭＰ１のドレイン領域１０１ｐｄ及びＮＭＯＳトランジスタＭＮ１のドレイン領域１０１ｎｄは、配線層に設けられた配線１０４ｐｎと、それぞれコンタクト１０５ｐ，１０５ｎを介して電気的に接続されている。
【００２２】
各インバータ素子１の配線１０４ｐｎは、次段のインバータ素子１の形成領域まで延びており、当該次段のインバータ素子１のゲート電極１０２ｐｎとコンタクト１０６ｐｎを介して電気的に接続されている。ただし、ＮＡＮＤ素子２の前段のインバータ素子１については、配線１０４ｐｎは、ＮＡＮＤ素子１の形成領域まで延びることになる。
【００２３】
インバータ素子１が以上のようなレイアウトパターンを構成することにより、回路構成としては、図４に示されるような構成となる。すなわち、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のソースは、それぞれ電源端子ＶＤＤＩ及びグランド端子ＶＳＳ１に接続され、両者のドレイン間は接続される。そして、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のドレインは、次段のＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲートに接続される。
【００２４】
次に、ダミー素子１０について説明する。本実施の形態１に係るダミー素子１０は、ＰＭＯＳトランジスタＭＰ１０とＮＭＯＳトランジスタＭＮ１０とから成るトランジスタ群ＭＰＮ１０を備えており、インバータ素子１と同じトランジスタ構成を有する。ここで、同じトランジスタ構成を有するということは、少なくともトランジスタの個数及び種類（導電型）が同一であればよく、必ずしも回路構成が完全に一致する必要は無い。従って、インバータ素子１がＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを１つずつ備える本例では、ダミー素子１０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを１つずつ備えているだけでよく、それらのドレイン間を接続してインバータ素子を構成する必要は必ずしも無い。なお、本実施の形態１では、一例として、ダミー素子１０におけるＰＭＯＳトランジスタＭＰ１０とＮＭＯＳトランジスタＭＮ１０のドレイン間が接続されて、ダミー素子１０がインバータ素子を構成している場合について説明する。
【００２５】
ＰＭＯＳトランジスタＭＰ１０は、Ｐ型のソース領域１１１ｐｓ及びドレイン領域１１１ｐｄを含む活性領域１１１ｐを有し、ＮＭＯＳトランジスタＭＮ１０は、Ｎ型のソース領域１１１ｎｓ及びドレイン領域１１１ｎｄを含む活性領域１１１ｎを有する。そして、ソース領域１１１ｐｓとドレイン領域１１１ｐｄとの間の活性領域１１１ｐ上と、ソース領域１１１ｎｓとドレイン領域１１１ｎｄとの間の活性領域１１１ｎ上には、図示しないゲート絶縁膜を介して、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０に共通のゲート電極１１２ｐｎが形成されている。
【００２６】
なお、活性領域１０１ｐと同様に、活性領域１１１ｐには、図示しないＮ型のウェル領域も形成されており、当該Ｎ型のウェル領域内にソース領域１１１ｐｓ及びドレイン領域１１１ｐｄが形成されている。また、活性領域１１１ｎにはウェル領域は形成されておらず、ソース領域１１１ｎｓ及びドレイン領域１１１ｎｄは、Ｐ型の半導体基板に直接形成されている。
【００２７】
ＰＭＯＳトランジスタＭＰ１０のソース領域１１１ｐｓは、電源配線６４にコンタクト１１３ｐを介して電気的に接続されている。また、ＮＭＯＳトランジスタＭＮ１０のソース領域１１１ｎｓは、グランド配線６０にコンタクト１１３ｎを介して電気的に接続されている。そして、ＰＭＯＳトランジスタＭＰ１０のドレイン領域１１１ｐｄ及びＮＭＯＳトランジスタＭＮ１０のドレイン領域１１１ｎｄは、配線層に設けられた配線１１４ｐｎと、それぞれコンタクト１１５ｐ，１１５ｎを介して電気的に接続されている。
【００２８】
ダミー素子１０が以上のようなレイアウトパターンを構成することにより、回路構成としては、図４に示されるような構成となる。すなわち、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０のソースは、それぞれ電源端子ＶＤＤＩ及びグランド端子ＶＳＳ１に接続され、両者のドレイン間は接続される。そして、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０のゲートは、ともに電源端子ＶＤＤＩに接続される。このように、本実施の形態１に係るダミー素子１０は、入力が電源電位に固定されたインバータ素子を構成する。
【００２９】
次に、本実施の形態１に係る半導体装置の製造方法について説明する。図５は本半導体装置の製造方法を示すフローチャートである。図５に示されるように、ステップｓ１において、例えばシリコン基板から成るＰ型の半導体基板を準備する。次に、ステップｓ２において、複数のインバータ素子１及び複数のダミー素子１０に含まれる、ＰＭＯＳトランジスタＭＰ１，ＭＰ１０及びＮＭＯＳトランジスタＭＮ１，ＭＮ１０を、ステップｓ１で準備した半導体基板に同時に形成する。
【００３０】
このステップｓ２では、複数のインバータ素子１及び複数のダミー素子１０においてトランジスタに関するレイアウトパターンが互いに同一となるように、各マスク工程において、同一のマスクパターンが形成された部分を有するフォトマスクが使用される。つまり、本例では、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に関するレイアウトパターンが複数のインバータ素子１間で同一になるように、またＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０に関するレイアウトパターンが複数のダミー素子１０間で同一になるように、更にＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に関するレイアウトパターンと、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０に関するレイアウトパターンとが同一になるように、同一のマスクパターンが形成された部分を有するフォトマスクが使用される。
【００３１】
ここで、トランジスタに関するレイアウトパターンとは、トランジスタ特性を決定するレイアウトパターンを意味しており、本例におけるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１に関するレイアウトパターンとは、ＰＭＯＳトランジスタＭＰ１の活性領域１０１ｐと、ＮＭＯＳトランジスタＭＮ１の活性領域１０１ｎと、ゲート電極１０２ｐｎのうちの活性領域１０１ｐ，１０１ｎ上に位置する部分とについてのレイアウトパターンである。また、ＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０に関するレイアウトパターンとは、ＰＭＯＳトランジスタＭＰ１０の活性領域１１１ｐと、ＮＭＯＳトランジスタＭＮ１０の活性領域１１１ｎと、ゲート電極１１２ｐｎのうちの活性領域１１１ｐ，１１１ｎ上に位置する部分とについてのレイアウトパターンである。
【００３２】
なお、ゲート電極１０２ｐｎのうち活性領域１０１ｐ，１０１ｎ上以外の部分や、ゲート電極１１２ｐｎのうち活性領域１１１ｐ，１１１ｎ上以外の部分についてのレイアウトパターンは、トランジスタ特性に影響を与えないことから、配線のレイアウトパターンに含まれるものとする。
【００３３】
更に、本実施の形態１に係るステップｓ２では、列Ｌ１に属する素子のうち、ＮＡＮＤ素子２よりも右側に位置する複数のインバータ素子１及び複数のダミー素子１０に含まれるトランジスタ群ＭＰＮ１，ＭＰＮ１０が同一間隔Ｐ１で配列されるように（図３参照）、また、列Ｌ１に属する素子のうち、ＮＡＮＤ素子２よりも左側に位置する複数のインバータ素子１及び複数のダミー素子１０に含まれるトランジスタ群ＭＰＮ１，ＭＰＮ１０が同一間隔Ｐ１で配列されるように、あるいは列Ｌ２における複数のインバータ素子１及び複数のダミー素子１０に含まれるトランジスタ群ＭＰＮ１，ＭＰＮ１０が同一間隔Ｐ１で配列されるように、各マスク工程においては、一定間隔で配列されたマスクパターンを含むフォトマスクが使用される。
【００３４】
以上のことから、ステップｓ２では、一列に配列されたインバータ素子１及びダミー素子１０に含まれる複数のトランジスタを同時に形成する際には、各マスク工程において、同じマスクパターンが一定間隔で配列された部分を有するフォトマスクが使用される。図６は、活性領域１０１ｎ，１０１ｐ，１１１ｎ，１１１ｐを形成する際に使用されるフォトマスクの一部を模式的に示す図であって、図３に示される、活性領域１０１ｎ，１０１ｐ，１１１ｎ，１１１ｐのレイアウトパターンに対応するマスクパターンを示している。図６に示されるように、ステップｓ２で使用されるフォトマスクでは、活性領域１０１ｎ，１０１ｐについてのレイアウトパターン及び活性領域１１１ｎ，１１１ｐについてのレイアウトパターンが同一、かつ一定間隔で配列されるように、同一のマスクパターンＭＰＴが所定間隔Ｐ２で配列されている。なお、一般的にマスクパターンは、製造後に得られるレイアウトパターンを数倍に拡大したものであるため、間隔Ｐ２は間隔Ｐ１の数倍となる。
【００３５】
活性領域１０１ｎ，１０１ｐ，１１１ｎ，１１１ｐを形成する際には、まず半導体基板上に例えば酸化膜及び窒化膜を順次形成する。そして、窒化膜上にフォトレジストを形成して、図６に示されるマスクパターンＭＰＴを当該フォトレジストに転写する。そして、マスクパターンＭＰＴが転写されたフォトレジストを現像して、当該フォトレジストにレジストパターンを形成する。次に、レジストパターンが形成されたフォトレジストをマスクに用いて、窒化膜及び酸化膜を順次エッチングして、半導体基板を部分的に露出させる。そして、露出した半導体基板の上面を酸化して、当該半導体基板に素子分離絶縁膜を形成する。このとき、半導体基板における酸化膜及び窒化膜で覆われた部分には素子分離絶縁膜が形成されず、この部分が活性領域１０１ｎ，１０１ｐ，１１１ｎ，１１１ｐとなる。
【００３６】
同様に、ステップｓ２においては、ゲート電極１０２ｐｎ，１１２ｐｎを形成する際にも、同一のマスクパターンが同一間隔で配列された部分を有するフォトマスクが使用される。なお本例では、ゲート電極１０２ｐｎの活性領域１０１ｐ，１０１ｎ上以外の部分と、ゲート電極１１２ｐｎの活性領域１１１ｐ，１１１ｎ上以外の部分についても、同一となるように形成されているが、本例とは異なり、それらが同一とならないように形成される場合には、ゲート電極１０２ｐｎ，１１２ｐｎを形成する際に使用されるフォトマスクでは、ゲート電極１０２ｐｎのうちの活性領域１０１ｐ，１０１ｎ上の部分に対応するマスクパターンと、ゲート電極１１２ｐｎのうちの活性領域１１１ｐ，１１１ｎ上の部分に対応するマスクパターンとが同一形状で同一間隔で配列されるようになる。
【００３７】
本実施の形態１では、複数のインバータ素子１及び複数のダミー素子１０は、コンタクトのレイアウトパターンも互いに同じになるように形成される。また、配線のレイアウトパターンに関しては、一部の配線を除いて同一となるように複数のインバータ素子１及び複数のダミー素子１０は形成される。そして、ＮＡＮＤ素子２も、インバータ素子１やダミー素子１０と同時に形成される。
【００３８】
以上のように、本実施の形態１に係る半導体装置の製造方法では、インバータ素子１及びダミー素子１０に含まれるトランジスタを形成する際には、各構成要素の形成段階において、同一のマスクパターンが一定間隔で配列された部分を有するフォトマスクが使用される。そのため、図３に示されるように、最終的に得られるレイアウトパターンにおいては、インバータ素子１及びダミー素子１０に含まれるトランジスタ群ＭＰＮ１，ＭＰＮ１０は略等間隔で配列され、かつインバータ素子１及びダミー素子１０におけるトランジスタに関するレイアウトパターンは略同一となる。
【００３９】
なお、ＮＡＮＤ素子２の下側のインバータ素子１及びそのインバータ素子１の両側のインバータ素子１を除いた列Ｌ２のレイアウトパターンは、列Ｌ１のレイアウトパターンをグランド配線６０で折り返した形状と同一である。
【００４０】
このように、本実施の形態１に係る半導体装置では、列Ｌ１や列Ｌ２における複数のインバータ素子１の延長線上に、当該複数のインバータ素子１に隣接してダミー素子１０が設けられているため、端部に位置するインバータ素子１に関しても、両側には同じトランジスタ構成が配置されることになる。従って、当該複数のインバータ素子１の間では、トランジスタを形成する際に周囲から受ける影響を均一にすることができるため、列Ｌ１，Ｌ２のそれぞれにおいて、端部に位置するインバータ素子１に含まれるトランジスタと、それ以外のインバータ素子１に含まれるトランジスタとの仕上がり形状の差を低減できる。その結果、リングオシレータ５を構成する単位素子間の電気的特性のばらつきを低減でき、高精度なＳＰＩＣＥパラメータの抽出が可能となる。
【００４１】
また、本実施の形態１では、ダミー素子１０に含まれるＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０の制御端子は電源電位に電位固定されているため、当該制御端子の電位が安定し、インバータ素子１の近傍の不定容量を除去することができる。従って、ＳＰＩＣＥパラメータを更に高精度に抽出することができる。更に、本実施の形態１のように、ダミー素子１０がインバータ素子を構成する場合には、ダミー素子１０に貫通電流が流れることを抑制できる。
【００４２】
また、本実施の形態１に係る半導体装置の製造方法では、インバータ素子１及びダミー素子１０の間においてトランジスタに関するレイアウトパターンが同一となるように、かつインバータ素子１及びダミー素子１０に含まれるトランジスタ群ＭＰＮ１，ＭＰＮ１０が同一間隔Ｐ１で配列されるように、各マスク工程において同じマスクパターンが一定間隔で配列された部分を有するフォトマスクが使用される。従って、列Ｌ１や列Ｌ２に属する、一列に配列された複数のインバータ素子１の間では、トランジスタを形成する際に周囲から受ける影響が均一となる。そのため、端部に位置するインバータ素子１に含まれるトランジスタと、それ以外のインバータ素子１に含まれるトランジスタとの仕上がり形状の差を低減できる。その結果、リングオシレータ５を構成する単位素子間の電気的特性のばらつきを低減でき、高精度なＳＰＩＣＥパラメータの抽出が可能となる。
【００４３】
なお、本実施の形態１では、複数のインバータ素子１が成す列の延長線上に複数のダミー素子１０を設けたが、必ずしも複数のダミー素子１０は必要ではなく、少なくとも１つのダミー素子１０が存在すればよい。
【００４４】
また、本実施の形態１では、複数のインバータ素子１が成す列の延長線上にのみダミー素子１０を配列したが、図７に示されるように、複数のインバータ素子１を完全に取り囲むようにダミー素子１０を配置してもよい。
【００４５】
また、本実施の形態１では、図８（ａ）に示されるように、インバータ素子を構成するダミー素子１０の入力を電源端子ＶＤＤＩに接続したが、図８（ｂ）に示されるように、ダミー素子１０の入力をグランド端子ＶＳＳ１に接続して、それに含まれるＰＭＯＳトランジスタＭＰ１０及びＮＭＯＳトランジスタＭＮ１０の制御端子を接地電位で電位固定しても良い。
【００４６】
実施の形態２．
図９は本発明の実施の形態２に係る半導体装置のレイアウトパターンを模式的に示す平面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、一部のダミー素子１０に含まれるトランジスタの特性を外部から観測することができるように構成したものである。
【００４７】
図９に示されるように、列Ｌ２の複数のダミー素子１０には、他の素子とは配線及びコンタクトに関するレイアウトパターンが大きく異なるダミー素子１０ａ，１０ｂが含まれている。図１０は、ダミー素子１０ａ，１０ｂの回路構成を示す図である。図１０に示されるように、ダミー素子１０ａは、ＰＭＯＳトランジスタＭＰ１０ａとＮＭＯＳトランジスタＭＮ１０ａとを備えており、両者のドレインは接続されていない。また、ダミー素子１０ｂは、ＰＭＯＳトランジスタＭＰ１０ｂとＮＭＯＳトランジスタＭＮ１０ｂとを備えており、両者のドレインは接続されていない。
【００４８】
ＰＭＯＳトランジスタＭＰ１０ａのソース及びドレインはウェル観測端子ＮＷＥＬＬに接続されている。ＮＭＯＳトランジスタＭＮ１０ａのソース及びドレインは、ソース観測端子ＳＲＣｎ及びドレイン観測端子ＤＲＮｎにそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ１０ｂのソース及びドレインは、ソース観測端子ＳＲＣｐ及びドレイン観測端子ＤＲＮｐにそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１０ｂのソース及びドレインはグランド端子ＶＳＳ３に接続されている。ＰＭＯＳトランジスタＭＰ１０ａ，ＭＰ１０ｂ及びＮＭＯＳトランジスタＭＮ１０ａ，ＭＮ１０ｂのゲートはゲート観測端子Ｇｐｎに接続されている。
【００４９】
以上のような回路構成を有するダミー素子１０ａ，１０ｂは、レイアウトパターンにおいては、例えば、図９に示されるように、列Ｌ２の複数のインバータ素子１の右側に位置する複数のダミー素子１０の一部として配置される。ダミー素子１０ａのソース領域は、ソース観測端子ＳＲＣｎとして機能する電極パッド１５０と配線１６０を介して接続され、そのドレイン領域はドレイン観測端子ＤＲＮｎとして機能する電極パッド１５１と配線１６１を介して接続される。ダミー素子１０ｂのソース領域は、ソース観測端子ＳＲＣｐとして機能する電極パッド１５３と配線１６３を介して接続され、そのドレイン領域はドレイン観測端子ＤＲＮｐとして機能する電極パッド１５２と配線１６２を介して接続される。そして、ダミー素子１０ａ，１０ｂのゲート電極は、ゲート観測端子Ｇｐｎとして機能する電極パッド１５５と配線１６５を介して接続される。
【００５０】
ダミー素子１０ａにおけるＰＭＯＳトランジスタＭＰ１０ａのドレイン領域及びソース領域と、それらが形成されているＮ型のウェル領域とは電源配線６４と電気的に接続されており、ウェル観測端子ＮＷＥＬＬとして機能する電極パッド１５４も電源配線６４と電気的に接続されている。
【００５１】
また、本実施の形態２では、インバータ素子１やダミー素子１０等が形成される、Ｐ型の半導体基板の裏面がグランド端子ＶＳＳ３として使用される。そして、ダミー素子１０ｂにおけるＮＭＯＳトランジスタＭＮ１０ｂのドレイン領域及びソース領域は、当該半導体基板の裏面と電気的に接続されており、当該半導体基板の裏面にグランド電位が印加されることによって、ＮＭＯＳトランジスタＭＮ１０ｂのドレイン領域及びソース領域にグランド電位が印加される。このように、半導体基板の裏面をグランド端子ＶＳＳ３として使用することにより、グランド端子ＶＳＳ３として機能する電極パッドを設ける必要がない。
【００５２】
また、図９に示されるように、本実施の形態２では、ダミー素子１０ａ，１０ｂに接続されている電極パッド１５０〜１５５は、電極パッド５０〜５５と平行を成して一列に配列されている。
【００５３】
以上のように、本実施の形態２に係る半導体装置では、ダミー素子１０ａ，１０ｂに含まれるトランジスタの各端子に接続された電極パッド１５０〜１５５が設けられている。従って、インバータ素子１及びダミー素子１０ａ，１０ｂに含まれるトランジスタを実施の形態１と同様にして形成し、電極パッド１５０〜１５５に所定電位を印加したり、それらの電位波形を観測することにより、インバータ素子１に含まれるＮＭＯＳトランジスタＭＮ１と略同一の形状を有するＮＭＯＳトランジスタＭＮ１０ａや、インバータ素子１に含まれるＰＭＯＳトランジスタＭＰ１と略同一の形状を有するＰＭＯＳトランジスタＭＰ１０ｂの電気的特性を観測することができる。従って、リングオシレータ５を構成する単位素子に含まれるトランジスタの電気的特性を間接的に測定することが可能となり、その測定結果を利用することにより、リングオシレータ５の回路動作を忠実に回路シミュレーションすることができるようになる。
【００５４】
なお、電極パッド１５０〜１５５を利用してダミー素子１０ａ，１０ｂに含まれるトランジスタの特性を測定する際には、当該ダミー素子１０ａ，１０ｂが形成された半導体基板はチャック上に載置される。半導体基板の裏面には、このチャックを介して簡単にグランド電位を印加することができる。
【００５５】
また、本実施の形態２では、ダミー素子１０ａ，１０ｂのそれぞれにおいては、ＰＭＯＳトランジスタの制御端子と、ＮＭＯＳトランジスタの制御端子とが、共通の電極パッド１５５に接続されているため、それぞれ個別に電極パッドを設ける場合よりも、パッド数を低減できる。
【００５６】
また、本実施の形態２では、ダミー素子１０ａ，１０ｂに接続されている電極パッド１５０〜１５５は、電極パッド５０〜５５と平行を成して一列に配列されている。従って、数十本ものプローブ針が一列に配列されたテスターを用いることによって、複数の半導体チップのトランジスタ特性を同時に測定することができるとともに、複数の半導体チップのリングオシレータ５の電気的特性を同時に測定することができる。
【００５７】
例えば、電極５０〜５５，１５０〜１５５を有する半導体チップが５つ一列に配置されており、３０本のプローブ針が一列に配列されたテスターを使用してこれらの半導体チップの特性を測定する場合を考える。この場合には、５つの半導体チップの電極５０〜５５のすべてに対して、あるいは５つの半導体チップの電極１５０〜１５５のすべてに対して同時にテスターのプローブ針を接触させることができるため、当該５つの半導体チップに対して、同時にリングオシレータ５の特性やトランジスタ特性が測定可能となる。
【００５８】
なお、本実施の形態２では、ＮＭＯＳトランジスタの特性を測定する際には、１つのダミー素子１０ａを使用していたが、図１１に示されるように、複数のダミー素子１０ａを設けて、それらに含まれるＮＭＯＳトランジスタＭＮ１０ａを並列接続しても良い。また、本実施の形態２では、ＰＭＯＳトランジスタの特性を測定する際には、１つのダミー素子１０ｂを使用していたが、図１１に示されるように、複数のダミー素子１０ｂを設けて、それらに含まれるＰＭＯＳトランジスタＭＰ１０ｂを並列接続しても良い。
【００５９】
このように、複数のＮＭＯＳトランジスタＭＮ１０ａを並列接続したり、複数のＰＭＯＳトランジスタＭＰ１０ｂを並列接続することにより、トランジスタ間の特性のばらつきが平均化されるため、並列接続された複数のＮＭＯＳトランジスタＭＮ１０ａや、並列接続された複数のＰＭＯＳトランジスタＭＰ１０ｂの電気的特性を測定することにより、リングオシレータ５を構成する単位素子に含まれるＮＭＯＳトランジスタやＰＭＯＳトランジスタのトランジスタ特性をより精度よく間接的に観測することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１に係る半導体装置の回路構成を示す図である。
【図２】本発明の実施の形態１に係る半導体装置のレイアウトパターンを示す平面図である。
【図３】本発明の実施の形態１に係る半導体装置のレイアウトパターンの一部を拡大して示す平面図である。
【図４】本発明の実施の形態１に係る半導体装置の一部の回路構成を示す図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。
【図６】本発明の実施の形態１に係る半導体装置の製造方法で使用されるフォトマスクを示す平面図である。
【図７】本発明の実施の形態１に係る半導体装置のレイアウトパターンの変形例を示す平面図である。
【図８】本発明の実施の形態１に係るダミー素子の入力処理を示す図である。
【図９】本発明の実施の形態２に係る半導体装置のレイアウトパターンを示す平面図である。
【図１０】本発明の実施の形態２に係るダミー素子の回路構成を示す図である。
【図１１】本発明の実施の形態２に係るダミー素子の回路構成の変形例を示す図である。
【符号の説明】
【００６１】
１  インバータ素子、５  リングオシレータ、１０，１０ａ，１０ｂ  ダミー素子、５０〜５５，１５０〜１５５  電極パッド、ＭＰ１，ＭＰ１０，ＭＰ１０ａ，ＭＰ１０ｂ  ＰＭＯＳトランジスタ、ＭＮ１，ＭＮ１０，ＭＮ１０ａ，ＭＮ１０ｂ  ＮＭＯＳトランジスタ、ＭＰＮ１，ＭＰＮ１０  トランジスタ群、ＭＰＴ  マスクパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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