(57)【要約】【課題】  ビット線拡散領域にコンタクト形成するにあたり周りのウェルとの短絡を確実に防止する構成の半導体記憶装置及びその製造方法の提供。【解決手段】  メモリセル領域をなすｐウェル１０１の、ワード線と、ワード線と交差する選択ゲートとによって覆われていないエリアにおいて、ビット線拡散領域のまわりに溝１１８を備え、溝１１８に絶縁膜１１９が埋め込まれている。【選択図】            図２
2006049772.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルエリアの、ワード線と前記ワード線と交差する選択ゲートとによって覆われていないエリアにおいて、ビット線をなす第１導電型拡散領域のまわりの第２導電型拡散領域にトレンチ分離を有する、ことを特徴とする半導体記憶装置。
【請求項２】
第２導電型のウェル表面に、互いに並行に一の方向に延在された複数の第１導電型拡散領域と、
相隣る２本の前記第１導電型拡散領域の間に、基板上、絶縁膜を介して、前記一の方向に延在して配設されたゲート電極と、
前記一の方向と直行する方向に延在され、前記ゲートと立体交差するワード線と、
を有し、
前記ウェルの、前記ゲート電極と前記ワード線とに覆われていないエリアにおいて、前記エリア内の前記第１導電型拡散領域を囲んで溝を備え、前記溝には、絶縁膜が埋設されてなる、ことを特徴とする半導体記憶装置。
【請求項３】
前記ゲート電極とその下の絶縁膜は選択ゲートを構成し、
前記ワード線と前記選択ゲートとの交差部において、前記選択ゲートの側壁には、フローティングゲートを備え、前記ワード線は、前記選択ゲート及び前記フローティングゲートの上に、絶縁膜を介して設けられ、
前記基板表面において、複数本の前記第１導電型拡散領域の長手方向の両端又は一端について、前記端部から離間した位置に、前記一の方向と直交する方向に配設されている第１導電型の共通拡散領域を備え、
複数本の前記第１導電型拡散領域は、コンタクトにより、金属配線層の対応するビット線に接続されている、ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１導電型拡散領域表面のコンタクト領域が、シリサイド化されている、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
メモリセルエリアの、ワード線と前記ワード線と交差する選択ゲートとによって覆われていないエリアにおいて、ビット線をなす第１導電型拡散領域のまわりの第２導電型拡散領域に、自己整合で、溝を形成する工程と、
前記溝を絶縁膜で覆う工程と、
を含む、ことを特徴とする半導体記憶装置の製造方法。
【請求項６】
基板上に、絶縁膜と導電膜を含む選択ゲートの側壁にフローティングゲートを形成し、前記フローティングゲートの脇のウェル表面に前記選択ゲートの長手方向に沿って、ビット線をなす第１導電型拡散領域を形成し、前記第１導電型拡散領域上には絶縁膜が設けられ、さらに前記選択ゲート上に絶縁膜を介してワード線を交差させて形成した後に、
前記ワード線と、前記選択ゲートと、前記第１導電型拡散領域上の前記絶縁膜と、をマスクとして、前記ウェルに、溝を形成する工程と、
前記溝を絶縁膜で覆う工程と、
を含む、ことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記溝を覆う前記絶縁膜をエッチバックして、前記第１導電型拡散領域の表面を露出させる工程と、
少なくとも前記第１導電型拡散領域の露出された表面に金属シリサイドを形成する工程と、
を含む、ことを特徴とする請求項６記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、書き換え可能な不揮発性の半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、例えば特許文献１には、図６に示すような構成が提案されている。図６を参照すると、この不揮発性半導体記憶装置においては、ビット線をなすｎ＋拡散領域（heavily doped n+ region、あるいは、n+ regionともいう）１０７と、埋め込み拡散領域（層）１２１間でチャネルを形成し、セル両側のＯＮＯ膜（酸化膜、窒化膜、酸化膜がこの順に積層された積層絶縁膜）の電荷捕獲領域（記憶ノード）に電荷を捕獲することで、１セルあたり２ビット情報を、それぞれ独立に書き込み、さらに、読み出し、消去可能としている。図６において、参照番号１０１は、メモリセル拡散領域エリア（ｐウェル）であり、１０３はセレクトゲート（選択ゲート）であり、１１１は、セレクトゲート１０３と交差し、セレクトゲート１０３上を絶縁膜を介して配設されるワード線であり、１１６は、第１金属配線層（アルミ配線層）のビット線である。またメモリセル領域の両側の２００Ａ、２００Ｂはバンク選択部である。セレクトゲート１０３は、メモリセル領域の一側に設けられた辺と、該一側と対向する他側の辺から、それぞれ、相手側の辺に向けて、交互に、入れ子状に延在されている。
【０００３】
【特許文献１】特開２００４−７１６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、本願出願人は、フローティングゲート（浮遊ゲート）に電子を注入する構成の不揮発性半導体記憶装置についても、図６に準じた構成を、先の出願（特願２００３−２７５９４３号；本願出願時未公開）で提案している。
【０００５】
図７は、図６に示した不揮発性半導体記憶装置におけるビット線をなすｎ＋拡散領域１０７のコンタクト部付近のレイアウト構成を示した図であり、図８は、図７のＡ−Ａ’線の断面を模式的に示した図である。図７及び図８に示すように、ｎ＋拡散領域（「ビット線拡散領域」ともいう）１０７に隣接してｐウェルの表面が露出している。したがって、このままの状態で、ｎ＋拡散領域１０７のコンタクト領域等に金属シリサイドを形成した場合、ＰＮショートを引き起こしてしまう。すなわち、シリサイドプロセスを用いることができない。
【０００６】
また、シリサイドプロセスを用いない場合であっても、ｎ＋ビット拡散領域１０７にコンタクトを形成する時、例えばミス・アラインメント等によって、ＰＮショートが生じる場合がある。プロセスの微細化に伴い位置ずれ等の制約は厳しくなる。
【０００７】
したがって、本発明は、上記知見に基づき創案されたものであって、その主たる目的は、ビット線拡散領域にコンタクト形成するにあたり、周りのウェルとの短絡を確実に防止する構成の半導体記憶装置及びその製造方法を提供することにある。
【０００８】
また、本発明の他の目的は、上記目的を達成しながら、製造を簡易化し、歩留まり、信頼性を向上する半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本願で開示される発明は、上記目的を達成するため、概略以下の通りの構成とされる。
【００１０】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、メモリセルエリアの、ワード線と前記ワード線と交差する選択ゲートとによって覆われていないエリアにおいて、ビット線をなす第１導電型の拡散領域のまわりの第２導電型の拡散領域にトレンチ分離を有することを特徴としている。
【００１１】
本発明に係る半導体記憶装置は、第２導電型拡散領域よりなるウェル表面に、互いに並行に一の方向に延在された複数の第１導電型拡散領域と、相隣る２本の前記第１導電型拡散領域の間に、基板上、絶縁膜を介して、前記一の方向に延在して配設されたゲート電極と、前記一の方向と直行する方向に延在され、前記ゲートと立体交差するワード線と、を有し、前記ウェルの、前記ゲート電極と前記ワード線とに覆われていないエリアにおいて、前記エリア内の前記第１導電型拡散領域を囲んで溝を備え、前記溝には、絶縁膜が埋設されている。
【００１２】
本発明の他のアスペクトに係る方法は、メモリセルエリアの、ワード線と前記ワード線と交差する選択ゲートとによって覆われていないエリアにおいて、ビット線をなす第１導電型拡散領域のまわりの第２導電型拡散領域に、自己整合で溝を形成する工程と、前記溝を絶縁膜で覆う工程と、を含む。
【発明の効果】
【００１３】
本発明によれば、ビット線拡散領域のまわりの領域を、ワード線、選択ゲートをマスクとしてセルフアラインで形成したトレンチにより素子分離を行っているため、コンタクト形成時におけるＰＮ短絡の発生を確実に回避し、信頼性を向上することができる。
【００１４】
また、本発明によれば、セルフアラインでトレンチを形成しており、精度を保証しながら、製造を容易化し、簡易化することができる。
【発明を実施するための最良の形態】
【００１５】
本発明を実施するための実施の形態について説明する。本発明の一実施の形態に係る半導体記憶装置は、メモリセル領域をなす第２導電型拡散領域表面に、互いに並行に一の方向に延在されて配設され、それぞれがビット線をなす複数の第１導電型拡散領域（図１の１０７）と、相隣る２本の第１導電型拡散領域の間隙に、基板上、該一の方向に延在して配設されたセレクトゲート（図１の１０３）を有し、ワード線（図１の１１１）とセレクトゲートの交差部において、セレクトゲートの側壁両側には、基板上に、絶縁膜を介してフローティングゲート（図１の１０６）を有し、複数本の第１導電型拡散領域のそれぞれ所定の領域からコンタクトにより上層配線（図１の１１６）に接続され、複数本の第１導電型拡散領域の長手方向の両端又は一端について、前記端部から離間した位置に、前記一の方向と直交する方向に配設されている拡散領域（図１の１２１）を備え、セレクトゲートと、ワード線に覆われていない領域のウェル表面の領域において、第１導電型拡散領域のまわりに溝（図１の１１８）を有し、溝は絶縁膜で覆われトレンチ分離を形成している。以下、実施例に即して説明する。
【００１６】
図１は、本発明の一実施例の構成を示す平面図である。図２は、図１のＡ−Ａ’線の断面を模式的に示す図である。図３は、図１のＢ−Ｂ’線の断面を示す図である。なお、本実施例に係る半導体記憶装置の全体の構成は、大略、図６に示した構成と同様とされる。
【００１７】
図１を参照すると、本実施例に係る半導体記憶装置において、メモリセル領域をなすｐウェル表面（図６の１０１参照）に、一の方向に沿って互いに平行に延在され互いに離間して配設され、それぞれがローカルビット線をなす複数本のｎ＋拡散領域１０７と、相隣る２本のｎ＋拡散領域１０７の間隙に、基板上、絶縁膜を介して配設され、一の方向に沿って延在されたセレクトゲート（選択ゲート）１０３と、を備え、複数本のｎ＋拡散領域１０７のそれぞれ所定のコンタクト１１５から第１アルミ配線層の対応するビット線１１６に接続されている。そして、複数本のｎ＋拡散領域１０７の長手方向の両端又は一端について、各端部から離間した位置に、一の方向と直交する方向に延在され、基板内に配設された埋め込み拡散領域１２１（「共通拡散領域」ともいう）を備えている。
【００１８】
セレクトゲート１０３は、埋め込み拡散領域１２１と、絶縁膜を介して、交差し、その端部は、埋め込み拡散領域１２１の側縁を突出している。なお、セレクトゲート１０３は、図６に示したように、メモリセル領域の一側に設けられた辺と、該一側と対向する他側の辺から、それぞれ、相手側の辺に向けて、交互に、入れ子状に延在されている。
【００１９】
２本のｎ＋拡散領域１０７の間に設けられたセレクトゲート１０３と、ワード線（コントロールゲート電極）１１１との交差部において、セレクトゲート１０３の側壁両側には、フローティングゲート（浮遊ゲート）１０６が設けられている。
【００２０】
本実施例では、メモリセル領域のセレクトゲート１０３と、ワード線１１１に覆われていない領域のｐウェルにおいて、ｎ＋拡散領域１０７のまわりに溝１１８を有し、かつ溝１１８は絶縁膜で覆われ、トレンチ分離を形成している。
【００２１】
なお、埋め込み拡散領域１２１は、予め基板内に形成しておくものであるが、本発明は、特にかかる構成に制限されるものでない。一例として、埋め込み拡散領域１２１の代わりに、同一の箇所に、セレクトゲートをマスクとして、セルフアラインで基板表面に不純物をイオン注入し拡散することで、拡散領域を形成してもよい。また、埋め込み拡散領域１２１は、一体でなく複数に分離されていてもよい。さらに、分離した拡散層をコンタクトを介して、上層配線を介して互いに接続し、低抵抗化を図るようにしてもよい。
【００２２】
図２を参照すると、ｐウェル１０１表面において、ｎ＋拡散領域１０７と、セレクトゲート１０３の間の領域に、ｎ＋拡散領域１０７及びセレクトゲート１０３の配設方向に沿って溝１１８を備え、この溝１１８には、絶縁膜１１９が埋め込まれている。
【００２３】
かかる構成により、例えばｎ＋拡散領域１０７の露出面に、金属シリサイド（Ｃｏシリサイド）１１２等を形成する場合に、拡散領域１０７の周りは酸化シリコン膜（Silicon dioxide）等の絶縁膜１１９によって覆われており、ｐウェル表面１０１は露出していないため、ＰＮショートは確実に回避される。
【００２４】
また、シリサイドプロセスを用いない場合であっても、コンタクトを形成する際、ミスアラインメント（コンタクトの位置ずれ）等によりＰＮショートが発生することは確実に回避される。
【００２５】
なお、セレクトゲート１０３及び溝１１８に充填された絶縁膜１１９の上を覆う窒化膜１１３は、酸化膜との選択比の相違から、コンタクトホール形成時のエッチングストッパーの役割を担う。図２に示すように、窒化膜１１３の上に層間絶縁膜１１４が形成されたのち、コンタクトホールが形成され、コンタクトホールにＷプラグ等が充填される。コンタクト１１５は、層間絶縁膜１１４上の第１金属配線層（アルミ配線層）にパターン形成されたビット線１１６に接続されている。
【００２６】
また、セル構造の断面を示した図３を参照すると、ワード線（コントロールゲート電極）１１１とセレクトゲートの交差部において、セレクトゲート積層体の両側にフローティングゲート１０６が配設されている。より詳細には、セレクトゲートは、基板表面に設けられた絶縁膜（酸化膜）１０２と、絶縁膜１０２に配設された導電部材（ポリシリコンゲート）よりなるゲート電極１０３と、ゲート電極１０３の上に配設された酸化膜１０４と、窒化膜１０５の積層体からなり、ｎ＋拡散領域１０７とセレクトゲートの間の基板表面、及びセレクトゲートの側壁には、絶縁膜１０８（「トンネル絶縁膜」ともいう）が設けられており、絶縁膜１０８の上に、フローティングゲート１０６が設けられている。
【００２７】
また、ｎ＋拡散領域１０７の上のフローティングゲート１０６で挟まれる空間は、絶縁膜１１０で埋め込まれている。さらに、フローティングゲート１０６、セレクトゲート積層体の上部を覆って、絶縁膜（ＯＮＯ膜（酸化膜、窒化膜、酸化膜がこの順に積層された積層絶縁膜））１０９が設けられ、その上に、ワード線１１１が形成されている。そして、層間絶縁膜１１４の表面の金属配線層には、ビット線１１６（アルミ配線）が形成され、図示されない層間絶縁膜で覆われる。なお、ｎ＋拡散領域１０７は、セレクトゲートを形成後、酸化膜（トンネル酸化膜）でセレクトゲート及び基板表面を覆った後、ポリシリコンを堆積してフローティングゲート側壁（サイドウォール）を形成し、Ａｓ等のイオンを注入して形成するという公知の手法（セルフアライン）で形成されている。また、ｎ＋拡散領域１０７を形成した後、ｎ＋拡散領域１０７表面は、酸化膜で埋め込みが行われ、酸化膜の平坦化、エッチバック処理が行われる。
【００２８】
図３に示す構成のセルにおいて、例えばセルのフローティングゲート１０６への書き込み時、ワード線１１１に約９Ｖ程度の高電圧、ドレインとするｎ＋拡散領域１０７に約５Ｖ、ソースとするｎ＋拡散領域１０７を０Ｖ、セレクトゲート１０３をおおよそセレクトゲートのしきい値電圧程度に設定し、読み出し動作は、ワード線１１１に約５Ｖ、セレクトゲート１０３に約３Ｖ、ドレインとするセレクトゲートの共通拡散領域１２１に約１．４Ｖ、ソースとするｎ＋拡散領域１０７を０Ｖとする。なお、セルの書き込み、読み出し、消去動作の詳細は、先の出願（特願２００３−２７５９４３号；本願出願時未公開）が参照される。本発明によれば、ｎ＋拡散領域１０７のコンタクト形成時のウェルと拡散領域１０７との短絡を確実に回避しており、歩留まりの向上し、デバイスの信頼性、特性の向上等に貢献する。以下、本発明に係る半導体記憶装置の製造方法の一実施例について説明する。
【００２９】
図４は、本発明の一実施例の製造方法を説明するための図であり、図１のＡ−Ａ’線の断面について、ワード線とセレクトゲートに覆われていないｐウェルの拡散領域の周りに、溝を形成する際の製造工程の要部を、工程順に示した図である。
【００３０】
図４（Ａ）において、酸化膜１１０は、図３において、ワード線１１１を堆積し、その上に全面に酸化膜を堆積し、ワード線を露光・エッチング工程でパターン形成後に残された、酸化膜（図３の１１０）である。
【００３１】
次に、図４（Ｂ）を参照すると、ワード線（不図示）、セレクトゲート（酸化膜１０２、ポリシリコン１０３、酸化膜１０４、窒化膜１０５）、ｎ＋拡散領域１０７上の酸化膜１１０をマスクとして、セルフアラインにて、基板１０１をドライエッチングにより、溝（トレンチ）１１８を形成する。なお、溝は絶縁膜で覆われるため特に制限されないが、本実施例では、溝１１８は、ｎ＋拡散領域１０７の底よりも深く掘られている。
【００３２】
次に、図４（Ｃ）を参照すると、例えばＣＶＤ（化学気相成長）法により絶縁膜（酸化膜）１１９を堆積し、溝１１８を埋める。
【００３３】
次に、図４（Ｄ）を参照すると、絶縁膜（酸化膜）１１９をエッチバックし、ｎ＋拡散領域１０７の表面、セレクトゲートのトップが露出する。以上で、溝の形成と絶縁膜を埋め込むことでトレンチ分離が形成される。
【００３４】
図５は、図１のＡ−Ａ’線の断面について、図４（Ｄ）以降の製造工程の一部を示したものである。図５（Ａ）に示すように、全面に、Ｃｏをスパッタ法等で堆積し、熱処理してシリコンと反応させて合金化させ、少なくともｎ＋拡散領域１０７のコンタクト領域に、Ｃｏシリサイドを形成する。ｎ＋拡散領域１０７の周りは絶縁膜１１９で覆われているため、シリサイドプロセスにおいて、ＰＮショートは発生しない。
【００３５】
次に、図５（Ｂ）に示すように、窒化膜１１３を全面に堆積する。なお、この窒化膜１１３は、図３の窒化膜１１３と同一である。つづいて、層間絶縁膜を堆積し、平坦化処理ののち、コンタクトホールを形成してＷプラグ等を埋め込みコンタクトを形成し、さらにアルミニウムを堆積しパターン形成してビット線を形成することで、図２に示した構成が得られる。
【００３６】
なお、上記実施例では、セレクトゲート両側にフローティングゲートを有し、セレクトゲートを間に挟むビット線拡散領域対と、埋め込み拡散領域により、２つの記憶ノードに独立に書き込み、読み出し、消去自在とする不揮発性半導体記憶装置について、本発明を適用した例に即して説明したが、本発明は、他の任意の構成の半導体集積回路装置に適用できることは勿論である。すなわち、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１のＡ−Ａ’線に沿った断面を示す図である。
【図３】図１のＢ−Ｂ’線に沿った断面を示す図である。
【図４】（Ａ）乃至（Ｄ）は、本発明の実施例の製造方法を工程順に説明するための工程断面図である。
【図５】（Ａ）、（Ｂ）は、本発明の実施例の製造方法を工程順に説明するための工程断面図である。
【図６】従来の半導体記憶装置のレイアウトを示す図である。
【図７】レイアウトの部分拡大図である。
【図８】図７のＡ−Ａ’線に沿った断面を示す図である。
【符号の説明】
【００３８】
１０１  ｐウェル
１０２  絶縁膜
１０３  セレクトゲート（選択ゲート）
１０４  酸化膜
１０５  窒化膜
１０６  フローティングゲート（浮遊ゲート）
１０７  ｎ＋拡散領域（ビット線拡散領域）
１０８  絶縁膜（トンネル酸化膜）
１０９  ＯＮＯ膜
１１０  酸化膜
１１１  ワード線（コントロールゲート電極）
１１２  Ｃｏシリサイド
１１３  窒化膜
１１４  層間絶縁膜
１１５  コンタクト
１１６  ビット線
１１８  溝
１１９  絶縁膜
１２１  埋め込み拡散領域
【図１】
2006049772.tif 000003
【図２】
2006049772.tif 000004
【図３】
2006049772.tif 000005
【図４】
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【図５】
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【図６】
2006049772.tif 000008
【図７】
2006049772.tif 000009
【図８】
2006049772.tif 000010