(57)【要約】  【課題】ＭＣＰ製品等の半導体メモリシステムにおいて、複数個存在するＲＡＭのコントローラによる制御を容易にする。【解決手段】第１のＲＡＭ２と、第１のＲＡＭ２に隣接して配置された第２のＲＡＭ２と、第１及び第２のＲＡＭに接続されたセレクトアドレス（ＳＡ）ピン及びチップセレクト（／ＣＳ）ピンを備えるコントローラ４とを備え、第１及び第２のＲＡＭは、セレクトアドレス（ＳＡ）ピンによって、コマンドの選択／非選択を制御され、コントローラ４は、セレクトアドレス（ＳＡ）ピンを用いることによって、第１及び第２のＲＡＭ２の選択／非選択を制御する半導体メモリシステム。【選択図】図１
2006215854.tif 000002
【特許請求の範囲】
【請求項１】
第１のＲＡＭと、
前記第１のＲＡＭに隣接して配置された第２のＲＡＭと、
前記第１及び第２のＲＡＭの選択／非選択を制御するセレクトアドレスピン,チップセレクトピンを備え、前記セレクトアドレスピンを用いることによって、前記第１及び第２のＲＡＭの選択／非選択を制御するコントローラ
とを備えることを特徴とする半導体メモリシステム。
【請求項２】
前記第１及び第２のＲＡＭは、それぞれコマンドのデコードを行う回路を備えることを特徴とする請求項１記載の半導体メモリシステム。
【請求項３】
前記コマンドのデコードを行う回路は、ボンディングパッドにおけるボンディングの有無により、前記コマンドの選択／非選択を制御するボンディング回路を備えることを特徴とする請求項１記載の半導体メモリシステム。
【請求項４】
前記コマンドのデコードを行う回路は、ヒューズの切断の有無により、前記コマンドの選択／非選択を制御するヒューズ回路を備えることを特徴とする請求項１記載の半導体メモリシステム。
【請求項５】
前記セレクトアドレスピンをアドレスピンに転用することを特徴とする請求項１記載の半導体メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリシステムに関し、特にマルチ・チップ・パッケージ（ＭＣＰ）製品におけるランダム・アクセス・メモリ（ＲＡＭ）の制御を容易にした半導体メモリシステムに関する。
【背景技術】
【０００２】
近年、半導体メモリの大容量化および縮小化に伴い、ＭＣＰ製品の要求が高まっている。ＭＣＰは、特に、低消費電力用シンクロナス・ダイナミックＲＡＭ（ＬＰＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、擬似ＳＲＡＭ(ＰＳＲＡＭ)、ファースト・サイクルＲＡＭ（ＦＣＲＡＭ）などのＲＡＭとＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性メモリとの組合せが主流であり、小さなスペースでＲＡＭの大容量化が実現できることから、携帯機器やスーパーコンピュータ等で幅広く用いられている。
【０００３】
通常のＲＡＭにおいてコマンドの入力を行う場合には、必ずチップセレクト信号（／ＣＳ）としてチップセレクトピン（／ＣＳピン）に“Ｌ”が入力されることから、ＬＰＳＤＲＡＭが複数個搭載されたＭＣＰ製品おいて、ＲＡＭの個数分だけコントローラのチップセレクトピンからチップセレクト信号（／ＣＳ信号）を出力することにより、各々の半導体メモリを独立に制御できる。
【０００４】
しかしながら、現状の半導体メモリシステムにおける複数本の／ＣＳピンを使用した制御においては、ＲＡＭの個数だけ、／ＣＳピンが必要となる。すなわち、ＲＡＭが４個あれば／ＣＳピンも４本、ＲＡＭが８個あれば／ＣＳピンも８本必要となり、搭載されるＲＡＭの個数が増えれば増えるほど／ＣＳピンの本数も増加するという問題点がある。
【０００５】
又、ＲＡＭの大容量化に伴い、複数個のＲＡＭを２倍あるいは４倍のセル容量を有する大容量のＲＡＭ１個に置き換えた場合に、／ＣＳピンは１本でよくなるが、逆にアドレスピンはＲＡＭの大容量化に伴い本数を増加する必要が生じる。しかしながら、従来のＭＣＰ構成において大容量化を行った場合に、／ＣＳピンは複数本存在するために不必要な／ＣＳピンが残るのに対し、逆にアドレスピンが大容量化に対応されていないために、ＲＡＭの置き換え毎にコントローラの再設計が必要となり、結果としてコストの増加を引き起こすという問題点がある。
【０００６】
特性の異なる少なくとも２個のメモリユニットを搭載し、メモリ使用環境設定時、或いはジョブ実行途中、メモリユニットを切り替えて使用する構成のメモリシステムについては、既に開示されている（例えば、特許文献１参照。）。或いは又、デコーダを用いずに、各メモリ回路を選択状態又は非選択状態に設定する構成のメモリシステムについても既に開示されている（例えば、特許文献２参照。）。
【０００７】
しかしながら、特許文献１のメモリシステムにおいては、搭載されるメモリの特性が異なり、高速アクセス可能なメモリと低速大容量のメモリを切り替えて使用する構成を想定している。又、特許文献２のメモリシステムにおいては、メモリデバイスに論理制御素子を設けて、各メモリ回路を選択状態又は非選択状態に設定している。
【特許文献１】特開平１０−２４０６０７号公報
【特許文献２】特開平８−１８０６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＭＣＰ製品等の半導体メモリシステムにおいて、複数個存在するＲＡＭのコントローラによる制御を容易にする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、（イ）第１のＲＡＭと、（ロ）第１のＲＡＭに隣接して配置された第２のＲＡＭと、（ハ）第１及び第２のＲＡＭの選択／非選択を制御するセレクトアドレスピン,チップセレクトピンを備え、セレクトアドレスピンを用いることによって、第１及び第２のＲＡＭの選択／非選択を制御するコントローラとを備える半導体メモリシステムであることを要旨とする。
【発明の効果】
【００１０】
本発明の半導体メモリシステムによれば、複数個存在するＲＡＭのコントローラによる制御を容易にすることができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各波形のタイミングチャート等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための半導体メモリシステムや方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の実施の形態に係る半導体メモリシステムでは、複数のＲＡＭのコマンド入力の有無をＳＡピンにて制御することにより活性させるＲＡＭを選択し、また／ＣＳピンは１本で共有して制御することにより、ＲＡＭを大容量化した場合においても、ＳＡピンを通常のアドレスピンに転用することでコントローラを再設計することなくＲＡＭの置換えが可能となる。
【００１４】
本発明の実施の形態に係る半導体メモリシステムによれば、同一ＲＡＭが複数個存在するＭＣＰ製品等において、ＳＡピンによるＲＡＭの選択／非選択の制御が可能となり、ＲＡＭを更に大容量のＲＡＭに置き換える場合においても、ＳＡピンを通常のアドレスピンに転用することにより、コントローラを共有することが可能となる。従って、本発明の実施の形態に係る半導体メモリシステムは、コスト削減に大変有効である。
【００１５】
本発明は、ＭＣＰ製品において、複数個存在するＲＡＭのうちコマンド入力を行うＲＡＭの選択を、チップセレクトピン／ＣＳでなくセレクトアドレスピンＳＡを用いることにより、コントローラにおけるＲＡＭの制御を容易にした半導体メモリシステムに関するものである。
【００１６】
[検討例]
まず、本発明の実施の形態の基礎として検討した検討例に係る半導体メモリシステムは、図１１に示すように、裏面に半田ボール６を接続した基板５と、基板５の表面上に搭載されたコントローラ４と、コントローラ４上に搭載されたＲＡＭ２と、それぞれＲＡＭ２およびコントローラ４と基板５間を接続するボンディングワイヤ８と、全体を実装するモールド樹脂９を備える。図１１は、ＭＣＰ製品等に適用される半導体メモリシステムの模式的断面構成であり、コントローラ４とＲＡＭ２が積層構造になっており、ボンディングワイヤ８により入出力ピンの接続が行われている。
【００１７】
図１２は図１１におけるＭＣＰ製品等に適用される半導体メモリシステムの全体配置図を示しているが、一例としてコントローラ４が１個、ＲＡＭ２が２個の構成を示している。通常のＭＣＰ製品等に適用される半導体メモリシステムにおいては、ＲＡＭ２の個数分だけコントローラ４からチップセレクト信号（／ＣＳ１，／ＣＳ２）を出力しており、この／ＣＳ１信号，／ＣＳ２信号を用いてＲＡＭ２を制御している。
【００１８】
また、図１３は、検討例に係る半導体メモリシステムにおける、コマンドデコードを行う回路のシステムブロック構成図の一例である。このコマンドデコードを行う回路はコマンド入力＆制御回路２４（図３）内に含まれている。
【００１９】
コマンドデコードを行う回路は、図１３に示すように、ＣＬＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの入力ピンの情報をそれぞれチップ内部に取り込むインプットレシーバ２６1，２６2，２６3，２６4，２６5と、チップ内部に取り込んだ入力ピンの内部ノードＣＳＩＮ，ＲＡＳＩＮ，ＣＡＳＩＮ，ＷＥＩＮをそれぞれ半クロックサイクルラッチするインプットラッチ回路２８1，２８2，２８3，２８4と、インプットラッチ回路２８1，２８2，２８3，２８4の出力信号を受けてコマンドを決定するコマンドデコーダ３０とを備える。
【００２０】
次に図１４のタイミング波形図を用いて、図１３の動作を説明する。ここでは、一例としてバンクアクティブおよびプリチャージの動作を説明する。
【００２１】
／ＣＳが“Ｌ”、／ＲＡＳが“Ｌ”、／ＣＡＳが“Ｈ”、／ＷＥが“Ｈ”の組合せによりバンクアクティブ動作が受け付けられることから、チップ内部の信号ＣＳＬＴＣに“Ｈ”、ＲＡＳＬＴＣに“Ｈ”、ＣＡＳＬＴＣに“Ｌ”、ＷＥＬＴＣに“Ｌ”が伝播され、半クロックサイクル期間中ＣＬＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの入力ピンの情報を保持する。これによりＡＣＴＶ信号が“Ｈ”になり、このＡＣＴＶ信号を受けてコア回路（図３）内の任意のワード線（ＷＬ）が活性される。
【００２２】
また、／ＣＳが“Ｌ”、／ＲＡＳが“Ｌ”、／ＣＡＳが“Ｈ”、／ＷＥが“Ｌ”の組合せによりプリチャージ動作が受け付けられることから、チップ内部の信号ＣＳＬＴＣに“Ｈ”、ＲＡＳＬＴＣに“Ｈ”、ＣＡＳＬＴＣに“Ｌ”、ＷＥＬＴＣに“Ｈ”が伝播され、半クロックサイクル期間中、チップ内部に取り込んだ入力ピンの内部ノードＣＳＩＮ，ＲＡＳＩＮ，ＣＡＳＩＮ，ＷＥＩＮの情報を保持する。これによりＰＲＥＣ信号が“Ｈ”になり、この信号を受けてＷＬがプリチャージされる。
【００２３】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体メモリシステムは、図１に示すように、第１のＲＡＭ２と、第１のＲＡＭ２に隣接して配置された第２のＲＡＭ２と、第１及び第２のＲＡＭ２に接続されたＳＡピン及び／ＣＳピンを備えるコントローラ４とを備え、第１及び第２のＲＡＭ２は、ＳＡピンによって、コマンドの選択／非選択を制御され、コントローラ４は、ＳＡピンを用いることによって、第１及び第２のＲＡＭ２の選択／非選択を制御する。第１及び第２のＲＡＭ２は、図４に示すように、それぞれコマンドのデコードを行う回路を備える。コマンドのデコードを行う回路は、図６に示すように、任意のボンディングパッドにおけるボンディングの有無により、ＳＡピンによるコマンドの選択／非選択を制御するボンディング回路を備える。又、コマンドのデコードを行う回路は、図７に示すように、任意のヒューズの切断の有無により、ＳＡピンによるコマンドの選択／非選択を制御するヒューズ回路を備える。また、図１（ｂ）に示すように、ＳＡピンを通常のアドレスピンに転用しても良い。
【００２４】
本発明の第１の実施の形態に係る半導体メモリシステムにおけるＭＣＰの全体配置は、一例として、図１（ａ）に示すように、１個のコントローラ４と、２個のＲＡＭ２とを備える。／ＣＳピンは２個のＲＡＭ２で共有し、セレクトアドレスＳＡの“Ｌ”／“Ｈ”により２個のＲＡＭ２のどちらを選択するかを決定している。また、図１（ｂ）は、２個のＲＡＭ２を容量が２倍の１個のＲＡＭ３に置き換えた場合を想定した図を示しており、セレクトアドレスＳＡを通常のアドレス（Ａｄｄｒｅｓｓ）に転用することにより、共通のコントローラ４を用いて容量の異なるＲＡＭを制御することが可能となることがわかる。
【００２５】
図２は、本発明の第１の実施の形態に係る半導体メモリシステムにおいて、ＭＣＰ構成に配置されるＲＡＭのひとつであるＬＰＳＤＲＡＭにおける、主要コマンドに対応したピン入力を示した表である。ＬＰＳＤＲＡＭにおいては、／ＣＳピンのロウ（Ｌ）およびコマンドピン（ＬＰＳＤＲＡＭにおいては／ＲＡＳ，／ＣＡＳ，／ＷＥ）のハイ（Ｈ）或いはロウ（Ｌ）を受けてコマンドが決定され、ＲＡＭの制御が行われている。
【００２６】
図３は、本発明の第１の実施の形態に係る半導体メモリシステムにおいて適用されるＬＰＳＤＲＡＭのチップ構成を示している。ＬＰＳＤＲＡＭはチップ構成上、バンク０〜３を構成するそれぞれのコア回路１０0，１０1，１０2，１０3およびコア回路１０0，１０1，１０2，１０3の制御を行う周辺回路１２により構成される。
【００２７】
周辺回路１２は、図３に示すように、パッド群１４を含み，コマンドの入力および制御を行うコマンド入力＆制御回路２４と、パッド群１４を含み，データの入出力および制御を行うデータ入出力＆制御回路２２と、コアのロウ系回路を制御するロウ回路１８と、コアのカラム系回路を制御するカラム回路２０と、ＤＣレギュレータを制御するＤＣ回路１６とから構成される。
【００２８】
図４は、本発明の第１の実施の形態に係る半導体メモリシステムにおいて適用されるアドレスデコーダ回路３４を用いたコマンドのデコードを行う回路を実現したシステム図である。このコマンドデコードを行う回路は図３におけるコマンド入力＆制御回路２４内に含まれている。又、図１（ａ），（ｂ）におけるコントローラ４は、半導体メモリシステム上、ＭＣＰ構成のＲＡＭ２の外部に実装されているものである。この外部のコントローラ４からＳＡ信号が周辺回路１２内のコマンドのデコードを行う回路に入力されて、アドレスデコーダ回路３４の動作を制御する。
【００２９】
図１３のコマンドデコードを行う回路のシステムブロック構成図と異なる箇所は、セレクトアドレスＳＡのインプットレシーバ２６6、インプットラッチ２８5、アドレスデコーダ回路３４およびボンディング回路またはヒューズ回路３２が追加されている点である。
【００３０】
アドレスデコーダ回路３４は、例えば、図５（ａ）に示すように、２入力のエクスクルーシブオア回路３６から構成されている。各々の入力には、ＣＬＫＩＮＴを用いてＳＡＩＮが半クロック期間中ラッチされた信号ＳＡＬＴＣと、ＢＤＧ（ボンディング信号）またはＦＵＳＥ（ヒューズ信号）が入力され、ＳＡＤＥＣ信号が出力される。
【００３１】
このアドレスデコーダ回路３４は、図５（ｂ）の真理値表より、ＢＤＧまたはＦＵＳＥが“Ｈ”であれば、ＳＡＬＴＣ“Ｌ”の入力によりＳＡＤＥＣは“Ｈ”が出力される。また、ＢＤＧまたはＦＵＳＥが“Ｌ”であれば、ＳＡＬＴＣ“Ｈ”の入力によりＳＡＤＥＣは“Ｈ”が出力される。
【００３２】
よって、ＢＤＧまたはＦＵＳＥ信号を“Ｌ”または“Ｈ”に切替えることにより、コマンドが受け付けられるセレクトアドレスＳＡの条件をチップ毎に変更することが可能である。
【００３３】
図６は、図４におけるＢＤＧ信号を制御するボンディング回路の具体的な構成例である。
【００３４】
ボンディング回路は一例として、１つのボンディングパッド４２と、接地電位ＶSSが供給されるＶSSパッド４０と、常時オンだが電源供給能力が極めて低いｐチャネルトランジスタ４６と、２個のインバータ４４，４５から構成される。
【００３５】
ここで、ボンディングパッド４２にボンディングワイヤとリードフレーム３８を介してＶSSパッド４０に供給されるＶSSが供給される場合には、最初のインバータ４４の入力が“Ｌ”になることから、２つ目のインバータ４５の出力ＢＤＧも“Ｌ”になる。これに対し、ボンディングパッド４２にＶSS が供給されない場合は、常時オンのｐチャネルトランジスタ４６により、最初のインバータ４４の入力が“Ｈ”になることから、２つ目のインバータ４５の出力ＢＤＧも“Ｈ”になる。
【００３６】
図６に示すボンディング回路を用いることにより、ボンディングパッド４２におけるＶSS ボンディングの有無により、ＢＤＧ信号の“Ｌ”／“Ｈ”を切替えることが可能である。
【００３７】
図７（ａ）は、図４におけるＦＵＳＥ信号を制御するヒューズ回路の具体的な構成例である。ヒューズ回路は、例えば１個のｐチャネルトランジスタ５１と、１個のｎチャネルトランジスタ５２と、１個のヒューズ５３と、３個のインバータ４８，４９，５０とから構成される。
【００３８】
また、図７（ｂ）には、パワーアップ時のｂＦＰＵＰ、ＦＰＵＮ、ＦＵＳＥ信号を記載しているが、パワーアップシーケンスにおいてまずｂＰＦＵＰが“Ｌ”から“Ｈ”に切替り、その後にＦＰＵＮが“Ｌ”から“Ｈ”に切替る。その後にＦＰＵＮが“Ｈ”から“Ｌ”に切替り、パワーアップシーケンスが終了する。
【００３９】
ここで、図７（ａ）中のヒューズ５３が切られていない場合は、ｂＦＰＵＰ、ＦＰＵＮ信号が共に“Ｈ”になることにより、最初のインバータ４９の入力が“Ｌ”に切替り、最後のインバータ５０の出力ＦＵＳＥも“Ｌ”に切替る。
【００４０】
これに対し、ヒューズ５３が切られている場合には，ｂＦＰＵＰ、ＦＰＵＮが共に“Ｈ”になった場合においても、最初のインバータ４９の入力はＶSS 電源へのパスがなくなることから“Ｈ”を保持し、これにより最後のインバータ５０の出力ＦＵＳＥも“Ｈ”を保持する。
【００４１】
図７（ａ）に示すＦＵＳＥ信号を制御するヒューズ回路を用いれば、ヒューズ５３が切られているか否かにより、ＦＵＳＥ信号の“Ｌ”／“Ｈ”を切替えることが可能である。
【００４２】
次に図８のタイミング波形図を用いて、図４の動作を説明する。ここでは、一例としてバンクアクティブおよびプリチャージの動作を説明する。
【００４３】
図８のタイミング波形図が図１４のタイミング波形図と異なる箇所は、ＳＡピンが追加され、ＳＡ信号の“Ｈ”／“Ｌ”によりコマンドを受け付けるか否かを決定している点である。
【００４４】
着目のＲＡＭにおけるＢＤＧまたはＦＵＳＥ信号が仮に“Ｈ”だった場合に、バンクアクティブコマンドと同時に実線のセレクトアドレスＳＡが入力されることによりバンクアクティブ制御信号ＡＣＴＶは“Ｈ”に切替り、ＷＬを活性化する。これと同様に、プリチャージコマンドと同様に実線のセレクトアドレスＳＡが入力されることによりプリチャージ制御信号ＰＲＥＣは“Ｈ”に切替り、ＷＬをプリチャージする。
【００４５】
これに対し、逆データである点線のセレクトアドレスＳＡが入力されることによりコマンドは非選択となり、バンクアクティブコマンドあるいはバンクプリチャージコマンドが入力された場合においても、ＷＬは活性化されず、またプリチャージも受け付けない。
【００４６】
本発明の第１の実施の形態に係る半導体メモリシステムを用いれば、同一ＲＡＭにおいてボンディングパッドへのワイヤボンディング有無あるいはヒューズの切断の有無により、セレクトアドレスＳＡの“Ｌ”／“Ｈ”のどちらでコマンドを受け付けるかの選択が可能であり、この制御を有するＲＡＭを用いることにより、／ＣＳは共有のピンを使用しＳＡピンの情報で２個の同一ＲＡＭの片方のみを動作させることが可能なＭＣＰ構造を実現できる。
【００４７】
本発明の第１の実施の形態に係る半導体メモリシステムによれば、複数個存在するＲＡＭのうちコマンド入力を行うＲＡＭの選択を、／ＣＳピンでなくＳＡピンを用いることにより、コントローラにおけるＲＡＭの制御を容易にすることができる。
【００４８】
本発明の第１の実施の形態に係る半導体メモリシステムによれば、複数のＲＡＭのコマンド入力の有無をＳＡピンにて制御することにより活性させるＲＡＭを選択し、また／ＣＳピンは１本で共有して制御することにより、ＲＡＭを大容量化した場合においても、ＳＡピンを通常のアドレスピンに転用することでコントローラを再設計することなくＲＡＭの置換えが可能となり、この結果コスト低減を実現することができる。また、ＲＡＭを制御するピン数の削減にも有効である。
【００４９】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体メモリシステムは、図１に示すように、第１のＲＡＭ２と、第１のＲＡＭ２に隣接して配置された第２のＲＡＭ２と、第１及び第２のＲＡＭ２に接続されたＳＡピン及び／ＣＳピンを備えるコントローラ４とを備え、第１及び第２のＲＡＭ２は、ＳＡピンによって、コマンドの選択／非選択を制御され、コントローラ４は、ＳＡピンを用いることによって、第１及び第２のＲＡＭ２の選択／非選択を制御する。第１及び第２のＲＡＭ２は、図９に示すように、それぞれコマンドのデコードを行う回路を備える。コマンドのデコードを行う回路は、図６に示すように、任意のボンディングパッドにおけるボンディングの有無により、ＳＡピンによるコマンドの選択／非選択を制御するボンディング回路を備える。又、コマンドのデコードを行う回路は、図７に示すように、任意のヒューズの切断の有無により、ＳＡピンによるコマンドの選択／非選択を制御するヒューズ回路を備える。また、図１（ｂ）に示すように、ＳＡピンを通常のアドレスピンに転用しても良い。
【００５０】
本発明の第２の実施の形態に係る半導体メモリシステムにおけるＭＣＰの全体配置は、一例として、図１（ａ）に示すように、１個のコントローラ４と、２個のＲＡＭ２とを備える。／ＣＳピンは２個のＲＡＭ２で共有し、セレクトアドレスＳＡの“Ｌ”／“Ｈ”により２個のＲＡＭ２のどちらを選択するかを決定している。また、図１（ｂ）は、２個のＲＡＭ２を容量が２倍の１個のＲＡＭ３に置き換えた場合を想定した図を示しており、セレクトアドレスＳＡを通常のアドレス（Ａｄｄｒｅｓｓ）に転用することにより、共通のコントローラ４を用いて容量の異なるＲＡＭを制御することが可能となる。
【００５１】
図９は、本発明の第２の実施の形態に係る半導体メモリシステムにおいて適用される，アドレスデコーダ回路３４を用いたコマンドのデコードを行う回路を実現したシステム図である。第１の実施の形態の図４と異なる点は、複数のセレクトアドレス（ＳＡ１，ＳＡ２）によるコマンドの選択を実現し、セレクトアドレスＳＡが２本に増えている点である。
【００５２】
このコマンドデコードを行う回路は図３におけるコマンド入力＆制御回路２４内に含まれている。又、図１（ａ），（ｂ）におけるコントローラ４は、半導体メモリシステム上、ＭＣＰ構成のＲＡＭ２の外部に実装されているものである。この外部のコントローラ４からＳＡ信号が周辺回路１２内のコマンドのデコードを行う回路に入力されて、アドレスデコーダ回路３４の動作を制御する。
【００５３】
図９におけるアドレスデコーダ回路３４の具体的な回路構成は、図１０（ａ）に示すように、２つのエクスクルーシブオア回路５４，５６と、１つの２入力ＮＡＮＤ回路５８と、１つのインバータ６０とから構成される。
【００５４】
図９（ａ）のアドレスデコーダ回路３４において、図９（ｂ）の真理値表に示すように、ＢＤＧ１またはＦＵＳＥ１、ＢＧＤ２またはＦＵＳＥ２の入力を“Ｌ”または“Ｈ”に切替えることにより、ＳＡ１、ＳＡ２の４通りの組合せのうち任意の１つの組合せでコマンドを受け付けることが可能となる。
【００５５】
本発明の第２の実施の形態に係る半導体メモリシステムを用いることにより、ＳＡ１、ＳＡ２の２本のセレクトアドレスを用いることにより４個のＲＡＭを独立に制御することが可能となり、更にセレクトアドレスとボンディング信号ＢＤＧまたはヒューズ信号ＦＵＳＥを各々Ｎ本（任意の値）に増やすことにより、２のＮ乗個分のＲＡＭを独立に制御することが可能である。
【００５６】
本発明の第２の実施の形態に係る半導体メモリシステムによれば、複数個存在するＲＡＭのうちコマンド入力を行うＲＡＭの選択を、／ＣＳピンでなくＳＡピンを用いることにより、コントローラにおけるＲＡＭの制御を容易にすることができる。
【００５７】
本発明の第２の実施の形態に係る半導体メモリシステムによれば、複数のＲＡＭのコマンド入力の有無をＳＡピンにて制御することにより活性させるＲＡＭを選択し、また／ＣＳピンは１本で共有して制御することにより、ＲＡＭを大容量化した場合においても、ＳＡピンを通常のアドレスピンに転用することでコントローラを再設計することなくＲＡＭの置換えが可能となり、この結果コスト低減を実現することができる。また、ＲＡＭを制御するピン数の削減にも有効である。
【００５８】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施の形態に係る半導体メモリシステムにおけるＭＣＰの全体配置図。
【図２】本発明の第１の実施の形態に係る半導体メモリシステムにおいて、ＭＣＰ構成に配置されるＲＡＭのひとつであるＬＰＳＤＲＡＭにおける、主要コマンドに対応したピン入力を示した表。
【図３】本発明の第１の実施の形態に係る半導体メモリシステムにおいて適用されるＬＰＳＤＲＡＭのチップ構成図。
【図４】本発明の第１の実施の形態に係る半導体メモリシステムにおいて適用される，アドレスデコーダ回路を用いたコマンドのデコードを行う回路を実現したシステム図。
【図５】（ａ）図４におけるアドレスデコーダ回路の具体的な構成図、（ｂ）図５（ａ）に対応する真理値表。
【図６】図４におけるＢＤＧ信号を制御するボンディング回路の具体的な構成図。
【図７】（ａ）図４におけるＦＵＳＥ信号を制御するヒューズ回路の具体的な構成例図、（ｂ）動作波形図。
【図８】図４の動作を説明するタイミング波形図。
【図９】本発明の第２の実施の形態に係る半導体メモリシステムにおいて適用される，複数のセレクトアドレス信号によるコマンドデコードを実現したシステム図。
【図１０】（ａ）図９おけるアドレスデコーダ回路の具体的な構成図。（ｂ）図１０（ａ）の動作状態を表す真理値表。
【図１１】検討例に係る半導体メモリシステムにおけるＭＣＰの模式的断面構造図。
【図１２】検討例に係る半導体メモリシステムにおけるＭＣＰの全体ブロック配置図。
【図１３】検討例に係る半導体メモリシステムにおけるコマンドのデコードを行う回路のシステム図。
【図１４】図１３の動作を説明したタイミング波形図。
【符号の説明】
【００６１】
２…ＲＡＭ
３…ＲＡＭ（容量２倍）
４…コントローラ
６…半田ボール
８…ボンディングワイヤ
９…モールド樹脂
１０0〜１０3・・・コア回路（バンク０〜３）
１２・・・周辺回路
１４・・・パッド群
１６・・・ＤＣ回路
１８・・・ロウ回路
２０・・・カラム回路
２２・・・データ入出力＆制御回路
２４・・・コマンド入力＆制御回路
２６1〜２６7・・・インプットレシーバ
２８1〜２８6・・・インプットラッチ
３０・・・コマンドデコーダ
３２・・・ボンディング回路またはヒューズ回路
３４・・・アドレスデコーダ
３６，５４，５６・・・エクスクルーシブオア回路
３８・・・リードフレーム
４０・・・Ｖｓｓパッド
４２・・・ボンディングパッド
４４，４５，４８，４９，５０，６０・・・インバータ
４６，５１・・・ｐチャネルトランジスタ
５２・・・ｎｐチャネルトランジスタ
５８・・・ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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