(57)【要約】【課題】本発明は、半導体材料を有効活用して、MOS型半導体装置を小型化し、高速化、低消費電力化、高集積化に適したMOS型半導体装置を提供する。【解決手段】ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される２層のチャネル領域と、２層のチャネル領域の各層間を隔てる電気的分離層と、２層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有する。【選択図】        図２
2006147829.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される２層のチャネル領域と、前記２層のチャネル領域間を隔てる電気的分離層と、前記２層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１において、前記２層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにしたことを特徴とする半導体装置。
【請求項３】
請求項２記載の構成を単位構成とし、該単位構成を複数個積層させたことを特徴とする半導体装置。
【請求項４】
請求項１において、前記電気的分離層がキャリア空乏領域であり、前記２層のチャネル領域が半導体層の反転層および該反転層とキャリア空乏領域で隔てられた半導体領域であることを特徴とする半導体装置。
【請求項５】
請求項１において、前記電気的分離層が絶縁層であることを特徴とする半導体装置。
【請求項６】
請求項１において、前記チャネル領域を有する半導体層の少なくとも１層が絶縁基板上に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１において、前記２層のチャネル領域の一方がシリコン層に形成され、他方が該シリコン層と組成の異なる半導体層に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７において、前記シリコン層と組成の異なる半導体層がゲルマニウム層あるいはシリコンゲルマニウム層からなることを特徴とする半導体装置。
【請求項９】
請求項７において、前記シリコン層と組成の異なる半導体層がシリコンカーバイド層からなることを特徴とする半導体装置。
【請求項１０】
請求項７において、前記シリコン層と組成の異なる半導体層がリン化ガリウム層からなることを特徴とする半導体装置。
【請求項１１】
ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される複数のチャネル領域と、前記複数のチャネル領域間を互いに隔てる電気的分離層と、前記複数のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は小型で高性能な半導体装置、特に集積回路の構成要素に適したMOS型トランジスタ（Metal-Oxide-Semiconductor
Transistor）に関する。
【背景技術】
【０００２】
従来、MOS型トランジスタは電流端子であるソース電極およびドレイン電極とチャネル領域の電荷を制御するゲート電極からなる。トランジスタの動作速度を上げるためにはチャネル長を短くし、チャネルを流れる電荷の走行時間を短くする必要がある。また、負荷を駆動する電流を増加させるためにはチャネル幅を広くする必要がある。
【０００３】
高速・低消費電力で動作する半導体装置としては、CMOS(Complimentary MOS)トランジスタが広く使われてきた（以下CMOSトランジスタを単にCMOSと記述する）。CMOSは、電子をキャリアとするn型MOSトランジスタと正孔をキャリアとするp型MOSトランジスタをペアにして相補型の回路単位を構成する。
【０００４】
それぞれのトランジスタを基板上で電気的に分離し、両方のゲート電極を結線するためにCMOSの占める面積は単体MOSトランジスタの約２倍になり、また製造工程も長くなる。CMOSの集積度を上げようとすると、チップ面積が大きくなり、チップコストの増加をもたらす。また、CMOSの面積が大きいと配線長も長くなり、配線抵抗および寄生容量が増大し、信号伝播の遅延をもたらす。消費電力の制限および経済的な理由から、限られた面積のシリコンチップに集積できる回路規模は限定される。さらに、従来のCMOSは電気的にはシリコン基板の表層しか活用しておらず、それ以外のシリコンは単なる支えの役目しか果たしていない。高価なシリコンウェハの利用効率はきわめて悪く、その製造エネルギーを考えると、きわめて無駄な使い方をしているとしかいえない。
【０００５】
従来のCMOSに替わる新しい構造の提案がある。それらは、（１）部分空乏型の比較的厚いシリコン膜を用いたSOI(Silicon on Insulator)基板の採用、（２）完全空乏型の薄いシリコン膜を用いたSOI基板の採用、（３）SiGeなどをシリコンウェハと組み合わせることによる歪を利用した移動度の向上、（４）薄いシリコン薄膜を上下２つの、あるいは横からのゲート電極で囲ったダブル／トリップルゲート型SOI構造、（５）シリコンを短冊状にして表面積を増やしたフィン型構造などである。いずれも、性能改善は数10%程度以下であり、CMOSを構成するためには従来通りnチャネルとpチャネルのペアMOSトランジスタを必要とするので、大幅な微小化は難しい問題がある。
【特許文献１】特開２００３−１５２１９２号公報
【特許文献２】特開２００３−００８０２８号公報
【特許文献３】特開平０９−２３２５７１号公報
【特許文献４】特開平０５−２０６４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように従来の技術ではCMOSの集積度を上げようとすると、チップ面積が大きくなり限られた面積のシリコンチップに集積できる回路規模が限定される等の問題があった。
【０００７】
本発明は、半導体材料を有効活用して従来装置に比べ大幅に小型化した、従って高速化、低消費電力化、高集積化が可能なMOS型半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明によれば、ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される2層のチャネル領域と、前記２層のチャネル領域間を隔てる電気的分離層と、前記２層のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置が得られる。
【０００９】
また本発明は、前記２層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにしたことを特徴とする半導体装置を提供する。
【００１０】
さらに本発明は、前記２層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにした構成を単位構成とし、該構成単位を複数個積層させたことを特徴とする半導体装置を提供する。
【００１１】
また本発明は、前記電気的分離層がキャリア空乏領域であり、前記２層のチャネル領域が前記半導体層の反転層および該反転層とキャリア空乏領域で隔てられた半導体領域であることを特徴とする半導体装置を提供する。
【００１２】
さらに本発明は、前記電気的分離層が絶縁層であることを特徴とする半導体装置を提供する。
【００１３】
また本発明は、前記チャネル領域を有する半導体層の少なくとも１層が絶縁基板上に形成されていることを特徴とする半導体装置を提供する。
【００１４】
さらに本発明は、前記２層のチャネル領域の一方がシリコン層に形成され、他方が該シリコン層と組成の異なる半導体層に形成されていることを特徴とする半導体装置を提供する。
【００１５】
また本発明は、前記シリコン層と組成の異なる半導体層がゲルマニウム層あるいはシリコンゲルマニウム層からなることを特徴とする半導体装置を提供する。
【００１６】
さらに本発明は、前記シリコン層と組成の異なる半導体層がシリコンカーバイド層からなることを特徴とする半導体装置を提供する。
【００１７】
また本発明は、前記シリコン層と組成の異なる半導体層がリン化ガリウム層からなることを特徴とする半導体装置を提供する。
【００１８】
さらに本発明は、ゲート電極に加える電圧により半導体層のチャネル領域を流れる電荷を制御する電界効果型半導体装置にあって、積層形成される複数のチャネル領域と、前記複数のチャネル領域間を互いに隔てる電気的分離層と、前記複数のチャネル領域に生じる異種の電荷を実質的に同時に制御するゲート電極とを有することを特徴とする半導体装置を提供する。
【発明の効果】
【００１９】
本発明によれば、２層のチャネル領域を積層形成したので、チャネル領域に必要な面積はひとつのチャネル領域の面積分だけでよい。また、ひとつのゲート電極により２層のチャネル領域に生じる異種の電荷を同時に制御できるようにしたので、各チャネル領域制御に必要なゲート電極の面積もひとつのゲート電極の面積分だけでよい。従って２個分のMOSトランジスタの面積を従来に比べて２分の１に縮小でき、それによって小型化され、寄生容量が小さく高速化、低消費電力化、高集積化が可能なMOS型半導体装置が得られる。
【００２０】
また、前記２層のチャネル領域の各々にソース電極およびドレイン電極を接続するとともに、前記ゲート電極により前記チャネル領域の一方が導電状態のとき、他方が実質的に非導電状態になるようにしたので、従来に比べて面積が２分の１の相補型回路が得られる。
【００２１】
さらに、上述の構成単位を複数個積層させることにより、従来に比べて面積が４分の１以下の相補型回路が得られる。
【００２２】
また、キャリア空乏領域を電気的分離層として利用すると、各層のチャネル領域と電気的分離層が同じ半導体材料で形成できる。従って、製造工程が簡略化できる。
【００２３】
さらに、電気的分離層を絶縁層とすると、チャネル領域間の電気的分離がより確実になり半導体装置の特性が改善される。また絶縁層をソース電極やドレイン電極などの形成工程においてエッチングストッパとしても利用できるので、製造工程が簡略化できる。
【００２４】
また、チャネル領域を有する半導体層の少なくとも１層が絶縁基板上に形成されていると、シリコン基板だけを利用するものに比べて電気的分離がより確実になり半導体装置の諸特性が改善される。
【００２５】
さらに、２層のチャネル領域の一方をシリコン層に形成し、他方をシリコン層と組成の異なる半導体層に形成すると、それらの格子歪を利用してチャネル領域に圧縮応力または引っ張り応力を発生させることができる。それにより、正孔移動度ないし電子移動度を増大させて、トランジスタの駆動力を上げることができる。
【００２６】
また、シリコン層とゲルマニウム層あるいはシリコンゲルマニウム層の多層膜は、欠陥の問題を懸念することなく、容易に実現でき、チャネル間の電荷移動度をそろえることが容易である。
【００２７】
さらに、シリコンカーバイド層はエピタキシャル結晶が作りやすく、シリコンと多層化することが容易である。
【００２８】
また、リン化ガリウム層はその結晶格子がシリコンの結晶格子に近いので、電荷の移動度調整が容易である。
【００２９】
さらに本発明によれば、複数のチャネル領域を積層形成したので、チャネル領域に必要な面積はひとつのチャネル領域の面積分だけでよい。また、ひとつのゲート電極により複数のチャネル領域に生じる異種の電荷を同時に制御できるようにしたので、複数のチャネル領域制御に必要なゲート電極の面積もひとつのゲート電極の面積分だけでよい。従って複数個分のMOSトランジスタの面積を従来に比べて２分の１以下に縮小でき、それによって小型化され、寄生容量が小さく高速化、低消費電力化、高集積化が可能なMOS型半導体装置が得られる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の具体的な実施例について説明する。
図1は、本発明の原理を説明するエネルギーバンド説明図を示す。
【００３１】
（Ａ）は接地された基板上のp型Si基板にゲート絶縁膜とゲート電極とを設けたいわゆるMIS(Metal-Insulator-Semiconductor)構造のエネルギーバンド説明図であり、ゲート電極に正（＋）電圧がかかると、ゲート絶縁膜に接するSi表面には反転層が形成されキャリアとなる電子が蓄積する。その結果Si表面にはnチャネルが形成され、導電状態（オン）のn型トランジスタとなる。その他のSi領域は空乏層となり実質的にキャリアはない。これは通常の完全空乏型のSOIトランジスタの動作に他ならない。
【００３２】
次に（Ｂ）のように、ゲート電極を０電圧にするとnチャネルは消滅し、前記n型トランジスタは非導電状態（オフ）になる。しかし、空乏層幅が狭くなり、空乏層と設置基板間のSi内にキャリアとなる正孔が生じてpチャネルが形成される。すなわち、導電状態のｐ型トランジスタとして動作する。
【００３３】
これら２つのチャネルのそれぞれにソース電極およびドレイン電極をもうけることにより、ひとつのゲート電極でCMOS動作が可能になる。
【００３４】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３５】
（第１の実施の形態）
図２は、本発明の第１の実施の形態の半導体装置の構成を示す要部断面であり、１は絶縁基板、２は絶縁基板１上に堆積したp-Si薄膜、３はp-Si薄膜２に形成される空乏層、４はp-Si薄膜２とゲート絶縁膜１１にて隔てられたゲート電極、p-Si薄膜２内の５はnチャネル領域、６はpチャネル領域である。ここでは、便宜上nチャネル領域５とpチャネル領域６とを空乏層３を隔てて上下に同時に図示しているが、好ましいCMOS動作においては、ゲート電極４の電圧によってどちらか交互に存在するものである。このような空乏層３の領域制御のためにp-Si薄膜２はその膜厚と不純物濃度を最適化する必要がある。ここでは、p-Si薄膜２の膜厚を１００nmないし５nmとし、また不純物濃度を１＊１０１７ないし１＊１０２０／cm3として空乏層３の領域を制御している。
【００３６】
pチャネル領域６と接続されたソース領域７とドレイン領域８には、図示を省略してあるが、それぞれp型トランジスタのソース電極１２およびドレイン電極１３が接続されている。また、９と１０はnチャネル領域５と接続されたソース領域とドレイン領域であり、ソース領域９とドレイン領域１０にはそれぞれn型トランジスタのソース電極１４およびドレイン電極１５が接続されている。
【００３７】
なお、p-Si薄膜２上にはシリコン酸化膜１６が形成され、ソース電極１４並びにドレイン電極１５をp-Si薄膜２から絶縁している。
【００３８】
このような半導体装置のゲート電極４に、エネルギーバンド説明図を用いて説明したように、正（＋）電圧がかかると、ゲート絶縁膜１１に接するp-Si薄膜２にnチャネル領域５が形成され、ソース電極１４、ドレイン電極１５が接続されたn型トランジスタが導電状態（オン）になる。その他のp-Si薄膜２は空乏層３となり、通常の完全空乏型のSOIトランジスタの動作をする。
【００３９】
次にゲート電極４が０電圧になるとnチャネル領域５は消滅し、n型トランジスタは非導電状態（オフ）になる。しかし、空乏層３の幅が狭くなり、空乏層３の下側にp-Si薄膜２の正孔が生成され、pチャネル領域６を形成する。すなわち、ソース電極１２、ドレイン電極１３が接続されたｐ型トランジスタとして動作する。
【００４０】
このように、nチャネル領域５とpチャネル領域６とを異なる層に互いに重なるように形成し、これらにそれぞれソース電極１２、１４およびドレイン電極１３、１５を接続することにより、ひとつのゲート電極４でCMOS動作をさせることが可能になる。
【００４１】
従って、CMOSのチャネル面積並びにゲート電極面積が従来の単体MOSトランジスタとほぼ同等に縮小でき、トランジスタの小型化が可能となる。
【００４２】
また、従来のCMOSのように二つのゲート電極を結線するための面積も不要になるので、一層小型化が可能となるとともに配線抵抗および寄生容量も小さくなり、信号伝播の遅延が少なくなる。
【００４３】
（第２の実施の形態）
図3は、本発明の第２の実施の形態の半導体装置の構成を示す要部断面図であり、半導体装置の駆動力を増すための工夫がなされた構成を示す。ここでは絶縁基板２１上に図2のp-Si薄膜２に代わりp型SiGe薄膜２２を堆積し、p型SiGe薄膜２２の上にp型Si薄膜３２を堆積している。そしてｐチャネル領域２６がp型SiGe薄膜２２に、nチャネル領域２５がp型Si薄膜３２に各々形成され、ｐチャネル領域２６とnチャネル領域２５の境界部には空乏層２３が形成される。
【００４４】
また、２４はp型Si薄膜３２とゲート絶縁膜３１にて隔てられたゲート電極であり、nチャネル領域２５側にあるソース領域２９とドレイン領域３０にそれぞれn型トランジスタのソース電極３４およびドレイン電極３５が接続されている。同様に、pチャネル領域２６側にあるソース領域２７とドレイン領域２８にはそれぞれp型トランジスタのソース電極およびドレイン電極が接続されているが、ここではそれら電極の図示を省略している。なお、３６はソース電極３４並びにドレイン電極３５とp型Si薄膜１３とを絶縁するシリコン酸化膜である。
【００４５】
このような2層膜構造の半導体層では格子歪によりp型SiGe薄膜２２に圧縮応力がかかり、p型Si薄膜３２には引っ張り応力がかかる。その結果、p型SiGe薄膜２２において正孔移動度が増大し、p型Si薄膜３２において電子移動度が増大し、第１の実施の形態の半導体装置に比べてその駆動力が増加する。
【００４６】
（第３の実施の形態）
図４は、本発明の第３の実施の形態の半導体装置の構成を示す要部斜視図である。第１の実施の形態および第２の実施の形態の半導体装装置では、両チャネル領域が同一方向に設けられていた。しかし、第３の実施の形態の半導体装置では、p-Si薄膜４２に形成されるｐチャネル領域（図示を省略している）とnチャネル領域（図示を省略している）の形成方向を交差させた構造としている。ｐチャネル領域の形成方向はそれに接続されたソース領域４７とドレイン領域４８を結ぶ方向に同じである。またnチャネル領域の形成方向はそれに接続されたソース領域４９とドレイン領域５０を結ぶ方向に同じである。図４において、４１は絶縁基板、４４はゲート絶縁膜を介してp-Si薄膜４２上に形成されたゲート電極である。
【００４７】
このようにしてｐチャネル領域の形成方向とnチャネル領域の形成方向とを交差させて形成することにより、それぞれに接続するソース電極およびドレイン電極の引き出し方向を異ならせることができる。それにより、n型トランジスタとp型トランジスタの各々の電極配置が自由になり、半導体装置の製造が容易になる。
【００４８】
第１の実施の形態ないし第３の実施の形態の半導体装置では、絶縁基板上の半導体薄膜の表層と下層を流れるそれぞれのキャリアである電子と正孔を、単一のゲート電極によって効率よく制御し、CMOSとして動作させるものであるが、半導体膜としてはSiあるいはSiとSiGeに限られるものではなく、SiとSiCあるいはGaPなどを組み合わせて多層化することもできる。
【００４９】
半導体膜を多層に積層することで、限られた面積に大電流を流すことができるようになるばかりでなく、小型化と寄生容量の低減による低消費電力化が可能になる。
【００５０】
また、第１の実施の形態ないし第３の実施の形態の半導体装置では積層されたチャネル領域に対して、チャネル領域の一方側にゲート電極を設けて制御用ゲート電圧を印加する構成としたが、ゲート電極を必要に応じてチャネル領域の両側に設けてもよく、あるいはチャネル領域を囲む構成としてもよいことは明らかであり、次の第４の実施の形態にて説明するいわゆるダブルゲートあるいはトリプルゲート、さらにはサラウンディングゲートと呼ばれる構成もとりうる。
【００５１】
（第４の実施の形態）
図５は、本発明の第４の実施の形態の半導体装置の構成を示す要部断面図である。図５において、６１は絶縁基板、６２は絶縁基板６１上に堆積したp-Si薄膜、６３はp-Si薄膜６２に形成される空乏層、６４はp-Si薄膜６２とゲート絶縁膜７１にて隔てられたゲート電極、p-Si薄膜６２内の６５はnチャネル領域、６６はpチャネル領域である。
【００５２】
pチャネル領域６６に接続されたソース領域６７とドレイン領域６８には、図示を省略してあるが、それぞれp型トランジスタのソース電極およびドレイン電極が接続されている。また、nチャネル領域６５に接続されたソース領域６９とドレイン領域７０にはそれぞれn型トランジスタのソース電極７４およびドレイン電極７５が接続されている。
【００５３】
さらに、pチャネル領域６６の絶縁基板６１側には第2のゲート絶縁膜７８を介して第2のゲート電極７９が形成してあり、p-Si薄膜６２上にはシリコン酸化膜７６が形成してある。
【００５４】
このような構造にして第2のゲート電極７９に加えるゲート電圧を調整することにより、nチャネル領域６５およびpチャネル領域６６の電荷を補助的に制御することができる。
（第５の実施の形態）
図６は、本発明の第５の実施の形態の半導体装置の構成を示す要部断面図であり、８１は絶縁基板、８６および８５は異なる層に互いに重なるように形成されたpチャネル領域およびnチャネル領域、８４はゲート絶縁膜８３を介してnチャネル領域８６上に形成されたゲート電極である。また、pチャネル領域８６およびnチャネル領域８５には図示を省略してあるが各々ソース電極およびドレイン電極が接続されており、pチャネル領域８６とnチャネル領域８５間には電気的分離層が形成される。これらソース電極およびドレイン電極、pチャネル領域８６、nチャネル領域８５およびゲート電極８４は、第１の実施の形態の半導体装置と同様にゲート電極８４で動作可能な第１のCMOSを構成している。
【００５５】
また、ゲート電極８４上に設けられた素子間分離層９９には、第１のCMOSと同様に、ゲート電極９４、pチャネル領域９６、nチャネル領域９５、それらに各々接続されたソース電極およびドレイン電極により第２のCMOSが構成され、ゲート電極９４で動作可能となっている。なお、９３はゲート絶縁膜でpチャネル領域９６とnチャネル領域９５とを隔てる電気的分離層は図示を省略してある。
【００５６】
さらに、ゲート電極９４上設けられた素子間分離層１０９には、第１のCMOS、第２のCMOSと同様に、ゲート電極１０４、pチャネル領域９６、nチャネル領域９５、それらに各々接続されたソース電極およびドレイン電極により第３のCMOSが構成され、ゲート電極１０４で動作可能となっている。１０３はゲート絶縁膜である。
【００５７】
８９は絶縁基板８１と第１のCMOS間に設けられた素子間分離層、１１９はpチャネル領域８６、nチャネル領域８５の電荷を補助的に制御するゲート電極である。
【００５８】
このようにCMOSを３層積層させた構成の相補型回路単位は、その実質的面積が従来のものに比べて約６分の１以下になる。
【００５９】
図７は、本発明の第１の実施の形態の半導体装置に係わる製造工程を示す工程断面図である。（Ａ）は、絶縁基板１に不純物としてボロンを5×1017cm-3含むp-Si薄膜２を積層したSOI(Silicon on Insulator)基板を示している。次に（Ｂ）に示すようにp-Si薄膜２の上にシリコン酸化膜１６を層間絶縁膜として約1μm堆積し、その後シリコン酸化膜１６の部分エッチングによりp-Si薄膜２の所定領域１８の表面を露出させる。次いで（C）に示すように酸化雰囲気において熱処理を施し、所定領域１８の表面を酸化膜１９で被う。酸化膜１９の一部は後述するようにゲート絶縁膜１１となる。
【００６０】
続いて（D）に示すように、酸化膜１９上にポリシリコンを気相成長法によって堆積させてパターン形成し、不純物ドーピング、熱処理を施すことによって、ゲート電極４を形成する。次に、ゲート電極４を囲む酸化膜１９をエッチング除去してソース領域およびドレイン領域のコンタクト領域形成の準備を整える。
【００６１】
次に（E）に示すように、これら除去領域から砒素をイオン注入してソース領域９およびドレイン領域１０を形成する。
【００６２】
その後（F）に示すように、p型チャネルのソース電極１２およびドレイン電極１３、さらにn型チャネルのソース電極１４およびドレイン電極１５の金属を堆積させ、引き出し電極を形成して完成させる。（F）において、５はn型チャネル領域、３は空乏層、６はp型チャネル領域である。
【００６３】
（半導体装置の応用例）
本発明の半導体装置の具体的な回路応用例としてSRAM(スタティックランダムアクセスメモリ)の回路図を図８に示す。SRAMは従来6個のトランジスタを使い１ビットのメモリセルを構成するのが基本である。
【００６４】
ここで互いのゲート電極を接続したp型トランジスタ２０２とn型トランジス
タ２０３は、本発明の第１の実施の形態に示したCMOSのp型トランジスタお
よびn型トランジスタと同様に積層形成されたもので、両方のゲート電極は同じ
ひとつのゲート電極になっている。また互いのゲート電極を接続したp型トラン
ジスタ２０５とn型トランジスタ２０６もp型トランジスタ２０２とn型トラン
ジスタ２０３と同様に、積層形成されたCMOSのp型トランジスタおよびn型
トランジスタであり、それらのゲート電極は同じひとつのゲート電極になっている。
【００６５】
このようにp型トランジスタ２０２とn型トランジスタ２０３並びにp型トランジスタ２０５とn型トランジスタ２０６を各々積層したので、SRAMは小型化
できる。しかも、p型トランジスタ２０２とn型トランジスタ２０３並びにp型トランジスタ２０５とn型トランジスタ２０６は高精度の負荷抵抗に対応する。
【００６６】
尚、データ線２０７とこれらトランジスタ２０２、２０３間に接続されたトランジ２０１は選択用トランジスタであり、データ線２０８とトランジスタ２０５、２０６間に接続されたトランジスタ２０４も選択用トランジスタである。
【産業上の利用可能性】
【００６７】
本発明に係わる半導体装置は、高速・低消費電力で動作するCMOSトランジス
タとしてSRAM(スタティックランダムアクセスメモリ)等、半導体産業の中核デバイスとして広く使われる。特に超小型化により一層の高速化、低消費電力化、高集積化が可能になるので、システム構成上極めて有用で、多くの応用が拓ける。
【００６８】
しかも、製造コストの削減に加え、製造プロセスの簡略化と低エネルギー化、短TAT化など環境問題への対応も可能になる。さらには、不要なシリコン基板を持たないため、アルファ線などの放射線による影響を避けることができ、航空機用など対放射線デバイスとしても有用となるなど、産業上極めて大きな波及効果が期待できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の原理を説明するエネルギーバンド説明図である。
【図２】本発明の第１の実施の形態の半導体装置の構成を示す要部断面図である。
【図３】本発明の第２の実施の形態の半導体装置の構成を示す要部断面図である。
【図４】本発明の第３の実施の形態の半導体装置の構成を示す要部斜視図である。
【図５】本発明の第４の実施の形態の半導体装置の構成を示す要部断面図である。
【図６】本発明の第５の実施の形態の半導体装置の構成を示す要部断面図である。
【図７】本発明の第１の実施の形態の半導体装置に係わる製造工程を示す工程断面図である。
【図８】本発明の半導体装置の具体的な回路応用例を示す回路図である。
【符号の説明】
【００７０】
１、２１、４１、６１、８１  絶縁基板
２、３２、４２、６２  p-Si薄膜
３、２３、６３  空乏層
４、２４、４４、６４、８４、９４、１０４  ゲート電極
５、２５、６５、８５、９５、１０５  nチャネル領域
６、２６、６６、８６、９６、１０６  pチャネル領域
７、９、２７、２９、４７、４９、６７、６９  ソース領域
８、１０、２８、３０、４８、５０、６８、７０  ドレイン領域
１２、１４、３４、７４  ソース電極
１３、１５、３５、７５  ドレイン電極
１１、３１、７１、８３、９３、１０３  ゲート絶縁膜  
１６、３６、７６  シリコン酸化膜
２２  p型SiGe薄膜
【図８】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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