(57)【要約】【課題】プレート電位を供給するための配線の抵抗を低減する。【解決手段】半導体記憶装置は、複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第１電極と第２電極とを有する第１メモリセルアレイと、前記メモリセルトランジスタを介して前記第１電極に接続された複数のビット線と、前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、前記第２電極に所定電位を供給するプレート電位発生回路１とを含む。前記プレート電位発生回路１は、前記ワード線の延伸方向である第１方向において前記第１メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第１線上に配置される。【選択図】      図１
2006049708.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第１電極と第２電極とを有する第１メモリセルアレイと、
前記メモリセルトランジスタを介して前記第１電極に接続された複数のビット線と、
前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、
前記第２電極に所定電位を供給するプレート電位発生回路と
を具備し、
前記プレート電位発生回路は、前記ワード線の延伸方向である第１方向において前記第１メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第１線上に配置されることを特徴とする半導体記憶装置。
【請求項２】
前記プレート電位発生回路は、前記第１線と、前記ビット線の延伸方向である第２方向において前記第１メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第２線との交点に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線の延伸方向である第２方向で前記第１メモリセルアレイに隣接して配置され、且つ前記第１メモリセルアレイと実質的に同じ構成を有する第２メモリセルアレイをさらに具備し、
前記プレート電位発生回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第１電極と第２電極とを有する第１メモリセルアレイと、
前記メモリセルトランジスタを介して前記第１電極に接続された複数のビット線と、
前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、
前記第２電極に所定電位を供給するプレート電位発生回路と
を具備し、
前記プレート電位発生回路は、前記ビット線の延伸方向である第２方向において前記第１メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第２線上に配置されることを特徴とする半導体記憶装置。
【請求項５】
前記ワード線の延伸方向である第１方向で前記第１メモリセルアレイに隣接して配置され、且つ前記第１メモリセルアレイと実質的に同じ構成を有する第２メモリセルアレイをさらに具備し、
前記プレート電位発生回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にＤＲＡＭ（Dynamic Random Access Memory）に関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、１つのメモリセルトランジスタと１つのメモリセルキャパシタとで構成されるものが一般的である。そして、このメモリセルが複数個配置されてメモリセルアレイが構成される。各メモリセルキャパシタの一方の電極は、メモリセルトランジスタに接続される。各メモリセルキャパシタの他方の電極には、プレート電位が供給される。
【０００３】
さらにＤＲＡＭは、プレート電位発生回路（ＶＰＬ発生回路）を備えている。プレート電位発生回路と各メモリセルキャパシタとは、プレート線により接続される。このプレート電位発生回路は、プレート電位を発生し、各メモリセルキャパシタにプレート電位を供給する（特許文献１参照）。
【特許文献１】特開平８−２５０６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、プレート電位を供給するための配線の抵抗を低減することで、データ書き込み時のプレート電位の変動を抑制することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の視点に係る半導体記憶装置は、複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第１電極と第２電極とを有する第１メモリセルアレイと、前記メモリセルトランジスタを介して前記第１電極に接続された複数のビット線と、前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、前記第２電極に所定電位を供給するプレート電位発生回路とを含む。前記プレート電位発生回路は、前記ワード線の延伸方向である第１方向において前記第１メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第１線上に配置される。
【０００６】
本発明の第２の視点に係る半導体記憶装置は、複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第１電極と第２電極とを有する第１メモリセルアレイと、前記メモリセルトランジスタを介して前記第１電極に接続された複数のビット線と、前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、前記第２電極に所定電位を供給するプレート電位発生回路とを含む。前記プレート電位発生回路は、前記ビット線の延伸方向である第２方向において前記第１メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第２線上に配置される。
【発明の効果】
【０００７】
本発明によれば、プレート電位を供給するための配線の抵抗を低減することで、データ書き込み時のプレート電位の変動を抑制することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明者等は、本発明の開発の過程において、以下に示すようなＤＲＡＭを開発した。
【０００９】
図１６は、ＤＲＡＭの一実施例を示す概略図である。ＤＲＡＭは、４つのメモリセルアレイＣＡ０〜ＣＡ３を有している。各メモリセルアレイは、複数のメモリセルＭＣがマトリックス状に配置されて構成されている。
【００１０】
ＤＲＡＭは、ＶＰＬ発生回路（ＶＰＬ  Ｇｅｎ．）１を有している。ＶＰＬ発生回路１は、プレート電位ＶＰＬを発生する。そして、ＶＰＬ発生回路１は、各メモリセルＭＣにプレート電位ＶＰＬを供給する。このプレート電位ＶＰＬは、例えばハイレベルビット線電位ＶＢＬＨの半分の電位である０．５ＶＢＬＨに設定される。ＶＰＬ発生回路１は、メモリセルアレイＣＡ３の左隅付近に配置されている。
【００１１】
図１７は、図１６に示したメモリセルアレイＣＡ０の構成を示す概略図である。なお、メモリセルアレイＣＡ１〜ＣＡ３は、メモリセルアレイＣＡ０と同じ構成を有している。
【００１２】
メモリセルアレイＣＡ０には、ｍ本のビット線対ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍとｎ本のワード線ＷＬ１〜ＷＬｎとが配設されている。ビット線対ＢＬ，／ＢＬには、夫々センスアンプ回路ＳＡ等の周辺回路が接続されている。ビット線とワード線との交差する点には、メモリセルＭＣ（図示せず）が配置される。
【００１３】
図１８は、メモリセルアレイＣＡ０の主要部を示す回路図である。なお、図１８に示したＤＲＡＭは、１２８本のビット線対と、５１２本のワード線を一例として示している。
【００１４】
メモリセルＭＣは、メモリセルトランジスタＣＴとメモリセルキャパシタＣＣとにより構成されている。メモリセルキャパシタＣＣの一方の電極は、プレート線ＰＬＬに接続されている。メモリセルキャパシタＣＣの他方の電極は、メモリセルトランジスタＣＴを介してビット線ＢＬ０に接続されている。メモリセルトランジスタＣＴのゲート電極は、ワード線ＷＬ５１２に接続されている。他のメモリセルＭＣについても同様である。プレート線ＰＬＬは、ＶＰＬ発生回路１に接続されている。
【００１５】
このように構成されたＤＲＡＭにおいて、メモリセルＭＣにデータを書き込む動作について説明する。メモリセルＭＣにデータを書き込む場合、メモリセルキャパシタＣＣの電荷が充電或いは放電される。
【００１６】
メモリセルキャパシタＣＣを充電する場合、例えばワード線ＷＬ５０９が活性化されると、図１８に示した矢印の方向に電流が流れる。具体的には、メモリセルキャパシタＣＣの充電時において、電流は、ハイレベルビット線電位ＶＢＬＨ（センスアンプ回路に供給される）、メモリセルキャパシタＣＣ、ＶＰＬ発生回路１、グランドＧＮＤ（ＶＰＬ発生回路１に供給される）の経路で流れる。
【００１７】
またメモリセルキャパシタＣＣの放電時において、電流は、ハイレベルビット線電位ＶＢＬＨ（ＶＰＬ発生回路１に供給される）、ＶＰＬ発生回路１、メモリセルキャパシタＣＣ、グランドＧＮＤ（センスアンプ回路に供給される）の経路で流れる。なお、ＶＰＬ発生回路１から流れる電流を、プレート電流と称する。
【００１８】
近年、ＤＲＡＭのバンド幅拡大が求められ、それに応えて一度に読み出し或いは書き込みを行うデータのビット数（以下、入出力数）を増やしている。通常なら例えば５１２Ｒｏｗ，１ｋＣｏｌｕｍｎ，５１２ｋｂｉｔのセルアレイがある場合、５１２Ｒｏｗ，６４Ｃｏｌｕｍｎ，１６Ｉ／Ｏのように構成していた。なお、“Ｒｏｗ”は、ロウアドレスの数を表している。“Ｃｏｌｕｍｎ”は、カラムアドレスの数を表している。“Ｉ／Ｏ”は、入出力数を表している。
【００１９】
バンド幅拡大のためにはこのセルアレイを、入出力（Ｉ／Ｏ）数を増やすことに重点を置き、５１２Ｒｏｗ，８Ｃｏｌｕｍｎ，１２８Ｉ／Ｏのように構成する。このようにすると、一度に読み出し或いは書き込みができるメモリセルＭＣの数が増えるので、バンド幅が拡大する。
【００２０】
またＩ／Ｏ数を増やすと同時に、単位時間あたりにメモリセルへとアクセスする頻度（クロック周波数）を増やしバンド幅を拡大する方向にも向かっている。
【００２１】
バンド幅を拡大すると、書き込み時のプレート電流が増加する。書き込み時のプレート電流ＩＰＬwriteは、次式のように表すことができる。
【００２２】
ＩＰＬwrite＝（Ｉ／Ｏ数・Ｃｓ・ＶＢＬＨ）／ｔＣＫ
ここで、Ｃｓはメモリセルキャパシタ容量、ｔＣＫはサイクルタイムである。
【００２３】
この式からわかるようにバンド幅拡大に伴い、１サイクル中に同時にアクセスするＩ／Ｏ数すなわちメモリセルＭＣ数が増え、且つサイクルタイムｔＣＫも短くなるため、書き込み時プレート電流は増加する。
【００２４】
ＶＰＬ発生回路１と各メモリセルキャパシタＣＣとを接続するプレート線ＰＬＬには配線抵抗Ｒｐｌが存在する。このため、ＶＰＬ発生回路１からの出力が電位０．５ＶＢＬＨであっても、プレート線ＰＬＬの配線抵抗Ｒｐｌにより以下の電位変動ΔＶＰＬが生じる。
【００２５】
ΔＶＰＬ＝ＩＰＬ・Ｒｐｌ
つまり、メモリセルキャパシタＣＣの放電時には、プレート電流がメモリセルキャパシタＣＣからＶＰＬ発生回路１に向けて流れるため、プレート電位は配線抵抗Ｒｐｌにより電位０．５ＶＢＬＨから下降する。一方、メモリセルキャパシタＣＣの充電時には、プレート電流がＶＰＬ発生回路１からメモリセルキャパシタＣＣに向けて流れるため、プレート電位は配線抵抗Ｒｐｌにより電位０．５ＶＢＬＨから上昇する。
【００２６】
この電位変動は、メモリセルＭＣに書き込まれる電荷量を減らす。例えば予めメモリセルＭＣにデータ“０”が記憶されており、１２８個のメモリセルＭＣにデータ“１”を毎サイクル書き込むものとする。この場合、プレート電位は、１サイクル毎に上昇する。後のサイクルにデータ“１”が書き込まれたメモリセルＭＣほどプレート電位が高くなる。読み出し時にプレート電位が所定電位に戻っているとすると、書込み時と読み出し時とでプレート電位が異なることとなる。
【００２７】
書き込み時と読み出し時とでプレート電位が異なると、メモリセルＭＣからビット線へ伝達される信号量が変化する。０．５ＶＢＬＨプリチャージ方式（データ読み出し前に、ビット線を電位０．５ＶＢＬＨにプリチャージする）の場合において、書き込み時と読み出し時とでプレート電位がΔＶＰＬ変化する場合、読み出し時の信号量Ｖsigは、次式で表すことができる。
【００２８】
Ｖsig＝（（Ｖsn＋ΔＶＰＬ）−0.5ＶＢＬＨ）×（１／（１＋Ｃｂ／Ｃｓ））
ここで、Ｖsnは書き込み時のメモリセルキャパシタ電位（Ｃｓ（Ｖsn−ＶＰＬ＋ΔＶＰＬ）の電荷が書き込まれる）、Ｃｂはビット線容量である。
【００２９】
この式から分かるように、ビット線に現れる信号量は、“ΔＶＰＬ×（１／（１＋Ｃｂ／Ｃｓ）”程度変化する。メモリセルＭＣの記憶しているデータが“０”ならば、書き込み時よりも読み出し時にプレート電位が上がる（ΔＶＰＬ＞０）と信号量が減少する。一方、メモリセルＭＣの記憶しているデータが“１”ならば、書き込み時よりも読み出し時にプレート電位が下がると（ΔＶＰＬ＜０）信号量が減少する。整理すると、以下の条件下で信号量が減る。
【００３０】
メモリセルデータ“０”：ＶＰＬwrite＜ＶＰＬread
メモリセルデータ“１”：ＶＰＬwrite＞ＶＰＬread
ここで、ＶＰＬwriteは書き込み時のプレート電位、ＶＰＬreadは読み出し時のプレート電位を表している。
【００３１】
以上のように、プレート電位が変動する原因の１つにプレート線ＰＬＬの配線抵抗Ｒｐｌがある。このプレート線ＰＬＬの配線抵抗Ｒｐｌは、ＶＰＬ発生回路１から書き込みを行うメモリセルＭＣまでの距離に比例する。各メモリセルアレイのビット線延伸方向の長さをLength_ＢＬ、ワード線延伸方向の長さをLength_ＷＬとする。図１６に示したＤＲＡＭにおいて、ＶＰＬ発生回路１から一番遠いメモリセルＭＣまでの距離は、“Length_ＷＬ＋４・Length_ＢＬ”程度あり、配線抵抗Ｒｐｌは上記距離に単位長さあたりの抵抗値を掛けた値になる。
【００３２】
配線抵抗Ｒｐｌによる書き込み時のプレート電位変動の影響を一番強く受けるのは、ＶＰＬ発生回路１から一番遠いメモリセルＭＣである。よって、このメモリセルＭＣ或いはこの周辺のメモリセルＭＣからビット線に伝達される信号量が減少してしまい、正確なデータの読み出しが困難となる。
【００３３】
バンド幅の拡大に伴い、プレート電流は増える傾向にあり、この影響が無視できなくなってきている。
【００３４】
以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、４つのメモリセルアレイＣＡ０〜ＣＡ３を有している。各メモリセルアレイは、複数のメモリセルＭＣがマトリクス状に配置されて構成されている。そして４つのメモリセルアレイＣＡ０〜ＣＡ３は、ビット線の延伸方向に順に配置されている。
【００３６】
各メモリセルアレイの容量は、５１２ｋビットである。よって、図１に示したＤＲＡＭは、２Ｍビットのメモリを構成している。またＤＲＡＭは、ＶＰＬ発生回路（ＶＰＬ  Ｇｅｎ．）１を有している。ＶＰＬ発生回路１は、各メモリセルＭＣにプレート電位ＶＰＬを供給する。
【００３７】
メモリセルアレイＣＡ０は、例えば１０２４本のビット線ＢＬ（すなわち、５１２本のビット線対ＢＬ，／ＢＬ）と５１２本のワード線ＷＬとを有している。ビット線対ＢＬ，／ＢＬには、夫々センスアンプＳＡ等の周辺回路が接続されている。ビット線ＢＬとワード線ＷＬとの交差する点には、メモリセルＭＣ（図示せず）が配設される。また、メモリセルアレイＣＡ１〜ＣＡ３についても、メモリセルアレイＣＡ０と同じ構成を有している。
【００３８】
次に、ビット線に接続される周辺回路について説明する。図２は、図１に示したメモリセルアレイＣＡ０の主要部を示す回路図である。ビット線対ＢＬ０，／ＢＬ０には、イコライズ回路２と、セルアレイ選択回路３と、センスアンプ回路４と、カラムゲート５とが接続されている。
【００３９】
イコライズ回路２は、３つのＮ型ＭＯＳトランジスタＱＮ１〜ＱＮ３により構成されている。イコライズ回路２には、電位０．５ＶＢＬＨと、イコライズ信号ＥＱＬとが制御信号生成回路（図示せず）から供給されている。具体的には、３つのＮ型ＭＯＳトランジスタＱＮ１〜ＱＮ３のゲート電極には、イコライズ信号ＥＱＬが供給されている。なお、ＶＢＬＨは、ハイレベルビット線電位を表している。イコライズ回路２は、信号ＥＱＬが活性化されると、ビット線ＢＬ０とビット線／ＢＬ０とを例えば電位０．５ＶＢＬＨにイコライズする。
【００４０】
セルアレイ選択回路３は、２つのＮ型ＭＯＳトランジスタＱＮ４，ＱＮ５により構成されている。セルアレイ選択回路３には、アレイ選択信号ＭＵＸが供給されている。具体的には、２つのＮ型ＭＯＳトランジスタＱＮ４，ＱＮ５のゲート電極には、アレイ選択信号ＭＵＸが供給されている。セルアレイ選択回路３は、信号ＭＵＸが活性化されると、メモリセルアレイＣＡ０の選択を行う。
【００４１】
センスアンプ回路４は、２つのＮ型ＭＯＳトランジスタＱＮ７，ＱＮ８をクロスカップル接続したＮ型ＭＯＳセンスアンプと、２つのＰＭＯＳトランジスタＱＰ１，ＱＰ２をクロスカップル接続したＰ型ＭＯＳセンスアンプとを有している。Ｎ型ＭＯＳセンスアンプには、Ｎ型ＭＯＳトランジスタＱＮ６を介して接地電位ＧＮＤが供給されている。
【００４２】
Ｐ型ＭＯＳセンスアンプには、Ｐ型ＭＯＳトランジスタＱＰ３を介してハイレベルビット線電圧ＶＢＬＨが供給されている。センスアンプ回路４には、信号ＳＥＮ及び／ＳＥＰが入力されている。信号ＳＥＮが活性化されることで、接地電位ＧＮＤは、Ｎ型ＭＯＳセンスアンプに供給される。また信号／ＳＥＰが活性化されることで、電位ＶＢＬＨは、Ｐ型ＭＯＳセンスアンプに供給される。このように構成されたセンスアンプ回路４は、ビット線対ＢＬ０，／ＢＬ０に読み出されたデータを増幅する。
【００４３】
カラムゲート５は、２つのＮ型ＭＯＳトランジスタＱＮ９，ＱＮ１０から構成されている。カラムゲート５には、カラム選択信号ＣＳＬ０が供給されている。具体的には、２つのＮ型ＭＯＳトランジスタＱＮ９，ＱＮ１０のゲート電極には、カラム選択信号ＣＳＬ０が供給されている。
【００４４】
カラム選択信号ＣＳＬ０が活性化されると、カラムゲート５は、ビット線対ＢＬ０，／ＢＬ０のデータをデータ線対ＤＱ０，／ＤＱ０に転送し、或いはデータ線対ＤＱ０，／ＤＱ０のデータをビット線対ＢＬ０，／ＢＬ０に転送する。なお、他のビット線対ＢＬｍ，／Ｂｌｍについても同様である。
【００４５】
次にＶＰＬ発生回路１の構成について説明する。図３は、図１に示したＶＰＬ発生回路１の構成を示す回路図である。ＶＰＬ発生回路１は、３つの抵抗Ｒ１〜Ｒ３と、２つの差動増幅回路ＯＰ１，ＯＰ２と、Ｐ型ＭＯＳトランジスタＱＰ４と、Ｎ型ＭＯＳトランジスタＱＮ１１とにより構成されている。３つの抵抗Ｒ１〜Ｒ３は直列に接続されており、この抵抗Ｒ１〜Ｒ３により電圧ＶＢＬＨと接地電位ＧＮＤ間の電圧が分圧されている。
【００４６】
トランジスタＱＰ４とトランジスタＱＮ１１とは、出力回路１ａを構成している。抵抗Ｒ２と抵抗Ｒ３との接続ノードは差動増幅回路ＯＰ１の反転入力端に接続され、出力回路１ａの出力ノードは差動増幅回路ＯＰ１の非反転入力端に接続されている。差動増幅回路ＯＰ１の出力端は、トランジスタＱＰ４のゲートに接続される。この差動増幅回路ＯＰ１は、出力回路１ａの出力ノードが抵抗Ｒ２と抵抗Ｒ３との接続ノードよりも電位が低くなったときに、トランジスタＱＰ４をＯＮ動作させて出力回路１ａの出力ノードを昇圧する。
【００４７】
一方、抵抗Ｒ１と抵抗Ｒ２との接続ノードは差動増幅回路ＯＰ２の反転入力端に接続され、出力回路１ａの出力ノードは差動増幅回路ＯＰ２の非反転入力端に接続されている。差動増幅回路ＯＰ２の出力端は、トランジスタＱＮ１１のゲートに接続される。この差動増幅回路ＯＰ２は、出力回路１ａの出力ノードが抵抗Ｒ１と抵抗Ｒ２との接続ノードよりも電位が高くなったときに、トランジスタＱＰ４をＯＮ動作させて出力回路１ａの出力ノードを降圧する。これらの差動増幅回路ＯＰ１、ＯＰ２の制御により、ＶＰＬ発生回路１は、所望のプレート電位ＶＰＬを生成して出力する。
【００４８】
このように構成されたＤＲＡＭにおいて、ＶＰＬ発生回路１は、ワード線の延伸方向においてメモリセルアレイＣＡ０の両側に配置されたメモリセルＭＣから略同じ距離にある対称線（図１に示した破線）上に配置されている。或いはＶＰＬ発生回路１は、ワード線の延伸方向においてメモリセルアレイＣＡ０の両側に位置する２本のビット線から対称の位置にある対称線上に配置されている。なお具体的には、ＶＰＬ発生回路１の出力回路１ａが上記対称線上に位置するように、ＶＰＬ発生回路１を配置する。
【００４９】
このように構成することで、ＶＰＬ発生回路１から一番遠いメモリセルＭＣまでの距離は、“（Length_ＷＬ／２）＋４・Length_ＢＬ”程度となる。これにより、図１６に示したＤＲＡＭに比べて、上記距離を“Length_ＷＬ／２”程度短くすることができる。
【００５０】
以上詳述したように本実施形態では、メモリセルキャパシタＣＣに供給するプレート電位を生成するＶＰＬ発生回路１を配置する位置を、ワード線の延伸方向においてメモリセルアレイの両側に配置されたメモリセルＭＣから略同じ距離にある対称線上に配置するようにしている。
【００５１】
したがって本実施形態によれば、プレート線の配線抵抗を低減させることができるため、書き込み時のプレート電位の変動を抑制することができる。これにより、メモリセルＭＣからビット線に伝達される信号量の減少を抑制できるため、正確なデータの読み出しが可能となる。
【００５２】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、４つのメモリセルアレイＣＡ０〜ＣＡ３を有している。そして４つのメモリセルアレイＣＡ０〜ＣＡ３は、ビット線の延伸方向に順に配置されている。
【００５３】
また、ＶＰＬ発生回路１は、４つのメモリセルアレイＣＡ０〜ＣＡ３のうちで、ビット線の延伸方向において両側に配置されたメモリセルＭＣから略同じ距離にある対称線に配置されている。或いはＶＰＬ発生回路１は、ビット線の延伸方向において両側に配設されたワード線から対称の位置にある対称線上に配置されている。
【００５４】
このように構成することで、ＶＰＬ発生回路１から一番遠いメモリセルＭＣまでの距離は、“Length_ＷＬ＋２・Length_ＢＬ”程度となる。これにより、図１６に示したＤＲＡＭに比べて、上記距離を“２・Length_ＢＬ”程度短くすることができる。
【００５５】
したがって本実施形態によれば、プレート線の配線抵抗を低減させることができるため、書き込み時のプレート電位の変動を抑制することができる。これにより、メモリセルＭＣからビット線に伝達される信号量の減少を抑制できるため、正確なデータの読み出しが可能となる。
【００５６】
（第３の実施形態）
図５は、本発明の第３の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２を有している。メモリセルアレイ群ＧＣＡ１は、２つのメモリセルアレイＣＡ０，ＣＡ１から構成されている。またメモリセルアレイ群ＧＣＡ２は、２つのメモリセルアレイＣＡ２，ＣＡ３から構成されている。そして２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２は、ビット線の延伸方向に順に配置されている。
【００５７】
また、ＶＰＬ発生回路１は、ワード線の延伸方向においてメモリセルアレイＣＡ０の両側に配置されたメモリセルＭＣから略同じ距離にある第１対称線と、２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２のうちで、ビット線の延伸方向において両側に配置されたメモリセルＭＣから略同じ距離にある第２対称線との交差点付近に配置されている。
【００５８】
或いはＶＰＬ発生回路１は、ワード線の延伸方向においてメモリセルアレイＣＡ０の両側に位置する２本のビット線から対称の位置にある第１対称線と、２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２に配設された複数のワード線のうち、ビット線の延伸方向において両側に位置する２本のワード線から対称の位置にある第２対称線との交差点付近に配置されている。
【００５９】
このように構成することで、ＶＰＬ発生回路１から一番遠いメモリセルＭＣまでの距離は、“（Length_ＷＬ／２）＋２・Length_ＢＬ”程度となる。これにより、図１６に示したＤＲＡＭに比べて、上記距離を“（Length_ＷＬ／２）＋２・Length_ＢＬ”程度短くすることができる。
【００６０】
したがって本実施形態によれば、プレート線の配線抵抗を低減させることができるため、書き込み時のプレート電位の変動を抑制することができる。これにより、メモリセルＭＣからビット線に伝達される信号量の減少を抑制できるため、正確なデータの読み出しが可能となる。
【００６１】
さらに本実施形態は、上記各実施形態の中で、プレート線の配線抵抗を最も低減させることができる。
【００６２】
（第４の実施形態）
図６は、本発明の第４の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２を有している。メモリセルアレイ群ＧＣＡ１は、４つのメモリセルアレイＣＡ０〜ＣＡ３から構成されている。またメモリセルアレイ群ＧＣＡ２は、４つのメモリセルアレイＣＡ４〜ＣＡ７から構成されている。そして２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２は、ビット線の延伸方向に隣接して配置されている。各メモリセルアレイの容量は、５１２ｋビットである。よって、図６に示したＤＲＡＭは、４Ｍビットのメモリを構成している。
【００６３】
また、ＶＰＬ発生回路１は、ワード線の延伸方向において各メモリセルアレイの両側に配置されたメモリセルＭＣから略同じ距離にある対称線上で、且つ２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２の間に配置されている。
【００６４】
このように構成することで、第１の実施形態と同様に、プレート線の配線抵抗を低減させることができ、第１の実施形態と比べて倍のメモリの記憶容量にできる。本実施例のように第１の実施例を応用すればさらに記憶容量を増やすことが可能である。
【００６５】
（第５の実施形態）
図７は、本発明の第５の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２を有している。メモリセルアレイ群ＧＣＡ１は、４つのメモリセルアレイＣＡ０〜ＣＡ３から構成されている。またメモリセルアレイ群ＧＣＡ２は、４つのメモリセルアレイＣＡ４〜ＣＡ７から構成されている。そして２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２は、ワード線の延伸方向に隣接して配置されている。
【００６６】
また、ＶＰＬ発生回路１は、４つのメモリセルアレイＣＡ０〜ＣＡ３のうちで、ビット線の延伸方向において両側に配置されたメモリセルＭＣから略同じ距離にある対称線上で、且つ２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２の間に配置されている。
【００６７】
このように構成することで、第２の実施形態と同様に、プレート線の配線抵抗を低減させることができ、第２の実施形態と比べて倍のメモリの記憶容量にできる。本実施例のように第２の実施例を応用すればさらに記憶容量を増やすことが可能である。
【００６８】
（第６の実施形態）
図８は、本発明の第６の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、４つのメモリセルアレイ群ＧＣＡ１〜ＧＣＡ４を有している。メモリセルアレイ群ＧＣＡ１は、２つのメモリセルアレイＣＡ０，ＣＡ１から構成されている。メモリセルアレイ群ＧＣＡ２は、２つのメモリセルアレイＣＡ２，ＣＡ３から構成されている。メモリセルアレイ群ＧＣＡ３は、２つのメモリセルアレイＣＡ４，ＣＡ５から構成されている。メモリセルアレイ群ＧＣＡ４は、２つのメモリセルアレイＣＡ６，ＣＡ７から構成されている。
【００６９】
また、ＤＲＡＭは、２つのＶＰＬ発生回路１，１０を有している。ＶＰＬ発生回路１０は、ＶＰＬ発生回路１と同じ構成である。
【００７０】
ＶＰＬ発生回路１は、ワード線の延伸方向において各メモリセルアレイＣＡ０〜ＣＡ３の両側に配置されたメモリセルＭＣから略同じ距離にある対称線上で、且つ２つのメモリセルアレイ群ＧＣＡ１，ＧＣＡ２の間に配置されている。
【００７１】
またＶＰＬ発生回路１０は、ワード線の延伸方向において各メモリセルアレイＣＡ４〜ＣＡ７の両側に配置されたメモリセルＭＣから略同じ距離にある対称線上で、且つ２つのメモリセルアレイ群ＧＣＡ３，ＧＣＡ４の間に配置されている。
【００７２】
このように構成することで、第３の実施形態と同様に、プレート線の配線抵抗を低減させることができ、第３の実施形態と比べて倍のメモリの記憶容量にできる。本実施例のように第３の実施例を応用すればさらに記憶容量を増やすことが可能である。
【００７３】
（第７の実施形態）
第７の実施形態は、ＤＲＡＭの配線構造の一例を示したものである。なお、本実施形態では、ＤＲＡＭの一例として上記第４の実施形態で説明したＤＲＡＭ（図６に示した）を用いて説明する。
【００７４】
図９は、本発明の第７の実施形態に係るＤＲＡＭの概略図である。ＤＲＡＭは、１２８個の入出力（Ｉ／Ｏ）数を有している。各メモリセルアレイは、例えば１０２４本のビット線ＢＬ（すなわち、５１２本のビット線対ＢＬ，／ＢＬ）と５１２本のワード線ＷＬとを有している。したがって、ＤＲＡＭは、１つのＩ／Ｏに対して８本のビット線対が対応するように構成されている。なお、Ｉ／Ｏ数は、データ線対の本数に対応している。
【００７５】
メモリセルアレイＣＡ０〜ＣＡ７には、ビット線の延伸方向に沿って複数のローカルプレート線ＬＰＬＬが配設されている。ＶＰＬ発生回路１が配置される領域（メモリセルアレイＣＡ３とＣＡ４との間）には、ワード線の延伸方向に沿ってグローバルプレート線ＧＰＬＬが配設されている。グローバルプレート線ＧＰＬＬは、複数のローカルプレート線ＬＰＬＬとＶＰＬ発生回路１とを夫々接続する。
【００７６】
図１０は、図９に示したメモリセルアレイＣＡ７におけるワード線の上に配設されたメタル配線を示す平面図である。なお、メモリセルアレイＣＡ０〜６についても、メモリセルアレイＣＡ７と同様である。ローカルプレート線ＬＰＬＬは、所定の間隔（１つのＩ／Ｏに対応する８本のビット線対が形成される間隔）を空けて配設されている。このように、各Ｉ／Ｏの境界にローカルプレート線ＬＰＬＬを配置することで、ワード線延伸方向のレイアウト幅を広げずにローカルプレート線ＬＰＬＬを配置することができる。
【００７７】
図１１は、図１０に示したメモリセルアレイＣＡ７のうちＩ／Ｏ０に対応する部分を示す平面図である。図１２は、図１１に示したＸII−ＸII線に沿った断面図である。なお、ビット線が形成される層より下の層については、図示を省略する。
【００７８】
第１メタル層には、ビット線が配設されている。第２メタル層には、ワード線が配設されている。第３メタル層には、データ線ＤＱと、ローカルプレート線ＬＰＬＬと、グランド線ＧＮＤとが配設されている。データ線対ＤＱ０，／ＤＱ０は、８本のビット線対ＢＬ０〜ＢＬ７，／ＢＬ０〜／ＢＬ７に対して１本設けられている。
【００７９】
このように構成されたＤＲＡＭは、ワード線延伸方向のレイアウト幅を広げずに、１２９本のローカルプレート線ＬＰＬＬを配設することができる。なお、１本のローカルプレート線ＬＰＬＬの幅は細い。しかし、１２９本のローカルプレート線ＬＰＬＬを使用することで、１本のローカルプレート線ＬＰＬＬを１２９倍した配線を使用したのと等価になる。これにより、ビット線の延伸方向に走るプレート線ＰＬＬ（すなわち、ローカルプレート線ＬＰＬＬ）の配線抵抗を下げることができる。
【００８０】
（第８の実施形態）
第８の実施形態は、上記第７の実施形態の他の構成例である。
【００８１】
図１３は、本発明の第８の実施形態に係るＤＲＡＭの概略図である。図１３に示したＤＲＡＭは、ＶＰＬ発生回路１に直に接続されたグローバルプレート線ＧＰＬＬに加えて、２つのメモリセルアレイの境界に夫々配設された複数のグローバルプレート線ＧＰＬＬを備えている。そして、各グローバルプレート線ＧＰＬＬは、１２９本のローカルプレート線ＬＰＬＬに接続されている。
【００８２】
図１４は、図１３に示したメモリセルアレイＣＡ７のうちＩ／Ｏ０に対応する部分を示す平面図である。図１５は、図１４に示したＸＶ−ＸＶ線に沿った断面図である。なお、ビット線が形成される層より下の層については、図示を省略する。
【００８３】
第１メタル層には、ビット線が配設されている。第２メタル層には、ワード線が配設されている。第３メタル層には、データ線ＤＱと、ローカルプレート線ＬＰＬＬと、グランド線ＧＮＤとが配設されている。
【００８４】
第４メタル層には、グローバルプレート線ＧＰＬＬが配設されている。グローバルプレート線ＧＰＬＬとローカルプレート線ＬＰＬＬとは、ビアプラグＶＩＡにより接続されている。
【００８５】
このように構成されたＤＲＡＭでは、ワード線の延伸方向のプレート線ＰＬＬの配線抵抗を下げることができる。また、複数のグローバルプレート線ＧＰＬＬを配設することができるため、ＶＰＬ発生回路１に直に接続されたグローバルプレート線ＧＰＬＬの配線幅を大きくすることなく、ワード線の延伸方向のプレート線ＰＬＬの配線抵抗を下げることができる。
【００８６】
また、グローバルプレート線ＧＰＬＬをメモリセルアレイ端に夫々配設しているため、ビット線の延伸方向のレイアウト幅を広げずにグローバルプレート線ＧＰＬＬを配設することができる。
【００８７】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係るＤＲＡＭの概略図。
【図２】図１に示したメモリセルアレイＣＡ０の主要部を示す回路図。
【図３】図１に示したＶＰＬ発生回路１の構成を示す回路図。
【図４】本発明の第２の実施形態に係るＤＲＡＭの概略図。
【図５】本発明の第３の実施形態に係るＤＲＡＭの概略図。
【図６】本発明の第４の実施形態に係るＤＲＡＭの概略図。
【図７】本発明の第５の実施形態に係るＤＲＡＭの概略図。
【図８】本発明の第６の実施形態に係るＤＲＡＭの概略図。
【図９】本発明の第７の実施形態に係るＤＲＡＭの概略図。
【図１０】図９に示したメモリセルアレイＣＡ７の平面図。
【図１１】図１０に示したメモリセルアレイＣＡ７のうちＩ／Ｏ０に対応する部分を示す平面図。
【図１２】図１１に示したＸII−ＸII線に沿った断面図。
【図１３】本発明の第８の実施形態に係るＤＲＡＭの概略図。
【図１４】図１３に示したメモリセルアレイＣＡ７のうちＩ／Ｏ０に対応する部分を示す平面図。
【図１５】図１４に示したＸＶ−ＸＶ線に沿った断面図。
【図１６】ＤＲＡＭの一実施例を示す概略図。
【図１７】図１６に示したメモリセルアレイＣＡ０の構成を示す概略図。
【図１８】メモリセルアレイＣＡ０の主要部を示す回路図。
【符号の説明】
【００８９】
ＭＣ…メモリセル、ＣＴ…メモリセルトランジスタ、ＣＣ…メモリセルキャパシタ、ＰＬＬ…プレート線、ＬＰＬＬ…ローカルプレート線、ＧＰＬＬ…グローバルプレート線、ＣＡ０〜ＣＡ７…メモリセルアレイ、ＧＣＡ１〜ＧＣＡ４…メモリセルアレイ群、Ｒｐｌ…配線抵抗、Ｒ１〜Ｒ３…抵抗、ＯＰ１，ＯＰ２…演算増幅回路、ＱＮ１〜ＱＮ１１…Ｎ型ＭＯＳトランジスタ、ＱＰ１〜ＱＰ４…Ｐ型ＭＯＳトランジスタ、１，１０…ＶＰＬ発生回路、１ａ…出力回路、２…イコライズ回路、３…セルアレイ選択回路、４…センスアンプ回路、５…カラムゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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