(57)【要約】【課題】  本発明は、並列冗長方式に基づいて他の電源装置と共に負荷に電力を供給する電源装置と、並列冗長方式に基づく電力の供給路がプリント回路として形成された回路基板と、その回路基板を介して負荷である単一または複数のパッケージに対する電力の供給路が形成されたシェルフまたは架とに関し、電力効率が高められ、かつ総合的な信頼性や性能の向上が図られことを目的とする。【解決手段】  直流電力を出力する電力源と、電力源の出力から負荷に至る直流電力の供給路に挿入されたＭＯＳ−ＦＥＴとを備え、電力源は、負荷に流れる電流に応じたＭＯＳ−ＦＥＴの電圧降下に基づいて直流電力を増減し、かつ電力源の始動が完了したとき、あるいは完了したと推定したときにＭＯＳ−ＦＥＴを遮断領域から飽和領域に移行させることによって構成される。【選択図】    図１
2006033922.tif 000002
【特許請求の範囲】
【請求項１】
直流電力を出力する電力源と、
前記電力源の出力から負荷に至る前記直流電力の供給路に挿入されたＭＯＳ−ＦＥＴとを備え、
前記電力源は、
前記負荷に流れる電流に応じた前記ＭＯＳ−ＦＥＴの電圧降下に基づいて前記直流電力を増減し、かつ前記電力源の始動が完了したとき、あるいは前記始動が完了したと見なし得るときに、前記ＭＯＳ−ＦＥＴの遮断領域から飽和領域への移行を図る
ことを特徴とする電源装置。
【請求項２】
請求項１に記載の電源装置において、
前記ＭＯＳ−ＦＥＴに付加され、ＯＲリングダイオードとして機能するダイオードを備えた
ことを特徴とする電源装置。
【請求項３】
複数のＭＯＳ−ＦＥＴが個別に有するソース端子、ドレイン端子およびゲート端子と、前記複数のＭＯＳ−ＦＥＴに個別に対応する複数の電源装置との結線と、前記複数のＭＯＳ−ＦＥＴのソース端子またはドレイン端子を負荷に並列に接続する結線との区間の全てまたは一部がプリント回路として形成された回路基板。
【請求項４】
複数のＭＯＳ−ＦＥＴが個別に有するソース端子、ドレイン端子およびゲート端子と、前記複数のＭＯＳ−ＦＥＴに個別に対応する複数の電源装置との結線と、前記複数のＭＯＳ−ＦＥＴのソース端子またはドレイン端子を負荷に並列に接続する結線との区間の全てまたは一部がプリント回路として形成された回路基板がバックボードとして備えられ、かつ前記負荷に該当するパッケージと、前記複数の電源装置との双方または何れか一方が実装されるシェルフ。
【請求項５】
複数のＭＯＳ−ＦＥＴが個別に有するソース端子、ドレイン端子およびゲート端子と、前記複数のＭＯＳ−ＦＥＴに個別に対応する複数の電源装置との結線と、前記複数のＭＯＳ−ＦＥＴのソース端子またはドレイン端子を負荷に並列に接続する結線との区間の全てまたは一部がプリント回路として形成された回路基板がバックボードとして備えられ、かつ前記負荷に該当するパッケージまたはシェルフと、前記複数の電源装置との双方または何れか一方が実装される架。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列冗長方式に基づいて他の電源装置と共に負荷に電力を供給する電源装置と、複数の電源装置と負荷との間における並列冗長方式に基づく電力の供給路がプリント回路として形成された回路基板と、その回路基板を介して負荷である単一または複数のパッケージに対する電力の供給路が形成されたシェルフまたは架とに関する。
【背景技術】
【０００２】
近年、サーバのように高い信頼性が要求され、かつ連続運転が行われる多くの装置には、複数の電源装置が備えられ、これらの電源装置によって並行して電力が供給されている。
図４は、並列冗長方式が適用された電源系統の構成例を示す図である。
図において、複数ｎ（ここでは、「２」であると仮定する。）の電源ユニット３１-1〜３１-nの入力には共通の交流電力が供給され、これらの電源ユニット３１-1〜３１-nの出力は負荷（ここでは、単一または複数のパッケージであると仮定する。）３２に並列に接続される。
【０００３】
また、電源ユニット３１-1は、下記の要素から構成される。
・  初段に配置された単相ブリッジ４１-1
・  単相ブリッジ４１-1の出力に縦続接続され、かつ陽極出力端子が既述の負荷３２の一方の端子に接続された二石フォワードコンバータ４２-1
・  負荷３２の他方の端子と二石フォワードコンバータ４２-1の陰極出力端子との間に縦続接続されたＯＲリングＦＥＴ４３-1（ＭＯＳ−ＦＥＴ４３Ｆ-1と、このＭＯＳ−ＦＥＴ４３Ｆ-1のソースとドレインとにそれぞれアノードとカソードとが接続されたダイオード４３Ｄ-1とから構成される。）および抵抗器４４-1
・  二石フォワードコンバータ４２-1の陽極出力端子に非反転入力が接続され、かつ出力が「その二石フォワードコンバータ４２-1に備えられた駆動回路４２Ｃ-1の入力」に接続された定電圧制御回路４５-1
・  定電圧制御回路４５の非反転入力と共に、二石フォワードコンバータ４２-1の陽極出力端子に入力が接続され、かつ出力がＯＲリングＦＥＴ４３-1の制御端子（ＭＯＳ−ＦＥＴ４３Ｆ-1のゲート端子）に接続された遅延回路４６-1
・  定電圧制御回路４５-1の反転入力に陽極端子が接続され、かつ陰極端子が二石フォワードコンバータ４２-1の陰極出力端子に接続された基準電圧源４７-1
・  抵抗器４４-1に並列に接続されたコンデンサ４８-1および抵抗器４９-1
なお、電源ユニット３１-2〜３１-nの構成については、上述した電源ユニット３１-1の構成と同じであるので、ここでは、詳細な説明および図示を省略する。
【０００４】
このような電源系統の基本的な動作は、下記の通りである。
以下、電源ユニット３１-1〜３１-nの全てに共通である事項については、添え文字「１」〜「ｎ」の何れにも該当し得ることを意味する添え文字「ｃ」を符号に付加して記述する。
電源ユニット３１-cに備えられた遅延回路４６-cは、始動時には、ＯＲリングＦＥＴ４３-cを構成するＭＯＳ−ＦＥＴ４３Ｆ-1を遮断領域に設定する（図５(1))。
【０００５】
また、単相ブリッジ４１-cは、入力された交流電力を全波整流することによってその交流電力を直流電力に変換する。二石フォワードコンバータ４２-cは、既述の駆動回路４２Ｃ-cによって出力されるパルスに応じてこの直流電力をスイッチングすることによって交流電力を生成し、さらに、その交流電力の整流および平滑を行うことによって直流電力を生成する。さらに、二席フォワードコンバータ４２-cは、ＯＲリングＦＥＴ４３-cを構成するダイオード４３Ｄ-cと、抵抗器４４-cとを介して負荷３２にこの直流電力を供給する（図５(2))。
【０００６】
抵抗器４４-1の両端には、その直流電力に応じて負荷３２に流れる電流（以下、「負荷電流」という。）いう。）によって電圧降下ｖが発生する。なお、このような負荷電流は、「電源ユニット３１-cと、負荷３２に並行して直流電力を供給し得る他の電源ユニットとの間における暗電流の発生を抑圧するダイオード４３Ｄ-c」と抵抗器４４-cとを介して流れる。
【０００７】
定電圧制御回路４５-cの反転入力には、基準電圧源４７-cの起電力Ｖｒｅｆと上述した電圧降下ｖとの差に等しい電圧Δが与えられる。定電圧制御回路４５-cは、駆動回路４２Ｃ-cと連係することによって、二石フォワードコンバータ４２-cの陽極出力端子の電位に対するその電圧Δの相対値が所望の目標値ｖ０となるように、「その二石フォワードコンバータ４２-cの一次側に備えられたスイッチング素子の電流流通角」を設定し、かつ維持する。なお、抵抗器４９-cの抵抗値は、抵抗器４４-cの抵抗値より十分に大きく、かつコンデンサ４８-cの静電容量は、上述した電圧Δに応じて二石フォワードコンバータ４２-cの出力端子の電位が変更されるために所要する時間が好適となる値に設定される。
【０００８】
一方、遅延回路４６-1は、二石フォワードコンバータ４２-cの陽極出力端子の電位（負荷３２に印加される電圧）を監視することによって、その電位が規定の下限値を上回った時点（図５(3))から所定の時間ｔ１（ここでは、電源ユニット３１-cが始動後にほぼ定常状態となるために所要する時間として予め設定されると仮定する。）が経過すると、ＭＯＳ−ＦＥＴ４３Ｆ-cを遮断領域から飽和領域に移行させる（図５(4))。
【０００９】
したがって、ＯＲリングＦＥＴ４３-cでは、ダイオード４３Ｄ-cは、ＭＯＳ−ＦＥＴ４３Ｆ-cのソースおよびドレインを介して短絡される。
また、飽和領域におけるＭＯＳ−ＦＥＴ４３Ｆ-1のソースおよびドレイン間のオン抵抗による降下電圧値は、一般に、ダイオード４３Ｄ-cの順方向の降下電圧値より大幅に小さな値となる。
【００１０】
したがって、二石フォワードコンバータ４２-cの陽極出力端子の電位は上昇し（図５(5))、さらに、上述した負荷電流が流れる経路の降下電圧値が減少するために、その負荷電流が増加し、かつ抵抗器４４-1で発生する電圧降下ｖも増加する。
しかし、二石フォワードコンバータ４２-cの陽極出力端子の電位は、定電圧制御回路４５-cと駆動回路４２Ｃ-cとの連係の下でこのような電圧降下ｖの増加分が補償されるように既述の電流流通角の減少が図られるために、上昇前の値に復旧する（図５(6))。
【００１１】
また、電源ユニット３１-cと異なる電源ユニット３１-c′は、電源ユニット３１-cにおいて行われる既述の手順と同様にして始動する（図５(7))。
このような始動の過程では、負荷３２に対する直流電力の供給が電源ユニット３１-c′によって開始されると、電源ユニット３１-cでは、その電源ユニット３１-c′との負荷分散の下で抵抗器４４-cで生じる電圧降下ｖが減少する。
【００１２】
しかし、電源ユニット３１-cでは、定電圧制御回路４５-cは、基準電圧源４７-cの起電力Ｖｒｅｆとこのような電圧降下ｖとの差に等しい電圧Δが所望の目標値ｖ０となるように、「その二石フォワードコンバータ４２-cの一次側に備えられたスイッチング素子の電流流通角」を駆動回路４２Ｃ-cを介して維持することによって、図６に示すように、他の電源ユニット３１-c′によって負荷３２に供給される電力が大きい場合には、二石フォワードコンバータ４２-cの陽極出力端子の電位が低く推移するように、反対にその電力が少ない場合には、この陽極出力端子の電位を高く推移するように設定することによって、電源ユニット３１-c′との負荷分散の比率（負荷率）を適切な値に維持する（図５(8))。
【００１３】
また、このような電流流通角の増減は、電源ユニット３１-c′でも自立的に並行して行われる。
したがって、負荷３２には、並行して作動する電源ユニットの台数が増減しても、これらの電源ユニットによってほぼ同じ比率による負荷分散の下で所望の直流電流が安定に供給される。
【００１４】
なお、本発明に関連した先行技術としては、例えば、後述する特許文献１に掲載されるように、「ＤＣ−ＤＣコンバータ２、３が並列接続された接続点に挿入され電流検出する抵抗器１１、１２と、これらの抵抗器１１、１２の両端内の差電圧を入力し増幅する差電圧増幅器１３と、差電圧増幅器１３の出力電圧をレベルシフトＤＣ−ＤＣコンバータ２のＶｒｅｆに印加するレベルシフト回路１４と、差電圧増幅器１３の出力電圧を入力し入力電圧の正負方向を識別し制御方向を表すランプと、制御限界でアラームを発生する表示部１５とで構成されることによって、抵抗器１１、１２の検出電圧Ｖ１、Ｖ２の差電圧によりＶｒｅｆを可変して電流バランスをとる点に特徴がある並列運転電源装置の電流バランス回路」がある。
【特許文献１】特開平１１−１８４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、上述した従来例では、ＯＲリングＦＥＴ４３-cに備えられたダイオード４３Ｄ-cの順方向の抵抗値が数ミリオームと小さな値であっても、負荷電流が大きいほどそのダイオード４３Ｄ-cで消費される電力は増加する。
したがって、従来例では、電力効率が低下してランニングコストが増加し、しかも、ダイオード４３Ｄ-cによって無用に消費された電力によって発生した熱の放熱のために、小型化や高密度実装が妨げられ、かつ熱設計にかかわる多くの制約が生じていた。
【００１６】
本発明は、構成を大幅に変更することなく、電力効率が高められ、かつ総合的な信頼性や性能の向上が図られる電源装置、回路基板、シェルフおよび架を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１に記載の発明にかかわる電源装置では、電力源は直流電力を出力し、その直流電力は、始動直後には、ＭＯＳ−ＦＥＴが有する寄生ダイオードを介して負荷に供給される。このような状態では、その寄生ダイオードによって他の電源装置との間における暗電流の発生が防止される。また、電力源は、その電力源の始動が完了し、あるいは完了したと見なし得るときに、ＭＯＳ−ＦＥＴの遮断領域から飽和領域への移行を図る。さらに、電力源は、上述した始動が完了する前と後の何れにおいても、負荷に流れる電流に応じたＭＯＳ−ＦＥＴの電圧降下に基づいて直流電力を増減することによって、上記の他の電源装置との間における負荷分散の比率を増減する。
【００１８】
すなわち、本発明にかかわる電源装置では、始動が完了した後には、上述した寄生ダイオードの順方向の降下電圧値より一般に降下電圧値が小さく、かつＭＯＳ−ＦＥＴのソース（ドレイン）端子からドレイン（ソース）端子に至る経路を介して、その電源装置と負荷との間における電流が流れる。
したがって、このようなＭＯＳ−ＦＥＴに直列に抵抗器が付加されて構成される従来例に比べて、基本的な構成が大幅に変更されることなく、部品点数が減少してコストと信頼性とが高められ、かつその抵抗器による無用な電力の損失が回避されると共に、負荷に対する直流電力の供給に供される供給路の抵抗値および時定数が減少することによって始動に要する時間が短縮される。さらに、上述したＭＯＳ−ＦＥＴが飽和状態に移行した後には、負荷が過度に重くなっても、そのＭＯＳ−ＦＥＴの電圧降下は、既述の寄生ダイオードによってクランプされるために、過大とならない。
【００１９】
請求項２に記載の発明にかかわる電源装置では、請求項１に記載の電源装置において、
ダイオードは、上述したＭＯＳ−ＦＥＴに付加され、ＯＲリングダイオードとして機能する。
すなわち、本発明にかかわる電源装置では、始動が完了した後には、上述したダイオードの順方向の降下電圧値より一般に降下電圧値が小さく、かつＭＯＳ−ＦＥＴのソース（ドレイン）端子からドレイン（ソース）端子に至る経路を介して、その電源装置と負荷との間における電流が流れる。
【００２０】
したがって、上述したＭＯＳ−ＦＥＴに直列に抵抗器が付加されて構成される従来例に比べて、基本的な構成が大幅に変更されることなく、部品点数が減少してコストと信頼性とが高められ、かつその抵抗器による無用な電力の損失が回避されると共に、負荷に対する直流電力の供給に供される供給路の抵抗値および時定数が減少することによって始動に要する時間が短縮される。さらに、上述したＭＯＳ−ＦＥＴが飽和状態に移行した後には、負荷が過度に重くなっても、そのＭＯＳ−ＦＥＴの電圧降下は、既述のダイオードによってクランプされるために、過大とならない。
【００２１】
請求項３に記載の発明にかかわる回路基板には、複数のＭＯＳ−ＦＥＴが個別に有するソース端子、ドレイン端子およびゲート端子と、複数のＭＯＳ−ＦＥＴに個別に対応する複数の電源装置との結線に併せて、複数のＭＯＳ−ＦＥＴのソース端子またはドレイン端子を負荷に並列に接続する結線との区間の全てまたは一部がプリント回路として形成される。
【００２２】
すなわち、出力端に上述したＭＯＳ−ＦＥＴが備えられない複数の電源装置が有効に組み合わせられることによって、負荷に対する電力の供給がこれらの電源装置によって並行して行われる。
したがって、構成の標準化やコストにかかわる制約の下で、並列冗長方式に基づく負荷分散が達成される。
【００２３】
請求項４に記載の発明にかかわるシェルフでは、請求項３に記載された回路基板がバックボードとして備えられ、かつ負荷に該当するパッケージと、複数の電源装置との双方または何れか一方が実装される。
すなわち、上述したパッケージや複数の電源装置の多様な配置に対する柔軟な適応が可能であるにもかかわらず、個々のパッケージに対する電力の供給が並列冗長方式により達成される。
【００２４】
したがって、実装や熱設計にかかわる制約に阻まれることなく、高い信頼性が確保される。
請求項５に記載の発明にかかわる架では、請求項３に記載された回路基板がバックボードとして備えられ、かつ負荷に該当するパッケージまたはシェルフと、複数の電源装置との双方または何れか一方が実装される。
【００２５】
すなわち、上述したパッケージまたはシェルフだけではなく、複数の電源の多様な配置に対する柔軟な適応が可能であるにもかかわらず、これらのパッケージやシェルフに対する電力の供給が並列冗長方式により達成される。
したがって、実装や熱設計にかかわる制約に阻まれることなく、高い信頼性が確保される。
【発明の効果】
【００２６】
上述したように請求項１、２に記載の発明では、従来例に比べて、基本的な構成が大幅に変更されることなく、部品点数が減少し、かつ無用な電力の損失が回避されると共に、負荷に対する直流電力の供給に供される供給路の抵抗値および時定数が減少することによって始動に要する時間が短縮される。さらに、ＭＯＳ−ＦＥＴが飽和状態に移行した後には、負荷が過度に重くなっても、そのＭＯＳ−ＦＥＴの電圧降下は、既述の寄生ダイオードによってクランプされるために、過大とならない。
【００２７】
また、請求項３に記載の発明では、構成の標準化やコストにかかわる制約の下で、並列冗長方式に基づく負荷分散が達成される。
さらに、請求項４、５に記載の発明では、実装や熱設計にかかわる制約に阻まれることなく、高い信頼性が確保される。
したがって、これらの発明が適用されたシステムや電子機器では、実装、小型化および熱設計にかかわる制約が安価に緩和され、かつ総合的な信頼性が高められる。
【発明を実施するための最良の形態】
【００２８】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
［第一の実施形態］
図１は、本発明の第一の実施形態を示す図である。
本実施形態は、入力に共通の交流電力が供給される複数ｎの電源ユニット１０-1〜１０-nが備えられ、これらの電源ユニット１０-1〜１０-nの出力が負荷（ここでは、単一または複数のパッケージであると仮定する。）３２に並列に接続されることによって構成される。
【００２９】
電源ユニット１０-1の構成は、図４に示す電源ユニット３１-1の構成と下記の点で異なる。
・  抵抗器４４-1が備えられず、かつＯＲリングＦＥＴ４３-1がその抵抗器４４-1を介することなく二石フォワードコンバータ４２-1の陰極出力端子に接続される。
・  基準電圧源４７-1の陰極端子と、コンデンサ４８-1および抵抗器４９-1の一方の端子が上述したＯＲリングＦＥＴ４３-1と共に二石フォワードコンバータ４２-1の陰極出力端子に接続される。
・  これらのコンデンサ４８-1および抵抗器４９-1の他方の端子が電源ユニット１０-1の陰極出力端子（ＭＯＳ−ＦＥＴ４３Ｆ-1のソースおよびダイオード４３Ｄ-1のアノード）に接続される。
【００３０】
なお、電源ユニット１０-2〜１０-nの構成については、上述した電源ユニット１０-1の構成と同じであるので、ここでは、詳細な説明および図示を省略する。
以下、図１を参照して本発明の第一の実施形態の動作を説明する。
電源ユニット１０-1〜１０-nの全てに共通である事項については、添え文字「１」〜「ｎ」の何れにも該当し得ることを意味する添え文字「ｃ」を符号に付加して記述する。
【００３１】
電源ユニット１０-cでは、既述の電圧降下ｖは、図４に示す抵抗器４４-cではなく、その抵抗器４４-cにより抵抗値が小さいダイオード４３Ｄ-cの順方向の抵抗値と負荷電流との積として得られる。したがって、定電圧制御回路４５-cに与えられる「基準電圧源４７-cの起電力Ｖｒｅｆと上述した電圧降下ｖとの差に等しい電圧Δ」は、従来例に比べて小さな値となる。
【００３２】
また、電源ユニット１０-cの出力抵抗（負荷３２に対する直流電力の供給路の抵抗）の値は、上記の抵抗器４４-cが介在しないために、従来例より小さな値となる。
しかし、定電圧制御回路４５-cおよび駆動回路４２-cは、上述した電圧Δが従来例に比べて小さくても、その電圧Δが電源ユニット１０-cによって負荷３２に供給される電流の値に比例するので、従来例と同様に二石フォワードコンバータ４２-cに備えられたスイッチング素子の電流流通角をこの電圧Δに応じて増減することによって、負荷に供給される直流電力の比率を適正に設定し、かつ維持することができる。
【００３３】
また、本実施形態では、上述したように電源ユニット１０-cの出力抵抗が小さな値となるために、負荷３２に対する直流電力の供給が下記の点で従来例より有利に実現される。
・  抵抗器４４-cが備えられないことによって部品点数が削減され、かつコストおよび信頼性が高められる。
・  その抵抗器４４-cによる無用な電力の消費（損失）が回避される。
・  並行して作動する複数の電源ユニット１０-1〜１０-nの出力抵抗がそれぞれ減少することによって負荷３２に対する直流電力の供給路の時定数が減少し、これらの電源ユニットの間における負荷分散の比率にかかわる変動の吸収と定常値への収束との高速化が図られる。
・  ＭＯＳ−ＦＥＴ４３Ｆ-cが飽和領域に設定されている状態で負荷電流が過大となっても、そのＭＯＳ−ＦＥＴ４３Ｆ-cで生じる電圧降下ｖは、ダイオード４３Ｄ-cによってクランプされるために、過大とならず、ＭＯＳ−ＦＥＴ４３Ｆ-cの絶対定格が無用に大きく設定されることが回避される。
・  並行して作動する他の電源ユニットとの間における負荷分散の比率が著しく偏った状態が速やかに是正されるために、電源ユニット１０-cによって出力可能な電流の最大値が小さな値に制限され、かつ負荷３２との接続に供されるコネクタの接触抵抗やピン数の削減に併せて、適用される線材の選択にかかわる制約の緩和が図られる。
【００３４】
したがって、本実施形態によれば、基本的な構成が大幅に変更されることなく、並列冗長方式に基づく直流電力の供給が達成され、かつ総合的な性能および信頼性が高められると共に、高い信頼性や高速の始動が要求される機器やシステムが安価に実現される。
［第二の実施形態］
図２は、本発明の第二の実施形態を示す図である。
【００３５】
本実施形態は、入力に共通の交流電力が供給される複数ｎの電源ユニット２０-1〜２０-nが備えられ、これらの電源ユニット２０-1〜２０-nの出力が後述するマザーボード２１を介して負荷３２に接続されることによって構成される。
電源ユニット２０-1の構成は、下記の点で図１に示す電源ユニット１０-1の構成と異なる。
(1) ＯＲリングＦＥＴ４３-1が備えられない。
(2) 下記の端子および出力がコネクタ（または端子版）を介して外部（マザーボード２１）に引き出し可能に構成される。
・  二石フォワードコンバータ４２-1の陽極出力端子および陰極出力端子
・  図１において、電源ユニット１０-1の陰極出力端子（ダイオード４３Ｄ-1のアノードおよびＭＯＳ−ＦＥＴ４３Ｆ-1のソース）に接続される抵抗器４９-1およびコンデンサ４８の一方の端子
・  遅延回路４６-1の出力
なお、電源ユニット２０-2〜２０-nの構成については、上述した電源ユニット２０-1の構成と同じであるので、ここでは、詳細な説明および図示を省略する。
【００３６】
マザーボード２１には、既述のＯＲリングＦＥＴ４３-1〜４３-nが備えられ、これらのＯＲリングＦＥＴ４３-1〜４３-nを介して電源ユニット２０-1〜２０-nと負荷３２との間に、図１に示す回路と同じ電力の供給路がプリント回路として予め形成される。
以下、図２を参照して本実施形態の動作を説明する。
電源ユニット２０-cは、マザーボード２１に備えられたＯＲリングＦＥＴ４３-cとの組み合わせによって、図１に示す電源ユニット１０-cと同様に機能し、その電源ユニット２０-c以外の電源ユニットと並行して負荷３２に直流電力を供給すると共に、この負荷３２に供給される直流電力を所定の比率で分担する。
【００３７】
すなわち、本実施形態によれば、構成の標準化やコストにかかわる制約の下で「ＯＲリングＦＥＴを備えた電源ユニット」の適用が困難である場合であっても、このような電源ユニットに該当する複数の電源ユニット２０-1〜２０-nにマザーボード２１が組み合わせられることによって、負荷３２に対する直流電力の供給が並列冗長方式に基づいて実現される。
【００３８】
また、本実施形態によれば、ＯＲリングＦＥＴ４３-1〜４３-nの構成、特性、動作環境等に応じて、コネクタ（あるいは端子盤）を介するこれらのＯＲリングＦＥＴ４３-1〜４３-nの実装や差し替えが可能にマザーボード２１が構成されることによって、電源ユニット２０-1〜２０-nと負荷３２との組み合わせに対する柔軟な適応が可能となる。
なお、本実施形態では、マザーボード２１には、電源ユニット２０-1〜２０-nが実装される架の背面に取り付けられ、これらの電源ユニット２０-1〜２０-nと負荷３２との間にＯＲリングＦＥＴ４３-1〜４３-nを介する電力の供給路がプリント回路として形成されている。
【００３９】
しかし、マザーボード２１は、このような架に限定されず、電源ユニット２０-1〜２０-nの全てまたは一部が実装されるシェルフの背面と、これらの電源ユニット２０-1〜２０-nが実装される電子機器の筐体の内部との何れに取り付けられてもよい。
また、本実施形態では、マザーボード２１には、二石フォワードコンバータ２０-1〜２０-nの陽極出力端子が負荷３２に並列に接続される回路もプリント回路として形成されている。
【００４０】
しかし、これらの二石フォワードコンバータ２０-1〜２０-nの陽極出力端子は、マザーボード２１を介することなく、負荷３２の対応する一方の端子に並列に接続されてもよい。
さらに、上述した各実施形態では、ＯＲリングＦＥＴ４３-cが二石フォワードコンバータ４２-cの陰極出力端子と負荷３２との間に配置されている。
【００４１】
しかし、このようなＯＲリングＦＥＴは、図３に示すように、二石フォワードコンバータ４２-cの陽極出力端子と負荷３２との間に配置されてもよい。
また、上述した各実施形態では、交流電力を直流電力に変換する複数の電源ユニット１０-1〜１０-n（２０-1〜２０-n）が並列冗長方式に基づいて負荷３２に直流電力を供給する電源系統に、本発明が適用されている。
【００４２】
しかし、これらの電源ユニット１０-1〜１０-n（２０-1〜２０-n）は、例えば、入力される直流電力の電圧変換を行う電源装置であってもよい。
さらに、このような電源ユニット１０-1〜１０-n（２０-1〜２０-n）において整流、スイッチング、電圧変換、平滑等を行う回路の方式は、如何なるものであってもよい。
また、上述した各実施形態では、ＯＲリングＦＥＴ４３-cがＭＯＳ−ＦＥＴ４３Ｆ-cとダイオード４３Ｄ-cとの組み合わせとして構成されている。
【００４３】
しかし、このようなＯＲリングＦＥＴ４３-cは、上記のダイオード４３Ｄ-cに該当する寄生ダイオードを有するＭＯＳ−ＦＥＴで代替されてもよい。
さらに、ＯＲリングＦＥＴ４３-cを構成するＭＯＳ−ＦＥＴ４３Ｆ-cは、所望の耐圧、最大損失その他の特性の実現を目的として複数のＭＯＳ−ＦＥＴが並列接続と直列接続との双方または何れか一方により組み合わせられることによって構成されてもよい。
【００４４】
また、ＯＲリングＦＥＴ４３-cを構成するダイオード４３Ｄ-cについては、所望の耐圧、最大損失その他の特性の実現を目的として複数のダイオードが並列接続と直列接続との双方または何れか一方により組み合わせられることによって構成されてもよい。
さらに、ＭＯＳ−ＦＥＴ４３Ｆ-cは、そのＭＯＳ−ＦＥＴ４３Ｆ-cのドレインとソースとに該当する２つの端子の間に印加される電圧が変化してもこれらの端子の間における抵抗値が一定と見なされる定抵抗特性を有する素子であれば、どのような素子で代替されてもよい。
【００４５】
また、上述した各実施形態では、ＭＯＳ−ＦＥＴ４３Ｆ-cは、二石フォワードコンバータ４２-cの陽極出力端子の電位が規定の下限値を上回った時点（図５(3))から所定の時間ｔ１が経過した時点で、遅延回路４６-1によって遮断領域から飽和領域への移行が図られている。
しかし、このような飽和領域への移行が図られる契機は、例えば、下記の何れの時点に設定されてもよい。
・  二石フォワードコンバータ４２-cが実体的に定常状態に移行したことが検出された時点
・  二石フォワードコンバータ４２-cが始動した時点から計時が開始され、その二石フォワードコンバータ４２-cが定常状態に移行する（始動を完了する）ために要する時間が経過した時点
・  二石フォワードコンバータ４２-cが単に定常状態に移行した時点、あるいは定常状態に移行したと見なされる時点以降に、その二石フォワードコンバータ４２-cの出力端子の電圧が規定の下限値を上回った時点
ただし、ＭＯＳ−ＦＥＴ４３Ｆ-cは、これらの時点以降であっても、例えば、そのダイオード４３Ｄ-cによって消費される電力が許容される程度に負荷電流が少ない状態では、遮断領域に復旧してもよい。
【００４６】
さらに、上述した本発明は、上述した実施形態に限定されるものではなく、本発明の範囲において多様な実施形態が可能であり、構成装置の一部もしくは全てにどのような改良が施されてもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の第一の実施形態を示す図である。
【図２】本発明の第二の実施形態を示す図である。
【図３】本発明の第一および第二の実施形態の他の構成を示す図である。
【図４】並列冗長方式が適用された電源系統の構成例を示す図である。
【図５】従来例の動作タイムチャートである。
【図６】各電源ユニットによって負荷に印加される電圧と負荷率との対応関係の一例を示す図である。
【符号の説明】
【００４８】
１０，２０，３１  電源ユニット
２１  マザーボード
３２  負荷
４１  単相ブリッジ
４２  二石フォワードコンバータ
４２Ｃ  駆動回路
４３  ＯＲリングＦＥＴ
４３Ｄ  ダイオード
４３Ｆ  ＭＯＳ−ＦＥＴ
４４，４９  抵抗器
４５  定電圧制御回路
４６  遅延回路
４７  基準電圧源
４８  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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