(57)【要約】【課題】  本発明の目的は、高速信号伝送システムにおいても信号波形の劣化が少ない積層メモリを提供することにある。【解決手段】  積層型半導体装置（１０）は、複数の半導体チップ（１４）と少なくとも１つの基板（１２／１３）とを具備する。積層型半導体装置（１０）は、前記基板（１２／１３）上に抵抗器（２７／５０）を備える。前記半導体チップ（１４）に接続される配線のうち少なくとも１本の配線は、前記抵抗器（２７）を介して前記積層型半導体装置（１０）の外部と接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に設けられ、信号を出力する回路と、
前記配線基板上に設けられ、前記信号にスタブレスに接続された複数の積層半導体装置と
を具備し、
前記複数の積層半導体装置の各々は、積層された複数の半導体チップを具備し、
前記複数の積層半導体装置のうち前記信号が最初に供給されるものとしての先頭積層半導体装置の前記複数の半導体チップのうち前記配線基板から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路が設けられている
半導体装置モジュール。
【請求項２】
配線基板と、
前記配線基板上に設けられ、前記配線基板の外部から供給される信号にスタブレスに接続された複数の積層半導体装置と
を具備し、
前記複数の積層半導体装置の各々は、積層された複数の半導体チップを具備し、
前記複数の積層半導体装置のうち前記信号が最初に供給されるものとしての先頭積層半導体装置の前記複数の半導体チップのうち前記配線基板から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路が設けられている
半導体装置モジュール。
【請求項３】
請求項１又は２に記載の半導体装置モジュールにおいて、
前記複数の積層半導体装置の各々は、積層半導体メモリであり、
前記複数の半導体チップはメモリチップである
半導体装置モジュール。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置モジュールにおいて、
前記ダンピングインピーダンス回路は抵抗回路である
半導体装置モジュール。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置モジュールにおいて、
前記ダンピングインピーダンス回路はキャパシタ回路である
半導体装置モジュール。
【請求項６】
請求項４に記載の半導体装置モジュールにおいて、
前記抵抗回路は、前記配線基板上に設けられている
半導体装置モジュール。
【請求項７】
請求項４に記載の半導体装置モジュールにおいて、
前記抵抗回路は、前記先頭積層半導体装置内に設けられている
半導体装置モジュール。
【請求項８】
請求項４に記載の半導体装置モジュールにおいて、
前記抵抗回路は、前記先頭積層半導体装置の前記最上位半導体チップ内に設けられている
半導体装置モジュール。
【請求項９】
請求項７又は８に記載の半導体装置モジュールにおいて、
前記抵抗回路は、高電位側電源と低電位側電源との間に直列に接続された第１抵抗と第２抵抗とを備え、
前記第１抵抗と前記第２抵抗の接続ノードに前記信号の前記伝送経路が接続されている
半導体装置モジュール。
【請求項１０】
請求項７又は８に記載の半導体装置モジュールにおいて、
前記抵抗回路は、
高電位側電源に接続された第１と第２のスイッチと、
低電位側電源に接続された第３と第４のスイッチと、
前記第１と第３のスイッチの間に直列に接続された第１抵抗と第２抵抗と、
前記第２と第４のスイッチの間に直列に接続された第３抵抗と第４抵抗と
を具備し、
前記第１抵抗と前記第２抵抗の接続ノードと前記第３抵抗と前記第４抵抗の接続ノードとに前記信号の前記伝送経路が接続されており、
第１制御信号に応答して前記第１と第３のスイッチはオンし、第２制御信号に応答して前記第２と第４のスイッチはオンする
半導体装置モジュール。
【請求項１１】
請求項５に記載の半導体装置モジュールにおいて、
前記ダンピングインピーダンス回路は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタを具備する
半導体装置モジュール。
【請求項１２】
請求項１１に記載の半導体装置モジュールにおいて、
前記キャパシタは、前記先頭積層半導体装置の前記最上位半導体チップ内に設けられている
半導体装置モジュール。
【請求項１３】
配線基板と、
前記配線基板上に積層される複数の半導体チップと、
前記複数の半導体チップのうち最上位に配置された最上位半導体チップで使用される信号の伝送経路に設けられたダンピングインピーダンス回路と、
前記配線基板の下面に設けられた複数のボール状接続端子と
を備え、
前記信号は、前記複数のボール状接続端子のうちの１つとしての特定ボール状接続端子を介して前記複数の半導体チップの各々に接続される
積層型半導体装置。
【請求項１４】
請求項１３に記載の積層型半導体装置において、
前記ダンピングインピーダンス回路は、抵抗回路である
積層型半導体装置。
【請求項１５】
請求項１３に記載の積層型半導体装置において、
前記ダンピングインピーダンス回路は、キャパシタ回路である
積層型半導体装置。
【請求項１６】
請求項１４に記載の積層型半導体装置において、
前記複数の半導体チップのうち最下位に配置される最下位半導体チップは、前記配線基板に実装され、
前記信号は、前記最下位半導体チップ以外の前記複数の半導体チップに接続用端子により電気的に接続され、
前記抵抗回路は、前記配線基板の前記複数の半導体チップと反対側に設けられている
積層型半導体装置。
【請求項１７】
請求項１６に記載の積層型半導体装置において、
前記信号を前記最下位半導体チップに接続する第１配線は、前記抵抗回路に接続されること無く前記特定ボール状接続端子に接続され、
前記信号を前記最上位半導体チップに接続する第２配線は、前記抵抗回路を介して前記特定ボール状接続端子に接続される
積層型半導体装置。
【請求項１８】
請求項１７に記載の積層型半導体装置において、
前記抵抗回路を前記特定ボール状接続端子に接続する第３配線を更に具備する
積層型半導体装置。
【請求項１９】
請求項１６に記載の積層型半導体装置において、
前記信号を前記最下位半導体チップに接続する第１配線は、前記抵抗回路を介して前記特定ボール状接続端子に接続され、
前記信号を前記最上位半導体チップに接続する第２配線は、前記抵抗回路を介して前記特定ボール状接続端子に接続される
積層型半導体装置。
【請求項２０】
請求項１９に記載の積層型半導体装置において、
前記抵抗回路を前記特定ボール状接続端子に接続する第３配線を更に具備する
積層型半導体装置。
【請求項２１】
請求項１６に記載の積層型半導体装置において、
前記抵抗回路は、前記最上位半導体チップ内に設けられている
積層型半導体装置。
【請求項２２】
請求項２１に記載の積層型半導体装置において、
前記抵抗回路は、高電位側電源と低電位側電源との間に直列に接続された第１抵抗と第２抵抗とを備え、
前記第１抵抗と前記第２抵抗の接続ノードに前記信号の前記伝送経路が接続されている
積層型半導体装置。
【請求項２３】
請求項２１又は２２に記載の積層型半導体装置において、
前記抵抗回路は、
高電位側電源に接続された第１と第２のスイッチと、
低電位側電源に接続された第３と第４のスイッチと、
前記第１と第３のスイッチの間に直列に接続された第１抵抗と第２抵抗と、
前記第２と第４のスイッチの間に直列に接続された第３抵抗と第４抵抗と
を具備し、
前記第１抵抗と前記第２抵抗の接続ノードと前記第３抵抗と前記第４抵抗の接続ノードとに前記信号の前記伝送経路が接続されており、
第１制御信号に応答して前記第１と第３のスイッチはオンし、第２制御信号に応答して前記第２と第４のスイッチはオンする
積層型半導体装置。
【請求項２４】
請求項１５に記載の積層型半導体装置において、
前記ダンピングインピーダンス回路は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタを具備する
積層型半導体装置。
【請求項２５】
請求項２４に記載の積層型半導体装置において、
前記キャパシタは、前記最上位半導体チップ内に設けられている
積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置および半導体装置モジュールに関し、特に高速信号伝送システムが適用される積層型半導体装置およびそれを用いる半導体装置モジュールに関する。
【背景技術】
【０００２】
図１は、従来の積層メモリの構造を示す図である。図１（ａ）に示されるように、この積層メモリ１０は、メモリチップ１４（１４−１，１４−２）が搭載されたパッケージ基板（テープ）１２（１２−１，１２−２）が、パッケージ基板１２の左右両辺に並べられた接続ボール１７を介して上下に積まれる構造を有している。下段のパッケージ基板１２−１は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）を有している。また、パッケージ基板１２は、メタル２層構造であり、信号線は伝送線と同様の構造を有している。メモリモジュール基板（ＰＣＢ）１１上の信号線２２からボール端子１６及びビア２４を介して下段パッケージ基板１２−１の信号線に接続され、信号線Ａと信号線Ｂに分かれる。信号線Ａは、下段パッケージ基板１２−１に搭載されたメモリチップ１４−１に接続される長さ約３ｍｍの配線である。信号線Ｂは、上下段パッケージ基板を接続している接続ボール１７を介して上段パッケージ基板１２−２の信号線Ｃに接続される長さ約５ｍｍの配線である。信号線Ｃは、上段パッケージ基板１２−２に搭載されたメモリチップ１４−２のチップパッド１８−２に接続される長さ約６ｍｍの配線である。
【０００３】
この積層メモリ１０における信号線のトポロジは、図１（ｂ）に示されるようになる。外部からの信号線２２は、積層メモリ１０内で２本に分岐する。一方は、短い信号線Ａ（約３ｍｍ）を介して下段のメモリチップ１４−１に接続され、もう一方は信号線Ｂと信号線Ｃによる長い信号線（約１１ｍｍ）を介して上段のメモリチップ１４−２に接続されている。つまり、積層メモリ１０は、パッケージ基板１２内に３ｍｍ程度の短い配線と１１ｍｍ程度の長い配線を有する。
【０００４】
図２は、積層メモリ１０を高速伝送用メモリモジュールに用いた場合の配線トポロジを示す図である。これはコマンド・アドレス信号やクロック信号に用いられている一筆書きトポロジである。コントローラ３１と終端回路３２を結ぶ信号線であるバス配線（伝送線）３０の途中に複数の積層メモリ１０が一筆書き接続されている。しかし、積層メモリ１０内で上段メモリチップ１４−２に接続される信号線が長いスタブ（〜１０ｍｍ）を形成する。そのため、信号立ち上がり時間が０．３〜０．５ナノ秒程度と短い高速伝送システムでは、信号反射によるリンギングが発生し、波形を劣化させてしまう。特に、コントローラ３１に最も近い積層メモリ１０では波形の立ち上がりが急峻であり、大きなリンギングが起きやすく波形を劣化させてしまうという問題がある。
【０００５】
特開２００３−７８１０９号公報には、複数のＢＧＡパッケージを積層した積層型メモリ装置に関する技術が開示されている。積層型メモリ装置は、それぞれがボールバンプを有する第１ＢＧＡパッケージ及び第２ＢＧＡパッケージと、第１積層用基板と、第２積層用基板と、接続用基板と、ボールバンプとを含む。第１積層用基板は、第１ＢＧＡパッケージのボールバンプに接続された配線パターンを含む。第２積層用基板は、第２ＢＧＡパッケージのボールバンプに接続された配線パターンを含む。接続用基板は、積層配置された第１積層用基板と第２積層用基板との間に設けられ、各積層用基板に含まれる配線パターンを接続する。ボールバンプは、第２積層用基板の、第２ＢＧＡパッケージ搭載面と対向する面に設けられ、第２積層用基板に含まれる配線パターンに接続される。また、この積層型メモリ装置は、上記第１積層用基板が、上記第２ＢＧＡパッケージに含まれる樹脂パッケージの上面に接着される。
【０００６】
また、特開２００３−１２４４３９号公報には、ＢＧＡ積層半導体モジュールに関する技術が開示されている。ＢＧＡ積層半導体モジュールは、半導体チップを搭載した回路基板の複数個を所定の間隔で重ね合わせるように配置し、回路基板の表面及び裏面には複数の接続端子が形成されている。表面及び裏面の接続端子のそれぞれは必要に応じ電気的に導通し、回路基板の裏面の接続端子と次段の回路基板表面の接続端子同士がはんだバンプで電気的に接続されている。このようなＢＧＡ積層半導体モジュールにおいて、接続端子の一部は接続端子の面積を大きくすることにより信頼性を向上させたものである。
【０００７】
さらに、特開２００３−２７３３２１号公報によれば、基板上に半導体チップが配設された基板構造体が複数積層されてなる半導体モジュールに関する技術が開示されている。この半導体モジュールは、絶縁性の上側基板と、絶縁性の下側基板と、複数の信号配線と、第１共通電位配線と、半導体チップと、支持基板と、第１接続導電層と、第２接続導電層と、第３接続導電層と、外部接続端子とを具備する。絶縁性の下側基板は、上側基板の下方に配設される。複数の信号配線は、上側及び下側基板上にそれぞれ配設される。第１共通電位配線は、信号配線のそれぞれを間隔をおいて囲うように上側及び下側基板上にそれぞれ配設される。半導体チップは、上側及び下側基板上にそれぞれ配設され、且つ信号配線及び第１共通電位配線と電気的に接続された電極パッドを有する。支持基板は、下側基板の下方に配設され、且つ下側基板と反対側の面上に配設された配線パターンを有する。第１接続導電層は、上側基板と下側基板との間に配設され、且つ上側及び下側基板上の信号配線を相互に電気的に接続する。第２接続導電層は、上側基板と下側基板との間に配設され、且つ上側及び下側基板上の第１共通電位配線を相互に電気的に接続する。第３接続導電層は、支持基板を貫通して配設され、第１及び第２接続導電層と、配線パターンとを電気的に接続する。外部接続端子は、配線パターン上に配設される。
【０００８】
また、特開平５−５５４５０号公報によれば、メモリ装置ユニットを複数積層してなるメモリモジュールに関する技術が開示されている。メモリモジュールは、絶縁基板の一側表面に凹部を形成される。その凹部内にメモリチップを収納、配設されると共に、絶縁基板の表面の周縁部に接続端子を複数設けられる。メモリモジュールは、端子とメモリチップの電極とを夫々接続してなるメモリ装置ユニットを複数積層してなる。このメモリ装置ユニットの一つに電源強化用コンデンサ、及び終端抵抗が内蔵されている。
【０００９】
さらに、特開平６−３７２４６号公報によれば、絶縁基板上に電極配線を形成し、複数の半導体素子を搭載した構成における技術が開示されている。配線基板は、駆動半導体素子から近くにある受動半導体素子までの電極配線を高抵抗とし、駆動半導体素子から遠くにある受動半導体素子までの電極配線は低抵抗化されている。
【００１０】
また、特開平８−５１１２７号公報によれば、積層半導体パッケージに関する技術が開示されている。積層半導体パッケージは、半導体チップと、複数の内部リードおよび外部リードと、フィルムキャリアの絶縁フィルムと、複数の半導体パッケージと、複数のフレームと、印刷回路基板とから成る。半導体チップは、複数のボンディングパッドを有する。フィルムキャリアの絶縁フィルムは、ボンディングパッドと内部リードを、バンプを介して電気的に連結して半導体チップを実装する。複数の半導体パッケージは、半導体チップの下面が露出するように半導体チップと内部リードを保護する成形樹脂とを有する。複数のフレームは、半導体パッケージを積層するために半導体パッケージのそれぞれの外部リードに電気的に連結される回路パターンを有する。印刷回路基板は、フレームのそれぞれの回路パターンに電気的に共通連結される接地用ランドパターンを有し、半導体チップの露出した下面の下方のランドパターン上に実装されるノイズ防止用キャパシタを有する。このような積層半導体パッケージにおいて、複数の導電性フィルムと、複数の接地端子とを備えたことを特徴とする技術である。複数の導電性フィルムは、半導体チップのそれぞれの露出した下部面上に形成される。複数の接地端子は、導電性フィルムのそれぞれに電気的に連結されるとともに印刷回路基板の接地用ランドパターンに電気的に共通連結される。
【００１１】
さらに特開平１１−２６０９９９号公報によれば、積層半導体装置モジュールに関する技術が開示されている。積層半導体装置モジュールは、１または２以上の回路基板と、少なくとも１つの回路基板とを、球状金属接続部材で基板間を接続して積層してなる。１または２以上の回路基板は、上面または内部に半導体素子を搭載し、下面に球状金属接続部材を備える。少なくとも１つの回路基板は、上面に複数の受動部品を搭載し、下面に球状金属接続部材を備える。
【００１２】
【特許文献１】特開２００３−７８１０９号公報
【特許文献２】特開２００３−１２４４３９号公報
【特許文献３】特開２００３−２７３３２１号公報
【特許文献４】特開平５−５５４５０号公報
【特許文献５】特開平６−３７２４６号公報
【特許文献６】特開平８−５１１２７号公報
【特許文献７】特開平１１−２６０９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、高速信号伝送システムに適用されても信号波形の劣化が少ない半導体装置モジュールとそれのための積層型半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の観点では、半導体装置モジュールは、配線基板（１１）と、前記配線基板（１１）上に設けられ、信号を出力する回路（３１）と、前記配線基板（１１）上に設けられ、前記信号にスタブレスに接続された複数の積層半導体装置（１０）とを具備する。前記複数の積層半導体装置（１０）の各々は、積層された複数の半導体チップ（１４）を具備し、前記複数の積層半導体装置のうち前記信号が最初に供給されるものとしての先頭積層半導体装置（ＤＲＡＭ１）の前記複数の半導体チップのうち前記配線基板（１１）から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路（２７，１０２，１０２’，１３０）が設けられている。
また、本発明の他の観点では、半導体装置モジュールは、配線基板（１１）と、前記配線基板（１１）上に設けられ、前記配線基板の外部から供給される信号にスタブレスに接続された複数の積層半導体装置（１０）とを具備する。前記複数の積層半導体装置（１０）の各々は、積層された複数の半導体チップ（１４）を具備し、前記複数の積層半導体装置（１０）のうち前記信号が最初に供給されるものとしての先頭積層半導体装置の前記複数の半導体チップのうち前記配線基板から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路（２７，１０２，１０２’，１３０）が設けられている
ここで、前記複数の積層半導体装置（１０）の各々は、積層半導体メモリであり、前記複数の半導体チップはメモリチップであってもよい。
また、前記ダンピングインピーダンス回路（２７，１０２，１０２’，１３０）は抵抗回路であってもよいし、キャパシタ回路であってもよい。
また、前記抵抗回路（２７，１０２，１０２’）は、前記配線基板（１１）上に設けられていてもよいし、前記先頭積層半導体装置（１０）内に設けられていてもよい。更に、前記抵抗回路（２７，１０２，１０２’）は、前記先頭積層半導体装置（１０）の前記最上位半導体チップ（１４−２）内に設けられていてもよい。
この場合、前記抵抗回路（２７，１０２，１０２’）は、高電位側電源と低電位側電源との間に直列に接続された第１抵抗（１０５）と第２抵抗（１０６）とを備え、前記第１抵抗（１０５）と前記第２抵抗（１０６）の接続ノードに前記信号の前記伝送経路が接続されていてもよい。
また、前記抵抗回路（２７，１０２，１０２’）は、高電位側電源に接続された第１と第２のスイッチ（１０４，１０９）と、低電位側電源に接続された第３と第４のスイッチ（１０７，１１２）と、前記第１と第３のスイッチ（１０４，１０７）の間に直列に接続された第１抵抗（１０５）と第２抵抗（１０６）と、前記第２と第４のスイッチ（１０９，１１２）の間に直列に接続された第３抵抗（１１０）と第４抵抗（１１１）とを具備してもよい。前記第１抵抗（１０５）と前記第２抵抗（１０６）の接続ノードと前記第３抵抗（１１０）と前記第４抵抗（１１１）の接続ノードとに前記信号の前記伝送経路が接続されており、第１制御信号に応答して前記第１と第３のスイッチ（１０４，１０７）はオンし、第２制御信号に応答して前記第２と第４のスイッチ（１０９，１１２）はオンすることが好ましい。
また、前記ダンピングインピーダンス回路は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタ（１３０）を具備してもよい。この場合、前記キャパシタ（１３０）は、前記先頭積層半導体装置（ＤＲＡＭ１）の前記最上位半導体チップ（１４−２）内に設けられていることが好ましい。
【００１６】
本発明の他の観点では、積層型半導体装置は、配線基板（１２−１，１３，１２）と、前記配線基板（１２−１，１３，１２）上に積層される複数の半導体チップ（１４−１，１４−２）と、前記複数の半導体チップ（１４−１，１４−２）のうち最上位に配置された最上位半導体チップ（１４−２）で使用される信号の伝送経路に設けられたダンピングインピーダンス回路（２７，１０２，１０２’，１３０）と、前記配線基板（１２−１，１３，１２）の下面に設けられた複数のボール状接続端子（１６）とを備えている。前記信号は、前記複数のボール状接続端子のうちの１つとしての特定ボール状接続端子（１６）を介して前記複数の半導体チップ（１４−１，１４−２）の各々に接続される。
ここで、前記ダンピングインピーダンス回路（２７，１０２，１０２’，１３０）は、抵抗回路（２７，１０２，１０２’）であってもよく、キャパシタ回路（１３０）であってもよい。
また、前記複数の半導体チップ（１４）のうち最下位に配置される最下位半導体チップ（１４−１）は、前記配線基板（１２−１，１３，１２）に実装され、前記信号は、前記最下位半導体チップ以外の前記複数の半導体チップに接続用端子（１７）により順番に電気的に接続され、前記抵抗回路（２７）は、前記配線基板の前記複数の半導体チップと反対側に設けられていてもよい。
また、前記信号を前記最下位半導体チップに接続する第１配線は、前記抵抗回路（２７）に接続されること無く前記特定ボール状接続端子（１６）に接続され、前記信号を前記最上位半導体チップ（１４−２）に接続する第２配線は、前記抵抗回路（２７）を介して前記特定ボール状接続端子（１６）に接続されていてもよい。この場合、前記抵抗回路（２７）を前記特定ボール状接続端子（１６）に接続する第３配線を更に具備してもよい。
前記信号を前記最下位半導体チップ（１４−１）に接続する第１配線は、前記抵抗回路（２７）を介して前記特定ボール状接続端子（１６）に接続され、前記信号を前記最上位半導体チップ（１４−２）に接続する第２配線は、前記抵抗回路（２７）を介して前記特定ボール状接続端子（１６）に接続されてもよい。この場合、前記抵抗回路（２７）を前記特定ボール状接続端子（１６）に接続する第３配線を更に具備してもよい。
また、前記抵抗回路（１０２，１０２’）は、前記最上位半導体チップ（１４−２）内に設けられていてもよい。この場合、前記抵抗回路（１０２，１０２’）は、高電位側電源と低電位側電源との間に直列に接続された第１抵抗（１０５）と第２抵抗（１０６）とを備え、前記第１抵抗（１０５）と前記第２抵抗（１０６）の接続ノードに前記信号の前記伝送経路が接続されている。
また、前記抵抗回路（１０２，１０２’）は、高電位側電源に接続された第１と第２のスイッチ（１０４，１０９）と、低電位側電源に接続された第３と第４のスイッチ（１０７，１１２）と、前記第１と第３のスイッチの間に直列に接続された第１抵抗と第２抵抗（１０５，１０６）と、前記第２と第４のスイッチの間に直列に接続された第３抵抗と第４抵抗（１１０，１１１）とを具備してもよい。前記第１抵抗と前記第２抵抗（１０５，１０６）の接続ノードと前記第３抵抗と前記第４抵抗（１１０，１１１）の接続ノードとに前記信号の前記伝送経路が接続されており、第１制御信号に応答して前記第１と第３のスイッチ（１０４，１０７）はオンし、第２制御信号に応答して前記第２と第４のスイッチ（１０９，１１２）はオンする。
また、前記ダンピングインピーダンス回路（２７，１０２，１０２’，１３０）は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタ（１３０）を具備してもよい。この場合、前記キャパシタ（１３０）は、前記最上位半導体チップ（１４−２）内に設けられていてもよい。
【発明の効果】
【００１７】
本発明によれば、高速伝送システムにおいて発生しやすい信号反射によるリンギングを低減し、信号波形の劣化が防止される積層型半導体装置および半導体装置モジュールを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の半導体装置モジュールとしてのメモリモジュールとそのための積層型半導体装置としての積層メモリについて、添付図面を参照して詳細に説明する。
図３は、本発明の第１実施形態に係る積層メモリの構成を示す断面図である。図３（ａ）に示されるように、積層メモリでは、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）のパッケージ端子１６メモリモジュール基板（ＰＣＢ）１１上に積層メモリ（ｓｔａｃｋｅｄ  ｍｅｍｏｒｙ）１０が搭載されている。こうして、積層メモリ１０は、パッケージ端子１６を介してメモリモジュール基板１１と電気的に接続されている。積層メモリ１０では、パッケージ基板１２−１上に搭載されたメモリチップ１４−１上に、メモリチップ１４−２が搭載されたパッケージ基板１２−２が設けられている。メモリチップ１４−１はパッケージ基板１２−１と電気的に接続されており、メモリチップ１４−２はパッケージ基板１２−２と電気的に接続されている。パッケージ基板１２−１と１２−２の各々は、絶縁層が上側信号層と下側グランド層で挟まれたメタル２層構造を有している。パッケージ基板１２−１と１２−２の各々の表面配線については後述する。パッケージ基板１２−１と１２−２は、それらの端部に設けられた接続ボール１７を介して電気的に接続されている。ここでは基板１２−１と１２−２間の接続は、接続ボール１７を介して行われているが、電気的に接続されていれば他の接続方法によるものであってもよい。
【００１９】
図４は、積層メモリ１０の下段パッケージ基板１２−１の配線の概略を示す図である。図４（ａ）は、パッケージ基板１２−１の上側信号層の配線を示し、図４（ｂ）は、パッケージ基板１２−１の下側グランド層の配線を示している。
図４（ａ）に示されるように、パッケージ基板１２−１の信号層は、破線により示される配線領域３４とそれ以外の領域とを有している。パッケージ基板１２−１の信号層の端部には列状に、パッケージ基板１２−２に接続される接続ボール１７が配置されている。接続ボール１７の一部は配線領域３４に含まれている。配線信号領域３４には、一筆書き配線（スタブレス（ｓｔｕｂｌｅｓｓ）配線）されることが望ましいコマンド・アドレス信号、クロック信号が配線される。ここで、スタブレス配線とは全くスタブが存在しない配線ではなく、以下に説明する小さいスタブを除いてスタブが存在しない配線である。また、配線信号領域３４では、ボール端子１６に接続されるビアからメモリチップ１４−１のチップパッド１８−１まで信号線Ａが配線されている。また、抵抗器２７（図４（ｂ））に接続されるビア２４から接続ボール１７まで信号線Ｂが配線されている。また、スタブレス配線とは限らないデータ信号線３６などの信号線が配線領域３４外の領域で配線されている。
【００２０】
図４（ｂ）に示されるように、パッケージ基板１２−１のグランド層では、グランドプレーン３８がほぼ全面に広がっている。これにより、信号特性が安定化されている。信号層の配線領域３４に対応する開口部３５に必要な配線がなされている。グランド層にはボール端子１６と抵抗器２７が配置されている。ボール端子１６はビアにより信号層に接続されるとともに、抵抗器２７の一端に至る引き出し線３７が接続されている。抵抗器２７の他端は、ビア２４で信号層に接続されている。
こうして、グランド層のボール端子１６は、引出し線３７により抵抗器２７の一方の端子に接続され、抵抗器２７の他方の端子は、ビア２４を介してパッケージ基板１２−１の信号層の信号線Ｂに接続されている。信号線Ａはボール端子１６と下段メモリチップ１４のチップパッド（電極）列１８の１つのチップパッド１８−１を接続している。こうして、メモリモジュール基板１１からメモリチップ１４に信号が供給される。
【００２１】
図５は、積層メモリ１０の上段パッケージ基板１２−２の配線の概略を示す図である。図５（ａ）は、パッケージ基板１２−２の上側信号層の配線を示し、図５（ｂ）は、パッケージ基板１２−２の下側グランド層の配線を示す。
図５（ａ）に示されるように、パッケージ基板１２−２の信号層は、パッケージ基板１２−１の領域３４に対応する領域３４’と、その他の領域とを有している。パッケージ基板１２−２の信号層の領域３４’には、接続ボール１７に接続されるビアとチップパッド１８−２とを接続する信号線Ｃが配線される。信号線Ｃはスタブレス配線が望ましいコマンド・アドレス信号やクロック信号のための配線である。また、信号層の領域３４’以外の領域にはデータ信号を伝送するデータ信号配線３６も配線される。
図５（ｂ）に示されるように、パッケージ基板１２−２のグランド層は、接続ボール１７周辺とチップパッド１８−２周辺との開口部３５を除き、ほぼ全面がグランドプレーン３８となっている。
【００２２】
上述のように、パッケージ基板１２−１のグランド層には抵抗器２７が搭載されている。抵抗器２７は、２０〜５０Ω程度の抵抗値をもつチップ抵抗である。抵抗器２７は、ボール端子（パッケージ端子）１６の付近に配置することができ、しかもパッケージ基板１２のサイズを増大させることはない。
【００２３】
メモリモジュール基板１１上に配線される信号線２２は、ＢＧＡ構造のボール端子１６を介してパッケージ基板１２−１に接続される。ボール端子１６は、短い信号線Ａを介してパッケージ基板１２−１に搭載されるメモリチップ１４−１のチップパッド１８−１に接続される。また、ボール端子１６は、パッケージ基板１２−２上のメモリチップ１４−２にも接続される。まずボール端子１６は抵抗器２７を介してパッケージ基板１２−１の信号層の信号線Ｂに接続される。信号線Ｂは、接続ボール１７を介してパッケージ基板１２−２上の信号線Ｃに接続される。信号線Ｃは、メモリチップ１４−２のチップパッド１８−２に接続される。
【００２４】
メモリモジュールの信号配線のトポロジは、図３（ｂ）に示されるようになる。メモリモジュール基板１１上の信号線２２は、積層メモリ１０内で２つに分岐される。一方は長さ３ｍｍの信号線Ａを経由してメモリチップ１４−１に接続される。他方は抵抗器２７に接続される。抵抗器２７の他端は、長さ５ｍｍの信号線Ｂと長さ６ｍｍの信号線Ｃを経由してメモリチップ１４−２に接続される。したがって、この経路では、信号線２２は、合計１１ｍｍの信号線を介してメモリチップ１４−２に接続されている。
【００２５】
図６は、積層メモリ１０の下段パッケージ基板１２−１のボール端子１６と、抵抗器２７と、信号線Ａおよび信号線Ｂとの接続における配線パターン例を示す図である。パッケージ基板１２−１のグランド層にボール端子１６と抵抗器２７が配置される。信号線Ａおよび信号線Ｂはパッケージ基板１２−１の信号層に配線される。したがって、ボール端子１６、抵抗器２７と、信号線Ａ、Ｂとはビアにより接続されている。即ち、パッケージ基板１２−１のグランド層では、ボール端子１６がランド４１−２に配置され、信号線２２と接続される。ランド４１−２にはビア２４−２が形成され、ランド４１−２はビア２４−２を介して信号層の信号線Ａに接続されている。信号線Ａは、チップパッド１８−１に接続されている。また、ランド４１−２は、引き出し線３７により抵抗器２７の一端に接続される。抵抗器２７の他端は、ランド４１−１に接続されている。ランド４１−１は、ビア２４−１を介して信号層の信号線Ｂに接続されている。信号線Ｂは接続ボール１７に接続されている。ここで、ボール端子１６は０．４５ｍｍ径程度のサイズである。抵抗器２７は、０６０３型であれば０．６ｍｍｘ０．３ｍｍｘ０．２３ｍｍ程度のサイズであり、抵抗器と端子ボールの大きさは同程度である。従って、この程度のサイズの抵抗器２７が使用されるのであれば、抵抗器の設置によりパッケージ基板サイズを増大させることはない。
【００２６】
次にこのような積層メモリ１０を一筆書き配線のメモリモジュールに使用した場合について説明する。
【００２７】
図７は、高速伝送メモリモジュールに積層メモリ１０が適用された例を示す。メモリモジュールでは、メモリモジュール基板１１上に、積層メモリ１０のほか、コントローラ３１と終端回路３２が搭載される。この例では、メモリモジュール基板１１上に配置されているコントローラ３１から信号が供給されているが、基板１１の外部から信号が供給されてもよい。図７に示される例では、積層メモリ１０は、メモリモジュール基板１１の上側に４個、下側に５個搭載される。コントローラ３１に対応するメモリモジュール基板１１の下側に、コントローラ３１に最も近い積層メモリ１０がＤＲＡＭ１として配置される。終端回路３２に近いＤＲＡＭ５までメモリモジュール基板１１の両側にＤＲＡＭ２、ＤＲＡＭ３、ＤＲＡＭ４が順に配置されている。隣接する積層メモリ１０に接続されるビア２５間（例えばＤＲＡＭ２とＤＲＡＭ３の間）の配線長ＴＬ２は１４ｍｍである。また、コントローラ３１から、ＤＲＡＭ１に接続されるビア２５までの配線長ＴＬ０は２ｍｍである。各ビア２５と積層メモリ１０までの配線長ＴＬ１は３ｍｍである。ＤＲＡＭ５間のビア２５から終端回路３２までの配線長ＴＬ３は１５ｍｍである。これらの配線の特性インピーダンスＺｏは、６５Ωである。終端回路３２は２５Ωの抵抗器ＲＴであり、終端電圧ＶＴＴ（０．９Ｖ）に接続されている。コントローラ３１は、出力抵抗１８Ω、出力容量２．０ｐＦの出力回路を有し、立ち上がり／立ち下がり時間（ｔｒ／ｔｆ）が０．３ｎｓで振幅１．８Ｖのパルスを４００Ｍビット／秒の速度で送り出すものとする。
【００２８】
図８（ａ）、（ｂ）は、図７に示される構成を有する高速伝送メモリモジュールにおいて、搭載される積層メモリとして従来の積層メモリが使用される場合のシミュレーション波形を示しす図である。図８（ａ）は、積層メモリ１０の上段メモリチップ１４−２における波形、図８（ｂ）は下段メモリチップ１４−１における波形を示す図である。ＤＲＡＭ１において特に大きなリンギング（オーバシュート）が見られる。
図９（ａ）、（ｂ）は、図７に示される構成を有する高速伝送メモリモジュールにおいて、搭載される積層メモリのうちＤＲＡＭ１のみ本発明による積層メモリ１０が搭載され、他の積層メモリには従来の積層メモリが使用される場合のシミュレーション波形を示した図である。図９（ａ）は、上段メモリチップ１４−２における波形、図９（ｂ）は下段メモリチップ１４−１における波形を示す図である。ＤＲＡＭ１において大きなリンキングが無くなり、図８（ａ），（ｂ）に比較し波形が改善されていることがわかる。
図１０（ａ）、（ｂ）は、図７に示される構成を有する高速伝送メモリモジュールにおいて、搭載される全ての積層メモリに本発明による積層メモリ１０が使用される場合のシミュレーション波形を示した図である。図１０（ａ）は、積層メモリ１０の上段メモリチップ１４−２における波形、図１０（ｂ）は下段メモリチップ１４−１における波形を示す図である。全てのメモリチップ１４において波形が改善されていることが判る。
【００２９】
このように、高速伝送メモリモジュールの積層メモリ１０において、コマンド・アドレス信号、クロック信号などに適用されるスタブレストポロジ配線に本発明が用いられた場合、信号線Ｂに接続されるように設けられた抵抗器２７がリンギングを抑え、信号波形の劣化が防止される。即ち、積層メモリへのコマンド・アドレス信号にスタブレストポロジ配線が用いられる場合、パッケージ基板内で上段メモリチップに接続される信号線は長いスタブを形成し、下段メモリチップへの信号線は短いスタブを形成する。本発明によれば、スタブの根元付近に抵抗器が配置され、これがダンピング抵抗として作用し、電流を抑えて信号反射を小さくする。この結果、リンギングが抑制されることができる。特に、コントローラに最も近い積層メモリでは波形の立ち上がりが急峻で大きなリンギングが起きやすいので、ここに抵抗器２７が使用されると効果が顕著に現れる。この場合、信号線Ｂに抵抗器２７を設けることにより、信号線Ａの長さが増大することはない。
さらに、パッケージ基板内に抵抗を搭載することにより、メモリモジュール基板上に抵抗器を配置する必要がなくなる。これにより、積層型でない標準的な平置きパッケージであるプレーナパッケージ用のメモリモジュールと設計互換性を保つことができる。したがって、メモリモジュール基板１１の配線の自由度を損なうことがないというメリットもある。
なお、以上の説明では主にスタブレス配線における効果について説明したが、ポイントトゥポイント配線においても効果があることは言うまでもない。
また、上記の例では、積層半導体装置としての積層メモリについて、２つのチップが存在する例が説明されたが、３つ以上のチップが存在してもよい。その場合、チップ１４−１は最下位チップとして、チップ１４−２は最上位チップとして考えればよい。最上位チップと最下位チップの間のチップは、必要により、最上位チップと同様にダンピング抵抗（インピーダンス）を設ければよい。これは以下の実施形態においても同様である。
【００３０】
図１１は、本発明の第２実施形態に係る積層型半導体装置としての積層メモリの構成を示す。図１１（ａ）に示されるように、メモリモジュール基板１１上に積層メモリ１０が配置されている。尚、第２実施形態において、第１実施形態と同じ参照番号は、第１実施形態と同じ構成要素を示す。以下の実施形態でも同様である。
【００３１】
第２実施形態のメモリモジュールを簡単に説明すると、積層メモリ１０は、メモリチップ１４−１が搭載されたパッケージ基板１２−１の上に、メモリチップ１４−２が搭載されたパッケージ基板１２−２が、搭載されている。パッケージ基板１２−１と１２−２は、端部に設けられた接続ボール１７を介して電気的に接続されている。下段のパッケージ基板１２−１は、ＢＧＡのパッケージ端子１６を有し、メモリモジュール基板１１と電気的に接続されている。ここではパッケージ基板１２−１と１２−２間の接続は、接続ボール１７を介して行われているが、電気的に接続されていれば他の接続方法によるものであってもよい。
【００３２】
パッケージ基板１２（１２−１，１２−２）は、両面に金属配線層を有する構造を有する。であり、信号配線は、グランド層により伝送線構造を有している。パッケージ基板１２の下側において、信号配線、開口部以外の部分はグランド層２１で覆われ、信号特性が安定化されている。ビア２４は、パッケージ基板１２の下側信号線と上側信号線を接続している。パッケージ基板１２の信号層の信号線は、メモリチップ１４のチップパッド（電極）１８に接続され、メモリチップ１４に信号が供給される。また、パッケージ基板１２−１には抵抗器２７が搭載されている。この抵抗器２７は、２０〜５０Ω程度の抵抗値をもつチップ抵抗であり、パッケージ基板１２−１のメモリチップ１４−１と反対側に配置されている。この結果、抵抗器２７はボール端子（パッケージ端子）１６の付近に配置されることができ、しかもパッケージ基板１２のサイズを増大させることはない。
【００３３】
メモリモジュール基板１１上の信号線２２は、ＢＧＡ構造のパッケージ端子であるボール端子１６を介してパッケージ基板１２−１の下側信号線に接続される。その下側信号は、抵抗器２７の一端に接続されている。抵抗器２７の他端は、ビア２４を含むランドに配置されている。こうして、抵抗器２７の他端は、ビア２４を介してパッケージ基板１２−１の上側信号線Ａと信号線Ｂに接続されている。信号線Ａは、メモリチップ１４−１のチップパッド１８−１に接続されている。信号線Ｂは、接続ボール１７を介して上段のパッケージ基板１２−２のランドに接続され、そのランドに接続されるビアを介して上段のパッケージ基板１２−２の信号層の信号線Ｃに接続されている。信号線Ｃは、ビアからメモリチップ１４−２のチップパッド１８−２に接続されている。
【００３４】
第２実施形態のメモリモジュールにおける信号配線のトポロジは、図１１（ｂ）に示されるようになる。信号線２２は、積層メモリ１０の抵抗器２７に接続される。抵抗器２７は、２０Ω程度の抵抗値を有するチップ抵抗である。抵抗器２７の他端において、信号線は２本に分岐する。一方は、長さ６ｍｍの信号線Ａを経由してメモリチップ１４−１に接続されている。他方は、長さ５ｍｍの信号線Ｂと長さ６ｍｍの信号線Ｃを経由してメモリチップ１４−２に接続されている。したがって、この経路は、合計１１ｍｍの信号線を介してメモリチップ１４−２に接続されている。このように配線により、抵抗器２７が信号線Ｂと信号線Ｃによる長いスタブと、信号線Ａによる短いスタブとの両方に効果が得られる。
【００３５】
図１２は、積層メモリ１０の下段パッケージ基板１２−１のボール端子１６と、抵抗器２７と、信号線Ａおよび信号線Ｂとの接続における配線パターンの例を示す図である。パッケージ基板１２−１のグランド層にボール端子１６と抵抗器２７が配置される。信号線Ａと信号線Ｂは信号層に配線される。したがって、ボール端子１６、抵抗器２７と、信号線Ａ、Ｂとはビアにより接続されることになる。グランド層では、ボール端子１６がランド４１−２に配置され、信号線２２と接続される。引き出し線３７は、ランド４１−２から抵抗器２７の一端が配置されるランドまで配線される。ランド４１−１は、抵抗器２７の他端の位置に配置される。ランド４１−１は、その領域内にビア２４を備え、ビア２４を介して信号層の信号線Ａおよび信号線Ｂに接続される。信号線Ａは、信号層においてチップパッド１８−１まで配線される。信号線Ｂは、信号層において上段のパッケージ基板１２−２に接続させるための接続ボール１７まで配線される。抵抗器２７は、第１実施形態と同様に、０６０３型チップ抵抗が用いられる。そのため、抵抗器と端子ボールの大きさは同程度であり、抵抗器の設置によりパッケージ基板サイズを増大させることはない。
【００３６】
図１３（ａ），（ｂ）、図１４（ａ），（ｂ）は、第１実施形態と同様に、図７に示されるように積層メモリをメモリモジュールに適用した場合の上段のメモリチップ１４−２と下段のメモリチップ１４−１のシミュレーション波形を示す図である。図１３（ａ），（ｂ）は、コントローラに最も近いＤＲＡＭ１のみ本発明による積層メモリ１０を搭載し、他の積層メモリに従来の積層メモリを搭載した場合のシミュレーション波形を示す図である。ＤＲＡＭ１において大きなリンキングが無くなり、図８（ａ），（ｂ）に比較し波形が改善されていることがわかる。
図１４（ａ），（ｂ）は、全ての積層メモリ１０に本発明による積層メモリ１０が適用される場合のシミュレーション波形を示した図である。図１４（ａ）は、積層メモリ１０の上段メモリチップ１４−２における波形、図１４（ｂ）は下段メモリチップ１４−１における波形を示す図である。全てのメモリチップ１４において波形が改善されていることが判る。
【００３７】
このように、高速伝送メモリモジュールの積層メモリ１０のコマンド・アドレス信号、クロック信号などに本発明のスタブレストポロジ配線が用いられる場合、抵抗器２７によりリンギングが抑制され、信号波形の劣化が防止されている。即ち、積層メモリのコマンド・アドレス信号にスタブレストポロジ配線が用いられる場合、パッケージ基板内で上段メモリチップに接続される信号線が長いスタブが形成され、下段メモリチップへの信号配線は短いスタブが形成される。本発明によれば、このスタブの根元付近に抵抗器が配置され、これがダンピング抵抗として作用し、電流を抑えて信号反射を小さくする。この結果、リンギングが抑制されることができる。特に、コントローラに最も近い積層メモリでは波形の立ち上がりが急峻で大きなリンギングが起きやすいので、ここに使用すると効果が顕著に現れる。
また、パッケージ基板内に抵抗を搭載することにより、メモリモジュール基板１１上に抵抗器を配置する必要がない。そのため、積層型でない標準的な平置きパッケージであるプレーナパッケージ用のメモリモジュールと設計互換性を保つことができる。したがって、モジュール基板上の配線の自由度を損なうことがないというメリットもある。
なお、以上の説明では主にスタブレス配線における効果について説明したが、ポイントトゥポイント配線においても効果があることは言うまでもない。
【００３８】
図１５は、本発明の第３実施形態に係る積層型半導体装置としてのメモリモジュールの構成を示す。図１５（ａ）に示されるように、メモリモジュール基板１１上に積層メモリ１０が配置され、積層メモリ１０内の配線とメモリモジュール基板１１上の信号線２２とは、ボール端子１６により接続される。ボール端子１６は、ＢＧＡを構成する。
【００３９】
積層メモリ１０は、メモリチップ１４−１が搭載されたパッケージ基板１２−１の上に、メモリチップ１４−２が搭載されたパッケージ基板１２−２が、搭載されている。パッケージ基板１２−１と１２−２は端部に並べられた接続ボール１７を介して接続されている。下段のパッケージ基板１２−１は、ＢＧＡのパッケージ端子１６を有し、メモリモジュール基板１１の信号線と接続されている。ここではパッケージ基板１２−１と１２−２間の接続は、接続ボール１７を介して行われているが、電気的に接続されていれば他の接続方法によるものであってもよい。
【００４０】
パッケージ基板１２の下側において、信号配線、開口部以外の部分はグランド層２１で覆われ、信号特性が安定化されている。パッケージ基板１２（１２−１，１２−２）の下側と上側の信号線はビア２４により接続されている。パッケージ基板１２の信号層の信号線は、メモリチップ１４のチップパッド１８に接続され、メモリチップ１４に信号が供給される。また、パッケージ基板１２−１の下側には抵抗器２７が搭載される。この抵抗器２７は、２０〜５０Ω程度の抵抗値をもつチップ抵抗であり、パッケージ基板１２−１のメモリチップ１４−１と反対側の面に配置される。このようにするとボール端子（パッケージ端子）１６の付近に配置することができ、しかもパッケージ基板１２のサイズを増大させることはない。
【００４１】
メモリモジュール基板１１上の信号線２２は、ＢＧＡ構造のパッケージ端子であるボール端子１６を介してパッケージ基板１２−１の下側の信号線に接続される。ボール端子１６は、パッケージ基板１２−１のグランド層２１−１の信号線Ｂにより抵抗器２７の一端に接続される。また、ボール端子１６の近傍にあるビアによりパッケージ基板１２−１の上側の信号線Ａに接続される。信号線Ａはメモリチップ１４−１のチップパッド１８−１に接続されている。抵抗器２７の他端は、ビア２４を含むランドに接続されている。抵抗器２７の他端は、ビア２４を介してパッケージ基板１２−１の上側の接続ボール１７に接続される。パッケージ基板１２−２の信号層の信号線Ｃは、ビアを介して接続ボール１７に接続され、またメモリチップ１４−２のチップパッド１８−２に接続されている。本実施形態では、抵抗器２７が接続ボール１７の配置位置に重なるように配置されている。従って、抵抗器のために余分に領域を必要としない。
【００４２】
第３実施形態の積層メモリの信号配線のトポロジは、図１５（ｂ）に示されるようになる。メモリモジュール基板１１上の信号線２２は、積層メモリ１０に接続され、２本に分岐する。一方は長さ３ｍｍの信号線Ａによりメモリチップ１４−１に接続される。他方は長さ５ｍｍの信号線Ｂにより抵抗器２７に接続される。抵抗器２７は、２０Ω程度の抵抗値を有するチップ抵抗である。抵抗器２７の他端は、長さ６ｍｍの信号線Ｃを経由してメモリチップ１４−２に接続される。
このように、抵抗器２７は、下段パッケージ基板１２−１の接続ボール１７と反対側に設置される。これによりメモリチップ１４が小型化した場合にもパッケージ基板１２上に占有面積をとらずに抵抗器２７を設置することができ、積層メモリ１０の小型化が実現できる。
【００４３】
図１６は、本発明の第４実施形態に係る積層型半導体装置の構成を示す。図１６（ａ）に示されるように、メモリモジュール基板１１上に積層メモリ１０が配置され、積層メモリ１０内の配線とメモリモジュール基板１１上の外部配線２２とは、ボール端子１６により接続される。ボール端子１６は、ＢＧＡを構成する。
【００４４】
積層メモリ１０では、メモリチップ１４−１が搭載されたパッケージ基板１２−１の上に、メモリチップ１４−２が搭載されたパッケージ基板１２−２が載置される。パッケージ基板１２−１と１２−２は、その端部に並べられた接続ボール１７を介して接続されている。下段のパッケージ基板１２−１は、ＢＧＡのパッケージ端子１６を有し、それを介してメモリモジュール基板１１と接続されている。ここではパッケージ基板１２−１と１２−２間の接続は、接続ボール１７を介して行われているが、電気的に接続されていれば他の接続方法が採用されてもよい。
【００４５】
パッケージ基板１２の下側において、信号配線、開口部以外の部分はグランド層２１で覆われ、信号特性が安定化されている。ビア２４はパッケージ基板１２の下側と上側の信号線を接続している。パッケージ基板１２の信号層の信号線は、メモリチップ１４のチップパッド１８に接続され、メモリチップ１４に信号が供給される。また、パッケージ基板１２−１には抵抗器２７が搭載される。この抵抗器２７は、２０〜５０Ω程度の抵抗値をもつチップ抵抗であり、パッケージ基板１２−１のメモリチップ１４−１と反対側の面に配置される。この場合、抵抗器２７は、ボール端子１６の付近に配置することができ、しかもパッケージ基板１２のサイズを増大させることはない。
【００４６】
メモリモジュール基板１１上の信号線２２は、ＢＧＡ構造のパッケージ端子であるボール端子１６を介してパッケージ基板１２−１のグランド層の信号線Ｂに接続される。その信号線Ｂは抵抗器２７の一端に接続されている。抵抗器２７の他端は、ビア２４を介してパッケージ基板１２−１の上側の接続ボール１７に接続される。そのビア２４には、パッケージ基板１２−１の上側の信号層の信号線Ａが接続されている。信号線Ａは、メモリチップ１４−１のチップパッド１８−１まで配線される。このとき、パッケージ基板１２−１の接続ボール１７と反対側に抵抗器２７が配置される。このようにすると、抵抗器２７の配置位置が接続ボール１７の配置位置に重なり、余分に領域を必要としない。パッケージ基板１２−２のグランド層の信号線Ｃは、ビアを介して接続ボール１７に接続され、またモリチップ１４−２のチップパッド１８−２に接続されている。
【００４７】
信号配線のトポロジは、図１６（ｂ）に示されるようになる。信号線２２は、積層メモリ１０の信号線Ｂに接続される。長さ２ｍｍの信号線Ｂは、信号線２２から抵抗器２７の一端まで延びている。抵抗器２７の他端から信号線は２つに分岐する。一方は、長さ６ｍｍの信号線Ａを経由し、メモリチップ１４−１に接続される。他方は、長さ６ｍｍの信号線Ｃによりメモリチップ１４−２に接続される。
【００４８】
このように、抵抗器２７が下段パッケージ基板１２−１の接続ボール１７の反対側に設置される。これによりメモリチップ１４が小型化した場合にもパッケージ基板１２上に占有面積をとらずに抵抗器２７を設置することができ、積層メモリ１０の小型化が実現できる。
【００４９】
図１７は、本発明の第５実施形態に係る積層型半導体装置としてのメモリモジュールの構成を示す。図１７（ａ）に示されるように、第５実施形態では、メモリモジュールは、フレキシブルテープ基板を用いる積層メモリを使用する。メモリモジュール基板１１上に積層メモリ１０が配置され、積層メモリ１０内の配線とメモリモジュール基板１１上の信号線２２とは、ボール端子１６により接続される。ボール端子１６は、ＢＧＡを構成する。
【００５０】
積層メモリ１０内のメモリチップ１４−１とメモリチップ１４−２とは、フレキシブルテープ基板１３に搭載され、互いに接続されている。フレキシブルテープ基板１３には印刷抵抗５０が配置され、信号線が接続される。フレキシブルテープ基板１３は、可撓であり、１枚のフレキシブルテープ基板１３を湾曲させることによりメモリチップ１４−１とメモリチップ１４−２とが搭載される。したがって、ボール端子１６から上段のメモリチップ１４−２のチップパッド１８−２まで連続したテープで接続される。このため、上記実施形態と異なり、接続ボール１７は不要となる。
【００５１】
印刷抵抗５０は、図１７（ｃ）に示されるように、金属酸化物などの抵抗体５１に、樹脂やガラスなどのバインダを混ぜてペースト状にしたものが配線パターン５３及び電極５２とともに基板５４に印刷され、乾燥または焼成により形成される。この印刷抵抗５０は、基板表面に形成されているが、多層基板の内層に形成されてもよい。
【００５２】
第５実施形態のメモリモジュールの信号配線のトポロジは図１７（ｂ）に示されるように、第１実施形態で説明した図３（ｂ）と同様になる。つまり、信号線２２は、積層メモリ１０のフレキシブルテープ基板１３内で２つに分岐している。一方は長さ３ｍｍの信号線Ａを経由してメモリチップ１４−１に接続される。他方は印刷抵抗５０に接続される。印刷抵抗５０の他端は、長さ１１ｍｍの信号線Ｂに接続され、信号線Ｂを介してメモリチップ１４−２に接続される。したがって、信号線Ｂに設置された印刷抵抗５０がリンギングを抑え、信号波形の劣化が防止されることになる。
【００５３】
図１８は、本発明の第６実施形態に係る積層型半導体装置としてのメモリモジュールの構成を示す。図１８（ａ）に示されるように、第６実施形態のメモリモジュールでは、メモリモジュール基板１１の上に積層メモリ１０が搭載される。積層メモリ１０では、パッケージ基板１２の上にメモリチップ１４−１が第１実施形態と同様に搭載される。メモリチップ１４−２は、メモリチップ１４−１とは背中合わせにメモリチップ１４−１の上に載置されている。積層メモリ１０内の配線とメモリモジュール基板１１上の信号線２２とは、ボール端子１６により接続される。ボール端子１６は、ＢＧＡを構成する。パッケージ基板１２のグランド層の信号線Ａは、ボール端子１６を介して信号線２２に接続され、またメモリチップ１４−１のチップパッド１８−１に接続されている。また、信号線２２は、ボール端子１６を介して、パッケージ基板１２−１の下側に搭載された抵抗器２７の一端に接続されている。抵抗器２７の他端は、ビアを介して、パッケージ基板１２の上側の信号層に形成された信号線Ｂに接続されている。信号線Ｂに接続されるボンディング用ランド２８からボンディングワイヤが信号線Ｃとしてメモリチップ１４−２のチップパッド１８−２に接続されている。したがって、図３における接続ボール１７や上段のパッケージ基板１２−２は必要なく、構造が簡略化される。
【００５４】
この場合の信号配線のトポロジは図１８（ｂ）に示されるように、第１実施形態で説明した図３（ｂ）と同様になる。つまり、信号線２２は、積層メモリ１０内で２つに分岐している。一方は信号線Ａを経由してメモリチップ１４−１のチップパッド１８−１に接続される。他方は抵抗器２７に接続される。抵抗器２７の他端は、信号線Ｂに接続され、信号線Ｂの端にあるボンディング用ランド２８からボンディングワイヤ（信号線Ｃ）を介してメモリチップ１４−２のチップパッド１８−２に接続される。したがって、信号線Ｂに設置された抵抗器２７がリンギングを抑え、信号波形の劣化が防止されることになる。
【００５５】
図１９に本発明の第７実施形態に係る積層型半導体装置としてのメモリモジュールの構成を示す。図１９（ａ）に示されるように、第７実施形態のメモリモジュールでは、メモリモジュール基板１１の上に積層メモリ１０が搭載されている。積層メモリ１０では、パッケージ基板１２の表裏両面にメモリチップ１４が配置されている。パッケージ基板１２の上側にメモリチップ１４−２と抵抗器２７が配置され、下側にメモリチップ１４−１とボール端子１６が配置される。ボール端子１６は、パッケージ基板１２の左右両側に並び、メモリモジュール基板１１上の信号線２２と接続される。ボール端子１６と抵抗器２７は、パッケージ基板１２を挟んで対向するように配置されている。抵抗器２７の一端は、直下のビアを介してボール端子１６に接続され、抵抗器２７の他端は、信号配線Ｄを介してメモリチップ１４−２のチップパッド１８−２に接続されている。メモリチップ１４−１にチップパッド１８−１とメモリチップ１４−２のチップパッド１８−２はパッケージ基板１２側に配置されている。メモリチップ１４−１のチップパッド１８−１は、メモリチップ１４−２の対応するチップパッド１８−２にパッケージ基板１２のビアを介して電気的に接続されている。メモリモジュール基板１１上の信号線２２は、パッケージ基板１２の左右両側に配置されるボール端子１６に接続されている。ボール端子１６は、そのランド内にあるビア２４を介してパッケージ基板１２の反対側の抵抗器２７の一端に接続される。
【００５６】
第７実施形態によるメモリモジュールの信号配線のトポロジは、図１９（ｂ）に示されるようになる。信号線２２は、ボール端子１６を介して積層メモリ１０の抵抗器２７に接続される。抵抗器２７の他端は、外部配線２２に対して長いスタブとなる信号配線Ｄに接続される。信号配線Ｄの他端にメモリチップ１４−１とメモリチップ１４−２とが並列に接続される。このように配線すると、外部配線２２と、外部配線に対してスタブとなる信号配線Ｄとの間に抵抗器２７が入ることになり、リンギングが抑制されるため、信号波形の劣化が防止されることになる。
【００５７】
図２０は、本発明の第８実施形態による積層半導体装置としてのメモリモジュールの断面構造を示す図である。第８実施形態のメモリモジュールの構造は、第１実施形態のメモリモジュールと似ている。異なる点は、パッケージ基板１２−１に抵抗器２７を搭載する変わりに、終端抵抗が形成されたメモリチップが上段メモリチップとして使用されている点である。第８実施形態のメモリモジュールの他の構成要素は、第１実施形態のメモリモジュールのそれらと同様である。
メモリモジュール基板１１上に配線される信号線２２は、ＢＧＡ構造のボール端子１６とビア２４を介してパッケージ基板１２−１の信号層の信号線Ａと信号線Ｂに接続されている。短い信号線Ａは、メモリチップ１４−１のチップパッド１８−１に接続されている。また、信号線Ｂは、接続ボール１７を介してパッケージ基板１２−２の信号層の信号線Ｃに接続される。信号線Ｃは、メモリチップ１４−２のチップパッド１８−２に接続される。
【００５８】
第８実施形態のメモリモジュールの信号配線のトポロジは、図２０（ｂ）に示されるようになる。メモリモジュール基板１１上の信号線２２は、積層メモリ１０内で２つに信号線Ａと信号線Ｂに分岐される。信号線Ａは長さ３ｍｍであり、メモリチップ１４−１に接続されている。長さ５ｍｍの信号線Ｂは、長さ６ｍｍの信号線Ｃを経由してメモリチップ１４−２に接続される。したがって、この経路では、信号線２２は、合計１１ｍｍの信号線を介してメモリチップ１４−２に接続されている。
メモリチップ１４−２の内部に形成された終端抵抗回路１０２では、抵抗１０５と１０６が高電位側電源と低電位側電源の間に直列に接続されている。抵抗１０５と１０６の抵抗値は、等しくてもよいし、異なっていてもよい。抵抗１０５と１０６の接続ノードは、信号線Ｃに接続されている。こうしてテブナン終端回路が形成されている。この例では、終端抵抗回路１０２はメモリチップ１４−２内に形成されているが、図２２に示される積層メモリように、メモリチップ１４−２の外部に、例えば、パッケージ基板１２−２の上に形成されてもよい。また、図７に示されるメモリモジュールの場合には、全ての積層メモリ１０に終端抵抗回路１０２を設けてもよいが、先頭の積層メモリ１０としてのＤＲＡＭ１に終端抵抗回路１０２を設ければ十分である。
【００５９】
図２１は、メモリチップ１４−２内の上記終端抵抗回路１０２の変形例としての終端抵抗回路１０２’を示している。図２１を参照して、終端抵抗回路１０２’は、信号線Ｃに接続される入力端子１０３、制御端子１１３，１１４とを有し、Ｐ型ＭＯＳトランジスタ１０４、１０９、Ｎ型ＭＯＳトランジスタ１０７、１１２、抵抗１０５，１０６，１１０，１１１、インバータ回路１０８，１１５とを備えている。抵抗１０５と１０６は、例えば２００Ωであり、抵抗１１０，１１１は、例えば１００Ωである。このように、抵抗１０５と１０６の抵抗値と抵抗１１０，１１１の抵抗値は異なっている。Ｐ型ＭＯＳトランジスタ１０４と１０９は高電位側電源に接続されている。また、Ｎ型ＭＯＳトランジスタ１０７と１１２は低電位側電源に接続されている。抵抗１０５と１０６は、Ｐ型ＭＯＳトランジスタ１０４とＮ型ＭＯＳトランジスタ１０７の間に直列に接続され、抵抗１１０と１１１は、Ｐ型ＭＯＳトランジスタ１０９とＮ型ＭＯＳトランジスタ１１２の間に直列に接続されている。抵抗１０５と１０６の接続ノードと、抵抗１１０と１１１の接続ノードは、入力端子１０３に接続されている。制御端子１１３は、直接Ｎ型ＭＯＳトランジスタ１０７のゲートに接続され、インバータ回路１０８を介してＰ型ＭＯＳトランジスタ１０４のゲートに接続されている。また、制御端子１１４は、直接Ｎ型ＭＯＳトランジスタ１０１２ゲートに接続され、インバータ回路１１５を介してＰ型ＭＯＳトランジスタ１０９のゲートに接続されている。
【００６０】
これにより、制御端子１１３が高電位になるとＮ型ＭＯＳトランジスタ１０７及びＰ型ＭＯＳトランジスタ１０４がオン状態となり、抵抗１０５、１０６は入力端子１０３に対して第１テブナン終端回路を形成する。また、制御端子１１４，抵抗１１１，１１２、Ｐ型ＭＯＳトランジスタ１０９、Ｎ型ＭＯＳトランジスタ１１２、インバータ回路１１３も上記と同様に構成されており、制御端子１１４が高電位になるとＮ型ＭＯＳトランジスタ１１２とＰ型ＭＯＳトランジスタ１０９がオン状態となり、抵抗１１０，１１１は入力端子１１１に対して第２テブナン終端回路を形成する。ここで第１テブナン終端回路と第２テブナン終端回路は入力端子１０３に対して並列に接続されている。終端回路１０２’は、制御端子１１３，１１４への制御電圧の与え方で第１および第２の終端回路のオン／オフを制御でき、入力端子１０３に対する終端抵抗値を変更することができる。即ち、第１および第２の終端回路の一方をオンする状態と、第１および第２の終端回路の両方をオンする状態と３とおりのオン状態が存在する。これにより、使用される線路のインピーダンスに合わせて最適な抵抗値を選択することができる。
これによりパッケージ基板１２に抵抗を搭載しなくとも上段メモリチップ１４−２の終端抵抗回路１０２，１０２’の抵抗が配線Ｂ＋Ｃでの信号反射を緩和するので信号波形のリンギングを防止できる。尚、上記と同様に、図７に示されるメモリモジュールの場合には、全ての積層メモリ１０に終端抵抗回路１０２を設けてもよいが、先頭の積層メモリ１０としてのＤＲＡＭ１に終端抵抗回路１０２を設ければ十分である。
【００６１】
図２３は、本発明の第９実施形態によるメモリモジュールの構成を示す図である。第９実施形態のメモリモジュールは、図７に示されるメモリモジュールと同様の構成を有する。異なる点は、パッケージ基板１２−１に抵抗器２７を搭載する代わりにメモリコントローラ３１と終端抵抗３２の間に敷設されたスタブレス配線から、各積層メモリ１０としてのＤＲＡＭに接続するための分岐配線中に抵抗１２０が挿入されている点にある。この抵抗は上記分岐配線を介してパッケージ内の配線Ｂ＋Ｃにつながっている。このため、上記抵抗は上記分岐配線及び配線Ｂ＋Ｃでの信号反射に対してダンピング抵抗として作用し、信号波形のリンギングを防止できる。尚、抵抗１２０は全ての積層メモリ１０に設けてもよいが、先頭の積層メモリ１０としてのＤＲＡＭ１に設ければ十分である。
【００６２】
図２４は、本発明の第１０実施形態によるメモリモジュールの構成を示す図である。第１０実施形態は、第８実施形態のメモリモジュールとは、パッケージ基板１２−１に終端抵抗回路１０２を搭載する変わりに、入力端子にキャパシタ１３０が形成されたメモリチップが上段メモリチップ１４−２として使用されている点で異なる。第１０実施形態のメモリモジュールの他の構成要素は、第８実施形態のメモリモジュールのそれらと同様である。
キャパシタ１２２は２ｐＦ程度の容量を有し、配線Ｂ＋Ｃでの信号反射に対してダンピングインピーダンスとして作用し、信号波形のリンギングを防止する。尚、キャパシタ１３０は全ての積層メモリ１０に設けてもよいが、先頭の積層メモリ１０としてのＤＲＡＭ１に設ければ十分である。
また、第１０実施形態では、キャパシタ１３０が上段メモリチップ１４−２の内部に形成されているが、異なる場所にキャパシタがもうけられてもよい。例えば、図示しないが、上段メモリチップ１４−２の外部の入力端にもうけられてよいことは、当業者には明らかであろう。
【００６３】
以上に説明したように、本発明によれば、ダンピングインピーダンス（抵抗、キャパシタ）を信号の伝送路に設けることにより、反射信号によるリンギングを防止することができる。
【図面の簡単な説明】
【００６４】
【図１】従来の積層メモリの構成を示す図である。
【図２】従来の積層メモリを高速伝送用メモリモジュールに用いた場合の配線トポロジを示す図である。
【図３】本発明の第１実施形態に係る積層型半導体装置の構成を示す図である。
【図４】本発明の第１実施形態に係る積層メモリの下段パッケージ基板の配線例の概略を示す図である。
【図５】本発明の第１実施形態に係る積層メモリの上段パッケージ基板の配線例の概略を示す図である。
【図６】本発明の第１実施形態に係る積層メモリの下段パッケージ基板の配線パターンを示す図である。
【図７】本発明実施形態に係る高速伝送メモリモジュールに積層メモリを適用した例を示す図である。
【図８】高速伝送メモリモジュールに従来の積層メモリを使用した場合のシミュレーション波形を示した図である。
【図９】高速伝送メモリモジュールの一部に本発明の第１実施形態に係る積層メモリを使用した場合のシミュレーション波形を示した図である。
【図１０】高速伝送メモリモジュールの全ての積層メモリに本発明の第１実施形態に係る積層メモリを使用した場合のシミュレーション波形を示した図である（全デバイス）。
【図１１】本発明の第２実施形態に係る積層型半導体装置の構成を示す図である。
【図１２】本発明の第２実施形態に係る積層メモリの下段パッケージ基板の配線パターンを示す図である。
【図１３】高速伝送メモリモジュールの一部に本発明の第２実施形態に係る積層メモリを使用した場合のシミュレーション波形を示した図である。
【図１４】高速伝送メモリモジュールの全てのメモリに本発明の第２実施形態に係る積層メモリを使用した場合のシミュレーション波形を示した図である。
【図１５】本発明の第３実施形態に係る積層型半導体装置の構成を示す図である。
【図１６】本発明の第４実施形態に係る積層型半導体装置の構成を示す図である。
【図１７】本発明の第５実施形態に係る積層型半導体装置の構成を示す図である。
【図１８】本発明の第６実施形態に係る積層型半導体装置の構成を示す図である。
【図１９】本発明の第７実施形態に係る積層型半導体装置の構成を示す図である。
【図２０】本発明の第８実施形態に係る積層型半導体装置の構成を示す図である。
【図２１】本発明の第８実施形態に係る積層型半導体装置の変形例の構成を示す図である。
【図２２】本発明の第８実施形態に係る積層型半導体装置の変形例の構成を示す図である。
【図２３】本発明の第９実施形態によるメモリモジュールの構成を示す図である。
【図２４】本発明の第１０実施形態に係る積層型半導体装置の構成を示す図である。
【符号の説明】
【００６５】
１０  積層メモリ
１１  メモリモジュール基板
１２、１２−１、１２−２  パッケージ基板
１３  フレキシブルテープ基板
１４、１４−１、１４−２  メモリチップ
１６  ボール端子
１７  接続用ボール
１８、１８−１、１８−２  チップパッド
２１、２１−１、２１−２  グランド層
２２  外部配線
２４、２４−１、２４−２  ビア
２５  ビア
２７  抵抗器
２８  ボンディング用ランド
３０  バス配線
３１  コントローラ
３２  終端回路
３４  スタブレス配線信号領域
３５  開口部
３６  データ信号配線
３７  引き出し線
３８  グランドプレーン
４１、４１−１、４１−２  ランド
５０  印刷抵抗
５１  抵抗体
５２  電極
５３  配線パターン
５４  基板
１０５〜１１１  抵抗
１３０  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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