(57)【要約】  【課題】  チップ面積の縮小化等を可能とするＩ／Ｏセル等を提供する。  【解決手段】  Ｉ／Ｏセル６１は、第１保護素子サブブロック１１、第２保護素子サブブロック１２、第１駆動素子サブブロック１３、第２駆動素子サブブロック１４、第１制御素子サブブロック１５、及び、第２制御素子サブブロック１６を含んでいる。第１駆動素子サブブロック１３、第１保護素子サブブロック１１、第２保護素子サブブロック１２、及び、第２駆動素子サブブロック１４は、第１の方向に沿って配列されている。第１制御素子サブブロック１５は、第１の方向と交差する第２の方向において第１保護素子サブブロック１１に隣接するように配置され、第２制御素子サブブロック１６は、第２の方向において第２保護素子サブブロック１２に隣接するように配置されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
保護素子ブロックを構成する第１群のサブブロックと、
駆動素子ブロックを構成する第２群のサブブロックと、
を具備する、Ｉ／Ｏセル。
【請求項２】
制御素子ブロックを構成する第３群のサブブロックを更に具備する、請求項１記載のＩ／Ｏセル。
【請求項３】
前記第１〜第３群のサブブロックが同一の形状及びサイズを有する、請求項１又は２記載のＩ／Ｏセル。
【請求項４】
凸状の形状を有する、請求項１〜３のいずれか１項に記載のＩ／Ｏセル。
【請求項５】
前記第２群及び第３群のサブブロックが、第１の方向に沿って配列され、
前記第１群のサブブロックが、前記第１の方向と交差する第２の方向において前記第２群及び／又は第３群のサブブロックと隣接するように前記第１の方向に沿って配列されている、請求項４記載のＩ／Ｏセル。
【請求項６】
前記第１群及び第２群のサブブロックが、第１の方向に沿って配列され、
前記第３群のサブブロックが、前記第１の方向と交差する第２の方向において前記第１群及び／又は第２群のサブブロックと隣接するように前記第１の方向に沿って配列されている、請求項４記載のＩ／Ｏセル。
【請求項７】
請求項１〜６のいずれか１項に記載のＩ／Ｏセルが半導体チップ上に形成されている、半導体装置。
【請求項８】
凸部が前記半導体チップの辺縁部の方向を向いている請求項５記載のＩ／Ｏセルと凸部が前記半導体チップの中心部の方向を向いている請求項６記載のＩ／Ｏセルが隣接して形成されている、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｉ／Ｏセルに関する。さらに、本発明は、そのようなＩ／Ｏセルを具備する半導体装置に関する。
【背景技術】
【０００２】
集積回路が形成されたシリコン等の半導体チップを含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル（以下、Ｉ／Ｏセルという）がチップの外縁部に配置される場合がある。この場合、これらＩ／Ｏセルよりさらに外周となる部分に、外部回路と電気的に接続するための電極としてのパッドが配置されることがある。各パッドは、対応するＩ／Ｏセルと電気的に接続される。Ｉ／Ｏセルは、半導体チップ内に形成された集積回路と外部回路とを接続するための回路を含む。
例えば、半導体装置をゲートアレイにより設計する場合、予めアレイ状に配列した基本セル同士を、ユーザが設計した回路に対応した配線により接続することで、所望の機能を有する集積回路を実現する。その際、半導体チップ外縁部には、同様に予め配列されたＩ／Ｏセルと、上述した基本セルとを配線により接続し、当該接続したＩ／Ｏセルは、対応するパッドを介して外部回路とのインタフェース動作を行う。
【０００３】
図８に、このような従来の半導体装置のチップのレイアウトの一例を示す。この半導体装置３１はシリコン等の半導体チップ３２を含み、半導体チップ３２は、コアトランジスタ領域３３、Ｉ／Ｏセル配置領域３４、及び、パッド配置領域３５を有する。
コアトランジスタ領域３３は、例えばゲートアレイの場合、基本セルがアレイ状に配列される領域である。各基本セルは、個々の機能を有しており、配線により互いに接続することで所与の機能を有する動作回路が構成される。
【０００４】
Ｉ／Ｏセル配置領域３４は、コアトランジスタ領域３３の外周に沿って設けられおり、半導体チップ３２の外部の回路とコアトランジスタ領域３３の動作回路とのインタフェース機能を備える入出力回路を含む複数のＩ／Ｏセル３６が配列される。
パッド配置領域３５は、Ｉ／Ｏセル配置領域３４の外周に沿って設けられており、半導体チップ３２の外部の回路とＩ／Ｏセル配置領域３４内の複数のＩ／Ｏセル３６とを電気的に接続するための電極としての複数のパッド３７が配列される。
【０００５】
図９は、Ｉ／Ｏセル３６の内部構成の概要を示す図である。図９に示すように、Ｉ／Ｏセル３６は、保護素子ブロック４１と、駆動素子ブロック４２と、制御素子ブロック４３とを具備する。
保護素子ブロック４１は、半導体チップ３４内に形成されている素子の静電破壊を防止し又はノイズを防止するためのブロックである。駆動素子ブロック４２は、電流又は電圧出力を駆動するためのブロックである。制御素子ブロック４３は、駆動素子ブロック４２の動作を制御するためのブロックである。なお、制御素子ブロック４３は、半導体メーカや製品により、Ｉ／Ｏセル３６に含まれる場合もあるが、コアトランジスタ領域３３に含まれる場合もある。
【０００６】
半導体装置３１と外部の回路との間の信号は、コアトランジスタ領域３３〜制御素子ブロック４３〜駆動素子ブロック４２〜保護素子ブロック４１〜パッド３７という経路を経て送受信される。そのため、従来のＩ／Ｏセル３６においては、図９に示すように、保護素子ブロック４１、駆動素子ブロック４２、及び、制御素子ブロック４３が直線状に配置されており、その結果、Ｉ／Ｏセル３６の形状は矩形状となっている。そして、Ｉ／Ｏセル３６は、図８に示すように、短手方向が半導体チップ３２の辺に平行且つ長手方向が半導体チップ３２の辺に垂直となるように配置されている。
【０００７】
図８に示す従来の半導体装置３１においては、半導体チップ３２のコアトランジスタ領域３３の面積とＩ／Ｏセル配置領域３４の面積の比が適正でなく、Ｉ／Ｏセル配置領域３４の面積を小さくすることが望ましい。そこで、半導体チップ３２のコアトランジスタ領域３３の面積とＩ／Ｏセル配置領域３４の面積の比を適正にするため、Ｉ／Ｏセル３６の内部の構造を組替え、Ｉ／Ｏセル３６のレイアウトを変更することにより、Ｉ／Ｏセル配置領域３４の面積を小さくすることを実現していた。すなわち、半導体装置の製品毎にＩ／Ｏセルを再作成する必要があった。このようにＩ／Ｏセルを半導体装置の製品毎に再作成することによる不具合を回避するための検証及び作成期間を多く必要としていた。
【０００８】
一方、半導体装置において、内部のコアトランジスタ領域を変更することなく、チップ面積の縮小化、将来の多機能化に対応した多ピン化が望まれている。このような事情に鑑み、本出願人は、チップ面積の縮小化等が可能な半導体装置を提案した（例えば、特許文献１、２参照）。
【０００９】
特許文献１には、所与の外部装置と電気的に接続される半導体装置であって、チップの外縁部からチップコア部に向けてその長手方向がそれぞれ外縁部と平行になるように少なくとも２段以上配列され、外部装置との間の電気的なインタフェース機能を有するＩ／Ｏセルを含むことを特徴とする半導体装置等が掲載されている。
また、特許文献２には、複数のＩ／Ｏセルを含み、Ｉ／Ｏセルを介して所与の外部装置と電気的に接続される半導体装置であって、Ｉ／Ｏセルは、半導体装置の第１の辺に沿って配列され、Ｉ／Ｏセルの長辺は第１の辺と平行であり、Ｉ／Ｏセルの短辺は第１の辺と直交する半導体装置の第２の辺と平行であることを特徴とする半導体装置等が掲載されている。
【００１０】
しかしながら、特許文献１、２は、Ｉ／Ｏセルをその長手方向がチップの外縁部又は辺と平行になるように配置した半導体装置等に関するものであり、Ｉ／Ｏセルの内部ブロック構成に関するものではない。
【００１１】
【特許文献１】特開２００２−１５１５９０号公報
【特許文献２】特開２００３−３１８２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、上記の点に鑑み、本発明は、チップ面積の縮小化等を可能とするＩ／Ｏセルを提供することを目的とする。また、本発明はそのようなＩ／Ｏセルを具備する半導体装置を提供することを更なる目的とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するため、本発明に係るＩ／Ｏセルは、保護素子ブロックを構成する第１群のサブブロックと、駆動素子ブロックを構成する第２群のサブブロックとを具備する。
【００１４】
このＩ／Ｏセルにおいて、制御素子ブロックを構成する第３群のサブブロックを更に具備することとしても良いし、第１〜第３群のサブブロックが同一の形状及びサイズを有することとしても良いし、凸状の形状を有することとしても良い。
【００１５】
また、第２群及び第３群のサブブロックが、第１の方向に沿って配列され、第１群のサブブロックが、第１の方向と交差する第２の方向において第２群及び／又は第３群のサブブロックと隣接するように第１の方向に沿って配列されていることとしても良い。
【００１６】
また、第１群及び第２群のサブブロックが、第１の方向に沿って配列され、第３群のサブブロックが、第１の方向と交差する第２の方向において第１群及び／又は第２群のサブブロックと隣接するように第１の方向に沿って配列されていることとしても良い。
【００１７】
また、本発明に係る半導体装置は、本発明に係るＩ／Ｏセルが半導体チップ上に形成されていることを特徴とする。
【００１８】
この半導体装置において、凸部が半導体チップの辺縁部の方向を向いているＩ／Ｏセルと凸部が半導体チップの中心部の方向を向いているＩ／Ｏセルが隣接して形成されていることとしても良い。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体装置の概要を示す図である。この半導体装置１は、シリコン等の半導体チップ２を含んでおり、半導体チップ２は、コアトランジスタ領域３と、Ｉ／Ｏセル配置領域４と、パッド配置領域５とを有している。
【００２０】
コアトランジスタ領域３は、例えばゲートアレイの場合、基本セルがアレイ状に配列されており、これら基本セル同士を配線層により接続することによって、ユーザによって設計された所与の機能を有する動作回路が構成される。
Ｉ／Ｏセル配置領域４は、コアトランジスタ領域３の外周に沿って設けられており、半導体チップ２の外部の回路とコアトランジスタ領域３の動作回路とのインタフェース機能を備える入力回路、出力回路、及び／又は、入出力回路を含む複数のＩ／Ｏセル６が配列されている。
【００２１】
パッド配置領域５は、Ｉ／Ｏセル配置領域４の外周に沿って設けられており、半導体チップ２の外部の回路とＩ／Ｏセル配置領域４内の複数のＩ／Ｏセル６とを電気的に接続するための電極としての複数のパッド７が配列されている。
図１に示すように、この半導体装置１において、半導体チップ２のＩ／Ｏセル配置領域４内に配列されている複数のＩ／Ｏセル６は、凸状の形状を有している。そして、凸部が半導体チップ２の外縁部の方向を向いているＩ／Ｏセルと凸部が半導体チップ２の内部（コアトランジスタ領域３）の方向を向いているＩ／Ｏセルとが交互に配置されており、各Ｉ／Ｏセルは、隣接するＩ／Ｏセルと係合している。
【００２２】
図２は、半導体装置１の領域８の部分を拡大した様子を示す図である。図２に示すように、Ｉ／Ｏセル６１は、凸部が半導体チップ２のコアトランジスタ領域３の方向を向くように配置されている。Ｉ／Ｏセル６１の図２中の右側に隣接して配置されているＩ／Ｏセル６２は、凸部が半導体チップ２のパッド配置領域５の方向を向くように配置されており、Ｉ／Ｏセル６１と係合している。Ｉ／Ｏセル６２の図２中の右側に隣接して配置されているＩ／Ｏセル６３は、凸部が半導体チップ２のコアトランジスタ領域３の方向を向くように配置されており、Ｉ／Ｏセル６２と係合している。
これらＩ／Ｏセル６１〜６３は、第１保護素子サブブロック１１、第２保護素子サブブロック１２、第１駆動素子サブブロック１３、第２駆動素子サブブロック１４、第１制御素子サブブロック１５、及び、第２制御素子サブブロック１６をそれぞれ含んでいる。
【００２３】
第１保護素子サブブロック１１と第２保護素子サブブロック１２との対は、従来の保護素子ブロック４１（図９参照）に相当するものである。すなわち、第１保護素子サブブロック１１及び第２保護素子サブブロック１２は、従来の保護素子ブロック４１（図９参照）を２つのサブブロックに分割したものに相当するものである。同様に、第１駆動素子サブブロック１３と第２駆動素子サブブロック１４との対は、従来の駆動素子ブロック４２（図９参照）に相当するものであり、第１制御素子サブブロック１５と第２制御素子サブブロック１６との対は、従来の制御素子ブロック４３（図９参照）に相当するものである。
【００２４】
Ｉ／Ｏセル６１内には、図２中の上方左側から上方右側に向かって、第１駆動素子サブブロック１３、第１保護素子サブブロック１１、第２保護素子サブブロック１２、及び、第２駆動素子サブブロック１４が配列されている。Ｉ／Ｏセル６１内の第１保護素子サブブロック１１の図２中下方には、第１制御素子サブブロック１５が隣接して配置されており、第２保護素子サブブロック１２の図２中下方には、第２制御素子サブブロック１６が隣接して配置されている。その結果、Ｉ／Ｏセル６１は、図２中の下方（コアトランジスタ領域３方向）に向かって凸状の形状を有している。
なお、Ｉ／Ｏセル６３内にも、第１保護素子サブブロック１１、第２保護素子サブブロック１２、第１駆動素子サブブロック１３、第２駆動素子サブブロック１４、第１制御素子サブブロック１５、及び、第２制御素子サブブロック１６が、Ｉ／Ｏセル６１内と同様に配置されている。
【００２５】
Ｉ／Ｏセル６２内には、図２中の下方左側から下方右側に向かって、第１制御素子サブブロック１５、第１駆動素子サブブロック１３、第２駆動素子サブブロック１４、及び、第２制御素子サブブロック１６が配列されている。Ｉ／Ｏセル６２内の第１駆動素子サブブロック１３の図２中上方には、第１保護素子サブブロック１１が隣接して配置されており、第２駆動素子サブブロック１４の図２中上方には、第２保護素子サブブロック１２が隣接して配置されている。その結果、Ｉ／Ｏセル６２は、図２中の上方（パッド配置領域５方向）に向かって凸状の形状を有している。
【００２６】
図３は、Ｉ／Ｏセル６１の配線層を示す図である。図３に示すように、Ｉ／Ｏセル６１の第１の配線層には、図３中の水平方向に延びている配線Ｈ１〜Ｈ２０が形成されている。さらに、Ｉ／Ｏセル６１の第２の配線層には、図３中の垂直方向に延びている配線Ｖ１〜Ｖ２０が形成されている。
【００２７】
半導体装置１と外部の回路との間の信号は、コアトランジスタ領域３〜第１、第２制御素子サブブロック１５、１６〜第１、第２駆動素子サブブロック１３、１４〜第１、第２保護素子ブロック１１、１２〜パッド７という経路を経て送受信される。そのため、例えば、第１制御素子サブブロック１５と第１駆動素子サブブロック１３とを電気的に接続する必要が生ずる場合がある。
このような場合、例えば、図３に示すように、配線Ｖ６と配線Ｈ１０との交点にビアを形成し、さらに、配線Ｖ６と第１制御素子サブブロック１５とを接続するコンタクト２２及び配線Ｈ１０と第１駆動素子サブブロック１３とを接続するコンタクト２３を形成することにより、第１制御素子サブブロック１５と第１駆動素子サブブロック１３とを電気的に接続することができる。同様にして、任意のサブブロック間を電気的に接続することが可能である。
【００２８】
以上説明したように、本実施形態においては、従来の保護素子ブロック４１（図９参照）に相当する回路を第１保護素子サブブロック１１及び第２保護素子サブブロック１２で、従来の駆動素子ブロック４２（図９参照）に相当する回路を第１駆動素子サブブロック１３及び第２駆動素子サブブロック１４で、従来の制御素子ブロック４３（図９参照）に相当する回路を第１制御素子サブブロック１５及び第２制御素子サブブロック１６で、それぞれ構成することで、Ｉ／Ｏセル６の形状を凸状とすることができる。これにより、Ｉ／Ｏセル配置領域４を縮小することができ、図１に示すように、半導体チップ２のサイズを従来の半導体チップ３２のサイズよりも小さくすることができる。図１において、Ｉ／Ｏセル配置領域３４とコアトランジスタ領域３３との面積比を１：ｎとし、図８において、Ｉ／Ｏセル配置領域４とコアトランジスタ領域３との面積比を１：ｍとすると、ｍ＞ｎとなる。
【００２９】
なお、本実施形態においては、従来の保護素子ブロック４１、駆動素子ブロック４２、及び、制御素子ブロック４３（図９参照）に相当する回路を２つのサブブロックでそれぞれ構成することとしているが、３つ以上のサブブロックでそれぞれ構成することとしても良い。
【００３０】
また、第１保護素子サブブロック１１、第２保護素子サブブロック１２、第１駆動素子サブブロック１３、第２駆動素子サブブロック１４、第１制御素子サブブロック１５、及び、第２制御素子サブブロック１６を同一の形状及びサイズとすると、より好適である。
また、図１〜図３に示すＩ／Ｏセル６の形状は一例であり、図４〜図７に示すＩ／Ｏセル６４〜６９のほか、種々の形状とすることもできる。
【００３１】
また、製品等によっては制御素子がコアトランジスタ領域３内に配置される場合があるが、その場合には、Ｉ／Ｏセルが第１保護素子サブブロック１１、第２保護素子サブブロック１２、第１駆動素子サブブロック１３、及び、第２駆動素子サブブロック１４を含むこととすれば良い。
【００３２】
また、半導体装置の設計時において、Ｉ／Ｏセル６１、６２、６３、…をセルライブラリ内に用意しておき、レイアウトすることとしても良いし、第１保護素子サブブロック１１、第２保護素子サブブロック１２、第１駆動素子サブブロック１３、第２駆動素子サブブロック１４、第１制御素子サブブロック１５、及び、第２制御素子サブブロック１６をそれぞれセルとしてセルライブラリ内に用意しておき、レイアウトすることとしても良い。
【００３３】
また、例えば、図１に示すＩ／Ｏセル配置領域４の角部等において、Ｉ／Ｏセル６を配置できない隙間等が生じた場合に、補間用のスペーサブロックを配置することとしても良い。
【産業上の利用可能性】
【００３４】
本発明は、Ｉ／Ｏセルにおいて利用可能である。このＩ／Ｏセルは、半導体装置において、外部の回路との間の入出力回路として利用可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係る半導体装置の概要を示す図。
【図２】図１の領域８を拡大した様子を示す図。
【図３】図２のＩ／Ｏセル６１の配線層を示す図。
【図４】本発明の実施形態に係るＩ／Ｏセルを示す図。
【図５】本発明の実施形態に係るＩ／Ｏセルを示す図。
【図６】本発明の実施形態に係るＩ／Ｏセルを示す図。
【図７】本発明の実施形態に係るＩ／Ｏセルを示す図。
【図８】従来の半導体装置の概要を示す図。
【図９】図８のＩ／Ｏセル３６の内部構成を示す図。
【符号の説明】
【００３６】
１、３１  半導体装置、２、３２  半導体チップ、３、３３  コアトランジスタ領域、４、３４  Ｉ／Ｏセル配置領域、５、３５  パッド配置領域、６、６１、６２、…、３６  Ｉ／Ｏセル、７、３７  パッド、１１  第１保護素子サブブロック、１２  第２保護素子サブブロック、１３  第１駆動素子サブブロック、１４  第２駆動素子サブブロック、１５  第１制御素子サブブロック、１６  第２制御素子サブブロック、２１  ビア、２２、２３  コンタクト、４１  保護素子ブロック、４２  駆動素子ブロック、４３  制御素子ブロック、Ｈ１、Ｈ２、…、Ｖ１、Ｖ２、…  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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