(57)【要約】【課題】  電気的特性に優れた半導体装置を提供する。また、低温でゲートリーク電流量を小さくすることのできる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１の上には、第１の絶縁膜５と、窒素を含む第２の絶縁膜６とからなるゲート絶縁膜が形成されている。また、ゲート絶縁膜の上にはゲート電極８が形成されている。そして、ゲート絶縁膜およびゲート電極８の側壁部には、第２の絶縁膜６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜１１が形成されており、第２の絶縁膜６とシリコン酸窒化膜１１が接触するゲート電極８の下端部付近での窒素濃度は周囲の窒素濃度よりも高くなっている。第２の絶縁膜６は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましく、シリコン酸窒化膜１１は、第２の絶縁膜６に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含むことが好ましい。【選択図】      図７
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【特許請求の範囲】
【請求項１】
シリコン基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備えた半導体装置において、
前記ゲート絶縁膜は窒素を含む第１の絶縁膜を有し、該第１の絶縁膜の上に前記ゲート電極が形成されていて、
前記ゲート絶縁膜および前記ゲート電極の側壁部には、前記第１の絶縁膜に含まれる窒素濃度よりも高濃度の窒素を含む第２の絶縁膜が形成されており、
前記第１の絶縁膜と前記第２の絶縁膜が接触する前記ゲート電極の下端部付近での窒素濃度が周囲の窒素濃度よりも高くなっていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含む請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁膜は、前記第１の絶縁膜に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含む請求項１または２に記載の半導体装置。
【請求項４】
前記シリコン基板と前記ゲート絶縁膜との間にシリコン酸化膜が形成されている請求項１〜３に記載の半導体装置。
【請求項５】
前記第１の絶縁膜はシリコン酸窒化膜である請求項１〜４に記載の半導体装置。
【請求項６】
前記第１の絶縁膜は高誘電率絶縁膜であり、
前記ゲート電極はメタルゲート電極である請求項１〜４に記載の半導体装置。
【請求項７】
前記高誘電率絶縁膜は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ストロンチウム、チタン、タングステンおよびタンタルよりなる群から選ばれる少なくとも１つの元素の酸化物に窒素を添加した材料からなる膜である請求項６に記載の半導体装置。
【請求項８】
前記高誘電率絶縁膜は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ストロンチウム、チタン、タングステンおよびタンタルよりなる群から選ばれる少なくとも１つの元素の酸化物からなる膜と、該酸化物に窒素を添加した材料からなる膜との積層膜である請求項６に記載の半導体装置。
【請求項９】
前記第２の絶縁膜はシリコン酸窒化膜である請求項１〜８に記載の半導体装置。
【請求項１０】
半導体基板の上方に窒素含有絶縁膜を形成する工程と、
前記窒素含有絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記窒素含有絶縁膜を加工する工程と、
５００℃以下の温度におけるプラズマ酸化によって、少なくとも前記ゲート電極および前記窒素含有絶縁膜の側壁部に第１の酸化膜を形成する工程と、
５００℃以下の温度におけるプラズマ窒化によって、前記窒素含有絶縁膜に含まれる窒素濃度よりも高濃度の窒素を前記第１の酸化膜に添加する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記窒素を添加する工程の後に、熱処理によって前記半導体基板と前記窒素含有絶縁膜との間に第２の酸化膜を形成する工程をさらに有する請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より詳細には、ゲートリーク電流量を低減することのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、高集積化に対応するためにトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。ゲート絶縁膜を薄膜化するとシリコン基板中に形成される空乏層の制御が容易となるので、ＭＯＳＦＥＴの短チャネル効果を抑制できるようになる。
【０００３】
現在、テクノロジーノードが１３０ｎｍ以降であるデバイスでは、シリコン酸化膜換算膜厚（または、等価酸化膜厚（ＥＯＴ，ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ））で２ｎｍ以下にすることが要求されている。また、さらに微細化が進み、９０ｎｍや６５ｎｍのテクノロジーノードとなった場合には、より薄い膜厚のゲート絶縁膜とすることが必要とされる。
【０００４】
しかし、シリコン酸化膜（ＳｉＯ２膜）をゲート絶縁膜として用いる従来の構造では、膜厚が１．５ｎｍ以下になると、キャパシタに流れるリーク電流が増加してしまう。このため、高速動作の実現は可能となるものの、その一方で低消費電力化を図ることが困難になり、また、電荷を蓄積するというキャパシタ本来の動作もできなくなるという問題があった。
【０００５】
こうした問題に対しては、シリコン酸化膜（ｋ＝３．９）よりも高い比誘電率を有する材料からなる膜（高誘電率絶縁膜；以下、Ｈｉｇｈ−ｋ膜と称する。）をゲート絶縁膜として用いることが提案されている。一般に、比誘電率が高くなると電荷蓄積量が多くなるので、ゲート容量が同じである場合には、Ｈｉｇｈ−ｋ膜を用いることによってシリコン酸化膜よりも物理的膜厚を厚くすることが可能になる。すなわち、Ｈｉｇｈ−ｋ膜をゲート絶縁膜として用いることによって、キャパシタのリーク電流が増加するのを抑制することができる。
【０００６】
一方、従来より、ゲート電極の加工を終えた後に、エッチングにより受けた膜のダメージを回復し、ゲート電極の端部で起きやすいゲートリーク電流量を小さくすることを目的として、熱処理（後酸化）によって全面にゲート後酸化膜を形成する方法が知られている（例えば、特許文献１参照。）。後酸化は、例えば、１，０００℃程度の温度によるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）によって、膜厚２．０ｎｍ程度のシリコン酸化膜を形成する工程とすることができる。
【０００７】
また、ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ２膜）を用いた場合には、ゲート電極端部の近傍にあるシリコン酸化膜に窒素を導入することによって、トランジスタの信頼性を高める方法も開示されている（例えば、特許文献２参照。）。
【０００８】
【特許文献１】特開２００１−１５７４８号公報
【特許文献２】特開平１１−９７６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ゲート長が３５ｎｍとなる６５ｎｍのテクノロジーノードを有するデバイスや、これより微細なゲート長を持つデバイスでは、従来の高温による後酸化を行うと、ゲート・バーズビークによってソース・ドレイン領域の端部におけるゲート電界が弱められて、トランジスタ特性が低下するという問題があった。
【００１０】
また、後酸化を行うと、ゲート絶縁膜中に含まれる窒素がゲート・バーズビーク中に再分布して、ゲート電極端部における実効窒素濃度がゲート絶縁膜中よりも低くなる。このため、ゲートリーク電流を抑制する効果が低下するという問題もあった。これに対して、ゲート・バーズビークにおける絶縁耐圧を向上させるためにさらに高温で熱処理を行うと、ＰＭＯＳのゲート電極中から半導体基板中にボロン（Ｂ）が染み出すという問題が生じる。
【００１１】
一方、トランジスタの信頼性を高めるためにゲート絶縁膜に窒素を注入する方法は、注入深さの制御と、ゲート電極から半導体基板への不純物の漏れとを考慮すると、実膜厚が２ｎｍを下回るゲート絶縁膜では適用は非常に困難といえる。
【００１２】
また、物理的膜厚の大きいＨｉｇｈ−ｋ膜を用いた場合であっても、スケーリングによるゲートリーク電流の増大を避けることはできない。このため、Ｈｉｇｈ−ｋ膜上にメタルゲート電極を設けたトランジスタでは、ポリシリコンからなるゲート電極を用いた場合に比べて、より低温でダメージの回復を行うことが必要となる。したがって、今後、さらに低温でゲートリーク電流量を小さくできるプロセスの開発が求められている。
【００１３】
本発明はこのような問題点に鑑みてなされたものである。すなわち、本発明の目的は、電気的特性に優れた半導体装置を提供することにある。
【００１４】
また、本発明の目的は、低温でゲートリーク電流量を小さくすることのできる半導体装置の製造方法を提供することにある。
【００１５】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、シリコン基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを備えた半導体装置において、ゲート絶縁膜は窒素を含む第１の絶縁膜を有し、この第１の絶縁膜の上にゲート電極が形成されていて、ゲート絶縁膜およびゲート電極の側壁部には、第１の絶縁膜に含まれる窒素濃度よりも高濃度の窒素を含む第２の絶縁膜が形成されており、第１の絶縁膜と第２の絶縁膜が接触するゲート電極の下端部付近での窒素濃度が周囲の窒素濃度よりも高くなっていることを特徴とするものである。
【００１７】
本発明の半導体装置において、第１の絶縁膜は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましい。また、第２の絶縁膜は、第１の絶縁膜に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含むことが好ましい。
【００１８】
本発明の半導体装置においては、シリコン基板とゲート絶縁膜との間にシリコン酸化膜が形成されていることが好ましい。
【００１９】
本発明の半導体装置において、第１の絶縁膜はシリコン酸窒化膜とすることができる。また、第１の絶縁膜を高誘電率絶縁膜とし、ゲート電極をメタルゲート電極とすることもできる。この場合、高誘電率絶縁膜は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ストロンチウム、チタン、タングステンおよびタンタルよりなる群から選ばれる少なくとも１つの元素の酸化物に窒素を添加した材料からなる膜とすることができる。また、高誘電率絶縁膜は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ストロンチウム、チタン、タングステンおよびタンタルよりなる群から選ばれる少なくとも１つの元素の酸化物からなる膜と、この酸化物に窒素を添加した材料からなる膜との積層膜とすることもできる。
【００２０】
本発明の半導体装置において、第２の絶縁膜はシリコン酸窒化膜とすることができる。
【００２１】
本発明の半導体装置の製造方法は、半導体基板の上方に窒素含有絶縁膜を形成する工程と、この窒素含有絶縁膜の上にゲート電極を形成する工程と、このゲート電極をマスクとして窒素含有絶縁膜を加工する工程と、５００℃以下の温度におけるプラズマ酸化によって、少なくともゲート電極および窒素含有絶縁膜の側壁部に第１の酸化膜を形成する工程と、５００℃以下の温度におけるプラズマ窒化によって、窒素含有絶縁膜に含まれる窒素濃度よりも高濃度の窒素を第１の酸化膜に添加する工程とを有することを特徴とするものである。
【００２２】
本発明の半導体装置の製造方法は、窒素を添加する工程の後に、熱処理によって半導体基板と窒素含有絶縁膜との間に第２の酸化膜を形成する工程をさらに有することができる。
【００２３】
本発明の半導体装置の製造方法において、窒素含有絶縁膜は、５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましい。また、窒素を添加する工程は、窒素含有絶縁膜に含まれる窒素濃度の１．１倍〜２．０倍の窒素を第１の酸化膜に添加する工程とすることが好ましい。
【発明の効果】
【００２４】
この発明は以上説明したように、ゲート電極の下端部付近での窒素濃度が周囲の窒素濃度よりも高くなることを特徴とするので、ゲートリーク電流量を低減して、電気的特性に優れた半導体装置とすることができる。
【００２５】
また、本発明によれば、５００℃以下の温度におけるプラズマ酸化によって、少なくともゲート電極および窒素含有絶縁膜の側壁部に第１の酸化膜を形成した後に、５００℃以下の温度におけるプラズマ窒化によって、窒素含有絶縁膜に含まれる窒素濃度よりも高濃度の窒素を第１の酸化膜に添加するので、ゲート・バーズビークを比較的小さくして、ソース・ドレイン領域の端部でのゲート電界に与える影響を小さくすることができる。また、ＰＭＯＳのゲート電極中から半導体基板中にボロン（Ｂ）が染み出すのを防ぐこともできる。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置は、シリコン基板の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを備えた半導体装置において、ゲート絶縁膜は窒素を含む第１の絶縁膜を有し、この第１の絶縁膜の上にゲート電極が形成されていて、ゲート絶縁膜およびゲート電極の側壁部には、第１の絶縁膜に含まれる窒素濃度よりも高濃度の窒素を含む第２の絶縁膜が形成されており、第１の絶縁膜と第２の絶縁膜が接触するゲート電極の下端部付近での窒素濃度が周囲の窒素濃度よりも高くなっていることを特徴とするものである。
【００２７】
以下、本発明の実施の形態を図面を参照して説明する。尚、便宜上、以下の実施の形態においては、ゲート絶縁膜を構成する絶縁膜を、下層から順に第１の絶縁膜、第２の絶縁膜と称する。この場合、上記の窒素を含む第１の絶縁膜は第２の絶縁膜に対応する。また、上記の高濃度の窒素を含む第２の絶縁膜は、実施の形態１，２においては、第１の酸化膜としてのゲート後酸化膜に窒素が添加された絶縁膜に対応する。
【００２８】
実施の形態１．
図１〜図１３を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において同じ符号を付した部分は同じものであることを示している。
【００２９】
まず、図１に示すように、半導体基板としてのシリコン基板１の表面に素子分離領域２を形成する。これにより、ＣＭＯＳトランジスタを構成するＮＭＯＳ領域とＰＭＯＳ領域とにシリコン基板１を区画する。その後、ＰＭＯＳ領域にＮウェル３を、ＮＭＯＳ領域にＰウェル４をそれぞれ形成する。
【００３０】
次に、シリコン基板１の上に第１の絶縁膜５を形成する。第１の絶縁膜５としては、例えばシリコン酸化膜を用いることができる。例えば、７５０℃程度の温度で５秒間加熱するＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）法によって、シリコン基板１の表面に膜厚０．９ｎｍ程度のシリコン酸化膜を形成することができる。尚、第１の絶縁膜５としてシリコン酸化膜以外の他の絶縁膜を用いてもよい。さらに、本実施の形態においては、第１の絶縁膜５はなくてもよい。
【００３１】
第１の絶縁膜５を形成した後は、この上に第２の絶縁膜６を形成する。これにより、図２に示す構造が得られる。尚、第１の絶縁膜５を設けない場合には、シリコン基板１の上に直接第２の絶縁膜６を形成することになる。
【００３２】
第２の絶縁膜６は窒素を含む絶縁膜であるとし、具体的にはシリコン酸窒化膜などを用いることができる。例えば、アルゴン（Ａｒ）と窒素（Ｎ２）の流量をそれぞれ１，０００ｓｃｃｍ、４０ｓｃｃｍとし、１３．５６ＭＨｚで１，５００Ｗの高周波電力を印加し、温度４００℃、圧力６．７Ｐａで１６秒間の成膜を行うことにより、ピーク時の窒素濃度が１０％程度であるシリコン酸窒化膜を形成することができる。
【００３３】
第２の絶縁膜６を形成した後は、この上に、ゲート電極材料膜としてのポリシリコン膜７を形成する（図３）。ポリシリコン膜７の膜厚は、例えば１００ｎｍ程度とすることができる。尚、ポリシリコン膜７以外の他のゲート電極材料膜を第２の絶縁膜６の上に形成してもよい。例えば、第２の絶縁膜６の上に、ゲルマニウム（Ｇｅ）を１５％〜２０％程度含むポリシリコンゲルマニウム膜を形成してもよい。この場合、ＰＭＯＳの空乏化を抑制する効果が得られるので、半導体装置の電気的パフォーマンスを向上させることができる。
【００３４】
次に、レジスト（図示せず）をマスクとして、Ｎウェル３上のポリシリコン膜７にボロン（Ｂ）をイオン注入する。不要となったレジストを剥離した後、同様の方法で、Ｐウェル４上のポリシリコン膜７にＰ（リン）をイオン注入する。その後、１，０００℃程度の温度で５秒間の熱処理を行って、注入した不純物の均一化と活性化を行う。
【００３５】
次に、フォトリソグラフィ法を用いて、ポリシリコン膜７、第２の絶縁膜６および第１の絶縁膜５を順次加工し、ゲート電極８およびゲート絶縁膜９を形成する（図４）。図４において、ゲート絶縁膜９は、第１の絶縁膜５と第２の絶縁膜６とからなる。尚、第１の絶縁膜５を設けない場合には、第２の絶縁膜６のみがゲート絶縁膜９となる。
【００３６】
ゲート電極８およびゲート絶縁膜９の加工を終えた後は、後酸化処理を行う。本発明においては、大きなゲート・バーズビークが形成されないようにするために、従来より低温で後酸化を行う。具体的には、低温でのプラズマ酸化によって、第１の酸化膜としてのゲート後酸化膜を形成する。この場合、プラズマ酸化は、５００℃以下の温度で行うことが好ましい。
【００３７】
例えば、アルゴン（Ａｒ）と酸素（Ｏ２）の流量をそれぞれ２，０００ｓｃｃｍ、３００ｓｃｃｍとし、１３．５６ＭＨｚで２，０００Ｗの高周波電力を印加し、温度４００℃、圧力２６７Ｐａで１３秒間の成膜を行うことによって、膜厚１．０ｎｍ程度のシリコン酸化膜（ゲート後酸化膜）１０を形成することができる（図５）。
【００３８】
後酸化の温度を低温とすることによって、ゲート・バーズビークを比較的小さくすることができるので、ソース・ドレイン領域の端部でのゲート電界に与える影響を小さくすることができる。また、ＰＭＯＳのゲート電極中から半導体基板中にボロン（Ｂ）が染み出すのを防ぐこともできる。
【００３９】
次に、ゲート後酸化膜中に窒素を添加する。本発明においては、低温のプラズマ窒化プロセスによって、第２の絶縁膜６中に含まれる窒素の濃度よりも高い濃度の窒素をシリコン酸化膜１０中に添加してシリコン酸窒化膜１１とする（図６）。この場合、プラズマ窒化は、５００℃以下の温度で行うことが好ましい。これにより、ゲート絶縁膜９およびゲート電極８の側壁部に、第２の絶縁膜６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜１１を形成することができる。
【００４０】
例えば、アルゴン（Ａｒ）と窒素（Ｎ２）の流量をそれぞれ２，０００ｓｃｃｍ、１５０ｓｃｃｍとし、１３．５６ＭＨｚで２，０００Ｗの高周波電力を印加し、温度４００℃、圧力１２７Ｐａで１００秒間のプラズマ窒化処理を行うことによって、ピーク時の窒素濃度が１５％程度の窒素を添加することができる。
【００４１】
窒素の添加を低温で行うことによって、後酸化の場合と同様に、ゲート・バーズビークを比較的小さくすることができる。したがって、ソース・ドレイン領域の端部でのゲート電界に与える影響を小さくして、トランジスタの特性が低下するのを防ぐことができる。また、ＰＭＯＳのゲート電極中から半導体基板中にボロン（Ｂ）が染み出すのを防ぐこともできる。
【００４２】
また、本発明によれば、ゲート絶縁膜としてシリコン酸窒化膜を用いるとともに、ゲート後酸化膜を形成した後にこの膜に窒素を添加するので、ゲート絶縁膜とゲート後酸化膜とが接する部分における窒素濃度を高くすることができる。
【００４３】
図７は、ゲート電極８の下端部付近の拡大断面図である。図に示すように、第２の絶縁膜６とシリコン酸窒化膜１１とが接する部分（領域Ａ）は、ゲート電極８の下端部に位置している。ここで、第２の絶縁膜６は窒素を含む膜であるので、シリコン酸窒化膜１１と接触し双方の膜中の窒素が混ざり合うことによって、この部分における窒素濃度は周囲の窒素濃度よりも高くなる。本実施の形態においては、ゲート電極８の下端部での窒素濃度は、少なくとも１０ａｔｍ％〜２５ａｔｍ％程度になると考えられる。このように、本発明によれば、ゲート電極８の下端部における窒素濃度を高くすることができるので、ゲートリーク電流が発生するのを抑制することが可能となる。
【００４４】
ＰＭＯＳの信頼性をＮＢＴＩ（Ｎｅｇａｔｉｖｅ）  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）特性によって評価した場合、高い信頼性を得るには、ゲート絶縁膜に５ａｔｍ％〜２０ａｔｍ％程度の濃度の窒素が含まれることを必要とする。尚、この場合、ゲート絶縁膜の膜厚は、シリコン酸化膜換算膜厚で１．０ｎｍ〜２．０ｎｍ程度である。一方、ゲート後酸化膜中に含まれる窒素濃度は、ゲート絶縁膜中の窒素濃度の１．１倍〜２．０倍程度であることが好ましい。このようにすることによって、ゲートリーク電流量を大幅に（例えば、１桁〜２桁程度。）低減することが可能となる。したがって、本実施の形態においては、第２の絶縁膜６中に５ａｔｍ％〜２０ａｔｍ％程度の窒素が含まれるとともに、シリコン酸窒化膜１１中にその１．１倍〜２．０倍程度の窒素が含まれることが好ましい。
【００４５】
尚、場合により、窒素を添加した後に、ＰＮＡ（Ｐｏｓｔ  Ｎｉｔｒｉｚａｔｉｏｎ  Ａｎｎｅａｌ）を行ってもよい。例えば、１，０５０℃程度の温度で１秒間の熱処理をすることができる。これにより、プラズマ窒化プロセスによってゲート後酸化膜に生じたダメージを回復して、ゲート絶縁膜の絶縁耐圧を向上させることができる。また、図８に示すように、ＰＮＡによって、新たなシリコン酸化膜（第２の酸化膜）１２がシリコン基板１上に形成されるので、移動度などのトランジスタ特性を改善することができる。さらに、シリコン酸化膜１２が形成されることにより、ゲート絶縁膜９とシリコン基板１との間の距離が大きくなるので、ゲート絶縁膜９中の窒素はシリコン基板１から離れて存在するようになる。これにより、ＮＢＴＩ特性などのＰＭＯＳの信頼性を向上させることが可能となる。
【００４６】
次に、ゲート電極８をマスクとして、ＰＭＯＳ領域にあるシリコン基板１内に不純物をイオン注入し、ＰＭＯＳのポケット領域１３およびエクステンション領域１４を形成する。同様に、ＮＭＯＳ領域にあるシリコン基板１内にも不純物をイオン注入し、ＮＭＯＳのポケット領域１５およびエクステンション領域１６を形成する。これにより、図９に示す構造が得られる。
【００４７】
次に、サイドウォールスペーサ１７の形成工程へと進む。具体的には、ＣＶＤ法によってシリコン窒化膜（図示せず）を全面に堆積した後、ゲート電極８の側壁部を除いて、このシリコン窒化膜をドライエッチングにより除去する。これによって、ゲート電極８の側壁部にシリコン酸窒化膜１１を介して、シリコン窒化膜からなるサイドウォールスペーサ１７を形成することができる。
【００４８】
次いで、サイドウォールスペーサ１７の形成されたゲート電極８をマスクとしてシリコン基板１内に不純物をイオン注入する。その後、熱処理による活性化を行うことによって、図１０に示すように、ＰＭＯＳのソース・ドレイン領域１８およびＮＭＯＳのソース・ドレイン領域１９を形成することができる。
【００４９】
次に、全面にＮｉ膜（図示せず）およびＴｉＮ（図示せず）膜を順に成膜して、熱処理を行う。その後、ＴｉＮ膜および未反応のＮｉ膜をエッチング除去することにより、ソース・ドレイン領域１８，１９およびゲート電極８の上にのみ、選択的にニッケルシリサイド膜２０を形成する(図１１)。尚、本実施の形態においては、ニッケルシリサイド膜２０以外の他の金属シリサイド膜を形成してもよい。
【００５０】
次いで、図１２に示すように層間絶縁膜５１を形成した後、層間絶縁膜５１を加工して、ゲート電極８およびソース・ドレイン領域１８，１９に対応する個所に開口部（図示せず）を形成する。その後、開口部の内部にバリアメタル膜および導電層としてのタングステン膜を埋め込み、図１３に示すインターコネクト５２を形成する。その後は、全面に配線材料を堆積した後、フォトリソグラフィー法およびドライエッチング法を用いて配線を形成する。
【００５１】
このように、本実施の形態によれば、ゲート電極端部における窒素濃度を高くするので、ゲートリーク電流量を低減して電気的特性に優れた半導体装置を提供することができる。
【００５２】
また、本実施の形態によれば、後酸化およびゲート後酸化膜への窒素の添加を低温で行うので、ゲート・バーズビークを比較的小さくして、ソース・ドレイン領域の端部でのゲート電界に与える影響を小さくすることができる。また、ＰＭＯＳのゲート電極中から半導体基板中にボロン（Ｂ）が染み出すのを防ぐこともできる。
【００５３】
実施の形態２．
本実施の形態は、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用い、また、ゲート絶縁膜上にメタルゲート電極を形成する点で実施の形態１と異なる。
【００５４】
以下、図１４〜図２４を用いて、本実施の形態にかかる半導体装置の製造方法を説明する。尚、これらの図において同じ符号を付した部分は同じものであることを示している。
【００５５】
まず、図１４に示すように、半導体基板としてのシリコン基板２１の表面に素子分離領域２２を形成する。これにより、ＣＭＯＳトランジスタを構成するＮＭＯＳ領域とＰＭＯＳ領域とにシリコン基板１を区画する。その後、ＰＭＯＳ領域にＮウェル２３を、ＮＭＯＳ領域にＰウェル２４をそれぞれ形成する。
【００５６】
次に、シリコン基板１の上に第１の絶縁膜２５を形成する。第１の絶縁膜２５としては、例えば、膜厚０．８ｎｍ程度のシリコン酸化膜を用いることができる。
【００５７】
第１の絶縁膜２５を形成した後は、この上に、Ｈｉｇｈ−ｋ膜としての第２の絶縁膜２６を形成する（図１５）。第２の絶縁膜２６としては、例えば、膜厚２．５ｎｍ程度の窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ膜）を形成することができる。
【００５８】
尚、第２の絶縁膜２６として、ＨｆＳｉＯＮ膜以外の他のＨｉｇｈ−ｋ膜を用いてもよい。但し、本実施の形態においては、窒素（Ｎ）を含むＨｉｇｈ−ｋ膜を用いることを特徴としている。例えば、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、チタン（Ｔｉ）、タングステン（Ｗ）およびタンタル（Ｔａ）よりなる群から選ばれる少なくとも１つの元素の酸化物に窒素を添加した材料からなる膜を第２の絶縁膜２６として用いることができる。また、第２の絶縁膜２６は、シリコン、アルミニウム、ハフニウム、ジルコニウム、ストロンチウム、チタン、タングステンおよびタンタルよりなる群から選ばれる少なくとも１つの元素の酸化物からなる膜と、この酸化物に窒素を添加した材料からなる膜との積層膜であってもよい。
【００５９】
次に、メタルゲート電極の形成工程に進む。
【００６０】
まず、ＮＭＯＳ領域における第２の絶縁膜２６の上に、選択的にゲート電極材料を堆積する。例えば、膜厚２０ｎｍ程度の窒化ジルコニウム膜（ＺｒＮ膜）２７と、膜厚８０ｎｍ程度のタングステン膜（Ｗ膜）２８とをこの順に積層することができる。次に、ＰＭＯＳ領域における第２の絶縁膜２６の上にも、選択的にゲート電極材料を堆積する。例えば、膜厚２０ｎｍ程度の窒化チタン膜（ＴｉＮ膜）２９と、膜厚８０ｎｍ程度のタングステン膜３０とをこの順に積層することができる。これにより、図１６に示す構造が得られる。
【００６１】
次に、タングステン膜２８，３０の上に、ハードマスクとなるシリコン窒化膜（図示せず）を形成する。シリコン窒化膜は、例えば、ＣＶＤ法によって４５０℃程度の温度で成膜することができる。続いて、フォトリソグラフィ法によりシリコン窒化膜を所定のパターンに加工してハードマスクとする。そして、このハードマスクを用いて、ＮＭＯＳ領域およびＰＭＯＳ領域のゲート電極材料（２７〜３０）を加工し、メタルゲート電極３１，３２を形成する。さらに、ハードマスクを用いて、第２の絶縁膜２６および第１の絶縁膜２５を順次加工し、ゲート絶縁膜３３を形成する。以上の工程によって、図１７に示す構造が得られる。
【００６２】
メタルゲート電極３１，３２およびゲート絶縁膜３３の加工を終えた後は、後酸化処理を行う。本発明においては、大きなゲート・バーズビークが形成されないようにするために、従来より低温で後酸化を行う。具体的には、低温でのプラズマ酸化によって、第１の酸化膜としてのゲート後酸化膜を形成する。この場合、プラズマ酸化は、５００℃以下の温度で行うことが好ましい。
【００６３】
例えば、アルゴン（Ａｒ）と酸素（Ｏ２）の流量をそれぞれ２，０００ｓｃｃｍ、３００ｓｃｃｍとし、１３．５６ＭＨｚで２，０００Ｗの高周波電力を印加し、温度４００℃、圧力２６７Ｐａで１３秒間の成膜を行うことによって、膜厚１．０ｎｍ程度のシリコン酸化膜（ゲート後酸化膜）３４を形成することができる（図１８）。
【００６４】
後酸化の温度を低温とすることによって、実施の形態１と同様の効果が得られる。すなわち、ゲート・バーズビークを比較的小さくすることができるので、ソース・ドレイン領域の端部でのゲート電界に与える影響を小さくすることができる。
【００６５】
次に、ゲート後酸化膜中に窒素を添加する。本発明においては、低温のプラズマ窒化プロセスによって、第２の絶縁膜２６中に含まれる窒素の濃度と同程度、または、これよりも高い濃度の窒素をシリコン酸化膜３４中に添加してシリコン酸窒化膜３５とする（図１９）。この場合、プラズマ窒化は、５００℃以下の温度で行うことが好ましい。これにより、ゲート絶縁膜３３およびメタルゲート電極３１，３２の側壁部に、第２の絶縁膜２６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜３５を形成することができる。
【００６６】
例えば、アルゴン（Ａｒ）と窒素（Ｎ２）の流量をそれぞれ２，０００ｓｃｃｍ、１５０ｓｃｃｍとし、１３．５６ＭＨｚで２，０００Ｗの高周波電力を印加し、温度４００℃、圧力１２７Ｐａで１００秒間のプラズマ窒化処理を行うことによって、ピーク時の窒素濃度が１５％程度の窒素を添加することができる。
【００６７】
窒素の添加を低温で行うことによって、実施の形態１と同様の効果が得られる。すなわち、後酸化の場合と同様に、ゲート・バーズビークを比較的小さくすることができる。したがって、ソース・ドレイン領域の端部でのゲート電界に与える影響を小さくして、トランジスタの特性が低下するのを防ぐことができる。
【００６８】
また、ゲート絶縁膜として窒素を含むＨｉｇｈ−ｋ膜を用いるとともに、ゲート後酸化膜を形成した後にこの膜に窒素を添加するので、ゲート絶縁膜とゲート後酸化膜とが接する部分における窒素濃度を高くすることができる。
【００６９】
図２０は、ＰＭＯＳのメタルゲート電極３１の下端部付近の拡大断面図である。図に示すように、第２の絶縁膜２６とシリコン酸窒化膜３５とが接する部分（領域Ｂ）は、メタルゲート電極３１の下端部に位置している。また、第２の絶縁膜２６は窒素を含む膜であるので、シリコン酸窒化膜３５と接触することによって、この部分における窒素濃度は周囲の窒素濃度よりも高くなる。本実施の形態においては、メタルゲート電極３１の下端部での窒素濃度は、少なくとも１０ａｔｍ％〜２５ａｔｍ％程度になると考えられる。尚、ＮＭＯＳのメタルゲート電極３２についても同様である。
【００７０】
このように、本発明によれば、メタルゲート電極３１，３２の下端部における窒素濃度を高くすることができるので、ゲートリーク電流が発生するのを抑制することが可能となる。
【００７１】
本実施の形態においても、実施の形態１と同様に、第２の絶縁膜２６中に５ａｔｍ％〜２０ａｔｍ％程度の濃度の窒素が含まれることが好ましい。但し、この場合、第２の絶縁膜２６の膜厚は、シリコン酸化膜換算膜厚で１．０ｎｍ〜２．０ｎｍ程度であるとする。一方、シリコン酸窒化膜３５中に含まれる窒素濃度は、第２の絶縁膜２６中の窒素濃度の１．１倍〜２．０倍程度であることが好ましい。このようにすることによって、ゲートリーク電流量を大幅に（例えば、１桁〜２桁程度。）低減することが可能となる。
【００７２】
尚、場合により、窒素を添加した後にＰＮＡを行ってもよい。例えば、１，０５０℃程度の温度で１秒間の熱処理をすることができる。これにより、プラズマ窒化プロセスによってゲート後酸化膜に生じたダメージを回復して、ゲート絶縁膜の絶縁耐圧を向上させることができる。また、実施の形態１の図８で説明したように、ＰＮＡによって、新たなシリコン酸化膜（第２の酸化膜）がシリコン基板上に形成されるので、移動度などのトランジスタ特性を改善することができる。さらに、シリコン酸化膜が形成されることにより、ゲート絶縁膜とシリコン基板との間の距離が大きくなるので、ゲート絶縁膜中の窒素はシリコン基板から離れて存在するようになる。これにより、ＮＢＴＩ特性などのＰＭＯＳの信頼性を向上させることが可能となる。
【００７３】
次に、ＰＭＯＳ領域にあるシリコン基板１内に不純物をイオン注入し、ＰＭＯＳのポケット領域３６およびエクステンション領域３７を形成する。同様に、ＮＭＯＳ領域にあるシリコン基板１内にも不純物をイオン注入し、ＮＭＯＳのポケット領域３８およびエクステンション領域３９を形成する。これにより、図２１に示す構造が得られる。
【００７４】
次に、サイドウォールスペーサ４０の形成工程へと進む。具体的には、ＣＶＤ法によってシリコン窒化膜（図示せず）を全面に堆積した後、メタルゲート電極３１，３２の側壁部を除いて、このシリコン窒化膜をドライエッチングにより除去する。これによって、メタルゲート電極３１，３２の側壁部にシリコン酸窒化膜３５を介して、シリコン窒化膜からなるサイドウォールスペーサ４０を形成することができる。次いで、シリコン基板２１内に不純物をイオン注入した後、熱処理による活性化を行う。これにより、図２２に示すように、ＰＭＯＳのソース・ドレイン領域４１およびＮＭＯＳのソース・ドレイン領域４２を形成することができる。
【００７５】
一般に、メタルゲート電極は、シリコン電極に比較して耐熱性に劣る。このため、高温化で熱処理を行うと、電極の形状が変化したり、ゲート絶縁膜へ不純物が拡散したりするという問題が起こる。そこで、本実施の形態においては、サイドウォールスペーサ４０およびソース・ドレイン領域４１，４２の形成を低温下、好ましくは５００℃以下の温度で行う。
【００７６】
例えば、４５０℃以下の温度におけるＣＶＤ法によって、サイードウォールスペーサ４０となるシリコン窒化膜を形成する。また、ソース・ドレイン領域４１，４２を形成する際には、低温での結晶回復を可能とするために、プレアモルファス注入として、ゲルマニウム（Ｇｅ）またはシリコン（Ｓｉ）を１×１０１５ｉｏｎｓ／ｃｍ２以上の注入量で注入する。さらに、活性化のための熱処理は、５００℃程度の温度で３０分間加熱する低温アニールとする。
【００７７】
次に、全面にＮｉ膜（図示せず）およびＴｉＮ（図示せず）膜を順に成膜して、熱処理を行う。その後、ＴｉＮ膜および未反応のＮｉ膜をエッチング除去することにより、ソース・ドレイン領域４１，４２およびメタルゲート電極３１，３２の上にのみ、選択的にニッケルシリサイド膜４３を形成する(図２３)。シリサイド化のための熱処理も４５０℃程度の低温で行うことが好ましい。尚、本実施の形態においては、ニッケルシリサイド膜４３以外の他の金属シリサイド膜を形成してもよい。
【００７８】
次いで、図２４に示すように層間絶縁膜４４を形成する。層間絶縁膜４４の成膜温度も４５０℃以下とすることが好ましい。また、水素（Ｈ２）ガスを用いたシンター（Ｓｉｎｔｅｒｉｎｇ）処理も４５０℃以下の低温で行うことが好ましい。
【００７９】
このように、本実施の形態によれば、実施の形態１で得られる効果に加えてさらに次のような効果が得られる。すなわち、メタルゲート電極では、金属の仕事関数によって閾値電圧が変化するので、適当な金属を用いることによって閾値電圧を制御することが可能になる。また、メタルゲート電極は、シリコン電極に比較して電極の空乏化が起こりにくいので、大きな反転容量を確保することができる。さらに、低温で熱処理を行うので、ゲート電極の形状を変化させるなどの問題を起こさずに、ゲートリーク電流量を小さくすることが可能となる。
【００８０】
尚、本発明は、上記の実施の形態１および２に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【００８１】
【図１】実施の形態１における半導体装置の製造工程を示す断面図である。
【図２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図７】実施の形態１におけるゲート電極の下端部付近の拡大断面図である。
【図８】実施の形態１におけるゲート電極の下端部付近の拡大断面図である。
【図９】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１４】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１５】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１６】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２におけるゲート電極の下端部付近の拡大断面図である。
【図２１】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２２】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２における半導体装置の製造工程を示す断面図である。
【符号の説明】
【００８２】
１，２１  シリコン基板
２，２２  素子分離領域
３，２３  Ｎウェル
４，２４  Ｐウェル
５，２５  第１の絶縁膜
６，２６  第２の絶縁膜
７  ポリシリコン膜
８  ゲート電極
９，３３  ゲート絶縁膜
１０，１２，３４  シリコン酸化膜
１１，３５  シリコン酸窒化膜
１３，１５，３６，３８  ポケット領域
１４，１６，３７，３９  エクステンション領域
１７，４０  サイドウォールスペーサ
１８，１９，４１，４２  ソース・ドレイン領域
２０，４３  ニッケルシリサイド膜
５１，４４  層間絶縁膜
５２  インターコネクト
２７  窒化ジルコニウム膜
２８，３０  タングステン膜
２９  窒化チタン膜
３１，３２  メタルゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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