(57)【要約】【課題】相変化メモリ素子及びその製造方法を提供する。【解決手段】基板に形成されるトランジスタと、基板（１１０）上でトランジスタと電気的に連結された第１電極（１２０）と、第１電極（１２０）上に前記第１電極に対して垂直な方向に形成される相変化物質膜（１３０）と、相変化物質膜（１３０）上に形成された第２電極（１４０）と、を備えることを特徴とする。【選択図】図３
2006229237.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されるトランジスタと、
前記基板上で前記トランジスタと電気的に連結される第１電極と、
前記第１電極上に当該第１電極に対して垂直な方向に形成される相変化物質膜と、
前記相変化物質膜上に形成される第２電極と、
を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記相変化物質膜と前記第２電極との間に形成されるコンタクト領域の一の幅は、３０ｎｍ以下に形成されることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記コンタクト領域の一の幅は、前記相変化物質膜の蒸着の厚さ以下であることを特徴とする請求項２に記載の相変化メモリ素子。
【請求項４】
前記相変化物質膜の上部面積は、当該相変化物質膜の下部面積より広いことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項５】
半導体基板に形成されたトランジスタと電気的に連結される第１電極を前記基板上に形成する第１工程と、
前記第１電極の一部及び前記基板の一部を露出するように第１絶縁層を形成する第２工程と、
前記第１絶縁層に対して所定の角度で相変化物質をスパッタリングし、前記第１電極上及び前記第１絶縁層の側壁に第１の厚さを有するように相変化物質膜を形成する第３工程と、
前記第１絶縁層及び前記露出した基板の一部を覆う第２絶縁層を蒸着する第４工程と、
前記第２絶縁層を平坦化することによって前記第１絶縁層の側壁にスパッタリングされた垂直型の相変化物質膜の上部面を露出させる第５工程と、
前記相変化物質膜の上部に第２電極を形成する第６工程と、を含み、
前記第１絶縁層の側壁にスパッタリングされた垂直型の相変化物質膜の第１の幅は前記第１の厚さであって、前記第１の厚さが３０ｎｍ以下であることを特徴とする相変化メモリ素子の製造方法。
【請求項６】
前記第３工程は、
前記相変化物質膜を覆うように保護層を第２の厚さに蒸着する工程と、
前記保護層及び前記相変化物質膜を順次に異方性エッチングして、前記第１絶縁層上の前記相変化物質膜を除去する工程と、
をさらに含むことを特徴とする請求項５に記載の相変化メモリ素子の製造方法。
【請求項７】
前記第３工程は、前記相変化物質膜の下部の幅を、前記第１の厚さと前記第２の厚さとの和と同じになるように形成することを特徴とする請求項６に記載の相変化メモリ素子の製造方法。
【請求項８】
半導体基板に形成されたトランジスタと電気的に連結される第１電極を形成する第１工程と、
前記第１電極の一部及び前記基板の一部を露出するように第１絶縁層を形成する第２工程と、
前記第１電極及び前記第１絶縁層を覆うように第１の厚さを有するように相変化物質膜を蒸着する第３工程と、
前記相変化物質膜を覆うように第２の厚さを有するように保護層を蒸着する第４工程と、
前記保護層及び前記相変化物質膜を順次に異方性エッチングして垂直型の相変化物質膜を形成する第５工程と、
前記基板上に前記第１絶縁層及び前記露出した基板を覆う第２絶縁層を形成する第６工程と、
前記第２絶縁層を平坦化して前記垂直型の相変化物質膜の上部を露出させる第７工程と、
前記相変化物質膜の上部に第２電極を形成する第８工程と、を含み、
前記垂直型の相変化物質膜の上部の第１の幅は前記第１の厚さであって、前記第１の厚さが３０ｎｍ以下であることを特徴とする相変化メモリ素子の製造方法。
【請求項９】
前記第３工程は、ＣＶＤまたはＡＬＤ工程で蒸着することを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１０】
前記第５工程は、前記相変化物質膜の下部の幅を、前記第１の厚さと前記第２厚さとの和と同じになるように形成することを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１１】
半導体基板に形成されたトランジスタと電気的に連結される第１電極を形成する第１工程と、
前記第１電極上に垂直型の相変化物質膜を形成する工程と、
前記相変化物質膜の上部に第２電極を形成する工程と、
を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項１２】
前記垂直型の相変化物質膜の上部の幅は、３０ｎｍ以下であることを特徴とする請求項１１に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記垂直型の相変化物質膜の下部の幅は、前記上部の幅より広いことを特徴とする請求項１２に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ素子及びその製造方法に係り、より詳細には、電力消耗の少ない相変化メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、電源供給が中断された時、データの保有有無によって、揮発性メモリ素子と不揮発性メモリ素子とに大別される。揮発性メモリ素子の代表的なものは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子であり、不揮発性メモリ素子の代表的なものは、フラッシュメモリ素子である。このような典型的なメモリ素子は、保存された電荷の有無によって論理“０”または論理“１”を表す。揮発性メモリ素子であるＤＲＡＭは、周期的なリフレッシュ動作が必要であるため、高い電荷保存能力が要求さる。このため、キャパシタ電極の表面積を拡大させるために多くの努力が試みられている。しかしながら、キャパシタ電極の表面積の拡大は、ＤＲＡＭ素子の集積度の向上を難しくする。
【０００３】
一方、一般的なフラッシュメモリセルは、半導体基板にゲート絶縁膜、浮遊ゲート、誘電体膜、及び制御ゲートが順次積層されたゲートパターンを有する。前記フラッシュメモリセルにデータを記録または消去する原理は、前記ゲート絶縁膜を介して電荷をトンネリングさせる方法を使用する。この時、電源電圧に比べて高い動作電圧が要求される。これにより、前記フラッシュメモリ素子は、記録動作及び消去動作に必要な電圧を形成するために昇圧回路が要求される。
【０００４】
そこで、近年、不揮発性特性及びランダムアクセス特性を有しつつ、素子の集積度を向上させ、簡単な構造の新たなメモリ素子の研究開発が盛んに行われており、この研究の結果、開発された代表的な素子として相変化メモリ素子がある。相変化メモリ素子は、相変化物質を利用した素子である。相変化物質に提供される電流の大きさ（すなわち、ジュール熱）によって、相変化物質は、非晶質状態または結晶質状態にあり、それぞれの状態で電気伝導度の差を有する。
【０００５】
図１は、相変化メモリ素子の動作方法を示すグラフである。前記グラフを用いて、相変化メモリセルにデータを記録及び消去させる方法を説明することができる。ここで、横軸は、時間を表し、縦軸は、相変化物質膜に加えられる温度を表す。
【０００６】
図１に示すように、相変化物質膜を溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒｔｕｒｅ：Ｔｍ）より高温で短時間Ｔ１加熱した後に高速で冷却させれば、相変化物質膜は、非晶質状態に変わる（曲線Ｉ参照）。それに対し、相変化物質膜を溶融温度Ｔｍより低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒｔｕｒｅ：Ｔｃ）より高温でＴ１時間より長いＴ２時間加熱した後に徐々に冷却させれば、相変化物質膜は、結晶質状態に変わる（曲線II参照）。非晶質状態の相変化物質膜の比抵抗は、結晶質状態の相変化物質膜の比抵抗より高い。したがって、読み取りモードで前記相変化物質膜を通過する電流を感知することにより、前記相変化メモリセルに保存された情報が論理“１”であるか、または論理“０”であるかを判別することができる。前記相変化物質膜としては、カルコゲナイドが広く使用される。カルコゲナイドは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）を含む化合物である。
【０００７】
図２は、従来の相変化メモリ素子の構造を示す概略的な断面図である。
【０００８】
図２に示すように、従来の相変化メモリ素子は、下部電極１０、上部電極１８、下部電極１０と上部電極１８との間に介在される薄膜形態の相変化物質膜１６、及び下部電極１０と相変化物質膜１６とを電気的に連結する導電性コンタクト１４を備える。下部電極１０及び導電性コンタクト１４の側面は、絶縁膜１２内に埋設されており、下部電極１０には、トランジスタ５のドレイン領域Ｄと電気的に連結されている。上部電極１８は、ビットラインＢＬに電気的に接続される。ゲート電極Ｇは、ワードラインＷＬに電気的に連結される。
【０００９】
このような相変化メモリ素子で、下部電極１０と上部電極１８との間に電流が流れれば、導電性コンタクト１４を通った電流が接触面２０を介して相変化物質膜１６に流入され、電流によるジュール熱によって、接触面２０の周りの相変化物質の結晶状態が変わる。相変化物質の結晶状態を変化させるために必要な電流の強度は、接触面２０の面積が小さいほど小さくなる。
【００１０】
しかしながら、従来の薄膜形態の相変化物質膜１６を備える相変化メモリ素子において、接触面２０の面積を減少させるには限界がある。なぜなら、導電性コンタクト１４の幅がフォトリソグラフィ工程により決定されるためである。言い換えれば、現在、半導体製造工程の限界により導電性コンタクト１４の幅を持続的に減少させることは非常に難しいという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、前記問題点を解決するために成されたものであって、低い電流パルスで動作される相変化メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために本発明に係る相変化メモリ素子は、基板に形成されるトランジスタと、前記基板上で前記トランジスタと電気的に連結される第１電極と、前記第１電極上に垂直に形成される相変化物質膜と、前記相変化物質膜上に形成される第２電極と、を備えることを特徴とする。
【００１３】
前記相変化物質膜と前記第２電極との間に形成されるコンタクト領域の一の幅は、３０ｎｍ以下に形成される。
【００１４】
前記コンタクト領域の一の幅は、前記相変化物質膜の蒸着の厚さ以下に形成される。
【００１５】
前記相変化物質膜の上部面積は、当該相変化物質膜の下部面積より広く形成される。
【００１６】
また、本発明に係る相変化メモリ素子の製造方法は、半導体基板に形成されたトランジスタと電気的に連結される第１電極を前記基板上に形成する第１工程と、前記第１電極の一部及び前記基板の一部を露出するように第１絶縁層を形成する第２工程と、前記第１絶縁層に対して所定の角度で相変化物質をスパッタリングし、前記第１電極上及び前記第１絶縁層の側壁に第１の厚さを有するように相変化物質膜を形成する第３工程と、前記第１絶縁層及び前記露出した基板の一部を覆う第２絶縁層を蒸着する第４工程と、前記第２絶縁層を平坦化することによって前記第１絶縁層の側壁にスパッタリングされた垂直型の相変化物質膜の上部面を露出させる第５工程と、前記相変化物質膜の上部に第２電極を形成する第６工程と、を含み、前記第１絶縁層の側壁にスパッタリングされた垂直型の相変化物質膜の第１の幅は前記第１の厚さであって、前記第１の厚さが３０ｎｍ以下であることを特徴とする。
【００１７】
また、前記第３工程は、前記相変化物質膜を覆うように保護層を第２厚さに蒸着する工程と、前記保護層及び前記相変化物質膜を順次に異方性エッチングして、前記第１絶縁層上の前記相変化物質膜を除去する工程と、をさらに含む。
【００１８】
また、前記第３工程は、前記相変化物質膜の下部の幅を、前記第１の厚さと前記第２の厚さとの和と同じになるように形成される。
【００１９】
また、本発明に係る相変化メモリ素子の製造方法は、半導体基板に形成されたトランジスタと電気的に連結される第１電極を形成する第１工程と、前記第１電極の一部及び前記基板の一部を露出するように第１絶縁層を形成する第２工程と、前記第１電極及び前記第１絶縁層を覆うように第１の厚さを有するように相変化物質膜を蒸着する第３工程と、前記相変化物質膜を覆うように第２の厚さを有するように保護層を蒸着する第４工程と、前記保護層及び前記相変化物質膜を順次に異方性エッチングして垂直型の相変化物質膜を形成する第５工程と、前記基板上に前記第１絶縁層及び前記露出した基板の一部を覆う第２絶縁層を形成する第６工程と、前記第２絶縁層を平坦化して前記垂直型の相変化物質膜の上部を露出させる第７工程と、前記相変化物質膜の上部に第２電極を形成する第８工程と、を含み、前記垂直型の相変化物質膜の上部の第１の幅は前記第１の厚さであって、前記第１の厚さが３０ｎｍ以下であることを特徴とする。
【００２０】
また、本発明に係る相変化メモリ素子の製造方法は、半導体基板に形成されたトランジスタと電気的に連結される第１電極を形成する第１工程と、前記第１電極上に垂直型相変化物質膜を形成する工程と、前記相変化物質膜の上部に第２電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、上部電極と下部電極との間に垂直型の相変化物質膜が形成される。相変化物質膜は、３０ｎｍの厚さ以下の蒸着工程で形成されるため、相変化物質膜の上部幅が３０ｎｍ以下に形成することができる。したがって、相変化物質膜と上部電極との間のコンタクト領域が縮小される。コンタクト領域の縮小は、コンタクト領域での電流密度を向上させる。この結果、メモリ素子に印加される電流の大きさを小さくすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付された図面を参照して、本発明の好ましい実施形態に係る相変化メモリ素子及び製造方法を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示されているが、これは発明の内容の理解を容易にするためである。
【００２３】
図３は、本発明の第１実施形態に係る相変化メモリ素子の概略的な構成を示す断面図である。図３に示すように、相変化メモリ素子１００は、相変化メモリ素子の動作のために半導体基板上１１０に集積されたトランジスタ（図示せず）と電気的に連結される下部電極１２０を備える。下部電極１２０上には、相変化物質膜１３０が垂直に形成されている。相変化物質膜１３０の上部には、相変化物質膜１３０と上部電極１４０とが電気的に連結されるように形成されている。また、基板１１０と上部電極１４０との間は、絶縁層１５０で満たされている。
【００２４】
下部電極１２０は、ＴｉＮ、ＴｉＡｌＮ、またはポリシリコンから形成することができる。
【００２５】
相変化物質膜１３０と上部電極１４０との間のコンタクト領域１３４は、２００ｎｍ×２０ｎｍに形成される。コンタクト領域１３４の幅Ｗを３０ｎｍ以下に形成するためには、半導体工程における一般的な公知のパターニング工程で決定することは非常に難しい。本実施形態では、コンタクト領域１３４の幅Ｗを３０ｎｍ以下に形成する蒸着工程は後述する。
【００２６】
相変化物質膜１４０は、当業界で公知のカルコゲナイド物質を使用することができる。
【００２７】
下部電極１２０及び上部電極１４０に所定の電流を印加すれば、上部電極１４０と接触する部分の相変化物質膜１３０の領域が、下部電極１２０と接触する部分の領域より狭いため、電流密度が高い。したがって、上部電極１４０と接触する相変化物質膜１３０のコンタクト領域１３４が相変化領域となることができる。
【００２８】
図４Ａ〜図４Ｈは、本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。また、図４Ａ〜図４Ｈにおいては、本発明の理解を容易なものとするために、二つのメモリセルを製造する方法を示している。なお、図４Ｈは、本発明の第２実施形態に係る相変化メモリ素子の概略的な構成も示している。
【００２９】
図４Ｈに示すように、本実施形態に係る相変化メモリ素子は、相変化メモリ素子の動作のために半導体基板２１０上に集積されたトランジスタ（図示せず）と電気的に連結される下部電極２２０を備える。下部電極２２０上には、相変化物質膜２３０ａ及び保護層２５２が形成されている。相変化物質膜２３０ａの上部には上部電極２４０が形成され、上部電極２４０は相変化物質膜２３０ａと電気的に連結されるように形成されている。また、基板２１０と上部電極２４０との間は、第１絶縁層２５１で満たされている。
【００３０】
以下に、本実施形態に係る相変化メモリ素子の製造方法を詳細に説明する。
【００３１】
まず、図４Ａに示すように、シリコン基板２１０上に一般的な方法でトランジスタ（図示せず）を形成し、前記トランジスタに通電される電極層２２０を形成する。電極層２２０をパターニングして下部電極２２０を形成する。
【００３２】
次に、図４Ｂに示すように、基板２１０上に下部電極２２０を覆う第１絶縁層２５１を形成する。ここで、一の第１絶縁層２５１と他の第１絶縁層２５１とを所定間隔‘Ｇ’ほど離隔して配置されるように、下部電極２２０の一部及び基板２１０の一部を露出するようにパターニングする。このような基板２１０の露出は、次の工程におけるスパッタリングのためである。
【００３３】
次に、図４Ｃに示すように、下部電極２２０及びパターニングされた第１絶縁層２５１の一部を覆う相変化物質膜２３０を蒸着する。本実施形態では、矢印‘Ａ’の方向にカルコゲナイド物質をスパッタリングしている。この時、スパッタリングによる相変化物質膜２３０の第１の厚さ（以下、第１の厚さを「第１厚さ」と、第２の厚さを「第２厚さ」と称する）Ｗ１を３０ｎｍ以下に形成することができる。
【００３４】
次に、図４Ｄに示すように、基板２１０上で相変化物質膜２３０を覆う保護層２５２を第２厚さＷ２に蒸着する。保護層２５２は、ＳｉＯ２から形成することができる。保護層２５２は、後述するエッチング工程で相変化物質膜２３０を保護するためである。
【００３５】
次に、図４Ｅに示すように、保護層２５２及び相変化物質膜２３０に対して異方性エッチングを行い、垂直型の相変化物質膜２３０ａを形成する。垂直型の相変化物質膜２３０ａは、垂直型の相変化物質膜２３０ａの下部面積が当該垂直型の相変化物質膜２３０ａの上部面積より広く形成される。垂直型の相変化物質膜２３０ａの上部幅は第１厚さＷ１であり、その下部幅は、第１厚さＷ１と第２厚さＷ２との和となる。
【００３６】
次に、図４Ｆに示すように、第１絶縁層２５１上で所定間隔‘Ｇ’を覆うように第２絶縁層２５３を蒸着する。第２絶縁層２５３は、第１絶縁層２５１と同じ物質で形成することができる。また、第２絶縁層２５３は、保護層２５２と同じ物質から形成することもできる。
【００３７】
次に、図４Ｇに示すように、垂直型の相変化物質膜２３０ａが露出されるように、第２絶縁層２５３を化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行い平坦化する。この時、相変化物質膜２３０ａの上部の一部が除去されても良い。
【００３８】
次に、図４Ｈに示すように、相変化物質膜２３０上に電極層２４０を蒸着した後、電極層２４０をパターニングして、相変化物質膜２３０と電気的に連結される上部電極２４０を形成する。次に、シンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）工程で個別にメモリ素子が製造される。
【００３９】
図５Ａから図５Ｈは、本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。また、図５Ａから図５Ｈは、本発明の理解を容易なものとするために、二つのメモリセルを製造する方法を示している。なお、図４Ｈは、本発明の第２実施形態に係る相変化メモリ素子の概略的な構成も示している。
【００４０】
図４Ｈに示すように、本実施形態に係る相変化メモリ素子は、相変化メモリ素子の動作のために半導体基板３１０上に集積されたトランジスタ（図示せず）と電気的に連結される下部電極３２０を備える。下部電極３２０上には、相変化物質膜３３０ａ、３３０ｂ、及び保護層３５２が形成されている。相変化物質膜３３０ａの上部には上部電極３４０が形成され、上部電極３４０は相変化物質膜３３０ａと電気的に連結されるように形成されている。また、基板３１０と上部電極３４０との間は、第１絶縁層３５１で満たされている。
【００４１】
以下に、本実施形態に係る相変化メモリ素子の製造方法を詳細に説明する。
【００４２】
まず、図５Ａに示すように、シリコン基板３１０上に一般的な方法でトランジスタ（図示せず）を形成し、前記トランジスタに通電される電極層３２０を形成する。電極層３２０をパターニングして下部電極３２０を形成する。
【００４３】
次に、図５Ｂに示すように、基板３１０上に下部電極３２０を覆う第１絶縁層３５１を形成する。ここで、一の第１絶縁層３５１と他の第１絶縁層３５１とを所定間隔‘Ｇ’ほど離隔して配置されるように、下部電極３２０の一部及び基板３１０の一部を露出するようにパターニングする。
【００４４】
次に、図５Ｃに示すように、下部電極３２０及びパターニングされた第１絶縁層３５１を覆う相変化物質膜３３０をＣＶＤまたはＡＬＤ方法で第１厚さＷ１に蒸着する。本実施形態では、カルコゲナイド物質を３０ｎｍの厚さＷ１以下に蒸着する。この厚さＷ１は、後述する垂直型の相変化物質膜３３０ａの上部幅となる。したがって、相変化物質膜３３０の蒸着厚さを調節すれば、垂直型の相変化物質膜３３０ａの上部幅を制御できる。
【００４５】
次に、図５Ｄに示すように、基板３１０上で相変化物質膜３３０を覆う保護層３５２を第２厚さＷ２に蒸着する。保護層３５２は、ＳｉＯ２から形成することができる。保護層３５２は、後述するエッチング工程で相変化物質膜３３０を保護するためである。
【００４６】
次に、図５Ｅに示すように、保護層３５２及び相変化物質膜３３０に対して異方性エッチングを行い、第１絶縁層３５１及び第１電極３２０のエッジ上の相変化物質膜３３０を除去して、垂直型の相変化物質膜３３０ａを形成する。この時、一のメモリセルの相変化物質膜３３０ａは、隣接するメモリセルの相変化物質膜３３０ａから絶縁される。相変化物質膜３３０は、その下部面積が上部面積より広く形成される。垂直型の相変化物質膜３３０ａの上部幅は第１厚さＷ１であり、その下部幅は、第１厚さＷ１と第２厚さＷ２との和となる。一方、下部電極３２０から離れた相変化物質膜３３０ｂは除去しなくても良い。
【００４７】
次に、図５Ｆに示すように、第１絶縁層３５１上で所定間隔‘Ｇ’を覆うように第２絶縁層３５３を蒸着する。第２絶縁層３５３は、第１絶縁層３５１と同じ物質で形成することができる。また、第２絶縁層３５３は、保護層３５２と同じ物質で形成されうる。
【００４８】
次に、図５Ｇに示すように、相変化物質膜３３０ａが露出されるように、少なくとも第２絶縁層３５３に対してＣＭＰを行い平坦化する。この時相変化物質膜３３０ａ、３３０ｂの上部の一部が除去されても良い。
【００４９】
次に、図５Ｈに示すように、相変化物質膜３３０上に電極層３４０を蒸着した後、電極層３４０をパターニングして、相変化物質膜３３０と電気的に連結される上部電極３４０を形成する。次いで、シンギュレーション工程で個別にメモリ素子が製造される。
【００５０】
本発明は、図面に記載された一実施形態を参考に説明されたが、これは、単に本発明を例示したものであって、当業者ならば、これから多様な変形及び均等な実施形態が可能であるということが理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲によって決まらなければならない。
【産業上の利用可能性】
【００５１】
本発明は、相変化メモリ素子に関連した技術分野に有用である。
【図面の簡単な説明】
【００５２】
【図１】相変化メモリ素子の動作方法を示すグラフである。
【図２】従来の相変化メモリ素子の概略的な構成を示す断面図である。
【図３】本発明の第１実施形態に係る相変化メモリ素子の概略的な構成を示す断面図である。
【図４Ａ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｂ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｃ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｄ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｅ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｆ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｇ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｈ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ａ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｂ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｃ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｄ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｅ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｆ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｇ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５Ｈ】本発明の第３実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【００５３】
１００    相変化メモリ素子、
１１０    下部電極、
１２０    下部電極、
１３０    相変化物質膜、
１３４    コンタクト領域、
１４０    上部電極、
１５０    絶縁層。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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