(57)【要約】  【課題】  ＡＤＣにてシリアル化処理された超音波受信信号を整相処理回路にて整相処理するためのＡＤＣ出力をシリアル・ツウ・パラレル処理する回路を有するディジタル整相超音波装置を提供する。  【解決手段】  アナログ超音波受信信号を超音波受信チャンネル数に応じてディジタル信号に変換する複数のアナログ・ディジタル変換器と、ディジタル信号を整相処理する超音波整相処理手段とを備え、該整相した信号に基づいて超音波画像を表示させるディジタル整相超音波装置において、アナログ・ディジタル変換器の出力が２系統以上のシリアルデータ転送であり、アナログ・ディジタル変換器の出力を受ける超音波整相手段の入力部が２系統以上のシリアルデータ群転送入力対応の回路を有する。【選択図】      図１
2006314657.tif 000002
【特許請求の範囲】
【請求項１】
アナログ超音波受信信号を超音波受信チャンネル数に応じてディジタル信号に変換する複数のアナログ・ディジタル変換器と、ディジタル信号を整相処理する超音波整相処理手段とを備え、該整相した信号に基づいて超音波画像を表示させるディジタル整相超音波装置において、
前記アナログ・ディジタル変換器の出力が２系統以上のシリアルデータ転送であり、前記アナログ・ディジタル変換器の出力を受ける前記超音波整相手段の入力部が２系統以上のシリアルデータ群転送入力対応の回路を有し、
前記超音波整相手段の入力部における前記複数のシリアルデータ群は、アナログ超音波受信信号がアナログ・ディジタル変換器によりディジタル信号に変換された複数のパラレルデータを１系統のシリアルデータに変換した超音波受信信号と、シリアルデータのパケットの区切りを識別するための識別信号と、シリアルデータの個々のデータを前記超音波整相処理手段で保持するためのクロック信号とを有し、
前記超音波整相処理手段は、前記識別信号及び前記クロック信号に基づいて、前記超音波受信信号をパラレルデータに変換することを特徴とするディジタル整相超音波装置。
【請求項２】
前記シリアルデータ群は、前記アナログ超音波受信信号が前記アナログ・ディジタル変換器によりディジタル信号に変換された複数のパラレルデータを２系統以上のシリアルデータに変換した超音波受信信号と、前記識別信号と、前記クロック信号とを有することを特徴とする請求項１記載のディジタル整相超音波装置。
【請求項３】
複数系統のシリアルデータの超音波受信信号は、１つのパケットのデータの並びが最初が最上位ビットであり、順次下位ビットとなるデータの並びであるか、或いは、最初が最下位ビットであり、順次上位ビットとなるデータの並びであることを特徴とする請求項１記載のディジタル整相超音波装置。
【請求項４】
複数系統のシリアルデータの超音波受信信号は、一つのパケットのデータの並びが、片方のパケットが偶数ビットのパケットであるデータの並びであり、かつ、他方のパケットは奇数ビットのパケットであるデータの並びであることを特徴とする請求項１記載のディジタル整相超音波装置。
【請求項５】
前記クロック信号を用いて、前記超音波整相処理手段にてデータを保持する回路はパケット内の各データ毎にクロックの立ち上がり、或いは、立ち下りでシリアル超音波受信データを保持するか、或いは、パケットの最初のデータをクロックの立ち上がりで保持、次のデータはクロックの立下りで保持、さらに次のデータはクロックの再び立ち上がりで保持、を繰り返し実行することによりシリアル超音波受信データを保持するか、さらに或いは、パケットの最初のデータをクロックの立ち下がりで保持、次のデータはクロックの立ち下りで保持、さらに次のデータはクロックの再び立ち下がりで保持、を繰り返し実行することを特徴とする請求項１記載のディジタル整相超音波装置。
【請求項６】
超音波受信信号シリアルデータのビット長が、前記アナログ・ディジタル変換器に応じ可変することを特徴とする請求項１記載のディジタル整相超音波装置。
【請求項７】
アナログ超音波受信信号を超音波受信チャンネル数に応じてディジタル信号に変換する複数のアナログ・ディジタル変換器と、ディジタル信号を整相処理する超音波整相処理手段とを備え、該整相した信号に基づいて超音波画像を表示させるディジタル整相超音波装置において、
前記アナログ・ディジタル変換器の出力が2系統以上のシリアルデータ転送であり、前記アナログ・ディジタル変換器の出力を受ける前記超音波整相手段の入力部が２系統以上のシリアルデータ群転送入力対応の回路を有することを特徴とするディジタル整相超音波装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ超音波受信信号をアナログ・ディジタル変換器(以下、ADC)を介して変換されたディジタル超音波受信信号の処理に関し、特に1個のADCに対し複数系統にシリアル転送された超音波受信信号処理部のディジタル整相超音波装置に関する。
【背景技術】
【０００２】
ディジタル整相超音波装置においては、100チャンネル以上の多チャンネル化と、超音波受信信号の広帯域化が進み、ひとつのディジタル整相処理回路ICにて複数の超音波受信信号整相処理が行われるようになってきている。
例えば、1個のディジタル整相処理ICにて、16ビットのパラレルのADC変換データを、16chを同時に処理するならば、ADC変換データ入力だけで、256ピンもの端子をディジタル整相ICに持たねばならず、パッケージサイズの拡大が必要となり、これは、ディジタル整相ICのコストを大きく引き上げ、ひいては、ディジタル整相超音波装置全体のコスト上昇の原因となってきた。(例えば特許文献1)
【特許文献１】特開２００３−１０１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
例えば、ADC3のビット数が少なく、かつ、変換レートが低い場合、具体的には、ADC3のビット数が12ビット、変換レートが40MHzとすると、シリアル超音波受信信号の転送レートは、12bit×40MHz＝480Mbps(メガビットパーセコンド)であり、現在一般的に用いられているICの製造プロセスであるならば、特許公開2003-10187号公報に示されるような手段で、容易にシリアル・パラレル変換回路を構成することが可能であると考える。
【０００４】
しかし、ADC3のビット数を16ビット、変換レートが100MHzとすると、16bit×100MHz＝1,600Mbpsとなり、現在一般的に用いられているICの製造プロセスにて、シリアル・パラレル変換回路を構成することは、シリアル・パラレル変換回路で必要とする動作速度がICのプロセスの動作速度を上回るため、シリアル・パラレル変換回路を構成することが困難である。
【０００５】
本発明は、上記状況を鑑み、ADC3からのシリアル超音波受信信号を2系統以上の複数に分割し、それらをシリアル・パラレル変換回路にてパラレル受信信号に変換することを本発明の特徴とする。さらに、本発明にて解決しようとする課題は、ADCにてシリアル化処理された超音波受信信号を整相処理回路にて整相処理するための複数のADC出力をシリアル・パラレル変換処理する回路を提供することにより、ディジタル整相超音波装置用の安価なディジタル整相ICを提供することにある。
【課題を解決するための手段】
【０００６】
アナログ超音波受信信号を超音波受信チャンネル数に応じてディジタル信号に変換する複数のアナログ・ディジタル変換器と、ディジタル信号を整相処理する超音波整相処理手段とを備え、該整相した信号に基づいて超音波画像を表示させるディジタル整相超音波装置において、前記アナログ・ディジタル変換器の出力が2系統以上のシリアルデータ転送であり、前記アナログ・ディジタル変換器の出力を受ける前記超音波整相手段の入力部が2系統以上のシリアルデータ群転送入力対応の回路を有する。
【０００７】
アナログ超音波受信信号を超音波受信チャンネル数に応じてディジタル信号に変換する複数のアナログ・ディジタル変換器と、ディジタル信号を整相処理する超音波整相処理手段とを備え、該整相した信号に基づいて超音波画像を表示させるディジタル整相超音波装置において、前記アナログ・ディジタル変換器の出力が2系統以上のシリアルデータ転送であり、前記アナログ・ディジタル変換器の出力を受ける前記超音波整相手段の入力部が2系統以上のシリアルデータ群転送入力対応の回路を有し、前記超音波整相手段の入力部における前記複数のシリアルデータ群は、アナログ超音波受信信号がアナログ・ディジタル変換器によりディジタル信号に変換された複数のパラレルデータを1系統のシリアルデータに変換した超音波受信信号と、シリアルデータのパケットの区切りを識別するための識別信号と、シリアルデータの個々のデータを前記超音波整相処理手段で保持するためのクロック信号とを有し、前記超音波整相処理手段は、前記識別信号及び前記クロック信号に基づいて、前記超音波受信信号をパラレルデータに変換する。
【０００８】
前記シリアルデータ群は、前記アナログ超音波受信信号が前記アナログ・ディジタル変換器によりディジタル信号に変換された複数のパラレルデータを2系統以上のシリアルデータに変換した超音波受信信号と、前記識別信号と、前記クロック信号とを有する。
【０００９】
複数系統のシリアルデータの超音波受信信号は、1つのパケットのデータの並びが最初が最上位ビットであり、順次下位ビットとなるデータの並びであるか、或いは、最初が最下位ビットであり、順次上位ビットとなるデータの並びである。
【００１０】
複数系統のシリアルデータの超音波受信信号は、一つのパケットのデータの並びが、片方のパケットが偶数ビットのパケットであるデータの並びであり、かつ、他方のパケットは奇数ビットのパケットであるデータの並びである。
【００１１】
前記クロック信号を用いて、前記超音波整相処理手段にてデータを保持する回路はパケット内の各データ毎にクロックの立ち上がり、或いは、立ち下りでシリアル超音波受信データを保持するか、或いは、パケットの最初のデータをクロックの立ち上がりで保持、次のデータはクロックの立下りで保持、さらに次のデータはクロックの再び立ち上がりで保持、を繰り返し実行することによりシリアル超音波受信データを保持するか、さらに或いは、パケットの最初のデータをクロックの立ち下がりで保持、次のデータはクロックの立ち下りで保持、さらに次のデータはクロックの再び立ち下がりで保持、を繰り返し実行する。
超音波受信信号シリアルデータのビット長が、前記アナログ・ディジタル変換器に応じ可変する。
【発明の効果】
【００１２】
本発明によれば、アナログ・ディジタル変換された超音波受信信号を、複数の系統のシリアル転送にてディジタル整相ICに入力するため、ディジタル整相ICのピン数削減が可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を図面を用いて説明する。
(実施の形態１)
図1に、本発明のブロック図を示す。本発明のディジタル整相超音波装置は、実際に超音波の送受信を行う探触子1と、探触子1に対し送信を行う送信回路系21と、探触子1からのアナログ受信信号の増幅を行う受信回路系22と、受信回路系22からのアナログ受信信号をパラレルのディジタル信号に変換し、さらに、パラレルのディジタル受信信号をシリアルのディジタル信号に変換する機能を有するADC3と、ADC3からのシリアル超音波受信信号を用いて、整相処理を行うディジタル整相処理回路4とを有す。
【００１４】
ディジタル整相処理回路4に関しては、例えば、特許公開平8-19536号公報に示されるように、超音波受信信号群を標本化するアナログ−ディジタル変換器群を用いた超音波信号処理装置、が考案されている。
さらに、ディジタル整相処理回路4にて整相処理された信号を用いて、TV画像に変換するDSC回路12と、DSC回路12から出力されたTV信号を表示する表示器13から成る。
【００１５】
特に、ディジタル整相処理回路4には、ADC3から出力されたシリアルのディジタル受信信号をADCシリアル出力フォーマットに応じ、正確にパラレル超音波受信信号に変換する、シリアル・パラレル変換回路5を有す。ADC3よりのシリアル転送モードの情報は、超音波送受信制御回路6からの情報に基づいて、シリアル・パラレル変換回路5は動作する。
【００１６】
ここで、本発明の特徴を成すシリアル・パラレル変換回路5の詳細な実施形態を図2、図4を用いて説明する。図2は、図1のディジタル整相処理回路4のシリアル・パラレル変換回路5のブロック図である。
本実施形態では、説明の簡略化のために、ADC3は、16ビットのアナログ・ディジタル変換器とし、ADC3のシリアルデータ信号系統数を2として説明する。
【００１７】
図2に示すように、シリアル・パラレル回路5は、ADCによってシリアル信号に変換された2系統の超音波受信信号をシリアルデータの順序にて一時蓄えるシフトレジスタ群7(1)と、シフトレジスタ群7(2)と、シフトレジスタ群7で蓄えられた超音波受信信号を、パケット区切りに応じ一時蓄えるラッチ回路8と、シリアル転送モード識別信号に応じラッチ回路8の出力をパラレル超音波受信信号に変換するパラレル出力フォーマット変換回路9と、シフトレジスタ7のクロックを生成するPos/Negクロック生成器10とから成る。
【００１８】
シリアル・パラレル変換回路5の具体的な動作は、図4(1)のタイムチャートでADC3よりシリアル超音波受信信号が転送されるならば、クロック信号立ち上り毎にシフトレジスタ群7(1)にて奇数シリアルデータを保持し、シフトレジスタ群7(2)にて偶数データを保持する。
【００１９】
さらに、パケット識別信号毎にラッチ回路8にてシフトレジスタ群7出力を保持し、パラレル出力フォーマット変換回路9では、ラッチ回路8の出力を用い、シフトレジスタ回路7(1)にて最初に保持されたデータを最上位ビット(MSB)、シフトレジスタ回路7(2)にて最後に保持されたデータを最下位ビット(LSB)となるように順序を入れ替えることを行う。これにより、シリアル超音波受信信号は、パラレル超音波受信信号に変換され、後段の整相処理部にて整相処理を行うことができるようになる。
【００２０】
図4(2)は、シリアル超音波受信信号1は奇数データ、シリアル超音波受信信号2が偶数データであるのは図4(1)と同一ではある。図4(1)と異なる点は、シリアルデータが下位データより上位データとなるように配列されたことである。ラッチ回路8の出力を用いて、パラレル出力フォーマット変換回路9にて、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。
【００２１】
図4(3)，図4(4)は、シリアル超音波受信信号1に、上位バイトのシリアルデータを転送し、シリアル超音波受信信号2に、下位バイトのシリアルデータを転送するものであり、特に図4(3)は、上位データから順次下位データの順番でデータが並び、特に図4(4)は、下位データから順次上位データの順番でデータが並び、ラッチ回路8の出力を用いて、パラレル出力フォーマット変換回路9にて、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。
【００２２】
図4(5)，図4(6)では、シフトレジスタ回路7(1)にてシリアル超音波受信信号1をクロック信号の立上りで奇数データを保持し、シフトレジスタ回路7(2)にてシリアル超音波受信信号2をクロック信号の立下りで偶数データを保持するように、シフトレジスタ群7と、Pos/Negクロック作成回路10が動作する。特に図4(5)は、上位データから順次下位データの順番でデータが並び、特に図4(6)は、下位データから順次上位データの順番でデータが並び、ラッチ回路8の出力を用いて、パラレル出力フォーマット変換回路9にて、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。
【００２３】
図5(7)，図5(8)では、シフトレジスタ回路7(1)にてシリアル超音波受信信号1をクロック信号の立上りで上位バイトデータを保持し、シフトレジスタ回路7(2)にてシリアル超音波受信信号2をクロック信号の立下りで下位バイトデータを保持するように、シフトレジスタ群7と、Pos/Negクロック作成回路10が動作する。特に図5(7)は、上位データから順次下位データの順番でデータが並び、特に図5(8)は、下位データから順次上位データの順番でデータが並び、ラッチ回路8の出力を用いて、パラレル出力フォーマット変換回路9にて、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。
【００２４】
上記の説明では、ADC3を16ビットのアナログ・ディジタル変換回路としたが、図5(9)，図5(10)，図5(11)，図5(12)に示す、ADC3出力形態は、16ビットアナログ・ディジタルと同様であるが、14ビットアナログ・ディジタル変換器の場合、シリアルデータとして無効なデータが2ビットシリアル・パラレル変換回路5に入力される。このような場合でも、シリアル・パラレル変換回路5は、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。
【００２５】
(実施の形態２)
実施の形態1では、シフトレジスタ群7(1)とシフトレジスタ群7(2)にて、それぞれ8ビットのシリアルデータを扱う実施の形態を記述したが、この実施の形態では、図6に示したようなタイムチャートの1系統のシリアル超音波受信データを正確にパラレル受信信号に変換できない課題がある。そこで、上記課題を解決するために、図3のように、シフトレジスタ群7(1)、シフトレジスタ群7(2)にて各々のシフトレジスタ群にて扱えるデータ数を16とした。これにより、16個の連続したシリアルデータをシフトレジスタで保持できるため、図6(1)〜(6)に示されるタイムチャートにおいても、シリアル・パラレル変換回路5は、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。また、実施の形態1で用いた図4のタイムチャートにおいても、シリアル・パラレル変換回路5は、シリアル転送モード識別信号を基に、正確にシリアル超音波受信信号を、パラレル超音波受信信号に変換することができるため、後段の整相処理部にて整相処理を行うことができるようになる。
【００２６】
以上のように、本発明によれば、アナログ・ディジタル変換された超音波受信信号を、シリアル転送にてディジタル整相ICに入力するため、ディジタル整相ICのピン数削減が可能となる。これにより、ディジタル整相超音波装置を安価に製造できる。
なお、これらの実施例においては説明の簡単化のために、ADCを16ビットのアナログ・ディジタル変換器として説明したが、ビット数はこれに拘るものではない。また、実施例2および、実施例3では、説明の簡単化のために、シリアルデータ数を2として説明したが、シリアルデータ数はこれに拘るものではない。
【図面の簡単な説明】
【００２７】
【図１】本発明のディジタル整相超音波装置全体を示すシステムブロック図。
【図２】シリアル・パラレル変換回路を示す第一の実施の形態の図。
【図３】シリアル・パラレル変換回路を示す第二の実施の形態の図。
【図４】シリアル・パラレル変換回路の動作を説明するための第一のタイムチャートの図。
【図５】シリアル・パラレル変換回路の動作を説明するための第一のタイムチャートの図。
【図６】シリアル・パラレル変換回路の動作を説明するための第二のタイムチャートの図。
【符号の説明】
【００２８】
１  探触子、２  送信回路系、３  アナログ・ディジタル変換器、４  ディジタル整相処理回路、５  シリアル・パラレル変換回路、６  超音波送受信制御器、７  シフトレジスタ、８  ラッチ回路、９  パラレル出力フォーマット変換回路、１０  Pos/Negクロック生成器、１１  受信回路系、１２  DSC、１３  表示器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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