(57)【要約】【課題】  素子間の間隔が狭くなることに伴う漏れ電流を抑えつつ、同時に高い縦横比によるボイドの発生を防止できるトレンチ構造の素子分離膜を有する半導体素子及びその製造方法を提供すること。【解決手段】  半導体基板と、前記半導体基板の所定領域に形成されて第１活性領域を画定するトレンチと、前記トレンチ内にギャップフィルされている第１素子分離膜と、前記第１素子分離膜の上に形成されている第２素子分離膜と、隣接する前記第２素子分離膜との間の空間に埋め込まれた前記第１活性領域上の第２活性領域とを含む。【選択図】      図２
2006049835.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の所定領域に形成されて第１活性領域を画定するトレンチと、
前記トレンチ内にギャップフィルされている第１素子分離膜と、
前記第１素子分離膜の上に形成されている第２素子分離膜と、
隣接する前記第２素子分離膜との間の空間に埋め込まれた前記第１活性領域上の第２活性領域と
を含むことを特徴とする半導体素子。
【請求項２】
前記第１素子分離膜の幅は、前記第２素子分離膜の幅よりも相対的に大きいことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１素子分離膜の深さは、前記第２素子分離膜の深さよりも相対的に大きいことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１素子分離膜と前記第２素子分離膜とは、高密度プラズマ方式の酸化膜であることを特徴とする請求項２または請求項３に記載の半導体素子。
【請求項５】
前記第２活性領域の幅は、前記第１活性領域の幅よりも相対的に大きいことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第２活性領域は、エピタキシャルシリコン層であることを特徴とする請求項１または請求項５に記載の半導体素子。
【請求項７】
前記第１素子分離膜と前記第２素子分離膜とは、高密度プラズマ方式の酸化膜であることを特徴とする請求項１に記載の半導体素子。
【請求項８】
半導体基板を所定の深さにエッチングして第１活性領域を画定するトレンチを形成するステップと、
前記トレンチの内部に第１素子分離膜を形成するステップと、
前記第１素子分離膜の上に前記第１活性領域の上部をオープンさせる空間を持って互いに離隔される第２素子分離膜を形成するステップと、
前記第２素子分離膜の間の空間に前記第１活性領域と連結される第２活性領域を形成するステップと
を含むことを特徴とする半導体素子の素子分離方法。
【請求項９】
前記トレンチは、
前記第１素子分離膜がギャップフィルされる縦横比を減少させるように、予定されたトレンチよりも大きい幅と小さい深さに形成することを特徴とする請求項８に記載の半導体素子の素子分離方法。
【請求項１０】
前記トレンチの深さは、前記予定されたトレンチの深さよりも１００Å〜２０００Å程小さく形成することを特徴とする請求項９に記載の半導体素子の素子分離方法。
【請求項１１】
前記第２素子分離膜は、前記トレンチにより減少した、予定されたトレンチの深さを満足させるように１００Å〜２０００Åの厚さに形成することを特徴とする請求項１０に記載の半導体素子の素子分離方法。
【請求項１２】
前記第２素子分離膜を形成するステップは、
前記第１素子分離膜を含む前記半導体基板の全面に素子分離絶縁膜を形成するステップと、
前記素子分離絶縁膜の上にフォトレジストを塗布するステップと、
露光及び現像によりパターニングして前記第１素子分離膜の上部を覆う形のフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングバリアとして前記素子分離絶縁膜をエッチングして前記第２素子分離膜を形成するステップと、
前記フォトレジストパターンを除去するステップと
を含むことを特徴とする請求項８に記載の半導体素子の素子分離方法。
【請求項１３】
前記第１素子分離膜の幅は、前記第２素子分離膜の幅よりも大きく形成し、前記第１素子分離膜の深さは、前記第２素子分離膜の深さよりも相対的に大きく形成することを特徴とする請求項８または請求項１２に記載の半導体素子の素子分離方法。
【請求項１４】
前記第１素子分離膜と第２素子分離膜とは、高密度プラズマ方式の酸化膜で形成することを特徴とする請求項８または請求項１２に記載の半導体素子の素子分離方法。
【請求項１５】
前記第２活性領域は、
前記第２素子分離膜の間の空間に露出された前記第１活性領域の表面上に選択的エピタキシャル成長によりエピタキシャルシリコン層で形成することを特徴とする請求項８に記載の半導体素子の素子分離方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子の素子分離構造及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子の素子分離工程(Ｉｓｏｌａｔｉｏｎ；ＩＳＯ)においては、ＬＯＣＯＳ(Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ)またはＰＧＩ(Ｐｒｏｆｉｌｅｄ Ｇｒｏｖｅ Ｉｓｏｌａｔｉｏｎ)などのような通常の素子分離方法を用いて、半導体基板の所定部分にフィールド絶縁膜を形成し、活性領域を限定するフィールド領域を形成する。
【０００３】
素子分離方法の一つとして、ＬＯＣＯＳ方法は、活性領域を限定する酸化マスクである窒化膜を半導体基板の上に形成し、フォトリソグラフィ方法によりパターニングして半導体基板の所定部分を露出させた後、露出した半導体基板を酸化させて素子分離領域として用いられるフィールド酸化膜を形成する方法である。
【０００４】
ＬＯＣＯＳ方法は、工程が単純で、広い部位と狭い部位とを同時に分離できるという長所を有するが、側面酸化によるバーズビーク(Ｂｉｒｄ'ｓ ｂｅａｋ)が形成されて素子分離領域の幅が広くなり、ソース/ドレイン領域の有効面積を減少させる。また、フィールド酸化膜の形成時に、酸化膜の縁部に熱膨張係数の差による応力が集中することによって、シリコン基板に結晶欠陥が生じ、漏れ電流が多いという短所がある。
【０００５】
近年、半導体素子の集積度が増大するに従ってデザインルールが減少し、これにより、半導体素子と半導体素子とを分離する素子分離膜の大きさも同じスケールだけ縮小してしまうことから、通常のＬＯＣＯＳ、ＰＢＬといった素子分離方法では、その適用が限界に達している。
【０００６】
これを解決するために適用されたＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)方法は、半導体基板の上に半導体基板とエッチング選択比が良好な窒化膜を形成し、窒化膜をハードマスクとして用いるために、窒化膜をフォトリソグラフィ方法によりパターニングして窒化膜パターンを形成し、窒化膜パターンをハードマスクとして用いて、半導体基板を所定の深さにドライエッチング方法でパターニングしてトレンチを形成した後、トレンチにギャップフィル絶縁膜をギャップフィルさせた後、化学的機械的研磨(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰという)して素子分離膜を形成する。
【０００７】
図１Ａ乃至図１Ｄは、従来技術に係る半導体素子の素子分離方法を概略的に示す図である。
【０００８】
図１Ａに示すように、半導体基板１１の上部にパッド酸化膜１２とパッド窒化膜１３を積層した後、パッド窒化膜１３の上部に素子分離領域を画定するフォトレジストパターン１４を形成する。
【０００９】
次いで、フォトレジストパターン１４をエッチングバリアとしてパッド窒化膜１３とパッド酸化膜１２をエッチングして素子分離領域が形成される半導体基板１１の表面を露出させる。
【００１０】
図１Ｂに示すように、フォトレジストパターン１４を除去した後、パッド窒化膜１３をハードマスクとして、露出された半導体基板１１を所定の深さにエッチングして素子分離領域となるトレンチ１５を形成する。このようなトレンチ１５の形成により、トレンチ１４を除いた残りの半導体基板１１は活性領域１１Ａとして作用する。
【００１１】
図１Ｃに示すように、トレンチ１５を完全にギャップフィルするまでパッド窒化膜１３の上部に素子分離絶縁膜１６を蒸着する。この時、素子分離絶縁膜１６は、高密度プラズマ方式の酸化膜で形成する。
【００１２】
図１Ｄに示すように、パッド窒化膜１３を研磨停止膜とするＣＭＰ工程を行って、素子分離絶縁膜１６を平坦化する。
【００１３】
次いで、パッド窒化膜１３とパッド酸化膜１２を選択的に除去して、素子分離工程を完了する。すなわち、トレンチ１５にギャップフィルされる素子分離膜１６Ａを形成する。
【００１４】
上述の従来技術は、トレンチ１５に素子分離膜１６ＡをギャップフィルするＳＴＩ工程を採用している。
【００１５】
近年、ＤＲＡＭの集積度が増大するに従って、素子間の間隔が狭くなり、トレンチの縦横比が高くなっている。
【００１６】
しかし、従来技術のように、ＳＴＩ工程を用いた素子分離工程を行っても活性領域１１Ａと活性領域１１Ａとの間の絶縁空間「Ｓ」が縮小され、素子間の漏れ電流を抑えるのに多くの困難がある。このような漏れ電流により、ＤＲＡＭのリフレッシュタイムが短くなるという問題が発生する。
【００１７】
また、従来技術は、トレンチ１５をギャップフィルする素子分離絶縁膜１６の蒸着時にトレンチ１５の高い縦横比により、ボイドの発生を回避することができない。こうしたボイドは、後続するＣＭＰ工程時に研磨を停止させて研磨不良を招き、さらにボイドによって素子分離絶縁膜が素子分離膜としての機能を果たせないという問題をもたらす。
【特許文献１】特開平０９−３２１１３２
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、素子間の間隔が狭くなることに伴う漏れ電流を抑えつつ、同時に高い縦横比によるボイドの発生を防止できるトレンチ構造の素子分離膜を有する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係る半導体素子は、半導体基板と、前記半導体基板の所定領域に形成されて第１活性領域を画定するトレンチと、前記トレンチ内にギャップフィルされている第１素子分離膜と、前記第１素子分離膜の上に形成されている第２素子分離膜と、隣接する前記第２素子分離膜との間の空間に埋め込まれた前記第１活性領域上の第２活性領域とを含むことを特徴とする。
【００２０】
また、上記目的を達成するために、本発明に係る半導体素子の製造方法は、
半導体基板を所定の深さにエッチングして第１活性領域を画定するトレンチを形成するステップと、前記トレンチの内部に第１素子分離膜を形成するステップと、前記第１素子分離膜の上に前記第１活性領域の上部をオープンさせる空間を持って互いに離隔される第２素子分離膜を形成するステップと、前記第２素子分離膜の間の空間に前記第１活性領域と連結される第２活性領域を形成するステップとを含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、素子分離膜を、トレンチにギャップフィルされる形の第１素子分離膜と、蒸着/エッチングを通して形成した第２素子分離膜とに形成することによって、ボイドのない素子分離膜を形成することができるという効果を奏する。
【００２２】
また、本発明は、活性領域を相対的に幅の大きい活性領域と、その下に相対的に幅の小さい活性領域との二重構造に形成することによって、隣接する素子間の漏れ電流を防止できるという効果が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の最も好ましい実施の形態を、添付する図面を参照して説明する。
【００２４】
後述する本発明の実施の形態は、素子分離膜を、第１素子分離膜と第２素子分離膜の二重構造に形成し、活性領域も第１活性領域と第２活性領域の二重構造に形成する。
【００２５】
図２は、本発明の実施の形態に係る半導体素子の素子分離構造を示す図である。
【００２６】
図２に示すように、半導体基板１００、半導体基板１００の所定領域に形成されて第１活性領域１０１Ａを画定するトレンチ２００、トレンチ２００内にギャップフィルされている第１素子分離膜２０１、第１素子分離膜２０１上に形成されている第２素子分離膜２０２、隣接する第２素子分離膜２０２間の空間に形成されている第２活性領域１０１Ｂを含む。
【００２７】
より詳細に説明すると、トレンチ２００の内部にギャップフィルされている第１素子分離膜２０１の幅Ｗ１０は、第２素子分離膜２０２の幅Ｗ１１に比べて大きく、第１素子分離膜２０１の深さＤ１０は、第２素子分離膜２０２の深さＤ１１に比べて深い。ここで、トレンチ２００は予定されているトレンチよりも深さが浅く、幅の広いものであり、第１素子分離膜２０１の上に形成されている第２素子分離膜２０２により予定されたトレンチの深さと幅を満足させる。
【００２８】
そして、第１活性領域１０１Ａの幅Ｗ２０は、第２活性領域１０１Ｂの幅Ｗ２１よりも小さい。
【００２９】
図２において、第１素子分離膜２０１と第２素子分離膜２０２とは、高密度プラズマ方式の酸化膜で形成され、第２活性領域１０１Ｂは半導体基板１１で形成される第１活性領域１０１Ａと異なって、選択的エピタキシャル成長(ＳＥＧ)工程により成長させたエピタキシャルシリコン層である。
【００３０】
図２のように、素子分離膜を第１素子分離膜２０１と第２素子分離膜２０２の二重構造に形成し、活性領域を第１活性領域１０１Ａと第２活性領域１０１Ｂの二重構造に形成することによって、隣接する素子間の漏れ電流特性を改善させる。
【００３１】
そして、縦横比の大きいトレンチを一回にギャップフィルして素子分離膜を形成するのと異なって、第１素子分離膜２０１を、減少した縦横比を有するトレンチ２００にギャップフィルするので、ボイドが発生せず、しかも第２素子分離膜２０２を第１素子分離膜２０１の上に形成することから、素子分離の深さを十分満足させる。
【００３２】
以下、図２のような素子分離構造を有する半導体素子の製造方法について説明する。
【００３３】
図３Ａ乃至図３Ｇは、本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【００３４】
図３Ａに示すように、半導体基板２１の上部にパッド酸化膜２２とパッド窒化膜２３を積層する。この時、パッド窒化膜２３は後続するトレンチのエッチング時にハードマスクとして用いるものであり、パッド酸化膜２２はパッド窒化膜２３の蒸着時に半導体基板２１が受けるストレスを緩和させるためのものである。
【００３５】
次に、パッド窒化膜２３の上部にフォトレジストを塗布し、露光及び現像によりパターニングして素子分離領域を画定する第１フォトレジストパターン２４を形成した後、第１フォトレジストパターン２４をエッチングバリアとしてパッド窒化膜２３とパッド酸化膜２２をエッチングして、素子分離領域が形成される半導体基板２１の表面を露出させる。
【００３６】
前記第１フォトレジストパターン２４の開口の幅Ｗ１は、後続するトレンチの幅と同じであり、予定されているトレンチの幅よりは幅が小さい。
【００３７】
図３Ｂに示すように、第１フォトレジストパターン２４を除去した後、パッド窒化膜２３をエッチングバリアとして、露出された半導体基板２１を所定の深さにエッチングして素子分離領域が形成されるトレンチ２５を形成する。
【００３８】
この時、トレンチ２５の幅Ｗ１は、予定されているトレンチの幅Ｗ２よりもさらに大きく形成し、また、トレンチ２５の深さＤ１は、予定されているトレンチの深さＤ２よりもさらに浅く形成する。例えば、トレンチ２５の深さは予定されているトレンチの深さよりも１００Å〜２０００Å程小さくし、トレンチ２５の幅Ｗ１は予定されているトレンチの幅よりも１００Å〜２００Å程大きくする。
【００３９】
特に、トレンチ２５の幅Ｗ１は、第１フォトレジストパターン２４の形成時に予定されている素子分離領域の幅よりもさらに大きく形成することによって、調節可能である。
【００４０】
このように、トレンチ２５の幅Ｗ１を広くすると、トレンチ２５により画定される第１活性領域２１Ａの幅ＷＡ１は予定されている活性領域の幅よりも小さくなるが、素子間の分離間隔は「Ｗ１」と「Ｗ２」の差だけ広くなる。
【００４１】
そして、トレンチ２５の深さＤ１を浅くすると、トレンチ２５の縦横比を減少させることができる。例えば、予定されているトレンチの幅が１０Åで、深さが５０Åと仮定すると、予定されているトレンチの縦横比は１:５となり、トレンチ２５の幅が１５Åで、深さが４５Åと仮定すると、トレンチ２５の縦横比は１:３となる。
【００４２】
このように、トレンチ２５の縦横比が予定されているトレンチの縦横比よりも顕著に減少する。
【００４３】
一方、トレンチ２５の縦横比の減少効果は、パッド酸化膜とパッド窒化膜の厚さを除外したものである。実質的に、後続するトレンチ２５のギャップフィル時に縦横比はパッド酸化膜とパッド窒化膜の厚さによっても影響されるが、予定されているトレンチの縦横比もパッド酸化膜とパッド窒化膜の厚さにより影響を受けるので、パッド酸化膜とパッド窒化膜による縦横比は省略する。
【００４４】
図３Ｃに示すように、トレンチ２５を完全に埋め込むまでパッド窒化膜２３の上部に第１素子分離絶縁膜２６を蒸着する。この時、予定されているトレンチに比べて縦横比が減少したトレンチ２５に第１素子分離絶縁膜２６を蒸着するので、トレンチ２５をギャップフィルする時、ボイドのない第１素子分離絶縁膜２６を蒸着することができる。
【００４５】
前記第１素子分離絶縁膜２６は、ギャップフィル特性に優れた高密度プラズマ方式の酸化膜で形成し、トレンチ２５の減少した縦横比を有するので、高密度プラズマ方式の酸化膜の形成時にギャップフィルマージンを十分に確保することができる。
【００４６】
図３Ｄに示すように、パッド窒化膜２３を研磨停止膜とするＣＭＰ工程を用いて第１素子分離絶縁膜２６を平坦化し、続いてパッド窒化膜２３とパッド酸化膜２２を選択的に除去する。この時、ＣＭＰ工程時にパッド窒化膜２３の一部が消耗されて厚さが薄くなり、薄くなったパッド窒化膜２３はリン酸(Ｈ３ＰＯ４)溶液を用いて除去する。そして、パッド酸化膜２２はフッ酸(ＨＦ)溶液を用いて除去する。
【００４７】
このような一連のＣＭＰ工程及びパッド窒化膜/パッド酸化膜の除去工程の後にトレンチ２５に第１素子分離膜２６Ａが形成され、この第１素子分離膜２６Ａは第１素子分離絶縁膜２６がパッド酸化膜２２の除去時に一部除去されて形成されたものであるので、活性領域２１Ａの表面との段差が殆どない。
【００４８】
図３Ｅに示すように、第１素子分離膜２６Ａを含む半導体基板２１の全面に第２素子分離絶縁膜２７を蒸着する。この時、第２素子分離絶縁膜２７は高密度プラズマ方式で蒸着した酸化膜であり、「Ｄ３」の厚さを有する。ここで、第２素子分離絶縁膜２７の厚さ「Ｄ３」は、第１トレンチ２５の深さＤ１に加えられ、予定されているトレンチの深さＤ２を十分満足させる。従って、第２素子分離絶縁膜２７の厚さは、薄くなったトレンチ２５の深さを補償するように１００Å〜２０００Åの厚さに形成して予定されているトレンチの深さを満足させる。
【００４９】
尚、第２素子分離絶縁膜２７は、トレンチをギャップフィルする形ではなく、平坦な下部構造物の上部に蒸着する方式であるので、ボイドなく蒸着することが可能であり、その厚さをさらに厚くすることができる。
【００５０】
次に、第２素子分離絶縁膜２７の上部に感光膜を塗布し、露光及び現像によりパターニングして第２フォトレジストパターン２８を形成する。この時、第２フォトレジストパターン２８は、第１素子分離膜２６Ａの上部を覆い、第１素子分離膜２６Ａの幅Ｗ１よりも小さな幅Ｗ３を有する。すなわち、図３Ａの第１フォトレジストパターン２４とは反対に露光及び現像工程を行ったものであり、以上の工程をリバースマスク工程という。
【００５１】
従って、第２フォトレジストパターン２８が提供する開口の幅ＷＡ２は、詳細に後述するが、第２活性領域の幅となる。
【００５２】
図３Ｆに示すように、第２フォトレジストパターン２８をエッチングバリアとして第２素子分離絶縁膜２７をエッチングして第１素子分離膜２６Ａの上で所定空間ＷＡ２を置き、互いに離隔される第２素子分離膜２７Ａを形成した後、第２フォトレジストパターン２８を除去する。ここで、図面符号２７Ａは、エッチングされた第２素子分離膜を表す。
【００５３】
前記第２フォトレジストパターン２８の除去後に残留する第２素子分離膜２７Ａは、第１素子分離膜２６Ａの上で「Ｗ３」の幅と「Ｄ３」の厚さを持って形成される。この時、第２素子分離膜２７Ａの幅Ｗ３は第１素子分離膜２６Ａの幅Ｗ１に比べてより小さく、第２素子分離膜２７Ａの厚さＤ３は第１素子分離膜２６Ａの深さＤ１に比べて薄い。
【００５４】
このように、本発明は素子分離膜が、第１素子分離膜２６Ａと第２素子分離膜２７Ａの垂直構造に形成されるが、第２素子分離膜２７Ａとなる第２素子分離絶縁膜２７を厚さの制限をすることなく厚く形成しても、ボイドが発生しないので、第２素子分離膜２７Ａの厚さを厚くすることができる。
【００５５】
従って、本発明の素子分離膜は、隣接する素子間の漏れ電流を十分防止できる素子分離深さを有するように形成することができ、また第１素子分離膜２６Ａとなる第1素子分離絶縁膜２６も減少した縦横比を有するトレンチ２５にギャップフィルされる形であるので、ボイドがなく蒸着可能である。
【００５６】
図３Ｇに示すように、第２素子分離膜２７Ａ間の空間に露出された第１活性領域２１Ａの表面上に第２活性領域２９を形成する。この時、第２活性領域２９は選択的エピタキシャル成長工程により成長させたエピタキシャルシリコン層であり、選択的エピタキシャル成長工程は側面成長する特性があるので、第１活性領域２１Ａの表面上でエピタキシャルシリコン層が成長しながら、側面成長が進み、第１素子分離膜２６Ａの上部にもエピタキシャルシリコン層が埋め込まれる。
【００５７】
前記の第２活性領域２９の幅ＷＡ２は、第１活性領域２１Ａの幅ＷＡ１に比べて幅が大きくて相対的に面積が大きい。このように、幅の小さい第１活性領域２１Ａ上に幅の大きい第２活性領域２９を形成して二重構造の「Ｔ」状の活性領域を形成すれば、隣接する素子間の漏れ電流を抑制する効果が大きくなる。
【００５８】
このように、本発明は素子分離膜を、第１素子分離膜２６Ａと第２素子分離膜２７Ａとの二重構造に形成し、活性領域を第１活性領域２１Ａと第２活性領域２９のＴ状の構造に形成することによって、隣接する素子間の漏れ電流を抑制する。
【００５９】
そして、縦横比の大きいトレンチを一回にギャップフィルして素子分離膜を形成するのと異なって、第１素子分離膜２６Ａを、減少した縦横比を有するトレンチ２５にギャップフィルするので、ボイドが発生せず、しかも第２素子分離膜２７Ａを第１素子分離膜２６Ａの上に形成して、要求される素子分離深さを十分満足させることができる。
【００６０】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【産業上の利用可能性】
【００６１】
本発明は、半導体製造技術に関し、特に、半導体素子の素子分離構造及びその製造方法に利用可能である。
【図面の簡単な説明】
【００６２】
【図１Ａ】従来技術に係る半導体素子の素子分離方法を概略的に示す図である。
【図１Ｂ】従来技術に係る半導体素子の素子分離方法を概略的に示す図である。
【図１Ｃ】従来技術に係る半導体素子の素子分離方法を概略的に示す図である。
【図１Ｄ】従来技術に係る半導体素子の素子分離方法を概略的に示す図である。
【図２】本発明の実施の形態に係る半導体素子の素子分離構造を示す図である。
【図３Ａ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３Ｃ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３Ｄ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３Ｅ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３Ｆ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３Ｇ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【符号の説明】
【００６３】
１００      半導体基板
１０１Ａ      第１活性領域
１０１Ｂ      第２活性領域
２００      トレンチ
２０１      第１素子分離膜
２０２      第２素子分離膜
【図１Ａ】
2006049835.tif 000003
【図１Ｂ】
2006049835.tif 000004
【図１Ｃ】
2006049835.tif 000005
【図１Ｄ】
2006049835.tif 000006
【図２】
2006049835.tif 000007
【図３Ａ】
2006049835.tif 000008
【図３Ｂ】
2006049835.tif 000009
【図３Ｃ】
2006049835.tif 000010
【図３Ｄ】
2006049835.tif 000011
【図３Ｅ】
2006049835.tif 000012
【図３Ｆ】
2006049835.tif 000013
【図３Ｇ】
2006049835.tif 000014