(57)【要約】【課題】  従来の半導体装置では、コレクタ埋込拡散層が必要以上に這い上がり、所望の耐圧特性が得難いという問題があった。【解決手段】  本発明の半導体装置では、ＬＯＣＯＳ法に替えてＳＴＩ法が用いられ、溝部１１は高密度プラズマＣＶＤ法で堆積したＮＳＧ膜１２により埋設されている。この構造により、Ｎ型の埋込拡散層２は、必要以上に這い上がらない構造となる。そして、コレクタ領域のＮ型の埋込拡散層２と活性ベース領域のＰ型の拡散領域７とは、一定の離間距離を有し、所望の耐圧特性を実現できる。また、所望の耐圧特性を維持しつつ、エピタキシャル層４の厚みを薄くできるので、高周波特性も向上させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層に形成されたコレクタ埋込拡散層と、
前記コレクタ埋込拡散層と連結し、前記半導体層表面から形成されたコレクタ拡散層と、
前記半導体層表面から形成されたベース拡散層及び前記ベース拡散層とその形成領域を重畳させるエミッタ拡散層と、
前記半導体層表面から形成された溝と、
気相成長法により形成され、前記溝を埋設する第１の絶縁膜とを有することを特徴とする半導体装置
【請求項２】
前記第１の絶縁膜は、高密度プラズマＣＶＤ法により堆積されたＮＳＧ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層を複数の素子形成領域に区画するトレンチを有し、前記トレンチは、気相成長法により堆積される第２の絶縁膜により埋設されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ベース拡散層と電気的に接続するベース取り出し電極の上面には、前記エミッタ拡散層と電気的に接続するエミッタ取り出し電極と前記ベース取り出し電極とを絶縁する第３の絶縁膜を有し、前記第３の絶縁膜に形成された開口部から露出する前記ベース取り出し電極には、コバルトシリサイド膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記開口部の一側面は、前記エミッタ取り出し電極の側面と同一面を構成していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記エミッタ取り出し電極及び前記コレクタ拡散層が配置されている前記半導体層にはコバルトシリサイド膜が形成されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、熱酸化法による熱処理工程を低減し、コレクタ埋込拡散層の広がりを抑え、高周波特性を向上させる技術に関する。
【背景技術】
【０００２】
従来の半導体装置では、Ｐ型の半導体基板上に１層のＮ型のエピタキシャル層が堆積され、基板とエピタキシャル層には、Ｎ型の埋込拡散層が形成されている。そして、エピタキシャル層の所望の領域には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜が形成されている。ＬＯＣＯＳ酸化膜は分離領域等として用いられているものがある（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置では、ＬＯＣＯＳ法に替えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い、半導体層表面の平坦性及び微細化を実現する技術がある。そして、該ＳＴＩ法による溝は絶縁膜で埋設され、該絶縁膜上面から形成されたトレンチ内壁に熱酸化膜が形成されている。更に、トレンチ内は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＣＶＤ酸化膜で埋設され、分離領域が形成されているものがある（例えば、特許文献２参照。）。
【特許文献１】特開平１０−３０３２０９号公報（第４−５頁、第１−２図）
【特許文献２】特開平９−８１１９号公報（第３−４頁、第１−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置では、エピタキシャル層にＬＯＣＯＳ酸化膜を形成する際に、先ず、エピタキシャル層表面に、ＬＯＣＯＳ酸化膜が形成される領域に開口部が設けられたシリコン窒化膜が選択的に形成される。そして、例えば、１０００度程度のスチーム酸化を行うことで、ＬＯＣＯＳ酸化膜が形成される。つまり、ＬＯＣＯＳ酸化膜の形成時には、基板自体が、１０００度程度の熱環境下におかれるため、既に、基板及びエピタキシャル層に形成された埋込拡散層が、必要以上に、拡散されてしまう。特に、コレクタ領域における抵抗値を低減させる埋込拡散層が、該熱環境下により必要以上に、這い上がり、あるいは、這い下がる。
【０００５】
そして、埋込拡散層の這い上がりにより、ベース領域の底面からコレクタ領域の上面までの幅が狭くなり、所望の耐圧特性が得られないという問題が発生する。また、埋込拡散層の這い上がりに対して、所望の耐圧を確保するために、エピタキシャル層を厚くし、埋込拡散層を深部に形成することで対処できる。しかしながら、エピタキシャル層を厚く形成することで、コレクタ領域での抵抗値も増大し、高周波特性が劣化するという問題が発生する。一方、埋込拡散層の這い下がりにより、半導体基板とコレクタ領域との間の寄生容量（Ｃｊｓ）が増大し、高周波特性が劣化するという問題が発生する。
【０００６】
また、分離領域を構成する溝及びトレンチを形成後、トレンチ形成領域のエッチングダメージ等を除去する際に、熱酸化法を用いる。また、トレンチ内壁を被覆する酸化膜を熱酸化法により形成している。つまり、熱酸化法を用いることで、基板自体が高温の熱環境下におかれ、埋込拡散層が這い上がり、あるいは、這い下がる。そして、上述した問題が発生する。
【０００７】
また、エピタキシャル層表面での素子間分離として、ＬＯＣＯＳ酸化膜を用いることで、半導体層上面における平坦性を維持することが困難となる。そして、分離領域上方に形成された配線が断線する問題が発生する。
【０００８】
また、上述したように、コレクタ領域の埋込拡散層が、必要以上に拡散することで、隣接する素子間のショートを防止するため、分離領域のトレンチを深く形成する必要がある。この構造により、トレンチ形成による工程負荷、製造コストの増加を招くという問題が発生する。また、所望の耐圧特性を維持するために、エピタキシャル層を厚く形成することが必要となる。この構造により、更に、トレンチ形成による工程負荷、製造コストの増加等が発生する。
【課題を解決するための手段】
【０００９】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層に形成されたコレクタ埋込拡散層と、前記コレクタ埋込拡散層と連結し、前記半導体層表面から形成されたコレクタ拡散層と、前記半導体層表面から形成されたベース拡散層及び前記ベース拡散層とその形成領域を重畳させるエミッタ拡散層と、前記半導体層表面から形成された溝と、気相成長法により形成され、前記溝を埋設する第１の絶縁膜とを有することを特徴とする。従って、本発明では、溝は、気相成長法により形成される第１の絶縁膜で埋設されている。この構造により、コレクタ埋込拡散層の必要以上の這い上がりを抑制し、耐圧特性を維持しつつ、高周波特性を向上できる。
【００１０】
また、本発明の半導体装置では、前記半導体層を複数の素子形成領域に区画するトレンチを有し、前記トレンチは、気相成長法により堆積される第２の絶縁膜により埋設されていることを特徴とする。従って、本発明では、トレンチは、気相成長法により形成される第２の絶縁膜で埋設されている。この構造により、コレクタ埋込拡散層の必要以上の這い上がり、あるいは、這い下がりを抑制できる。
【００１１】
また、本発明の半導体装置では、前記ベース拡散層と電気的に接続するベース取り出し電極の上面には、前記エミッタ拡散層と電気的に接続するエミッタ取り出し電極と前記ベース取り出し電極とを絶縁する第３の絶縁膜を有し、前記第３の絶縁膜に形成された開口部から露出する前記ベース取り出し電極には、コバルトシリサイド膜が形成されていることを特徴とする。従って、本発明では、ベース取り出し電極内に注入された不純物が、コバルトシリサイド膜を形成する際の熱処理や後工程の熱処理により、コバルトシリサイド膜へ拡散され難くなる。そして、ベース取り出し電極でのベース抵抗値の増大を抑止できる。更に、コバルトシリサイド膜を広い領域に形成することで、低抵抗領域を増加させ、高周波特性を向上させることができる。
【００１２】
また、本発明の半導体装置では、前記開口部の一側面は、前記エミッタ取り出し電極の側面と同一面を構成していることを特徴とする。従って、本発明では、コバルトシリサイド膜をベース拡散層の近傍まで形成することができる。そして、ベース取り出し電極での低抵抗領域を増大させ、高周波特性を向上させることができる。
【００１３】
また、本発明の半導体装置では、前記エミッタ取り出し電極及び前記コレクタ拡散層が配置されている前記半導体層にはコバルトシリサイド膜が形成されている。従って、本発明では、エミッタ取り出し電極及びコレクタ拡散層上面にもコバルトシリサイド膜を有することで、コンタクト抵抗を低減し、高周波特性を向上できる。
【発明の効果】
【００１４】
本発明では、ベース領域とコレクタ領域とを離間する溝部は、ＣＶＤ法により堆積したＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜で埋設されている。そして、コレクタ埋込拡散層が必要以上に這い上がることがなく、エピタキシャル層の膜厚を薄くすることができる。この構造により、所望の耐圧特性を維持しつつ、高周波特性を向上させることができる。
【００１５】
また、本発明では、ＬＯＣＯＳ法に替えてＳＴＩ法を用いることで、コレクタ埋込拡散層が必要以上に這い下がること抑止できる。この構造により、半導体基板とコレクタ領域との間の寄生容量を低減し、高周波特性を向上させることができる。
【００１６】
また、本発明では、分離領域は、溝部及びトレンチを用いて構成されている。溝部は、ＣＶＤ法により堆積したＮＳＧ膜で埋設されている。また、トレンチは、ＣＶＤ法により堆積したＨＴＯ膜及び多結晶シリコン膜で埋設されている。この構造により、コレクタ埋込拡散層が必要以上に這い上がることを抑止できる。
【００１７】
また、本発明では、ベース取り出し電極表面の所望の領域には、コバルトシリサイド膜が形成されている。この構造により、ベース取り出し電極を構成する多結晶シリコン膜に注入された不純物が、コバルトシリサイド膜へと拡散することを低減できる。そして、ベース取り出し電極での低抵抗化を実現し、高周波特性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の一実施の形態である半導体装置について、図１〜図４を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態の半導体装置の分離領域を説明するための断面図である。図３は、本実施の形態の半導体装置のコレクタ埋込拡散層の拡散濃度と拡散深さとの関係を説明するための図である。図４は、本実施の形態の半導体装置を構成するベース取り出し電極を説明するための断面図である。
【００１９】
図１に示す如く、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２、コレクタ領域として機能するＮ型の埋込拡散層３、Ｎ型のエピタキシャル層４及びＮ型の拡散領域５と、ベース領域として機能するＰ型の拡散領域６、７と、エミッタ領域として機能するＮ型の拡散領域８と、ベース取り出し電極９と、エミッタ取り出し電極１０とから構成されている。
【００２０】
Ｐ型の単結晶シリコン基板２上面には、Ｎ型のエピタキシャル層４が形成されている。基板２とエピタキシャル層４には、Ｎ型の埋込拡散層３が形成されている。そして、エピタキシャル層４にはＮ型の拡散領域５が形成され、拡散領域５は埋込拡散層２と連結している。エピタキシャル層４は、主に、コレクタ領域として用いられ、埋込拡散層２及び拡散領域５はコレクタ導出領域として用いられる。
【００２１】
尚、本実施の形態での基板２及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００２２】
エピタキシャル層４には、Ｐ型の拡散領域６が形成され、外部ベース領域として用いられる。そして、拡散領域６に囲まれたエピタキシャル層４には、Ｐ型の拡散領域７が形成され、活性ベース領域として用いられる。拡散領域７にはＮ型の拡散領域８が形成され、拡散領域８はエミッタ領域として用いられる。
【００２３】
外部ベース領域の拡散領域６上面には、例えば、アモルファスシリコン（ａ−Ｓｉ）または多結晶シリコン（ＰｏｌｙＳｉ）から成るベース取り出し電極９が形成されている。ベース取り出し電極９の下方のエピタキシャル層４には、ＳＴＩ法による、溝部１１が形成されている。溝部１１には、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法で堆積したＮＳＧ膜１２が埋設されている。また、ベース取り出し電極９の側壁には、シリコン酸化膜１３が形成されている。エピタキシャル層４表面では、エミッタ領域の拡散領域８が露出するように、シリコン酸化膜１３は、開口している。尚、本実施の形態でのＮＳＧ膜１２が本発明の「第１の絶縁膜」に対応するが、本発明の「第１の絶縁膜」は溝部１１を埋設し、気相成長法による膜であれば良い。
【００２４】
エミッタ領域の拡散領域８上面には、例えば、アモルファスシリコンまたは多結晶シリコンから成るエミッタ取り出し電極１０が形成されている。ベース取り出し電極９上面には、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１４が形成されている。そして、ＴＥＯＳ膜１４側壁には、ａ−Ｓｉ膜から成るスペーサ１５が形成されている。この構造により、ベース取り出し電極９とエミッタ取り出し電極１０とは、シリコン酸化膜１３及びＴＥＯＳ膜１４により絶縁されている。尚、本実施の形態でのＴＥＯＳ膜１４が本発明の「第３の絶縁膜」に対応するが、本発明の「第３の絶縁膜」はベース取り出し電極９とエミッタ取り出し電極１０とを絶縁する膜であれば良い。
【００２５】
エピタキシャル層４上面には、絶縁層として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜１６、ＴＥＯＳ膜１７等が堆積されている。ＳＯＧ膜１６、ＴＥＯＳ膜１７等には、コンタクトホール１８、１９、２０が形成されている。そして、コンタクトホール１８、１９、２０を介して露出する拡散領域５の表面、エミッタ取り出し電極１０の表面及びベース取り出し電極９の表面には、コバルトシリサイド（ＣｏＳｉ２）膜２１が形成されている。図示の如く、コバルトシリサイド膜２１は、少なくともコンタクトホール１８、１９、２０から露出する領域に形成されていれば良い。
【００２６】
コンタクトホール１８、１９、２０は、バリアメタル膜２２及びタングステン（Ｗ）膜２３により埋設されている。タングステン膜２３の表面には、アルミ銅（ＡｌＣｕ）膜及びバリアメタル膜が選択的に形成され、コレクタ電極２４、エミッタ電極２５、ベース電極２６が形成されている。
【００２７】
図２に示す如く、分離領域２７は、主に、ＮＳＧ膜１２で埋設された溝部１１と、ＮＳＧ膜１２表面から形成されたトレンチ２８により構成されている。トレンチ２８は、ＨＴＯ膜２９及び多結晶シリコン膜３０により埋設されている。例えば、ＨＴＯ膜２９は、トレンチ２８内壁から３０００Å程度堆積され、トレンチ２８の一部を埋設している。
【００２８】
ここで、溝部１１は、例えば、ドライエッチングにより、溝部１１のコーナー部３１等の鋭角形状が除去される。この構造により、溝部１１のコーナー部３１等からの結晶欠陥の発生を抑止できる。その後、上述したように、溝部１１は、高密度プラズマＣＶＤ法で堆積したＮＳＧ膜１２により埋設される。一方、トレンチ２８は、減圧ＣＶＤ法により堆積されたＨＴＯ膜２９及びＣＶＤ法により堆積された多結晶シリコン膜３０により埋設される。
【００２９】
つまり、本実施の形態では、溝部１１のコーナー部３１の形状を丸め形状とする際に、熱酸化法による熱酸化膜を形成しない。また、溝部１１及びトレンチ２８を絶縁膜で埋設する際に、熱酸化法による熱酸化膜を用いない。この構造により、詳細は図３を用いて後述するが、埋込拡散層３が、必要以上に這い上がることがなく、あるいは、這い下がることを抑止できる。
【００３０】
尚、本実施の形態でのＨＴＯ膜２９及び多結晶シリコン膜３０が本発明の「第２の絶縁膜」に対応するが、本発明の「第２の絶縁膜」はトレンチ２８を埋設し、分離領域としての役割を果たす膜であれば良い。
【００３１】
図３（Ａ）は、図１に示した、ＳＴＩ法を用いたＮＰＮトランジスタ１とＳＴＩ法に替えてＬＯＣＯＳ法を用いた場合のＮＰＮトランジスタとの埋込拡散層の拡散濃度と拡散深さとを比較した関係を示している。図３（Ｂ）は、図１に示したＮＰＮトランジスタ１におけるＸ−Ｘ断面の拡散濃度と拡散深さとの関係を示している。
【００３２】
先ず、図３（Ａ）に示す如く、実線は、ＳＴＩ法を用いて分離領域を形成したＮＰＮトランジスタのコレクタ埋込拡散層の濃度分布を示している。一点鎖線は、ＳＴＩ法に替えてＬＯＣＯＳ法を用いて分離領域を形成したＮＰＮトランジスタの埋込拡散層の濃度分布を示している。図示したように、両条件下においても、エピタキシャル層表面から、例えば、１．３μｍの領域に拡散濃度のピークが出来るように、埋込拡散層を形成している。そして、例えば、拡散濃度が１．０Ｅ＋１７の領域で両者を比較すると、実線で示したＳＴＩ法の場合では、埋込拡散層の幅Ｗ１が０．６μｍ程度である。一方、一点鎖線で示したＬＯＣＯＳ法の場合では、埋込拡散層の幅Ｗ２が１．２μｍ程度である。つまり、ＬＯＣＯＳ法を用いた場合には、ＳＴＩ法を用いた場合に比較すると、埋込拡散層が、０．３μｍ程度余分に這い上がり、あるいは、０．３μｍ程度余分に這い下がるということが分かる。
【００３３】
次に、図３（Ｂ）に示すように、実線は、埋込拡散層３の濃度分布を示している。一点鎖線は、活性ベース領域となる拡散領域７の濃度分布を示している。点線は、エミッタ領域となる拡散領域８の濃度分布を示している。ＮＰＮトランジスタでは、活性ベース領域の底面からコレクタ埋込拡散層の上面までの幅ＷＩにより、耐圧特性が決まる。図示の如く、例えば、拡散濃度が１．０Ｅ＋１７の領域では、幅ＷＩは０．５μｍ程度確保されている。
【００３４】
ここで、図３（Ａ）を用いて上述したように、ＳＴＩ法に替えてＬＯＣＯＳ法を用いた場合には、コレクタ埋込拡散層３は、０．３μｍ程度余分に這い上がるため、幅ＷＩは０．２μｍ程度となってしまう。この場合、同じエピタキシャル層の厚みのままでは、所望の耐圧特性が得られない構造となってしまう。所望の耐圧特性を得るためには、つまり、幅ＷＩを０．５μｍ程度とするためには、エピタキシャル層の厚みを厚くし、コレクタ埋込拡散層を深部へと形成する必要がある。
【００３５】
つまり、本実施の形態では、ＳＴＩ法による分離領域２７を形成し、更に、溝部１１を埋設する絶縁膜は、熱酸化法を用いないで堆積された膜である。この構造により、エピタキシャル層４の厚みを薄くしつつも、所望の耐圧特性を維持することができる。そして、エピタキシャル層４の厚みを薄くすることで、コレクタ抵抗を低減させ、高周波特性を向上させることができる。また、エピタキシャル層４の厚みを薄くすることで、素子の微細化を実現できる。また、エピタキシャル層４の厚みを薄くすることで、エピタキシャル層４形成時の工程負荷を低減できる。また、エピタキシャル層４の厚みを薄くすることで、トレンチ２８を浅く形成でき、工程負荷、製造コストを低減できる。また、埋込拡散層４の這い下がりを抑止することで、半導体基板とコレクタ領域との間の寄生容量の増大を防ぎ、高周波特性を維持することができる。
【００３６】
図４に示す如く、エピタキシャル層４上面には、ＣＶＤ法によりシリコン酸化膜３４及びＴＥＯＳ膜３５が堆積されている。シリコン酸化膜３４及びＴＥＯＳ膜３５には、外部ベース領域である拡散領域６の一部が露出するように、開口部３６が形成されている。そして、ＴＥＯＳ膜３５上面にはベース取り出し電極９が形成されている。ベース取り出し電極９は、開口部３６内において外部ベース領域である拡散領域６と当接し、電気的に接続している。尚、本実施の形態では、シリコン酸化膜３４は、ＭＯＳトランジスタのゲート電極の保護膜として形成されるシリコン酸化膜と共用される。そのことで、埋込拡散層３の這い上がりを抑制することができる。しかしながら、シリコン酸化膜３４は、必ずしもＣＶＤ法により堆積される場合に限定するものではない。埋込拡散層３の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法により形成される場合でも良い。
【００３７】
次に、ベース取り出し電極９上面に形成されたＴＥＯＳ膜１４には、開口部３２が形成されている。開口部３２から露出するベース取り出し電極９表面には、コバルトシリサイド膜２１が形成されている。ベース取り出し電極９上面に堆積されたＳＯＧ膜１６、ＴＥＯＳ膜１７には、コンタクトホール２０が形成されている。そして、コンタクトホール２０にはバリアメタル膜２２及びタングステン膜２３が埋設されている。つまり、ベース取り出し電極９は、コバルトシリサイド膜２１を介してバリアメタル膜２２及びタングステン膜２３と接続することで、コンタクト抵抗を低減することができる。
【００３８】
ベース取り出し電極９は、エミッタ取り出し電極１０との配置により、分離領域２７側へと引き出されている。この構造により、ベース電流は、主に、ベース取り出し電極９を基板２と水平方向に流れることとなる。このとき、エミッタ取り出し電極１０側の開口部３２は、エミッタ取り出し電極１０を用いて位置合わせされている。そして、開口部３２の側面とエミッタ取り出し電極１０の側面とは、実質、同一の側面３３を形成している。この構造により、コバルトシリサイド膜２１は、外部ベース領域の拡散領域６の近傍まで配置することができる。そして、ベース電流は、低抵抗領域であるコバルトシリサイド膜２１を流れる領域が増大し、ベース抵抗を低減することができる。
【００３９】
また、ベース取り出し電極９には、ベース取り出し電極の抵抗値の制御等が考慮され、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）がイオン注入されている。上述したように、開口部３２から露出するベース取り出し電極９表面には、コバルトシリサイド膜２１が形成されている。そして、コバルトシリサイド膜２１形成時の熱処理や後工程での熱処理により、ベース取り出し電極９内のフッ化ボロン（ＢＦ２）がコバルトシリサイド膜へと拡散し難い。これは、コバルトシリサイド膜２１は、フッ化ボロン（ＢＦ２）に対する拡散係数が小さい膜だからである。この構造により、ベース取り出し電極９内の不純物濃度を一定の範囲内に維持することができる。そして、ベース電流が、ベース取り出し電極９自体を流れる際のベース抵抗の増大を抑止できる。
【００４０】
尚、金属シリサイド膜としては、その他にも、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等もある。そして、コバルトシリサイド膜と、同様に、ベース取り出し電極９内のフッ化ボロン（ＢＦ２）が金属シリサイド膜へと拡散し難い膜であれば、コバルトシリサイド膜と置き換えることが可能である。また、ベース取り出し電極９内に注入される不純物に応じて、金属シリサイド膜を選択することで、同様な効果を得ることができる。
【００４１】
図１、図２及び図４に示したように、本実施の形態では、ＳＴＩ法を用い素子間分離構造を実現している。この構造により、分離領域２７上面の平坦性が実現でき、分離領域２７の上面には容量素子等の受動素子を配置することができる。また、分離領域２７上面の平坦性が実現できることで、分離領域上面に形成された配線層が断線することを防ぐことができる。
【００４２】
また、本実施の形態では、ベース取り出し電極９の表面と同様に、コレクタ領域の拡散領域５の表面及びエミッタ取り出し電極１０の表面にも、コバルトシリサイド膜２１が形成されている。この構造により、コンタクトホール１８、１９、２０を同一工程で形成する際には、コバルトシリサイド膜２１を耐エッチング膜としても用いることができる。特に、エミッタ取り出し電極１０及びベース取り出し電極９の表面には、コンタクトホール１９、２０形成時のオーバーエッチングによる凹凸が形成されず、平坦性を維持した状態となる。また、エミッタ取り出し電極１０表面の平坦性により、バリアメタル膜２２及びタングステン膜２３との接続状態は良好となる。そして、直流信号電流増幅率のばらつきを大幅に低減することができる。
【００４３】
また、本実施の形態では、エピタキシャル層４上面には、線膨張係数の異なる材料、シリコン酸化膜３４、ＴＥＯＳ膜３５、多結晶シリコン膜等が堆積されている。そして、それらの材料は、様々な工程の熱処理により伸縮を繰り返し、圧縮応力、引っ張り応力等を互いに与え合う。そして、シリコン酸化膜３４及びＴＥＯＳ膜３５により、溝部１１の上端部とエミッタ取り出し電極９とを、直接、当接させない構造を実現する。この構造により、エピタキシャル層４へのストレスの集中を緩和し、結晶欠陥の発生の防止することができる。
【００４４】
尚、上述したように、本実施の形態では、気相成長法として、例えば、ＣＶＤ法を用いる場合について説明したが、ＣＶＤ法に限定するものではない。その他にも、蒸着等の物理的気相成長法を用いる場合でも良い。つまり、熱酸化法のように、半導体基板に高温の熱処理を加える工程を大幅に低減できる製法であれば良い。また、分離領域により区画された島領域にＮＰＮトランジスタを形成する場合について説明したが、この場合に限定するものではない。基板及びエピタキシャル層は分離領域により複数の島領域に区画され、その他の島領域には、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、ＰＮＰトランジスタ等の様々な素子が配置されている。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の分離領域を説明するための断面図である。
【図３】本発明の実施の形態における（Ａ）コレクタ埋込拡散層の拡散濃度と拡散深さとを示した図であり、（Ｂ）図１に示したＮＰＮトランジスタにおけるＸ−Ｘ断面の拡散濃度と拡散深さとを示した図である。
【図４】本発明の実施の形態における半導体装置を構成するベース取り出し電極を説明するための断面図である。
【符号の説明】
【００４６】
１  ＮＰＮトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型の埋込拡散層
４  Ｎ型のエピタキシャル層
５  Ｎ型の拡散領域
９  ベース取り出し電極
１０  エミッタ取り出し電極
１１  溝部
１２  ＮＳＧ膜
１４  ＴＥＯＳ膜
２１  コバルトシリサイド膜
２７  分離領域
２８  トレンチ
２９  ＨＴＯ膜
３０  多結晶シリコン膜
３２  開口部
【図１】
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【図２】
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【図３】
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【図４】
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