(57)【要約】【課題】ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。【解決手段】この表示装置は、シフトレジスタ回路部５４およびシフトレジスタ回路部５５は、それぞれ、スタート信号ＳＴＶに応答して、シフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２の電位、または、シフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのリセットトランジスタＮＴ３９またはＮＴ４９を含む。【選択図】図２
2006267753.tif 000002
【特許請求の範囲】
【請求項１】
第１シフト信号を出力する第１シフトレジスタ回路部と、
前記第１シフトレジスタ回路部の次段に配置されるとともに、第２シフト信号を出力する第２シフトレジスタ回路部と、
第１電位でオンする第１導電型の複数のトランジスタによって構成され、前記第１シフト信号および前記第２シフト信号が入力されるとともに、前記第１シフト信号と、前記第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部と、
を含むシフトレジスタ回路を備え、
前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部の少なくとも一方は、所定の駆動信号に応答して、前記第１シフト信号または前記第２シフト信号が出力されるノードの電位を前記論理合成回路部のトランジスタがオンしない第２電位にリセットするためのリセットトランジスタを含む、表示装置。
【請求項２】
前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部は、両方とも、前記リセットトランジスタを含む、請求項１に記載の表示装置。
【請求項３】
前記所定の駆動信号は、前記シフトレジスタ回路による走査を開始させるためのスタート信号である、請求項１または２に記載の表示装置。
【請求項４】
前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部の少なくとも一方は、前段の第１回路部と後段の第２回路部とを含み、
前記第２回路部は、前記第２電位側と前記第１シフト信号または前記第２シフト信号が出力されるノードとの間に接続されるとともに、前記第１回路部の出力ノードにゲートが接続された第１導電型の第１トランジスタを含み、
前記リセットトランジスタは、前記所定の駆動信号に応答して、前記第１回路部の出力ノードを前記第１電位にリセットする機能を有し、
前記リセットトランジスタにより前記第１回路部の出力ノードが前記第１電位にリセットされることに応答して、前記第１トランジスタがオン状態になることによって、前記第２回路部の前記第１シフト信号または前記第２シフト信号が出力されるノードが前記第２電位にリセットされる、請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
前記リセットトランジスタは、前記第１電位側と前記第１回路部の出力ノードとの間に接続されているとともに、前記所定の駆動信号を供給する第１駆動信号線にゲートが接続されている、請求項４に記載の表示装置。
【請求項６】
前記第１駆動信号線は、前記所定の駆動信号としての前記シフトレジスタ回路の走査を開始させるためのスタート信号を供給するスタート信号線である、請求項５に記載の表示装置。
【請求項７】
前記論理合成回路部のトランジスタは、
ソース／ドレインの一方が前記第１電位と前記第２電位とに切り替わる第１信号を供給する第１信号線に接続されるとともに、ゲートに前記第１シフト信号が入力される第２トランジスタと、
前記第２トランジスタのソース／ドレインの他方にソース／ドレインの一方が接続されるとともに、ゲートに前記第２シフト信号が入力される第３トランジスタとを含み、
前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、前記第２トランジスタおよび前記第３トランジスタがオン状態になるとともに、前記第１信号線から前記第２トランジスタのソース／ドレインの一方に前記第１電位の前記第１信号が供給されることにより、前記第２トランジスタおよび前記第３トランジスタを介して前記第１電位の前記シフト出力信号が出力され、
前記第１シフト信号が前記第１電位から前記第２電位に変化する際に、前記第１信号線から前記第２トランジスタのソース／ドレインの一方に前記第２電位の前記第１信号が供給されることにより、前記第２トランジスタおよび前記第３トランジスタを介して前記第２電位の前記シフト出力信号が出力される、請求項１〜６のいずれか１項に記載の表示装置。
【請求項８】
前記第１信号が前記第２電位の期間は、前記シフト出力信号は強制的に前記第２電位に保持される、請求項７に記載の表示装置。
【請求項９】
前記論理合成回路部は、前記第１シフト信号が前記第１電位から前記第２電位に変化した後、前記シフト出力信号を前記第２電位に固定するための電位固定回路部を含む、請求項７または８に記載の表示装置。
【請求項１０】
前記第１シフトレジスタ回路部は、ドレインに少なくとも前記第１電位が供給されるとともに、ゲートが前記第１シフト信号が出力されるノードに接続される第４トランジスタと、前記第４トランジスタのゲート−ソース間に接続される第１容量とを含み、
前記第２シフトレジスタ回路部は、ドレインに少なくとも前記第１電位が供給されるとともに、ゲートが前記第２シフト信号が出力されるノードに接続される第５トランジスタと、前記第５トランジスタのゲート−ソース間に接続される第２容量とを含む、請求項７〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記第４トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる前記第１信号を供給する前記第１信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
前記第５トランジスタのドレインには、前記第１信号を供給する前記第１信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
前記第１信号は、前記第１クロック信号が前記第２電位から前記第１電位になった後と、前記第２クロック信号が前記第２電位から前記第１電位になった後とに、それぞれ、前記第２電位から前記第１電位に切り替わる、請求項１０に記載の表示装置。
【請求項１２】
前記第４トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第２信号を供給する第２信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
前記第５トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
前記第２信号は、前記第１クロック信号が前記第２電位から前記第１電位になった後、前記第２電位から前記第１電位に切り替わり、
前記第３信号は、前記第２クロック信号が前記第２電位から前記第１電位になった後、前記第２電位から前記第１電位に切り替わる、請求項１０に記載の表示装置。
【請求項１３】
前記リセットトランジスタは、前記所定の駆動信号に応答して、前記第４トランジスタまたは前記第５トランジスタのソースの電位を前記第２電位にリセットする機能も有している、請求項１０〜１２のいずれか１項に記載の表示装置。
【請求項１４】
前記シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている、請求項１〜１３のいずか１項に記載の表示装置。
【請求項１５】
前記第１シフトレジスタ回路部、前記第２シフトレジスタ回路部および前記論理合成回路部を構成するトランジスタと、前記リセットトランジスタとは、第１導電型を有する、請求項１〜１４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来、シフトレジスタ回路を備えた表示装置が知られている（たとえば、特許文献１参照）。
【０００３】
図１８は、上記特許文献１に開示された従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路の回路構成を説明するための回路図である。図１８を参照して、従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路では、複数段のシフトレジスタ回路部１００１〜１００３が設けられている。１段目のシフトレジスタ回路部１００１は、前段の第１回路部１００１ａおよび後段の第２回路部１００１ｂによって構成されている。また、１段目のシフトレジスタ回路部１００１の第１回路部１００１ａは、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０３と、ダイオード接続されたｎチャネルトランジスタＮＴ５０４と、容量Ｃ５０１とを含んでいる。また、１段目のシフトレジスタ回路部１００１の第２回路部１００１ｂは、ｎチャネルトランジスタＮＴ５０５〜ＮＴ５０７と、ダイオード接続されたｎチャネルトランジスタＮＴ５０８と、容量Ｃ５０２とを含んでいる。以下、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０８は、トランジスタＮＴ５０１〜ＮＴ５０８と称する。
【０００４】
また、第１回路部１００１ａにおいて、トランジスタＮＴ５０１のドレインは、正側電位ＶＤＤに接続されているとともに、ソースは、トランジスタＮＴ５０２のドレインと接続されている。また、トランジスタＮＴ５０１のゲートは、ノードＮＤ５０１に接続されている。トランジスタＮＴ５０２のソースは、負側電位ＶＢＢに接続されている。また、トランジスタＮＴ５０２のゲートにはスタート信号ＳＴが供給される。また、トランジスタＮＴ５０１のゲートが接続されたノードＮＤ５０１と、負側電位ＶＢＢとの間には、トランジスタＮＴ５０３が接続されている。また、トランジスタＮＴ５０３のゲートには、スタート信号ＳＴが供給される。また、トランジスタＮＴ５０１のゲートとソースとの間には、容量Ｃ５０１が接続されている。また、トランジスタＮＴ５０１のゲートが接続されたノードＮＤ５０１と、クロック信号線ＣＬＫ１との間にダイオード接続されたトランジスタＮＴ５０４が接続されている。
【０００５】
また、第２回路部１００１ｂにおいて、トランジスタＮＴ５０５のドレインは、正側電位ＶＤＤに接続されている。トランジスタＮＴ５０５のソースは、トランジスタＮＴ５０６のドレインと接続されている。また、トランジスタＮＴ５０５のゲートは、ノードＮＤ５０３に接続されている。トランジスタＮＴ５０６のソースは、負側電位ＶＢＢに接続されている。また、トランジスタＮＴ５０６のゲートは、第１回路部１００１ａのトランジスタＮＴ５０１とトランジスタＮＴ５０２との間に設けられたノードＮＤ５０２に接続されている。
【０００６】
また、トランジスタＮＴ５０５のゲートが接続されたノードＮＤ５０３と、負側電位ＶＢＢとの間には、トランジスタＮＴ５０７が接続されている。また、トランジスタＮＴ５０７のゲートは、第１回路部１００１ａのノードＮＤ５０２に接続されている。また、トランジスタＮＴ５０５のゲートとソースとの間には、容量Ｃ５０２が接続されている。また、トランジスタＮＴ５０５のゲートが接続されたノードＮＤ５０３と、クロック信号線ＣＬＫ１との間にダイオード接続されたトランジスタＮＴ５０８が接続されている。
【０００７】
また、トランジスタＮＴ５０５のソースとトランジスタＮＴ５０６のドレインとの間に設けられたノードＮＤ５０４（出力ノード）から１段目のシフトレジスタ回路１００１のシフト出力信号ＳＲ５０１が出力される。また、２段目以降のシフトレジスタ回路部１００２および１００３は、１段目のシフトレジスタ回路部１００１と同様の回路構成を有する。すなわち、２段目のシフトレジスタ回路部１００２は、１段目のシフトレジスタ回路部１００１の第１回路部１００１ａおよび第２回路部１００１ｂと同様の回路構成を有する第１回路部１００２ａおよび第２回路部１００２ｂを含んでいる。２段目のシフトレジスタ回路部１００２の第１回路部１００２ａは、１段目のシフトレジスタ回路部１００１の第２回路部１００１ｂのノードＮＤ５０４（出力ノード）に接続されている。これにより、１段目のシフトレジスタ回路１００１のシフト出力信号ＳＲ５０１は、２段目のシフトレジスタ回路部１００２の第１回路部１００２ａに入力される。また、２段目のシフトレジスタ回路部１００２には、１段目のシフトレジスタ回路部１００１に供給されるクロック信号ＣＬＫ１とタイミングの異なるクロック信号ＣＬＫ２を供給するクロック信号線（ＣＬＫ２）が接続されている。また、２段目のシフトレジスタ回路部１００２の第２回路部のノードＮＤ５０４（出力ノード）から２段目のシフトレジスタ回路１００２のシフト出力信号ＳＲ５０２が出力される。
【０００８】
また、３段目のシフトレジスタ回路部１００３は、１段目のシフトレジスタ回路部１００１の第１回路部１００１ａおよび第２回路部１００１ｂと同様の回路構成を有する第１回路部１００３ａおよび第２回路部１００３ｂを含んでいる。３段目のシフトレジスタ回路部１００３の第１回路部１００３ａは、２段目のシフトレジスタ回路部１００２の第２回路部１００２ｂのノードＮＤ５０４（出力ノード）に接続されている。これにより、２段目のシフトレジスタ回路１００２のシフト出力信号ＳＲ５０２は、３段目のシフトレジスタ回路部１００３の第１回路部１００３ａに入力される。また、３段目のシフトレジスタ回路部１００３には、１段目のシフトレジスタ回路部１００１と同じクロック信号ＣＬＫ１を供給するクロック信号線（ＣＬＫ１）が接続されている。また、３段目のシフトレジスタ回路部１００３の第２回路部のノードＮＤ５０４（出力ノード）から３段目のシフトレジスタ回路１００３のシフト出力信号ＳＲ５０３が出力される。このシフト出力信号ＳＲ５０３は、図示しない次段のシフトレジスタ回路部の第１回路部に入力される。
【０００９】
また、各段のシフトレジスタ回路部１００１〜１００３のノードＮＤ５０４は、水平スイッチ１１００に接続されている。具体的には、水平スイッチ１１００は、複数のトランジスタＮＴ５１０〜ＮＴ５１２を備えている。このトランジスタＮＴ５１０〜ＮＴ５１２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路１００１〜１００３のノードＮＤ５０４に接続されている。これにより、各段のシフトレジスタ回路部１００１〜１００３のシフト出力信号ＳＲ５０１〜ＳＲ５０３は、それぞれ、水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２のゲートに入力される。また、トランジスタＮＴ５１０〜ＮＴ５１２のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ５１０〜ＮＴ５１２のソースは、ビデオ信号線Ｖｉｄｅｏに接続されている。
【００１０】
上記のように構成することによって、従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路では、各段のシフトレジスタ回路部１００１〜１００３によってＨレベルに立ち上がるタイミングがシフトされたシフト出力信号ＳＲ５０１〜ＳＲ５０３が水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２のゲートにそれぞれ入力される。これにより、水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２が順次オン状態になるので、トランジスタＮＴ５１０〜ＮＴ５１２を介して、ビデオ信号線Ｖｉｄｅｏから各段のドレイン線に、順次、映像信号が出力されるように構成されている。
【００１１】
【特許文献１】特開２００５−１７９７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１８に示した従来の一例によるシフトレジスタ回路を備えた表示装置では、シフトレジスタ回路に正側電位ＶＤＤと負側電位ＶＢＢとを供給した後、シフトレジスタ回路による走査をまだ行っていない状態で、各段のシフトレジスタ回路部１００１〜１００３の出力ノードであるノードＮＤ５０４の電位が正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位になるという不都合がある。これにより、ノードＮＤ５０４にゲートが接続された水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２が意図しないタイミングでオンする場合があるという不都合がある。この場合には、そのオン状態になったトランジスタＮＴ５１０〜ＮＴ５１２を介して、ビデオ信号線Ｖｉｄｅｏから映像信号がドレイン線に出力されるので、意図しないタイミングでドレイン線に映像信号が出力されるという問題点がある。
【００１３】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１４】
上記目的を達成するために、この発明の一の局面による表示装置は、第１シフト信号を出力する第１シフトレジスタ回路部と、第１シフトレジスタ回路部の次段に配置されるとともに、第２シフト信号を出力する第２シフトレジスタ回路部と、第１電位でオンする第１導電型の複数のトランジスタによって構成され、第１シフト信号および第２シフト信号が入力されるとともに、第１シフト信号と、第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部とを含むシフトレジスタ回路を備えている。また、第１シフトレジスタ回路部および第２シフトレジスタ回路部の少なくとも一方は、所定の駆動信号に応答して、第１シフト信号または第２シフト信号が出力されるノードの電位を論理合成回路部のトランジスタがオンしない第２電位にリセットするためのリセットトランジスタを含む。
【００１５】
この一の局面による表示装置では、上記のように、第１シフトレジスタ回路部が所定の駆動信号に応答して第１シフト信号または第２シフト信号が出力されるノードの電位を論理合成回路部のトランジスタがオンしない第２電位にリセットするためのリセットトランジスタを含むように構成することによって、シフトレジスタ回路への電源投入後に、所定の駆動信号を入力して、リセットトランジスタにより第１シフト信号または第２シフト信号が出力されるノードの電位を第２電位にリセットすれば、論理合成回路部へ出力される第１シフト信号および第２シフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第２電位に固定することができる。これにより、論理合成回路部の２つのトランジスタのゲートにそれぞれ第１シフト信号と第２シフト信号とを入力するとともに、その２つのトランジスタを介して出力される信号を第１シフト信号と第２シフト信号とが論理合成されたシフト出力信号として用いる場合に、第１シフト信号および第２シフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第２電位に固定することができるので、論理合成回路部の２つのトランジスタの少なくとも一方をオフ状態に保持することができる。このため、論理合成回路部の２つのトランジスタを介してシフト出力信号は出力されないので、ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、第１シフトレジスタ回路部および第２シフトレジスタ回路部は、両方とも、リセットトランジスタを含む。このように構成すれば、リセットトランジスタにより第１シフトレジスタ回路部から出力される第１シフト信号と、第２シフトレジスタ回路部から出力される第２シフト信号とを両方とも論理合成回路部のトランジスタがオンしない第２電位に固定することができる。これにより、論理合成回路部の２つのトランジスタのゲートにそれぞれ第１シフト信号と第２シフト信号とを入力するとともに、その２つのトランジスタを介して出力される信号を第１シフト信号と第２シフト信号とが論理合成されたシフト出力信号として用いる場合に、論理合成回路部の２つのトランジスタを両方ともオフ状態に保持することができる。このため、論理合成回路部からゲート線やドレイン線に意図しないタイミングで信号が出力されるのをより確実に抑制することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、所定の駆動信号は、シフトレジスタ回路による走査を開始させるためのスタート信号である。このように構成すれば、所定の駆動信号を生成するための信号生成回路を別途形成する必要がないので、表示装置の回路構成が複雑化するのを抑制することができる。
【００１８】
上記一の局面による表示装置において、好ましくは、第１シフトレジスタ回路部および第２シフトレジスタ回路部の少なくとも一方は、前段の第１回路部と後段の第２回路部とを含み、第２回路部は、第２電位側と第１シフト信号または第２シフト信号が出力されるノードとの間に接続されるとともに、第１回路部の出力ノードにゲートが接続された第１導電型の第１トランジスタを含み、リセットトランジスタは、所定の駆動信号に応答して、第１回路部の出力ノードを第１電位にリセットする機能を有し、リセットトランジスタにより第１回路部の出力ノードが第１電位にリセットされることに応答して、第１トランジスタがオン状態になることによって、第２回路部の第１シフト信号または第２シフト信号が出力されるノードが第２電位にリセットされる。このように構成すれば、リセットトランジスタにより所定の駆動信号に応答して第１回路部の出力ノードを第１電位にリセットすることによって、第１回路部の出力ノードにゲートが接続された第１導電型の第１トランジスタをオンさせることができるので、第１トランジスタを介して第２電位側から第１シフト信号または第２シフト信号が出力されるノードに第２電位を供給することができる。これにより、容易に、所定の駆動信号に応答して、第１シフト信号または第２シフト信号が出力されるノードの電位を第２電位にリセットすることができる。
【００１９】
上記リセットトランジスタが第１回路部の出力ノードを第１電位にリセットする機能を有する構成において、好ましくは、リセットトランジスタは、第１電位側と第１回路部の出力ノードとの間に接続されているとともに、所定の駆動信号を供給する第１駆動信号線にゲートが接続されている。このように構成すれば、容易に、リセットトランジスタに、所定の駆動信号に応答して、第１回路部の出力ノードを第１電位にリセットする機能を持たせることができる。
【００２０】
上記第１駆動信号線を含む構成において、第１駆動信号線は、所定の駆動信号としてのシフトレジスタ回路の走査を開始させるためのスタート信号を供給するスタート信号線である。このように構成すれば、所定の駆動信号としてスタート信号を用いることができるので、所定の駆動信号を生成するための信号生成回路を別途形成する必要がない。これにより、表示装置の回路構成が複雑化するのを抑制することができる。また、第１駆動信号線としてスタート信号を供給するスタート信号線を用いることによって、所定の駆動信号を供給するための第１駆動信号線として、別途配線を設ける必要がないので、表示装置の回路規模が増大するのを抑制することができる。
【００２１】
上記一の局面による表示装置において、好ましくは、論理合成回路部のトランジスタは、ソース／ドレインの一方が第１電位と第２電位とに切り替わる第１信号を供給する第１信号線に接続されるとともに、ゲートに第１シフト信号が入力される第２トランジスタと、第２トランジスタのソース／ドレインの他方にソース／ドレインの一方が接続されるとともに、ゲートに第２シフト信号が入力される第３トランジスタとを含み、第１シフト信号および第２シフト信号が第１電位のときに、第２トランジスタおよび第３トランジスタがオン状態になるとともに、第１信号線から第２トランジスタのソース／ドレインの一方に第１電位の第１信号が供給されることにより、第２トランジスタおよび第３トランジスタを介して第１電位のシフト出力信号が出力され、第１シフト信号が第１電位から第２電位に変化する際に、第１信号線から第２トランジスタのソース／ドレインの一方に第２電位の第１信号が供給されることにより、第２トランジスタおよび第３トランジスタを介して第２電位のシフト出力信号が出力される。このように構成すれば、第１シフト信号および第２シフト信号が第１電位のときに、論理合成回路部の第２トランジスタおよび第３トランジスタの２つのトランジスタを介して、第１電位の第１シフト信号と第１電位の第２シフト信号とを論理合成した第１電位のシフト出力信号を出力することができるとともに、第１シフト信号が第１電位から第２電位に変化する際に、論理合成回路部の第２トランジスタおよび第３トランジスタの２つのトランジスタを介して、第２電位の第１シフト信号と第１電位の第２シフト信号とを論理合成した第２電位のシフト出力信号を出力することができる。これにより、容易に、論理合成回路部から第１シフト信号と第２シフト信号とを論理合成したシフト出力信号を出力することができる。
【００２２】
この場合において、好ましくは、第１信号が第２電位の期間は、シフト出力信号は強制的に第２電位に保持される。このように構成すれば、複数段の論理合成回路部から出力されるシフト出力信号の電位が順次第２電位（たとえば、Ｌレベル）から第１電位（たとえば、Ｈレベル）に変化する場合に、第１信号が第２電位（Ｌレベル）の期間において、前段の論理合成回路部から出力されるシフト出力信号と、次段の論理合成回路部から出力されるシフト出力信号とを両方とも強制的に第２電位（Ｌレベル）にすることができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）で、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）のときに、第１信号を第２電位（Ｌレベル）にすることにより、前段および次段の論理合成回路部からそれぞれ出力されるシフト出力信号を共に第２電位（Ｌレベル）にすることができる。また、第１信号が第２電位（Ｌレベル）の期間の後に、次段の論理合成回路部から出力されるシフト出力信号のみを第１電位（Ｈレベル）に変化させれば、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）から第１電位（Ｈレベル）に変化するタイミングとが重なるのを抑制することができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）から第１電位（Ｈレベル）に変化するタイミングとが重なることに起因するノイズの発生を抑制することができる。
【００２３】
上記第１シフト信号が第１電位から第２電位に変化する際に、第２電位のシフト出力信号が出力される構成において、好ましくは、論理合成回路部は、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定するための電位固定回路部を含む。このように構成すれば、電位固定回路部により、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定することができるので、第１シフト信号が第２電位で第２シフト信号が第１電位のときに、シフト出力信号を第２電位に固定することができる。また、その後、第２シフト信号が第２電位に変化することにより第１シフト信号および第２シフト信号が両方とも第２電位になった場合にも、シフト出力信号を第２電位に固定することができる。
【００２４】
上記論理合成回路部がゲートに第１シフト信号が入力される第２トランジスタと、ゲートに第２シフト信号が入力される第３トランジスタとを含む構成において、好ましくは、第１シフトレジスタ回路部は、ドレインに少なくとも第１電位が供給されるとともに、ゲートが第１シフト信号が出力されるノードに接続される第４トランジスタと、第４トランジスタのゲート−ソース間に接続される第１容量とを含み、第２シフトレジスタ回路部は、ドレインに少なくとも第１電位が供給されるとともに、ゲートが第２シフト信号が出力されるノードに接続される第５トランジスタと、第５トランジスタのゲート−ソース間に接続される第２容量とを含む。このように構成すれば、たとえば、第４トランジスタ（第５トランジスタ）のドレインに正側電位ＶＤＤが供給されるとともに、第４トランジスタ（第５トランジスタ）がｎチャネルトランジスタの場合、第４トランジスタ（第５トランジスタ）のゲート電位をＶＤＤよりも第４トランジスタ（第５トランジスタ）のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇させることができるので、論理合成回路部の第２トランジスタおよび第３トランジスタのゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有する第１シフト信号および第２シフト信号を供給することができる。これにより、論理合成回路部の第２トランジスタおよび第３トランジスタを介して出力されるシフト出力信号の電位が、ＶＤＤから第２トランジスタおよび第３トランジスタのしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。また、第４トランジスタ（第５トランジスタ）のドレインに負側電位ＶＢＢが供給されるとともに、第４トランジスタ（第５トランジスタ）がｐチャネルトランジスタの場合、第４トランジスタ（第５トランジスタ）のゲート電位をＶＢＢよりも第４トランジスタ（第５トランジスタ）のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下させることができるので、論理合成回路部の第２トランジスタおよび第３トランジスタのゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＤＤ−Ｖα）を有する第１シフト信号および第２シフト信号を供給することができる。これにより、論理合成回路部の第２トランジスタおよび第３トランジスタを介して出力されるシフト出力信号の電位が、ＶＢＢから第２トランジスタおよび第３トランジスタのしきい値電圧（Ｖｔ）分だけ上昇するのを抑制することができる。
【００２５】
上記第４トランジスタおよび第５トランジスタを含む構成において、好ましくは、第４トランジスタのドレインには、第１電位と第２電位とに切り替わる第１信号を供給する第１信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、第５トランジスタのドレインには、第１信号を供給する第１信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第１信号は、第１クロック信号が第２電位から第１電位になった後と、第２クロック信号が第２電位から第１電位になった後とに、それぞれ、第２電位から第１電位に切り替わる。このように構成すれば、第１クロック信号（第２クロック信号）により第４トランジスタ（第５トランジスタ）のゲート電位を第２電位から第１電位に変化させるのに伴って、第４トランジスタ（第５トランジスタ）をオン状態にさせた後、第１信号により第４トランジスタ（第５トランジスタ）のソース電位を第２電位から第１電位に変化させることができる。これにより、その際の第４トランジスタ（第５トランジスタ）のソース電位の変化分も第４トランジスタ（第５トランジスタ）のゲート電位を上昇または低下させることができる。すなわち、第４トランジスタ（第５トランジスタ）のドレインに固定的な電位である第１電位が供給されている場合の第４トランジスタ（第５トランジスタ）のゲートとソースとの間の第１容量（第２容量）による第４トランジスタ（第５トランジスタ）のゲート電位の上昇または低下に加えて、ソース電位を第２電位から第１電位に変化させるときの変化分も第４トランジスタ（第５トランジスタ）のゲート電位をより高くまたは低くすることができる。これにより、より容易に、第１および第２シフト信号の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位またはＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、論理合成回路部の第２トランジスタのゲートおよび第３トランジスタのゲートに、ＶＤＤ＋Ｖｔ以上の電位またはＶＢＢ−Ｖｔ以下の電位を有する第１シフト信号および第２シフト信号を供給することができるので、第２トランジスタおよび第３トランジスタを介して出力されるシフト出力信号の電位がしきい値電圧（Ｖｔ）分だけ低下または上昇するのをより抑制することができる。
【００２６】
上記第４トランジスタおよび第５トランジスタを含む構成において、好ましくは、第４トランジスタのドレインには、第１電位と第２電位とに切り替わる第２信号を供給する第２信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、第５トランジスタのドレインには、第１電位と第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第２信号は、第１クロック信号が第２電位から第１電位になった後、第２電位から第１電位に切り替わり、第３信号は、第２クロック信号が第２電位から第１電位になった後、第２電位から第１電位に切り替わる。このように構成すれば、第１シフトレジスタ回路部の第４トランジスタと、第２シフトレジスタ回路部の第５トランジスタとが、それぞれ、第１クロック信号と第２クロック信号とに応答してオンするタイミングに合わせて第４および第５トランジスタのソース電位を第２電位から第１電位に変化させることができる。また、第１シフトレジスタ回路部の第４トランジスタと、第２シフトレジスタ回路部の第５トランジスタとがそれぞれ第１クロック信号と第２クロック信号とに応答してオフ状態になるまで、第４および第５トランジスタのソース電位をそれぞれ第１電位に保持することができる。これにより、第４および第５トランジスタが第１および第２クロック信号に応答してオフするまでの間に、第４および第５トランジスタのソース電位が第２電位になることに起因して、第４および第５トランジスタのゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、第１シフトレジスタ回路部の第４トランジスタのゲートが接続されたノードから出力される第１シフト信号と、第２シフトレジスタ回路部の第５トランジスタのゲートが接続されたノードから出力される第２シフト信号とが変動するのを抑制することができるので、第１シフト信号がゲートに入力される論理合成回路部の第２トランジスタの動作と、第２シフト信号がゲートに入力される論理合成回路部の第３トランジスタの動作とが不安定になるのを抑制することができる。
【００２７】
上記第４トランジスタおよび第５トランジスタを含む構成において、好ましくは、リセットトランジスタは、所定の駆動信号に応答して、第４トランジスタまたは第５トランジスタのソースの電位を第２電位にリセットする機能も有している。このように構成すれば、たとえば、第４トランジスタ（第５トランジスタ）がｎチャネルトランジスタであるとともに、第４トランジスタ（第５トランジスタ）のドレインに正側電位ＶＤＤ（第１電位）を供給して、第４トランジスタ（第５トランジスタ）のソースの電位を上昇させるのに先立って、第４トランジスタ（第５トランジスタ）のソースの電位を負側電位ＶＢＢ（第２電位）にリセットすれば、第４トランジスタ（第５トランジスタ）のソースの電位が負側電位ＶＢＢから正側電位ＶＤＤに上昇する電位差の分、第４トランジスタ（第５トランジスタ）のゲート電位を上昇させることができる。これにより、第４トランジスタ（第５トランジスタ）のソースの電位を正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位から上昇させる場合に比べて、第４トランジスタ（第５トランジスタ）のゲート電位をより上昇させることができるので、より確実に第４トランジスタ（第５トランジスタ）のゲート電位をＶＤＤよりも第４トランジスタ（第５トランジスタ）のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇させることができる。また、第４トランジスタ（第５トランジスタ）がｐチャネルトランジスタであるとともに、第４トランジスタ（第５トランジスタ）のドレインに負側電位ＶＢＢ（第１電位）を供給して、第４トランジスタ（第５トランジスタ）のソースの電位を低下させるのに先立って、第４トランジスタ（第５トランジスタ）のソースの電位を正側電位ＶＤＤ（第２電位）にリセットすれば、第４トランジスタ（第５トランジスタ）のソースの電位が正側電位ＶＤＤから負側電位ＶＢＢに低下する電位差の分、第４トランジスタ（第５トランジスタ）のゲート電位を低下させることができる。これにより、第４トランジスタ（第５トランジスタ）のソースの電位を正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位から低下させる場合に比べて、第４トランジスタ（第５トランジスタ）のゲート電位をより低下させることができるので、より確実に第４トランジスタ（第５トランジスタ）のゲート電位をＶＢＢよりも第４トランジスタ（第５トランジスタ）のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下させることができる。
【００２８】
上記一の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路の少なくとも一方に適用されている。このように構成すれば、容易に、ゲート線およびドレイン線の少なくとも一方に意図しないタイミングで信号が出力されるのを抑制することができる。
【００２９】
上記一の局面による表示装置において、好ましくは、第１シフトレジスタ回路部、第２シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとは、第１導電型を有する。このように構成すれば、第１シフトレジスタ回路部、第２シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとを第１導電型または第２導電型の２種類の導電型を有するトランジスタによって構成する場合に比べて、それらのトランジスタを形成する際のイオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を図面に基づいて説明する。
【００３１】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【００３２】
まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。この表示部２には、画素２０がマトリクス状に配置されている。なお、図１では、図面の簡略化のため、１つの画素２０のみを図示している。各々の画素２０は、ｎチャネルトランジスタ２１（以下、トランジスタ２１という）、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、トランジスタ２１のソースは、画素電極２２および補助容量２５に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ２１のゲートはゲート線に接続されている。
【００３３】
また、表示部２の一辺に沿うように、基板１上に、表示部２のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部２の他の辺に沿うように、基板１上に、表示部２のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１の水平スイッチ３には、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図１のＨドライバ４およびＶドライバ５には、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。
【００３４】
また、基板１の外部には、駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、信号発生回路１１および電源回路１２を備えている。駆動ＩＣ１０からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、クロック信号ＣＫＨ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。また、駆動ＩＣ１０からＶドライバ５へは、スタート信号ＳＴＶ、イネーブル信号ＥＮＢ、走査方向切替信号ＣＳＶ、クロック信号ＣＫＶ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。
【００３５】
また、図２に示すように、第１実施形態では、Ｖドライバ５の内部に、複数段のシフトレジスタ回路部５１〜５５と、走査方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３と、回路部９１とが設けられている。なお、図２では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【００３６】
そして、１段目のシフトレジスタ回路部５１は、前段の第１回路部５１ａと、後段の第２回路部５１ｂとによって構成されている。第１回路部５１ａは、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ダイオード接続されたｎチャネルトランジスタＮＴ３と、容量Ｃ１およびＣ２とを含む。また、第２回路部５１ｂは、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、容量Ｃ３およびＣ４とを含む。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。
【００３７】
また、１段目のシフトレジスタ回路部５１に設けられたトランジスタＮＴ１〜ＮＴ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８は、互いに電気的に接続された２つのゲート電極を有する。また、第１回路部５１ａにおいて、トランジスタＮＴ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、第１回路部５１ａの出力ノードであるノードＮＤ１に接続されている。また、容量Ｃ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。また、トランジスタＮＴ２のソースは、トランジスタＮＴ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ２は、トランジスタＮＴ２のゲートとソースとの間に接続されている。
【００３８】
また、第２回路部５１ｂにおいて、トランジスタＮＴ４のソースは、ノードＮＤ３に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ４のゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ５のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ６のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６は、トランジスタＮＴ５がオン状態のときに、トランジスタＮＴ４をオフ状態にするために設けられている。また、トランジスタＮＴ７のソースは、トランジスタＮＴ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ３は、トランジスタＮＴ４のゲートとソースとの間に接続されている。また、容量Ｃ４は、トランジスタＮＴ７のゲートとソースとの間に接続されている。
【００３９】
また、２段目〜５段目のシフトレジスタ回路部５２〜５５は、上記した１段目のシフトレジスタ回路部５１とほぼ同様の回路構成を有する。具体的には、２段目〜５段目のシフトレジスタ回路部５２〜５５は、それぞれ、１段目のシフトレジスタ回路部５１の第１回路部５１ａとほぼ同様の回路構成を有する第１回路部５２ａ〜５５ａと、第２回路部５１ｂとほぼ同様の回路構成を有する第２回路部５２ｂ〜５５ｂとによって構成されている。
【００４０】
２段目のシフトレジスタ回路部５２は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ１１〜ＮＴ１８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ１１〜Ｃ１４とを含む。なお、ｎチャネルトランジスタＮＴ１４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１６は、本発明の「第１トランジスタ」の一例である。また、容量Ｃ１３は、本発明の「第１容量」および「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１８は、それぞれ、トランジスタＮＴ１１〜ＮＴ１８と称する。また、３段目のシフトレジスタ回路部５３は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ２１〜ＮＴ２８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ２１〜Ｃ２４とを含む。なお、ｎチャネルトランジスタＮＴ２４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ２６は、本発明の「第１トランジスタ」の一例である。また、容量Ｃ２３は、本発明の「第１容量」および「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２８は、それぞれ、トランジスタＮＴ２１〜ＮＴ２８と称する。
【００４１】
また、４段目のシフトレジスタ回路部５４は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ３１〜Ｃ３４とを含む。なお、ｎチャネルトランジスタＮＴ３４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ３６は、本発明の「第１トランジスタ」の一例である。また、容量Ｃ３３は、本発明の「第１容量」および「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８は、それぞれ、トランジスタＮＴ３１〜ＮＴ３８と称する。また、５段目のシフトレジスタ回路部５５は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ４１〜ＮＴ４８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ４１〜Ｃ４４とを含む。なお、ｎチャネルトランジスタＮＴ４４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ４６は、本発明の「第１トランジスタ」の一例である。また、容量Ｃ４３は、本発明の「第１容量」および「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４８は、それぞれ、トランジスタＮＴ４１〜ＮＴ４８と称する。
【００４２】
ここで、第１実施形態では、４段目のシフトレジスタ回路部５４の第１回路部５４ａは、シフト信号ＳＲ４を出力するノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのｎチャネルトランジスタＮＴ３９を含んでいる。また、５段目のシフトレジスタ回路部５５の第１回路部５５ａは、シフト信号ＳＲ５を出力するノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのｎチャネルトランジスタＮＴ４９を含んでいる。以下、ｎチャネルトランジスタＮＴ３９およびＮＴ４９は、それぞれ、リセットトランジスタＮＴ３９およびＮＴ４９と称する。
【００４３】
また、リセットトランジスタＮＴ３９のドレインには、正側電位ＶＤＤが供給されるとともに、ソースは、４段目のシフトレジスタ回路部５４の第１回路部５４ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＮＴ３９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。なお、スタート信号ＳＴＶは、本発明の「所定の駆動信号」の一例であり、スタート信号線（ＳＴＶ）は、本発明の「第１駆動信号線」の一例である。これにより、Ｈレベルのスタート信号ＳＴＶに応答してリセットトランジスタＮＴ３９がオンすると、リセットトランジスタＮＴ３９を介して正側電位ＶＤＤが供給されることにより、第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）になるように構成されている。そして、第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）になると、第２回路部５４ｂのトランジスタＮＴ３６がオンするので、トランジスタＮＴ３６を介して負側電位ＶＢＢが供給されることにより、シフト信号ＳＲ４を出力する第２回路部５４ｂのノードＮＤ２が負側電位ＶＢＢにリセットされるように構成されている。
【００４４】
また、リセットトランジスタＮＴ４９のドレインには、正側電位ＶＤＤが供給されるとともに、ソースは、５段目のシフトレジスタ回路部５５の第１回路部５５ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＮＴ４９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、５段目のシフトレジスタ回路部５５では、上記した４段目のシフトレジスタ回路部５４と同様にして、シフト信号ＳＲ５を出力する第２回路部５５ｂのノードＮＤ２が負側電位ＶＢＢにリセットされるように構成されている。
【００４５】
また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７と、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２およびＮＴ３７とは、クロック信号線（ＣＫＶ２）に接続されている。また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７と、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２およびＮＴ４７とは、クロック信号線（ＣＫＶ１）に接続されている。すなわち、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。
【００４６】
また、第１実施形態では、３段目以降のシフトレジスタ回路部５３〜５５に、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが１つずつ交互に接続されている。なお、このイネーブル信号線（ＥＮＢ１）および（ＥＮＢ２）は、本発明の「第２信号線」および「第３信号線」の一例である。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。そして、３段目のシフトレジスタ回路部５３および５段目のシフトレジスタ回路部５５では、それぞれ、トランジスタＮＴ２４およびＮＴ４４のドレインにイネーブル信号線（ＥＮＢ１）が接続されている。また、４段目のシフトレジスタ回路部５４では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【００４７】
また、走査方向切替回路部６０は、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０を含む。以下、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０は、それぞれ、トランジスタＮＴ５１〜ＮＴ６０と称する。このトランジスタＮＴ５１〜ＮＴ６０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００４８】
また、トランジスタＮＴ５１〜ＮＴ５５は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ５１、ＮＴ５３およびＮＴ５５のゲートには、走査方向切替信号線（ＣＳＶ）が接続されているとともに、トランジスタＮＴ５２およびＮＴ５４のゲートには、反転走査方向切替信号線（ＸＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５１〜ＮＴ５５のゲートには、それぞれ、走査方向切替信号線（ＣＳＶ）と反転走査方向切替信号線（ＸＣＳＶ）とが交互に接続されている。
【００４９】
また、トランジスタＮＴ５６は、後述する回路部９１のノードＮＤ６に接続されている。また、トランジスタＮＴ５７〜ＮＴ６０は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。トランジスタＮＴ５６、ＮＴ５８およびＮＴ６０のゲートには、反転走査方向切替信号線（ＸＣＳＶ）が接続されているとともに、トランジスタＮＴ５７およびＮＴ５９のゲートには、走査方向切替信号線（ＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５６〜ＮＴ６０のゲートには、それぞれ、反転走査方向切替信号線（ＸＣＳＶ）と走査方向切替信号線（ＣＳＶ）とが交互に接続されている。
【００５０】
なお、走査方向が順方向の場合には、走査方向切替信号ＣＳＶがＨレベル（ＶＤＤ）になるように、かつ、反転走査方向切替信号ＸＣＳＶがＬレベル（ＶＢＢ）になるように制御される。このため、走査方向が順方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオン状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオフ状態になるように制御される。また、走査方向が逆方向の場合には、走査方向切替信号ＣＳＶがＬレベル（ＶＢＢ）になるように、かつ、反転走査方向切替信号ＸＣＳＶがＨレベル（ＶＤＤ）になるように制御される。このため、走査方向が逆方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオフ状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオン状態になるように制御される。
【００５１】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）に接続されているとともに、１段目のシフトレジスタ回路部５１のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの一方に接続されている。
【００５２】
また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの他方（トランジスタＮＴ５８のソース／ドレインの一方）に接続されているとともに、２段目のシフトレジスタ回路部５２のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５２のソース／ドレインの他方（トランジスタＮＴ５３のソース／ドレインの一方）に接続されている。
【００５３】
また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５３のソース／ドレインの他方（トランジスタＮＴ５４のソース／ドレインの一方）に接続されているとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５８のソース／ドレインの他方（トランジスタＮＴ５９のソース／ドレインの一方）に接続されている。
【００５４】
また、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５９のソース／ドレインの他方（トランジスタＮＴ６０のソース／ドレインの一方）に接続されているとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５４のソース／ドレインの他方（トランジスタＮＴ５５のソース／ドレインの一方）に接続されている。
【００５５】
また、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５５のソース／ドレインの他方に接続されているとともに、５段目のシフトレジスタ回路部５５のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ６０のソース／ドレインの他方に接続されている。
【００５６】
各段のシフトレジスタ回路部５１〜５５と走査方向切替回路部６０とを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第１回路部に走査方向に対して前段の出力信号（ＳＲ１１〜ＳＲ１５）が入力されるように制御される。ただし、走査方向が順方向の場合の先頭段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００５７】
また、入力信号切替回路部７０は、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタＮＴ６１〜ＮＴ７０と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタＮＴ７１〜ＮＴ８０とを含む。以下、ｎチャネルトランジスタＮＴ６１〜ＮＴ８０は、それぞれ、トランジスタＮＴ６１〜ＮＴ８０と称する。また、入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００５８】
また、走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとは、各段のシフトレジスタ回路部５１〜５５に対して、それぞれ２つずつ配置されている。具体的には、１段目のシフトレジスタ回路部５１に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６１およびＮＴ６２と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７１およびＮＴ７２とが配置されている。トランジスタＮＴ６１およびＮＴ７１のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ６１のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７１のソース／ドレインの他方は、正側電位ＶＤＤに接続されている。また、トランジスタＮＴ６２およびＮＴ７２のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートに接続されている。トランジスタＮＴ６２のソース／ドレインの他方は、スタート信号ＳＴＶが供給される走査方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）およびトランジスタＮＴ１のゲートに接続されているとともに、トランジスタＮＴ７２のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。
【００５９】
また、２段目のシフトレジスタ回路部５２に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６３およびＮＴ６４と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７３およびＮＴ７４とが配置されている。トランジスタＮＴ６３およびＮＴ７３のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに接続されている。トランジスタＮＴ６３のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７３のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されている。また、トランジスタＮＴ６４およびＮＴ７４のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに接続されている。トランジスタＮＴ６４のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されているとともに、トランジスタＮＴ７４のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。
【００６０】
また、３段目のシフトレジスタ回路部５３に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６５およびＮＴ６６と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７５およびＮＴ７６とが配置されている。トランジスタＮＴ６５およびＮＴ７５のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに接続されている。トランジスタＮＴ６５のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ７５のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ６６およびＮＴ７６のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに接続されている。トランジスタＮＴ６６のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７６のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。
【００６１】
また、４段目のシフトレジスタ回路部５４に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６７およびＮＴ６８と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７７およびＮＴ７８とが配置されている。トランジスタＮＴ６７およびＮＴ７７のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに接続されている。トランジスタＮＴ６７のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されているとともに、トランジスタＮＴ７７のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。また、トランジスタＮＴ６８およびＮＴ７８のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに接続されている。トランジスタＮＴ６８のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７８のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されている。
【００６２】
また、５段目のシフトレジスタ回路部５５に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６９およびＮＴ７０と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７９およびＮＴ８０とが配置されている。トランジスタＮＴ６９およびＮＴ７９のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２のゲートに接続されている。トランジスタＮＴ６９のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されているとともに、トランジスタＮＴ７９のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。また、トランジスタＮＴ７０およびＮＴ８０のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに接続されている。トランジスタＮＴ７０のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ８０のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されている。
【００６３】
入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０を上記のように構成することによって、走査方向が順方向の場合には、トランジスタＮＴ６１〜ＮＴ７０がオン状態になるように、かつ、トランジスタＮＴ７１〜ＮＴ８０がオフ状態になるように制御される。また、各段のシフトレジスタ回路部５１〜５５と入力信号切替回路部７０とを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第１回路部に走査方向に対して次段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように、かつ、所定段のシフトレジスタ回路部の第２回路部に走査方向に対して前段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００６４】
また、論理合成回路部８１〜８３は、それぞれ、ダミーゲート線（Ｄｕｍｍｙ）、１段目のゲート線（Ｇａｔｅ１）および２段目のゲート線（Ｇａｔｅ２）に接続されている。なお、ダミーゲート線（Ｄｕｍｍｙ）は、表示部２に設けられた画素２０（図１参照）に接続されないゲート線である。また、論理合成回路部８１〜８３は、それぞれ、対応する所定段のシフトレジスタ回路部から出力されたシフト信号と、その所定段の次段のシフトレジスタ回路部から出力されたシフト信号とを論理合成して、各段のゲート線にシフト出力信号を出力するように構成されている。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１は、ｎチャネルトランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたｎチャネルトランジスタＮＴ８５と、容量Ｃ８１とを含む。なお、ｎチャネルトランジスタＮＴ８１は、本発明の「第２トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８２は、本発明の「第３トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ８１〜ＮＴ８５は、それぞれ、トランジスタＮＴ８１〜ＮＴ８５と称する。
【００６５】
また、トランジスタＮＴ８３〜ＮＴ８５と、容量Ｃ８１とによって、電位固定回路部８１ａが構成されている。この電位固定回路部８１ａは、論理合成回路部８１からＬレベルのシフト出力信号がダミーゲート線（Ｄｕｍｍｙ）に出力される際、そのシフト出力信号のＬレベルの電位を固定するために設けられている。また、論理合成回路部８１を構成するトランジスタＮＴ８１〜ＮＴ８５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＮＴ８１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ８２のドレインに接続されている。また、トランジスタＮＴ８２のソースは、ノードＮＤ４（ダミーゲート線）に接続されている。トランジスタＮＴ８１のゲートは、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ８２のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されている。
【００６６】
また、トランジスタＮＴ８３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４（ダミーゲート線）に接続されている。このトランジスタＮＴ８３のゲートは、ノードＮＤ５に接続されている。また、トランジスタＮＴ８４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５に接続されている。このトランジスタＮＴ８４のゲートは、ノードＮＤ４（ダミーゲート線）に接続されている。また、容量Ｃ８１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ５に接続されている。また、ノードＮＤ５は、トランジスタＮＴ８５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【００６７】
また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８５と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ９１〜ＮＴ９５と、容量Ｃ９１とを含む。なお、ｎチャネルトランジスタＮＴ９１は、本発明の「第２トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９２は、本発明の「第３トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ９１〜ＮＴ９５は、それぞれ、トランジスタＮＴ９１〜ＮＴ９５と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８２ａが、トランジスタＮＴ９３〜ＮＴ９５と、容量Ｃ９１とによって構成されている。
【００６８】
なお、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２において、トランジスタＮＴ９１のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ９２のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ９５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【００６９】
また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８５と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ１０１〜ＮＴ１０５と、容量Ｃ１０１とを含む。なお、ｎチャネルトランジスタＮＴ１０１は、本発明の「第２トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０２は、本発明の「第３トランジスタ」の一例である。以下、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１０５は、それぞれ、トランジスタＮＴ１０１〜ＮＴ１０５と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８３ａが、トランジスタＮＴ１０３〜ＮＴ１０５と、容量Ｃ１０１とによって構成されている。
【００７０】
なお、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３において、トランジスタＮＴ１０１のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ１０２のゲートは、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ１０５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【００７１】
また、回路部９１は、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１３と、ダイオード接続されたｎチャネルトランジスタＮＴ１１４と、容量Ｃ１１１とを含む。以下、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１４は、それぞれ、トランジスタＮＴ１１１〜ＮＴ１１４と称する。また、回路部９１を構成するトランジスタＮＴ１１１〜ＮＴ１１４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００７２】
そして、トランジスタＮＴ１１１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１１のゲートは、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。トランジスタＮＴ１１２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１２のゲートは、ノードＮＤ７に接続されている。トランジスタＮＴ１１３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ７に接続されている。このトランジスタＮＴ１１３のゲートは、ノードＮＤ６に接続されている。容量Ｃ１１１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ７に接続されている。また、ノードＮＤ６は、走査方向切替回路部６０のトランジスタＮＴ５６のソース／ドレインの他方に接続されている。また、ノードＮＤ７は、トランジスタＮＴ１１４を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【００７３】
図３は、本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１〜図３を参照して、第１実施形態による液晶表示装置のＶドライバの動作について説明する。
【００７４】
まず、図２中の順方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（順方向走査の場合）について説明する。まず、電源を投入することにより、Ｖドライバ５の各段のシフトレジスタ回路部に正側電位ＶＤＤおよび負側電位ＶＢＢを供給する。そして、順方向走査の場合には、走査方向切替信号ＣＳＶがＨレベルに保持されるとともに、反転走査方向切替信号ＸＣＳＶがＬレベルに保持される。これにより、順方向走査時には、走査方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオン状態に保持される。また、反転走査方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部５１〜５５のノードＮＤ１〜ＮＤ３の電位は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位となっている。これにより、初期状態では、各段のシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５と、出力信号ＳＲ１１〜ＳＲ１５とは、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位となっている。この状態で、図３に示すように、スタート信号ＳＴＶをＨレベルに上昇させる。
【００７５】
これにより、第１実施形態では、Ｈレベルのスタート信号ＳＴＶが４段目のシフトレジスタ回路部５４の第１回路部５４ａのリセットトランジスタＮＴ３９のゲートに入力される。このため、リセットトランジスタＮＴ３９がオンするので、リセットトランジスタＮＴ３９を介して正側電位ＶＤＤが４段目のシフトレジスタ回路部５４の第１回路部５４ａのノードＮＤ１に供給される。これにより、初期状態では正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位であった第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）にリセットされる。このため、第１回路部５４ａのノードＮＤ１に繋がる第２回路部５４ｂのトランジスタＮＴ３６およびＮＴ３５のゲートにそれぞれ正側電位ＶＤＤ（Ｈレベル）が印加される。これにより、トランジスタＮＴ３６およびＮＴ３５がオンするので、トランジスタＮＴ３６およびＮＴ３５を介して、４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３にそれぞれ負側電位ＶＢＢが供給される。
【００７６】
このため、初期状態では正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位であった４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３の電位は、スタート信号ＳＴＶがＨレベルの期間において、負側電位ＶＢＢにリセットされる。これにより、４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３からそれぞれ出力されるシフト信号ＳＲ４および出力信号ＳＲ１４は、共に、負側電位ＶＢＢ（Ｌレベル）にリセットされる。
【００７７】
そして、Ｌレベルのシフト信号ＳＲ４は、論理合成回路部８２のトランジスタＮＴ９２のゲート、および、論理合成回路部８３のトランジスタＮＴ１０１のゲートに入力されるので、これらのトランジスタＮＴ９２およびＮＴ１０１はオフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ４は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６５を介して、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに入力される。これにより、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２は、オフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ４は、入力信号切替回路部７０のオン状態のトランジスタＮＴ７０を介して、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに入力される。これにより、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７は、オフ状態に固定される。
【００７８】
また、４段目のシフトレジスタ回路部５４のノードＮＤ３から出力されるＬレベルの出力信号ＳＲ１４は、走査方向切替回路部６０のオン状態のトランジスタＮＴ５５を介して、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートに入力される。これにより、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１は、オフ状態に固定される。
【００７９】
また、５段目のシフトレジスタ回路部５５では、Ｈレベルのスタート信号ＳＴＶが第１回路部５５ａのリセットトランジスタＮＴ４９のゲートに入力されることにより、上記した４段目のシフトレジスタ回路部５４と同様にして、ノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）にリセットされるとともに、ノードＮＤ２およびＮＤ３の電位が負側電位ＶＢＢ（Ｌレベル）にリセットされる。これに伴って、５段目のシフトレジスタ回路部５５のノードＮＤ２およびＮＤ３からそれぞれ出力されるシフト信号ＳＲ５および出力信号ＳＲ１５も負側電位ＶＢＢ（Ｌレベル）にリセットされる。そして、このＬレベルのシフト信号ＳＲ５は、論理合成回路部８３のトランジスタＮＴ１０２のゲートと、論理合成回路部８３のトランジスタＮＴ１０１に対応する論理合成回路部８３の次段の論理合成回路部のｎチャネルトランジスタのゲートとに入力される。これにより、これらのトランジスタがオフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ５は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６７を介して、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに入力される。これにより、トランジスタＮＴ３２は、オフ状態に固定される。
【００８０】
上記のようにして、スタート信号ＳＴＶがＨレベルになる期間には、４段目以降の全てのシフトレジスタ回路部において、ノードＮＤ１の電位と、ノードＮＤ２およびＮＤ３の電位とがそれぞれ正側電位ＶＤＤと負側電位ＶＢＢとに一括してリセットされる。そして、これに伴って、４段目以降のシフトレジスタ回路部からそれぞれ出力されるシフト信号および出力信号が負側電位ＶＢＢ（Ｌレベル）にリセットされる。これにより、そのＬレベルのシフト信号または出力信号がゲートに入力される各段のシフトレジスタ回路部のトランジスタと各段の論理合成回路部の論理合成を行うトランジスタとが、オフ状態に固定される。
【００８１】
また、Ｈレベルのスタート信号ＳＴＶは、走査方向切替回路部６０のオン状態のトランジスタＮＴ５１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートに入力される。このため、トランジスタＮＴ１がオン状態になる。この後、トランジスタＮＴ２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。
【００８２】
この際、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに、２段目のシフトレジスタ回路部５２から出力されるシフト信号ＳＲ２がオン状態のトランジスタＮＴ６１を介して入力されている。なお、このときのトランジスタＮＴ２のゲートに入力されるシフト信号ＳＲ２は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ２は、オフ状態になっている。
【００８３】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオン状態でトランジスタＮＴ２がオフ状態であるので、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることによりノードＮＤ１の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１にゲートが接続されるトランジスタＮＴ５およびＮＴ６がオフ状態になる。また、Ｈレベルのスタート信号ＳＴＶは、オン状態のトランジスタＮＴ５１およびＮＴ６２を介して、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７はオン状態になっている。そして、トランジスタＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位がＨレベルに上昇する。
【００８４】
この際、トランジスタＮＴ７がオン状態であっても、トランジスタＮＴ６がオフ状態であるので、トランジスタＮＴ７、ＮＴ８およびＮＴ６を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。また、Ｈレベルのクロック信号ＣＫＶ１がトランジスタＮＴ７と、ダイオード接続されたトランジスタＮＴ８とを介して入力されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ４がオン状態になる。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給される。
【００８５】
この際、トランジスタＮＴ４がオン状態であっても、トランジスタＮＴ５がオフ状態であるので、トランジスタＮＴ４およびＮＴ５を介して、正側電位ＶＤＤと負側電位ＶＢＢとの間で貫通電流が流れることはない。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位は、ＶＤＤ側に上昇する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、容量Ｃ３によってトランジスタＮＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、ノードＮＤ２の電位がＶＤＤよりもトランジスタＮＴ４のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。その結果、１段目のシフトレジスタ回路部５１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が出力される。また、同時に、１段目のシフトレジスタ回路部のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力される。
【００８６】
そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、オン状態のトランジスタＮＴ５７を介して２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートに入力される。これにより、トランジスタＮＴ１１は、オン状態になる。そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１は、オン状態のトランジスタＮＴ６４のドレインに入力される。この際、トランジスタＮＴ６４のゲート電圧は走査方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ６４のソースに接続されるトランジスタＮＴ１７のゲート電圧は（ＶＤＤ−Ｖｔ）に充電される。これにより、トランジスタＮＴ１７は、オン状態になる。
【００８７】
また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から出力されるシフト信号ＳＲ３がオン状態のトランジスタＮＴ６３を介して入力されている。なお、このときのトランジスタＮＴ１２のゲートに入力されるシフト信号ＳＲ３は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ１２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ１２は、オフ状態になっている。
【００８８】
この後、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のドレインに入力されるクロック信号ＣＫＶ２の電位がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇する。これにより、トランジスタＮＴ１７では、容量Ｃ１４の機能によりゲート−ソース間電圧が保持されながら、ゲート電位がＶＤＤ−ＶｔからＶＤＤとＶＢＢとの電位差分上昇する。このため、２段目のシフトレジスタ回路部５２のノードＮＤ２の電位は、トランジスタＮＴ１７のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。この後、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、２段目のシフトレジスタ回路部５２のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ２が出力される。また、同時に、２段目のシフトレジスタ回路部５２のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が出力される。
【００８９】
そして、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１のゲートに入力される。また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ゲートにＶＤＤの走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６１およびＮＴ６６のドレインに入力される。これにより、トランジスタＮＴ６１およびＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）になるので、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートと、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートとには、（ＶＤＤ−Ｖｔ）の電位が入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１２は、オン状態のトランジスタＮＴ５３を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートに入力される。
【００９０】
そして、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１は、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がゲートに入力されることにより、オン状態になる。この際、トランジスタＮＴ８３は、オン状態に保持されているので、トランジスタＮＴ８３を介してノードＮＤ４に負側電位ＶＢＢが供給される。また、この際、トランジスタＮＴ８２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位のシフト信号ＳＲ３が入力されている。これにより、トランジスタＮＴ８２は、意図しないオン状態になる場合がある。
【００９１】
トランジスタＮＴ８２が意図しないオン状態になる場合には、トランジスタＮＴ８１およびＮＴ８２を介して供給されるイネーブル信号ＥＮＢにより、ノードＮＤ４の電位がＶＢＢよりも高い電位に上昇する。これにより、論理合成回路部８１のノードＮＤ４から、意図しないタイミングでＶＢＢよりも高い電位のシフト出力信号Ｄｕｍｍｙがダミーゲート線に出力される場合がある。なお、このように意図しないタイミングでＶＢＢよりも高い電位のシフト出力信号Ｄｕｍｍｙがダミーゲート線に出力されたとしても、ダミーゲート線は画素２０（図１参照）に接続されていないので、映像の表示に影響を及ぼすことはない。
【００９２】
また、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ６１からゲートに入力されることにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２は、オン状態になる。そして、トランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位はＬレベルに低下する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持される。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。
【００９３】
また、クロック信号ＣＫＶ１がＬレベルに低下することにより、トランジスタＮＴ８のゲート電圧はＬレベルに低下するので、トランジスタＮＴ８はオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるので、１段目のシフトレジスタ回路部５１からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が続けて出力される。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されることにより、トランジスタＮＴ４はオン状態に保持されるので、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が続けて出力される。
【００９４】
また、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ６６からゲートに入力されることにより、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７は、オン状態になる。また、トランジスタＮＴ２１は、ゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されることによりオン状態になる。このとき、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２は、オフ状態に固定されている。そして、トランジスタＮＴ２１がオンすることによりトランジスタＮＴ２１を介して負側電位ＶＢＢが供給されることによって、３段目のシフトレジスタ回路部５３のノードＮＤ１の電位は、負側電位ＶＢＢ（Ｌレベル）に固定される。これにより、トランジスタＮＴ２５およびＮＴ２６はオフ状態になる。
【００９５】
このとき、クロック信号線（ＣＫＶ１）からオン状態のトランジスタＮＴ２７を介してトランジスタＮＴ２８のゲートに供給されるクロック信号ＣＫＶ１がＨレベル（ＶＤＤ）からＬレベル（ＶＢＢ）に低下するので、トランジスタＮＴ２８はオフ状態になる。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位に保持される。このため、３段目のシフトレジスタ回路部５３のノードＮＤ２から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位のシフト信号ＳＲ３が続けて出力される。また、このとき、３段目のシフトレジスタ回路部５３のノードＮＤ３の電位も正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位に保持されることにより、３段目のシフトレジスタ回路部５３のノードＮＤ３から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位の出力信号ＳＲ１３が続けて出力される。
【００９６】
そして、スタート信号ＳＴＶの電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオフ状態になる。このため、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持されるので、トランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、スタート信号ＳＴＶの電位がＬレベルに低下することにより、スタート信号ＳＴＶがトランジスタＮＴ５１およびＮＴ６２を介してゲートに入力されるトランジスタＮＴ７もオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるとともに、ノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。このため、１段目のシフトレジスタ回路部５１から、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１１とが続けて出力される。
【００９７】
また、Ｌレベルに低下したスタート信号ＳＴＶは、４段目のシフトレジスタ回路部５４のリセットトランジスタＮＴ３９、５段目のシフトレジスタ回路部５５のリセットトランジスタＮＴ４９、および、図示しない６段目以降のシフトレジスタ回路部の上記のリセットトランジスタＮＴ３９およびＮＴ４９に対応するｎチャネルトランジスタのゲートにも入力されるので、これらのトランジスタはオフする。これにより、４段目以降のシフトレジスタ回路部において、ノードＮＤ１は、Ｈレベルの電位を保持しながらフローティング状態になるとともに、ノードＮＤ２およびＮＤ３の電位はＬレベルに保持される。このため、４段目以降のシフトレジスタ回路部のノードＮＤ２から出力されるシフト信号とノードＮＤ３から出力される出力信号とは、共に、Ｌレベルに保持される。
【００９８】
この後、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位はＨレベル（ＶＤＤ）に上昇するので、シフト信号ＳＲ３の電位はＨレベルに上昇する。また、３段目のシフトレジスタ回路部５３のノードＮＤ２にゲートが接続されたトランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【００９９】
この後、第１実施形態では、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ３の電位がＨレベル（ＶＤＤ）に上昇するので、出力信号ＳＲ１３の電位もＨレベル（ＶＤＤ）に上昇する。なお、この際、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、容量Ｃ２３によりトランジスタＮＴ２４のゲート−ソース間電圧が維持されるようにノードＮＤ３の電位の上昇に伴ってブートされることによって、ＶＤＤからさらに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記した１段目のシフトレジスタ回路部５１および２段目のシフトレジスタ回路部５２において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。
【０１００】
そして、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８２のゲートと、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１のゲートとに入力される。また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、オン状態のトランジスタＮＴ６３のドレインに入力されるとともに、オン状態のトランジスタＮＴ６８のドレインに入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１３は、オン状態のトランジスタＮＴ５９を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートに入力される。
【０１０１】
この際、第１実施形態では、ダミーゲート線に繋がる論理合成回路部８１において、トランジスタＮＴ８１およびＮＴ８２のゲートにそれぞれ入力されるシフト信号ＳＲ２とシフト信号ＳＲ３とが両方ともＨレベルになるので、トランジスタＮＴ８１およびトランジスタＮＴ８２が両方ともオン状態になる。これにより、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ８１およびＮＴ８２を介してノードＮＤ４にイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位がＬレベルからＨレベルに上昇するので、論理合成回路部８１からダミーゲート線にＨレベルのシフト出力信号Ｄｕｍｍｙが出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、シフト出力信号Ｄｕｍｍｙの電位は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、Ｈレベルに上昇される。
【０１０２】
なお、この際、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位（シフト出力信号Ｄｕｍｍｙの電位）がＨレベルに上昇するのに伴って、ノードＮＤ４にゲートが接続されたトランジスタＮＴ８４がオン状態になる。これにより、トランジスタＮＴ８４を介して負側電位ＶＢＢからＬレベルの電位がトランジスタＮＴ８３のゲートに供給されるので、トランジスタＮＴ８３は、オフ状態になる。このため、トランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった場合にも、トランジスタＮＴ８３がオフ状態になるので、トランジスタＮＴ８１、ＮＴ８２およびＮＴ８３を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。
【０１０３】
また、第１実施形態では、トランジスタＮＴ８１およびＮＴ８２のゲートに、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（ＶαまたはＶβ）分高い電位（ＶＤＤ＋ＶαまたはＶＤＤ＋Ｖβ）のＨレベルのシフト信号ＳＲ２およびＳＲ３がそれぞれ入力される。これにより、トランジスタＮＴ８１のドレインにＶＤＤの電位を有するＨレベルのイネーブル信号ＥＮＢが供給された場合に、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４に現れる電位が、ＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位がＨレベルから低下するのが抑制される。
【０１０４】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートに３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３が入力されることにより、トランジスタＮＴ９１はオンする。このとき、トランジスタＮＴ９２がオフ状態に固定されているので、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ９１およびＮＴ９２を介してノードＮＤ４にイネーブル信号ＥＮＢは供給されない。
【０１０５】
なお、この時点より前の反転イネーブル信号ＸＥＮＢがＨレベルの期間において、反転イネーブル信号線（ＸＥＮＢ）にゲートが接続されたトランジスタＮＴ９５がオンする。これにより、トランジスタＮＴ９５を介して論理合成回路部８２のノードＮＤ５にＨレベルの反転イネーブル信号ＸＥＮＢが供給される。このため、ノードＮＤ５にゲートが接続されたトランジスタＮＴ９３がオンするとともに、容量Ｃ９１が充電される。これにより、トランジスタＮＴ９３を介して負側電位ＶＢＢ（Ｌレベル）が論理合成回路部８２のノードＮＤ４に供給される。このため、論理合成回路部８２から１段目のゲート線にＬレベルのシフト出力信号Ｇａｔｅ１が出力される。なお、この際、論理合成回路部８２のノードＮＤ４の電位がＬレベルになることにより、そのノードＮＤ４にゲートが接続されるトランジスタＮＴ９４はオフ状態になる。これにより、論理合成回路部８２のノードＮＤ５の電位はＨレベルに保持される。
【０１０６】
そして、反転イネーブル信号ＸＥＮＢの電位がＨレベルからＬレベルに切り替わる際には、トランジスタＮＴ９５はオフするので、トランジスタＮＴ９５を介してノードＮＤ５に、Ｌレベルの反転イネーブル信号ＸＥＮＢは供給されない。これにより、トランジスタＮＴ９３はオン状態に保持されるので、トランジスタＮＴ９３を介して、ノードＮＤ４に負側電位ＶＢＢが続けて供給される。このため、反転イネーブル信号ＸＥＮＢがＨレベルの期間に加えてＬレベルの期間にも、論理合成回路部８２のノードＮＤ４から１段目のゲート線にＬレベルのシフト出力信号Ｇａｔｅ１が出力される。
【０１０７】
また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３が、ゲートにＶＤＤの走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３のドレインに入力されることにより、トランジスタＮＴ６３のソース電位は、（ＶＤＤ−Ｖｔ）になる。これにより、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、（ＶＤＤ−Ｖｔ）の電位が入力される。このため、トランジスタＮＴ１２がオン状態になる。この際、クロック信号ＣＫＶ２の電位がＬレベルである。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ１の電位はＬレベルに保持されるので、トランジスタＮＴ１５およびＮＴ１６はオフ状態に保持される。また、この際、トランジスタＮＴ１８のゲート電位はクロック信号ＣＫＶ２によりＬレベルになるので、トランジスタＮＴ１８はオフしている。したがって、ノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が続けて出力される。また、トランジスタＮＴ１５がオフ状態に保持されることにより、２段目のシフトレジスタ回路部５２のノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が続けて出力される。
【０１０８】
また、１段目のシフトレジスタ回路部５１では、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がドレインに入力されるトランジスタＮＴ６１から続けて（ＶＤＤ−Ｖｔ）の電位がゲートに入力されることにより、トランジスタＮＴ２がオン状態に保持される。この状態で、クロック信号ＣＫＶ１がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ２のソース電位が上昇する。この際、トランジスタＮＴ２では、容量Ｃ２によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位（トランジスタＮＴ２のソース電位）は、トランジスタＮＴ２のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。
【０１０９】
そして、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇することにより、トランジスタＮＴ５およびＮＴ６がオン状態になる。この際、トランジスタＮＴ７がオフ状態であるので、トランジスタＮＴ６を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位はＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１から出力されるシフト信号ＳＲ１の電位は、Ｌレベルに低下する。また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ４はオフ状態になる。これにより、トランジスタＮＴ５を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位はＬレベルに低下する。このため、１段目のシフトレジスタ回路部５１から出力される出力信号ＳＲ１１の電位は、Ｌレベルに低下する。また、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇した際、容量Ｃ１が充電される。これにより、次にトランジスタＮＴ１がオン状態になって、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、ノードＮＤ１の電位がＨレベルに保持される。このため、次にトランジスタＮＴ１がオン状態になるまで、トランジスタＮＴ５およびＮＴ６がオン状態に保持されるので、シフト信号ＳＲ１および出力信号ＳＲ１１の電位はＬレベルに保持される。
【０１１０】
そして、イネーブル信号ＥＮＢの電位がＨレベルからＬレベルに低下する。これにより、ダミーゲート線に繋がる論理合成回路部８１では、トランジスタＮＴ８１およびＮＴ８２を介して、Ｌレベルの電位が供給されることにより、ノードＮＤ４の電位がＬレベルに低下する。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに低下する。また、イネーブル信号ＥＮＢがＨレベルからＬレベルに低下するのと同時に、反転イネーブル信号ＸＥＮＢがＬレベルからＨレベルに上昇する。これにより、Ｈレベルの反転イネーブル信号ＸＥＮＢが、ダミーゲート線に繋がる論理合成回路部８１のダイオード接続されたトランジスタＮＴ８５を介してトランジスタＮＴ８３のゲートに入力される。これにより、トランジスタＮＴ８３は、オン状態になる。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに固定される。
【０１１１】
また、Ｈレベルの反転イネーブル信号ＸＥＮＢがトランジスタＮＴ８３のゲートに入力された際、容量Ｃ８１が充電される。これにより、次に、トランジスタＮＴ８４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ８４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ８３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ８４がオン状態になるまで、トランジスタＮＴ８３はオン状態に保持されるので、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位はＬレベルに固定された状態で保持される。
【０１１２】
また、クロック信号ＣＫＶ２がＨレベルに上昇することにより、２段目のシフトレジスタ回路部５２において、オン状態のトランジスタＮＴ１２を介してＨレベルのクロック信号ＣＫＶ２がノードＮＤ１に供給される。これにより、ノードＮＤ１にゲートが接続されるトランジスタＮＴ１５およびＮＴ１６はオン状態になる。このため、トランジスタＮＴ１６を介して負側電位ＶＢＢからノードＮＤ２にＬレベルの電位が供給される。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ２から出力されるシフト信号ＳＲ２の電位はＬレベルに低下する。また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ１４がオフする。これにより、トランジスタＮＴ１５を介して負側電位ＶＢＢからＬレベルの電位が供給されることによって、ノードＮＤ３の電位はＬレベルに低下する。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ３から出力される出力信号ＳＲ１２の電位は、Ｌレベルに低下する。
【０１１３】
また、４段目のシフトレジスタ回路部５４では、Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３がドレインに入力されるトランジスタＮＴ６８から、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３７のゲートに入力される。また、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２はオフ状態に固定されている。この状態で、トランジスタＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇した後、トランジスタＮＴ３４のドレインに入力されるイネーブル信号ＥＮＢ２の電位がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇する。これにより、上記した３段目のシフトレジスタ回路部５３の動作と同様にして、４段目のシフトレジスタ回路部５４からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４とが出力される。
【０１１４】
そして、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートにＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３が入力されるととともに、トランジスタＮＴ９２のゲートにＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ９１とトランジスタＮＴ９２とが両方ともオン状態になるので、イネーブル信号線からトランジスタＮＴ９１およびＮＴ９２を介してノードＮＤ４にイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ３およびＳＲ４が両方ともＨレベルになることによりトランジスタＮＴ９１およびＮＴ９２が両方ともオン状態になった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８２から１段目のゲート線にＨレベルのシフト出力信号Ｇａｔｅ１が出力される。
【０１１５】
すなわち、シフト出力信号Ｇａｔｅ１の電位は、イネーブル信号ＥＮＢがＬレベルの間は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、ＬレベルからＨレベルに上昇される。したがって、イネーブル信号ＥＮＢがＬレベルの際、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙも強制的にＬレベルに保持されているので、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なるのが抑制される。これにより、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なることに起因して、ノイズが発生するのが抑制される。
【０１１６】
この後、上記した３段目のシフトレジスタ回路部５３と同様の動作が、４段目以降のシフトレジスタ回路部５４および５５において順次行われる。また、上記したダミーゲート線に繋がる論理合成回路部８１と同様の動作が、１段目以降のダミーゲート線に繋がる論理合成回路部８２および８３において行われる。そして、各段のシフトレジスタ回路部からＨレベルのシフト信号と、Ｈレベルの出力信号とが出力されるタイミングがシフトする。これに伴って、前段のシフト信号と次段のシフト信号とが両方ともＨレベルになるタイミングも後段に進むにつれてシフトする。これにより、前段のＨレベルのシフト信号と、次段のＨレベルのシフト信号とが重なる期間において、イネーブル信号ＥＮＢがＨレベルに上昇することにより、各段の論理合成回路部から対応するゲート線にＨレベルのシフト出力信号が出力されるタイミングも後段に進むにつれてシフトする。そして、このタイミングのシフトしたＨレベルのシフト出力信号により、各段のゲート線が順次駆動される。
【０１１７】
上記のようにして、第１実施形態による液晶表示装置の各段のゲート線が、順次、駆動（走査）される。そして、上記の動作が最後のゲート線の走査が終了されるまで繰り返される。その後、再度、１段目のシフトレジスタ回路部５１から上記の動作が繰り返し行われる。
【０１１８】
次に、図２中の逆方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（逆方向走査の場合）には、走査方向切替信号ＣＳＶがＬレベルに保持されるとともに、反転走査方向切替信号ＸＣＳＶがＨレベルに保持される。これにより、逆方向走査時には、走査方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオフ状態に保持されるとともに、反転走査方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオン状態に保持される。そして、逆方向走査時には、上記した順方向走査時と同様の動作が、図２中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、前段のシフトレジスタ回路部から次段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合や、次段のシフトレジスタ回路部から前段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合には、上記したＨレベルの反転走査方向切替信号ＸＳＣＶによってオン状態にされたトランジスタＮＴ５２、ＮＴ５４、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０を介してそれぞれ入力される。
【０１１９】
第１実施形態では、上記のように、シフトレジスタ回路部５４に、シフト信号ＳＲ４が出力されるノードＮＤ２と負側電位ＶＢＢとの間に接続されたトランジスタＮＴ３６のゲートが接続される第１回路部５４ａのノードＮＤ１を正側電位ＶＤＤにリセットするためのリセットトランジスタＮＴ３９を設けることによって、Ｖドライバ５への正側電位ＶＤＤおよび負側電位ＶＢＢの供給後、Ｈレベルのスタート信号ＳＴＶを入力してリセットトランジスタＮＴ３９により第１回路部５４ａのノードＮＤ１を正側電位ＶＤＤにリセットすれば、トランジスタＮＴ３６がオンするので、トランジスタＮＴ３６を介して、ノードＮＤ２に負側電位ＶＢＢを供給することができる。これにより、シフト信号ＳＲ４を負側電位ＶＢＢに固定することができる。また、シフトレジスタ回路部５５に、シフト信号ＳＲ５が出力されるノードＮＤ２と負側電位ＶＢＢとの間に接続されたトランジスタＮＴ４６のゲートが接続される第１回路部５５ａのノードＮＤ１を正側電位ＶＤＤにリセットするためのリセットトランジスタＮＴ４９を設けることによって、Ｖドライバ５への正側電位ＶＤＤおよび負側電位ＶＢＢの供給後、Ｈレベルのスタート信号ＳＴＶを入力してリセットトランジスタＮＴ４９により第１回路部５５ａのノードＮＤ１を正側電位ＶＤＤにリセットすれば、トランジスタＮＴ４６がオンするので、トランジスタＮＴ４６を介して、ノードＮＤ２に負側電位ＶＢＢを供給することができる。これにより、シフト信号ＳＲ５を負側電位ＶＢＢに固定することができる。これにより、論理合成回路部８３のトランジスタＮＴ１０１およびＮＴ１０２を両方ともオフ状態に保持することができる。このため、論理合成回路部８３のトランジスタＮＴ１０１およびＮＴ１０２を介してシフト出力信号Ｇａｔｅ２は出力されないので、ゲート線に意図しないタイミングでシフト出力信号Ｇａｔｅ２が出力されるのを抑制することができる。
【０１２０】
また、第１実施形態では、シフトレジスタ回路部５３〜５５のトランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、たとえば、３段目のシフトレジスタ回路部５３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＮＴ２４のソース電位がＶＢＢからＶＤＤに上昇するので、その電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＮＴ３４のソース電位がＶＢＢからＶＤＤに上昇するので、その電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＜ＶＤＤ＋Ｖｔ）をより高くすることができるので、容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、容易に、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１およびＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、トランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。
【０１２１】
また、第１実施形態では、リセットトランジスタＮＴ３９およびＮＴ４９を用いてノードＮＤ２の電位を負側電位ＶＢＢにリセットする際に、リセットトランジスタＮＴ３９およびＮＴ４９のゲートにＨレベルのスタート信号ＳＴＶを入力することによって、リセットトランジスタＮＴ３９およびＮＴ４９を用いてノードＮＤ２の電位を負側電位ＶＢＢにリセットする際に、リセットトランジスタＮＴ３９およびＮＴ４９のゲートに入力する駆動信号を生成するために信号生成回路を別途形成する必要がないので、Ｖドライバ５を含む液晶表示装置の回路構成が複雑化するのを抑制することができる。
【０１２２】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置を示した平面図である。図５は、図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。図４および図５を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１２３】
まず、図４を参照して、この第２実施形態では、基板１ａ上に、表示部２ａが設けられている。この表示部２ａには、画素２０ａがマトリクス状に配置されている。なお、図４では、図面の簡略化のため、１つの画素２０ａのみを図示している。各々の画素２０ａは、ｐチャネルランジスタ２１ａ（以下、トランジスタ２１ａという）、画素電極２２ａ、画素電極２２ａに対向配置された各画素２０ａに共通の対向電極２３ａ、画素電極２２ａと対向電極２３ａとの間に挟持された液晶２４ａ、および、補助容量２５ａによって構成されている。そして、トランジスタ２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２２ａおよび補助容量２５ａに接続されている。このトランジスタ２１ａのゲートはゲート線に接続されている。
【０１２４】
また、表示部２ａの一辺に沿うように、基板１ａ上に、表示部２ａのドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３ａおよびＨドライバ４ａが設けられている。また、表示部２ａの他の辺に沿うように、基板１ａ上に、表示部２ａのゲート線を駆動（走査）するためのＶドライバ５ａが設けられている。なお、図４の水平スイッチ３ａには、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図４のＨドライバ４ａおよびＶドライバ５ａには、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板１ａの外部には、上記第１実施形態と同様、信号発生回路１１および電源回路１２を含む駆動ＩＣ１０が設置されている。
【０１２５】
また、図５に示すように、第２実施形態では、Ｖドライバ５ａの内部に、複数段のシフトレジスタ回路部５０１〜５０５と、走査方向切替回路部６００と、入力信号切替回路部７００と、複数段の論理合成回路部８０１〜８０３とが設けられている。なお、シフトレジスタ回路部５０２〜５０５は、本発明の「第１シフトレジスタ回路部」および「第２シフトレジスタ回路部」の一例である。なお、図５では、図面の簡略化のため、５段分のシフトレジスタ回路部５０１〜５０５および３段分の論理合成回路部８０１〜８０３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１２６】
１段目のシフトレジスタ回路部５０１は、第１回路部５０１ａと第２回路部５０１ｂとによって構成されている。第１回路部５０１ａは、ｐチャネルトランジスタＰＴ１およびＰＴ２と、ダイオード接続されたｐチャネルトランジスタＰＴ３と、容量Ｃ１およびＣ２とを含む。また、第２回路部５０１ｂは、ｐチャネルトランジスタＰＴ４〜ＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、容量Ｃ３およびＣ４とを含む。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。
【０１２７】
また、１段目のシフトレジスタ回路部５０１を構成するトランジスタＰＴ１〜ＰＴ８は、それぞれ、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ５およびＰＴ６のソースは、正側電位ＶＤＤに接続されている。
【０１２８】
２段目のシフトレジスタ回路部５０２は、第１回路部５０２ａと第２回路部５０２ｂとによって構成されている。第１回路部５０２ａは、ｐチャネルトランジスタＰＴ１１およびＰＴ１２と、ダイオード接続されたｐチャネルトランジスタＰＴ１３と、容量Ｃ１１およびＣ１２とを含む。また、第２回路部５０２ｂは、ｐチャネルトランジスタＰＴ１４〜ＰＴ１７と、ダイオード接続されたｐチャネルトランジスタＰＴ１８と、容量Ｃ１３およびＣ１４とを含む。なお、ｐチャネルトランジスタＰＴ１４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１６は、本発明の「第１トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、トランジスタＰＴ１１〜ＰＴ１８と称する。
【０１２９】
また、２段目のシフトレジスタ回路部５０２を構成するトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１〜ＮＴ１８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ１４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ１５およびＰＴ１６のソースは、正側電位ＶＤＤに接続されている。
【０１３０】
３段目のシフトレジスタ回路部５０３は、第１回路部５０３ａと第２回路部５０３ｂとによって構成されている。第１回路部５０３ａは、ｐチャネルトランジスタＰＴ２１およびＰＴ２２と、ダイオード接続されたｐチャネルトランジスタＰＴ２３と、容量Ｃ２１およびＣ２２とを含む。また、第２回路部５０３ｂは、ｐチャネルトランジスタＰＴ２４〜ＰＴ２７と、ダイオード接続されたｐチャネルトランジスタＰＴ２８と、容量Ｃ２３およびＣ２４とを含む。なお、ｐチャネルトランジスタＰＴ２４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ２６は、本発明の「第１トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、トランジスタＰＴ２１〜ＰＴ２８と称する。
【０１３１】
また、３段目のシフトレジスタ回路部５０３を構成するトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１〜ＮＴ２８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ２１、ＰＴ２５およびＰＴ２６のソースは、それぞれ、正側電位ＶＤＤに接続されている。
【０１３２】
４段目のシフトレジスタ回路部５０４は、第１回路部５０４ａと第２回路部５０４ｂとによって構成されている。第１回路部５０４ａは、ｐチャネルトランジスタＰＴ３１およびＰＴ３２と、ダイオード接続されたｐチャネルトランジスタＰＴ３３と、容量Ｃ３１およびＣ３２とを含む。また、第２回路部５０４ｂは、ｐチャネルトランジスタＰＴ３４〜ＰＴ３７と、ダイオード接続されたｐチャネルトランジスタＰＴ３８と、容量Ｃ３３およびＣ３４とを含む。なお、ｐチャネルトランジスタＰＴ３４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ３６は、本発明の「第１トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、トランジスタＰＴ３１〜ＰＴ３８と称する。
【０１３３】
また、４段目のシフトレジスタ回路部５０４を構成するトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１〜ＮＴ３８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ３１、ＰＴ３５およびＰＴ３６のソースは、それぞれ、正側電位ＶＤＤに接続されている。
【０１３４】
５段目のシフトレジスタ回路部５０５は、第１回路部５０５ａと第２回路部５０５ｂとによって構成されている。第１回路部５０５ａは、ｐチャネルトランジスタＰＴ４１およびＰＴ４２と、ダイオード接続されたｐチャネルトランジスタＰＴ４３と、容量Ｃ４１およびＣ４２とを含む。また、第２回路部５０５ｂは、ｐチャネルトランジスタＰＴ４４〜ＰＴ４７と、ダイオード接続されたｐチャネルトランジスタＰＴ４８と、容量Ｃ４３およびＣ４４とを含む。なお、ｐチャネルトランジスタＰＴ４４は、本発明の「第４トランジスタ」および「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４６は、本発明の「第１トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、トランジスタＰＴ４１〜ＰＴ４８と称する。
【０１３５】
また、５段目のシフトレジスタ回路部５０５を構成するトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１〜ＰＴ４８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ４１、ＰＴ４５およびＰＴ４６のソースは、それぞれ、正側電位ＶＤＤに接続されている。
【０１３６】
ここで、第２実施形態では、４段目のシフトレジスタ回路部５０４の第１回路部５０４ａは、シフト信号ＳＲ４を出力するノードＮＤ２の電位を正側電位ＶＤＤにリセットするためのｐチャネルトランジスタＰＴ３９を含んでいる。また、５段目のシフトレジスタ回路部５０５の第１回路部５０５ａは、シフト信号ＳＲ５を出力するノードＮＤ２の電位を正側電位ＶＤＤにリセットするためのｐチャネルトランジスタＰＴ４９を含んでいる。以下、ｐチャネルトランジスタＰＴ３９およびＰＴ４９は、それぞれ、リセットトランジスタＰＴ３９およびＰＴ４９と称する。
【０１３７】
また、リセットトランジスタＰＴ３９のドレインには、負側電位ＶＢＢが供給されるとともに、ソースは、４段目のシフトレジスタ回路部５０４の第１回路部５０４ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＰＴ３９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、Ｌレベルのスタート信号ＳＴＶに応答してリセットトランジスタＰＴ３９がオンすると、リセットトランジスタＰＴ３９を介して負側電位ＶＢＢが供給されることにより、第１回路部５０４ａのノードＮＤ１の電位が負側電位ＶＢＢ（Ｌレベル）になるように構成されている。そして、第１回路部５０４ａのノードＮＤ１の電位が負側電位ＶＢＢ（Ｌレベル）になると、第２回路部５０４ｂのトランジスタＰＴ３６がオンするので、トランジスタＰＴ３６を介して正側電位ＶＤＤが供給されることにより、シフト信号ＳＲ４を出力する第２回路部５０４ｂのノードＮＤ２が正側電位ＶＤＤにリセットされるように構成されている。
【０１３８】
また、リセットトランジスタＰＴ４９のドレインには、負側電位ＶＢＢが供給されるとともに、ソースは、５段目のシフトレジスタ回路部５０５の第１回路部５０５ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＰＴ４９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、５段目のシフトレジスタ回路部５０５では、上記した４段目のシフトレジスタ回路部５０４と同様にして、シフト信号ＳＲ５を出力する第２回路部５０５ｂのノードＮＤ２が正側電位ＶＤＤにリセットされるように構成されている。
【０１３９】
また、上記した各段のシフトレジスタ回路部５０１〜５０５に設けられたトランジスタＰＴ１〜ＰＴ８、ＰＴ１１〜ＰＴ１８、ＰＴ２１〜ＰＴ２８、ＰＴ３１〜ＰＴ３８およびＰＴ４１〜ＰＴ４８と、リセットトランジスタＰＴ３９およびＰＴ４９とは、全て、ｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＰＴ１、ＰＴ２、ＰＴ６、ＰＴ７、ＰＴ８、ＰＴ１１、ＰＴ１２、ＰＴ１６、ＰＴ１７、ＰＴ１８、ＰＴ２１、ＰＴ２２、ＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ３１、ＰＴ３２、ＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ４１、ＰＴ４２、ＰＴ４６、ＰＴ４７およびＰＴ４８は、それぞれ、互いに電気的に接続された２つのゲート電極を有する。
【０１４０】
また、走査方向切替回路部６００は、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０を含む。以下、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、トランジスタＰＴ５１〜ＰＴ６０と称する。このトランジスタＰＴ５１〜ＰＴ６０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、走査方向切替回路部６００を構成するトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、図２に示した第１実施形態の走査方向切替回路部６０のトランジスタＮＴ５１〜ＮＴ６０に対応した位置に接続されている。
【０１４１】
また、入力信号切替回路部７００は、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０を含む。以下、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、トランジスタＰＴ６１〜ＰＴ８０と称する。このトランジスタＰＴ６１〜ＰＴ８０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、入力信号切替回路部７００を構成するトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、図２に示した第１実施形態の入力信号切替回路部７０のトランジスタＮＴ６１〜ＮＴ８０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ７１のソース／ドレインの他方は、負側電位ＶＢＢに接続されている。
【０１４２】
また、論理合成回路部８０１〜８０３は、それぞれ、ダミーゲート線、１段目のゲート線および２段目のゲート線に接続されている。ダミーゲート線に接続される論理合成回路部８０１は、ｐチャネルトランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたｐチャネルトランジスタＰＴ８５と、容量Ｃ８１とを含む。なお、ｐチャネルトランジスタＰＴ８１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８２は、本発明の「第３トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ８１〜ＰＴ８５は、それぞれ、トランジスタＰＴ８１〜ＰＴ８５と称する。また、トランジスタＰＴ８３〜ＰＴ８５と、容量Ｃ８１とによって、電位固定回路部８０１ａが構成されている。そして、ダミーゲート線に接続される論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８５は、それぞれ、図２に示した第１実施形態のダミーゲート線に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８５に対応した位置に接続されている。ただし、トランジスタＰＴ８３のソースは、正側電位ＶＤＤに接続されている。
【０１４３】
また、１段目のゲート線に接続される論理合成回路部８０２は、ｐチャネルトランジスタＰＴ９１〜ＰＴ９４と、ダイオード接続されたｐチャネルトランジスタＰＴ９５と、容量Ｃ９１とを含む。なお、ｐチャネルトランジスタＰＴ９１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９２は、本発明の「第３トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ９１〜ＰＴ９５は、それぞれ、トランジスタＰＴ９１〜ＰＴ９５と称する。また、トランジスタＰＴ９３〜ＰＴ９５と、容量Ｃ９１とによって、電位固定回路部８０２ａが構成されている。そして、１段目のゲート線に接続される論理合成回路部８０２を構成するトランジスタＰＴ９１〜ＰＴ９５は、それぞれ、図２に示した第１実施形態の１段目のゲート線に接続される論理合成回路部８２のトランジスタＮＴ９１〜ＮＴ９５に対応した位置に接続されている。ただし、トランジスタＰＴ９３のソースは、正側電位ＶＤＤに接続されている。
【０１４４】
また、２段目のゲート線に接続される論理合成回路部８０３は、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０４と、ダイオード接続されたｐチャネルトランジスタＰＴ１０５と、容量Ｃ１０１とを含む。なお、ｐチャネルトランジスタＰＴ１０１は、本発明の「第２トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０２は、本発明の「第３トランジスタ」の一例である。以下、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０５は、それぞれ、トランジスタＰＴ１０１〜ＰＴ１０５と称する。また、トランジスタＰＴ１０３〜ＰＴ１０５と、容量Ｃ１０１とによって、電位固定回路部８０３ａが構成されている。そして、２段目のゲート線に接続される論理合成回路部８０３を構成するトランジスタＰＴ１０１〜ＰＴ１０５は、それぞれ、図２に示した第１実施形態の２段目のゲート線に接続される論理合成回路部８３のトランジスタＮＴ１０１〜ＮＴ１０５に対応した位置に接続されている。ただし、トランジスタＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。なお、上記の論理合成回路部８０１〜８０３に設けられたトランジスタＰＴ８１〜ＰＴ８５、ＰＴ９１〜ＰＴ９５およびＰＴ１０１〜ＰＴ１０５は、全て、ｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１４５】
また、回路部９０１は、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１３と、ダイオード接続されたｐチャネルトランジスタＰＴ１１４と、容量Ｃ１１１とを含んでいる。以下、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、トランジスタＰＴ１１１〜ＰＴ１１４と称する。そして、回路部９０１を構成するトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、図２に示した第１実施形態の回路部９１のトランジスタＮＴ１１１〜ＮＴ１１４に対応した位置に接続されている。ただし、トランジスタＰＴ１１２のソースは、正側電位ＶＤＤに接続されている。
【０１４６】
図６は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図５および図６を参照して、第２実施形態によるＶドライバ５ａの動作を説明する。この第２実施形態によるＶドライバ５ａでは、図３に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢとして入力する。これにより、第２実施形態によるシフトレジスタ回路部５０１〜５０５からは、図２に示した第１実施形態によるシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第２実施形態による論理合成回路部８０１〜８０３からは、図２に示した第１実施形態による論理合成回路部８１〜８３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態によるＶドライバの上記以外の動作は、図２に示した上記第１実施形態によるＶドライバの動作と同様である。
【０１４７】
なお、第２実施形態では、シフトレジスタ回路部５０３〜５０５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５０３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が低下する。また、４段目のシフトレジスタ回路部５０４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が低下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８０２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８０２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。
【０１４８】
また、第２実施形態では、上記のように、リセットトランジスタＰＴ３９およびＰＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＰＴ３９およびＰＴ４９をオンさせることによって、Ｖドライバを含む液晶表示装置において、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１４９】
（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。図７を参照して、この第３実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部においても、１段目および２段目のシフトレジスタ回路部と同様に、出力信号が出力されるノードに接続されたトランジスタのドレインに正側電位を供給するとともに、シフトレジスタ回路部の出力信号を用いて論理合成回路部から出力するシフト出力信号をＬレベルに固定した状態で保持する場合について説明する。
【０１５０】
すなわち、この第３実施形態によるＶドライバでは、図７に示すように、複数段のシフトレジスタ回路部５１１〜５１５と、走査方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とが設けられている。なお、シフトレジスタ回路部５１２〜５１５は、本発明の「第１シフトレジスタ回路部」および「第２シフトレジスタ回路部」の一例である。なお、図７では、図面の簡略化のため、５段分のシフトレジスタ回路部５１１〜５１５および３段分の論理合成回路部８１１〜８１３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１５１】
そして、１段目のシフトレジスタ回路部５１１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５１１ａおよび第２回路部５１１ｂによって構成されている。また、２段目のシフトレジスタ回路部５１２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５１２ａおよび第２回路部５１２ｂによって構成されている。
【０１５２】
ここで、第３実施形態では、３段目のシフトレジスタ回路部５１３は、出力信号ＳＲ１３を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ２４のドレインに正側電位ＶＤＤが供給されること以外は、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する第１回路部５１３ａおよび第２回路部５１３ｂを有している。また、４段目のシフトレジスタ回路部５１４は、出力信号ＳＲ１４を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ３４のドレインに正側電位ＶＤＤが供給されること以外は、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する第１回路部５１４ａおよび第２回路部５１４ｂを有している。また、５段目のシフトレジスタ回路部５１５は、出力信号ＳＲ１５を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ４４のドレインに正側電位ＶＤＤが供給されること以外は、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する第１回路部５１５ａおよび第２回路部５１５ｂを有している。
【０１５３】
また、走査方向切替回路部６１０は、図２に示した第１実施形態の走査方向切替回路部６０と同様の回路構成を有する。ただし、第３実施形態では、トランジスタＮＴ５６のソース／ドレインの他方と、トランジスタＮＴ５７のソース／ドレインの一方とが接続されている。また、第３実施形態の入力信号切替回路部７１０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。
【０１５４】
また、ダミーゲート線に接続される論理合成回路部８１１は、トランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたトランジスタＮＴ８５およびＮＴ８６と、容量Ｃ８１とを含む。すなわち、第３実施形態の論理合成回路部８１１は、図２に示した第１実施形態の論理合成回路部８１の回路構成において、ダイオード接続されたトランジスタＮＴ８６を加えた回路構成を有する。また、トランジスタＮＴ８３〜ＮＴ８６と、容量Ｃ８１とによって、電位固定回路部８１１ａが構成されている。また、第３実施形態では、トランジスタＮＴ８５のソースは、１段目のシフトレジスタ回路部５１１の出力信号ＳＲ１１が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ８６のソースは、４段目のシフトレジスタ回路部５１４の出力信号ＳＲ１４が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１１のノードＮＤ５に接続されている。
【０１５５】
また、１段目のゲート線に接続される論理合成回路部８１２は、トランジスタＮＴ９１〜ＮＴ９４と、ダイオード接続されたトランジスタＮＴ９５およびＮＴ９６と、容量Ｃ９１とを含む。すなわち、第３実施形態の論理合成回路部８１２は、図２に示した第１実施形態の論理合成回路部８２の回路構成において、ダイオード接続されたトランジスタＮＴ９６を加えた回路構成を有する。また、トランジスタＮＴ９３〜ＮＴ９６と、容量Ｃ９１とによって、電位固定回路部８１２ａが構成されている。また、第３実施形態では、トランジスタＮＴ９５のソースは、２段目のシフトレジスタ回路部５１２の出力信号ＳＲ１２が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ９６のソースは、５段目のシフトレジスタ回路部５１５の出力信号ＳＲ１５が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１２のノードＮＤ５に接続されている。
【０１５６】
また、２段目のゲート線に接続される論理合成回路部８１３は、トランジスタＮＴ１０１〜ＮＴ１０４と、ダイオード接続されたトランジスタＮＴ１０５およびＮＴ１０６と、容量Ｃ１０１とを含む。すなわち、第３実施形態の論理合成回路部８１３は、図２に示した第１実施形態の論理合成回路部８３の回路構成において、ダイオード接続されたトランジスタＮＴ１０６を加えた回路構成を有する。また、トランジスタＮＴ１０３〜ＮＴ１０６と、容量Ｃ１０１とによって、電位固定回路部８１３ａが構成されている。また、第３実施形態では、トランジスタＮＴ１０５のソースは、３段目のシフトレジスタ回路部５１３の出力信号ＳＲ１３が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ１０６のソースは、図示しない６段目のシフトレジスタ回路部のシフト信号が出力されるノードに接続されているとともに、ドレインは、論理合成回路部８１３のノードＮＤ５に接続されている。
【０１５７】
図８は、本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図７および図８を参照して、第３実施形態によるＶドライバの動作について説明する。
【０１５８】
この第３実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第３実施形態によるＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５１３〜５１５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、正側電位ＶＤＤを供給する。すなわち、第３実施形態では、３段目以降のシフトレジスタ回路部５１３〜５１５において、上記した第１実施形態による１段目および２段目のシフトレジスタ回路部と同様の動作が行われる。
【０１５９】
また、第３実施形態では、論理合成回路部８１１〜８１３から各段のゲート線に出力するシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２の電位をＬレベルに固定する際、シフトレジスタ回路部からの出力信号を用いて電位を固定する。たとえば、１段目のゲート線に繋がる論理合成回路部８１２において、共にオン状態になっているトランジスタＮＴ９１およびＮＴ９２を介してＨレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に出力するシフト出力信号Ｇａｔｅ１がＨレベルになっている。この後、イネーブル信号ＥＮＢの電位がＬレベルに低下する。これにより、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＮＴ９１およびＮＴ９２を介して供給されることにより、１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに低下する。
【０１６０】
この後、第３実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１５が、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９３のゲートにダイオード接続されたトランジスタＮＴ９６を介して入力される。これにより、トランジスタＮＴ９３は、オン状態になる。このため、トランジスタＮＴ９３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のゲート線に繋がる論理合成回路部８１２のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位は、Ｌレべルに固定される。また、第３実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１５がトランジスタＮＴ９３のゲートに入力された際、容量Ｃ９１が充電される。これにより、次に、トランジスタＮＴ９４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ９４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ９３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ９４がオン状態になるまで、トランジスタＮＴ９３はオン状態に保持されるので、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位はＬレベルに固定された状態で保持される。
【０１６１】
そして、各段の論理合成回路部において、上記した１段目のゲート線に繋がる論理合成回路部８１２の動作と同様の動作により、シフトレジスタ回路部の出力信号を用いてシフト出力信号の電位がＬレベルに固定される。第３実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。
【０１６２】
なお、第３実施形態では、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４およびＮＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３およびＣ４３を接続するとともに、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４およびＮＴ４４のドレインに正側電位ＶＤＤを供給することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５１２において、クロック信号ＣＫＶ２に応答してトランジスタＮＴ１４がオンする際に、容量Ｃ１３が接続されたトランジスタＮＴ１４のゲート−ソース間電圧を維持するように、トランジスタＮＴ１４のソース電位の上昇に伴ってトランジスタＮＴ１４のゲート電位（シフト信号ＳＲ２の電位）が上昇する。また、３段目のシフトレジスタ回路部５１３において、クロック信号ＣＫＶ１に応答してトランジスタＮＴ２４がオンする際に、容量Ｃ２３が接続されたトランジスタＮＴ２４のゲート−ソース間電圧を維持するように、トランジスタＮＴ２４のソース電位の上昇に伴ってトランジスタＮＴ２４のゲート電位（シフト信号ＳＲ３の電位）が上昇する。上記のようにして、トランジスタＮＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＮＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで低下するので、ダミーゲート線に繋がる論理合成回路部８１１のトランジスタＮＴ８１およびトランジスタＮＴ８２のゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。これにより、論理合成回路部８１１のトランジスタＮＴ８１およびＮＴ８２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位が、ＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分だけ低下するのが抑制される。
【０１６３】
また、第３実施形態では、上記のように、リセットトランジスタＮＴ３９およびＮＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＮＴ３９およびＮＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１６４】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。図９を参照して、この第４実施形態では、上記第３実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１６５】
この第４実施形態によるＶドライバでは、図９に示すように、複数段のシフトレジスタ回路部５２１〜５２５と、走査方向切替回路部６２０と、入力信号切替回路部７２０と、複数段の論理合成回路部８２１〜８２３とが設けられている。なお、シフトレジスタ回路部５２１〜５２５は、本発明の「第１シフトレジスタ回路部」および「第２シフトレジスタ回路部」の一例である。なお、図９では、図面の簡略化のため、５段分のシフトレジスタ回路部５２１〜５２５および３段分の論理合成回路部８２１〜８２３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１６６】
そして、１段目のシフトレジスタ回路部５２１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５２１ａおよび第２回路部５２１ｂによって構成されている。また、２段目のシフトレジスタ回路部５２２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５２２ａおよび第２回路部５２２ｂによって構成されている。
【０１６７】
ここで、第４実施形態では、３段目以降のシフトレジスタ回路部５２３〜５２５の出力信号ＳＲ１３〜ＳＲ１５を出力するノードＮＤ３にソースが接続されたトランジスタＰＴ２４〜ＰＴ４４のドレインには、それぞれ、負側電位ＶＢＢが供給されている。すなわち、第４実施形態では、３段目以降のシフトレジスタ回路部５２３〜５２５は、全て同じ回路構成を有している。具体的には、３段目〜５段目のシフトレジスタ回路部は、第２実施形態によるシフトレジスタ回路部の第１回路部および第２回路部と同様の回路構成を有する第１回路部および第２回路部を有している。
【０１６８】
また、走査方向切替回路部６２０は、基本的には、図５に示した第２実施形態による走査方向切替回路部６００と同様の回路構成を有している。ただし、第４実施形態による走査方向切替回路部６２０では、トランジスタＰＴ５６のソース／ドレインの他方と、トランジスタＰＴ５７のソース／ドレインの一方とが接続されている。また、入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。
【０１６９】
また、論理合成回路部８２１〜８２３は、図７に示した第３実施形態の論理合成回路部８１１〜８１３を構成するｎチャネルトランジスタをｐチャネルトランジスタで置き換えた構成を有している。具体的には、第４実施形態によるダミーゲート線に繋がる論理合成回路部８２１は、図７に示した第３実施形態の論理合成回路部８１１のトランジスタＮＴ８１〜ＮＴ８６をそれぞれトランジスタＰＴ８１〜ＰＴ８６で置き換えた回路構成を有している。また、第４実施形態による１段目のゲート線に繋がる論理合成回路部８２２は、図７に示した第３実施形態の論理合成回路部８１２のトランジスタＮＴ９１〜ＮＴ９６をそれぞれトランジスタＰＴ９１〜ＰＴ９６で置き換えた回路構成を有している。また、第４実施形態による２段目のゲート線に繋がる論理合成回路部８２３は、図７に示した第３実施形態の論理合成回路部８１３のトランジスタＮＴ１０１〜ＮＴ１０６をそれぞれトランジスタＰＴ１０１〜ＰＴ１０６で置き換えた回路構成を有している。また、第４実施形態では、論理合成回路部８２１〜８２３のトランジスタＰＴ８３、ＰＴ９３およびＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。
【０１７０】
図１０は、本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図９および図１０を参照して、第４実施形態によるＶドライバの動作を説明する。この第４実施形態によるＶドライバでは、図８に示した第３実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢとして入力する。これにより、第３実施形態によるシフトレジスタ回路部５２１〜５２５からは、図７に示した第３実施形態によるシフトレジスタ回路部５１１〜５１５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第４実施形態による論理合成回路部８２１〜８２３からは、図７に示した第３実施形態による論理合成回路部８１１〜８１３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるＶドライバの上記以外の動作は、図７に示した上記第３実施形態によるＶドライバの動作と同様である。
【０１７１】
なお、第４実施形態では、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３およびＣ４３を接続するとともに、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のドレインに負側電位ＶＢＢを供給することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５２２において、クロック信号ＣＫＶ２に応答してトランジスタＰＴ１４がオンする際に、容量Ｃ１３が接続されたトランジスタＰＴ１４のゲート−ソース間電圧を維持するように、トランジスタＰＴ１４のソース電位の低下に伴ってトランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）が低下する。また、３段目のシフトレジスタ回路部５２３において、クロック信号ＣＫＶ１に応答してトランジスタＰＴ２４がオンする際に、容量Ｃ２３が接続されたトランジスタＰＴ２４のゲート−ソース間電圧を維持するように、トランジスタＰＴ２４のソース電位の低下に伴ってトランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）が低下する。上記のようにして、トランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下するので、ダミーゲート線に繋がる論理合成回路部８２１のトランジスタＰＴ８１およびトランジスタＰＴ８２のゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＢＢ−Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。これにより、論理合成回路部８２１のトランジスタＰＴ８１およびＰＴ８２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位が、ＶＢＢからトランジスタＰＴ８１およびＰＴ８２のしきい値電圧（Ｖｔ）分だけ上昇するのが抑制される。
【０１７２】
また、第４実施形態では、上記のように、リセットトランジスタＰＴ３９およびＰＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＰＴ３９およびＰＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第３実施形態と同様の効果を得ることができる。
【０１７３】
（第５実施形態）
図１１は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。図１１を参照して、この第５実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに共通のイネーブル信号を供給する場合について説明する。
【０１７４】
すなわち、この第５実施形態によるＶドライバでは、図１１に示すように、複数段のシフトレジスタ回路部５３１〜５３５と、走査方向切替回路部６３０と、入力信号切替回路部７３０と、複数段の論理合成回路部８３１〜８３３と、回路部９１１とが設けられている。なお、図１１では、図面の簡略化のため、５段分のシフトレジスタ回路部５３１〜５３５および３段分の論理合成回路部８３１〜８３３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１７５】
そして、１段目のシフトレジスタ回路部５３１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５３１ａおよび第２回路部５３１ｂによって構成されている。また、２段目のシフトレジスタ回路部５３２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５３２ａおよび第２回路部５３２ｂによって構成されている。
【０１７６】
ここで、第５実施形態では、３段目のシフトレジスタ回路部５３３、４段目のシフトレジスタ回路部５３４および５段目のシフトレジスタ回路部５３５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５３３は、第１回路部５３３ａと第２回路部５３３ｂとによって構成されている。第１回路部５３３ａおよび第２回路部５３３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１７７】
また、４段目のシフトレジスタ回路部５３４は、第１回路部５３４ａと第２回路部５３４ｂとによって構成されている。第１回路部５３４ａおよび第２回路部５３４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。また、５段目のシフトレジスタ回路部５３５は、第１回路部５３５ａと第２回路部５３５ｂとによって構成されている。第１回路部５３５ａおよび第２回路部５３５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１７８】
また、走査方向切替回路部６３０は、図２に示した第１実施形態の走査方向切替回路部６０と同様の回路構成を有する。また、第５実施形態の入力信号切替回路部７３０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。  また、第５実施形態の論理合成回路部８３１〜８３３は、図２に示した第１実施形態の論理合成回路部８１〜８３と同様の回路構成を有する。また、論理合成回路部８３１〜８３３は、それぞれ、図２に示した第１実施形態の電位固定回路部８１ａ〜８３ａと同様の回路構成を有する電位固定回路部８３１ａ〜８３３ａを備えている。また、回路部９１１は、図２に示した第１実施形態の回路部９１と同様の回路構成を有する。
【０１７９】
図１２は、本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１１および図１２を参照して、第５実施形態によるＶドライバの動作について説明する。
【０１８０】
この第５実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第５実施形態によるＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５３３〜５３５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、共通のイネーブル信号ＥＮＢを供給する。
【０１８１】
具体的には、１段目および２段目のシフトレジスタ回路部５３１および５３２（図１１参照）における動作は、図２に示した第１実施形による１段目および２段目のシフトレジスタ回路部５１および５２における動作と同様である。そして、２段目のシフトレジスタ回路部５３２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がトランジスタＮＴ６６のドレインに入力される。これにより、ゲートにＶＤＤの電位の走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、３段目のシフトレジスタ回路部５３３のトランジスタＮＴ２７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。
【０１８２】
また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５３４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５３３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢが供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１８３】
この後、第５実施形態では、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位は、容量Ｃ２３によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、１段目および２段目のシフトレジスタ回路部５１１および５１２において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。そして、４段目以降のシフトレジスタ回路部５３４および５３５においても、上記した３段目のシフトレジスタ回路部５３３と同様の動作により、上記第１実施形態によるシフトレジスタ回路部から出力されるＨレベル（ＶＤＤ＋Ｖα）のシフト信号よりもさらに高いＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４およびＳＲ５が出力される。
【０１８４】
そして、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、トランジスタＮＴ６３およびＮＴ６８のドレインにそれぞれ入力される。これにより、ゲートにＶＤＤの電位の走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３およびＮＴ６８のソース電位は、共に、（ＶＤＤ−Ｖｔ）の電位になる。このため、２段目のシフトレジスタ回路部５３２のトランジスタＮＴ１２のゲートと、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートとに（ＶＤＤ−Ｖｔ）の電位が入力される。この状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、２段目のシフトレジスタ回路部５３２のトランジスタＮＴ１２では、容量Ｃ１２によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ１２のノードＮＤ１側に発生する電位がＶＤＤからトランジスタＮＴ１２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、２段目のシフトレジスタ回路部５３２のノードＮＤ１に生じるＨレベルの電位が低下するのが抑制される。また、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力された状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、トランジスタＮＴ３７では、容量Ｃ３４によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ３７のノードＮＤ２側に発生する電位がＶＤＤからトランジスタＮＴ３７のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、４段目のシフトレジスタ回路部５３４のノードＮＤ２に生じるＨレベルの電位が低下するのが抑制される。上記のようにして、各段のシフトレジスタ回路部において、クロック信号ＣＫＶ１またはＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ１またはＮＤ２の電位が上昇する場合に、ノードＮＤ１およびＮＤ２に生じるＨレベルの電位が低下するのが抑制される。
【０１８５】
また、３段目のシフトレジスタ回路部５３３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９１のゲートにも入力される。また、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９２のゲートには、４段目のシフトレジスタ回路部のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、１段目のゲート線に繋がる論理合成回路部８３２において、トランジスタＮＴ９１のドレインに入力されるイネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）の電位に上昇した場合に、ノードＮＤ４に発生する電位がＶＤＤからトランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このようにして、２段目以降のゲート線に繋がる論理合成回路部においても同様に、イネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ４の電位が上昇する場合に、ノードＮＤ４に生じるＨレベルの電位が低下するのが抑制される。これにより、各段のゲート線に出力されるシフト出力信号Ｇａｔｅ１およびＧａｔｅ２のＨレベルの電位が低下するのが抑制される。
【０１８６】
第５実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。
【０１８７】
第５実施形態では、上記のように、シフトレジスタ回路部５３３〜５３５において、トランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のドレインにイネーブル信号線を接続するとともに、ゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給し、イネーブル信号ＥＮＢは、クロック信号ＣＫＶ１（ＣＫＶ２）がＬレベルからＨレベルに上昇した後に、ＬレベルからＨレベルに切り替わるように構成することによって、たとえば、３段目のシフトレジスタ回路部５３３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５３４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９１のゲートおよびトランジスタＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８３２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。
【０１８８】
第５実施形態では、上記の効果以外にも、リセットトランジスタＮＴ３９およびＮＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＮＴ３９およびＮＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１８９】
（第６実施形態）
図１３は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。図１３を参照して、この第６実施形態では、上記第５実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１９０】
すなわち、この第６実施形態によるＶドライバでは、図１３に示すように、複数段のシフトレジスタ回路部５４１〜５４５と、走査方向切替回路部６４０と、入力信号切替回路部７４０と、複数段の論理合成回路部８４１〜８４３と、回路部９２１とが設けられている。なお、図１３では、図面の簡略化のため、５段分のシフトレジスタ回路部５４１〜５４５および３段分の論理合成回路部８４１〜８４３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１９１】
そして、１段目のシフトレジスタ回路部５４１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５４１ａおよび第２回路部５４１ｂによって構成されている。また、２段目のシフトレジスタ回路部５４２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５４２ａおよび第２回路部５４２ｂによって構成されている。
【０１９２】
ここで、第６実施形態では、３段目のシフトレジスタ回路部５４３、４段目のシフトレジスタ回路部５４４および５段目のシフトレジスタ回路部５４５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５４３は、第１回路部５４３ａと第２回路部５４３ｂとによって構成されている。第１回路部５４３ａおよび第２回路部５４３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１９３】
また、４段目のシフトレジスタ回路部５４４は、第１回路部５４４ａと第２回路部５４４ｂとによって構成されている。第１回路部５４４ａおよび第２回路部５４４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。また、５段目のシフトレジスタ回路部５４５は、第１回路部５４５ａと第２回路部５４５ｂとによって構成されている。第１回路部５４５ａおよび第２回路部５４５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１９４】
また、走査方向切替回路部６４０は、図５に示した第２実施形態の走査方向切替回路部６００と同様の回路構成を有する。また、入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。また、論理合成回路部８４１〜８４３は、それぞれ、図５に示した第２実施形態の論理合成回路部８０１〜８０３と同様の回路構成を有する。また、論路合成回路部８０１〜８０３は、それぞれ、図５に示した第２実施形態の電位固定回路部８１ａ〜８３ａと同様の回路構成を有する電位固定回路部８０１ａ〜８０３ａを備えている。また、回路部９２０は、図５に示した第２実施形態の回路部９０１と同様の回路構成を有する。
【０１９５】
図１４は、本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１３および図１４を参照して、第６実施形態によるＶドライバの動作を説明する。この第６実施形態によるＶドライバでは、図１２に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢとして入力する。これにより、第６実施形態によるシフトレジスタ回路部５４１〜５４５からは、図１１に示した第５実施形態によるシフトレジスタ回路部５３１〜５３５から出力されるシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第６実施形態による論理合成回路部８４１〜８４３からは、図１１に示した第５実施形態による論理合成回路部８３１〜８３３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第６実施形態によるＶドライバの上記以外の動作は、図１１に示した上記第５実施形態によるＶドライバの動作と同様である。
【０１９６】
第６実施形態では、上記のように、リセットトランジスタＰＴ３９およびＰＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＰＴ３９およびＰＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第５実施形態と同様の効果を得ることができる。
【０１９７】
なお、第６実施形態では、シフトレジスタ回路部５４３〜５４５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給するとともに、ドレインにＨレベル（ＶＤＤ）とＬレベル（ＶＢＢ）とに切り替わるイネーブル信号ＥＮＢを供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５４３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が低下する。また、４段目のシフトレジスタ回路部５４４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が低下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。
【０１９８】
（第７実施形態）
図１５は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の回路図である。図１５を参照して、この第７実施形態では、図１に示した第１実施形態の液晶表示装置において、ドレイン線を駆動（走査）するためのＨドライバに本発明を適用する場合について説明する。
【０１９９】
この第７実施形態による液晶表示装置のＨドライバ４の内部には、図１５に示すように、図２に示した第１実施形態のＶドライバ５と同様、複数段のシフトレジスタ回路部５１〜５５と、走査方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図１５では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。そして、この第７実施形態では、論理合成回路部８１〜８３と水平スイッチ３とが接続されている。具体的には、水平スイッチ３は、論理合成回路部８１〜８３の段数に応じた数のｎチャネルトランジスタＮＴ１２１〜１２３を含む。以下、ｎチャネルトランジスタＮＴ１２１〜ＮＴ１２３は、それぞれ、トランジスタＮＴ１２１〜ＮＴ１２３と称する。
【０２００】
そして、トランジスタＮＴ１２１のソースは、ダミードレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２１のゲートは、論理合成回路部８１のノードＮＤ４に接続されている。また、トランジスタＮＴ１２２のソースは、１段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２２のゲートは、論理合成回路部８２のノードＮＤ４に接続されている。また、トランジスタＮＴ１２３のソースは、２段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２３のゲートは、論理合成回路部８３のノードＮＤ４に接続されている。また、第７実施形態によるＨドライバ４では、図２に示した第１実施形態によるＶドライバ５において供給されるスタート信号ＳＴＶ、走査方向切替信号ＣＳＶ、反転走査方向切替信号ＸＣＳＶ、クロック信号ＣＫＶ１およびＣＫＶ２の替わりに、スタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、反転走査方向切替信号ＸＣＳＨ、クロック信号ＣＫＨ１およびＣＫＨ２が供給される。なお、これらのスタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、反転走査方向切替信号ＸＣＳＨ、クロック信号ＣＫＨ１およびＣＫＨ２の波形は、それぞれ、上記第１実施形態によるスタート信号ＳＴＶ、走査方向切替信号ＣＳＶ、反転走査方向切替信号ＸＣＳＶ、クロック信号ＣＫＶ１およびＣＫＶ２の波形と同様である。
【０２０１】
次に、図１５を参照して、第７実施形態によるＨドライバのシフトレジスタ回路の動作を説明する。この第７実施形態によるＨドライバ４では、各段の論理合成回路部８１〜８３から、上記第１実施形態のシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２に対応するＨレベルのシフト出力信号Ｄｕｍｍｙ、Ｄｒａｉｎ１およびＤｒａｉｎ２が順次出力される。そして、このシフト出力信号Ｄｕｍｍｙ、Ｄｒａｉｎ１およびＤｒａｉｎ２は、対応する水平スイッチ３のトランジスタＮＴ１２１〜ＮＴ１２３のゲートにそれぞれ入力される。これにより、水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３が順次オン状態になる。このため、ビデオ信号線（Ｖｉｄｅｏ）から映像信号が水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３を介して、順次各段のドレイン線に出力される。この第７実施形態によるＨドライバ４の上記以外の動作は、図２に示した上記第１実施形態によるＶドライバ５の動作と同様である。
【０２０２】
第７実施形態では、上記のように、リセットトランジスタＮＴ３９およびＮＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＮＴ３９およびＮＴ４９をオンさせることによって、ドレイン線に意図しないタイミングで映像信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０２０３】
（第８実施形態）
図１６は、本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第８実施形態では、本発明を、ｎチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０２０４】
すなわち、この第８実施形態では、図１６に示すように、基板１ｂ上に、表示部１０２が形成されている。この表示部１０２には、ｎチャネルトランジスタ１２１および１２２（以下、トランジスタ１２１および１２２という）と、補助容量１２３と、陽極１２４と、陰極１２５と、陽極１２４と陰極１２５との間に挟持された有機ＥＬ素子１２６とを含む画素１２０がマトリクス状に配置されている。なお、図１６の表示部１０２には、１画素分の構成を示している。そして、トランジスタ１２１のソースは、トランジスタ１２２のゲートと補助容量１２３の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ１２１のゲートは、ゲート線に接続されている。また、トランジスタ１２２のソースは、陽極１２４に接続されているとともに、ドレインは、電流供給線（図示せず）に接続されている。
【０２０５】
また、Ｈドライバ４内部の回路構成は、図１５に示した第７実施形態のＨドライバ４の回路構成と同様である。また、Ｖドライバ５内部の回路構成は、図２に示した第１実施形態のＶドライバ５の回路構成と同様である。第８実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０２０６】
第８実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ゲート線に意図しないタイミングで映像信号が出力されるのを抑制することができるとともに、ドレイン線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１および第７実施形態と同様の効果を得ることができる。
【０２０７】
（第９実施形態）
図１７は、本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。図１７を参照して、この第９実施形態では、本発明を、ｐチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０２０８】
すなわち、この第９実施形態では、図１７に示すように、基板１ｃ上に、表示部１０２ａが形成されている。この表示部１０２ａには、ｐチャネルトランジスタ１２１ａおよび１２２ａ（以下、トランジスタ１２１ａおよび１２２ａという）と、補助容量１２３ａと、陽極１２４ａと、陰極１２５ａと、陽極１２４ａと陰極１２５ａとの間に挟持された有機ＥＬ素子１２６ａとを含む画素１２０ａがマトリクス状に配置されている。なお、図１７の表示部１０２ａには、１画素分の構成を示している。そして、トランジスタ１２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ１２２ａのゲートと補助容量１２３ａの一方の電極とに接続されている。このトランジスタ１２１ａのゲートは、ゲート線に接続されている。また、トランジスタ１２２ａのソースは、電流供給線（図示せず）に接続されているとともに、ドレインは、陽極１２４ａに接続されている。
【０２０９】
また、Ｖドライバ５ａ内部の回路構成は、図５に示した第２実施形態のＶドライバ５ａの回路構成と同様である。第９実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図４に示した第２実施形態による液晶表示装置と同様である。
【０２１０】
第９実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。
【０２１１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０２１２】
たとえば、上記第１〜第９実施形態では、本発明を液晶表示装置または有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０２１３】
また、上記第１〜第７実施形態では、ＶドライバまたはＨドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、ＶドライバおよびＨドライバの両方に、本発明を適用するようにしてもよい。
【０２１４】
また、上記第７実施形態では、本発明によるＨドライバに用いるトランジスタを全てｎチャネルトランジスタで構成した例について示したが、本発明はこれに限らず、本発明によるＨドライバに用いるトランジスタを全てｐチャネルトランジスタで構成してもよい。
【０２１５】
また、ｎチャネルトランジスタを用いた第１、第３、第５、第７および第８実施形態において、全ての容量をｎチャネルトランジスタにより構成してもよい。また、ｐチャネルトランジスタを用いた第２、第４、第６および第９実施形態において、全ての容量をｐチャネルトランジスタにより構成してもよい。
【図面の簡単な説明】
【０２１６】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図３】本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図４】本発明の第２実施形態による液晶表示装置を示した平面図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図６】本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図７】本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図８】本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１０】本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１１】本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１２】本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１３】本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１４】本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１５】本発明の第７実施形態による液晶表示装置のＨドライバ内部の回路図である。
【図１６】本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。
【図１７】本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。
【図１８】従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路の回路構成を説明するための回路図である。
【符号の説明】
【０２１７】
５２、５３、５４、５５、５０２、５０３、５０４、５０５、５１２、５１３、５１４、５１５、５２２、５２３、５２４、５２５、５３２、５３３、５３４、５３５、５４２、５４３、５４４、５４５  シフトレジスタ回路部（第１シフトレジスタ回路部、第２シフトレジスタ回路部）
５２ａ、５３ａ、５４ａ、５５ａ、５０２ａ、５０３ａ、５０４ａ、５０５ａ、５１２ａ、５１３ａ、５１４ａ、５１５ａ、５２２ａ、５２３ａ、５２４ａ、５２５ａ、５３２ａ、５３３ａ、５３４ａ、５３５ａ、５４２ａ、５４３ａ、５４４ａ、５４５ａ  第１回路部
５２ｂ、５３ｂ、５４ｂ、５５ｂ、５０２ｂ、５０３ｂ、５０４ｂ、５０５ｂ、５１２ｂ、５１３ｂ、５１４ｂ、５１５ｂ、５２２ｂ、５２３ｂ、５２４ｂ、５２５ｂ、５３２ｂ、５３３ｂ、５３４ｂ、５３５ｂ、５４２ｂ、５４３ｂ、５４４ｂ、５４５ｂ  第２回路部
８１、８２、８３、８０１、８０２、８０３、８１１、８１２、８１３、８２１、８２２、８２３、８３１、８３２、８３３、８４１、８４２、８４３  論理合成回路部
８１ａ、８２ａ、８３ａ、８０１ａ、８０２ａ、８０３ａ、８１１ａ、８１２ａ、８１３ａ、８２１ａ、８２２ａ、８２３ａ、８３１ａ、８３２ａ、８３３ａ、８４１ａ、８４２ａ、８４３ａ  電位固定回路部
ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４  ｎチャネルトランジスタ（第４トランジスタ、第５トランジスタ）
ＮＴ１６、ＮＴ２６、ＮＴ３６、ＮＴ４６  ｎチャネルトランジスタ（第１トランジスタ）
ＮＴ３９、ＮＴ４９、ＰＴ３９、ＰＴ４９  リセットトランジスタ
ＮＴ８１、ＮＴ９１、ＮＴ１０１  ｎチャネルトランジスタ（第２トランジスタ）
ＮＴ８２、ＮＴ９２、ＮＴ１０２  ｎチャネルトランジスタ（第３トランジスタ）
ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４  ｐチャネルトランジスタ（第４トランジスタ、第５トランジスタ）
ＰＴ１６、ＰＴ２６、ＰＴ３６、ＰＴ４６  ｎチャネルトランジスタ（第１トランジスタ）
ＰＴ８１、ＰＴ９１、ＰＴ１０１  ｐチャネルトランジスタ（第２トランジスタ）
ＰＴ８２、ＰＴ９２、ＰＴ１０２  ｐチャネルトランジスタ（第３トランジスタ）
Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３  容量（第１容量、第２容量）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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