(57)【要約】【課題】  絶縁ゲート型半導体装置及びその駆動方法に関し、高駆動電流化及び微細化構造においても基板バイアス効果によってオフリークＩoff を低減して低消費電力化を実現する。【解決手段】  幅が３〜２０ｎｍの第１のサイドウォール４、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、第１のサイドウォール４の直下に第１のサイドウォール４と自己整合する長さのエクスエンション領域７を設けるとともに、第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで且つエクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にする。【選択図】          図１
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【特許請求の範囲】
【請求項１】
幅が３〜２０ｎｍの第１のサイドウォール、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール、及び、その外側に第３のサイドウォールを有するとともに、前記第１のサイドウォールの直下に第１のサイドウォールと自己整合する長さのエクスエンション領域を設けるとともに、前記第２のサイドウォールの直下に第２のサイドウォールと自己整合する長さで、且つ、前記エクステンション領域と深接合のソース・ドレイン領域の中間の深さのバッファ領域を設けてソース・ドレイン構造を３重構造にしたことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
上記第３のサイドウォールの外側壁面の下端と基板の主面とのなす角が６０°以下であることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
エクステンション領域と深接合のソース・ドレイン領域の間に、幅が３０ｎｍ〜６０ｎｍのサイドウォールと自己整合する長さで、且つ、前記エクステンション領域と深接合のソース・ドレイン領域の中間の深さのバッファ領域を設けてソース・ドレイン構造を３重構造にするとともに、少なくとも０Ｖと異なる基板バイアスを印加するための基板バイアス印加手段を備えたことを特徴とする絶縁ゲート型半導体装置。
【請求項４】
エクステンション領域と深接合のソース・ドレイン領域の間に、幅が３０ｎｍ〜６０ｎｍのサイドウォールと自己整合する長さで、且つ、エクステンション領域と深接合のソース・ドレイン領域の中間の深さのバッファ領域を有する３重構造のソース・ドレイン領域を有するとともに、駆動時の基板バイアスを印加するための第１の基板バイアス手段と、待機時に前記駆動時の基板バイアスよりも絶対値において大きな基板バイアスを印加するための第２の基板バイアス印加手段を備えたことを特徴とする絶縁ゲート型半導体装置。
【請求項５】
請求項３または請求項４記載の絶縁ゲート型半導体装置の駆動方法において、ドレイン電圧を１Ｖ以下にするとともに、待機時の基板バイアスを絶対値において０．１Ｖ以上とすることを特徴とする絶縁ゲート型半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置及びその駆動方法に関するものであり、特に、絶縁ゲート型電界効果型半導体装置における高駆動電流・低消費電力を実現するためのソース・ドレイン構造に特徴のある絶縁ゲート型半導体装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴに対しては高駆動電流化及び微細化への要請があり、高駆動電流を目指すには、サブスレッショルドリーク、或いは、オフリークＩoff 、即ち、ゲート電圧が０Ｖにおけるドレイン電流Ｉds（ａｔ  Ｖg ＝０Ｖ）の問題があるための制御が難しい。
一方、低消費電力への要求も強いが、高駆動電流化は低消費電力化の妨げになるので両者の両立は厳しいのが現状である。
【０００３】
この両立を実現するために、基板バイアス効果を利用して半導体基板内の不純物濃度を変えることなく、任意にしきい値Ｖthを変動させることでオフリークＩoff を制御することが提案されている（例えば、非特許文献１参照）。
【０００４】
ＭＯＳＦＥＴの高駆動電流を達成するためには、ソースドレインエクステンションの不純物濃度を高める必要があるが、微細化も同時に達成するためにはチャネル長Ｌを短くする必要がある。
【０００５】
チャネル長Ｌを短くすると、短チャネル効果が顕著になるためゲート電極で制御できるキャリアが減ってしまい、ソース領域及びドレイン領域の空間電荷（空乏層）の影響を強く受けるために、上述の基板バイアス効果が起きにくくなるので、この事情を図２１乃至図２４を参照して説明する。
【０００６】
図２１参照  
図２１は、ゲート長が４３〜４５ｎｍ程度のＭＯＳＦＥＴの概念的断面図であり、チャネル電荷領域４８、即ち、ゲート電圧により制御できるキャリアが存在する領域の基板バイアスＶb 依存性を模式的に示したものであり、ここでは、ｎチャネル型ＭＯＳＦＥＴについて、Ｖb ＝０Ｖの場合を破線で、Ｖb ＝−２Ｖの場合を一点鎖線で、Ｖb ＝−４Ｖの場合を二点鎖線で示している。
図から明らかなように、基板バイアスＶb を深くするほどチャネル電荷領域４８が広がっており、基板バイアス効果が効果的に生じていることが分かる。
【０００７】
図２２参照  
図２２は、ゲート長が３８〜４０ｎｍ程度のＭＯＳＦＥＴの概念的断面図であり、チャネル電荷領域５８の基板バイアスＶb 依存性を模式的に示したものであり、ここでも、ｎチャネル型ＭＯＳＦＥＴについて、Ｖb ＝０Ｖの場合を破線で、Ｖb ＝−２Ｖの場合を一点鎖線で、Ｖb ＝−４Ｖの場合を二点鎖線で示している。
図から明らかなように、基板バイアスＶb を深くしてもチャネル電荷領域５８はほとんど拡がらない状態となり、基板バイアス効果が起きにくくなっている。
【０００８】
図２３参照  
図２３は、ゲート長Ｌg ＝４０ｎｍのｎチャネル型ＭＯＳＦＥＴのＩ−Ｖ特性図であり、実線はＶd ／Ｖb ＝１Ｖ／０ＶのＩ−Ｖ特性を示し、Ｖd ／Ｖb ＝１Ｖ／−４ＶのＩ−Ｖ特性を示しており、実際に基板バイアスを−４Ｖ印加しても、オフリークＩoff 及びしきい値Ｖthにほとんど変化が見られないことが確認された。
ここで、基板バイアス効果を見るために、Ｉoff 比を上述のように
Ｉoff 比＝待機時のＩoff ／駆動時のＩoff  
と定義すると、図２３においてはＩoff 比＝２１．９％となる。
【０００９】
図２４参照  
図２４は、同様に形成したゲート長Ｌg ＝４０ｎｍのｐチャネル型ＭＯＳＦＥＴのＩ−Ｖ特性図であり、実線はＶd ／Ｖb ＝−１Ｖ／０ＶのＩ−Ｖ特性を示し、Ｖd ／Ｖb ＝−１Ｖ／４ＶのＩ−Ｖ特性を示しており、実際に基板バイアスを４Ｖ印加しても、オフリークＩoff 及びしきい値Ｖthにほとんど変化が見られないことが確認された。
この場合は、Ｉoff 比＝３０．３％となる。
【００１０】
そこで、通常は、図２２における網掛け部分５９より少し上側に、しきい値調整のためのチャネルドープ工程を利用して、通常のチャネルドープよりも高濃度の不純物をドープしたり、或いは、チャネルドープとは別工程で、網掛け部分５９にさらに追加チャネル注入を行って、空間電荷（空乏層）の影響を軽減することが提案されている（例えば、特許文献１参照）。
【非特許文献１】２００４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．８８−８９，２００４
【特許文献１】特開平１１−３５４７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上述の特許文献１による方法は、基板バイアス依存性に対しては効果が見られるものの、しきい値調整のためのチャネルドープに加えて行われる、或いは、チャネルドープの替わりに行われるため、任意のしきい値Ｖthが得られなくなるという問題があるので、この様子を図２５及び図２６を参照して説明する。
【００１２】
図２５参照  
図２５は、ゲート長Ｌg ＝４０ｎｍのｎチャネル型ＭＯＳＦＥＴに追加チャネル注入した場合のＩ−Ｖ特性図であり、実線はＶd ／Ｖb ＝１Ｖ／０ＶのＩ−Ｖ特性を示し、Ｖd ／Ｖb ＝１Ｖ／−４ＶのＩ−Ｖ特性を示しており、基板バイアスによってＶthが大きく変化していることが分かる。
また、図から明らかなように、オフリークＩoff が大幅に増加し、低消費電力化に逆行することになり、Ｉoff 比＝１１８．２％となる。
【００１３】
さらに、追加チャネル注入は、当然チャネル部の不純物濃度等に影響を及ぼすため、移動度、駆動電流にも影響が及び劣化が見られる。
また、基板不純物濃度が高くなるため、接合リーク電流（ＧＩＤＬ）や接合容量の増加も懸念され、これは、基板不純物濃度を変化させずにオフリークＩoff を制御するために基板バイアス効果を導入した趣旨と矛盾することになる。
【００１４】
図２６参照  
図２６は、ゲート長Ｌg ＝４０ｎｍのｐチャネル型ＭＯＳＦＥＴに追加チャネル注入した場合のＩ−Ｖ特性図であり、実線はＶd ／Ｖb ＝−１Ｖ／０ＶのＩ−Ｖ特性を示し、Ｖd ／Ｖb ＝−１Ｖ／４ＶのＩ−Ｖ特性を示しており、基板バイアスによってＶthが大きく変化していることが分かる。
また、この場合も、オフリークＩoff が大幅に増加し、低消費電力化に逆行することになり、Ｉoff 比＝３０６．３％となり、図２５に示したｎチャネル型ＭＯＳＦＥＴよりもオフリークＩoff が増加することになる。
【００１５】
一方、本出願人は、高駆動電流化及び微細化を実現するために、ソースドレインエクステンション領域とソース・ドレイン領域との間に拡散制御元素をドープした中間領域を設けて３重のソース・ドレイン構造にすることを提案している（例えば、特願２００３−３７３４９９参照）。
【００１６】
しかし、上述の提案においても、オフリークＩoff を低減するための基板バイアス効果については究明が成されていないものである。
【００１７】
したがって、本発明は、高駆動電流化及び微細化構造においても基板バイアス効果によってオフリークＩoff を低減して低消費電力化を実現することを目的とする。
【課題を解決するための手段】
【００１８】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号２は、ゲート絶縁膜である。
図１参照
上記課題を解決するために、本発明は、絶縁ゲート型半導体装置において、幅が３〜２０ｎｍの第１のサイドウォール４、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、第１のサイドウォール４の直下に第１のサイドウォール４と自己整合する長さのエクステンション領域７を有するとともに、第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで、且つ、エクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にしたことを特徴とする。
【００１９】
本発明者は、鋭意研究の結果、上述の３重ソース・ドレイン構造のＭＯＳＦＥＴにおける中間領域、即ち、バッファ層の幅を３０ｎｍ〜６０ｎｍの第２のサイドウォール５に自己整合する幅とした場合に、基板バイアス効果を有効に発揮できることを発見したものである。
また、この場合に、幅が３〜２０ｎｍの第１のサイドウォール４を設けることによって、空間電荷の影響をより少なくして、基板バイアス効果をさらに有効に発揮させることができる。
【００２０】
この場合、第３のサイドウォール６の外側壁面の下端と半導体基板１の主面とのなす角を６０°以下としても良いものであり、それによって、深接合のソース・ドレイン領域９の端部形状が滑らかになるのでバッファ領域８との境界が融合されて寄生抵抗が低減し、オン電流を増加させることができる。
【００２１】
また、第２のサイドウォール５及び第３のサイドウォール６を、５５０℃以下の低温で成膜可能な低温酸化膜で構成することが望ましく、それによって、サイドウォールの形成工程に伴う熱工程によるエクステンション領域７の横方向拡散を低減することができる。  特に、第１のサイドウォール４を設けてオフセット領域を予め形成しておく場合には、最終的なエクステンション領域７の端部とゲート電極３の端部をほぼ一致させることができる。
【００２２】
また、本発明は、絶縁ゲート型半導体装置において、エクステンション領域７と深接合のソース・ドレイン領域９の間に幅が３０ｎｍ〜６０ｎｍのサイドウォールと自己整合する長さで、且つ、エクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にするとともに、少なくとも０Ｖと異なる基板バイアスを印加するための基板バイアス印加手段１０を備えたことを特徴とする。
【００２３】
上述のように、本発明者は、鋭意研究の結果、３重ソース・ドレイン構造のＭＯＳＦＥＴにおける中間領域、即ち、バッファ層を幅が３０ｎｍ〜６０ｎｍのサイドウォールに自己整合する幅とした場合に、基板バイアス効果を有効に発揮できることを発見したものである。
【００２４】
この場合、待機時に０Ｖと異なる基板バイアスを印加することによって、サブスレッショルドを減らしてオフリーク電流Ｉoff を低減することができる。
また、駆動時にも待機時と同様に０Ｖ以外の基板バイアスを印加するようにしても良いものである。
【００２５】
或いは、駆動時には０Ｖを含む第１の基板バイアスを印加するとともに、待機時には第１の基板バイアスより絶対値において大きな第２の基板バイアスを印加するようにしても良いものであり、それによって、高駆動電流化と低消費電力化を両立することができる。
【００２６】
上述の構成は、ゲート長Ｌg が０．１μｍ以下、特に、４０ｎｍ以下の絶縁ゲート型半導体装置において効果的であり、その場合のドレイン電圧は１Ｖ以下が典型的な値となり、また、待機時の基板バイアスとしては、絶対値において０．１Ｖ以上とすれば良い。
【発明の効果】
【００２７】
本発明によれば、３０ｎｍ〜６０ｎｍの幅のサイドウォールに自己整合する長さのバッファ領域を設けることによって、微細な高駆動電流絶縁ゲート半導体装置において基板バイアス効果を効果的に発揮することができ、高駆動電流と低消費電力化の両立が可能になる。
【発明を実施するための最良の形態】
【００２８】
本発明は、幅が３０ｎｍ〜６０ｎｍのサイドウォール、即ち、バッファ層と、その外側にもサイドウォールを設け、バッファ層の直下にバッファ層と自己整合する長さで、且つ、エクステンション領域とソース・ドレイン領域の中間の深さのバッファ領域を設けてソース・ドレイン構造を３重構造にし、待機時に絶対値において０．１Ｖ以上、例えば、２〜６Ｖの基板バイアスを印加するようにしたものである。
【００２９】
また、エクステンション領域の形成に際して、幅が３〜２０ｎｍのサイドウォールを設けることによって、予めオフセット領域を形成しておき、最終的な熱処理工程によりエクステンション領域の端部とゲート電極の端部とをほぼ一致させるようにしても良いものである。
【実施例１】
【００３０】
ここで、図２乃至図１１を参照して、本発明の実施例１のＣＭＯＳ型半導体装置の製造工程を説明するが、ＣＭＯＳであることは本質的ではないのでｎチャネル型ＭＯＳＦＥＴのみを図示し、ｐチャネル型ＭＯＳＦＥＴについては、図示を省略する。
図２参照  
まず、ｐ型シリコン基板１１に例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層１２を形成したのち、ｎチャネル型ＭＯＳＦＥＴを形成する領域にはＢをイオン注入してｐ型ウエル領域１３を形成し、ｐチャネル型ＭＯＳＦＥＴを形成する領域にはＡｓをイオン注入してｎ型ウエル領域を形成する。
【００３１】
次いで、ｐ型ウエル領域１３に、例えば、Ｂを５〜２０ＫｅＶの加速エネルギーで０．１〜２×１０13ｃｍ-2のドーズ量でチャネル注入を行った後、Ｉｎを３５〜１８０ＫｅＶの加速エネルギーで０．１〜５×１０13ｃｍ-2のドーズ量で追加チャネル注入を行う。
【００３２】
一方、ｎ型ウエル領域には、例えば、Ａｓを７０〜１８０ＫｅＶの加速エネルギーで０．１〜２×１０13ｃｍ-2のドーズ量でチャネル注入を行った後、Ａｓを１００〜２３０ＫｅＶの加速エネルギーで０．１〜５×１０13ｃｍ-2のドーズ量で追加チャネル注入を行う。  
【００３３】
図３参照  
次いで、プラズマＣＶＤ法を用いて、全面に厚さが例えば、物理膜厚として０．７〜１．５ｎｍのシリコン酸窒化膜からなるゲート絶縁膜を形成した後、全面に、プラズマＣＶＤ法を用いて厚さが５０から１５０ｎｍの多結晶シリコン膜を順次堆積させ、次いで、パターニングすることによってゲート長が３８ｎｍ〜４０ｎｍ、例えば、４０ｎｍのゲート電極１５及びゲート絶縁膜１４を形成する。
【００３４】
図４参照
次いで、全面にＴＥＯＳ（テトラエトキシシラン）を用いた減圧ＣＶＤ法を用いて、例えば、５８０℃において厚さが３〜２０ｎｍ、例えば、１０ｎｍのシリコン酸化膜を堆積させた後、異方性エッチングを施すことによって、ゲート構造の側壁にオフセット用のサイドウォール１６を形成する。
この時、サイドウォール１６の厚さは、成膜したシリコン酸化膜の膜厚とほぼ同じになる。
【００３５】
図５参照
次いで、ｎ型ウエル領域をフォトレジストで覆った後、例えば、Ｉｎを３０〜１００ＫｅＶの加速エネルギーで０．１〜３×１０13ｃｍ-2のドーズ量で４方向から注入することによってポケット領域１７を形成し、次いで、Ａｓを０．５〜１０ＫｅＶの加速エネルギーで０．５〜５×１０15ｃｍ-2のドーズ量で注入することによってｎ型エクステンション領域１８を形成する。
【００３６】
次いで、フォトレジストを除去した後、ｐ型ウエル領域１３を新たなフォトレジストで覆い、次いで、例えば、Ａｓを４０〜９０ＫｅＶの加速エネルギーで０．１〜３×１０13ｃｍ-2のドーズ量で４方向から注入することによってポケット領域を形成した後、Ｂを０．１〜５ＫｅＶの加速エネルギーで０．５〜５×１０15ｃｍ-2のドーズ量で注入することによってｐ型エクステンション領域を形成する。
【００３７】
図６参照
次いで、フォトレジストを除去した後、ＢＴＢＡＳ（Ｂｉｓ  Ｔｅｒｔｉａｒｙ−Ｂｕｔｙｌａｍｉｎｏ  Ｓｉｌａｎｅ）とＯ2 を原料として用いた減圧ＣＶＤ法によって、５００℃〜５８０℃、好適には、５５０℃以下の温度において、全面に厚さが３０〜６０ｎｍのシリコン酸化膜を堆積させた後、異方性エッチングを施すことによって第２のサイドウォール、即ち、バッファ層１９を形成する。
この時、バッファ層１９の厚さは、成膜したシリコン酸化膜の膜厚とほぼ同じになる。
【００３８】
図７参照
次いで、ｎ型ウエル領域をフォトレジストで覆った後、例えば、Ａｓを１〜１５ＫｅＶの加速エネルギーで０．１〜４×１０15ｃｍ-2のドーズ量で注入することによってｎ型バッファ領域２０を形成する。
【００３９】
次いで、フォトレジストを除去した後、ｐ型ウエル領域１３を新たなフォトレジストで覆い、次いで、例えば、Ｂを０．１〜７ＫｅＶの加速エネルギーで０．１〜４×１０15ｃｍ-2のドーズ量で注入することによってｐ型バッファ領域を形成する。
【００４０】
図８参照
次いで、フォトレジストを除去した後、再び、ＢＴＢＡＳとＯ2 を原料として用いた減圧ＣＶＤ法によって、５００℃〜５８０℃、好適には、５５０℃以下の温度において、全面に厚さが５０〜１００ｎｍ、例えば、９０ｎｍのシリコン酸化膜を堆積させた後、異方性エッチングを施すことによってサイドウォール２１を形成する。
この時、サイドウォール２１の外側面の下端の基板の主面に対するなす角が６０°以下の裾引き構造となる。
【００４１】
図９参照
次いで、ｎ型ウエル領域をフォトレジストで覆った後、例えば、Ｐを２から２５ＫｅＶの加速エネルギーで０．１〜５×１０16ｃｍ-2のドーズ量で注入することによってｎ型ソース・ドレイン領域２２を形成する。
この時、サイドウォール２１の外側面の下端の基板の主面に対するなす角が６０°以下の裾引き構造であるので、ｎ型ソース・ドレイン領域２２の端部形状が滑らかになり、ｎ型バッファ領域２０との境界が融合されて寄生抵抗が低減し、オン電流を増加させることができる。
【００４２】
次いで、フォトレジストを除去した後、ｐ型ウエル領域１３を新たなフォトレジストで覆い、次いで、例えば、Ｂを０．１〜１０ＫｅＶの加速エネルギーで０．１〜５×１０16ｃｍ-2のドーズ量で注入することによってｐ型ソース・ドレイン領域を形成する。
【００４３】
図１０参照
次いで、窒素雰囲気中で、８００℃〜１２００℃の温度でスパイクアニール処理を    行うことにより、注入した不純物イオンを活性化する。
この時、ｎ型エクステンション領域１８等のイオン注入領域は不純物が横方向拡散し、ｎ型エクステンション領域１８の端部はゲート電極１５の端部とほぼ一致してオフセット領域は消失する。
【００４４】
図１１参照
次いで、全面にＣｏ膜を堆積させた後、熱処理によりシリサイド化を行ってｎ型ソース・ドレイン領域２２及びｐ型ソース・ドレイン領域の露出表面にＣｏＳｉ2 からなるＣｏシリサイド層２３を形成し、次いで、未反応のＣｏ膜（図示を省略）を除去する。
【００４５】
以降は、図示を省略するものの、全面に層間絶縁膜の形成工程、ビアの形成工程、導電膜の堆積工程、導電膜のパターニング工程等を繰り返すことによって多層配線構造を形成することによってＣＭＯＳ型半導体装置の基本的構成が完成する。
【００４６】
図１２乃至図１４参照
図１２は、オフセット用サイドウォールを形成せず、且つ、追加チャネル注入を行わないｎチャネル型ＭＯＳＦＥＴのバッファ層を３０ｎｍとした場合のＩ−Ｖ特性図であり、実線はＶd ／Ｖb ＝１Ｖ／０Ｖの駆動時の特性を示し、破線はＶd ／Ｖb ＝０．６Ｖ／−４Ｖの待機時の特性を示したものである。
【００４７】
ここで、基板バイアス効果を見るために、Ｉoff 比を上述のように
Ｉoff 比＝待機時のＩoff ／駆動時のＩoff  
と定義すると、図１２においてはＩoff 比＝１２．０％となり、バッファ層を設けた効果が現れ始める。
【００４８】
図１３参照
図１３は、実施例１のＭＯＳＦＥＴにおけるバッファ層の厚さを４０ｎｍとした場合の駆動時及び待機時のＩ−Ｖ特性図であり、この場合はＩoff 比＝２．７％となり、大幅な改善効果が得られた。
【００４９】
図１４参照
図１４は、実施例１のＭＯＳＦＥＴにおけるバッファ層の厚さを５０ｎｍとした場合の駆動時及び待機時のＩ−Ｖ特性図であり、この場合はＩoff 比＝１．９％となりバッファ層を４０ｎｍとした場合より改善効果が得られた。
【００５０】
図１５乃至図１７参照
図１５は、オフセット用サイドウォールを形成せず、且つ、追加チャネル注入を行わないｐチャネル型ＭＯＳＦＥＴのバッファ層を３０ｎｍとした場合のＩ−Ｖ特性図であり、実線はＶd ／Ｖb ＝−１Ｖ／０Ｖの駆動時の特性を示し、破線はＶd ／Ｖb ＝−０．６Ｖ／４Ｖの待機時の特性を示したものであり、ｐ型ＭＯＳＦＥＴの場合も、Ｉoff 比＝１１．９となりバッファ層を設け効果が現れ始める。
【００５１】
図１６参照
図１６は、実施例１のＭＯＳＦＥＴにおけるバッファ層の厚さを４０ｎｍとした場合の駆動時及び待機時のＩ−Ｖ特性図であり、この場合はＩoff 比＝１．６％となり大幅な改善効果が得られた。
【００５２】
図１７参照
図１７は、実施例１のＭＯＳＦＥＴにおけるバッファ層の厚さを５０ｎｍとした場合の駆動時及び待機時のＩ−Ｖ特性図であり、この場合はＩoff 比＝１．３％となりバッファ層を４０ｎｍとした場合より改善効果が得られた。
【００５３】
このように、本発明の実施例１においては、幅が３０ｎｍ〜６０ｎｍのバッファ層を設けて、その直下にバッファ層と自己整合し、且つ、エクステンション領域とソース・ドレイン領域の中間の深さのバッファ領域を設けているので、高駆動電流を維持した状態でＩoff 比を小さく、即ち、待機時のＩoff を基板バイアスで制御することができ、待機時の消費電力を低減することができる。
【００５４】
また、実施例１においては、エクステンション領域を形成する際に、オフセット用サイドウォールを設けてオフセットを形成しているので、スパイクアニール処理工程において、横方向拡散によりゲート電極との重なりを不所望に増大させることがないので、短チャネル効果を軽減することができるとともに、寄生容量を低減することができる。
【実施例２】
【００５５】
次に、図１８を参照して、本発明の実施例２のＣＭＯＳ型半導体装置の製造工程を説明するが、エクステンション領域を形成する際にオフセット用サイドウォールを形成しない以外は基本的には上記の実施例１と同様であるので最終構造のみを図示するとともに、実施例１との相違点を説明する。
【００５６】
図１８参照
上記の実施例１における図５のエクステンション領域を形成する際にオフセット用サイドウォールを形成せずに、ｎ型ウエル領域をフォトレジストで覆った後、例えば、Ｉｎを２５〜９５ＫｅＶの加速エネルギーで０．１〜３×１０13ｃｍ-2のドーズ量で４方向から注入することによってポケット領域３１を形成し、次いで、Ａｓを０．５〜１０ＫｅＶの加速エネルギーで０．５〜４．５×１０15ｃｍ-2のドーズ量で４方向から注入することによってｎ型エクステンション領域３２を形成する。
【００５７】
次いで、フォトレジストを除去した後、ｐ型ウエル領域１３を新たなフォトレジストで覆い、次いで、例えば、Ａｓを３０〜８０ＫｅＶの加速エネルギーで０．１〜３×１０13ｃｍ-2のドーズ量で４方向から注入することによってポケット領域を形成した後、Ｂを０．１〜５ＫｅＶの加速エネルギーで０．５〜４．５×１０15ｃｍ-2のドーズ量で４方向から注入することによってｐ型エクステンション領域を形成する。
【００５８】
以降は、上記の実施例１と全く同じ工程を行うことによって、図１８に示したＣＭＯＳ半導体装置の基本的構造が得られる。
【００５９】
図１９参照
図１９は、実施例２のｎチャネル型ＭＯＳＦＥＴにおけるバッファ層の厚さを４０ｎｍとした場合の駆動時及び待機時のＩ−Ｖ特性図であり、この場合もＩoff 比＝３．４％となり大幅な改善効果が得られた。
但し、オフセット構造を採用した実施例１に比べると若干特性が劣る。
なお、駆動時及び待機時の印加電圧は上記の実施例１の場合と同様である。
【００６０】
図２０参照
図２０は、実施例２のｐチャネル型ＭＯＳＦＥＴにおけるバッファ層の厚さを４０ｎｍとした場合の駆動時及び待機時のＩ−Ｖ特性図であり、この場合もＩoff 比＝１．９％となり大幅な改善効果が得られた。
但し、このｐ型ＭＯＳＦＥＴにおいてもｎ型ＭＯＳＦＥＴの場合と同様に、オフセット構造を採用した実施例１に比べると若干特性が劣ることになる。
【００６１】
このように、本発明の実施例２の場合もバッファ領域を設けることによって、上述の実施例１の場合と同様な効果が得られる。
【００６２】
以上、本発明の各実施例を説明したが、本発明は各実施例に記載された構成・条件に限られるものではなく、ドーズ量、加速エネルギー、材質、不純物種等は各種の変更が可能である。
例えば、上記の各実施例においてはバッファ層をＢＴＢＡＳで構成しているが、ＢＴＢＡＳに限られるものではなく、低温で成膜可能であれば良く、例えば、ＴＥＯＳを用いても良いものである。
【００６３】
また、上記の各実施例においては、外側のサイドウォールの外側壁の下端の基板の主面に対するなす各を６０°以下としているが、通常のサイドウォールと同様にほぼ垂直な側壁であっても良い。
【００６４】
また、上記の各実施例においては、ｎ型バッファ層を形成する際にＡｓを用い、ｎ型ソース・ドレイン領域を形成する際にＰを用いているが、ｎ型バッファ層を形成する際にＳｂを用い、ｎ型ソース・ドレイン領域を形成する際にＡｓを用いても良いものである。
【００６５】
また、上記の各実施例においては、Ｃｏを用いてシリサイド層を設けているが、Ｃｏに限られるものではなく、Ｎｉを用いてＮｉＳｉからなるシリサイド層を形成しても良いものである。
【００６６】
また、上記の各実施例においては、ゲート絶縁膜としてシリコン酸窒化膜を用いてるが、シリコン酸窒化膜に限られるものでなく、ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜、或いは、Ｔａ2 Ｏ5 膜等の高誘電率膜を用いても良いものであり、さらには、これらの多層構造膜を用いても良いものである。
【００６７】
また、上記の各実施例においては、シリコン基板を用いているが、シリコン基板に限られるものではなく、任意の組成比のＳｉＧｅ基板或いは、シリコン基板上に任意の組成比のＳｉＧｅエピタキシャル層を設けたエピタキシャルウェハを用いても良いものであり、さらには、シリコン基板の一部に任意の組成比のＳｉＧｅエピタキシャル層を設け、シリコン基板側にｎチャネル型ＭＯＳＦＥＴを形成し、ＳｉＧｅエピタキシャル層側にｐチャネル型ＭＯＳＦＥＴを設けて動作速度のバランスを改善しても良いものである。
【００６８】
また、上記の各実施例においては、ＣＭＯＳ型半導体装置として説明しているが、ＣＭＯＳ型半導体装置に限られるものではなく、単独のｎチャネル型ＭＯＳＦＥＴ或いは単独のｐチャネル型ＭＯＳＦＥＴにも適用されるものである。
【００６９】
また、上記の各実施例においては、追加チャネル注入及びポケット注入を行っているが、追加チャネル注入及びポケット注入は必須ではなく、いずれか一方のみでも良く、さらには、両者を行わなくても良いものである。
【００７０】
また、上記の各実施例においては、駆動時のドレイン電圧Ｖd の絶対値を１Ｖとしているが、ドレイン電圧Ｖd は、任意であり、１Ｖ以上でも良いが、微細化するにつれて、１Ｖ以下で駆動することが望ましい。
【００７１】
また、上記の各実施例においては、待機時のドレイン電圧Ｖd の絶対値を０．６Ｖとしているが、ドレイン電圧Ｖd は、任意であり、０Ｖ、０．２Ｖ或いは０．４Ｖ等の他の電圧を採用しても良いものである。
【００７２】
また、上記の各実施例においては、待機時の基板バイアスＶb の絶対値を４Ｖとしているが、基板バイアスＶb の絶対値は任意であり、０Ｖ以外、少なくとも０．１Ｖ以上であれば良い。
【００７３】
また、上記の各実施例においては、駆動時の基板バイアスＶb を０Ｖとしているが、０Ｖに限られるものではなく、任意の電圧を印加しても良いものであり、例えば、待機時と同じ電位の基板バイアスを印加しても良いものである。
【００７４】
また、上記の各実施例においては、ゲート長を３８〜４０ｎｍとしているが、ゲート長は任意であり、４０ｎｍ以上の場合にも効果があるが、３８ｎｍ以下の場合に基板バイアス効果がより顕著になる。
【００７５】
ここで、再び、図１を参照して、本発明の詳細な構成を改めて説明する。
再び、図１参照  
（付記１）  幅が３〜２０ｎｍの第１のサイドウォール３、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、前記第１のサイドウォール３の直下に第１のサイドウォール３と自己整合する長さのエクステンション領域７を有するとともに、前記第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで、且つ、前記エクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にしたことを特徴とする絶縁ゲート型半導体装置。
（付記２）  上記第３のサイドウォール６の外側壁面の下端と半導体基板１の主面とのなす角が６０°以下であることを特徴とする請求項１記載の絶縁ゲート型半導体装置。
（付記３）  上記第２のサイドウォール５及び第３のサイドウォール６が、５５０℃以下の低温で成膜可能な低温酸化膜からなることを特徴とする請求項１または２に記載の絶縁ゲート型半導体装置。
（付記４）  エクステンション領域７と深接合のソース・ドレイン領域９の間に、幅が３０ｎｍ〜６０ｎｍのサイドウォールと自己整合する長さで、エクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にするとともに、少なくとも０Ｖと異なる基板バイアスを印加するための基板バイアス印加手段１０を備えたことを特徴とする絶縁ゲート型半導体装置。
（付記５）  上記基板バイアス印加手段１０が、待機時における基板バイアス印加手段１０であることを特徴とする請求項４記載の絶縁ゲート型半導体装置。
（付記６）  上記基板バイアス印加手段１０が、待機時と駆動時とにおいて常時印加するための基板バイアス印加手段１０であることを特徴とする請求項４記載の絶縁ゲート型半導体装置。
（付記７）  エクステンション領域７と深接合のソース・ドレイン領域９の間に、幅が３０ｎｍ〜６０ｎｍのサイドウォールと自己整合する長さで、エクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を有する３重構造のソース・ドレイン領域を有するとともに、駆動時の基板バイアスを印加するための第１の基板バイアス印加手段と、待機時に前記駆動時の基板バイアスよりも絶対値において大きな基板バイアスを印加するための第２の基板バイアス印加手段を備えたことを特徴とする絶縁ゲート型半導体装置。
（付記８）  請求項４乃至７のいずれか１に記載の絶縁ゲート型半導体装置の駆動方法において、ドレイン電圧を１Ｖ以下にするとともに、待機時の基板バイアスを絶対値において０．１Ｖ以上とすることを特徴とする絶縁ゲート型半導体装置の駆動方法。
【図面の簡単な説明】
【００７６】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＣＭＯＳ型半導体装置の途中までの製造工程の説明図である。
【図３】本発明の実施例１のＣＭＯＳ型半導体装置の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のＣＭＯＳ型半導体装置の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１のＣＭＯＳ型半導体装置の図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施例１のＣＭＯＳ型半導体装置の図５以降の途中までの製造工程の説明図である。
【図７】本発明の実施例１のＣＭＯＳ型半導体装置の図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例１のＣＭＯＳ型半導体装置の図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のＣＭＯＳ型半導体装置の図８以降の途中までの製造工程の説明図である。
【図１０】本発明の実施例１のＣＭＯＳ型半導体装置の図９以降の途中までの製造工程の説明図である。
【図１１】本発明の実施例１のＣＭＯＳ型半導体装置の図１０以降の製造工程の説明図である。
【図１２】バッファ層の厚さを３０ｎｍとしたｎチャネル型ＭＯＳＦＥＴのＩ−Ｖ特性図である。
【図１３】本発明の実施例１のｎチャネル型ＭＯＳＦＥＴにおけるバッファ層を４０ｎｍとした場合のＩ−Ｖ特性図である。
【図１４】本発明の実施例１のｎチャネル型ＭＯＳＦＥＴにおけるバッファ層を５０ｎｍとした場合のＩ−Ｖ特性図である。
【図１５】バッファ層の厚さを３０ｎｍとしたｐチャネル型ＭＯＳＦＥＴのＩ−Ｖ特性図である。
【図１６】本発明の実施例１のｐチャネル型ＭＯＳＦＥＴにおけるバッファ層を４０ｎｍとした場合のＩ−Ｖ特性図である。
【図１７】本発明の実施例１のｐチャネル型ＭＯＳＦＥＴにおけるバッファ層を５０ｎｍとした場合のＩ−Ｖ特性図である。
【図１８】本発明の実施例２のＣＭＯＳ型半導体装置を構成するｎチャネル型ＭＯＳＦＥＴの概略的断面図である。
【図１９】本発明の実施例２のｎチャネル型ＭＯＳＦＥＴにおけるバッファ層を４０ｎｍとした場合のＩ−Ｖ特性図である。
【図２０】本発明の実施例２のｐチャネル型ＭＯＳＦＥＴにおけるバッファ層を４０ｎｍとした場合のＩ−Ｖ特性図である。
【図２１】ゲート長が４３〜４５ｎｍ程度の従来のｎチャネル型ＭＯＳＦＥＴの概念的断面図である。
【図２２】ゲート長が３８〜４０ｎｍ程度の従来のｎチャネル型ＭＯＳＦＥＴの概念的断面図である。
【図２３】ゲート長Ｌg ＝４０ｎｍの従来のｎチャネル型ＭＯＳＦＥＴのＩ−Ｖ特性図である。
【図２４】ゲート長Ｌg ＝４０ｎｍの従来のｐチャネル型ＭＯＳＦＥＴのＩ−Ｖ特性図である。
【図２５】ゲート長Ｌg ＝４０ｎｍの従来のｎチャネル型ＭＯＳＦＥＴに追加チャネル注入した場合のＩ−Ｖ特性図である。
【図２６】ゲート長Ｌg ＝４０ｎｍの従来のｐチャネル型ＭＯＳＦＥＴに追加チャネル注入した場合のＩ−Ｖ特性図である。
【符号の説明】
【００７７】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  第１のサイドウォール
５  第２のサイドウォール
６  第３のサイドウォール
７  エクステンション領域
８  バッファ領域
９  深接合のソース・ドレイン領域
１０  基板バイアス印加手段
１１  ｐ型シリコン基板
１２  素子分離絶縁層
１３  ｐ型ウエル領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  サイドウォール
１７  ポケット領域
１８  ｎ型エクステンション領域
１９  バッファ層
２０  ｎ型バッファ領域
２１  サイドウォール
２２  ｎ型ソース・ドレイン領域
２３  Ｃｏシリサイド層
３１  ポケット領域
３２  ｎ型エクステンション領域
４１  ｐ型ウエル領域
４２  ゲート絶縁膜
４３  ゲート電極
４４  ｎ型エクステンション領域
４５  ｎ型ソース領域
４６  ｎ型ドレイン領域
４７  空間電荷領域
４８  チャネル電荷領域
５１  ｐ型ウエル領域
５２  ゲート絶縁膜
５３  ゲート電極
５４  ｎ型エクステンション領域
５５  ｎ型ソース領域
５６  ｎ型ドレイン領域
５７  空間電荷領域
５８  チャネル電荷領域
５９  網掛け部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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