(57)【要約】【課題】プロセスばらつきを考慮したタイミング検証を行う際、設計精度を落とさないで寄生素子の抽出回数を少なくしてワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を行う方法を提供する。【解決手段】理想状態の配線パターンを基準として容量と抵抗に乗じる係数組（容量係数、抵抗係数）を複数用意して、配線ネットまたは配線パス毎に、適切な係数を乗じることでワースト・ベスト条件のタイミング検証を行う。適切な係数割り当ては、配線遅延が生じる主要因が容量成分か抵抗成分かを、実効容量Ｃeffとπ型回路へ縮退したときの変換容量Ｃltの比、変換抵抗ＲMと出力ドライバ抵抗Ｒdの大小関係を基に判別する。【選択図】図１
2006338253.tif 000002
【特許請求の範囲】
【請求項１】
論理機能を有する複数のセルが配置されると共に前記複数のセルがもつ端子同士が配線によって接続されることで形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、前記端子同士を等電位に配線で接続する等電位ネット（以下、ネット）を構成する配線パターンが有する抵抗、容量等の寄生素子パラメータについて、
前記ネットにつながる回路情報からネットの種類を複数に分類して、前記分類毎にネットがもつ寄生素子パラメータに対して各々係数値を乗じることで、前記寄生素子パラメータ値を修正してタイミングシミュレーションを行うタイミング検証方法。
【請求項２】
論理機能を有する複数のセルが配置されると共に前記複数のセルがもつ端子同士が配線によって接続されることで形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、前記端子同士を等電位に配線で接続するネットの種類を分類する際、
前記ネットと前記ネットを駆動するトランジスタから前記トランジスタにかかる負荷を単なる負荷容量だけで表現する実効容量Ｃeffを求め、
前記ネットの電気回路を電気的に等価になるようにトランジスタ駆動側に変換容量Ｃltと変換抵抗ＲMを有するπ型回路に変換し、
さらに、前記駆動トランジスタの出力ドライバ抵抗Ｒdを求めておき、
前記実効容量Ｃeffと前記変換容量Ｃltの比または前記実効容量Ｃeffと前記配線の総容量Ｃtotalの比または前記変換容量Ｃltと前記配線の総容量Ｃtotalの比のいずれか１つ以上がほぼ１に等しい結果と、前記変換抵抗ＲMと前記出力ドライバ抵抗Ｒdの大小関係を基に、前記ネットの種類を分類するタイミング検証方法。
【請求項３】
請求項１記載のネットの種類を複数に分類するステップを、請求項２記載の方法で実行するタイミング検証方法。
【請求項４】
論理機能を有する複数のセルが配置されると共に前記複数のセルがもつ端子同士が配線によって接続されることで形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、前記端子同士を等電位に配線で接続するネットの配線パターンが有する寄生素子パラメータに対して乗じるべき係数を決める際、
前記ネットの駆動トランジスタ側の位置から入力側のトランジスタまでのパスに対して、
前記パスと前記パスを駆動するトランジスタに着目して前記トランジスタにかかる負荷を単なる負荷容量だけで表現する実効容量Ｃeffを求め、
前記パスの電気回路を電気的に等価になるようにトランジスタ駆動側に変換容量Ｃltと変換抵抗ＲMを有するπ型回路に変換し、
さらに、前記駆動トランジスタの出力ドライバ抵抗Ｒdを求めておき、
前記実効容量Ｃeffと前記変換容量Ｃltの比または前記実効容量Ｃeffと前記配線の総容量Ｃtotalの比または前記変換容量Ｃltと前記配線の総容量Ｃtotalの比のいずれか１つ以上がほぼ１に等しい結果と、前記変換抵抗ＲMと前記出力ドライバ抵抗Ｒdの大小関係から、前記パスの種類を分類し、さらに、前記パスの種類の分類時に前記パスが複数の分類のうちのいずれかに属する場合はいずれに属するかを決定するタイミング検証方法。
【請求項５】
請求項１記載のネットの種類を複数に分類するステップを、請求項４記載の方法で実行するタイミング検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プロセスのばらつきを考慮して半導体集積回路の設計を行うときの効率的なタイミング検証方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の製造において、トランジスタまたは配線等の素子の微細加工技術が進展している。素子の微細化に伴って、論理セルに含まれるトランジスタの遅延時間は減少する一方である。配線間の距離が縮まると共に配線幅が細くなるため、配線間容量及び配線抵抗が増大して配線の遅延時間は増加する。その結果、半導体集積回路の遅延時間全体の中で配線遅延時間の割合が増加する。したがって、配線遅延時間を正確に見積もることは今後益々重要になる。
【０００３】
ところで、半導体集積回路の設計で動作タイミングを検証する場合、プロセス上の加工ばらつき、温度や電源電圧等の変動を考慮して遅延時間を算出し、タイミング検証を行う必要がある。即ち、配線遅延時間を考慮したタイミング検証を行う場合には、配線の膜厚、配線の幅や層間膜の膜厚、さらに材料の誘電率等の変動を想定して、配線抵抗及び配線間容量を計算すると共に、それらを用いた配線遅延時間を計算する必要がある。このとき、半導体集積回路を製造するプロセスによって決まる配線抵抗や配線間容量のうち少なくとも１つを変動させるプロセス変動要因の変動量（プロセス変動量）に基づき、配線抵抗及び配線間容量を求めて回路シミュレーションを行う技術が用いられる。
【０００４】
特許文献１には、ＬＳＩ（半導体集積回路）を構成する論理セルの回路動作を模擬する回路シミュレータを使って、プロセスパラメータ等からプロセスばらつきを考慮した遅延情報を統計的に処理し、論理セルの遅延情報にまとめた統計的遅延ライブラリを準備し、それを使ってタイミングシミュレーションを行う方法が開示されている。
【０００５】
ＬＳＩレベルのタイミング検証（ゲートレベルタイミング検証）には通常、ワーストケースシミュレーションとベストケースシミュレーションがある。ワーストケースシミュレーションとは、プロセス加工やＬＳＩの使用条件によってＬＳＩ動作が最も遅くなる場合を想定したシミュレーションである。その逆がベストケースシミュレーションである。論理セルのタイミング情報を備えているタイミングライブラリには回路動作が遅い場合を想定しておく。一方、配線情報も配線遅延が最も長くなるような抵抗や容量の値を用意しておく。そして、それらを組み合わせることによりワーストケースシミュレーションを実現する。
【０００６】
特許文献２では、プロセス変動要因によって生じる設計パラメータ（例えば、配線パターン幅や間隔等）を条件毎に設定し、寄生素子抽出から遅延計算まで求め、得られた全条件の遅延計算結果を統合化してタイミングシミュレーションを行う。この方法は、配線のばらつき条件を全て網羅して複数のＬＰＥ結果とタイミングライブラリを組み合わせることが必要となる。
【特許文献１】特開２００４−２５２８３１号公報（第２４頁、第１図）
【特許文献２】特開２００１−３０６６４７号公報（第１４頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ワーストケースシミュレーションを行う場合に必要な、配線遅延が最も長くなるという抵抗や容量を求めることは、一般的に困難である。何故ならば、抵抗が大きくなる条件は、配線幅が狭くかつ配線膜厚が薄いときであるが、容量はその条件下では小さくなる。逆に、容量が大きくなる条件は、配線幅が広くかつ層間膜厚が狭くなるときであり、その場合、抵抗は小さくなる。よって、抵抗と容量を同時に大きくすることができないため、それらの値のバランスを考慮して遅延が大きくなる場合を見つけなければならない。ＬＳＩ中の配線ネットの容量や抵抗は全て異なるので、遅延が最も大きくなる抵抗・容量のバランスを求めるには膨大な処理時間が必要であることは容易に推測できる。したがって、配線ばらつきを考慮した寄生素子抽出は、配線ばらつきの要因となる変動パラメータ、この場合、配線幅、配線膜厚と層間膜厚が各々変動した場合を想定して、即ち２3 ＝８通りの寄生素子抽出を行うことが必要となる。
【０００８】
ここで注意しなければならないことは、配線間容量を最大化する、もしくは配線抵抗を最大化するといったように、一方だけを最大することは可能であることである。例えば、長い配線があったとき、その配線遅延はおそらく抵抗が大きくなると遅延も大きくなることは容易に推測できるし、短い配線は容量が最大になる場合が配線遅延を最大にするかもしれない。いずれにせよ、配線遅延が大きくなる要因が抵抗なのか容量なのかが分かれば、配線遅延のワーストケースを求めることは可能であるといえる。つまり、抵抗が主要因で配線遅延が大きくなるならば、抵抗が最大になるような配線幅が狭くかつ配線膜厚が薄いときを想定して寄生素子抽出を行えばよいし、容量が主要因の場合は配線幅が広くかつ層間膜厚が狭くなるときを想定すればよいことになる。
【０００９】
また、理想の配線状態を基準にして、抵抗や容量のワーストケースを係数で表現することは可能である。例えば、抵抗は配線幅と配線膜厚が理想状態に比べて何割小さくなったか算出するだけで抵抗値を求めることができる。容量は抵抗のように簡単ではないが、３次元の容量計算プログラムを使えば見積もることは可能である。
【００１０】
本発明の目的は、ワーストケースシミュレーションやベストケースシミュレーションを実現するために、それらの条件を理想状態の配線パターンを基準にして、抵抗や容量に係数を乗じることにより表現できることを前提に、抵抗成分が主要因で遅延が決定される配線と容量成分が主要因で遅延が決定される配線を判別することにより、精度の高い条件別タイミング検証が可能な方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、第１の発明は、ワーストケースシミュレーションやベストケースシミュレーションを実現するために、理想状態の配線パターンを基準として容量と抵抗に乗じる係数組（容量係数、抵抗係数）を複数用意し、配線ネット毎に適切な係数を乗じることで条件別タイミング検証を行う方法である。
【００１２】
具体的には、論理機能を有する複数のセルが配置されると共に前記複数のセルがもつ端子同士が配線によって接続されることで形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、前記端子同士を等電位に配線で接続する等電位ネット（以下、ネットと呼ぶ）を構成する配線パターンが有する抵抗、容量等の寄生素子パラメータについて、前記ネットにつながる回路情報からネットの種類を複数に分類して、前記分類毎にネットがもつ寄生素子パラメータに対して各々係数値を乗じることで、前記寄生素子パラメータ値を修正してタイミングシミュレーションを行うタイミング検証方法である。
【００１３】
これによれば、１つの寄生素子パラメータの結果を基に係数の掛け方だけでワーストケースシミュレーションやベストケースシミュレーションのようなタイミング検証が可能となり、寄生素子の抽出処理を複数回行う必要がなく、処理時間を大幅に削減できる。
【００１４】
上記のネットの種類を分類する方法は、抵抗成分が主要因で遅延が決定される抵抗ドミナントの配線と容量成分が主要因で遅延が決定される容量ドミナントの配線を分類することによって行う。ここで、次の既存技術を導入する。
【００１５】
１）実効容量（非特許文献１を参照）
配線ネットとそれを駆動するトランジスタの能力によって抵抗・容量ネットワークを容量だけのモデルへ変換したものを実効容量と呼ぶ。図１０（ｂ）と（ｃ）にその概念図を示す。
【００１６】
２）抵抗シールディング効果（非特許文献２−１及び３を参照）
配線抵抗が大きくなることにより遅延が大きくなる効果。駆動するトランジスタの出力ドライバ抵抗Ｒdの大きさが配線抵抗ＲMより小さいとき、その効果が現れる。図１０（ａ）に概念図を示す。
【００１７】
３）π型回路へ縮退（非特許文献２−２を参照）
駆動トランジスタの出力直下から見た配線ネットワークの電圧特性とπ型（容量−抵抗−容量）回路で表現したときの電圧特性が等しくなるように近似回路を生成する方法。容量の和は元の回路の総容量と等しい。図１１に概念図を示す。通常ゲート出力直下のアドミタンス（ＩB(s) ／ＶB(s) ）で表す。この近似方法によるとタイミング検証で必要な精度をほぼ得ることができる、といわれている。
【００１８】
第２の発明は、抵抗シールディング効果が発生する配線抵抗と出力ドライバ抵抗を比較することと、実効容量とπ型回路へ縮退したときの駆動側の変換容量の比によって、容量主要因の配線ネット（容量ドミナントネット）か抵抗主要因の配線ネット（抵抗ドミナントネット）かを判別する方法を提供する。
【００１９】
具体的には、論理機能を有する複数のセルが配置されると共に前記複数のセルがもつ端子同士が配線によって接続されることで形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、前記端子同士を等電位に配線で接続するネットの種類を分類する際、前記ネットと前記ネットを駆動するトランジスタから前記トランジスタにかかる負荷を単なる負荷容量だけで表現する実効容量Ｃeffを求め、前記ネットの電気回路を電気的に等価になるようにトランジスタ駆動側に変換容量Ｃltと変換抵抗ＲMを有するπ型回路に変換し、さらに、前記駆動トランジスタの出力ドライバ抵抗Ｒdを求めておき、前記実効容量Ｃeffと前記変換容量Ｃltの比または前記実効容量Ｃeffと前記配線の総容量Ｃtotalの比または前記変換容量Ｃltと前記配線の総容量Ｃtotalの比のいずれか１つ以上がほぼ１に等しい結果と前記変換抵抗ＲMと前記出力ドライバ抵抗Ｒdの大小関係を基に、前記ネットの種類を分類するタイミング検証方法である。
【００２０】
これによれば、全プロセスのばらつきを想定した寄生素子パラメータの結果を必要とすることなく、配線ネットが容量ドミナントネットか抵抗ドミナントネットであるかを適切に判断して、元の寄生素子パラメータの結果に係数を乗じるだけでワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がなくなるために、処理時間の大幅な削減が可能である。
【００２１】
第３の発明は、第２の発明が配線ネットに着目したのに対して、配線パス（トランジスタの出力端子から次段のトランジスタの入力端子まで）に着目したものである。即ち、配線ネット内には異なる配線長のパスが存在するが、その配線パス毎に第２の発明で開示した３つの既存技術を適用して、配線内に含まれる抵抗成分と容量成分に個別に係数を乗じるように設定する方法である。この方法は配線ネット内における配線パス間の長さの違いを考慮できるため、より精度の高い方法である。
【００２２】
具体的には、論理機能を有する複数のセルが配置されると共に前記複数のセルがもつ端子同士が配線によって接続されることで形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、前記端子同士を等電位に配線で接続するネットの配線パターンが有する寄生素子パラメータに対して乗じるべき係数を決める際、前記ネットの駆動トランジスタ側の位置から入力側のトランジスタまでのパスに対して、前記パスと前記パスを駆動するトランジスタに着目して前記トランジスタにかかる負荷を単なる負荷容量だけで表現する実効容量Ｃeffを求め、前記パスの電気回路を電気的に等価になるようにトランジスタ駆動側に変換容量Ｃltと変換抵抗ＲMを有するπ型回路に変換し、さらに、前記駆動トランジスタの出力ドライバ抵抗Ｒdを求めておき、前記実効容量Ｃeffと前記変換容量Ｃltの比または前記実効容量Ｃeffと前記配線の総容量Ｃtotalの比または前記変換容量Ｃltと前記配線の総容量Ｃtotalの比のいずれか１つ以上がほぼ１に等しい結果と、前記変換抵抗ＲMと前記出力ドライバ抵抗Ｒdの大小関係から、前記パスの種類を分類し、さらに、前記パスの種類の分類時に前記パスが複数の分類のうちのいずれかに属する場合はいずれに属するかを決定するタイミング検証方法である。
【００２３】
これによれば、全プロセスのばらつきを想定した寄生素子パラメータの結果を必要とすることなく、配線パスが容量ドミナントパスか抵抗ドミナントパスであるかを適切に判断して、元の寄生素子パラメータの結果に係数を乗じるだけでワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がなくなるために、処理時間の大幅な削減が可能である。
【非特許文献１】Ｃ．チェン、Ｊ．リリス、Ｓ．リン、Ｎ．チャン共著（小野寺秀俊監訳）、「ＬＳＩ配線の解析と合成−ディープサブミクロン世代のＬＳＩ設計技術−」、培風館、２００３（第４６ページ、第３．６章）…実効容量について。
【非特許文献２−１】M.Celik, L.Pileggi, andA.Odabasiogle, “IC InterconnectAnalysis” , Kluwer AcademicPublishers, ２００２（第２７５ページ、第８．４図）…抵抗シールディング効果について。
【非特許文献２−２】M.Celik, L.Pileggi, andA.Odabasiogle, “IC InterconnectAnalysis,” Kluwer AcademicPublishers, ２００２（第２８２ページ、第８．６．１章）…π型回路について。
【非特許文献３】F.Dartu, N.Menezes, J. Qian, andL.T.Pillage, “A Gate-Delay Model for High-Speed CMOS Circuits” , in Proc. 3１th ACM/IEEE Design Automation Conference,ｐｐ．５７６−５８０，１９９４．（第５７８ページ、第４章）…出力ドライバ抵抗について。
【発明の効果】
【００２４】
本発明によれば、全プロセスのばらつきを想定した寄生素子パラメータの結果を必要とすることなく、抵抗成分が主要因で遅延が決定される抵抗ドミナントの配線と容量成分が主要因で遅延が決定される容量ドミナントの配線を適切に判別して、元の寄生素子パラメータの結果に係数を乗じるだけで、ワーストケースシミュレーションやベストケースシミュレーションを正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がなくなるために、処理時間の大幅な削減が可能である。また、配線ネット毎に係数割り当てを行っているので、精度を落とさないタイミング検証が可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかわるタイミング検証方法の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態１）
以下、本発明の実施の形態について、図１〜図３を参照して説明する。図１で、Ｓ１は配線ネットＮiとそれにつながるセルからなる回路情報からネットＮjを分類するステップ、Ｓ２はステップＳ１によって得られた分類結果を基に配線ネットＮjに含まれる寄生素子パラメータに各々係数を乗じるステップである。また、図２（ａ）はバッファ２１とバッファ２２が配線ネット２４で接続されている回路であり、同図（ｂ）は配線ネット２４を各々３つの抵抗Ｒ１，Ｒ２，Ｒ３と容量Ｃ１，Ｃ２，Ｃ３で表し、バッファ２２の入力端子容量を１つに置き換え（Ｃbg）、バッファ２１の出力部分Ａからバッファ２２の入力部分Ｂまでを表した回路である。また、同図（ｂ）の配線ネット２４に対応する抵抗や容量に係数ＲjやＣjを乗じた図が同図（ｃ）である。
【００２７】
図１のステップＳ１の入力となる寄生素子パラメータ１１は図２（ｂ）の抵抗Ｒ１〜Ｒ３、容量Ｃ１〜Ｃ３及びＣbgである。また、係数（Ｒj，Ｃj）とはステップＳ２で寄生素子パラメータ１１に乗じるために予め決めておいた係数値の組１２である。ここで、Ｒjは抵抗値に乗じる係数、Ｃjは容量値に乗じる係数である。
【００２８】
ステップＳ１は配線ネット２４の寄生素子パラメータ（Ｒ１〜Ｒ３、Ｃ１〜Ｃ３）に乗じる係数値（Ｒj，Ｃj）を決めるステップである。詳しくは実施の形態２で詳細に説明するが、半導体集積回路の動作を検証するためのタイミングシミュレーションで通常使われるワーストケースシミュレーションとベストケースシミュレーションが実現できるように寄生素子パラメータへ与える係数値を決める。ポイントは、プロセスばらつきによって配線遅延の変化が容量の変動に起因する容量ドミナントの配線ネットと、抵抗の変動に起因する抵抗ドミナントの配線ネットに分類することにある。
【００２９】
また、ワーストケースシミュレーションまたはベストケースシミュレーションに対応した係数値の組の求め方は任意である。例えば、容量が主要因で遅延が変化する場合は、Ｃjを重きにおく係数を決めることになるし、抵抗が主要因ならばＲjを重きにおくような係数値に決めることになるだろう。さらに、ワーストケースシミュレーションを行う場合の係数値とベストケースシミュレーションを行う場合の係数値は異なることは明白である。
【００３０】
寄生素子パラメータ（Ｒ１〜Ｒ３、Ｃ１〜Ｃ３）は、通常、プロセスばらつきがない理想状態時に寄生素子を抽出した結果を用いる。
【００３１】
ステップＳ２において、ステップＳ１で求めた配線ネットと係数との関係を基に、図２（ｃ）にあるように係数を乗じる。抵抗Ｒ１〜Ｒ３に対して係数Ｒjを、容量Ｃ１〜Ｃ３に対して係数Ｃjを乗じる。これによって、新たに更新した寄生素子パラメータ１４が生成できる（図２（ｃ）参照）。次いでステップＳ３において、更新した寄生素子パラメータ１４と論理セル群のタイミング情報が含まれているタイミングライブラリ１３を用いてタイミングシミュレーションを実行することができる。
【００３２】
図３は、実際に使用される状態であるコンピュータプログラムで処理する場合を示したものである。データ入出力部Ｐ１において、寄生素子パラメータ１１と複数の係数１２をキーボードまたはデータファイルから読み取り、データ処理部Ｐ２でステップＳ１の処理部１５とステップＳ２の処理部１６を実行する。タイミングシミュレーション処理部１７において、その結果とタイミングライブラリ１３からタイミングシミュレーションを行うことになる。
【００３３】
以上より、１つの寄生素子パラメータの結果を基に係数の掛け方だけでワーストケースシミュレーションやベストケースシミュレーションのようなタイミング検証が可能となり、寄生素子の抽出処理を複数回行う必要がなく、処理時間を大幅に削減できる。
【００３４】
（実施の形態２）
本発明の実施の形態２は実施の形態１におけるステップＳ２について詳細に説明するものである。以下、本発明の実施の形態２について、図４〜図６を参照して説明する。
【００３５】
図４で、Ｓ４は前準備として、抵抗ドミナント時のＲＣ係数（Ｒr，Ｃr）を求めておくステップ、Ｓ５は前準備として、容量ドミナント時のＲＣ係数（Ｒc，Ｃc）を求めておくステップである。Ｓ６は配線ネットＮiの実効容量Ｃeffを求めるステップ、Ｓ７は配線ネットＮiをπ型ＲＣ回路へ縮退したときの駆動側変換容量Ｃltと変換抵抗ＲMを求めるステップ、Ｓ８は出力ドライバ抵抗Ｒdを求めるステップである。Ｓ９は駆動側変換容量Ｃltの実効容量Ｃeffに対する比が所定の閾値ｋ以上かどうかの判定を通じて容量ドミナントか抵抗ドミナントかを識別するステップである。Ｓ１０は容量ドミナントと判定したときに、配線ネットＮiの抵抗と容量に容量ドミナントのＲＣ係数（Ｒc，Ｃc）を乗じるステップ、Ｓ１１は出力ドライバ抵抗Ｒdが変換抵抗ＲMをより小さいか否かを判定するステップである。Ｓ１２は抵抗ドミナントと判定したときおよび変換抵抗ＲMが相対的に大きいときに、配線ネットＮiの抵抗と容量に抵抗ドミナントのＲＣ係数（Ｒr，Ｃr）を乗じるステップである。Ｒc，Ｃc，Ｒr，Ｃrについては後述する。
【００３６】
図５において、（ｃ）は実効容量Ｃeffを求めた結果を示す図、（ｄ）はπ型ＲＣ回路の図、（ｅ）はバッファ２１の出力ドライバ抵抗Ｒdを示す図である。図５（ａ），（ｂ）は図２（ａ），（ｂ）と同じである。ここでも、寄生素子パラメータ（Ｒ１〜Ｒ３、Ｃ１〜Ｃ３）は通常プロセスばらつきがない理想状態時に寄生素子を抽出した結果を用いる。
【００３７】
ここで、ステップＳ１０とステップＳ１２で使う係数値（Ｒc，Ｃc，Ｒr，Ｃr）について述べておく。ここでは、タイミングシミュレーションがワーストケースであると仮定し、容量が主要因で遅延が変化する容量ドミナントネットを想定した係数として容量係数をＣc、抵抗係数をＲcとする。また、抵抗が主要因で遅延が変化する抵抗ドミナントネットを想定した係数として容量係数をＣr、抵抗係数をＲrとする。容量ドミナントの係数組（Ｒc，Ｃc）が割り当てられる配線ネットは比較的短い配線が選ばれるのが望ましいと考えられ、抵抗ドミナントの係数組（Ｒr，Ｃr）に割り当てられる配線ネットは比較的長い配線が選ばれるのが望ましいと考えられる。
【００３８】
次に、図４に基づいて動作を説明する。
【００３９】
ステップＳ６において、図５（ｃ）に示すように、配線ネット２４の抵抗Ｒ１〜Ｒ３と容量Ｃ１〜Ｃ３及びバッファ２２の入力端子容量Ｃbgと、バッファ２１の出力トランジスタの駆動能力から実効容量Ｃeffを求める。求め方は、前述の非特許文献１に記載の方法を用いるものとする。
【００４０】
次いでステップＳ７において、図５（ｄ）に示すように、配線ネット２４の抵抗Ｒ１〜Ｒ３と容量Ｃ１〜Ｃ３及びバッファ２２の入力端子容量Ｃbgからπ型ＲＣ回路を求め、バッファ２１側にあるπ型ＲＣ回路の変換容量Ｃltと変換抵抗ＲMを求める。求め方は、前述の非特許文献２−２に記載の方法を用いるものとする。
【００４１】
さらにステップＳ８において、図５（ｅ）に示すように、配線ネット２４の抵抗Ｒ１〜Ｒ３と容量Ｃ１〜Ｃ３及びバッファ２２の入力端子容量Ｃbgと、バッファ２１の出力トランジスタの駆動能力から出力トランジスタの出力ドライバ抵抗Ｒdを求める。求め方は、前述した非特許文献３に記載の方法を用いるものとする。
【００４２】
次いでステップＳ９において、実効容量Ｃeffとπ型ＲＣ回路の変換容量Ｃltを比較する。ここではＣltとＣeffの比が所定の閾値ｋ以上かどうかで比較判定する。配線ネットが容量ドミナントネットかどうかを判定することが主目的なので、所定の閾値ｋは１に近い値になる。具体的な数値は半導体プロセスによるところもあるので決められないが、１よりかなり小さい０．５以下では分類の目的は果たせないと考えられ、０．８以上が適切であると思われる。値は任意である。本実施の形態では、容量比Ｃlt/Ｃeffが所定の閾値ｋ以上ならば、容量ドミナントネットであると判定する。次いでステップＳ１０において、配線ネット２４の抵抗Ｒ１〜Ｒ３に係数Ｒcを、容量Ｃ１〜Ｃ３に係数Ｃcを乗じる。
【００４３】
もし容量比Ｃlt/Ｃeffが所定の閾値ｋ未満であるならば、次にステップＳ１１において、出力ドライバ抵抗Ｒdと変換抵抗ＲMを比較する。もし出力ドライバ抵抗Ｒdの方が小さい場合は、配線ネット２４によって抵抗シールディング効果が起きていると考えられ、抵抗ドミナントネットと判定し、ステップＳ１２において、配線ネット２４の抵抗Ｒ１〜Ｒ３に係数Ｒrを、容量Ｃ１〜Ｃ３に係数Ｃrを乗じる。そうでなければ、ステップＳ１０に移って、容量ドミナントの係数組（Ｒc，Ｃc）を乗じることになる。
【００４４】
図６は、実際に使用される状態であるコンピュータプログラムで処理する場合を示したものである。データ入出力部Ｐ１において、寄生素子パラメータ１１と複数の係数１２をキーボードまたはデータファイルから読み取り、データ処理部Ｐ２で、まずステップＳ６の処理部１８とステップＳ７の処理部１９とステップＳ８の処理部２０の各処理を実行する。さらに、その次にステップＳ１０の処理部２１とステップＳ１２の処理部２２の各処理を実行する。タイミングシミュレーション処理部１７において、実行結果の寄生素子パラメータとタイミングライブラリ１３からタイミングシミュレーションを行うことになる。
【００４５】
なお、上記では、配線ネットの駆動側にあるトランジスタの駆動能力を考慮しないで各係数を割り当てている。だだし、駆動能力も考慮して係数値を求めておくならば、ステップＳ８とステップＳ１０で駆動能力の大きさによって係数割り当てできることは容易に理解されるはずであるので、それについては特に触れないことにする。
【００４６】
ステップＳ９において、実効容量Ｃeffと変換容量Ｃltの比に代えて、実効容量Ｃeffと配線の総容量Ｃtotalの比または変換容量Ｃltと配線の総容量Ｃtotalの比のいずれかを所定の閾値ｋと比較するようにしてもよく、さらには、それらの３種類の比較のうち任意の２以上の組み合わせとしてもよい（図１１参照）。
【００４７】
以上より、全プロセスのばらつきを想定した寄生素子パラメータの結果を必要とすることなく、配線ネットが容量ドミナントネットか抵抗ドミナントネットであるかを適切に判断して、元の寄生素子パラメータの結果に係数を乗じるだけでワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がなくなるために、処理時間の大幅な削減が可能である。
【００４８】
（実施の形態３）
本発明の実施の形態３は実施の形態２で説明した配線ネットの分類をさらに細かく配線パスまで分解した場合を説明するものである。
【００４９】
以下、本発明の実施の形態について、図７と図８を参照して説明する。図７で、ステップＳ６からステップＳ８は図４と同じである。Ｓ２０はパスが重複パスか否かを判断するステップ、Ｓ２１は配線パスの抵抗と容量に容量ドミナントのＲＣ係数（Ｒc，Ｃc）を乗じるステップ、Ｓ２２は配線パスの抵抗と容量に抵抗ドミナントのＲＣ係数（Ｒr，Ｃr）を乗じるステップ、Ｓ２３は配線パスの抵抗と容量に容量ドミナントの抵抗係数Ｒcと抵抗ドミナントの抵抗係数Ｒrのうち大きい方（最大値）を乗じ、容量ドミナントの容量係数Ｃcと抵抗ドミナントの容量係数Ｃrのうち大きい方（最大値）を乗じるステップである。
【００５０】
図８（ａ）はバッファ２１とバッファ２２に加えてバッファ２３が配線ネット２５で接続されている回路であり、同図（ｂ）は配線ネット２５を各々４つの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と容量Ｃ１，Ｃ２，Ｃ３，Ｃ４で表し、バッファ２２の入力端子容量を１つに置き換え（Ｃbg）、バッファ２３の入力端子容量を１つに置き換え（Ｃcg）、バッファ２１の出力部分Ａからバッファ２２の入力部分Ｂまでと、バッファ２３の入力部分Ｃまでを表した回路である。また、同図（ｂ）の配線ネット２５に対応する抵抗や容量に係数ＲjやＣjを乗じた図が同図（ｃ）である。図８（ｂ）の抵抗と容量の寄生素子パラメータは通常プロセスばらつきがない理想状態時に寄生素子抽出した結果とする。
【００５１】
ここで、ステップＳ２１からステップＳ２３で使う係数値について述べておく。実施の形態２と同様に、タイミングシミュレーションがワーストケースであると仮定し、容量ドミナントネットを想定した係数として容量係数をＣc、抵抗係数をＲcとする。また、抵抗ドミナントネットを想定した係数として容量係数をＣr、抵抗係数をＲrとする。ここでも配線パスの駆動側にあるトランジスタの駆動能力を考慮しないで各係数を割り当てることにする。例えば、駆動能力も考慮して係数値を求めておくならば、ステップＳ２１からステップＳ２３で駆動能力の大きさを区別して係数割り当てできることは容易に分かるので、以下、それについて特に触れないことにする。
【００５２】
実施の形態２との大きな違いは、実施の形態２が配線ネット毎に係数割り当てを考えるのに対して、実施の形態３は配線パス毎に考える点である。ここで、配線パスとは、配線ネットの駆動側から被駆動側までのパス、例えば、図８ではバッファ２１のＡからバッファ２２のＢまでの経路と、バッファ２１のＡからバッファ２３のＣまでの経路がそれに当る。
【００５３】
ステップＳ６において、図８（ｂ）に示すように、配線ネット２５の抵抗Ｒ１〜Ｒ４と容量Ｃ１〜Ｃ４及びバッファ２２，２３の入力端子容量Ｃbg，Ｃcgと、バッファ２１の出力トランジスタの駆動能力から実効容量Ｃeffを求める。求め方は、前述の非特許文献１に記載の方法を用いるものとする。
【００５４】
次いでステップＳ７において、バッファ２１のＡからバッファ２２のＢに至る配線パスについてπ型ＲＣ回路を求め、バッファ２１側にあるπ型ＲＣ回路の変換容量Ｃltと変換抵抗ＲMを求める。求め方は、前述した非特許文献２−２に記載されている方法を用いるが、この場合は、分岐点Ｄでバッファ２３と接続されているので、実施の形態２と同じ計算は行わない。本実施の形態３では、分岐Ｄからバッファ２３の入力端子Ｃまでを等価な容量Ｃ５で近似したものが接続されるとして置き換える。この等価な容量Ｃ５とは、例えば、容量だけを考慮したＣ４とＣcgの和で表したり、分岐Ｄに任意のバッファを配置したときの実効容量を求めた値にしてもよい。可能なら、Ｒ４の効果が表現できる近似方法が望ましい。ここでは任意とする。
【００５５】
すると、点Ａから点Ｂまでの配線パスはこれまでと同じく、容量Ｃ１〜Ｃ３、Ｃ５とＣbg及び抵抗Ｒ１〜Ｒ３までが直列に接続された形となり、これまでと同様な計算が可能となる。
【００５６】
ここで注意して欲しいことは、これまで示したπ型ＲＣ回路へ等価回路を計算すること自体は、分岐があるネットでも計算可能であることである。しかし、本実施の形態３のように、分岐Ｄで容量近似を採り入れているのは、点Ａから点Ｂに至る配線パスと点Ａから点Ｃに至る配線パスが各々容量ドミナントパスなのか抵抗ドミナントパスなのかをできるだけ区別したいからである。例えば、点Ａから点Ｂに至る配線パスが長配線であり、かつ点Ａの近くに分岐点Ｄがあり、点Ｄから点Ｃに至る配線パスが短配線ならば、点Ａから点Ｂに至る配線パスは抵抗ドミナントパス、点Ａから点Ｃに至る配線パスは容量ドミナントパスとなるのが望ましいと考えられる。本操作はそれをできるだけ実現したいためにある。同様の計算はバッファ２１の点Ａからバッファ２３の点Ｃまでの配線パスでも行うことができる。
【００５７】
次に、ステップＳ８において、バッファ２１の出力ドライバ抵抗Ｒdを求める。求め方は、前述した非特許文献３に記載の方法を用いるものとする。
【００５８】
次に、配線パス毎に、実効容量Ｃeffとπ型ＲＣ回路の変換容量Ｃltを比較する。比較の仕方は実施の形態２と同様である。本実施の形態３では、点Ａから点Ｂに至る配線パスが抵抗ドミナントネットであると判定し、配線ネット２５の抵抗Ｒ１〜Ｒ３に係数Ｒrを、容量Ｃ１〜Ｃ３に係数Ｃrを乗じるように仮決定しておく。また、同様な操作を点Ａから点Ｃに至る配線パスについて行う。ここでは容量ドミナントパスと判定されたとして、配線ネット２５の抵抗Ｒ４に係数Ｒrを、容量Ｃ４に係数Ｃrを乗じるように仮決定しておく。ここで、Ｒ１とＣ１には、ＲcとＲr、ＣcとＣrの２つの係数が割り当てられる。最終的には１つにしなければならないので、それはシミュレーション条件が何かであるかによって決定できる。例えば、ワーストシミュレーションならば最大値をとるべきだし、ベストケースならば最小値にすべきである。本実施の形態ではワーストケースシミュレーションなので最大値をとることになる。この操作はステップＳ２１〜Ｓ２３で行う。
【００５９】
もし容量ドミナントパスと判断した場合は、次に出力ドライバ抵抗Ｒdと変換抵抗ＲMを比較する。もし出力ドライバ抵抗Ｒdの方が小さい場合は配線ネット２５によって抵抗シールディング効果が起きていると考えられ、抵抗ドミナントパスと判定し、ステップＳ２２において、係数Ｒrと係数Ｃrを乗じる。そうでなければ、ステップＳ２１またはステップＳ２３に移って、係数組（Ｒc，Ｃc）を乗じることになる。
【００６０】
図９は、実際に使用される状態であるコンピュータプログラムで処理する場合を示したものである。データ入出力部Ｐ１において、寄生素子パラメータと複数の係数１２をキーボードまたはデータファイルから読み取り、データ処理部Ｐ２で、まずステップＳ６の処理部１８とステップＳ７の処理部１９とステップＳ８の処理部２０の各処理を実行する。さらに、その次にステップＳ２１の処理部２３とステップＳ２２の処理部２４とステップＳ２３の処理部２５の各処理を実行する。実行結果の寄生素子パラメータとタイミングライブラリ１３からタイミングシミュレーションを行うことになる。
【００６１】
ステップＳ９において、実効容量Ｃeffと変換容量Ｃltの比に代えて、実効容量Ｃeffと配線の総容量Ｃtotalの比または変換容量Ｃltと配線の総容量Ｃtotalの比のいずれかを所定の閾値ｋと比較するようにしてもよく、さらには、それらの３種類の比較のうち任意の２以上の組み合わせとしてもよい。
【００６２】
以上より、全プロセスのばらつきを想定した寄生素子パラメータの結果を必要とすることなく、配線パスが容量ドミナントパスか抵抗ドミナントパスであるかを適切に判断して、元の寄生素子パラメータの結果に係数を乗じるだけでワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がなくなるために、処理時間の大幅な削減が可能である。
【産業上の利用可能性】
【００６３】
本発明では、ワーストケースシミュレーションやベストケースシミュレーションを容量や抵抗に係数を乗じる際、配線ネット毎にまたは配線パス毎に行い、その係数を決めるために、抵抗ドミナントネット・パスや容量ドミナントネット・パスを適切に判別する方法を提供している。これによって、寄生素子の抽出処理を複数回行う必要がなくなるだけでなく、これまで一律で係数を乗じていたときと比べて格段の精度でタイミング検証を行うことが可能となる。本発明のタイミング検証方法は、半導体プロセスばらつきを考慮した効率的な半導体集積回路設計に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１におけるタイミング検証方法を説明するフローチャート
【図２】本発明の実施の形態１のタイミング検証方法の処理の概念図
【図３】本発明の実施の形態１のタイミング検証方法を実現するコンピュータ処理の概念図
【図４】本発明の実施の形態２におけるタイミング検証方法を説明するフローチャート
【図５】本発明の実施の形態２のタイミング検証方法の処理の概念図
【図６】本発明の実施の形態２のタイミング検証方法を実現するコンピュータ処理の概念図
【図７】本発明の実施の形態３におけるタイミング検証方法を説明するフローチャート
【図８】本発明の実施の形態３のタイミング検証方法の処理の概念図
【図９】本発明の実施の形態３のタイミング検証方法を実現するコンピュータ処理の概念図
【図１０】本発明で使用する抵抗シールディング効果と実効容量に関する概念図
【図１１】本発明で使用するπ型ＲＣ回路への置き換えに関する概念図
【符号の説明】
【００６５】
Ｓ１  配線ネットとそれにつながる論理セルからなる回路情報からネットを分類するステップ
Ｓ２  ステップＳ１によって得られた分類結果を基に配線ネットに含まれる寄生素子パラメータに各々係数を乗じるステップ
Ｓ６  配線ネットの実効容量を求めるステップ
Ｓ７  配線ネットをπ型ＲＣ回路へ縮退したときの駆動側変換容量Ｃltと変換抵抗ＲMを求めるステップ
Ｓ８  出力ドライバ抵抗Ｒdを求めるステップ
Ｓ１０  配線ネットの抵抗と容量にＲＣ係数（Ｒc,Ｃc）を乗じるステップ
Ｓ１２  配線ネットの抵抗と容量にＲＣ係数（Ｒr,Ｃr）を乗じるステップ
Ｓ２１  配線パスの抵抗と容量にＲＣ係数（Ｒc,Ｃc）を乗じるステップ
Ｓ２２  配線パスの抵抗と容量にＲＣ係数（Ｒr,Ｃr）を乗じるステップ
Ｓ２３  配線パスの抵抗と容量にＲcとＲrの最大値、ＣcとＣrの最大値を乗じるステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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