(57)【要約】【課題】そこで、本発明は、ウエハやチップに人的な介在を必要とせず、スループットが高い三次元実装半導体装置を製造する装置を提案することにある。【解決手段】上記課題を解決するために、本発明の第一の様態では、複数のチップに設けられた電極部分同士を直接接合し、前記複数のチップが積層された三次元実装半導体装置を製造する半導体装置製造装置において、少なくとも異なる複数の場所に配置され、所望の回路パターンがパターンニングされたウエハから前記三次元実装半導体装置が形成されるまでに前記ウエハ又は前記チップに施される処理を行う複数の実行部と、前記実行部間に配置され、前記ウエハ又は前記チップを搬送する搬送手段と、前記実行部の各々に設けられた制御手段と、前記制御手段間を共通プロトコルにより通信可能に接続するネットワークとを有することを特徴とする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数のチップに設けられた電極部分同士を直接接合し、前記複数のチップが積層された三次元実装半導体装置を製造する半導体装置製造装置において、
少なくとも異なる複数の場所に配置され、所望の回路パターンがパターンニングされたウエハから前記三次元実装半導体装置が形成されるまでに前記ウエハ又は前記チップに施される処理を行う複数の実行部と、
前記実行部間に配置され、前記ウエハ又は前記チップを搬送する搬送手段と、
前記実行部の各々に設けられた制御手段と、
前記制御手段間を共通プロトコルにより通信可能に接続するネットワークとを有することを特徴とする半導体装置製造装置。
【請求項２】
前記ネットワークは、前記ウエハに形成された前記チップの良否情報と、前記チップの設計情報を伝達することを特徴とする請求項１に記載の半導体装置製造装置。
【請求項３】
更に、前記ネットワークから提供された情報を基に、前記チップの選定を行う選定部を備えたことを特徴とする請求項１又は２に記載の半導体装置製造装置。
【請求項４】
複数のチップに設けられた電極部分同士を直接接合し、前記複数のチップが積層された三次元実装半導体装置を製造する半導体装置の製造方法において、
同一ウエハに少なくとも複数の異なるチップを形成し、前記異なるチップの電極部分を直接接合することを特徴とする半導体装置の製造方法。
【請求項５】
前記ウエハには、前記三次元実装半導体装置に必要なチップが全て形成されていることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のチップが積層された三次元実装半導体装置の製造装置に関するものであり、個々の三次元実装半導体装置の構造に応じ、柔軟に対応可能な製造装置に関する発明である。
【０００２】
【従来の技術】
現在の半導体デバイスの基本であるCMOS-FET（相補型MOS構造電界効果型トランジスタ）はリソグラフィを中心とした微細化によりＬＳＩの処理能力の高速・高性能を実現してきた。しかしながら、50nm以下のトランジスタゲート長を有するFETにおいては、LSI内部での配線遅延が顕在化し、極力チップサイズを縮小することで抵抗と容量の積であるRC遅延を低減する必要性が生じている。一方では、携帯電話等が大きく普及し、LSI自体の多機能・小型化も求められている。これらの事項を解決する手法として、2次元のLSIチップを縦に積層する3次元LSIが普及されつつあるが、この3次元積層によるチップ形成には幾つかの形態が考えられる。
【０００３】
第1がLSIチップを良品選別し、これを薄型のパッケージに搭載し、このパッケージ毎に積層する方式。この方法は例えば、特開平10-233481号（出願人：三星電子）など開示されている。
【０００４】
第2が良品選別されたチップ毎を縦に直接接続する方式。この方法は、例えば特開2002-100728号（出願人：シャープ）などに開示されている。
第3がウエハ自体を積層し後にチップに分割する方式である。この方法は、例えば特開平11-261000号（出願人：科学技術振興事業団）などに開示されている。
【０００５】
各方式には様々な長所・短所がある。第1の方式は良品選別されたチップを積層してゆくことで歩留まりの低下を抑制できるものの、パッケージコストに加え、チップとパッケージ間の付加的な接続配線が存在し、やはりＬＳＩの処理能力の高速化には限界がある。第3の方式はウエハ毎の積層であるため、そのハンドリングには比較的優れるものの、チップの前工程での歩留まりは100パーセントに至らず、三次元LSIの歩留まりとなるとウエハの総数Nのべき乗に比例して劣化するため、現在においては実際のLSI製造工程への適用は難しい。
【０００６】
LSI製造において最もありえる形態が第2のチップ積層する方式であり、これには2つの方法がある。第1がチップ積層後にチップ毎にパッドをワイヤ配線（ワイヤボンド）する方式である。この場合、安価なチップやメモリなどには大変有効であるものの、チップの最終配線はやはりワイヤ配線となるため、遅延が生ずる。それを改善したものとして、第2がチップ上にあるバンプを用いて直接接続する方法である。
【０００７】
【特許文献１】特開平10-233481号
【０００８】
【特許文献２】特開2002-100728号
【０００９】
【特許文献３】特開平11-261000号
【００１０】
【発明が解決しようとする課題】
将来の装置コスト、設計容量の膨大性を考慮した微細化の限界を凌駕する方式として、トランジスタの構造を工夫する方式（SOIの利用や歪Siチャネル構造の採用など）が提案・実現化されているが、最終的な実装領域での信号遅延を考慮すると、ワイヤボンドを使用せず、直接バンプを用いる方法が有望な方法と据えられる。
【００１１】
しかしながら、現在においては様々な個別の製造装置を個々の条件の範囲で適用するため、その最適条件の抽出やチップ製造の再現性に欠け、またウエハやチップのハンドリングも人的な介在が必要とされており、スループットが低く、良品選別されたチップでありながら、最終積層時には低い歩留まりとなっていた。そこで、本発明は、ウエハやチップに人的な介在を必要とせず、スループットが高い三次元実装半導体装置を製造する装置を提案することにある。
【００１２】
また、一方、三次元実装半導体装置は、通常のLSIと比較して処理工程が増えてしまうので、通常のLSIをマザーボードに取り付ける方法と比較して、高価になる傾向がある。そこで、本発明のもう一つの目的として、三次元実装半導体装置を低価格で製造できる方法を提供することとした。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一の様態では、複数のチップに設けられた電極部分同士を直接接合し、前記複数のチップが積層された三次元実装半導体装置を製造する半導体装置製造装置において、少なくとも異なる複数の場所に配置され、所望の回路パターンがパターンニングされたウエハから前記三次元実装半導体装置が形成されるまでに前記ウエハ又は前記チップに施される処理を行う複数の実行部と、前記実行部間に配置され、前記ウエハ又は前記チップを搬送する搬送手段と、前記実行部の各々に設けられた制御手段と、前記制御手段間を共通プロトコルにより通信可能に接続するネットワークとを有することを特徴とする。
【００１４】
更に、本発明の第2の様態では、前記第1の様態の半導体装置製造装置において、前記ネットワークは、前記ウエハに形成された前記チップの良否情報と、前記チップの設計情報を伝達することを特徴とする。
【００１５】
また、本発明の第3の様態では、前記第1の様態又は前記第2の様態の半導体装置製造装置において、更に、前記ネットワークから提供された情報を基に、前記チップの選定を行う選定部を備えたことを特徴とする。
【００１６】
また、本発明の第4の様態では、複数のチップに設けられた電極部分同士を直接接合し、前記複数のチップが積層された三次元実装半導体装置を製造する半導体装置の製造方法において、同一ウエハに少なくとも複数の異なるチップを形成し、前記異なるチップの電極部分を直接接合することを特徴とする。
【００１７】
また、本発明の第5の様態では、前記第４の様態の半導体装置の製造方法において、前記ウエハには、前記三次元実装半導体装置に必要なチップが全て形成されていることを特徴とする。
【００１８】
なお、本発明では、「複数のチップに設けられた電極部分同士を直接接合し、」との表現があるが、この意味はワイヤボンドのような別に配線を設けたものとは異なるという意味で、チップの電極間をバンプや異方性アンダーフィル、又は再配線層形成技術やインターポーザーを使用し、チップ間において狭い間隔で導通が得られる手段を使用した三次元実装半導体装置を排除したものではない。この技術範囲は以下に示す発明の実施の形態を参酌すれば容易に理解することができる。
【００１９】
【発明の実施の形態】
ところで、三次元実装半導体装置の積層のプロセスには幾つかの形態が存在する。本発明の実施の形態では、一つの例を取り上げ、このプロセス工程の場合に必要な機器（製造装置、検査装置）について記述する。従って、プロセスの変更に伴い機器の種類や仕様は異なることはいうまでもなく、本発明の意図はそのまま適用できるものである。
【００２０】
そこで、本発明の実施の形態における三次元実装半導体装置は、貫通電極が形成されたものを例示する。これは回路が形成されたウエハに上下に貫くように形成された電極で、各チップ間をワイヤボンドで接合するよりも、実質的な配線長が短く信号遅延が改善される。したがって、この貫通電極方式がもっとも有望な方法と据えられる。
【００２１】
ところで、本実施形態の三次元実装半導体装置は、図１に示すフローチャートで製造される。まずは、本実施形態で使用される半導体装置製造装置とは異なる装置によりウエハの前工程処理が行われる（Ｓ１）。なお、本実施の形態での前工程とは、ウエハに通常の半導体装置の回路や素子を形成する方法と同じ製造工程を経て形成する工程で、前工程終了後は、１枚のウエハに複数のチップの回路パターンが形成されている。
【００２２】
ところで、前工程では通常、投影露光装置によってウエハ上に回路パターンが形成される。この投影露光装置を使用するにあたって必要なマスクは、非常に高価である。三次元実装半導体装置では、異なる複数のチップが必要になるので、少ないマスクでこれら複数種類のチップを投影露光できるようにマスクを設計することが好ましい。なお、本実施の形態では４種類のチップを積層して、一つの半導体装置を製造することを想定して、以下に説明する。
【００２３】
つぎに、本実施の形態における三次元実装半導体装置に用いるパターンが形成されたウエハの一部の概略構成を図２に示す。図２のハッチングの部分がチップに該当する部分であり、図示された範囲がウエハ上での露光フィールドに対応した領域である。ウエハ全面においては、図２に示すような配列で規則的にチップが形成されている。図２に示すようなチップ配列を有するウエハでは、例えば露光フィールドが40x25mmのチップの場合、このフィールド内にA,B,C,Dの4種類のチップが存在するように、マスクを設計する。そして、前工程が終了し、本実施の形態である半導体装置製造装置に供給されると、A,B,C,Dの4種類の各チップ同士で自動的に高精度にアライメント・積層され、1つの立体チップが完成することになる。したがって、一枚のマスクで三次元実装半導体装置が出来るので、一枚のウエハに同一チップしか作らない方法に比べて、マスク枚数を抑えることができ、マスクに掛かるコストを削減することが可能となる。
【００２４】
なお、本実施の形態では、一枚のマスクに４種類のチップを製造したが、本発明に係る半導体装置の製造方法はこれだけに限られず、同一製造工程（特に前工程）が適用可能な異なる種類のチップについて、同一マスクでパターンニングして、使用するチップの枚数より使用マスクの枚数が少なくなるようにした製造方法であっても適用可能である。
【００２５】
勿論、A,B,C,D各チップごとに別々にマスクを作成し、一枚のウエハには同一チップのみを製造する。そののち、それぞれ異なるチップが形成された各々のウエハから、それぞれチップを取り出し、そのチップを集約して積層するという方法もある。このような方法でも本発明に係る半導体装置製造装置の適用範囲内であるのは、言うまでも無い。特に、この方法では、チップ毎に製造方法が変わるような場合でも歩留まり良く製造可能となるので、三次元実装半導体装置に費やすチップの形態に自由度が増えるという効果をもたらす。
【００２６】
各チップの回路パターンを設計する際には、EDA（Electronic Design Automation）により、各チップを積層したときの場合を想定した設計が行われ、各チップまたはIPブロック間の接続が最適化(自動配線の最適化)されるように設計することが好ましい。この設計情報は、後述する本実施の形態における半導体装置製造装置に供給される。とくに、本実施の形態の半導体装置製造装置は、ウエハやチップに必要な処理を行う複数の実行部を有しており、各々の実行部に設けられた各々の制御手段は共通のプロトコルを利用したネットワークと接続されているので、上述の設計情報は各々の実行部に設けられた制御手段に直接提供されるようになっている。
【００２７】
次に、図１に示すように、前工程を終え、最上層配線工程を終えたウエハはKGD（Known Good Die：パッケージ品と同等の品質保証をされたもの）選別され、ウエハ上の各不良チップは自動的にチップ座標を用いてマーキングされる（Ｓ２）。このKGD等のテスト工程は製造者側に一任され、KTD（Known Test Die：パッケージと同じプロービングテストまでを実施。但し、保証対象外）、PD(Probed Die：一部の検査のみを規定したもので、保証対象外)といった異なるレベルの選別基準を採用することも可能である。なお、この工程は後述する半導体装置製造装置に取り込んでも構わない。
【００２８】
その後、ウエハは図１に示す初期洗浄工程（Ｓ３）が行われる。洗浄工程では既存のウエハ洗浄装置が使用可能であるので、ここでの詳細な説明を省略する。洗浄が終了したウエハは、本実施の形態である半導体装置製造装置１に供給される。本半導体装置製造装置は、各処理を個別に行う複数の実行部を有している。
【００２９】
その実行部として、貫通ビア処理モジュール１１、貫通ビア側壁絶縁膜形成モジュール１２、電極金属埋設処理モジュール１３、支持体形成処理モジュール１４、薄片化処理モジュール１５、マイクロバンプ形成モジュール１６、個片化処理モジュール１７、テーピング処理モジュール１８、洗浄モジュール１９、チップエキスパンド処理モジュール20、チップセレクションモジュール21、個片チップライブラリ処理モジュール22、チップライブラリモジュール23、高精度アライメントチップボンディングモジュール24、樹脂フィルイン装置25及びチップ積層処理モジュール26を有し、各モジュールや装置で処理された結果を検査する真空検査系モジュール30、大気検査系モジュール31を具備している。さらに、貫通電極を形成するためにレジスト塗布・現像装置40、露光装置41をも内在している。
【００３０】
これらのモジュール、装置は特別一つの筐体に収納されておらず、各モジュール、装置はウエハ又はチップを搬送する搬送手段を有し、各モジュール間、装置間を接続している。これら搬送手段は、真空チャックやベルヌーイチャックを用いたロボットアームなどの既存の搬送手段を適宜選定して配置している。
さらに、各モジュール、装置のそれぞれの制御手段は、共通のネットワークに接続されている。そして、これらの制御手段は、ＫＧＤ選別工程で得られたチップの良否情報やウエハに形成された各チップがどこに存在するかなどのウエハ情報がネットワークにより提供されている。
【００３１】
ところで、初期洗浄工程（Ｓ３）を終了したウエハは、一旦ローダー50に収納される。ローダー50に収納されたウエハは、次に、貫通ビア処理工程に入る（Ｓ４）。貫通ビア処理工程では、最初にレジスト塗布・現像装置40によりレジストがウエハに塗布され、次にＥＤＡから提供されるウエハ情報を基に、形成する貫通ビアパターンに対応したマスクが露光装置41により選定される。そして、選定されたマスクを用いて、貫通ビアパターン41がウエハに投影露光される。その後、再びレジスト塗布・現像装置40によりレジストの現像が施され、貫通ビア処理モジュール11に提供される。これらの各装置、モジュール間では機械的に保持する搬送手段が配置されている。
【００３２】
貫通ビア処理モジュール11では、提供されたウエハに対し所定の深さのビアが形成される。その際、反応性イオンエッチングを用いて、所定の深さのビアを形成する。
【００３３】
次に、ビアが形成されたウエハは側壁絶縁層形成処理工程（Ｓ５）に移される。このとき、貫通ビア側壁絶縁膜形成モジュール12にビアが形成されたウエハが移送される。そして、ウエハのビア側壁にプラズマＣＶＤ成膜法などにより酸化膜が形成される。
次に、ビアに酸化膜が形成されたウエハは、電極金属埋設処理工程（Ｓ６）に移送される。このとき、ウエハは電極金属埋設処理モジュール13により絶縁膜が形成されたビアに銅材料が充填される。このモジュール13ではＣＶＤ成膜法により銅の薄膜がビア内壁に形成され、ついで電鋳法により銅が成長し、ビア内に銅材料の充填が完了となる。
【００３４】
ところで、貫通ビア処理モジュール11、貫通ビア側壁絶縁膜形成モジュール12、電極金属埋設処理モジュール13のそれぞれは、各工程で所定の深さ、所定の形状でビアが形成されているか、ビア内に絶縁膜や銅材料が欠陥無く形成されているか検査するために、真空検査系モジュール30と搬送手段により接続されている。この真空検査系モジュールは、Ｘ線、赤外線の画像処理装置などが設けられており、適宜ビア内の検査を行い、不良個所を検出する。そして、不良個所の情報は、他の各実行部のモジュールや装置の制御手段にネットワークを介して提供される。
【００３５】
次に、貫通電極が形成されたウエハは、支持体形成処理工程（Ｓ７）に移される。ここではウエハにＵＶ硬化型樹脂を塗布し、ウエハの回路パターンが形成された面（表面）に石英等の基板を貼り付け、ＵＶキュアを行って接着がなされる。
【００３６】
次に支持体が接着されたウエハは薄片化処理工程（Ｓ８）に移される。この工程では、薄片化処理モジュール15にウエハを移送して、ウエハを厚さ５０マイクロメートル程度以下まで薄片化する。また、ウエハを薄片化することで、貫通電極のもう一方の端面が露出されるので、ウエハの両面に貫通電極を露出させることができる。この薄片化処理モジュール15では、グラインダーによりウエハの裏面を研削し、更にＣＭＰ（Chemical Mechanical polishing）装置によりその面が平滑化される。
【００３７】
次に、ウエハの裏面にマイクロバンプを形成するマイクロバンプ形成処理工程（Ｓ９）に移される。この工程ではマイクロバンプ形成モジュール16に薄片化されたウエハが移送され、貫通ビア形成時と同様にフォトリソグラフィー法によりマイクロバンプのパターンニングが行われる。そして、周知の成膜法を用いて、金などのバンプを形成する。
【００３８】
裏面にマイクロバンプが形成されたウエハは、次に個片化処理工程（Ｓ１０）に移される。この工程ではダイシングソーを有した個片化処理モジュール17により、チップ毎にウエハが切り分けられる。その際、支持体に張り付いた状態で非常に薄くなったウエハがダイシングされるので薄片化されたチップに生じやすいチッピングの問題を低減することができる。なお、このとき支持体は完全に切り離されないように、ダイシングを施す。
【００３９】
個片化されたチップは、支持体に固定された状態で、テーピング処理工程（Ｓ１１）に移される。テーピング処理工程では、個片化されたチップが支持体に固定された状態で、テーピング処理モジュール18により、支持体が接着された面とは反対のチップの面に搬送用樹脂テープを接着する。なお、この樹脂テープは支持体に固定されたチップを同一テープで接着できる程度の面積を有し、同一支持体に固定されたチップは同一樹脂テープに固定されることになる。そして、テーピング処理モジュール18では樹脂テープに接着されたチップから支持体を剥離する。
【００４０】
ところで、電極金属埋設処理モジュール13、支持体形成処理モジュール14、薄片化処理モジュール15、マイクロバンプ形成モジュール16、個片化処理モジュール17、テーピング処理モジュール18は、それぞれ大気検査系モジュール31に真空チャックを有した搬送手段で接続されている。そして、各モジュールで処理がなされたウエハやチップを大気検査系モジュール31に設置された光学顕微鏡や画像計測装置などにより、チップやウエハの状態が観察され、各工程で生じた欠陥の有無を調べる。また、特にマイクロバンプ形成モジュール16で形成されるマイクロバンプの段差なども調べることができ、これらの情報は他のモジュールや装置にネットワークを介して提供される。
【００４１】
次に、樹脂テープに接着された各チップは、洗浄モジュール19に搬送され、洗浄された後、個片チップライブラリ処理工程（Ｓ12）に移される。個片チップライブラリ処理工程（Ｓ12）では、チップエクスパンドモジュール20により樹脂テープをチップの配列方向に沿って、引き延ばし、個々のチップをハンドリングしやすくする。そして、チップセレクションモジュール21で、今までの工程で不良や欠陥と判断された部位を有するチップと、良品のチップとを選別し、良品チップのみピックアップ、又は不良や欠陥と判断された部位を有するチップをピックアップする。このようにして、以降の工程に良品チップのみが処理されるようにする。このとき、欠陥や不良と判断された部位を有するチップを以降の工程から排除することで、チップの各種類毎に同数でなくなってしまうことがありうる。
【００４２】
このような場合、個片チップライブラリ処理モジュール22から足りなくなったチップを供給し、チップ種類ごとに良品チップの数を合わせる。その後、チップライブラリモジュール23に、ここで、KGD選別工程により選別された良品チップとEDA設計データからの図１に示した４種類のチップA,B,C,Dの4つのチップブロックデータから各良品チップだけがチップライブラリに送られる。このライブラリには例えば4チップブロック毎に格納されるか、又は４種類のチップA,B,C,Dを順番に配列しておき、その配列順番とチップの種類とを対応づけて、後段の処理を行う実行部にネットワークを通じて、配列情報とチップの種類情報を提供する。
【００４３】
次に、チップライブラリモジュール23で選別されたチップは、チップ積層処理工程（Ｓ13）に移される。選別されたチップは、高精度アライメントチップボンディングモジュール24にベルヌーイチャックなどを有した搬送手段により搬送され、チップの種類ごとに順次、互いのバンプや電極が同一位置になるようにチップをアライメントし、チップが順次積層された後に接合される。なお、この高精度アライメントチップボンディングモジュール24は、例えば既存のフリップチップボンダーに露光装置にもちられる高精度アライメント機構を付加したものが利用可能である。
【００４４】
バンプ接合の方法としては、加熱加圧や超音波による金属接合、あるいは、NCP(Non Conductive Paste)、NCF(Non Conductive Film)、ACP(Anisotropic Conductive Paste)、ACF(Anisotropic Conductive Film)などの非金属接続がある。金属接合されたチップは、最後に樹脂フィルイン装置25に搬送され、チップ間に樹脂を充填して、積層されたチップを封止し、最後に三次元実装半導体装置（3D-Chip）ローダ51へ移送され、積層されたチップが本装置から出力される（Ｓ14）。
【００４５】
なお、樹脂フィルイン装置25は積層後にチップ間に樹脂を充填するものだけに限られず、ＮＣＰやACFによる非金属接続の場合にも使用される。この場合は、チップ同士の積層面に熱硬化エポキシ樹脂を塗布し、高精度アライメントチップボンディングモジュール24で積層時に加熱加圧することにより、バンプ同士が接合される。
【００４６】
ところで、本実施の形態における半導体装置製造装置は、このような各実行部同士を搬送手段で接続しているので、製造方法によらず搬送手段の制御を調整することだけで対応可能な装置である。よって、接合方法が変わっても対応可能である。
【００４７】
ところで、上記の工程を有する半導体装置製造装置において、図示されているもの以外の各処理モジュールも含めて、各処理モジュールは、メインチャンバーと称する中央管理ユニットに繋がっており、このメインチャンバーには2つの検査ユニットが存在する。一つが真空検査系であり、SEM（走査型電子顕微鏡）、光学顕微鏡、X線・IR画像計測装置があり、もう一つが大気検査系であり、同じく光学顕微鏡、画像計測装置が装備され、各処理工程の状況を必要に応じて確認することができる。
【００４８】
このように、検査系を中央に配置することで、各工程で処置後にチップやウエハの検査が随時実行可能となる。そして、各工程で生じた欠陥や不良に応じて、チップ積層前に排除することが可能となり、積層後に誤って不良チップを積層して、他のチップが良品にもかかわらず、積層された半導体装置全体が不良となってしまうようなことを防ぐことが可能となる。なお、この検査系に選択される検査装置としては、バンプの形状を検査する三次元形状測定装置、非破壊で貫通電極を検査できるＸ線又は赤外線検査装置、又はその表面状態を検査するための光学顕微鏡、電子顕微鏡などが挙げられる。
【００４９】
また、電極間のアライメント精度は＜0.5um（3σ）を得ており、配線微細化に伴いチップ間の積層方法に常温接合も適用可能となる。この場合には、表面活性化のための装置を高精度アライメントチップボンディングモジュール24に新たに付加する必要がある。
【００５０】
更に、電極を再配線するための再配線層を本実施の形態の半導体装置製造装置に組み込むことで、各チップ間が直接接合されるようにしても良いし、反対にインターポーザーを介して各チップの電極が導通できるようにしてもよい。
各処理モジュールや装置は、全て個々のPC又は制御手段を有した分散処理システムとなっている。勿論、全てのモジュールを１つのホストコンピュータで一元管理する「中央制御システム」も有効であるが、ここではユーザの様々な要求に柔軟に対応できるシステムとして分散処理型を採用している。この場合、各ユニット間の情報交換はプロトコルの共通化通信を行うことで対応できる。
【００５１】
また、上述したメインチャンバーに設置された真空検査系や大気検査系の各検査機器も、同じネットワーク上に接続されており、ここで得られた検査結果をＥＤＡ設計データにフィードバックすることで、製造時に欠陥が出にくい回路レイアウトを設計できるような効果も期待できる。
【００５２】
更に分散処理システムとなっているので、各工程の中で一番タクトタイムが掛かる工程においては、そのモジュールを複数並列に接続できる。このようにしてスループットを向上させることができる。
【００５３】
さらに、処理工程においては、逐次ウエハが送られ、モジュール毎に処理が進められ、人手を介すことなく、高いスループットで最適な条件で処理が進められる。
【００５４】
なお、本装置はウエハレベルでの積層にもユニット搬送系等を交換することで容易に対応でき、また、上述の工程ではチップを選別するために、チップライブラリを利用したが、エキスパンドされたウエハリングから直接ダイボンダへ搭載することが可能であることはいうまでもない。
なお、本発明は個々のプロセスの最適化に関するものでなく、各工程製造装置を集約し、また時により検査工程を投入することで、高スループット、高歩留まりを実現するものである。
【００５５】
【発明の効果】
以上、説明したように本発明の装置によれば、各モジュールや装置毎に最適なウエハ処理が進行し、また良品チップはKGD工程結果により選別され、EDA設計データから積層チップのあり方が自動で認識されることから、極めて高い効率で3次元LSIを自動生成することができる。
【００５６】
また、本発明の製造方法によれば、使用マスクの枚数を増やすことなく低価格で三次元実装半導体装置を提供することができる。
【図面の簡単な説明】
【図１】：本発明の実施の形態における半導体装置製造装置で行った工程の手順を示すフローチャートである。
【図２】：本発明の実施の形態における図１に示す工程で採用されたウエハ上での同一露光エリア内でチップの配列方法を示す。
【図３】：本発明の実施の形態における半導体装置製造装置の概略ブロック図である。
【符号の説明】  １…半導体装置製造装置、11…貫通ビア処理モジュール、12…貫通ビア側壁絶縁膜形成モジュール、13…電極金属埋設処理モジュール１３、14…支持体形成処理モジュール、15…薄片化処理モジュール、16…マイクロバンプ形成モジュール、17…個片化処理モジュール、18…テーピング処理モジュール、19…洗浄モジュール、20…チップエキスパンド処理モジュール、21…チップセレクションモジュール、22…個片チップライブラリ処理モジュール、23…チップライブラリモジュール、24…高精度アライメントチップボンディングモジュール、25…樹脂フィルイン装置、26…チップ積層処理モジュール、30…真空検査系モジュール、31…大気検査系モジュール31、40…レジスト塗布・現像装置、41…露光装置
【図１】
2006049334.tif 000003
【図２】
2006049334.tif 000004
【図３】
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