(57)【要約】【課題】  半導体ウェハにおいて、それぞれの半導体素子の品質の低下を防止しながら、不良半導体素子を他の上記半導体素子から識別可能とするバッドマークの形成を行う。【解決手段】  複数の半導体素子が形成された半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するとともに、上記それぞれの半導体素子の中の不良半導体素子の表面の一部を露出させるようにマスクを配置し、その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子の上記露出部分を除去して、当該除去部分を上記不良半導体素子識別用マークとして形成する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
複数の半導体素子が形成された半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するとともに、上記それぞれの半導体素子の中の不良半導体素子の表面の一部を露出させるようにマスクを配置し、
その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子の上記露出部分を除去して、当該除去部分を上記不良半導体素子識別用マークとして形成することを特徴とする半導体ウェハの分割方法。
【請求項２】
上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて、当該不良半導体素子の表面の一部を露出させるように上記マスクの配置を行う請求項１に記載の半導体ウェハの分割方法。
【請求項３】
上記半導体ウェハにおける上記不良半導体素子の位置情報を取得し、
当該取得された上記不良半導体素子の位置情報に基づいて上記マスクの配置を行う請求項１に記載の半導体ウェハの分割方法。
【請求項４】
上記不良半導体素子の位置情報は、上記半導体ウェハにおける上記それぞれの半導体素子に対して行われる検査結果に基づいて作成される位置情報である請求項２又は３に記載の半導体ウェハの分割方法。
【請求項５】
上記半導体ウェハの上記マスク配置側表面の全面を覆うようにマスクを配置し、
上記それぞれの半導体ウェハの分割位置に合わせて上記マスクの除去を行い、上記半導体ウェハの表面を露出させるとともに、上記不良半導体素子の表面の一部の上記マスクの除去を行い、上記不良半導体素子の表面の一部を露出させる請求項１から４のいずれか１つに記載の半導体ウェハの分割方法。
【請求項６】
上記マスクの除去は、上記半導体ウェハの上記マスクにレーザ光を照射しながら、当該半導体ウェハに対して相対的に上記レーザ光を移動させて、当該照射部分における上記マスクの除去を行うことにより行う請求項５に記載の半導体ウェハの分割方法。
【請求項７】
上記レーザ光の相対的な移動は、予め準備されたマスクデータに基づいて行われる請求項６に記載の半導体ウェハの分割方法。
【請求項８】
上記レーザ光の相対的な移動は、上記それぞれの半導体素子を個片に分割するための分割位置の位置情報と、上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて行われる請求項６に記載の半導体ウェハの分割方法。
【請求項９】
上記不良半導体素子の表面の略中央付近を略円形状に露出させるように上記マスクを配置する請求項１から８のいずれか１つに記載の半導体ウェハの分割方法。
【請求項１０】
複数の半導体素子が形成された半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するとともに、上記それぞれの半導体素子の中の不良半導体素子の表面の全部を露出させるようにマスクを配置し、
その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子を除去することを特徴とする半導体ウェハの分割方法。
【請求項１１】
上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて、当該不良半導体素子の表面の全部を露出させるように上記マスクの配置を行う請求項１０に記載の半導体ウェハの分割方法。
【請求項１２】
上記半導体ウェハにおける上記不良半導体素子の位置情報を取得し、
当該取得された上記不良半導体素子の位置情報に基づいて上記マスクの配置を行う請求項１０に記載の半導体ウェハの分割方法。
【請求項１３】
上記不良半導体素子の位置情報は、上記半導体ウェハにおける上記それぞれの半導体素子に対して行われる検査結果に基づいて作成される位置情報である請求項１１又は１２に記載の半導体ウェハの分割方法。
【請求項１４】
上記半導体ウェハの上記マスク配置側表面の全面を覆うようにマスクを配置し、
上記それぞれの半導体ウェハの分割位置に合わせて上記マスクの除去を行い、上記半導体ウェハの表面を露出させるとともに、上記不良半導体素子の表面の全部の上記マスクの除去を行い、上記不良半導体素子の表面の全部を露出させる請求項１０から１３のいずれか１つに記載の半導体ウェハの分割方法。
【請求項１５】
上記マスクの除去は、上記半導体ウェハの上記マスクにレーザ光を照射しながら、当該半導体ウェハに対して相対的に上記レーザ光を移動させて、当該照射部分における上記マスクの除去を行うことにより行う請求項１４に記載の半導体ウェハの分割方法。
【請求項１６】
上記レーザ光の相対的な移動は、予め準備されたマスクデータに基づいて行われる請求項１５に記載の半導体ウェハの分割方法。
【請求項１７】
上記レーザ光の相対的な移動は、上記それぞれの半導体素子を個片に分割するための分割位置の位置情報と、上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて行われる請求項１５に記載の半導体ウェハの分割方法。
【請求項１８】
複数の半導体素子が形成された半導体ウェハに対して、上記それぞれの半導体素子の検査を行い、
上記検査結果に基づいて、上記半導体ウェハにおける不良半導体素子の位置情報を作成し、
上記半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置するとともに、当該マスクの配置の際に、上記不良半導体素子の位置情報に基づいて当該不良半導体素子の表面の一部を露出させるように上記マスクを配置し、
上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子の上記露出部分を除去して、当該除去部分を不良半導体素子識別用マークとして形成し、
その後、上記半導体ウェハの上記マスク配置側表面に対してアッシングを施すことにより、上記それぞれのマスクの除去を行い、個片化された上記それぞれの半導体素子を、上記不良半導体素子を識別可能に形成することを特徴とする半導体素子の製造方法。
【請求項１９】
上記それぞれの半導体素子の検査の後、上記半導体ウェハの薄化処理を行い、
その後、上記薄化された半導体ウェハに対して上記マスクの配置を行う請求項１８に記載の半導体素子の製造方法。
【請求項２０】
複数の半導体素子が形成された半導体ウェハに対して、上記それぞれの半導体素子の検査を行い、
上記検査結果に基づいて、上記半導体ウェハにおける不良半導体素子の位置情報を作成し、
上記半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置するとともに、当該マスクの配置の際に、上記不良半導体素子の位置情報に基づいて当該不良半導体素子の表面の全部を露出させるように上記マスクを配置し、
上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子を除去し、
その後、上記半導体ウェハの上記マスク配置側表面に対してアッシングを施すことにより、上記それぞれのマスクの除去を行い、上記不良半導体素子が除去されかつ個片化された上記それぞれの半導体素子を形成することを特徴とする半導体素子の製造方法。
【請求項２１】
上記それぞれの半導体素子の検査の後、上記半導体ウェハの薄化処理を行い、
その後、上記薄化された半導体ウェハに対して上記マスクの配置を行う請求項２０に記載の半導体素子の製造方法。
【請求項２２】
複数の半導体素子が形成された半導体ウェハのマスク配置側表面の全面を覆うように配置されたマスクの部分的な除去を行うことで、上記それぞれの半導体素子を、プラズマエッチングにより個片に分割する分割線を画定するための半導体ウェハ分割用マスクを形成する装置であって、
上記マスクを露出させて、上記半導体ウェハの保持を行うウェハ保持装置と、
上記ウェハ保持装置により保持された上記半導体ウェハの上記マスクに対して、レーザ光を照射することで、当該照射部分における上記マスクの除去を行うレーザ照射装置と、
上記半導体ウェハの表面沿いの方向への上記ウェハ保持装置と上記レーザ照射装置との相対的な移動を行う移動装置と、
上記分割線の位置情報と上記それぞれの半導体素子のうちの不良半導体素子の位置情報とを有し、上記分割線の位置情報に基づいて上記レーザ照射装置及び上記移動装置の動作制御を行い、上記分割線に相当する部分における上記マスクの除去を行うとともに、上記不良半導体素子の位置情報に基づいて上記レーザ照射装置及び上記移動装置の動作制御を行い、上記不良半導体素子の表面の一部又は全部を露出させるように上記マスクの除去を行うことで、上記半導体ウェハ分割用マスクの形成を行う制御装置とを備えることを特徴とする半導体ウェハ分割用マスク形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子が形成された半導体ウェハに対して、プラズマエッチングを施すことにより、上記それぞれの半導体素子の個片に分割する半導体ウェハの分割方法、及びこのようなプラズマエッチングを用いた分割方法をその工程の一部に含む半導体素子の製造方法、並びに上記プラズマエッチングにより上記それぞれの半導体素子を個片に分割する分割線を画定するための半導体ウェハ分割用マスクを形成する半導体ウェハ分割用マスク形成装置に関する。
【背景技術】
【０００２】
従来、このような半導体素子の製造においては、半導体ウェハの回路形成面に複数の半導体素子を形成した後、当該形成されたそれぞれの半導体素子に対する検査（主に、電気的特性の検査）が行われ、その良否判定の結果に基づいて、例えば、不良半導体素子に対してはその表面にマーキングを行い、他の半導体素子と視覚的に識別可能な状態とすることで、当該不良半導体素子の管理が行われている。
【０００３】
このような従来のマーキング方法としては、上記不良半導体素子の表面にインクを用いてバッドマークを形成する方法や、レジスト膜を形成することでバッドマークを形成する方法が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２０００−１２４２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような半導体素子に対する検査が行われ、当該検査結果を反映した上記不良半導体素子へのバッドマークの形成が行われた後、半導体ウェハに対してその厚みを例えば１００μｍ以下の厚みとするような薄化処理として、上記半導体ウェハの回路形成面と反対側の面に対する研磨処理が行われる。
【０００６】
しかしながら、このようなバッドマーク（上記回路形成面に形成されている）が形成されていることにより、半導体ウェハの上記回路形成面には当該バッドマークが形成されている部分のみに滑らかな隆起部分（隆起層）が形成されていることとなる。このように回路形成面に部分的に隆起部分が形成されていることにより、上記反対側の面に対して研磨処理が施される結果、当該面において上記隆起部分の形成箇所に相応する部分に逆に滑らかな凹部が形成されることとなってしまう。半導体素子の品質管理を目的としたバッドマークの形成が、却って、製造される半導体素子の厚みの均一性を阻害する等、半導体素子の品質を低下させることとなるという問題がある。特に、薄化された半導体ウェハにおいては、その厚みの均一性がより高いレベルで求められる場合が多く、このような問題の発生が顕著となっている。
【０００７】
従って、本発明の目的は、上記問題を解決することにあって、半導体ウェハにおいて、それぞれの半導体素子の品質の低下を防止しながら、不良半導体素子を他の上記半導体素子から識別可能とすることができる半導体ウェハの分割方法、半導体素子の製造方法、及び上記半導体素子の分割の際に用いられる半導体ウェハ分割用マスク形成装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は以下のように構成する。
【０００９】
本発明の第１態様によれば、複数の半導体素子が形成された半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するとともに、上記それぞれの半導体素子の中の不良半導体素子の表面の一部を露出させるようにマスクを配置し、
その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子の上記露出部分を除去して、当該除去部分を上記不良半導体素子識別用マークとして形成することを特徴とする半導体ウェハの分割方法を提供する。
【００１０】
本発明の第２態様によれば、上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて、当該不良半導体素子の表面の一部を露出させるように上記マスクの配置を行う第１態様に記載の半導体ウェハの分割方法を提供する。
【００１１】
本発明の第３態様によれば、上記半導体ウェハにおける上記不良半導体素子の位置情報を取得し、
当該取得された上記不良半導体素子の位置情報に基づいて上記マスクの配置を行う第１態様に記載の半導体ウェハの分割方法を提供する。
【００１２】
本発明の第４態様によれば、上記不良半導体素子の位置情報は、上記半導体ウェハにおける上記それぞれの半導体素子に対して行われる検査結果に基づいて作成される位置情報である第２態様又は第３態様に記載の半導体ウェハの分割方法を提供する。
【００１３】
本発明の第５態様によれば、上記半導体ウェハの上記マスク配置側表面の全面を覆うようにマスクを配置し、
上記それぞれの半導体ウェハの分割位置に合わせて上記マスクの除去を行い、上記半導体ウェハの表面を露出させるとともに、上記不良半導体素子の表面の一部の上記マスクの除去を行い、上記不良半導体素子の表面の一部を露出させる第１態様から第４態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。
【００１４】
本発明の第６態様によれば、上記マスクの除去は、上記半導体ウェハの上記マスクにレーザ光を照射しながら、当該半導体ウェハに対して相対的に上記レーザ光を移動させて、当該照射部分における上記マスクの除去を行うことにより行う第５態様に記載の半導体ウェハの分割方法を提供する。
【００１５】
本発明の第７態様によれば、上記レーザ光の相対的な移動は、予め準備されたマスクデータに基づいて行われる第６態様に記載の半導体ウェハの分割方法を提供する。
【００１６】
本発明の第８態様によれば、上記レーザ光の相対的な移動は、上記それぞれの半導体素子を個片に分割するための分割位置の位置情報と、上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて行われる第６態様に記載の半導体ウェハの分割方法を提供する。
【００１７】
本発明の第９態様によれば、上記不良半導体素子の表面の略中央付近を略円形状に露出させるように上記マスクを配置する第１態様から第８態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。
【００１８】
本発明の第１０態様によれば、複数の半導体素子が形成された半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するとともに、上記それぞれの半導体素子の中の不良半導体素子の表面の全部を露出させるようにマスクを配置し、
その後、上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子を除去することを特徴とする半導体ウェハの分割方法を提供する。
【００１９】
本発明の第１１態様によれば、上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて、当該不良半導体素子の表面の全部を露出させるように上記マスクの配置を行う第１０態様に記載の半導体ウェハの分割方法を提供する。
【００２０】
本発明の第１２態様によれば、上記半導体ウェハにおける上記不良半導体素子の位置情報を取得し、
当該取得された上記不良半導体素子の位置情報に基づいて上記マスクの配置を行う第１０態様に記載の半導体ウェハの分割方法を提供する。
【００２１】
本発明の第１３態様によれば、上記不良半導体素子の位置情報は、上記半導体ウェハにおける上記それぞれの半導体素子に対して行われる検査結果に基づいて作成される位置情報である第１１態様又は第１２態様に記載の半導体ウェハの分割方法を提供する。
【００２２】
本発明の第１４態様によれば、上記半導体ウェハの上記マスク配置側表面の全面を覆うようにマスクを配置し、
上記それぞれの半導体ウェハの分割位置に合わせて上記マスクの除去を行い、上記半導体ウェハの表面を露出させるとともに、上記不良半導体素子の表面の全部の上記マスクの除去を行い、上記不良半導体素子の表面の全部を露出させる第１０態様から第１３態様のいずれか１つに記載の半導体ウェハの分割方法を提供する。
【００２３】
本発明の第１５態様によれば、上記マスクの除去は、上記半導体ウェハの上記マスクにレーザ光を照射しながら、当該半導体ウェハに対して相対的に上記レーザ光を移動させて、当該照射部分における上記マスクの除去を行うことにより行う第１４態様に記載の半導体ウェハの分割方法を提供する。
【００２４】
本発明の第１６態様によれば、上記レーザ光の相対的な移動は、予め準備されたマスクデータに基づいて行われる第１５態様に記載の半導体ウェハの分割方法を提供する。
【００２５】
本発明の第１７態様によれば、上記レーザ光の相対的な移動は、上記それぞれの半導体素子を個片に分割するための分割位置の位置情報と、上記半導体ウェハにおける上記不良半導体素子の位置情報に基づいて行われる第１５態様に記載の半導体ウェハの分割方法を提供する。
【００２６】
本発明の第１８態様によれば、複数の半導体素子が形成された半導体ウェハに対して、上記それぞれの半導体素子の検査を行い、
上記検査結果に基づいて、上記半導体ウェハにおける不良半導体素子の位置情報を作成し、
上記半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置するとともに、当該マスクの配置の際に、上記不良半導体素子の位置情報に基づいて当該不良半導体素子の表面の一部を露出させるように上記マスクを配置し、
上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子の上記露出部分を除去して、当該除去部分を不良半導体素子識別用マークとして形成し、
その後、上記半導体ウェハの上記マスク配置側表面に対してアッシングを施すことにより、上記それぞれのマスクの除去を行い、個片化された上記それぞれの半導体素子を、上記不良半導体素子を識別可能に形成することを特徴とする半導体素子の製造方法を提供する。
【００２７】
本発明の第１９態様によれば、上記それぞれの半導体素子の検査の後、上記半導体ウェハの薄化処理を行い、
その後、上記薄化された半導体ウェハに対して上記マスクの配置を行う第１８態様に記載の半導体素子の製造方法を提供する。
【００２８】
本発明の第２０態様によれば、複数の半導体素子が形成された半導体ウェハに対して、上記それぞれの半導体素子の検査を行い、
上記検査結果に基づいて、上記半導体ウェハにおける不良半導体素子の位置情報を作成し、
上記半導体ウェハのマスク配置側表面において、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置するとともに、当該マスクの配置の際に、上記不良半導体素子の位置情報に基づいて当該不良半導体素子の表面の全部を露出させるように上記マスクを配置し、
上記半導体ウェハの上記マスク配置側表面よりプラズマエッチングを施し、上記画定された分割線に沿って上記それぞれの半導体素子に分割するとともに、上記不良半導体素子を除去し、
その後、上記半導体ウェハの上記マスク配置側表面に対してアッシングを施すことにより、上記それぞれのマスクの除去を行い、上記不良半導体素子が除去されかつ個片化された上記それぞれの半導体素子を形成することを特徴とする半導体素子の製造方法を提供する。
【００２９】
本発明の第２１態様によれば、上記それぞれの半導体素子の検査の後、上記半導体ウェハの薄化処理を行い、
その後、上記薄化された半導体ウェハに対して上記マスクの配置を行う第２０態様に記載の半導体素子の製造方法を提供する。
【００３０】
本発明の第２２態様によれば、複数の半導体素子が形成された半導体ウェハのマスク配置側表面の全面を覆うように配置されたマスクの部分的な除去を行うことで、上記それぞれの半導体素子を、プラズマエッチングにより個片に分割する分割線を画定するための半導体ウェハ分割用マスクを形成する装置であって、
上記マスクを露出させて、上記半導体ウェハの保持を行うウェハ保持装置と、
上記ウェハ保持装置により保持された上記半導体ウェハの上記マスクに対して、レーザ光を照射することで、当該照射部分における上記マスクの除去を行うレーザ照射装置と、
上記半導体ウェハの表面沿いの方向への上記ウェハ保持装置と上記レーザ照射装置との相対的な移動を行う移動装置と、
上記分割線の位置情報と上記それぞれの半導体素子のうちの不良半導体素子の位置情報とを有し、上記分割線の位置情報に基づいて上記レーザ照射装置及び上記移動装置の動作制御を行い、上記分割線に相当する部分における上記マスクの除去を行うとともに、上記不良半導体素子の位置情報に基づいて上記レーザ照射装置及び上記移動装置の動作制御を行い、上記不良半導体素子の表面の一部又は全部を露出させるように上記マスクの除去を行うことで、上記半導体ウェハ分割用マスクの形成を行う制御装置とを備えることを特徴とする半導体ウェハ分割用マスク形成装置を提供する。
【発明の効果】
【００３１】
本発明の上記第１態様によれば、半導体ウェハのマスク配置側表面において、それぞれの半導体素子の分割線を画定するためのマスクを配置する際に、不良半導体素子の表面の一部を露出させるように当該配置を行い、その後、プラズマエッチングを施すことで、上記分割線に沿って上記それぞれの半導体素子を個片に分割することができるとともに、上記不良半導体素子の露出部分を除去して、当該除去部分を不良半導体素子識別用マーク（バッドマーク）として形成することができる。このように半導体素子の製造工程における最終的な段階であるプラズマエッチングにより上記不良半導体素子識別用マークを形成することで、従来のインクやレジスト膜を用いたバッドマークのように、隆起部分として形成され、薄化処理により半導体ウェハの厚みのバラツキを生じさせるような事態の発生を防止することができる。
【００３２】
また、上記それぞれの半導体素子を個片に分割するための上記プラズマエッチングにより当該分割処理とともに上記バッドマークの形成を併せて行うことができることにより、効率的なバッドマークの形成を実現可能な半導体ウェハの分割方法を提供することができる。
【００３３】
従って、半導体素子の品質を低下させることなく、不良半導体素子を他の半導体素子から明確に識別することができる識別マークを効率的に形成することができ、分割された半導体素子の品質を安定させることが可能となる。
【００３４】
本発明の上記第２態様又は第３態様によれば、このような上記マスクの配置を、上記不良半導体素子の位置情報に基づいて行うことで、例えば、自動化された装置等を用いて上記バッドマークの形成と分割処理とを具体的に実現することができる。
【００３５】
本発明の上記第４態様によれば、このような上記不良半導体素子の位置情報が、上記それぞれの半導体素子に対する検査結果に基づいて作成させる位置情報であることにより、上記検査の工程により得られた情報を、上記不良半導体素子に対する上記バッドマークの形成に直接的に結び付けることができ、確実なバッドマークの形成を行うことができる。
【００３６】
本発明の上記第５態様によれば、上記マスクの形成は、上記半導体ウェハの上記マスク配置側表面の全面を覆うようにマスクを配置し、当該配置されたマスクを部分的に除去するような加工処理を施すことで行うことができる。
【００３７】
本発明の上記第６態様、第７態様、又は第８態様によれば、上記マスクの加工処理をレーザ光を用いて具体的に実現することができる。また、このような加工処理の際における上記レーザ光と上記半導体ウェハとの相対的な移動を、マスクデータや上記不良半導体素子の位置情報に基づいて行うことで、所望の位置のマスクを確実に除去することができる。
【００３８】
本発明の上記第９態様によれば、上記不良半導体素子の表面の略中央付近を略円形状に露出させるように上記マスクが配置されることで、当該不良半導体素子に隣接する上記半導体素子との間に、必ず上記マスクにより画定された分割線が位置されることとなり、上記プラズマエッチングにおける上記分割位置部分のエッチングの均一性を担保することができ、高品質な半導体素子を提供することができる。
【００３９】
本発明のその他の態様によれば、上記マスクの配置の際に、上記不良半導体素子の表面の一部を露出させる場合に代えて、全部を露出させることで、上記プラズマエッチングにより当該不良半導体素子自体を除去することができる。このように上記不良半導体素子自体を除去してしまうことで、当該不良半導体素子を他の半導体素子と誤ることを確実に防止することができる。
【００４０】
また、このようなそれぞれの態様による半導体ウェハの分割方法は、半導体素子の製造工程に中に組み込まれることで、検査工程による不良半導体素子の位置情報の取得から、バッドマークの形成とともに行われるそれぞれの半導体素子の個片への分割処理までを行うことができる半導体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【００４２】
本発明の第１の実施形態にかかる半導体ウェハの分割方法及び半導体素子の製造方法の説明を行うにあたって、まず、これらの分割方法及び製造方法において用いられる装置の構成についての説明を行う。
【００４３】
本第１実施形態の半導体ウェハの分割方法を行う半導体ウェハ分割装置の一例であるプラズマ処理装置１０１の構成を模式的に示す模式構成図を図１に示す。このプラズマ処理装置１０１は、複数の半導体素子が形成された半導体ウェハに対して、プラズマエッチングを施すことにより、それぞれの半導体素子の個片への分割処理（プラズマダイシング処理）を行う装置である。まず、このプラズマ処理装置１０１の概略構成について図１を用いて以下に説明する。
【００４４】
図１に示すように、プラズマ処理装置１０１は、半導体ウェハ１に対してプラズマ処理を行うための密閉された空間である処理室１２をその内部に形成する真空チャンバ１１を備えている。この真空チャンバ１１の内部には、下部電極１３と上部電極１４とが互いに対向して平行に配置されている。また、下部電極１３の図示上面には、略円盤状の半導体ウェハ１を載置可能な載置面１３ａが形成されており、この載置面１３ａには、半導体ウェハ１が絶縁リング１８によりその周囲全体が囲まれた状態にて載置されるようになっている。また、この載置面１３ａは、真空吸引又は静電吸引によって当該載置された半導体ウェハ１を解除可能に吸引保持する機能を有している。下部電極１３は、絶縁体１２ａを介して処理室１２内に配置されており、下部電極１３と処理室１２とは絶縁体１２ａにより電気的に絶縁されている。
【００４５】
また、上部電極１４には、この上部電極１４と下部電極１３との間に形成された空間（放電空間）内にプラズマ発生用ガスを供給するための通路であるガス供給孔１４ａが上部電極１４の内部を貫通するように形成されている。また、上部電極１４において、真空チャンバ１１の外部に連通するように形成されたガス供給孔１４ａの一端は、真空チャンバ１１の外部に備えられたプラズマ発生用ガス供給部１７と接続されており、プラズマ発生用ガス供給部１７より例えばフッ素系のプラズマ発生用ガスをガス供給孔１４ａを通して処理室１２内の供給することが可能となっている。なお、プラズマ発生用ガス供給部１７とガス供給孔１４ａの上記一端との間のガス供給用通路の途中には、当該供給されるガス流量を所望の流量に調整するガス流量調整部の一例である流量調整バルブ１６が備えられている。さらに、上部電極１４の図示下面には多孔質プレート１５が装備されており、ガス供給孔１４ａを通じて供給されたプラズマ発生用ガスが、この多孔質プレート１５を介して、下部電極１３の載置面１３ａに載置された半導体ウェハ１に対して均一に吹き付けるように、処理室１２内に供給することが可能となっている。
【００４６】
また、プラズマ処理装置１０１には、処理室１２内を排気することで、処理室１２内を所望の圧力に減圧する（すなわち真空化する）真空排気装置の一例である排気ポンプ１９が備えられている。また、下部電極１３には高周波電源部２０が電気的に接続されており、高周波電源部２０により下部電極１３に高周波電圧を印加することが可能となっている。
【００４７】
このような構成のプラズマ処理装置１０１においては、下部電極１３の載置面１３ａに半導体ウェハ１を載置して真空チャンバ１１を密閉した後、排気ポンプ１９により処理室１２内を排気して真空化するとともに、プラズマ発生用ガス供給部１７より所定の量のプラズマ発生用ガスを処理室１２内に供給した状態で、高周波電源部２０を駆動して下部電極１３に高周波電圧を印加することにより、上部電極１４と下部電極１３との間の放電空間にフッ素系のプラズマを発生させることができる。このように発生されたプラズマを半導体ウェハ１の表面に対して照射することにより、当該照射された表面をエッチング（すなわち、プラズマエッチング）することができる。なお、プラズマ処理装置１０１においては、下部電極１３の内部に冷媒を循環させることで、下部電極１３の載置面１３ａを通して載置されている半導体ウェハ１を冷却する冷却ユニット２１が備えられている。このように冷却ユニット２１が備えられていることにより、プラズマ処理の際に発生した熱により半導体ウェハ１が所定温度以上に昇温することを防止することが可能となっている。
【００４８】
次に、このようなプラズマ処理装置１０１によるプラズマダイシング処理の際に、半導体ウェハ１の表面に配置されるマスク層を、それぞれの半導体素子の分割位置に沿ってレーザ光を用いて加工することで分割線を形成する半導体ウェハ分割用マスク形成装置の一例であるレーザ加工装置１０２の構成についての説明を、図２の模式構成図を用いて以下に行う。
【００４９】
図２に示すように、レーザ加工装置１０２は、マスク層５が形成された半導体ウェハ１をこのマスク層５を露出させた状態で解除可能に保持するウェハ保持部４０（ウェハ保持装置）を備えている。ウェハ保持部４０の上方には、レーザ照射部３９およびカメラ３８が装備された移動ヘッド３７が備えられており、さらに、ウェハ保持部４０に保持された状態の半導体ウェハ１の表面沿いの方向に、ウェハ保持部４０に対して相対的に移動ヘッド３７を移動させる移動装置３５が備えられている。このように移動装置３５が移動ヘッド３７の移動を行うことで、移動ヘッド３７に装備されたレーザ照射部３９及びカメラ３８のウェハ保持部４０に対する相対的な移動を行うことが可能となっている。また、レーザ照射部３９はレーザ発生部３６によって発生されたレーザ光を下方に配置された半導体ウェハ１に対して照射することが可能となっている。なお、本第１実施形態においては、レーザ照射部３９とレーザ発生部３６とによりレーザ照射装置が構成されている。
【００５０】
カメラ３８は赤外線カメラであり、下方に配置された半導体ウェハ１を赤外光により撮像する。このとき、マスク層５を透視して半導体ウェハ１の回路形成面の回路パターンや認識マークなどを撮像することができる。そして、この撮像結果を制御装置の一例であるレーザ加工制御ユニット３０が備える認識部３４に入力させて、認識部３４にて認識処理することにより、半導体ウェハ１の位置や回路パターンの配列を検出できるようになっている。
【００５１】
また、レーザ加工制御ユニット３０は、レーザ発生部３６によるレーザ発生動作の制御、移動装置３５による移動動作の制御、及び認識部３４による認識処理の制御を行う制御部３３と、この制御部３３による制御の操作指令を行う操作・入力部３１と、制御部３３による制御の際に参照されるデータ類を記憶保持するワークデータ記憶部３２とを備えている。ワークデータ記憶部３２には、半導体ウェハ１のそれぞれの半導体素子の分割位置（分割線あるいはダイシングライン）に関するデータや、分割位置に形成される分割線の幅（ダイシング幅）、すなわち、当該分割位置に沿って除去されるマスク層の除去幅に関するデータが記憶されている。ワークデータ記憶部３２へのデータ書き込みは、操作・入力部３１によって行うことが可能となっている。
【００５２】
このような構成を有するレーザ加工装置１０２において、半導体ウェハ１を対象としたレーザ加工を実行する際には、制御部３３は、認識部３４によって検出された半導体ウェハ１の実際の位置と、ワークデータ記憶部３２に記憶された分割位置を示すデータに基づき、移動装置３５を制御する。これにより、移動装置３５はレーザ照射部３９を半導体ウェハ１の上面において分割位置に沿って移動させることができる。さらに制御部３３が分割線の幅に関するデータに基づいてレーザ発生部３６を制御することにより、レーザ照射部３９から分割線の幅に応じた除去幅でマスク層５を除去するのに適切な出力のレーザ光を照射することができる。そしてこのようなレーザ加工を行うことにより、半導体ウェハ１表面のマスク層５において半導体素子相互を個片に区分する分割線に相当する部分のみが除去されたマスクパターンを形成することができる。
【００５３】
次に、このような構成のレーザ加工装置１０２及びプラズマ処理装置１０１を用いて行われる半導体ウェハ１の分割処理を含むそれぞれの半導体素子の一連の製造工程について、以下に説明する。当該説明にあたって、この半導体素子の製造工程の手順を示すフローチャートを図３に示し、さらにこの製造工程の手順を説明するための模式説明図を図４（Ａ）〜（Ｄ）及び図５（Ａ）〜（Ｆ）に示す。
【００５４】
まず、図３のフローチャートのステップＳ１において、図４（Ａ）に示すように半導体ウェハ１における第１の表面である回路形成面１ａに対して、成膜、露光、エッチング等の処理を施すことにより、半導体素子となる複数の回路形成部２の形成を行う（半導体素子形成工程）。さらに、それぞれの回路形成部２には、回路形成面１ａから露出するように導電性材料により複数の外部接続用電極３が形成される。
【００５５】
次に、このようにそれぞれの回路形成部２及び外部接続用電極３が形成された半導体ウェハ１は、その形成状態に不良箇所がないかどうかを判断するために、それぞれの回路形成部２及び外部接続用電極３の形成状態の検査が行われる（半導体素子検査工程、ステップＳ２）。この検査においては、主に回路形成部２や外部接続用電極３の電気的特性に不良がないかどうかの検査が行われる。この検査の結果に基づいて、各々の回路形成部２毎に良否判定が行われ、不良と判断された回路形成部２に対しては、半導体ウェハ１におけるその位置情報が作成されて、当該位置情報が記憶保持される。このような位置情報の記憶保持は、上記検査を行う検査装置が備える記憶装置であっても良いし、半導体素子の製造工程全体の管理を行う管理システム等が備える記憶装置であってもよい。当該位置情報が以降に行われる工程において利用可能に記憶保持されていればよく、記憶形態の種別は様々な形態を取り得る。また、上記不良と判断された回路形成部２の位置情報が作成・保持される場合のみに限られず、逆に良好であると判断された回路形成部２の位置情報を作成・保持することで、良好な回路形成部２と不良な回路形成部２とを区別可能とするような場合であってもよい。
【００５６】
次に、図４（Ｂ）に示すように、上記検査工程が完了した半導体ウェハ１が以降において行われるそれぞれの処理の際に回路形成面１ａが損傷を受けることがないように、回路形成面１ａに保護シート４が粘着剤を介して剥離可能に貼着される（保護シート貼り付け工程、ステップＳ３）。なお、この保護シート４は、回路形成面１ａの全面を覆いかつ半導体ウェハ１の端部から外側にはみ出すことがないように半導体ウェハ１の外形形状と略同じ形状に整形したものが用いられる。このような形状の保護シート４が用いられることにより、その後の処理、例えばプラズマ処理において、半導体ウェハ１からはみ出した保護シート４がプラズマによって焼損するというダメージの発生を防止することができる。
【００５７】
次に、図３のステップＳ４１において、半導体ウェハ１の厚みの薄化を行う研磨工程が行われる。具体的には、図４（Ｃ）に示すように、半導体ウェハ１の回路形成面１ａを図示下側として、保護シート４を介して半導体ウェハ１を研磨装置の保持テーブル４２上に載置するとともに、その載置位置を保持させる。この状態において、半導体ウェハ１の回路形成面１ａの反対側の表面である被処理面１ｂ（第２の表面、あるいは、以降の工程においてマスクが配置されるマスク配置側表面）に対して、研削ホイール４１を用いて研磨が行われる。研削ホイール４１の図示下面には研削用砥石が固着されており、この砥石を半導体ウェハ１の被処理面１ｂに接触させながらその表面沿いに回転させることで、被処理面１ｂの研削が行われる。このような研磨処理により、半導体ウェハ１は１００μｍ以下程度の厚み、例えば、本第１実施形態では厚みが５０μｍとなるように薄化が行われる。
【００５８】
このように研磨工程が施された半導体ウェハ１の被処理面１ｂの表面近傍には、研削ホイール４１による研磨によって付与された応力が残留するダメージ層が形成されることとなる。このようなダメージ層が形成された半導体素子に残留することは、半導体素子の抗折強度を低下させることとなり、その品質の低下を招くこととなる。このような半導体素子の品質の低下を防止するために、図４（Ｄ）に示すように、半導体ウェハ１の被処理面１ｂに形成されたダメージ層の除去を行う（ダメージ層除去工程、ステップＳ４２）。例えば、図４（Ｄ）に示すように、半導体ウェハ１の被処理面１ｂに形成されたダメージ層に、エッチング溶液（硫酸、硝酸、リン酸、フッ酸等）５１を接触させることで、当該ダメージ層を化学反応によりその除去が行われる（ウェットエッチング処理）。なお、ダメージ層の除去処理としてこのようにウェットエッチング処理が用いられるような場合に代えて、被処理面１ｂに対してプラズマエッチングを行うことにより、当該ダメージ層の除去が行われるような場合（プラズマエッチング処理）であってもよく、あるいは、被処理面１ｂに対してポリッシング処理を行うことで当該ダメージ層の除去が行われるような場合であってもよい。また、ステップＳ４１の研磨工程とステップＳ４２のダメージ層除去工程Ｓ４２とを合わせた工程が、ステップＳ４の薄化工程となっている。
【００５９】
このような薄化工程が施された後、図５（Ａ）に示すように、半導体ウェハ１の被処理面１ｂにマスク層５が形成される（マスク層形成工程、ステップＳ５１）。マスク層５は、後述するプラズマダイシング工程において用いられるマスクパターンを形成するためのものであり、フッ素系ガスを用いたプラズマに対して耐性を有する材質、例えばアルミニウムや樹脂で形成される。
【００６０】
アルミニウムを用いる場合には、蒸着処理によってアルミニウム薄膜を被処理面１ｂに形成する方法や、箔状のアルミニウム薄膜を貼り付ける方法などが用いられる。また、樹脂を使用する場合には、膜状に形成された樹脂を貼り付ける方法や、液状の樹脂をスピンコートなどの方法で被処理面１ｂ上に塗布する方法などを用いることができる。
【００６１】
次に、図５（Ｂ）に示すように、レーザ加工によるマスク層５の部分的な除去が行われる（マスク層部分除去工程、ステップＳ５２）。具体的には、図２に示すレーザ加工装置１０２において、被処理面１ｂにマスク層５が形成された半導体ウェハ１を、回路形成面１ａに貼着されている保護シート４を介してウェハ保持部４０に載置し、その載置位置の保持を行う。その後、移動装置３５によりカメラ３８を半導体ウェハ１の表面沿いに移動させながら、半導体ウェハ１の回路パターンの画像を取得する。この取得された画像の認識処理を認識部３４にて行うことで、半導体ウェハ１の実際の位置の認識を行う。制御部３３は、当該認識処理の結果とワークデータ記憶部３２に保持されている分割位置の位置データとに基づいて移動装置３５の制御を行い、半導体ウェハ１の分割位置に沿ってレーザ照射部３９を移動させる。このレーザ照射部３９の移動とともに、制御部３３は分割線の幅に関するデータに基づいてレーザ発生部３６の制御を行い、当該幅に応じた除去幅でマスク層５を除去するのに適切な出力のレーザ光の照射を行う。このようなレーザ光３９ａの照射を行うことで、図５（Ｂ）に示すようにそれぞれの半導体素子の分割位置において、マスク層５が部分的に除去された分割線用マスク除去部５ａが形成される。
【００６２】
一方、レーザ加工装置１０２のワークデータ記憶部３２においては、既に行われた半導体素子検査工程（ステップＳ２）の検査結果に基づいて作成された不良の回路形成部２の位置情報、すなわち不良半導体素子の位置情報が、操作・入力部３１を通して入力されている。このような位置情報の入力は、無線通信手段、有線通信手段、あるいは、記憶媒体を介して行うことができる。分割位置に沿ったマスク層５の除去加工の際に、制御部３３はワークデータ記憶部３２に保持されている不良半導体素子の位置情報に基づいて、移動装置３５、レーザ発生部３６、及びレーザ照射部３９の制御を行って、不良半導体素子の被処理面１ｂに配置されたマスク層５に対してレーザ光３９ａの照射を行い、当該不良半導体素子の被処理面１ｂの一部を露出させるようにマスク層５の部分的な除去を行う。
【００６３】
具体的には、図５（Ｂ）に示す半導体ウェハ１において、図示左端に配置されている半導体素子が不良半導体素子である場合には、当該不良半導体素子の被処理面１ｂの略中央付近を略円形状に露出させるようにして、マスク層５の部分的な除去を行う。このように部分的にマスク層５が除去された部分が、以降のプラズマダイシング工程においてバッドマーク（不良半導体素子識別用マーク）が形成されるバッドマーク用マスク除去部５ｂとなっている。半導体ウェハ１において複数の不良半導体素子が存在するような場合にあっては、全ての不良半導体素子に対して、その表面を部分的に露出させるようにマスク層５の部分的な除去が行われる。
【００６４】
これに対して不良ではなく良好であると判断されたそれぞれの半導体素子に対しては、このようなマスク層５の部分的な除去は行われない。なお、図５（Ｂ）において、分割用マスク除去部５ａとバッドマーク用マスク除去部５ｂとに相当する部分が除去されて残存しているマスク層５の部分が、マスク５ｃとなっており、このマスク５ｃが配置されている部分（表面）は、以降において行われるプラズマダイシングの際にエッチングが施されない部分となる。
【００６５】
また、半導体素子検査工程においては、半導体素子（回路形成部２）の検査は回路形成面１ａ側から行われることとなるのに対して、レーザ加工装置１０２においては、半導体ウェハ１の被処理面１ｂ側に配置されたマスク層５の加工が行われることとなる。従って、検査工程において作成・取得された不良半導体素子の位置情報は、レーザ加工においては当該情報を表裏反転させた状態で取り扱われる。また、このような不良半導体素子の位置情報と分割線のデータとを合わせて、マスクパターン形成のためのマスクデータということもできる。
【００６６】
このようにステップＳ５１のマスク層形成工程とステップＳ５２のマスク層部分除去工程とを合わせた工程であるマスクパターン形成工程（Ｓ５）を行うことで、例えば、図６の半導体ウェハ１の模式斜視図に示すようなマスクパターン５ｄが形成される。このようなマスクパターン５ｄは、分割線用マスク除去部５ａ、バッドマーク用マスク除去部５ｂ、及びマスク５ｃにより構成されており、図６に示す半導体ウェハ１において、３個の不良半導体素子が存在している。なお、半導体ウェハ１の外周部分において、半導体素子が形成されない部分のマスク層５も除去される場合について図６に図示するが、このような場合に限定されるものではなく、例えば、当該部分のマスク層５の除去が行われないような場合であってもよい。
【００６７】
次に、このようにマスクパターン５ｄが形成された半導体ウェハ１に対してプラズマエッチングを行うことにより、それぞれの半導体素子の個片への分割処理を行う（プラズマダイシング工程、ステップＳ６）。
【００６８】
具体的には、図１に示すプラズマ処理装置１０１において、下部電極１３の載置面１３ａに、マスクパターン５ｄが形成された被処理面１ｂを上面として、保護シート４を介して半導体ウェハ１を載置する。その後、真空チャンバ１１を密閉し、排気ポンプ１９を駆動して処理室１２内を真空化（例えば、約１００Ｐａ）するとともに、プラズマ発生用ガス供給部１７より流量調整バルブ１６にて調整された流量のガスを、ガス供給孔１４ａ及び多孔質プレート１５を通して処理室１２内に供給する。このような状態にて高周波電源部２０により下部電極１３に高周波電圧を印加することで、上部電極１４と下部電極１３との間の放電空間にプラズマを発生させることができる。
【００６９】
図５（Ｃ）に示すように、当該放電空間にて発生されたプラズマ６１は、下部電極１３の載置面１３ａに載置された状態の半導体ウェハ１の被処理面１ｂに形成されたマスクパターン５ｄに対して照射される。このようなプラズマ６１の照射により、マスク５ｃが配置されていない露出表面である分割線用マスク除去部５ａとバッドマーク用マスク除去部５ｂに相当する被処理面１ｂの表面に対してプラズマ６１が照射される。このようにプラズマが照射されることで、被処理面１ｂの露出表面に対してエッチングが施されることとなる。
【００７０】
半導体ウェハ１の被処理面１ｂの露出表面に対してプラズマエッチングが施されることにより、当該露出表面に相当する部分の半導体ウェハ１の厚みが薄化され、最終的には当該部分が除去される。これにより、図５（Ｄ）に示すように、半導体ウェハ１は、分割線１ｃに沿ってそれぞれの半導体素子１ｄの個片に分割されるとともに、バッドマーク用マスク除去部５ｂに沿って、不良半導体素子１ｆの中央付近に略円形状の貫通孔がバッドマーク１ｅとして形成される。
【００７１】
その後、図５（Ｅ）に示すように、分割されたそれぞれの半導体素子１ｄ及び不良半導体素子１ｆの被処理面１ｂに残存しているマスク５ｃを、例えばアッシング処理を施すことで除去する（マスク層除去工程、ステップＳ７）。このマスク層除去工程が施された半導体ウェハ１の模式斜視図を図７に示す。図７に示すように、それぞれの半導体素子１ｄと不良半導体素子１ｆは個片に分割されており、さらにそれぞれの不良半導体素子１ｆの中央近傍には略円形状の貫通孔として形成されたバッドマーク１ｅが形成されている。
【００７２】
その後、図５（Ｆ）に示すように、半導体ウェハ１の被処理面１ｂに粘着シート（ダイボンディングシート）６を貼り付ける（ダイボンディングシート貼付け工程、ステップＳ８）とともに、半導体ウェハ１の回路形成面１ａを保護していた保護シート４が剥離される。ここでこの粘着シート６は、半導体ウェハ１よりも大きなサイズを有しており、さらにその周囲に図示しないウェハリング（治具）によって固定されており、このウェハリングを把持することで半導体ウェハ１のハンドリングを行うことが可能となっている。以上で半導体素子の製造工程が完了する。
【００７３】
このように粘着シート６に貼着された状態のそれぞれの半導体素子１ｄの回路形成面１ａを、例えば吸着ノズルにて吸着保持し、その状態で吸着ノズルを上昇させることで、吸着保持された半導体素子１ｄを粘着シート６から剥離して取り出すことができる。このような吸着ノズルによる吸着取り出しの際には、半導体素子１ｄの回路形成面１ａの画像を撮像装置により取得して当該画像を認識処理することで、取り出されるべき半導体素子１ｄの特定が行われることとなる。図５（Ｆ）に示すように、不良半導体素子１ｆには、バッドマーク１ｅとして円形状の貫通孔が形成されているため、その回路形成面１ａにおける光の反射率が、その他の半導体素子１ｄとは大きく異なることとなり、上述のような認識処理の際に不良半導体素子１ｆを他の半導体素子１ｄから明確に区別することができる。従って、このような半導体素子１ｄの取り出しの際に、不良半導体素子１ｆが誤って取り出されることを確実に防止することができる。
【００７４】
また、上記吸着ノズルによる半導体素子１ｄの吸着保持は、回路形成面１ａの略中央付近を吸着保持することにより行われるが、不良半導体素子１ｆには、バッドマーク１ｅとして略円形状の貫通孔が形成されていることにより、吸着ノズルによる回路形成面１ａの吸着保持をその構造的にも防止することが可能となっている。
【００７５】
また、このような不良半導体素子１ｆに形成されたバッドマーク１ｅは、作業者によっても明確に視認することができ、不良半導体素子１ｆを他の半導体素子１ｄから明確に識別することができる。
【００７６】
このような不良半導体素子１ｆに形成されるバッドマーク１ｅの大きさ（すなわち、バッドマーク用マスク除去部５ｂの大きさ）は、半導体素子（あるいは不良半導体素子）の大きさ（平面的なサイズ）に依存して決定され、例えば、当該半導体素子の大きさの１０％から４０％程度の範囲内の大きさとして決定されることが好ましい。特に、このようなバッドマーク１ｅの大きさは、ダイボンディング装置等において、分割処理が行われて粘着シート６に貼着された状態の半導体ウェハ１から、一の半導体素子１ｄを吸着取り出しする際に、当該半導体素子１ｄにバッドマーク１ｅが形成されているかどうかを視覚認識装置により確実に認識できるような大きさ以上とすることが好ましい。
【００７７】
また、このような不良半導体素子１ｆを他の半導体素子１ｄから明確に識別するためのバッドマーク１ｅの形成は、マスクパターンの形成工程において分割線を画定するための分割線用マスク除去部５ａとともに形成されるバッドマーク用マスク除去部５ｂを用いてプラズマダイシングが行われることで行うことができる。従って、このようなバッドマーク１ｅの形成のために特別に新たな工程を行う必要もなく、効率的にバッドマーク１ｅの形成を行うことができる。
【００７８】
また、従来のバッドマークのようにインクやレジスト層を用いて隆起部分として形成されるのではなく、略円形状の貫通孔として形成され、さらにバッドマーク１ｅの形成は半導体ウェハ１の薄化処理が行われた後に行われるため、当該薄化処理により半導体ウェハ１の表面に凹部等が形成されることを確実に防止することができ、高品質の半導体素子を製造することができる。なお、それぞれの半導体素子の回路形成面１ａに形成されるそれぞれの外部接続用電極３の大きさ及びその隆起高さは、インクやレジスト層を用いて形成される従来のバッドマークの隆起部分の大きさや隆起高さに比して、十分に小さい（例えば１／５〜１／１０程度）ことより、これらの外部接続用電極部３が形成されることによる回路形成面１ａの凹凸は、回路形成面１ａに貼着される保護シート４により十分に吸収することができ、上記薄化処理の際に影響が生じることはない。
【００７９】
また、このように不良半導体素子１ｆの被処理面１ｂの中央付近に略円形状の貫通孔としてバッドマーク用マスク除去部５ｂを形成することにより、この不良半導体素子１ｆと隣接する半導体素子１ｄとの間には分割線用マスク除去部５ａを形成することができる。このようにバッドマーク用マスク除去部５ａの形成にも拘わらず、半導体ウェハ１において隣接する全ての半導体素子間に分割線用マスク除去部５ａが形成された状態で、プラズマエッチングが施されることにより、エッチング状態を略均一に保つことができる。従って、隣接する半導体素子が不良半導体素子であるかどうかに拘わらず、均一な条件でプラズマダイシングを行うことができ、高品質な半導体素子を製造することができる。
【００８０】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の第２の実施形態にかかる半導体素子の製造方法の手順の一部を示す模式説明図を図８（Ａ）〜（Ｆ）に示す。本第２実施形態の半導体素子の製造方法は、上記第１実施形態の製造方法の手順を示す図３のフローチャートと同様な手順で行われるものであるが、バッドマークの形成を伴わず、不良半導体素子自体をプラズマダイシングの際にエッチングにより除去してしまう点において上記第１実施形態と異なる。以下、この異なる点についてのみ説明を行う。
【００８１】
まず、図８（Ａ）に示すように、薄化処理が施され、ダメージ層の除去が行われた半導体ウェハ１の被処理面１ｂにマスク層５の形成を行う。その後、レーザ加工装置１０２において、形成されたマスク層５のレーザ光３９ａによる加工を行い、分割位置に沿って分割線用マスク除去部５ａを形成する。このとき、不良半導体素子の位置情報に基づいて、不良半導体素子の被処理面１ｂに配置されているマスク層５を全て除去するように、レーザ光３９ａによる加工を行う。具体的には、図８（Ｂ）に示すように、不良半導体素子の位置情報に基づいて、図示左端に配置される回路形成部２が不良であると判断されるような場合には、この半導体素子の被処理面１ｂの全面に配置されているマスク層５の除去をレーザ光３９ａの照射により行い、当該表面全体を露出させた状態とする。
【００８２】
その後、図８（Ｃ）に示すように、プラズマ処理装置１０１において、マスクパターン５ｄが形成された半導体ウェハ１に対するプラズマエッチングを施す。これにより、分割線用マスク除去部５ａが形成された被処理面１ｂと不良半導体素子における被処理面１ｂとにプラズマ６１が照射されて、エッチングが施されることとなる。その結果、図８（Ｄ）に示すように、半導体ウェハ１において、それぞれの半導体素子１ｄを個片に分割するとともに、不良半導体素子自体を除去して消滅させる。
【００８３】
その後、図８（Ｅ）に示すようにマスク層除去工程を行い、さらに、図８（Ｆ）に示すようにダイボンディングシート貼り付け工程を行うことで、半導体素子の製造工程が完了する。
【００８４】
このような半導体ウェハ１においては、不良半導体素子が完全に除去されて消滅されているため、図８（Ｆ）に示すように、最終的に製造されたそれぞれの半導体素子１ｄの中には不良半導体素子自体が含まれないこととなる。従って、その後に行われる半導体素子１ｄの取り出し等の際に、不良半導体素子が誤って取り出されることを完全に防止することができる。
【００８５】
なお、上記それぞれの実施形態においては、半導体素子検査工程において作成・取得された不良半導体素子の位置情報に基づいて、半導体ウェハ１に形成されたマスク層５のレーザ光による加工を行うような場合について説明したが、本発明はこのような場合についてのみ限定されるものではない。
【００８６】
このような場合に代えて、不良半導体素子の位置情報に基づいて既に作成されたマスクパターンを構成するマスクを、半導体ウェハ１の被処理面１ｂに配置させることで、不良半導体素子の表面の一部又は全部を露出させるような場合であってもよい。
【００８７】
また、半導体素子の製造工程における検査工程が、マスク形成工程以降の工程とは別に行われるような場合にあっては、不良半導体素子の位置情報と分割線の情報とを合わせて作成されたマスクデータをレーザ加工装置１０２に入力して、当該マスクデータによりマスク層５の加工が行われるような場合であってもよい。
【００８８】
すなわち、プラズマダイシングに用いられるマスクパターンにおいて、不良半導体素子の表面が露出（一部又は全部）されるようにマスクが配置されていれば、不良半導体素子にバッドマークを形成するか、あるいは不良半導体素子自体を消滅させることができ、そのための手法としては様々な形態を取り得る。
【００８９】
また、バッドマーク用マスク除去部５ｂは、上記第１実施形態のように略円形状の貫通孔として形成されるような場合のみに限られるものではなく、例えば、多角形形状や楕円形状の貫通孔として形成されるような場合であってもよい。さらに１個の不良半導体素子１ｆに対して複数個のバッドマーク用マスク除去部５ｂが形成されるような場合であってもよい。さらに、図６における半導体ウェハ１の最端部に不良半導体素子１ｆが配置されるような場合にあっては、バッドマーク用マスク除去部が当該不良半導体素子１ｆの略中心付近に形成されるような場合に代えて、半導体素子１ｄが隣接配置されていない端部側を除去するようにしてバッドマーク用マスク除去部が形成されるような場合であってもよい。このような場合であっても、隣接する半導体素子１ｄとの間には分割線用マスク除去部５ａを形成することができ、エッチングの均一性を担保できるからである。
【００９０】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態にかかる半導体素子の製造工程で用いられるプラズマ処理装置の模式構成図である。
【図２】上記第１実施形態の半導体素子製造工程で用いられるレーザ加工装置の模式構成図である。
【図３】上記第１実施形態の半導体素子製造工程の手順を示すフローチャートである。
【図４】図３のフローチャートの各工程を説明するための模式説明図であり、（Ａ）は半導体素子が形成された状態の半導体ウェハを示す図であり、（Ｂ）は保護シート貼り付け工程により保護シートが貼り付けられた状態の半導体ウェハを示す図であり、（Ｃ）は研磨工程が行われている状態の半導体ウェハを示す図であり、（Ｄ）はダメージ層除去工程が行われている状態の半導体ウェハを示す図である。
【図５】図３のフローチャートの各工程を説明するための模式説明図であり、（Ａ）はマスク層形成工程によりマスク層が形成された状態の半導体ウェハを示す図であり、（Ｂ）はマスク層部分除去工程により分割線用マスク除去部とバッドマーク用マスク除去部が形成されている状態の半導体ウェハを示す図であり、（Ｃ）はプラズマダイシング工程によりエッチングが行われている状態の半導体ウェハを示す図であり、（Ｄ）はそれぞれの半導体素子の個片に分割された状態の半導体ウェハを示す図であり、（Ｅ）はマスク層除去工程によりマスクが除去された状態の半導体ウェハを示す図であり、（Ｆ）はダイボンディングシートが貼着された状態の半導体ウェハを示す図である。
【図６】マスクパターンが形成された状態の半導体ウェハを示す模式斜視図である。
【図７】プラズマダイシング後、マスクの除去が行われた状態の半導体ウェハを示す模式斜視図である。
【図８】本発明の第２実施形態にかかる半導体素子の製造工程の一部を説明するための模式説明図であり、（Ａ）はマスク層形成工程によりマスク層が形成された状態の半導体ウェハを示す図であり、（Ｂ）はマスク層部分除去工程によりマスク層が部分的に除去されている状態の半導体ウェハを示す図であり、（Ｃ）はプラズマダイシング工程によりエッチングが行われている状態の半導体ウェハを示す図であり、（Ｄ）はそれぞれの半導体素子の個片に分割された状態の半導体ウェハを示す図であり、（Ｅ）はマスク層除去工程によりマスクが除去された状態の半導体ウェハを示す図であり、（Ｆ）はダイボンディングシートが貼着された状態の半導体ウェハを示す図である。
【符号の説明】
【００９２】
１  半導体ウェハ
１ａ  回路形成面
１ｂ  被処理面
１ｃ  分割線
１ｄ  半導体素子
１ｅ  バッドマーク
１ｆ  不良半導体素子
２  回路形成部
３  外部接続用電極
４  保護シート
５  マスク層
５ａ  分割線用マスク除去部
５ｂ  バッドマーク用マスク除去部
５ｃ  マスク
５ｄ  マスクパターン
６  粘着シート
１０１  プラズマ処理装置
１０２  レーザ加工装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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