(57)【要約】【課題】シフトレジスタ回路、ラッチ回路を構成するトランジスタの数の増加により、駆動回路のレイアウト面積の増大、及びトランジスタ数の増加に伴いトランジスタのばらつきに起因する歩留りの悪化といった問題を課題とする。【解決手段】本発明においては、従来、Ｄフリップフロップ内でトランジスタ数が８つを占めている２つのクロックドインバータの代わりに、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの２つを用いてトランジスタ数を削減する。【選択図】図１
2006191542.tif 000002
【特許請求の範囲】
【請求項１】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成されており、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項２】
請求項１において、前記タイミング制御信号はラッチ信号であり、前記反転タイミング制御信号は反転ラッチ信号であることを特徴とする半導体回路。
【請求項３】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成されており、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項４】
請求項３において、前記タイミング制御信号はクロック信号であり、前記反転タイミング制御信号は反転クロック信号であることを特徴とする半導体回路。
【請求項５】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成されており、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、
前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、
前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項６】
第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成されており、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、
前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、
前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする半導体回路。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されることを特徴とする半導体回路。
【請求項８】
請求項１乃至請求項６のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されることを特徴とする半導体回路。
【請求項９】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路及びラッチ回路、並びに前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１０】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１１】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数有し、
前記半導体回路は、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、
前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、
前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１２】
ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、
前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、
前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする表示装置。
【請求項１３】
請求項９乃至請求項１２のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されることを特徴とする表示装置。
【請求項１４】
請求項９乃至請求項１２のいずれか一項に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されることを特徴とする表示装置。
【請求項１５】
請求項９乃至請求項１４のいずれか一項に記載の表示装置は、液晶またはＥＬ素子を用いたものであることを特徴とする表示装置。
【請求項１６】
ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路及びラッチ回路、並びに前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする電子機器。
【請求項１７】
ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、
前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されていることを特徴とする電子機器。
【請求項１８】
ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、
前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、
前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする電子機器。
【請求項１９】
ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、
前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、
前記ゲートドライバは、シフトレジスタ回路を含み、
前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数有し、
前記半導体回路は、
第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、
前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、
前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、
前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、
前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、
クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、
反転クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、
前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、
前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、
前記クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、
前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、
前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されていることを特徴とする電子機器。
【請求項２０】
請求項１６乃至請求項１９のいずれか一項に記載の表示パネルは、液晶またはＥＬ素子を用いたものであることを特徴とする電子機器。
【請求項２１】
請求項１６乃至請求項２０のいずれか一項に記載の電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍、画像再生装置であることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。特に、トランジスタを用いて構成される半導体回路に関する。また、半導体回路を具備する表示装置、及び当該表示装置を具備する電子機器に関する。
【０００２】
なお、ここでいう半導体回路とは、半導体特性を利用することで機能しうる回路全般を指すものとする。
【背景技術】
【０００３】
表示装置の駆動回路において、トランジスタの動作タイミングを制御する信号を入力する半導体回路は、様々な半導体装置に用いられている。
【０００４】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、電子機器は全て半導体装置である。
【０００５】
図２３にシフトレジスタ回路、ラッチ回路を構成する従来の半導体回路の構成例を示す（例えば特許文献１を参照）。この図２３に示す半導体回路は、第１のクロックドインバータＣＫＩＮＶ１と、第２のクロックドインバータＣＫＩＮＶ２と、インバータ回路ＩＮＶとによって構成されている。
【０００６】
第１のクロックドインバータＣＫＩＮＶ１の入力端子には、外部から入力信号ＩＮが入力されており、ＣＫＩＮＶ１の出力端子は、インバータＩＮＶの入力端子、及び第２のクロックドインバータＣＫＩＮＶ２の出力端子に接続されている。第２のクロックドインバータＣＫＩＮＶ２の入力端子は、インバータＩＮＶの出力端子に接続されている。
【０００７】
入力端子に入力信号ＩＮが入力されると、第１のクロックドインバータＣＫＩＮＶ１及び第２のクロックドインバータＣＫＩＮＶ２それぞれに入力される、タイミング制御信号ＴＰ及びその極性が反転した反転タイミング制御信号ＴＰＢに同期して、出力端子から出力信号ＯＵＴ１が出力される。
【０００８】
図２４において、図２３で示した構成の半導体回路を構成する第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２及びインバータ回路ＩＮＶをそれぞれトランジスタで表記した回路図を示す。図２４に示す半導体回路を構成するトランジスタは第１のクロックドインバータＣＫＩＮＶ１で４つ、第２のクロックドインバータＣＫＩＮＶ２で４つ、インバータＩＮＶで２つの計１０個となる
【０００９】
駆動回路のシフトレジスタ回路、ラッチ回路においては、図２４の半導体回路が複数段設けられ、入力信号の半周期分シフトした信号を出力したり、入力された信号の保持、取り込みを行う。
【特許文献１】特開平８−１６１８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のシフトレジスタ回路、ラッチ回路を構成する図２３、図２４の半導体回路の構成は、クロックドインバータ２つ及びインバータ１つを使用して形成され、トランジスタの総数は図２４に示すように計１０個となる。
【００１１】
上述の半導体回路は、複数段を用いてシフトレジスタ回路、ラッチ回路を構成するため、シフトレジスタ回路及びラッチ回路を作製するためのトランジスタの数は半導体回路のトランジスタの数に比例して増加する。そのため、アクティブマトリクス型の表示装置において、画素部の列及び行の増加に伴いトランジスタの数の増加により、駆動回路のレイアウト面積が大きくなる。また、構成するトランジスタ数の増加に伴いトランジスタのばらつきに起因する歩留りも悪くなるといった問題もある。
【００１２】
このように、現状のシフトレジスタ回路、ラッチ回路を構成する半導体回路は構成上、レイアウト面積の増大、歩留りの悪化等の問題が生じる。本発明は上述の諸問題を鑑みて案出されたものであり、上記問題を解決する半導体回路、並びに表示装置及び該表示装置を具備する電子機器を提供するものである。
【課題を解決するための手段】
【００１３】
上述の諸問題を解決するため、本発明においては、図２３、図２４の半導体回路内でトランジスタ数が８つを占めている２つのクロックドインバータの代わりに、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを用いてトランジスタ数を削減することができる半導体回路を提供するものである。
【００１４】
より具体的には、本発明の半導体回路は、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成されており、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されている構成とした。
【００１５】
さらに別の本発明の半導体回路は、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成されており、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されている構成とした。
【００１６】
また、本発明のタイミング制御信号はラッチ信号であり、反転タイミング制御信号は反転ラッチ信号である構成であってもよい。
【００１７】
また、本発明のタイミング制御信号はクロック信号であり、反転タイミング制御信号は反転クロック信号である構成であってもよい。
【００１８】
さらに別の本発明の半導体回路は、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成されており、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されている構成とした。
【００１９】
さらに別の本発明の半導体回路は、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成されており、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されている構成とした。
【００２０】
また、本発明のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成であってもよい。
【００２１】
また、本発明のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されていてもよい。
【００２２】
また本発明は、従来、図２３、図２４の半導体回路内でトランジスタ数が８つを占めている２つのクロックドインバータの代わりに、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを用いてトランジスタ数を削減することができる表示装置を提供することができる。
【００２３】
より具体的には、本発明の表示装置は、ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路及びラッチ回路、並びに前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されている構成とした。
【００２４】
さらに別の本発明の表示装置は、ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されている構成とした。
【００２５】
さらに別の本発明の表示装置は、ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数段に有し、前記半導体回路は、前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されている構成とした。
【００２６】
さらに別の本発明の表示装置は、ゲートドライバ、ソースドライバ、及び前記ゲートドライバ、前記ソースドライバに接続された画素部を有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数段に有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されている構成とした。
【００２７】
また、本発明のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成であってもよい。
【００２８】
また、本発明のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されていてもよい。
【００２９】
また、本発明の表示装置は、液晶またはＥＬ素子を用いたものであってもよい。
【００３０】
また本発明は、従来、図２３、図２４の半導体回路内でトランジスタ数が８つを占めている２つのクロックドインバータの代わりに、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを用いてトランジスタ数を削減することができる電子機器を提供することができる。
【００３１】
より具体的には、本発明の電子機器は、ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路及びラッチ回路、並びに前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、
反転タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、前記反転タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されている構成とした。
【００３２】
さらに別の本発明の電子機器は、ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、インバータ回路と、で構成された半導体回路を有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、タイミング制御信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、反転タイミング制御信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されており、前記インバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記タイミング制御信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、
前記反転タイミング制御信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記インバータ回路の入力端子に電気的に接続されている構成とした。
【００３３】
さらに別の本発明の電子機器は、ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数段に有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されている構成とした。
【００３４】
さらに別の本発明の電子機器は、ゲートドライバと、ソースドライバと、及び前記ゲートドライバ、前記ソースドライバに接続された画素部とを備えた表示パネルを有し、前記ソースドライバは、シフトレジスタ回路、及びラッチ回路を含み、前記ゲートドライバは、シフトレジスタ回路を含み、前記ソースドライバのシフトレジスタ回路、及び前記ゲートドライバのシフトレジスタ回路はそれぞれ、第１のｎチャネル型トランジスタと、第１のｐチャネル型トランジスタと、第２のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタと、第１のインバータ回路と、第３のｎチャネル型トランジスタと、第３のｐチャネル型トランジスタと、第４のｎチャネル型トランジスタと、第４のｐチャネル型トランジスタと、第２のインバータ回路と、で構成された半導体回路を複数段に有し、前記半導体回路は、第１の入力信号が入力される前記第１のｎチャネル型トランジスタのゲート端子及び前記第１のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第１のｐチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第１のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子と、を有し、前記第１のｎチャネル型トランジスタの第２の端子及び前記第１のｐチャネル型トランジスタの第２の端子は前記第１の第１のインバータ回路の入力端子に電気的に接続されており、前記第１のインバータ回路の出力端子から出力された第２の信号が入力される前記第２のｎチャネル型トランジスタのゲート端子及び前記第２のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第２のｎチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第２のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子と、を有し、前記第２のｎチャネル型トランジスタの第２の端子及び前記第２のｐチャネル型トランジスタの第２の端子は前記第１のインバータ回路の入力端子に電気的に接続され、前記第２の入力信号が入力される前記第３のｎチャネル型トランジスタのゲート端子及び前記第３のｐチャネル型トランジスタのゲート端子と、クロック信号が入力される前記第３のｎチャネル型トランジスタの第１の端子と、反転クロック信号が入力される前記第３のｐチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子と、を有し、前記第３のｎチャネル型トランジスタの第２の端子及び前記第３のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されており、前記第２のインバータ回路の出力端子から出力された第３の信号が入力される前記第４のｎチャネル型トランジスタのゲート端子及び前記第４のｐチャネル型トランジスタのゲート端子と、前記クロック信号が入力される前記第４のｐチャネル型トランジスタの第１の端子と、前記反転クロック信号が入力される前記第４のｎチャネル型トランジスタの第１の端子と、互いに電気的に接続された前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子と、を有し、前記第４のｎチャネル型トランジスタの第２の端子及び前記第４のｐチャネル型トランジスタの第２の端子は前記第２のインバータ回路の入力端子に電気的に接続されている構成とした。
【００３５】
また本発明は、上述の表示パネルが液晶またはＥＬ素子を用いたものである電子機器を提供するものである。
【００３６】
また本発明の電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍、画像再生装置である。
【発明の効果】
【００３７】
本発明によって、半導体回路を構成するトランジスタ数を１０から６に減らすことができ、レイアウト面積の縮小ができる。また、シフトレジスタ回路、ラッチ回路のような半導体回路を複数段用いる場合、本発明の半導体回路を適用することは、特に有効であり、トランジスタを作製する際に性能のばらつきを抑えられ、歩留まりの向上が見込める。
【００３８】
また、本発明の半導体回路を用いた表示装置においては、半導体回路を構成するトランジスタ数を１０から６に減らすことにより、画素部の大面積化に伴う周辺回路のレイアウト面積の縮小ができる。また、画素部のトランジスタと基板上に一体に形成する場合、周辺回路において本発明の半導体回路を適用した際、半導体回路を構成するトランジスタ数が１０から６に減少することにより、トランジスタの性能のばらつきを抑えることができるため、歩留まりの向上が見込める。
【００３９】
また、本発明の半導体回路を用いた電子機器においては、表示部のレイアウト面積の縮小が計れるため、電子機器の小型化、軽量化をすることができる。また、歩留まりが高い製品を製造することができ、より安価な商品を顧客に提供することができる。
【発明を実施するための最良の形態】
【００４０】
（実施の形態１）
【００４１】
図１（ａ）に本発明による半導体回路の一実施の形態を示す。図１（ａ）に示すように、従来の半導体回路の第１のクロックドインバータＣＫＩＮＶ１及び第２のクロックドインバータＣＫＩＮＶ２を、ｎチャネル型トランジスタとｐチャネル型トランジスタからなる回路に置き換える。ここで、ｎチャネル型トランジスタ、ｐチャネル型トランジスタをそれぞれ、第１のｎチャネル型トランジスタ２０１ａ、第１のｐチャネル型トランジスタ２０１ｂ及び第２のｎチャネル型トランジスタ２０２ａ、第２のｐチャネル型トランジスタ２０２ｂとする。また本明細書においては、タイミング制御信号ＴＰが入力される第１のｎチャネル型トランジスタ２０１ａのソース電極またはドレイン電極となる端子、及び第２のｐチャネル型トランジスタ２０２ｂのソース電極またはドレイン電極となる端子を第１の端子とする。また、反転タイミング制御信号ＴＰＢが入力される第１のｐチャネル型トランジスタ２０１ｂのソース電極またはドレイン電極となる端子、及び第２のｎチャネル型トランジスタ２０２ａのソース電極またはドレイン電極となる端子を第１の端子とする。また、各トランジスタにおいて、タイミング制御信号または反転タイミング制御信号が入力されないもう一方のソース電極またはドレイン電極となる端子を第２の端子とする。
【００４２】
また、第１のｎチャネル型トランジスタの第２の端子及び第１のｐチャネル型トランジスタの第２の端子は互いに電気的に接続されるものとする。また、第２のｐチャネル型トランジスタ２０２ｂの第２の端子及び第２のｎチャネル型トランジスタ２０２ａの第２の端子は互いに電気的に接続されるものとする。
【００４３】
第１のｎチャネル型トランジスタ２０１ａの第１の端子にタイミング制御信号ＴＰが入力される場合、第１のｐチャネル型トランジスタ２０１ｂの第１の端子には反転タイミング制御信号ＴＰＢが入力される。一方、ｎチャネル型トランジスタ２０１ａの第１の端子に反転タイミング制御信号ＴＰＢが入力される場合、第１のｐチャネル型トランジスタ２０１ｂの第１の端子にはタイミング制御信号ＴＰが入力される。
【００４４】
第１のｎチャネル型トランジスタ２０１ａの第２の端子は第１のｐチャネル型トランジスタ２０１ｂの第２の端子に接続されている。第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂのゲート電極が入力端子となり、第１のｎチャネル型トランジスタ２０１ａの第２の端子及び第１のｐチャネル型トランジスタ２０１ｂの第２の端子がインバータＩＮＶの入力端子に接続されている。
【００４５】
ここで、第１のｎチャネル型トランジスタ２０１ａの第１の端子に、タイミング制御信号ＴＰが入力される場合、第１のｎチャネル型トランジスタ２０２ａの第１の端子に反転タイミング制御信号ＴＰＢが入力され、第２のｐチャネル型トランジスタ２０２ｂの第１の端子にタイミング制御信号ＴＰが入力される。一方、第１のｎチャネル型トランジスタ２０１ａの第１の端子に、反転タイミング制御信号ＴＰＢが入力される場合、第２のｎチャネル型トランジスタ２０２ａの第１の端子に、タイミング制御信号ＴＰが入力され、第２のｐチャネル型トランジスタ２０２ｂの第１の端子に、反転タイミング制御信号ＴＰＢが入力される。
【００４６】
第２のクロックドインバータＣＫＩＮＶ２の役割に当たる第２のｎチャネル型トランジスタ２０２ａの第２の端子は第２のｐチャネル型トランジスタ２０２ｂの第２の端子に接続されている。第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂのゲート電極がインバータＩＮＶの出力端子と接続され、第２のｎチャネル型トランジスタ２０２ａの第２の端子及び第２のｐチャネル型トランジスタ２０２ｂの第２の端子がインバータＩＮＶの入力端子に接続されている。
【００４７】
インバータＩＮＶは、ｎチャネル型トランジスタ２０３ａとｐチャネル型トランジスタ２０３ｂとによって構成されている。ｎチャネル型トランジスタ２０３ａのソース電極は、低電源電位Ｖｓｓに保たれ、ｎチャネル型トランジスタ２０３ａのドレイン電極は、ｐチャネル型トランジスタ２０３ｂのドレイン電極に接続されている。ｐチャネル型トランジスタ２０３ｂのソース電極は、高電源電位Ｖｄｄに保たれている。ｎチャネル型トランジスタ２０３ａ及びｐチャネル型トランジスタ２０３ｂのゲート電極が、インバータＩＮＶの入力端子となり、ｎチャネル型トランジスタ２０３ａ及びｐチャネル型トランジスタ２０３ｂのドレイン電極が、インバータＩＮＶの出力端子となる。
【００４８】
図１（ｂ）に、図１（ａ）に示した構成の半導体回路の理想的な駆動方法を示すタイミングチャートを示し、その具体的な動作について以下に説明する。
【００４９】
半導体回路には、タイミング制御信号ＴＰ及びタイミング制御信号の極性が反転した反転タイミング制御信号ＴＰＢ、入力信号ＩＮ２が入力される。第１のｎチャネル型トランジスタ２０１ａの第１の端子には、タイミング制御信号ＴＰが入力され、第１のｐチャネル型トランジスタ２０１ｂの第１の端子には反転タイミング制御信号ＴＰＢが入力されている。第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂのゲート電極には入力信号ＩＮ２が入力される。
【００５０】
入力信号ＩＮ２とタイミング制御信号ＴＰ及び反転タイミング制御信号ＴＰＢの関係は、図１（ｂ）のタイミングチャートに示した通りである。
【００５１】
タイミング制御信号ＴＰが入力された第１のｎチャネル型トランジスタ２０１ａ及び反転タイミング制御信号ＴＰＢが入力された第１のｐチャネル型トランジスタ２０１ｂにおいて、入力端子に入力信号ＩＮ２によって「Ｌｏ」の電位が入力され、第１のｐチャネル型トランジスタ２０１ｂがオンの状態となる。そして、第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂの出力端子は反転タイミング制御信号ＴＰＢの電位となる。すなわち、出力ＯＵＴ２Ｂは「Ｈｉ」の電位となる。このとき、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂは、その第１の端子に入力されたタイミング制御信号ＴＰ及び反転タイミング制御信号ＴＰＢによってオフの状態になる。
【００５２】
次に、入力信号ＩＮ２が「Ｈｉ」の電位となる時、タイミング制御信号ＴＰ及び反転タイミング制御信号ＴＰＢによって、第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂはオフの状態に変化する。
【００５３】
また、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂのゲート電極は第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂの第２の端子の出力ＯＵＴ２ＢがインバータＩＮＶを介して入力されている。すなわち、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂのゲート電極には、第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂの第２の端子の出力ＯＵＴ２Ｂの極性が反転した信号が入力されている。この信号とタイミング制御信号ＴＰと反転タイミング制御信号ＴＰＢにより、第２のｐチャネル型トランジスタ２０２ｂがオンの状態となる。こうして、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂの第２の端子の出力ＯＵＴ２Ｂはタイミング制御信号ＴＰの電位である「Ｈｉ」の電位となる。
【００５４】
次に、タイミング制御信号ＴＰ及び反転タイミング制御信号ＴＰＢによって、第１のｎチャネル型トランジスタ２０１ａがオンの状態になる。こうして、第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂの第２の端子の出力ＯＵＴ２Ｂは、タイミング制御信号ＴＰの電位となり、「Ｌｏ」の電位となる。このとき、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂは、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂの第１の端子に入力されたタイミング制御信号ＴＰ及び反転タイミング制御信号ＴＰＢによってオフの状態にある。
【００５５】
次に、スタートパルスＳＰが「Ｌｏ」となる時、タイミング制御信号ＴＰ及び反転タイミング制御信号ＴＰＢによって、第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂはオフの状態に変化する。
【００５６】
また、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂのゲート電極は第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂの第２の端子の出力ＯＵＴ２ＢがインバータＩＮＶを介して入力されている。すなわち、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂのゲート電極には、第１のｎチャネル型トランジスタ２０１ａ及び第１のｐチャネル型トランジスタ２０１ｂの第２の端子の出力ＯＵＴ２Ｂの極性が反転した信号が入力されている。この信号とタイミング制御信号ＴＰと反転タイミング制御信号ＴＰＢにより、第２のｎチャネル型トランジスタ２０２ａがオンの状態となる。こうして、第２のｎチャネル型トランジスタ２０２ａ及び第２のｐチャネル型トランジスタ２０２ｂの第２の端子の出力ＯＵＴ２Ｂは反転タイミング制御信号ＴＰＢの電位である「Ｌｏ」の電位となる。
【００５７】
上記のように、第１のｎチャネル型トランジスタ２０１ａ及び第２のｐチャネル型トランジスタ２０１ｂの第２の端子の出力とｎチャネル型トランジスタ２０２ａ及びｐチャネル型トランジスタ２０２ｂの第２の端子の出力が変化する。こうして出力ＯＵＴ２は、タイミング制御信号ＴＰが「Ｌｏ」の時に入力信号ＩＮを出力し、タイミング制御信号ＴＰが「Ｈｉ」の時にそれまで出力していた信号を保持する。こうして、図１（ａ）で示した半導体回路はパルスを出力する。
【００５８】
なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例１】
【００５９】
以下に、本発明の実施例について記載する。
【００６０】
図２（ａ）は本発明の半導体回路をシフトレジスタ回路として使用することを目的とした回路である。ここでは、入力信号ＩＮをスタートパルスＳＰに、タイミング制御信号ＴＰをクロック信号ＣＫに、反転タイミング制御信号ＴＰＢを反転クロック信号ＣＫＢにして用いる。また、出力をＳＲとする。
【００６１】
また、図２（ｂ）に図２（ａ）のタイミングチャートを示す。図２（ｂ）のタイミングチャートの動作の説明は実施の形態１に示されているので省略する。
【００６２】
図３（ａ）に図２（ａ）のシフトレジスタ回路の４段構成したものを示す。また、図３（ｂ）にそのタイミングチャートを示す。尚、シフトレジスタ第１段出力ＳＲ１、シフトレジスタ第２段出力ＳＲ２、シフトレジスタ第３段出力ＳＲ３、シフトレジスタ第４段出力ＳＲ４とする。
【００６３】
図３（ａ）において、シフトレジスタ回路を複数段構成する際に、第１のｎチャネル型トランジスタ及び第１のｐチャネル型トランジスタ、第２のｎチャネル型トランジスタ及び第２のｐチャネル型トランジスタの第１の端子に入力されるクロック信号及び反転クロック信号が１段ごとに入れ替わる。これにより、前段の入力信号を取り込み、保持するタイミングが図３（ｂ）のようにクロック信号ＣＫ及び反転クロック信号ＣＫＢの半パルスずつシフトして、順次パルスを出力する。
【００６４】
図４（ａ）に実際にシフトレジスタとして設計した図を示す。また、その波形の算出結果を図４（ｂ）に示す。トランジスタのチャネル長とチャネル幅はｎチャネル型トランジスタ、ｐチャネル型トランジスタ共にチャネル長３．５μｍ、チャネル幅１０μｍとした。また、容量値はいずれも１０ｆＦとした。動作条件として、入力信号ＩＮ２、クロック信号ＣＫ及び反転クロック信号ＣＫＢの振幅は、Ｌレベル＝０Ｖ、Ｈレベル＝５Ｖとし、回路の電源電圧はＶｄｄ＝５Ｖ、Ｖｓｓ＝０Ｖとした。また、駆動周波数は、５ＭＨｚとした。図４（ｂ）は、（１）がスタートパルスＳＰを示し、（２）がクロック信号ＣＫを示し、（３）がシフトレジスタ第１段出力ＳＲ１を示し、（４）がシフトレジスタ第２段出力ＳＲ２を示し、（５）がシフトレジスタ第３段出力ＳＲ３を示し、（６）がシフトレジスタ第４段出力ＳＲ４を示す。尚、トランジスタサイズ及び容量値、動作条件は波形の算出に必要なために付随したもので、この値に限定するものではない。
【００６５】
ここで、図４（ｂ）の波形の算出結果は図３（ｂ）を比較すると、同じスタートパルスＳＰ及びクロック信号ＣＫ、反転クロック信号ＣＫＢを入力し、シフトレジスタ第１段出力ＳＲ１の出力である図４（ｂ）の（３）と図３（ｂ）のＳＲ１が一致し、シフトレジスタ第２段出力ＳＲ２の出力である図４（ｂ）の（４）と図３（ｂ）のＳＲ２が一致し、シフトレジスタ第３段出力ＳＲ３の出力である図４（ｂ）の（５）と図３（ｂ）のＳＲ３が一致し、シフトレジスタ第４段出力ＳＲ４の出力である図４（ｂ）の（６）と図３（ｂ）のＳＲ４が一致する。つまり、従来の半導体回路と同様の動作について、トランジスタを減らした本発明の回路で達成することができる。よって、トランジスタ数を減らすことによるレイアウト面積の縮小ができる。また、トランジスタを作製する際に性能のばらつきを抑えられ、歩留りの向上が見込める。
【００６６】
また本実施例は、上記実施の形態及び他の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例２】
【００６７】
図５（ａ）は本発明の半導体回路をラッチ回路として使用することを目的とした回路である。ここでは、入力信号ＩＮをデータ信号ＤＡＴＡに、タイミング制御信号ＴＰをサンプリングパルスＬＳＰに、反転タイミング制御信号ＴＰＢを反転サンプリングパルスＬＳＰＢにして用いる。また、出力はＤ＿ＯＵＴとする。
【００６８】
また、図５（ｂ）、（ｃ）、（ｄ）、（ｅ）に図５（ａ）のタイミングチャートを示す。尚、出力Ｄ＿ＯＵＴの初期状態は「Ｌｏ」とした。図５（ｂ）、（ｃ）、（ｄ）、（ｅ）のタイミングチャートの動作の説明は実施の形態１に示されているように、サンプリングパルスＬＳＰが「Ｌｏ」のときに、データ信号ＤＡＴＡを取り込み、サンプリングパルスＬＳＰが「Ｈｉ」のときにそれまでの出力を保持している。いずれのタイミングチャートでも、サンプリングパルスＬＳＰが「Ｌｏ」から「Ｈｉ」に切り替わる直前のデータ信号ＤＡＴＡを保持し続けることがわかる。
【００６９】
図６（ａ）に実際にラッチ回路として設計した図を示す。また、その波形の算出結果を図６（ｂ）、（ｃ）、（ｄ）、（ｅ）に示す。トランジスタのチャネル長とチャネル幅はｎチャネル型トランジスタ、ｐチャネル型トランジスタ共にチャネル長３．５μｍ、チャネル幅１０μｍとした。また、容量値は１０ｆＦとした。動作条件として、データ信号ＤＡＴＡ、サンプリングパルスＬＳＰ及び反転サンプリングパルスＬＳＰＢの振幅は、Ｌレベル＝０Ｖ、Ｈレベル＝５Ｖとし、回路の電源電圧はＶｄｄ＝５Ｖ、Ｖｓｓ＝０Ｖとした。図６（ｂ）、（ｃ）、（ｄ）、（ｅ）は、（１）がデータ信号ＤＡＴＡを示し、（２）がサンプリングパルスＬＳＰを示し、（３）が出力Ｄ＿ＯＵＴを示す。尚、トランジスタサイズ及び容量値、動作条件は波形の算出に必要なために付随したもので、この値に限定するものではない。
【００７０】
ここで、図６（ｂ）、（ｃ）、（ｄ）、（ｅ）の波形の算出結果は図５（ｂ）、（ｃ）、（ｄ）、（ｅ）と比較すると、同じデータ信号ＤＡＴＡ及び、サンプリングパルスＬＳＰ、反転サンプリングパルスＬＳＰＢを入力し、ラッチ回路の出力である図６（ｂ）の（３）と図５（ｂ）のＤ＿ＯＵＴと一致し、図６（ｃ）の（３）と図５（ｃ）のＤ＿ＯＵＴと一致し、図６（ｄ）の（３）と図５（ｄ）のＤ＿ＯＵＴと一致し、図６（ｅ）の（３）と図５（ｅ）のＤ＿ＯＵＴと一致する。つまり、従来の半導体回路と同様の動作がトランジスタを減らした本発明の回路で達成することができる。よってトランジスタ数を減らすことで、レイアウト面積の縮小ができる。また、トランジスタを作製する際に性能のばらつきを抑えられ、歩留りの向上が見込める。
【００７１】
また本実施例は、上記実施の形態及び実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例３】
【００７２】
図７は、アクティブマトリクス型表示装置の全体をブロック図で示した例である。画素部３０１の周辺には、ソースドライバ３０２、書込用ゲートドライバ３０３、消去用ゲートドライバ３０４、が配置されている。
【００７３】
ソースドライバ３０２は、シフトレジスタ３０５、ＮＡＮＤ回路３０６、第１ラッチ回路３０７、第２ラッチ回路３０８、レベルシフタ・バッファ３０９を有している。書込用ゲートドライバ３０３は、シフトレジスタ３１０、ＮＡＮＤ回路３１１、レベルシフタ・バッファ３１２を有しており、消去用ゲートドライバ３０４も同じく、シフトレジスタ３１３、ＮＡＮＤ回路３１４、レベルシフタ・バッファ３１５を有している。
【００７４】
ソースドライバ３０２において、シフトレジスタ３０５は、ソースクロック信号ＳＣＫ、反転ソースクロック信号ＳＣＫＢ、ソーススタートパルスＳＳＰに従って、１段目から順次、パルスを出力する。このシフトレジスタから出力されるパルスの隣接するものをＮＡＮＤ回路３０６によって、その重なり部分を取り出し、サンプリングパルスＬＳＰとして出力する。このサンプリングパルスＬＳＰによって、第１ラッチ回路３０７において、データ信号ＤＡＴＡのサンプリングを行う。取り込みが完了した段においては、最終段でのサンプリングが完了するまでの間、第１ラッチ回路３０７に設けられたメモリ部分において保持される。やがて、最終段のサンプリングパルス出力が終了し、第１のラッチ回路３０７の全ての段でサンプリングが完了した後、ラッチパルスＬＡＴと反転ラッチパルスＬＡＴＢに従って、第１ラッチ回路３０７に保持されていた１行分のデータは、一斉に第２ラッチ回路３０８へと転送される。その後、必要に応じてレベルシフタ・バッファ３０９で振幅変換を受け、映像信号に従ってソース信号線の充放電を行う。
【００７５】
ここで、図７のソースドライバ３０２のシフトレジスタ３０５、ＮＡＮＤ回路３０６、第１ラッチ回路３０７及び第２ラッチ回路３０８の詳細な接続の例を図８に示す。
【００７６】
図８には、シフトレジスタ回路、第１ラッチ回路、第２ラッチ回路に実施例１及び実施例２の本発明の半導体回路を用いた半導体回路について示す。
【００７７】
図９に図８の半導体回路のタイミングチャートを示す。ここで、シフトレジスタにはソーススタートパルスＳＳＰ、ソースクロック信号ＳＣＫ及び反転ソースクロック信号ＳＣＫＢが入力される。また、シフトレジスタ第１段出力ＳＳＲ１、シフトレジスタ第２段出力ＳＳＲ２、シフトレジスタ第３段出力ＳＳＲ３、シフトレジスタ第４段出力ＳＳＲ４、シフトレジスタ第最終段出力ＳＳＲＥ＋１とする。
【００７８】
ここで、ＮＡＮＤ回路は隣接する２段のシフトレジスタより順次出力される信号を入力とし、サンプリングパルスＬＳＰを出力する。また、各ＮＡＮＤ回路から出力されるサンプリングパルスＬＳＰはそれぞれ別の信号なので、ＮＡＮＤ回路の左から順にＬＳＰ１、ＬＳＰ２と番号を付けていく。また、シフトレジスタ最終段の出力ＳＳＲＥ＋１を入力の１つとして用いているＮＡＮＤ回路のみ出力をＬＳＰＥとする。
【００７９】
次に、第１ラッチ回路では外部からデータ信号ＤＡＴＡが、ＮＡＮＤ回路からサンプリングパルスＬＳＰ１からＬＳＰＥまでが各段に入力される。また、サンプリングパルスＬＳＰ１からＬＳＰＥまでの信号の極性が反転した信号が第１ラッチ回路の各段に入力される。また、第１ラッチ回路からそれぞれ出力される信号は、入力されたサンプリングパルスＬＳＰがＬＳＰ１ならば、出力Ｄ＿ＯＵＴ１とし、入力されたサンプリングパルスＬＳＰがＬＳＰ２ならば、出力Ｄ＿ＯＵＴ２としていく。また、ＬＳＰＥが入力されたラッチ回路の出力はＤ＿ＯＵＴＥとする。
【００８０】
最後に、第２ラッチ回路では全ての段にわたって、外部からラッチ信号ＬＡＴ及び反転ラッチ信号ＬＡＴＢが入力される。また、第１ラッチ回路の出力Ｄ＿ＯＵＴ１からＤ＿ＯＵＴＥが各段に入力される。第２ラッチ回路の各段の出力は第１ラッチ回路から入力された信号がＤ＿ＯＵＴ１ならば、出力ＬＯＵＴ１とし、第１ラッチ回路から入力された信号がＤ＿ＯＵＴ２ならば、出力ＬＯＵＴ２としていく。また、Ｄ＿ＯＵＴＥが入力されたラッチ回路の出力はＬＯＵＴＥとする。
【００８１】
ここで、外部から入力される信号のうち、データ信号ＤＡＴＡは任意の信号波形でよい。また、ラッチ信号ＬＡＴ及び、反転ラッチ信号ＬＡＴＢは、第１ラッチ回路に入力されるＬＳＰＥよりも後に第２ラッチ回路が取り込みの動作を行うような信号が好ましい。尚、このラッチ信号ＬＡＴは外部から取り込まずに、内部で作ることも可能である。この場合はシフトレジスタを余分にもう一段設けることで、そこから出力する信号をラッチ信号として用いるとよい。
【００８２】
また、次にソーススタートパルスＳＳＰに信号が入力されるのは第２ラッチ回路の出力がでたあとでなければならないため、ラッチ信号ＬＡＴの取り込み動作後にソーススタートパルスＳＰは入力される。
【００８３】
図９のタイミングチャートの動作の説明は実施例１及び実施例２にて既に説明したのでここでは省略し、必要であれば実施例１、実施例２に記載の説明を参酌する。また、ＮＡＮＤ回路の動作については、公知のＮＡＮＤ回路の動作と同様であるためここでは特に説明しない。
【００８４】
尚、本実施例で示したソースドライバ回路は一例として示したものであって、これに限定されるものではない。
【００８５】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例４】
【００８６】
以下に本発明の半導体回路を構成するＮチャネル型トランジスタ及びＰチャネル型トランジスタについて、絶縁表面を有する基板上に薄膜トランジスタで作製する例について、作製手順を簡略に図１０〜１５を用いて示す。図１０〜１５に示す構成のアクティブマトリクス型表示装置は液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置を実現することを可能とするものである。
【００８７】
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス基板４０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成るブロッキング層４０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例ではブロッキング層４０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８８】
島状に分割された半導体層４０３〜４０６は、非晶質構造を有する半導体膜を、レーザーアニール法やファーネスアニール炉を用いた熱処理により結晶構造を有する半導体膜（以下、結晶質半導体膜という）で形成する。この島状の半導体層４０３〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８９】
レーザーアニール法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。レーザー発振器から出力されるレーザー光は、光学系で線状に集光し半導体膜に照射する方法を用いる。アニールの条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合には、第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９０】
次いで、島状の半導体層４０３〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さとして酸化窒化シリコン膜を形成する。勿論、ゲート絶縁膜４０７はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００９１】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８ａと第２の導電膜４０８ｂとを形成する。本実施例では、第１の導電膜４０８ａを窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８ｂをタングステンで１００〜３００ｎｍの厚さに形成する。これらの材料は、窒素雰囲気中における４００〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。
【００９２】
次に図１０（Ｂ）に示すように、レジストによるマスク４０９を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ４とＣｌ２を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【００９３】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は２５〜４５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。タングステンに対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の形状の導電層４１０〜４１５（第１の導電膜４１０ａ〜４１５ａと第２の導電膜４１０ｂ〜４１５ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【００９４】
そして図１０（Ｃ）に示すように、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、加速電圧を制御（例えば、２０〜６０ｋｅＶ）して、第１の形状の導電層をマスクとして利用する。こうして、第１の不純物領域４１７〜４２０を形成する。例えば、第１の不純物領域４１７〜４２０おけるｎ型の不純物の濃度は１×１０２０〜１×１０２１／ｃｍ３の範囲で形成する。
【００９５】
図１１（Ａ）で示す第２のエッチング処理は、同様にＩＣＰエッチング装置を用い、エッチングガスにＣＦ４とＣｌ２とＯ２を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２の形状の導電層４２１〜４２６（第１の導電膜４２１ａ〜４２６ａと第２の導電膜４２１ｂ〜４２６ｂ）を形成する。ゲート絶縁膜は第２の形状の導電層４２１〜４２６で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【００９６】
次いで、第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図４（Ｃ）で島状の半導体層に形成された第１の不純物領域の内側に第２の不純物領域４２７〜４３０を形成する。このドーピングは、第２の導電膜４２３ｂ〜４２６ｂを不純物元素に対するマスクとして用い、第１の導電膜４２３ａ〜４２６ａの下側の領域に不純物元素が添加されるようにドーピングする。この不純物領域は、第１の導電層４２３ａ〜４２６ａがほぼ同じ膜厚で残存していることから、第２の形状の導電層に沿った方向における濃度分布の差は小さく、１×１０１７〜１×１０１９／ｃｍ３の濃度でｎ型の不純物（ドナー）が含まれるように形成する。
【００９７】
そして、図１１（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜のエッチング処理を行う。その結果、第２の導電膜４２１ａ〜４２６ａもエッチングされ、端部が後退して小さくなり、第３の形状の導電層４３１〜４３６（第１の導電膜４３１ａ〜４３６ａと第２の導電膜４３１ｂ〜４３６ｂ）が形成される。４３７は残存するゲート絶縁膜であり、エッチングをさらに進めて半導体層の表面を露出させても良い。
【００９８】
ｐチャネル型ＴＦＴに対しては、図１１（Ｃ）に示すように、レジストマスク４３８、４３９を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体層にｐ型の不純物（アクセプタ）をドーピングする。ｐ型の不純物（アクセプタ）は１３族に属する元素から選ばれ、典型的にはボロン（Ｂ）を用いる。第３の不純物領域４４０ａ〜４４０ｃの不純物濃度は２×１０２０〜２×１０２１／ｃｍ３となるようにする。第３の不純物領域にはリンが添加されているが、それ以上の濃度でボロンを添加して導電型を反転させておく。
【００９９】
以上までの工程で半導体層に不純物領域が形成される。図１１において、第３の形状の導電層４３３〜４３５はゲート電極となり、第３の形状の導電層４３６は容量配線となる。また、第３の形状の導電層４３１、４３２はソース線などの配線を形成する。
【０１００】
次に、図１２（Ａ）では最初に、窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第１の絶縁膜４４１をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。
【０１０１】
その後、第１の絶縁膜４４１上に窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮｘＯｙ：Ｈ）から成る第２の絶縁膜４４２を形成する。そして、３５０〜５００℃で熱処理を行う。第２の絶縁膜４４２から放出される水素により半導体膜の水素化を行う。
【０１０２】
さらに、図１２（Ｂ）で示すように有機樹脂からなる第３の絶縁膜４４３を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【０１０３】
次に、第３の絶縁膜４４３、第２の絶縁膜４４２、第１の絶縁膜４４１に、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、接続電極４５１及びソースまたはドレイン配線４４４〜４４７を形成する。また、画素部においては、第１の画素電極４５０、ゲート配線４４９、接続電極４４８を形成する。
【０１０４】
こうして、同一の基板上にｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４が形成される。図１２（Ｂ）ではｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４の断面図のみを示しているが、これらのＴＦＴを用いて、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路を同一基板上に一体にを形成することができる。
【０１０５】
本実施例で説明した薄膜トランジスタの構造はあくまで一実施例であり、図１０〜１５に示した作製工程及び構造に限定される必要はない。公知の薄膜トランジスタ作製方法によって、本発明の半導体回路を同一基板上に一体に形成することができる。そしてこのような回路は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。またさらに、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路は、トランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を作製することが可能となる。
【０１０６】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例５】
【０１０７】
本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１３に示すように、図１２（Ｂ）の状態の基板上に層間膜４６１、４６２を形成し、その上に第２の画素電極４６３を形成し、その上に配向膜５５１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５５２には、透明導電膜５５３と、配向膜５５４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１０８】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。
【０１０９】
その後、両基板の間に液晶５５５を注入し、封止材（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【０１１０】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１４の斜視図を用いて説明する。アクティブマトリクス基板は、ガラス基板６０１上に形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構成される。画素部の画素ＴＦＴ６０５はｎチャネル型ＴＦＴであり、画素電極６０６及び保持容量６０７に接続される。
【０１１１】
また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。ゲート側駆動回路６０３と、ソース側駆動回路６０４はそれぞれゲート配線６０８とソース配線６０９で画素部６０２に接続されている。また、ＦＰＣ６１０が接続された外部入出力端子６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３が設けられている。また、６１４は対向基板である。
【０１１２】
本実施例で説明したアクティブマトリクス型液晶表示装置の構成はあくまで一実施例であり、図１３、図１４に示した構造に限定される必要はない。公知のアクティブマトリクス型液晶表示装置の作製方法によって、本発明の半導体回路をアクティブマトリクス型液晶表示装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備するアクティブマトリクス型液晶表示装置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。またさらに、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路は、トランジスタ数を大幅に削減することができるため、低消費電力化、画素部周辺の駆動回路部のレイアウト面積を低減することにより挟額縁化ができ、なおかつ歩留まり高い製品を作製することが可能となる。
【０１１３】
なお、本明細書中では図１３に示した半導体装置をアクティブマトリクス型液晶表示装置と呼んでいるが、図１４に示すようにＦＰＣまで取り付けられた液晶パネルのことを一般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表示装置を液晶モジュールと呼んでも差し支えない。
【０１１４】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例６】
【０１１５】
本実施例では、本発明の半導体回路を具備する発光装置の一形態に相当するパネルの外観について、図１５を用いて説明する。図１５（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図に相当する。
【０１１６】
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とを囲むようにして、シール材４０２０が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５の上に、第２の基板４００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、第１の基板４００１とシール材４０２０と第２の基板４００６とによって、充填材４００７と共に密封されている。
【０１１７】
また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、トランジスタを複数有しており、図１５（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９及びスイッチング用トランジスタ４０１０とを例示している。
【０１１８】
また４０１１は発光素子に相当し、駆動用トランジスタ４００９のドレインと接続されている配線４０１７の一部が、発光素子４０１１の第１の電極として機能する。また透明導電膜が、発光素子４０１１の第２の電極４０１２として機能する。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０１１９】
また信号線駆動回路４００３、第１の走査線駆動回路４００４、第２の走査線駆動回路４００５または画素部４００２に与えられる各種信号及び電圧は、図１５（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
【０１２０】
本実施例では、接続端子４０１６が、発光素子４０１１が有する第２の電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲートと、同じ導電膜から形成されている。
【０１２１】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１２２】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１２３】
但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１２４】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１２５】
また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。第１の走査線駆動回路４００４、第２の走査線駆動回路４００５と、信号線駆動回路４００３はそれぞれゲート配線とソース配線で画素部に接続されている。
【０１２６】
本実施例は、上記実施の形態及び上記実施例と組み合わせて実施することができる。
【０１２７】
本実施例で説明した発光装置の構成はあくまで一実施例であり、図１５に示した構造に限定される必要はない。公知の発光装置の作製方法によって、本発明の半導体回路を発光装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備する発光装置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。またさらに、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路は、トランジスタ数を大幅に削減することができるため、低消費電力化、画素部周辺の駆動回路部のレイアウト面積を低減することにより挟額縁化ができ、なおかつ歩留まり高い製品を作製することが可能となる。
【０１２８】
なお、本明細書中では図１５に示した半導体装置をアクティブマトリクス型発光装置と呼んでいるが、図１５に示すようにＦＰＣまで取り付けられたＥＬ素子を用いたパネルのことを本明細書ではＥＬモジュールという。
【０１２９】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【実施例７】
【０１３０】
以下に本発明の半導体回路を構成するＮチャネル型トランジスタ及びＰチャネル型トランジスタを単結晶基板上に作製する例について示す。作製手順について、簡略に図１６を用いて説明する。
【０１３１】
まず、単結晶シリコンからなるシリコン基板１９０１を用意する。そして、シリコン基板の主面（素子形成面または回路形成面）の第１の素子形成領域にｎ型ウェル１９０２を、第２の素子形成領域にｐ型ウェル１９０３をそれぞれ選択的に形成する。
【０１３２】
次いで、第１の素子形成領域と第２の素子形成領域とを区画するための素子分離領域となるフィールド酸化膜１９０４を形成する。フィールド酸化膜１９０４は厚い熱酸化膜であり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。
【０１３３】
次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜を形成する。ゲート絶縁膜は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜や窒化珪素膜やそれらの積層膜を用いることができる。例えば、熱酸化により得られる膜厚５ｎｍの酸化珪素膜とＣＶＤ法で得られる膜厚１０ｎｍ〜１５ｎｍの酸化窒化珪素膜の積層膜を形成する。
【０１３４】
次いで、ポリシリコン層１９０５ｂ、１９０６ｂとシリサイド層１９０５ａ、１９０６ａとの積層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積層膜を形成することによってゲート絶縁膜上にポリサイド構造を有するゲート電極１９０５、１９０６を形成する。ポリシリコン層１９０５ｂ、１９０６ｂは低抵抗化するために予め、１０２１／ｃｍ３程度の濃度でリン（Ｐ）をドープしておいても良いし、ポリシリコン膜を形成した後で濃いｎ型不純物を拡散させても良い。また、シリサイド層１９０５ａ、１９０６ａを形成する材料はモリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。
【０１３５】
次いで、エクステンション領域を形成するために、ゲート絶縁膜を介してシリコン半導体基板にイオン注入を行う。本実施例においては、各ソース領域およびドレイン領域とチャネル形成領域との間に形成された不純物領域をエクステンション領域と呼ぶ。エクステンション領域１９０７、１９０８の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
【０１３６】
本実施例は、本発明に適用されるＣＭＯＳ回路を製造する場合であるので、ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入する。
【０１３７】
次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第１回目の活性化処理を行う。Ｓｉの融点程度の温度まで半導体基板を加熱して活性化する。
【０１３８】
次いで、ゲート電極の側壁にサイドウォール１９０９、１９１０を形成する。例えば酸化珪素からなる絶縁材料層を全面にＣＶＤ法にて体積させ、かかる絶縁材料層をエッチバックすることによってサイドウォールを形成すればよい。エッチバックの際に自己整合的にゲート絶縁膜を選択的に除去してもよい。また、エッチバック後にゲート絶縁膜のエッチングを行ってもよい。こうして、ゲート電極の幅と、そのゲート電極の側壁の両側に設けられたサイドウォールの幅とを合計した幅を有するゲート絶縁膜１９１１、１９１２が形成される。
【０１３９】
次いで、ソース領域およびドレイン領域を形成するために、露出したシリコン基板にイオン注入を行う。ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入してソース領域１９１３及びドレイン領域１９１４を形成する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入してソース領域１９１５及びドレイン領域１９１６を形成する。
【０１４０】
次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第２回目の活性化処理を行う。
【０１４１】
そして、活性化後に層間絶縁膜やプラグ電極やメタル配線等を形成する。第１の層間絶縁膜１９１７は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて酸化シリコン膜や酸化窒化シリコン膜などで１００〜２０００ｎｍの厚さに形成する。さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の第２の層間絶縁膜１９１８が形成する。第２の層間絶縁膜１９１８は、平坦性を上げるため、スピンコート法や常圧ＣＶＤ法で作製する。
【０１４２】
ソース電極１９１９、１９２１、及びドレイン電極１９２０、１９２２は、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にそれぞれのＦＥＴのソース領域及びドレイン領域に達するコンタクトホールを形成した後に形成するもので、低抵抗材料として通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）の積層構造としても良い。
【０１４３】
また、ここでは図示していないが、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にゲート電極に達するコンタクトホールが設けられ、第１の層間絶縁膜上に設けられている配線と電気的に接続する電極が形成する。
【０１４４】
最後に、パッシベーション膜１９２３と第３の層間絶縁膜１９２４を形成する。図１６において向かって左側がｐチャネル型トランジスタ１９２５であり、右側がｎチャネル型トランジスタ１９２６である。
【０１４５】
パッシベーション膜１９２３は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。さらに、第３の層間絶縁膜１９２４は有機樹脂材料で１μｍ〜２μｍの厚さに形成する。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。有機樹脂膜を用いることの利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。
【０１４６】
このようにして、ｐチャネル型トランジスタ１９２５とｎチャネル型トランジスタ１９２６が完成する。本実施例で説明したトランジスタの構成はあくまで一実施例であり、図１７に示した作製工程及び構造に限定される必要はない。公知の単結晶基板上へのトランジスタ作製方法によって、本発明の半導体回路を単結晶基板上に形成することができる。そしてこのような回路は、単結晶基板に構成されることにより高速動作が可能であり、また、駆動電圧を低くして低消費電力化をすることができる。またさらに、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路は、トランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を作製することが可能となる。
【実施例８】
【０１４７】
本発明の半導体回路を具備する電子機器として、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１７、図１８、図１９（Ａ）〜図１９（Ｂ）、図２０（Ａ）〜図２０（Ｂ）、図２１、図２２（Ａ）〜図２２（Ｅ）に示す。
【０１４８】
図１７は表示パネル５００１と、回路基板５０１１を組み合わせた液晶モジュールを示している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３などが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続されている。
【０１４９】
この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動回路５００３、選択された画素にビデオ信号を供給する信号線駆動回路５００４を備えている。なお液晶モジュールを作製する場合は上記実施例を用いて表示パネル５００１を作製すればよい。また、走査線駆動回路５００３や信号線駆動回路５００４等制御用駆動回路部を、上記実施例により形成された薄膜トランジスタ、または単結晶基板上トランジスタを用いて作製することが可能である。以上のように、図１７に示す液晶モジュール液晶テレビを完成させることができる。
【０１５０】
図１８は、液晶テレビ受像機の主要な構成を示すブロック図である。チューナ５１０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１２により処理される。コントロール回路５０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０１５１】
チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送られ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チューナ５１０１や音声信号処理回路５１０６に信号を送出する。
【０１５２】
図１９（Ａ）に示すように、液晶モジュールを筐体５２０１に組みこんで、テレビ受像機を完成させることができる。液晶モジュールにより、表示画面５２０２が形成される。また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。
【０１５３】
また図１９（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッテリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することでができる。筐体５２１２は操作キー５２１６によって制御する。また、図１９（Ｂ）に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、さらに充電器５２１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は走査線駆動回路５００３及び信号線駆動回路５００４に適用することができる。
【０１５４】
本発明を図１７、図１８、図１９（Ａ）〜図１９（Ｂ）に示すテレビ受像器使用することにより、ゲート信号線駆動回路、ソース信号線駆動回路におけるトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１５５】
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
【０１５６】
図２０（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビデオ信号を供給する信号線駆動回路５３０６を備えている。
【０１５７】
プリント配線基板５３０２には、コントローラ５３０７、中央処理装置（ＣＰＵ）５３０８、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシブル配線基板（ＦＰＣ）５３１３により接続されている。プリント配線基板５３１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式を用いて表示パネル５３０１に実装することもできる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。
【０１５８】
プリント配線基板５３０２に備えられたインターフェース（Ｉ／Ｆ）部５３１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。
【０１５９】
図２０（Ｂ）は、図２０（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、ＤＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０１６０】
電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もある。
【０１６１】
ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース５３１９などを有している。インターフェース５３１９を介してＣＰＵ５３０８に入力された各種信号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１などに入力される。演算回路５３２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７などに送る。
【０１６２】
メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１６３】
入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポインティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、ＶＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ５３０７に送付する。
【０１６４】
コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントローラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ  Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。
【０１６５】
送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音声処理回路５３１１に送られる。
【０１６６】
ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３１１において音声信号に復調され、スピーカー５３２７に送られる。またマイク５３２６から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８からの命令に従って、送受信回路５３１２に送られる。
【０１６７】
コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
【０１６８】
図２１は、図２０（Ａ）〜図２０（Ｂ）に示すモジュールを含む携帯電話機の一態様を示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１に嵌着されモジュールとして組み立てられる。
【０１６９】
表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プリント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。このようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成された開口窓から視認できように配置する。
【０１７０】
本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としても、その表示パネルにおいて、ゲート信号線駆動回路、ソース信号線駆動回路のトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能といった作用効果を奏することができる。
【０１７１】
本発明を図２０（Ａ）〜図２０（Ｂ）、図２１に示す携帯電話に使用することにより、表示パネルにおけるゲート信号線駆動回路、ソース信号線駆動回路のトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１７２】
図２２（Ａ）は液晶ディスプレイであり、筐体６００１、支持台６００２、表示部６００３などによって構成されている。本発明は図１３に示す液晶モジュール、図２０（Ａ）に示す表示パネルの構成を用いて、表示部６００３の駆動回路に適用が可能である。
【０１７３】
本発明を使用することにより、表示部６００３のゲート信号線駆動回路、ソース信号線駆動回路におけるトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１７４】
図２２（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む。本発明は図１３に示す液晶モジュール、図２０（Ａ）に示す表示パネルの構成を用いて、表示部６１０３に適用することができる。
【０１７５】
本発明を使用することにより、表示部６１０３のゲート信号線駆動回路、ソース信号線駆動回路におけるトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１７６】
図２２（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。本発明は図１３に示す液晶モジュール、図２０（Ａ）に示す表示パネルの構成を用いて、表示部６２０２に適用することができる。
【０１７７】
本発明を使用することにより、表示部６２０２のゲート信号線駆動回路、ソース信号線駆動回路におけるトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１７８】
図２２（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。本発明は図１３に示す液晶モジュール、図２０（Ａ）に示す表示パネルの構成を用いて、表示部６３０２に適用することができる。
【０１７９】
本発明を使用することにより、表示部６３０２のゲート信号線駆動回路、ソース信号線駆動回路におけるトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１８０】
図２２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体（ＤＶＤ等）読込部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示する。本発明は図１３に示す液晶モジュール、図２０（Ａ）に示す表示パネルの構成を用いて、表示部Ａ６４０３、表示部Ｂ６４０４及び制御用回路部等に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１８１】
本発明を使用することにより、表示部Ａ６４０３、表示部Ｂ６４０４のゲート信号線駆動回路、ソース信号線駆動回路におけるトランジスタ数を大幅に削減することができるため、画素部周辺の駆動回路部のレイアウト面積を低減することができ、なおかつ歩留まり高い製品を顧客に提供することが可能となる。
【０１８２】
これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。
【０１８３】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこを付記する。
【０１８４】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１８５】
【図１】実施形態１の構成を示す回路図、タイミングチャート図。
【図２】実施例１の構成を示す回路図、タイミングチャート図。
【図３】実施例１の構成を示す回路図、タイミングチャート図。
【図４】実施例１のシフトレジスタの回路図、波形の出力図。
【図５】実施例２の構成を示す回路図、タイミングチャート図。
【図６】実施例２の構成を示す回路図、波形の出力図。
【図７】実施例３のブロック図。
【図８】実施例３の回路図。
【図９】実施例３のタイミングチャート図
【図１０】実施例４のトランジスタの作製工程の断面図。
【図１１】実施例４のトランジスタの作製工程の断面図。
【図１２】実施例４のトランジスタの作製工程の断面図。
【図１３】実施例５の液晶モジュールの断面図。
【図１４】実施例５の液晶モジュールの斜視図。
【図１５】実施例６のＥＬモジュールの斜視図及び断面図。
【図１６】実施例７のトランジスタの断面図。
【図１７】本発明が適用される電子機器の例を示す図。
【図１８】本発明が適用される電子機器の例を示す図。
【図１９】本発明が適用される電子機器の例を示す図。
【図２０】本発明が適用される電子機器の例を示す図。
【図２１】本発明が適用される電子機器の例を示す図。
【図２２】本発明が適用される電子機器の例を示す図。
【図２３】従来例の構成を示す回路図。
【図２４】従来例の構成を示す回路図。
【符号の説明】
【０１８６】
２０１ａ  ｎチャネル型トランジスタ
２０１ｂ  ｐチャネル型トランジスタ
２０２ａ  ｎチャネル型トランジスタ
２０２ｂ  ｐチャネル型トランジスタ
２０３ａ  ｎチャネル型トランジスタ
２０３ｂ  ｐチャネル型トランジスタ
３０１    画素部
３０２    ソースドライバ
３０３    書込用ゲートドライバ
３０４    消去用ゲートドライバ
３０５    シフトレジスタ
３０６    ＮＡＮＤ回路
３０７    ラッチ回路
３０８    ラッチ回路
３０９    レベルシフタ・バッファ
３１０    シフトレジスタ
３１１    ＮＡＮＤ回路
３１２    レベルシフタ・バッファ
３１３    シフトレジスタ
３１４    ＮＡＮＤ回路
３１５    レベルシフタ・バッファ
４０１    ガラス基板
４０２    ブロッキング層
４０３    半導体層
４０４    半導体層
４０５    半導体層
４０６    半導体層
４０７    ゲート絶縁膜
４０８ａ  第１の導電膜
４０８ｂ  第２の導電膜
４０９    マスク
４１０    第１の形状の導電層
４１０ａ  第１の導電膜
４１０ｂ  第２の導電膜
４１１    第１の形状の導電層
４１１ａ  第１の導電膜
４１１ｂ  第２の導電膜
４１２    第１の形状の導電層
４１２ａ  第１の導電膜
４１２ｂ  第２の導電膜
４１３    第１の形状の導電層
４１３ａ  第１の導電膜
４１３ｂ  第２の導電膜
４１４    第１の形状の導電層
４１４ａ  第１の導電膜
４１４ｂ  第２の導電膜
４１５    第１の形状の導電層
４１５ａ  第１の導電膜
４１５ｂ  第２の導電膜
４１６    ゲート絶縁膜
４１７    第１の不純物領域
４１８    第１の不純物領域
４１９    第１の不純物領域
４２０    第１の不純物領域
４２１    第２の形状の導電層
４２１ａ  第１の導電膜
４２１ｂ  第２の導電膜
４２２    第２の形状の導電層
４２２ａ  第１の導電膜
４２２ｂ  第２の導電膜
４２３    第２の形状の導電層
４２３ａ  第１の導電層
４２３ｂ  第２の導電層
４２４    第２の形状の導電層
４２４ａ  第１の導電膜
４２４ｂ  第２の導電膜
４２５    第２の形状の導電層
４２５ａ  第１の導電膜
４２５ｂ  第２の導電膜
４２６    第２の形状の導電層
４２６ｂ  第１の導電膜
４２６ａ  第２の導電膜
４２７    第２の不純物領域
４２８    第２の不純物領域
４２８    第２の不純物領域
４２９    第２の不純物領域
４３０    第２の不純物領域
４３１    第３の形状の導電層
４３１ａ  第１の導電膜
４３１ｂ  第２の導電膜
４３２    第３の形状の導電層
４３２ａ  第１の導電膜
４３２ｂ  第２の導電膜
４３３    第３の形状の導電層
４３３ａ  第１の導電膜
４３３ｂ  第２の導電膜
４３４    第３の形状の導電層
４３４ａ  第１の導電膜
４３４ｂ  第２の導電膜
４３５    第３の形状の導電層
４３５ａ  第１の導電膜
４３５ｂ  第２の導電膜
４３６    第３の形状の導電層
４３６ａ  第１の導電膜
４３６ｂ  第２の導電膜
４３７    ゲート絶縁膜
４３８    レジストマスク
４３９    レジストマスク
４４０ａ  第３の不純物領域
４４０ｂ  第３の不純物領域
４４０ｃ  第３の不純物領域
４４１    絶縁膜
４４２    絶縁膜
４４３    絶縁膜
４４４    ドレイン配線
４４５    ドレイン配線
４４６    ドレイン配線
４４７    ドレイン配線
４４８    接続電極
４４９    ゲート配線
４５０    画素電極
４５１    接続電極
４５２    画素部
４５３    ｐチャネル型ＴＦＴ
４５４    ｎチャネル型ＴＦＴ
４５５    画素ＴＦＴ
４５６    保持容量
４６１    層間膜
４６２    層間膜
４６３    画素電極
５５１    配向膜
５５２    対向基板
５５３    透明導電膜
５５４    配向膜
５５５    液晶
６０１    ガラス基板
６０２    画素部
６０３    ゲート側駆動回路
６０４    ソース側駆動回路
６０５    画素ＴＦＴ
６０６    画素電極
６０７    保持容量
６０８    ゲート配線
６０９    ソース配線
６１０    ＦＰＣ
６１１    外部入出力端子
６１２    入出力配線
６１３    入出力配線
６１４    対向基板
１９０１    シリコン基板
１９０２    ｎ型ウェル
１９０３    ｐ型ウェル
１９０４    フィールド酸化膜
１９０５    ゲート電極
１９０５ａ  シリサイド層
１９０５ｂ  ポリシリコン層
１９０６    ゲート電極
１９０６ａ  シリサイド層
１９０６ｂ  ポリシリコン層
１９０７    エクステンション領域
１９０８    エクステンション領域
１９０９    サイドウォール
１９１０    サイドウォール
１９１１    ゲート絶縁膜
１９１２    ゲート絶縁膜
１９１３    ソース領域
１９１４    ドレイン領域
１９１５    ソース領域
１９１６    ドレイン領域
１９１７    層間絶縁膜
１９１８    層間絶縁膜
１９１９    ソース電極
１９２０    ドレイン電極
１９２１    ソース電極
１９２２    ドレイン電極
１９２３    パッシベーション膜
１９２４    層間絶縁膜
１９２５    ｐチャネル型トランジスタ
１９２６    ｎチャネル型トランジスタ
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    第１の走査線駆動回路
４００５    第２の走査線駆動回路
４００６    基板
４００７    充填材
４００８    トランジスタ
４００９    駆動用トランジスタ
４０１０    スイッチング用トランジスタ
４０１１    発光素子
４０１２    電極
４０１４    配線
４０１５    配線
４０１６    接続端子
４０１７    配線
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    シール材
５００１    表示パネル
５００２    画素部
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１１    回路基板
５０１２    コントロール回路
５０１３    信号分割回路
５０１４    接続配線
５１０１    チューナ
５１０２    映像信号増幅回路
５１０３    映像信号処理回路
５１０５    音声信号増幅回路
５１０６    音声信号処理回路
５１０７    スピーカー
５１０８    制御回路
５１０９    入力部
５２０１    筐体
５２０２    表示画面
５２０３    スピーカー
５２０４    操作スイッチ
５２１０    充電器
５２１２    筐体
５２１３    表示部
５２１６    操作キー
５２１７    スピーカー部
５３０１    表示パネル
５３０２    プリント配線基板
５３０３    画素部
５３０４    第１の走査線駆動回路
５３０５    第２の走査線駆動回路
５３０６    信号線駆動回路
５３０７    コントローラ
５３０８    ＣＰＵ
５３０９    メモリ
５３１０    電源回路
５３１１    音声処理回路
５３１２    送受信回路
５３１３    フレキシブル配線基板（ＦＰＣ）
５３１４    Ｉ／Ｆ部
５３１５    アンテナ用ポート
５３１６    ＶＲＡＭ
５３１７    ＤＲＡＭ
５３１８    フラッシュメモリ
５３２０    制御信号生成回路
５３２１    デコーダ
５３２２    レジスタ
５３２３    演算回路
５３２４    ＲＡＭ
５３２５    入力手段
５３２６    マイク
５３２７    スピーカー
５３２８    アンテナ
５３３０    ハウジング
５３３１    プリント基板
５３３２    スピーカー
５３３３    マイクロフォン
５３３４    送受信回路
５３３５    信号処理回路
５３３６    入力手段
５３３７    バッテリー
５３３９    筐体
５３４０    アンテナ
６００１    筐体
６００２    支持台
６００３    表示部
６１０１    本体
６１０２    筐体
６１０３    表示部
６１０４    キーボード
６１０５    外部接続ポート
６１０６    ポインティングマウス
６２０１    本体
６２０２    表示部
６２０３    スイッチ
６２０４    操作キー
６２０５    赤外線ポート
６３０１    筐体
６３０２    表示部
６３０３    スピーカー部
６３０４    操作キー
６３０５    記録媒体挿入部
６４０１    本体
６４０２    筐体
６４０３    表示部Ａ
６４０４    表示部Ｂ
６４０５    記録媒体読込部
６４０６    操作キー
６４０７    スピーカー部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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