(57)【要約】【課題】  ３３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路を提供する。【解決手段】  二変数三値論理演算を行う三値論理関数回路は、第１の入力ａを構成する３つの論理値−１，０，１に応じて、一変数三値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３によって３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断し、第２の入力ｂに接続される３つの一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３の出力を選択する。【選択図】  図１
2006191394.tif 000002
【特許請求の範囲】
【請求項１】
二変数三値論理演算を行う三値論理関数回路であって、
第１の入力を構成する３つの論理値のうち第１の論理値に応じて導通状態になる第１のトランスファーゲートと、
前記第１の入力を構成する３つの論理値のうち第２の論理値に応じて導通状態になる第２のトランスファーゲートと、
前記第１の入力を構成する３つの論理値のうち第３の論理値に応じて導通状態になる第３のトランスファーゲートと、
前記第１のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して第１の出力を得る第１の一変数三値論理関数回路と、
前記第１のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して前記第１の出力と相補対称な第２の出力を得る第２の一変数三値論理関数回路と、
前記第２のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して第３の出力を得る第３の一変数三値論理関数回路と、
前記第２のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して前記第３の出力と相補対称な第４の出力を得る第４の一変数三値論理関数回路と、
前記第３のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して第５の出力を得る第５の一変数三値論理関数回路と、
前記第３のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して前記第５の出力と相補対称な第６の出力を得る第６の一変数三値論理関数回路と、
前記第１のトランスファーゲートの入力端子に接続され、第２の入力を構成する３つの論理値のうち第１の論理値に応じて第７の出力を得る第７の一変数三値論理関数回路と、
前記第２のトランスファーゲートの入力端子に接続され、前記第２の入力を構成する３つの論理値のうち第２の論理値に応じて第８の出力を得る第８の一変数三値論理関数回路と、
前記第３のトランスファーゲートの入力端子に接続され、前記第２の入力を構成する３つの論理値のうち第３の論理値に応じて第９の出力を得る第９の一変数三値論理関数回路とを備え、
前記第１乃至第３のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア接続されていること
を特徴とする三値論理関数回路。
【請求項２】
前記第１のトランスファーゲートは、前記第１の入力を構成する３つの論理値−１，０，１のうち論理値−１に応じて導通状態になるものであり、
前記第２のトランスファーゲートは、前記第１の入力を構成する３つの論理値−１，０，１のうち論理値０に応じて導通状態になるものであり、
前記第３のトランスファーゲートは、前記第１の入力を構成する３つの論理値−１，０，１のうち論理値１に応じて導通状態になるものであり、
前記第１の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（１，−１，−１）を得るものであり、
前記第２の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（−１，１，１）を得るものであり、
前記第３の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（−１，１，−１）を得るものであり、
前記第４の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（１，−１，１）を得るものであり、
前記第５の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（−１，−１，１）を得るものであり、
前記第６の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（１，１，−１）を得るものであること
を特徴とする請求項１記載の三値論理関数回路。
【請求項３】
前記第２の一変数三値論理関数回路の代わりに、前記第１のトランスファーゲートの他方の制御端子に接続されて前記第１の一変数三値論理関数回路の出力を反転するインバータを備えること
を特徴とする請求項１記載の三値論理関数回路。
【請求項４】
前記第５の一変数三値論理関数回路の代わりに、前記第３のトランスファーゲートの一方の制御端子に接続されて前記第６の一変数三値論理関数回路の出力を反転するインバータを備えること
を特徴とする請求項１又は請求項３記載の三値論理関数回路。
【請求項５】
前記第３の一変数三値論理関数回路の代わりに、前記第２のトランスファーゲートの一方の制御端子に接続されて前記第４の一変数三値論理関数回路の出力を反転するインバータを備えること
を特徴とする請求項１、請求項３又は請求項４記載の三値論理関数回路。
【請求項６】
前記第７乃至第９の一変数三値論理関数回路は、前記第２の入力（−１，０，１）に対して出力（０，−１，−１）を得る第１の反転回路、前記第２の入力（−１，０，１）に対して出力（０，０，−１）を得る第２の反転回路、前記第２の入力（−１，０，１）に対して出力（１，−１，−１）を得る第３の反転回路、前記第２の入力（−１，０，１）に対して出力（１，０，−１）を得る第４の反転回路、前記第２の入力（−１，０，１）に対して出力（１，０，０）を得る第５の反転回路、前記第２の入力（−１，０，１）に対して出力（１，１，−１）を得る第６の反転回路、前記第２の入力（−１，０，１）に対して出力（１，１，０）を得る第７の反転回路、前記第２の入力（−１，０，１）に対して出力（０，−１，０）を得る第１の非反転回路、前記第２の入力（−１，０，１）に対して出力（０，−１，１）を得る第２の非反転回路、前記第２の入力（−１，０，１）に対して出力（１，−１，０）を得る第３の非反転回路、前記第２の入力（−１，０，１）に対して出力（１，−１，１）を得る第４の非反転回路、前記第２の入力（−１，０，１）に対して出力（１，０，１）を得る第５の非反転回路、前記第１の非反転回路の出力と相補対称な出力を得る第１の相補対称回路、前記第２の非反転回路の出力と相補対称な出力を得る第２の相補対称回路、前記第３の非反転回路の出力と相補対称な出力を得る第３の相補対称回路、前記第４の非反転回路の出力と相補対称な出力を得る第４の相補対称回路、及び前記第５の非反転回路の出力と相補対称な出力を得る第５の相補対称回路のうち、いずれかであること
を特徴とする請求項２乃至請求項５のうちいずれか１項記載の三値論理関数回路。
【請求項７】
二変数三値論理演算を行う三値論理関数回路であって、
第１の入力を構成する３つの論理値のうち第１の論理値及び第２の論理値のいずれかに応じて導通状態になる第１のトランスファーゲートと、
前記第１の入力を構成する３つの論理値のうち第３の論理値に応じて導通状態になる第２のトランスファーゲートと、
前記第１のトランスファーゲートの一方の制御端子及び前記第２のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して第１の出力を得る第１の一変数三値論理関数回路と前記第１の入力に対して第２の出力を得る第２の一変数三値論理関数回路との論理和をとった第３の一変数三値論理関数回路と、
前記第１のトランスファーゲートの他方の制御端子及び前記第２のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して前記第１の出力と相補対称な第３の出力を得る第４の一変数三値論理関数回路と前記第１の入力に対して前記第２の出力と相補対称な第４の出力を得る第５の一変数三値論理関数回路との論理積をとった第６の一変数三値論理関数回路と、
前記第１のトランスファーゲートの入力端子に接続され、第２の入力を構成する３つの論理値のうち第１の論理値に応じて第５の出力を得る第７の一変数三値論理関数回路と前記第２の入力を構成する３つの論理値のうち第２の論理値に応じて第６の出力を得る第８の一変数三値論理関数回路とを統合した第９の一変数三値論理関数回路と、
前記第２のトランスファーゲートの入力端子に接続され、前記第２の入力を構成する３つの論理値のうち第３の論理値に応じて第７の出力を得る第１０の一変数三値論理関数回路とを備え、
前記第１及び第２のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア接続されていること
を特徴とする三値論理関数回路。
【請求項８】
前記第６の一変数三値論理関数回路の代わりに、前記第１のトランスファーゲートの他方の制御端子及び前記第２のトランスファーゲートの一方の制御端子に接続されて前記第３の一変数三値論理関数回路の出力を反転するインバータを備えること
を特徴とする請求項７記載の三値論理関数回路。
【請求項９】
前記第３の一変数三値論理関数回路の代わりに、前記第１のトランスファーゲートの一方の制御端子及び前記第２のトランスファーゲートの他方の制御端子に接続されて前記第６の一変数三値論理関数回路の出力を反転するインバータを備えること
を特徴とする請求項７記載の三値論理関数回路。
【請求項１０】
二変数多値論理演算を行う多値論理関数回路であって、
第１の入力を構成するＮ個の論理値のいずれかに応じて導通状態になるＮ個のトランスファーゲートと、
Ｎが奇数の場合にはｍ＝（Ｎ−１）／２とする一方で、Ｎが偶数の場合にはｍ＝Ｎ／２としたとき、前記Ｎ個のトランスファーゲートのそれぞれにおける一方の制御端子に接続され、前記第１の入力（−ｍ，−ｍ＋１，・・・，−１，０，１，・・・，ｍ−１，ｍ）に対して、１≦ｉ≦Ｎなるｉについて、ｉ番目の論理値に対してのみｍを出力し、他の論理値に対しては−ｍを出力するＮ個の一変数Ｎ値論理関数回路からなる第１の回路群と、
前記Ｎ個のトランスファーゲートのそれぞれにおける他方の制御端子に接続され、前記第１の入力（−ｍ，−ｍ＋１，・・・，−１，０，１，・・・，ｍ−１，ｍ）に対して、前記第１の回路群を構成するＮ個の一変数Ｎ値論理関数回路のそれぞれの出力と相補対称な出力を得るＮ個の一変数Ｎ値論理関数回路からなる第２の回路群と、
前記Ｎ個のトランスファーゲートのそれぞれの入力端子に接続され、第２の入力を構成するＮ個の論理値のそれぞれに応じて出力を得るＮ個の一変数三値論理関数回路からなる第３の回路群とを備え、
前記Ｎ個のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア接続されていること
を特徴とする多値論理関数回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二変数三値論理演算を行う三値論理関数回路、及び二変数多値論理演算を行う多値論理関数回路に関する。
【背景技術】
【０００２】
近年、コンピュータをはじめとする情報処理装置の高性能化にともない、公開鍵暗号基盤（Public Key Infrastructure；ＰＫＩ）等の複雑な論理演算を行う必要があるアプリケーションも多種開発されるに至っている。従来からＭＯＳ（Metal Oxide Semiconductor）素子を用いた多値論理関数回路の提案が各種なされているが、中でも三値論理関数回路は、必要な素子数と性能との関係等から優れた特性を有するものとして着目されつつある。
【０００３】
従来のＭＯＳ素子による三値論理関数回路の実現法としては、ＭＯＳトランジスタのチャンネルドープ量を調節することにより、閾値電圧を変化させたトランジスタを用いる方法が知られている。しかしながら、かかる方法は、ｐ型ＭＯＳトランジスタ又はｎ型ＭＯＳトランジスタを用いるものである。すなわち、従来の三値論理関数回路としては、ＣＭＯＳ（Comlementary MOS）回路を用いた効率のよいものが存在していないのが現状であり、ＣＭＯＳの特徴であるスイッチング時以外は電流が流れないという動作特性のものではなく、常時電流が流れる電流モードＣＭＯＳ多値論理関数回路しか提案されていなかった（例えば、特許文献１及び非特許文献１乃至非特許文献３等参照。）。
【０００４】
【特許文献１】特開平７−２１２２２０号公報
【非特許文献１】WU X W, PROSSER F P, “CMOS ternary logic circuits”, IEE Proc PartG JN: A0160B; ISSN: 0143-7089; CODEN: IPGSEB VOL. 137 NO. 1; PAGE. 21-27;(1990/02)
【非特許文献２】CHANG Y-J, LEE C L, “Synthesis of Multi-Variable MVL Functions Using Hybrid Mode CMOSLogic”, Proc IEEE Int Symp Multiple-Valued LogicJN: B0822B; ISSN: 0195-623XVOL. 24th; PAGE. 35-41;(1994)
【非特許文献３】TEMEL T, MORGUL A, “Multi-valued logic function implementation with novel current-modelogic gates”, IEEE Int Symp Circuits Syst JN:A0757AVOL. 2002 NO. Vol.1; PAGE. I.881-I.884; (2002)
【０００５】
このような状況の中、オルソン・エドガー・ダニー氏によって特許文献２に開示された発明がなされた。この発明によれば、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのチャンネルドープ量を調節することにより、閾値電圧を変化させた複数種類のｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを用いることにより、ＣＭＯＳの特徴である動作時以外は電流が流れないという動作特性の多値論理関数回路構成が可能となった。
【０００６】
【特許文献２】特表２００２−５１７９３７号公報
【０００７】
ここで、この特許文献２に開示された技術を三値論理関数回路に適用した場合について説明する。すなわち、この三値論理関数回路は、３つの論理値を、−１，０，１と表すものとし、それぞれ、負電圧、接地電圧（０ボルト）、正電圧に対応させるものとすると、図５２に示すように、正電圧を給電する電源と出力端子との間、接地と出力端子との間、負電圧を給電する電源と出力端子との間に、それぞれ、単一又は複数のＭＯＳトランジスタから構成されたスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３を挿入したものである。これらスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３は、それぞれ、入力される論理値−１，０，１に対応する入力電圧に応じて排他的に導通状態となるように、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタ配列、並びに閾値電圧を適切に設定したＭＯＳトランジスタ回路から構成されるものである。また、この特許文献２に開示された技術においては、かかる構成のみでは、全ての二変数三値論理関数に限ったとしても３３＾２＝３９＝１９６８３種類存在し、全てを実現することは不可能であることから、入力に特殊な２種類のインバータ（１，−１，１），（１，１，−１）を適用することにより、全ての三値論理演算を実現できるとしている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に開示された技術においては、全ての三値論理演算を実現するために、数千種類もの個別の論理関数回路を用意する必要がある。これは、三値論理演算を集積回路で実現する場合には、ライブラリとして用意しなければならない基本パターンが数千種類も必要であることを意味している。したがって、この方法では、事実上、三値論理集積回路を設計することが不可能である。
【０００９】
また、この技術においては、負電圧を給電する電源、接地、及び正電圧を給電する電源のそれぞれと出力端子との間に挿入されるスイッチ回路として、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタが並列及び／又は直列に複雑に接続されたものを用いていることから、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタの特性の非対称性により、立ち上がり及び立ち下がりのスイッチング時間特性が非対称になるという問題もある。すなわち、この技術においては、論理値−１から論理値１への変化時間と、論理値１から論理値−１への変化時間が大きく異なる結果となる。同期式ディジタル論理関数回路においては、タイミング設計を容易にするために、このスイッチング時間の非対称性はできる限り小さいことが望ましい。
【００１０】
本発明は、このような実情に鑑みてなされたものであり、３３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路、及びこの三値論理関数回路を拡張した多値論理関数回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的を達成する本発明にかかる三値論理関数回路は、二変数三値論理演算を行う三値論理関数回路であって、第１の入力を構成する３つの論理値のうち第１の論理値に応じて導通状態になる第１のトランスファーゲートと、前記第１の入力を構成する３つの論理値のうち第２の論理値に応じて導通状態になる第２のトランスファーゲートと、前記第１の入力を構成する３つの論理値のうち第３の論理値に応じて導通状態になる第３のトランスファーゲートと、前記第１のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して第１の出力を得る第１の一変数三値論理関数回路と、前記第１のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して前記第１の出力と相補対称な第２の出力を得る第２の一変数三値論理関数回路と、前記第２のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して第３の出力を得る第３の一変数三値論理関数回路と、前記第２のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して前記第３の出力と相補対称な第４の出力を得る第４の一変数三値論理関数回路と、前記第３のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して第５の出力を得る第５の一変数三値論理関数回路と、前記第３のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して前記第５の出力と相補対称な第６の出力を得る第６の一変数三値論理関数回路と、前記第１のトランスファーゲートの入力端子に接続され、第２の入力を構成する３つの論理値のうち第１の論理値に応じて第７の出力を得る第７の一変数三値論理関数回路と、前記第２のトランスファーゲートの入力端子に接続され、前記第２の入力を構成する３つの論理値のうち第２の論理値に応じて第８の出力を得る第８の一変数三値論理関数回路と、前記第３のトランスファーゲートの入力端子に接続され、前記第２の入力を構成する３つの論理値のうち第３の論理値に応じて第９の出力を得る第９の一変数三値論理関数回路とを備え、前記第１乃至第３のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア接続されていることを特徴としている。
【００１２】
このような本発明にかかる三値論理関数回路は、第１の入力を構成する３つの論理値に応じて、第１乃至第６の一変数三値論理関数回路によって第１乃至第３のトランスファーゲートを導通又は遮断し、第２の入力に接続される第７乃至第９の一変数三値論理関数回路の出力を選択する。したがって、本発明にかかる三値論理関数回路においては、全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減することができるとともに、全ての三値論理素子を一変数三値論理関数回路のみを用いて構成することから、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
【００１３】
具体的には、前記第１のトランスファーゲートは、前記第１の入力を構成する３つの論理値−１，０，１のうち論理値−１に応じて導通状態になるものであり、前記第２のトランスファーゲートは、前記第１の入力を構成する３つの論理値−１，０，１のうち論理値０に応じて導通状態になるものであり、前記第３のトランスファーゲートは、前記第１の入力を構成する３つの論理値−１，０，１のうち論理値１に応じて導通状態になるものである。そして、前記第１の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（１，−１，−１）を得るものであり、前記第２の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（−１，１，１）を得るものであり、前記第３の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（−１，１，−１）を得るものであり、前記第４の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（１，−１，１）を得るものであり、前記第５の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（−１，−１，１）を得るものであり、前記第６の一変数三値論理関数回路は、前記第１の入力（−１，０，１）に対して出力（１，１，−１）を得るものとして構成することができる。
【００１４】
ここで、本発明にかかる三値論理関数回路は、前記第２の一変数三値論理関数回路の代わりに、前記第１のトランスファーゲートの他方の制御端子に接続されて前記第１の一変数三値論理関数回路の出力を反転するインバータを備えてもよい。
【００１５】
また、本発明にかかる三値論理関数回路は、前記第５の一変数三値論理関数回路の代わりに、前記第３のトランスファーゲートの一方の制御端子に接続されて前記第６の一変数三値論理関数回路の出力を反転するインバータを備えてもよい。
【００１６】
さらに、本発明にかかる三値論理関数回路は、前記第３の一変数三値論理関数回路の代わりに、前記第２のトランスファーゲートの一方の制御端子に接続されて前記第４の一変数三値論理関数回路の出力を反転するインバータを備えてもよい。
【００１７】
これにより、本発明にかかる三値論理関数回路においては、必要な素子数を減らすことができる。
【００１８】
なお、本発明にかかる三値論理関数回路において、前記第７乃至第９の一変数三値論理関数回路は、前記第２の入力（−１，０，１）に対して出力（０，−１，−１）を得る第１の反転回路、前記第２の入力（−１，０，１）に対して出力（０，０，−１）を得る第２の反転回路、前記第２の入力（−１，０，１）に対して出力（１，−１，−１）を得る第３の反転回路、前記第２の入力（−１，０，１）に対して出力（１，０，−１）を得る第４の反転回路、前記第２の入力（−１，０，１）に対して出力（１，０，０）を得る第５の反転回路、前記第２の入力（−１，０，１）に対して出力（１，１，−１）を得る第６の反転回路、前記第２の入力（−１，０，１）に対して出力（１，１，０）を得る第７の反転回路、前記第２の入力（−１，０，１）に対して出力（０，−１，０）を得る第１の非反転回路、前記第２の入力（−１，０，１）に対して出力（０，−１，１）を得る第２の非反転回路、前記第２の入力（−１，０，１）に対して出力（１，−１，０）を得る第３の非反転回路、前記第２の入力（−１，０，１）に対して出力（１，−１，１）を得る第４の非反転回路、前記第２の入力（−１，０，１）に対して出力（１，０，１）を得る第５の非反転回路、前記第１の非反転回路の出力と相補対称な出力を得る第１の相補対称回路、前記第２の非反転回路の出力と相補対称な出力を得る第２の相補対称回路、前記第３の非反転回路の出力と相補対称な出力を得る第３の相補対称回路、前記第４の非反転回路の出力と相補対称な出力を得る第４の相補対称回路、及び前記第５の非反転回路の出力と相補対称な出力を得る第５の相補対称回路のうち、いずれかであればよい。
【００１９】
すなわち、本発明にかかる三値論理関数回路は、２７種類の二変数三値論理関数回路のうち、１７種類の二変数三値論理関数回路のみを用いて、組織的に実現することができる。これら１７種類の一変数三値論理関数回路は、スイッチング動作時以外は、全てのトランジスタがオフ状態となり、電流が流れない。したがって、本発明にかかる三値論理関数回路においては、通常のＣＭＯＳ二値論理関数回路と同様に、消費電力を極めて小さくすることができる。
【００２０】
また、上述した目的を達成する本発明にかかる三値論理関数回路は、二変数三値論理演算を行う三値論理関数回路であって、第１の入力を構成する３つの論理値のうち第１の論理値及び第２の論理値のいずれかに応じて導通状態になる第１のトランスファーゲートと、前記第１の入力を構成する３つの論理値のうち第３の論理値に応じて導通状態になる第２のトランスファーゲートと、前記第１のトランスファーゲートの一方の制御端子及び前記第２のトランスファーゲートの他方の制御端子に接続され、前記第１の入力に対して第１の出力を得る第１の一変数三値論理関数回路と前記第１の入力に対して第２の出力を得る第２の一変数三値論理関数回路との論理和をとった第３の一変数三値論理関数回路と、前記第１のトランスファーゲートの他方の制御端子及び前記第２のトランスファーゲートの一方の制御端子に接続され、前記第１の入力に対して前記第１の出力と相補対称な第３の出力を得る第４の一変数三値論理関数回路と前記第１の入力に対して前記第２の出力と相補対称な第４の出力を得る第５の一変数三値論理関数回路との論理積をとった第６の一変数三値論理関数回路と、前記第１のトランスファーゲートの入力端子に接続され、第２の入力を構成する３つの論理値のうち第１の論理値に応じて第５の出力を得る第７の一変数三値論理関数回路と前記第２の入力を構成する３つの論理値のうち第２の論理値に応じて第６の出力を得る第８の一変数三値論理関数回路とを統合した第９の一変数三値論理関数回路と、前記第２のトランスファーゲートの入力端子に接続され、前記第２の入力を構成する３つの論理値のうち第３の論理値に応じて第７の出力を得る第１０の一変数三値論理関数回路とを備え、前記第１及び第２のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア接続されていることを特徴としている。
【００２１】
このような本発明にかかる三値論理関数回路においては、第２の入力の論理値に応じて出力を得る３つの一変数三値論理関数回路のいずれか２つが同一である場合には、これら同一の一変数三値論理関数回路を１つに統合して第９の一変数三値論理関数回路とする。そして、本発明にかかる三値論理関数回路は、第１の入力を構成する３つの論理値に応じて、第３及び第６の一変数三値論理関数回路によって第１及び第２のトランスファーゲートを導通又は遮断し、第２の入力に接続される第９及び第１０の一変数三値論理関数回路の出力を選択する。したがって、本発明にかかる三値論理関数回路においては、全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減することができるとともに、全ての三値論理素子を一変数三値論理関数回路のみを用いて構成することから、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
【００２２】
ここで、本発明にかかる三値論理関数回路は、前記第６の一変数三値論理関数回路の代わりに、前記第１のトランスファーゲートの他方の制御端子及び前記第２のトランスファーゲートの一方の制御端子に接続されて前記第３の一変数三値論理関数回路の出力を反転するインバータを備えてもよい。
【００２３】
また、本発明にかかる三値論理関数回路は、前記第３の一変数三値論理関数回路の代わりに、前記第１のトランスファーゲートの一方の制御端子及び前記第２のトランスファーゲートの他方の制御端子に接続されて前記第６の一変数三値論理関数回路の出力を反転するインバータを備えてもよい。
【００２４】
これにより、本発明にかかる三値論理関数回路においては、必要な素子数を減らすことができる。
【００２５】
さらに、上述した目的を達成する本発明にかかる多値論理関数回路は、二変数多値論理演算を行う多値論理関数回路であって、第１の入力を構成するＮ個の論理値のいずれかに応じて導通状態になるＮ個のトランスファーゲートと、Ｎが奇数の場合にはｍ＝（Ｎ−１）／２とする一方で、Ｎが偶数の場合にはｍ＝Ｎ／２としたとき、前記Ｎ個のトランスファーゲートのそれぞれにおける一方の制御端子に接続され、前記第１の入力（−ｍ，−ｍ＋１，・・・，−１，０，１，・・・，ｍ−１，ｍ）に対して、１≦ｉ≦Ｎなるｉについて、ｉ番目の論理値に対してのみｍを出力し、他の論理値に対しては−ｍを出力するＮ個の一変数Ｎ値論理関数回路からなる第１の回路群と、前記Ｎ個のトランスファーゲートのそれぞれにおける他方の制御端子に接続され、前記第１の入力（−ｍ，−ｍ＋１，・・・，−１，０，１，・・・，ｍ−１，ｍ）に対して、前記第１の回路群を構成するＮ個の一変数Ｎ値論理関数回路のそれぞれの出力と相補対称な出力を得るＮ個の一変数Ｎ値論理関数回路からなる第２の回路群と、前記Ｎ個のトランスファーゲートのそれぞれの入力端子に接続され、第２の入力を構成するＮ個の論理値のそれぞれに応じて出力を得るＮ個の一変数三値論理関数回路からなる第３の回路群とを備え、前記Ｎ個のトランスファーゲートのそれぞれの出力端子は、ワイヤードオア接続されていることを特徴としている。
【００２６】
このような本発明にかかる多値論理関数回路は、第１の入力を構成するＮ個の論理値に応じて、第１及び第２の回路群を構成する２Ｎ個の一変数三値論理関数回路によってＮ個のトランスファーゲートを導通又は遮断し、第２の入力に接続される第３の回路群を構成するＮ個の一変数三値論理関数回路の出力を選択する。したがって、本発明にかかる多値論理関数回路においては、全ての二変数多値論理関数回路を実現するために必要となる基本回路の種類を著しく削減することができるとともに、全ての多値論理素子を一変数多値論理関数回路のみを用いて構成することから、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
【発明の効果】
【００２７】
本発明によれば、３３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減することができるとともに、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【００２９】
この実施の形態は、二変数三値論理演算を行う三値論理関数回路である。特に、この三値論理関数回路は、３３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減し、１７種類の一変数三値論理関数回路のみを用いて、組織的に実現することができる指針を与えるものである。また、この三値論理関数回路は、全ての三値論理素子を一変数三値論理関数回路のみを用いて構成することにより、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができるものである。
【００３０】
三値論理関数回路は、図１に示すように、ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎ型ＭＯＳトランジスタとから構成された３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を備える。すなわち、この三値論理関数回路は、入力に応じて導通又は遮断する３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を備え、これら３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断することにより、出力端子Ｙから出力される値が決定される。具体的には、三値論理関数回路は、トランスファーゲートＴ１によって入力ａ＝−１に対する出力を選択し、トランスファーゲートＴ２によって入力ａ＝０に対する出力を選択し、トランスファーゲートＴ３によって入力ａ＝１に対する出力を選択するように構成される。
【００３１】
トランスファーゲートＴ１の２つの制御端子Ｃ−Ｔ１，Ｄ−Ｔ１には、それぞれ、入力ａ＝（−１，０，１）に対して出力（１，−１，−１）を得る一変数三値論理関数回路Ｃ１と、これと相補対称な一変数三値論理関数回路Ｄ１とが接続される。また、トランスファーゲートＴ２の２つの制御端子Ｃ−Ｔ２，Ｄ−Ｔ２には、それぞれ、入力ａ＝（−１，０，１）に対して出力（−１，１，−１）を得る一変数三値論理関数回路Ｃ２と、これと相補対称な一変数三値論理関数回路Ｄ２とが接続される。さらに、トランスファーゲートＴ３の２つの制御端子Ｃ−Ｔ３，Ｄ−Ｔ３には、それぞれ、入力ａ＝（−１，０，１）に対して出力（−１，−１，１）を得る一変数三値論理関数回路Ｃ３と、これと相補対称な一変数三値論理関数回路Ｄ３とが接続される。
【００３２】
また、トランスファーゲートＴ１，Ｔ２，Ｔ３の入力端子Ｘ−Ｔ１，Ｘ−Ｔ２，Ｘ−Ｔ３には、それぞれ、入力ｂに対して出力を得る一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３が接続され、これらトランスファーゲートＴ１，Ｔ２，Ｔ３の出力端子Ｙ−Ｔ１，Ｙ−Ｔ２，Ｙ−Ｔ３は、当該三値論理関数回路の出力端子Ｙとしてワイヤードオア接続される。
【００３３】
このようなトランスファーゲートＴ１，Ｔ２，Ｔ３は、それぞれ、図２に示すように、エンハンスメント型のｎ型ＭＯＳトランジスタと、エンハンスメント型のｐ型ＭＯＳトランジスタとを並列に接続して構成される。ｎ型ＭＯＳトランジスタの制御端子Ｃ−Ｔは、制御入力１でオン状態となるとともに、制御入力−１でオフ状態となり、ｐ型ＭＯＳトランジスタの制御端子Ｄ−Ｔは、制御端子Ｃ−Ｔと相補対称であり、制御入力−１でオン状態となるとともに、制御入力１でオフ状態となる。
【００３４】
ここで、一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３は、それぞれ、入力ｂ＝（−１，０，１）に対して、（ｐ，ｑ，ｒ）、（ｓ，ｔ，ｕ）、（ｘ，ｙ，ｚ）を与えるのものとする。ただし、ｐ，ｑ，ｒ，ｓ，ｔ，ｕ，ｘ，ｙ，ｚは、それぞれ、−１，０，１のいずれかの値をとるものである。このような三値論理関数回路によって実現することができる二変数三値論理関数は、次表１に示すように与えられる。
【００３５】
【表１】
2006191394.tif 000003
【００３６】
一変数三値論理関数回路は、次表２に示す２７種類の一変数三値論理関数のいずれかを実現するものである。先に図１に示した制御端子Ｃ−Ｔ１，Ｄ−Ｔ１，Ｃ−Ｔ２，Ｄ−Ｔ２，Ｃ−Ｔ３，Ｄ−Ｔ３のそれぞれに接続される三値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３は、それぞれ、関数ｆ１９，ｆ０９，ｆ０７，ｆ２１，ｆ０３，ｆ２５を実現するものである。
【００３７】
【表２】
2006191394.tif 000004
【００３８】
これら一変数三値論理関数のうち、関数ｆ０１は、恒等的に−１であり、関数ｆ１４は、恒等的に０であり、関数ｆ２７は、恒等的に１であることから、特別な回路は不要である。
【００３９】
また、関数ｆ０２とｆ２６、関数ｆ０３とｆ２５、関数ｆ０４とｆ２４、関数ｆ０５とｆ２３、関数ｆ０６とｆ２２、関数ｆ０７とｆ２１、関数ｆ０８とｆ２０、関数ｆ０９とｆ１９、関数ｆ１０とｆ１８、関数ｆ１１とｆ１７、関数ｆ１２とｆ１６、関数ｆ１３とｆ１５は、それぞれ、互いに相補対称な関係にある。このうち、関数ｆ０６は、（−１，０，１）を入力とし、（−１，０，１）を出力とする。すなわち、関数ｆ０６は、出力＝入力であり、通過（Through）である。また、関数ｆ２２は、（−１，０，１）を入力とし、（１，０，−１）を出力とする。すなわち、関数ｆ２２は、出力＝入力の否定であることから、二値論理のインバータに相当する。したがって、ＭＯＳトランジスタによって実現すべき一変数三論理関数回路は、関数ｆ１５〜ｆ２６の１２種類ということになる。関数ｆ０２〜ｆ０４、関数ｆ０６〜ｆ１３は、それぞれ、これらと相補対称な関数ｆ２６〜ｆ２４、関数ｆ２２〜ｆ１５の後段にインバータを設けることによって実現することができる。なお、論理関数によっては、出力が−１，０，１の三値のうち二値しかとならい場合には、インバータｆ２２ではなく、簡易な回路で実現することができる。これについては、後述するものとする。
【００４０】
つぎに、これら１２種類の一変数三論理関数回路の具体的な実現法について説明する。
【００４１】
三値を、（−１，０，１）とする。３種類のソース論理値−１，０，１があり、それぞれの入力端子と出力端子との間に、図３(ａ)乃至図３(ｃ)に示すように、スイッチを設ける構成を考える。なお、論理値−１には、−１ボルトを仮定し、論理値０には、０ボルトを仮定し、論理値１には、＋１ボルトを仮定する。
【００４２】
まず、ソース論理値が−１の場合を考える。
【００４３】
ＭＯＳトランジスタのソース電極を−１ボルトに接続したとき、ゲート電圧を＋１ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、２ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図４(ａ)に示すように、エンハンスメント型のｎ型ＭＯＳトランジスタを用い、閾値電圧を１．５ボルトとすればよい。このエンハンスメント型のｎ型ＭＯＳトランジスタを、ＮＥと略記するものとする。
【００４４】
また、ＭＯＳトランジスタのソース電極を−１ボルトに接続したとき、ゲート電圧を０ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、１ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図４(ｂ)に示すように、エンハンスメント型のｎ型ＭＯＳトランジスタを用い、閾値電圧を０．５ボルトとすればよい。このスイッチは、閾値電圧が０．５ボルトであることから、入力０（Ｖｇｓ＝１．０）と入力１（Ｖｇｓ＝２．０）との両方の場合にオン状態となる。このエンハンスメント型のｎ型ＭＯＳトランジスタを、ｎｅと略記するものとする。
【００４５】
なお、これらをまとめると、次表３に示すようになる。
【００４６】
【表３】
2006191394.tif 000005
【００４７】
つぎに、ソース論理値が１の場合を考える。
【００４８】
ＭＯＳトランジスタのソース電極を＋１ボルトに接続したとき、ゲート電圧を−１ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、−２ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図５(ａ)に示すように、エンハンスメント型のｐ型ＭＯＳトランジスタを用い、閾値電圧を−１．５ボルトとすればよい。このエンハンスメント型のｐ型ＭＯＳトランジスタを、ＰＥと略記するものとする。
【００４９】
また、ＭＯＳトランジスタのソース電極を＋１ボルトに接続したとき、ゲート電圧を０ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、−１ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図５(ｂ)に示すように、エンハンスメント型のｐ型ＭＯＳトランジスタを用い、閾値電圧を−０．５ボルトとすればよい。このスイッチは、閾値電圧が−０．５ボルトであることから、入力０（Ｖｇｓ＝−１．０）と入力１（Ｖｇｓ＝−２．０）との両方の場合にオン状態となる。このエンハンスメント型のｐ型ＭＯＳトランジスタを、ｐｅと略記するものとする。
【００５０】
なお、これらをまとめると、次表４に示すようになる。
【００５１】
【表４】
2006191394.tif 000006
【００５２】
つぎに、ソース論理値が０の場合を考える。
【００５３】
ＭＯＳトランジスタのソース電極を０ボルトに接続したとき、ゲート電圧を＋１ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、１ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図６(ａ)に示すように、エンハンスメント型のｎ型ＭＯＳトランジスタを用い、閾値電圧を０．５ボルトとすればよい。このエンハンスメント型のｎ型ＭＯＳトランジスタは、図４(ｂ)を用いて定義したエンハンスメント型のｎ型ＭＯＳトランジスタｎｅである。このエンハンスメント型のｎ型ＭＯＳトランジスタを、ｎｅ０と略記するものとする。
【００５４】
また、ＭＯＳトランジスタのソース電極を０ボルトに接続したとき、ゲート電圧を−１ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、−１ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図６(ｂ)に示すように、エンハンスメント型のｐ型ＭＯＳトランジスタを用い、閾値電圧を−０．５ボルトとすればよい。このエンハンスメント型のｐ型ＭＯＳトランジスタは、図５(ｂ)を用いて定義したエンハンスメント型のｐ型ＭＯＳトランジスタｐｅである。このエンハンスメント型のｐ型ＭＯＳトランジスタを、ｐｅ０と略記するものとする。
【００５５】
さらに、ＭＯＳトランジスタのソース電極を０ボルトに接続したとき、ゲート電圧を０ボルトとすると、ゲート・ソース間電圧Ｖｇｓは、０ボルトとなる。このとき、ＭＯＳトランジスタがオン状態となるためには、図６(ｃ)に示すように、ディプリーション型のｎ型ＭＯＳトランジスタ（又はｐ型ＭＯＳトランジスタ）を用い、閾値電圧を−０．５ボルト（又は＋０．５ボルト）とすればよい。このディプリーション型のｎ型ＭＯＳトランジスタ（又はｐ型ＭＯＳトランジスタ）を、ｎｄ（ｐｄ）と略記するものとする。
【００５６】
ディプリーション型のｎ型ＭＯＳトランジスタｎｄを用いた場合には、スイッチは、入力０（Ｖｇｓ＝０．０）と入力１（Ｖｇｓ＝１．０）との両方の場合にオン状態となる。また、スイッチは、ディプリーション型のｐ型ＭＯＳトランジスタｐｄを用いた場合には、入力０（Ｖｇｓ＝０．０）と入力−１（Ｖｇｓ＝−１．０）との両方の場合にオン状態となる。
【００５７】
なお、これらをまとめると、次表５に示すようになる。
【００５８】
【表５】
2006191394.tif 000007
【００５９】
上表５から、ソース論理値が０である場合には、入力０である場合にのみ出力０を出力する回路として、次表６及び図７に示すように、ソース論理値０の入力端子と出力端子との間に、ディプリーション型のｎ型ＭＯＳトランジスタｎｄと、ディプリーション型のｐ型ＭＯＳトランジスタｐｄとを直列に接続して挿入すればよいことがわかる。
【００６０】
【表６】
2006191394.tif 000008
【００６１】
また、上表５から、ソース論理値が０である場合には、入力−１，１のいずれの場合にも出力０を出力する回路として、次表７及び図８に示すように、ソース論理値０の入力端子と出力端子との間に、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅ０と、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅ０とを並列に接続して挿入すればよいことがわかる。
【００６２】
【表７】
2006191394.tif 000009
【００６３】
ここで、このような回路において、ＭＯＳトランジスタのバックゲート電極（基盤バイアス）の接続について説明する。
【００６４】
バックゲート電極は、通常、電源に接続される。負電圧を給電する電源に接続されるｎ型ＭＯＳトランジスタＮＥ，ｎｅ、及び正電圧を給電する電源に接続されるｐ型ＭＯＳトランジスタＰＥ，ｐｅについては、この方法でよい。しかしながら、０ボルトを電源とするＭＯＳトランジスタｎｄ，ｐｄ，ｎｅ０，ｐｅ０のバックゲート電極を、０ボルトの電源に接続した場合には、出力端子の電圧が正又は負となっている場合には、バックゲート電極とドレイン電極との間に形成される接合ダイオードを通じて大電流が流れてしまう。例えば、ｎ型ＭＯＳトランジスタｎｄ，ｎｅについては、出力端子電圧が負の場合には、ソース電圧とドレイン電圧との逆転が生じ、バックゲート電極とドレイン電極との間に形成されるＰＮ接合を通じて順方向電流が流れてしまう。また、ｐ型ＭＯＳトランジスタｐｄ，ｐｅについては、出力端子電圧が正の場合には、ソース電圧とドレイン電圧との逆転が生じ、ソース電極とバックゲート電極とドレイン電極との間に形成されるＰＮ接合を通じて順方向電流が流れてしまう。
【００６５】
このような現象の発生を防止するために、０ボルトの電源に接続されるＭＯＳトランジスタであっても、ｎ型ＭＯＳトランジスタは、負電圧を給電する電源に接続するとともに、ｐ型ＭＯＳトランジスタは、正電圧を給電する電源に接続する。これにより、出力端子の電圧が正又は負になった場合であっても、バックゲート電極とドレイン電極との間にＰＮ接合を通じた順方向電流が流れる事態を回避することができる。
【００６６】
さて、上表２に示した２７種類の一変数三値論理関数は、以下のように分類することができる。
【００６７】
上表２のうち、１段のＣＭＯＳ（Comlementary MOS）回路によって実現することができるものは、入力ｘに対して、論理関数ｆ（ｘ）が、ｆ（−１）≧ｆ（０）≧ｆ（１）となる関係にある場合のみである。以下、このような関数を、反転関数（reverse function）と称するものとする。すなわち、反転関数とは、入力ｘの大小関係と論理関数ｆ（ｘ）の大小関係が逆転したものである。反転関数は、上表２に示した２７種類の一変数三値論理関数のうち、関数ｆ１０，ｆ１３，ｆ１９，ｆ２２，ｆ２３，ｆ２５，ｆ２６である。これを分類１とする。
【００６８】
上表２に示した２７種類の一変数三値論理関数のうち、関数ｆ０２〜ｆ０５、関数ｆ０７〜ｆ０９、関数ｆ１５〜ｆ１８、関数ｆ２０，ｆ２１，ｆ２４は、反転関数でないことから、１段のＣＭＯＳ回路によっては実現することができない。これら一変数三値論理関数のうち、関数ｆ０２〜ｆ０５、関数ｆ０７〜ｆ０９は、それぞれ、関数ｆ２６〜ｆ２３、関数ｆ２１〜ｆ１９と相補対称な関係にあることから、原理的には、関数ｆ２６〜ｆ１９を実現し、その後段にインバータｆ２２を設ければよい。これを分類２とする。
【００６９】
また、関数ｆ１５は、反転関数ｆ１３と相補対称であり、さらに、関数ｆ１８は、反転関数ｆ１０と相補対称であることから、反転関数ｆ１３，ｆ１０のそれぞれの後段にインバータｆ２３を設ければよい。これも分類２とする。
【００７０】
さらに、上表２に示した２７種類の一変数三値論理関数のうち、関数ｆ１１とｆ１７、関数ｆ１２とｆ１６は、それぞれ、相補対称な関係にあるが、反転関数ではないことから、１段のＣＭＯＳ回路によっては実現することができない。ここでは、関数ｆ１１，ｆ１２は、それぞれ、２段のＣＭＯＳ回路によって実現するものとする。これを分類３とする。
【００７１】
さらにまた、関数ｆ１７，ｆ１６は、それぞれ、関数ｆ１１，ｆ１２の後段にインバータを設けることによって実現することもできるが、３段のＣＭＯＳ回路となってしまう。そこで、関数ｆ１１とｆ１７、関数ｆ１２とｆ１６の相補対称性に着目すると、直接２段のＣＭＯＳ回路によって実現することができる。これを分類３’とする。
【００７２】
また、残りの関数ｆ２０，ｆ２１，ｆ２４は、反転関数でないことから、２段のＣＭＯＳ回路によって実現する。これも分類３とする。さらに、関数ｆ０８，ｆ０７，ｆ０４は、それぞれ、関数ｆ２０，ｆ２１，ｆ２４との相補対称性から、直接２段のＣＭＯＳ回路によっても実現することができる。これも分類３’とする。
【００７３】
以上より、実現すべき回路は、反転回路であるｆ１０，ｆ１３，ｆ１９，ｆ２２，ｆ２３，ｆ２５，ｆ２６の７種類、及び反転回路ではないｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４の５種類の合計１２種類である。さらに、これら１２種類の回路の他に、相補対称性から直接２段のＣＭＯＳ回路によって実現できる関数ｆ０４，ｆ０７，ｆ０８，ｆ１６，ｆ１７の５種類を加えた合計１７種類を実現すればよい。
【００７４】
分類２とした関数ｆ０２〜ｆ０９のうち、残りは、関数ｆ０２，ｆ０３，ｆ０５，ｆ０９である。このうち、関数ｆ０２＝（−１，−１，０）は、関数ｆ２６＝（１，１，０）の後段にインバータｆ１３＝（０，０，−１）を設けることによって実現することができる。また、関数ｆ０３＝（−１，−１，１）は、関数ｆ２５＝（１，１，−１）の後段にインバータｆ１９＝（１，−１，−１）を設けることによって実現することができる。さらに、関数ｆ０５＝（−１，０，０）は、関数ｆ２３＝（１，０，０）の後段にインバータｆ１３＝（０，０，−１）を設けることによって実現することができる。さらにまた、関数ｆ０９＝（−１，１，１）は、関数ｆ１９＝（１，−１，−１）の後段にインバータｆ２５＝（１，１，−１）を設けることによって実現することができる。
【００７５】
なお、これら関数ｆ０２，ｆ０３，ｆ０５，ｆ０９には、それぞれ、６通りの実現法がある。このうち、最も一般的なインバータｆ２２＝（１，０，−１）を用いるものを除くと、４通りの実現法がある。例えば、関数ｆ０３は、後段のインバータをｆ２５＝（１，１，−１）としてもよい。また、特表２００２−５１７９３７号公報に記載された回路においては、前段の素子を関数ｆ２５＝（１，１，−１）又は関数ｆ１９＝（１，−１，−１）のいずれかに統一している。
【００７６】
以上をまとめると、次表８が得られる。
【００７７】
【表８】
2006191394.tif 000010
【００７８】
このように分類される各関数は、以下のようにして実現することができる。
【００７９】
まず、分類１に分類された１段のＣＭＯＳ回路によって実現することができる７種類の反転関数ｆ１０，ｆ１３，ｆ１９，ｆ２２，ｆ２３，ｆ２５，ｆ２６の実現法について説明する。
【００８０】
関数ｆ１０は、（−１，０，１）を入力とし、（０，−１，−１）を出力とする。したがって、関数ｆ１０は、図９に示すように、ソース論理値０について、入力−１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅ０を入力ｂで駆動するとともに、ソース論理値−１について、入力０，１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅを入力ｂで駆動することにより、実現することができる。
【００８１】
また、関数ｆ１３は、（−１，０，１）を入力とし、（０，０，−１）を出力とする。したがって、関数ｆ１３は、図１０に示すように、ソース論理値０について、入力−１，０である場合にオン状態となるように、ディプリーション型のｐ型ＭＯＳトランジスタｐｄを入力ｂで駆動するとともに、ソース論理値−１について、入力１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタＮＥを入力ｂで駆動することにより、実現することができる。
【００８２】
さらに、関数ｆ１９は、（−１，０，１）を入力とし、（１，−１，−１）を出力とする。したがって、関数ｆ１９は、図１１に示すように、ソース論理値１について、入力−１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタＰＥを入力ｂで駆動するとともに、ソース論理値−１について、入力０，１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅを入力ｂで駆動することにより、実現することができる。
【００８３】
さらにまた、関数ｆ２２は、（−１，０，１）を入力とし、（１，０，−１）を出力とする。したがって、関数ｆ２２は、図１２に示すように、ソース論理値１について、入力−１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタＰＥを入力ｂで駆動するとともに、ソース論理値０について、入力０である場合にオン状態となるように、ディプリーション型のｎ型ＭＯＳトランジスタｎｄとディプリーション型のｐ型ＭＯＳトランジスタｐｄとの直列回路を入力ｂで駆動し、さらに、ソース論理値−１について、入力１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタＮＥを入力ｂで駆動することにより、実現することができる。
【００８４】
また、関数ｆ２３は、（−１，０，１）を入力とし、（１，０，０）を出力とする。したがって、関数ｆ２３は、図１３に示すように、ソース論理値１について、入力−１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタＰＥを入力ｂで駆動するとともに、ソース論理値０について、入力０，１である場合にオン状態となるように、ディプリーション型のｎ型ＭＯＳトランジスタｎｄを入力ｂで駆動することにより、実現することができる。
【００８５】
さらに、関数ｆ２５は、（−１，０，１）を入力とし、（１，１，−１）を出力とする。したがって、関数ｆ２５は、図１４に示すように、ソース論理値１について、入力−１，０である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅを入力ｂで駆動するとともに、ソース論理値−１について、入力１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタＮＥを入力ｂで駆動することにより、実現することができる。
【００８６】
さらにまた、関数ｆ２６は、（−１，０，１）を入力とし、（１，１，０）を出力とする。したがって、関数ｆ２６は、図１５に示すように、ソース論理値１について、入力−１，０である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅを入力ｂで駆動するとともに、ソース論理値０について、入力１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅ０を入力ｂで駆動することにより、実現することができる。
【００８７】
このように、分類１に分類された７種類の反転関数ｆ１０，ｆ１３，ｆ１９，ｆ２２，ｆ２３，ｆ２５，ｆ２６は、１段のＣＭＯＳ回路によって実現することができる。
【００８８】
つぎに、分類３に分類された１段のＣＭＯＳ回路によっては実現することができない５種類の関数ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４の実現法について説明する。これらの関数ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４は、入力側に付加回路が必要であり、２段のＣＭＯＳ回路となる。
【００８９】
関数ｆ１１は、（−１，０，１）を入力とし、（０，−１，０）を出力とする。したがって、関数ｆ１１は、図１６に示すように、入力ｂを反転関数ｆ２５＝（１，１，−１）に通してその出力を¬ｂとし、ソース論理値０について、入力−１，１である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタｐｅの並列回路を挿入し、一方のｐ型ＭＯＳトランジスタｐｅ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタｐｅ２を入力ｂの反転出力¬ｂで駆動するように構成される。そして、関数ｆ１１は、ソース論理値−１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタｎｅの直列回路を挿入し、一方のｎ型ＭＯＳトランジスタｎｅ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタｎｅ２を入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、この関数ｆ１１の動作は、次表９に示すとおりである。
【００９０】
【表９】
2006191394.tif 000011
【００９１】
また、関数ｆ１２は、（−１，０，１）を入力とし、（０，−１，１）を出力とする。したがって、関数ｆ１２は、図１７に示すように、入力ｂを反転関数ｆ２５＝（１，１，−１）に通してその出力を¬ｂとし、ソース論理値０について、入力−１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅを入力ｂで駆動するように構成される。また、関数ｆ１２は、ソース論理値−１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタｎｅの直列回路を挿入し、一方のｎ型ＭＯＳトランジスタｎｅ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタｎｅ２を入力ｂの反転出力¬ｂで駆動するように構成される。そして、関数ｆ１２は、ソース論理値１について、入力１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタＰＥ，ｐｅのいずれかを入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、この関数ｆ１２の動作は、次表１０に示すとおりである。
【００９２】
【表１０】
2006191394.tif 000012
【００９３】
さらに、関数ｆ２０は、（−１，０，１）を入力とし、（１，−１，０）を出力とする。したがって、関数ｆ２０は、図１８に示すように、入力ｂを反転関数ｆ２５＝（１，１，−１）に通してその出力を¬ｂとし、ソース論理値１について、入力−１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタＰＥを入力ｂで駆動するように構成される。また、関数ｆ２０は、ソース論理値−１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタｎｅの直列回路を挿入し、一方のｎ型ＭＯＳトランジスタｎｅ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタｎｅ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｎ型ＭＯＳトランジスタは、ＮＥであってもよい。そして、関数ｆ２０は、ソース論理値０について、入力１である場合にオン状態となるように、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅ又はディプリーション型のｐ型ＭＯＳトランジスタｐｄのいずれかを入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、この関数ｆ２０の動作は、次表１１に示すとおりである。
【００９４】
【表１１】
2006191394.tif 000013
【００９５】
さらにまた、関数ｆ２１は、（−１，０，１）を入力とし、（１，−１，１）を出力とする。したがって、関数ｆ２１は、図１９に示すように、入力ｂを反転関数ｆ２５＝（１，１，−１）に通してその出力を¬ｂとし、ソース論理値１について、入力−１，１である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタＰＥの並列回路を挿入し、一方のｐ型ＭＯＳトランジスタＰＥ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタＰＥ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ｐｅであってもよい。そして、関数ｆ２１は、ソース論理値−１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタｎｅの直列回路を挿入し、一方のｎ型ＭＯＳトランジスタｎｅ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタｎｅ２を入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、入力ｂの反転出力¬ｂで駆動されるｎ型ＭＯＳトランジスタは、ＮＥであってもよい。この関数ｆ２１の動作は、次表１２に示すとおりである。
【００９６】
【表１２】
2006191394.tif 000014
【００９７】
また、関数ｆ２４は、（−１，０，１）を入力とし、（１，０，１）を出力とする。したがって、関数ｆ２４は、図２０に示すように、入力ｂを反転関数ｆ２５＝（１，１，−１）に通してその出力を¬ｂとし、ソース論理値１について、入力−１，１である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタＰＥの並列回路を挿入し、一方のｐ型ＭＯＳトランジスタＰＥ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタＰＥ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ｐｅであってもよい。そして、関数ｆ２４は、ソース論理値０について、入力０である場合にオン状態となるように、２つのディプリーション型のｎ型ＭＯＳトランジスタｎｄの直列回路を挿入し、一方のｎ型ＭＯＳトランジスタｎｄ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタｎｄ２を入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、入力ｂの反転出力¬ｂで駆動されるｎ型ＭＯＳトランジスタは、ｎｅであってもよい。この関数ｆ２４の動作は、次表１３に示すとおりである。
【００９８】
【表１３】
2006191394.tif 000015
【００９９】
このように、分類３に分類された５種類の関数ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４は、２段のＣＭＯＳ回路によって実現することができる。
【０１００】
つぎに、分類３に分類された反転関数でない５種類の関数ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４の相補対称回路として、分類３’に分類された５種類の関数ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４の実現法について説明する。これらの関数ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４は、反転関数でない関数と同様に、入力側に付加回路が必要であり、２段のＣＭＯＳ回路となる。
【０１０１】
関数ｆ１７は、（−１，０，１）を入力とし、（０，１，０）を出力とする。したがって、関数ｆ１７は、図２１に示すように、入力ｂを反転関数ｆ１９＝（１，−１，−１）に通してその出力を¬ｂとし、ソース論理値０について、入力−１，１である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタｎｅの並列回路を挿入し、一方のｎ型ＭＯＳトランジスタｎｅ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタｎｅ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｎ型ＭＯＳトランジスタは、ｎｄであってもよい。そして、関数ｆ１７は、ソース論理値１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタｐｅの直列回路を挿入し、一方のｐ型ＭＯＳトランジスタｐｅ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタｐｅ２を入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ＰＥであってもよい。この関数ｆ１７の動作は、次表１４に示すとおりである。
【０１０２】
【表１４】
2006191394.tif 000016
【０１０３】
また、関数ｆ１６は、（−１，０，１）を入力とし、（０，１，−１）を出力とする。したがって、関数ｆ１６は、図２２に示すように、入力ｂを反転関数ｆ１９＝（１，−１，−１）に通してその出力を¬ｂとし、ソース論理値０について、入力−１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅ又はディプリーション型のｎ型ＭＯＳトランジスタｎｄのいずれかを入力ｂの反転出力¬ｂで駆動するように構成される。また、関数ｆ１６は、ソース論理値１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタｐｅの直列回路を挿入し、一方のｐ型ＭＯＳトランジスタｐｅ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタｐｅ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ＰＥであってもよい。そして、関数ｆ１６は、ソース論理値−１について、入力１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタＮＥを入力ｂで駆動することにより、実現することができる。なお、この関数ｆ１６の動作は、次表１５に示すとおりである。
【０１０４】
【表１５】
2006191394.tif 000017
【０１０５】
さらに、関数ｆ０８は、（−１，０，１）を入力とし、（−１，１，０）を出力とする。したがって、関数ｆ０８は、図２３に示すように、入力ｂを反転関数ｆ１９＝（１，−１，−１）に通してその出力を¬ｂとし、ソース論理値−１について、入力−１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタＮＥを入力ｂの反転出力¬ｂで駆動するように構成される。また、関数ｆ０８は、ソース論理値１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタｐｅの直列回路を挿入し、一方のｐ型ＭＯＳトランジスタｐｅ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタｐｅ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ＰＥであってもよい。そして、関数ｆ０８は、ソース論理値０について、入力１である場合にオン状態となるように、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅを入力ｂで駆動することにより、実現することができる。なお、この関数ｆ０８の動作は、次表１６に示すとおりである。
【０１０６】
【表１６】
2006191394.tif 000018
【０１０７】
さらにまた、関数ｆ０７は、（−１，０，１）を入力とし、（−１，１，−１）を出力とする。したがって、関数ｆ０７は、図２４に示すように、入力ｂを反転関数ｆ１９＝（１，−１，−１）に通してその出力を¬ｂとし、ソース論理値−１について、入力−１，１である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタＮＥの並列回路を挿入し、一方のｎ型ＭＯＳトランジスタＮＥ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタＮＥ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｎ型ＭＯＳトランジスタは、ｎｅであってもよい。そして、関数ｆ０７は、ソース論理値１について、入力０である場合にオン状態となるように、２つのエンハンスメント型のｐ型ＭＯＳトランジスタｐｅの直列回路を挿入し、一方のｐ型ＭＯＳトランジスタｐｅ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタｐｅ２を入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ＰＥであってもよい。この関数ｆ０７の動作は、次表１７に示すとおりである。
【０１０８】
【表１７】
2006191394.tif 000019
【０１０９】
また、関数ｆ０４は、（−１，０，１）を入力とし、（−１，０，−１）を出力とする。したがって、関数ｆ０４は、図２５に示すように、入力ｂを反転関数ｆ１９＝（１，−１，−１）に通してその出力を¬ｂとし、ソース論理値−１について、入力−１，１である場合にオン状態となるように、２つのエンハンスメント型のｎ型ＭＯＳトランジスタＮＥの並列回路を挿入し、一方のｎ型ＭＯＳトランジスタＮＥ１を入力ｂで駆動するとともに、他方のｎ型ＭＯＳトランジスタＮＥ２を入力ｂの反転出力¬ｂで駆動するように構成される。なお、入力ｂの反転出力¬ｂで駆動されるｎ型ＭＯＳトランジスタは、ｎｅであってもよい。そして、関数ｆ０４は、ソース論理値０について、入力０である場合にオン状態となるように、２つのディプリーション型のｐ型ＭＯＳトランジスタｐｄの直列回路を挿入し、一方のｐ型ＭＯＳトランジスタｐｄ１を入力ｂで駆動するとともに、他方のｐ型ＭＯＳトランジスタｐｄ２を入力ｂの反転出力¬ｂで駆動することにより、実現することができる。なお、入力ｂの反転出力¬ｂで駆動されるｐ型ＭＯＳトランジスタは、ｐｅであってもよい。この関数ｆ０４の動作は、次表１８に示すとおりである。
【０１１０】
【表１８】
2006191394.tif 000020
【０１１１】
このように、分類３’に分類された５種類の関数ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４は、２段のＣＭＯＳ回路によって実現することができる。
【０１１２】
つぎに、分類２に分類された６種類の関数ｆ０２，ｆ０３，ｆ０５，ｆ０９，ｆ１５，ｆ１８の実現法について説明する。これらの関数ｆ０２，ｆ０３，ｆ０５，ｆ０９，ｆ１５，ｆ１８は、それぞれ、上述したように、関数ｆ２６，ｆ２５，ｆ２３，ｆ１９，ｆ１３，ｆ１０の後段にインバータを設けることによって実現することができる。
【０１１３】
すなわち、関数ｆ０２は、（−１，０，１）を入力とし、（−１，−１，０）を出力とする。したがって、関数ｆ０２は、図２６に示すように、関数ｆ２６＝（１，１，０）の後段にインバータｆ１３＝（０，０，−１）を設けることによって実現することができる。
【０１１４】
また、関数ｆ０３は、（−１，０，１）を入力とし、（−１，−１，１）を出力とする。したがって、関数ｆ０３は、図２７に示すように、関数ｆ２５＝（１，１，−１）の後段にインバータｆ１９＝（１，−１，−１）を設けることによって実現することができる。
【０１１５】
さらに、関数ｆ０５は、（−１，０，１）を入力とし、（−１，０，０）を出力とする。したがって、関数ｆ０５は、図２８に示すように、関数ｆ２３＝（１，０，０）の後段にインバータｆ１３＝（０，０，−１）を設けることによって実現することができる。
【０１１６】
さらにまた、関数ｆ０９は、（−１，０，１）を入力とし、（−１，１，１）を出力とする。したがって、関数ｆ０９は、図２９に示すように、関数ｆ１９＝（１，−１，−１）の後段にインバータｆ２５＝（１，１，−１）を設けることによって実現することができる。
【０１１７】
また、関数ｆ１５は、（−１，０，１）を入力とし、（０，０，１）を出力とする。したがって、関数ｆ１５は、図３０に示すように、関数ｆ１３＝（０，０，−１）の後段にインバータｆ２３＝（１，０，０）を設けることによって実現することができる。
【０１１８】
さらに、関数ｆ１８は、（−１，０，１）を入力とし、（０，１，１）を出力とする。したがって、関数ｆ１８は、図３１に示すように、関数ｆ１０＝（０，−１，−１）の後段にインバータｆ２３＝（１，０，０）を設けることによって実現することができる。
【０１１９】
このように、分類２に分類された６種類の関数ｆ０２，ｆ０３，ｆ０５，ｆ０９，ｆ１５，ｆ１８は、相補対称回路とインバータとによって実現することができる。
【０１２０】
さて、以下では、このような一変数三値論理関数を用いた二変数三値論理演算を行う三値論理関数回路の具体的構成について説明する。先に図１に示した三値論理関数回路としては、具体的には図３２に示すようなものを構成することができる。
【０１２１】
すなわち、この三値論理関数回路においては、トランスファーゲートＴ１の制御端子Ｃ−Ｔ１に接続される一変数三値論理関数回路Ｃ１として、先に図１１に示した関数ｆ１９を用いるとともに、トランスファーゲートＴ１の制御端子Ｄ−Ｔ１に接続される一変数三値論理関数回路Ｄ１として、先に図２９に示した関数ｆ０９を用いればよい。また、この三値論理関数回路においては、トランスファーゲートＴ２の制御端子Ｃ−Ｔ２に接続される一変数三値論理関数回路Ｃ２として、先に図２４に示した関数ｆ０７を用いるとともに、トランスファーゲートＴ２の制御端子Ｄ−Ｔ２に接続される一変数三値論理関数回路Ｄ２として、先に図１９に示した関数ｆ２１を用いればよい。さらに、この三値論理関数回路においては、トランスファーゲートＴ３の制御端子Ｃ−Ｔ３に接続される一変数三値論理関数回路Ｃ３として、先に図２７に示した関数ｆ０３を用いるとともに、トランスファーゲートＴ３の制御端子Ｄ−Ｔ３に接続される一変数三値論理関数回路Ｄ３として、先に図１４に示した関数ｆ２５を用いればよい。
【０１２２】
ここで、この三値論理関数回路において、関数ｆ０９として構成される一変数三値論理関数回路Ｄ１は、上述したように、関数ｆ１９の後段にインバータｆ２５を設けたものであることから、一変数三値論理関数回路Ｃ１の出力をインバータｆ２５に接続すれば実現することができる。同様に、この三値論理関数回路において、関数ｆ０３として構成される一変数三値論理関数回路Ｃ３は、上述したように、関数ｆ２５の後段にインバータｆ１９を設けたものであることから、一変数三値論理関数回路Ｄ３の出力をインバータｆ１９に接続すれば実現することができる。したがって、三値論理関数回路は、図３３に示すように簡略化することができる。
【０１２３】
すなわち、この三値論理関数回路においては、トランスファーゲートＴ１の制御端子Ｃ−Ｔ１に接続される一変数三値論理関数回路Ｃ１として、先に図１１に示した関数ｆ１９を用いるとともに、この一変数三値論理関数回路Ｃ１の後段に一変数三値論理関数回路Ｄ１’としての先に図１４に示した関数ｆ２５を接続し、これをトランスファーゲートＴ１の制御端子Ｄ−Ｔ１に接続する。また、この三値論理関数回路においては、トランスファーゲートＴ３の制御端子Ｄ−Ｔ３に接続される一変数三値論理関数回路Ｄ３として、先に図１４に示した関数ｆ２５を用いるとともに、この一変数三値論理関数回路Ｄ３の後段に一変数三値論理関数回路Ｃ３’としての先に図１１に示した関数ｆ１９を接続し、これをトランスファーゲートＴ３の制御端子Ｃ−Ｔ３に接続する。
【０１２４】
このような三値論理関数回路においては、図３２に示した構成に比べ、必要な素子数を４つ減らすことができる。また、この三値論理関数回路においては、後述するように、任意の入力パターンに対して遅延時間を等しくすることができる。
【０１２５】
また、図３３に示す三値論理関数回路は、さらに簡略化することもできる。図３３に示す三値論理関数回路において、関数ｆ０７として構成される一変数三値論理関数回路Ｃ２は、関数ｆ２１の後段にインバータｆ２５を設けたものであることから、一変数三値論理関数回路Ｄ２の出力をインバータｆ２５，ｆ１９のいずれかを接続すれば実現することができる。
【０１２６】
したがって、この三値論理関数回路においては、図３４に示すように、トランスファーゲートＴ２の制御端子Ｄ−Ｔ２に接続される一変数三値論理関数回路Ｄ２として、先に図１９に示した関数ｆ２１を用いるとともに、この一変数三値論理関数回路Ｄ２の後段に一変数三値論理関数回路Ｃ２’としての先に図１４に示した関数ｆ２５を接続し、これをトランスファーゲートＴ２の制御端子Ｃ−Ｔ２に接続する。なお、三値論理関数回路においては、一変数三値論理関数回路Ｃ２’としての関数ｆ２５の代わりに、一変数三値論理関数回路Ｃ２’’としての先に図１１に示した関数ｆ１９を接続してもよい。
【０１２７】
このような三値論理関数回路においては、図３３に示した構成に比べ、必要な素子数をさらに４つ減らすことができる。
【０１２８】
このように、三値論理関数回路においては、使用する関数の相補対称性を利用して、回路の簡略化を図ることができる。
【０１２９】
また、論理演算を行うにあたっては、入力に対する出力が同一となる一変数三値論理関数を用い、縮退した演算を行う場合が多々ある。すなわち、上表１に示した二変数三値論理関数において、同一の要素からなる行又は列が存在するような関数に基づいた演算を行う場合がある。三値論理関数回路においては、このような縮退した二変数三値論理演算についても対応することができる。
【０１３０】
まず、上表１に示した二変数三値論理関数において、入力ａ＝−１に対する出力（ｐ，ｑ，ｒ）と、入力ａ＝０に対する出力（ｓ，ｔ，ｕ）とが等しいとき、すなわち、（ｐ，ｑ，ｒ）＝（ｓ，ｔ，ｕ）であるとき、上表１は、次表１９に示すようになる。
【０１３１】
【表１９】
2006191394.tif 000021
【０１３２】
このような縮退した二変数三値論理演算を行う三値論理関数回路は、図３２に示した構成を変形し、図３５に示すように構成することができる。
【０１３３】
すなわち、この三値論理関数回路においては、図３２に示した３つのトランスファーゲートＴ１，Ｔ２，Ｔ３のうち、入力ａ＝−１に対して一変数三値論理関数回路Ｂ１＝（ｐ，ｑ，ｒ）を出力するトランスファーゲートＴ１と、入力ａ＝０に対して一変数三値論理関数回路Ｂ２＝（ｓ，ｔ，ｕ）を出力するトランスファーゲートＴ２とのそれぞれの役割を統合して１つのトランスファーゲートＴ１２とする。そして、この三値論理関数回路においては、一変数三値論理関数回路Ｃ１，Ｃ２の論理和をとった一変数三値論理関数回路Ｃ１２をトランスファーゲートＴ１２の一方の制御端子Ｃ−Ｔ１２に接続するとともに、一変数三値論理関数回路Ｄ１，Ｄ２の論理積をとった一変数三値論理関数回路Ｄ１２を当該トランスファーゲートＴ１２の他方の制御端子Ｄ−Ｔ１２に接続する。ここで、一変数三値論理関数回路Ｃ１２は、関数ｆ２５＝（１，１，−１）として構成され、一変数三値論理関数回路Ｄ１２は、関数ｆ２５と相補対称な関数ｆ０３＝（−１，−１，１）として構成される。
【０１３４】
また、この三値論理関数回路において、残りの一変数三値論理関数回路Ｂ３が接続されるトランスファーゲートＴ３の制御端子Ｃ−Ｔ３，Ｄ−Ｔ３に供給される制御信号は、それぞれ、（−１，−１，１）及び（１，１，−１）であるが、これらは、関数ｆ０３，ｆ２５に他ならない。そのため、この三値論理関数回路においては、トランスファーゲートＴ１２の制御端子Ｄ−Ｔ１２に入力される制御信号をトランスファーゲートＴ３の制御端子Ｃ−Ｔ３に入力するとともに、トランスファーゲートＴ１２の制御端子Ｃ−Ｔ１２に入力される制御信号をトランスファーゲートＴ３の制御端子Ｄ−Ｔ３に入力する。
【０１３５】
このように、（ｐ，ｑ，ｒ）＝（ｓ，ｔ，ｕ）である縮退した二変数三値論理演算を行う三値論理関数回路を構成することができる。
【０１３６】
つぎに、上表１に示した二変数三値論理関数において、入力ａ＝０に対する出力（ｓ，ｔ，ｕ）と、入力ａ＝１に対する出力（ｘ，ｙ，ｚ）とが等しいとき、すなわち、（ｓ，ｔ，ｕ）＝（ｘ，ｙ，ｚ）であるとき、上表１は、次表２０に示すようになる。
【０１３７】
【表２０】
2006191394.tif 000022
【０１３８】
このような縮退した二変数三値論理演算を行う三値論理関数回路は、図３２に示した構成を変形し、図３６に示すように構成することができる。
【０１３９】
すなわち、この三値論理関数回路においては、図３２に示した３つのトランスファーゲートＴ１，Ｔ２，Ｔ３のうち、入力ａ＝０に対して一変数三値論理関数回路Ｂ２＝（ｓ，ｔ，ｕ）を出力するトランスファーゲートＴ２と、入力ａ＝１に対して一変数三値論理関数回路Ｂ３＝（ｘ，ｙ，ｚ）を出力するトランスファーゲートＴ３とのそれぞれの役割を統合して１つのトランスファーゲートＴ２３とする。そして、この三値論理関数回路においては、一変数三値論理関数回路Ｃ２，Ｃ３の論理和をとった一変数三値論理関数回路Ｃ２３をトランスファーゲートＴ２３の一方の制御端子Ｃ−Ｔ２３に接続するとともに、一変数三値論理関数回路Ｄ２，Ｄ３の論理積をとった一変数三値論理関数回路Ｄ２３を当該トランスファーゲートＴ２３の他方の制御端子Ｄ−Ｔ２３に接続する。ここで、一変数三値論理関数回路Ｃ２３は、関数ｆ０９＝（−１，１，１）として構成され、一変数三値論理関数回路Ｄ２３は、関数ｆ０９と相補対称な関数ｆ１９＝（１，−１，−１）として構成される。
【０１４０】
また、この三値論理関数回路において、残りの一変数三値論理関数回路Ｂ１が接続されるトランスファーゲートＴ１の制御端子Ｃ−Ｔ１，Ｄ−Ｔ１に供給される制御信号は、それぞれ、（１，−１，−１）及び（−１，１，１）であるが、これらは、関数ｆ１９，ｆ０９に他ならない。そのため、この三値論理関数回路においては、トランスファーゲートＴ２３の制御端子Ｄ−Ｔ２３に入力される制御信号をトランスファーゲートＴ１の制御端子Ｃ−Ｔ１に入力するとともに、トランスファーゲートＴ２３の制御端子Ｃ−Ｔ２３に入力される制御信号をトランスファーゲートＴ１の制御端子Ｄ−Ｔ１に入力する。
【０１４１】
このように、（ｓ，ｔ，ｕ）＝（ｘ，ｙ，ｚ）である縮退した二変数三値論理演算を行う三値論理関数回路を構成することができる。
【０１４２】
つぎに、上表１に示した二変数三値論理関数において、入力ａ＝１に対する出力（ｘ，ｙ，ｚ）と、入力ａ＝−１に対する出力（ｐ，ｑ，ｒ）とが等しいとき、すなわち、（ｘ，ｙ，ｚ）＝（ｐ，ｑ，ｒ）であるとき、上表１は、次表２１に示すようになる。
【０１４３】
【表２１】
2006191394.tif 000023
【０１４４】
このような縮退した二変数三値論理演算を行う三値論理関数回路は、図３２に示した構成を変形し、図３７に示すように構成することができる。
【０１４５】
すなわち、この三値論理関数回路においては、図３２に示した３つのトランスファーゲートＴ１，Ｔ２，Ｔ３のうち、入力ａ＝１に対して一変数三値論理関数回路Ｂ３＝（ｘ，ｙ，ｚ）を出力するトランスファーゲートＴ３と、入力ａ＝−１に対して一変数三値論理関数回路Ｂ１＝（ｐ，ｑ，ｒ）を出力するトランスファーゲートＴ１とのそれぞれの役割を統合して１つのトランスファーゲートＴ３１とする。そして、この三値論理関数回路においては、一変数三値論理関数回路Ｃ３，Ｃ１の論理和をとった一変数三値論理関数回路Ｃ３１をトランスファーゲートＴ３１の一方の制御端子Ｃ−Ｔ３１に接続するとともに、一変数三値論理関数回路Ｄ３，Ｄ１の論理積をとった一変数三値論理関数回路Ｄ３１を当該トランスファーゲートＴ３１の他方の制御端子Ｄ−Ｔ３１に接続する。ここで、一変数三値論理関数回路Ｃ３１は、関数ｆ２１＝（１，−１，１）として構成され、一変数三値論理関数回路Ｄ３１は、関数ｆ２１と相補対称な関数ｆ０７＝（−１，１，−１）として構成される。
【０１４６】
また、この三値論理関数回路において、残りの一変数三値論理関数回路Ｂ２が接続されるトランスファーゲートＴ２の制御端子Ｃ−Ｔ２，Ｄ−Ｔ２に供給される制御信号は、それぞれ、（−１，１，−１）及び（１，−１，１）であるが、これらは、関数ｆ０７，ｆ２１に他ならない。そのため、この三値論理関数回路においては、トランスファーゲートＴ３１の制御端子Ｄ−Ｔ３１に入力される制御信号をトランスファーゲートＴ２の制御端子Ｃ−Ｔ２に入力するとともに、トランスファーゲートＴ３１の制御端子Ｃ−Ｔ３１に入力される制御信号をトランスファーゲートＴ２の制御端子Ｄ−Ｔ２に入力する。
【０１４７】
このように、（ｘ，ｙ，ｚ）＝（ｐ，ｑ，ｒ）である縮退した二変数三値論理演算を行う三値論理関数回路を構成することができる。
【０１４８】
以上のような縮退した三値論理関数回路は、図３８に示すように一般化して表現することができる。
【０１４９】
まず、一方の入力ｂの論理値−１，０，１に応じて出力を得る３つの一変数三値論理関数回路Ｂ１，Ｂ２，Ｂ３のいずれか２つが同一である場合には、これら同一の一変数三値論理関数回路Ｂｉ，Ｂｊを１つに統合して一変数三値論理関数回路Ｂｉｊとし、残りの一変数三値論理関数回路をＢｋとする。
【０１５０】
続いて、他方の入力ａの論理値−１，０，１に応じて、導通状態になる３つのトランスファーゲートＴ１，Ｔ２，Ｔ３のうち、一変数三値論理関数回路Ｂｉ，Ｂｊに接続するトランスファーゲートＴｉ，Ｔｊを１つに統合してトランスファーゲートＴｉｊとし、このトランスファーゲートＴｉｊを統合した一変数三値論理関数回路Ｂｉｊと接続する。また、残りの一変数三値論理関数回路Ｂｋに接続するトランスファーゲートをＴｋとし、トランスファーゲートＴｉｊの２つの制御端子をＣ−Ｔｉｊ，Ｄ−Ｔｉｊとするとともに、トランスファーゲートＴｋの２つの制御端子をＣ−Ｔｋ，Ｄ−Ｔｋとする。
【０１５１】
さらに、統合したトランスファーゲートＴｉｊの制御端子Ｃ−Ｔｉｊに接続される一変数三値論理関数回路を、一変数三値論理関数回路Ｃｉ，Ｃｊの論理和をとったＣｉｊとするとともに、制御端子Ｄ−Ｔｉｊに接続される一変数三値論理関数回路を、一変数三値論理関数回路Ｄｉ，Ｄｊの論理積をとったＤｉｊとする。
【０１５２】
そして、残りのトランスファーゲートＴｋの一方の制御端子Ｃ−Ｔｋを、一変数三値論理関数回路Ｄｉｊの出力に接続するとともに、他方の制御端子Ｄ−Ｔｋを、一変数三値論理関数回路Ｃｉｊの出力に接続する。
【０１５３】
このようにすることにより、図３８に示すような一般化した縮退した三値論理関数回路を構成することができる。
【０１５４】
なお、このような縮退した三値論理関数回路についても簡略化することができる。
【０１５５】
すなわち、図３８に示した構成において、入力ｂに接続される一変数三値論理関数回路Ｂｉｊ，Ｂｋが相補対称な関係にあり、トランスファーゲートＴｉｊの制御端子Ｔ−Ｃｉｊ，Ｔ−Ｄｉｊに接続される一変数三値論理関数回路Ｃｉｊ，Ｄｉｊの出力が相補対称な関係にあることに着目すると、一変数三値論理関数回路Ｄｉｊ，Ｃｉｊのいずれかの代わりに、一変数三値論理関数回路Ｃｉｊ，Ｄｉｊのいずれかの反転回路を用いればよいことがわかる。したがって、縮退した三値論理関数回路は、図３９又は図４０に示すように簡略化することができる。
【０１５６】
まず、一変数三値論理関数回路Ｃｉｊを残す構成の場合には、図３９に示すように、統合したトランスファーゲートＴｉｊの制御端子Ｃ−Ｔｉｊに接続される一変数三値論理関数回路を、一変数三値論理関数回路Ｃｉ，Ｃｊの論理和をとったＣｉｊとするとともに、制御端子Ｄ−Ｔｉｊに接続される一変数三値論理関数回路を、一変数三値論理関数回路Ｃｉｊの出力を反転するインバータＤ’ｉｊ（＝ｆ２５）とする。
【０１５７】
そして、残りのトランスファーゲートＴｋの一方の制御端子Ｃ−Ｔｋを、インバータＤ’ｉｊの出力に接続するとともに、他方の制御端子Ｄ−Ｔｋを、一変数三値論理関数回路Ｃｉｊの出力に接続する。
【０１５８】
一方、一変数三値論理関数回路Ｄｉｊを残す構成の場合には、図４０に示すように、統合したトランスファーゲートＴｉｊの制御端子Ｄ−Ｔｉｊに接続される一変数三値論理関数回路を、一変数三値論理関数回路Ｄｉ，Ｄｊの論理積をとったＤｉｊとするとともに、制御端子Ｃ−Ｔｉｊに接続される一変数三値論理関数回路を、一変数三値論理関数回路Ｄｉｊの出力を反転するインバータＣ’’ｉｊ（＝ｆ２５）とする。
【０１５９】
そして、残りのトランスファーゲートＴｋの一方の制御端子Ｃ−Ｔｋを、一変数三値論理関数回路Ｄｉｊの出力に接続するとともに、他方の制御端子Ｄ−Ｔｋを、インバータＣ’’ｉｊの出力に接続する。
【０１６０】
このように、縮退した三値論理関数回路を簡略化して構成することができる。
【０１６１】
さて、以上のように、複数の一変数三値論理関数回路と３つのトランスファーゲートとを用いた全ての二変数三値論理関数を実現する三値論理関数回路の構成について説明したが、かかる三値論理関数回路は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを双方とも用いながらも、立ち上がりスイッチング時間と立ち下がりスイッチング時間とを対称とする構成が可能である。以下、これについて説明する。
【０１６２】
まず、実現しなければならない上述した１７種類の一変数三値論理関数回路のうち、７種類の反転回路ｆ１０，ｆ１３，ｆ１９，ｆ２２，ｆ２３，ｆ２５，ｆ２６について説明する。
【０１６３】
これらの反転回路は、三値インバータである関数ｆ２２を除き、いずれもｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのソース端子が、それぞれ、異なる２つのソース論理、すなわち、異なる２つの電源に接続されるとともに、ドレイン端子が結合されて出力端子となっており、二値のＣＭＯＳインバータと同様の構造をしている。
【０１６４】
ここで、スイッチング時間の非対称性は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのキャリア移動度の差に起因することが知られている。二値のＣＭＯＳインバータにおいては、これらｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのキャリア移動度の差によるスイッチング時間の非対称性を補償するように、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのそれぞれのチャンネルを形成するゲートの幅を調整し、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの導通時の抵抗（オン抵抗）を等しくすることにより、立ち上がりのスイッチング時間と立ち下がりのスイッチング時間とを等しくすることが可能である。
【０１６５】
そこで、三値論理関数回路においても、二値の場合と同様に、関数ｆ２２の三値インバータを除く反転回路について、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのゲート幅を調整することにより、立ち上がりのスイッチング時間と立ち下がりのスイッチング時間とを等しくすることができる。
【０１６６】
一方、関数ｆ２２の三値インバータにおいては、−１，＋１の２つのソース論理値に加え、ソース論理値０に対して直列に接続されたディプリーション型のｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとが存在する。このトランジスタは、出力端子が−１又は＋１であるとき、０に引き込む作用を奏する。この立ち上がり又は立ち下がり時間は、直列に接続されたディプリーション型のｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのオン抵抗に依存するが、このオン抵抗は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとのそれぞれのゲート幅を調整することにより、設計目標値にすることが可能である。したがって、三値論理関数回路においては、反転回路ｆ２２についても、ソース論理値１，−１に接続されたｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの立ち上がりのスイッチング時間と立ち下がりのスイッチング時間とを等しくすることができる。
【０１６７】
つぎに、５種類の非反転回路ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４、及びその相補対称回路ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４の場合に関するスイッチング時間の非対称性の除去方法について説明する。
【０１６８】
まず、非反転回路ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４は、その構成により、非反転回路ｆ１１，ｆ２１，ｆ２４と、非反転回路ｆ１２，ｆ２０とに大別される。前者は、図４１に示すように、ソース論理値Ａに並列に接続された２つのｐ型ＭＯＳトランジスタＰ１，Ｐ２と、ソース論理値Ｂに直列に接続された２つのｎ型ＭＯＳトランジスタＮ１，Ｎ２とから構成される。一方、後者は、図４２に示すように、ソース論理値Ａに接続されたｐ型ＭＯＳトランジスタＰ１と、ソース論理値Ｃに接続されたｐ型ＭＯＳトランジスタＰ２と、ソース論理値Ｂに直列に接続された２つのｎ型ＭＯＳトランジスタＮ１，Ｎ２とから構成される。
【０１６９】
図４１に示す前者の構成からなる非反転回路ｆ１１，ｆ２１，ｆ２４において、並列に接続されたｐ型ＭＯＳトランジスタのうち一方のｐ型ＭＯＳトランジスタＰ２と、直列に接続されたｎ型ＭＯＳトランジスタのうち一方のｎ型ＭＯＳトランジスタＮ２は、それぞれ、入力ｂを反転する反転回路を介して得られた反転出力¬ｂによって駆動されるのに対して、他方のｐ型ＭＯＳトランジスタＰ１及びｎ型ＭＯＳトランジスタＮ１は、入力ｂによって直接駆動される。
【０１７０】
ここで、直列に接続されたｎ型ＭＯＳトランジスタＮ１，Ｎ２においては、ｎ型ＭＯＳトランジスタＮ１が入力ｂによって直接駆動されたとしても、反転出力¬ｂによって駆動されるｎ型ＭＯＳトランジスタＮ２が遅延してオン状態とされることから、オン状態となるタイミングは、ｎ型ＭＯＳトランジスタＮ２によって決定されることになる。
【０１７１】
一方、並列に接続されたｐ型ＭＯＳトランジスタＰ１，Ｐ２においては、ｐ型ＭＯＳトランジスタＰ１が入力ｂによって直接駆動されることから、オン状態となるタイミングは、反転回路による遅延時間だけ早くなることになる。
【０１７２】
したがって、非反転回路ｆ１１，ｆ２１，ｆ２４においては、入力（−１，０，１）に対する出力（Ｘ，Ｙ，Ｘ）のうち、入力−１に対する出力Ｘが、他の入力０，１に対する出力Ｙ，Ｘよりも、反転回路による遅延時間分だけ早くなる。
【０１７３】
そこで、これら非反転回路ｆ１１，ｆ２１，ｆ２４においては、かかる出力の非対称性を除去するために、入力ｂによって直接駆動されるｐ型ＭＯＳトランジスタＰ１の応答速度を遅くする。具体的には、非反転回路ｆ１１，ｆ２１，ｆ２４においては、オン抵抗を大きくすればよい。ただし、非反転回路ｆ１１，ｆ２１，ｆ２４においては、他の回路に影響を与えないために、ゲート容量を一定に保つ必要がある。
【０１７４】
ここで、オン抵抗は、ゲート長に比例し、且つゲート幅に反比例する。一方、ゲート容量は、ゲート面積、すなわち、ゲート長とゲート幅との積に比例する。
【０１７５】
したがって、非反転回路ｆ１１，ｆ２１，ｆ２４においては、ｐ型ＭＯＳトランジスタＰ１について、ゲート面積を一定に保つことを条件として、ゲート長を長くするとともに、ゲート幅を狭くするように構成する。
【０１７６】
これにより、非反転回路ｆ１１，ｆ２１，ｆ２４においては、スイッチング時間の非対称性を解消することができる。なお、ＭＯＳトランジスタにおける消費電力は、ゲート容量に比例する。この点、非反転回路ｆ１１，ｆ２１，ｆ２４においては、ｐ型ＭＯＳトランジスタＰ１のゲート長及びゲート幅を変化させた場合であっても、ゲート容量を一定に保つことから、消費電力に変化はない。
【０１７７】
一方、図４２に示す後者の構成からなる非反転回路ｆ１２，ｆ２０において、入力ｂによって直接駆動されるトランジスタは、ソース論理値Ａに接続されたｐ型ＭＯＳトラジスタＰ１である。非反転回路ｆ１２，ｆ２０においては、このｐ型ＭＯＳトラジスタＰ１がオン状態となるタイミングが、入力ｂを反転する反転回路を介して得られた反転出力¬ｂによって駆動されるｎ型ＭＯＳトラジスタＮ２やｐ型ＭＯＳトラジスタＰ２に比べて、当該反転回路による遅延時間分だけ早くなる。
【０１７８】
そこで、これら非反転回路ｆ１２，ｆ２０においては、かかる出力の非対称性を除去するために、上述したように、入力ｂによって直接駆動されるｐ型ＭＯＳトランジスタＰ１について、ゲート面積を一定に保つことを条件として、ゲート長を長くするとともに、ゲート幅を狭くするように構成し、その応答速度を遅くする。
【０１７９】
これにより、非反転回路ｆ１２，ｆ２０においては、スイッチング時間の非対称性を解消することができる。なお、この非反転回路ｆ１２，ｆ２０においても、ｐ型ＭＯＳトランジスタＰ１のゲート容量を一定に保つことから、消費電力に変化はない。
【０１８０】
つぎに、非反転回路ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４の相補対称回路ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４の場合に関するスイッチング時間の非対称性の除去方法について説明する。
【０１８１】
相補対称回路ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４は、非反転回路ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４と同様に、その構成により、相補対称回路ｆ１７，ｆ０７，ｆ０４と、相補対称回路ｆ１６，ｆ０８とに大別される。前者は、先に図４１に示した非反転回路ｆ１１，ｆ２１，ｆ２４と同様であり、後者は、先に図４２に示した非反転回路ｆ１２，ｆ２０と同様である。したがって、これら相補対称回路ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４においては、非反転回路ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４と同様の方法により、立ち上がりのスイッチング時間と立ち下がりのスイッチング時間との非対称性を除去することができる。なお、これら相補対称回路ｆ１７，ｆ１６，ｆ０８，ｆ０７，ｆ０４においても、ｐ型ＭＯＳトランジスタＰ１のゲート容量を一定に保つことから、消費電力に変化はない。
【０１８２】
以上のように、三値論理関数回路においては、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを双方とも用いながらも、立ち上がりスイッチング時間と立ち下がりスイッチング時間とを対称とすることができる。
【０１８３】
ところで、三値論理関数回路においては、このようにして立ち上がりのスイッチング時間と立ち下がりスイッチング時間との非称性を除去することができるが、これら立ち上がりスイッチング時間と立ち下がりスイッチング時間とが等しくなった場合であっても、入力パターンの変化によって遅延時間の差異が生じる可能性がある。
【０１８４】
しかしながら、三値論理関数回路においては、任意の入力パターンに対して、遅延時間を等しくすることが保証することができる。以下、その理由について説明する。
【０１８５】
まず、先に図３２に示した構成からなる三値論理関数回路について説明する。
【０１８６】
この三値論理関数回路において、トランスファーゲートＴ１の制御端子Ｃ−Ｔ１を駆動する一変数三値論理関数回路Ｃ１、及びトランスファーゲートＴ３の制御端子Ｄ−Ｔ３を駆動する一変数三値論理関数回路Ｄ３は、それぞれ、反転回路ｆ１９，ｆ２５である。これら反転回路ｆ１９，ｆ２５は、それぞれ、先に図１１及び図１４に示したように、１段のトランジスタの回路によって実現することができる。したがって、２段のトランジスタの回路を必要とする非反転回路やその相補対称回路よりも遅延時間が短い。
【０１８７】
しかしながら、トランスファーゲートＴ２の制御端子Ｃ−Ｔ２，Ｄ−Ｔ２を駆動する一変数三値論理関数回路Ｃ２，Ｄ２は、非反転回路ｆ２１や、その相補対称回路ｆ０７であり、２段のトランジスタによって構成されることから、反転回路よりも遅延時間が大きくなる。また、トランスファーゲートＴ１，Ｔ３を駆動する一変数三値論理関数回路Ｄ１（＝ｆ０９），Ｃ３（＝ｆ０３）は、２段の反転回路、すなわち、２段のトランジスタの回路によって構成される。
【０１８８】
結局、３つのトランスファーゲートＴ１，Ｔ２，Ｔ３が導通又は遮断されるタイミングは、遅延時間が大きな制御信号によって決定される。したがって、三値論理関数回路においては、これらトランスファーゲートＴ１，Ｔ２，Ｔ３を通過する信号の遅延時間が、入力パターンにかかわらず２段のトランジスタによって構成される回路から決定され、一定となる。
【０１８９】
つぎに、先に図３３に示した簡略化した構成からなる三値論理関数回路について説明する。
【０１９０】
図３３に示した三値論理関数回路は、図３２に示した三値論理関数回路における一変数三値論理関数回路Ｄ１の代わりに、一変数三値論理関数回路Ｃ１に反転回路ｆ２５を直列接続するとともに、一変数三値論理関数回路Ｃ３の代わりに、一変数三値論理関数回路Ｄ３に反転回路ｆ２５を直列接続したものであることから、一変数三値論理関数回路Ｄ１，Ｃ３から、その共通部分である一変数三値論理関数回路Ｃ１，Ｄ３の構成を括り出したものである。
【０１９１】
このような三値論理関数回路における動作タイミングは、図３２に示した三値論理関数回路と全く同様であり、３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を通過する信号の遅延時間が、入力パターンにかかわらず２段のトランジスタによって構成される回路から決定され、一定となる。
【０１９２】
なお、図３４に示したさらに簡略化した構成からなる三値論理関数回路においては、トランスファーゲートＴ２の一方の制御端子Ｔ−Ｃ２が、反転回路ｆ２１である一変数三値論理関数回路Ｄ２に反転回路ｆ２５を直列接続した回路を通過した信号によって駆動している。この構成は、３段のトランジスタの構成となり、トランスファーゲートＴ２を通過する信号が他のトランスファーゲートＴ１，Ｔ３を通過する信号よりも遅くなり、遅延時間を一定にすることは保証することができない。
【０１９３】
ただし、この構成は、上述したように、図３３に示した構成に比べ、必要なトランジスタ数を１２個から８個へと４つ減らすことができ、小型化を図る目的を重視する場合には有効である。
【０１９４】
以上説明したように、本発明の実施の形態として示す三値論理関数回路は、３つのトランスファーゲートＴ１，Ｔ２，Ｔ３と、これらトランスファーゲートＴ１，Ｔ２，Ｔ３を導通又は遮断する複数の一変数三値論理関数回路とを用いて構成される。このような三値論理関数回路における動作について、先に図３３に示した構成を用いて説明すると、以下のようになる。
【０１９５】
まず、三値論理関数回路においては、入力ａが−１である場合には、一変数三値論理関数回路Ｃ１によって１を出力し、その出力を反転する一変数三値論理関数回路Ｄ１’によって出力−１を得る。また、この三値論理関数回路においては、一変数三値論理関数回路Ｃ２，Ｄ３によって−１を出力し、その出力を反転する一変数三値論理関数回路Ｄ２，Ｃ３’によって出力−１を得る。一変数三値論理関数回路Ｃ１の出力と一変数三値論理関数回路Ｄ１’の出力は、トランスファーゲートＴ１を導通状態にする一方で、一変数三値論理関数回路Ｃ２，Ｄ３の出力と一変数三値論理関数回路Ｄ２，Ｃ３’の出力は、トランスファーゲートＴ２，Ｔ３を遮断状態にし、入力ｂに接続される一変数三値論理関数回路Ｂ１＝（ｐ，ｑ，ｒ）の出力を選択する。
【０１９６】
したがって、この三値論理関数回路の出力Ｙは、入力ｂの値−１，０，１に応じて、ｐ，ｑ，ｒとなる。
【０１９７】
また、三値論理関数回路においては、入力ａが０である場合には、一変数三値論理関数回路Ｃ２によって１を出力し、その信号と相補対称な出力を得る一変数三値論理関数回路Ｄ２によって−１を出力する。これら一変数三値論理関数回路Ｃ２の出力と一変数三値論理関数回路Ｄ２の出力は、トランスファーゲートＴ２を導通状態にし、入力ｂに接続される一変数三値論理関数回路Ｂ２＝（ｓ，ｔ，ｕ）の出力を選択する。
【０１９８】
したがって、この三値論理関数回路の出力Ｙは、入力ｂの値−１，０，１に応じて、ｓ，ｔ，ｕとなる。
【０１９９】
さらに、三値論理関数回路においては、入力ａが１である場合には、一変数三値論理関数回路Ｄ３によって−１を出力し、その信号を反転する一変数三値論理関数回路Ｃ３’によって１を出力する。これら一変数三値論理関数回路Ｄ３の出力と一変数三値論理関数回路Ｃ３’の出力は、トランスファーゲートＴ３を導通状態にし、入力ｂに接続される一変数三値論理関数回路Ｂ３＝（ｘ，ｙ，ｚ）の出力を選択する。
【０２００】
したがって、この三値論理関数回路の出力Ｙは、入力ｂの値−１，０，１に応じて、ｘ，ｙ，ｚとなる。
【０２０１】
これにより、三値論理関数回路においては、上表１に示した全ての二変数三値論理関数を実現可能であることが示された。
【０２０２】
このように、三値論理関数回路においては、３３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を個別に実現する必要がなく、３つのトランスファーゲートＴ１，Ｔ２，Ｔ３と、その制御端子に接続される４種類の一変数三値論理関数回路ｆ１９，ｆ２５，ｆ０７，ｆ２１と、３つの任意の一変数三値論理関数Ｂ１，Ｂ２，Ｂ３とによって構成することができる。
【０２０３】
ここで、任意の一変数三値論理関数回路は、上表８に示したように、２７種類のうち、７種類の反転回路ｆ１０，ｆ１３，ｆ１９，ｆ２２，ｆ２３，ｆ２５，ｆ２６、５種類の非反転回路ｆ１１，ｆ１２，ｆ２０，ｆ２１，ｆ２４、及びこれらの相補対称回路ｆ０４，ｆ０７，ｆ０８，ｆ１６，ｆ１７の合計１７種類のみを実現すればよい。
【０２０４】
また、関数ｆ０２，ｆ０３，ｆ０５，ｆ０９，ｆ１５，ｆ１８は、それぞれ、関数ｆ２６，ｆ１３の直列接続、関数ｆ２５，ｆ１９の直列接続、関数ｆ２３，ｆ１３の直列接続、関数ｆ１９，ｆ２５の直列接続、関数ｆ１３，ｆ２３の直列接続、関数ｆ１０，ｆ２３の直列接続によって実現することができる。
【０２０５】
なお、２７種類の一変数三値論理関数回路のうち、関数ｆ０１は、恒等的に−１であり、関数ｆ１４は、恒等的に０であり、関数ｆ２７は、恒等的に１であり、関数ｆ０６は、入力がそのまま出力となることから、これら４種類については特に実現する必要がない。
【０２０６】
以上のように、三値論理関数回路においては、全ての二変数三値論理関数を、３つのトランスファーゲートＴ１，Ｔ２，Ｔ３と、１７種類の一変数三値論理関数回路とによって組織的に実現することができる。
【０２０７】
これら１７種類の一変数三値論理関数回路は、スイッチング動作時以外は、全てのトランジスタがオフ状態となり、電流が流れないことから、通常のＣＭＯＳ二値論理関数回路と同様に、消費電力を極めて小さくすることができる。
【０２０８】
なお、０．１μｍＣＭＯＳテクノロジによる実現を仮定し、論理値１には０．３ボルトを対応させ、論理値０には０ボルトを対応させ、論理値−１には−０．３ボルトを対応させた場合におけるエンハンスメント型及びディプリーション型の各ＭＯＳトランジスタのチャンネルドープ量を求めると、次表２２に示すようになった。
【０２０９】
【表２２】
2006191394.tif 000024
【０２１０】
このように、上述した各ＭＯＳトランジスタは、現実に実現可能であり、三値論理関数回路を十分に実現することが可能である。
【０２１１】
また、三値論理関数回路においては、全ての三値論理素子を一変数三値論理関数回路とトランスファーゲートとのみを用いて構成することができることから、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
【０２１２】
実際に、このスイッチング時間の非対称性の除去効果について、次表２３に示す対称三値加算回路（キャリーなし）によって示す。
【０２１３】
【表２３】
2006191394.tif 000025
【０２１４】
まず、図４３に、比較対象として、特表２００２−５１７９３７号公報に記載された発明を用いて構成した加算回路を示す。すなわち、この加算回路は、ソース論理値−１，０，１のそれぞれが入力される３つの回路Ｐ，Ｑ，Ｒを直列に接続し、この回路に対して、入力ａ，ｂ、入力ａ，ｂを関数ｆ１９＝（１，−１，−１）によって反転した出力、及び入力ａ，ｂを関数ｆ２５＝（１，１，−１）によって反転した出力を与え、３つの回路Ｐ，Ｑ，Ｒの出力をワイヤードオアすることによって出力ａ＋ｂを得るものである。
【０２１５】
この加算回路において、回路Ｐは、図４４に示すように、エンハンスメント型の２つのｎ型ＭＯＳトランジスタｎｅと１つのｎ型ＭＯＳトランジスタＮＥとを直列に接続した回路と、エンハンスメント型の１つのｎ型ＭＯＳトランジスタＮＥと２つのｎ型ＭＯＳトランジスタｎｅとを直列に接続した回路と、エンハンスメント型の２つのｎ型ＭＯＳトランジスタＮＥを直列に接続した回路とを、並列に接続して構成される。また、回路Ｑは、図４５に示すように、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅとｎ型ＭＯＳトランジスタｎｅとを直列に接続した回路と、エンハンスメント型のｐ型ＭＯＳトランジスタｐｅと２つのｎ型ＭＯＳトランジスタｎｅとｐ型ＭＯＳトランジスタｐｅとを直列に接続した回路と、エンハンスメント型のｎ型ＭＯＳトランジスタｎｅとｐ型ＭＯＳトランジスタｐｅとを直列に接続した回路とを、並列に接続して構成される。さらに、回路Ｒは、図４６に示すように、エンハンスメント型の２つのｐ型ＭＯＳトランジスタｐｅと１つのｐ型ＭＯＳトランジスタＰＥとを直列に接続した回路と、エンハンスメント型の１つのｐ型ＭＯＳトランジスタＰＥと２つのｐ型ＭＯＳトランジスタｐｅとを直列に接続した回路と、エンハンスメント型の２つのｐ型ＭＯＳトランジスタＰＥを直列に接続した回路とを、並列に接続して構成される。
【０２１６】
これに対して、本発明の実施の形態として示す三値論理関数回路による加算回路は、図４３に示す加算回路と同様に３２個のトランジスタを用いて構成すると、図４７に示すようになる。すなわち、この加算回路は、先に図３４に示した回路における一変数三値論理関数回路Ｃ１として関数ｆ１９＝（１，−１，−１）を用い、一変数三値論理関数回路Ｄ１’として関数ｆ２５＝（１，１，−１）を用い、一変数三値論理関数回路Ｃ２’として関数ｆ２５＝（１，１，−１）を用い、一変数三値論理関数回路Ｄ２として関数ｆ２１＝（１，−１，１）を用い、一変数三値論理関数回路Ｃ３’として関数ｆ１９＝（１，−１，−１）を用い、一変数三値論理関数回路Ｄ３として関数ｆ２５＝（１，１，−１）を用い、さらに、一変数三値論理関数回路Ｂ１＝（１，−１，０）を設けるとともに、一変数三値論理関数回路Ｂ３＝（０，１，−１）を設け、一変数三値論理関数回路Ｂ２は設けない構成とされる。
【０２１７】
このような２つの加算回路に対して、回路シミュレータによって図４８に示すようなパターンからなる入力ａ，ｂを与えたときの出力波形を求めた。この結果、図４３に示す加算回路の出力波形は、図４９に示すようになり、図４７に示す加算回路の出力波形は、図５０に示すようになった。なお、図４８に示す波形において、実線は、１，１，−１，−１，０，０のパターンからなる入力ａを示し、破線は、１，−１，０，−１，０，１のパターンからなる入力ｂを示している。
【０２１８】
この結果から明らかなように、従来の加算回路は、図４９に示すように、立ち上がり及び立ち下がり双方とも、スイッチング時間が大きく非対称となるのに対して、本発明の実施の形態として示す三値論理関数回路による加算回路は、図５０に示すように、立ち上がり及び立ち下がり双方とも、スイッチング時間が略対称となることがわかる。
【０２１９】
このように、本発明の実施の形態として示す三値論理関数回路においては、立ち上がり及び立ち下がりのスイッチング時間の非対称性を著しく小さくすることができる。
【０２２０】
なお、本発明は、上述した実施の形態に限定されるものではない。例えば、上述した実施の形態では、二変数三値論理演算を行うものとして説明したが、本発明は、二変数多値論理演算を行う場合にも容易に適用することができる。
【０２２１】
一例として、次表２４に示す二変数五値論理関数を実現する五値論理関数回路について、図５１を用いて説明する。
【０２２２】
【表２４】
2006191394.tif 000026
【０２２３】
この五値論理関数回路は、図５１に示すように、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとから構成された５つのトランスファーゲートＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５を備える。すなわち、この五値論理関数回路は、入力に応じて導通又は遮断する５つのトランスファーゲートＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５を導通又は遮断することにより、出力端子Ｙから出力される値が決定される。具体的には、五値論理関数回路は、トランスファーゲートＴ１によって入力ａ＝−２に対する出力を選択し、トランスファーゲートＴ２によって入力ａ＝−１に対する出力を選択し、トランスファーゲートＴ３によって入力ａ＝０に対する出力を選択し、トランスファーゲートＴ４によって入力ａ＝１に対する出力を選択し、トランスファーゲートＴ５によって入力ａ＝２に対する出力を選択するように構成される。
【０２２４】
トランスファーゲートＴ１の２つの制御端子Ｃ−Ｔ１，Ｄ−Ｔ１には、それぞれ、入力ａ＝（−２，−１，０，１，２）に対して出力（２，−２，−２，−２，−２）を得る一変数五値論理関数回路Ｃ１と、これと相補対称な一変数五値論理関数回路Ｄ１とが接続される。また、トランスファーゲートＴ２の２つの制御端子Ｃ−Ｔ２，Ｄ−Ｔ２には、それぞれ、入力ａ＝（−２，−１，０，１，２）に対して出力（−２，２，−２，−２，−２）を得る一変数五値論理関数回路Ｃ２と、これと相補対称な一変数五値論理関数回路Ｄ２とが接続される。さらに、トランスファーゲートＴ３の２つの制御端子Ｃ−Ｔ３，Ｄ−Ｔ３には、それぞれ、入力ａ＝（−２，−１，０，１，２）に対して出力（−２，−２，２，−２，−２）を得る一変数五値論理関数回路Ｃ３と、これと相補対称な一変数五値論理関数回路Ｄ３とが接続される。さらにまた、トランスファーゲートＴ４の２つの制御端子Ｃ−Ｔ４，Ｄ−Ｔ４には、それぞれ、入力ａ＝（−２，−１，０，１，２）に対して出力（−２，−２，−２，２，−２）を得る一変数五値論理関数回路Ｃ４と、これと相補対称な一変数五値論理関数回路Ｄ４とが接続される。また、トランスファーゲートＴ５の２つの制御端子Ｃ−Ｔ５，Ｄ−Ｔ５には、それぞれ、入力ａ＝（−２，−１，０，１，２）に対して出力（−２，−２，−２，−２，２）を得る一変数五値論理関数回路Ｃ５と、これと相補対称な一変数五値論理関数回路Ｄ５とが接続される。
【０２２５】
また、トランスファーゲートＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の入力端子Ｘ−Ｔ１，Ｘ−Ｔ２，Ｘ−Ｔ３，Ｘ−Ｔ４，Ｘ−Ｔ５には、それぞれ、入力ｂに対して出力を得る一変数五値論理関数回路Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５が接続され、これらトランスファーゲートＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の出力端子Ｙ−Ｔ１，Ｙ−Ｔ２，Ｙ−Ｔ３，Ｙ−Ｔ４，Ｙ−Ｔ５は、当該五値論理関数回路の出力端子Ｙとしてワイヤードオア接続される。
【０２２６】
ここで、一変数五値論理関数回路Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５は、それぞれ、入力ｂ＝（−２，−１，０，１，２）に対して、（ｐ１，ｑ１，ｒ１，ｓ１，ｔ１）、（ｐ２，ｑ２，ｒ２，ｓ２，ｔ２）、（ｐ３，ｑ３，ｒ３，ｓ３，ｔ３）、（ｐ４，ｑ４，ｒ４，ｓ４，ｔ４）、（ｐ５，ｑ５，ｒ５，ｓ５，ｔ５）を与えるのものとする。ただし、ｐｉ，ｑｉ，ｒｉ，ｓｉ，ｔｉ（１≦ｉ≦５）は、それぞれ、−２，−１，０，１，２のいずれかの値をとるものである。
【０２２７】
このように、五値論理関数回路は、入力に応じて導通又は遮断する５つのトランスファーゲートＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５と、これらトランスファーゲートＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の導通又は遮断を制御する１０個の一変数五値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３，Ｃ４，Ｄ４，Ｃ５，Ｄ５とを用いることにより、二変数五値論理関数を実現することができる。
【０２２８】
勿論、このような多値論理関数回路の構成法は、一般の二変数Ｎ値論理関数への拡張も容易に行うことが可能である。
【０２２９】
まず、Ｎが奇数の場合について説明する。ここで、ｍ＝（Ｎ−１）／２とおく。この多値論理関数回路は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとから構成されたＮ個のトランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮを備える。これらトランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮの制御端子Ｃ−Ｔ１，Ｄ−Ｔ１，Ｃ−Ｔ２，Ｄ−Ｔ２，Ｃ−Ｔ３，Ｄ−Ｔ３，・・・，Ｃ−ＴＮ，Ｄ−ＴＮには、それぞれ、入力ａ＝（−ｍ，−ｍ＋１，・・・，−１，０，１，・・・，ｍ−１，ｍ）に対して、１≦ｉ≦Ｎなるｉについて、ｉ番目の論理値に対してのみｍを出力し、他の論理値に対しては−ｍを出力する一変数Ｎ値論理関数回路Ｃｉと、これと相補対称な一変数Ｎ値論理関数回路Ｄｉとが接続される。
【０２３０】
また、トランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮの入力端子Ｘ−Ｔ１，Ｘ−Ｔ２，Ｘ−Ｔ３，・・・，Ｘ−ＴＮには、それぞれ、入力ｂに対して出力を得る一変数Ｎ値論理関数回路Ｂ１，Ｂ２，Ｂ３，・・・，ＢＮが接続され、これらトランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮの出力端子Ｙ−Ｔ１，Ｙ−Ｔ２，Ｙ−Ｔ３，・・・，Ｙ−ＴＮは、当該多値論理関数回路の出力端子Ｙとしてワイヤードオア接続される。
【０２３１】
一方、Ｎが偶数の場合には、ｍ＝Ｎ／２とおく。そして、この多値論理関数回路においては、Ｎ個のトランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮの制御端子Ｃ−Ｔ１，Ｄ−Ｔ１，Ｃ−Ｔ２，Ｄ−Ｔ２，Ｃ−Ｔ３，Ｄ−Ｔ３，・・・，Ｃ−ＴＮ，Ｄ−ＴＮのそれぞれに接続される一変数Ｎ値論理関数回路Ｃｉとして、入力ａ＝（−ｍ，−ｍ＋１，・・・，−１，０，１，・・・，ｍ−１，ｍ）に対して、１≦ｉ≦Ｎなるｉについて、ｉ番目の論理値に対してのみｍを出力し、他の論理値に対しては−ｍを出力するものを用いるとともに、これと相補対称な一変数Ｎ値論理関数回路Ｄｉを用いればよい。
【０２３２】
このように、本発明は、入力に応じて導通又は遮断するＮ個のトランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮと、これらトランスファーゲートＴ１，Ｔ２，Ｔ３，・・・，ＴＮの導通又は遮断を制御する２Ｎ個の一変数Ｎ値論理関数回路Ｃ１，Ｄ１，Ｃ２，Ｄ２，Ｃ３，Ｄ３，・・・，ＣＮ，ＤＮとを用いることにより、任意の二変数Ｎ値論理関数を実現することができる。
【０２３３】
また、上述した実施の形態では、加算回路に適用した例について説明したが、本発明は、これ以外の回路にも適用可能であることは勿論であり、いわゆる公開鍵暗号化を行うためのハードウェアや大規模乗算器等に適用して好適である。
【０２３４】
このように、本発明は、その趣旨を逸脱しない範囲で適宜変更が可能であることはいうまでもない。
【図面の簡単な説明】
【０２３５】
【図１】本発明の実施の形態として示す三値論理関数回路の構成を説明する図である。
【図２】同三値論理関数回路におけるトランスファーゲートの構成を説明する図である。
【図３（ａ）】ソース論理値１である場合におけるスイッチの構成を説明する図である。
【図３（ｂ）】ソース論理値０である場合におけるスイッチの構成を説明する図である。
【図３（ｃ）】ソース論理値−１である場合におけるスイッチの構成を説明する図である。
【図４（ａ）】ソース論理値−１である場合にオン状態となる閾値電圧が１．５ボルトのエンハンスメント型のｎ型ＭＯＳトランジスタの構成を説明する図である。
【図４（ｂ）】ソース論理値−１である場合にオン状態となる閾値電圧が０．５ボルトのエンハンスメント型のｎ型ＭＯＳトランジスタの構成を説明する図である。
【図５（ａ）】ソース論理値１である場合にオン状態となる閾値電圧が−１．５ボルトのエンハンスメント型のｐ型ＭＯＳトランジスタの構成を説明する図である。
【図５（ｂ）】ソース論理値１である場合にオン状態となる閾値電圧が−０．５ボルトのエンハンスメント型のｐ型ＭＯＳトランジスタの構成を説明する図である。
【図６（ａ）】ソース論理値０である場合にオン状態となる閾値電圧が０．５ボルトのエンハンスメント型のｎ型ＭＯＳトランジスタの構成を説明する図である。
【図６（ｂ）】ソース論理値０である場合にオン状態となる閾値電圧が−０．５ボルトのエンハンスメント型のｐ型ＭＯＳトランジスタの構成を説明する図である。
【図６（ｃ）】ソース論理値０である場合にオン状態となる閾値電圧が−０．５ボルト又は０．５ボルトのディプリーション型のｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタの構成を説明する図である。
【図７】入力０である場合にのみ出力０を出力する構成を説明する図である。
【図８】入力−１，１のいずれの場合にも出力０を出力する構成を説明する図である。
【図９】関数ｆ１０を実現する回路構成を説明する図である。
【図１０】関数ｆ１３を実現する回路構成を説明する図である。
【図１１】関数ｆ１９を実現する回路構成を説明する図である。
【図１２】関数ｆ２２を実現する回路構成を説明する図である。
【図１３】関数ｆ２３を実現する回路構成を説明する図である。
【図１４】関数ｆ２５を実現する回路構成を説明する図である。
【図１５】関数ｆ２６を実現する回路構成を説明する図である。
【図１６】関数ｆ１１を実現する回路構成を説明する図である。
【図１７】関数ｆ１２を実現する回路構成を説明する図である。
【図１８】関数ｆ２０を実現する回路構成を説明する図である。
【図１９】関数ｆ２１を実現する回路構成を説明する図である。
【図２０】関数ｆ２４を実現する回路構成を説明する図である。
【図２１】関数ｆ１７を実現する回路構成を説明する図である。
【図２２】関数ｆ１６を実現する回路構成を説明する図である。
【図２３】関数ｆ０８を実現する回路構成を説明する図である。
【図２４】関数ｆ０７を実現する回路構成を説明する図である。
【図２５】関数ｆ０４を実現する回路構成を説明する図である。
【図２６】関数ｆ０２を実現する回路構成を説明する図である。
【図２７】関数ｆ０３を実現する回路構成を説明する図である。
【図２８】関数ｆ０５を実現する回路構成を説明する図である。
【図２９】関数ｆ０９を実現する回路構成を説明する図である。
【図３０】関数ｆ１５を実現する回路構成を説明する図である。
【図３１】関数ｆ１８を実現する回路構成を説明する図である。
【図３２】図１に示す三値論理関数回路の具体的構成を説明する図である。
【図３３】図３２に示す構成を簡略化した三値論理関数回路の具体的構成を説明する図である。
【図３４】図３３に示す構成を簡略化した三値論理関数回路の具体的構成を説明する図である。
【図３５】（ｐ，ｑ，ｒ）＝（ｓ，ｔ，ｕ）である縮退した二変数三値論理演算を行う三値論理関数回路の具体的構成を説明する図である。
【図３６】（ｓ，ｔ，ｕ）＝（ｘ，ｙ，ｚ）である縮退した二変数三値論理演算を行う三値論理関数回路の具体的構成を説明する図である。
【図３７】（ｘ，ｙ，ｚ）＝（ｐ，ｑ，ｒ）である縮退した二変数三値論理演算を行う三値論理関数回路の具体的構成を説明する図である。
【図３８】縮退した三値論理関数回路の一般化した構成を説明する図である。
【図３９】図３８に示す構成を簡略化した三値論理関数回路の構成を説明する図である。
【図４０】図３８に示す構成を簡略化した三値論理関数回路の構成を説明する図であって、図３９に示す構成とは異なる構成について説明する図である。
【図４１】非反転回路の構成を説明する図である。
【図４２】非反転回路の構成を説明する図であって、図４１に示す構成とは異なる構成について説明する図である。
【図４３】従来の三値論理関数回路を用いて構成した加算回路の構成を説明する図である。
【図４４】図４３に示す回路Ｐの構成を説明する図である。
【図４５】図４３に示す回路Ｑの構成を説明する図である。
【図４６】図４３に示す回路Ｒの構成を説明する図である。
【図４７】図３４に示す三値論理関数回路を用いて構成した加算回路の構成を説明する図である。
【図４８】図４３及び図４７に示す加算回路に対して実験的に与えた入力ａ，ｂの波形を説明する図である。
【図４９】図４３に示す加算回路に対して図４８に示す入力を与えたときの出力波形を説明する図である。
【図５０】図４７に示す加算回路に対して図４８に示す入力を与えたときの出力波形を説明する図である。
【図５１】本発明の実施の形態として示す五値論理関数回路の構成を説明する図である。
【図５２】従来の三値論理関数回路の構成を説明する図である。
【符号の説明】
【０２３６】
Ｂ１，Ｂ２，Ｂ３，Ｃ１，Ｃ２，Ｃ３，Ｄ１，Ｄ２，Ｄ３  一変数三値論理関数回路
Ｃ−Ｔ１，Ｃ−Ｔ２，Ｃ−Ｔ３，Ｄ−Ｔ１，Ｄ−Ｔ２，Ｄ−Ｔ３  制御端子
Ｔ１，Ｔ２，Ｔ３  トランスファーゲート
Ｘ−Ｔ１，Ｘ−Ｔ２，Ｘ−Ｔ３  入力端子
Ｙ，Ｙ−Ｔ１，Ｙ−Ｔ２，Ｙ−Ｔ３  出力端子
ｎｄ，ｎｅ，ｎｅ０，ＮＥ  ｎ型ＭＯＳトランジスタ
ｐｄ，ｐｅ，ｐｅ０，ＰＥ  ｐ型ＭＯＳトランジスタ
【図１】
2006191394.tif 000027
【図２】
2006191394.tif 000028
【図３（ａ）】
2006191394.tif 000029
【図３（ｂ）】
2006191394.tif 000030
【図３（ｃ）】
2006191394.tif 000031
【図４（ａ）】
2006191394.tif 000032
【図４（ｂ）】
2006191394.tif 000033
【図５（ａ）】
2006191394.tif 000034
【図５（ｂ）】
2006191394.tif 000035
【図６（ａ）】
2006191394.tif 000036
【図６（ｂ）】
2006191394.tif 000037
【図６（ｃ）】
2006191394.tif 000038
【図７】
2006191394.tif 000039
【図８】
2006191394.tif 000040
【図１０】
2006191394.tif 000041
【図１１】
2006191394.tif 000042
【図１２】
2006191394.tif 000043
【図１４】
2006191394.tif 000044
【図１５】
2006191394.tif 000045
【図１６】
2006191394.tif 000046
【図１７】
2006191394.tif 000047
【図１８】
2006191394.tif 000048
【図１９】
2006191394.tif 000049
【図２０】
2006191394.tif 000050
【図２１】
2006191394.tif 000051
【図２２】
2006191394.tif 000052
【図２３】
2006191394.tif 000053
【図２４】
2006191394.tif 000054
【図２５】
2006191394.tif 000055
【図２６】
2006191394.tif 000056
【図２８】
2006191394.tif 000057
【図２９】
2006191394.tif 000058
【図３０】
2006191394.tif 000059
【図３１】
2006191394.tif 000060
【図３２】
2006191394.tif 000061
【図３３】
2006191394.tif 000062
【図３４】
2006191394.tif 000063
【図３５】
2006191394.tif 000064
【図３６】
2006191394.tif 000065
【図３７】
2006191394.tif 000066
【図３８】
2006191394.tif 000067
【図３９】
2006191394.tif 000068
【図４０】
2006191394.tif 000069
【図４１】
2006191394.tif 000070
【図４２】
2006191394.tif 000071
【図４３】
2006191394.tif 000072
【図４４】
2006191394.tif 000073
【図４５】
2006191394.tif 000074
【図４６】
2006191394.tif 000075
【図４７】
2006191394.tif 000076
【図４８】
2006191394.tif 000077
【図４９】
2006191394.tif 000078
【図５０】
2006191394.tif 000079
【図５１】
2006191394.tif 000080
【図５２】
2006191394.tif 000081
【図９】
2006191394.tif 000082
【図１３】
2006191394.tif 000083
【図２７】
2006191394.tif 000084