(57)【要約】【課題】  微細化できるとともに、配線抵抗を低くすることができる半導体装置を得る。【解決手段】  半導体基板上にゲート絶縁膜を介して行列状に配置されたフローティングゲートと、フローティングゲート上に行方向に形成された制御ゲートと、半導体基板のフローティングゲート間の領域に列方向に形成されたトレンチと、トレンチを埋め込む絶縁膜と、絶縁膜中に列方向に形成された補助ゲートとを有し、補助ゲートにバイアスを印加することにより補助ゲートの近傍の半導体基板中に生じる反転層を配線として用いる。【選択図】      図１
2006147988.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、
前記トレンチを埋め込む絶縁膜と、
前記絶縁膜中に形成された補助ゲートとを有し、
前記補助ゲートにバイアスを印加することにより前記補助ゲートの近傍の前記半導体基板中に生じる反転層を配線として用いることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介して行列状に配置されたフローティングゲートと、
前記フローティングゲート上に行方向に形成された制御ゲートと、
前記半導体基板の前記フローティングゲート間の領域に列方向に形成されたトレンチと、
前記トレンチを埋め込む絶縁膜と、
前記絶縁膜中に列方向に形成された補助ゲートとを有し、
前記補助ゲートにバイアスを印加することにより前記補助ゲートの近傍の前記半導体基板中に生じる反転層を配線として用いることを特徴とする半導体装置。
【請求項３】
埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された半導体膜と、
前記埋め込み絶縁膜中に形成された補助ゲートとを有し、
前記補助ゲートにバイアスを印加することにより前記補助ゲートの近傍の前記半導体膜中に生じる反転層を配線として用いることを特徴とする半導体装置。
【請求項４】
埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された半導体膜と、
前記半導体膜上にゲート絶縁膜を介して行列状に配置されたフローティングゲートと、
前記フローティングゲート上に行方向に形成された制御ゲートと、
前記埋め込み絶縁膜中の前記フローティングゲート間の領域に列方向に形成された補助ゲートとを有し、
前記補助ゲートにバイアスを印加することにより前記補助ゲートの近傍の前記半導体膜中に生じる反転層を配線として用いることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、反転層を配線として用いる半導体装置に関し、特に、微細化できるとともに、配線抵抗を低くすることができる半導体装置に関するものである。
【背景技術】
【０００２】
不揮発性メモリ等の半導体装置では、通常、ビット線等の配線は半導体基板上の絶縁膜内に形成される。しかし、トランジスタと電気的に接続するコンタクトを形成する必要があるため、面積が増大するという問題があった。
【０００３】
また、スプリットゲート（補助ゲート）の下にｎ+拡散層を形成したスプリットゲート構造の半導体装置も提案されているが（例えば、特許文献１を参照）、ｎ+拡散層は拡散するため微細な配線構造の形成が困難である。また、ｎ+拡散層は常に抵抗が低いため、非選択時に補助ゲート下の領域を電気的に分離することができない。
【０００４】
そこで、補助ゲート下の半導体基板表面を反転させた反転層を配線として用いる半導体装置が提案されている。反転層とトランジスタは、半導体基板に形成されているため、両者の電気的接続にはコンタクトは不要である。また、非選択の補助ゲートのバイアスを０又は負とすることにより、補助ゲート下の領域を電気的に分離することができる。
【０００５】
図４は、従来の半導体装置を示す上面図（ａ）及びＣ−Ｃ’における断面図（ｂ）である。図示のように、半導体基板１１上にゲート絶縁膜１２を介してフローティングゲート１３が行列状に配置されている。そして、フローティングゲート１３上に絶縁膜１４を介して行方向に制御ゲート１５（ワード線）が形成されている。さらに、半導体基板１１上に補助ゲート１６が形成されている。この補助ゲート１６は、半導体基板１１及びフローティングゲート１３とは絶縁膜により分離されている。
【０００６】
この半導体装置では、補助ゲート１６にバイアスを印加することにより補助ゲート１６の近傍の半導体基板１１中に生じる反転層１７を配線（ビット線）として用いる。そして、選択されたフローティングゲートに書き込み・読み出しする際には、ある補助ゲートの一端に形成されたソースから、反転層及び選択されたトランジスタを介して、他の補助ゲートの一端に形成されたドレインへ電流が流れる。
【０００７】
【特許文献１】特開２００２−３７３９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のように、フローティングゲートだけでなく補助ゲートも半導体基板上に形成する構成では、ショートを防ぐために両者を絶縁膜等で隔離しなければならず、微細化ができないという問題があった。
【０００９】
また、反転層同士のショートを防ぐために、反転層はフローティングゲートの下から横方向へあまり広げることができないため、配線抵抗が大きくなる。さらに、微細化に伴って補助ゲートの幅が小さくなると、反転層の幅も狭くなり、配線抵抗は更に大きくなる。これにより、書き込みや読み出しの効率が劣化するという問題もあった。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は、微細化できるとともに、配線抵抗を低くすることができる半導体装置を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、トレンチが形成された半導体基板と、トレンチを埋め込む絶縁膜と、絶縁膜中に形成された補助ゲートとを有し、補助ゲートにバイアスを印加することにより補助ゲートの近傍の半導体基板中に生じる反転層を配線として用いる。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１２】
本発明により、微細化できるとともに、配線抵抗を低くして書き込みや読み出しの効率を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図（ａ）及びＡ−Ａ’における断面図（ｂ）である。図示のように、半導体基板１１上にゲート絶縁膜１２を介してフローティングゲート１３が行列状に配置されている。このフローティングゲート１３は、半導体基板１１上にポリシリコンや金属を堆積し、フォトリソグラフィ等によりパターニングすることで形成される。そして、フローティングゲート１３上に絶縁膜１４を介して行方向に制御ゲート１５（ワード線）が形成されている。
【００１４】
また、半導体基板１１のフローティングゲート１３間の領域に列方向にトレンチ２１が形成されている。そして、このトレンチ２１は絶縁膜２２により埋め込まれている。さらに、絶縁膜２２中に列方向に、ポリシリコンや金属からなる補助ゲート１６が形成されている。
【００１５】
各構成の寸法は、例えば、補助ゲート１６の行方向の幅は８５ｎｍ、フローティングゲート１３の行方向の幅は４５ｎｍ、両者の行方向の間隔は２５ｎｍ、フローティングゲート１３の列方向の幅は５０ｎｍ、フローティングゲート１３同士の列方向の間隔は１３０ｎｍ、半導体基板１１と補助ゲート１６の間の酸化膜の厚みは９ｎｍ、半導体基板１１とフローティングゲート１３の間の酸化膜の厚みは９ｎｍである。
【００１６】
この半導体装置では、補助ゲート１６にバイアスを印加することにより補助ゲート１６の近傍の半導体基板１１中に生じる反転層１７を配線（ビット線）として用いる。そして、選択されたフローティングゲートに書き込み・読み出しする際には、ある補助ゲートの一端に形成されたソースから、反転層及び選択されたトランジスタを介して、他の補助ゲートの一端に形成されたドレインへ電流が流れる。なお、隣り合う補助ゲートの間で電流を流すだけでなく、例えば、１本とばした補助ゲートの間で電流を流すこともできる。
【００１７】
以上説明したように、従来は半導体基板の表面にのみ反転層を形成していたが、本実施の形態ではトレンチの周りに反転層を形成するため、反転層の面積を増加させることができる。これにより、配線抵抗を減少させることができる。これにより、書き込みや読み出しの効率を向上させることができるため、ビット線（補助ゲートの近傍の反転層）１本に配列できるフローティングゲート（メモリセル）の数を多くでき、微細化にも効果がある。
【００１８】
また、補助ゲートとフローティングゲートを別の層に形成するため、微細化が容易となる。
【００１９】
なお、上記の実施の形態では、本発明をフラッシュメモリに適用した場合について説明したが、これに限らず、本発明は通常のＬＳｌにも適用することができる。即ち、半導体基板上の配線（ポリシリコンや金属）を埋め込み酸化膜中に形成したゲートを用いて半導体基板表面を反転させたものに置き換えることにより、同様の微細化が可能となる。
【００２０】
実施の形態２．
図２は、本発明の実施の形態２に係る半導体装置を示す上面図（ａ）及びＢ−Ｂ’における断面図（ｂ）である。図示のように、半導体基板１１上に埋め込み絶縁膜２３が形成され、その上に半導体膜２４が形成されている。そして、半導体膜２４上にゲート絶縁膜１２を介してフローティングゲート１３が行列状に配置されている。そして、フローティングゲート１３上に絶縁膜１４を介して行方向に制御ゲート１５（ワード線）が形成されている。
【００２１】
また、埋め込み絶縁膜２３中のフローティングゲート１３間の領域に列方向に補助ゲート１６が形成されている。さらに、絶縁膜２２中に列方向に、ポリシリコンや金属からなる補助ゲート１６が形成されている。
【００２２】
この半導体装置では、補助ゲート１６にバイアスを印加することにより補助ゲート１６の近傍の半導体膜２４中に生じる反転層１７を配線（ビット線）として用いる。
【００２３】
以上説明したように、補助ゲートをＳＯＩ（Silicon On Insulator）基板の埋め込み酸化膜中に形成することによって、実施の形態１と同様に、補助ゲートとフローティングゲートを別の層に形成するため、微細化が容易となる。
【００２４】
また、埋め込み絶縁膜中に形成することにより分離として働くトランジスタのチャネル長を長くできるため、分離効果を向上させることができる。
【００２５】
また、埋め込み絶縁膜中に補助ゲートがあり、フローティングゲート下のチャネル層とは深さ方向に分離されているため、図３に示すように、補助ゲートに大きなバイアスをかけて反転層を広くとり、抵抗を下げることも可能となる。
【００２６】
なお、本実施の形態は、ＳＯＩの場合に限らず、ＳＯＧ（Silicon On Graphite）等、埋め込み絶縁膜として他の材料を用いた場合にも適用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図（ａ）及びＡ−Ａ’における断面図（ｂ）である。
【図２】本発明の実施の形態２に係る半導体装置を示す上面図（ａ）及びＢ−Ｂ’における断面図（ｂ）である。
【図３】本発明の実施の形態２に係る半導体装置において補助ゲートに大きなバイアスをかけて反転層を広くとった状態を示す断面図である。
【図４】従来の半導体装置を示す上面図（ａ）及びＣ−Ｃ’における断面図（ｂ）である。
【符号の説明】
【００２８】
１１  半導体基板
１２  ゲート絶縁膜
１３  フローティングゲート
１５  制御ゲート
１６  補助ゲート
１７  反転層
２１  トレンチ
２２  絶縁膜
２３  埋め込み絶縁膜
２４  半導体膜
【図１】
2006147988.tif 000003
【図２】
2006147988.tif 000004
【図３】
2006147988.tif 000005
【図４】
2006147988.tif 000006