(57)【要約】【課題】ＦＥＴから発生する熱の放熱性を向上させるとともに、基板側に配された配線とＦＥＴのソース配線、ゲート配線、ドレイン配線との接続を容易としたＦＥＴおよびそのＦＥＴを備えた半導体装置を提供する。【解決手段】半導体基板に、ソースと、ドレインと、ゲートとを設けて構成した電界効果トランジスタの半導体基板には、ソースまたはドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、金属配線と接続されていないドレインまたはソースと、半導体基板の他面に設けた電極とをビアホールを経て接続する構成とする。放熱面は、ソース、ドレイン、ゲートを被覆するように設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に、ソースと、ドレインと、ゲートとを設けて構成した電界効果トランジスタにおいて、
前記半導体基板には、前記ソースまたは前記ドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、
前記半導体基板の他面に設けた電極と、前記金属配線と接続されていない前記ドレインまたは前記ソースを前記ビアホールを経て接続する構成としたことを特徴とする電界効果トランジスタ。
【請求項２】
前記放熱面は、前記ソース、前記ドレイン、前記ゲートを被覆するように設けたことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
電界効果トランジスタを形成した半導体基板と、この半導体基板が載設された基板とからなる半導体装置において、
前記半導体基板には、前記ソースまたは前記ドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、
前記半導体基板の他面に設けた電極と、前記金属配線と接続されていない前記ドレインまたは前記ソースを前記ビアホールを経て接続し、
前記放熱面から前記基板を経て放熱する構成としたことを特徴とする半導体装置。
【請求項４】
前記放熱面は、前記ソース、前記ドレイン、前記ゲートを被覆するように設けたことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記基板には、接合材を介して前記放熱面と接合される接合領域に放熱部材を配置したことを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記放熱部材をグランド配線とするとともに、前記接合材を導通性材料で構成して、前記放熱面を接地させたことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよびその半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置においては、近年小型化が進んでおり、ＦＥＴ（電界効果トランジスタ）においても素子の性能向上、例えば高周波特性の向上を狙った小型化が進んでいる。一方、現在の多機能化されたアプリケーションは、ＦＥＴにより多くの電力を取り扱うことを要求しており、ＦＥＴを流れる電流およびＦＥＴにおける消費電力が年々増加している。
【０００３】
このような消費電力の増加と、小型化されることによる電流経路の密度上昇とがあいまってＦＥＴの温度上昇の問題が発生する。ここで、ＦＥＴの温度が上昇するとＦＥＴ性能の低下や、熱そのものによる焼損などの危険性がある。このような温度上昇の問題を回避するために、ＦＥＴから発生する熱の放熱性を考慮したＦＥＴの構造が提案されている（例えば、特許文献１参照。）。
【０００４】
図４および図５に従来のＦＥＴの構造の断面概念図を示す。
【０００５】
図４は、ソース配線１１１、ゲート配線１１２、ドレイン配線１１３の配置関係を表す断面図であり、断面図の切断面は半導体基板１１８の上に積層して形成されるＦＥＴ１０１のソース配線１１１に接続されるビアホール１１５の中心を通るものである。
【０００６】
図５は、別の従来のＦＥＴの断面図である。図５は、ソース配線１２１、ゲート配線１２２、ドレイン配線１２３の配置関係を表すものであり、半導体基板１２８の上に積層して形成されるＦＥＴ１０２の積層面の断面図である。ＦＥＴ１０２では、ソース配線１２１は導電部材１２６に接続され、ドレイン配線１２３は熱伝導率の良好なる絶縁部材１２７を介して導電部材１２６に結合されていた。
【特許文献１】特開平１１−２６０８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４に示す構造では、ＦＥＴ１０１の電流路で生じた熱を１００μm程度の放熱経路長しかないビアホール１１５を介して基板側に配されたグランド配線（接地配線）に放熱することとなっているので、放熱が十分とは言えなかった。
【０００８】
一方、図５に示す構造では、導電部材１２６に熱伝導率が良好なる部材を用い、かつ放熱面の面積を大きくして放熱特性を良好にすることができるものの、基板側に配された配線と、ＦＥＴ１０２との接続が困難になるという不具合があった。
【０００９】
本発明者はこのような現状に鑑みて、ＦＥＴから発生する熱を基板側に十分に伝えて放熱するとともに、基板側に配された配線とＦＥＴのソース配線、ゲート配線、ドレイン配線との接続を容易とするＦＥＴおよびＦＥＴを備えた半導体装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の電界効果トランジスタでは、半導体基板に、ソースと、ドレインと、ゲートとを設けて構成した電界効果トランジスタにおいて、半導体基板には、ソースまたはドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、半導体基板の他面に設けた電極と、金属配線と接続されていないドレインまたはソースをビアホールを経て接続する構成とした。さらに、放熱面は、ソース、ドレイン、ゲートを被覆するように設けたことにも特徴を有するものである。
【００１１】
また、本発明の半導体装置では、電界効果トランジスタを形成した半導体基板と、この半導体基板が載設された基板とからなる半導体装置において、半導体基板には、ソースまたはドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、半導体基板の他面に設けた電極と、金属配線と接続されていないドレインまたはソースをビアホールを経て接続し、放熱面から基板を経て放熱する構成とした。
【００１２】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）放熱面は、ソース、ドレイン、ゲートを被覆するように設けたこと。
（２）基板には、接合材を介して放熱面と接合される接合領域に放熱部材を配置したこと。
（３）放熱部材をグランド配線とするとともに、接合材を導通性材料で構成して、放熱面を接地させたこと。
【発明の効果】
【００１３】
請求項１記載の発明によれば、半導体基板に、ソースと、ドレインと、ゲートとを設けて構成した電界効果トランジスタにおいて、半導体基板には、ソースまたはドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、半導体基板の他面に設けた電極と、金属配線と接続されていないドレインまたはソースをビアホールを経て接続する構成としたことによって、電界効果トランジスタの接続用の各接続端子をそれぞれの接続に適した配置としながら電界効果トランジスタの放熱性を向上させることができる。
【００１４】
請求項２記載の発明によれば、請求項１記載の電界効果トランジスタにおいて、ソース、ドレイン、ゲートを被覆するように放熱面を設けたことによって、放熱性をさらに向上させることができる。
【００１５】
請求項３記載の発明によれば、電界効果トランジスタを形成した半導体基板と、この半導体基板が載設された基板とからなる半導体装置において、半導体基板には、ソースまたはドレインのいずれか一方に接続した金属配線を平面状に配置して放熱面を設けるとともにビアホールを設け、半導体基板の他面に設けた電極と、金属配線と接続されていないドレインまたはソースをビアホールを経て接続し、放熱面から基板を経て放熱する構成としたことによって、電界効果トランジスタの接続用の各接続端子をそれぞれの接続に適した配置としながら電界効果トランジスタの放熱性を向上させた半導体装置を提供できる。
【００１６】
請求項４記載の発明によれば、請求項３記載の半導体装置において、ソース、ドレイン、ゲートを被覆するように放熱面を設けたことによって、放熱性をさらに向上させた半導体装置を提供できる。
【００１７】
請求項５記載の発明によれば、請求項３または請求項４に記載の半導体装置において、基板には、接合材を介して放熱面と接合される接合領域に放熱部材を配置したことによって、電界効果トランジスタの放熱効果をさらに向上させることができる。
【００１８】
請求項６記載の発明によれば、請求項５記載の半導体装置において、放熱部材をグランド配線とするとともに、接合材を導通性材料で構成して、放熱面を接地させたことによって、電界効果トランジスタの放熱効果をさらに向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る電界効果トランジスタ（以下、「ＦＥＴ」という）およびそのＦＥＴを備えた半導体装置では、半導体基板にソースと、ドレインと、ゲートとを設けて構成したＦＥＴであって、ソースに接続したソース配線と、ドレインに接続したドレイン配線のいずれか一方を構成する金属配線を平面状に配置して放熱面を形成しているものである。
【００２０】
さらに、基板には所定位置にビアホールを設けており、このビアホールに放熱面が形成されていないドレイン配線またはソース配線を接続するとともに、半導体基板の他面にビアホールと接続させた電極を設けて、放熱面が設けられた半導体基板の反対面にビアホールによる導通引出しを行っているものである。
【００２１】
このように、半導体基板には放熱面を設けるとともに、放熱面の反対側に所要の導通配線の引出しを行っているので、ＦＥＴの接続用の各接続端子をそれぞれの接続に適した配置としながら所要の放熱面を設けることができ、ＦＥＴの放熱性を向上させることができる。
【００２２】
しかも、放熱面は、ＦＥＴのソース、ドレイン、ゲートを被覆するように設けることによって、放熱面と直接的に接続されているソースまたはドレインだけでなく、絶縁層を介して重なっているドレインまたはソース、あるいはゲートで発生した熱も放熱面を介して放熱することができるので、放熱性をさらに向上させることができる。
【００２３】
さらに、ＦＥＴが構成された半導体基板が載設される基板には、接合材を介して放熱面と接合される接合領域に放熱部材を配置することにより、半導体基板から基板への熱伝導を促してＦＥＴの放熱効果をさらに向上させることができる。
【００２４】
特に、基板の放熱部材をグランド配線とした場合には、接合材を導通性材料で構成して、放熱面を接地させたことによって、ＦＥＴの放熱効果をさらに向上させることができる。
【００２５】
ここで、基板とは、ガラスエポキシ基板からなるモジュール基板であってもよいし、チップオンチップ構造とするための半導体基板であってもよい。
【００２６】
このように、ソース配線とドレイン配線のいずれか一方を構成する金属配線に放熱面を設けるとともに、導通性材料からなる接合材を介してこの放熱面を基板の放熱部材に接合する場合には、ＦＥＴが構成された半導体基板は基板にフリップチップ実装されることとなるが、半導体基板には所要のビアホールを形成していることによって、半導体基板が基板にフリップチップ実装されたとしても、ビアホールを介して半導体基板と基板との導通接続を容易に可能とすることができるので、基板側の配線変更を行うことなく半導体基板に放熱面を設けながらフリップチップ化できる。
【００２７】
以下において、本実施の形態について図面を参照しながら具体的に説明する。
【００２８】
図１は、本実施の形態に係るＦＥＴ１０を構成した半導体チップの断面模式図である。なお、この断面模式図の切断面は、ＦＥＴ１０を構成するドレイン配線１３に接続される後述するビアホール１５の中心を通過するものである。
【００２９】
半導体基板１８は、本実施形態ではＧａＡｓ半導体基板であり、この半導体基板１８には、所定位置に所要の不純物を注入または拡散させてソース領域、ゲート領域、ドレイン領域をそれぞれ形成し、それぞれの領域に接続させたソース配線１１、ゲート配線１２、ドレイン配線１３を形成している。ここで、ソース配線１１は、ＳｉＮ膜で形成した層間絶縁膜１９の下部（図１で正面から見て下方）に配したソース配線１１の一部と、この層間絶縁膜１９に設けたコンタクトホール１７を介して、このソース配線１１の一部と接続したソース配線１１の他の部分を構成する金属配線２０とから構成している。
【００３０】
さらに、半導体基板１８には、半導体基板１８を貫通してゲート配線１２と接続したビアホール２１と、半導体基板１８を貫通してドレイン配線１３と接続したビアホール１５を形成している。
【００３１】
次に、ＦＥＴ１０を有する半導体チップの製造方法を説明する。
【００３２】
（１）ゲート配線１２の形成方法について説明する。
（１−１）ＧａＡｓなどを含む半導体基板１８の上にＳｉＮ膜などの絶縁膜を３００nm程度堆積させた後、既知のフォトリソグラフィー技術を用いてレジストパターンを形成し、ウェット又はドライエッチングにより絶縁膜を選択的にエッチングすることで、ゲート形成領域にゲート開口部を形成する。
（１−２）ウェットまたはドライエッチングによりレジストパターンを除去した後、Ｚｎなどのイオンを拡散させゲートのＰ＋層を形成する。
（１−３）スパッタ又は蒸着によりＴｉ／Ｐｔ／Ａｕなどからなる導電膜を堆積させる。
（１−４）フォトリソグラフィー技術により、この導電膜上にゲート配線１２の形成用のレジストパターンを形成し、Ａｒなどのイオンミリングによって導電膜を選択的にエッチングしてゲート配線１２を形成する。
【００３３】
（２）ソース配線１１、ドレイン配線１３の形成方法について説明する。
（２−１）ゲート配線１２の形成用のレジストパターンをウェット又はドライエッチングにより除去した後、半導体基板１８の上面に絶縁膜を形成する。
（２−２）フォトリソグラフィー技術によりレジストパターンを形成し、ウェット又はドライエッチングにより絶縁膜を選択的にエッチングし、ソース形成領域にソース開口部を、ドレイン形成領域にドレイン開口部を形成する。
（２−３）レジストパターンを残したまま、蒸着又はスパッタによってＡｕＧｅ／Ｎｉなどの導電膜を成膜する。
（２−４）リフトオフによりレジストパターン及びレジストパターン上に成膜された導電膜を除去した後、ソース開口部およびドレイン開口部に残った導電膜を熱処理によって合金化させオーミックコンタクト層を形成する。
（２−５）半導体基板１８の上面にＳｉＮ膜などの絶縁膜を成膜する。
（２−６）フォトリソグラフィー技術により絶縁膜上にレジストパターンを形成し、ウェット又はドライエッチングによって絶縁膜を選択的にエッチングして、ソース形成領域にソース開口部を、ドレイン形成領域にドレイン開口部を再度形成する。
（２−７）レジストパターンをウェット又はドライエッチングによって除去した後、半導体基板１８の上面に蒸着又はスパッタによりＴｉ／Ｐｔ／Ａｕなどの導電膜を成膜する。
（２−８）フォトリソグラフィー技術により導電膜上にレジストパターンを形成し、Ａｒなどのイオンミリングによって導電膜を選択的にエッチングすることにより、ソース配線１１の一部（金属配線２０を含まず）とドレイン配線１３とを形成する。
【００３４】
（３）ソース配線１１の一部をなす金属配線２０の形成方法について説明する。
（３−１）半導体基板１８の上面にＳｉＮなどの層間絶縁膜１９を成膜する。
（３−２）フォトリソグラフィー技術により層間絶縁膜１９の上にレジストパターンを形成し、ウェット又はドライエッチングによって層間絶縁膜１９を選択的にエッチングしコンタクトホール１７を形成する。
（３−３）レジストパターンをウェット又はドライエッチングによって除去した後、蒸着、又はスパッタによりＴｉ／Ａｕからなるメッキの下地導電膜を成膜する。
（３−４）フォトリソグラフィー技術により選択メッキするためのレジストパターンを形成し、電解メッキなどによりＡｕを成膜させる。次にウェット又はドライエッチングによりレジストマスクを除去した後、Ａｒなどのイオンミリングによってメッキの金属配線２０をエッチングする。このようにして、金属配線２０を含むソース配線１１の全体を形成する。
ここで、金属配線２０は、できるだけ大面積の平面状に形成することにより放熱面としている。特に、金属配線２０からなる放熱面は、少なくともＦＥＴのソース、ドレイン、ゲートを被覆するように設けることが望ましく、放熱面は大きければ大きいほど望ましい。
【００３５】
（４）ビアホール２１、ビアホール１５の形成方法について説明をする。
（４−１）半導体基板１８への所要の素子の形成後、半導体基板１８の裏面を削って薄板化し、この半導体基板の裏面にフォトリソグラフィー技術によりビアホール形成のための開口部を有するレジストマスクを形成し、このレジストマスクを用いて半導体基板１８のウェット又はドライエッチングを行うことにより半導体基板１８にビア用孔を形成する。
（４−２）半導体基板１８の裏面にスパッタ又は蒸着によってＴｉ／Ａｕなどのメッキ下地膜を形成する。これによりビア用孔の内周面に金属膜が形成される。
（４−３）半導体基板１８の裏面にフォトリソグラフィー技術により選択メッキ用レジストパターンを形成し、電解メッキ又は無電解メッキにより、選択メッキ用レジストパターンをマスクとして所定厚みの金属膜を形成する。
（４−４）選択メッキ用レジストパターンをウェット又はドライエッチングにより除去し、次いでメッキ下地膜をイオンミリングなどにより除去して、電極としてのビアパッドが形成されたビアホール２１およびビアホール１５を形成する。このとき各々のビアパッドは、表面に形成したゲート配線１２、ドレイン配線１３と電気的に接続されている。
【００３６】
図２は、上記したＦＥＴ１０を有する半導体チップを基板３１に実装した半導体装置３０の構造概念図である。
【００３７】
本実施形態では、基板３１には、半導体チップに設けた金属配線２０からなる放熱面と接合される接合領域にグランド配線３２を設けている。このグランド配線３２は金属製であることから放熱部材ともなっており、しかも、比較的大面積の配線で構成することによって高熱容量化している。すなわち、グランド配線３２がヒートシンクとして機能することとなる。ここでは、基板３１はガラスエポキシ基板で形成したモジュール基板としている。なお、基板３１にヒートシンク用の金属体を別途設けてもよく、さらにその金属体を接地してグランド配線として用いてもよい。
【００３８】
この基板３１に半導体チップを実装した半導体装置３０では、ＦＥＴ１０の放熱面となっている金属配線２０を基板３１のグランド配線３２と相対させ、半田や銀などの導電性および熱伝導性の良好な材料からなる接合材２３で金属配線２０とグランド配線３２とを接合し、かつ電気的な接続を行っている。
【００３９】
ゲート配線１２及びドレイン配線１３は、半導体基板１８の裏面側に配置した各ビアパッドとビアホール２１、ビアホール１５を介して接続するとともに、ワイヤ３３、ワイヤ３４によって各ビアパッドと基板３１に配した基板配線３６、基板配線３７との電気的な接続を行っている。
【００４０】
図３は、上記した半導体装置３０において、ＦＥＴ１０で発生した熱が、主として、どのように放熱されるかを示す概念図である。図３における矢印は熱が流れる方向を模式的に示すものである。
【００４１】
電流経路で生じる熱は、ソース配線１１の一部をなす金属配線２０の放熱面からグランド配線３２に放熱されるとともに、ドレイン配線１３からも層間絶縁膜１９を横断してソース配線１１の一部をなす金属配線２０の放熱面を通り、さらに、グランド配線３２に放熱される。そして、グランド配線３２へ伝達された熱は、グランド配線の表面から空間に放熱されるとともに基板３１へと放熱される。
【００４２】
半導体装置３０においては、このように金属配線２０を含むソース配線１１をヒートシンクとして用いることで、半導体チップの動作によって発生した熱を金属配線２０を含むソース配線１１へと伝達させることができるので、ＦＥＴ１０を含む半導体チップの温度上昇を抑制でき、ＦＥＴ１０を含む素子の温度上昇に伴う性能劣化を防止して、安定して動作させることができる。
【００４３】
さらに、放熱面をＦＥＴ１０の裏面を覆うように形成したことによって、ソース付近のみならずゲート、ドレイン付近で発生する熱についても層間絶縁膜１９を介して金属配線２０からなる放熱面に伝導することができるので、半導体チップの放熱性を向上させることができる。しかも、接合材２３を介してソース配線１１を基板３１のグランド配線３２と電気的に接続することによって、熱の発散をさらに促すことができ、放熱性を向上させることができる。
【００４４】
上記したようにソース配線１１を基板３１のグランド配線３２と電気的に接続する場合には、半導体チップを基板３１に対してフリップチップ実装することとなるので、通常であれば基板３１には配線設計の変更が要求されることとなるが、半導体チップにはゲート配線１２およびドレイン配線１５と接続したビアホール２１およびビアホール１５をそれぞれ設けて半導体基板１８の裏面（図３の正面から見て上方）でのワイヤボンディングを可能としていることにより、半導体チップにおいて配線の調整を行うことによって基板３１における配線設計の変更を不要とすることができ、半導体装置の製造コストが上昇することを抑制できる。
【００４５】
最後に、本発明の半導体チップは、図１に示した実施形態に限るものではない。例えば、ソース配線、ゲート配線およびドレイン配線はいわゆる櫛歯構造として、電流路の断面積を増加させて電流路の抵抗値を下げて発熱を軽減してもよい。この場合、櫛歯構造となっているソース配線、ゲート配線およびドレイン配線が接続されたソース、ゲート、ドレインを被覆するように金属配線２０からなる放熱面を形成することにより、放熱面を可及的に大きくすることができ、放熱性を向上させることができる。
【００４６】
半導体基板に含まれる不純物、ソース配線、ゲート配線、ドレイン配線、金属配線、ビアホールの各々を形成する材料は、上記した実施の形態に挙げたものに限られるものではない。
【００４７】
さらに、ＦＥＴはＮ型であってもＰ型であってもよく、金属配線はソース配線に含まれるのみではなく、ドレイン配線とコンタクトホールと接して接続されドレイン配線に含まれるようにするとともに、ソース配線にビアホールを接続するようにしてもよく、また、ソース配線、ドレイン配線、金属配線を、外表面上に平面状に配置する放熱面、ドレイン配線またはソース配線に接続されるビアホール（第１のビアホール）およびゲート配線に接続されるビアホール（第２のビアホール）の態様は、実施の形態に限定されるものではない。
【００４８】
同様に、本発明の半導体装置は、図２に示した実施形態に限るものではない。例えば、半導体基板に含まれる不純物、ソース配線、ゲート配線、ドレイン配線、金属配線、ビアホールの各々を形成する材料は実施の形態に挙げたものに限られず、また、ＦＥＴはＮ型であってもＰ型であってもよく、金属配線はソース配線に含まれるのみではなく、ドレイン配線とコンタクトホールと接して接続されるようにしてもよく、半導体チップと基板との接合は半田を用いた接着など種々の方法を採用することができる。また、第１のビアホールまたは第２のビアホールと基板側との接続は、ワイヤボンディングに限らず、例えば、導電金属辺を第１のビアホールまたは第２のビアホールに圧接する態様としてもよく、上記した実施の形態に限定されるものではない。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態に係る半導体チップの断面模式図である。
【図２】半導体チップを基板に組み込んだ本実施の形態に係る半導体装置の断面模式図である。
【図３】半導体チップからの熱がどのように放熱されるかを示す概念図である。
【図４】従来のＦＥＴの断面図である。
【図５】別の従来のＦＥＴの断面図である。
【符号の説明】
【００５０】
１０        ＦＥＴ
１１        ソース配線
１２        ゲート配線
１３        ドレイン配線
１５、２１  ビアホール
１７        コンタクトホール
１８        半導体基板
１９        層間絶縁膜
２０        金属配線
３０        半導体装置
３１        基板
３２        グランド配線
３３、３４  ワイヤ
３６、３７  基板配線
【図１】
2006229039.tif 000003
【図２】
2006229039.tif 000004
【図３】
2006229039.tif 000005
【図４】
2006229039.tif 000006
【図５】
2006229039.tif 000007