(57)【要約】【課題】２つのチャンバ内で行っていた、パターニング工程とストレージノードコンタクトプラグが接続される基板領域のリセス工程とを１つのチャンバ内で行い、従来よりも工程数が減少した半導体装置の製造方法を提供すること。【解決手段】基板（３０）上に酸化膜系の素子分離膜（３１）を形成するステップと、反射防止膜（３２）及び感光膜（３３）を積層して形成するステップと、ＭＯＳトランジスタの活性領域が形成される基板領域（Ａ）が露出されるように、反射防止膜（３２）及び感光膜（３３）をパターニングするステップと、反射防止膜（３２）及び感光膜（３３）のパターニングに使用したチャンバ内で、露出された基板領域（Ａ）をＣＦ４/ＣＨＦ３ガスで所定の厚さだけリセスさせるステップとを含み、リセスさせるステップが、素子分離膜（３１）がエッチングされるのを抑制するための酸素ガスを用いて行われる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に酸化膜系の素子分離膜を形成するステップと、
前記素子分離膜を含む前記基板の一方の表面の全面に反射防止膜及び感光膜を積層して形成するステップと、
ＭＯＳトランジスタの活性領域が形成される前記基板の領域が露出されるように、前記反射防止膜及び前記感光膜をパターニングするステップと、
前記反射防止膜及び前記感光膜のパターニングに使用したチャンバ内で、露出されたＭＯＳトランジスタの活性領域が形成される前記基板の前記領域をＣＦ４/ＣＨＦ３ガスを用いて所定の厚さだけリセスさせるステップと
を含み、リセスさせる前記ステップが、前記素子分離膜がエッチングされるのを抑制するための酸素ガスをさらに用いて行われるステップであることを特徴とする半導体装置の製造方法。
【請求項２】
リセスさせる前記ステップにおいて、
前記素子分離膜とシリコン基板とのエッチング速度比が、１：１.５〜１：２.５に維持されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
リセスさせる前記ステップにおいて、
ＣＦ４/ＣＨＦ３ガスの混合比が、２：１〜１０：１であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
リセスさせる前記ステップにおいて、
２００〜７００Ｗの範囲のプラズマパワーを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
リセスさせる前記ステップにおいて、
チャンバ内の圧力が、３．３３〜４６．７Ｐａ（２５〜３５０ｍＴｏｒｒ）の範囲に設定されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＯＳトランジスタのチャネルを効果的に拡張させることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体回路を基板に形成するために最初に行う工程が、素子と素子とを分離させる素子分離膜を形成する工程である。
【０００３】
以前では、素子分離膜をＬＯＣＯＳ(Local Oxidation of Silicon)法を用いて形成していたが、現在では半導体装置が高集積化しており、概して集積度に関して有利なＳＴＩ(Shallow Trench Isolation)法を用いて素子分離膜を形成している。
【０００４】
一方、半導体装置の高集積化が進み、ＭＯＳトランジスタのデザインルールがさらに微細化するにつれて、ゲートパターンがさらに狭くなる傾向にあり、それによってチャネル長がさらに短くなり、様々な問題が発生している。
【０００５】
これを解決する１つの方法として、ゲートパターンに隣接する領域であるソース／ドレイン領域が形成される基板部分を少しリセスさせ、人為的にチャネル長を増大させる方法が提案された。
【０００６】
図１は、従来の技術に係る半導体メモリ装置の製造方法を示す断面図である。
【０００７】
図１を参照して説明すれば、まず、基板１０に一定のトレンチ領域を形成し、そのトレンチ領域に絶縁物を埋め込み、ＳＴＩ形状の素子分離膜１１を形成する。このとき、素子分離膜１１は、ＨＤＰ(High Density Plasma)法を用いて、酸化膜として形成する。
【０００８】
次いで、素子分離膜１１を含み基板１０全体の表面に反射防止膜１２と感光膜１３とを順に積層する。
【０００９】
次いで、酸化膜をパターニングするためのチャンバ内で、ＭＯＳトランジスタのソース領域、すなわち、ストレージノードコンタクトプラグと接続される活性領域が後の工程で形成される領域の反射防止膜１２及び感光膜１３を、選択的に除去してパターニングする。
【００１０】
次いで、ポリシリコンをパターニングするためのチャンバ内で、反射防止膜１２及び感光膜１３をパターニングすることによって露出され、後の工程でストレージノードコンタクトプラグと接続される基板１０の領域Ｘをリセスさせる。
【００１１】
このように、基板１０の領域Ｘをリセスさせる理由は、半導体メモリ装置が高集積化されて微細化されたデザインルールによりチャネル長が短くなるので、これによって生じるリフレッシュタイムが減少する等の様々な問題を解決できるように、チャネル長を人為的に増大させるためである。
【００１２】
このとき、反射防止膜１２及び感光膜１３をパターニングする工程（以下、パターニング工程と記す）と基板１０の領域Ｘをリセスさせる工程（以下、リセス工程と記す）とを、それぞれ異なるチャンバ内で行う理由は、１つのチャンバ内でこれらの工程を行えば、別の問題が発生するからである。
【００１３】
まず、酸化膜をパターニングするためのチャンバ内で、反射防止膜１２のパターニング工程と基板１０の領域Ｘのリセス工程とを行えば、ＨＤＰ酸化膜である素子分離膜１１が過度にエッチングされる問題が発生する。ＨＤＰ酸化膜である素子分離膜１１が過度にエッチングされた状態で、後続する洗浄工程を行えば素子分離膜１１の領域の高さがアクティブ領域よりもさらに低くなって問題が発生する。
【００１４】
洗浄時に、素子分離膜１１の損失によって発生する段差は、ゲート用ポリシリコン残留物または素子分離膜の有効高さ（Effective fox height、以下「ＥＦＨ」という）の変化を生じさせ、半導体メモリ装置の不良を引き起こす原因となる可能性が高い。
【００１５】
図２は、従来の技術による半導体装置の製造方法における問題点を示す断面図であって、上述したように酸化膜をパターニングするためのチャンバ内でシリコン基板２０をリセスさせると、素子分離膜２１として用いられるＨＤＰ酸化膜が過度にエッチング（以下、過エッチングと記す）されることを示す。
【００１６】
ここで、符号Ｙで示した部分は、素子分離膜２１として用いるＨＤＰ酸化膜が過エッチングによって除去される部分である。
【００１７】
このように素子分離膜２１として用いられるＨＤＰ酸化膜が過エッチングされることによって、ゲート用ポリシリコン残留物または素子分離膜の有効高さＥＦＨの変化が発生し、これによって半導体メモリ装置が不良となる可能性が高くなる。
【００１８】
また、ポリシリコンをパターニングするためのチャンバ内で、反射防止膜２２及び感光膜２３のパターニング工程と基板２０のリセス工程とを行えば、反射防止膜２２に対するエッチング速度の低下により充分なエッチング選択比が得られず、安定して反射防止膜２２をパターニングできない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記のように、従来の技術に係る半導体装置の製造方法は、ストレージノードコンタクトプラグが接続される基板領域をリセスさせることによって、ＭＯＳトランジスタのチャネルを拡張して半導体装置の動作特性を高めることはできるが、２つのチャンバ内でそれぞれパターニング工程及びリセス工程を行うために、ウェーハを一方のチャンバから他方のチャンバに移す時にパーティクルが発生することがあり、これによって様々な工程を追加することが必要となり、工程が複雑になる問題がある。
【００２０】
本発明は、上述した問題点を解決するためになされたものであって、その目的は、２つのチャンバ内で行っていた、反射防止膜及び感光膜のパターニング工程とストレージノードコンタクトプラグが接続される基板領域のリセス工程とを１つのチャンバ内で行うことができ、従来よりも工程数を減少させた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明によれば、基板上に酸化膜系の素子分離膜を形成するステップと、前記素子分離膜を含む前記基板の一方の表面の全面に反射防止膜及び感光膜を積層して形成するステップと、ＭＯＳトランジスタの活性領域が形成される前記基板の領域が露出されるように、前記反射防止膜及び前記感光膜をパターニングするステップと、前記反射防止膜及び前記感光膜のパターニングに使用したチャンバ内で、露出されたＭＯＳトランジスタの活性領域が形成される前記基板の前記領域をＣＦ４/ＣＨＦ３ガスを用いて所定の厚さだけリセスさせるステップとを含み、リセスさせる前記ステップが、前記素子分離膜がエッチングされるのを抑制する酸素ガスをさらに用いて行われるステップであることを特徴とする半導体装置の製造方法を提供することができる。
【００２２】
上記の製造方法において、１つのエッチング装備（チャンバ）で、１つの工程条件として素子分離膜に用いられる酸化膜とシリコン基板とのエッチング速度比を調節し、酸化膜のエッチング速度よりもシリコン基板のエッチング速度をさらに速くして反射防止膜とシリコン基板とを同時にエッチングすることができる。
【発明の効果】
【００２３】
本発明によれば、２つのチャンバ内で行っていた、反射防止膜及び感光膜のパターニング工程とストレージノードコンタクトプラグが接続される基板領域をリセスさせる工程とを、１つのチャンバ内で行うことができ、その結果、ウェーハが１つのチャンバから別のチャンバに移される時に、生じるパーティクルの発生を無くすことができ、工程数を大きく減少させることができ。従って、半導体装置の製造工程上の費用及び時間を減少させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００２５】
図３は、本発明の好ましい実施の形態に係る半導体装置の製造方法を示す断面図である。
【００２６】
図３を参照して説明すると、本実施の形態に係る半導体装置の製造方法は、まず基板３０に一定のトレンチ領域を形成し、そのトレンチ領域に絶縁膜を埋め込んで、ＳＴＩ形状の素子分離膜３１を形成する。このとき、素子分離膜３１はＨＤＰ(High Density Plasma)法を用いて、酸化膜として形成する。
【００２７】
次いで、素子分離膜３１を含む基板３０全体の表面に反射防止膜３２と感光膜３３とを順に積層する。
【００２８】
次いで、酸化膜をパターニングするためのチャンバ内で、ＭＯＳトランジスタのソース領域、すなわち、ストレージノードコンタクトプラグと接続される活性領域が後の工程で形成される領域の反射防止膜３２及び感光膜３３を、選択的に除去してパターニングする。
【００２９】
この同じチャンバ内で、ストレージノードコンタクトプラグが接続される基板３０の領域Ａのリセス工程を行うと、即ち、従来技術に関して説明したように、酸化膜をパターニングするためのチャンバ内で基板をリセスさせると、ＨＤＰ酸化膜である素子分離膜３１が過エッチングされる。ここで、符号Ｂで示した部分は、ＨＤＰ酸化膜である素子分離膜３１が過エッチングによって除去される部分である。従って、従来技術では、チャンバを変えて基板のリセス工程を行う。
【００３０】
尚、このように基板３０の領域Ａをリセスさせる理由は、従来技術に関して説明したように、半導体メモリ装置が高集積化されて微細化されたデザインルールにより、チャネル長が短くなるので、これによって生じるリフレッシュタイムが減少する等の様々な問題を解決できるように、チャネルの長さを人為的に増大させるためである。
【００３１】
しかし、本実施の形態に係る半導体装置の製造方法では、同じチャンバ内でリセス工程を行っても問題が発生しないように、素子分離膜３１として用いられるＨＤＰ酸化膜が可能な限りエッチングされないように工程条件を設定する。
【００３２】
このとき、エッチングされた素子分離膜３１が基板３０の活性領域（領域Ａに相当する領域）よりも高くなるように、素子分離膜３１を形成し、後続の洗浄工程で素子分離膜３１が一定部分除去されてもリセスされた基板３０の活性領域と同程度の高さを維持するようにする。
【００３３】
酸化膜をパターニングするためのチャンバ内での工程を詳細に説明すると、ＲＦプラズマ装置を用いて反射防止膜３２をパターニングする。
【００３４】
次いで、基板３０がリセスされるエッチング速度をＨＤＰ酸化膜（素子分離膜３１）がエッチングされる速度よりも速くなるように設定し、基板３０がリセスされる間にＨＤＰ酸化膜（素子分離膜３１）が過エッチングされることを抑制する。
【００３５】
基板３０をリセスさせる工程条件は、例えば次の表１の通りである。
【００３６】
【表１】
2006191020.tif 000003
表１に示されている工程条件で行う場合、酸化膜、シリコン基板、反射防止膜の各層毎のエッチング速度から分かるように、シリコン基板３０のエッチング速度を素子分離膜３１として用いられるＨＤＰ酸化膜のエッチング速度よりも相対的に遅くすると素子分離膜３１の損失を抑制することができる。
【００３７】
表１の工程条件は、シリコン用エッチングガスであるＣＦ４/ＣＨＦ３のフッ素基（ラジカル）を用い、これに酸素ガスを添加することによって酸化膜３３とシリコン基板３０とのリセス速度の割合を調節するものである。表１の工程条件は、チャンバ内の圧力が１０．７Ｐａ（８０ｍＴｏｒｒ）、ＲＦプラズマパワーが３００Ｗ、エッチングガスの混合比に関してＣＦ４：ＣＨＦ３：Ｏ２＝７０：１０：１５である。
【００３８】
ＨＤＰ酸化膜からなる素子分離膜３１とシリコン基板３０との間のエッチング速度の割合を、１：１.５〜１：２.５に維持するようにする。また、ＣＦ４/ＣＨＦ３は、表１に示したように７：１にすることが好ましいが、２：１〜１０：１の範囲内の割合で混合すればよく、これに酸素ガスを５〜３０ｓｃｃｍの流量で添加する。
【００３９】
また、ＲＦプラズマパワーとチャンバ内の圧力とは表１に示すように設定することが好ましいが、ＲＦプラズマパワーを２００〜７００Ｗの範囲内の値に設定し、チャンバ内の圧力を３．３３〜４６．７Ｐａ（２５〜３５０ｍＴｏｒｒ）の範囲内の値に設定してもよい。
【００４０】
ＣＦ４/ＣＨＦ３のフッ素基を有するイオンが、酸化膜のシリコン及びシリコン基板内のシリコンと反応して揮発性のあるＳｉｘＦｙ（ｘ、ｙは自然数）を生成することよって、エッチングが行われる。
【００４１】
通常、ＳｉＯ２（酸化膜）よりもＳｉ-Ｓｉ（シリコン基板）の格子結合が強いので、ＳｉＯ２がＳｉ-Ｓｉよりも速くエッチングされるが、本実施の形態に係る半導体装置の製造方法では、リセス工程時に、酸素ガスを適量混合させることによって、ＳｉＯ２とフッ素基との反応を抑制して素子分離膜３１のエッチング速度を低下させる。
【００４２】
すなわち、酸素ガスの流量が増加してもシリコン基板３０のエッチング速度は維持されるが、酸化膜系の素子分離膜３１のエッチング速度は、酸素ガスの流量が増加するほど低下する。
【００４３】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４４】
【図１】従来技術に係る半導体メモリ装置の製造方法を示す断面図である。
【図２】従来技術に係る半導体メモリ装置の製造方法における問題点を示す断面図である。
【図３】本発明の好ましい実施の形態に係る半導体メモリ装置の製造方法を示す断面図である。
【符号の説明】
【００４５】
１０、２０、３０      基板
１１、２１、３１      素子分離膜
１２、２２、３２      反射防止膜
１３、２３、３３      感光膜
Ａ、Ｘ      ストレージノード用アクティブ領域が形成される領域
【図１】
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【図２】
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【図３】
2006191020.tif 000006