(57)【要約】【課題】  ヒューズ情報が誤った状態にセットされた場合、電源を再投入することなく迅速に自己修復動作を行い、ヒューズ情報を正常な状態に修復する。【解決手段】  半導体記憶装置２０には、メモリセルアレイ１ａ乃至メモリセルアレイ１ｍ、メモリセル置き換え判定回路２ａ乃至メモリセル置き換え判定回路２ｍ、ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｍ、ヒューズ情報保持制御回路４ａ乃至ヒューズ情報保持制御回路４ｍ、及びリフレッシュ制御回路５が設けられている。ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｍには、電源投入後に行われる初期化設定が終了した後、予め保持されているヒューズ情報と異なったヒューズ情報が発生した場合に迅速に予め保持していたヒューズ情報に修復する自己修復回路が設けられている。【選択図】  図１
2006338780.tif 000002
【特許請求の範囲】
【請求項１】
リフレッシュ信号を生成するリフレッシュ制御回路と、
ヒューズ情報を保持する第１のヒューズと、電源投入により前記ヒューズ情報を読み込み保持した後、前記リフレッシュ制御回路からの前記リフレッシュ信号にもとづいて前記ヒューズ情報を再度読み込み保持する第１の読み込み保持手段と、前記第１の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め保持されていたヒューズ情報に自己修復する第１の自己修復手段とを有するヒューズ情報保持回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ヒューズは、スペアメモリセルへの置き換え用、或いは特定の回路の特性変更や補正用であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
メモリセル及びスペアメモリセルを有するメモリセルアレイと、
リフレッシュ信号を生成するリフレッシュ制御回路と、
電源投入信号及び前記リフレッシュ信号を入力し、ヒューズ情報の読み込み及び保持を制御するヒューズ情報保持制御回路と、
ヒューズ情報を保持する第１のヒューズと、前記ヒューズ情報保持制御回路からの前記電源投入信号により前記ヒューズ情報を読み込み保持した後、前記ヒューズ情報保持制御回路からの前記リフレッシュ信号にもとづいて前記ヒューズ情報を再度読み込み保持する第１の読み込み保持手段と、前記第１の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め記憶されていたヒューズ情報に自己修復する第１の自己修復手段とを有するヒューズ情報保持回路と、
前記ヒューズ情報保持回路から出力された前記ヒューズ情報にもとづいて、前記メモリセルの内のどのアドレスのメモリセルを前記スペアメモリセルの内のどのスペアセルに置き換えるかの判定を行うメモリセル置き換え判定回路と、
を具備することを特徴とする半導体記憶装置。
【請求項４】
リフレッシュ信号を生成するリフレッシュ制御回路と、
ヒューズ切断情報又はヒューズ導通情報のヒューズ情報を保持する第１のヒューズと、電源投入により前記ヒューズ情報を読み込み保持した後、前記リフレッシュ制御回路からの前記リフレッシュ信号にもとづいてヒューズ情報を再度読み込み保持する第１の読み込み保持手段と、前記第１の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め保持されていたヒューズ情報に自己修復する第１の自己修復手段とを有し、前記ヒューズ切断情報信号及び前記ヒューズ導通情報信号を出力するヒューズ情報保持回路と、
ヒューズ切断情報又はヒューズ導通情報のヒューズ情報を保持する第２のヒューズと、電源投入により前記ヒューズ情報を読み込み保持した後、前記リフレッシュ制御回路からの前記リフレッシュ信号にもとづいて前記ヒューズ情報を再度読み込み保持する第２の読み込み保持手段と、前記第２の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め保持されていたヒューズ情報に自己修復する第２の自己修復手段とを有し、前記ヒューズ切断情報信号を出力するイネーブルヒューズ情報保持回路と、
ヒューズ切断情報又はヒューズ導通情報のヒューズ情報を保持する第３のヒューズと、電源投入により前記ヒューズ情報を読み込み保持した後、前記リフレッシュ制御回路からの前記リフレッシュ信号にもとづいて前記ヒューズ情報を読み込み保持する第３の読み込み保持手段と、前記第３の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め保持されていたヒューズ情報に自己修復する第３の自己修復手段とを有し、前記ヒューズ導通情報信号を出力し、設定されたスペアメモリセル選択用ワード線がデータを記憶するために使用できない場合、前記スペアメモリセル選択用ワード線を使用不可能にするディスエイネーブルヒューズ情報保持回路と、
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記ヒューズ情報保持回路は、一端が低電位側電源に接続されるヒューズと、ソースが高電位側電源に接続され、ゲートにヒューズ情報初期化信号が入力される第１のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第１のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ソースが前記ヒューズの他端に接続され、ゲートにヒューズ情報確定信号を入力する第１のＮｃｈ  ＭＯＳトランジスタと、前記第１のＰｃｈ  ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ  ＭＯＳトランジスタのドレインから出力される信号を反転する第１のインバータと、ゲートに前記ヒューズ情報初期化信号を入力する第２のＮｃｈ  ＭＯＳトランジスタと、前記第１のインバータの出力信号を入力し、前記第２のＮｃｈ  ＭＯＳトランジスタがオンするときにインバータ動作し、反転された信号を前記第１のインバータの入力側に出力する第２のインバータと、前記第１のインバータの出力信号を反転する第３のインバータとを有する読込み保持手段と、一端が前記第１のインバータの入力側に接続され、他端が前記第３のインバータの出力側に接続され、前記読込み保持手段に予め保持されているヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め保持されていた前記ヒューズ情報に自己修復する自己修復回路とで構成され、前記第１及び第２のインバータがラッチ回路として機能することを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic  Random  Access  Memory）などの半導体記憶装置では、メモリセルアレイの一部に欠陥が生じた場合の救済対策として、予めスペアメモリセルが設られ、不良になったメモリセルはヒューズ情報にもとづいてスペアメモリセルに置き換える方法が多用されている（例えば、特許文献１参照。）。
【０００３】
特許文献１に記載されているヒューズ回路を有する半導体記憶装置では、電源が投入された後の初期化設定中にパルス信号にもとづいてヒューズラッチ回路のセット状態が評価され、誤ってセットされたヒューズラッチ回路のみが新たに正常な状態にセットされる。
【０００４】
このため、誤動作によりヒューズ情報が予め記憶されている“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルの正しいヒューズ情報とは異なる、誤ったセット状態になった場合、電源を再投入しない限り、誤ったセット状態を訂正することができないという問題点がある。また、電源投入後に行われる初期化設定が終了した後、予め記憶されている“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルの正しいヒューズ情報とは異なる、誤ったヒューズ情報に変更された場合、ヒューズ情報が訂正されないという問題点がある。更に、誤ったヒューズ情報が発生した場合、すぐに修復動作が行われないので、不良モードが持続し半導体記憶装置の特性が劣化する可能性があり、半導体記憶装置の消費電流が増大するという問題点がある。
【特許文献１】特開平１０−６９７９８号公報（頁６、図１、及び頁７、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ヒューズ情報が誤った状態にセットされた場合、電源を再投入することなく迅速に自己修復動作を行い、ヒューズ情報を正常な状態に修復できるヒューズ回路を有する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、リフレッシュ信号を生成するリフレッシュ制御回路と、ヒューズ情報を保持する第１のヒューズと、電源投入により前記ヒューズ情報を読み込み保持した後、前記リフレッシュ制御回路からの前記リフレッシュ信号にもとづいて前記ヒューズ情報を再度読み込み保持する第１の読み込み保持手段と、前記第１の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め保持されていたヒューズ情報に自己修復する第１の自己修復手段とを有するヒューズ情報保持回路とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の他態様の半導体記憶装置は、メモリセル及びスペアメモリセルを有するメモリセルアレイと、リフレッシュ信号を生成するリフレッシュ制御回路と、電源投入信号及び前記リフレッシュ信号を入力し、ヒューズ情報の読み込み及び保持を制御するヒューズ情報保持制御回路と、ヒューズ情報を保持する第１のヒューズと、前記ヒューズ情報保持制御回路からの前記電源投入信号により前記ヒューズ情報を読み込み保持した後、前記ヒューズ情報保持制御回路からの前記リフレッシュ信号にもとづいて前記ヒューズ情報を再度読み込み保持する第１の読み込み保持手段と、前記第１の読込み保持手段に予め保持されている前記ヒューズ情報が当該ヒューズ情報と異なる状態のヒューズ情報に変化した場合、前記予め記憶されていたヒューズ情報に自己修復する第１の自己修復手段とを有するヒューズ情報保持回路と、前記ヒューズ情報保持回路から出力された前記ヒューズ情報にもとづいて、前記メモリセルの内のどのアドレスのメモリセルを前記スペアメモリセルの内のどのスペアセルに置き換えるかの判定を行うメモリセル置き換え判定回路とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ヒューズ情報が誤った状態にセットされた場合、電源を再投入することなく迅速に自己修復動作を行い、ヒューズ情報を正常な状態に修復できるヒューズ回路を有する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示すブロック図である。本実施例では、ＤＲＡＭとしての半導体記憶装置内に複数のヒューズ情報保持回路を設けている。
【００１１】
図１に示すように、半導体記憶装置２０には、メモリセルアレイ１ａ乃至メモリセルアレイ１ｍ、メモリセル置き換え判定回路２ａ乃至メモリセル置き換え判定回路２ｍ、ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｍ、ヒューズ情報保持制御回路４ａ乃至ヒューズ情報保持制御回路４ｍ、及びリフレッシュ制御回路５が設けられている。
【００１２】
ここで、メモリセルアレイ１、メモリセル置き換え判定回路２、ヒューズ情報保持回路３、及びヒューズ情報保持制御回路４は、それぞれ複数設けられ、メモリセルアレイ１ａとメモリセルアレイ１ｍ、メモリセル置き換え判定回路２ａとメモリセル置き換え判定回路２ｍ、ヒューズ情報保持回路３ａとヒューズ情報保持回路３ｍ、及びヒューズ情報保持制御回路４ａとヒューズ情報保持制御回路４ｍは、それぞれ同一構成を有している。
【００１３】
半導体記憶装置２０では、最初、半導体記憶装置２０に電源が投入されると、内部電位設定が完了したことを知らせる電源投入完了信号ＰｏｗｅｒＯｎがヒューズ情報保持制御回路４ａ乃至ヒューズ情報保持制御回路４ｍにそれぞれ入力される。
【００１４】
ヒューズ情報保持制御回路４ａは、電源投入完了信号ＰｏｗｅｒＯｎを入力後、ヒューズ情報初期化信号ｂＦＰＵＰ０をヒューズ情報保持回路３ａに出力する。そして、所定時間経過後、ヒューズ情報保持制御回路４ａはヒューズ情報確定信号ＦＰＵＰ０をヒューズ情報保持回路３ａに出力する。
【００１５】
リフレッシュ制御回路５は、複数のリフレッシュ信号ＲＦＳＨを生成し、例えば、所定の間隔でリフレッシュ信号ＲＦＳＨ０をメモリセルアレイ１ａ及びヒューズ情報保持制御回路４ｍに出力し、リフレッシュ信号ＲＦＳＨｍをメモリセルアレイ１ｍ及びヒューズ情報保持制御回路４ａに出力する。
【００１６】
ヒューズ情報保持回路３ａは、メモリセル置き換え判定回路２ａとヒューズ情報保持制御回路４ａの間に設けられ、ヒューズラッチ回路とも呼称され、ヒューズ情報初期化信号ｂＦＰＵＰ０によりヒューズ情報を初期化し、ヒューズ情報確定信号ＦＰＵＰ０によりヒューズ情報を読み込んでヒューズ情報を保持し続ける。そして、電源投入後に行われる初期化設定が終了した後、誤ったヒューズ情報に変化した場合でも、その情報を正しいヒューズ情報に修復する自己修復機能を有する。なお、自己修復機能についての詳細な説明は後述する。ここで、正しいヒューズ情報とは、予め記憶されている“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルの状態のヒューズ情報であり、誤ったヒューズ情報とは、予め記憶されている状態とは異なる状態のヒューズ情報である。
【００１７】
メモリセル置き換え判定回路２ａは、メモリセルアレイ１ａとヒューズ情報保持回路３ａの間に設けられ、ヒューズ情報保持回路３ａから出力されたヒューズ情報にもとづいて、どのアドレスのメモリセルをどのスペアセルに置き換えるのかの判定をメモリセルがアクセスされるごとに行う。
【００１８】
メモリセルアレイ１ａは、複数のメモリセル及びスペアメモリセルを有し、リフレッシュ制御回路５から出力されたリフレッシュ信号ＲＦＳＨ０、及びメモリセル置き換え判定回路２ａから出力された信号を入力する。これらの信号にもとづいて、不良メモリセルがスペアメモリセルに置き換えられ、正しいメモリセルとして機能する。
【００１９】
次に、ヒューズ情報保持制御回路４ａは、リフレッシュ信号ＲＦＳＨｍが入力されるごとに、ヒューズ情報初期化信号ｂＦＰＵＰ０及びヒューズ情報確定信号ＦＰＵＰ０をヒューズ情報保持回路３ａに出力するので、ヒューズ情報保持回路３ａはヒューズ情報の再読み込みと保持を繰り返す。そして、電源投入後に行われる初期化設定が終了した後、誤ったヒューズ情報に変化した場合でも、ヒューズ情報保持回路３ａの自己修復機能により、迅速に誤ったヒューズ情報を正しいヒューズ情報に修復される。
【００２０】
ここで、メモリセルアレイ１ｍ、メモリセル置き換え判定回路２ｍ、ヒューズ情報保持回路３ｍ、及びヒューズ情報保持制御回路４ｍは、それぞれメモリセルアレイ１ａ、メモリセル置き換え判定回路２ａ、ヒューズ情報保持回路３ａ、及びヒューズ情報保持制御回路４ａと同様なので説明を省略する。
【００２１】
次に、ヒューズ情報保持回路の具体的な回路構成について図２及び図３を参照して説明する。図２はヒューズ情報保持回路を示す回路図、図３はヒューズ情報保持回路内の自己修復回路を示すブロック図である。
【００２２】
図２に示すように、ヒューズ情報保持回路３ａは、第１のヒューズ６ａ、第１の自己修復回路７ａ、及び第１のヒューズ情報読み込み保持部６０ａから構成されている。第１のヒューズ情報読み込み保持部６０ａは、Ｎｃｈ  ＭＯＳトランジスタＮ１乃至Ｎｃｈ  ＭＯＳトランジスタＮ５、及びＰｃｈ  ＭＯＳトランジスタＰ１乃至Ｐｃｈ  ＭＯＳトランジスタＰ４から構成され、第１のヒューズ６ａに保持されているヒューズ情報を読み込み保持する。
【００２３】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１のドレインに接続され、ゲートにリセット信号としてのヒューズ情報初期化信号（ノード３０）ｂＦＰＵＰ０が入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ゲートにセット信号としてのヒューズ情報確定信号（ノード３１）ＦＰＵＰ０が入力される。
【００２４】
第１のヒューズ６ａは、一端がＮｃｈ  ＭＯＳトランジスタＮ１にソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。ここで、第１のヒューズ６ａにはレーザなどにより回路切断が可能な、例えば、多結晶シリコン膜からなるレーザヒューズを用いているが、電気的に回路状態を変更できるヒューズやＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）などを用いてもよい。
【００２５】
Ｐｃｈ  ＭＯＳトランジスタＰ２は、ソースが高電位側電源Ｖｃｃに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ２のドレインに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰ１のドレイン及びＮｃｈ  ＭＯＳトランジスタＮ１のドレインの出力端であるノード３２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ２は、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノード３２に接続されている。そして、Ｐｃｈ  ＭＯＳトランジスタＰ２及びＮｃｈ  ＭＯＳトランジスタＮ２は、ノード３２の信号レベルを反転する第１のインバータＩＮＶ１として機能し、出力端であるノード３３に反転した信号を出力する。
【００２６】
Ｐｃｈ  ＭＯＳトランジスタＰ３は、ソースが高電位側電源Ｖｃｃに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ５のドレイン及びノード３２に接続され、ゲートが第１のインバータＩＮＶ１の出力側に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ５は、ソースがＮｃｈ  ＭＯＳトランジスタＮ３のドレインに接続され、ゲートにヒューズ情報初期化信号（ノード３０）ｂＦＰＵＰが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ３は、ソースが低電位側電源Ｖｓｓに接続され、ゲートが第１のインバータＩＮＶ１の出力側に接続されている。そして、Ｐｃｈ  ＭＯＳトランジスタＰ３及びＮｃｈ  ＭＯＳトランジスタＮ３は、ヒューズ情報初期化信号（ノード３０）ｂＦＰＵＰが“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮ５がオンし、第２のインバータＩＮＶ２として機能する。
【００２７】
ここで、第１のインバータＩＮＶ１及第２のびインバータＩＮＶ２はラッチ回路として機能する。そして、ノード３３の信号であるヒューズ導通情報信号ＩＮＴＡＣＴはヒューズ情報保持回路３ａ外に出力される。
【００２８】
Ｐｃｈ  ＭＯＳトランジスタＰ４は、ソースが高電位側電源Ｖｃｃに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ４のドレインに接続され、ゲートがノード３３に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ４は、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノード３３に接続されている。そして、Ｐｃｈ  ＭＯＳトランジスタＰ４及びＮｃｈ  ＭＯＳトランジスタＮ４は、ノード３３の信号レベルを反転する第３のインバータＩＮＶ３として機能し、出力端としてのノード３４に、反転した信号であるヒューズ切断情報信号ＢＲＯＷＮを出力する。そして、ヒューズ切断情報信号ＢＲＯＷＮはヒューズ情報保持回路３ａ外に出力される。
【００２９】
第１の自己修復回路７ａは、一端がノード３４に接続され、他端がノード３２に接続され、ノード３４の情報を入力し、ノード３４の情報を修復し、正しいヒューズ情報を帰還として、ノード３２に出力する。
【００３０】
そして、図３に示すように、第１の自己修復回路７ａは、遅延回路８、第１のクロックドインバータＣＩＮＶ１乃至第３のクロックドインバータＣＩＮＶ３、第４のインバータＩＮＶ４乃至第６のインバータＩＮＶ６、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＸＯＲ（Ｅｘ−ＯＲとも呼称される）回路ＸＯＲ１から構成されている。
【００３１】
第１のクロックドインバータＣＩＮＶ１は、ノード３４のヒューズ切断情報信号ＢＲＯＷＮ、高電位側のトランジスタのゲートにトリガ信号ＴＲＧの反転信号である反転トリガ信号ｂＴＲＧ、低電位側のトランジスタのゲートにトリガ信号ＴＲＧを入力し、論理動作して出力端であるノード３５に出力信号を出力する。ここで、トリガ信号ＴＲＧには外部クロック信号を用いているが、セルフリフレッシュコマンド信号などの半導体記憶装置２０内のクロック信号を用いてもよい。
【００３２】
第２のクロックドインバータＣＩＮＶ２は、クロックドインバータＣＩＮＶ１とＸＯＲ回路ＸＯＲ１の間に設けられ、クロックドインバータＣＩＮＶ１の出力信号（ノード３５の信号）、高電位側のトランジスタのゲートにトリガ信号ＴＲＧ、低電位側のトランジスタのゲートに反転トリガ信号ｂＴＲＧを入力し、論理動作して出力端であるノード３６に出力信号を出力する。
【００３３】
ＸＯＲ回路ＸＯＲ１は、ノード３４のヒューズ切断情報信号ＢＲＯＷＮとノード３６の第２のクロックドインバータＣＩＮＶ２の出力信号を入力し、論理動作して出力端であるノード３７に出力信号を出力する。ここで、ＸＯＲ回路ＸＯＲ１は、ノード３４の信号レベル及びノード３６の信号レベルがともに“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルの場合、“Ｌｏｗ”レベルの信号を出力し、ノード３４の信号レベル及びノード３６の信号レベルが異なる場合、“Ｈｉｇｈ”レベルの信号を出力する。
【００３４】
遅延回路８は、ＸＯＲ回路ＸＯＲ１と第４のインバータＩＮＶ４の間に設けられ、ノード３７の信号を遅延するインバータチェーンから構成されている。ここで、インバータチェーンの代わりに、遅延回路８に遅延抵抗、遅延容量、或いはＲＣ回路などを用いてもよい。第４のインバータＩＮＶ４は、遅延回路８と２入力ＮＡＮＤ回路ＮＡＮＤ１の間に設けられ、遅延回路８から出力された信号を反転し、出力端であるノード３８に出力信号を出力する。
【００３５】
ＮＡＮＤ回路ＮＡＮＤ１は、ノード３７の信号と第４のインバータＩＮＶ４の出力信号であるノード３８の信号を入力し、論理動作して出力端であるノード３９に出力信号を出力する。ここで、ＮＡＮＤ回路ＮＡＮＤ１は、ノード３７の信号レベル及びノード３８の信号レベルがともに“Ｈｉｇｈ”レベルの場合、“Ｌｏｗ”レベルの信号を出力し、それ以外の場合、“Ｈｉｇｈ”レベルの信号を出力する。
【００３６】
第５のインバータＩＮＶ５は、第２のクロックドインバータＣＩＮＶ２と第３のクロックドインバータＣＩＮＶ３の間に設けられ、ノード３６の信号を入力し、この信号を反転する。第６のインバータＩＮＶ６は、ノード３９の信号を入力し、この信号を反転し、出力端であるノード４０に出力信号を出力する。
【００３７】
第３のクロックドインバータＣＩＮＶ３は、第５のインバータＩＮＶ５の出力信号、高電位側のトランジスタのゲートにノード３９の信号、低電位側のトランジスタのゲートにノード４０の信号を入力し、論理動作して出力信号を出力する。ここで、第３のクロックドインバータＣＩＮＶ３の出力信号は、帰還としてノード３２に出力される。
【００３８】
次に、ヒューズ情報保持回路の動作について図４を参照して説明する。図４はヒューズ情報保持回路の動作を示すタイミングチャート回路図である。ここで、ヒューズは予め切断され、ヒューズ切断情報信号ＢＲＯＷＮは“Ｈｉｇｈ”レベルに設定されている。
【００３９】
図４に示すように、ヒューズ切断情報信号ＢＲＯＷＮが、正しい情報として“Ｈｉｇｈ”レベルのとき、ノード３２の信号レベルが“Ｈｉｇｈ”、ノード３５の信号レベルが“Ｌｏｗ”、ノード３６の信号レベルが“Ｈｉｇｈ”、ノード３７の信号レベルが“Ｌｏｗ”、ノード３８の信号レベルが“Ｈｉｇｈ”、ノード３９の信号レベルが“Ｈｉｇｈ”にそれぞれ設定されている。
【００４０】
次に、例えば、外部から進入したアルファ線などによって発生したソフトエラーにより、ヒューズ情報保持回路３ａ内のトランジスタ或いは回路が誤動作し、ノード３２の信号が誤った情報である“Ｌｏｗ”レベル、ヒューズ情報保持回路３ａの出力信号であるヒューズ切断情報信号ＢＲＯＷＮが誤った情報である“Ｌｏｗ”レベルになったとき、ＸＯＲ回路ＸＯＲ１は、“Ｌｏｗ”レベルのヒューズ切断情報信号ＢＲＯＷＮとノード３６の“Ｈｉｇｈ”レベルの信号を入力し、論理動作する。その結果、出力端のノード３７の信号は“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。ここで、遅延回路８による遅延発生により、インバータＩＮＶ４の出力端のノード３８の信号は、所定の期間“Ｈｉｇｈ”レベルを維持する。
【００４１】
続いて、ＮＡＮＤ回路ＮＡＮＤ１は、ノード３７の“Ｈｉｇｈ”レベルの信号とノード３８の“Ｈｉｇｈ”レベルの信号を入力し、論理動作する。その結果、出力端のノード３９の信号は、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。
【００４２】
そして、第３のクロックドインバータＣＩＮＶ３は、第５のインバータＩＮＶ５から出力される“Ｌｏｗ”レベルの信号、高電位側のトランジスタのゲートにノード３９の“Ｌｏｗ”レベルの信号、低電位側のトランジスタのゲートにノード４０の“Ｈｇｉｈ”レベルの信号を入力し、論理動作する。その結果、第３のクロックドインバータＣＩＮＶ３の出力信号は、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００４３】
次に、第３のクロックドインバータＣＩＮＶ３の出力信号が、誤った情報である“Ｌｏｗ”レベルの信号が正しい情報である“Ｈｉｇｈ”レベルの信号に修復され、正しい情報としてノード３２に帰還入力され、ヒューズ情報保持回路３ａの出力信号であるヒューズ切断情報信号ＢＲＯＷＮが“Ｈｉｇｈ”レベルである正しい情報に修復される。ここで、誤った情報が修復されるまでの期間は、ＸＯＲ回路ＸＯＲ１、ＮＡＮＤ回路ＮＡＮＤ１、第６のインバータＩＮＶ６、及び第３のクロックドインバータＣＩＮＶ３がそれぞれ動作に要する時間の和となる。
【００４４】
並行して、自己修復回路７に“Ｈｉｇｈ”レベルのヒューズ切断情報信号ＢＲＯＷＮが入力され、ノード３７の信号が“Ｈｉｇｈ”レベルから正しい情報である“Ｌｏｗ”レベルに、ノード３９の信号が“Ｌｏｗ”レベルから正しい情報である“Ｈｉｇｈ”レベルに、それぞれ順次修復される。その結果、第１の自己修復回路７ａの各ノードはもとの正しい情報レベルとなる。
【００４５】
上述したように、本実施例の半導体記憶装置では、電源が投入されたときに一度ヒューズ情報をヒューズ情報保持回路３ａに読み込み、それ以降リフレッシュ信号が出力されるごとに再度ヒューズ情報をヒューズ情報保持回路３ａに読み込んでいるので、保持されたヒューズ情報が誤った状態になっても電源投入することなく、幾度でも正しい状態に修復することができる。
【００４６】
更に、ヒューズ情報保持回路３ａには、電源投入後に行われる初期化設定が終了した後、誤ったヒューズ情報が発生した場合に正しいヒューズ情報に修復する自己修復回路７ａが設けられているので、リフレッシュ信号が出力されなくとも迅速に正しい状態に修復することができる。
【００４７】
なお、本実施例では、ゲート絶縁膜がシリコン酸化膜からなるＭＯＳトランジスタ（ＭＯＳＦＥＴとも呼称される）を用いているが、ゲート絶縁膜がシリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等からなるＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。更に、ヒューズ情報をスペアメモリセルへの置き換えに用いているが、ヒューズ情報保持回路内のヒューズを特定の回路の特性変更や補正を行うための情報手段として用いてもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図５は、ＤＲＡＭとしての半導体記憶装置に用いられるリダンダンシ制御回路を示すブロック図、図６はイネーブルヒューズ情報保持回路を示す回路図、図７はディスエイブルヒューズ情報保持回路を示す回路図、図８はディスエイブルヒューズ情報保持回路内の自己修復回路を示すブロックである。本実施例では、ヒューズ情報保持回路、イネーブルヒューズ情報保持回路、及びディスエイブルヒューズ情報保持回路に、電源立ち上げ時の初期化設定終了後での誤ったヒューズ情報発生に対応する自己修復機能を設けている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図５に示すように、リダンダンシ制御回路５０には、ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｎ、イネーブルヒューズ情報保持回路８、ディスエイブルヒューズ情報保持回路９、比較回路１０ａ乃至比較回路１０ｎ、及び論理回路１１が設けられている。
【００５１】
リダンダンシ制御回路５０では、入力されたアドレス信号とヒューズによりプログラムされたアドレスが比較され、比較結果に応じた選択信号が出力される。この信号により、メモリセル選択用ワード線或いはスペアメモリセル選択用ワード線のいずれかが選択される。更に、設定されたスペアメモリセル選択用ワード線がデータを記憶するために使用できない場合、このスペアメモリセル選択用ワード線は、ディスエイブルヒューズ情報保持回路９により使用不可能になる。
【００５２】
ここで、ヒューズ情報保持回路３、比較回路１０はそれぞれアドレス信号Ａ０乃至Ａｎのビット数と同じ数だけ設けられ、ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｎと比較回路１０ａ乃至比較回路１０ｎはそれぞれ同一構成である。なお、メモリセル選択用ワード線に係る図及び説明は省略する。
【００５３】
比較回路１０ａは、アドレス信号Ａ０とヒューズ情報保持回路３ａから出力された出力信号を入力し、この信号を比較する。比較回路１０ｎは、アドレス信号Ａｎとヒューズ情報保持回路３ｎから出力された出力信号を入力し、この信号を比較する。
【００５４】
論理回路１１は、比較回路１０ａ乃至比較回路１０ｎから出力された出力信号、イネーブルヒューズ情報保持回路８から出力された出力信号、及びディスエイブルヒューズ情報保持回路９から出力された出力信号を入力し、論理動作してリダンダンシの活性化の有無を指示するワード線選択信号ＲＷＬを出力する。なお、ワード線選択信号ＲＷＬが“Ｈｉｇｈ”レベルのとき、スペアメモリセル選択用ワード線が活性化される。
【００５５】
図６に示すように、イネーブルヒューズ情報保持回路８は、第２のヒューズ６ｂ、第２の自己修復回路７ｂ、及び第２のヒューズ情報読み込み保持部６０ｂから構成され、実施例１のヒューズ情報保持回路３ａと同一構成で、ヒューズ導通情報信号ＩＮＴＡＣＴを出力せず、ヒューズ切断情報信号ＢＲＯＷＮのみ出力する。第２のヒューズ情報読み込み保持部６０ｂは、Ｎｃｈ  ＭＯＳトランジスタＮ１乃至Ｎｃｈ  ＭＯＳトランジスタＮ５、及びＰｃｈ  ＭＯＳトランジスタＰ１乃至Ｐｃｈ  ＭＯＳトランジスタＰ４から構成され、第２のヒューズ６ｂに保持されているヒューズ情報を読み込み保持する。
【００５６】
Ｐｃｈ  ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１のドレインに接続され、ゲートにリセット信号としてのヒューズ情報初期化信号（ノード３０）ｂＦＰＵＰが入力される。Ｎｃｈ  ＭＯＳトランジスタＮ１は、ゲートにセット信号としてのヒューズ情報確定信号（ノード３１）ＦＰＵＰが入力される。
【００５７】
ここで、ヒューズが予め切断され、ヒューズ切断情報信号ＢＲＯＷＮが“Ｈｉｇｈ”レベルに設定され、ソフトエラー等によりイネーブルヒューズ情報保持回路８内のトランジスタ或いは回路が誤動作し、ヒューズ切断情報信号ＢＲＯＷＮが誤った情報である“Ｌｏｗ”レベルになったとき、第２の自己修復回路７ｂが動作してヒューズ切断情報信号ＢＲＯＷＮを迅速に正しい情報である“Ｈｉｇｈ”レベルに修復する。
【００５８】
図７に示すように、ディスエイブルヒューズ情報保持回路９は、第３のヒューズ６ｃ、第３の自己修復回路７ｃ、及び第３のヒューズ情報読み込み保持部６０ｃから構成され、実施例１のヒューズ情報保持回路３ａから第３のインバータＩＮＶ３を省いた構成であり、ヒューズ導通情報信号ＩＮＴＡＣＴのみ出力する。第３のヒューズ情報読み込み保持部６０ｃは、Ｎｃｈ  ＭＯＳトランジスタＮ１乃至Ｎｃｈ  ＭＯＳトランジスタＮ３、Ｎｃｈ  ＭＯＳトランジスタＮ５、及びＰｃｈ  ＭＯＳトランジスタＰ１乃至Ｐｃｈ  ＭＯＳトランジスタＰ３から構成され、第３のヒューズ６ｃに保持されているヒューズ情報を読み込み保持する。
【００５９】
図８に示すように、第３の自己修復回路７ｃは、遅延回路８、第１のクロックドインバータＣＩＮＶ１乃至第３のクロックドインバータＣＩＮＶ３、第４のインバータＩＮＶ４乃至第７のインバータＩＮＶ７、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＸＯＲ（Ｅｘ−ＯＲとも呼称される）回路ＸＯＲ１からなり、実施例１の第１の自己修復回路７ａに第７のインバータＩＮＶ７を追加したものである。
【００６０】
第７のインバータＩＮＶ７は、ディスエイブルヒューズ情報保持回路９から出力されたヒューズ導通情報信号ＩＮＴＡＣＴを入力し、その信号を反転し、出力端であるノード４１に反転信号を出力する。なお、ノード４１の信号レベルは、ノード３４の信号レベルと同一である。
【００６１】
ここで、ヒューズが予め切断され、ヒューズ導通情報信号ＩＮＴＡＣＴが“Ｌｏｗ”レベルに設定され、ソフトエラー等によりディスエイブルヒューズ情報保持回路９内のトランジスタ或いは回路が誤動作し、ヒューズ導通情報信号ＩＮＴＡＣＴが誤った情報である“Ｈｉｇｈ”レベルになったとき、第３の自己修復回路７ｃが動作してヒューズ導通情報信号ＩＮＴＡＣＴを迅速に正しい情報である“Ｌｏｗ”レベルに修復する。
【００６２】
上述したように、本実施例の半導体記憶装置では、ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｎ、イネーブルヒューズ情報保持回路８には、電源投入後に行われる初期化設定が終了した後、誤ったヒューズ情報が発生した場合に正しいヒューズ情報に修復する第２の自己修復回路７ｂが設けられている。そして、設定されたスペアメモリセル選択用ワード線がデータを記憶するために使用できない場合、このスペアメモリセル選択用ワード線を使用不可能にするディスエイブルヒューズ情報保持回路９には、電源投入後に行われる初期化設定が終了した後、誤ったヒューズ情報が発生した場合に正しいヒューズ情報に修復する第３の自己修復回路７ｃが設けられている。
【００６３】
このため、実施例１の効果の他に、イネーブルヒューズ情報保持回路８及びディスエイブルヒューズ情報保持回路９に誤ったヒューズ情報が発生した場合でも、迅速に正しい状態に修復することができるので、設定されたスペアメモリセル選択用ワード線がデータを記憶するために使用できない場合、このスペアメモリセル選択用ワード線を確実に使用不可能にすることができる。
【００６４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６５】
例えば、実施例１及び２では、自己修復機能を有するヒューズ情報保持回路をＤＲＡＭに適用しているが、ＳＲＡＭ（Static  Random  Access  Memory）やＥＥＰＲＯＭなどの半導体記憶装置に適用してもよい。また、ヒューズ情報保持回路内に自己修復回路を設けずに、ヒューズ情報保持回路とヒューズにＥＣＣ（Error  Check  and  Correct）機能を持たせたヒューズ情報保持回路とを半導体記憶装置に設け、誤ったヒューズ情報が発生したときに、ヒューズ情報保持回路の保持データ反転不良を検出し、検出した信号にもとづいて自己修復動作を行ってもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係る半導体記憶装置を示すブロック図。
【図２】本発明の実施例１に係るヒューズ情報保持回路を示す回路図。
【図３】本発明の実施例１に係るヒューズ情報保持回路内の自己修復回路を示すブロック図。
【図４】本発明の実施例１に係るヒューズ情報保持回路の動作を示すタイミングチャート。
【図５】本発明の実施例２に係るリダンダンシ制御回路を示すブロック図。
【図６】本発明の実施例２に係るイネーブルヒューズ情報保持回路を示す回路図。
【図７】本発明の実施例２に係るディスエイブルヒューズ情報保持回路を示す回路図。
【図８】本発明の実施例２に係るディスエイブルヒューズ情報保持回路内の自己修復回路を示すブロック図。
【符号の説明】
【００６７】
１ａ、１ｍ  メモリセルアレイ
２ａ、２ｍ  メモリセル置き換え判定回路
３ａ、３ｍ  ヒューズ情報保持回路
４ａ、４ｍ  ヒューズ情報保持制御回路
５  リフレッシュ制御回路
６ａ  第１のヒューズ
６ｂ  第２のヒューズ
６ｃ  第３のヒューズ
７ａ  第１の自己修復回路
７ｂ  第２の自己修復回路
７ｃ  第３の自己修復回路
８  イネーブルヒューズ情報保持回路
９  ディスエイブルヒューズ情報保持回路
１０ａ、１０ｎ  比較回路
１１  論理回路
２０  半導体記憶装置
３０〜４１  ノード
５０  リダンダンシ制御回路
６０ａ  第１のヒューズ情報読み込み保持部
６０ｂ  第２のヒューズ情報読み込み保持部
６０ｃ  第３のヒューズ情報読み込み保持部
ｂＦＰＵＰ、ｂＦＰＵＰ０、ｂＦＰＵＰｍ  ヒューズ情報初期化信号
ＢＲＯＷＮ  ヒューズ切断情報信号
ｂＴＲＧ  反転トリガ信号
ＣＩＮＶ１〜３  クロックドインバータ
ＦＰＵＰ、ＦＰＵＰ０、ＦＰＵＰｍ  ヒューズ情報確定信号
ＩＮＴＡＣＴ  ヒューズ導通情報信号
ＩＮＶ１〜７  インバータ
Ｎ１〜５  Ｎｃｈ  ＭＯＳトランジスタ
ＮＡＮＤ１  ＮＡＮＤ回路
Ｐ１〜４  Ｐｃｈ  ＭＯＳトランジスタ
ＰｏｗｅｒＯｎ  電源投入完了信号
ＲＦＳＨ０、ＲＦＳＨｍ  リフレッシュ信号
ＲＷＬ  ワード線選択信号
ＴＲＧ  トリガ信号
Ｖｃｃ  高電位側電源
Ｖｓｓ  低電位側電源
ＸＯＲ１  ＸＯＲ（Ｅｘ−ＯＲ）回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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