(57)【要約】【課題】  出力電圧が所定の電圧より高くなった場合でも、所定の電圧まで降下させる制御が可能な電圧変換装置を提供すること。【解決手段】  入力電圧をスイッチングする第１のスイッチング手段（ＮチャネルＦＥＴ１３）と、第１のスイッチング手段の出力側に接続された出力電圧を誘起するインダクタンス素子（インダクタンス素子１７）と、第１のスイッチング手段の出力側と、グランドとに接続された第２のスイッチング手段（ＮチャネルＦＥＴ３１）と、出力電圧に基づいて第１のスイッチング手段のスイッチング動作を制御する第１の制御手段（制御回路３０）と、出力電圧に応じて第２のスイッチング手段をスイッチングさせる第２の制御手段（制御回路３０）と、を有する。【選択図】  図１
2006033938.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧をスイッチングする第１のスイッチング手段と、
上記第１のスイッチング手段の出力側に接続された出力電圧を誘起するインダクタンス素子と、
上記第１のスイッチング手段の出力側と、グランドとに接続された第２のスイッチング手段と、
上記出力電圧に基づいて上記第１のスイッチング手段のスイッチング動作を制御する第１の制御手段と、
上記出力電圧に応じて上記第２のスイッチング手段をスイッチングさせる第２の制御手段と、
を有することを特徴とする電圧変換装置。
【請求項２】
アノードがグランドに接続され、カソードが前記第１のスイッチング手段の出力に接続されたダイオードをさらに有することを特徴とする請求項１記載の電圧変換装置。
【請求項３】
前記第２の制御手段は、前記出力電圧が所定の電圧より大きくなった場合には、前記第１のスイッチング手段がオフの期間に、前記第２のスイッチング手段をオンにして、出力電圧を降下させることを特徴とする請求項２記載の電圧変換装置。
【請求項４】
前記第２の制御手段は、前記インダクタンス素子に逆起電力が生じている期間に、前記第２のスイッチング素子をオンの状態にするとともに、前記出力電圧が所定の電圧より大きくなった場合には、前記第１のスイッチング手段がオフの期間に、前記第２のスイッチング手段をオンにして、出力電圧を降下させることを特徴とする請求項１記載の電圧変換装置。
【請求項５】
前記第２の制御手段は、前記出力電圧が所定の電圧より大きくなった場合には、前記第１のスイッチング手段のオフ時間に応じて前記第２のスイッチング手段のオン時間を決定することを特徴とする請求項３または４記載の電圧変換装置。
【請求項６】
前記第２の制御手段は、前記第１のスイッチング手段のオン時間と、前記第２のスイッチング手段のオン時間との和が一定になるように制御を行うことを特徴とする請求項３または４記載の電圧変換装置。
【請求項７】
前記第１および第２の制御手段は、前記第１のスイッチング手段がオンとなる期間と、前記第２のスイッチング手段がオンとなる期間との間に、前記第１および第２のスイッチング手段がともにオフとなる不感帯を有することを特徴とする請求項３または４記載の電圧変換装置。
【請求項８】
前記第２の制御手段は、前記出力電圧が所定の電圧より大きくなった場合には、前記出力電圧に応じて前記第２のスイッチング手段のオン時間を決定することを特徴とする請求項３または４記載の電圧変換装置。
【請求項９】
出力電圧に応じて入力電圧をスイッチングしてインダクタンス素子に印加し、
出力電圧が所定の値より大きくなった場合には、上記インダクタンス素子の入力側の端子とグランドとを周期的に接続する、
ことを特徴とする電圧変換方法。
【請求項１０】
入力電圧をスイッチングする第１のスイッチング手段と、
上記第１のスイッチング手段の出力側に接続された出力電圧を誘起するインダクタンス素子と、
上記第１のスイッチング手段の出力側と、グランドとに接続された第２のスイッチング手段と、
上記出力電圧に基づいて上記第１のスイッチング手段のスイッチング動作を制御する第１の制御手段と、
上記出力電圧に応じて上記第２のスイッチング手段をスイッチングさせる第２の制御手段と、を有する電圧変換装置を具備する、
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換装置、電圧変換方法、および、電子機器に関する。
【背景技術】
【０００２】
入力された直流電圧を異なる電圧の直流電圧に変換して出力する電圧変換装置が従来から種々提案されている（特許文献１参照）。
【０００３】
図１２は、従来の電圧変換装置の構成例を示す図である。この図の例では、電圧変換装置は、入力端子１０、鋸波発生回路１１、コンパレータ１２、ＮチャネルＦＥＴ（Field Effect Transistor）１３、増幅回路１４、基準電圧源１５、ダイオード１６、インダクタンス素子１７、キャパシタンス素子１８、および、出力端子１９によって構成されている。
【０００４】
ここで、入力端子１０には、直流電圧が入力される。鋸波発生回路１１は、鋸波を発生してコンパレータ１２に供給する。コンパレータ１２は、増幅回路１４の出力と、鋸波発生回路１１との出力を比較し、鋸波発生回路１１の出力が大きい場合には出力をハイの状態にし、それ以外の場合には出力をローの状態にする。
【０００５】
ＮチャネルＦＥＴ１３は、スイッチング素子であり、コンパレータ１２の出力がハイの状態である場合にはオンの状態となり、ローの状態である場合にはオフの状態となる。
【０００６】
増幅回路１４は、出力端子１９に現れる出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの差を所定のゲインで増幅して出力する。このとき、基準電圧源１５の出力電圧であるＶｒｅｆをバイアス電圧として出力する。基準電圧源１５は、直流電圧源であり、出力端子１９に現れる出力電圧Ｖｏｕｔを決定する。
【０００７】
ダイオード１６は、いわゆるフリーホイールダイオードであり、インダクタンス素子１７に逆起電力が生じた際に、オンの状態となってダイオード１６、インダクタンス素子１７、および、キャパシタンス素子１８で閉回路を形成する。
【０００８】
インダクタンス素子１７は、電力を磁気エネルギとして蓄積する。キャパシタンス素子１８は、電力を電荷として蓄積する。出力端子１９は、キャパシタンス素子１８の両端の電圧を出力電圧Ｖｏｕｔとして出力する。
【０００９】
つぎに、図１３を参照して、図１２に示す従来例の動作について説明する。
【００１０】
増幅回路１４は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの電圧差を所定のゲインで増幅し、Ｖａとして出力する。具体的には、増幅回路１４のゲインが“１”であるとすると、増幅回路１４の出力電圧Ｖａ＝Ｖｏｕｔとなる。
【００１１】
コンパレータ１２は、増幅回路１４からの出力電圧Ｖａと、鋸波発生回路１１から出力される図１３に示す鋸波Ｖｄとを比較し、Ｖｄ＞Ｖａの場合には、出力をハイの状態にし、それ以外の場合にはローの状態にする。例えば、増幅回路１４の出力が、図１３に示すように、鋸波Ｖｄの波高の半分の電圧を有するＶａ１であるとすると、コンパレータ１２からは、約５０％のデューティー比を有するパルス信号Ｖｑ１が出力される。また、増幅回路１４の出力が、図１３に示すように、鋸波Ｖｄの波高の１／４の電圧を有するＶａ２であるとすると、コンパレータ１２からは、約７５％のデューティー比を有するパルス信号Ｖｑ２が出力される。また、増幅回路１４の出力が、図１３に示すように、鋸波Ｖｄの波高の３／４の電圧を有するＶａ３であるとすると、コンパレータ１２からは、約２５％のデューティー比を有するパルス信号Ｖｑ３が出力される。
【００１２】
ＮチャネルＦＥＴ１３は、コンパレータ１２の出力電圧Ｖｑがハイの状態になるとオンの状態となる。この結果、入力電圧Ｖｉｎがダイオード１６とインダクタンス素子１７の接続点に供給される。このとき、ダイオード１６は逆バイアス状態であり、オフの状態となるため、ＮチャネルＦＥＴ１３を介してインダクタンス素子１７に電流が流入する。
【００１３】
このような状態で、コンパレータ１２の出力がローの状態になると、ＮチャネルＦＥＴ１３がオフの状態になるため、インダクタンス素子１７に流れる電流が遮断される。インダクタンス素子１７に流れる電流が遮断されると、インダクタンス素子１７には、逆起電力が生じるため、ダイオード１６が順バイアス状態となってオンの状態になる。
【００１４】
ダイオード１６がオンの状態になると、インダクタンス素子１７の両端の電圧よりキャパシタンス素子１８の両端の電圧が低い場合には、キャパシタンス素子１８が充電され、キャパシタンス素子１８の両端には充電された電荷に応じた出力電圧Ｖｏｕｔが生じる。
【００１５】
ところで、出力電圧Ｖｏｕｔが低下し、増幅回路１４の出力電圧が低下してＶａ２（＜Ｖａ１）となった場合には、図１３に示すように、Ｖａ２は鋸波Ｖｄの裾野の部分に位置することから、コンパレータ１２から出力されるパルスの幅が広くなる。この結果、ＮチャネルＦＥＴ１３がオンの状態となる時間が長くなることから、インダクタンス素子１７に蓄えられる磁気エネルギが増加し、ＮチャネルＦＥＴ１３のスイッチングによるキャパシタンス素子１８への印加電圧が上昇して、出力電圧Ｖｏｕｔが上昇する。
【００１６】
一方、出力電圧Ｖｏｕｔが上昇し、増幅回路１４の出力電圧が上昇してＶａ３（＞Ｖａ１）となった場合には、図１３に示すように、Ｖａ３は鋸波Ｖｄの頂上の部分に位置することから、コンパレータ１２から出力されるパルスの幅が狭くなる。この結果、ＮチャネルＦＥＴ１３がオンの状態となる時間が短くなることから、インダクタンス素子１７に蓄えられる磁気エネルギが減少し、出力電圧Ｖｏｕｔが低下する。
【００１７】
このようにして、出力電圧Ｖｏｕｔに応じてＮチャネルＦＥＴ１３のスイッチングのデューティー比を制御することにより、一定の出力電圧を得ることができる。
【特許文献１】特開平６−１９７５２４号公報（特許請求の範囲、要約書）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、従来の電圧変換装置では、出力電圧Ｖｏｕｔが所定の電圧より高くなった場合には、これを強制的に低くすることができないため、負荷電流により自然に電圧が降下するまで待つしかないという問題点がある。
【００１９】
本発明は、上記の事情に基づきなされたもので、その目的とするところは、出力電圧が所定の電圧より高くなった場合でも、所定の電圧まで降下させる制御が可能な電圧変換装置、電圧変換方法、および、電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述の目的を達成するため、本発明の電圧変換装置は、入力電圧をスイッチングする第１のスイッチング手段と、第１のスイッチング手段の出力側に接続された出力電圧を誘起するインダクタンス素子と、第１のスイッチング手段の出力側と、グランドとに接続された第２のスイッチング手段と、出力電圧に基づいて第１のスイッチング手段のスイッチング動作を制御する第１の制御手段と、出力電圧に応じて第２のスイッチング手段をスイッチングさせる第２の制御手段と、を有している。
【００２１】
また、他の発明の電圧変換装置は、上述の発明に加えて、アノードがグランドに接続され、カソードが第１のスイッチング手段の出力に接続されたダイオードをさらに有している。
【００２２】
また、他の発明の電圧変換装置は、上述の発明に加えて、第２の制御手段が、出力電圧が所定の電圧より大きくなった場合には、第１のスイッチング手段がオフの期間に、第２のスイッチング手段をオンにして、出力電圧を降下させるようにしている。
【００２３】
また、他の発明の電圧変換装置は、上述の発明に加えて、第２の制御手段が、インダクタンス素子に逆起電力が生じている期間に、第２のスイッチング素子をオンの状態にするとともに、出力電圧が所定の電圧より大きくなった場合には、第１のスイッチング手段がオフの期間に、第２のスイッチング手段をオンにして、出力電圧を降下させるようにしている。
【００２４】
また、他の発明の電圧変換装置は、上述の各発明に加えて、第２の制御手段が、出力電圧が所定の電圧より大きくなった場合には、第１のスイッチング手段のオフ時間に応じて第２のスイッチング手段のオン時間を決定するようにしている。
【００２５】
また、他の発明の電圧変換装置は、上述の各発明に加えて、第２の制御手段が、第１のスイッチング手段のオン時間と、第２のスイッチング手段のオン時間との和が一定になるように制御を行うようにしている。
【００２６】
また、他の発明の電圧変換装置は、上述の各発明に加えて、第１および第２の制御手段が、第１のスイッチング手段がオンとなる期間と、第２のスイッチング手段がオンとなる期間との間に、第１および第２のスイッチング手段がともにオフとなる不感帯を有するようにしている。
【００２７】
また、他の発明の電圧変換装置は、上述の各発明に加えて、第２の制御手段は、出力電圧が所定の電圧より大きくなった場合には、出力電圧に応じて第２のスイッチング手段のオン時間を決定するようにしている。
【００２８】
また、本発明の電圧変換方法は、出力電圧に応じて入力電圧をスイッチングしてインダクタンス素子に印加し、出力電圧が所定の値より大きくなった場合には、インダクタンス素子の入力側の端子とグランドとを周期的に接続する、ようにしている。
【００２９】
また、本発明の電子機器は、入力電圧をスイッチングする第１のスイッチング手段と、第１のスイッチング手段の出力側に接続された出力電圧を誘起するインダクタンス素子と、第１のスイッチング手段の出力側と、グランドとに接続された第２のスイッチング手段と、出力電圧に基づいて上記第１のスイッチング手段のスイッチング動作を制御する第１の制御手段と、出力電圧に応じて第２のスイッチング手段をスイッチングさせる第２の制御手段と、を有する電圧変換装置を具備している。
【発明の効果】
【００３０】
本発明は、出力電圧が所定の電圧より高くなった場合でも、所定の電圧まで降下させる制御が可能な電圧変換装置、電圧変換方法、および、電子機器を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の一実施の形態について図に基づいて説明する。
【００３２】
図１は、本発明の第１の実施の形態に係る電圧変換装置の構成例を示す回路図である。この図に示すように、本発明の第１の実施の形態に係る電圧変換装置は、入力端子１０、鋸波発生回路１１、コンパレータ１２、ＮチャネルＦＥＴ１３、増幅回路１４、基準電圧源１５、ダイオード１６、インダクタンス素子１７、キャパシタンス素子１８、出力端子１９、制御回路３０、および、ＮチャネルＦＥＴ３１を有している。
【００３３】
ここで、入力端子１０には、直流電圧が入力される。鋸波発生回路１１は、鋸波を発生してコンパレータ１２に供給する。なお、鋸波の代わりに三角波を用いるようにすることも可能である。コンパレータ１２は、増幅回路１４の出力と、鋸波発生回路１１の出力を比較し、鋸波発生回路１１の出力が大きい場合には出力をハイの状態とし、それ以外の場合には出力をローの状態とする。
【００３４】
第１のスイッチング手段としてのＮチャネルＦＥＴ１３は、スイッチング素子であり、制御回路３０の出力がハイの状態である場合にはオンの状態となり、ローの状態である場合にはオフの状態となる。ＮチャネルＦＥＴ１３のソースは、入力端子１０に接続され、ＮチャネルＦＥＴ１３のドレインは、インダクタンス素子１７の一端に接続され、ＮチャネルＦＥＴ１３のゲートは、コンパレータ１２の出力側に接続される。
【００３５】
増幅回路１４は、出力端子１９に現れる出力電圧Ｖｏｕｔと基準電圧源１５による基準電圧Ｖｒｅｆとの電圧差を所定のゲインで増幅して（例えば、１倍に増幅して）出力する。このとき、基準電圧源１５の出力電圧であるＶｒｅｆ１をバイアス電圧として出力する。基準電圧源１５は、直流電圧源であり、例えば、ツェナーダイオードとバイアス回路等によって構成され、出力端子１９に現れる出力電圧Ｖｏｕｔを決定するための基準電圧Ｖｒｅｆ１を発生する。
【００３６】
ダイオード１６は、いわゆるフリーホイールダイオードであり、インダクタンス素子１７に逆起電力が生じた際に、オンの状態となってダイオード１６、インダクタンス素子１７、および、キャパシタンス素子１８で閉回路を形成する。ダイオード１６のアノードは、グランドに接続され、ダイオード１６のカソードは、ＮチャネルＦＥＴ１３のドレインに接続される。
【００３７】
インダクタンス素子１７は、電力を磁気エネルギとして蓄積する。キャパシタンス素子１８は、電力を電荷として蓄積する。出力端子１９は、キャパシタンス素子１８の両端の電圧を出力電圧として出力する。インダクタンス素子１７の一端は、ＮチャネルＦＥＴ１３のドレインに接続され、他端は出力端子１９に接続される。また、キャパシタンス素子１８の一端は、出力端子１９に接続され、他端はグランドに接続される。
【００３８】
第１の制御手段および第２の制御手段としての制御回路３０は、コンパレータ１２および増幅回路１４の出力に基づいて、ＮチャネルＦＥＴ１３およびＮチャネルＦＥＴ３１のスイッチング動作をそれぞれ制御する。
【００３９】
図２は、図１に示す制御回路３０の構成例を示す回路図である。この図に示すように、制御回路３０は、コンパレータ３０ａ、基準電圧源３０ｂ、および、否定論理和回路３０ｃを有している。
【００４０】
ここで、コンパレータ３０ａは、基準電圧源３０ｂから出力される基準電圧Ｖｒｅｆ２と、増幅回路１４の出力電圧Ｖａとを比較し、増幅回路１４の出力電圧の方が大きい場合には出力をローの状態にし、それ以外の場合にはハイの状態とする。
【００４１】
基準電圧源３０ｂは、例えば、ツェナーダイオードおよびバイアス回路を有しており、基準電圧Ｖｒｅｆ２を生成して出力する。基準電圧源３０ｂと基準電圧源１５の出力電圧は、Ｖｒｅｆ２＞Ｖｒｅｆ１の関係を満たしている。なお、Ｖｒｅｆ１およびＶｒｅｆ２は、用途または回路等に応じて最適値が定まるので、用途等に応じて設定する。
【００４２】
否定論理和回路３０ｃは、コンパレータ１２の出力と、コンパレータ３０ａの出力の否定論理和を演算して、その結果を出力する。
【００４３】
図１に戻って、第２のスイッチング手段としてのＮチャネルＦＥＴ３１は、制御回路３０の制御に従ってスイッチング動作を行う。ＮチャネルＦＥＴ３１のドレインは、ＮチャネルＦＥＴ１３のドレインに接続され、ＮチャネルＦＥＴ３１のソースは、グランドに接続され、ＮチャネルＦＥＴ３１のゲートは、制御回路３０の否定論理和回路３０ｃの出力側に接続される。
【００４４】
つぎに、本発明の第１の実施の形態の装置の動作について説明する。なお、以下では、説明を簡略化するために、増幅回路１４のゲインを“１”として説明する。
【００４５】
図３は、増幅回路１４の出力電圧Ｖａと、基準電圧源３０ｂの出力電圧Ｖｒｅｆ２との間にＶａ＜Ｖｒｅｆ２の関係が成立する場合における図１に示す実施の形態の装置の動作を説明するためのタイミングチャートである。図３に示すように、増幅回路１４の出力電圧がＶａ１であるとすると、この出力電圧Ｖａ１は、コンパレータ１２の入力側に印加される。
【００４６】
コンパレータ１２は、増幅回路１４からの出力電圧Ｖａ１と、鋸波発生回路１１から出力される図３に示す鋸波Ｖｄとを比較し、Ｖｄ＞Ｖａの関係が成立する場合には、出力をハイの状態とし、それ以外の場合にはローの状態とする。図３の例では、増幅回路１４の出力電圧Ｖａ１は、鋸波Ｖｄの波高の中央付近に位置しているので、コンパレータ１２の出力電圧Ｖｃ（＝Ｖｑ１）は、図３に示すように、鋸波の立ち上がりの中央付近でハイの状態となり、立ち下がりでローの状態となる。
【００４７】
制御回路３０のコンパレータ３０ａは、増幅回路１４の出力電圧Ｖａと、基準電圧源３０ｂの出力電圧Ｖｒｅｆ２とを比較し、Ｖａ≧Ｖｒｅｆ２の関係が成立する場合には、出力をローの状態とし、それ以外の場合にはハイの状態とする。図３の例では、Ｖａ＜Ｖｒｅｆ２の関係が常に成立するので、コンパレータ３０ａの出力は常にハイの状態となる。その結果、否定論理和回路３０ｃの一方の入力が常にハイの状態となるので、図３に示すように、否定論理和回路３０ｃの出力電圧Ｖｑ２は常にローの状態となる。
【００４８】
ＮチャネルＦＥＴ１３は、コンパレータ１２の出力電圧Ｖｑ１によって駆動されるので、Ｖｑ１がハイの状態の場合にはオンの状態に、ローの状態の場合にはオフの状態となる。一方、ＮチャネルＦＥＴ３１は、否定論理和回路３０ｃの出力電圧Ｖｑ２によって駆動されるので、常にオフの状態となる。
【００４９】
ＮチャネルＦＥＴ１３がオンの状態となると、入力電圧Ｖｉｎがダイオード１６とインダクタンス素子１７の接続点に供給される。このとき、ダイオード１６は逆バイアス状態となり、オフの状態となるため、ＮチャネルＦＥＴ１３を介してインダクタンス素子１７に電流が流入する。
【００５０】
このような状態で、コンパレータ１２の出力電圧Ｖｑ１がローの状態になると、ＮチャネルＦＥＴ１３はオフの状態になるため、インダクタンス素子１７に流れる電流が遮断される。インダクタンス素子１７に流れる電流が遮断されると、インダクタンス素子１７には、逆起電力が生じるため、ダイオード１６が順バイアス状態となってオンの状態になる。なお、ＮチャネルＦＥＴ３１は、オフの状態であるので、回路の動作には影響を与えない。
【００５１】
ダイオード１６がオンの状態になると、インダクタンス素子１７の両端の電圧よりもキャパシタンス素子１８の両端の電圧が低い場合には、キャパシタンス素子１８が充電され、キャパシタンス素子１８の両端には充電された電荷に応じた出力電圧Ｖｏｕｔが生じる。
【００５２】
図４は、増幅回路１４の出力電圧Ｖａと、基準電圧源３０ｂの出力電圧Ｖｒｅｆ２との間にＶａ≧Ｖｒｅｆ２の関係が成立する場合（出力電圧Ｖｏｕｔが所定の値よりも高い場合）における図１に示す実施の形態の動作を説明するためのタイミングチャートである。図４に示すように、増幅回路１４の出力電圧がＶａ２であるとすると、この出力電圧Ｖａ２は、コンパレータ１２の入力側に印加される。
【００５３】
コンパレータ１２は、増幅回路１４からの出力電圧Ｖａ２と、鋸波発生回路１１から出力される図４に示す鋸波Ｖｄとを比較し、Ｖｄ＞Ｖａの関係が成立する場合には、出力をハイの状態とし、それ以外の場合にはローの状態とする。図４の例では、増幅回路１４の出力電圧Ｖａ２は、鋸波Ｖｄの頂上付近に位置しているので、コンパレータ１２の出力電圧Ｖｃ（＝Ｖｑ１）は、図４に示すように、鋸波の立ち上がり部分の頂上付近でハイの状態となり、立ち下がりの部分でローの状態となる。
【００５４】
制御回路３０のコンパレータ３０ａは、増幅回路１４の出力電圧Ｖａと、基準電圧源３０ｂの出力電圧Ｖｒｅｆ２とを比較し、Ｖａ≧Ｖｒｅｆ２の関係が成立する場合には、出力をローの状態とし、それ以外の場合にはハイの状態とする。いまの例では、Ｖａ２≧Ｖｒｅｆ２の関係が常に成立するので、コンパレータ３０ａの出力は常にローの状態となる。その結果、否定論理和回路３０ｃの両方の入力が常にローの状態となったとき、図４に示すように、否定論理和回路３０ｃの出力電圧Ｖｑ２はＶｑ１を反転した信号となる。つまり、ＶａがＶｒｅｆ２以上であり、かつ、ＶｄがＶａより大きいとき、ＮチャネルＦＥＴ１３がオンの状態となり、一方、ＮチャネルＦＥＴ３１はオフの状態となり、ＶａがＶｒｅｆ２以上であっても、ＶｄがＶａよりも小さいときは、ＮチャネルＦＥＴ１３はオフの状態となり、代わりにＮチャネルＦＥＴ３１がオンの状態となる。
【００５５】
ＮチャネルＦＥＴ１３は、コンパレータ１２の出力電圧Ｖｑ１によって駆動されるので、Ｖｑ１がハイの状態の場合にはオンの状態に、ローの状態の場合にはオフの状態となる。一方、ＮチャネルＦＥＴ３１は、否定論理和回路３０ｃの出力電圧Ｖｑ２によって駆動され、ハイの状態でオンの状態となるので、否定論理和回路３０ｃの出力電圧Ｖｑ２がハイの状態のときにオンの状態に、ローの状態のときにオフの状態となる。したがって、図４に示すように、ＮチャネルＦＥＴ１３とＮチャネルＦＥＴ３１とは、交互にオン・オフの状態を繰り返すことになる。
【００５６】
ＮチャネルＦＥＴ１３がオンの状態となると、入力電圧Ｖｉｎがダイオード１６とインダクタンス素子１７の接続点に供給される。このとき、ダイオード１６は逆バイアス状態となるので、オフの状態となり、ＮチャネルＦＥＴ１３を介してインダクタンス素子１７に電流が流入する。また、このとき、ＮチャネルＦＥＴ３１は、オフの状態となるので、回路の動作には影響を与えない。
【００５７】
このような状態で、コンパレータ１２の出力がローの状態になると、ＮチャネルＦＥＴ１３はオフの状態になるため、インダクタンス素子１７に流れる電流が遮断される。このとき、ＮチャネルＦＥＴ３１は、オンの状態となるので、インダクタンス素子１７の両端の電圧よりキャパシタンス素子１８の両端の電圧が低い場合には、キャパシタンス素子１８が充電され、キャパシタンス素子１８の両端には充電された電荷に応じた出力電圧Ｖｏｕｔが生じる。
【００５８】
一方、インダクタンス素子１７の両端の電圧よりキャパシタンス素子１８の両端の電圧が高い場合には、キャパシタンス素子１８に蓄積された電荷が、ＮチャネルＦＥＴ３１を介して放電されるので、出力電圧Ｖｏｕｔが降下する。
【００５９】
このようにして、出力電圧Ｖｏｕｔに応じてＮチャネルＦＥＴ１３のスイッチング周期を制御することにより、所望の出力電圧を得ることができるとともに、出力電圧Ｖｏｕｔが所定の値よりも大きくなった場合には、ＮチャネルＦＥＴ３１がＮチャネルＦＥＴ１３とは異なるタイミングで間欠的にオンの状態になることで、出力電圧Ｖｏｕｔを迅速に降下させることが可能になる。
【００６０】
つぎに、本発明の第２の実施の形態に係る電圧変換装置について説明する。
【００６１】
図５は、本発明の第２の実施の形態に係る電圧変換装置について説明する回路図である。なお、この図において、図１の場合と対応する部分には、同一の符号を付してあるので、その説明は省略する。
【００６２】
図５の例では、図１の場合と比較して、制御回路３０が制御回路５０に置換され、また、ダイオード１６が除外されている。その他の構成は、図１の場合と同様である。
【００６３】
制御回路５０は、例えば、ＣＰＵ（Central Processing Processor）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、Ａ／Ｄ（Analog to Digital）変換器等によって構成され、増幅回路１４の出力電圧Ｖａおよびコンパレータ１２の出力電圧Ｖｃを参照して、ＮチャネルＦＥＴ１３およびＮチャネルＦＥＴ３１を制御する。
【００６４】
つぎに、本発明の第２の実施の形態の動作について説明する。なお、以下では、説明を簡略化するために、増幅回路１４のゲインを“１”として説明する。
【００６５】
図６は、出力電圧Ｖｏｕｔが所定の電圧よりも低い場合の動作を説明するタイミングチャートである。この場合、図１の場合と比較すると、制御回路５０は、インダクタンス素子１７に逆起電力が生じている場合に出力電圧Ｖｑ２をハイの状態とし、それ以外の場合には出力電圧Ｖｑ２をローの状態とする。その結果、図６に示すように、ＮチャネルＦＥＴ３１は、インダクタンス素子１７に逆起電力が生じるタイミングでオンの状態になるので、インダクタンス素子１７の両端の電圧よりキャパシタンス素子１８の両端の電圧が低い場合には、キャパシタンス素子１８が充電され、キャパシタンス素子１８の両端には充電された電荷に応じた出力電圧Ｖｏｕｔが生じる。すなわち、ＮチャネルＦＥＴ３１が図１に示すダイオード１６と同様の機能を果たす。
【００６６】
図７は、出力電圧Ｖｏｕｔが所定の電圧より高い場合の動作を説明するタイミングチャートである。この場合の動作は、図１の場合において、増幅回路１４の出力電圧Ｖａと、基準電圧源３０ｂの出力電圧Ｖｒｅｆ２との間にＶａ≧Ｖｒｅｆ２の関係が成立する場合（出力電圧Ｖｏｕｔが所定の値よりも高い場合）と同様となる。
【００６７】
以上に説明したように、本発明の第２の実施の形態では、ダイオード１６を除外して、ＮチャネルＦＥＴ３１によってその機能を代替するようにしたので、ダイオード１６における損失を削減し、装置全体としての消費電力を抑え、高効率化を図ることが可能となる。
【００６８】
つぎに、本発明の第３の実施の形態に係る電圧変換装置について説明する。
【００６９】
図８は、本発明の第３の実施の形態に係る電圧変換装置について説明する回路図である。なお、この図において、図２の場合と対応する部分には、同一の符号を付してあるので、その説明は省略する。
【００７０】
図８の例では、図２の場合と比較して、制御回路３０がＡ／Ｄ（Analog to Digital）変換器６０ａ、カウンタ６０ｂ、クロック発生回路６０ｃ、および、否定論理和回路６０ｄによって構成されている。その他の構成は、図２の場合と同様である。
【００７１】
ここで、Ａ／Ｄ変換器６０ａは、アナログ信号である電圧Ｖａを３ビットのパラレルのディジタル信号に変換し、各ビットをｍ１〜ｍ３として出力する。カウンタ６０ｂは、コンパレータ１２の出力電圧Ｖｃの立ち上がりでＡ／Ｄ変換器６０ａから供給されたディジタル信号ｍ１〜ｍ３を初期値として読み込み、コンパレータ１２の出力電圧Ｖｃの立ち下がりで出力をローの状態にするとともにカウントダウンを開始し、カウントダウンが終了した場合には出力をハイの状態とする。クロック発生回路６０ｃは、鋸波よりも周波数が高いクロック信号（例えば、鋸波の数十倍の周波数を有するクロック信号）を発生して出力する。否定論理和回路６０ｄは、コンパレータ１２の出力電圧Ｖｃと、カウンタ６０ｂの出力電圧Ｖｃｎｔとの否定論理和を演算して出力する。
【００７２】
つぎに、本発明の第３の実施の形態の動作について説明する。なお、以下では、説明を簡略化するために、増幅回路１４のゲインを“１”として説明する。
【００７３】
図９は、増幅回路１４の出力電圧ＶａがＶａ１である場合の動作を説明するためのタイミングチャートである。この例では、Ｖａ１は鋸波Ｖｄの波高の１／２程度の電圧とされている。この場合、コンパレータ１２の出力電圧Ｖｃ（＝Ｖｑ１）は、鋸波の電圧がＶａ１よりも大きくなるタイミングでハイの状態となり、鋸波の立ち下がりでローの状態となる。その結果、ＮチャネルＦＥＴ１３は、Ｖｑ１がハイの状態の場合にオンの状態となり、ローの状態の場合にオフの状態となる。
【００７４】
カウンタ６０ｂは、Ｖｑ１が立ち上がるタイミングでリセットされ、Ａ／Ｄ変換器６０ａから出力されるディジタル信号ｍ１〜ｍ３（Ｖａ１の大きさに対応したディジタル信号）を初期値として読み込む。そして、Ｖｑ１が立ち下がるタイミングで出力をローの状態にするとともに、カウントダウン動作を開始し、クロック発生回路６０ｃから供給されるクロック信号に同期して初期値をカウントダウンする。そして、カウントダウンが終了すると（カウント値が“０”となると）、出力をハイの状態にする。この結果、カウンタ６０ｂの出力電圧Ｖｃｎｔは、出力電圧Ｖｏｕｔに応じた所定の時間ｔだけローの状態となる。否定論理和回路６０ｄは、コンパレータ１２の出力信号Ｖｃと、カウンタ６０ｂの出力電圧Ｖｃｎｔとの否定論理和を演算してＶｑ２として出力するので、Ｖｑ２はＶｃｎｔとＶｑ１がともにローの場合にハイの状態となる信号となる。この結果、ＮチャネルＦＥＴ３１は、Ｖｑ２がハイの状態の場合にオンの状態となり、ローの状態の場合にオフの状態となる。
【００７５】
図１０は、増幅回路１４の出力電圧ＶａがＶａ２である場合の動作を説明するためのタイミングチャートである。この例では、Ｖａ２は鋸波Ｖｄの波高の３／４程度の電圧とされている。この場合、図９の場合と比較し、Ｖｑ１のパルス幅が狭くなるので、ＮチャネルＦＥＴ１３は、オン時間が短くなる。
【００７６】
また、Ｖａ２＞Ｖａ１であるので、カウンタ６０ｂの初期値（Ａ／Ｄ変換器６０ａから出力されるディジタル信号ｍ１〜ｍ３）は図９の場合に比較して大きくなる。その結果、カウントダウンに要する時間が長くなることから、Ｖｃｎｔがローの状態となる時間ｔが図９の場合よりも長くなる。
【００７７】
この結果、本発明の第３の実施の形態に係る電圧変換装置では、出力電圧Ｖｏｕｔに応じてＮチャネルＦＥＴ３１がオンの状態となる時間ｔが制御されるため、出力電圧Ｖｏｕｔが所望の電圧よりも高くなった場合には、迅速に所望の電圧まで出力電圧Ｖｏｕｔを下げることが可能になる。
【００７８】
なお、以上の実施の形態では、Ａ／Ｄ変換器６０ａの出力は３ビットの信号としたが、これ以外のビット数の信号としてもよい。また、カウンタ６０ｂへ出力される信号を、Ａ／Ｄ変換器６０ａの上位ビットの信号（例えば、８ビット出力のうちの上位３ビットの信号）とすることにより、Ｖｏｕｔが所定の電圧以上になった場合に、ＮチャネルＦＥＴ３１がオン動作を開始し、Ｖｏｕｔの値に応じてオン時間が変化するように制御することが可能である。
【００７９】
また、以上の実施の形態では、Ａ／Ｄ変換器６０ａの出力をカウンタ６０ｂの初期値として設定してカウントダウンを行うことにより、ＮチャネルＦＥＴ３１がオンとなる時間ｔを制御するようにしたが、例えば、図１１（Ａ）に示すように、ディジタル信号ｍ１〜ｍ３の状態（ハイまたはローの状態）に応じてスイッチｓｗ１〜ｓｗ３をオンまたはオフし、抵抗ｒと並列接続されたコンデンサｃ０〜ｃ３とによって形成される時定数に応じて入力に対する出力の立ち上がり時間（すなわちローの時間）を制御することにより、ＮチャネルＦＥＴ３１のオン時間を制御するようにしてもよい。
【００８０】
また、カウンタ６０ｂの代わりに、例えば、ワンショットマルチバイブレータを利用して、コンパレータ１２の出力電圧Ｖｃの立ち下がりが検出されてから所定の時間が経過した場合に出力をハイの状態とするようにしてもよい。
【００８１】
また、図１１（Ｂ）に示すように、図９に示す実施の形態において、Ａ／Ｄ変換器６０ａと、カウンタ６０ｂとの間に変換器６０ｅを挿入し、当該変換器６０ｅの変換係数を変化させることにより、応答特性を変化させたり、それぞれの回路に対応した設定を行うようにしたりすることも可能である。この例では、変換器６０ｅには、Ａ／Ｄ変換器６０ａから出力されたディジタル信号ｍ１〜ｍ３が入力され、所定の変換が施された後のディジタル信号ｋ１〜ｋ３が出力されている。変換係数としては、例えば、ｍ１〜ｍ３が所定の値以上になった場合にｋ１〜ｋ３が所定の値を有するようにして、出力電圧Ｖｏｕｔが所定の電圧以上になった場合にＮチャネルＦＥＴ３１がオン動作を開始するように設定することができる。あるいは、それぞれの回路に応じた最適なオン時間を実測し、その実測値に対応する変換係数を設定し、動作を最適化することも可能である。
【００８２】
また、以上の第３の実施の形態では、ダイオード１６を有する場合の実施の形態であるが、ダイオード１６を用いないで、インダクタンス素子１７に逆起電力が生じている期間は、ＮチャネルＦＥＴ３１がオンの状態になるように制御してもよい。その場合、カウンタ６０ｂの初期値として、逆起電力が生じる期間に対応した値を与えるようにすればよい。
【００８３】
なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００８４】
例えば、上述の各実施の形態においては、鋸波発生回路１１を使用するようにしたが、例えば、三角波発生回路を使用してもよい。
【００８５】
また、以上の実施の形態では、ＮチャネルＦＥＴ１３とＮチャネルＦＥＴ３１とは、同じタイミングでオンまたはオフの状態に切り替わるようにしたが、これらがともにオフとなる不感帯を設けるようにしたもよい。
【００８６】
また、以上の実施の形態では、Ｖａ≧Ｖｒｅｆ２となった場合には、Ｖｑ１を反転した信号をＶｑ２として出力するようにしたが、単に反転した信号を出力するのではなく、例えば、ＶａまたはＶｏｕｔに応じてＮチャネルＦＥＴ３１のオン時間を変化させることも可能である。一例として、Ｖａ≧Ｖｒｅｆ２となった場合には、論理式またはテーブルを用いて、ＶａまたはＶｏｕｔの値に応じて、ＮチャネルＦＥＴ３１のオン時間を長くするようにしてもよい。そのような実施の形態によれば、出力電圧Ｖｏｕｔの電圧に応じてＮチャネルＦＥＴ３１のオン時間を長くすることにより、出力電圧Ｖｏｕｔを迅速に所定値に収束させることが可能になる。
【００８７】
また、以上の実施の形態では、スイッチング素子としてＮチャネルＦＥＴを用いるようにしたが、これ以外のスイッチング素子（例えば、ＰチャネルＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor））を使用してもよい。
【００８８】
また、図１、図２、図５、および、図９に示す回路構成は、一例であって、これらに本発明が限定されるものではないことはいうまでもない。例えば、図１および図９に示す制御回路３０を、ＣＰＵ、ＲＯＭ、ＲＡＭ等によって構成するようにしたり、図５に示す制御回路を論理素子およびカウンタを用いて構成したりすることも可能である。
【００８９】
さらに、以上の実施の形態では、電圧変換装置単体としての実施の形態を示したが、このような電圧変換装置を、電子機器に利用可能であることはいうまでもない。
【産業上の利用可能性】
【００９０】
本発明は、直流電圧を異なる直流電圧に変換する電圧変換装置に利用することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施の形態に係る電圧変換装置の構成例を示す回路図である。
【図２】図１に示す実施の形態の制御回路の構成例を示す回路図である。
【図３】図１に示す第１の実施の形態に係る電圧変換装置の動作を説明するためのタイミングチャートである。
【図４】図１に示す第１の実施の形態に係る電圧変換装置の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施の形態に係る電圧変換装置の構成例を示す回路図である。
【図６】図５に示す第２の実施の形態に係る電圧変換装置の動作を説明するためのタイミングチャートである。
【図７】図５に示す第２の実施の形態に係る電圧変換装置の動作を説明するためのタイミングチャートである。
【図８】本発明の第３の実施の形態に係る電圧変換装置の構成例を示す図である。
【図９】図８に示す第３の実施の形態に係る電圧変換装置の動作を説明するためのタイミングチャートである。
【図１０】図８に示す第３の実施の形態に係る電圧変換装置の動作を説明するためのタイミングチャートである。
【図１１】図９に示す第３の実施の形態に係る電圧変換装置の他の構成例を示す図であり、図１１（Ａ）は抵抗とコンデンサを利用した構成例であり、（Ｂ）はＡ／Ｄ変換器とカウンタの間に変換器を挿入した場合の構成例である。
【図１２】従来の電圧変換装置の構成例を示す回路図である。
【図１３】図１２に示す電圧変換装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００９２】
１３  ＮチャネルＦＥＴ（第１のスイッチング手段）
１６  ダイオード
１７  インダクタンス素子
３０  制御回路（第１の制御手段、第２の制御手段）
３１  ＮチャネルＦＥＴ（第２のスイッチング手段）
【図１】
2006033938.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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