(57)【要約】【課題】  ２次元格子状に配列されている画素の水平方向の集積度を向上させる。【解決手段】  ２次元的に垂直方向並びに水平方向に所定ピッチで配置された画素ＰＤと、この画素ＰＤからの出力信号を出力する出力回路ＯＵＴを有し、垂直方向に隣接する複数の画素ＰＤからなる画素対の出力信号を共通の出力回路ＯＵＴにて読み出すＣＭＯＳイメージセンサにおいて、前記出力回路ＯＵＴは垂直方向に配置されているＰＤ画素対間に配置されていることを特徴とする【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の行および列からなる格子状に配列された複数の光電変換素子と、これらの光電変換素子のうち、隣接する２行に配列され、かつ、列方向に隣接する複数対の光電変換素子にそれらの出力信号が転送されるように接続され、前記２行に配列された光電変換素子の行間に配列された複数個のフローティングジャンクションと、これらの複数個のフローティングジャンクションのうち、列方向に隣接する複数のフローティングジャンクションに接続され、これらの前記光電変換素子の出力信号を共通に読み出す出力回路と、この出力回路の出力が供給されるように、前記各列毎に配線された出力線と、を備え、前記出力回路は、前記列方向に隣接する光電変換素子対の間に位置的に配置されていることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記複数対の光電変換素子は、転送ゲートトランジスタを介して前記複数個のフローティングジャンクションにそれぞれ接続され、前記出力回路は、信号線およびリセットドレインとの間に直列に接続された駆動トランジスタおよびアドレストランジスタと、前記フローティングジャンクションおよび前記リセットドレインとの間に接続されたリセットトランジスタから構成されており、前記駆動トランジスタおよびアドレストランジスタと前記リセットトランジスタは列方向に隣接する光電変換素子対の複数個の間隙部に別々に位置的に配置されていることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１および第２の光電変換素子対に設けられた転送ゲートトランジスタは、前記行方向に配線されたゲート配線により転送制御されていることを特徴とする請求項２記載のＣＭＯＳイメージセンサ。
【請求項４】
前記行方向に配列された駆動トランジスタおよびアドレストランジスタに隣接して、アドレス配線が行方向に形成されており、また、前記リセットトランジスタに隣接してリセット配線が行方向に形成されていることを特徴とする請求項３記載のＣＭＯＳイメージセンサ。
【請求項５】
前記行方向に配列された光電変換素子間の素子分離は、イオン注入にて形成された不純物領域にて行うことを特徴とする請求項４記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタルカメラ等の固体撮像装置に好適なＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
以下に従来のＣＭＯＳイメージセンサを図６を参照して説明する。図６に１セルが２画素の画素対で形成されたＣＭＯＳイメージセンサの構成を示す。説明の都合上３×４画素のＣＭＯＳイメージセンサで説明する。図において画素に対応したフォトダイオード（以下ＰＤと略す）ＰＤ１１〜ＰＤ４３は正方格子状の配置である。
【０００３】
ＰＤ１１にて発生し蓄積された信号電荷は、転送ゲート（以下ＴＧと略す）ＴＧ１１に転送パルスＴＧ１を印加し、ＴＧ１１下にチャネル形成（以下ＴＧを開くとの表現を使用）することにより、フローティングジャンクション（以下ＦＪと略す）ＦＪ１１に転送され蓄積される。同様にしてＴＧ１が印加されているＴＧ１２、ＴＧ１３も開き、ＰＤ１２、ＰＤ１３の信号電荷はそれぞれＦＪ１２、ＦＪ１３に転送される。
【０００４】
この転送に先立ってＦＪ１１、ＦＪ１２、ＦＪ１３の電位は、リセットトランジスタ（以下ＲＳと略す）ＲＳ１１、ＲＳ１２、ＲＳ１３のゲートにリセット配線ＲＳを通じてリセットパルスを印加し、リセットドレイン電圧（以下ＲＤと略す）にリセットされている。このＦＪの電圧レベルは信号電荷が流入することにより変化する。ＦＪ１１、ＦＪ１２、ＦＪ１３は駆動トランジスタ（以下Ｄと略す）Ｄ１１、Ｄ１２、Ｄ１３のゲートに連結されており、ＦＪ１１、ＦＪ１２、ＦＪ１３の電位変化はＤ１１、Ｄ１２、Ｄ１３下のチャネル電位の変調を引き起こす。
【０００５】
次にアドレストランジスタ（以下ＡＤと略す）のゲートにアドレスパルス（図中ＡＤＤと略されている）を印加し、ＡＤ１１、ＡＤ１２、ＡＤ１３を選択しＦＪ１１、ＦＪ１２、ＦＪ１３の電位変化にてチャネル電位変調されているＤ１１、Ｄ１２、Ｄ１３を信号線ＳＩＧ１にて負荷トランジスタ（図示せず）に連結され、信号電荷に対応した信号は水平読み出し回路（図示せず）より外部に時系列的に出力される。
【０００６】
１ラインの読み出しが完了した後、ＦＪ１１、ＦＪ１２、ＦＪ１３は再度ＲＳ１１、ＲＳ１２、ＲＳ１３のゲートにリセットパルスＲＳを印加し、リセットドレイン電圧にリセットされる。しかる後に、転送ゲートＴＧ２１、ＴＧ２２、ＴＧ２３に転送パルスＴＧ２を印加し、ＰＤ２１、ＰＤ２２、ＰＤ２３にて発生し蓄積された信号電荷をＦＪ１１、ＦＪ１２、ＦＪ１３に転送し、以下上記動作を繰り返し１ラインの信号電荷を読み出す。次の画素列ＰＤ３１、ＰＤ３２、ＰＤ３３及び、更に次の画素列ＰＤ４１、ＰＤ４２、ＰＤ４３の信号電荷の読み出しは、共にＦＪ２１、ＦＪ２２、ＦＪ２３を共通して使用し、上記と同じ動作を行い全画素の読み出しを行う。
【０００７】
このようにして、ＰＤ１１、ＰＤ２１にて構成される光電変換素子（以下では単に「画素」という。）対からの出力信号は、ＲＳ１１、Ｄ１１，ＡＤ１１によって形成された読み出し回路から読み出される。同様にしてＰＤ１２、ＰＤ２２にて構成される画素対からの出力信号はＲＳ１２、Ｄ１２、ＡＤ１２によって構成される画素対からの出力信号はＲＳ１２、Ｄ１２、ＡＤ１２によって形成された読み出し回路から読み出される。さて、このような構成にあっては、ＰＤ１１、ＰＤ２１からなる画素対、ＰＤ１２、ＰＤ２２からなる画素対毎に読み出し回路を形成しなければならない。また、この読み出し回路も水平方向に隣接する画素対間の画素対間隙部に配置しなければならず、水平方向、垂直方向の高集積化を阻害する要因となっていた。なお、図６に示す例は特許文献１にて周知な構成である。
【０００８】
図６に示した従来の構成においては、上下２、４画素のＰＤを共通のＦＪにて読み出すため高集積化に向くという効果はあるものの、この高集積化は垂直方向の高集積化であり、水平方向は画素と出力回路が配置されていて集積化は難しくなる。特にデジタルカメラへの応用の際には、水平、垂直方向の画素ピッチは同一にする必要があり、垂直方向のみの高集積化はセルのレイアウトにとって不利となる問題点があった。また、水平方向は出力回路の部分に相当した水平方向の画素間の情報を取り込むことはできなかった。
【０００９】
また、従来のセンサでは水平方向に画素と出力回路が並んでいるため、画素の開口は縦長状になる。ＣＣＤエリアセンサでも、画素の水平方向にＣＣＤレジスタがあるために、やはり画素の開口は縦長状になる。一方、通常カメラの光学系の縦横比は３：４と横長である。このためレンズからセンサの感光面に入射される光は、感光面の周辺の画素で考えた際には、水平方向の端画素の方が垂直方向よりも、入射光はより斜めから入ってくる。このため通常周辺画素の出力は中央部の画素よりも感度が下がりいわゆるシェーディングが生ずる。この画素開口が縦長の場合には、このシェーディングの影響をより受けやすくなる。
【００１０】
更に図６に示す従来の構成において、垂直方向の構成要素としては、読み出しゲートが垂直方向の画素間にあり、上下の画素で共有するフローティングジャンクションが存在する。これは本発明でも同じであるが、従来は読み出しゲート以外の垂直方向の画素間隙部にはリセットトランジスタの配線又はアドレストランジスタの配線しか通っていなかった。このため、基板表面付近は素子分離しかなかった。この部分の幅は、デジタルカメラやカメラ付き携帯電話のカメラへの応用においては、画素セルサイズが正方格子にする必要があり、これに伴い画素の開口部の寸法は、極力等間隔が要求される。従って、この読み出しゲート以外の垂直方向画素間隙部は、読み出しゲート部での画素間隔で決まってしまい有効活用できなった。
【特許文献１】米国特許第６，０９１，４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題点を解決するためになされたもので、水平方向の高集積化を図ったＣＭＯＳイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係わる一実施形態のＣＭＯＳイメージセンサは、複数の行および列からなる格子状に配列された複数の光電変換素子と、これらの光電変換素子のうち、隣接する２行に配列され、かつ、列方向に隣接する複数対の光電変換素子にそれらの出力信号が転送されるように接続され、前記２行に配列された光電変換素子の行間に配列された複数個のフローティングジャンクションと、これらの複数個のフローティングジャンクションのうち、列方向に隣接する複数のフローティングジャンクションに接続され、これらの前記光電変換素子の出力信号を共通に読み出す出力回路と、この出力回路の出力が供給されるように、前記各列毎に配線された出力線と、を備え、前記出力回路は、前記列方向に隣接する光電変換素子対の間に位置的に配置されていることを特徴とする。
【発明の効果】
【００１３】
本発明に係わるＣＭＯＳイメージセンサにより、２次元格子状に配列された画素の水平（行）方向の集積度を向上させることを可能とし、特にデジタルカメラ等の固体撮像装置として有効である。
【発明を実施するための最良の形態】
【００１４】
以下に本発明に係わる実施形態を図を参照して説明するが、本発明では出力回路ＯＵＴ１１〜ＯＵＴ２４が複数の画素から構成される画素対の垂直（列）方向の画素対間隙部に形成されていることが特徴である。図１は本発明に係わる一実施形態を示した図であるが、図１において１セルの構成を詳細に説明すると、出力回路ＯＵＴ１１にはフォトダイオード群ＰＤ１１、ＰＤ２１、ＰＤ３１、ＰＤ４１が対応している。ＰＤ１１、ＰＤ２１にてフォトダイオード画素対を形成し、同様にしてＰＤ３１、ＰＤ４１にてフォトダイオード画素対が形成されている。それぞれのフォトダイオードに隣接して読み出しゲートＴＧ１１、ＴＧ２１、ＴＧ３１、ＴＧ４１が形成されており、それぞれフローティングジャンクションＦＪ１１、ＦＪ１１´に信号電荷を転送する。フローティングジャンクションＦＪ１１、ＦＪ１１´は互いに電気的に結合され、出力回路ＯＵＴ１１の駆動トランジスタゲートＤ１１とリセットトランジスタＲＳ１１のソースに連結されている。また、出力回路ＯＵＴ１１にはアドレストランジスタＡＤ１１が配置されている。
【００１５】
このように垂直方向に配列されているＰＤ１１、ＰＤ２１からなる画素対と、ＰＤ３１、ＰＤ４１からなるフォトダイオード画素対間の領域に共通の出力回路を配置したことによって水平方向の高集積化を図ることを可能とした。
【００１６】
このような構成の図１に示したＣＭＯＳイメージセンサの動作を説明するが、転送に先立ちフローティングジャンクションＦＪ１１〜ＦＪ１４はＲＳドレイン電圧にリセットされる。すなわち、ＲＳトランジスタＲＳ１１〜ＲＳ１４にリセット配線ＲＳ１を介してＲＳパルスを印加してオンすることにより、フローティングジャンクションＦＪ１１〜ＦＪ１４はドレイン電圧配線ＲＤに接続され、ＲＳドレイン電圧にリセットされる。次に信号電荷をＦＪ１１〜ＦＪ１４に転送する前には、ＲＳトランジスタＲＳ１１〜ＲＳ１４をオフし、ＦＪ１１〜ＦＪ１４をフローティング状態にしておく必要がある。信号電荷はＦＪ１１の電位を変化させ、それぞれが連結されている駆動トランジスタゲートＤ１１、Ｄ１２、Ｄ１３、Ｄ１４の電位を変調する。出力回路ＯＵＴ１１、ＯＵＴ１２、ＯＵＴ１３、ＯＵＴ１４を働かせるため、アドレス配線ＡＤＤ１にアドレスパルスを印加しアドレストランジスタＡＤ１１、ＡＤ１２、ＡＤ１３、ＡＤ１４をオンする。信号は信号線ＳＩＧ１、ＳＩＧ２、ＳＩＧ３、ＳＩＧ４から出力される。
【００１７】
次に本発明の他の実施形態を図２を参照して説明する。図１と同一構成要素は同一の符号にて示してある。図２において、一出力回路（例えばＯＵＴ１１）に属する垂直方向に配置されている４画素（ＰＤ１１、ＰＤ２１、ＰＤ３１、ＰＤ４１）のフォトダイオードＰＤ１１、ＰＤ２１間並びにＰＤ３１、ＰＤ４１間には、それぞれのフォトダイオードに隣接した読み出しゲートＴＧ１１、ＴＧ２１及びＴＧ３１、ＴＧ４１が配置されている。更に、読み出しゲート間にはそれぞれに対応してフローティングジャンクションＦＪ１１、ＦＪ１１´が配置されている。この実施形態の特徴は、出力回路ＯＵＴ１１の駆動トランジスタゲートＤ１１及びアドレストランジスタＡＤ１１が、フォトダイオードＰＤ２１、ＰＤ３１間にあり、ＲＳトランジスタＲＳ１１がフォトダイオードＰＤ４１、ＰＤ５１間に分かれて配置されていることである。なお、この動作原理は図１と同様でありその説明は省略する。
【００１８】
図２に示した回路構成の位置的な配置レイアウト例を図３を参照して説明する。図３において図２と対応する部分は同一符号にて示してある。アドレストランジスタゲート（例えばＡＤ１１）及びリセットトランジスタゲート（例えばＲＳ１１）は、図２に示すように配線から直接ゲートが出ている構成でよい。この構成により、フォトダイオード画素間隙部は２本の読み出しゲートと一つのフローティングジャンクションで構成される読み出し部分か、もしくはアドレストランジスタと駆動トランジスタで構成されるアンプ部分か、もしくはリセットトランジスタで構成されるリセット部分かのいずれかによって構成される。
【００１９】
これらの幅はほぼ同程度にでき、かつその長さはフォトダイオード画素の水平方向サイズと水平方向の素子分離幅より小さくすることができる。また、水平方向のフォトダイオード間の素子分離領域は、イオン注入で形成した不純物領域でよく、垂直方向のフォトダイオード間隙部の出力回路周りの素子分離は、従来広く用いられている厚い酸化膜での素子分離ではなく、イオン注入で形成した不純物領域で形成してもよい。ＲＤ電源配線は光遮蔽膜によって兼ねてもよい。
【００２０】
なお、上述した説明は４画素１セル構造の実施形態であったが、本発明は２画素１セル、そのほか６画素１セル、８画素１セルでも同様に実施可能である。例として８画素１セル構造の実施形態を図４、図５に示す。これらの構成、動作については図１、図２と同様であって詳細な説明は省略する。
【００２１】
図２、図５の構成例で、リセットドレインは各画素列毎に形成しているが、水平方向に隣接するリセットドレイン（例えば図２の出力回路ＯＵＴ１１、ＯＵＴ１２のリセットトランジスタＲＳ１１、ＲＳ１２のドレイン）は共有化してもよい。同様に、例えば図２の出力回路ＯＵＴ１１、ＯＵＴ１２のアドレストランジスタＡＤ１１、ＡＤ１２のドレインも共有化してもよい。その際には、例えば図２の出力回路ＯＵＴ１１、ＯＵＴ１２のアドレストランジスタＡＤ１１、ＡＤ１２、駆動トランジスタＤ１１、Ｄ１２は互いに共有化したドレインに対し、ミラー反転の位置に配置される（図示せず）。これらの構成、動作については図１、図２と同様であって詳細な説明は省略する。
【００２２】
図１〜図５に示した実施形態では、画素の垂直方向のピッチは必ずしも一致しない。この画素配列の不規則性は、各画素の集光率を向上するために通常形成されるマイクロレンズ位置を少しずらして配置し画素のフォトダイオードに対応した開口部への集光位置をずらすことにより補正が可能である。また、マイクロレンズと画素のフォトダイオードの間にあり、光路の変更を行う層内レンズを形成することにより更に補正してもよい。
【００２３】
本発明においては、水平方向の構成要素はフォトダイオードと素子分離領域であり、素子分離領域上を配線が走っているものの、メタル配線でよくかつこれらのメタル配線は光遮蔽に使われるものである。従って実質的には基板表面付近の水平方向のフォトダイオード間には素子分離しかない。この素子分離上にはゲート配線がないので、従来の厚い酸化膜での素子分離は必要なく、不純物のイオン注入による素子分離領域を形成すればよく、従来の素子分離幅０．６μｍ程度が半分の０．３μｍ程度ですみ高集積化に役立つ。
【００２４】
また、垂直方向のピッチについても、上述したように画素間隙部の構成が、２本の読み出しゲートと一つのフローティングジャンクションで構成される読み出し部分か、もしくはアドレストランジスタと駆動トランジスタで構成されるアンプ部分か、もしくはリセットトランジスタで構成されるリセット部分かのいずれかで構成され、これらの幅はほぼ同程度にできる。画素垂直間隙部のこうした有効活用は高集積化に都合がよい。特にデジタルカメラやカメラ付き携帯電話のカメラへの応用の際には画素セルサイズを正方格子にする必要があり、これに伴い画素の開口部の寸法は、極力等間隔が要求される。このように本発明による高集積化はセルのレイアウト的に有利となる。
【００２５】
更に水平方向には出力回路部がないため、水平方向の開口が広くとれ開口が横長状になる。これはＣＭＯＳエリアセンサ又はＣＣＤエリアセンサの縦長状の画素開口に比べ、シェーディングに対し影響を受けにくい構成を実現できる。また、イオン注入での素子分離形成方法は、ＣＣＤエリアセンサで実績があるように、厚い酸化膜形成に比べ半導体に結晶欠陥の発生を抑制できジャンクションリークに起因したキズを抑制することができ、画質改善が期待できる。
【００２６】
図２に示した本発明に係わる実施形態では、画素間には読み出しゲート配線（例えばＴＧ１、ＴＧ２）が２本、又はＲＳ配線（ＲＳ）が１本、又はアドレス配線（ＡＤＤ）が１本配線されている。１対の読み出しゲート（ＴＧ１、ＴＧ２）のソース部はフォトダイオード（ＰＤ１１、ＰＤ２１）に接続され、それらのドレインはＦＪ１１と共用しているため、ゲート配線が２本通っても不具合は生じない。一方、ＲＳトランジスタ（ＲＳ１１）部では、ソースはフローティングジャンクションＦＪ１１、ＦＪ１１´に連結された拡散層部分（図示せず）であり、ドレインはＲＳ配線（ＲＳ）と連結されたドレイン部（図示せず）であって、これらの部分を画素間に形成する必要がある。このため１本の配線は都合がよい。同様にアドレストランジスタ部（例えばＡＤ１１）、駆動トランジスタ部（例えばＤ１１）をフォトダイオード画素間（例えばＰＤ２１、ＰＤ３１）に形成する場合でもアドレス配線だけ通せばよいという点で都合がよい。
【００２７】
本発明においては、出力回路として駆動トランジスタ、アドレストランジスタ、リセットトランジスタの３つのトランジスタで構成される例につき説明してきたが、本発明は、例えば「映像情報メディア学会技術報告Ｖｏｌ．２８、Ｎｏ．２３、Ｐ．３５〜３８、２００４年３月」にて公知なリセットドレイン電位を変化させることによりアドレストランジスタを省略させた出力回路でも良い。
【図面の簡単な説明】
【００２８】
【図１】本発明に係わる一実施形態を説明する回路構成図。
【図２】本発明に係わる他の実施形態を説明する回路構成図。
【図３】図２に示した回路構成のパターン配置図。
【図４】本発明に係わる他の実施形態を説明する回路構成図。
【図５】本発明に係わる他の実施形態を説明する回路構成図。
【図６】従来技術を説明する回路構成図。
【符号の説明】
【００２９】
ＯＵＴ…出力回路、ＰＤ…画素、ＴＧ…転送ゲート、ＦＪ…フローティングジャンクション、Ｄ…駆動トランジスタゲート、ＲＳ…リセットトランジスタ、ＡＤ…アドレストランジスタ、ＳＩＧ…信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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