(57)【要約】【課題】  消費電力を抑制することができると共に、高速にメモリアレイを消去することができる記憶装置を提供する。【解決手段】  第１の電圧閾値以上の電圧が印加されることによって書き込みが行われ、第２の電圧閾値以上の電圧が印加されることによって消去が行われるメモリ素子と、ＭＯＳトランジスタとを有してメモリセルが構成され、メモリセルがマトリクス状に配置された記憶装置であって、メモリセルの消去時に、先に消去を行なう所定単位のメモリセルに消去電圧を印加した状態で、先に消去を行う所定単位のメモリセルへの消去電圧の印加時から１ｎｓ経過後に、後に消去を行う所定単位のメモリセルに消去電圧を印加する。【選択図】    図７
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【特許請求の範囲】
【請求項１】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、
該メモリセルがマトリクス状に配置された記憶装置であって、
前記メモリセルの消去は、先に消去を行う所定単位のメモリセルに消去電圧を印加した状態で、先に消去を行う所定単位のメモリセルへの消去電圧の印加時から所定時間経過後に、後に消去を行う所定単位のメモリセルに消去電圧を印加する
記憶装置。
【請求項２】
前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する
請求項１に記載の記憶装置。
【請求項３】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、
該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、
該メモリセルがマトリクス状に配置された半導体装置であって、
前記メモリセルの消去時に、先に消去を行なう所定単位のメモリセルに消去電圧を印加した状態で、先に消去を行う所定単位のメモリセルへの消去電圧の印加時から所定時間経過後に、後に消去を行う所定単位のメモリセルに消去電圧を印加する消去電圧印加手段を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶素子及び半導体装置に係るものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００６】
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイトと金属の固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
【０００７】
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
【０００８】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
【０００９】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【００１０】
また、ＭＲＡＭは、記録に磁界を必要とし、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
【００１１】
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行うメモリであるが、この相変化メモリは温度によってスイッチングを起こすため、環境温度の変化に敏感であるという問題がある。
【００１２】
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
【００１３】
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
【００１４】
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
【００１５】
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
【００１６】
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にバラツキがあると、記録後の抵抗値にバラツキを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のバラツキの影響を受けやすくなるため、安定して記録を行なうことが困難である。
【００１７】
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行う必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行ない、所望の抵抗値と異なっていた場合には、再記録を行なって所望の抵抗値に補正する。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速で行なうことが困難になる。
【００１８】
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子の抵抗値を高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
【００１９】
ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義したとき、特許文献２に記載の様な抵抗変化型記憶装置のメモリアレイのうち、複数のメモリセルを消去するシステムとしては特別な手法が存在せず、１ビットずつアクセスを行なって消去を行なっている。
【００２０】
以下、従来方式の消去のシーケンスについて説明する。なお、以下では記憶素子及び回路素子（アクセストランジスタ）の両端の間に０．５Ｖ程度の電圧（消去電圧）が印加されることによって消去が行なわれる記憶素子を例に挙げて説明を行う。
【００２１】
従来方式の消去のシーケンスでは、先ず、消去するアドレスの設定を行い、カラム方向に位置するビット線とロウ方向に位置するワード線の決定が行われる。そして、選択されたメモリセルの両端の間に０．５Ｖ以上の電位差を発生させる。次に、選択されたメモリセルのアクセストランジスタのゲート電圧として、ゲート電圧を印加することによりチャネル領域表面に反転層が形成され始める最小の電圧であるＶｔｈ以上の電圧を印加し、メモリセル間に消去に必要な消去電圧を発生させる。メモリセルへの消去電圧の印加によってメモリセルを消去した後に、メモリセルのアクセストランジスタのゲート電圧をＶｔｈ以下にして消去を完了する。次に、他のメモリセルを消去するために、別のメモリアドレスに遷移し、上記シーケンスと同様にしてメモリセルの消去を行う。
【００２２】
具体的に、図８中符合ａで示すメモリセル、符合ｂで示すメモリセル、符合ｃで示すメモリセル・・・の順にメモリセルの消去を行う場合を例に挙げて説明を行う。なお、図９は各ワード線の電位を説明するための模式図であり、初期状態は全てのワード線の電位は０Ｖであるとする。
【００２３】
先ず、符合ａで示すメモリセルの消去を行うために、図８中符合Ｂ０で示すビット線に０Ｖ、その他のビット線（Ｂ１，Ｂ２，・・・，Ｂｎ）に１Ｖの電位を印加し、図８中符合Ｓで示すソース線に１Ｖの電位を印加した状態で、時刻ｔ１に図８中符合Ｗ０で示すワード線にＶｔｈ以上の電位を印加して、符合ａで示すメモリセル間に１．０Ｖの電位差を発生させ、符合ａで示すメモリセルの消去を開始する。時刻ｔ１から約２０ｎｓ経過して消去が完全に終了した時刻ｔ２に符合Ｗ０で示すワード線の電位を０Ｖに戻して符合ａで示すメモリセルの消去を完了する。
【００２４】
次に、符合ｂで示すメモリセルの消去を行うために、時刻ｔ３に図８中符合Ｗ１で示すワード線にＶｔｈ以上の電位を印加して、符合ｂで示すメモリセル間に１．０Ｖの電位差を発生させ、符合ｂで示すメモリセルの消去を開始する。時刻ｔ３から約２０ｎｓ経過して消去が完全に終了した時刻ｔ４に符合Ｗ１で示すワード線の電位を０Ｖに戻して符合ｂで示すメモリセルの消去を完了する。
【００２５】
続いて、符合ｃで示すメモリセルの消去を行うために、時刻ｔ５に図８中符合Ｗ２で示すワード線にＶｔｈ以上の電位を印加して、符合ｃで示すメモリセル間に１．０Ｖの電位差を発生させ、符合ｃで示すメモリセルの消去を開始する。時刻ｔ５から約２０ｎｓ経過して消去が完全に終了した時刻ｔ６に符合Ｗ２で示すワード線の電位を０Ｖに戻して符合ｃで示すメモリセルの消去を完了する。
【００２６】
同様にして、符合Ｂ０で示すビット線については順次メモリセルの消去を行う。
また、符合Ｂｎで示すビット線と接続されたメモリセルついては、符合Ｂｎで示すビット線に０Ｖ、その他のビット線に１Ｖの電位を印加し、ソース線に１Ｖの電位を印加した状態で、符合Ｂ０で示すビット線に接続されたメモリセルの消去方式と同様のシーケンスによってメモリセルの消去を行う。
【００２７】
ここで、図９中符合Ｐはメモリアレイが消費する電力量を示しているのであるが、上記したシーケンスで消去を行う場合には、ワード線にＶｔｈ以上の電位を印加してメモリセル間に１．０Ｖの電位差（消去電圧）を発生させた直後（約１ｎｓ）に所定の電力を消費し、その後はほとんど電力を消費しないことが分かる。これは、大多数のメモリセルは消去電圧を印加した直後（約１ｎｓ程度）に消去が行われるからである。
【００２８】
なお、大多数のメモリセルの消去が１ｎｓ程度の消去電圧の印加で行われることを考慮すると、即ち、消去電圧の印加から１ｎｓ程度の時間で消去が完了することを考慮すると、消去電圧の印加時間は約１ｎｓ程度で充分であるとも考えられ。しかし、メモリセルの中には２０ｎｓ程度の消去時間を要するものが存在し、１回の消去電圧を印加することによって確実に消去を行なうためには最低２０ｎｓ程度の消去時間が必要となると考えられるため、消去電圧の印加時間を２０ｎｓ程度としている。
【００２９】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest "International Electron Devices Meeting"，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【特許文献２】特願２００４−２２１２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、上記した様な消去のシーケンスでは、メモリアレイを消去する際に、メモリセル毎にアドレスを設定しなければならないために消去に非常に多くの時間を要することとなり、かかる点は改良の余地がある。
【００３１】
なお、特開２００４−１８５７５４号公報には、抵抗変化型記憶装置の１つであるＲＲＡＭにおけるメモリアレイの全てを消去する一括消去についての記載があり、かかる方法を採用することによってメモリセルの消去時間の短縮化を実現することができるとも理論上では考えられる。しかしながら、記憶装置の容量の増加に伴って、一括消去時の消費電力が莫大になってしまい、事実上は一括消去を行うことは困難になってきている。
【００３２】
本発明は以上の点に鑑みて創案されたものであって、メモリセルの消去時における消費電力を抑制することができると共に、メモリセルの消去時間の短縮化を実現することができる記憶装置及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００３３】
上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、該メモリセルがマトリクス状に配置された記憶装置であって、前記メモリセルの消去は、先に消去を行う所定単位のメモリセルに消去電圧を印加した状態で、先に消去を行う所定単位のメモリセルへの消去電圧の印加時から所定時間経過後に、後に消去を行う所定単位のメモリセルに消去電圧を印加している。
【００３４】
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子と、該記憶素子と直列に接続され、負荷となる回路素子とを有してメモリセルが構成され、該メモリセルがマトリクス状に配置された半導体装置であって、前記メモリセルの消去時に、先に消去を行なう所定単位のメモリセルに消去電圧を印加した状態で、先に消去を行う所定単位のメモリセルへの消去電圧の印加時から所定時間経過後に、後に消去を行う所定単位のメモリセルに消去電圧を印加する消去電圧印加手段を備える。
【００３５】
ここで、先に消去を行う所定単位のメモリセルに消去電圧を印加した状態で、先に消去を行う所定単位のメモリセルへの消去電圧の印加時から先に消去を行う所定単位のメモリセルの大部分の消去が完了するために必要な時間である所定時間経過後に、後に消去を行う所定単位のメモリセルに消去電圧を印加することによって、消去が完了したメモリセルに消去電圧を印加しつつ未消去状態にあるメモリセルに消去電圧を印加することができる。
なお、記憶素子を抵抗値が低い状態から高い状態へと変化させる動作を消去と定義していることから、消去を行うことによって記憶素子の抵抗値は高い状態へと変化することとなる。このことは、消去が完了した記憶素子による電圧降下がほとんど発生しないことを意味し、消去が完了したメモリセルに消去電圧を印加しつつ重畳的に未消去状態にあるメモリセルに消去電圧を印加したとしても消費電力はそれほど大きなものにはならない。
【発明の効果】
【００３６】
上記した本発明を適用した記憶装置及び半導体装置では、消費電力を抑制することができると共に、高速にメモリアレイを消去することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う。）をメモリセルに使用して記憶装置を構成している。
【００３８】
図１は本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
【００３９】
さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れ難い状態であるが、図１の＋１．１Ｘ［Ｖ］（例えば＋０．５Ｖ）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えは、数ｋΩ）。そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
【００４０】
次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
【００４１】
この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００４２】
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。
【００４３】
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがアクセスするメモリ素子を選択するスイッチング素子として作用するだけではなく、メモリ素子に対する負荷としても作用することになる。
【００４４】
また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
【００４５】
なお、メモリ素子の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子の抵抗値は充分高いため、メモリ素子に電圧がほとんど印加され、このような問題は生じない。
【００４６】
ここで、メモリ素子とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
【００４７】
図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子及びＭＯＳトランジスタの極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。
【００４８】
ここで、メモリアレイの動作方法は、図３〜図６のメモリアレイで同じであるため、以下では図３の回路を例に挙げて説明を行う。
【００４９】
図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子の一端がＭＯＳトランジスタの一端（ここではソース）に接続されて構成されている。
ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートはワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ドレイン）はビット線Ｂ（Ｂ０〜Ｂｎ）に接続され、メモリ素子の他端はソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
【００５０】
以下、本発明を適用した記憶装置の消去シーケンスについて、［１］列毎にメモリセルの消去を行う場合、［２］行毎にメモリセルの消去を行う場合について説明する。なお、以下ではメモリ素子及びＭＯＳトランジスタの両端の間に０．５Ｖ程度の電圧（消去電圧）が印加されることによって消去が行われるメモリ素子を例に挙げて説明を行う。また、図７はワード線やビット線の電位を説明するための模式図であり、［１］の場合には初期状態として全てのワード線の電位が０Ｖであり、［２］の場合には初期状態として全てのビット線の電位が１Ｖであるとして説明を行う。
【００５１】
［１］列毎にメモリセルの消去を行う場合（図７（ａ）参照。）
（１−１）１列毎にメモリセルの消去を行う場合
１列毎にメモリセルの消去を行う場合には、即ち、ビット線Ｂ０に接続されたメモリ素子をＡ００，Ａ１０，・・・，Ａｍ０の順で消去し、次いでビット線Ｂ１に接続されたメモリ素子をＡ０１，Ａ１１，・・・，Ａｍ１の順で消去するといった具合に１列毎にメモリ素子を順次消去する場合には、先ず、メモリ素子Ａ００の消去を行うために、ビット線Ｂ０以外のビット線（Ｂ１，Ｂ２，・・・，Ｂｎ）に１Ｖの電位を印加し、ソース線Ｓに１Ｖの電位を印加した状態で、時刻ｔ１にワード線Ｗ０に１．８Ｖの電位を印加して、Ａ００で示すメモリ素子とＴ００で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。
【００５２】
次に、メモリ素子Ａ１０の消去を行うために、時刻ｔ１から約１ｎｓ経過後の時刻ｔ２にワード線Ｗ１にＶｔｈ以上の電位を印加して、Ａ１０で示すメモリ素子とＴ１０で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ２においては、ワード線Ｗ０にはＶｔｈ以上の電位を印加している状態である。
【００５３】
続いて、メモリ素子Ａ２０の消去を行うために、時刻ｔ２から約１ｎｓ経過後の時刻ｔ３にワード線Ｗ２にＶｔｈ以上の電位を印加して、Ａ２０で示すメモリ素子とＴ２０で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ３においては、ワード線Ｗ０，Ｗ１にはＶｔｈ以上の電位を印加している状態である。
【００５４】
以下、同様にして、先に消去を行うメモリセルに接続されたワード線にＶｔｈ以上の電位を印加した時刻から約１ｎｓ経過後に次に消去を行うメモリセルに接続されたワード線にＶｔｈ以上の電位を印加することによって、ビット線Ｂ０に接続されたメモリ素子をＡ００，Ａ１１，・・・，Ａｍ１の順で消去を行う。なお、各ワード線は、Ｖｔｈ以上の電位を印加した時刻から約２０ｎｓ経過後に電位を０Ｖに戻して、各メモリセルの消去を完了する。具体的には、ワード線Ｗ０については時刻ｔ１から約２０ｎｓ経過後に電位を０Ｖに戻し、ワード線Ｗ１については時刻ｔ２から約２０ｎｓ経過後に電位を０Ｖに戻すといった具合である。
【００５５】
上記の様にしてビット線Ｂ０に接続されたメモリ素子の消去を行った後に、ビット線Ｂ１に接続されたメモリ素子Ａ０１の消去を行うために、ビット線Ｂ０の電位を１Ｖとし、ビット線Ｂ１の電位を０Ｖとして、上記したビット線Ｂ０に接続されたメモリ素子の消去と同様のシーケンスを行うことによって、ビット線Ｂ１に接続されたメモリ素子についてＡ１０，Ａ１１，・・・，Ａｍ１の順で消去を行う。以後、同様のシーケンスによってビット線Ｂ２，Ｂ３，・・・，Ｂｎに接続されたメモリ素子についても消去を行うことによって、全てのメモリ素子の消去を行うことができる。
【００５６】
（１−２）複数列毎にメモリセルの消去を行う場合
複数列毎にメモリセルの消去を行う場合には、即ち、ビット線Ｂ０〜Ｂｘ（ｘ≧２）に接続されたメモリ素子をＡ００〜Ａ０ｘ，Ａ１０〜Ａ１ｘ，・・・，Ａｍ０〜Ａｍｘの順で消去し、次いでビット線Ｂ（ｘ＋１）〜Ｂ（２ｘ）に接続されたメモリ素子をＡ０（ｘ＋１）〜Ａ０（２ｘ），Ａ１（ｘ＋１）〜Ａ１（２ｘ），・・・，Ａｍ（ｘ＋１）〜Ａｍ（２ｘ）の順で消去するといった具合にｘ列毎にメモリセルを順次消去する場合には、先ず、メモリ素子Ａ００〜Ａ０ｘの消去を行うために、ビット線Ｂ０〜Ｂｘ以外のビット線（Ｂ（ｘ＋１），Ｂ（ｘ＋２），・・・，Ｂｎ）に１Ｖの電位を印加し、ソース線Ｓに１Ｖの電位を印加した状態で、時刻ｔ１にワード線Ｗ０にＶｔｈ以上の電位を印加して、Ａ００〜Ａ０ｘで示すメモリ素子及びＴ００〜Ｔ０ｘで示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。
【００５７】
次に、メモリ素子Ａ１０〜Ａ１ｘの消去を行うために、時刻ｔ１から約１ｎｓ経過後の時刻ｔ２にワード線Ｗ１にＶｔｈ以上の電位を印加して、Ａ１０〜Ａ１ｘで示すメモリ素子及びＴ１０〜Ｔ１ｘで示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ２においては、ワード線Ｗ０にはＶｔｈ以上の電位を印加している状態である。
【００５８】
続いて、メモリ素子Ａ２０〜Ａ２ｘの消去を行うために、時刻ｔ２から約１ｎｓ経過後の時刻ｔ３にワード線Ｗ２にＶｔｈ以上の電位を印加して、Ａ２０〜Ａ２ｘで示すメモリ素子及びＴ２０〜Ｔ２ｘで示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ３においては、ワード線Ｗ０，Ｗ１にはＶｔｈ以上の電位を印加している状態である。
【００５９】
以下、同様にして、先に消去を行うメモリセルに接続されたワード線にＶｔｈ以上の電位を印加した時刻から約１ｎｓ経過後に次に消去を行うメモリセルに接続されたワード線にＶｔｈ以上の電位を印加することによって、ビット線Ｂ０〜Ｂｘに接続されたメモリ素子をＡ００〜Ａ０ｘ，Ａ１０〜Ａ１ｘ，・・・，Ａｍ０〜Ａｍｘの順で消去を行う。なお、各ワード線は、Ｖｔｈ以上の電位を印加した時刻から約２０ｎｓ経過後に電位を０Ｖに戻して、各メモリセルの消去を完了する。
【００６０】
上記の様にしてビット線Ｂ０〜Ｂｘに接続されたメモリ素子の消去を行った後に、ビット線Ｂ（ｘ＋１）〜Ｂ（２ｘ）に接続されたメモリ素子Ａ０（ｘ＋１）〜Ａ０（２ｘ）の消去を行うために、ビット線Ｂ０〜Ｂｘの電位を１Ｖとし、ビット線Ｂ（ｘ＋１）〜Ｂ（２ｘ）の電位を０Ｖとして、上記したビット線Ｂ０〜Ｂｘに接続されたメモリ素子の消去と同様のシーケンスを行うことによって、ビット線Ｂ（ｘ＋１）〜Ｂ（２ｘ）に接続されたメモリ素子Ａ０（ｘ＋１）〜Ａ０（２ｘ），Ａ１（ｘ＋１）〜Ａ１（２ｘ），・・・，Ａｍ（ｘ＋１）〜Ａｍ（２ｘ）の順で消去を行う。以後、同様のシーケンスによって残りのビット線に接続されたメモリ素子についても消去を行うことによって、全てのメモリ素子の消去を行うことができる。
【００６１】
［２］行毎にメモリセルの消去を行う場合（図７（ｂ）参照。）
（２−１）１行毎にメモリセルの消去を行う場合
１行毎にメモリセルの消去を行う場合には、即ち、ワード線Ｗ０に接続されたメモリ素子をＡ００，Ａ０１，・・・，Ａ０ｎの順で消去し、次いでワード線Ｗ１に接続されたメモリ素子をＡ１０，Ａ１１，・・・，Ａ１ｎの順で消去するといった具合に１行毎にメモリ素子を順次消去する場合には、先ず、メモリ素子Ａ００の消去を行うために、ワード線Ｗ０にＶｔｈ以上の電位を印加し、ソース線Ｓに１Ｖの電位を印加した状態で、時刻ｔ１にビット線Ｂ０に０Ｖの電位を印加して、Ａ００で示すメモリ素子とＴ００で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。
【００６２】
次に、メモリ素子Ａ０１の消去を行うために、時刻ｔ１から約１ｎｓ経過後の時刻ｔ２にビット線Ｂ１に０Ｖの電位を印加して、Ａ０１で示すメモリ素子及びＴ０１で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ２においては、ビット線Ｂ０には０Ｖの電位を印加している状態である。
【００６３】
続いて、メモリ素子Ａ０２の消去を行うために、時刻ｔ２から約１ｎｓ経過後の時刻ｔ３にビット線Ｂ２に０Ｖの電位を印加して、Ａ０２で示すメモリ素子及びＴ０２で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ３においては、ビット線Ｂ０，Ｂ１には０Ｖの電位を印加している状態である。
【００６４】
以下、同様にして、先に消去を行うメモリセルに接続されたビット線に０Ｖの電位を印加した時刻から約１ｎｓ経過後に次に消去を行うメモリセルに接続されたビット線に０Ｖの電位を印加することによって、ワード線Ｗ０に接続されたメモリ素子をＡ００，Ａ０１，・・・，Ａ０ｎの順で消去を行う。なお、各ビット線は、０Ｖの電位を印加した時刻から約２０ｎｓ経過後に電位を１Ｖに戻して、各メモリセルの消去を完了する。具体的には、ビット線Ｂ０については時刻ｔ１から約２０ｎｓ経過後に電位を１Ｖに戻し、ビット線Ｂ１については時刻ｔ２から約２０ｎｓ経過後に電位を１Ｖに戻すといった具合である。
【００６５】
上記の様にしてワード線Ｗ０に接続されたメモリ素子の消去を行った後に、ワード線Ｗ１に接続されたメモリ素子Ａ１０の消去を行うために、ワード線Ｗ０の電位を０Ｖとし、ワード線Ｗ１の電位をＶｔｈ以上に設定して、上記したワード線Ｗ０に接続されたメモリ素子の消去と同様のシーケンスを行うことによって、ワード線Ｗ１に接続されたメモリ素子についてＡ１０，Ａ１１，・・・，Ａ１ｎの順で消去を行う。以後、同様のシーケンスによってワード線Ｗ２，Ｗ３，・・・，Ｗｍに接続されたメモリ素子についても消去を行うことによって、全てのメモリ素子の消去を行うことができる。
【００６６】
（２−２）複数行毎にメモリセルの消去を行う場合
複数行毎にメモリセルの消去を行う場合には、即ち、ワード線Ｗ０〜Ｗｙ（ｙ≧２）に接続されたメモリ素子をＡ００〜Ａｙ０，Ａ０１〜Ａｙ１，・・・，Ａ０ｎ〜Ａｙｎの順で消去し、次いでワード線Ｗ（ｙ＋１）〜Ｗ（２ｙ）に接続されたメモリ素子をＡ（ｙ＋１）０〜Ａ（２ｙ）０，Ａ（ｙ＋１）１〜Ａ（２ｙ）１，・・・，Ａ（ｙ＋１）ｎ〜Ａ（２ｙ）ｎの順で消去するといった具合にｙ行毎にメモリ素子を順次消去する場合には、先ず、メモリ素子Ａ００〜Ａｙ０の消去を行うために、ワード線Ｗ０〜ＷｙにＶｔｈ以上の電位を印加し、ソース線Ｓに１Ｖの電位を印加した状態で、時刻ｔ１にビット線Ｂ０に０Ｖの電位を印加して、Ａ００〜Ａｙ０で示すメモリ素子及びＴ００〜Ｔｙ０で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。
【００６７】
次に、メモリ素子Ａ０１〜Ａｙ１の消去を行うために、時刻ｔ１から約１ｎｓ経過後の時刻ｔ２にビット線Ｂ１に０Ｖの電位を印加して、Ａ０１〜Ａｙ１で示すメモリ素子及びＴ０１〜Ｔｙ１で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ２においては、ビット線Ｂ０には０Ｖの電位を印加している状態である。
【００６８】
続いて、メモリ素子Ａ０２〜Ａｙ２の消去を行うために、時刻ｔ２から約１ｎｓ経過後の時刻ｔ３にビット線Ｂ２に０Ｖの電位を印加して、Ａ０２〜Ａｙ２で示すメモリ素子及びＴ０２〜Ｔｙ２で示すＭＯＳトランジスタで構成されるメモリセル間に１．０Ｖの電位差を発生させる。なお、時刻ｔ３においては、ビット線Ｂ０，Ｂ１には０Ｖの電位を印加している状態である。
【００６９】
以下、同様にして、先に消去を行うメモリセルに接続されたビット線に０Ｖの電位を印加した時刻から約１ｎｓ経過後に次に消去を行うメモリセルに接続されたビット線に０Ｖの電位を印加することによって、ワード線Ｗ０〜Ｗｙに接続されたメモリ素子をＡ００〜Ａｙ０，Ａ０１〜Ａｙ１，・・・，Ａ０ｎ〜Ａｙｎの順で消去を行う。なお、各ビット線は、０Ｖの電位を印加した時刻から約２０ｎｓ経過後に電位を１Ｖに戻して、各メモリセルの消去を完了する。
【００７０】
上記の様にして、ワード線Ｗ０〜Ｗｙに接続されたメモリ素子の消去を行った後に、ワード線Ｗ（ｙ＋１）〜Ｗ（２ｙ）に接続されたメモリ素子Ａ（ｙ＋１）０〜Ａ（２ｙ）０の消去を行うために、ワード線Ｗ０〜Ｗｙの電位を０Ｖとし、ワード線Ｗ（ｙ＋１）〜Ｗ（２ｙ）の電位を１．８Ｖとして、上記したワード線Ｗ０〜Ｗｙに接続されたメモリ素子の消去と同様のシーケンスを行うことによって、ワード線Ｗ（ｙ＋１）〜Ｗ（２ｙ）に接続されたメモリ素子Ａ（ｙ＋１）０〜Ａ（２ｙ）０，Ａ（ｙ＋１）１〜Ａ（２ｙ）１，・・・，Ａ（ｙ＋１）ｎ〜Ａ（２ｙ）ｎの順で消去を行う。以後、同様のシーケンスによって残りのワード線に接続されたメモリ素子についても消去を行うことによって、全てのメモリ素子の消去を行うことができる。
【００７１】
なお、上記では、メモリアレイを列状の領域に分割して順次消去を行う場合（上記［１］の場合）及びメモリアレイを行状の領域に分割して順次消去を行う場合（上記［２］の場合）について説明を行ったが、消去を行う方法としては、これらに限定されることは無く、例えば、メモリアレイをマトリクス状の領域に分割して順次消去を行っても良い。
【００７２】
上記した本発明を適用した記憶装置では、先に消去を行うメモリセルに消去電圧を印加しつつ、次に消去を行うメモリセルに消去電圧を印加する方式を採用することによって、即ち、メモリアレイに重畳的に消去電圧を印加する方式を採用することによって、高速にメモリアレイの消去を行うことができる。
【００７３】
また、本発明を適用した記憶装置に使用されるメモリセルは高抵抗状態が数ＭΩ程度と非常に高い抵抗値をとることが特徴として挙げられることから、消去が完了したメモリセルについては高抵抗状態であり、消去電圧を印加したとしても流れる電流は極めて微量であるために電圧降下がほとんど生じない。
つまり、消去が完了したメモリセルに消去電圧を印加しつつ、未消去のメモリセルに消去電圧を印加しても、即ち、先に消去を行うメモリセルの消去完了後に、先に消去を行うメモリセルに消去電圧を印加しつつ後に消去を行うメモリセルに消去電圧を印加したとしても消費電力を抑制することが可能である。
【００７４】
なお、同時に複数のメモリセルの消去を行う場合（例えば、上記（１−２）や（２−２）の場合）には、複数の未消去のメモリセルに電流が流れることとなるために、メモリセルに流れる総電流量がチップの電流供給能力を超えない様に留意する必要がある。メモリセルに流れる総電流量がチップの電流供給能力を超えた場合には、メモリセルに所望の消去電圧を印加することができなくなり、消去不良が生じると考えられるからである。
【００７５】
また、上記した様に、メモリセルの中には１ｎｓ程度では消去が行われないものも存在するが、その数は極めて少ないと考えられ、大多数のメモリセルは１ｎｓ程度で消去が行われ、消去電圧が印加されてから１ｎｓ経過後には先に消去を行うメモリセルではほとんど電圧降下が生じないと考えられる。そのために、先に消去を行うメモリセルへの消去電圧の印加時から１ｎｓ程度経過後に、次に消去を行うメモリセルに消去電圧を印加することで充分に消費電力を抑制することができる。なお、図７中符合Ｐはメモリアレイが消費する電力量を示している。
【図面の簡単な説明】
【００７６】
【図１】本発明を適用した記憶装置の一例に使用するメモリ素子の電流−電圧変化を示すグラフである。
【図２】本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。
【図３】本発明を適用した記憶装置の一例を説明するための回路図（１）である。
【図４】本発明を適用した記憶装置の一例を説明するための回路図（２）である。
【図５】本発明を適用した記憶装置の一例を説明するための回路図（３）である。
【図６】本発明を適用した記憶装置の一例を説明するための回路図（４）である。
【図７】メモリセルに印加する電圧のタイミングを説明するための模式図である。
【図８】従来方式の消去のシーケンスを説明するための回路図であり。
【図９】従来方式の消去の際にメモリセルに印加する電圧のタイミングを説明するための模式図である。
【符号の説明】
【００７７】
Ｃ    メモリセル
Ａ    メモリ素子
Ｔ    ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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