(57)【要約】【課題】  カレントミラ回路の入力トランジスタにおいて、アーリー効果の影響により発生した電流が、カレントミラ回路の出力電流に現れることを防止すること。【解決手段】  ドライバ回路２１と同一接続・同一構成を有し、当該ドライバ回路２１と並列接続されるアーリー電圧検出部２２を備え、当該アーリー電圧検出部２２の入力トランジスタＱ９に流れる電流を検出する。そして、アーリー電圧検出部２２の出力電流（電流ＩＱ１１）を、ドライバ回路２１の入力電流（電流ＩＱ５）に加算する。これにより、カレントミラ回路２５の入力電流（電流ＩＱ７）において、アーリー電圧の影響による電流αをキャンセルすることができる。またこれにより、カレントミラ回路２５の入力トランジスタＱ５で発生した、アーリー電圧の影響による電流αが、カレントミラ回路２５の出力電流（電流ＩＱ８）に現れることを防止することができる。【選択図】  図１
2006238165.tif 000002
【特許請求の範囲】
【請求項１】
カレントミラ回路と、
前記カレントミラ回路に対して入力電流を供給する第１入力トランジスタと、
前記カレントミラ回路に対してキャンセル電流を供給する補助カレントミラ回路と、
前記補助カレントミラ回路に対して前記キャンセル電流を供給する第２入力トランジスタと
を備えることを特徴とするアーリー効果キャンセル回路。
【請求項２】
前記カレントミラ回路を介して前記第１入力トランジスタの電流径路端子間に印加される電圧は、前記補助カレントミラ回路を介して前記第２入力トランジスタの電流径路端子間に印加される電圧と同等であることを特徴とする請求項１に記載のアーリー効果キャンセル回路。
【請求項３】
前記第１入力トランジスタの一方の電流径路端子は、前記カレントミラ回路においてダイオード接続されてなるトランジスタの制御端子に接続され、
前記第２入力トランジスタの一方の電流径路端子は、前記補助カレントミラ回路においてダイオード接続されてなるトランジスタの制御端子に接続されることを特徴とする請求項１に記載のアーリー効果キャンセル回路。
【請求項４】
前記カレントミラ回路および前記第１入力トランジスタと、前記補助カレントミラ回路および前記第２入力トランジスタとは、各々、端子間の接続関係が同一に構成されてなることを特徴とする請求項１に記載のアーリー効果キャンセル回路。
【請求項５】
前記入力電流は差動入力電流であり、前記カレントミラ回路において、前記差動入力電流における差電流が演算されて出力されることを特徴とする請求項１に記載のアーリー効果キャンセル回路。
【請求項６】
前記キャンセル電流は、前記差動入力電流の何れか一方に基づいて生成される電流であることを特徴とする請求項５に記載のアーリー効果キャンセル回路。
【請求項７】
差動増幅器を備え、
前記差動入力電流は、前記差動増幅器から出力されることを特徴とする請求項５に記載のアーリー効果キャンセル回路。
【請求項８】
能動負荷素子としてダイオード接続されたトランジスタを少なくとも１つ備え、差動出力端子を有する差動増幅器であって、
能動負荷素子としてカレントミラ回路を備えて構成される補助差動増幅器を少なくとも１つ備え、
前記補助差動増幅器における一対の入力端子が、差動入力端子の各々に接続されると共に、前記補助差動増幅器の出力端子が、前記差動出力端子の少なくとも何れか一方に接続されてなることを特徴とする差動増幅器。
【請求項９】
前記補助差動増幅器を２組備え、
各々の前記補助差動増幅器の出力端子は、前記差動出力端子の各々に接続されてなることを特徴とする請求項８に記載の差動増幅器。  
【請求項１０】
アーリー電圧の影響により生じる電流を含んだ入力電流を、カレントミラ回路に対して供給するステップと、
アーリー電圧の影響により生じる電流を含んだキャンセル電流を、前記カレントミラ回路に対して供給するステップと、
前記入力電流から前記キャンセル電流を減じて得られる電流を前記カレントミラ回路に入力するステップと
を備えることを特徴とするアーリー効果キャンセル方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アーリー効果キャンセル回路およびアーリー効果キャンセル方法に関し、特に、アーリー効果の影響により発生した電流が、カレントミラ回路の出力電流に現れることを防止することを可能とする回路および方法に関するものである。
【背景技術】
【０００２】
カレントミラ回路に入力される入力電流に、アーリー効果の影響による電流変動成分が含まれている場合には、カレントミラ回路の出力電流において、その影響がそのまま出力される。ここで、当該カレントミラ回路を、リニアレギュレータ方式のＤＣ−ＤＣコンバータに用いた場合を例として説明する。
【０００３】
ノートパソコン等の携帯型電子機器に於いては、装置用の電源として電池が搭載されているが、一般的には電池の電圧は放電が進むにつれて電圧が低下していくため、電子機器内部で使用する電圧を一定に保つためにＤＣ−ＤＣコンバータにより電池出力電圧の安定化を図っている。そして出力電流容量が小さい場合は、ＤＣ−ＤＣコンバータの物理サイズやチョクコイルのコスト等の関係から、リニアレギュレータが使われる例が多い。小容量のリニアレギュレータは１チップ半導体で構成されており、物理サイズも小さくコスト的にも安価である。また入出力電圧比が小さい場合には、リニアレギュレータの効率は、十分に実用的な値とされる。またスイッチング・ノイズを嫌う音源回路等では、リニアレギュレータが使用される。
【０００４】
尚、本出願に際し行った先行技術調査において抽出された刊行物等、出願人において本出願前に発表した論文等、および出願人において本出願に先立ち出願した先行特許出願等には、本出願において特許を受けようとする発明に関連する情報は見出されていない。よって、本出願において記載すべき先行技術文献情報はない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
カレントミラ回路に入力される入力電流に、アーリー効果の影響による電流変動成分が含まれている場合には、カレントミラ回路の出力電流に、電流変動成分がそのまま現れるため問題である。特に、カレントミラ回路を、音源回路用のリニアレギュレータに用いる場合等においては、リップルノイズがリニアレギュレータの出力電圧に現れると音質劣化を招くため問題である。ここでリニアレギュレータからリップルノイズが出力されないようにするためには、コイル（または抵抗）とキャパシタとからなるフィルタ等を出力段に備え、リップルノイズを強制的に抑えることが考えられる。しかし、このようなフィルタはキャパシタ等を備え、実装面積が大きい。よってチップサイズの増大を招くため問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、カレントミラ回路の入力トランジスタにおいて、アーリー効果の影響により発生した電流が、カレントミラ回路の出力電流に現れることを防止することが可能なアーリー効果キャンセル回路およびアーリー効果キャンセル方法を提供することを目的とする。また、入力電圧におけるリップルノイズが、出力電圧に現れることを防止することが可能なＤＣ−ＤＣコンバータの制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明に係る第１の思想におけるアーリー効果キャンセル回路は、カレントミラ回路と、カレントミラ回路に対して入力電流を供給する第１入力トランジスタと、カレントミラ回路に対してキャンセル電流を供給する補助カレントミラ回路と、補助カレントミラ回路に対してキャンセル電流を供給する第２入力トランジスタとを備えることを特徴とする。
【０００８】
アーリー効果キャンセル回路は、カレントミラ回路を備える。第１入力トランジスタは、カレントミラ回路に対して入力電流を供給する。補助カレントミラ回路は、カレントミラ回路に対してキャンセル電流を供給する。第２入力トランジスタは、補助カレントミラ回路に対してキャンセル電流を供給する。
【０００９】
カレントミラ回路の電源電圧等にリップル電圧が発生すると、第１入力トランジスタには、アーリー電圧の影響により流れる電流が発生する。よって入力電流は、アーリー電圧の影響により生じる電流を含む。また第２入力トランジスタにも、アーリー電圧の影響により流れる電流が発生する。また第２入力トランジスタから供給される電流は、キャンセル電流として、補助カレントミラ回路３から出力される。よってキャンセル電流は、アーリー電圧の影響により生じる電流を含む。
【００１０】
補助カレントミラ回路３から供給されるキャンセル電流は、カレントミラ回路の入力電流に加算される。よって、カレントミラ回路に入力される電流は、入力電流から、キャンセル電流を減じた値とされる。この減算時において、アーリー電圧の影響により生じる電流がキャンセルされる。
【００１１】
これにより、カレントミラ回路の第１入力トランジスタで発生した、アーリー電圧の影響による電流が、カレントミラ回路の出力に現れることを防止することができる。そして、アーリー効果の影響によるリップルノイズが、カレントミラ回路の出力電流へリークすることを防止することができる。
【００１２】
また本発明に係る第１の思想におけるアーリー効果キャンセル方法は、アーリー電圧の影響により生じる電流を含んだ入力電流を、カレントミラ回路に対して供給するステップと、アーリー電圧の影響により生じる電流を含んだキャンセル電流を、カレントミラ回路に対して供給するステップと、入力電流からキャンセル電流を減じて得られる電流をカレントミラ回路に入力するステップとを備えることを特徴とする。
【００１３】
カレントミラ回路の入力電流には、アーリー電圧の影響により生じる電流が含まれる。またキャンセル電流にも、アーリー電圧の影響により生じる電流が含まれる。カレントミラ回路に実際に入力される電流は、当該入力電流からキャンセル電流を減じて得られる。この減算時において、アーリー電圧の影響により生じる電流がキャンセルされる。
【００１４】
これにより、アーリー電圧の影響により生じた電流成分であって、入力電流に含まれる成分が、カレントミラ回路の出力に現れることを防止することができる。
【００１５】
また本発明に係る第２の思想における差動増幅器は、
能動負荷素子としてダイオード接続されたトランジスタを少なくとも１つ備え、差動出力端子を有する差動増幅器であって、能動負荷素子としてカレントミラ回路を備えて構成される補助差動増幅器を少なくとも１つ備え、補助差動増幅器における一対の入力端子が、差動入力端子の各々に接続されると共に、補助差動増幅器の出力端子が、差動出力端子の少なくとも何れか一方に接続されてなることを特徴とする。
【００１６】
差動増幅器は、ダイオード接続されたトランジスタを備え、また差動出力端子を有する。また差動増幅器は、カレントミラ回路を備えて構成される補助差動増幅器を少なくとも１つ備える。補助差動増幅器における一対の入力端子は、差動増幅器の差動入力端子の各々に接続される。また補助差動増幅器の出力端子は、差動増幅器の差動出力端子の少なくとも何れか一方に接続される。
【００１７】
差動増幅器の各出力電流には、アーリー電圧の影響により生じた電流成分が含まれる。また補助差動増幅器の各出力電流には、差動増幅器の各出力電流に対応した態様で、アーリー電圧の影響により生じた電流成分が含まれる。補助差動増幅器の出力端子が、差動出力端子の少なくとも何れか一方に接続されることで、補助差動増幅器の出力電流が、差動増幅器の出力電流に合流される。この合流時において、アーリー電圧の影響により生じる電流がキャンセルされる。これにより、アーリー電圧の影響により生じた電流成分が、差動増幅器の各出力に現れることを防止することができる。
【発明の効果】
【００１８】
本発明のアーリー効果キャンセル回路およびアーリー効果キャンセル方法によれば、カレントミラ回路の入力トランジスタにおいて、アーリー効果の影響により発生した電流が、カレントミラ回路の出力電流に現れることを防止することが可能となる。また本発明のＤＣ−ＤＣコンバータの制御回路によれば、入力電圧におけるリップルノイズが、ＤＣ−ＤＣコンバータの出力電圧に現れることを防止することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、アーリー効果キャンセル回路、差動増幅器、リニアレギュレータ、およびアーリー効果キャンセル方法について具体化した実施形態を、図１乃至図６に基づき図面を参照しつつ詳細に説明する。本発明の原理図を図１および図２に示す。
【００２０】
図１にアーリー効果キャンセル回路１を示す。アーリー効果キャンセル回路１は、カレントミラ回路２、補助カレントミラ回路３、入力トランジスタＰＱ１およびＰＱ２を備える。カレントミラ回路２と補助カレントミラ回路３とは、同一接続・同一構成を有する。また入力トランジスタＰＱ１とＰＱ２とは、同一接続・同一構成を有する。補助カレントミラ回路３の出力端子は、カレントミラ回路２の入力端子に接続される。よって、カレントミラ回路２に対して並列に、補助カレントミラ回路３が接続される。補助カレントミラ回路３の出力電流が、カレントミラ回路２の入力電流に加算される。カレントミラ回路２からは、出力電流Ｉｏが出力される。
【００２１】
入力トランジスタＰＱ１は、カレントミラ回路２のうちのダイオード構成部側に直列接続される。当該ダイオード構成部では、一定量の電圧降下が発生する。そしてカレントミラ回路２の電源である電源電圧Ｖｃｃにリップル電圧が発生すると、カレントミラ回路２のダイオード構成部での電圧降下量は一定であるため、入力トランジスタＰＱ１のドレイン端子には、リップル電圧が直接現れることになる。すると入力トランジスタＰＱ１に流れる電流ＩＡが、アーリー効果の影響により変動する。アーリー効果の影響により、入力トランジスタＰＱ１に流れる電流成分を電流αとすると、トランジスタＰＱ１に流れる電流は（ＩＡ＋α）と表せる。
【００２２】
また同様にして、入力トランジスタＰＱ２に流れる電流ＩＢが、アーリー効果の影響により変動する。ここでカレントミラ回路２と補助カレントミラ回路３とは、同等の回路構成とされている。また両カレントミラ回路には、共に同一の電源電圧Ｖｃｃが供給される。するとカレントミラ回路２を介して入力トランジスタＰＱ１の電流径路端子間に印加される電圧と、補助カレントミラ回路３を介して入力トランジスタＰＱ２の電流径路端子間に印加される電圧とは、同等とされる。このとき、入力トランジスタＰＱ１およびＰＱ２のドレイン端子に現れる、電源電圧Ｖｃｃのリップル電圧も同等となる。すると、アーリー効果の影響によって入力トランジスタＰＱ１およびＰＱ２に発生する電流の変動成分は、ほぼ同等であると近似できると考えられる。よって、アーリー効果の影響によって入力トランジスタＰＱ２に流れる電流は、αと表すことができ、入力トランジスタＰＱ２を流れる電流は、（ＩＢ＋α）と表せる。
【００２３】
作用を説明する。カレントミラ回路２と並列に、アーリー電圧検出用の回路である補助カレントミラ回路３が備えられている。そして補助カレントミラ回路３の出力電流（ＩＢ＋α）が、カレントミラ回路２の入力電流に加算される。よって、カレントミラ回路２に入力される電流は、トランジスタＰＱ１に流れる電流から、補助カレントミラ回路３の出力電流を減じた値である、（ＩＡ−ＩＢ）とされる。すると、カレントミラ回路２への入力電流から、アーリー電圧によって発生する電流αがキャンセルされることが分かる。そして、カレントミラ回路２からは出力電流Ｉｏ（＝ＩＡ−ＩＢ）が出力される。
【００２４】
これにより、カレントミラ回路２の入力トランジスタＰＱ１で発生した、アーリー電圧の影響による電流αが、出力電流Ｉｏに現れることを防止することができる。そして、アーリー効果の影響によるリップルノイズが、カレントミラ回路２の出力電流へリークすることを防止することができる。
【００２５】
なお、出力電流Ｉｏの電流値は、入力トランジスタＰＱ１の電流（電流ＩＡ）と、入力トランジスタＰＱ２（電流ＩＢ）との差分値とされる。よって、所定電流値の出力電流Ｉｏを得るためには、電流ＩＡと電流ＩＢとの差分値が当該所定電流値となるように、電流ＩＡと電流ＩＢとの値を適宜設定すればよい。また、電流ＩＡと電流ＩＢとの値は異なっていることが好ましい。
【００２６】
また、図２にアーリー効果キャンセル回路１ａを示す。アーリー効果キャンセル回路１ａは、図１のアーリー効果キャンセル回路１に対して、トランジスタの極性および電源電圧Ｖｃｃ―接地電圧の接続を入れ替えた構成である。アーリー効果キャンセル回路１ａは、カレントミラ回路２ａ、補助カレントミラ回路３ａ、入力トランジスタＰＱ１ａおよびＰＱ２ａを備える。その他の構成については、アーリー効果キャンセル回路１（図１）と同様なため、ここでは説明を省略する。
【００２７】
アーリー電圧の影響により、入力トランジスタＰＱ１ａに流れる電流を電流βとすると、トランジスタＰＱ１ａに流れる電流は（ＩＡ＋β）と表せる。また前述の通り、アーリー効果の影響によって入力トランジスタＰＱ２ａに流れる電流もβと表すことができる。よって入力トランジスタＰＱ２を流れる電流は、（ＩＢ＋β）と表せる。そして補助カレントミラ回路３ａの出力電流（ＩＢ＋β）が、カレントミラ回路２ａの入力電流から減じられる。よって、カレントミラ回路２ａに入力される電流は、トランジスタＰＱ１ａに流れる電流から、補助カレントミラ回路３ａの出力電流を減じた値である、（ＩＡ−ＩＢ）とされる。すると、カレントミラ回路２への入力電流から、アーリー電圧によって発生する電流αがキャンセルされることが分かる。そして、カレントミラ回路２ａからは出力電流Ｉｏ（＝ＩＡ−ＩＢ）が出力される。
【００２８】
これにより、カレントミラ回路２ａの入力トランジスタＰＱ１ａで発生した、アーリー電圧の影響による電流βが、出力電流Ｉｏに現れることを防止することができる。そして、アーリー効果の影響によるリップルノイズが、カレントミラ回路２ａの出力電流へリークすることを防止することができる。
【００２９】
本発明の第１および第２実施形態を、図３乃至図５を用いて説明する。第１および第２実施形態では、本発明に係るアーリー効果キャンセル回路を、リニアレギュレータに用いた場合を例にとって説明する。
【００３０】
まず第１実施形態において、ドライバ回路２１におけるアーリー電圧の影響のキャンセルについて、図３を用いて説明する。図３に示すリニアレギュレータ２０は、ドライバ回路２１、アーリー電圧検出部２２、誤差増幅器２３、メイントランジスタＦＥＴ１、キャパシタＣ１、抵抗素子Ｒ１およびＲ２を備える。リニアレギュレータ２０には入力電圧Ｖｉが入力され、出力電圧Ｖｏが出力される。メイントランジスタＦＥＴ１は、入力電圧Ｖｉをレギュレーションして出力電圧Ｖｏを出力するためのトランジスタである。メイントランジスタＦＥＴ１のソース電極には入力電圧Ｖｉが入力され、ドレイン電極からは出力電圧Ｖｏが出力される。またメイントランジスタＦＥＴ１の制御電極（ゲート）には、ドライバ回路２１の出力端子が接続される。またキャパシタＣ１は、出力電圧Ｖｏを平滑化するためのキャパシタである。
【００３１】
ドライバ回路２１は誤差増幅器２３の出力を受けてメイントランジスタＦＥＴ１を駆動する回路である。ドライバ回路２１は、メイントランジスタＦＥＴ１を駆動するためのカレントミラ回路２５を構成するトランジスタＱ７、Ｑ８を備える。また誤差増幅器２３からの差動出力信号が入力される入力トランジスタＱ５、Ｑ６を備える。ドライバ回路２１の入力トランジスタＱ５と、誤差増幅器２３の出力トランジスタＱ３とは、カレントミラ回路構成で接続される。そして入力トランジスタＱ５のサイズは、出力トランジスタＱ３に比して倍の大きさとされている。
【００３２】
アーリー電圧検出部２２は、アーリー電圧の影響によって発生する電流を検出する回路である。アーリー電圧検出部２２は、誤差増幅器２３からの出力を入力するトランジスタＱ９、補助カレントミラ回路２６を構成するトランジスタＱ１０、Ｑ１１を備える。ドライバ回路２１とアーリー電圧検出部２２とは、各々、端子間の接続関係が同一に構成されている。
【００３３】
誤差増幅器２３は反転入力と非反転入力を持つ電圧増幅器である。誤差増幅器２３は定電流源ＣＧ、抵抗素子Ｒ３、Ｒ４、差動入力用の入力トランジスタＱ１、Ｑ２、出力用の出力トランジスタＱ３、Ｑ４を備える。誤差増幅器２３の反転入力には、基準電圧ｅ１が入力される。基準電圧ｅ１は、リニアレギュレータ２０の出力電圧Ｖｏを制御するための基準電圧である。また誤差増幅器２３の非反転入力には、リニアレギュレータの出力電圧Ｖｏの抵抗素子Ｒ１、Ｒ２による分圧電圧が入力される。抵抗素子Ｒ１およびＲ２の抵抗値は、出力電圧Ｖｏが予め設定された所定電圧とされているときに、分圧電圧が基準電圧ｅ１と一致するように、設定されている。
【００３４】
リニアレギュレータ２０の動作を説明する。誤差増幅器２３の反転入力である入力トランジスタＱ１には、基準電圧ｅ１が入力される。このときトランジスタＱ１に流れる電流ＩＱ１の電流値を（ｉ１）とする。入力トランジスタＱ１に直列に接続されるトランジスタＱ３はダイオード構成であるので、トランジスタＱ３に流れる電流ＩＱ３の電流値も（ｉ１）である。
【００３５】
又、誤差増幅器２３の非反転入力であるトランジスタＱ２には、出力電圧Ｖｏを抵抗素子Ｒ１とＲ２で分圧した電圧が入力される。このときトランジスタＱ２に流れる電流ＩＱ２の電流値を（ｉ２）とする。またトランジスタＱ４がトランジスタＱ２に直列接続されるため、トランジスタＱ４に流れる電流ＩＱ４も電流値（ｉ２）とされる。なお、入力トランジスタＱ１およびＱ２に流れる電流と、定電流源ＣＧにより供給される電流（ｉ０）との間で、下式が成立する。
ｉ０＝ｉ１＋ｉ２  ・・・（式１）
【００３６】
誤差増幅器２３の出力トランジスタＱ３と、ドライバ回路２１の入力トランジスタＱ５とはカレントミラ回路構成で接続されている。また入力トランジスタＱ５のサイズは、出力トランジスタＱ３の倍の大きさとされることで、電流供給能力が倍とされている。よって入力トランジスタＱ５に流れる電流ＩＱ５は、トランジスタＱ３に流れる電流ＩＱ３の倍の電流値である（２（ｉ１））とされる。
【００３７】
ここで、入力トランジスタＱ５のドレイン端子は、トランジスタＱ７に直列接続されている。またトランジスタＱ７はダイオード構成であるため、電圧降下量は一定量とされる。すると入力トランジスタＱ５のドレイン端子には、入力電圧Ｖｉのリップル電圧が直接現れることになる。このリップル電圧によって、入力トランジスタＱ５はアーリー効果の影響を受ける。ここで、アーリー効果の影響により入力トランジスタＱ５に流れる電流を、電流αとする。すると、入力トランジスタＱ５を流れる電流ＩＱ５の値は、当該電流αを加算した（２（ｉ１）＋α）と表すことができる。
【００３８】
同様に、誤差増幅器２３の出力トランジスタＱ４と、アーリー電圧検出部２２の入力トランジスタＱ９とはカレントミラ回路構成で接続されている。また、入力トランジスタＱ９のサイズは、出力トランジスタＱ４と同等のサイズとされている。よって、入力トランジスタＱ９に流れる電流ＩＱ９は、電流値（ｉ２）とされる。
【００３９】
ここで、入力トランジスタＱ９のドレイン端子は、トランジスタＱ１０に直列接続されている。またトランジスタＱ１０はダイオード構成であるため、電圧降下量は一定量とされる。すると入力トランジスタＱ９のドレイン端子には、入力電圧Ｖｉのリップル電圧が直接現れ、このリップル電圧によって、入力トランジスタＱ９はアーリー効果の影響を受ける。
【００４０】
入力トランジスタＱ９において、アーリー効果の影響によって発生する電流について説明する。カレントミラ回路２５のトランジスタＱ７と、補助カレントミラ回路２６のトランジスタＱ１０とは、同等のトランジスタサイズとされ、同一のダイオード構成とされている。また両カレントミラ回路には、共に同一の入力電圧Ｖｉが供給される。するとトランジスタＱ７を介して入力トランジスタＱ５の電流径路端子間に印加される電圧と、トランジスタＱ１０を介して入力トランジスタＱ９の電流径路端子間に印加される電圧とは、同等とされる。このとき、入力トランジスタＱ９およびＱ５のドレイン端子に現れる、入力電圧Ｖｉのリップル電圧も同等となる。すると、アーリー効果の影響によって入力トランジスタＱ５に流れる電流と、アーリー効果の影響によって入力トランジスタＱ９に流れる電流とは、同等のリップル電圧に起因して発生することになる。よって両電流はほぼ同等の電流値であると近似できると考えられるため、アーリー効果の影響によって入力トランジスタＱ９に流れる電流は、αと表すことができる。すると入力トランジスタＱ９を流れる電流ＩＱ９の値は、（ｉ２＋α）と表せる。
【００４１】
トランジスタＱ１０に流れる電流ＩＱ１０の値は、トランジスタＱ１０が入力トランジスタＱ９に直列接続されるため、電流ＩＱ９と等しい電流値（ｉ２＋α）とされる。出力トランジスタＱ１１に流れる電流ＩＱ１１は、トランジスタＱ１０と出力トランジスタＱ１１とがカレントミラ回路を構成しているので、電流ＩＱ１０と等しい電流値（ｉ２＋α）とされる。ここで、電流ＩＱ１１をキャンセル電流と定義する。
【００４２】
出力トランジスタＱ１１は、ドライバ回路２１のトランジスタＱ７に並列接続されている。よってアーリー電圧検出部２２の出力電流である電流ＩＱ１１は、ドライバ回路２１の入力トランジスタＱ５に流入する。よって、カレントミラ回路２５に入力される電流ＩＱ７は、入力トランジスタＱ５に流れる電流から、出力トランジスタＱ１１に流れる電流を減じた値とされ、下式で求められる。
ＩＱ７＝（２（ｉ１）＋α）−（ｉ２＋α）
＝（２（ｉ１）−ｉ２）・・・（式２）
【００４３】
（式２）より、入力トランジスタＱ５の電流ＩＱ５に電流ＩＱ１１を加えることによって、カレントミラ回路２５の入力電流（電流ＩＱ７）において、電流αをキャンセルできることが分かる。カレントミラ回路２５から出力される電流ＩＱ８は、トランジスタＱ７とＱ８とがカレントミラ回路を構成しているため、電流ＩＱ７と等しい値である（２（ｉ１）−ｉ２）とされる。
【００４４】
ドライバ回路２１の出力電流Ｉｏについて説明する。ドライバ回路２１において、入力トランジスタＱ６とトランジスタＱ８とは直列接続されている。よって両トランジスタの接続点から出力される出力電流Ｉｏは、入力トランジスタＱ６に流れる電流ＩＱ６と、カレントミラ回路２５から出力される電流ＩＱ８との差となる。
【００４５】
ここで電流ＩＱ６を求める。入力トランジスタＱ６は出力トランジスタＱ４とカレントミラ回路構成で接続されている。また両トランジスタのサイズは同等とされる。よってトランジスタＱ６を流れる電流ＩＱ６は、出力トランジスタＱ４と同じ電流値（ｉ２）とされる。なお、入力トランジスタＱ６に直列接続されるトランジスタＱ８は、トランジスタＱ７によるカレントミラ構成のため定電流回路となっている。よって、入力トランジスタＱ６はアーリー効果の影響を受けない。
【００４６】
よって出力電流Ｉｏは、下式で求められる。
出力電流Ｉｏ＝ＩＱ８−ＩＱ６＝（２（ｉ１）−ｉ２）−（ｉ２）
＝２（ｉ１−ｉ２）  ・・・（式３）
（式３）より、誤差増幅器２３における差動入力電流ｉ１、ｉ２の差電流が演算されて、出力電流Ｉｏとして出力されることが分かる。
【００４７】
出力電流Ｉｏは、メイントランジスタＦＥＴ１を駆動する電流となる。すなわち、出力電圧Ｖｏが低下すると抵抗素子Ｒ１とＲ２による分圧電圧も下がり、誤差増幅器２３の非反転入力トランジスタＱ２の入力電圧が下がる。すると入力トランジスタＱ２に流れる電流ｉ２が増加し、入力トランジスタＱ１に流れる電流ｉ１が減少する。このとき（式３）より、出力電流Ｉｏは減少するため、メイントランジスタＦＥＴ１のゲート電圧が下がる。ゲート電圧が下がると、メイントランジスタＦＥＴ１のオン抵抗が減少するので、出力電圧Ｖｏが上がる。従って、出力電圧Ｖｏが所定値にレギュレートされる。
【００４８】
一方、出力電圧Ｖｏが上昇すると、抵抗素子Ｒ１とＲ２による分圧電圧も上がり、誤差増幅器２３の非反転入力トランジスタＱ２の入力電圧が上がる。すると入力トランジスタＱ２に流れる電流ｉ２が減少し、入力トランジスタＱ１に流れる電流ｉ１が増加する。このとき（式３）より出力電流Ｉｏは増加するため、メイントランジスタＦＥＴ１のゲート電圧が上がり、メイントランジスタＦＥＴ１のオン抵抗が増加するので、出力電圧Ｖｏが下がる。従って、出力電圧Ｖｏが所定値にレギュレートされる。
【００４９】
以上詳細に説明したとおり、第１実施形態に係るリニアレギュレータ２０におけるアーリー効果キャンセル回路は、ドライバ回路２１と同一接続・同一構成を有し、当該ドライバ回路２１と並列接続されるアーリー電圧検出部２２を備え、当該アーリー電圧検出部２２の入力トランジスタＱ９に流れる電流を検出する。これにより、アーリー電圧の影響によってドライバ回路２１の入力トランジスタＱ５に発生する電流αを検出することができる。
【００５０】
そして、アーリー電圧検出部２２から出力されるキャンセル電流（電流ＩＱ１１）を、ドライバ回路２１の入力電流（電流ＩＱ５）に加算する。これにより、カレントミラ回路２５の入力電流（電流ＩＱ７）において、アーリー電圧の影響による電流αをキャンセルすることができる。よってカレントミラ回路２５の入出力電流が、アーリー電圧に影響されて変動することを防止できる。これにより、カレントミラ回路２５の入力トランジスタＱ５で発生した、アーリー電圧の影響による電流αが、カレントミラ回路２５の出力電流（電流ＩＱ８）に現れることを防止することができる。そして入力電圧Ｖｉにおけるリップルノイズが、リニアレギュレータ２０の出力電圧に現れることを防止することができる。
【００５１】
言い換えると、ドライバ回路２１と同一構成のアーリー電圧検出部２２を備えることで、ドライバ回路２１に発生するリップル電流と同等のリップル電流をアーリー電圧検出部２２に発生させている。そして、リップル電流を含んだアーリー電圧検出部２２の出力電流を、ドライバ回路２１の入力電流に加えることで、当該入力電流におけるリップル電流を相殺している。
【００５２】
また当該ドライバ回路２１およびアーリー電圧検出部２２を用いたリニアレギュレータ２０によれば、メイントランジスタＦＥＴ１を制御する出力電流Ｉｏに、カレントミラ回路２５の入力トランジスタＱ５で発生した電流αが現れることを防止できる。よってより入力電圧Ｖｉのリップルノイズに強いリニアレギュレータ２０を構成することが可能となる。また、より高精度に出力電圧Ｖｏの制御を行うことが可能とされる。
【００５３】
また本実施形態では、カレントミラ回路２５の入力電流（電流ＩＱ５）から、アーリー電圧の影響による電流αを含んだキャンセル電流（電流ＩＱ１１）を減じている。ここで、キャンセル電流には、誤差増幅器２３における差動入力電流（ｉ２）を用いることが好ましい。そして入力電流（電流ＩＱ５）とキャンセル電流（電流ＩＱ９）と差動入力電流（電流ＩＱ６）との比率を、２：１：１にすることが好ましい。カレントミラ回路２５の入力電流（電流ＩＱ７）において、１回目の差動入力電流（電流ＩＱ１１＝ｉ２）が引かれる。また出力電流Ｉｏにおいて、２回目の差動入力電流（電流ＩＱ６＝ｉ２）が引かれる。すると、差動入力電流（ｉ２）が、他方の差動入力電流（ｉ１）から、２回減じられることになる。よって、電流ＩＱ５の値が、入力電流（ｉ１）の２倍の電流値になるように、トランジスタＱ５のサイズをトランジスタＱ３の２倍の値に設定する。これにより、出力電流Ｉｏに差電流の演算結果（２（ｉ１−ｉ２））を出力させることが可能となる。
【００５４】
本発明の第２実施形態を図４および図５を用いて説明する。第２実施形態では、誤差増幅器２３におけるアーリー電圧の影響をキャンセルすることについて説明する。まず第１実施形態と同一構成のリニアレギュレータ２０を用いる場合に、誤差増幅器２３において発生するアーリー電圧に起因する電流が、出力電圧Ｖｏに与える影響について、図４を用いて説明する。
【００５５】
誤差増幅器２３の反転入力である入力トランジスタＱ１には、基準電圧ｅ１が入力される。入力トランジスタＱ１のドレイン端子は、ダイオード構成のトランジスタＱ３に直列接続されている。よって、入力トランジスタＱ１はアーリー効果の影響を受ける。ここで、アーリー効果の影響により入力トランジスタＱ５に流れる電流を、電流βとする。また基準電圧ｅ１によって流れる電流をｉ１とする。すると、入力トランジスタＱ１を流れる電流ＩＱ１の値は、（ｉ１＋β）と表すことができる。
【００５６】
入力トランジスタＱ２に流れる電流について説明する。トランジスタＱ３と、トランジスタＱ４とは、同等のトランジスタサイズとされ、同一のダイオード構成とされている。するとトランジスタＱ３を介して入力トランジスタＱ１の電流径路端子間に印加される電圧と、トランジスタＱ４を介して入力トランジスタＱ２の電流径路端子間に印加される電圧とは、同等とされる。よって、入力トランジスタＱ１およびＱ２のドレイン端子に現れる、入力電圧Ｖｉのリップル電圧も同等となる。すなわち、アーリー効果の影響によって入力トランジスタＱ１に流れる電流と、アーリー効果の影響によって入力トランジスタＱ２に流れる電流とは、同等のリップル電圧に起因して流れる。よって両電流はほぼ同等の電流値であると近似できると考えられるため、アーリー効果の影響により入力トランジスタＱ２に流れる電流を、電流βと表すことができる。すると入力トランジスタＱ２を流れる電流ＩＱ２の値は、（ｉ２＋β）と表すことができる。
【００５７】
トランジスタＱ１に直列に接続されるトランジスタＱ３はダイオード構成であるので、トランジスタＱ３に流れる電流もｉ１＋βである。誤差増幅器２３の出力トランジスタＱ３と、ドライバ回路２１の入力トランジスタＱ５とはカレントミラ回路構成で接続される。そして、入力トランジスタＱ５のサイズが出力トランジスタＱ３の倍の大きさであるため、トランジスタＱ５にはトランジスタＱ３の倍の電流である２（ｉ１＋β）が流れる。また、入力トランジスタＱ５に直列接続されるトランジスタＱ７はダイオード構成であることにより、入力トランジスタＱ５には、アーリー電圧の影響による電流αが流れる。よって入力トランジスタＱ５に流れる電流ＩＱ５は、（２（ｉ１＋β）＋α）と表すことができる。すなわち、誤差増幅器２３で発生した電流βがそのまま増幅された上で、カレントミラ回路２５の入力電流である電流ＩＱ５に現れてしまうことが分かる。
【００５８】
誤差増幅器２３の出力トランジスタＱ４と、ドライバ回路２１の入力トランジスタＱ６とは、カレントミラ回路構成で接続される。ここでトランジスタＱ６に直列接続されるトランジスタＱ８は、トランジスタＱ７によるカレントミラ構成のため定電流回路である。よってトランジスタＱ６はアーリー電圧の影響を受けない。すると入力トランジスタＱ６の電流ＩＱ６は、トランジスタＱ２、Ｑ４を流れる電流値と同等である（ｉ２＋β）となる。
【００５９】
同様に、誤差増幅器２３の出力トランジスタＱ４とアーリー電圧検出回路の入力トランジスタＱ９とはカレントミラ回路構成で接続され、トランジスタＱ９に直列接続されるトランジスタＱ１０はダイオード構成である。よって、トランジスタＱ９に流れる電流ＩＱ９は、トランジスタＱ４と同等の電流値ｉ２＋βと、アーリー電圧の影響による電流αとの合計電流である（（ｉ２＋β）＋α）と表される。トランジスタＱ１０は、入力トランジスタＱ９に直列接続されるため、トランジスタＱ１０に流れる電流ＩＱ１０は電流ＩＱ９と同等である。出力トランジスタＱ１１とＱ１０とはカレントミラ回路を構成しているので、トランジスタＱ１１に流れる電流ＩＱ１１は、電流ＩＱ９と同等とされる。よって電流ＩＱ１１は（（ｉ２＋β）＋α）と表される。
【００６０】
アーリー電圧検出部２２の出力トランジスタＱ１１は、ドライバ回路２１のトランジスタＱ７に並列接続される。そしてアーリー電圧検出部２２の出力電流である電流ＩＱ１１は、ドライバ回路２１の入力電流に加算される。よって、カレントミラ回路２５に入力される電流ＩＱ７の値は、電流ＩＱ５（電流値（２（ｉ１＋β）＋α））から、電流ＩＱ１１（電流値（ｉ２＋β）＋α）を減じた電流値（２ｉ１−ｉ２＋β）となる。
【００６１】
トランジスタＱ７とトランジスタＱ８とはカレントミラ回路を構成するので、トランジスタＱ８に流れる電流ＩＱ８は（２ｉ１−ｉ２＋β）となる。トランジスタＱ６とトランジスタＱ８とは直列接続されるため、出力電流Ｉｏの電流値は、電流ＩＱ８と電流ＩＱ６との差分となり、下式で表される。
出力電流Ｉｏ＝（２ｉ１−ｉ２＋β）−（ｉ２＋β）
＝  ２（ｉ１−ｉ２）  ・・・（式４）
【００６２】
（式４）より、誤差増幅器２３のアーリー電圧の影響により発生する電流βは、出力電流Ｉｏにおいてキャンセルされることが分かる。これは、アーリー電圧の影響により誤差増幅器２３に発生する電流βは、トランジスタＱ１乃至Ｑ１１迄の全てのトランジスタに流れるため、ドライバ回路２１での差分演算時に相殺されるためである。しかし実際の回路では、電流βはトランジスタ間のバラツキ等の影響を受ける。よって、誤差増幅器２３から電流が出力される段階において、電流βの影響がキャンセルされていることが、正確な差電流をドライバ回路２１で演算するためにはより好ましい。そこで、誤差増幅器２３の各入力毎に、アーリー電圧を検出する回路を並列に設けることによって、誤差増幅器２３の出力電流において電流βをキャンセルする方法が有効となる。
【００６３】
第２実施形態に係るリニアレギュレータ２０ａを、図５を用いて説明する。誤差増幅器２３の基準電圧ｅ１が接続される反転入力側トランジスタＱ１及び、出力電圧Ｖｏの分圧電圧が入力される非反転入力側トランジスタＱ２の各々に、アーリー電圧の影響が現れる。よってリニアレギュレータ２０ａは、各々の入力毎に、並列に、第１補助誤差増幅器２４および第２補助誤差増幅器３４を備える構成を有する。これにより、アーリー電圧の影響が、誤差増幅器２３の出力電流に現れることを防止することができる方法である。
【００６４】
第１補助誤差増幅器２４および第２補助誤差増幅器３４は、誤差増幅器２３と同一の素子構成を有する、差動入力カレントミラ回路構成である。第１補助誤差増幅器２４は、誤差増幅器２３の反転入力側トランジスタＱ１に並列接続される。第２補助誤差増幅器３４は、誤差増幅器２３の非反転入力側トランジスタＱ２に並列接続される。
【００６５】
第１補助誤差増幅器２４は、基準電圧ｅ１が接続される反転入力側トランジスタＱ１２、出力電圧Ｖｏの分圧電圧が入力される非反転入力側トランジスタＱ１３を備える。また出力部である補助カレントミラ回路２７用のトランジスタＱ１４、Ｑ１５を備える。また、誤差増幅器２３の定電流源ＣＧと同じ電流を出力する定電流源ＣＧ２を備える。
【００６６】
第２補助誤差増幅器３４は、基準電圧ｅ１が接続される反転入力側トランジスタＱ１６、出力電圧Ｖｏの分圧電圧が入力される非反転入力側トランジスタＱ１７を備える。また出力部である補助カレントミラ回路用のトランジスタＱ１８、Ｑ１９を備える。また、誤差増幅器２３の定電流源ＣＧと同じ電流を出力する定電流源ＣＧ３を備える。
【００６７】
第１補助誤差増幅器２４の作用を説明する。第１補助誤差増幅器２４は、アーリー電圧の影響により、トランジスタＱ１において発生する電流βをキャンセルするための回路である。トランジスタＱ１３には、出力電圧Ｖｏを抵抗素子Ｒ１とＲ２で分圧した電圧が入力される。トランジスタＱ１３は、ダイオード構成のトランジスタＱ１５に直列接続されるため、トランジスタＱ１３にはアーリー電圧の影響による電流が発生する。ここで第１補助誤差増幅器２４と誤差増幅器２３とは、同一の素子構造を有するため、アーリー効果の影響によってトランジスタＱ１３とトランジスタＱ２とに発生する電流は、ほぼ同等の電流値であると近似できると考えられる。よってアーリー効果の影響によりトランジスタＱ１３に流れる電流を、電流βと表すことができる。するとトランジスタＱ１３を流れる電流ＩＱ１３の値は、（ｉ２＋β）となる。トランジスタＱ１３に直列に接続されるトランジスタＱ１５はダイオード構成であるので、トランジスタＱ１５に流れる電流も（ｉ２＋β）である。
【００６８】
第１補助誤差増幅器２４の反転入力であるトランジスタＱ１２には、基準電圧ｅ１が入力される。トランジスタＱ１２に直列接続されるトランジスタＱ１４は、トランジスタＱ１５との間でカレントミラ回路を構成するので定電流回路である。よってトランジスタＱ１２はアーリー電圧の影響を受けない。このときトランジスタＱ１２に流れる電流ＩＱ１２の電流値は、トランジスタＱ１と同等である（ｉ１）となる。
【００６９】
トランジスタＱ１２とトランジスタＱ１４とは直列接続されている。よって第１補助誤差増幅器２４の出力電流は、トランジスタＱ１２に流れる電流ｉ１とトランジスタＱ１４に流れる電流ｉ２＋βの差となり、下式で求められる。
ｉ１−（ｉ２＋β）  ＝  ｉ１−ｉ２−β  ・・・（式５）
【００７０】
誤差増幅器２３の入力トランジスタＱ１を流れる電流ＩＱ１の値は、前述のように（ｉ１＋β）と表される。出力トランジスタＱ３は、トランジスタＱ１に直列接続されると共に、第１補助誤差増幅器２４の出力トランジスタＱ１４に並列接続されている。よって、出力トランジスタＱ３に流れる電流ＩＱ３は、下式で表される。
ＩＱ３＝（ｉ１＋β）＋（ｉ１−ｉ２−β）  ＝  ２ｉ１−ｉ２・・・（式６）
式６より、電流ＩＱ３において、アーリー電圧の影響による電流βがキャンセルされることが分かる。
【００７１】
第２補助誤差増幅器３４の作用を説明する。第２補助誤差増幅器３４は、アーリー電圧の影響により、トランジスタＱ２において発生する電流βをキャンセルするための回路である。トランジスタＱ１６には、基準電圧ｅ１が入力される。トランジスタＱ１６は、ダイオード構成のトランジスタＱ１８に直列接続されるため、トランジスタＱ１６にはアーリー電圧の影響による電流が発生する。ここで第２補助誤差増幅器３４と誤差増幅器２３とは、同一の素子構造を有するため、アーリー効果の影響によってトランジスタＱ１６とトランジスタＱ１とに発生する電流は、ほぼ同等の電流値であると近似できると考えられる。よってアーリー効果の影響によりトランジスタＱ１６に流れる電流を、電流βと表すことができる。すると電流ＩＱ１６の値は、（ｉ１＋β）と表せる。トランジスタＱ１６に直列に接続されるトランジスタＱ１８はダイオード構成であるので、トランジスタＱ１８に流れる電流も（ｉ１＋β）である。
【００７２】
トランジスタＱ１７には、出力電圧Ｖｏを抵抗素子Ｒ１とＲ２で分圧した電圧が入力される。トランジスタＱ１７に直列接続されるトランジスタＱ１９は、トランジスタＱ１８との間でカレントミラ回路を構成するので定電流回路である。よってトランジスタＱ１７はアーリー電圧の影響を受けない。このときトランジスタＱ１７に流れる電流ＩＱ１７の電流値は、トランジスタＱ２と同等である（ｉ２）となる。
【００７３】
トランジスタＱ１９とトランジスタＱ１７とは直列接続されている。よって第２補助誤差増幅器３４の出力電流は、トランジスタＱ１７とトランジスタＱ１９と電流差となり、下式で求められる。
ｉ２−（ｉ１＋β）  ＝  ｉ２−ｉ１−β  ・・・（式７）
【００７４】
誤差増幅器２３の入力トランジスタＱ２を流れる電流ＩＱ２の値は、前述のように（ｉ２＋β）と表される。よって、出力トランジスタＱ４に流れる電流ＩＱ４は、下式で表される。
ＩＱ４＝（ｉ２＋β）＋（ｉ２−ｉ１−β）  ＝  ２ｉ２−ｉ１・・・（式８）
【００７５】
よって式６および式８により、誤差増幅器２３の出力電流である電流ＩＱ３、ＩＱ４において、電流βがキャンセルされていることが分かる。
【００７６】
ドライバ回路２１の出力電流Ｉｏについて説明する。なお詳細な動作は、第１実施形態に係るリニアレギュレータ２０と同様であるため、詳細な説明はここでは省略する。ドライバ回路２１の入力トランジスタＱ５を流れる電流ＩＱ５の値は、アーリー効果の影響による電流αを加算した（４（ｉ１）−２（ｉ２）＋α）と表すことができる。アーリー電圧検出部２２の入力トランジスタＱ９を流れる電流ＩＱ９の値は、（２（ｉ２）−ｉ１＋α）と表せる。出力トランジスタＱ１１を流れる電流ＩＱ１１の値は、（２（ｉ２）−ｉ１＋α）と表せる。カレントミラ回路２５に入力される電流ＩＱ７は、電流ＩＱ５から電流ＩＱ１１を減じた値である。よって電流ＩＱ７＝（５（ｉ１）−４（ｉ２））とされる。すると、電流ＩＱ７において、電流αがキャンセルされることが分かる。
【００７７】
電流ＩＱ８は、電流ＩＱ７と等しい値とされる。また電流ＩＱ６は、（２（ｉ２）−ｉ１）と表される。出力電流Ｉｏは、入力トランジスタＱ６に流れる電流ＩＱ６と、カレントミラ回路２５から出力される電流ＩＱ８との差となり、下式で表される。
出力電流Ｉｏ＝ＩＱ８−ＩＱ６＝（５（ｉ１）−４（ｉ２））−（２（ｉ２）−ｉ１）
＝６（ｉ１−ｉ２）  ・・・（式９）
（式９）より、誤差増幅器２３における差動入力電流ｉ１、ｉ２の差電流が演算されて、出力電流Ｉｏとして出力されることが分かる。
【００７８】
以上詳細に説明したとおり、第２実施形態に係るリニアレギュレータ２０ａにおける誤差増幅器２３は、誤差増幅器２３の各入力に並列にアーリー電圧検出回路（第１補助誤差増幅器２４、第２補助誤差増幅器３４）を設ける。そして第１補助誤差増幅器２４の出力電流を、誤差増幅器２３の入力電流（電流ＩＱ１）に加算する。また第２補助誤差増幅器３４の出力電流を、誤差増幅器２３の入力電流（電流ＩＱ２）に加算する。これにより、アーリー電圧の影響によって誤差増幅器２３に発生する電流βを、誤差増幅器２３の出力電流からキャンセルすることができる。よって、ドライバ回路２１の入出力電流が、電流βに影響されて変動することを防止できるため、リニアレギュレータ２０ａをより正確に動作させることが可能となる。
【００７９】
言い換えると、誤差増幅器２３の各入力に発生するリップル電流と同等のリップル電流を、誤差増幅器２３と同一素子構造を有する第１補助誤差増幅器２４および第２補助誤差増幅器３４にそれぞれ発生させている。そして、リップル電流を含んだ第１補助誤差増幅器２４および第２補助誤差増幅器３４の出力電流により、誤差増幅器２３におけるリップル電流を相殺している。
【００８０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、図３乃至図５において、カレントミラ回路や誤差増幅器にはＰＭＯＳトランジスタが用いられる形態を示したが、これに限られず、ＮＭＯＳトランジスタを用いてもよく、同様の効果が得られることは言うまでもない。例えばリニアレギュレータ２０（図３）に代えて、図６に示すリニアレギュレータ２０ｎのように構成してもよい。ドライバ回路２１ｎ（図６）は、トランジスタＱ５ｎ乃至Ｑ８ｎを備える。ドライバ回路２１ｎは、ドライバ回路２１（図３）に対して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替え、入力電圧Ｖｉと接地電圧との間の接続関係を逆転させた構成である。またアーリー電圧検出部２２ｎ、誤差増幅器２３ｎもそれぞれ同様の構成を有する。
【００８１】
また本実施形態では、入力トランジスタＱ５は、出力トランジスタＱ３に対して２倍のトランジスタサイズであるとしたが、これに限られない。入力電流（電流ＩＱ５）とキャンセル電流（電流ＩＱ９）と差動入力電流（電流ＩＱ６）との比率が、２：１：１の比率となるように、トランジスタＱ５、Ｑ９、Ｑ６の電流供給能力が設定されていればよい。
【００８２】
また第２実施形態（図５）では、誤差増幅器２３のアーリー電圧による影響を防止する方法に付いて説明した。ここで、本発明に係る誤差増幅器は、ＤＣ−ＤＣコンバータで使用する場合に限ったものではなく、一般の差動増幅器にも適用できることは言うまでも無い。
【００８３】
また第２実施形態では、誤差増幅器２３は、一つの反転入力と一つの非反転入力を持つ差動増幅器であるとして説明したが、この形態に限られない。反転入力や非反転入力が複数存在する場合でも、各入力毎にアーリー電圧を検出する回路（補助誤差増幅器）を並列に設ける形態とすればよい。これにより、誤差増幅器の出力において、アーリー電圧の影響が現れることを防止できることは言うまでも無い。
【００８４】
また本実施形態では、本発明に係る誤差増幅器の使用例として、リニアレギュレータ方式のＤＣ−ＤＣコンバータを用いて説明したが、これに限られない。スイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいても、基準電圧と出力電圧との差を増幅するために誤差増幅器が使用される。よってスイッチングレギュレータ方式のＤＣ−ＤＣコンバータに付いても、本発明を適用できることは言うまでも無い。
【００８５】
また本実施形態では、ＭＯＳトランジスタを用いて説明したが、バイポーラトランジスタを用いてもよく、同様の効果が得られることは言うまでもない。
【００８６】
また本実施形態では、カレントミラ回路は、２つのトランジスタで構成されるとしたが、この構成に限られず、各種の補償回路等を備えた構成であってもよい。
【００８７】
なお、入力トランジスタＱ５は第１入力トランジスタの一例、入力トランジスタＱ９は第２入力トランジスタの一例、入力トランジスタＱ６は第３入力トランジスタの一例、電流ＩＱ１１はキャンセル電流の一例、誤差増幅器２３は差動増幅器の一例、第１補助誤差増幅器２４および第２補助誤差増幅器３４は補助差動増幅器のそれぞれ一例である。
【００８８】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  カレントミラ回路と、
前記カレントミラ回路に対して入力電流を供給する第１入力トランジスタと、
前記カレントミラ回路に対してキャンセル電流を供給する補助カレントミラ回路と、
前記補助カレントミラ回路に対して前記キャンセル電流を供給する第２入力トランジスタと
を備えることを特徴とするアーリー効果キャンセル回路。
（付記２）  前記カレントミラ回路を介して前記第１入力トランジスタの電流径路端子間に印加される電圧は、前記補助カレントミラ回路を介して前記第２入力トランジスタの電流径路端子間に印加される電圧と同等であることを特徴とする付記１に記載のアーリー効果キャンセル回路。
（付記３）  前記第１入力トランジスタから供給される前記入力電流と、
前記第２入力トランジスタから供給される前記キャンセル電流とが異なる電流値であることを特徴とする付記１に記載のアーリー効果キャンセル回路。
（付記４）  前記キャンセル電流は、前記カレントミラ回路に供給される前記入力電流を減ずるように供給されることを特徴とする付記１に記載のアーリー効果キャンセル回路。
（付記５）  前記第１入力トランジスタの一方の電流径路端子は、前記カレントミラ回路においてダイオード接続されてなるトランジスタの制御端子に接続され、
前記第２入力トランジスタの一方の電流径路端子は、前記補助カレントミラ回路においてダイオード接続されてなるトランジスタの制御端子に接続されることを特徴とする付記１に記載のアーリー効果キャンセル回路。
（付記６）  前記カレントミラ回路および前記第１入力トランジスタと、前記補助カレントミラ回路および前記第２入力トランジスタとは、各々、端子間の接続関係が同一に構成されてなることを特徴とする付記１に記載のアーリー効果キャンセル回路。
（付記７）  前記入力電流は差動入力電流であり、前記カレントミラ回路において、前記差動入力電流における差電流が演算されて出力されることを特徴とする付記１に記載のアーリー効果キャンセル回路。
（付記８）  前記キャンセル電流は、前記差動入力電流の何れか一方に基づいて生成される電流であることを特徴とする付記７に記載のアーリー効果キャンセル回路。
（付記９）  前記カレントミラ回路においてダイオード接続がされていないトランジスタの制御端子に接続される第３入力トランジスタを備え、
前記差動入力電流の一方が前記第１入力トランジスタに入力され、前記差動入力電流の他方が前記第２入力トランジスタおよび前記第３入力トランジスタに入力されることを特徴とする付記７に記載のアーリー効果キャンセル回路。
（付記１０）  前記第２入力トランジスタから供給される前記キャンセル電流と、前記第３入力トランジスタから入力される前記差動入力電流とが等しくされ、
前記第２入力トランジスタおよび前記第３入力トランジスタの電流供給能力に比して、前記第１入力トランジスタの電流供給能力が２倍であることを特徴とする付記９に記載のアーリー効果キャンセル回路。
（付記１１）  差動増幅器を備え、
前記差動入力電流は、前記差動増幅器から出力されることを特徴とする付記７に記載のアーリー効果キャンセル回路。
（付記１２）  能動負荷素子としてダイオード接続されたトランジスタを少なくとも１つ備え、差動出力端子を有する差動増幅器であって、
能動負荷素子としてカレントミラ回路を備えて構成される補助差動増幅器を少なくとも１つ備え、
前記補助差動増幅器における一対の入力端子が、差動入力端子の各々に接続されると共に、前記補助差動増幅器の出力端子が、前記差動出力端子の少なくとも何れか一方に接続されてなることを特徴とする差動増幅器。
（付記１３）  前記補助差動増幅器を２組備え、
各々の前記補助差動増幅器の出力端子は、前記差動出力端子の各々に接続されてなることを特徴とする付記１２に記載の差動増幅器。
（付記１４）  付記１に記載のアーリー効果キャンセル回路を備え、
該アーリー効果キャンセル回路の出力電流に応じてメイントランジスタを制御することを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記１５）  付記１２に記載の差動増幅器を備え、
該差動増幅器の出力電流に応じてメイントランジスタを制御することを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記１６）  アーリー電圧の影響により生じる電流を含んだ入力電流を、カレントミラ回路に対して供給するステップと、
アーリー電圧の影響により生じる電流を含んだキャンセル電流を、前記カレントミラ回路に対して供給するステップと、
前記入力電流から前記キャンセル電流を減じて得られる電流を前記カレントミラ回路に入力するステップと
を備えることを特徴とするアーリー効果キャンセル方法。
【図面の簡単な説明】
【００８９】
【図１】原理図に係るアーリー効果キャンセル回路１を示す図
【図２】原理図に係るアーリー効果キャンセル回路１ａを示す図
【図３】第１実施形態に係るリニアレギュレータ２０を示す図
【図４】リニアレギュレータ２０において、アーリー電圧に起因する電流が出力電圧Ｖｏに与える影響を示す図
【図５】第２実施形態に係るリニアレギュレータ２０ａを示す図
【図６】リニアレギュレータ２０ｎを示す図
【符号の説明】
【００９０】
１、１ａ  アーリー効果キャンセル回路
２、２ａ  カレントミラ回路
３、３ａ  補助カレントミラ回路
２０、２０ａ、２０ｎ  リニアレギュレータ
２１、２１ｎ  ドライバ回路
２２、２２ｎ  アーリー電圧検出部
２３、２３ｎ  誤差増幅器
２４  第１補助誤差増幅器
２５  カレントミラ回路
２６  補助カレントミラ回路
３４  第２補助誤差増幅器
Ｑ１乃至Ｑ１９  トランジスタ
ｅ１  基準電圧
ｉ１、ｉ２  差動入力電流
α、β  電流
ＦＥＴ１  メイントランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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