(57)【要約】【課題】DRAMにおいてアレー電圧を低電圧化した際に、高速アクセスと短いサイクル時間を実現するセンスアンプ構成を提供する。【解決手段】センス初期にアレー側とセンスアンプ側でデータ線を分離するTGクロッキングセンス方式において、センスアンプ内のデータを参照してアレー側のデータ線を増幅するリストアアンプRAPを付加し、そのリストアアンプをアレー電圧VDLより高い電圧VDHにより駆動する。【効果】TGクロッキング方式の高速センス動作と、オーバードライブ方式の高速リストア動作を両立し、高速アクセスと短サイクル時間を実現できる。【選択図】  図１
2006338878.tif 000002
【特許請求の範囲】
【請求項１】
複数ワード線と複数の第１データ線の交点に設けられた複数のメモリセルと、
前記第１データ線の延在する方向に延在する複数の第２データ線と、
前記複数の第１データ線と第２データ線との間に設けられ、入出力が結合された複数の第１センスアンプと、
前記複数の第１データ線と第２データ線との間に設けられた複数の第２センスアンプと、
前記複数の第２センスアンプの入力と出力との間にソースドレイン経路が接続された複数の第１MISFETとを有し、
前記複数の第１センスアンプと前記複数の第２センスアンプに供給される動作電圧とが異なることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数の第１のセンスアンプはそれぞれ前記第１データ線にゲートが接続され、ドレインが前記第２データ線に接続された第１導電型の第２MISFETと、前記第２データ線にゲートが接続され、ドレインが前記第１データ線に接続された第１導電型の第３MISFETとを有し、前記複数の第２センスアンプはそれぞれ前記第１MISFETと前記第１センスアンプとの間にある前記第１データ線にゲートが接続され、前記第２データ線にドレインが接続された第１導電型の第４MISFETと、前記第１MISFETと前記第１センスアンプとの間にある前記第２データ線にゲートが接続され、前記第１MISFETと前記メモリセルとの間にある前記第１データ線にドレインが接続された第１導電型の第５MISFETとを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第１導電型はP型であり、前記複数の第１センスアンプに供給される動作電圧は前記複数の第２センスアンプに供給される動作電圧よりも低いことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記第１導電型はN型であり、前記複数の第１センスアンプに供給される動作電圧は前記複数の第２センスアンプに供給される動作電圧よりも高いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記複数の第２センスアンプに供給される動作電圧を、第１期間後前記複数の第１センスアンプに供給される動作電圧と等しくなくよう制御することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特にその装置の差動増幅回路構成とその駆動方
式に関する。
【背景技術】
【０００２】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番
号をもってすることとする。
【０００３】
【特許文献１】特開平2-146177号
【特許文献２】USP5,412,605号  [文献1]には、TGクロッキング方式（センス初期の一定期間センスアンプ内のデータ線とメモリアレー側のデータ線を分離して、センスアンプ内のデータ線の増幅を高速化する）のリストア動作を改善するリストアアシスト付きTGクロッキング方式が開示されている。この方式では、センス初期の一定期間、アレー側とセンスアンプ側のデータ線を分離し、センスアンプ側データ線を増幅すると同時にセンスアンプ側のデータ線の電圧をもとに、アレー側のデータ線を増幅する。
【０００４】
[文献２]には、低電圧でのトランジスタ駆動力を改善するオーバードライブ方
式が開示されている。この方式では、センス初期の一定期間、ＣＭＯＳセンスア
ンプのソースノードに最終的な増幅電圧よりも大きい電圧を印加する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、読み出し動作により生
ずるデータ線対間の微小電圧差ΔＶをデータ線振幅まで増幅するための回路（セ
ンスアンプ）がデータ線１対に１つ接続されている。通常、センスアンプには、
極性の異なるそれぞれ２つのトランジスタからなるクロスカップル型差動増幅回
路が用いられる。例えば、金属絶縁膜半導体（ＭＯＳ）トランジスタにより構成
したクロスカップル型の差動増幅回路をセンスアンプに用いた場合には、データ
線間にＮ型チャネルＭＯＳ（ＮＭＯＳ）及びＰ型チャネルＭＯＳ（ＰＭＯＳ）ト
ランジスタをそれぞれ直列接続し、ＮＭＯＳ、ＰＭＯＳトランジスタのソースを
それぞれ共通にし、ゲートはドレインと異なるデータ線に接続されている。
【０００６】
センスアンプでは、ワード線により選択されたメモリセルから読み出されたデー
タにより生じる微小電位差をもとに正帰還増幅を行い、データ線対の一方を低レ
ベルに、他方を高レベルに増幅する。しかし、DRAMでは、データ線を振幅電圧の
半分にプリチャージするハーフプリチャージ方式を用いているので、センスアン
プ活性化時は、トランジスタのソース・ドレイン間及びゲート・ソース間には電
源振幅の約１／２しか印加されない。そのため、周辺回路と比べて電源電圧の低
電圧化が進むと動作速度は急激に低下する。また、センスアンプが動作するとき
の動作電流の増加も問題である。同時に動作するセンスアンプの数が増えると、
センスアンプへの電源を供給する電源配線での電圧降下が大きくなる。これによ
り、センスアンプへ印加される電圧が低下するため、動作速度がさらに低下して
しまう。
【０００７】
ＤＲＡＭでは、低消費電力・低電圧化とともに、高速動作が望まれている。特に
、アドレス・コマンドを入力してから、実際にデータが出力されるまでの時間ア
クセス時間と、ランダムアクセス時間をきめるサイクル時間の短縮が望まれてい
る。低電圧化によりセンス時間が低下すると、センスアンプから外部へデータを
出力するのに時間を要するため、アクセス時間が増大する。さらに、DRAMでは破
壊読出しのため、一度読み出したデータをメモリセルへ再書き込み（リストア）
することが必要である。このリストア動作はセンス動作に比べて遅くてもよいが
、DRAMのサイクル時間を決めるため高速化が必要である。低電圧化すると、デー
タ線の充放電動作が遅延するため、リストア時間が増大し、そしてサイクル時間
が増大し、ランダムアクセス性能が劣化する。したがって、低電圧時にDRAMのア
クセス時間、サイクル時間を短縮するためには、センスアンプのセンス時間、リ
ストア時間をそれぞれ短縮することが重要である。
【０００８】
低電圧のセンス方式としては、文献２のオーバードライブ方式があるが、1Vとい
った低電圧では、センスアンプ内とアレーのデータ線を同時に充放電するため、
リストア時間は大幅に短縮されるが、センス時間の短縮は不十分である。
【０００９】
一方、センス時間だけを短縮する技術として、TGクロッキング方式が提案されて
いる。しかし、リストア動作がセンスアンプ内の増幅後になるためリストア時間
が増大するため、文献1のTGクロッキング方式のリストア動作を改善するリスト
アアシスト付きTGクロッキング方式が提案されている。しかしながら、本方式に
おいても、低電圧下では、高速なリストア動作の実現が難しくなる。図１９は、
メモリセルの記憶ノードに対して90%まで書き込むのに要する時間(リストア時間
)ＲＳＴＩＭＥ(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレーションによ
り求めたものである。TGクロッキング方式、従来型リストアアシスト付きTGクロ
ッキング方式のリストア時間をそれぞれ、（ｃ）、(ｂ)で示す。リストアアンプ
を付加したTGクロッキング方式でも、'H'側データのメモリセルへのリストア時
間は、低電圧になるに従って急激に悪化する。特に、アレー電圧VDLが1.2V以下
では25nsを超え、アレーのサイクル時間は55nsよりも大きくなることが予想され
る。これは、リストアアンプとセンスアンプを同じ電源で駆動しているので、電
源配線の抵抗による電圧降下が生じ、アレー側データ線の振幅が低下して、書き
込み特性が悪化するためである。'H'側のデータの書き込み電圧が低下すると、D
RAM特有の問題であるデータ保持時間が短くなる。これを補うためにリフレッシ
ュ動作を頻繁に行なうと消費電力が増加してしまう。また、センスアンプ内の増
幅動作に用いている電源の振幅も低下するので、アクセス時間も増大してしまう
問題がある。そのため、高速センスと同時に高速リストアを行なうセンス方式が
必要とされている。
【００１０】
本発明は以上に示した、低電圧で動作を行うDRAMにおけるセンス動作とリストア
動作の問題点を改善し、高速なアクセスと短いサイクル時間を実現するセンスア
ンプ構成を提供することを目的としている。
【課題を解決するための手段】
【００１１】
外部データ出力用のセンスアンプの電源と、メモリセルへの再書き込みを行なう
リストアアンプの電源を分離することにより、外部データ出力を行なうセンスア
ンプ電源の電源変動を抑える。さらにアレー上配線の利用、ドライバの分散配置
により、リストアアンプの電源抵抗を低減し、一時的に高電圧駆動することで、
リストア時間を短縮する。
【発明の効果】
【００１２】
本発明によればＤＲＡＭメモリセルを含む半導体装置において、センスアンプの
高速動作及びそれによる短サイクル時間を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各ブロッ
クを構成する回路素子は、公知のCMOS（相補型MISトランジスタ）等の集積回路
技術によって、単結晶シリコンのような１個の半導体基板上に形成される。MISF
ET (Metal Insulator Semiconductor Field Effect Transistor)の回路記号は矢
印をつけないものはＮチャネル型MISFET（NMOS）を表し、矢印をついたものはＰ
チャネル型MISFET（PMOS）と区別される。以下MISFETを簡略化してMOSと呼ぶこ
とにする。また、本願発明は、メモリアレーの構成として、開放型データ線構成
でも折り返し型データ線構成でも同様の効果があり、データ線構成に限定される
ものではない。以下、本発明を折り返し型データ線構成において説明する。
【００１４】
本発明の第1の実施例について図１を用いて説明する。図1には、DRAMメモリア
レーARYとその周辺の回路ブロックであるセンスアンプブロックSABとクロスエリ
アXAの回路の一部を示している。センスアンプSABにおいて、データ線対DL0ｔ、
DL0b、DL1t,DL1b…DLnt,DLnbには、それぞれクロスカップル回路CCとセンスアン
プ側とメモリアレー側のデータ線を分離するトランスフォーゲートとPMOSリスト
ア回路からなるTGリストアアンプ部RAP、IOゲート回路IOG、プリチャージ回路PC
が接続される。また、TGリストアアンプ部を介して、データ線DL0ｔ、DL1t…DLn
tはアレー側データ線DLA0t、DLA1t…DLAntにデータ線DL0b、DL1b…DLnbはアレー
側データ線DLA0b、DLA1b…DLAnbに接続される。
クロスカップルCCは、データ線DL0t,DL0b,DL1t,DL1b…を所望の電圧レベルまで
増幅する回路で、ソースを共通にし、互いのゲートとドレインが接続された1対
のNMOSと、同様にソースを共通にし、互いのゲートとドレインが接続された1対
のPMOSからなる。クロスカップルCCのNMOSコモンソース線CSNは、センスアンプ
活性化信号φｎによりセンスアンプブロックSAB内に多数配置されたNMOSセンス
アンプドライバSNDからデータ線'L'データレベルである電圧レベルVSSに駆動さ
れる。同様に、PMOSコモンソース線CSPは、センスアンプ活性化信号φｐにより
サブワードドライバSWDとセンスアンプブロックSABの交差点であるクロスエリア
XAに配置されたPMOSセンスドライバSPDからデータ線振幅電圧であるアレー電圧V
DLに駆動される。コモンソース線CSN、及びCSPは、クロスエリアXAでコモンソー
スプリチャージ回路CSPCが接続され、非選択時にはデータ線と同レベル、ここで
は、アレー電圧VDLの１／２であるデータ線プリチャージレベルVDLR（VDL／２）
に設定される。図2には、TGリストアアンプ部RAPの詳細な構成を示す。NMOS NT0
、NT1はそれぞれ、センスアンプ側データ線DLｔ、DLbとアレー側データ線DLAｔ
、DLAbとの間に接続されたスイッチで、制御信号φTGによってセンス初期の一定
期間、アレー側とセンスアンプ側のデータ線を分離する。また、図１には示して
いないが、このスイッチは、センスアンプブロックSABを左右のメモリアレーARY
で共有した場合に、メモリアレーとセンスアンプの接続を選択するためのスイッ
チと共用することができる。PMOS P0、P1はセンスアンプ側データ線DLtとDLbの
電位差を感知して、アレー側データ線DLAｔ、DLAbのいずれかをPMOSリストアア
ンプコモンソース線CSP2の駆動される電圧レベルに向かって増幅するリストアア
ンプを構成している。PMOSリストアアンプコモンソース線CSP2はセンスアンプブ
ロックSAB内に分散配置されたPMOSリストアアンプドライバRPDによりセンス初期
の一定期間、データ線振幅電圧VDLより高い電圧VDHで駆動される。アレー電圧VD
Lは図11に示されるようなリファレンスレベルVREF0を参照電圧として用いた内部
降圧回路により外部電源電圧VCCから発生されるのに対し、高電圧VDHは図11にあ
るように外部電源電圧VCCと任意の抵抗を介して直結させてもよい。また、図12
にあるように、アレー電圧VDLと同様に、内部リファレンスレベルVREF1を用いた
内部降圧回路により外部電源電圧VCCから発生させてもよい。この電源VDHの配線
は、図15に示されるように、メモリアレー上に上位配線層であるメタル第3層M3
及び、それと直交するメタル第2層M2を用いてメッシュ状に配線されている。メ
タル第2層M2とメタル第3層の間はスルーホールTH2で接続されている。これによ
り、電源パッド或いは、電源回路とセンスアンプの間の抵抗が低減される。さら
にリストアアンプコモンソースCSP2はクロスエリアXAにおいて制御信号φTGで制
御されるコモンソース分離スイッチCSTGによりセンスアンプコモンソース線CSP
と接続される。IOゲート回路IOGは、センスアンプとIO線とを接続するためのス
イッチで、カラム選択線YS0、YS1…YSnにより制御され、センスアンプとIO線間
のデータの入出力を行う。データ線プリチャージ回路PCは、制御信号φPCにより
、メモリアレーがスタンバイ時にデータ線対を所望の電圧レベル、ここでは、デ
ータ線振幅電圧の１／２の電圧であるデータ線プリチャージ電圧VDLRに設定する
ための回路で、データ線対間を短絡するスイッチと、データ線を電圧VDLRに接続
するためのスイッチからなる。ここで、センスアンプドライバSPDをNMOSで構成
してもかまわない。その際には、活性化信号φpの論理が反転する。同様に、リ
ストアアンプドライバRPDをNMOSで構成することも可能である。この場合にも、
活性化信号φRPの論理を反転することが必要である。
本方式の動作について図3の波形図を用いて説明する。外部から入力されたアク
ティブコマンドに従って、プリチャージ信号φPCがワード線昇圧レベルVPP或い
は、周辺回路電源電圧レベルVCLから電圧レベルVSSに立ち下がり、データ線対の
イコライズ、プリチャージを終了させる。その後、入力されたアドレスから選択
される特定のワード線WLがスタンバイレベルである電圧VSSから昇圧レベルVPPへ
遷移する。これに従って、メモリセルから、データ線対DLAt,DLAb間に微小信号
が現われ、データ線DLAｔがVDL/2から信号量分高い電圧になる。本図面では、'H
'データを読み出した場合を示している。'L'データの場合でもデータ線DLAｔがV
DL/2から信号量分低い電圧になるだけで、動作は同様である。アレー側データ線
対に現れた微小信号は、リストアアンプ内のNMOS NT0,NT1を介してセンスアンプ
内データ線DLt,DLbに伝達される。その後、データ線分離信号φTGがワード線昇
圧レベルVPP或いは、周辺回路電圧VCLから電圧レベルVSS或いは、アレー電圧VDL
などに遷移する。これにより、センスアンプ側とアレー側のデータ線が分離もし
くは、高抵抗で接続される。これとほぼ同時、または前後して、センスアンプ活
性化信号φnとφpによりセンスアンプクロスカップルCCが活性化される。同時に
、リストアアンプ活性化信号φRPによりリストアアンプRAPが活性化される。こ
のとき、センスアンプ内のデータ線DLt、DLbは小さな容量であるため、低電圧で
も高速にアレー電圧VDLまで増幅される。一方、アレー側データ線DLAt、DLAbの
いずれかは、センスアンプ内データ線対DLt,DLbのレベルが入力されるリストア
アンプ内RAPのPMOS P0,P1により、リストアアンプコモンソース線CSP2のレベル
に向かって増幅される。このリストアアンプコモンソース線CSP2はアレー電圧VD
Lよりも高い電圧VDHにより活性化される。このとき、充放電されるアレー側のデ
ータ線は大容量であるため、リストアアンプからの大電流で電圧降下が生じる。
しかし、電圧降下が生じてもリストアアンプコモンソース線CSP2はアレー電圧VD
Lレベルより高い電圧VDHで駆動されているのでアレー電圧VDLのレベルまで十分
な動作余裕がある。そのため、'H'側のアレー側データ線をVDL程度まで高速に増
幅することができる。この結果、メモリセルの記憶ノードであるストレージノー
ドSNには、'H'データとして十分に書きこむことが可能となる。その後、アレー
側データ線がアレー電圧VDL程度まで増幅されるタイミングで、データ線分離信
号φTGにより、リストアンプRAP内のNMOS NT0,NT1を介して再びアレー側とセン
スアンプ側データ線を接続する。これにより、アレー側の'L'側のデータ線がVSS
レベルまで遷移する。このとき電源VSSにアレー上メッシュ電源を利用するとと
もに、センスアンプブロック内に多数分散配置したセンスアンプドライバSNDに
よりセンスアンプと低電位レベルVSSの間の抵抗が小さくなるので、低電位側の
高速なリストアが実現できる。さらに、これと同時にリストアアンプ活性化信号
φRPによりリストアアンプRAPが非活性化され、リストアアンプコモンソース線C
SP2はセンスアンプコモンソース線CSPと接続される。センスアンプ内のデータ線
DLt,DLbが十分に増幅された段階で、カラムアドレスにより選択されたカラム選
択線YS1,…YSnが活性化されることでセンスアンプのデータがIO線IO0t,IO0b、IO
1t,IO1bに出力される。カラム選択線による選択タイミングとセンスアンプ内と
アレー側データ線の再結合タイミングは、カラム選択線が先でも、再結合が先で
もかまわない。
次に、リセット時の動作について説明する。まず、外部からのプリチャージコマ
ンドに従って、選択されていてワード線WLが非選択レベルVSSに遷移する。この
後、センスアンプ活性化信号φnが電圧レベルVSSに遷移し、それとほぼ同時にセ
ンスアンプ活性化信号φｐが電圧レベルVCL或いはそれ以上のレベルに遷移する
ことで、センスアンプクロスカップルCCを活性化していたセンスアンプドライバ
SPD,SNDが非活性化される。その後、データ線プリチャージ信号φPCが電圧レベ
ルVSSから電圧レベルVCLあるいはワード線昇圧レベルVPPに遷移して、データ線
のプリチャージを開始し、データ線対がプリチャージレベルVDLR（VDL/2）に達
することでプリチャージ動作が完了する。
次に本構成の利点について述べる。(1)センスアンプとリストアアンプを同時に
活性化しリストア時間を短縮しているが、センスアンプの電源であるアレー電圧
VDLが、リストアアンプの電源である高電圧VDHと別電源であるため、リストアア
ンプが大容量のアレー側データ線を充電している間でもセンスアンプ側の電源変
動が小さくなり、高速なセンス動作と安定したデータ出力が可能となる。図１９
は、メモリセルの記憶ノードに対して90%まで書き込むのに要する時間(リストア
時間)ＲＳＴＩＭＥ(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレーション
により求めたものであるが、本構成とすることにより、リストア時間は(ａ)とな
り、従来の方式(ｂ)(ｃ)に比べて高速動作が可能となる。(2)リストアアンプの
活性化電源に対して、アレー上メッシュ電源と、センスアンプ内に多数分散配置
されたリストアアンプドライバにより配線抵抗を小さくするとともに、データ線
振幅電圧よりも高い電源VDHを利用することで、充放電電流により生ずる配線抵
抗での電圧降下の影響を受けずに、高速にメモリセルの記憶ノードへ'H'データ
を書きこむことが可能となる。(3) 低電位レベルVSSの配線にアレー上メッシュ
電源配線を用い、NMOSセンスアンプドライバをセンスアンプブロック内に多数分
散配置することにより、センスアンプと低電位レベルVSSの間の抵抗が小さくな
るので、低電位側の書き込み速度も向上できる。
次に、本願発明が適用されるシンクロナスDRAM（SDRAM）について説明する。図1
3にはSDRAMの全体ブロックを示す。各回路ブロックは、制御信号が入力されるタ
イミング信号生成回路ＴCＧで形成される内部制御信号のタイミングで動作する
。タイミング生成回路ＴCＧに入力される制御信号には、クロック信号CLKのタイ
ミングで入力される、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、
カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEがある。これら
の制御信号とアドレス信号との組合せはコマンドと呼ばれる。クロックイネーブ
ル信号CKEは、クロック信号の有効無効を決定する。また、入出力マスク信号DQM
は、入出力端子（DQ0, ...DQn）から入出力されるデータをマスクするためにデ
ータ入出力バッファI/OBを制御するための信号である。電源発生回路VGは、ワー
ド線昇圧レベル（VPP）、基板電位(VBB)、アレー電圧（VDL）、周辺回路電圧（V
CL）などを回路に供給する。SDRAMでは、アドレス入力端子（A0, A1, ... An)か
らロウアドレスやカラムアドレスが時分割に入力されるアドレスマルチ方式が採
られる。アドレス入力端子からロウアドレスバッファXABに入力されたロウアド
レスは、ロウアドレスデコーダX-DECでデコードされ、一つのメモリアレー(MA)
中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状
態となる。引き続き、カラムアドレスがカラムアドレスバッファYABに入力され
るとカラムアドレスデコーダY-DECにより、読み出し又は書き込みを行うメモリ
セルが更に選択される。尚、SDRAMは通常バンクアドレスで指定される複数のメ
モリアレー（又はメモリバンク）を持つが、この図では一つのメモリアレーMA（
BANK0）だけを代表的に示した。
図14に示すように本発明が適用されるDRAMの1つのバンクでは、行アドレスから
ワード線を選択するX-DECと列アドレスからデータ線を選択するY-DECで囲われた
複数のメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数の
サブメモリアレー(ARY)を含む。特に制限されないがこのメモリアレーは、階層
ワード線方式を採りMAの一辺にはメインワードドライバブロックMWDBが配置され
る。メインワードドライバブロックMWDBに接続されるメインワード線は複数のサ
ブメモリアレーARYに渡ってまたがるように上層の金属配線層に設けられる。ま
た、カラム方向の選択は、カラムデコーダY-DECから出力される複数のカラム選
択線（YS線）が複数のサブメモリアレーARYに渡ってまたがるように設けられる
共通Ｙデコーダ方式が採られる。ここで、サブメモリアレーARYとは複数のサブ
ワードドライバブロックSWDBからなるサブワードドライバブロックSWDBと複数の
センスアンプ回路からなるセンスアンプブロック(SAB)とで囲われた最小メモリ
アレーブロックを示している。本発明を、前述のセンスアンプブロック部分に適
用することにより、コマンド入力から、メモリーアレーのデータを外部へ読み出
すまでのアクセス時間が短縮できると共に、1つのワード線を立ち上げている時
間を短くできるのでロウのサイクル時間を短くできる利点がある。
図4は前述の第1の実施例の一部分を変更したものである。前述の実施例とは、NM
OSコモンソース線CSNをデータ線低電位VSSに駆動するNMOSセンスドライバSND2が
クロスエリアXAに配置されている点が異なる。他の回路構成、及び動作タイミン
グについても前述の実施例と同様である。本構成においても、センスアンプドラ
イバSPDをNMOSで構成してもかまわない。その際には、活性化信号φpの論理が反
転する。同様に、リストアアンプドライバRPDをNMOSで構成することも可能であ
る。この場合にも、活性化信号φRPの論理を反転することが必要である。本構成
の特長は、実施例1の特長に加えて、センスアンプブロック内のトランジスタ数
が少なくなるので、センスアンプブロックのレイアウト面積が低減できる点であ
る。
次に本発明の第1の実施例を開放型アレーに適用した際のセンスアンプ構成につ
いて述べる。図5は、センスアンプを千鳥配置した開放型アレーのセンスアンプ
ブロックSABの回路図を示している。開放型データ線アレー構成では、左右のメ
モリアレーARYからそれぞれ１本ずつが1つのセンスアンプ回路に接続される。以
下、添え字が0のデータ線対について説明する。センスアンプブロックSABでは、
左側から引き出されたデータ線DLA0tは、まず左側リストアアンプRAP_Lに接続さ
れる。その後、データ線分離制御信号φTGで制御されるデータ線分離トランジス
タ部ISO_LにあるNMOSトランスファーゲートにより、センスアンプ内データ線DL0
tと結合・分離が制御される。同様に右側のメモリアレーARYから引き出されたデ
ータ線DLA0bは右側リストアアンプRAP_Rに接続される。その後データ線分離制御
信号φTGで制御されるデータ線分離トランジスタ部ISO_RにあるNMOSによりセン
スアンプ内データ線DL0bと結合・分離が制御される。センスアンプ内データ線DL
0t、DL0ｂには、プリチャージ回路PCとクロスカップル回路CC、IOゲート回路IOG
が接続される。これらの回路は、前述の実施例１と同様である。リストアアンプ
のソース線CSP2は、制御線φRPでセンスアンプブロック内に複数配置されたリス
トアアンプドライバRPDにより、アレー電圧VDLより高電位の電圧VDHに駆動され
る。
本回路図のクロスカップルCCと左右のリストアアンプRAP_L,RA_Rおよび、アレー
・センスアンプ間データ線分離トランジスタ部分ISO_L,ISO_Rのレイアウト例を
図6に示している。図6の(a)はＰ型拡散層Ｐ−ＤＩＦＦ、Ｎ型拡散層Ｎ−ＤＩＦ
Ｆ、ゲート層ＧＴ、拡散層及びゲート層へのコンタクトＣＮＴを示している。(b
)図はメタル第1層M1とメタル層とゲート層及び拡散層へのコンタクトを示してい
る。図6のレイアウトでは示していないが、左右のリストアアンプRAP_L,RAP_Rの
ソース端子は、上層の配線層により接続される。図6のレイアウト図面では、図7
にあるようなメモリセルアレーのレイアウトを想定している。本メモリセルレイ
アウトでは、拡散層Lがデータ線DLAに対して斜めに交差し、全てのワード線WLと
データ線DLA…との交点にメモリセルが配置され、データ線DLA拡散層コンタクト
DLCTとストレージノード拡散層コンタクトSNCTが拡散層上で直線に配置されてい
る。本レイアウトでは、１つのメモリセルの面積が約６F２となっている。メモ
リセルの面積では、折返し型メモリアレーのメモリ面積8F2に比べ約3/4であり、
チップ面積を小型化できる。ここで、Fは最小加工寸法でワード線或いは、デー
タ線ピッチの狭いほうの1/2である。この場合、ワード線WLピッチを２Fとすると
、拡散層のピッチを2F以上にするためにデータ線DLAの配線ピッチが3F以上にな
っている。この結果、このメモリセルレイアウトを用いた場合には、センスアン
プブロックSAB内のセンスアンプレイアウトピッチを６F以上にすることができる
。リストアアンプ部分RAP_R.RAP_Lとデータ線分離トランジスタ部ISO_L,ISO_R部
分がブロックの両側に配置されることにより、データ線配線層であるメタル第1
層M!1の配線レイアウトが比較的容易になる。
本構成の利点は、第1の実施例の特長に加えて、データ線ピッチ緩和型の小メモ
リセル面積の開放型メモリアレーを用いることで、リストアアンプがセンスアン
プブロックの左右に分割されるため、リストアアンプとデータ線分離トランジス
タ付近の配線レイアウトが容易になる上に、小チップ面積を実現することができ
る。これにより、小面積かつ、高速なアクセスと短サイクル時間を実現できる。
次に、図8を用いて第2の実施例について説明する。本構成では、前述の第1の実
施例のPMOSで構成されたTGリストアアンプ部RAPをCMOSで構成したTGリストアア
ンプ部RAに変更したものである。このTGリストアアンプ部RAのPMOSコモンソース
CSP2は、センスアンプブロックSAB内に複数配置されたPMOSリストアアンプドラ
イバRPDによりアレー電圧VDLよりも高い電圧VDHに駆動される。同様に、リスト
アアンプのNMOSコモンソースCSN2はセンスアンプブロックSAB内に複数配置され
たNMOSリストアアンプドライバRNDによりデータ線低電位VSSと同電位或いは、低
電位であり、メモリアレーMA上では別配線である電圧VSAに駆動される。電源VSA
及びVDHの配線は、図15のV電源VDHの配線と同様に、アレー上の上位配線層M2,M3
を用いてメッシュ状に配線されており、配線抵抗が低減されている。TGリストア
アンプ部RAのPMOSコモンソース線CSP2はクロスエリアXAに配置された制御信号φ
TGで制御されるコモンソース分離回路CSTGにおいて、センスアンプクロスカップ
ルCCのPMOSコモンソース線CSPに結合・分離される。同様に、TGリストアアンプ
部RAのNMOSコモンソース線CSN2はクロスエリアXAに配置された制御信号φTGで制
御されるコモンソース分離回路CSTGにおいて、センスアンプクロスカップルCCの
NMOSコモンソース線CSNに結合・分離される。次に図9を用いてTGリストアアンプ
部を説明する。TGリストアアンプ部RAはデータ線分離NMOSのNT0,NT1とリストア
アンプを構成するPMOS P0,P1とNMOS N0,N1からなる。データ線分離NMOS NT0,NT1
はゲートにデータ線分離制御信号φTGが入力されている。これらのトランジスタ
は、センスアンプ内データ線DLｔ、DLbとアレー側データ線DLAｔ、DLAｂとを結
合・分離を行う。PMOS P0,P1のそれぞれのソースは共通にコモンソース線CSP2に
接続されている。同様にNMOS N0,N1のそれぞれのソースは、共通にコモンソース
線CSN2に接続されている。
次に本構成の動作について図10を用いて説明する。コマンドが入力されてからWL
が選択され、メモリセルのデータをデータ線上に読み出すまでの動作については
、前述の第1の実施例と同様である。メモリセルのデータがセンスアンプのデー
タ線DL0t、DL0bに読み込まれた後、データ線分離信号φTGがワード線昇圧レベル
VPPからアレー電圧VDLあるいは、データ線低電位VSSに遷移することにより、TG
リストアアンプ部RA内のデータ線分離スイッチNT0,NT1でアレー側データ線とセ
ンスアンプ側データ線が分離される。それとほぼ同時に、センスアンプ活性化信
号φn、φｐによりセンスアンプコモンソース線CSN,CSPがそれぞれクロスエリア
XAに配置されたセンスドライバSND2、SPDにより、それぞれデータ線低レベルVSS
、アレー電圧VDLに駆動される。これによりクロスカップル回路CCが活性化され
る。これと同時に、TGリストアアンプ部のコモンソース線CSN2,CSP2もリストア
アンプ活性化信号φRN,φRPによりセンスアンプブロックSABに多数分散配置され
たリストアアンプドライバRND、RPDにより、それぞれアレー側データ線低レベル
と同電位或いはより低電位である電圧レベルVSAとデータ線振幅電圧より高い電
圧VDHに駆動される。これによって、アレー側のデータ線は、'H'側が高電位VDH
に向かって、'L'側がVSAに向かって増幅される。高電位側データ線がデータ線振
幅電圧VDLに達するころに、データ線分離信号φTGによるアレー側とセンスアン
プ側のデータ線分離を終了し再結合する。それと同時に、センスアンプコモンソ
ース線CSNはリストアアンプのコモンソース線CSN2とクロスエリアXAに配置され
たコモンソース分離スイッチCSTG2により接続され、データ線低電圧レベルVSSに
駆動される。同様に、コモンソース線CSPとリストアアンプコモンソース線CSP2
もクロスエリアXAに配置されたコモンソース分離スイッチCSTG2により接続され
、データ線振幅電圧VDLで駆動される。リストアアンプ活性化信号φRPとφRNに
よりリストアアンプを非活性化する。センスアンプ内のデータ線DLt,DLbが十分
に増幅された段階で、カラムアドレスにより選択されたカラム選択線YS1,…YSn
が活性化されることでセンスアンプのデータがIO線IO0t,IO0b、IO1t,IO1bに出力
される。カラム選択線による選択タイミングとセンスアンプ内とアレー側データ
線の再結合タイミングは、カラム選択線が先でも、再結合が先でもかまわない。
次に、リセット時の動作について説明する。プリチャージコマンドが入力される
と、選択されていたワード線WLが非活性化レベルである電圧VSSに遷移する。こ
の後、センスアンプ活性化信号φnとφpがクロスカップルCCを非活性化する。そ
れに従って、データ線プリチャージ信号φPCがワード線昇圧レベルVPPに立ち上
がることにより、増幅されていたデータ線対がプリチャージレベルVDLRに設定さ
れる。このとき同時に、クロスカップルコモンソース線CSN,CSPとリストアンプ
コモンソース線CSP2,CSN2もデータ線プリチャージレベルVDLRに設定される。
本構成の利点について述べる。第１の実施例の特長に加え、センスアンプとリス
トアアンプの低電位側の電源も分離されているので、より高速なセンス動作と安
定したデータ出力が可能となる。(2)リストアアンプの活性化電源VDHとVSAをア
レー上メッシュ電源と、センスアンプ内に多数分散配置されたリストアアンプド
ライバにより配線抵抗を小さくするとともに、データ線振幅電圧よりも高い電源
VDHを利用することで、充放電電流により生ずる配線抵抗での電圧降下の影響を
受けずに、高速にメモリセルの記憶ノードへ'H'データを書きこむことが可能と
なる。(3)実施例1に比べて、リストアアンプにより低電位側へも増幅するため、
データ線再結合後に低電位側を増幅する時間が短くなり、低電位側のリストア時
間が短くなる。これらにより、高速なアクセスと、短サイクル時間を実現できる
。 
次に第16図を用いて第3の実施例について述べる。本方式は、前述の第１、第２
の実施例のセンスアンプとメモリセルアレー側のデータ線を分離してそれぞれを
分離して増幅するような構成でなく、メモリセルから読み出した微小信号により
、外部データ出力線にデータを出力することによりアクセスの高速化を実現し、
オーバードライブ方式により、リストア動作の高速化を実現する方式である。図
16は、本発明のセンスアンプブロックSABを示している。本図では、折り返し型
データ線構成アレーについて示しているが、開放型アレーでも同様である。さら
に、左右のメモリアレーARYでセンスアンプブロックSABを共有する共有センスア
ンプ構成にも適用できる。
本構成では、センスアンプ内データ線対DL0ｔとDL0ｂ、およびDL1ｔとDL1ｂ…DL
nt,DLnbには、それぞれダイレクトセンス型IOゲートIOG2、プリチャージ回路PC
、クロスカップル回路CCが接続される。クロスカップルCCのコモンソース線CSN
は、制御信号φnで制御され、センスアンプブロックSAB内に複数配置されたセン
スアンプドライバSNDにより低電位レベルVSSに駆動される。クロスカップルCCの
PMOSコモンソース線CSPは、制御信号φp1で制御され、センスアンプブロックSAB
内に多数分散配置されたセンスアンプドライバSPD1により高電圧VDHに駆動され
、と制御信号φp2でクロスエリアXAに配置されたSPD2により、アレー電圧VDLに
駆動される。プリチャージ回路PCは前述の実施例と同様である。ダイレクトセン
ス型IOゲート部IOG2の特長は、メモリセルからセンスアンプにデータを読み出し
た段階で、IO線IOt,IObにデータを出力できる点である。これにより、データ線
を増幅する前にデータが出力できるため、高速なアクセス時間を実現できる。図
17はダイレクトセンス型IOゲート回路IOG２部分を示している。ダイレクトセン
ス型IOゲートでは、データ線DLｔ、DLｂをゲートに入力したNMOS NR1,NR0が差動
アンプとして動作する。カラム選択線YSにより選択されたIOゲートIOG2ではこの
差動アンプとIO線が接続されIO線IOｔ、とIObに電位差を生じさせる。NMOS NW0,
NW1はライト時にIO線とデータ線を接続するためのスイッチである。
本構成の動作について図18を用いて説明する。バンクアクティブコマンドからワ
ード線が選択されるまでは、前述の実施例と同様である。本構成での読み出し動
作は、メモリセルからセンスアンプへデータが読み出されると同時に、IOゲート
読み出し活性化信号REBがデータ線プリチャージレベルVDLRからデータ線低電位
レベルVSSに遷移する。それとほぼ同時に、カラム選択線YS１、YS2,…YSnのいず
れかが非選択レベルVSSから選択レベルである周辺回路電圧レベルVCLあるいは、
アレー電圧レベルVDLあるいはワード線昇圧レベルVPPになることで、ダイレクト
センス型IOゲートIOG２が活性化されてセンスアンプのデータがIO線対IO0ｔ、IO
0bとIO1t,IO1bに出力される。このようにセンスアンプ活性化信号用よりも先に
カラム選択線を活性化しても、センスアンプ内のデータが壊れないため、カラム
選択線を早く活性化することができ、メモリセルのデータの外部への出力を高速
に行うことができる。IOゲート読み出し活性化信号REBはすべての読み出し動作
が終わったところで、データ線プリチャージレベルに遷移する。一方、センスア
ンプでは、メモリセルのデータが十分に読み出されたところで、センスアンプ活
性化信号φnとセンスアンプPMOS活性化信号φp1によりコモンソース線CSNが低電
位レベルVSSに、コモンソース線CSPが高電圧VDHで駆動される。このとき、セン
スアンプドライバSNDとSPD1はセンスアンプブロック内に複数分散配置され、且
つ、センスアンプに用いる電源VSS、VDHの配線はアレー上メッシュ電源を構成し
ているため低抵抗化され、センスアンプに十分高電圧が印加される。これにより
センスアンプは、高い電圧VDHで駆動されるので、データ線全体を比較的高速に
充放電でき、メモリセルストレージノードへの書き込み動作も高速になる。デー
タ線の高電位側がアレー電圧VDL程度になったタイミングで、φp1は非活性化さ
れ、φp2が活性化される。これによりクロスエリアXAに配置されたセンスアンプ
ドライバSPD2によりコモンソース線CSPはアレー電圧VDLで駆動される。この結果
、データ線の高電位側は、アレー電圧VDLに設定される。
次に本構成のプリチャージ動作について説明する。プリチャージコマンドが入力
されて、まず選択されていたワード線WLが非選択状態になる。次いで、センスア
ンプクロスカップルCCを活性化していたセンスアンプ活性化信号φnとφp2がセ
ンスアンプクロスカップルCCを非活性化する。その後、データ線プリチャージ信
号φPCが非活性レベルからワード線昇圧レベルVPPに立ち上がり、データ線のプ
リチャージが行われる。
次に本構成の利点について述べる。本構成では,センスアンプ内のデータ線を増
幅することなく、メモリセルから読み出された微小信号を基にIO線にデータが出
力できるため、高速アクセスを実現できる。一方、リストア動作に付いては、ア
レー上メッシュ電源配線を用いたアレー電圧よりも高い電圧VDHによる活性化と
、センスドライバのセンスアンプ内分散配置により、配線抵抗の影響を取り除い
て高電圧をセンスアンプに印加できる。これにより、大容量のデータ線を高速に
充放電することができ、高速なメモリセルストレージノードへの書き込み動作が
実現でき、サイクル時間を短くすることができる。
本発明は、特に限定されないが、アレー電圧VDLが1.2V以下のDRAMに適用するこ
とが望ましい。その際の電圧設定として、ワード線昇圧レベルVPPが2.8V、外部
電圧VCCが1.5V或いは、1.8V、オーバードライブに用いる高電圧VDHはVCCと直結
した1.5V或いは、1.8Vとするのが望ましい。また、本発明を適用するDRAMのメモ
リセルサイズとしては、印加電圧を小さくする必要があるワード線ピッチが0.2
μm以下のものに適用するのが望ましい。
前述のDRAMだけでなく、論理混載DRAMなどにも適用できる。その際には、ロウの
サイクル時間が短くできるので、より高速なランダムアクセスが可能となる利点
がある。また、メモリセル方式としては、DRAMと同様に再書き込み動作が必要で
あるFeRAM（Ferroelectric Random Access Memory）にも適用しても同様の効果
がある。
以上、本発明の第1の発明によれば、センス時間を短縮化できるTGクロッキング
センス方式にリストアアンプを付加した構成において、センスアンプとリストア
アンプを別電源で駆動することにより、センスアンプの安定かつ高速動作が実現
できると共に、リストアアンプに高電圧を用いることで高速なリストア動作が実
現できる。本発明の第2の発明によれば、ダイレクトセンス型IOゲートと、オー
バードライブセンス方式を用いることにより、センスアンプの微小電圧差を高速
に増幅してデータ出力線に読み出すことができ、アクセス時間を短縮できる。さ
らに、オーバードライブ方式による高速リストア動作によりサイクル時間を短縮
できる。これらにより、高速アクセスと、短サイクル時間を実現できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第1の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図２】第1の実施例のリストアアンプ部分を示した図である。
【図３】第1の実施例の動作波形図の例である。
【図４】第1の実施例の変形例である。
【図５】第1の実施例を開放型データ線構成に適用した場合のセンスアンプブロック及びその周辺を含む構成図である.
【図６】第13図の回路のレイアウト図面の一部である。
【図７】開放型データ線構成のメモリアレーのレイアウトを示した図である。
【図８】本発明の第2の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図９】第2の実施例のリストアアンプ部分を示した図である。
【図１０】第2の実施例の動作波形図の例である。
【図１１】内部電圧発生回路を示した図である。
【図１２】内部電圧発生回路を示した図である。
【図１３】SDRAMのブロック図を示した図である。
【図１４】DRAM内部の１BANKを示した図である。
【図１５】メモリアレー上の電源配線について示した図である。
【図１６】本発明の第3の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図１７】第3の実施例のIOゲート部分を示した図である。
【図１８】第3の実施例の動作波形図の例である。
【図１９】リストア時間のアレー電圧依存性を示した図である。
【符号の説明】
【００１６】
SAB：センスアンプブロック、XA：クロスエリア、ARY：メモリアレイ部DLｔ、DL
0t、DL1t、…DLnt、DLb、DL0b、DL1b、…DLnb：センスアンプ内データ線、DLAt
、DLA0t、DLA1t、…DLAnt、DLAb、DLA0b、DLA1b、…DLAnb：アレー側データ線、
IO1t/b、IO0t/b：I/O線、IOG:IOゲート回路、IOG2ダイレクトセンス型IOゲート
回路、PC：データ線プリチャージ回路、CC:クロスカップル回路、RA,RAP:TGリス
トアアンプ部、ISO_R.ISO_L、データ線分離トランジスタ、MC：メモリセル、PL
：プレート電極、SN：ストレージノード、YS1,YS2,…Ysn：Y選択線、SND:センス
アンプブロック内NMOSセンスアンプドライバ、SND2:クロスエリアNMOSセンスア
ンプドライバ、SPD：クロスエリアPMOSセンスアンプドライバ、SPD2：センスア
ンプブロック内PMOSセンスドライバRPD:センスアンプブロック内PMOSリストアア
ンプドライバ、RND：センスアンプブロック内NMOSリストアアンプドライバ、CSN
:センスアンプNMOSコモンソース線、CSP：センスアンプPMOSコモンソース線、CS
N2：リストアアンプNMOSコモンソース線、CSP2：リストアアンプPMOSコモンソー
ス線、CSPC:センスアンプコモンソース線プリチャージ回路、CSTG,CSTG2：セン
スアンプ、リストアアンプコモンソース分離スイッチ、VDLR：データ線プリチャ
ージレベル、VSS：グランドレベル、VDL:データ線振幅電圧、VDH：データ線振幅
電圧より高い電圧、VPP:ワード線用昇圧電源電圧、φPC：プリチャージ信号、φ
n：センスアンプNMOS活性化信号、φp：センスアンプPMOS活性化信号、φTG：デ
ータ線、コモンソース線分離制御信号、φRP:リストアアンプPMOS活性化信号、
φRN：リストアアンプNMOS活性化信号、WL：ワード線、P0,P1：PMOSトランジス
タ、NT0,NT1:データ線分離スイッチ用NMOSトランジスタ、N0,N1:NMOSトランジス
タ、VREF1.VREｆ０：リファレンスレベル、VCC:外部電圧、MA0：メモリアレー、
XAB:Xアドレスデコーダ回路、YAB、Yアドレスデコーダ回路、X-DEC：Xアドレス
デコーダ、Y-DEC：Yアドレスデコーダ、MA：メモリアレーブロック、I/O B：IO
バッファー、I/O CTL：IOコントロール回路、VG：電源発生回路、TCG；タイミン
グ発生回路、F:最小加工寸法、SNCT：ストレージノードコンタクト、DLCT：デー
タ線コンタクト、L：拡散層、TH2：スルーホール。
【図１】
2006338878.tif 000003
【図２】
2006338878.tif 000004
【図３】
2006338878.tif 000005
【図４】
2006338878.tif 000006
【図５】
2006338878.tif 000007
【図６】
2006338878.tif 000008
【図７】
2006338878.tif 000009
【図８】
2006338878.tif 000010
【図９】
2006338878.tif 000011
【図１０】
2006338878.tif 000012
【図１１】
2006338878.tif 000013
【図１２】
2006338878.tif 000014
【図１３】
2006338878.tif 000015
【図１４】
2006338878.tif 000016
【図１５】
2006338878.tif 000017
【図１６】
2006338878.tif 000018
【図１７】
2006338878.tif 000019
【図１８】
2006338878.tif 000020
【図１９】
2006338878.tif 000021