(57)【要約】【課題】ウェーハ状態でＰＭＯＳとＮＭＯＳの工程特性の変動に応じてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更することが可能なオフチップドライバ制御用カウンタ回路およびそれを用いてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更する方法を提供する。【解決手段】オフチップドライバ制御用カウンタ回路は、複数のオフチップドライバ制御信号を発生させるようにカウンティング動作を行う複数のカウンティング手段と、前記複数のオフチップドライバ制御信号の初期値を変更するためのセット入力信号とリセット入力信号を発生させる複数のヒューズブロックと、前記セット入力信号と前記リセット入力信号に応答して前記複数のオフチップドライバ制御信号の初期値を変更する複数の初期値変更部とを備えてなる。【選択図】図２
2006191530.tif 000002
【特許請求の範囲】
【請求項１】
複数のオフチップドライバ制御信号を発生させるようにカウンティング動作を行う複数のカウンティング手段と、
前記複数のオフチップドライバ制御信号の初期値を変更するための各セット入力信号と各リセット入力信号を発生させる複数のヒューズブロックと、
前記セット入力信号と前記リセット入力信号に応答して前記複数のオフチップドライバ制御信号の初期値を変更する複数の初期値変更部と
を備えてなるオフチップドライバ制御用カウンタ回路。
【請求項２】
請求項１に記載のオフチップドライバ制御用カウンタ回路において、
前記複数のヒューズブロックのそれぞれは、ヒューズのカッティングの有無に応じて前記セット入力信号と前記リセット入力信号のロジックレベルを決定する
ことを特徴とするカウンタ回路。
【請求項３】
請求項２に記載のオフチップドライバ制御用カウンタ回路において、
前記複数のヒューズブロックのそれぞれは、前記ヒューズがカットされれば、前記セット入力信号をハイレベルで出力し、前記リセット入力信号をローレベルで出力し、前記ヒューズがカットされなければ、前記セット入力信号をローレベルで出力し、前記リセット入力信号をハイレベルで出力する
ことを特徴とするカウンタ回路。
【請求項４】
請求項２に記載のオフチップドライバ制御用カウンタ回路において、
前記複数のカウント手段のそれぞれは、前記ヒューズがカットされれば、セット入力端子にハイレベルのセット入力信号を受け、リセット入力端子にローレベルのリセット信号を受けて、前記オフチップドライバ制御信号の初期値をハイレベルに変更させ、
前記ヒューズがカットされなければ、前記セット入力端子にローレベルのセット入力信号を受け、前記リセット端子にハイレベルのリセット入力信号を受けて、前記オフチップドライバ制御信号の初期値をローレベルに変更させる
ことを特徴とするカウンタ回路。
【請求項５】
請求項１に記載のオフチップドライバ制御用カウンタ回路において、
前記ヒューズブロックのそれぞれは、初期化信号がローレベルで入力されると、定常的な動作を行い、前記初期化信号がハイレベルで入力されると、初期化動作を行う
ことを特徴とするカウンタ回路。
【請求項６】
請求項５に記載のオフチップドライバ制御用カウンタ回路において、
前記ヒューズブロックのそれぞれは、一端が第一電源電圧に接続され、他端が第一ノードに接続されるヒューズと、
一端が前記第一ノードに接続され、他端が第二電源電圧に接続される抵抗素子と、
前記初期化信号の反転信号と前記第一ノードの信号とを論理演算して前記複数のラッチ回路のセット入力端子へ出力する第一論理素子と、
前記初期化信号と前記第一ノードの信号とを論理演算して前記複数のラッチ回路のリセット入力端子へ出力する第二論理素子とを含む
ことを特徴とするカウンタ回路。
【請求項７】
請求項６に記載のオフチップドライバ制御用カウンタ回路において、
前記抵抗は、前記ヒューズより抵抗値が５倍大きい
ことを特徴とするカウンタ回路。
【請求項８】
請求項６に記載のオフチップドライバ制御用カウンタ回路において、
前記ヒューズがカットされると、前記第一ノードがローレベルになり、前記ヒューズがカットされなければ、前記第一ノードがハイレベルになる
ことを特徴とするカウンタ回路。
【請求項９】
請求項１に記載のオフチップドライバ制御用カウンタ回路において、
前記複数の初期値変更部のそれぞれは、前記セット入力信号と初期化動作を行うときにディスエーブルされる第一信号とを論理演算して前記複数のラッチ回路のそれぞれのセット入力端子へ出力する第一論理素子、および前記リセット入力信号と初期化動作を行うときにディスエーブルされる第二信号とを論理演算し、前記複数のラッチ回路のそれぞれのリセット入力端子へ出力する第二論理素子を含む
ことを特徴とするカウンタ回路。
【請求項１０】
複数のヒューズを含むオフチップドライバ制御用カウンタ回路を用いてオフチップドライバの出力電流値を変更する方法であって、
ウェーハテストの終了後に前記オフチップドライバの出力電流値を測定する段階と、
前記測定された出力電流値がターゲット値より小さければ、前記オフチップドライバ制御用カウンタ回路内の前記複数のヒューズをカットして、前記オフチップドライバを制御するための信号の初期値を高める段階と、
前記測定された出力電流値がターゲット値と同一になると、パッケージを製作する段階と
を含んでなる方法。
【請求項１１】
請求項１０に記載のオフチップドライバの出力電流値を変更する方法において、
さらに、前記測定された出力電流値がターゲット値より大きければ、前記複数のヒューズをカットさせず、前記オフチップドライバを制御するための信号の初期値を低める段階を含んでなる
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ素子に関し、特に、オフチップドライバ制御用カウンタ回路およびこれを用いてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更する方法に関する。
【背景技術】
【０００２】
出力ドライバとも呼ばれるオフチップドライバは、半導体チップから外部へデータを伝送するために出力ノードを所定の出力電圧レベルで駆動する回路である。
【０００３】
図１は、従来技術のオフチップドライバを制御するためのカウンタ回路を示す。図１を参照すると、従来のオフチップドライバ制御用カウンタ回路は、ＳＲラッチ回路１０１〜１１５、ＡＮＤゲート１２１〜１３５、ＮＯＲゲート１４１〜１５５、およびＯＲゲート１６１〜１７５を含む。
【０００４】
ＳＲラッチ回路１０１〜１１５は、それぞれがセット入力端子Ｓを介して出力端子ＱにロジックＨレベルを、リセット入力端子Ｒを介して出力端子ＱにロジックＬレベルを出力して、１５ビットのオフチップドライバ制御信号ＯＣＤ<０〜１４>を発生させる。
【０００５】
ＡＮＤゲート１２１〜１２３は、増加信号ＩＮＣと一つ前のＳＲラッチ回路の出力信号（最初のＡＮＤゲート１２１の場合は、電源電圧ＶＤＤ）とを論理積演算する。ＮＯＲゲート１４１〜１４３は、減少信号ＤＥＣの反転信号と次のＳＲラッチ回路の出力信号とを反転論理和演算してＳＲラッチ回路１０１〜１０３のリセット入力端子Ｒへ出力する。ＯＲゲート１６１〜１６３は、ＡＮＤゲート１２１〜１２３の出力信号と初期化信号ＲＳＴを論理和演算してＳＲラッチ回路１０１〜１０３のセット入力端子Ｓへ出力する。ＡＮＤゲート１３４〜１３５は、増加信号ＩＮＣと一つ前のＳＲラッチ回路の出力信号とを論理積演算してＳＲラッチ回路１１４〜１１５のセット入力端子Ｓへ出力する。ＮＯＲゲート１５４〜１５５は、減少信号ＤＥＣの反転信号と次のＳＲラッチ回路の出力信号とを反転論理和演算する。ＯＲゲート１７４〜１７５は、ＮＯＲゲート１５４〜１５５の出力信号と初期化信号ＲＳＴとを論理和してＳＲラッチ回路１１４〜１１５のリセット入力端子Ｒへ出力する。
【０００６】
上述したように、ＳＲラッチ回路１０１〜１０３では初期化信号ＲＳＴがＯＲゲート１６１〜１６３を介してセット入力端子Ｓに入力され、ＳＲラッチ回路１１４〜１１５ではＯＲゲート１７４、１７５を介してリセット入力端子Ｒに入力される。これにより、ＳＲラッチ回路１０１〜１１５は、外部から初期化信号ＲＳＴが入力されると、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値として「０００．．．．．．．１１」を持つ。ここで、増加信号ＩＮＣと減少信号ＤＥＣは、初期化信号ＲＳＴが入力されるとディスエーブルされる。すなわち、ＳＲラッチ回路を初期化するときには、増加信号ＩＮＣと減少信号ＤＥＣがディスエーブルされる。
【０００７】
一般に、オフチップドライバのＤＣ出力電流値は、規定されたＰＭＯＳおよびＮＭＯＳの電流値を持たず、ＰＭＯＳおよびＮＭＯＳの工程特性の変動によって常に変わる。ところが、従来のオフチップドライバ制御用カウンタ回路は、その初期値が固定されているため、ＰＭＯＳおよびＮＭＯＳの工程特性の変動に関係なく常時一定の初期値を持つ。その結果、ＰＭＯＳおよびＮＭＯＳの工程特性の変動に応じてオフチップドライバのＤＣ出力電流値が変動し、その出力タイミングも変動するという問題点がある。
【０００８】
また、このような変動を改善するためには、所定のマスク(mask)を変更し、その値を満足するオフチップドライバをさらに生産しなければならないという煩わしさがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、この発明は、従来の技術の問題点を解決するためのもので、その目的は、ウェーハ状態でＰＭＯＳとＮＭＯＳの工程特性の変動に応じてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更することが可能なオフチップドライバ制御用カウンタ回路およびこれを用いてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更する方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、この発明の好適な一実施例によるオフチップドライバ制御用カウンタ回路は、複数のオフチップドライバ制御信号を発生させるようにカウンティング動作を行う複数のカウンティング手段と、前記複数のオフチップドライバ制御信号の初期値を変更するための各セット入力信号と各リセット入力信号を発生させる複数のヒューズブロックと、前記セット入力信号と前記リセット入力信号に応答して前記複数のオフチップドライバ制御信号の初期値を変更する複数の初期値変更部とを備えてなる。
【００１１】
また、この発明の好適な他の実施例によれば、複数のヒューズを含むオフチップドライバ制御用カウンタ回路を用いてオフチップドライバの出力電流値を変更する方法は、ウェーハテストの終了後にオフチップドライバの出力電流値を測定する段階と、前記測定された出力電流値がターゲット値より小さければ、前記オフチップドライバ内の前記複数のヒューズをカットさせ、前記オフチップドライバを制御するための信号の初期値を高める段階と、前記測定された出力電流値がターゲット値と同一になると、パッケージを製作する段階とを含んでなる。
【００１２】
好適な他の実施例において、前記オフチップドライバの出力電流値を変更する方法は、前記測定された出力電流値がターゲット値より大きければ、前記複数のヒューズをカットせず、前記オフチップドライバを制御するための信号の初期値を低める段階を、さらに含んでなる。
【発明の効果】
【００１３】
この発明によれば、ＰＭＯＳとＮＭＯＳの工程特性の変化に応じてオフチップドライバ制御信号の初期値を変更させることが可能なオフチップドライバカウンタ回路を提供することができるとともに、このオフチップドライバカウンタ回路を用いて回路変更なしでウェーハ状態でＰＭＯＳとＮＭＯＳの工程特性の変化に応じてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更させることができる。これにより、半導体メモリ素子の特性を常に設計目標どおりに制御することができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。
【００１５】
図２は、この発明の好適な実施例によるオフチップドライバ制御用カウンタ回路を示す回路図である。図２を参照すると、この発明に係るオフチップドライバ制御用カウンタ回路２００は、ＳＲラッチ回路２０１〜２１５、ヒューズブロック２２１〜２３５、初期値変更部２４１〜２５５、ＡＮＤゲート１２１〜１３５およびＮＯＲゲート１４１〜１５５を備えて構成されている。
【００１６】
ここで、図１に示した構成と同一の参照符号で示した構成は、図１に示した構成と同一の機能を行うので、図１の説明を参照すれば容易に理解されるであろう。
【００１７】
ＳＲラッチ回路２０１〜２１５は、それぞれがセット入力端子Ｓを介して出力端子ＱにロジックＨレベル（「ハイ」レベル）を、リセット入力端子Ｒを介して出力端子ＱにロジックＬレベル（「ロー」レベル）を出力して、オフチップドライバ制御信号ＯＣＤ<０〜１４>を発生させる。
【００１８】
ヒューズブロック２２１〜２３５は、ヒューズがカットされた場合には、ロジックＨレベルのセット入力信号ＳＴとロジックＬレベルのリセット入力信号ＲＴを出力し、ヒューズがカットされていない場合には、ロジックＬレベルのセット入力信号ＳＴとロジックＨレベルのリセット入力信号ＲＴを出力する。このセット入力信号ＳＴおよびリセット入力信号ＲＴは、ＳＲラッチ回路２０１〜２１５のそれぞれセット入力端子Ｓおよびリセット入力端子Ｒに入力され、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を変更する。
【００１９】
初期値変更部２４１〜２５５は、ヒューズブロック２２１〜２３５のセット入力信号ＳＴとリセット入力信号ＲＴを用いてオフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を変更する。このような初期値変更部２４１〜２５５は、それぞれＯＲゲート２６１〜２７５とＯＲゲート２８１〜２９５から構成される。
【００２０】
ＯＲゲート２６１〜２７５は、ＡＮＤゲート１２１〜１３５の出力信号とヒューズブロック２２１〜２３５のセット入力信号ＳＴとを論理和演算してＳＲラッチ回路２０１〜２１５のセット入力端子Ｓに出力する。ＯＲゲート２８１〜２９５は、ＮＯＲゲート１４１〜１５５の出力信号とヒューズブロック２２１〜２３５のリセット入力信号ＲＴを論理和演算してＳＲラッチ回路２０１〜２１５のリセット入力端子Ｒへ出力する。
【００２１】
図３は、図２のヒューズブロック２２１〜２３５を示す図である。図３によれば、ヒューズブロック２２１〜２３５のそれぞれは、ヒューズ３０１、抵抗３０２、インバータ３０３、ＮＯＲゲート３０４、およびＡＮＤゲート３０５を含む。
【００２２】
ヒューズ３０１は、一端が電源電圧ＶＤＤに接続され、他端がノードＡに接続される。抵抗３０２は、一端がノードＡに接続され、他端が接地電圧ＶＳＳに接続される。インバータ３０３は、初期化信号ＲＳＴを反転させる。ＮＯＲゲート３０４は、インバータ３０３の出力信号とノードＡの信号を反転論理和演算してセット入力信号ＳＴを出力する。このセット入力信号ＳＴは、ＳＲラッチ回路のセット入力端子Ｓに入力される。ＡＮＤゲート３０５は、初期化信号ＲＳＴとノードＡの信号とを論理積演算してリセット入力信号ＲＴを出力する。このリセット入力信号ＲＴは、ＳＲラッチ回路のリセット入力端子Ｒに入力される。
【００２３】
以下、図３に示すヒューズブロックの動作を説明する。
【００２４】
ここで、抵抗３０２は、ヒューズ３０１より抵抗値が約５倍大きく設計されている。したがって、ヒューズ３０１がカットされれば、ノードＡが接地電圧ＶＳＳ、すなわちＬレベルになり、ヒューズ３０１がカットされなければ、ノードＡが電源電圧ＶＤＤ、すなわちＨレベルになる。
【００２５】
まず、初期化信号ＲＳＴがＬレベルになると、定常動作と判断して、ＳＲラッチ回路のセット入力端子Ｓとリセット入力端子Ｒに入力されるセット入力信号ＳＴとリセット入力信号ＲＴがロジックＬレベルになり、増加信号ＩＮＣと減少信号ＤＥＣがイネーブルされて、カウンタ回路２００が正常的にカウントを行う。
【００２６】
次に、初期化信号ＲＳＴがＨレベルになると、初期化動作と判断して、ＳＲラッチ回路のセット入力端子Ｓおよびリセット入力端子Ｒにそれぞれ入力されるセット入力信号ＳＴおよびリセット入力信号ＲＴのいずれか一つがＨレベルになり、ＳＲラッチ回路２０１〜２１５のオフチップドライバ制御信号ＯＣＤ<０〜１４>を初期化させる。この際、増加信号ＩＮＣと減少信号ＤＥＣは、ディスエーブルされている。
【００２７】
初期化信号ＲＳＴがＨレベルになったとき、ＳＲラッチ回路２０１に連結されたヒューズブロック２２１内のヒューズがカットされていない場合には、セット入力信号ＳＴはＬレベルになり、リセット入力信号ＲＴはＨレベルになって、ＳＲラッチ回路２０１のオフチップドライバ制御信号ＯＣＤ<０>の初期値がＬレベルになる。ＳＲラッチ回路２０１に連結されたヒューズブロック２２２内のヒューズがカットされている場合には、セット入力信号ＳＴがＨレベルになり、リセット入力信号ＲＴがＬレベルになって、ＳＲラッチ回路２０１のオフチップドライバ制御信号ＯＣＤ<０>の初期値がＨレベルになる。
【００２８】
以下、図２および図３を参照しながら、この発明によるオフチップドライバ制御用カウント回路２００の動作をより詳細に説明する。
【００２９】
ＳＲラッチ回路２０１〜２０３は、ヒューズ３０１がカットされていると、セット入力端子ＳにＨレベルの入力を受け、ＳＲラッチ回路２０１〜２０３のオフチップドライバ制御信号ＯＣＤ<０〜２>の初期値をＨレベルにセットする。ＳＲラッチ回路２１４、２１５は、ヒューズ３０１がカットされなければ、セット入力端子ＳにＬレベルの入力を受け、ＳＲラッチ回路２１４、２１５のオフチップドライバ制御信号ＯＣＤ<１３〜１４>の初期値をＬレベルにセットする。こうなると、ＳＲラッチ回路２０１〜２１５は、初期値として「１１１．．．．．．．００」を持つ。
【００３０】
その後、工程の進行に伴って、ＰＭＯＳとＮＭＯＳの電流駆動能力が変動すると、このような変動に応じてオフチップドライバのＤＣ出力電流値が変動する。
【００３１】
一例として、ＳＲラッチ回路２０１〜２１５から出力されるオフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値が「０００００００１１１１１１１１」と設定された場合に、オフチップドライバのＤＣ出力電流値がターゲット値より小さければ、ヒューズブロック２２１〜２３５のヒューズをさらに４つカットして、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値「０００００００１１１１１１１１」のうち４つの「０」を「１」に変える。すると、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値に「１」の数が４つさらに多くなって、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値が「０００１１１１１１１１１１１１」と高くなる。こうして所望のレベルのオフチップドライバのＤＣ出力電流値を得る。
【００３２】
従来のオフチップドライバ制御用カウンタ回路は、初期値が固定されていたが、この発明によるオフチップドライバ制御用カウンタ回路は、ＰＭＯＳとＮＭＯＳの工程特性の変動に応じてヒューズをカットしてオフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を「０００００００００００００００」から「１１１１１１１１１１１１１１１」まで所望のとおりに設定することができる。
【００３３】
図４は、オフチップドライバのＤＣ出力電流値の変化を示すグラフである。図４において、縦軸に表示された０〜８０ｍＡの電流値は、オフチップドライバのＮＭＯＳの電流値を示し、−８０〜０ｍＡの電流値は、オフチップドライバのＰＭＯＳの電流値を示す。横軸はオフチップドライバの出力ノードのドレインソース間の電圧Ｖｄｓ［Ｖ］を示す。
【００３４】
図４を参照すると、グラフ４００１と４００２は、メモリ素子の規定されたＮＭＯＳの電流値を示し、グラフ４００３、４００４は、メモリ素子の規定されたＰＭＯＳの電流値を示す。すなわち、通常のメモリ素子は、ＮＭＯＳとＰＭＯＳそれぞれの規定された電流値を持っており、オフチップドライバのＤＣ出力電流値は、これらの間の値を持たなければならない。グラフ４００６、４００９は、それぞれＮＭＯＳとＰＭＯＳの初期設定電流値として目標とする値、すなわちターゲット値を示す。このようなターゲット値は、規定された最大電流値と最小電流値に対し最も中央の電流値を持つように設定する。
【００３５】
グラフ４００５は、ＮＭＯＳおよびＰＭＯＳの電流駆動能力が増大してオフチップドライバのＤＣ出力電流値が大きくなった状態を示す。この場合には、ＳＲラッチ回路のオフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値に「０」の数をさらに多く追加して、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を小さくする。こうすることにより、オフチップドライバのＤＣ出力電流値４００５は、ターゲット値４００６に合わせられる。
【００３６】
グラフ４００７は、ＮＭＯＳおよびＰＭＯＳの電流駆動能力が減少してオフチップドライバのＤＣ出力電流値が小さくなった状態を示す。この場合には、ＳＲラッチ回路のオフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値に「１」の数をさらに多く追加して、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を大きくする。こうすることにより、オフチップドライバのＤＣ出力電流値４００７は、ターゲット値４００６に合わせられる。
【００３７】
グラフ４００８及びグラフ４０１０の場合も、上述と同様の要領でターゲット値４００９に合わせられる。
【００３８】
図５は、この発明の好適な実施例によるオフチップドライバ制御用カウンタ回路を用いてオフチップドライバのＤＣ出力電流値を変更する方法を示す流れ図である。
【００３９】
図５を参照すると、初期ウェーハテストが終了した後（Ｓ１）、オフチップドライバのＤＣ出力電流値を測定する（Ｓ２）。測定されたＤＣ出力電流値がターゲット値に一致すれば（Ｓ３）、そのままパッケージを製作する（Ｓ６）。測定されたＤＣ出力電流値がターゲット値より小さければ（Ｓ４）、ヒューズをカットして、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を高めることにより、測定されたＤＣ出力電流値をターゲット値に合わせた後（Ｓ５）、パッケージを製作する（Ｓ６）。測定されたＤＣ出力電流値がターゲット値より大きければ（Ｓ７）、ヒューズをカットせず、オフチップドライバ制御信号ＯＣＤ<０〜１４>の初期値を低めることにより、測定されたＤＣ出力電流値をターゲット値に合わせた後（Ｓ８）、パッケージを製作する（Ｓ６）。
【００４０】
以上説明したこの発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は、この発明を説明するためのもので、制限するものではないことに留意すべきである。また、この発明は、当該技術分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００４１】
【図１】従来のオフチップドライバ制御用カウンタ回路の構成を示す回路図である。
【図２】この発明の好適な実施例によるオフチップドライバ制御用カウンタ回路の構成を示す回路図である。
【図３】図２のヒューズブロックの内部構成を示す回路図である。
【図４】オフチップドライバのＤＣ出力電流値の対電圧特性の変化具合を示すグラフである。
【図５】図２のカウンタ回路を用いてオフチップドライバのＤＣ出力電流値を変更する方法を示す流れ図である。
【符号の説明】
【００４２】
１００、２００  …  オフチップドライバ制御用カウンタ回路
１０１〜１１５、２０１〜２１５  …  ＳＲラッチ回路
２４１〜２５５  …  初期値変更部
【図１】
2006191530.tif 000003
【図２】
2006191530.tif 000004
【図３】
2006191530.tif 000005
【図４】
2006191530.tif 000006
【図５】
2006191530.tif 000007