(57)【要約】【課題】保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減する薄膜トランジスタアレイ基板を得る。。【解決手段】ゲートライン１０２と接続されたゲート電極１０６と、データライン１０４と接続されたソース電極１０８と、ソース電極とチャンネルを介して対向するドレイン電極１１０と、ソース電極およびドレイン電極間のチャンネルを形成する半導体層１１４、１１６と、ドレイン電極と接触形成された画素電極１２２と、半導体層のチャンネルに形成されるチャンネル保護膜１２０と、ゲートラインから延長され、半導体パターンと透明導電パターンが積層されたゲートパッド１５０と、データラインと接続され、透明導電パターンが積層されたデータパッド１６０と、半導体層、ゲートラインおよびゲートパッド、データラインおよびデータパッドの下に形成されるゲート絶縁膜１１２とを含む。【選択図】図５
2006191016.tif 000002
【特許請求の範囲】
【請求項１】
ゲートラインと接続されたゲート電極と、
前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
前記ソース電極とチャンネルを介して対向するドレイン電極と、
前記ソース電極およびドレイン電極間の前記チャンネルを形成する半導体層と、
前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、
前記半導体層のチャンネルに形成されるチャンネル保護膜と、
前記ゲートラインから延長され、半導体パターンと透明導電パターンが積層されたゲートパッドと、
前記データラインと接続され、透明導電パターンが積層されたデータパッドと、
前記半導体層、ゲートラインおよびゲートパッド、データラインおよびデータパッドの下に形成されるゲート絶縁膜と
を含むことを特徴とする薄膜トランジスタアレイ基板。
【請求項２】
前記チャンネル保護膜は、窒化シリコン（ＳｉＮｘ）および酸化シリコン（ＳｉＯｘ）のうちどちらか一つで形成されたことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記半導体層は、前記ソース電極および前記ドレイン電極間のチャンネルを形成する活性層と、
前記ソース電極および前記ドレイン電極と前記活性層との間に形成されたオーミック接触層と
を備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記データライン、前記ソース電極および前記ドレイン電極上に沿って前記画素電極と同一物質で形成される透明導電パターンをさらに備えたことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記ゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタをさらに備えたことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記ゲートパッドは、
前記ゲートラインと接続されたゲートパッド下部電極と、
前記ゲート絶縁膜、半導体パターン、透明導電パターンを貫通して前記ゲートパッド下部電極を露出させるコンタクトホールと、
前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極と
を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項７】
前記データパッドは、前記データラインとデートパッド下部電極とが透明導電物質であるジャンピング電極で連結されることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項８】
前記データパッドは、
ゲート物質からなるデータパッド下部電極と、
前記データパッド下部電極とゲート絶縁膜を介してコンタクトホールを通じて接続されたデータパッド上部電極と
を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項９】
基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階と、
前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成する段階と、
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と接触して形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階と
を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記ゲート絶縁膜は、前記半導体層、ゲートラインおよびゲートパッド、データラインおよびデータパッドの下に形成されることを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極とその間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と直接接続された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階は、
基板上に透明導電膜を形成する段階と、
前記薄膜トランジスタ領域上に部分露光マスクを用いて、段差のあるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを用いて、ソース電極およびドレイン電極と画素電極、ゲートパッドおよびデータパッド上部電極を形成する段階と、
前記フォトレジストパターンをアッシングする段階と、
前記アッシングされたフォトレジストパターンを用いて、前記チャンネルと対応する金属層およびオーミック接触層をパターニングして、前記チャンネルを形成する前記活性層を露出させる段階と、
前記アッシングされたフォトレジストパターンをマスクとして前記露出された活性層表面をプラズマに露出させ、前記露出された活性層上にチャンネル保護膜と形成する段階と、
前記アッシングされたフォトレジストパターンを除去する段階と
を含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記チャンネル保護膜を形成する段階において、
前記活性層を形成するシリコンと酸素プラズマまたは窒素プラズマのうちどちらか一つと結合して、前記活性層上にチャンネル保護膜を形成する段階を含むことを特徴とする請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記ソース電極と接続されたデータライン、ソース電極およびドレイン電極上にに沿って前記画素電極と同一物質で透明導電パターンを形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレッジキャパシタを形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記ゲート電極と接続されたゲートラインから延長されたゲートパッド下部電極を形成する段階と、
前記ゲート絶縁膜と半導体層と金属層を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極を形成する段階と
を含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１６】
前記半導体層上に前記ソース電極と接続されたデータラインと前記ジャンピング電極で連結されるデータパッド下部電極を形成する段階と、
前記データパッド下部電極とゲート絶縁膜を介してコンタクトホールを通じて接続されるデータパッド上部電極を形成する段階と
をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１７】
前記ジャンピング電極は、透明導電膜からなることを特徴とする請求項１６に記載の薄膜トランジスタアレイ基板の製造方法
【請求項１８】
前記データパッドとデータラインは、互いに異なる物質からなることを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１９】
前記データラインと接続され信号を印加する外郭部ショーティングバーを形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２０】
ゲートラインと接続されたゲート電極と、
前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
前記ソース電極とチャンネルを介して対向するドレイン電極と、
前記ソース電極および前記ドレイン電極間の前記チャンネルを形成する半導体層と、
前記画素領域に位置し、前記ドレイン電極と直接接続される画素電極と、
前記チャンネルを形成する半導体層を保護するために、前記チャンネルと対応する前記半導体層上に形成されるチャンネル保護膜と、
前記ゲートラインから延長され、半導体パターンと透明導電パターンが積層されたゲートパッドと、
前記データラインと接続され、透明導電パターンが積層されたデータパッドと、
前記データパッドに信号を印加するための偶数／奇数データラインと、
前記偶数／奇数データラインのうちどちらか一つに連結され、一定間隔離隔して配列された静電気防止ラインパターンと、
前記偶数／奇数データラインとそれぞれ連結される外郭部ショーティングバーと
を含むことを特徴とする薄膜トランジスタアレイ基板。
【請求項２１】
前記データラインとデータパッドとを連結するジャンピング電極をさらに含むことを特徴とする請求項２０に記載の薄膜トランジスタアレイ基板。
【請求項２２】
前記静電気防止ラインパターンは、前記外郭部ショーティングバーと連結され等電位を形成することを特徴とする請求項２０に記載の薄膜トランジスタアレイ基板。
【請求項２３】
基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッド、第１ショーティングバーを形成する段階と、
前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、
前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド、第２ショーティングバー位置にパターンを形成する段階と、
前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、
その間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と接触形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極と前記データラインとデータパッドを連結するジャンピング電極を形成する段階と
を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２４】
前記第１ショーティングバーと第２ショーティングバーをカッティングして除去する段階をさらに含むことを特徴とする請求項２３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２５】
前記データラインは、静電気防止ラインパターンと連結され等電位を形成する段階をさらに含むことを特徴とする請求項２３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２６】
前記静電気防止ラインパターンは、ショーティングバーと連結されることを特徴とする請求項２５に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板に関し、特に、保護膜なしに薄膜トランジスタを保護すると共に、パッド電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を表示する。前記液晶表示装置において、互いに対向する上、下部基板に配置された画素電極と共通電極との間に形成される電界により、液晶が駆動される。
【０００３】
液晶表示装置は、互いに対向して合着された薄膜トランジスタアレイ基板（下部アレイ基板）およびカラーフィルタアレイ基板（上部アレイ基板）と、両基板の間でセルギャップを一定して維持するためのスペーサと、そのセルギャップに詰められた液晶とを備える。
【０００４】
薄膜トランジスタアレイ基板は、多数の信号配線および薄膜トランジスタと、その上に液晶配向のために塗布された配向膜とで構成される。前記カラーフィルタアレイ基板は、カラー表示するためのカラーフィルタおよび光漏れを防止するためのブラックマトリックスと、その上に液晶配向のために塗布された配向膜とで構成される。
【０００５】
前記液晶表示装置において、薄膜トランジスタアレイ基板は、半導体工程を含めると共に、多数のマスク工程を必要とすることによって製造工程が複雑であるため、液晶パネルの製造単価上昇の主原因となっている。
【０００６】
これを解決するために、薄膜トランジスタアレイ基板は、マスク工程の数を減らす方向へと発展している。これは、一つのマスク工程が、薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多数の工程を含めているからである。
【０００７】
よって、近年は、薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つの工程を減らした４マスク工程が台頭している。
【０００８】
図１は、従来の４マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図であって、図２は、図１でＩ−Ｉ’に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。
【０００９】
図１および図２を参照すると、従来の液晶表示パネルの薄膜トランジスタアレイ基板は、下部基板１の上にゲート絶縁膜１２を介して交差形成されたゲートライン２およびデータライン４と、その交差部ごとに形成された薄膜トランジスタ３０と、その交差構造により設けられた画素領域に形成された画素電極２２と、ゲートライン２とストレッジ電極２８の重畳部に形成されたストレッジキャパシタ４０と、ゲートライン２と接続されたゲートパッド５０と、データライン４と接続されたデータパッド６０とを備える。
【００１０】
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は、交差構造で形成され、画素領域５を定義する。前記薄膜トランジスタ３０は、ゲートライン２のゲート信号に応じて、データライン４の画素信号が画素電極２２に充電され維持されるようにする。前記薄膜トランジスタ３０は、ゲートライン２に接続されたゲート電極６と、データライン４に接続されたソース電極８と、画素電極２２に接続されたドレイン電極１０とを備える。
【００１１】
前記薄膜トランジスタ３０は、ゲート電極６とゲート絶縁膜１２とを介して重畳され、ソース電極８とドレイン電極１０との間にチャンネルを形成する活性層１４をさらに備える。前記活性層１４は、データライン４、データパッド下部電極６２およびストレッジ電極２８とも重畳されるように形成される。
【００１２】
前記活性層１４の上には、データライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２およびストレッジ電極２８とオーミック接続のためのオーミック接触層１６がさらに形成される。
【００１３】
前記画素電極２２は、保護膜１８を貫通する第１コンタクトホール２０を通じて薄膜トランジスタ３０のドレイン電極１０と接続され、画素領域５に形成される。これによって、前記薄膜トランジスタ３０を通じて画素信号が供給された画素電極２２と、基準電圧が供給された共通電極（図示せず）との間には、電界が形成される。
【００１４】
このような電界により、下部アレイ基板と上部アレイ基板との間の液晶分子が、誘電異方性によって回転する。液晶分子の回転程度によって、画素領域５を透過する光透過率に差ができることによって階調表示するようになる。
【００１５】
前記ストレッジキャパシタ４０は、ゲートライン２と、そのゲートライン２とゲート絶縁膜１２、活性層１４およびオーミック接触層１６を介して重畳されるストレッジ電極２８とで構成される。
【００１６】
ここで、前記ストレッジ電極２８は、保護膜１８に形成された第２コンタクトホールを通じて画素電極２２と接続される。前記ストレッジキャパシタ４０は、画素電極２２に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。
【００１７】
ゲートパッド５０は、ゲートドライバ（図示せず）と接続され、ゲートライン２にゲート信号を供給する。前記ゲートパッド５０は、ゲートライン２から延長されるゲートパッド下部電極５２と、ゲート絶縁膜１２および保護膜１８を貫通する第３コンタクトホール５６を通じてゲートパッド下部電極５２と接続されたゲートパッド上部電極５４とで構成される。
【００１８】
データパッド６０は、データドライバ（図示せず）と接続され、データライン４にデータ信号を供給する。前記データパッド６０は、データライン４から延長されるデータパッド下部電極６２と、保護膜１８を貫通する第４コンタクトホール６６を通じてデータパッド下部電極６２と接続されたデータパッド上部電極６４とで構成される。
【００１９】
図３Ａ乃至図３Ｄは、前記のような構成を有する液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を、４マスク工程を用いて詳細に示したものである。図３Ａを参照すると、第１マスク工程を用いて、下部基板１上に、ゲートライン２、ゲート電極６およびゲートパッド下部電極５２を含む第１導電パターン群が形成される。これを詳細に説明すると、下部基板１上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。
【００２０】
続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン２、ゲート電極６およびゲートパッド下部電極５２を含む第１導電パターン群が形成される。図３Ｂを参照すると、ゲートパターンが形成された下部基板１上に、ゲート絶縁膜１２が塗布される。
【００２１】
第２マスク工程を用いて、ゲート絶縁膜１２の上に活性層１４およびオーミック接触層１６を含む半導体パターンと、データライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２、ストレッジ電極２８を含む第２導電パターン群とが形成される。図３Ｃを参照すると、第２導電パターン群が形成されたゲート絶縁膜１２上に、第３マスク工程を用いて、第１乃至第４コンタクトホール２０、４２、５６、６６を含む保護膜１８が形成される。
【００２２】
詳細に説明すると、データパターンが形成されたゲート絶縁膜１２上に、ＰＥＣＶＤなどの蒸着方法で保護膜１８が全面形成される。続いて、前記保護膜１８が第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、第１乃至第４コンタクトホール２０、４２、５６、６６が形成される。
【００２３】
前記第１コンタクトホール２０は、保護膜１８を貫通してドレイン電極１０を露出させ、第２コンタクトホール４２は、保護膜１８を貫通してストレッジ電極２８を露出させる。前記第３コンタクトホール５６は、保護膜１８およびゲート絶縁膜１２を貫通してゲートパッド下部電極５２を露出させ、第４コンタクトホール６６は、保護膜１８を貫通してデータパッド下部電極６２を露出させる。
【００２４】
図３Ｄを参照すると、第４マスク工程を用いて、保護膜１８上に、画素電極２２、ゲートパッド上部電極５４、データパッド上部電極６４を含む第３導電パターン群が形成される。従来の薄膜トランジスタアレイ基板は、薄膜トランジスタ３０を保護するために保護膜１８が形成される。
【００２５】
この保護膜１８は、ＰＥＣＶＤ装置を用いて無機絶縁物質を蒸着するか、スピンコーティング装置またはスピンレスコーティング装置を用いて有機絶縁物質をコーティングすることによって形成される。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、従来技術には次のような課題がある。このように、保護膜１８を形成するためには、ＰＥＣＶＤ装置、スピンコーティング装置、またはスピンレスコーティング装置が必要なので、製造費用が上昇する問題点がある。なお、従来の薄膜トランジスタアレイ基板で、データライン４を単一導電膜で形成するため、オープンされることが時々発生する。この場合、前記データライン４をリペアするための別の工程が必要になる問題点がある。
【００２７】
さらに、従来の薄膜トランジスタアレイ基板で保護膜１８を有機絶縁物質で形成する場合、相対的に厚い保護膜１８によって、その上に形成される画素電極２２が断線される。ドレイン電極１０と画素電極２２とを接触させるためのコンタクトホール２０により露出された保護膜１８の側面で、画素電極２２が断線される。従って、ドレイン電極１０を通じて画素電極２２に画素信号が供給されなくなって、点欠陥が発生する問題点がある。
【００２８】
さらに、従来の薄膜トランジスタアレイ基板で、ストレッジキャパシタ４０は、ゲート絶縁膜１２、活性層１４およびオーミック接触層１６を介して重畳されるゲートライン２とストレッジ電極２８とで構成される。
【００２９】
この場合、前記ゲートライン２とストレッジ電極２８を絶縁させるための相対的に厚いゲート絶縁膜１２、活性層１４およびオーミック接触層１６により、ストレッジキャパシタ４０の容量値が低下する問題点がある。
【００３０】
なお、相対的に低いストレッジキャパシタ４０の容量値により、むらのような画質低下が発生する。データパッドは保護膜形成時にオープンされるため、以降の工程進行中、前記データパッドの電食のような不良が発生する問題点がある。
【００３１】
本発明は上述のような課題を解決するためになされたもので、保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減することができる薄膜トランジスタアレイ基板およびその製造方法を提供することを目的とする。
【００３２】
また、本発明は、回折マスクを用いてマスクを低減する薄膜トランジスタアレイ基板およびその製造方法を提供し、データライン上に透明導電性膜を重畳形成して、セルフリペアを可能にすることによって、不良率を低減することを目的とする。
【００３３】
また、本発明は、データパッドをゲート金属パターンとデータ金属パターンのジャンピング構造で形成することによって、データパッドのオープンによる電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法を提供することを目的とする。
【００３４】
さらに、本発明は、薄膜トランジスタアレイ基板で、偶数／奇数データラインを分離して静電気防止構造を形成することによって、工程数を減らして製造収率を工場させることを目的とする。
【課題を解決するための手段】
【００３５】
本発明の実施の形態に係る薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、前記ソース電極とチャンネルを介して対向するドレイン電極と、前記ソース電極およびドレイン電極間の前記チャンネルを形成する半導体層と、前記画素領域に位置し、前記ドレイン電極と接続形成された画素電極と、前記半導体層のチャンネルに形成されるチャンネル保護膜と、前記ゲートラインから延長され、半導体パターンと透明導電パターンが積層されたゲートパッドと、前記データラインと接続され、透明導電パターンが積層されたデータパッドと、前記半導体層、ゲートラインおよびゲートパッド、データラインおよびデータパッドの下に形成されるゲート絶縁膜とを含む。
【００３６】
本発明の他の実施の形態に係る薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッドを形成する段階と、前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド位置にパターンを形成する段階と、前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、その間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と接触形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極を形成する段階とを含む。
【００３７】
本発明のまた他の実施の形態に係る薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、前記ソース電極とチャンネルを介して対向するドレイン電極と、前記ソース電極およびドレイン電極間の前記チャンネルを形成する半導体層と、前記画素領域に位置し前記ドレイン電極と直接接続される画素電極と、前記チャンネルを形成する半導体層を保護するために前記チャンネルと対応する前記半導体層上に形成されるチャンネル保護膜と、前記ゲートラインから延長され半導体パターンと透明導電パターンが積層されたゲートパッドと、前記データラインと接続され透明導電パターンが積層されたデータパッドと、前記データパッドに信号を印加するための偶数／奇数データラインと、前記偶数／奇数データラインのうち一つに連結され一定間隔離隔して配列された静電気防止ラインパターンと、前記偶数／奇数データラインとそれぞれ連結される外郭部ショーティングバーとを含む。
【００３８】
本発明のまた他の実施の形態に係る薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッド、第１ショーティングバーを形成する段階と、前記ゲート電極上にゲート絶縁膜、半導体層、金属層を形成する段階と、前記ゲート絶縁膜、半導体層、金属層をパターニングして、前記ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド、第２ショーティングバー位置にパターンを形成する段階と、前記基板上に透明導電膜を塗布しパターニングして、前記薄膜トランジスタ領域でソース電極およびドレイン電極と、その間のチャンネルを形成する半導体層、前記半導体層上に形成されたチャンネル保護膜と前記ドレイン電極と接触形成された画素電極と前記ゲートパッドおよびデータパッドの上部電極と前記データラインとデータパッドを連結するジャンピング電極を形成する段階とを含む。
【発明の効果】
【００３９】
本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、保護膜を形成するための別の装備を必要としないので、製造費用の節減が可能であり、且つドレイン電極を露出させるコンタクトホールの段差部で、画素電極がオープンされることを防止できる効果がある。
【００４０】
さらに、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、データラインのオープン不良時に、リペア工程なしに、透明導電パターンを用いて画素信号を各薄膜トランジスタに供給することができ、且つデータライン、ソース電極およびドレイン電極の腐食を防止できる効果がある。
【００４１】
さらに、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、ストレッジキャパシタを形成する両導電体の距離が近くなって、ストレッジキャパシタの容量値が増大し、むらのような画質不良を改善する効果がある。
【００４２】
さらに、本発明に係る薄膜トランジスタアレイ基板は、データパッドの電食不良を防止する効果がある。
【００４３】
さらに、本発明は、薄膜トランジスタアレイ基板で偶数／奇数データラインを分離して、静電気防止構造を形成することによって、工程数を減らす効果がある。さらに、本発明は、マスク数を低減することによって、製造費用を節減し、工程を単純化する効果がある。
【発明を実施するための最良の形態】
【００４４】
以下、添付の図面を参照して、本発明の具体的な実施の形態について説明する。
【００４５】
実施の形態１．
図４は、本発明の実施の形態１における薄膜トランジスタアレイ基板を示す平面図であって、図５は、図４でＩＩ−ＩＩ’に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。
【００４６】
図４および図５を参照すると、本発明に係る薄膜トランジスタアレイ基板は、下部基板１０１の上にゲート絶縁膜１１２と、その交差部ごとに形成された薄膜トランジスタ１３０と、その交差構造で設けられた画素領域に形成された画素電極１２２と、薄膜トランジスタ１３０を保護するためのチャンネル保護膜１２０とを備える。
【００４７】
なお、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン１０２と画素電極１２２との重畳部に形成されたストレッジキャパシタ１４０と、ゲートライン１０２と接続されたゲートパッド１５０と、データライン１０４と接続されたデータパッド１６０とをさらに備える。
【００４８】
ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４とは、交差構造で形成され、画素領域１０５を定義する。前記薄膜トランジスタ１３０は、ゲートライン１０２のゲート信号に応じて、データライン１０４の画素信号が画素電極１２２に充電され維持されるようにする。
【００４９】
これのために、前記薄膜トランジスタ１３０は、ゲートライン１０２に接続されたゲート電極１０６と、データライン１０４に接続されたソース電極１０８と、画素電極１２２に接続されたドレイン電極１１０とを備える。
【００５０】
なお、前記薄膜トランジスタ１３０は、ゲート電極１０６とゲート絶縁膜１１２を介して重畳され、ソース電極１０８とドレイン電極１１０との間にチャンネルを形成する活性層１１４をさらに備える。前記活性層１１４は、前記データライン１０４およびデータパッド下部電極１６２とも重畳されるように形成される。
【００５１】
このような活性層１１４パターンの上には、オーミック接触のためのオーミック接触層１１６が形成されており、前記活性層１１４は、前記データライン１０４、ソース電極１０８、ドレイン電極１１０およびデータパッド下部電極１６２の下に形成される。
【００５２】
前記チャンネル保護膜１２０は、ソース電極１０８およびドレイン電極１１０の間にチャンネルを形成する活性層１１４上に、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）で形成される。
【００５３】
前記チャンネル保護膜１２０は、チャンネルを形成する活性層１１４の損傷を防止する。前記画素電極１２２は、前記薄膜トランジスタ１３０のドレイン電極１１０と接続され画素領域１０５に形成される。前記画素電極１２２と同一な物質で、ソース電極１０８、ドレイン電極１１０およびデータライン１０４上に、透明導電パターン１１８が形成される。
【００５４】
このとき、前記データライン１０４上に形成される透明導電パターン１１８は、データライン１０４の断線時にデータ信号を各薄膜トランジスタ１３０のソース電極１０８に供給するリペアの役割をする。
【００５５】
前記ソース電極１０８およびドレイン電極１１０上に形成される透明導電パターン１１８は、モリブデン（Ｍｏ）などの腐食に弱い金属で形成されるソース電極１０８およびドレイン電極１１０の腐食を防止する。このような透明導電パターン１１８は、隣接した透明導電パターン１１８または隣接した画素電極１２２とショートを防止できる程度離隔して形成される。
【００５６】
前記薄膜トランジスタ１３０を通じて画素信号が供給された画素電極１２２と基準電圧が供給された共通電極（図示せず）との間には、電界が形成される。このような電界によって、下部アレイ基板と上部アレイ基板との間の液晶分子が、誘電異方性により回転する。液晶分子の回転強度によって、画素領域１０５を透過する光透過率に差ができることにより、階調表示するようになる。
【００５７】
一方、前記ストレッジキャパシタ１４０は、ゲートライン１０２と、そのゲートライン１０２とゲート絶縁膜１１２上に重畳される活性層１１４、オーミック接触層１１６、データ金属パターン１１９および画素電極１２２で構成される。
【００５８】
前記ストレッジキャパシタ１４０は、画素電極１２２に充電された画素信号が、次の画素信号が充電されるまで安定的に維持されるようにする。前記ゲートパッド１５０は、ゲートドライバ（図示せず）と接続され、ゲートライン１０２にゲート信号を供給する。
【００５９】
前記ゲートパッド１５０は、ゲートライン１０２から延長されるゲートパッド下部電極１５２と、ゲート絶縁膜１１２を貫通するコンタクトホール１５４を通じて前記ゲートパッド下部電極１５２と活性層１１４、オーミック接触層１１６およびデータ金属パターン１１９上で接続されたゲートパッド上部電極１５６とで構成される。
【００６０】
前記データパッド１６０は、データドライバ（図示せず）と接続され、データライン１０４にデータ信号を供給する。前記データパッド１６０は、前記データライン１０４から延長されて連結され、基板上にゲート絶縁膜１１２、活性層１１４、オーミック接触層１１６パターンが順に積層されてから形成されるデータパッド下部電極１６２と、そのデータパッド下部電極１６２上で接続されるデータパッド上部電極１６６で構成される。
【００６１】
図６Ａおよび図６Ｂは、本発明に係る薄膜トランジスタアレイ基板の第１導電パターン群の製造方法を示す平面図および断面図である。図６Ａおよび図６Ｂを参照すると、第１マスク工程を用いて、下部基板１０１上にゲートライン１０２、ゲート電極１０６およびゲートパッド下部電極１５２を含むゲートパターンが形成される。
【００６２】
これを詳細に説明すると、前記下部基板１０１上に、スパッタリングなどの蒸着方法により、ゲート金属層が形成される。
【００６３】
続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン１０２、ゲート電極１０６およびゲートパッド下部電極１５２を含むゲートパターンが形成される。
【００６４】
ここで、前記ゲート金属層としては、アルミニウム（Ａｌ）、アルミニウム／ネオジム（Ａｌ／Ｎｄ）を含むアルミニウム系金属などが用いられる。
【００６５】
図７Ａおよび図７Ｂは、本発明に係る薄膜トランジスタアレイ基板の半導体パターンと第２導電パターン群の製造方法を示す平面図および断面図である。図７Ａおよび図７Ｂを参照すると、第１導電パターン群が形成された下部基板１０１上に、ゲート絶縁膜１１２が塗布される。
【００６６】
前記ゲート絶縁膜１１２上に、半導体層および金属層を積層する。第２マスク工程を用いて、ゲート絶縁膜１１２の上に活性層１１４およびオーミック接触層１１６を含む半導体パターンと、データライン１０４、ソース電極１０８、ドレイン電極１１０を含む第２導電パターン群であるデータ金属パターン１１９が形成される。
【００６７】
前記ゲートライン１０２およびゲートパッド１５０上にも、前記活性層１１４およびオーミック接触層１１６を含む半導体パターンとデータ金属パターン１１９を形成することにより、以降ゲート絶縁膜１１２の除去時に発生しうるゲートライン１０２のエッチングを防止する。
【００６８】
前記ゲートライン１０２、データライン１０４、ソース電極１０８およびドレイン電極１１０を含む薄膜トランジスタ１３０領域、ゲートパッド１５０、データパッド１６０は、フォトレジストをマスクとしてそのほかに露出されているゲート絶縁膜１１２を除去する。それと同時に、前記ゲートパッド１５０にコンタクトホール１５４を形成する。
【００６９】
図８Ａおよび図８Ｂを参照すると、前記基板１０１上に透明導電膜を塗布し、第３マスク工程を用いて薄膜トランジスタ１３０領域でソース電極１０８およびドレイン電極１１０と画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６を含む第３導電パターン群が形成される。
【００７０】
詳細に説明すると、前記コンタクトホール１５４が形成された基板１０１上に、スパッタリングなどの蒸着方法により、透明導電膜が塗布される。ここで、前記透明導電膜の材料としては、ＩＴＯ（Indium Tin Oxide）、ＴＯ（Tin Oxide）、ＩＴＺＯ（Indium Tin Zinc Oxide）およびＩＺＯ（Indium Zinc Oxide）のうち一つが用いられる。
【００７１】
続いて、第３マスクを用いたフォトリソグラフィ工程とエッチング工程により透明導電膜がパターニングされることによって、画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６を含む第３導電パターン群が形成される。前記第３導電パターンは、前記データライン１０４上にも形成され、前記ソース電極１０８にも形成される。
【００７２】
前記画素電極１２２は、ドレイン電極１１０と直接接続される。前記透明導電パターン１１８は、データライン１０４、ソース電極１０８およびドレイン電極１１０と直接接続されるように、それらの上に形成される。
【００７３】
前記ゲートパッド上部電極１５６は、コンタクトホール１５４を通じてゲートパッド下部電極１５２と電気的に接続される。前記データパッド上部電極１６６は、活性層１１４、オーミック接触層１１６、データパッド下部電極１６２上で接続される。前記ソース電極１０８およびドレイン電極１１０間のチャンネルを形成する活性層１１４上に、チャンネル保護膜１２０が形成される。
【００７４】
前記第３マスクを用いたフォト工程についてより具体的に説明すると、図９Ａに図示されたように、ゲート絶縁膜１１２上に半導体パターンおよび第２導電パターン群が形成された基板１０１上に透明導電膜１１７が形成される。
【００７５】
次に、前記透明導電膜１１７の上にフォトレジスト膜を形成してから、図９Ｂに図示されたように、部分露光第３マスク１７０が下部基板１０１の上部に整列される。前記第３マスク１７０は、透明材質であるマスク基板１７２と、前記マスク基板１７２の遮断領域Ｓ２に形成された遮断部１７４と、前記マスク基板１７２の部分露光領域Ｓ３に形成された回折露光部１７６（または半透過部）を備える。
【００７６】
ここで、前記第３マスクの基板１７２が露出された領域は、露光領域Ｓ１となる。このような第３マスク１７０を用いたフォトレジスト膜を露光してから現像することによって、第３マスク１７０の遮断部１７４と回折露光部１７６とに対応して遮断領域Ｓ２と部分露光領域Ｓ３で段差を有するフォトレジストパターン１７８が形成される。
【００７７】
すなわち、部分露光領域Ｓ３が形成された薄膜トランジスタ１３０領域のフォトレジストパターン１７８は、遮断領域Ｓ２で形成された第１高さｈ１を有するフォトレジストパターン１７８より低い第２高さｈ２を有する。
【００７８】
このようなフォトレジストパターン１７８をマスクとして用いた湿式エッチング工程で、透明導電膜がパターニングされることによって、図９Ｃに図示されたように、薄膜トランジスタ１３０領域でソース電極およびドレイン電極と画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６を含む第３導電パターン群が形成される。
【００７９】
続いて、酸素（Ｏ２）プラズマを用いたアッシング工程で、部分露光領域Ｓ３に第２高さｈ２を有するフォトレジストパターン１７８は除去され、遮断領域Ｓ２に第１高さｈ１を有するフォトレジストパターン１７８は、高さが低い状態となる。
【００８０】
このようなフォトレジストパターン１７８を用いたエッチング工程で、回折露光領域Ｓ３、すなわち、薄膜トランジスタ１３０のチャンネル部に形成された透明導電膜、データ金属パターン１１９とオーミック接触層１１６が除去される。前記ゲートライン１０２上に形成されている透明導電膜１１７、活性層１１４、オーミック接触層１１６も除去される。
【００８１】
これによって、チャンネル部の活性層１１４が露出され、ソース電極１０８とドレイン電極１１０とが分離される。
【００８２】
図９Ｄに図示されたように、残っているフォトレジストパターン１７８をマスクとしてチャンネル部の露出された活性層１１４の表面をＯｘ（例えば、Ｏ２）またはＮｘ（例えば、Ｎ２）プラズマに露出させる。
【００８３】
すると、イオン状態のＯｘまたはＮｘが活性層１１４に含まれたシリコン（Ｓｉ）と反応することによって、チャンネル部の活性層１１４上には、ＳｉＯ２およびＳｉＮｘのうちどちらか一つからなるチャンネル保護膜１２０が形成される。このチャンネル保護膜１２０は、チャンネル部の活性層１１４の損傷を防止する。
【００８４】
図９Ｅに図示されたように、第３導電パターン群の上に残っていたフォトレジストパターン１７８がストリップ工程で除去される。図１０は、本発明に係る薄膜トランジスタアレイ基板の他の実施の形態を示す平面図である。ここで、図４に図示された平面図と同一な部分については、符号の説明および詳細な説明は省略する。
【００８５】
図１０に図示されたように、本発明に係る薄膜トランジスタアレイ基板で、データパッド２６０は、ゲートパターンからなるデータパッド下部電極２６２と透明導電膜からなるデータパッド上部電極２６６とからなり、前記データパッド下部電極２６２は、データライン２０４の方に延長され、前記データライン２０４とジャンピング構造で接続される。
【００８６】
前記ジャンピング構造は、透明な導電膜であるジャンピング電極２６８により、前記データライン２０４とデータパッド下部電極２６２とが連結される構造であって、前記ジャンピング電極２６８は、前記データパッド下部電極２６２に形成されたコンタクトホール２７１、２７２を通じて接続され、前記データライン２０４上に形成された透明導電パターンと連結させることができる。
【００８７】
このように、前記ゲートパターンからなるデータパッド２６０は、ゲート絶縁膜を介して前記データライン２０４とジャンピング構造で接続される。本発明に係る薄膜トランジスタアレイ基板は、対向するカラーフィルタアレイ基板と合着され、その間に液晶を備えて液晶パネルを形成する。
【００８８】
前記カラーフィルタアレイ基板は、液晶セル単位で形成されたカラーフィルタと、カラーフィルタ間の区分および外部光反射のためのブラックマトリックスと、液晶セルに共通に基準電圧を供給する共通電極とで構成される。
【００８９】
特に、薄膜トランジスタアレイ基板は、製造工程の後に信号ラインのショート、断線などのようなライン不良と薄膜トランジスタの不良などを検出するための信号検査過程を経る。
【００９０】
信号検査過程のために、薄膜トランジスタアレイ基板には、ゲートライン２０２とデータライン２０４それぞれの奇数ラインと、偶数ラインとに区分して接続された奇数ショーティングバーと偶数ショーティングバーとが設けられる。
【００９１】
具体的に、データラインの検査は、奇数データライン２０９ｂに共通接続されたデータ奇数ショーティングバー２９６と、偶数データライン２０９ａに共通接続されたデータ偶数ショーティングバー２９７とを用いて、ライン不良を検出する。
【００９２】
図１１は、本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部を示す平面図である。図１０および図１１に図示されたように、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン２０２とデータライン２０４との交差部ごとに形成された薄膜トランジスタ２３０と、前記薄膜トランジスタ２３０に接続された画素電極２２２とを備え、前記データライン２０４は、外郭にデータリンクを経由してデータパッド２６０を形成する。
【００９３】
前記データパッド２６０は、偶数／奇数データライン２０９ａ、２０９ｂにつながり、ショーティングバー２９６、２９７に連結される。前記データライン２０４とジャンピング構造で連結される前記データパッド２６０および偶数／奇数データライン２０９ａ、２０９ｂは、ゲート金属からなり、前記偶数データライン２０９ａは、データ金属パターン２５１と、コンタクトホール２７３を通じて接続され、データ偶数ショーティングバー２９７に連結される。
【００９４】
前記奇数データライン２０９ｂは、ゲート金属からなるデータ奇数ショーティングバー２９６に連結される。静電気防止のために、前記偶数データライン２０９ａは、Ｈ形の接地ライン２８１を備え、前記Ｈ形の接地ライン２８１は、断絶部Ａを有し、つながっている。
【００９５】
前記断絶部Ａは、数μｍ程度で形成されることによって、静電気発生時に前記静電気が接地ライン２８１を通じて抜けられるようにする。前記接地ライン２８１は、前記データ奇数ショーティングバー２９６に連結される。
【００９６】
前記偶数／奇数データライン２０９ａ、２０９ｂは、前記接地ライン２８１により等電位を形成して、静電気を防止する。以降、液晶パネルの形成時に、前記データ偶数／奇数ショーティングバー２９６、２９７は、カッティングおよび除去される。
【図面の簡単な説明】
【００９７】
【図１】従来の４マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図である。
【図２】図１でＩ−Ｉ’にそって切り取った薄膜トランジスタアレイ基板を示す断面図である。
【図３Ａ】従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す工程断面図である。
【図３Ｂ】従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す工程断面図である。
【図３Ｃ】従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す工程断面図である。
【図３Ｄ】従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を示す工程断面図である。
【図４】本発明に係る薄膜トランジスタアレイ基板を示す平面図である。
【図５】図４でＩＩ−ＩＩ’に沿って切り取った薄膜トランジスタアレイ基板を示す断面図である。
【図６Ａ】本発明に係る薄膜トランジスタアレイ基板の第１導電パターン群の製造方法を示す平面図である。
【図６Ｂ】本発明に係る薄膜トランジスタアレイ基板の第１導電パターン群の製造方法を示す断面図である。
【図７Ａ】本発明に係る薄膜トランジスタアレイ基板の半導体パターンと第２導電パターン群の製造方法を示す平面図および断面図である。
【図７Ｂ】本発明に係る薄膜トランジスタアレイ基板の半導体パターンと第２導電パターン群の製造方法を示す断面図である。
【図８Ａ】本発明に係る薄膜トランジスタアレイ基板の第３導電パターン群の製造方法を示す平面図である。
【図８Ｂ】本発明に係る薄膜トランジスタアレイ基板の第３導電パターン群の製造方法を示す断面図である。
【図９Ａ】本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す工程断面図である。
【図９Ｂ】本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す工程断面図である。
【図９Ｃ】本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す工程断面図である。
【図９Ｄ】本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す工程断面図である。
【図９Ｅ】本発明に係る薄膜トランジスタアレイ基板で、第３マスク工程を示す工程断面図である。
【図１０】本発明に係る薄膜トランジスタアレイ基板の他の実施の形態を示す平面図である。
【図１１】本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部を示す平面図である。
【符号の説明】
【００９８】
１０２、２０２  ゲートライン、１０４、２０４  データライン、１０５、２０５  画素領域、１０６、２０６  ゲート電極、１０８、２０８  ソース電極、１１０、２１０  ドレイン電極、１１２、２１２  ゲート絶縁膜、１１４、２１４  活性層、１１６、２１６  オーミック接触層、１１８、２１８  透明導電パターン、１２０  チャンネル保護膜、１５４、２７１、２７２  コンタクトホール、１２２、２２２  画素電極、１３０、２３０  薄膜トランジスタ、１４０、２４０  キャパシタ、１５０、２５０  ゲートパッド、１５２、２５２  ゲートパッド下部電極、１５６、２５６  ゲートパッド上部電極、１６０、２６０  データパッド、１６２、２６２  データパッド下部電極、１６６、２６６  データパッド上部電極、２６８  ジャンピング電極。
【図１】
2006191016.tif 000003
【図２】
2006191016.tif 000004
【図３Ａ】
2006191016.tif 000005
【図３Ｂ】
2006191016.tif 000006
【図３Ｃ】
2006191016.tif 000007
【図３Ｄ】
2006191016.tif 000008
【図４】
2006191016.tif 000009
【図５】
2006191016.tif 000010
【図６Ａ】
2006191016.tif 000011
【図６Ｂ】
2006191016.tif 000012
【図７Ａ】
2006191016.tif 000013
【図７Ｂ】
2006191016.tif 000014
【図８Ａ】
2006191016.tif 000015
【図８Ｂ】
2006191016.tif 000016
【図９Ａ】
2006191016.tif 000017
【図９Ｂ】
2006191016.tif 000018
【図９Ｃ】
2006191016.tif 000019
【図９Ｄ】
2006191016.tif 000020
【図９Ｅ】
2006191016.tif 000021
【図１０】
2006191016.tif 000022
【図１１】
2006191016.tif 000023