(57)【要約】【課題】  信頼性を低下させずにスイッチングによる出力ノイズを効率的に抑制することができる半導体装置の出力回路を提供する。【解決手段】  本発明の半導体装置の出力回路は、出力段を構成するｐＭＯＳ１３およびｎＭＯＳ１５と、出力信号の論理値を反転してフィードバックするインバータ１７と、インバータ１７の出力を受けて出力電流の最小値を補償する出力電流保証用ｎＭＯＳ１６と、出力信号を受けてスイッチング時の出力ノイズを低減するノイズ低減用ｎＭＯＳ１５を有する。【選択図】  図１
2006033538.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子に入力信号が供給され、ソース端子に第１の電源が接続され、ドレイン端子に出力用端子が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、
ゲート端子に前記入力信号が供給され、ドレイン端子に前記出力用端子が接続された第２の導電型を有する第２のＭＯＳ−ＦＥＴと、
入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、
ゲート端子に前記インバータの出力端子が接続され、ソース端子に第２の電源が接続され、ドレイン端子に前記第２のＭＯＳ−ＦＥＴのソース端子が接続された前記第２の導電型を有する第３のＭＯＳ−ＦＥＴと、
ゲート端子に前記出力用端子が接続され、ソース端子に前記第２の電源が接続され、ドレイン端子に前記第２のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第２の導電型を有する第４のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路。
【請求項２】
ゲート端子に入力信号が供給され、ソース端子に第１の電源が接続され、ドレイン端子に出力用端子が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、
入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、
ゲート端子に前記インバータの出力端子が接続され、ドレイン端子に前記出力用端子が接続された第２の導電型を有する第２のＭＯＳ−ＦＥＴと、
ゲート端子およびドレイン端子に前記出力用端子が接続され、ソース端子に前記第２のＭＯＳ−ＦＥＴのソース端子が接続された前記第２の導電型を有する第３のＭＯＳ−ＦＥＴと、
ゲート端子に前記入力信号が供給され、ソース端子に第２の電源が接続され、ドレイン端子に前記第２のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第２の導電型を有する第４のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路。
【請求項３】
ゲート端子に入力信号が供給され、ドレイン端子に出力用端子が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、
入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、
ゲート端子に前記インバータの出力端子が接続され、ソース端子に第１の電源が接続され、ドレイン端子に前記第１のＭＯＳ−ＦＥＴのソース端子が接続された前記第１の導電型を有する第２のＭＯＳ−ＦＥＴと、
ゲート端子に前記出力用端子が接続され、ソース端子に前記第１の電源が接続され、ドレイン端子に前記第１のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第１の導電型を有する第３のＭＯＳ−ＦＥＴと、
ゲート端子に前記入力信号が供給され、ドレイン端子に前記出力用端子が接続された第２の導電型を有する第４のＭＯＳ−ＦＥＴと、
ゲート端子に前記インバータの前記出力端子が接続され、ソース端子に第２の電源が接続され、ドレイン端子に前記第４のＭＯＳ−ＦＥＴのソース端子が接続された前記第２の導電型を有する第５のＭＯＳ−ＦＥＴと、
ゲート端子に前記出力用端子が接続され、ソース端子に前記第２の電源が接続され、ドレイン端子に前記第４のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第２の導電型を有する第６のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路。
【請求項４】
ゲート端子に入力信号が供給され、ソース端子に第１の電源が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、
ゲート端子およびドレイン端子に出力用端子が接続され、ソース端子に前記第１のＭＯＳ−ＦＥＴのドレイン端子が接続された前記第１の導電型を有する第２のＭＯＳ−ＦＥＴと、
入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、
ゲート端子に前記インバータの出力端子が接続され、ソース端子に前記第１のＭＯＳ−ＦＥＴの前記ドレイン端子が接続され、ドレイン端子に前記出力用端子が接続された前記第１の導電型を有する第３のＭＯＳ−ＦＥＴと、
ゲート端子に前記入力信号が供給され、ソース端子に第２の電源が接続された第２の導電型を有する第４のＭＯＳ−ＦＥＴと、
ゲート端子およびドレイン端子に前記出力用端子が接続され、ソース端子に前記第４のＭＯＳ−ＦＥＴのドレイン端子が接続された前記第２の導電型を有する第５のＭＯＳ−ＦＥＴと、
ゲート端子に前記インバータの前記出力端子が接続され、ソース端子に前記第４のＭＯＳ−ＦＥＴの前記ドレイン端子が接続され、ドレイン端子に前記出力用端子が接続された前記第２の導電型を有する第６のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における出力回路に関する。
【背景技術】
【０００２】
従来の半導体装置の出力回路では、出力信号のスイッチング時に電源線もしくはグランド線に過渡的に大電流が流れ、電源線ノイズ（以下、「出力ノイズ」という。）の原因となっていた。一般的な汎用ロジックＬＳＩでは、出力ノイズの許容値は、ＴＴＬインターフェースで０．８Ｖ（ｔｙｐ．）であり、特に、高速でかつ大きな駆動能力を要求される応用では、この出力ノイズが半導体装置の誤動作を引き起こすという問題があった。
【０００３】
電源線またはグランド線に流れ込む電流の時間的変化を小さくするために、出力最終段のトランジスタを分割し、意図的にゲート電極の寄生抵抗を増やし、分割されたトランジスタのターン・オンを段階的に行う方法が考えられる。しかし、出力回路では、一般に、決められた時間内に負荷を駆動する必要がある。このため、寄生ゲート抵抗および寄生ゲート容量によるＣＲ遅延では、十分なノイズ低減効果を得られないという問題があった。
【０００４】
この問題に対応するために、出力信号を出力回路の制御段にフィードバックして、最終段のゲート電圧を積極的に制御するという方法が特許文献１に記載されている。しかしながら、この方法では大電流が流れる最終段のゲート電圧を中間電位にして電源線ノイズを抑制するため、トランジスタの信頼性を著しく損なう可能性があるという本質的な問題があった。
【特許文献１】特開平１０−２４２８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、信頼性を低下させずにスイッチングによる出力ノイズを効率的に抑制することができる半導体装置の出力回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ゲート端子に入力信号が供給され、ソース端子に第１の電源が接続され、ドレイン端子に出力用端子が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、ゲート端子に前記入力信号が供給され、ドレイン端子に前記出力用端子が接続された第２の導電型を有する第２のＭＯＳ−ＦＥＴと、入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、ゲート端子に前記インバータの出力端子が接続され、ソース端子に第２の電源が接続され、ドレイン端子に前記第２のＭＯＳ−ＦＥＴのソース端子が接続された前記第２の導電型を有する第３のＭＯＳ−ＦＥＴと、ゲート端子に前記出力用端子が接続され、ソース端子に前記第２の電源が接続され、ドレイン端子に前記第２のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第２の導電型を有する第４のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路が提供される。
【０００７】
また、本発明の別の一態様によれば、ゲート端子に入力信号が供給され、ソース端子に第１の電源が接続され、ドレイン端子に出力用端子が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、ゲート端子に前記インバータの出力端子が接続され、ドレイン端子に前記出力用端子が接続された第２の導電型を有する第２のＭＯＳ−ＦＥＴと、ゲート端子およびドレイン端子に前記出力用端子が接続され、ソース端子に前記第２のＭＯＳ−ＦＥＴのソース端子が接続された前記第２の導電型を有する第３のＭＯＳ−ＦＥＴと、ゲート端子に前記入力信号が供給され、ソース端子に第２の電源が接続され、ドレイン端子に前記第２のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第２の導電型を有する第４のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路が提供される。
【０００８】
さらに、本発明の別の一態様によれば、ゲート端子に入力信号が供給され、ドレイン端子に出力用端子が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、ゲート端子に前記インバータの出力端子が接続され、ソース端子に第１の電源が接続され、ドレイン端子に前記第１のＭＯＳ−ＦＥＴのソース端子が接続された前記第１の導電型を有する第２のＭＯＳ−ＦＥＴと、ゲート端子に前記出力用端子が接続され、ソース端子に前記第１の電源が接続され、ドレイン端子に前記第１のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第１の導電型を有する第３のＭＯＳ−ＦＥＴと、ゲート端子に前記入力信号が供給され、ドレイン端子に前記出力用端子が接続された第２の導電型を有する第４のＭＯＳ−ＦＥＴと、ゲート端子に前記インバータの前記出力端子が接続され、ソース端子に第２の電源が接続され、ドレイン端子に前記第４のＭＯＳ−ＦＥＴのソース端子が接続された前記第２の導電型を有する第５のＭＯＳ−ＦＥＴと、ゲート端子に前記出力用端子が接続され、ソース端子に前記第２の電源が接続され、ドレイン端子に前記第４のＭＯＳ−ＦＥＴの前記ソース端子が接続された前記第２の導電型を有する第６のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路が提供される。
【０００９】
さらに、本発明の別の一態様によれば、ゲート端子に入力信号が供給され、ソース端子に第１の電源が接続された第１の導電型を有する第１のＭＯＳ−ＦＥＴと、ゲート端子およびドレイン端子に出力用端子が接続され、ソース端子に前記第１のＭＯＳ−ＦＥＴのドレイン端子が接続された前記第１の導電型を有する第２のＭＯＳ−ＦＥＴと、入力端子に前記出力用端子が接続され、当該出力信号の論理値を反転して出力するインバータと、ゲート端子に前記インバータの出力端子が接続され、ソース端子に前記第１のＭＯＳ−ＦＥＴの前記ドレイン端子が接続され、ドレイン端子に前記出力用端子が接続された前記第１の導電型を有する第３のＭＯＳ−ＦＥＴと、ゲート端子に前記入力信号が供給され、ソース端子に第２の電源が接続された第２の導電型を有する第４のＭＯＳ−ＦＥＴと、ゲート端子およびドレイン端子に前記出力用端子が接続され、ソース端子に前記第４のＭＯＳ−ＦＥＴのドレイン端子が接続された前記第２の導電型を有する第５のＭＯＳ−ＦＥＴと、ゲート端子に前記インバータの前記出力端子が接続され、ソース端子に前記第４のＭＯＳ−ＦＥＴの前記ドレイン端子が接続され、ドレイン端子に前記出力用端子が接続された前記第２の導電型を有する第６のＭＯＳ−ＦＥＴを備えたことを特徴とする半導体装置の出力回路が提供される。
【発明の効果】
【００１０】
本発明によれば、信頼性を低下させることなく出力ノイズを効率的に抑制できる半導体装置の出力回路を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係わる半導体装置の出力回路を示す回路図である。
【００１３】
本発明の実施例１に係わる半導体装置の出力回路は、入力段である２つのインバータ１１および１２（以下、「ＩＮＶ１１およびＩＮＶ１２」という。）、１つのｐ型ＭＯＳ−ＦＥＴ１３（以下、「ｐＭＯＳ１３」という。）、３つのｎ型ＭＯＳ−ＦＥＴ１４〜１６（以下、「ｎＭＯＳ１４〜１６」という。）、および出力信号（以下、「ＯＵＴ」という。）の論理値を反転してフィードバックするインバータ１７（以下、「ＩＮＶ１７」という。）を備えている。
【００１４】
ＩＮＶ１１の入力端子には入力信号（以下、「ＩＮ」という。）が供給され、その出力端子はＩＮＶ１２の入力端子に接続されている。ＩＮＶ１２の出力端子はｐＭＯＳ１３のゲート端子およびｎＭＯＳ１４のゲート端子に接続されている。
【００１５】
ｐＭＯＳ１３のソース端子は電源線（以下、「Ｖｃｃ」という。）に接続され、そのドレイン端子は、ＯＵＴを外部へ出力するための接続用パッド１８およびｎＭＯＳ１４のドレイン端子に接続されている。
【００１６】
ｎＭＯＳ１４のソース端子はノードｎ１に接続され、ノードｎ１には、さらに、ｎＭＯＳ１５のドレイン端子およびｎＭＯＳ１６のドレイン端子が接続されている。
【００１７】
ｎＭＯＳ１５のゲート端子にはＯＵＴが供給され、そのソース端子はグランド線（以下、「ＧＮＤ」という。）に接続されている。
【００１８】
ｎＭＯＳ１６のゲート端子にはＩＮＶ１７の出力端子が接続され、ＩＮＶ１７の入力端子にはＯＵＴが供給され、ｎＭＯＳ１６のソース端子はＧＮＤに接続されている。
【００１９】
次に、上述した構成を持つ半導体装置の出力回路の回路動作について説明する。ここでは、主に、ＯＵＴが“Ｈ”から“Ｌ”へスイッチングする時の負荷からのＳｉｎｋ電流にかかわる動作を説明する。
【００２０】
ＩＮが“Ｌ”の時、ＩＮＶ１１の出力は“Ｈ”であり、ＩＮＶ１２の出力は“Ｌ”になっており、ｐＭＯＳ１３は導通状態（以下、「ＯＮ状態」という。）、ｎＭＯＳ１４は非導通状態（以下、「ＯＦＦ状態」という。）である。したがって、ＯＵＴは“Ｈ”であり、ｎＭＯＳ１５はＯＮ状態である。また、ＩＮＶ１７の出力は“Ｌ”であり、ｎＭＯＳ１６はＯＦＦ状態である。
【００２１】
ＩＮが“Ｌ”から“Ｈ”に遷移すると、これを受けてＩＮＶ１１の出力は“Ｈ”から“Ｌ”に遷移し、ＩＮＶ１２の出力は“Ｌ”から“Ｈ”に遷移する。
【００２２】
ＩＮＶ１２の出力はｐＭＯＳ１３およびｎＭＯＳ１４のゲートに接続されているので、ｐＭＯＳ１３はＯＮ状態からＯＦＦ状態へと移行し、ｎＭＯＳ１４はＯＦＦ状態からＯＮ状態に移行する。
【００２３】
ここで、スイッチング初期状態、すなわち、ＯＵＴが“Ｈ”と認識されうる電位にある期間では、ＩＮＶ１７の出力が“Ｌ”なのでｎＭＯＳ１６はＯＦＦ状態である。したがって、負荷からのＳｉｎｋ電流が、ｎＭＯＳ１４およびｎＭＯＳ１５を介してＯＵＴ→ｎ１→ＧＮＤの経路で流れ（以下、これを「Ｓｉｎｋ電流１」という。）、ＯＵＴの電位を徐々に低下させる。
【００２４】
ｎＭＯＳ１５はゲート端子とドレイン端子がｎＭＯＳ１４のオン抵抗を介して接続されているので、Ｓｉｎｋ電流１はｎＭＯＳ１４とｎＭＯＳ１５のオン抵抗によって制限される。
【００２５】
したがって、ｎＭＯＳ１５のトランジスタサイズをＳｉｎｋ電流１によるＧＮＤノイズが許容範囲内となるようにしておけば、ＯＵＴが“Ｌ”へスイッチングする時のＧＮＤノイズを抑制することができる。
【００２６】
すなわち、ｎＭＯＳ１５のトランジスタサイズを小さくする（ｇｍを小さくする。）ことで、Ｓｉｎｋ電流１そのものを小さく設定でき、スイッチング初期にＯＵＴからＶｓｓへ流れ込む電流に起因するＧＮＤノイズを０．８Ｖ以下に抑制することができる。
【００２７】
例えば、図１に示したｎＭＯＳ１５のトランジスタサイズはＬ＝０．６μｍ、Ｗ＝７６０μｍであり、この時のＳｉｎｋ電流１は９ｍＡである。
【００２８】
次に、スイッチング過渡期、すなわち、ＯＵＴが“Ｈ”から“Ｌ”へ変化すると認識されうる電位にある期間では、ｎＭＯＳ１５のゲート／ソース間電圧（以下、「ＶＧＳ」という。）が徐々に小さくなっていき、ｎＭＯＳ１５のドレイン電流（以下、「ＩＤＲ」という。）もこれに伴い減少する。
【００２９】
そして、ｎＭＯＳ１５のＶＧＳがｎＭＯＳ１５のＶｔｈ以下となったところで、ｎＭＯＳ１５はＯＦＦ状態となり、Ｓｉｎｋ電流１は消失する。
【００３０】
これと並行して、スイッチング初期状態においてＯＦＦ状態であったｎＭＯＳ１６は、ＩＮＶ１７の出力が“Ｌ”から“Ｈ”へと変化するに従ってＯＮ状態へ移行する。すなわち、ｎＭＯＳ１６のＶＧＳがＶｔｈ以上となった段階で、ｎＭＯＳ１６がＯＮ状態へと移行し、負荷からのＳｉｎｋ電流が、ｎＭＯＳ１４およびｎＭＯＳ１６を介してＯＵＴ→ｎ１→ＧＮＤの経路で流れ（以下、これを「Ｓｉｎｋ電流２」という。）、ＯＵＴの電位をさらに“Ｌ”レベルへと引き下げる。
【００３１】
ＯＵＴが完全に“Ｌ”レベルに達したところで、Ｓｉｎｋ電流２は流れなくなり、スイッチング動作は終了する。ここで、ｎＭＯＳ１６を負荷駆動能力に見合うトランジスタサイズにしておけば、スイッチング時のＧＮＤノイズを抑制しつつ、仕様で定められた出力電流最小値を満たすことができる。
【００３２】
すなわち、スイッチング動作後の出力インピーダンスはｎＭＯＳ１４のオン抵抗とｎＭＯＳ１６のオン抵抗で決まるため、ｎＭＯＳ１６のトランジスタサイズ（つまり、ｇｍ。）を調整することで、仕様（出力電流最小値＝２４ｍＡ。）に沿った負荷駆動能力を設定することができる。
【００３３】
例えば、図１に示したｎＭＯＳ１６のトランジスタサイズは、Ｌ＝０．６μｍ、Ｗ＝７６０μｍに設定されている。このトランジスタサイズはｎＭＯＳ１５と偶然に同じであるが、ｎＭＯＳ１５とｎＭＯＳ１６は、必ずしも同じ大きさである必要はない。
【００３４】
重要なことは、ｎＭＯＳ１５とｎＭＯＳ１６のトランジスタサイズが独立して調整でき、それぞれを仕様に合わせて設定できることである。
【００３５】
上記実施例１によれば、出力トランジスタに流れる全電流をＳｉｎｋ電流１とＳｉｎｋ電流２に時間的に分散させ、Ｓｉｎｋ電流１の時間的変化成分を小さくすることで、ＩＣ内のボンディングワイヤーやフレームなどのインダクタンス成分によるＧＮＤノイズを抑制した半導体装置の出力回路を実現することができる。
【００３６】
さらに、Ｓｉｎｋ電流２は、スイッチング時のＧＮＤノイズにはほとんど影響しないので、出力電流最小値を保証しつつ、ＧＮＤノイズを抑制した半導体装置の出力回路を実現することができる。
【００３７】
ＧＮＤノイズの低減度合いを強くしたい場合には、ｎＭＯＳ１５のｇｍを小さくする、すなわち、Ｌ＝"大"あるいはＷ＝"小"といった定数設定を行えばよい。逆に、ノイズ低減度合いを緩めたい場合には、ｎＭＯＳ１５のｇｍを大きくする、すなわち、Ｌ＝"小"あるいはＷ＝"大"に定数設定を行えばよい。
【００３８】
このように、ノイズ低減用のｎＭＯＳ１５と出力電流保証用のｎＭＯＳ１６が独立しているので、ＣＲ遅延量、つまり、ＧＮＤノイズ抑制量が出力電流保証値で制約されるという従来の問題点を解決することができる。
【００３９】
また、上述した実施例１によれば、トランジスタサイズを比較的大きくしなければならないｐＭＯＳ１３、ｎＭＯＳ１４、およびｎＭＯＳ１６のゲート入力を意図的に中間電位に保つ必要がないので、トランジスタの劣化を抑制でき、出力回路の信頼性を低下させずにＧＮＤノイズを抑制することができる。
【００４０】
上述の実施例１では、出力が“Ｈ”から“Ｌ”へ遷移する時のＧＮＤノイズの抑制について示したが、本発明はこれに限られるものではなく、出力が“Ｌ”から“Ｈ”へ遷移する時のＶｃｃノイズの抑制に適用することもできる。
【００４１】
図２は、本発明の実施例１に係わる他の半導体装置の出力回路を示す回路図である。
【００４２】
図２に示すように、ｐＭＯＳ１３をｎＭＯＳ２３に入れ替え、ｎＭＯＳ２３のソース端子をＧＮＤに接続し、ｎＭＯＳ１４〜１６をｐＭＯＳ２４〜２６に入れ替え、ｐＭＯＳ２５およびｐＭＯＳ２６のソース端子をＶｃｃに接続することで、Ｖｃｃノイズを抑制するための半導体装置の出力回路を実現することができる。
【００４３】
図２の回路動作は、ＶｃｃとＧＮＤが入れ替わっていることと、Ｓｉｎｋ電流１がｐＭＯＳ２５およびｐＭＯＳ２４を介してＶｃｃ→ｎ２→ＯＵＴの経路で負荷へ流れることと、Ｓｉｎｋ電流２がｐＭＯＳ２６およびｐＭＯＳ２４を介してＶｃｃ→ｎ２→ＯＵＴの経路で負荷へ流れることを除けば、図１のそれと同様なので、説明は省略する。
【実施例２】
【００４４】
図３は、本発明の実施例２に係わる半導体装置の出力回路を示す回路図である。
【００４５】
本発明の実施例２に係わる半導体装置の出力回路は、入力段である２つのインバータ３１および３２（以下、「ＩＮＶ３１およびＩＮＶ３２」という。）、１つのｐ型ＭＯＳ−ＦＥＴ３３（以下、「ｐＭＯＳ３３」という。）、３つのｎ型ＭＯＳ−ＦＥＴ３４〜３６（以下、「ｎＭＯＳ３４〜３６」という。）、およびＯＵＴの論理値を反転してフィードバックするインバータ３７（以下、「ＩＮＶ３７」という。）を備えている。
【００４６】
実施例２の回路構成は、Ｓｉｎｋ電流の経路であるｎＭＯＳ３４〜３６の接続を除けば、実施例１の回路構成と同様である。実施例１との違いは、ノイズ低減用のｎＭＯＳ３４と出力電流保証用のｎＭＯＳ３５がＧＮＤ側ではなく、ＯＵＴ側に入っていることである。
【００４７】
すなわち、ｎＭＯＳ３４のドレイン端子は接続用パッド３８に接続され、そのゲート端子にはＯＵＴが供給され、そのソース端子はノードｎ３に接続されている。ノードｎ３には、さらに、ｎＭＯＳ３５のソース端子およびｎＭＯＳ３６のドレイン端子が接続されている。
【００４８】
ｎＭＯＳ３５のゲート端子にはＩＮＶ３７の出力端子が接続され、ＩＮＶ３７の入力端子にはＯＵＴが供給され、ｎＭＯＳ３５のドレイン端子は接続用パッド３８に接続されている。
【００４９】
ｎＭＯＳ３６のゲート端子にはＩＮＶ３２の出力端子が接続され、ｎＭＯＳ３６のソース端子はＧＮＤに接続されている。
【００５０】
次に、上述した構成を持つ半導体装置の出力回路の回路動作について説明する。ここでは、図１と同様に、ＯＵＴが“Ｈ”から“Ｌ”へスイッチングする場合を説明する。
【００５１】
また、ＩＮＶ３１、３２、３７、およびｐＭＯＳ３３の動作は、実施例１のそれらと同様なので、詳しい説明は省略する。
【００５２】
ＩＮが“Ｌ”の時、ｎＭＯＳ３６はＯＦＦ状態であり、ＯＵＴは“Ｈ”であり、ｎＭＯＳ３４はＯＮ状態である。また、ＩＮＶ３７の出力は“Ｌ”であり、ｎＭＯＳ３５はＯＦＦ状態である。
【００５３】
ＩＮが“Ｌ”から“Ｈ”に遷移すると、ｎＭＯＳ３４はＯＮ状態からＯＦＦ状態に移行する。
【００５４】
ここで、スイッチング初期状態では、ＩＮＶ３７の出力が“Ｌ”なのでｎＭＯＳ３５はＯＦＦ状態であり、負荷からのＳｉｎｋ電流が、ｎＭＯＳ３４およびｎＭＯＳ３６を介してＯＵＴ→ｎ３→ＧＮＤの経路で流れ（以下、これを「Ｓｉｎｋ電流１」という。）、ＯＵＴの電位を徐々に低下させる。
【００５５】
ｎＭＯＳ３４は、ゲート端子とドレイン端子がともにＯＵＴに接続されており、スイッチング初期状態では、５極管動作をする。このため、Ｓｉｎｋ電流１は主にｎＭＯＳ３４によって制限される。
【００５６】
したがって、ｎＭＯＳ３４のトランジスタサイズをＳｉｎｋ電流１によるＧＮＤノイズが許容範囲内となるようにしておけば、ＯＵＴが“Ｌ”へスイッチングする時のＧＮＤノイズを抑制することができる。
【００５７】
このＳｉｎｋ電流１によりＯＵＴが徐々に低下していき、ｎＭＯＳ３４のＶＧＳがｎＭＯＳ３４のＶｔｈ以下になると、ｎＭＯＳ３４はＯＦＦ状態となり、Ｓｉｎｋ電流１は消失する。
【００５８】
これと並行して、スイッチング初期状態においてＯＦＦ状態であったｎＭＯＳ３５は、ＩＮＶ３７の出力が“Ｌ”から“Ｈ”へと変化するに従ってＯＮ状態へ移行する。すなわち、ｎＭＯＳ３５のＶＧＳがＶｔｈ以上となった段階で、ｎＭＯＳ３５がＯＮ状態へと移行し、負荷からのＳｉｎｋ電流が、ｎＭＯＳ３５およびｎＭＯＳ３６を介してＯＵＴ→ｎ３→ＧＮＤの経路で流れ（以下、これを「Ｓｉｎｋ電流２」という。）、ＯＵＴの電位をさらに“Ｌ”レベルへと引き下げる。
【００５９】
ＯＵＴが完全に“Ｌ”レベルに達したところで、Ｓｉｎｋ電流２は流れなくなり、スイッチング動作は終了する。ここで、ｎＭＯＳ３５を負荷駆動能力に見合うトランジスタサイズにしておけば、スイッチング時のＧＮＤノイズを抑制しつつ、仕様で定められた出力電流最小値を満たすことができる。
【００６０】
上記実施例２によれば、実施例１と同様に、信頼性を低下させることなくＧＮＤノイズを効率的に抑制することができる。
【００６１】
上述の実施例２では、出力が“Ｈ”から“Ｌ”へ遷移する時のＧＮＤノイズの抑制について示したが、本発明はこれに限られるものではなく、実施例１と同様に、Ｖｃｃノイズの抑制に適用することもできる。
【００６２】
図４は、本発明の実施例２に係わる他の半導体装置の出力回路を示す回路図である。
【００６３】
図４に示すように、ｐＭＯＳ３３をｎＭＯＳ４３に入れ替え、ｎＭＯＳ４３のソース端子をＧＮＤに接続し、ｎＭＯＳ３４〜３６をｐＭＯＳ４４〜４６に入れ替え、ｐＭＯＳ４６のソース端子をＶｃｃに接続することで、Ｖｃｃノイズを抑制するための半導体装置の出力回路を実現することができる。
【００６４】
図４の回路動作は、ＶｃｃとＧＮＤが入れ替わっていることと、Ｓｉｎｋ電流１がｐＭＯＳ４６およびｐＭＯＳ４４を介してＶｃｃ→ｎ４→ＯＵＴの経路で負荷へ流れることと、Ｓｉｎｋ電流２がｐＭＯＳ４６およびｐＭＯＳ４５を介してＶｃｃ→ｎ４→ＯＵＴの経路で負荷へ流れることを除けば、図３のそれと同様なので、説明は省略する。
【実施例３】
【００６５】
図５は、本発明の実施例３に係わる半導体装置の出力回路を示す回路図である。
【００６６】
本発明の実施例３に係わる半導体装置の出力回路は、入力段である２つのインバータ５１および５２（以下、「ＩＮＶ５１およびＩＮＶ５２」という。）、３つのｐ型ＭＯＳ−ＦＥＴ５３〜５５（以下、「ｐＭＯＳ５３〜５５」という。）、３つのｎ型ＭＯＳ−ＦＥＴ５６〜５８（以下、「ｎＭＯＳ５６〜５８」という。）、およびＯＵＴの論理値を反転してフィードバックするインバータ５９（以下、「ＩＮＶ５９」という。）を備えている。
【００６７】
ＩＮＶ５１の入力端子にはＩＮが供給され、その出力端子はＩＮＶ５２の入力端子に接続されている。ＩＮＶ５２の出力端子はｐＭＯＳ５５のゲート端子およびｎＭＯＳ５６のゲート端子に接続されている。
【００６８】
ｐＭＯＳ５５のソース端子はノードｎ５２に接続され、そのドレイン端子は、ＯＵＴを外部へ出力するための接続用パッド６０に接続されている。ノードｎ５２には、他に、ｐＭＯＳ５３のドレイン端子およびｐＭＯＳ５４のドレイン端子が接続されている。
【００６９】
ｐＭＯＳ５３のゲート端子にはＯＵＴが供給され、そのソース端子はＶｃｃに接続されている。
【００７０】
ｐＭＯＳ５４のゲート端子にはＩＮＶ５９の出力端子が接続され、ＩＮＶ５９の入力端子にはＯＵＴが供給され、ｐＭＯＳ５４のソース端子はＶｃｃに接続されている。
【００７１】
ｎＭＯＳ５６のソース端子はノードｎ５１に接続され、そのドレイン端子は、接続用パッド６０に接続されている。ノードｎ５１には、他に、ｎＭＯＳ５７のドレイン端子およびｎＭＯＳ５８のドレイン端子が接続されている。
【００７２】
ｎＭＯＳ５７のゲート端子にはＯＵＴが供給され、そのソース端子はＧＮＤに接続されている。
【００７３】
ｎＭＯＳ５８のゲート端子にはＩＮＶ５９の出力端子が接続され、ｎＭＯＳ５８のソース端子はＧＮＤに接続されている。
【００７４】
上述した構成を持つ半導体装置の出力回路の回路動作は、ＯＵＴが“Ｈ”から“Ｌ”に立ち下がる場合には実施例１の図１と同様であり、ＯＵＴが“Ｌ”から“Ｈ”へ立ち上がる場合には実施例１の図２と同様である。
【００７５】
すなわち、立ち下がり時のＳｉｎｋ電流１はｎＭＯＳ５６およびｎＭＯＳ５７を介してＯＵＴ→ｎ５１→ＧＮＤの経路で流れ、立ち下がり時のＳｉｎｋ電流２はｎＭＯＳ５６およびｎＭＯＳ５８を介してＯＵＴ→ｎ５１→ＧＮＤの経路で流れ、立ち上がり時のＳｉｎｋ電流１はｐＭＯＳ５３およびｐＭＯＳ５５を介してＶｃｃ→ｎ５２→ＯＵＴの経路で流れ、立ち上がり時のＳｉｎｋ電流２はｐＭＯＳ５４およびｐＭＯＳ５５を介してＶｃｃ→ｎ５２→ＯＵＴの経路で流れる。
【００７６】
したがって、立ち下がり時のＧＮＤノイズを抑制するためには、ｎＭＯＳ５７のトランジスタサイズを調整し、立ち上がり時のＶｃｃノイズを抑制するためには、ｐＭＯＳ５３のトランジスタサイズを調整すればよい。
【００７７】
上記実施例３によれば、１つの出力回路でＧＮＤノイズおよびＶｃｃノイズの両者に対して実施例１と同様の効果を期待することができる。
【実施例４】
【００７８】
図６は、本発明の実施例４に係わる半導体装置の出力回路を示す回路図である。
【００７９】
本発明の実施例４に係わる半導体装置の出力回路は、入力段である２つのインバータ６１および６２（以下、「ＩＮＶ６１およびＩＮＶ６２」という。）、３つのｐ型ＭＯＳ−ＦＥＴ６３〜６５（以下、「ｐＭＯＳ６３〜６５」という。）、３つのｎ型ＭＯＳ−ＦＥＴ６６〜６８（以下、「ｎＭＯＳ６６〜６８」という。）、およびＯＵＴの論理値を反転してフィードバックするインバータ６９（以下、「ＩＮＶ６９」という。）を備えている。
【００８０】
実施例４の回路構成は、Ｓｉｎｋ電流の経路であるｐＭＯＳ６３〜６５およびｎＭＯＳ６６〜６８の接続を除けば、実施例３の回路構成と同様である。実施例３との違いは、ノイズ低減用のｐＭＯＳ６４およびｎＭＯＳ６６と、出力電流保証用のｐＭＯＳ６５およびｎＭＯＳ６７が、ＯＵＴ側に入っていることである。
【００８１】
すなわち、ｐＭＯＳ６４のドレイン端子は接続用パッド７０に接続され、そのゲート端子にはＯＵＴが供給され、そのソース端子はノードｎ６２に接続されている。ノードｎ６２には、さらに、ｐＭＯＳ６５のソース端子およびｐＭＯＳ６３のドレイン端子が接続されている。
【００８２】
ｐＭＯＳ６５のゲート端子にはＩＮＶ６９の出力端子が接続され、ＩＮＶ６９の入力端子にはＯＵＴが供給され、ｐＭＯＳ６５のドレイン端子は接続用パッド７０に接続されている。
【００８３】
ｐＭＯＳ６３のゲート端子にはＩＮＶ６２の出力端子が接続され、ｐＭＯＳ６３のソース端子はＶｃｃに接続されている。
【００８４】
また、ｎＭＯＳ６６のドレイン端子は接続用パッド７０に接続され、そのゲート端子にはＯＵＴが供給され、そのソース端子はノードｎ６１に接続されている。ノードｎ６１には、さらに、ｎＭＯＳ６７のソース端子およびｎＭＯＳ６８のドレイン端子が接続されている。
【００８５】
ｎＭＯＳ６７のゲート端子にはＩＮＶ６９の出力端子が接続され、ｎＭＯＳ６７のドレイン端子は接続用パッド７０に接続されている。
【００８６】
ｎＭＯＳ６８のゲート端子にはＩＮＶ６２の出力端子が接続され、ｎＭＯＳ６８のソース端子はＧＮＤに接続されている。
【００８７】
上述した構成を持つ半導体装置の出力回路の回路動作は、ＯＵＴが“Ｈ”から“Ｌ”に立ち下がる場合には実施例２の図３と同様であり、ＯＵＴが“Ｌ”から“Ｈ”へ立ち上がる場合には実施例２の図４と同様である。
【００８８】
すなわち、立ち下がり時のＳｉｎｋ電流１はｎＭＯＳ６６およびｎＭＯＳ６８を介してＯＵＴ→ｎ６１→ＧＮＤの経路で流れ、立ち下がり時のＳｉｎｋ電流２はｎＭＯＳ６７およびｎＭＯＳ６８を介してＯＵＴ→ｎ６１→ＧＮＤの経路で流れ、立ち上がり時のＳｉｎｋ電流１はｐＭＯＳ６３およびｐＭＯＳ６４を介してＶｃｃ→ｎ６２→ＯＵＴの経路で流れ、立ち上がり時のＳｉｎｋ電流２はｐＭＯＳ６３およびｐＭＯＳ６５を介してＶｃｃ→ｎ６２→ＯＵＴの経路で流れる。
【００８９】
したがって、立ち下がり時のＧＮＤノイズを抑制するためには、ｎＭＯＳ６６のトランジスタサイズを調整し、立ち上がり時のＶｃｃノイズを抑制するためには、ｐＭＯＳ６４のトランジスタサイズを調整すればよい。
【００９０】
上記実施例４によれば、１つの出力回路でＧＮＤノイズおよびＶｃｃノイズの両者に対して実施例１と同様の効果を期待することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１に係わる半導体装置の出力回路を示す回路図。
【図２】本発明の実施例１に係わる他の半導体装置の出力回路を示す回路図。
【図３】本発明の実施例２に係わる半導体装置の出力回路を示す回路図。
【図４】本発明の実施例２に係わる他の半導体装置の出力回路を示す回路図。
【図５】本発明の実施例３に係わる半導体装置の出力回路を示す回路図。
【図６】本発明の実施例４に係わる半導体装置の出力回路を示す回路図。
【符号の説明】
【００９２】
１７、２７、３７、４７、５９、６９  フィードバック用インバータ
１５、２５、３４、４４、５３、５７、６４、６６  ノイズ低減用トランジスタ
１６、２６、３５、４５、５４、５８、６５、６７  出力電流保証用トランジスタ
１８、２８、３８、４８、６０、７０  接続用パッド
【図１】
2006033538.tif 000003
【図２】
2006033538.tif 000004
【図３】
2006033538.tif 000005
【図４】
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【図５】
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【図６】
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