(57)【要約】【課題】  半導体集積回路装置の設計中あるいは設計完了後の論理変更を容易とする。【解決手段】  所定の回路が形成された主領域と、主領域に形成された回路の論理変更に用いる予備素子領域とを有する。予備素子領域は、Ｐチャンネルトランジスタ領域１１１〜１１３と、Ｎチャンネルトランジスタ領域１２１〜１２３と、Ｐチャンネルトランジスタ領域上及びＮチャンネルトランジスタ領域上に設けられた複数のゲート電極１３１〜１３４、１４１〜１４４と、ゲート電極よりも上層の配線層に形成されたバイパス配線１５１〜１５５と、バイパス配線よりも上層に位置する主配線層とを備える。バイパス配線１５１〜１５５は、いずれも主配線層とバイパス配線とを分離する絶縁層に形成されたコンタクトホールによって、少なくとも２箇所で主配線層と接続可能に構成されている。【選択図】          図１
2006049780.tif 000002
【特許請求の範囲】
【請求項１】
所定の回路が形成された主領域と、前記主領域に形成された回路の論理変更に用いる予備素子領域とを有する半導体集積回路装置であって、
前記予備素子領域は、Ｐチャンネルトランジスタ領域と、Ｎチャンネルトランジスタ領域と、前記Ｐチャンネルトランジスタ領域上及び前記Ｎチャンネルトランジスタ領域上に設けられた複数のゲート電極と、前記ゲート電極とは異なる層に形成された主配線層と、前記主配線層とは異なる層に形成された複数のバイパス配線とを備え、
前記複数のバイパス配線は、いずれも前記主配線層と前記バイパス配線とを分離する絶縁層に形成されたコンタクトホールによって、少なくとも２箇所で前記主配線層と接続可能に構成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記主配線層は、前記バイパス配線と交差する配線部分を含んでいることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バイパス配線は、前記ゲート電極とは異なる配線層に設けられていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記主配線層は、前記バイパス配線が設けられた配線層よりも上層に位置する配線層であることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記Ｐチャンネルトランジスタ領域に含まれる拡散領域及び前記Ｎチャンネルトランジスタ領域に含まれる拡散領域は、いずれも前記主配線層と接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記主配線層のうち前記拡散領域に接続された部分は、前記主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記複数のゲート電極は、いずれも前記主配線層と接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記主配線層のうち前記ゲート電極に接続された部分は、前記主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置されていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記バイパス配線は、前記ゲート電極と平行に複数設けられていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
前記複数のバイパス配線は、いずれも前記絶縁層に形成されたコンタクトホールによって、少なくとも３箇所で前記主配線層と接続可能に構成されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路装置。
【請求項１１】
前記Ｐチャンネルトランジスタ領域及び前記Ｎチャンネルトランジスタ領域をそれぞれ複数備えており、前記Ｐチャンネルトランジスタ領域に対応するゲート電極は前記複数のＰチャンネルトランジスタ領域に対して共通に設けられ、前記Ｎチャンネルトランジスタ領域に対応するゲート電極は前記複数のＮチャンネルトランジスタ領域に対して共通に設けられていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体集積回路装置。
【請求項１２】
前記複数のＰチャンネルトランジスタ領域のうち、少なくとも２つのＰチャンネル拡散領域はチャネル幅が互いに異なっており、前記複数のＮチャンネルトランジスタ領域のうち、少なくとも２つのＮチャンネル拡散領域はチャネル幅が互いに異なっていることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
チャネル幅の異なる複数のＰチャンネルトランジスタ領域と、
チャネル幅の異なる複数のＮチャンネルトランジスタ領域と、
前記複数のＰチャンネルトランジスタ領域を跨いで設けられた複数のＰチャンネル用ゲート電極と、
前記複数のＮチャンネルトランジスタ領域を跨いで設けられた複数のＮチャンネル用ゲート電極と、
前記Ｐチャンネルトランジスタ領域と前記Ｎチャンネルトランジスタ領域との間に設けられた複数のバイパス配線と、
前記バイパス配線とは異なる層に形成された主配線層とを備え、
前記複数のバイパス配線は、いずれも前記主配線層と少なくとも２箇所で接続可能に構成されていることを特徴とする半導体集積回路装置。
【請求項１４】
前記複数のＰチャンネルトランジスタ領域は、互いにチャネル幅の異なる少なくとも３つのＰチャンネルトランジスタ領域を含んでおり、前記複数のＮチャンネルトランジスタ領域は、互いにチャネル幅の異なる少なくとも３つのＮチャンネルトランジスタ領域を含んでいることを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記複数のＰチャンネル用ゲート電極及び前記複数のＮチャンネル用ゲート電極は、いずれも一定間隔で平行に配列されており、前記複数のバイパス配線は、前記一定間隔とほぼ同じ間隔で平行に配列されていることを特徴とする請求項１３又は１４に記載の半導体集積回路装置。
【請求項１６】
前記複数のＰチャンネルトランジスタ領域に含まれる拡散領域、前記複数のＮチャンネルトランジスタ領域に含まれる拡散領域、前記複数のＰチャンネル用ゲート電極及び前記複数のＮチャンネル用ゲート電極は、いずれも前記主配線層と接続可能に構成されていることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体集積回路装置。
【請求項１７】
前記複数のバイパス配線は、いずれも前記主配線層と少なくとも３箇所で接続可能に構成されていることを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体集積回路装置。
【請求項１８】
Ｐチャンネルトランジスタ領域と、
Ｎチャンネルトランジスタ領域と、
前記Ｐチャンネルトランジスタ領域上に一定間隔で平行に配列された複数のＰチャンネル用ゲート電極と、
前記Ｎチャンネルトランジスタ領域上に前記一定間隔とほぼ同じ間隔で平行に配列された複数のＮチャンネル用ゲート電極と、
前記Ｐチャンネル用ゲート電極と前記Ｎチャンネル用ゲート電極との間に設けられ、前記一定間隔とほぼ同じ間隔で平行に配列された複数のバイパス配線と、
前記バイパス配線とは異なる配線層に形成された主配線層とを備え、
前記複数のバイパス配線は、いずれも前記主配線層と少なくとも２箇所で接続可能に構成されていることを特徴とする半導体集積回路装置。
【請求項１９】
前記主配線層のうち前記Ｐチャンネルトランジスタ領域に含まれる拡散領域に接続された部分は、前記主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置されており、前記主配線層のうち前記Ｎチャンネルトランジスタ領域に含まれる拡散領域に接続された部分は、前記主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置されていることを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２０】
前記主配線層のうち前記Ｐチャンネル用ゲート電極に接続された部分は、前記主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置されており、前記主配線層のうち前記Ｎチャンネル用ゲート電極に接続された部分は、前記主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置されていることを特徴とする請求項１８又は１９に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、より詳細には、設計中あるいは設計完了後に主領域に形成された回路の動作を変更するための予備素子領域を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置の設計では、回路設計のミスやプロセスの条件変更などにより、設計中あるいは設計完了後にしばしば論理修正や論理変更（本明細書では、単に「論理変更」と言う）を行う必要が生じる。
【０００３】
このような場合、必要なトランジスタを新規に追加すれば、修正後のレイアウトとして最適なレイアウトを得ることが可能であるが、この方法では、新規にトランジスタを追加することから拡散工程に遡って修正する必要が生じる。つまり、フォトリソグラフィーに用いるほぼ全てのフォトマスクを変更しなければならず、大幅なコスト増が生じるばかりか、修正に多くの時間が必要となってしまう。特に、近年では、加工精度の微細化によりフォトマスクの高騰が進んでいるとともに、納期の短縮が求められていることから、上記の方法ではこれに対処することは困難である。
【０００４】
この問題を解決する方法として、特許文献１には、論理変更用の予備トランジスタをあらかじめ用意しておき、必要に応じてこの予備トランジスタを使用することにより、論理変更を行うという方法が開示されている。この方法によれば、拡散工程で使用するフォトマスクや、ゲート電極の形成に用いるフォトマスクなどを変更することなく論理変更を実現することができる。しかしながら、この方法においても、ゲート電極形成工程以降のほぼ全てのフォトマスクを修正しなければならないことから、やはりコストの上昇や修正作業の長期化を招いてしまう。
【０００５】
また、特許文献２には、ゲートアレイ型の半導体集積回路装置において、ＣＭＯＳ基本セル上に独立した配線パターンをあらかじめ配置しておくことにより、配線混雑度を緩和する手法が開示されている。しかしながら、この手法においても、論理変更を行う場合、この配線パターンに繋がるコンタクトホールの設計に遡って修正しなければならないため、大幅なコスト増や修正作業の長期化の抑制は不十分である。
【０００６】
さらに、特許文献３乃至５にも半導体集積回路装置の回路修正方法が開示されているが、特許文献３乃至５に記載された方法では、複雑な論理回路を追加することは不可能あるいは非常に困難である。
【特許文献１】特開平５−１９８６８０号公報
【特許文献２】特開２００２−３１９６６５号
【特許文献３】特開２０００−２９９３８２号
【特許文献４】特開２０００−２３６０６３号
【特許文献５】特開平６−２１６２４７号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、従来は、半導体集積回路装置の設計中あるいは設計完了後に論理変更を行う必要が生じた場合、特に、複雑な論理回路の追加が必要となった場合、大幅なコスト増や修正作業の長期化を避けることは困難であった。
【０００８】
したがって、本発明の目的は、設計中あるいは設計完了後に論理変更を行う必要が生じた場合であっても、比較的簡単に論理変更を行うことが可能なレイアウトを有する半導体集積回路装置を提供することである。
【０００９】
また、本発明の他の目的は、設計中あるいは設計完了後の修正により、複雑な論理回路を追加することが可能なレイアウトを有する半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体集積回路装置は、所定の回路が形成された主領域と、主領域に形成された回路の論理変更に用いる予備素子領域とを有する半導体集積回路装置であって、予備素子領域は、Ｐチャンネルトランジスタ領域と、Ｎチャンネルトランジスタ領域と、Ｐチャンネルトランジスタ領域上及びＮチャンネルトランジスタ領域上に設けられた複数のゲート電極と、ゲート電極とは異なる層に形成された主配線層と、主配線層とは異なる層に形成された複数のバイパス配線とを備え、前記複数のバイパス配線は、いずれも前記主配線層と前記バイパス配線とを分離する絶縁層に形成されたコンタクトホールによって、少なくとも２箇所で前記主配線層と接続可能に構成されていることを特徴とする。
【００１１】
本発明によれば、主配線層にバイパス配線と交差する配線部分などを形成することが可能であることから、複雑な論理回路を比較的容易に形成することが可能となる。しかも、各バイパス配線は、あらかじめ主配線層と少なくとも２箇所で接続可能に構成されていることから、修正時において、バイパス配線と主配線とを接続するコンタクトホールを新規に設計する必要がなく、その結果、修正作業を比較的簡単に行うことが可能となる。特に、各バイパス配線が主配線層と３箇所以上で接続可能に構成されていれば、より複雑な論理回路を容易に形成することが可能となる。
【００１２】
また、Ｐチャンネルトランジスタ領域に含まれる拡散領域や、Ｎチャンネルトランジスタ領域に含まれる拡散領域を主配線層に接続しておけば、これら拡散領域に接続するコンタクトホールを新たに設計する必要もなくなる。この場合、主配線層のうち拡散領域に接続された部分は、主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置することが好ましい。これによれば、ゲート電極上を通過する配線を主配線層に形成することが可能となることから、より複雑な論理回路を容易に形成することが可能となる。
【００１３】
さらに、各ゲート電極についても主配線層に接続しておけば、ゲート電極に接続するコンタクトホールを新たに設計する必要がなくなる。この場合、主配線層のうちゲート電極に接続された部分は、主配線層を用いた配線を通過可能な間隔を持ってそれぞれ配置することが好ましい。これによれば、隣接するゲート電極に接続された主配線間を通過する配線を形成することが可能となることから、より複雑な論理回路を容易に形成することが可能となる。
【００１４】
また、Ｐチャンネルトランジスタ領域及びＮチャンネルトランジスタ領域は、それぞれ複数備えられていることが好ましい。これによれば、形成する論理回路の駆動能力を調整することが可能となる。特に、少なくとも２つのＰチャンネル拡散領域のチャネル幅を互いに異ならせ、且つ、少なくとも２つのＮチャンネル拡散領域のチャネル幅を互いに異ならせれば、形成する論理回路の駆動能力を細かく調整することが可能となる。
【発明の効果】
【００１５】
このように、本発明によれば、設計中あるいは設計完了後に論理変更を行う必要が生じた場合であっても、比較的簡単な修正によって複雑な論理回路を容易に形成することが可能となる。このため、製造コストを抑制することが可能となるとともに、修正作業を短期間で行うことが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体集積回路装置に備えられた予備素子領域の構造を概略的に示す平面図である。
【００１８】
ここで、「予備素子領域」とは、ＤＲＡＭ（Dynamic Random Access Memory）などの回路が形成された主領域とは別個に設けられた領域であり、主領域に形成された回路を設計中あるいは設計完了後に論理変更する必要が生じた場合に使用する領域である。予備素子領域は、半導体集積回路装置の任意の領域に配置することができるが、より多くのケースで論理変更を可能とするためには、複数の箇所に分散して配置することが好ましい。尚、予備素子領域を半導体集積回路装置の空き領域に配置すれば、特にチップ面積が増大することはない。
【００１９】
本実施形態では、図１に示すように、予備素子領域１００が３つのＰチャンネルトランジスタ領域１１１〜１１３と、３つのＮチャンネルトランジスタ領域１２１〜１２３と、これらＰチャンネルトランジスタ領域１１１〜１１３を跨いで設けられた４本のＰチャンネル用ゲート電極１３１〜１３４と、Ｎチャンネルトランジスタ領域１２１〜１２３を跨いで設けられた４本のＮチャンネル用ゲート電極１４１〜１４４と、これらゲート電極１３１〜１３４及び１４１〜１４４が形成された配線層（「ゲート配線層」と呼ぶ）よりも上層の配線層（「バイパス配線層」と呼ぶ）に設けられた５本のバイパス配線１５１〜１５５と、バイパス配線層よりも上層の配線層（「主配線層」と呼ぶ）に設けられた主配線１６０とを備えて構成されている。
【００２０】
図１に示すように、Ｐチャンネルトランジスタ領域１１１〜１１３はそれぞれ平行に配列されており、それぞれＰチャンネル用ゲート電極１３１〜１３４の下部に位置するチャネル領域（図１では、Ｐチャンネル用ゲート電極１３１〜１３４に覆われているため図示せず）とＰ型拡散領域１１１ａ〜１１３ａとが、Ｘ方向へ交互に設けられた構造を有している。本実施形態では、Ｐチャンネルトランジスタ領域１１１〜１１３のチャネル幅（Ｙ方向における幅、以下同様）Ｗｐ１、Ｗｐ２及びＷｐ３の関係が、
Ｗｐ１<Ｗｐ２<Ｗｐ３
に設定されている。これは、後述するように、予備素子領域に形成する回路の駆動能力を細かく調整可能とするためである。
【００２１】
同様に、Ｎチャンネルトランジスタ領域１２１〜１２３もそれぞれ平行に配列されており、それぞれＮチャンネル用ゲート電極１４１〜１４４の下部に位置するチャネル領域（図１では、Ｎチャンネル用ゲート電極１４１〜１４４に覆われているため図示せず）とＮ型拡散領域１２１ａ〜１２３ａとが、Ｘ方向へ交互に配置された構造を有している。本実施形態では、Ｎチャンネルトランジスタ領域１２１〜１２３についても、それぞれのチャネル幅Ｗｎ１、Ｗｎ２及びＷｎ３の関係が、
Ｗｎ１<Ｗｎ２<Ｗｎ３
に設定されている。これも、予備素子領域に形成する回路の駆動能力を細かく調整可能とするためである。
【００２２】
また、Ｐチャンネルトランジスタ領域１１１〜１１３のチャネル幅とＮチャンネルトランジスタ領域１２１〜１２３のチャネル幅の関係については、
Ｗｎ１<Ｗｐ１
Ｗｎ２<Ｗｐ２
Ｗｎ３<Ｗｐ３
に設定されている。これは、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの駆動能力の差を考慮したものである。
【００２３】
図１に示すように、Ｐ型拡散領域１１１ａ〜１１３ａ及びＮ型拡散領域１２１ａ〜１２３ａは、コンタクトホール内に充填されたプラグ電極２００（図面では黒丸で表記）を介して、全て主配線１６０に接続されている。プラグ電極２００は、図２（ａ）に示すように、ゲート配線層とバイパス配線層とを分離する絶縁層１９１と、バイパス配線層と主配線層とを分離する絶縁層１９２の両方を貫通するコンタクトホール２００ａに充填されたものであっても構わないし、図２（ｂ）に示すように、絶縁層１９１を貫通するコンタクトホール２００ｂに充填された部分によって、拡散領域（１１１ａ〜１１３ａ，１２１ａ〜１２３ａ）とバイパス配線層に設けられた電極１５０ａとを接続し、さらに、絶縁層１９２を貫通するコンタクトホール２００ｃに充填された部分によって、電極１５０ａと主配線１６０とを接続しても構わない。プラグ電極２００の材料としては、特に限定されるものではないが、タングステン（Ｗ）を用いることができる。
【００２４】
また、隣接する拡散領域に接続された主配線１６０のＸ方向における間隔Ａは、主配線層を用いた配線を通過可能な間隔以上に設定されている。これは、主配線層を用いて、Ｐチャンネル用ゲート電極１３１〜１３４上を通過する配線や、Ｎチャンネル用ゲート電極１４１〜１４４上を通過する配線の形成を可能とするためである。
【００２５】
Ｐチャンネル用ゲート電極１３１〜１３４は、上述の通り、いずれもＰチャンネルトランジスタ領域１１１〜１１３を跨いで設けられており、これによって、Ｐチャンネルトランジスタ領域１１１〜１１３には、それぞれ４つのＰチャンネル型ＭＯＳトランジスタが直列に形成されることになる。同様に、Ｎチャンネル用ゲート電極１４１〜１４４もＮチャンネルトランジスタ領域１２１〜１２３を跨いで設けられており、これによって、Ｎチャンネルトランジスタ領域１２１〜１２３には、それぞれ４つのＮチャンネル型ＭＯＳトランジスタが直列に形成されることになる。
【００２６】
図１に示すように、Ｐチャンネル用ゲート電極１３１〜１３４及びＮチャンネル用ゲート電極１４１〜１４４についても、コンタクトホール内に充填されたプラグ電極２００を介して、全て主配線１６０に接続されている。この場合も、プラグ電極２００は、図２（ａ）に示す構造であっても構わないし、図２（ｂ）に示す構造であっても構わない。本実施形態では、各ゲート電極がＬ字状に折り曲げられ、いずれも折り曲げられた部分において主配線１６０と接続されている。つまり、各ゲート電極（１３１〜１３４，１４１〜１４３）は、拡散領域（１１１ａ〜１１３ａ，１２１ａ〜１２３ａ）に接続されたプラグ電極２００の配列方向の延長線上にて主配線１６０と接続されており、これによって、主配線１６０の配線自由度が高められている。
【００２７】
また、隣接するゲート電極に接続された主配線１６０のＹ方向における間隔Ｂは、主配線層を用いた配線を通過可能な間隔以上に設定されている。これは、隣接するゲート電極に接続された２つの主配線１６０間を通過する配線の形成を可能とするためである。
【００２８】
ゲート電極（１３１〜１３４，１４１〜１４３）の材料としては、特に限定されるものではないが、ポリシリコンを用いることができる。
【００２９】
バイパス配線１５１〜１５５は、上述の通り、ゲート配線層よりも上層に位置するバイパス配線層に設けられた配線であり、ゲート電極（１３１〜１３４，１４１〜１４３）と平行、且つ、拡散領域（１１１ａ〜１１３ａ，１２１ａ〜１２３ａ）に接続されたプラグ電極２００の配列方向の延長線上に配置されている。
【００３０】
図１に示すように、バイパス配線１５１〜１５５は、いずれもコンタクトホールに充填されたプラグ電極２００を介して、全て主配線１６０に接続されている。本実施形態では、それぞれＰチャンネルトランジスタ領域側の端部（図１では紙面上側の端部）、Ｎチャンネルトランジスタ領域側の端部（図１では紙面下側の端部）及び中間部分の合計３箇所で主配線１６０に接続されている。本発明において、各バイパス配線が３箇所で主配線と接続されていることは必須ではなく、少なくとも２箇所で接続可能に構成されていれば足りる。しかしながら、本実施形態のように各バイパス配線を３箇所で主配線と接続すれば、主配線１６０の配線自由度が向上することから、より複雑な論理回路を形成することが可能となる。もちろん、各バイパス配線を４箇所以上で主配線と接続しても構わない。
【００３１】
本実施形態では、バイパス配線１５１〜１５５に接続された主配線１６０のうち、バイパス配線１５１〜１５５の中央部分に接続された主配線１６０と、Ｐチャンネルトランジスタ領域側の端部又はＮチャンネルトランジスタ領域側の端部に接続された主配線１６０とのＹ方向における間隔Ｃは、主配線層を用いた配線を複数本（例えば３本）通過可能な間隔に設定されている。これにより、バイパス配線１５１〜１５５と交差する主配線１６０を複数本形成することが可能となることから、多入力型の論理回路など、よりいっそう複雑な論理回路を形成することが可能となる。
【００３２】
また、バイパス配線１５１〜１５５のＰチャンネルトランジスタ領域側の端部又はＮチャンネルトランジスタ領域側の端部に接続された、隣接する主配線１６０のＸ方向における間隔Ａは、主配線層を用いた配線を通過可能な間隔以上に設定されている。これも、隣接するバイパス配線に接続された２つの主配線１６０間を通過する配線の形成を可能とするためである。
【００３３】
バイパス配線１５１〜１５５の材料としては、特に限定されるものではないが、タングステン（Ｗ）を用いることができる。
【００３４】
主配線１６０は、バイパス配線層よりもさらに上層の主配線層に設けられた配線であり、上記の説明から明らかなように、拡散領域（１１１ａ〜１１３ａ，１２１ａ〜１２３ａ）に接続された部分、ゲート電極（１３１〜１３４，１４１〜１４３）に接続された部分、バイパス配線１５１〜１５５に接続された部分を有している。主配線１６０の材料としては、特に限定されるものではないが、アルミニウム（Ａｌ）を用いることができる。
【００３５】
以上が、本実施形態による予備素子領域の基本構成であり、ＤＲＡＭなど所定の回路が形成された主領域の論理を変更する必要があるか否か、また、論理を変更する必要がある場合には、どのような論理回路を追加するかによって、主配線層のパターンが変更される。しかしながら、本実施形態では、変更する必要があるのは主配線層のパターンのみであり、それ以外の配線層（ゲート配線層・バイパス配線層）やコンタクトホールなどについては、何ら変更する必要はない。つまり、主領域に形成された回路を設計中あるいは設計完了後に論理変更する必要が生じた場合、主配線層の形成に用いるフォトマスクのみを変更するだけで、所望の論理変更を行うことが可能とされている。
【００３６】
以下、主配線層のパターンを種々に変更することによる論理変更の具体的な例について説明する。
【００３７】
図３は、予備素子領域を使用しない場合の主配線層のパターンを説明するための平面図である。
【００３８】
図３に示すように、予備素子領域を使用しない場合（主領域の論理を変更する必要が無い場合）には、主配線１６０を用いて、Ｐ型拡散領域１１１ａ〜１１３ａ及びＰチャンネル用ゲート電極１３１〜１３４を全て電源配線１６１に接続するとともに、Ｎ型拡散領域１２１ａ〜１２３ａ及びＮチャンネル用ゲート電極１４１〜１４４を全てグランド配線１６２に接続する。尚、電源配線１６１及びグランド配線１６２も、主配線層に形成される配線の一部である。
【００３９】
これにより、Ｐチャンネルトランジスタ領域１１１〜１１３に形成されたＰチャンネル型ＭＯＳトランジスタは、そのゲート・ソース・ドレインの全てに電源電位が与えられるため、これらはスイッチング不能な状態に固定される。同様に、Ｎチャンネルトランジスタ領域１２１〜１２３に形成されたＮチャンネル型ＭＯＳトランジスタについても、そのゲート・ソース・ドレインの全てにグランド電位が与えられるため、これらはスイッチング不能な状態に固定される。これにより予備素子領域は不使用状態となり、他の回路に何らかの影響を与えることはない。
【００４０】
また、バイパス配線１５１〜１５５に接続された主配線１６０についても、その全てが電源配線１６１に接続されており、これによって、バイパス配線１５１〜１５５がフローティング状態となるのを防止している。尚、バイパス配線１５１〜１５５については、電源配線１６１ではなく、グランド配線１６２に接続しても構わない。
【００４１】
図４は、予備素子領域を用いてインバータを構成した例を説明するための平面図である。インバータのシンボル図及び回路図は、それぞれ図５（ａ）、（ｂ）に示すとおりである。
【００４２】
図４に示すように、予備素子領域を用いてインバータを構成する場合、主配線１６０からなる入力信号線Ｉ１をバイパス配線１５１に接続するとともに、主配線１６０からなる出力信号線Ｏ１をバイパス配線１５２に接続する。また、主配線１６０を用いて、バイパス配線１５１をＰチャンネル用ゲート電極１３１及びＮチャンネル用ゲート電極１４１に共通接続するとともに、主配線１６０を用いて、バイパス配線１５２をドレインとなるＰ型拡散領域１１１ａ〜１１３ａ及びドレインとなるＮ型拡散領域１２１ａ〜１２３ａに共通接続する。さらに、ソースとなるＰ型拡散領域１１１ａ〜１１３ａは、電源配線１６１に共通接続し、ソースとなるＮ型拡散領域１２１ａ〜１２３ａは、グランド配線１６２に共通接続する。
【００４３】
これにより、予備素子領域には、図５に示す論理回路（インバータ）が形成される。本例では、チャネル幅の異なる３つのＰチャンネル型ＭＯＳトランジスタ及びチャネル幅の異なる３つのＮチャンネル型ＭＯＳトランジスタをそれぞれ並列に用いていることから、比較的駆動能力の大きなインバータが構成される。
【００４４】
尚、使用しないＰ型拡散領域１１１ａ〜１１３ａやＰチャンネル用ゲート電極１３２〜１３４には、主配線１６０を介して全て電源電位が与えられ、使用しないＮ型拡散領域１２１ａ〜１２３ａやＮチャンネル用ゲート電極１４２〜１４４には、主配線１６０を介して全てグランド電位が与えられる。これにより、使用しない部分が、他の回路に何らかの影響を与えることはない。
【００４５】
本例では、図４に示す領域Ｂ１において主配線１６０がＸ方向に延在しているが、上述の通り、隣接するゲート電極に接続された主配線１６０のＹ方向における間隔Ｂが、主配線層を用いた配線を通過可能な間隔以上に設定されていることから、問題なくこのエリアを通過することが可能となる。また、本例では、バイパス配線１５２〜１５５上を２本の主配線１６０（入力信号線Ｉ１、出力信号線Ｏ１）が交差しているが、上述の通り、バイパス配線１５１〜１５５の端部に接続された主配線１６０と中央部分に接続された主配線１６０のＹ方向における間隔Ｃが、主配線層を用いた配線を複数本通過可能な間隔に設定されていることから、問題なくこのエリアを通過することが可能となる。
【００４６】
図６は、予備素子領域を用いてインバータを構成した他の例を説明するための平面図である。本例は、駆動能力の小さいインバータを構成した例を示している。
【００４７】
予備素子領域を用いて駆動能力の小さいインバータを構成する場合、図６に示すように、Ｐチャンネルトランジスタ領域１１１のみを用いてＰチャンネル型ＭＯＳトランジスタを構成するとともに、Ｎチャンネルトランジスタ領域１２１のみを用いてＮチャンネル型ＭＯＳトランジスタを構成すればよい。これにより、予備素子領域には、図５に示した論理回路（インバータ）が形成されるが、本例では、最もチャネル幅の小さいＰチャンネルトランジスタ領域１１１及びＮチャンネルトランジスタ領域１２１のみを用いていることから、比較的駆動能力の小さいインバータを構成することができる。
【００４８】
本例では、図６に示す領域Ａ１において主配線１６０がＹ方向に延在しているが、上述の通り、隣接する拡散領域に接続された主配線１６０のＸ方向における間隔Ａが、主配線層を用いた配線を通過可能な間隔以上に設定されていることから、問題なくこのエリアを通過することが可能となる。
【００４９】
図７は、予備素子領域を用いてインバータを構成したさらに他の例を説明するための平面図である。本例は、駆動能力が中程度のインバータを構成した例を示している。
【００５０】
予備素子領域を用いて駆動能力が中程度のインバータを構成する場合、図７に示すように、Ｐチャンネルトランジスタ領域１１１，１１３の２つを用いてＰチャンネル型ＭＯＳトランジスタを構成するとともに、Ｎチャンネルトランジスタ領域１２１，１２３の２つを用いてＮチャンネル型ＭＯＳトランジスタを構成すればよい。これにより、予備素子領域には、図５に示した論理回路（インバータ）が形成されるが、本例では、２つのＰチャンネルトランジスタ領域１１１，１１３を並列に使用するとともに、２つのＮチャンネルトランジスタ領域１２１，１３１を並列に使用していることから、中程度の駆動能力を有するインバータを構成することができる。
【００５１】
図示しないが、その他にも、Ｐチャンネルトランジスタ領域１１２及びＮチャンネルトランジスタ領域１２２のみを用いてインバータを構成したり、２つのＰチャンネルトランジスタ領域１１２，１１３及び２つのＮチャンネルトランジスタ領域１２２，１２３をそれぞれ並列に用いてインバータを構成するなど、必要とする駆動能力に応じて種々の配線を行うことも可能である。さらに、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの駆動能力に差を設けることによって、出力の立ち上がりや立ち下がりのタイミングを調整することも可能である。
【００５２】
以下、その他の論理回路等を構成したいくつかの例について説明する。
【００５３】
図８は、予備素子領域を用いて２入力のＮＡＮＤ回路を構成した例を説明するための平面図である。２入力ＮＡＮＤ回路のシンボル図及び回路図は、それぞれ図９（ａ）、（ｂ）に示すとおりである。本例では、３つのバイパス配線１５１〜１５３を使用し、主配線１６０を用いて、バイパス配線１５１〜１５３のＹ方向延長線上に位置する２つのＰチャンネル型ＭＯＳトランジスタを並列接続するとともに、上記延長線上に位置する２つのＮチャンネル型ＭＯＳトランジスタを直列接続することによって、ＮＡＮＤ回路を構成している。図８に示すように、本例ではバイパス配線上を３本の主配線１６０（第１の入力信号線Ｉ１、第２の入力信号線Ｉ２、出力信号線Ｏ１）が交差している。
【００５４】
図１０は、予備素子領域を用いて２入力のＡＮＤ回路を構成した例を説明するための平面図である。２入力ＡＮＤ回路のシンボル図及び回路図は、それぞれ図１１（ａ）、（ｂ）に示すとおりである。本例では、４つのバイパス配線１５１〜１５３，１５５を使用し、図８に示す回路の後段にインバータを追加接続することによって、ＡＮＤ回路を構成している。
【００５５】
図１２は、予備素子領域を用いて３入力のＮＡＮＤ回路を構成した例を説明するための平面図である。３入力ＮＡＮＤ回路のシンボル図及び回路図は、それぞれ図１３（ａ）、（ｂ）に示すとおりである。本例では、４つのバイパス配線１５１〜１５４を使用し、主配線１６０を用いて、バイパス配線１５１〜１５４のＹ方向延長線上に位置する３つのＰチャンネル型ＭＯＳトランジスタを並列接続するとともに、上記延長線上に位置する３つのＮチャンネル型ＭＯＳトランジスタを直列接続することによって、ＮＡＮＤ回路を構成している。図１２に示すように、本例ではバイパス配線上を４本の主配線１６０（第１の入力信号線Ｉ１、第２の入力信号線Ｉ２、第３の入力信号線Ｉ３、出力信号線Ｏ１）が交差している。
【００５６】
図１４は、予備素子領域を用いて２入力のＮＯＲ回路を構成した例を説明するための平面図である。２入力ＮＯＲ回路のシンボル図及び回路図は、それぞれ図１５（ａ）、（ｂ）に示すとおりである。本例では、３つのバイパス配線１５１〜１５３を使用し、主配線１６０を用いて、バイパス配線１５１〜１５３のＹ方向延長線上に位置する２つのＰチャンネル型ＭＯＳトランジスタを直列接続するとともに、上記延長線上に位置する２つのＮチャンネル型ＭＯＳトランジスタを並列接続することによって、ＮＯＲ回路を構成している。図１４に示すように、本例ではバイパス配線上を３本の主配線１６０（第１の入力信号線Ｉ１、第２の入力信号線Ｉ２、出力信号線Ｏ１）が交差している。
【００５７】
図１６は、予備素子領域を用いてトランスファー回路を構成した例を説明するための平面図である。トランスファー回路の回路図は、図１７に示すとおりである。本例では、主配線１６０を用いて、トランスファー入力線Ｉ１とスイッチの一端（ソース・ドレイン領域の一方）とを接続し、トランスファー出力線Ｏ１とスイッチの他端（ソース・ドレイン領域の他方）とを接続し、第１の制御信号線Ｉ２とＰチャンネル用ゲート電極１３２とを接続し、第２の制御信号線Ｉ３とＮチャンネル用ゲート電極１４２とを接続することによって、トランスファー回路を構成している。図１６に示すように、本例ではバイパス配線上を４本の主配線１６０（トランスファー入力線Ｉ１、第１の制御信号線Ｉ２、第２の制御信号線Ｉ３、トランスファー出力線Ｏ１）が交差している。
【００５８】
図１８は、予備素子領域を用いてディレイ回路を構成した例を説明するための平面図である。ディレイ回路の回路図は、図１９に示すとおりである。本例のディレイ回路は、インバータを構成するＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタを、それぞれ２つのトランジスタの直列回路に置き換えた構成を有している。本例では、Ｐチャンネルトランジスタ領域１１１〜１１３を並列に使用するとともに、Ｎチャンネルトランジスタ領域１２１〜１２３を並列に使用することによって、駆動能力の大きなトランジスタを構成しているが、より大きな遅延量が必要な場合には、Ｐチャンネルトランジスタ領域１１１〜１１３及びＮチャンネルトランジスタ領域１２１〜１２３の一部のみを使用することによって、トランジスタの駆動能力を小さくすればよい。また、直列回路を構成するトランジスタの段数を増やすことによっても、遅延量を増大させることが可能である。
【００５９】
図２０は、予備素子領域を用いてコンパレータを構成した例を説明するための平面図である。コンパレータの回路図は、図２１に示すとおりである。本例では、５つ全てのバイパス配線１５１〜１５５を使用しており、バイパス配線上を４本の主配線１６０（第１の入力信号線Ｉ１、第２の入力信号線Ｉ２、第１の出力信号線Ｏ１、第２の出力信号線Ｏ２）が交差している。図２１に示すように、コンパレータを構成するためには配線をクロスさせる部分が必要となるが、このようなクロス部分もバイパス配線を用いることによって配線することが可能となる。
【００６０】
図２２は、予備素子領域を用いてクロックドインバータを構成した例を説明するための平面図である。クロックドインバータの回路図は、図２３に示すとおりである。クロックドインバータは、インバータを構成するＰチャンネル型ＭＯＳトランジスタのソースと電源配線１６１間にもう一つのＰチャンネル型ＭＯＳトランジスタを挿入し、インバータを構成するＮチャンネル型ＭＯＳトランジスタのソースとグランド配線１６２間にもう一つのＮチャンネル型ＭＯＳトランジスタを挿入した構成を有している。図２２に示すように、本例ではバイパス配線上を４本の主配線１６０（入力信号線Ｉ１、第１のクロック信号線Ｉ２、第２のクロック信号線Ｉ３、出力信号線Ｏ１）が交差している。
【００６１】
図２４は、予備素子領域を用いて複合ゲート回路を構成した例を説明するための平面図である。図２４に示す複合ゲート回路の回路図は、図２５に示すとおりである。本例の複合ゲートは、ＯＲ回路とＮＡＮＤ回路を組み合わせた３入力の複合ゲート回路であり、図２４に示すように、本例ではバイパス配線上を４本の主配線１６０（第１の入力信号線Ｉ１、第２の入力信号線Ｉ２、第３の入力信号線Ｉ３、出力信号線Ｏ１）が交差している。このような複雑な回路であっても、主配線層のパターンを変更するだけで追加することが可能である。
【００６２】
図２６は、予備素子領域を用いて別の複合ゲート回路を構成した例を説明するための平面図である。図２６に示す複合ゲート回路の回路図は、図２７に示すとおりである。本例の複合ゲートは、ＡＮＤ回路とＮＯＲ回路を組み合わせた３入力の複合ゲート回路であり、図２６に示すように、本例においてもバイパス配線上を４本の主配線１６０（第１の入力信号線Ｉ１、第２の入力信号線Ｉ２、第３の入力信号線Ｉ３、出力信号線Ｏ１）が交差している。このような複雑な回路であっても、主配線層のパターンを変更するだけで追加することが可能である。
【００６３】
図２８は、予備素子領域を用いてラッチ回路を構成した例を説明するための平面図である。ラッチ回路のシンボル図及び回路図は、それぞれ図２９（ａ）、（ｂ）に示すとおりである。本例のラッチ回路は、２つのインバータを循環接続した構成を有している。本実施形態によれば、このような順序回路についても、主配線層のパターンを変更するだけで追加することが可能となる。
【００６４】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６５】
例えば、上記実施形態では、ゲート配線層よりも上層に位置するバイパス配線層を用いてバイパス配線を形成しているが、バイパス配線が主配線層とは異なる層に形成されていれば足りる。したがって、ゲート配線層を用いてバイパス配線を形成しても構わない。但し、ゲート配線層は一般的にポリシリコンによって構成されるため、配線抵抗を考慮すれば、上記実施形態にように、タングステン（Ｗ）などからなる他の配線層を用いてバイパス配線を形成することが好ましい。また、バイパス配線層は、主配線層よりも上層に位置する配線層であっても構わない。但し、下層に位置する配線層の変更が上層のプロセスに与える影響などを考慮すれば、上記実施形態のように、主配線層がバイパス配線層よりも上層に位置することが非常に好ましい。
【００６６】
さらに、上記実施形態では、ゲート電極がＰチャンネルトランジスタ領域１１１〜１１３及びＮチャンネルトランジスタ領域１２１〜１２３に対応してそれぞれ４本ずつ設けられているが、ゲート電極の本数は、予備素子領域の大きさなどに応じて適宜変更すればよい。また、バイパス配線についても、上記実施形態ではゲート電極と平行且つほぼ同一間隔で複数設けられているが、バイパス配線の本数も、予備素子領域の大きさなどに応じて適宜変更すればよい。さらに、バイパス配線とゲート電極とを平行に配置することも必須ではないが、これらを平行に配置するとともにその配列間隔をほぼ一致させれば、予備素子領域を最も効率よく利用することが可能となる。但し、より複雑な配線を可能とするためには、例えば一部のゲート電極間のみを広目に設定し、当該領域上に複数の配線を通過可能とすることも可能である。
【００６７】
また、上記実施形態では、Ｐチャンネルトランジスタ領域及びＮチャンネルトランジスタ領域がそれぞれ３つ設けられているが、これらトランジスタ領域の数については特に限定されるものではない。したがって、図３０に示すように、２つのＰチャンネルトランジスタ領域１１２，１１３及び２つのＮチャンネルトランジスタ領域１２２，１２３によって予備素子領域を構成しても構わない。
【００６８】
さらに、上記実施形態では、これら３つのトランジスタ領域のチャネル幅が互いに異なっているが、これについても必須ではない。したがって、図３１に示すように、同じチャネル幅を有するＰチャンネルトランジスタ領域１１３−１、１１３−２及び同じチャネル幅を有する２つのＮチャンネルトランジスタ領域１２３−１，１２３−２によって予備素子領域を構成しても構わない。但し、複数のトランジスタ領域を用いる場合、これらトランジスタ領域のチャネル幅を互いに異ならせることにより、構成する論理回路の駆動能力を細かく調整することが可能となる。また、上記実施形態では、Ｐチャンネルトランジスタ領域１１１〜１１３のチャネル幅がＮチャンネルトランジスタ領域１２１〜１２３のチャネル幅よりもそれぞれ大きく設定されているが、この点も本発明では必須ではない。
【００６９】
また、上記実施形態では、各バイパス配線が３箇所で主配線と接続されているが、既に説明したとおり、本発明において各バイパス配線が３箇所で主配線と接続されていることは必須ではなく、少なくとも２箇所で接続可能に構成されていれば足りる。各バイパス配線を２箇所で主配線と接続した例を図３２に示す。また、図３３には、チャネル幅が互いに異なる４つのＰチャンネルトランジスタ領域１１１〜１１４及びチャネル幅が互いに異なる４つのNチャンネルトランジスタ領域１２１〜１２４を用い、且つ、各バイパス配線が２箇所で主配線と接続されている例が示されている。
【００７０】
さらに、上記実施形態では、Ｐチャンネル用ゲート電極が複数のＰチャンネルトランジスタ領域に対して共通に設けられ、Ｎチャンネル用ゲート電極が複数のＮチャンネルトランジスタ領域に対して共通に設けられているが、本発明がこれに限定されるものではない。したがって、例えば図３４に示すように、各ゲート電極を１つのトランジスタ領域に対して独立に設けても構わないし、図３５及び図３６に示すように、各ゲート電極を複数のトランジスタ領域（図３５・図３６では、Ｐチャンネルトランジスタ領域及びＮチャンネルトランジスタ領域とも６つ）のうち一部のトランジスタ領域（図３５では２つ、図３６では３つ）に対して共通に設けても構わない。このような構成によれば、予備素子領域の占有面積は若干増大するものの、より複雑な論理回路を形成することが可能となる。尚、図３５には、ゲート電極が共用された２つのトランジスタ領域のチャネル幅が同一である場合を示しており、図３６には、ゲート電極が共用された３つのトランジスタ領域のチャネル幅が互いに異なっている場合を示している。また、図３７には、図３６に示した予備素子領域を用いて、２段のインバータ（図３８参照）を構成した例が示されている。
【００７１】
さらに、上記実施形態では、使用しないプラグ電極上にも主配線を配置しているが、これを省略することも可能である。したがって、使用しないバイパス配線については、実際に主配線層と接続されていなくても、少なくとも２箇所で主配線と接続可能に構成されていれば足りる。この点は、拡散領域やゲート電極についても同様であり、使用しない拡散領域やゲート電極については、実際に主配線層と接続されていなくても、主配線と接続可能に構成されていれば足りる。ここで、「接続可能に構成」とは、プラグ電極が充填されているか否かにかかわらず、少なくともコンタクトホールが設けられていることを意味する。
【図面の簡単な説明】
【００７２】
【図１】本発明の好ましい実施形態による半導体集積回路装置に備えられた予備素子領域の構造を概略的に示す平面図である。
【図２】プラグ電極の構造を模式的に示す略断面図であり、（ａ）はコンタクトホール２００ａに充填された構造、（ｂ）はコンタクトホール２００ｂ，２００ｃに充填された構造をそれぞれ示している。
【図３】予備素子領域を使用しない場合の主配線層のパターンを説明するための平面図である。
【図４】予備素子領域を用いてインバータを構成した例を説明するための平面図である。
【図５】（ａ）はインバータのシンボル図、（ｂ）はインバータの回路図である。
【図６】予備素子領域を用いてインバータを構成した他の例を説明するための平面図である。
【図７】予備素子領域を用いてインバータを構成したさらに他の例を説明するための平面図である。
【図８】予備素子領域を用いて２入力のＮＡＮＤ回路を構成した例を説明するための平面図である。
【図９】（ａ）は２入力ＮＡＮＤ回路のシンボル図、（ｂ）は２入力ＮＡＮＤ回路の回路図である。
【図１０】予備素子領域を用いて２入力のＡＮＤ回路を構成した例を説明するための平面図である。
【図１１】（ａ）は２入力ＡＮＤ回路のシンボル図、（ｂ）は２入力ＡＮＤ回路の回路図である。
【図１２】予備素子領域を用いて３入力のＮＡＮＤ回路を構成した例を説明するための平面図である。
【図１３】（ａ）は３入力ＮＡＮＤ回路のシンボル図、（ｂ）は３入力ＮＡＮＤ回路の回路図である。
【図１４】予備素子領域を用いて２入力のＮＯＲ回路を構成した例を説明するための平面図である。
【図１５】（ａ）は２入力ＮＯＲ回路のシンボル図、（ｂ）は２入力ＮＯＲ回路の回路図である。
【図１６】予備素子領域を用いてトランスファー回路を構成した例を説明するための平面図である。
【図１７】トランスファー回路の回路図である。
【図１８】予備素子領域を用いてディレイ回路を構成した例を説明するための平面図である。
【図１９】ディレイ回路の回路図である。
【図２０】予備素子領域を用いてコンパレータを構成した例を説明するための平面図である。
【図２１】コンパレータの回路図である。
【図２２】予備素子領域を用いてクロックドインバータを構成した例を説明するための平面図である。
【図２３】クロックドインバータの回路図である。
【図２４】予備素子領域を用いて複合ゲート回路を構成した例を説明するための平面図である。
【図２５】図２４に示す複合ゲート回路の回路図である。
【図２６】予備素子領域を用いて別の複合ゲート回路を構成した例を説明するための平面図である。
【図２７】図２６に示す複合ゲート回路の回路図である。
【図２８】予備素子領域を用いてラッチ回路を構成した例を説明するための平面図である。
【図２９】（ａ）はラッチ回路のシンボル図、（ｂ）はラッチ回路の回路図である。
【図３０】２つのＰチャンネルトランジスタ領域１１２，１１３及び２つのＮチャンネルトランジスタ領域１２２，１２３を用いた例を示す平面図である。
【図３１】同じチャネル幅を有するＰチャンネルトランジスタ領域１１３−１、１１３−２及び同じチャネル幅を有する２つのＮチャンネルトランジスタ領域１２３−１，１２３−２を用いた例を示す平面図である。
【図３２】各バイパス配線を２箇所で主配線と接続した例を示す平面図である。
【図３３】チャネル幅が互いに異なる４つのＰチャンネルトランジスタ領域１１１〜１１４及びチャネル幅が互いに異なる４つのNチャンネルトランジスタ領域１２１〜１２４を用いた例を示す平面図である。
【図３４】各ゲート電極を１つのトランジスタ領域に対して独立に設けた例を示す平面図である。
【図３５】各ゲート電極を複数のトランジスタ領域のうち一部のトランジスタ領域に対して共通に設けた例を示す平面図である。
【図３６】各ゲート電極を複数のトランジスタ領域のうち一部のトランジスタ領域に対して共通に設けた別の例を示す平面図である。
【図３７】図３６に示した予備素子領域を用いて、２段のインバータを構成した例を示す平面図である。
【図３８】（ａ）は２段のインバータのシンボル図、（ｂ）は２段のインバータの回路図である。
【符号の説明】
【００７３】
１００              予備素子領域
１１１〜１１６，１１３−１，１１３−２      Ｐチャンネルトランジスタ領域
１１１ａ〜１１３ａ，１１３−１ａ，１１３−２ａ  Ｐ型拡散領域
１２１〜１２６，１２３−１，１２３−２      Ｎチャンネルトランジスタ領域
１２１ａ〜１２３ａ，１２３−１ａ，１２３−２ａ  Ｎ型拡散領域
１３１〜１３４，１３１−１〜１３１−３，１３２−１〜１３２−３，１３３−１〜１３３−３，１３４−１〜１３４−３      Ｐチャンネル用ゲート電極
１４１〜１４４，１４１−１〜１４１−３，１４２−１〜１４２−３，１４３−１〜１４３−３，１４４−１〜１４４−３      Ｎチャンネル用ゲート電極
１５１〜１５５      バイパス配線
１６０              主配線
１６１              電源配線
１６２              グランド配線
１９１，１９２      絶縁層
２００              プラグ電極
２００ａ，２００ｂ，２００ｃ    コンタクトホール
【図１】
2006049780.tif 000003
【図２】
2006049780.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006049780.tif 000009
【図８】
2006049780.tif 000010
【図９】
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【図１０】
2006049780.tif 000012
【図１１】
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【図１２】
2006049780.tif 000014
【図１３】
2006049780.tif 000015
【図１４】
2006049780.tif 000016
【図１５】
2006049780.tif 000017
【図１６】
2006049780.tif 000018
【図１７】
2006049780.tif 000019
【図１８】
2006049780.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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