(57)【要約】【課題】本発明は消去動作時キャパシタンスカップリングによって増加したビットライン電圧を放電するページバッファを具備したＮＡＮＤフラッシュメモリ装置に関する。【解決手段】本発明によるＮＡＮＤフラッシュメモリ装置はセルアレイに連結された第１ビットラインと、消去動作時第１ビットラインに印加された消去電圧が第２ビットラインに伝達されることを遮断する遮断回路と、消去動作時前記第２ビットラインの電圧を放電するページバッファとを含む。ページバッファは消去動作時ビットラインシャットオフトランジスタとページバッファ選択トランジスタとをターンオンして、第２ビットラインの電圧をラッチ回路を通じて放電する。本発明によると、消去動作時キャパシタンスカップリングによって増加したビットラインの電圧を放電してページバッファ内にあるトランジスタのブレークダウン現象を防止することができる。【選択図】図３
2006338855.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイに連結された第１ビットラインと、
前記第１ビットラインに連結され、消去動作時前記第１ビットラインに印加された消去電圧が第２ビットラインに伝達されることを遮断する遮断回路と、
前記第２ビットラインに連結され、消去動作時前記第２ビットラインの電圧を放電するページバッファとを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項２】
前記遮断回路は前記第１ビットラインに印加された消去電圧に対して耐久性を有する高電圧トランジスタからなることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３】
前記高電圧トランジスタは消去動作時ターンオフされることを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４】
前記ページバッファは消去動作時キャパシタンスカップリングによって増加した前記第２ビットラインの電圧を放電することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項５】
前記ページバッファは、
前記第２ビットラインと感知ノードとの間に連結された第１トランジスタと、
前記感知ノードとラッチノードとの間に連結された第２トランジスタと、
前記ラッチノードに連結されるラッチ回路と、
前記ラッチノードを初期化するリセット回路とを含むことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項６】
前記第１トランジスタは消去動作時ターンオンされることを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
【請求項７】
前記第１及び第２トランジスタは消去動作時ターンオンされることを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
【請求項８】
前記ラッチ回路は消去動作時キャパシタンスカップリングによって増加した前記第２ビットラインの電圧を放電することを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
【請求項９】
セルアレイに連結される第１ビットラインと、
前記セルアレイに連結され、前記第１ビットラインと並んで配置される第２ビットラインと、
前記第１ビットラインと隣接して並んで配置される第３ビットラインと、
前記第２ビットラインと前記第３ビットラインとの間に連結され、消去動作時前記第２ビットラインに印加された消去電圧が前記第３ビットラインに伝達されることを遮断する遮断回路と、
前記第３ビットラインに連結され、消去動作時前記第１ビットラインに印加された消去電圧によって増加した前記第３ビットラインの電圧を放電するページバッファとを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項１０】
前記遮断回路は前記第２ビットラインの消去電圧に対して耐久性を有するトランジスタであることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１１】
前記トランジスタは消去動作時ターンオフされることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１２】
前記ページバッファは、
前記第３ビットラインと感知ノードとの間に連結された第１トランジスタと、
前記感知ノードとラッチノードとの間に連結された第２トランジスタと、
前記ラッチノードに連結されるラッチ回路と、
前記ラッチノードを初期化するリセット回路とを含むことを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１３】
前記第１トランジスタは消去動作時ターンオンされることを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１４】
前記第１及び第２トランジスタは消去動作時ターンオンされることを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１５】
前記ラッチ回路は消去動作時前記第３ビットラインの電圧を放電することを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＮＡＮＤフラッシュメモリ装置に係り、さらに詳細には消去動作時キャパシタンスカップリングによって増加したビットライン電圧を放電するページバッファを具備したＮＡＮＤフラッシュメモリ装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ装置は多数のメモリブロックからなるセルアレイを有している。各々のメモリブロックは多数のセルストリングを含んでいる。各々のセルストリングはストリング選択トランジスタと、直列で連結された多数のメモリセルと、接地選択トランジスタとを含んでいる。各々のメモリセルはソース、ドレイン、バルク、フローティングゲート、コントロールゲートで構成される。ＮＡＮＤフラッシュメモリ装置はメモリブロック単位で消去動作を実行する。
【０００３】
ＮＡＮＤフラッシュメモリ装置のプログラム動作はメモリセルのコントロールゲートにプログラム電圧Ｖｐｇｍを印加してデータ‘０’を記憶する動作である。プログラム動作によってメモリセルのチャンネル電子は電界によってフローティングゲートに注入される。この時、メモリセルのスレッショルド電圧Ｖｔｈは高くなる。スレッショルド電圧Ｖｔｈが高くなったメモリセルは‘プログラムされたセル（ｐｒｏｇｒａｍｍｅｄｃｅｌｌ）’と呼ばれ、データ‘０’を記憶する。
【０００４】
ＮＡＮＤフラッシュメモリ装置の消去動作はメモリセルのバルクに消去電圧Ｖｅｒａｓｅを印加してデータ‘１’を記憶する動作である。消去動作によってフローティングゲートにある電子は電界によってチャンネルに抜ける。この時、メモリセルのスレッショルド電圧Ｖｔｈは低くなる。スレッショルド電圧Ｖｔｈが低くなったメモリセルは‘消去されたセル（ｅｒａｓｅｄ  ｃｅｌｌ）’と呼ばれ、データ‘１’を記憶する。
【０００５】
図１は一般的なＮＡＮＤフラッシュメモリ装置のセルストリングの断面を示す。図１を参照すると、ポケットＰ型ウェル（ＰｏｃｋｅｔＰ−ｗｅｌｌ）はＰ型基板ｐ＿ｓｕｂから一定の深さで形成されており、Ｎ型ウェル（Ｎ−ｗｅｌｌ）によって囲まれている。ポケットＰ型ウェル内にはＮ＋不純物でドーピングされたｎ＋領域がチャンネルを間に置いて隔離されている。
【０００６】
消去動作時、ポケットＰ型ウェルに電源電圧Ｖｃｃより高い消去電圧Ｖｅｒａｓｅが印加される。ポケットＰ型ウェルに消去電圧が印加されれば、ＰＮ接合順方向バイアスによってビットラインＢＬにも消去電圧が印加される。一般的に、消去電圧は約２０Ｖ程度である。したがって、消去電圧が印加されたビットラインに連結されるトランジスタは消去電圧に対して耐久性を持たなければならない。ここで消去電圧のような高電圧に対して耐久性を有するトランジスタを高電圧トランジスタと定義する。
【０００７】
また、消去電圧はページバッファのように電源電圧Ｖｃｃで動作する低電圧回路に直接的に印加されてはならない。もし、電源電圧Ｖｃｃより高い高電圧がページバッファのような低電圧回路に直接印加されれば、低電圧回路内にあるトランジスタはブレークダウン（ＢｒｅａｋＤｏｗｎ）現象によって破壊されうるからである。したがって、ＮＡＮＤフラッシュメモリ装置はセルアレイとページバッファとの間に高電圧トランジスタを具備して、消去電圧がページバッファに伝達されることを遮断する。
【０００８】
一方、ＮＡＮＤフラッシュメモリ装置は集積度が増加することによって、ビットラインの間でキャパシタンスカップリングが発生する可能性が大きくなっている。例えば、セルアレイと高電圧トランジスタとの間に連結されたビットラインを第１ビットラインといい、高電圧トランジスタとページバッファとの間に連結されたビットラインを第２ビットラインと言えば、レイアウト構造で消去動作時第１ビットラインと隣接した第２ビットラインはキャパシタンスカップリングによって電源電圧Ｖｃｃより高くなる可能性がある。第２ビットラインの電圧が高くなれば、ページバッファ内にあるトランジスタはブレークダウン現象によって破壊される危険性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上述の問題点を解決するために提案されたものであり、本発明の目的は消去動作時キャパシタンスカップリングによって増加したビットラインの電圧を放電するページバッファを具備したＮＡＮＤフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明によるＮＡＮＤフラッシュメモリ装置はセルアレイに連結された第１ビットラインと、前記第１ビットラインに連結され、消去動作時前記第１ビットラインに印加された消去電圧が第２ビットラインに伝達されることを遮断する遮断回路と、前記第２ビットラインに連結され、消去動作時前記第２ビットラインの電圧を放電するページバッファとを含む。
【００１１】
この実施形態において、前記遮断回路は前記第１ビットラインに印加された消去電圧に対して耐久性を有するトランジスタである。前記トランジスタは消去動作時ターンオフされる。
【００１２】
この実施形態において、前記ページバッファは消去動作時キャパシタンスカップリングによって増加した前記第２ビットラインの電圧を放電する。前記ページバッファは前記第２ビットラインと感知ノードとの間に連結された第１トランジスタと、前記感知ノードとラッチノードとの間に連結された第２トランジスタと、前記ラッチノードに連結されるラッチ回路と、前記ラッチノードを初期化するリセット回路とを含む。前記第１及び第２トランジスタは消去動作時ターンオンされる。前記ラッチ回路は消去動作時キャパシタンスカップリングによって増加した前記第２ビットラインの電圧を放電する。
【００１３】
本発明によるＮＡＮＤフラッシュメモリ装置の他の一面は、セルアレイに連結される第１ビットラインと、前記セルアレイに連結され、前記第１ビットラインと並んで配置される第２ビットラインと、前記第１ビットラインと隣接して並んで配置される第３ビットラインと、前記第２ビットラインと前記第３ビットラインとの間に連結され、消去動作時前記第２ビットラインに印加された消去電圧が前記第３ビットラインに達されることを遮断する遮断回路と、前記第３ビットラインに連結され、消去動作時前記第１ビットラインに印加された消去電圧によって増加した前記第３ビットラインの電圧を放電するページバッファとを含む。
【００１４】
この実施形態において、前記遮断回路は前記第２ビットラインに印加された消去電圧に対して耐久性を有するトランジスタである。前記トランジスタは消去動作時ターンオフされる。
【００１５】
この実施形態において、前記ページバッファは前記第３ビットラインと感知ノードとの間に連結された第１トランジスタと、前記感知ノードとラッチノードとの間に連結された第２トランジスタと、前記ラッチノードに連結されるラッチ回路と、前記ラッチノードを初期化するリセット回路とを含む。前記第１及び第２トランジスタは消去動作時ターンオンされる。前記ラッチ回路は消去動作時前記第３ビットラインの電圧を放電する。
【発明の効果】
【００１６】
本発明によるＮＡＮＤフラッシュメモリ装置によると、消去動作時キャパシタンスカップリングによって増加したビットラインの電圧を放電してページバッファ内にあるトランジスタのブレークダウン現象を防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の最も望ましい実施形態を添付の図を参照して説明する。
【００１８】
図２は本発明の望ましい実施形態を示すＮＡＮＤフラッシュメモリ装置のブロック図である。図２を参照すると、ＮＡＮＤフラッシュメモリ装置はセルアレイ１００と、遮断回路２００と、ページバッファ３００とを含む。セルアレイ１００と遮断回路２００は第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８によって連結されている。そして遮断回路２００とページバッファ３００は第２ビットラインＢＬ１〜ＢＬ８によって連結されている。
【００１９】
セルアレイ１００は多数のメモリブロックで構成される。各々のメモリブロックは第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に連結された多数のセルストリングからなる。第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に連結された各々のセルストリングはストリング選択トランジスタ、接地選択トランジスタ、及びストリング選択トランジスタと接地選択トランジスタとの間に直列で連結される多数のメモリセルで構成される。ストリング選択トランジスタ、多数のメモリセル、及び接地選択トランジスタは各々のストリング選択ラインＳＳＬ、多数のワードラインＷＬ０〜ＷＬｎ、及び接地選択ラインＧＳＬに連結される。そして前記ラインＳＳＬ、ＷＬ０〜ＷＬｎ、ＧＳＬは行デコーダ（図示しない）に電気的に連結される。
【００２０】
図１に示したように、消去動作時第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８には電源電圧Ｖｃｃより高い消去電圧Ｖｅｒａｓｅが印加される。消去動作時第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に印加される消去電圧Ｖｅｒａｓｅは例えば、約２０Ｖ程度である。したがって、前記第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に連結される遮断回路２００は消去電圧Ｖｅｒａｓｅに対して耐久性を持たなければならない。そして前記第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に印加された消去電圧Ｖｅｒａｓｅは電源電圧Ｖｃｃを使用して動作するページバッファのような低電圧回路に印加されてはならない。ページバッファに電源電圧Ｖｃｃより高い高電圧が印加されれば、ページバッファ内にあるトランジスタがブレークダウンしうるからである。
【００２１】
一方、ＮＡＮＤフラッシュメモリ装置は集積度が増加することによってビットラインの間にキャパシタンスカップリング（ｃａｐａｃｉｔａｎｃｅｃｏｕｐｌｉｎｇ）が発生する可能性は大きくなっている。特に、０ＶでバイアスされたビットラインＢＬｅ１は電源電圧Ｖｃｃでバイアスされた隣接したビットラインＢＬｏ１の電圧を低下して消去状態で残るべきメモリセルをプログラム状態にする可能性がある。このような問題点を解決するために隔離されたビットライン（ｓｈｉｅｌｄｅｄ  ｂｉｔｌｉｎｅ）構造を使用している。隔離されたビットライン構造によると、読み出しまたはプログラム動作時、第１ビットラインＢＬｅ１〜ＢＬｅ８または第１ビットラインＢＬｏ１〜ＢＬｏ８のうちの一つが選択される。選択されたビットラインでは読み出しまたは書き込み動作が実行され、選択されないビットラインは選択されたビットラインを隔離する役割を果たす。したがって、選択されたビットラインの間でキャパシタンスカップリングが発生する可能性は顕著に減少する。
【００２２】
遮断回路２００は第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に連結され、消去動作時第１ビットラインＢＬｅ１〜ＢＬｅ８、ＢＬｏ１〜ＢＬｏ８に印加された消去電圧（例えば、２０Ｖ）が第２ビットラインＢＬ１〜ＢＬ８に伝達されることを遮断する。遮断回路２００は消去電圧に対して耐久性を有するトランジスタで構成される。遮断回路２００を構成する高電圧トランジスタは消去動作時全部ターンオフされる。すなわち、消去動作時高電圧トランジスタのゲートに印加されるビットライン選択信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏは活性化されない。
【００２３】
ページバッファ３００は対応する第２ビットラインＢＬ１〜ＢＬ８に各々連結される。例えば、第１ページバッファ３１０はビットラインＢＬ１に連結され、第２ページバッファ３２０はビットラインＢＬ２に連結され、第５ページバッファ３５０はビットラインＢＬ５に連結される。ページバッファ３００の内部構成及び動作原理は後述の図３を参照して詳細に説明される。
【００２４】
図２を参照すると、第１ビットラインのうちのＢＬｏ４と第２ビットラインのうちのＢＬ５間との互いに隣接した部分が長くて第２ビットラインＢＬ５は第１ビットラインＢＬｏ４によって多くの影響を受ける。消去動作時、第１ビットラインＢＬｏ４に約２０Ｖの消去電圧が印加されれば、第２ビットラインＢＬ５はキャパシタンスカップリングによって約７Ｖ以上に上昇する。消去動作が繰り返して実行される時、第２ビットラインＢＬ５に連結されている第５ページバッファ３５０のトランジスタはブレークダウン（Ｂｒｅａｋ  Ｄｏｗｎ）されることもできる。一般的にトランジスタのブレークダウン電圧は約６Ｖ程度であるからである。
【００２５】
図３は図２に示した遮断回路及びページバッファを示す回路図である。図３は遮断回路２００のうちの一つの高電圧トランジスタ２０５とページバッファ３００のうちの第５ページバッファ３５０の内部構成を示す。
【００２６】
高電圧トランジスタ２０５は第１ビットラインＢＬｅ５と第２ビットラインＢＬ５との間に連結され、消去動作時第１ビットラインＢＬｅ５に印加された消去電圧が第２ビットラインＢＬ５に伝達されることを遮断する。消去電圧が第２ビットラインＢＬ５に印加されれば、第５ページバッファ３５０内にあるトランジスタ３５１は破壊される。第１ビットラインＢＬｅ５の消去電圧が第２ビットラインＢＬ５に伝達されることを遮断するために高電圧トランジスタ２０５はターンオフされる。
【００２７】
第５ページバッファ３５０は第２ビットラインＢＬ５と感知ノード（Ｓｅｎｓｉｎｇ  Ｎｏｄｅ；ＳＮ）との間に連結されたビットラインシャットオフトランジスタ３５１、感知ノードＳＮとラッチノード（Ｌａｔｃｈ  Ｎｏｄｅ；ＬＮ）との間に連結されたページバッファ選択トランジスタ３５２、ラッチノードＬＮに連結されたラッチ回路３５３、及び消去動作時ラッチノードＬＮを初期化するためのリセット回路３５４、３５６を含む。第５ページバッファ３５０は消去動作時第２ビットラインＢＬ５の電圧を放電する。これは第１ビットラインＢＬｏ４と第２ビットラインＢＬ５との間のキャパシタンスカップリングによって増加した第２ビットラインＢＬ５の電圧を放電して、シャットオフトランジスタ３５１を保護するためである。
【００２８】
このために、本発明によるＮＡＮＤフラッシュメモリ装置は消去動作時リセット回路３５４、３５６を通じてラッチノードＬＮを接地電圧状態にさせる。次に、ビットラインシャットオフトランジスタ３５１とページバッファ選択トランジスタ３５２とをターンオンして第２ビットラインＢＬ５の増加した電圧をラッチ回路３５３を通じて放電する。
【００２９】
本発明によるＮＡＮＤフラッシュメモリ装置によると、消去電圧が印加された第１ビットラインＢＬｅ４とページバッファに連結された第２ビットラインＢＬ５との間のキャパシタンスカップリングによって第２ビットラインＢＬ５の電圧が高くなって、ページバッファ内にあるトランジスタが破壊されることを防止することができる。
【００３０】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は実施形態に限って決められてはならないし、特許請求の範囲だけでなく、この発明の特許請求範囲と均等なものなどによって決められなければならない。
【図面の簡単な説明】
【００３１】
【図１】一般的なＮＡＮＤフラッシュメモリ装置のセルストリング断面図である。
【図２】本発明の望ましい実施形態を示すＮＡＮＤフラッシュメモリ装置のブロック図である。
【図３】図２に示した遮断回路及びページバッファを示す回路図である。
【符号の説明】
【００３２】
１００  セルアレイ
２００  遮断回路
２０５  高電圧トランジスタ
３００  ページバッファ
【図１】
2006338855.tif 000003
【図２】
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【図３】
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