(57)【要約】【課題】ＦＥＴ（Ｔ１）の過渡期間が変化した場合でも、この過渡期間に対して適切なマスク時間を設定し、過渡期間が終了した際には即時に過電流検出機能を作動させることのできる過電流検出装置を提供する。【解決手段】測定電圧Ｖ５と基準電圧Ｖ４とを比較し、測定電圧Ｖ５が基準電圧Ｖ４を上回った際に過電流判定信号を出力する比較器（ＣＭＰ１）と、ＦＥＴ（Ｔ１）の制御電圧（ＶＧ）と、該ＦＥＴ（Ｔ１）のプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が、スレッショルド電圧（Ｖth１）より大きい所定電圧（δ）を超えたことを検出する飽和判定回路と、飽和判定回路で差分値（ＶＧ−Ｖ１）が所定電圧（δ）を超えたと判定された際に、過電流判定信号をドライバ回路に出力可能となるように切り換え操作を行うアンド回路（ＡＮＤ１）とを備える。【選択図】      図１
2006229864.tif 000002
【特許請求の範囲】
【請求項１】
直流電源及び負荷を備え、半導体スイッチを用いて前記負荷のオン、オフを制御する負荷回路の、過電流を検出する過電流検出装置において、
前記半導体スイッチに駆動信号を出力するドライバ回路と、
基準電圧（Ｖ４）を生成する基準電圧生成回路と、
前記半導体スイッチの両端に生じる電圧（ＶDS）に対応する測定電圧（Ｖ５）を生成する測定電圧生成回路と、
前記測定電圧と前記基準電圧とを比較し、前記測定電圧が前記基準電圧を上回った際に過電流判定信号を出力する第１の比較器と、
前記半導体スイッチの制御電圧（ＶＧ）と、前記半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が、所定電圧（δ）を超えたことを検出する飽和判定回路と、
前記飽和判定回路で前記差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えたと判定された際に、前記過電流判定信号を前記ドライバ回路に出力可能となるように切り換え操作を行う過電流信号切り換え回路（ＡＮＤ１）と、
を備えたことを特徴とする過電流検出装置。
【請求項２】
前記所定電圧を、前記半導体スイッチのスレッショルド電圧（Ｖth１）以上の値に設定することを特徴とする請求項１に記載の過電流検出装置。
【請求項３】
前記測定電圧生成回路は、第１の抵抗（Ｒ３）、電子スイッチ（Ｔ２）、第２の抵抗（Ｒ５）、及び前記第１の抵抗の両端に生じる電圧が前記半導体スイッチの両端に生じる電圧（ＶDS）と同一となるように、前記電子スイッチの制御入力端子に供給する信号を制御する増幅器（ＡＭＰ１）と、を備え、且つ、前記第２の抵抗に生じる電圧を前記測定電圧（Ｖ５）とし、
前記飽和判定回路は、前記半導体スイッチの制御電圧（ＶＧ）と前記半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えるか否かを判定する第２の比較器（ＣＭＰ２）を備え、
前記第２の比較器（ＣＭＰ２）は前記増幅器（ＡＭＰ１）と同一の素子を用いるか、またはそれよりも応答特性が遅い素子を用い、
前記第２の比較器により、前記差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えたと判定された際に、前記過電流信号切り換え回路に切り換え信号を出力することを特徴とする請求項１または請求項２のいずれかに記載の過電流検出装置。
【請求項４】
前記半導体スイッチの両端に生じる電圧（ＶDS）を前記測定電圧として、前記第１の比較器により前記基準電圧と直接比較する構成とし、
前記飽和判定回路は、前記半導体スイッチの制御電圧（ＶＧ）と前記半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えるか否かを判定する第２の比較器（ＣＭＰ２）を備え、
前記第２の比較器（ＣＭＰ２）は、前記第１の比較器（ＣＭＰ１）と同一の素子を用いるか、またはそれよりも応答特性が遅い素子を用い、
前記第２の比較器（ＣＭＰ２）により、前記差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えたと判定された際に、前記過電流信号切り換え回路に切り換え信号を出力することを特徴とする請求項１または請求項２のいずれかに記載の過電流検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流回路に流れる過電流を検出する過電流検出装置に係り、特に過渡状態における過電流検出のマスク時間を短く設定する技術に関する。
【背景技術】
【０００２】
例えば、直流電源と、モータ、ランプ等の負荷との間にＦＥＴ等の半導体スイッチを設け、該半導体スイッチをオン、オフ制御することにより、負荷の駆動を制御する直流回路では、短絡電流等の過電流が流れた際に、これを検出する過電流検出回路が備えられており、過電流を検出した際には、即時に半導体スイッチを遮断して回路を保護する。
【０００３】
図５は、従来における過電流検出回路が搭載された負荷駆動回路の構成を示す回路図である。同図に示す直流電源ＶＢは、例えば車両に搭載されるバッテリであり、負荷１０１は、例えば車両に搭載されるパワーウインド駆動用のモータ、或いは各種のランプであり、直流電源ＶＢと負荷１０１はＭＯＳ型のＦＥＴ（Ｔ１０１）を介して接続されている。
【０００４】
また、直流電源ＶＢのプラス側出力端子は電圧Ｖ１とされ、抵抗Ｒ１０１，Ｒ１０２の直列接続回路を介してグランドに接地されている。従って、抵抗Ｒ１０１とＲ１０２の接続点の電圧Ｖ４は、電圧Ｖ１を抵抗Ｒ１０１とＲ１０２で分圧した電圧となり、この電圧Ｖ４は比較器（ＣＭＰ１０１）のマイナス側入力端子に供給される。
【０００５】
更に、直流電源ＶＢのプラス側出力端子は、抵抗Ｒ１０３、ＦＥＴ（Ｔ１０２）、抵抗Ｒ１０５の直列接続回路を介してグランドに接地されており、抵抗Ｒ１０３とＦＥＴ（Ｔ１０２）との接続点（電圧Ｖ３）がアンプ（ＡＭＰ１０１）のプラス側入力端子に接続され、該アンプ（ＡＭＰ１０１）のマイナス側入力端子はＦＥＴ（Ｔ１０１）のソース（電圧Ｖ２）に接続され、アンプ（ＡＭＰ１０１）の出力端子は、ＦＥＴ（Ｔ１０２）のゲートに接続されている。
【０００６】
また、ＦＥＴ（Ｔ１０２）のソース（電圧Ｖ５）は、比較器（ＣＭＰ１０１）のプラス側入力端子に接続されている。
【０００７】
更に、ＦＥＴ（Ｔ１０１）を駆動するためのドライバ回路１０２を備えており、該ドライバ回路１０２は、抵抗Ｒ１１２を介してＦＥＴ（Ｔ１０１）のゲートに接続されている。なお、各符号の下に記載している数値、例えば、抵抗Ｒ１０１の下に記載した「２０Ｋ」は、この抵抗Ｒ１０１の抵抗値の一例が２０ＫΩであることを示している。
【０００８】
ここで、ＦＥＴ（Ｔ１０１）がオンとされたときの、該ＦＥＴ（Ｔ１０１）のドレイン、ソース間電圧ＶDSは、ＦＥＴ（Ｔ１０１）のオン抵抗をＲon、ドレイン電流をＩＤとすると、次の（１）式で示すことができる。
【０００９】
ＶDS＝Ｖ１−Ｖ２＝Ｒon＊ＩＤ    ・・・（１）
そして、アンプ（ＡＭＰ１０１）は、電圧ＶDSと抵抗Ｒ１０３に生じる電圧との差分に応じてＦＥＴ（Ｔ１０２）のゲートに制御信号を出力して、抵抗Ｒ１０３からなる直列回路に流す電流Ｉ１を制御するので、抵抗Ｒ１０３の両端に生じる電圧は、上記のドレイン、ソース間電圧ＶDSに等しくなるように制御される。
【００１０】
更に、例えば、抵抗Ｒ１０５の抵抗値を抵抗Ｒ１０３の抵抗値の１００倍の大きさとなるように設定すれば（例えば、Ｒ１０３＝１００Ω、Ｒ１０５＝１０ＫΩ）、電圧Ｖ５は電圧ＶDSを１００倍に増幅した電圧となる。これは、以下の（２）式で示すことができる。
【００１１】
Ｖ５＝（Ｒ１０５／Ｒ１０３）＊ＶDS
＝（Ｒ１０５／Ｒ１０３）＊Ｒon＊ＩＤ    ・・・（２）
そして、電圧Ｖ５は比較器（ＣＭＰ１０１）のプラス側入力端子に供給され、且つ、マイナス側入力端子には直流電源ＶＢの電圧を抵抗Ｒ１０１とＲ１０２で分圧した電圧（基準電圧）Ｖ４が供給されるので、電圧Ｖ５が電圧Ｖ４を上回ると比較器（ＣＭＰ１０１）の出力信号が反転する。即ち、負荷１０１に過電流が流れて電流ＩＤが増大すると、上記の（２）式により電圧Ｖ５が増大し、電圧Ｖ４を上回って比較器（ＣＭＰ１０１）の出力信号が反転するので、この信号を検出してＦＥＴ（Ｔ１０１）を遮断すれば、負荷１０１及びこれに接続される回路を保護することができる。
【００１２】
上記の回路において、ＦＥＴ（Ｔ１０１）がオフからオンに移行する過渡期間は、負荷回路が正常であってもオン抵抗Ｒonが増大し、上記の（２）式により電圧Ｖ５が増大し、Ｖ５＞Ｖ４となり比較器（ＣＭＰ１０１）の出力がＬレベルからＨレベルに反転する。従って、過電流検出機能が成立しない。
【００１３】
このため、ドライバ回路１０２の出力信号に同期してスタートするスタートタイマ１０３が設けられ、ＦＥＴ（Ｔ１０１）の過渡期間が終了するまでは、比較器（ＣＭＰ１０１）の出力の如何にかかわらず、スタートタイマ１０３からＬレベル信号を出力し、このＬレベル出力が過電流判定に使用されるようにして、過渡期間の誤判定を防止している。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記した従来の過電流検出装置では次の（１），（２）に示す課題がある。
【００１５】
（１）スタートタイマ１０３のタイマ時間は予めＦＥＴ（Ｔ１０１）の過渡期間を見込んで設定するが、過渡期間は同一規格の素子を使用しても常に同一ではなくばらつきが存在するので、ばらつき最大の過渡期間よりも長い時間にタイマ時間を設定しなければならない。この場合、設定した過渡期間よりも短い過渡期間を有するＦＥＴ（Ｔ１０１）を用いた場合には、過電流検出機能が成立しているにも関わらずスタートタイマ１０３でマスクされることにより、せっかくの過電流検出機能が使用できなくなる期間が生じる。
【００１６】
（２）半導体スイッチとして使用するＦＥＴ（Ｔ１０１）の種類を変えると、ＦＥＴ（Ｔ１０１）のゲート容量が変化し、これに伴って過渡期間が変化する。このように過渡期間はゲート回路の構成、或いはＦＥＴのゲート特性により変化するので、これらに合わせてスタートタイマ１０３の時間を設定しなければならない。過電流検出装置をＩＣに内蔵した構成では、タイマ時間をＩＣ外部から調整するための調整用端子をＩＣパッケージに追加し、ＩＣ外部に調整用回路を追加することが必要になる。これはコストアップの要因になる。
【００１７】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、半導体スイッチの過渡期間が変化した場合でも、この過渡期間に対して適切なマスク時間を設定し、過渡期間が終了した際には即時に過電流検出機能を作動させることのできる過電流検出装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本願請求項１に記載の発明は、直流電源及び負荷を備え、半導体スイッチを用いて前記負荷のオン、オフを制御する負荷回路の、過電流を検出する過電流検出装置において、前記半導体スイッチに駆動信号を出力するドライバ回路と、基準電圧（Ｖ４）を生成する基準電圧生成回路と、前記半導体スイッチの両端に生じる電圧（ＶDS）に対応する測定電圧（Ｖ５）を生成する測定電圧生成回路と、前記測定電圧と前記基準電圧とを比較し、前記測定電圧が前記基準電圧を上回った際に過電流判定信号を出力する第１の比較器と、前記半導体スイッチの制御電圧（ＶＧ）と、前記半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が、所定電圧（δ）を超えたことを検出する飽和判定回路と、前記飽和判定回路で前記差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えたと判定された際に、前記過電流判定信号を前記ドライバ回路に出力可能となるように切り換え操作を行う過電流信号切り換え回路（ＡＮＤ１）と、を備えたことを特徴とする。
【００１９】
図１の回路の過渡期間、即ち半導体スイッチ（Ｔ１）をオンしてから過電流検出機能が使えるようになるまでの期間は、半導体スイッチ（Ｔ１）のドレイン、ソース間電圧ＶDSが飽和するまでの期間と、その後測定電圧生成回路が正常に動作するまでの遅れ時間を足し合わせた期間である。電圧ＶDSが飽和するまの時間は、半導体スイッチ（Ｔ１）のゲート電圧を用いて検出し、測定電圧生成回路の遅れ時間はアンプＡＭＰ１と同一の特性を有する比較手段（ＣＭＰ２）を用いて近似することにより、半導体スイッチ（Ｔ１）の過渡期間を判定する。また、過渡期間終了と判定した後は、直ちに過電流検出機能を動作させる。
【００２０】
請求項２に記載の発明は、前記所定電圧を、前記半導体スイッチのスレッショルド電圧（Ｖth１）以上の値に設定することを特徴とする。
【００２１】
請求項３に記載の発明は、前記測定電圧生成回路は、第１の抵抗（Ｒ３）、電子スイッチ（Ｔ２）、第２の抵抗（Ｒ５）、及び前記第１の抵抗の両端に生じる電圧が前記半導体スイッチの両端に生じる電圧（ＶDS）と同一となるように、前記電子スイッチの制御入力端子に供給する信号を制御する増幅器（ＡＭＰ１）と、を備え、且つ、前記第２の抵抗に生じる電圧を前記測定電圧（Ｖ５）とし、前記飽和判定回路は、前記半導体スイッチの制御電圧（ＶＧ）と前記半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えるか否かを判定する第２の比較器（ＣＭＰ２）を備え、前記第２の比較器（ＣＭＰ２）は前記増幅器（ＡＭＰ１）と同一の素子を用いるか、またはそれよりも応答特性が遅い素子を用い、前記第２の比較器により、前記差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えたと判定された際に、前記過電流信号切り換え回路に切り換え信号を出力することを特徴とする。
【００２２】
請求項４に記載の発明は、前記半導体スイッチの両端に生じる電圧（ＶDS）を前記測定電圧として、前記第１の比較器により前記基準電圧と直接比較する構成とし、前記飽和判定回路は、前記半導体スイッチの制御電圧（ＶＧ）と前記半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えるか否かを判定する第２の比較器（ＣＭＰ２）を備え、前記第２の比較器（ＣＭＰ２）は、前記第１の比較器（ＣＭＰ１）と同一の素子を用いるか、またはそれよりも応答特性が遅い素子を用い、前記第２の比較器（ＣＭＰ２）により、前記差分値（ＶＧ−Ｖ１）が前記所定電圧（δ）を超えたと判定された際に、前記過電流信号切り換え回路に切り換え信号を出力することを特徴とする。
【発明の効果】
【００２３】
本願請求項１に記載の発明では、半導体スイッチがオフからオンに切り替わる際の過渡期間に、個体ばらつきが存在する場合でも、また、ゲート回路の構成やゲート特性が異なっても、常に過不足のない適切な過渡期間の検出、判定が実現される。更に、半導体スイッチの通常動作における過渡期間は数μsecと短いので、応答性の良いオペアンプと組み合わせることにより、スタート前からデッドショート等の配線異常が発生している場合でも、過渡期間終了後直ちに過電流を検出して回路を遮断することにより、配線及び半導体スイッチ自身を確実に保護することができる。
【００２４】
また、請求項１の発明では過渡期間を精度良く、且つ誤作動することなく検出するようにして、半導体スイッチがオンとなってから過電流検出機能が働くまでの過渡期間を最小限に設定することにより、半導体スイッチの端子間電圧を検出する方法のみで、別手段を併用することなく、過電流保護機能を実現し、回路構成の簡素化、低コスト化を図ることができる。
【００２５】
請求項２の発明では、半導体スイッチの制御電圧（ＶＧ）と半導体スイッチのプラス側に印加される電圧（Ｖ１）との差分値（δ）を判定する際に用いる所定電圧が、半導体スイッチのスレッショルド電圧（Ｖth１）以上の値に設定されるので、半導体スイッチが確実に飽和状態となった後に、過電流検出機能を作動させることができ、突入電流による誤動作を確実に回避した上で、マスク時間を短い時間に設定することができる。
【００２６】
請求項３の発明では、比較手段（ＣＭＰ２）を用いて、電圧（ＶＧ）と電圧（Ｖ１）との差分値（δ）が所定電圧を上回ったか否かを判定するので、半導体スイッチが飽和したことを確実に判定することが可能となる。
【００２７】
また、増幅回路（ＡＭＰ１）と比較手段（ＣＭＰ２）に同一特性のオペアンプを使用した場合には、両者の遅れ時間を同一にすることができ、確実に半導体スイッチが飽和した後過電流検出機能を作動させることができると同時に、過渡期間の検出を最短時間で実施することが可能となる。
【００２８】
請求項４の発明では、半導体スイッチの両端に生じる電圧（ＶDS）自体を測定電圧として第１の比較器に供給する構成としているので、請求項１に記載した過電流保護装置と同様の効果を得ることができ、更に、回路構成を簡素化することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る過電流検出装置が採用された負荷回路の構成を示す回路図である。同図に示すように、この負荷回路は、直流電源ＶＢと、ＭＯＳ型のＦＥＴ（Ｔ１；半導体スイッチ）と、負荷１と、の直列接続回路を有しており、ＦＥＴ（Ｔ１）のオン、オフを切り換えることにより、負荷１の駆動を制御する。
【００３０】
直流電源ＶＢは、例えば車両に搭載されるバッテリであり、負荷１は車両に搭載されるパワーウインド駆動用のモータ或いは各種のランプである。
【００３１】
ＦＥＴ（Ｔ１）のゲートは、抵抗Ｒ１０を介してドライバ回路２に接続され、該ドライバ回路２より出力される駆動信号に応じて、ＦＥＴ（Ｔ１）のオン、オフが切り換えられる。なお、ＦＥＴ（Ｔ１）のゲート電圧（半導体スイッチの制御電圧）をＶＧとする。
【００３２】
直流電源ＶＢのプラス側出力端子となる点Ｐ１（電圧Ｖ１）は、抵抗Ｒ１，Ｒ２の直列接続回路を介してグランドに接地されており、抵抗Ｒ１，Ｒ２の接続点Ｐ４（電圧Ｖ４；基準電圧）は、比較器（ＣＭＰ１；比較回路）のマイナス側入力端子に接続されている。
【００３３】
更に、点Ｐ１は抵抗Ｒ３（第１の抵抗）と、ＦＥＴ（Ｔ２；電子スイッチ）と、抵抗Ｒ５（第２の抵抗）からなる直列接続回路を介してグランドに接地されており、抵抗Ｒ３とＦＥＴ（Ｔ２）との接続点Ｐ３（電圧Ｖ３）は、アンプ（ＡＭＰ１；増幅回路）のプラス側入力端子に接続されている。
【００３４】
また、アンプ（ＡＭＰ１）のマイナス側入力端子は、ＦＥＴ（Ｔ１）のソースとなる点Ｐ２（電圧Ｖ２）に接続され、アンプ（ＡＭＰ１）の出力端子は、ＦＥＴ（Ｔ２）のゲートに接続されている。そして、該ＦＥＴ（Ｔ２）のソースとなる点Ｐ５（電圧Ｖ５；測定電圧）は比較器（ＣＭＰ１）のプラス側入力端子に接続されている。比較器（ＣＭＰ１）の出力端子は、アンド回路（ＡＮＤ１；過電流信号切り換え回路）の一方の入力端子に接続されている。
【００３５】
また、点Ｐ１は、抵抗Ｒ８，Ｒ９，及びツェナーダイオードＺＤからなる直列接続回路を介してグランドに接地されている。ＦＥＴ（Ｔ１）のゲートは、抵抗Ｒ６，Ｒ７の直列接続回路を介してグランドに接地されている。
【００３６】
そして、抵抗Ｒ８とＲ９の接続点Ｐ７（電圧Ｖ７）が比較器（ＣＭＰ２；比較手段）のプラス側入力端子に接続され、抵抗Ｒ６とＲ７の接続点Ｐ６（電圧Ｖ６）が比較器（ＣＭＰ２）のマイナス側入力端子に接続されている。なお、比較器（ＣＭＰ２）はアンプ（ＡＭＰ１）と同一の特性を有するオペアンプか、またはそれより遅い応答特性を有する素子で構成されている。
【００３７】
比較器（ＣＭＰ２）の出力端子となる点Ｐ８（電圧Ｖ８）は抵抗Ｒ１１，Ｒ１２の直列接続回路を介してグランドに接地されており、抵抗Ｒ１１とＲ１２の接続点は、トランジスタ（Ｔ６）のベースに接続され、トランジスタ（Ｔ６）のエミッタはグランドに接地され、コレクタは抵抗１３を介して５Ｖ電源に接続されている。更に、トランジスタ（Ｔ６）のコレクタとなる点Ｐ９（電圧Ｖ９）はアンド回路（ＡＮＤ１）の他方の入力端子に接続されている。
【００３８】
なお、上記した回路に示す各符号の下に記載している数値、例えば、抵抗Ｒ１の下に記載した「２０Ｋ」は、この抵抗Ｒの抵抗値の一例が２０ＫΩであることを示している。
【００３９】
また、図１に示す抵抗Ｒ１，Ｒ２で基準電圧生成回路が構成され、抵抗Ｒ３、ＦＥＴ（Ｔ２）、抵抗Ｒ５、アンプ（ＡＭＰ１）で測定電圧生成回路が構成され、比較器（ＣＭＰ２）、トランジスタ（Ｔ６）及びこれらに接続される各抵抗で飽和判定回路が構成される。
【００４０】
次に、上記のように構成された本実施形態に係る過電流検出装置の動作について説明する。
【００４１】
いま、抵抗Ｒ６＝Ｒ８、抵抗Ｒ７＝Ｒ９となるように各抵抗を選定し、且つ比較器（ＣＭＰ２）のマイナス側入力端子となる点Ｐ６の電圧をＶ６、プラス側入力端子となる点Ｐ７の電圧をＶ７とし、更にツェナーダイオードＺＤのツェナー電圧をＶzdとする。更に、Ｒ７／（Ｒ６＋Ｒ７）＝Ｒ９／（Ｒ８＋Ｒ９）＝ａ、ＶＧ−Ｖ１＝δとおくと、以下（３），（４）式が成立する。
【００４２】
Ｖ６＝ＶＧ＊ａ＝（Ｖ１＋δ）ａ    ・・・（３）
Ｖ７＝（Ｖ１−Ｖzd）ａ＋Ｖzd      ・・・（４）
ここで、Ｖ６＝Ｖ７となるときのδを求めると、以下の（５）式となる。
【００４３】
（Ｖ１＋δ）ａ＝（Ｖ１−Ｖzd）ａ＋Ｖzd
δ＝Ｖzd＊（１−ａ）／ａ    ・・・（５）
Ｖ６＝Ｖ７、即ち比較器（ＣＭＰ２）の出力信号が反転するときのδの値は、ツェナー電圧Ｖzdとａで任意の値に設定できる。例えば、Ｖzd＝４Ｖ、ａ＝０．５とするとδ＝４Ｖとなる。
【００４４】
ＦＥＴ（Ｔ１）がオフのとき、ＶＧはドライバ回路２の出力端子が接地されるので０Ｖになる。従って、ＶＧ＜Ｖ１となり、Ｖ６＜Ｖ７となって比較器（ＣＭＰ２）の２つの入力端子に大きな電圧差が発生し、比較器（ＣＭＰ２）の出力信号が上限電圧まで上昇した状態となる。このときアンプ（ＡＭＰ１）の入力端子にも同じように大きな電圧差が発生し、出力信号が上限電圧まで上昇しているので、アンプ（ＡＭＰ１）と比較器（ＣＭＰ２）の入出力の関係が類似した状態となる。
【００４５】
ＦＥＴ（Ｔ１）がＮＭＯＳの場合には、該ＦＥＴ（Ｔ１）がオンとなると、ゲート電圧ＶＧは電源電圧Ｖ１を超えて上昇する。ＦＥＴ（Ｔ１）のスレッショルド電圧をＶth１とすると、以下の（６）式が成立した際に、ＦＥＴ（Ｔ１）のドレイン，ソース間電圧ＶDSが飽和する。
【００４６】
ＶＧ＞Ｖ１＋Ｖth１  ・・・（６）
即ち、電圧ＶDSが飽和したか否かは、ゲート電圧ＶＧと電源電圧Ｖ１の電圧差に基づいて判定することができる。電圧ＶDSが飽和すると配線等に異常が無く、過電流状態ではない場合はアンプ（ＡＭＰ１）のマイナス側入力端子の電圧、即ち点Ｐ２の電圧Ｖ２が、プラス側入力端子の電圧、即ち点Ｐ３の電圧Ｖ３を上回る。これにより、アンプ（ＡＭＰ１）の出力信号が反転に移行し、応答遅れを生じながら下降し始める。一方、（７）式が成立すると、比較器（ＣＭＰ２）の出力信号が反転する。
【００４７】
ＶＧ＞Ｖ１＋δ  ・・・（７）
ここで、Ｖth１≦δとなるように設定すると、比較器（ＣＭＰ２）の出力信号が反転し始めるタイミングは、電圧ＶDSが飽和し終わってアンプ（ＡＭＰ１）の出力信号が反転し始めた後になる。
【００４８】
そして、Ｖth１とδの差を小さくしておくと、比較器（ＣＭＰ２）の出力信号はアンプ（ＡＭＰ１）の出力信号に対してわずかに遅れて、アンプ（ＡＭＰ１）と同じように反転に移行し応答遅れを生じながら低下を始める。
【００４９】
比較器（ＣＭＰ２）はアンプ（ＡＭＰ１）と同じ特性のオペアンプを用い、且つ同様な入出力条件で動作するので、比較器（ＣＭＰ２）の応答遅れはアンプ（ＡＭＰ１）の応答遅れと同じになる。即ち、比較器（ＣＭＰ２）はアンプ（ＡＭＰ１）の応答遅れを精度良く近似する。
【００５０】
そして、比較器（ＣＭＰ２）の出力端子Ｐ８の電圧Ｖ８が低下すると、オン状態であったトランジスタ（Ｔ６）がオフとなる。
【００５１】
トランジスタ（Ｔ６）がオンからオフに移行するときの比較器（ＣＭＰ２）出力電圧は、抵抗Ｒ１１とＲ１２の抵抗比の設定により調整できる。トランジスタ（Ｔ６）がオンからオフに移行するタイミングをアンプ（ＡＭＰ１）出力がＶDSと、増幅率ｍ（＝Ｒ５／Ｒ３）で決定する値（ｍ＊ＶDS）に収束し終わった後、即ち、アンプ（ＡＭＰ１）の応答遅れが無くなった後になるように調整すると、トランジスタ（Ｔ６）がオフするタイミングは、電圧ＶDSの飽和とその後のアンプ（ＡＭＰ１）の応答遅れが終了した直後の時間を表すことができる。
【００５２】
即ち、過電流検出機能が成立し始めるまでの過渡期間を必要最小限の遅れで検出することができる。トランジスタ（Ｔ６）がオンとなっている間は、アンド回路（ＡＮＤ１）の出力がＬレベルとなり、比較器（ＣＭＰ１）の出力を禁止するが、トランジスタ（Ｔ６）がオフとなると比較器（ＣＭＰ１）の出力信号、即ち過電流検出機能が動作するようになる。
【００５３】
なお、上記では、ＦＥＴ（Ｔ１）がＮＭＯＳである場合について示したが、ＰＭＯＳの場合は、ゲート電圧をＶＧｐとすると、電圧ＶＧｐはＦＥＴ（Ｔ１）がオフ状態のときに電源電圧Ｖ１と等しく、ＦＥＴ（Ｔ１）がオンとなるとグランドレベルに向かって低下するので、上記（６）式、及び（７）式は、下記の（８）式、（９）式に置き換えると同じ考え方が適用できる。
【００５４】
ＶＧｐ＜Ｖ１−Ｖth１    ・・・（８）
ＶＧｐ＜Ｖ１−δ          ・・・（９）
次に、ＦＥＴ（Ｔ１）がオフ状態からオン状態に移行し、過渡期間を経過して安定なオン状態に至るまでの動作について、図２に示す特性図を参照して説明する。図２は、図１に示した回路でのシミュレーション結果を示している。
【００５５】
図２に示すＶ１〜Ｖ９、及びＶＧは、図１に表示した電圧で下記の通りである。
【００５６】
Ｖ１：ＦＥＴ（Ｔ１）のドレイン電圧であり、過電流が流れていないときは電源電圧ＶＢにほぼ等しい
Ｖ２：ＦＥＴ（Ｔ１）ソース電圧
Ｖ３：抵抗Ｒ３とＦＥＴ（Ｔ２）のドレインとの結合点の電圧
Ｖ４：電圧Ｖ１を抵抗Ｒ１，Ｒ２で分圧した電圧で、過電流を判定する際の基準電圧
Ｖ５：ＦＥＴ（Ｔ１）のドレイン，ソース間電圧ＶDSを、ｍ倍に増幅した電圧
Ｖ６：比較器（ＣＭＰ２）のマイナス側入力端子の電圧
Ｖ７：比較器（ＣＭＰ２）のプラス側入力端子の電圧
Ｖ８：比較器（ＣＭＰ２）の出力電圧
Ｖ９：トランジスタ（Ｔ６）のコレクタ電圧
ＶＧ：ＦＥＴ（Ｔ１）のゲート電圧
ＩＤ：ＦＥＴ（Ｔ１）のドレイン電流
また、図２において、電圧波形は縦軸原点に対して上方向にプラス電圧値を表し、単位はボルト（Ｖ）である。一方、ドレイン電流ＩＤは縦軸原点に対して下方向にプラス電流値を表し、単位はアンペア（Ａ）である。
【００５７】
図２に示すように、ＦＥＴ（Ｔ１）がオフの状態では電圧Ｖ１は電源電圧１２．５Ｖになり、電圧Ｖ５は電圧Ｖ１に対してＦＥＴ（Ｔ２）のスレッショルド電圧Ｖth２だけ低い電圧になる。
【００５８】
電圧Ｖ４はＲ１＝２０ＫΩ、Ｒ２＝４０ＫΩであるので、電圧Ｖ１の２／３の電圧になっている。電圧ＶＧは、ドライバ回路２の出力端子が接地されることによりほぼ０Ｖとなる。Ｖ７＝（１２．５−４）＊０．５＋４＝８．２５Ｖ、Ｖ６＝０なので、Ｖ７−Ｖ６＝８．２５Ｖ。
【００５９】
電圧Ｖ８は比較器（ＣＭＰ２）の出力信号がＨレベルであることにより、電源電圧に近い電圧になり、Ｖ８≒Ｖ５となっている。電圧Ｖ９はトランジスタ（Ｔ６）のオンにより０Ｖとなる。
【００６０】
ここで、時刻ｔ＝ｔ０でＦＥＴ（Ｔ１）のオン信号が外部から入力されると、ドライバ回路２の出力信号が上昇し、ＦＥＴ（Ｔ１）のゲート電圧ＶＧが上昇する。電圧ＶＧの上昇によりＦＥＴ（Ｔ１）がオンし始め、ドレイン電流ＩＤが流れ始める。
【００６１】
ドレイン電流ＩＤが増加している間は電流の変化量（ｄＩ／ｄｔ）に比例して電圧Ｖ１が落込む。電圧Ｖ２はＦＥＴ（Ｔ１）のスレッショルド電圧をＶth１とすると、Ｖ２＝ＶＧ−Ｖth１の関係を保ちながら上昇する。
【００６２】
ＦＥＴ（Ｔ１）は、オン抵抗Ｒon＝１０ｍΩのＮＭＯＳ型のＦＥＴで、ゲート直列抵抗Ｒ１０は５００Ωに設定されている。電圧Ｖ２が上昇して、ｔ１でＶ１≒Ｖ２となると、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSは飽和状態になり、電圧ＶDSを用いた過電流検出機能が動作可能となる。
【００６３】
また、アンプ（ＡＭＰ１）は、差入力電圧（Ｖ３−Ｖ２）が零となるように制御して、電圧Ｖ５をＶ５＝ｍ＊ＶDSに収束させようとするが、アンプ（ＡＭＰ１）にはスルーレイト（Slew rate）に基づく応答遅れがあり、直ちには収束できない。
【００６４】
配線等に異常が無ければ、電圧Ｖ５の目標値は基準電圧Ｖ４より低い値となるから、時刻ｔ３で下降を始め、時刻ｔ４を過ぎるとＶ５＜Ｖ４となり、時刻ｔ６でＶ５＝ｍ＊ＶDSを満足し、制御目標値に到達している。その後若干低下して目標値より下がり過ぎになるが、アンプ（ＡＭＰ１）の応答遅れがほぼ無くなる。
【００６５】
一方、比較器（ＣＭＰ２）については、時刻ｔ２でＶ７−Ｖ６＝０［Ｖ］となり、ＶＧ−Ｖ１＝δとなって、比較器（ＣＭＰ２）の出力信号は反転し始めるが、アンプ（ＡＭＰ１）と同一の応答遅れがあるので時刻ｔ５で下降し始める。しかし、アンプ（ＡＭＰ１）より遅れて反転動作を始めるのでｔ３＜ｔ５となる。
【００６６】
時刻ｔ７でトランジスタ（Ｔ６）がオフからオンに変化するが、この時点でアンプ（ＡＭＰ１）が制御する電圧Ｖ５は応答遅れが終了し正常な制御状態になっている。従って、トランジスタ（Ｔ６）のオフ信号、即ち、電圧Ｖ９が０Ｖから５Ｖに変化するタイミングで、比較器（ＣＭＰ１）の出力の禁止を解除しても、過電流検出機能は過渡期間を経過し、正常動作に入っているので誤作動することは無い。
【００６７】
ＦＥＴの個体ばらつきや、ＦＥＴの種類変更等によりＶDSの収束特性が変わっても、上記の手法による過渡期間終了の判定はＶＧ−Ｖ１とオペアンプ（ＡＭＰ１，ＣＭＰ２）の応答遅れにより行うので、常に適正な設定が行われる。即ち、過渡期間終了判定のタイミングは、電圧ＶDSの収束特性に合わせて自動補正される。
【００６８】
次に、初期的にデッドショートが発生している場合、即ち、ＦＥＴ（Ｔ１）がオンする前からＦＥＴ（Ｔ１）のソースがデッドショートとなった（０．０５Ωでグランドに接地した）過電流状態でスタートしたときのシミュレーション波形を図３に示す。なお、電圧Ｖ１〜Ｖ９、及びＶＧは、図２と同一の電圧である。
【００６９】
電流ＩＤは、図２に比べて大きくなるので図２の１／１０のスケールで表示している。電流ＩＤのピークは５０Ａ近くになっている。
【００７０】
ｔ＝ｔ０でＦＥＴ（Ｔ１）のオン信号が外部から入力されると、電圧ＶＧが上昇し電流ＩＤが流れ始める。電流が急激に増加するので、電圧Ｖ１が大きく低下し、それに伴って電圧Ｖ５、Ｖ４も低下する。電圧Ｖ２が上昇して時刻ｔ１でＶ２≒Ｖ１となる。
【００７１】
電圧ＶDSが飽和しアンプ（ＡＭＰ１）はＶDSを増幅するが、電流ＩＤが正常電流範囲を超えているので、電圧Ｖ５目標値がＶ４を上回り、電圧Ｖ５は低下せず、比較器（ＣＭＰ１）の出力信号はＨレベルを維持する。一方、比較器（ＣＭＰ２）の出力信号は時刻ｔ２で反転動作に移行し、時刻ｔ５で低下を始め、時刻ｔ７でトランジスタ（Ｔ６）がオンからオフに移行する。その結果、アンド回路（ＡＮＤ１）の２つの入力端子が共にＨレベルとなり、アンド回路（ＡＮＤ１）からＨレベル信号が出力され、過電流検出出力が発生する。これにより時刻ｔ８でＦＥＴ（Ｔ１）が遮断される。
【００７２】
短絡電流は、ＦＥＴ（Ｔ１）をオンとした後、約７．６μｓで遮断されるので、初期的にデッドショートしている場合であっても短絡電流のピーク値は５０Ａ以下となり、配線及びＦＥＴ（Ｔ１）を確実に保護することができる。これは過電流検出機能が動作し始めるタイミングをスタート時点に近づけたことから得られた効果である。
【００７３】
このようにして、本実施形態では、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDSが飽和した直後に比較器（ＣＭＰ２）の出力信号が反転するように設定しており、比較器（ＣＭＰ２）の反転信号によりアンド回路（ＡＮＤ１）の一方の入力端子に入力する電圧Ｖ９がＨレベルとなって、過電流判定信号を出力するための比較器（ＣＭＰ１）の出力信号が機能するので、ＦＥＴ（Ｔ１）をオフからオンに切り換える際のマスク時間を最短となる時間に設定することができる。
【００７４】
このため、ＦＥＴ（Ｔ１）にばらつきが発生している場合でも常に、ＦＥＴ（Ｔ１）に応じた最短のマスク時間とすることができるので、過電流発生時には即時にＦＥＴ（Ｔ１）を遮断して回路を保護することができる。
【００７５】
次に、本発明の第２の実施形態について説明する。図４は、第２の実施形態に係る過電流検出装置の構成を示す回路図である。本実施形態では、前述の図１に示した過電流検出装置に対し、増幅回路（ＡＭＰ１、Ｔ２、Ｒ３、Ｒ５）を除去し、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧ＶDS（＝Ｖ１−Ｖ２）を過電流判定電圧と直接比較する方式の過電流検出回路として構成している。
【００７６】
電圧Ｖ１を抵抗Ｒ１、Ｒ２で分圧した電圧をＶ４とすると、過電流判定電圧は（Ｖ１−Ｖ４）となる。（Ｖ１−Ｖ４）が１００ｍＶ近辺の電圧となるようにＲ１、Ｒ２の抵抗値を設定する必要があるので、抵抗Ｒ１、Ｒ２による分圧比が図１に示した回路と相違している。電圧Ｖ４を比較器（ＣＭＰ１）のプラス側入力端子に入力し、ＦＥＴ（Ｔ１）のソース電圧Ｖ２をマイナス側入力端子に入力する。
【００７７】
ＦＥＴ（Ｔ１）のドレイン電流ＩＤが正常範囲にあるときは、ＶDS＜（Ｖ１−Ｖ４）となり、比較器（ＣＭＰ１）の出力はＬレベルになる。比較器（ＣＭＰ１）としては、通常のコンパレータまたはオペアンプを用いる。
【００７８】
また、ＦＥＴ（Ｔ１）の制御端子電圧（ＶＧ）と、電源電圧（Ｖ１）とを比較する回路は図１と同一の構成とし、比較器（ＣＭＰ２）には比較器（ＣＭＰ１）と同一の素子を用いるか、或いは比較器（ＣＭＰ１）より応答特性の遅い素子を用いるようにする。それ以外の過渡期間検出に関する動作は図１と同一である。
【００７９】
以上、本発明の過電流検出装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
【００８０】
例えば、本実施形態では、半導体スイッチとして、ＭＯＳ型のＦＥＴを用いる場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の半導体スイッチについて用いることが可能である。
【産業上の利用可能性】
【００８１】
半導体スイッチをオンとする際のマスク時間を最短に設定する上で極めて有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る過電流検出装置の構成を示す回路図である。
【図２】ＦＥＴ（Ｔ１）がオンとされた後の、各電圧の変化を示す特性図である。
【図３】初期的にデッドショートが発生している際に、ＦＥＴ（Ｔ１）がオンとされた後の、各電圧の変化を示す特性図である。
【図４】本発明の第２の実施形態に係る過電流検出装置の構成を示す回路図である。
【図５】従来における過電流検出装置の構成を示す回路図である。
【符号の説明】
【００８３】
１  負荷
２  ドライバ回路
Ｔ１  ＦＥＴ（半導体スイッチ）
Ｔ２  ＦＥＴ
Ｔ６  トランジスタ
ＣＭＰ１  比較器
ＣＭＰ２  比較器
ＡＭＰ１  アンプ
ＡＮＤ１  アンド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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