(57)【要約】【課題】搭載された複数のチップのうちの特定のチップのみを選択して動作命令を実行させることを可能とする。【解決手段】半導体メモリモジュールに搭載された各半導体メモリチップ毎に異なるチップＩＤを設定し、このチップＩＤを、ヒューズ素子等により構成されたチップＩＤ格納部Ｆ1〜Ｆnにより各チップ毎に格納する。特定のチップのみを選択して動作命令を実行させる場合、テスタ装置から、チップＩＤを指定した動作命令を各チップに入力する。各チップでは、排他的論理和回路２０1〜２０n、ゲート回路３０1〜３０n、ラッチ回路４０1〜４０n、ＡＮＤ回路５０等により、指定されたチップＩＤと設定されたチップＩＤとの比較を行い、これらが一致した場合のみ、動作命令を受け付ける。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の半導体メモリチップが搭載された半導体メモリモジュールであって、
前記各半導体メモリチップが、それぞれ、
前記各半導体メモリチップ毎に異なるチップＩＤを格納するためのチップＩＤ格納部と、
チップＩＤの読み出し命令を受けると、前記チップＩＤ格納部に格納されているチップＩＤを読み出して出力するチップＩＤ読み出し部と、
チップＩＤを指定した動作命令が入力されると、指定された該チップＩＤと、前記チップＩＤ格納部に格納されているチップＩＤとを比較するチップＩＤ比較部と、
前記チップＩＤ比較部において、指定されたチップＩＤと前記チップＩＤ格納部に格納されているチップＩＤとが一致していると判定された場合にのみ入力された前記動作命令を受け付ける動作命令受付部とを備えている、半導体メモリモジュール。
【請求項２】
前記チップＩＤ格納部は、複数のヒューズ素子の切断の有無により前記チップＩＤを格納する請求項１記載の半導体メモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体メモリチップがモジュール基板上に搭載された半導体メモリモジュールに関する。
【背景技術】
【０００２】
パーソナルコンピュータ等では、複数の半導体メモリチップ（以下、単にチップと称する。）が基板上に装着された半導体メモリモジュールを拡張メモリとして増設することができるようになっている。このような半導体メモリモジュールを製造する過程においては、メモリテスタ装置（以下、単にテスタと称する。）等により、半導体メモリモジュールとしての機能、動作に異常が無いか否かを評価する動作評価や、不良解析が行われている（例えば、特許文献１、２参照。）。
【０００３】
このような、動作評価が行われる際には、テスタのＩ／Ｏ線と半導体メモリモジュールのＩ／Ｏピンとを接続して、半導体メモリモジュール上に搭載された各チップの動作確認が行われる。
【０００４】
このような動作評価を行うテスタでは、テスト用のＩ／Ｏ線は一般的にいくつかの構成単位毎に分けられている。例えば、７２本のＩ／Ｏ線により構成された単位が最大８つ設けられたような構成となっている。そして、テスタの構成上、動作評価用に出力されるデータは、各単位で同じデータしか出力できないようになっている。
【０００５】
しかし、半導体メモリモジュールのＩ／Ｏ線の数は、７２本以下であるとは限らない。例えば、１つの半導体メモリモジュールに搭載されるチップ数が１６で、各チップ毎に４本のＩ／Ｏ線、外部からの制御信号ＤＱＳ、ＤＱＳＢの２本の合計６本が必要な場合、１６×６＝９６本のＩ／Ｏ線が必要となる。また、このような半導体メモリモジュールが、ＥＣＣ（Error Check and Correct）機能付きの場合、搭載されるチップがさらに２個必要となるため、１８×６＝１０８本のＩ／Ｏ線が必要となる。
【０００６】
そのため、動作評価を行おうとする半導体メモリモジュールのＩ／Ｏ線の数が７２を超える場合には、１つの半導体メモリモジュールに対して、複数の構成単位のＩ／Ｏ線を割り当てる必要がある。例えば、上記で説明した１０８本のＩ／Ｏ線を有する半導体メモリモジュールに対しては、２単位構成（７２本×２＝１４４本）のＩ／Ｏ線を割り当てることにより動作評価が行われる。
【０００７】
しかし、上記でも説明したように、テスタの構成上、各構成単位で独立してデータを出力することができないため、動作評価を行おうとする半導体メモリモジュールのＩ／Ｏ線の数が７２を超え、１つの半導体メモリモジュールに複数の構成単位を割り当てた場合、下記のような問題が発生する。
【０００８】
１つの半導体メモリモジュールに２つの構成単位のＩ／Ｏ線が割り当てられた場合を図８に示す。この図８では、第１単位のＩ／Ｏ線と第２単位のＩ／Ｏ線とが１つの半導体メモリモジュールに対して接続されていて、Ｐ３３〜Ｐ４８のＩ／Ｏ線がそれぞれ１つの半導体メモリモジュールの異なるチップのＩ／Ｏ線に接続されている。ここで、第１単位のＩ／Ｏ線と第２単位のＩ／Ｏ線とでは同じデータが出力されるため、Ｐ３３〜Ｐ３６のＩ／Ｏ線によりチップの選択が行われた場合、チップＡとチップＢとが同時に選択されてしまうことになる。このように、複数の構成単位のＩ／Ｏ線を１つの半導体メモリモジュールに割り当てた場合、少なくとも２つのチップが同時に選択されてしまうことになり、特定のチップのみを選択して動作させる事が難しいという問題がある。
【０００９】
特定のチップのみを選択することができないということは、例えば、チップＡまたはチップＢのいずれかに不良ビットが発生した場合、チップＡとチップＢとが常に同時に選択されてしまうと、この不良ビットを個別にビット救済することができす、半導体メモリモジュール上のチップの不良ビットを救済するためにはチップ全体の乗せ換えが必要になることを意味する。
【００１０】
さらに、不良解析などにおいて、特定のチップが間欠性の不良を発生させるような場合、他のチップからのノイズによる不良発生が予測される場合など、不良発生のチップは動作させるが他のメモリを全て動作させないことができず、不良解析の効率が悪化してしまうという弊害も発生する。逆に、特定のチップのみを動作することが可能となれば、特定の２つのチップを同時に動作させ不良の発生の有無を観測することにより、あるチップがどのチップからの影響を受けて誤動作を発生させているのを同定できることになり不良解析の効率が向上する。
【００１１】
複数のメモリの中から特定の１つのメモリを選択する例としては、例えば、図９に示すように、複数の半導体メモリモジュール９１1〜９１nが１つの装置上で使用されている場合に、この複数の半導体メモリモジュール９１1〜９１nの中から１つの半導体メモリモジュールを選択するような場合がある。
【００１２】
この図９に示した例では、入力アドレスピンのアドレスの一部（Add12-Add15）をデコード回路９０にてデコードしたり、またはこのアドレスの一部を直接用いることにより、複数の半導体メモリモジュール９１1〜９１nの中から１つの半導体メモリモジュールを選択している。つまり、半導体メモリモジュールの選択をアドレスの一部として認識していることになる。この場合、入力アドレスピンは、各半導体メモリモジュールにおいて共通で使用する為、モジュール単位での選択は可能であるが、アドレスピンなどを用いて、１つのモジュール内の特定チップを選択することは構成上難しい。
【特許文献１】特開２００２−３４３０９６号公報
【特許文献１】特開２００３−３３０８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した従来の半導体メモリモジュールでは、動作評価、及び不良解析を行う際に、搭載された複数のチップのうちの特定のチップのみを選択して動作させることができないという問題点があった。
【００１４】
本発明の目的は、搭載された複数のチップのうちの特定のチップのみを選択して動作命令を実行させることが可能な半導体メモリモジュールを提供することである。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の半導体メモリモジュールは、複数の半導体メモリチップが搭載された半導体メモリモジュールであって、
前記各半導体メモリチップが、それぞれ、
前記各半導体メモリチップ毎に異なるチップＩＤを格納するためのチップＩＤ格納部と、
チップＩＤの読み出し命令を受けると、前記チップＩＤ格納部に格納されているチップＩＤを読み出して出力するチップＩＤ読み出し部と、
チップＩＤを指定した動作命令が入力されると、指定された該チップＩＤと、前記チップＩＤ格納部に格納されているチップＩＤとを比較するチップＩＤ比較部と、
前記チップＩＤ比較部において、指定されたチップＩＤと前記チップＩＤ格納部に格納されているチップＩＤとが一致していると判定された場合にのみ入力された前記動作命令を受け付ける動作命令受付部とを備えている。
【００１６】
本発明では、半導体メモリモジュール上に搭載された複数のチップには、それぞれ異なるチップＩＤが設定されていて、このチップＩＤはチップＩＤ格納部に格納されている。そして、チップＩＤを指定した動作命令が入力された場合には、指定されたチップＩＤと設定されたチップＩＤとが一致したチップのみがこの動作命令を受け付けるようにしているので、搭載された複数のチップのうちの特定のチップのみを選択して動作命令を実行させることが可能となる。
【００１７】
また、前記チップＩＤ格納部は、複数のヒューズ素子の切断の有無により前記チップＩＤを格納するようにしてもよい。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、搭載された各チップ毎に異なるチップＩＤを設定することにより、複数のチップのうちの特定のチップのみを選択して動作命令を実行させることができ、各チップ毎の不良置換が可能となるとともに不良解析の効率の向上を図ることができるという効果を得ることができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２０】
本発明の一実施形態の半導体メモリモジュールでは、搭載されている各半導体メモリチップ毎にそれぞれ異なるチップＩＤが設定される。そして、このチップＩＤを格納するためにチップＩＤ格納部が各チップ毎に設けられている。このチップＩＤ格納部は、例えばヒューズ素子等により構成され、ウェーハ段階もしくは組立試験段階において各チップ毎に設定されたチップＩＤが書き込まれる。
【００２１】
テスタ側では、半導体メモリモジュールに搭載されている複数のチップのそれぞれにどのようなチップＩＤが設定されているかがわからないため、先ず各チップから設定されているチップＩＤを読み出す必要がある。
【００２２】
各チップにおいてチップＩＤ格納部に格納されたチップＩＤを読み出すための回路構成を図１に示す。
【００２３】
図１に示されるように、各チップ毎に設定されたチップＩＤの各ビットは、ｎ個のチップＩＤ格納部Ｆ1〜Ｆnにそれぞれ格納されている。そして、このチップＩＤを読み出す際には、チップＩＤの各ビットに対応した読み出し信号Ｒ1〜Ｒnを入力する。この読み出し信号Ｒ1〜Ｒnは、ゲート回路１０1〜１０nにそれぞれ入力される。そして、この読み出し信号Ｒ1〜Ｒnは、それぞれ異なるタイミングでゲート回路１０1〜１０nをアクティブにするため、ｎ個のチップＩＤ格納部Ｆ1〜Ｆnにそれぞれ格納されていたチップＩＤはシリアル信号として入出力ピン（Ｉ／Ｏピン）へ出力される。そして、外部のテスタでは、各チップから出力されるチップＩＤを入力することにより、各チップのチップＩＤを知ることが可能となる。そのため、テスタ側がある特定のチップのみを選択して動作させたい場合、動作させたいチップのチップＩＤを指定して、動作命令を行う。
【００２４】
このように、ゲート回路１０1〜１０nは、チップＩＤの読み出し命令を受けて、チップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤを読み出して出力するチップＩＤ読み出し部として機能している。
【００２５】
次に、各チップのチップＩＤを知ることができたテスタが、動作させるチップのチップＩＤを指定してきた場合に、指定されたチップＩＤと設定されているチップＩＤが一致するか否かを判定するための回路構成を図２に示す。
【００２６】
指定されたチップＩＤとチップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤとを比較するための回路は、排他的論理和回路（ＥＸＯＲ）２０1〜２０nと、ゲート回路３０1〜３０nと、ラッチ回路４０1〜４０nと、ＮＡＮＤ回路５０とから構成され、チップＩＤ比較部として機能する。
【００２７】
ゲート回路３０1〜３０nは、比較信号Ｃ1〜Ｃnによるアクティブにされることにより、入出力ピン（Ｉ／Ｏピン）から入力されたチップＩＤを排他的論理和回路２０1〜２０nに出力する。そして、比較信号Ｃ1〜Ｃnは、ゲート回路３０1〜３０nを順次アクティブにする信号であるため、入出力ピンからの入力されたシリアル信号であるチップＩＤの信号は、各ビット毎に排他的論理和回路２０1〜２０nに出力される。
【００２８】
排他的論理和回路２０1〜２０nは、ゲート回路３０1〜３０nからの信号とチップＩＤ格納部Ｆ1〜Ｆnからの信号との排他的論理和を演算し、その演算結果をラッチ回路４０1〜４０nに出力する。
【００２９】
ラッチ回路４０1〜４０nは、排他的論理和回路２０1〜２０nからの出力をラッチするとともに論理反転して出力する。ここで、ラッチ回路４０1の具体的な回路構成を、図３に示す。このラッチ回路４０1は、インバータ回路３１、３２とから構成されていて、排他的論理和回路２０1からの信号をラッチするとともに論理反転してＡＮＤ回路５０に出力する。
【００３０】
ＡＮＤ回路５０は、ラッチ回路４０1〜４０nからの出力信号および比較許可信号Ｔcmpとの間の論理積を演算し、その演算結果を判定結果信号Ｔcmpoutとして出力する。
【００３１】
比較許可信号ＴcmpがＬ（ロウ）レベルの場合には、ＡＮＤ回路５０の出力は、他の信号に関わらず常にＬ（ロウ）となるため、図４に示されるように、比較許可信号ＴcmpがＨ（ハイ）レベルとなることにより、チップＩＤが一致しているか否かの比較が行われ、その比較結果が判定結果信号Ｔcmpoutとして出力される。
【００３２】
ここで、チップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤと、指定されたチップＩＤの全てのビットが一致した場合には、排他的論理和回路２０1〜２０nの出力はすべてＬレベルとなり、ラッチ回路４０1〜４０nの出力はＨレベルとなる。そのため、判定結果信号ＴcmpoutもＨレベルとなる。そして、チップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤと、指定されたチップＩＤのいずれかのビットが不一致の場合には、判定結果信号ＴcmpoutはＬレベルとなる。
【００３３】
このように、ＡＮＤ回路５０は、チップＩＤを指定した命令動作信号(アドレスやコマンド等)が入力されると、指定されたそのチップＩＤと、チップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤとの比較を行うチップＩＤ比較部として機能する。
【００３４】
そして、各チップには、ＡＮＤ回路５０において指定されたチップＩＤとチップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤとが一致していると判定された場合にのみ入力された命令動作信号を受け付ける動作命令受付部が設けられている。この動作命令受付部の具体的な構成の一例を図５に示す。
【００３５】
この動作命令受付部は、例えば、図５に示されるように、クロックドインバータ回路（Clked INV）５１、５２とから構成されていて、判定結果信号ＴcmpoutがＨレベルの場合には、アドレス信号や、コマンド信号等の入力信号をイネーブル（Enable）として有効にし、判定結果信号ＴcmpoutがＬレベルの場合には、ディセーブル（Disable）として無効とする。
【００３６】
この図５に示したクロックドインバータ回路５１、５２の具体的な回路構成を図６に示す。また、動作命令受付部としては、図６に示したような回路構成だけでなく、図７に示したような回路構成を用いることも可能である。
【００３７】
本実施形態の半導体メモリモジュールでは、指定されたチップＩＤと、チップＩＤ格納部Ｆ1〜Ｆnに格納されているチップＩＤとが一致した場合にのみ入力された命令動作信号を回路内部にてイネーブルとし、一致しない場合にはディセーブルとする。そのため、外部のテスタは、半導体メモリモジュール内に実装されている複数のチップの中から特定のチップのみを選択して、動作命令を実行させることが可能となる。これにより、モジュール上にて各個別のチップに関する動作評価、及び不良解析を行うことができるようになる。
【００３８】
本実施形態を用いる事により、特定の１チップのみ入力をイネーブルにする事が可能にできるので、例えば、選別テスト時にモジュール上のチップＡとチップＢにおいて、ビット不良が発生していた場合に、アンチヒューズなどを用いたビット不良置換などを行う事が可能となる。従来の構成では、このチップＡとチップＢは同時に動作してしまうため、置換時のビット救済は、チップＡもしくはチップＢのどちらかのアドレスの同時救済しかできなかった。
【００３９】
また。特定のチップＩＤを用いたチップ選択を行う事で、チップＡ及びチップＢのみを個別にビット救済でき、モジュール上チップの不良置換をチップの載せ替え作業なしで可能にする事が出来るようになる。
【００４０】
さらに、不良解析などにおいて、特定のチップが間欠性の不良を発生させるような場合、他のチップからのノイズによる不良発生が予測される場合など、不良発生のメモリは動作させるが他のメモリを全て動作させないことが可能となり不良解析の効率が向上する。あるいは、一部のメモリを同時に動作させるなどをすることにより、不良の発生の有無を観測すれば、どのメモリからの影響を受けているのかを同定できるなどにも応用でき、不良解析の効率が向上する。
【００４１】
なお、本実施形態においては、特定のＩ／ＯピンにシリアルにチップＩＤを転送する例を用いて説明しているが、複数のＩ／ＯピンにパラレルにチップＩＤの各ビットを転送するようにしても良い。特にチップＩＤの読み出し方法と入力方法を一致させて置けば回路構成の負担が少なくなることは明白である。
【図面の簡単な説明】
【００４２】
【図１】各チップにおいてチップＩＤ格納部に格納されたチップＩＤを読み出すための回路構成を示す図である。
【図２】指定されたチップＩＤと設定されているチップＩＤが一致するか否かを判定するための回路構成を示す図である。
【図３】図２中のラッチ回路４０1の具体的な回路構成を示す図である。
【図４】図２に示した回路における動作を説明するためのタイミングチャートである。
【図５】入力された命令動作信号を有効にするか無効にするかを制御するための動作命令受付部の構成の一例を示す図である。
【図６】図５に示したクロックドインバータ回路５１、５２の具体的な構成を示す回路図である。
【図７】動作命令受付部の具体的な他の回路構成を示す図である。
【図８】従来技術において、半導体メモリモジュール上の複数のチップが同時に選択されてしまう理由を説明するための図である。
【図９】複数の半導体メモリモジュール９１1〜９１nの中から１つの半導体メモリモジュールを選択する例を説明するための図である。
【符号の説明】
【００４３】
１０1〜１０n    ゲート回路
２０1〜２０n    排他的論理和回路（ＥＸＯＲ）
３０1〜３０n    ゲート回路
３１、３２    インバータ回路
４０1〜４０n    ラッチ回路
５０    ＡＮＤ回路
５１、５２    クロックドインバータ回路（Clked INV）
９０    デコード回路
９１1〜９１n    半導体メモリモジュール
Ｆ1〜Ｆn    チップＩＤ格納部
Ｒ1〜Ｒn    読み出し信号
Ｃ1〜Ｃn    比較信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006338773.tif 000009
【図８】
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【図９】
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