(57)【要約】【課題】  チップサイズを増大させることなく、記憶回路に基づく冗長機能と外部信号に基づく冗長機能との双方を実現する。【解決手段】  複数のメモリブロックは、冗長メモリブロックを含む。複数のスイッチ回路は、複数のメモリブロックのうち２つのメモリブロックにそれぞれ接続される。各スイッチ回路は、接続される２つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する。冗長制御回路は、予め不良のメモリブロックを不揮発的に記憶する機能および外部信号に基づいて不良のメモリブロックを記憶する機能を備えた複数のラッチ回路を有する。冗長制御回路は、複数のラッチ回路の出力信号に基づいて複数のスイッチ回路への切換信号を生成する。【選択図】    図１
2006338720.tif 000002
【特許請求の範囲】
【請求項１】
冗長メモリブロックを含む複数のメモリブロックと、
前記メモリブロックのうち２つのメモリブロックにそれぞれ接続され、接続される２つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する複数のスイッチ回路と、
予め不良のメモリブロックを不揮発的に記憶する機能および外部信号に基づいて不良のメモリブロックを記憶する機能を備えた複数のラッチ回路を有し、前記ラッチ回路の出力信号に基づいて前記スイッチ回路への切換信号を生成する冗長制御回路とを備えていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記冗長制御回路は、前記ラッチ回路の出力信号をデコードして前記切換信号を生成するデコーダを備えていることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記各スイッチ回路は、互いに隣接する２つのメモリブロック毎に設けられることを特徴とする半導体記憶装置。
【請求項４】
複数の通常メモリブロックと、
冗長メモリブロックと、
前記通常メモリブロックのいずれかに不良が存在するとき、アクセスするメモリブロックを選択するための複数ビットの冗長制御信号を、不良の通常メモリブロックを示す論理レベルに設定する冗長制御回路と、
前記冗長制御信号が不良の通常メモリブロックを示すとき、その通常メモリブロックを無効にするとともに前記冗長メモリブロックを有効にする切換回路とを備え、
前記冗長制御回路は、
前記冗長制御信号のビット毎にそれぞれ設けられ、入力ノードで受ける信号の論理レベルを保持し、前記冗長制御信号の対応するビットを、保持している論理レベルに設定する複数のラッチ回路と、
前記ラッチ回路にそれぞれ対応して設けられ、不良の通常メモリブロックを示す論理レベルを予め記憶し、記憶している論理レベルの第１ラッチ設定信号を、対応するラッチ回路の入力ノードに出力する複数の不揮発性記憶回路と、
前記ラッチ回路にそれぞれ対応して設けられ、対応するラッチ回路が保持する論理レベルを変更するための第２ラッチ設定信号を受けて、対応するラッチ回路の入力ノードに出力する複数の入力回路とを備えていることを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記冗長制御回路は、
前記冗長制御信号が不良の通常メモリブロックを示すときに不良信号を活性化させる不良信号生成回路と、
前記不良信号の活性化中、前記入力回路による前記第２ラッチ設定信号の出力動作を禁止する禁止回路を備えていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、複数の通常メモリブロックと通常メモリブロックの不良を救済するための冗長メモリブロックとを有する半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、ＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置は、歩留りを向上させてチップコストを低減するために、製造工程で発生した通常メモリブロックの不良を救済するための冗長メモリブロックを有している。このような半導体記憶装置では、不良の通常メモリブロックを記憶させるための記憶回路（ヒューズ回路等）が設けられており、その記憶回路により記憶されている通常メモリブロックが無効になるとともに、冗長メモリブロックが有効になる。従って、製造工程でのテストにおいて、通常メモリブロックのいずれかで不良が検出されたときに記憶回路に不良の通常メモリブロックを記憶させることで、製造工程で発生した通常メモリブロックの不良が救済される。
【０００３】
また、近年の半導体分野の発展に伴い、システムＬＳＩ等に搭載されるメモリ回路（半導体記憶装置）の容量は著しく増加している。このため、メモリセルのトランジスタの相対的なばらつきが大きくなり、製造工程でのテストでは不良が検出されなくても、ユーザシステム上でメモリセルの特性が徐々に低下して不良が発生する確率が増している。この問題を解決するための技術としては、外部信号により指定された通常メモリブロックを無効にするとともに冗長メモリブロックを有効にする機能をメモリ回路に設けておき、ユーザシステムに組み込まれた状態でのＢＩＳＴ（Built-In Self Test）回路等によるセルフテストで不良が検出されたときに不良の通常メモリブロックを示す外部信号をメモリ回路に入力することで、ユーザシステム上で発生した通常メモリブロックの不良を救済する技術が知られている。
【０００４】
一方、特許文献１には、複数のロウ領域の不良状態をそれぞれ示し、選択トランジスタを介して共通ノードに並列接続される複数のヒューズ素子を備えたラッチ回路を有する半導体記憶装置のコラム冗長制御回路が開示されている。このようなコラム冗長制御回路では、複数のロウ領域に対して１個のラッチ回路を設ければよいため、回路構成を簡素化できる。従って、半導体記憶装置における素子数の減少およびチップサイズの縮小を図ることができる。
【特許文献１】特開２００２−９３１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置には、前述のような記憶回路に基づく冗長機能と外部信号に基づく冗長機能との双方を有することが望まれるが、それぞれの機能を具現する専用回路を個別に設けると、チップサイズが増大してしまう。
本発明の目的は、半導体記憶装置のチップサイズを増大させることなく、記憶回路に基づく冗長機能および外部信号に基づく冗長機能の双方を実現することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の一形態では、複数のメモリブロックは、冗長メモリブロックを含む。複数のスイッチ回路は、複数のメモリブロックのうち２つのメモリブロックにそれぞれ接続される。各スイッチ回路は、接続される２つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する。冗長制御回路は、予め不良のメモリブロックを不揮発的に記憶する機能および外部信号に基づいて不良のメモリブロックを記憶する機能を備えた複数のラッチ回路を有する。冗長制御回路は、複数のラッチ回路の出力信号に基づいて複数のスイッチ回路への切換信号を生成する。本発明の半導体記憶装置の前記一形態における好ましい例では、冗長制御回路は、複数のラッチ回路の出力信号をデコードして複数のスイッチ回路への切換信号を生成するデコーダを有する。各スイッチ回路は、互いに隣接する２つのメモリブロック毎に設けられる。
【０００７】
このような構成の半導体記憶装置では、例えば、製造工程でのテストにおいて、メモリブロックのいずれかで不良が検出されたとき、ラッチ回路に不良のメモリブロックを不揮発的に記憶させることで、スイッチ回路により、不良のメモリブロックを除くメモリブロック（冗長メモリブロックを含む）のデータ線が外部データ線に接続される。換言すれば、製造工程でのテストで検出された不良を含むメモリブロックが無効になるとともに冗長メモリブロックが有効になる。すなわち、記憶回路に基づく冗長機能を実現できる。
【０００８】
一方、例えば、製造工程でのテストではメモリブロックのいずれでも不良が検出されず、ユーザシステム上でのセルフテストにより不良が検出されたとき、外部信号によりラッチ回路に不良のメモリブロックを記憶させることで、スイッチ回路により、不良のメモリブロックを除くメモリブロック（冗長メモリブロックを含む）のデータ線が外部データ線に接続される。換言すれば、ユーザシステム上でのセルフテストで検出された不良を含むメモリブロックが無効になるとともに冗長メモリブロックが有効になる。すなわち、外部信号に基づく冗長機能を実現できる。
【０００９】
記憶回路に基づく冗長機能のためのラッチ回路と外部信号に基づく冗長機能のためのラッチ回路とが共通化されているため、それぞれの機能を具現する専用回路を個別に設ける場合に比べて、冗長制御回路の回路構成を簡素化できる。この結果、半導体記憶装置のチップサイズを増大させることなく、記憶回路に基づく冗長機能と外部信号に基づく冗長機能との双方を実現できる。
【００１０】
本発明の半導体記憶装置の別形態では、冗長制御回路は、複数の通常メモリブロックのいずれかに不良が存在するとき、アクセスするメモリブロックを選択するための複数ビットの冗長制御信号を、不良の通常メモリブロックを示す論理レベルに設定する。切換回路は、冗長制御回路からの冗長制御信号が不良の通常メモリブロックを示すとき、その通常メモリブロックを無効にするとともに冗長メモリブロックを有効にする。冗長制御回路における複数のラッチ回路は、冗長制御信号のビット毎にそれぞれ設けられる。各ラッチ回路は、入力ノードで受ける信号の論理レベルを保持し、冗長制御信号の対応するビットを、保持している論理レベルに設定する。冗長制御回路における複数の不揮発性記憶回路は、ラッチ回路にそれぞれ対応して設けられる。各不揮発性記憶回路は、不良の通常メモリブロックを示す論理レベルを予め記憶し、記憶している論理レベルの第１ラッチ設定信号を、対応するラッチ回路の入力ノードに出力する。冗長制御回路における複数の入力回路は、ラッチ回路にそれぞれ対応して設けられる。各入力回路は、対応するラッチ回路が保持する論理レベルを変更するための第２ラッチ設定信号を受けて、対応するラッチ回路の入力ノードに出力する。
【００１１】
このような構成の半導体記憶装置では、例えば、製造工程でのテストにおいて、通常メモリブロックのいずれかで不良が検出されたとき、不揮発性記憶回路に不良の通常メモリブロックを示す論理レベルをそれぞれ記憶させることで、不揮発性記憶回路からラッチ回路の入力ノードに第１ラッチ設定信号が一時的に出力されると、冗長制御回路（ラッチ回路）から切換回路への冗長制御信号は不良の通常メモリブロックを示す論理レベルに設定される。従って、切換回路により、製造工程でのテストで検出された不良を含む通常メモリブロックが無効になるとともに冗長メモリブロックが有効になる。すなわち、記憶回路に基づく冗長機能を実現できる。
【００１２】
一方、例えば、製造工程でのテストでは通常メモリブロックのいずれでも不良が検出されず、ユーザシステム上でのセルフテストにより不良が検出されたとき、第２ラッチ設定信号を不良の通常メモリブロックを示す論理レベルに設定することで、入力回路からラッチ回路の入力ノードに第２ラッチ設定信号が一時的に出力されると、冗長制御回路（ラッチ回路）から切換回路への冗長制御信号は不良の通常メモリブロックを示す論理レベルに設定される。従って、切換回路により、ユーザシステム上でのセルフテストで検出された不良を含む通常メモリブロックが無効になるとともに冗長メモリブロックが有効になる。すなわち、外部信号に基づく冗長機能を実現できる。
【００１３】
ラッチ回路の入力ノードは、第１および第２ラッチ設定信号の双方を入力ノードで共通して受ける。すなわち、記憶回路に基づく冗長機能のためのラッチ回路と外部信号に基づく冗長機能のためのラッチ回路とが共通化されている。このため、それぞれの機能を具現する専用回路を個別に設ける場合に比べて、冗長制御回路の回路構成を簡素化できる。この結果、半導体記憶装置のチップサイズを増大させることなく、記憶回路に基づく冗長機能と外部信号に基づく冗長機能との双方を実現できる。
【００１４】
本発明の半導体記憶装置の前記別形態における好ましい例では、冗長制御回路の不良信号生成回路は、冗長制御信号が通常メモリブロックのいずれかを示すときに不良信号を活性化させる。冗長制御回路の禁止回路は、不良信号の活性化中、入力回路による第２ラッチ設定信号の出力動作を禁止する。これにより、不揮発性記憶回路が製造工程でのテストで検出された不良を含む通常メモリブロックを示す論理レベルをそれぞれ記憶している場合、ラッチ回路が保持する論理レベルは、第１ラッチ設定信号に基づいて保持している論理レベルから変化することはない。すなわち、記憶回路に基づく冗長機能により冗長メモリブロックが既に有効になっている場合、外部信号に基づく冗長機能は無効になる。このため、外部信号に基づく冗長機能によりラッチ回路が保持する論理レベルが変更され、製造工程でのテストで検出された不良を含む通常メモリブロックが誤って有効になることを回避できる。
【発明の効果】
【００１５】
本発明の半導体記憶装置では、チップサイズを増大させることなく、記憶回路に基づく冗長機能と外部信号に基づく冗長機能との双方を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。ＲＡＭ１０は、メイン制御回路ＭＣ、メモリブロックＢＬＫ１〜ＢＬＫ１６、冗長制御回路ＲＣ、スイッチ回路ＳＷ１〜ＳＷ１５（切換回路）およびＯＲ回路ＯＲ２〜ＯＲ１５を有している。メイン制御回路ＭＣは、クロック信号ＣＫに同期して複数ビットのアドレス信号ＡＤ、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを順次取り込み、取り込んだ信号に基づいて、メモリブロックＢＬＫ１〜ＢＬＫ１６に共通して接続される複数のワード線ＷＬのいずれかを活性化させるとともに、メモリブロックＢＬＫ１〜ＢＬＫ１６への制御信号ＣＴＬ（コラム選択信号、センスアンプイネーブル信号、ライトアンプイネーブル信号、インプットイネーブル信号やアウトプットイネーブル信号等）を生成する。
【００１７】
アドレス信号ＡＤは、ＲＡＭ１０へのアクセス（ライトアクセスおよびリードアクセス）時に、アクセスするメモリセルを示す論理レベルに設定される。チップイネーブル信号／ＣＥは、ＲＡＭ１０へのアクセス時に”論理０”に活性化される。ライトイネーブル信号／ＷＥは、ＲＡＭ１０へのライトアクセス時に”論理０”に活性化され、ＲＡＭ１０へのリードアクセス時に”論理１”に非活性化される。
【００１８】
メモリブロックＢＬＫ１〜ＢＬＫ１５は、通常メモリブロックとしてそれぞれ設けられている。メモリブロックＢＬＫ１６は、メモリブロックＢＬＫ１〜ＢＬＫ１５の不良を救済するための冗長メモリブロックとして設けられている。メモリブロックＢＬＫ１〜ＢＬＫ１６は、互いに同一の回路構成である。図示を省略するが、メモリブロックＢＬＫｉ（ｉ＝１〜１６）は、複数のワード線ＷＬと複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを有している。また、メモリブロックＢＬＫｉは、例えば、アクセスするメモリセルに対応するビット線を選択してメモリブロック内の共通データ線に接続するコラムスイッチ回路と、共通データ線に伝達されるデータを増幅してメモリブロック内のリード専用データ線に出力するセンスアンプと、メモリブロック内のライト専用データ線に伝達されるデータを増幅して共通データ線に出力するライトアンプと、リード専用データ線およびライト専用データ線とブロックデータ線ＢＤｉとの間でデータを授受するデータ入出力回路とを有している。メモリブロックＢＬＫｉは、メイン制御回路ＭＣからの制御信号ＣＴＬに応じてこれらの回路を動作させることで、アクセスするメモリセルとブロックデータ線ＢＤｉとの間でのデータ読み出し動作およびデータ書き込み動作を実施する。
【００１９】
冗長制御回路ＲＣは、バッファＢＦ０、遅延回路ＤＬＹ、ＮＡＮＤ回路ＮＡ０、スリーステート回路ＴＳ０〜ＴＳ３（入力回路）、ＮＡＮＤ回路ＮＡ１（禁止回路）、ヒューズラッチ部ＦＬＰおよびデコーダＤＥＣを有している。バッファＢＦ０は、パワーオンリセット信号ＰＯＲを受けてＮＡＮＤ回路ＮＡ０および遅延回路ＤＬＹに出力する。例えば、パワーオンリセット信号ＰＯＲは、ＲＡＭ１０の電源投入直後の所定期間だけ”論理１”に活性化される。遅延回路ＤＬＹは、バッファＢＦ０の出力信号を遅らせてＮＡＮＤ回路ＮＡ０に出力する。ＮＡＮＤ回路ＮＡ０は、バッファＢＦ０の出力信号と遅延回路ＤＬＹの出力信号との否定論理積結果をリセット信号／ＲＳＴとして出力する。従って、リセット信号／ＲＳＴは、パワーオンリセット信号ＰＯＲ（実際には、バッファＢＦ０の出力信号）の活性化から遅延回路ＤＬＹによる遅延時間の経過後に”論理０”に活性化し、パワーオンリセット信号ＰＯＲの非活性化の直後に”論理１”に非活性化する。
【００２０】
スリーステート回路ＴＳ０〜ＴＳ３は、ＮＡＮＤ回路ＮＡ１からの入力制御信号／ＩＣが”論理０”を示すとき、外部ラッチ設定信号ＬＳ０〜ＬＳ３（外部信号、第２ラッチ設定信号）を信号線ＬＩ０〜ＬＩ３にそれぞれ出力する。信号線ＬＩ０〜ＬＩ３は、図２で説明するヒューズラッチ部ＦＬＰ内の共通ノードＮＣ０〜ＮＣ３にそれぞれ接続されている。スリーステート回路ＴＳ０〜ＴＳ３は、入力制御信号／ＩＣが”論理１”を示すとき、外部ラッチ設定信号ＬＳ０〜ＬＳ３の出力動作を停止する。
【００２１】
ＮＡＮＤ回路ＮＡ１は、ヒューズラッチ部ＦＬＰからのヒューズ状態信号／ＦＳ（不良信号）と外部冗長許可信号ＥＲＥとの否定論理積結果を入力制御信号／ＩＣとして出力する。すなわち、ＮＡＮＤ回路ＮＡ１は、ヒューズ状態信号／ＦＳが”論理１”を示すとき、外部冗長許可信号ＥＲＥを反転させて入力制御信号／ＩＣとして出力する。ＮＡＮＤ回路ＮＡ１は、ヒューズ状態信号／ＦＳが”論理０”を示すとき、外部冗長許可信号ＥＲＥに拘わらず、入力制御信号／ＩＣを”論理１”に設定する。従って、ヒューズ状態信号／ＦＳが”論理０”を示すとき、スリーステート回路ＴＳ０〜ＴＳ３による外部ラッチ設定信号ＬＳ０〜ＬＳ３の出力動作は禁止される。
【００２２】
ヒューズラッチ部ＦＬＰは、ＮＡＮＤ回路ＮＡ０からのリセット信号／ＲＳＴとスリーステート回路ＴＳ０〜ＴＳ３からの外部ラッチ設定信号ＬＳ０〜ＬＳ３とに基づいて設定されるラッチ出力信号ＬＯ０〜ＬＯ３（冗長制御信号）およびヒューズ状態信号／ＦＳを出力する。ヒューズラッチ部ＦＬＰの詳細については、図２で説明する。デコーダＤＥＣは、ヒューズラッチ部ＦＬＰからのラッチ出力信号ＬＯ［３：０］が１０進数”ｍ”（ｍ＝１〜１５）を示すとき、セレクト信号Ｓｍを”論理１”に活性化させる。デコーダＤＥＣは、ラッチ出力信号ＬＯ［３：０］が１０進数”０”を示すとき、セレクト信号Ｓ１〜Ｓ１５のいずれも活性化させない。
【００２３】
ＯＲ回路ＯＲ２は、冗長制御回路ＲＣ（デコーダＤＥＣ）からのセレクト信号Ｓ１またはセレクト信号Ｓ２のいずれかが”論理１”を示すとき、スイッチ回路ＳＷ２への出力信号を”論理１”に活性化させる。ＯＲ回路ＯＲ３（ＯＲ４〜ＯＲ１５）は、ＯＲ回路ＯＲ２（ＯＲ３〜ＯＲ１４）の出力信号または冗長制御回路ＲＣからのセレクト信号Ｓ３（Ｓ４〜Ｓ１５）のいずれかが”論理１”を示すとき、スイッチ回路ＳＷ３（ＳＷ４〜ＳＷ１５）への出力信号を”論理１”に活性化させる。
【００２４】
スイッチ回路ＳＷ１は、冗長制御回路ＲＣからのセレクト信号Ｓ１（切換信号）が”論理０”を示すとき、メモリブロックＢＬＫ１のブロックデータ線ＢＤ１と外部データ線Ｄ１とを接続する。スイッチ回路ＳＷ１は、セレクト信号Ｓ１が”論理１”を示すとき、メモリブロックＢＬＫ２のブロックデータ線ＢＤ２と外部データ線Ｄ１とを接続する。スイッチ回路ＳＷ２（ＳＷ３〜ＳＷ１５）は、ＯＲ回路ＯＲ２（ＯＲ３〜ＯＲ１５）の出力信号（切換信号）が”論理０”を示すとき、メモリブロックＢＬＫ２（ＢＬＫ３〜ＢＬＫ１５）のブロックデータ線ＢＤ２（ＢＤ３〜ＢＤ１５）と外部データ線Ｄ２（Ｄ３〜Ｄ１５）とを接続する。スイッチ回路ＳＷ２（ＳＷ３〜ＳＷ１５）は、ＯＲ回路ＯＲ２（ＯＲ３〜ＯＲ１５）の出力信号が”論理１”を示すとき、メモリブロックＢＬＫ３（ＢＬＫ４〜ＢＬＫ１６）のブロックデータ線ＢＤ３（ＢＤ４〜ＢＤ１６）と外部データ線Ｄ２（Ｄ３〜Ｄ１５）とを接続する。
【００２５】
ヒューズラッチ部ＦＬＰからのラッチ出力信号ＬＯ［３：０］が１０進数”０”を示すとき、デコーダＤＥＣからのセレクト信号Ｓ１〜Ｓ１５のいずれも”論理１”に活性化されることはないため、ＯＲ回路ＯＲ２〜ＯＲ１５の出力信号は”論理０”に非活性化されたままである。従って、ラッチ出力信号ＬＯ［３：０］が１０進数”０”を示すとき、スイッチ回路ＳＷ１〜ＳＷ１５は、ブロックデータ線ＢＤ１〜ＢＤ１５を外部データ線Ｄ１〜Ｄ１５にそれぞれ接続する。
【００２６】
一方、ラッチ出力信号ＬＯ［３：０］が１０進数”１”を示すとき、セレクト信号Ｓ１が”論理１”に活性化されるため、ＯＲ回路ＯＲ２〜ＯＲ１５の出力信号が”論理１”に活性化される。従って、ラッチ出力信号ＬＯ［３：０］が１０進数”１”を示すとき、スイッチ回路ＳＷ１〜ＳＷ１５は、ブロックデータ線ＢＤ２〜ＢＤ１６を外部データ線Ｄ１〜Ｄ１５にそれぞれ接続する。これにより、メモリブロックＢＬＫ１が無効になるとともに、メモリブロックＢＬＫ１６が有効になる。
【００２７】
同様に、ラッチ出力信号ＬＯ［３：０］が１０進数”ｎ”（ｎ＝２〜１５）を示すとき、セレクト信号Ｓｎが”論理１”に活性化されるため、ＯＲ回路ＯＲｎ〜ＯＲ１５の出力信号が”論理１”に活性化される。従って、ラッチ出力信号ＬＯ［３：０］が１０進数”ｎ”を示すとき、スイッチ回路ＳＷ１〜ＳＷｎ−１は、ブロックデータ線ＢＤ１〜ＢＤｎ−１を外部データ線Ｄ１〜Ｄｎ−１に接続し、スイッチ回路ＳＷｎ〜ＳＷ１５は、ブロックデータ線ＢＤｎ＋１〜ＢＤ１６を外部データ線Ｄｎ〜Ｄ１５に接続する。これにより、メモリブロックＢＬＫｎが無効になるとともに、メモリブロックＢＬＫ１６が有効になる。
【００２８】
図２は、図１のヒューズラッチ部ＦＬＰの詳細を示している。ヒューズラッチ部ＦＬＰは、ヒューズ回路ＦＣ０〜ＦＣ３（不揮発性記憶回路）、ラッチ回路ＬＣ０〜ＬＣ３およびＮＯＲ回路ＮＲ（不良信号生成回路）を有している。ヒューズ回路ＦＣ０〜ＦＣ３は、互いに同一の回路構成であり、２段のインバータ列で構成されるバッファＢＦ１、インバータＩ０、Ｉ１、ｐＭＯＳトランジスタＱ０、ｎＭＯＳトランジスタＱ１、Ｑ２およびヒューズＦをそれぞれ有している。
【００２９】
ヒューズ回路ＦＣｊ（ｊ＝０〜３）において、ｐＭＯＳトランジスタＱ０およびｎＭＯＳトランジスタＱ１、Ｑ２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。バッファＢＦ１は、ＮＡＮＤ回路ＮＡ０（図１）からのリセット信号／ＲＳＴを受けてｐＭＯＳトランジスタＱ０のゲートおよびインバータＩ０に出力する。インバータＩ０は、バッファＢＦ１の出力信号を反転させてｎＭＯＳトランジスタＱ１のゲートおよびインバータＩ１に出力する。インバータＩ１は、インバータＩ０の出力信号を反転させてｎＭＯＳトランジスタＱ２のゲートに出力する。ヒューズＦは、ｎＭＯＳトランジスタＱ１、Ｑ２の接続ノードと接地線ＶＳＳとの間に接続されている。ｐＭＯＳトランジスタＱ０およびｎＭＯＳトランジスタＱ１の接続ノードＮ０（以下、ヒューズ回路ＦＣｊの出力ノードＮ０と記述）は、信号線ＬＩｊと接続される共通ノードＮＣｊに接続されている。
【００３０】
このようなヒューズ回路ＦＣｊでは、リセット信号／ＲＳＴの活性化中、ｐＭＯＳトランジスタＱ０およびｎＭＯＳトランジスタＱ１が共にオンし、ｎＭＯＳトランジスタＱ２がオフする。このとき、ヒューズＦが溶断されていない場合、ｐＭＯＳトランジスタＱ０、ｎＭＯＳトランジスタＱ１およびヒューズＦを介して電源線ＶＤＤから接地線ＶＳＳへ電流が流れるため、ヒューズ回路ＦＣｊの出力ノードＮ０に”論理０”を示す信号が生成される。一方、ヒューズＦが溶断されている場合、ｐＭＯＳトランジスタＱ０、ｎＭＯＳトランジスタＱ１およびヒューズＦを介して電源線ＶＤＤから接地線ＶＳＳへ電流が流れることはないため、ヒューズ回路ＦＣｊの出力ノードＮ０に”論理１”を示す信号が生成される。
【００３１】
また、リセット信号／ＲＳＴの非活性化中、ｐＭＯＳトランジスタＱ０およびｎＭＯＳトランジスタＱ１が共にオフし、ｎＭＯＳトランジスタＱ２がオンする。このため、リセット信号／ＲＳＴの非活性化中、前述のような出力ノードＮ０に対する信号生成動作は実施されない。従って、ヒューズ回路ＦＣｊは、リセット信号／ＲＳＴが”論理０”を示すときにのみ、ヒューズＦの溶断の有無に対応する論理レベルの信号（第１ラッチ設定信号）を共通ノードＮＣｊに出力する。
【００３２】
ラッチ回路ＬＣ０〜ＬＣ３は、互いに同一の回路構成であり、インバータＩ２〜Ｉ４それぞれを有している。ラッチ回路ＬＣｊ（ｊ＝０〜３）において、インバータＩ２、Ｉ３は、一方の出力が他方の入力に接続されている。インバータＩ４は、インバータＩ２の出力およびインバータＩ３の入力の接続ノードに生成される信号を反転させてラッチ出力信号ＬＯｊとして出力する。インバータＩ２の入力およびインバータＩ３の出力の接続ノードＮ１（以下、ラッチ回路ＬＣｊの入力ノードＮ１と記述）は、共通ノードＮＣｊに接続されている。すなわち、ラッチ回路ＬＣｊは、リセット信号／ＲＳＴの活性化中にヒューズ回路ＦＣｊから出力される信号と、入力制御信号／ＩＣの活性化中にスリーステート回路ＴＳｊから出力される外部ラッチ設定信号ＬＳｊとの双方を入力ノードＮ１で受け、入力ノードＮ１で受けた信号を保持するとともにラッチ出力信号ＬＯｊとして出力する。従って、ラッチ出力信号ＬＯｊは、ＲＡＭ１０の電源投入直後におけるリセット信号／ＲＳＴの一時的な活性化に伴って、ヒューズ回路ＦＣｊのヒューズＦが溶断されていない場合に”論理０”に初期化され、ヒューズ回路ＦＣｊのヒューズＦが溶断されている場合に”論理１”に初期化される。ＮＯＲ回路ＮＲは、ラッチ出力信号ＬＯ０〜ＬＯ３の少なくともいずれかが”論理１”を示すとき、ヒューズ状態信号／ＦＳを”論理０”に活性化させる。
【００３３】
以上のような構成のＲＡＭ１０では、図１で説明したように、ラッチ出力信号ＬＯ［３：０］が１０進数”ｍ”（ｍ＝１〜１５）を示すとき、メモリブロックＢＬＫｍが無効になるとともに、メモリブロックＢＬＫ１６が有効になる。従って、製造工程でのテストにおいて、例えば、メモリブロックＢＬＫ２で不良が検出された場合、ＲＡＭ１０の電源投入直後にラッチ出力信号ＬＯ［３：０］が”００１０”（１０進数”２”に対応）に初期化されるようにヒューズ回路ＦＣ１のヒューズＦを溶断することで、製造工程で発生したメモリブロックＢＬＫ２の不良を救済できる。
【００３４】
また、製造工程でのテストにおいてメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれでも不良が検出されず、ヒューズ回路ＦＣ０〜ＦＣ３のいずれのヒューズＦも溶断されていない場合、ラッチ出力信号ＬＯ［３：０］はＲＡＭ１０の電源投入直後に”００００”に初期化される。従って、ＲＡＭ１０の電源投入直後に、ヒューズ状態信号／ＦＳは”論理１”に初期化され、外部冗長許可信号ＥＲＥがスリーステート回路ＴＳ０〜ＴＳ３への入力制御信号／ＩＣとして出力される。従って、ヒューズ回路ＦＣ０〜ＦＣ３のいずれのヒューズＦも溶断されていないＲＡＭ１０では、例えば、ＲＡＭ１０を搭載したシステムＬＳＩがユーザシステムに組み込まれた状態でのセルフテストにおいてメモリブロックＢＬＫ２の不良が検出された場合、ラッチ出力信号ＬＯ［３：０］が”００００”から”００１０”に変更されるように外部ラッチ設定信号ＬＳ［３：０］を”００１０”に設定した状態で外部冗長許可信号ＥＲＥを活性化させることで、ユーザシステム上で発生したメモリブロックＢＬＫ２の不良を救済できる。このように、ＲＡＭ１０は、ヒューズ回路ＦＣ０〜ＦＣ３に基づく冗長機能（ヒューズ冗長機能）と外部ラッチ設定信号ＬＳ０〜ＬＳ３に基づく冗長機能（外部冗長機能）との双方を有している。
【００３５】
一方、製造工程でのテストにおいてメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれかで不良が検出され、ヒューズ回路ＦＣ０〜ＦＣ３の少なくともいずれかのヒューズＦが溶断されている場合、ラッチ出力信号ＬＯ［３：０］はＲＡＭ１０の電源投入直後に”００００”以外に初期化される。従って、ＲＡＭ１０の電源投入直後に、ヒューズ状態信号／ＦＳは”論理０”に初期化され、入力制御信号／ＩＣは”論理１”に固定される。これにより、スリーステート回路ＴＳ０〜ＴＳ３による外部ラッチ設定信号ＬＳ０〜ＬＳ３の出力動作は禁止される。このため、ヒューズ回路ＦＣ０〜ＦＣ３の少なくともいずれかのヒューズＦが溶断されているＲＡＭ１０では、外部ラッチ設定信号ＬＳ［３：０］によりラッチ出力信号ＬＯ［３：０］の論理レベルが変更されることはない。従って、製造工程でのテストにおけるヒューズＦの溶断により無効にされたメモリブロックが、誤って有効になることはない。
【００３６】
図３は、第１実施形態における冗長制御回路ＲＣの動作例（ヒューズ回路ＦＣ０〜ＦＣ３のいずれのヒューズＦも溶断されていない場合）を示している。ＲＡＭ１０を搭載したシステムＬＳＩの電源が投入されると、パワーオンリセット信号ＰＯＲが”論理１”に活性化される（図３（ａ））。パワーオンリセット信号ＰＯＲの活性化から遅延回路ＤＬＹによる遅延時間の経過後に、ＮＡＮＤ回路ＮＡ０からヒューズラッチ部ＦＬＰへのリセット信号／ＲＳＴが”論理０”に活性化される（図３（ｂ））。ヒューズ回路ＦＣ０〜ＦＣ３のいずれのヒューズＦも溶断されていないため、リセット信号／ＲＳＴの活性化に応答して、ヒューズ回路ＦＣ０〜ＦＣ３からラッチ回路ＬＣ０〜ＬＣ３の入力ノードＮ１に”００００”を示す信号が出力される。このため、ラッチ回路ＬＣ０〜ＬＣ３の入力ノードＮ１（共通ノードＮＣ０〜ＮＣ３）にそれぞれ接続される信号線ＬＩ［３：０］が”００００”に初期化される（図３（ｃ））。従って、冗長制御回路ＲＣからのラッチ出力信号ＬＯ［３：０］が”００００”に初期化される（図３（ｄ））。これにより、ヒューズラッチ部ＦＬＰからＮＡＮＤ回路ＮＡ１へのヒューズ状態信号／ＦＳが”論理１”に初期化される（図３（ｅ））。そして、システムＬＳＩの電源投入から所定時間が経過すると、パワーオンリセット信号ＰＯＲが”論理０”に非活性化される（図３（ｆ））。パワーオンリセット信号ＰＯＲの非活性化の直後に、リセット信号／ＲＳＴが”論理１”に非活性化される（図３（ｇ））。
【００３７】
この後、例えば、システムＬＳＩがユーザシステムに組み込まれた状態でのセルフテストでメモリブロックＢＬＫ２の不良が検出されると、システムＬＳＩにＲＡＭ１０と共に搭載されたテスト制御回路等により、外部ラッチ設定信号ＬＳ［３：０］が”００１０”に設定される（図３（ｈ））。そして、テスト制御回路により、外部冗長許可信号ＥＲＥが”論理１”に活性化される（図３（ｉ））。ヒューズ状態信号／ＦＳは”論理１”に非活性化されているため、外部冗長許可信号ＥＲＥの活性化に伴い、ＮＡＮＤ回路ＮＡ１からスリーステート回路ＴＳ０〜ＴＳ３への入力制御信号／ＩＣが”論理０”に活性化される（図３（ｊ））。これにより、”００１０”を示す外部ラッチ設定信号ＬＳ［３：０］がスリーステート回路ＴＳ０〜ＴＳ３からラッチ回路ＬＣ０〜ＬＣ３の入力ノードＮ１に出力される。このため、信号線ＬＩ［３：０］が”００１０”に設定され、ラッチ出力信号ＬＯ［３：０］も”００１０”に設定される（図３（ｋ）、（ｌ））。これにより、デコーダＤＥＣからのセレクト信号Ｓ２が”論理１”に活性化され、メモリブロックＢＬＫ２が無効になるとともにメモリブロックＢＬＫ１６が有効になる。すなわち、ユーザシステム上で発生したメモリブロックＢＬＫ２の不良が救済される。
【００３８】
図４は、第１実施形態における冗長制御回路ＲＣの別の動作例（ヒューズ回路ＦＣ０のヒューズＦが溶断されている場合）を示している。ＲＡＭ１０を搭載したシステムＬＳＩの電源が投入されると、パワーオンリセット信号ＰＯＲが”論理１”に活性化される（図４（ａ））。パワーオンリセット信号ＰＯＲの活性化から遅延回路ＤＬＹによる遅延時間の経過後に、ＮＡＮＤ回路ＮＡ０からヒューズラッチ部ＦＬＰへのリセット信号／ＲＳＴが”論理０”に活性化される（図４（ｂ））。ヒューズ回路ＦＣ０のヒューズＦが溶断されているため、リセット信号／ＲＳＴの活性化に応答して、ヒューズ回路ＦＣ０〜ＦＣ３からラッチ回路ＬＣ０〜ＬＣ３の入力ノードＮ１に”０００１”を示す信号が出力される。このため、ラッチ回路ＬＣ０〜ＬＣ３の入力ノードＮ１（共通ノードＮＣ０〜ＮＣ３）にそれぞれ接続される信号線ＬＩ［３：０］が”０００１”に初期化される（図４（ｃ））。従って、冗長制御回路ＲＣからのラッチ出力信号ＬＯ［３：０］が”０００１”に初期化される（図４（ｄ））。これにより、ヒューズラッチ部ＦＬＰからＮＡＮＤ回路ＮＡ１へのヒューズ状態信号／ＦＳが”論理０”に初期化される（図４（ｅ））。そして、システムＬＳＩの電源投入から所定時間が経過すると、パワーオンリセット信号ＰＯＲが”論理０”に非活性化される（図４（ｆ））。パワーオンリセット信号ＰＯＲの非活性化の直後に、リセット信号／ＲＳＴが”論理１”に非活性化される（図４（ｇ））。
【００３９】
ここで、仮に、外部ラッチ設定信号ＬＳ［３：０］が”００１０”に設定された後に、外部冗長許可信号ＥＲＥが”論理１”に活性化されたとする（図４（ｈ）、（ｉ））。ヒューズ状態信号／ＦＳは”論理０”に活性化されているため、外部冗長許可信号ＥＲＥが活性化されても、ＮＡＮＤ回路ＮＡ１からスリーステート回路ＴＳ０〜ＴＳ３への入力制御信号／ＩＣが”論理１”に活性化されることはない（図４（ｊ））。従って、”００１０”を示す外部ラッチ設定信号ＬＳ［３：０］がスリーステート回路ＴＳ０〜ＴＳ３からラッチ回路ＬＣ０〜ＬＣ３の入力ノードＮ１に出力されることはない。このため、信号線ＬＩ［３：０］は”０００１”に設定されたままであり、ラッチ出力信号ＬＯ［３：０］も”０００１”に設定されたままである（図４（ｋ）、（ｌ））。従って、製造工程でのテストにおけるヒューズ回路ＦＣ０のヒューズＦの溶断により無効にされたメモリブロックＢＬＫ１が、誤って有効になることはない。
【００４０】
図５は、図１のＲＡＭ１０を搭載したシステムＬＳＩの一例を示している。システムＬＳＩ１００は、図１のＲＡＭ１０の他に、ユーザ回路１２、ＢＩＳＴ回路１４およびテスト制御回路１６を有している。ユーザ回路１２は、ＣＰＵ、クロック生成回路やリセット生成回路（図示せず）等を備えて構成されている。ユーザ回路１２は、ＣＰＵによるＲＡＭ１０へのアクセス時に、複数ビットのユーザ用アドレス信号ＡＤＵを所望のメモリセルを示す論理レベルに設定するとともに、ユーザ用チップイネーブル信号およびユーザ用ライトイネーブル信号（図示せず）を所望のタイミングで活性化および非活性化させる。ユーザ回路１２は、ＣＰＵによるＲＡＭ１０へのライトアクセス時に所望のライトデータをデータバスＤＢに出力し、ＣＰＵによるＲＡＭ１０へのリードアクセス時にＲＡＭ１０から外部データ線Ｄ１〜Ｄ１５を介してデータバスＤＢに出力されたリードデータを取得する。また、ユーザ回路１２は、クロック生成回路により生成されたクロック信号ＣＫおよびリセット生成回路により生成されたパワーオンリセット信号ＰＯＲをＲＡＭ１０に出力する。
【００４１】
ＢＩＳＴ回路１４は、制御部１４ａ、セレクタ１４ｂおよび比較器１４ｃを有している。制御部１４ａは、制御回路、アドレス生成器やデータ生成器等を備えて構成されている。制御部１４ａの制御回路は、テスト制御回路１６からのテストイネーブル信号ＴＥの活性化中、ＲＡＭ１０に対してアクセス先を変更しながらライトアクセスおよびリードアクセスを順次実施することでＲＡＭ１０内のメモリセルを順次テストするために、複数ビットのテスト用アドレス信号ＡＤＴをアドレス発生器により順次生成されるアドレスに順次設定するとともに、テスト用チップイネーブル信号およびテスト用ライトイネーブル信号（図示せず）を所望のタイミングで活性化および非活性化させる。制御部１４ａの制御回路は、データ発生器により順次生成されるテスト用ライトデータＤ１Ｔ〜Ｄ１５Ｔを、ＲＡＭ１０に対するライトアクセスに合わせてデータバスＤＢに順次出力する。
【００４２】
また、制御部１４ａの制御回路は、セレクタ１４ｂに対して、テストイネーブル信号ＴＥの非活性化中にユーザ用アドレス信号ＡＤＵ（ユーザ用チップイネーブル信号およびユーザ用ライトイネーブル信号）の選択を指示し、テストイネーブル信号ＴＥの活性化中にテスト用アドレス信号ＡＤＴ（テスト用チップイネーブル信号およびテスト用ライトイネーブル信号）の選択を指示する。
【００４３】
セレクタ１４ｂは、制御部１４ａからの指示に応じてユーザ回路１２からのユーザ用アドレス信号ＡＤＵ（ユーザ用チップイネーブル信号およびユーザ用ライトイネーブル信号）または制御部１４ａからのテスト用アドレス信号ＡＤＴ（テスト用チップイネーブル信号およびテスト用ライトイネーブル信号）のいずれかを選択して、ＲＡＭ１０へのアドレス信号ＡＤ（チップイネーブル信号およびライトイネーブル信号）として出力する。
【００４４】
比較器１４ｃは、ＲＡＭ１０から外部データ線Ｄ１〜Ｄ１５を介してデータバスＤＢに出力されたリードデータＤ１〜Ｄ１５と、制御部１４ａからデータバスＤＢに出力されたテスト用ライトデータＤ１Ｔ〜Ｄ１５Ｔとを比較する。例えば、比較器１４ｃは、双方が一致しない場合、テスト制御回路１６へのフェイル信号ＦＡＩＬを活性化させるとともに、４ビットのフェイルビット信号ＦＢＩＴを、不一致のビットを示す論理レベルに設定する。
【００４５】
テスト制御回路１６は、システムＬＳＩ１００がユーザシステムに組み込まれた状態でＲＡＭ１０をテストするためにＢＩＳＴ回路１４へのテストイネーブル信号ＴＥを定期的に活性化させる。テスト制御回路１６は、ＢＩＳＴ回路１４からのフェイル信号ＦＡＩＬの活性化に応答して、ＢＩＳＴ回路１４からのフェイルビット信号ＦＢＩＴが示す不一致のビットを記憶する。テスト回路制御回路１６は、ＢＩＳＴ１４によるＲＡＭ１０のテストの完了を認識すると、不一致のビットを記憶している場合、ＲＡＭ１０への外部ラッチ設定信号ＬＳ［３：０］を、そのビットに対応するメモリブロックを示す論理レベルに設定した後、ＲＡＭ１０への外部冗長許可信号ＥＲＥを活性化させる。これにより、ユーザシステム上で発生したメモリブロックＢＬＫ１〜ＢＬＫ１５の不良が救済される。
【００４６】
図６は、図５のシステムＬＳＩ１００に対する製造工程でのテストフローを示している。
（ステップＳ１１）組み立て作業の前に、テスタ装置によるＲＡＭ１０の一次テスト（プローブテスト）が実施される。この後、テストフローはステップＳ１２に移行する。
（ステップＳ１２）一次テストによりメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれかで不良が検出されたか否かが判定される。一次テストにより不良が検出された場合、テストフローはステップＳ１３に移行する。一次テストにより不良が検出されなかった場合、テストフローはステップＳ１４に移行する。
（ステップＳ１３）一次テストにより不良が検出されたメモリブロックに応じて、ヒューズ回路ＦＣ０〜ＦＣ３のヒューズＦが溶断される（ヒューズ冗長）。例えば、一次テストによりメモリブロックＢＬＫ２で不良が検出された場合、ヒューズ回路ＦＣ１のヒューズＦが溶断される。これにより、製造工程で発生したメモリブロックＢＬＫ２の不良が救済される。この後、テストフローはステップＳ１４に移行する。
（ステップＳ１４）組み立て作業の後に、テスタ装置によるＲＡＭ１０の二次テストが実施され、システムＬＳＩ１００に対する製造工程でのテストフローは完了する。二次テストによりメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれかで不良が検出された場合、そのサンプルは不良品として扱われ、不良が検出されなかった場合、そのサンプルは良品として出荷される。
【００４７】
図７は、図５のシステムＬＳＩ１００に対するユーザシステム上でのテストフローを示している。
（ステップＳ２１）テスト制御回路１６は、ＲＡＭ１０をテストするためにＢＩＳＴ回路１４へのテストイネーブル信号ＴＥを活性化させる。これにより、ＢＩＳＴ回路１４によるセルフテストが実施される。この後、テストフローはステップＳ２２に移行する。
（ステップＳ２２）テスト制御回路１６は、セルフテストで検出された不一致のビットを記憶しているか否かを判定する。すなわち、セルフテストによりメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれかで不良が検出されたか否かが判定される。テスト制御回路１６が不一致のビットを記憶している場合、テストフローはステップＳ２３に移行する。テスト制御回路１６が不一致のビットを記憶していない場合、システムＬＳＩ１００に対するユーザシステム上でのテストフローは完了する。
（ステップＳ２３）テスト制御回路１６は、ＲＡＭ１０への外部ラッチ設定信号ＬＳ［３：０］を、記憶している不一致のビットに対応するメモリブロックを示す論理レベルに設定した後、ＲＡＭ１０への外部冗長許可信号ＥＲＥを活性化させる。これにより、ユーザシステム上で発生したメモリブロックの不良が救済され、システムＬＳＩ１００に対するユーザシステム上でのテストフローは完了する。このような、ステップＳ２１〜Ｓ２３で構成されるテストフローは、ユーザシステム上で定期的に実施される。
【００４８】
図８は、ヒューズ冗長機能のみを有するＲＡＭの一例を示している。図１および図２で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＲＡＭ１０ａは、冗長制御回路ＲＣに代えて冗長制御回路ＲＣａを有することを除いて、図１のＲＡＭ１０と同一である。冗長制御回路ＲＣａは、スリーステート回路ＴＳ０〜ＴＳ３およびＮＡＮＤ回路ＮＡ１を省略していること、およびヒューズラッチ部ＦＬＰに代えてヒューズラッチ部ＦＬＰａを有することを除いて、図１の冗長制御回路ＲＣと同一である。ヒューズラッチ部ＦＬＰａは、ＮＡＮＤ回路ＮＡ０からのリセット信号／ＲＳＴに基づいて設定されるラッチ出力信号ＬＯ０〜ＬＯ３を出力する。
【００４９】
図９は、図８のヒューズラッチ部ＦＬＰａの詳細を示している。ヒューズラッチ部ＦＬＰａは、信号線ＬＩ０〜ＬＩ３およびＮＯＲ回路ＮＲを省略していることを除いて、図２のヒューズラッチ部ＦＬＰと同一である。従って、ＲＡＭ１０ａは、ヒューズ回路ＦＣ０〜ＦＣ３に基づく冗長機能のみを有している。
図１０は、外部冗長機能のみを有するＲＡＭの一例を示している。図１および図２で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＲＡＭ１０ｂは、冗長制御回路ＲＣに代えて冗長制御回路ＲＣｂを有することを除いて、図１のＲＡＭ１０と同一である。冗長制御回路ＲＣｂは、ＮＡＮＤ回路ＮＡ１およびヒューズラッチ部ＦＬＰに代えてインバータＩＶ０およびラッチ部ＬＰを有することを除いて、図１の冗長制御回路ＲＣと同一である。インバータＩＶ０は、外部冗長許可信号ＥＲＥを反転させて入力制御信号／ＩＣとしてスリーステート回路ＴＳ０〜ＴＳ３に出力する。ラッチ部ＬＰは、ＮＡＮＤ回路ＮＡ０からのリセット信号／ＲＳＴとスリーステート回路ＴＳ０〜ＴＳ３からの外部ラッチ設定信号ＬＳ０〜ＬＳ３とに基づいて設定されるラッチ出力信号ＬＯ０〜ＬＯ３を出力する。
【００５０】
図１１は、図１０のラッチ部ＬＰの詳細を示している。ラッチ部ＬＰは、インバータＩＶ１およびラッチ回路ＬＣ０ａ〜ＬＣ３ａを有している。インバータＩＶ１は、ＮＡＮＤ回路ＮＡ０（図１０）からのリセット信号／ＲＳＴを反転させて出力する。ラッチ回路ＬＣ０ａ〜ＬＣ３ａは、互いに同一の回路構成である。ラッチ回路ＬＣｊａ（ｊ＝０〜３）は、図２のラッチ回路ＬＣｊにｎＭＯＳトランジスタＱ４を加えて構成されている。ラッチ回路ＬＣｊａにおいて、ｎＭＯＳトランジスタＱ４は、インバータＩ２の入力およびインバータＩ３の出力の接続ノードＮ１と接地線ＶＳＳとの間に接続されている。ｎＭＯＳトランジスタＱ４のゲートは、インバータＩＶ１の出力信号（リセット信号／ＲＳＴを反転させた信号）を受けている。
【００５１】
このような構成のラッチ回路ＬＣｊａは、リセット信号／ＲＳＴの活性化中にｎＭＯＳトランジスタＱ４のオンにより生成される信号（”論理０”を示す信号）と、入力制御信号／ＩＣの活性化中にスリーステート回路ＴＳｊから出力される外部ラッチ設定信号ＬＳｊとの双方をノードＮ１で受け、ノードＮ１で受けた信号を保持するとともにラッチ出力信号ＬＯｊとして出力する。従って、ＲＡＭ１０ｂは、外部ラッチ設定信号ＬＳ０〜ＬＳ３に基づく冗長機能のみを有している。例えば、このようなＲＡＭ１０ｂを図５のシステムＬＳＩ１００にＲＡＭ１０に代えて搭載することで、ＲＡＭ１０と同様に、ユーザシステム上で発生したメモリブロックＢＬＫ１〜ＢＬＫ１５の不良を救済できる。ＲＡＭにおいて、前述のような冗長制御回路ＲＣａ（図８）、ＲＣｂ（図１０）を並置すれば、ヒューズ冗長機能および外部冗長機能の双方を実現できるが、ＲＡＭの回路規模が増大してしまう。従って、ＲＡＭが搭載されるシステムＬＳＩのチップサイズが増大してしまう。
【００５２】
これに対して、前述のＲＡＭ１０（図１）では、ラッチ回路ＬＣｊは、リセット信号／ＲＳＴの活性化中にヒューズ回路ＦＣｊから出力される信号と、入力制御信号／ＩＣの活性化中にスリーステート回路ＴＳｊから出力される外部ラッチ設定信号ＬＳｊとの双方を入力ノードＮ１で受け、入力ノードＮ１で受けた信号を保持するとともにラッチ出力信号ＬＯｊとして出力する。すなわち、ヒューズ冗長機能のためのラッチ回路と外部冗長機能のためのラッチ回路とが共通化されている。このため、冗長制御回路ＲＣの回路構成（すなわち、ＲＡＭ１０の回路構成）を簡素化できる。この結果、ＲＡＭ１０が搭載されるシステムＬＳＩ１００のチップサイズを増大させることなく、ヒューズ冗長機能と外部冗長機能との双方を実現できる。
【００５３】
図１２は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＲＡＭ２０は、メイン制御回路ＭＣに代えてメイン制御回路ＭＣ２を有することを除いて、第１実施形態（図１）のＲＡＭ１０と同一である。従って、ＲＡＭ２０は、メイン制御回路ＭＣ２および冗長制御回路ＲＣの他に、図示を省略したメモリブロックＢＬＫ１〜ＢＬＫ１６、スイッチ回路ＳＷ１〜ＳＷ１５およびＯＲ回路ＯＲ２〜ＯＲ１５も有している。
【００５４】
メイン制御回路ＭＣ２は、８ビットのアドレスレジスタＡＲ、プリデコーダＰＤ、メモリブロック制御回路ＭＢＣを有している。アドレスレジスタＡＲは、スキャンモード信号ＳＭＤが”論理０”を示すとき、クロック信号ＣＫに同期して、８ビットのアドレス信号ＡＤ０〜ＡＤ７の取り込み動作を実施する。アドレスレジスタＡＲは、スキャンモード信号ＳＭＤが”論理１”を示すとき、スキャンクロック信号ＳＣＫに同期してスキャン入力信号ＳＩの取り込み動作を実施する。アドレスレジスタＡＲは、取り込んだ信号に応じて出力信号ＲＯ０〜ＲＯ７を出力する。アドレスレジスタＡＲの出力信号ＲＯ０〜ＲＯ３は、第１実施形態の外部ラッチ設定信号ＬＳ０〜ＬＳ３の代わりに、冗長制御回路ＲＣ内のスリーステート回路ＴＳ０〜ＴＳ３にそれぞれ入力される。
【００５５】
プリデコーダＰＤは、アドレスレジスタＡＲの出力信号ＲＯ０〜ＲＯ７をデコードし、デコード結果をメモリブロック制御回路ＭＢＣに出力する。メモリブロック制御回路ＭＢＣは、プリデコーダＰＤによるアドレスデコード結果と、クロック信号ＣＫに同期して取り込んだチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥとに基づいて、メモリブロックＢＬＫ１〜ＢＬＫ１６に共通して接続される複数のワード線ＷＬのいずれかを活性化させるとともに、メモリブロックＢＬＫ１〜ＢＬＫ１６への制御信号ＣＴＬを生成する。
【００５６】
図１３は、図１２のアドレスレジスタＡＲの詳細を示している。アドレスレジスタＡＲは、アドレス信号ＡＤ０〜ＡＤ７にそれぞれ対応するスキャン用フリップフロップＦＦ０〜ＦＦ７（レジスタ回路）を有している。フリップフロップＦＦ０〜ＦＦ７は、互いに同一の回路構成であり、モード端子ＭＤ、クロック端子Ｃ、スキャンクロック端子ＳＣ、データ入力端子Ｄ、スキャンデータ入力端子ＳＤおよびデータ出力端子Ｑを有している。
【００５７】
フリップフロップＦＦｋ（ｋ＝０〜７）は、モード端子ＭＤで受ける信号が”論理０”を示すとき、クロック端子Ｃで受ける信号の立ち上がりエッジに同期して、データ入力端子Ｄで受ける信号を順次取り込んでデータ出力端子Ｑから出力する。フリップフロップＦＦｋは、モード端子ＭＤで受ける信号が”論理１”を示すとき、スキャンクロック端子ＳＣで受ける信号の立ち上がりエッジに同期して、スキャンデータ入力端子ＳＤで受ける信号を順次取り込んでデータ出力端子Ｑから出力する。すなわち、フリップフロップＦＦｋは、モード端子ＭＤで受ける信号が”論理０”を示すときの通常モードと、モード端子ＭＤで受ける信号が”論理１”を示すときのスキャンモードとを有している。
【００５８】
従って、フリップフロップＦＦ０は、スキャンモード信号ＳＭＤが”論理０”を示すとき、クロック信号ＣＫの立ち上がりエッジに同期して、アドレス信号ＡＤ０を順次取り込んで出力信号ＲＯ０として出力する。フリップフロップＦＦ０は、スキャンモード信号ＳＭＤが”論理１”を示すとき、スキャンクロック信号ＳＣＫの立ち上がりエッジに同期して、スキャン入力信号ＳＩを順次取り込んで出力信号ＲＯ０として出力する。
【００５９】
フリップフロップＦＦ１〜ＦＦ７は、スキャンモード信号ＳＭＤが”論理０”を示すとき、クロック信号ＣＫの立ち上がりエッジに同期して、それぞれアドレス信号ＡＤ１〜ＡＤ７を順次取り込んで出力信号ＲＯ１〜ＲＯ７として出力する。フリップフロップＦＦ１〜ＦＦ７は、スキャンモード信号ＳＭＤが”論理１”を示すとき、スキャンクロック信号ＳＣＫの立ち上がりエッジに同期して、それぞれ前段のフリップフロップＦＦ０〜ＦＦ６の出力信号ＲＯ０〜ＲＯ６を順次取り込んで出力信号ＲＯ１〜ＲＯ７として出力する。すなわち、フリップフロップＦＦ０〜ＦＦ７は、スキャンチェーンを構成している。
【００６０】
以上のような構成のＲＡＭ２０では、図１２で説明したように、アドレスレジスタＡＲの出力信号ＡＲ０〜ＡＲ３が冗長制御回路ＲＣ内のスリーステート回路ＴＳ０〜ＴＳ３にそれぞれ入力される。そこで、製造工程でのテストではメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれでも不良が検出されず、ユーザシステム上でのセルフテストによりメモリブロックＢＬＫ１〜ＢＬＫ１５のいずれかで不良が検出されたとする。このような場合、例えば、システムＬＳＩにＲＡＭ２０と共に搭載されたテスト制御回路により、スキャンモード信号ＳＭＤを”論理１”に設定した状態で、アドレスレジスタＡＲの出力信号ＲＯ０〜ＲＯ３が不良のメモリブロックを示すようにスキャン入力信号ＳＩの論理レベルをスキャンクロック信号ＳＣＫに同期させて順次設定した後に、外部冗長許可信号ＥＲＥを活性化させることで、第１実施形態のＲＡＭ１０と同様に、ユーザシステム上で発生したメモリブロックＢＬＫ１〜ＢＬＫ１５の不良を救済できる。以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。
【００６１】
なお、第１および第２実施形態では、ＲＡＭを搭載したシステムＬＳＩのチップに本発明を適用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ＲＡＭの単体チップに本発明を適用してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態を示すブロック図である。
【図２】図１のヒューズラッチ部の詳細を示すブロック図である。
【図３】第１実施形態における冗長制御回路の動作例を示すタイミング図である。
【図４】第１実施形態における冗長制御回路の別の動作例を示すタイミング図である。
【図５】図１のＲＡＭを搭載したシステムＬＳＩの一例を示すブロック図である。
【図６】図５のシステムＬＳＩに対する製造工程でのテストフローを示すフロー図である。
【図７】図５のシステムＬＳＩに対するユーザシステム上でのテストフローを示すフロー図である。
【図８】ヒューズ冗長機能のみを有するＲＡＭの一例を示すブロック図である。
【図９】図８のヒューズラッチ部の詳細を示すブロック図である。
【図１０】外部冗長機能のみを有するＲＡＭの一例を示すブロック図である。
【図１１】図１０のラッチ部の詳細を示すブロック図である。
【図１２】本発明の第２実施形態を示すブロック図である。
【図１３】図１２のアドレスレジスタの詳細を示すブロック図である。
【符号の説明】
【００６３】
ＢＦ０、ＢＦ１  バッファ
ＢＬＫ１〜ＢＬＫ１６  メモリブロック
ＤＬＹ  遅延回路
Ｆ  ヒューズ
ＦＣ０〜ＦＣ３  ヒューズ回路
ＦＬＰ  ヒューズラッチ部
Ｉ０〜Ｉ４  インバータ
ＬＣ０〜ＬＣ３  ラッチ回路
ＭＢＣ  メモリブロック制御回路
ＭＣ、ＭＣ２  メイン制御回路
ＮＡ０、ＮＡ１  ＮＡＮＤ回路
ＮＲ  ＮＯＲ回路
ＯＲ２〜ＯＲ１５  ＯＲ回路
ＰＤ  プリデコーダ
Ｑ０  ｐＭＯＳトランジスタ
Ｑ１、Ｑ２  ｎＭＯＳトランジスタ
ＲＣ  冗長制御回路
ＳＷ１〜ＳＷ１５  スイッチ回路
ＴＳ０〜ＴＳ３  スリーステート回路
１０、２０  ＲＡＭ
１２  ユーザ回路
１４  ＢＩＳＴ回路
１４ａ  制御部
１４ｂ  セレクタ
１４ｃ  比較器
１６  テスト制御回路
１００  システムＬＳＩ
【図１】
2006338720.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006338720.tif 000013
【図１２】
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【図１３】
2006338720.tif 000015