(57)【要約】【課題】８ビット出力モードにも１６ビット出力モードにも設定できるとともに、いずれのビット出力モードでもテストできるメモリ装置を提供する。【解決手段】８ビット出力モードにも１６ビット出力モードにも設定できるメモリ装置において、８ビット出力モードの場合は、アドレスビットの最上位ビットの値に応じて８本ずつのデータ出力線のうちいずれかの８本のビット線をデータ出力線として選択するとともに、不良セルが存在した場合にリペアセルで代替させるための不良セルの存在するメモリアドレスを当該最上位ビットを含めて比較部に記憶させておいて、代替動作をさせ、１６ビット出力モードの場合は、１６本のビット線を全てデータ出力線として使用するとともに、当該最上位ビットの値に拘わらず比較部を介して代替動作をさせる。【選択図】図４
2006147127.tif 000002
【特許請求の範囲】
【請求項１】
不良セルを選択する不良アドレスが８ビット出力モードを基準として記憶され、アドレス信号と前記不良アドレスとを比較して一致すればリペアイネーブル信号を生成するアドレス比較部と、
出力モード指定信号及び８ビット強制指定信号に応じて、前記８ビット出力モードでは前記アドレス信号を前記アドレス比較部へそのまま伝達し、１６ビット出力モードでは前記アドレス信号のうち前記８ビット出力モードでのみ使用されるアドレスビットが比較されないように前記アドレスビットを「ハイ」レベルで伝達するアドレス信号制御部と、
前記リペアイネーブル信号に応じて前記不良セルの不良データが出力データの何番ビットであるかを表す不良ビット信号を出力する不良ビット信号生成部とを備えてなり、
前記不良アドレスに関する情報が前記８ビット出力モードを基準として記憶されていても、前記出力モード指定信号及び前記８ビット強制指定信号に応じて、選択的に前記８ビット出力モードまたは前記１６ビット出力モードで動作させ得ることを特徴とする
データ出力モードを変更可能なメモリ装置。
【請求項２】
請求項１に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス比較部は、前記アドレス信号の各ビットに対応する複数のヒューズを含み、前記ヒューズが選択的にカットされて前記不良アドレスが記憶されている
ことを特徴とするメモリ装置。
【請求項３】
請求項１に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス比較部は、
電源電圧端子と出力ノードとの間に接続され、第一イネーブル信号に応じて動作する第一スイッチング素子と、
接地電圧端子に接続され、第二イネーブル信号に応じて動作する第二スイッチング素子と、
それぞれトランジスタとヒューズが直列に接続された第一スイッチング手段及び第二スイッチング手段が並列に接続された構造で出来ていて、前記出力ノードと前記第二スイッチング素子との間に直列に接続された複数のスイッチング部とを含み、
前記不良アドレスに応じて前記ヒューズが選択的にカットされていて、前記アドレス信号の各ビットが前記スイッチング部に含まれる前記トランジスタへそれぞれ入力される
ことを特徴とするメモリ装置。
【請求項４】
請求項３に記載のデータ出力モードを変更可能なメモリ装置において、
前記トランジスタがＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項５】
請求項３に記載のデータ出力モードを変更可能なメモリ装置において、
前記第一スイッチング素子はＰＭＯＳトランジスタであり、前記第二スイッチング素子はＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項６】
請求項１に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス信号制御部は、
前記出力モード指定信号と反転された前記８ビット強制指定信号とを論理演算する第一ＮＡＮＤゲートと、
前記第一ＮＡＮＤゲートの出力信号と前記アドレスビットとを論理演算し、前記８ビット出力モードでは前記アドレスビットを反転させて出力し、前記１６ビット出力モードでは前記アドレスビットを「ハイ」レベルで出力する第二ＮＡＮＤゲートと、
前記第一ＮＡＮＤゲートの出力信号を反転させるインバータと、
前記第二ＮＡＮＤゲートの出力信号と前記インバータの出力信号とを組み合わせ、前記８ビット出力モードでは前記アドレスビットをそのまま出力し、前記１６ビット出力モードでは前記アドレスビットを「ハイ」レベルで出力する論理和素子とを含む
ことを特徴とするメモリ装置。
【請求項７】
請求項１に記載のデータ出力モードを変更可能なメモリ装置において、
前記不良ビット信号生成部は、
電源電源端子と出力ノードとの間に接続され、前記リペアイネーブル信号に応じて動作するスイッチング素子と、
前記出力ノードと第一〜第四出力端子との間にそれぞれ接続された第一〜第四スイッチング手段と、
接地電圧端子と第一〜第四出力端子との間にそれぞれ接続された第五〜第八スイッチング手段とを含み、
前記それぞれのスイッチング手段は、前記不良データが前記出力データの何番ビットであるかによって選択的にカットされたヒューズと前記リペアイネーブル信号の反転信号が入力されるトランジスタとが直列に接続された構造で出来ている
ことを特徴とするメモリ装置。
【請求項８】
請求項７に記載のデータ出力モードを変更可能なメモリ装置において、
前記スイッチング素子はＰＭＯＳトランジスタであり、前記トランジスタはＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項９】
請求項１に記載のデータ出力モードを変更可能なメモリ装置であって、
さらに、前記８ビット強制指定信号に応じて前記出力モードが前記８ビット出力モードであるとき、前記不良ビット信号のうち前記１６ビット出力モードと関連した最上位ビットを「ロー」レベルで出力する不良ビット信号制御部を備えてなる
ことを特徴とするメモリ装置。
【請求項１０】
請求項９に記載のデータ出力モードを変更可能なメモリ装置において、
前記不良ビット信号制御部は、
前記８ビット強制指定信号に応じて前記最上位ビットを伝送する伝送手段と、
前記伝送手段の出力端子と接地電圧端子との間に接続され、前記８ビット強制指定信号に応じて前記８ビット出力モードの際に前記最上位ビットを「ロー」レベルで出力するためのスイッチング素子とを含む
ことを特徴とするメモリ装置。
【請求項１１】
請求項１０に記載のデータ出力モードを変更可能なメモリ装置において、
前記スイッチング素子はＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項１２】
請求項１に記載のデータ出力モードを変更可能なメモリ装置であって、
さらに、前記アドレス信号制御部で生成された前記アドレスビットに応じて前記出力データを１６ビットまたは８ビットで出力し、前記不良ビット信号に応じて前記不良データの代わりにリダンダンシアレイのリペアデータを出力する入出力マルチプレクサを備えてなる
ことを特徴とするメモリ装置。
【請求項１３】
複数のセルを含み、アドレス信号に基づいてデータを出力するセルアレイと、
複数のリペアセルを含み、前記アドレス信号に基づいて前記セルアレイの不良セルから出力される不良データを代替するリペアデータを出力するリダンダンシアレイと、
前記不良セルを選択する不良アドレスが８ビット出力モードを基準として記憶され、出力モード指定信号及び８ビット強制指定信号に応じて、前記８ビット出力モードでは前記アドレス信号を前記不良アドレスと比較し、１６ビット出力モードでは前記アドレス信号のうち前記１６ビット出力モードでのみ使用されるアドレス信号と前記不良アドレスとを比較して一致すれば、前記不良データが何番ビットであるかを表す不良ビット信号を出力する不良ビット情報部と、
前記不良ビット信号に応じて前記不良データの代わりに前記リペアデータを出力し、前記８ビット出力モードでは８個のデータを出力し、前記１６ビット出力モードでは１６個のデータを出力する入出力マルチプレクサとを備えてなり、
前記不良アドレスに関する情報が前記８ビット出力モードを基準として記憶されていても、前記出力モード指定信号及び前記８ビット強制指定信号に応じて、前記１６ビット出力モードまたは前記８ビット出力モードで動作することを特徴とする
データ出力モードを変更可能なメモリ装置。
【請求項１４】
請求項１３に記載のデータ出力モードを変更可能なメモリ装置において、
前記不良ビット情報部は、
前記８ビット出力モードを基準として前記不良アドレスが記憶され、アドレス信号と前記不良アドレスを比較して一致すればリペアイネーブル信号を生成するアドレス比較部と、
前記出力モード指定信号及び前記８ビット強制指定信号に応じて、前記８ビット出力モードでは前記アドレス信号を前記アドレス比較部へそのまま伝達し、前記１６ビット出力モードでは前記アドレス信号のうち前記８ビット出力モードでのみ使用されるアドレスビットが比較されないように前記アドレスビットを「ハイ」レベルで伝達するアドレス信号制御部と、
前記リペアイネーブル信号に応じて前記不良セルの前記不良データが前記出力データの何番ビットであるかを表す前記不良ビット信号を出力する不良ビット信号生成部とを含む
ことを特徴とするメモリ装置。
【請求項１５】
請求項１４に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス比較部、前記アドレス信号制御部及び前記不良ビット信号生成部は、前記リダンダンシアレイのカラム数だけ備えられている
ことを特徴とするメモリ装置。
【請求項１６】
請求項１４に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス比較部は、複数のヒューズを含み、前記ヒューズが選択的にカットされて前記不良アドレスが記憶される
ことを特徴とするメモリ装置。
【請求項１７】
請求項１４に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス比較部は、
電源電圧端子と出力ノードとの間に接続され、第一イネーブル信号に応じて動作する第一スイッチング素子と、
接地電圧端子に接続され、第二イネーブル信号に応じて動作する第二スイッチング素子と、
それぞれトランジスタとヒューズが直列に接続された第一スイッチング手段及び第二スイッチング手段が並列に接続された構造で出来ていて、前記出力ノードと前記第二スイッチング素子との間に直列に接続された複数のスイッチング部とを含み、
前記不良アドレスに応じて前記ヒューズが選択的にカットされ、前記アドレス信号の各信号が前記スイッチング部に含まれた前記トランジスタにそれぞれ入力される
ことを特徴とするメモリ装置。
【請求項１８】
請求項１７に記載のデータ出力モードを変更可能なメモリ装置において、
前記トランジスタはＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項１９】
請求項１７に記載のデータ出力モードを変更可能なメモリ装置において、
前記第一スイッチング素子はＰＭＯＳトランジスタであり、前記第二スイッチング素子はＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項２０】
請求項１４に記載のデータ出力モードを変更可能なメモリ装置において、
前記アドレス信号制御部は、
前記出力モード指定信号と反転された前記８ビット強制指定信号とを論理演算する第一ＮＡＮＤゲートと、
前記第一ＮＡＮＤゲートの出力信号と前記アドレスビットとを論理演算し、前記８ビット出力モードでは前記アドレスビットを反転させて出力し、前記１６ビット出力モードでは前記アドレスビットを「ハイ」レベルで出力する第二ＮＡＮＤゲートと、
前記第一ＮＡＮＤゲートの出力信号を反転させるインバータと、
前記第二ＮＡＮＤゲートの出力信号と前記インバータの出力信号とを組み合わせ、前記８ビット出力モードでは前記アドレスビットをそのまま出力し、前記１６ビット出力モードでは前記アドレスビットを「ハイ」レベルで出力する論理和素子とを含む
ことを特徴とするメモリ装置。
【請求項２１】
請求項１４に記載のデータ出力モードを変更可能なメモリ装置において、
前記不良ビット信号生成部は、
電源電圧端子と出力ノードとの間に接続され、前記リペアイネーブル信号に応じて動作するスイッチング素子と、
前記出力ノードと第一〜第四出力端子との間にそれぞれ接続された第一〜第四スイッチング手段と、
接地電圧端子と第一〜第四出力端子との間にそれぞれ接続された第五〜第八スイッチング手段とを含み、
前記それぞれのスイッチング手段は、前記不良データが何番ビットであるかによって選択的にカットされたヒューズと前記リペアイネーブル信号の反転信号が入力されるトランジスタとが直列に接続された構造で出来ている
ことを特徴とするメモリ装置。
【請求項２２】
請求項２１に記載のデータ出力モードを変更可能なメモリ装置において、
前記スイッチング素子はＰＭＯＳトランジスタであり、前記トランジスタはＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【請求項２３】
請求項１４に記載のデータ出力モードを変更可能なメモリ装置であって、
さらに、前記８ビット強制指定信号に応じて前記出力モードが前記８ビット出力モードであるとき、前記不良ビット信号のうち前記１６ビット出力モードと関連した最上位ビットを「ロー」レベルで出力する不良ビット信号制御部を備えてなる
ことを特徴とするメモリ装置。
【請求項２４】
請求項２３に記載のデータ出力モードを変更可能なメモリ装置において、
前記不良ビット信号制御部は、
前記８ビット強制指定信号に応じて前記最上位ビットを伝送する伝送手段と、
前記伝送手段の出力端子と接地電圧端子との間に接続され、前記８ビット強制指定信号に応じて前記８ビット出力モードの際に前記最上位ビットを「ロー」レベルで出力するためのスイッチング素子とを含む
ことを特徴とするメモリ装置。
【請求項２５】
請求項２４に記載のデータ出力モードを変更可能なメモリ装置において、
前記スイッチング素子はＮＭＯＳトランジスタである
ことを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ出力モードを変更可能なメモリ装置に関し、特に、１６ビット出力モードで設計されたフラッシュメモリを８ビット出力モードでテストすることができるように工夫した、データ出力モードを変更することが可能なメモリ装置に関する。
【背景技術】
【０００２】
一般に、メモリ装置は、セルアレイ（メモリとしての設計本来の記憶セルの配列）とリダンダンシアレイ（本来の記憶セルに不良があった場合に代替させるための記憶セルの配列）を備えてなり、セルアレイに不良カラムがあった場合、その不良カラムをリダンダンシアレイに含まれた正常カラムで代替させる。
【０００３】
図１は、リダンダンシアレイを備えてなるメモリ装置のブロック線図である。図１において、メモリ装置は、セルアレイ１１０、リダンダンシアレイ１２０、センスアンプ１３０、アドレスバッファ１４０、不良ビット情報部１５０及び入出力マルチプレクサ１６０を含んで構成されている。
【０００４】
セルアレイ１１０は、データ記憶のための多数のメモリセルを含み、入力されるアドレス信号に基づいて該当するワードラインと該当するビットラインに連結されたメモリセルが選択される。ここで、セルアレイ１１０は、一般に１６個のブロックに分けられ、一つのアドレスを選択するアドレス信号に基づいて１６個のブロックでそれぞれ選択されたセルから１６個のデータが出力される。これは、１６ビットモードの場合であって、３２ビットモードの場合は、セルアレイ１１０が３２個のブロックに分けられて、一つのアドレスを選択する一回の読出しで３２個のデータが出力される。以下、１６個のデータが出力される１６ビットモードの場合を例として説明する。
【０００５】
リダンダンシアレイ１２０は、多数のリペアセルを含み、セルアレイ１１０に含まれた不良セルの存在するビット線から出力されるデータを代替するリペアデータＲＤＬをアドレス信号に基づいて出力する。
【０００６】
すなわち、アドレス信号が入力されると、セルアレイ１１０から１６個のデータＤＬ０〜ＤＬ１５が出力され、リダンダンシアレイ１２０からもリペアデータＲＤＬが出力される。
【０００７】
データＤＬ０〜ＤＬ１５、ＲＤＬは、入出力マルチプレクサ１６０に入力される。入出力マルチプレクサ１６０は、データＤＬ０〜ＤＬ１５、ＲＤＬを入出力ラインを介して信号ＩＯ［１５〜０］としてパッドＰＡＤに伝達する。ここに、ＩＯ［１５〜０］は、信号ＩＯが１５番ビット（２15の桁）から０番ビット（２0 の桁）までの２進法１６桁（１６ビット）のデジタル信号で表されていることを意味する。この際、入出力マルチプレクサ１６０の出力信号ＩＯ［１５〜０］は、不良ビット情報部１５０からの不良ビット信号ＲＩＯ［３〜０］により、データＤＬ０〜ＤＬ１５の中の何番ビットのデータが不良であるかが判断され、当該不良ビットのデータの代わりにリペアデータＲＤＬで代替させた形でパッドＰＡＤに伝達される。
【０００８】
この場合、不良ビット情報部１５０は、アドレスバッファ１４０からアドレス信号Ａ［ｎ〜０］が入力されると、当該アドレスが不良セルの存在するアドレスであるか否かを判断し、不良セルの存在するアドレスである場合は、その不良セルがデータビットＤＬ０〜ＤＬ１５の中の何番ビットのデータであるかを表す数値情報を、４ビット表示で不良ビット信号ＲＩＯ［３〜０］として、入出力マルチプレクサ１６０に対して出力する。ここに、ＲＩＯ［３〜０］は、信号ＲＩＯが３番ビットから０番ビットまでの２進法４桁（４ビット）のデジタル信号で表されていることを意味する。
【０００９】
次に、不良ビット情報部１５０の構成及び動作をより詳細に説明する。
【００１０】
図２は、図１に示した不良ビット情報部１５０の具体的な内部回路構成の例を示す回路図である。図２において、不良ビット情報部１５０は、アドレス比較部１５１と不良ビット信号生成部１５２を含み、アドレス比較部１５１と不良ビット信号生成部１５２は、それぞれ図１のリダンダンシアレイ１２０に含まれたカラム（ビットライン）の数だけ設けられている。
【００１１】
アドレス比較部１５１は、トランジスタとヒューズが直列に接続されたスイッチング手段を複数含んでいる。ここで、スイッチング手段は、２個ずつ並列に接続されて一対のスイッチング部を成し、電源電圧Ｖｃｃ端子と接地電圧Ｖｓｓ端子との間に複数のスイッチング部が直列に接続されている。
【００１２】
具体的に説明すると、アドレス比較部１５１の出力ノードである第一ノードＮ０と第二ノードＮ１との間には、それぞれトランジスタとヒューズが直列に接続された第一スイッチング手段Ｔａ０及びＦａ０と第二スイッチング手段Ｔｂ０及びＦｂ０が並列に接続されて、一つのスイッチング部を成している。第二ノードＮ１と第三ノード（図示せず）との間には、トランジスタとヒューズが直列に接続された第三スイッチング手段（図示せず）及び第四スイッチング手段（図示せず）が並列に接続されて、次の一つのスイッチング部を成している。以下同様に繰り返して、スイッチング手段が各隣接するノードとノードの間に２個ずつ並列に接続されて、最後の第ｎ＋１ノードＮｎと第ｎ＋２ノードＮｎ＋１との間には、第２ｎ＋１スイッチング手段Ｔａｎ及びＦａｎと第２ｎ＋２スイッチング手段Ｔｂｎ及びＦｂｎが並列に接続されて、最後のスイッチング部を成している。ここで、スイッチング部は、アドレス信号Ａ［ｎ〜０］のビット数ｎ＋１だけ設けられている。この場合、「ｎ」は、アドレス信号Ａの最上位ビットのビット番号を表し、例えば、ｎ＝１５の場合は、アドレス信号Ａ［ｎ〜０］が１５番ビットから０番ビットまでの１６ビットの信号であることを意味している。
【００１３】
一方、アドレス比較部１５１がイネーブル信号ＲＥＮ及びイネーブルバー信号ＲＥＮｂ（「イネーブル信号ＲＥＮ」の反転信号を意味する）に応じて動作するようにするために、電源電圧Ｖｃｃ端子と第一ノードＮ０との間に、イネーブルバー信号ＲＥＮｂに応じて動作するスイッチング素子ＰＴ１を設け、接地電圧Ｖｓｓ端子と第ｎ＋２ノードＮｎ＋１との間に、イネーブル信号ＲＥＮに応じて動作するスイッチング素子ＮＴ１を設けてある。
【００１４】
アドレス比較部１５１に含まれる複数のヒューズＦａ０〜Ｆａｎ及びＦｂ０〜Ｆｂｎは、不良セルの存在するアドレスのアドレス情報に基づいて選択的にカット（ヒューズのカット状態は、図示せず）され、それにより不良セルの存在するアドレスが記憶される。不良セルの存在するアドレスを記憶する際は、それぞれのスイッチング部に含まれた２個のヒューズの中の一方を残して他方がカットされ、２個が同時にカットされ又は連結される箇所はない。なお、使用しないアドレス比較部１５１、すなわち不良セルのアドレスを記憶させないアドレス比較部１５１は、全てのヒューズをカットしておく（または、少なくともいずれか一つのアドレスビットにおいて、Ｆａ側及びＦｂ側の両者のヒューズをカットしておく）。
【００１５】
アドレス比較部１５１には、アドレス信号Ａ［ｎ〜０］と反転アドレス信号Ａ［ｎ〜０］ｂが入力されるが、アドレス信号Ａ［ｎ〜０］は、それぞれのビットに分けられてそれぞれ第一、第三、第五、．．．、第２ｎ−１及び第２ｎ＋１スイッチング手段に含まれたトランジスタＴａ０〜Ｔａｎのゲートにそれぞれ入力される。反転アドレス信号Ａ［ｎ〜０］ｂは、それぞれのビットに分けられてそれぞれ第二、第四、第六、．．．、第２ｎ及び第２ｎ＋２スイッチング手段に含まれたトランジスタＴｂ０〜Ｔｂｎのゲートにそれぞれ入力される。ここに、例えば、アドレス信号Ａ０は、０番ビットの非反転側アドレス信号を意味し、反転アドレス信号Ａ０ｂは、０番ビットの反転側アドレス信号を意味する。
【００１６】
上述の構造を有するアドレス比較部１５１は、入力されるアドレス信号Ａ［ｎ〜０］の各ビット内容が、アドレス比較部１５１に記憶された不良セルの存在するアドレスの各ビット内容と一致すると、リペアイネーブル信号ＲＩＯＥＮ（Ｈレベル）及び反転リペアイネーブル信号ＲＩＯＥＮｂ（Ｌレベル）を出力する。例えば、アドレス信号Ａ［ｎ〜０］が「１１．．．．１１０」と入力されるときに不良セルの存在箇所を指定するとすると、すなわち、不良セルがＡ［ｎ〜０］＝「１１．．．．１１０」のアドレスのところに存在するとすると、そのアドレス選択の場合にＬレベル（「ロー」レベル）側のアドレス信号（Ａ［ｎ〜０］またはＡ［ｎ〜０］ｂ）が入力される側のスイッチング素子に含まれるヒューズＦａ０、Ｆｂ１〜Ｆｂｎのみを予めカットしておく。この工程が不良アドレスを記憶させる工程である。不良アドレスが記憶された後、その該当するアドレス信号Ａ［ｎ〜０］が「１１．．．．１１０」と入力されると、Ｈレベル（「ハイ」レベル）のアドレス信号が入力される側のスイッチング素子に含まれるヒューズＦｂ０、Ｆａ１〜Ｆａｎが連結された状態でこれらのヒューズＦｂ０、Ｆａ１〜Ｆａｎと直列に接続されたトランジスタＴｂ０、Ｔａ１〜Ｔａｎが全てターンオンされる。これにより、出力端子である第一ノードＮ０が接地電圧Ｖｓｓ端子と電気的に連結され、第一ノードＮ０から反転リペアイネーブル信号ＲＩＯＥＮｂがＬレベルで、インバータＩ１からリペアイネーブル信号ＲＩＯＥＮがＨレベルで、出力される。なお、この場合、スイッチング素子ＰＴ１のオン抵抗値は、第一ノードＮ０と第ｎ＋２ノードの間に直列接続されている全トランジスタのオン抵抗の和に比べて有意に大きいものとする。
【００１７】
リペアイネーブル信号ＲＩＯＥＮ及び反転リペアイネーブル信号ＲＩＯＥＮｂが生成されると、不良ビット信号生成部１５２は、不良セルが何番ビットに該当するかを表す数値情報を、２進法４ビット表示で不良ビット信号ＲＩＯ［３〜０］として出力する。
【００１８】
このような不良ビット信号生成部１５２は、電源電圧Ｖｃｃ端子に接続され反転リペアイネーブル信号ＲＩＯＥＮｂに応じて動作するスイッチングトランジスタＰＴ２と、スイッチングトランジスタＰＴ２と第一出力端子（ＲＩＯ［０］の出力端）との間に接続された第一スイッチング手段を構成するトランジスタＴｃ１及びヒューズＦｃ１と、接地電圧Ｖｓｓ端子と第一出力端子との間に接続された第二スイッチング手段を構成するトランジスタＴｄ１及びヒューズＦｄ１と、スイッチングトランジスタＰＴ２と第二出力端子（ＲＩＯ［１］の出力端）との間に接続された第三スイッチング手段Ｔｃ２及びヒューズＦｃ２と、接地電圧Ｖｓｓ端子と第二出力端子との間に接続された第四スイッチング手段Ｔｄ２及びヒューズＦｄ２と、スイッチングトランジスタＰＴ２と第三出力端子（ＲＩＯ［２］の出力端）との間に接続された第五スイッチング手段Ｔｃ３及びヒューズＦｃ３と、接地電圧Ｖｓｓ端子と第三出力端子との間に接続された第六スイッチング手段Ｔｄ３及びヒューズＦｄ３と、スイッチングトランジスタＰＴ２と第四出力端子（ＲＩＯ［３］の出力端）との間に接続された第七スイッチング手段Ｔｃ４及びヒューズＦｃ４と、接地電圧Ｖｓｓ端子と第四出力端子との間に接続された第八スイッチング手段Ｔｄ４及びヒューズＦｄ４とを含んで構成されている。
【００１９】
以上の説明では、出力データが１６ビットで出力される場合を考慮して四つの出力端子が設けられたが、出力データが３２ビットで出力される場合は、出力端子がもう一つ（ＲＩＯ［４］の出力端として）設けられ、スイッチング手段もさらにもう２つ設けられる。
【００２０】
一方、スイッチング手段は、それ自体がトランジスタとヒューズの直列接続された構造で出来ていてもよい。スイッチング手段に含まれるトランジスタＴｃ１〜Ｔｃ４、Ｔｄ１〜Ｔｄ４は、リペアイネーブル信号ＲＩＯＥＮに応じて動作する。
【００２１】
不良ビット信号生成部１５２に含まれる複数のヒューズＦｃ１〜Ｆｃ４、Ｆｄ１〜Ｆｄ４は、不良セルが何番ビットに該当するかを２進法４ビットの数値で表すように選択的にカット（ヒューズのカット状態は、図示せず）され、それにより何番ビットが不良であるかを表す情報が記憶される。この場合、「１」を表すべきビットでは、Ｆｃ側のヒューズを連結させたままとし、Ｆｄ側のヒューズをカットする。「０」を表すべきビットでは、逆に、Ｆｃ側のヒューズをカットし、Ｆｄ側のヒューズを連結させたままとする。
【００２２】
上記の構造により、不良ビット信号生成部１５２は、リペアイネーブル信号ＲＩＯＥＮ及び反転リペアイネーブル信号ＲＩＯＥＮｂが入力されると、前記ＤＬ０〜ＤＬ１５のうちの何番ビットが不良なのかを表す不良ビット信号ＲＩＯ［３〜０］を出力する。たとえば、一番ビットＤＬ１が不良である旨を示す場合は、不良ビット信号ＲＩＯ［３〜０］が「０００１」と出力されるように、ヒューズＦｄ１、Ｆｃ２、Ｆｃ３及びＦｃ４をカットする。このような動作が不良ビットを表す情報を記憶する動作である。
【００２３】
不良ビットを表す情報が記憶された後、リペアイネーブル信号ＲＩＯＥＮ及び反転リペアイネーブル信号ＲＩＯＥＮｂが入力されると、全てのトランジスタＴｃ１〜Ｔｃ４、Ｔｄ１〜Ｔｄ４がターンオンされ、カットされていないヒューズを介して電源電圧Ｖｃｃまたは接地電圧Ｖｓｓがそれぞれ出力端子へ伝達されて、上記の例では、不良ビット信号ＲＩＯ［３〜０］が「０００１」と出力される。
【００２４】
不良ビット信号ＲＩＯ［３〜０］に応じて、図１の入出力マルチプレクサ１６０は、一番ビットに該当するセルから出力されたデータの代わりに、リダンダンシアレイ１２０から出力されたリペアデータＲＤＬをパッドＰＡＤへ出力する。
【００２５】
図３は、図１に示した入出力マルチプレクサ１６０内の選択部の具体的構成例を示す回路図である。図３において、入出力マルチプレクサ１６０の内部には８つの選択部１６１〜１６８が設けられており、１６個のデータＤＬ０〜ＤＬ１５が図示のような関係で２個ずつ選択部１６１〜１６８へそれぞれ入力される。なお、図示してないが、入出力マルチプレクサ１６０の中には、図示の選択部の前段または後段に、不良ビット（ＤＬまたはＩＯ）に代替してリペアデータＲＤＬを採用するための回路が設けられており、ここでは、そのような代替が行われたとして説明する。
【００２６】
上記において、出力モード指定信号ＢＹＴＥが「Ｌ」レベルを呈し、８ビット出力モードを指定すれば、回路は８ビット出力モードで動作し、その場合、セルアレイ１１０からの１６個のデータＤＬ０〜ＤＬ１５の中からいずれかの８個のみ（図３の例では、ＤＬ０〜ＤＬ７の８個またはＤＬ８〜ＤＬ１５の８個）が出力されなければならない。選択部１６１〜１６８は、アドレス信号Ａ［ｎ〜０］のうちの最上位ビットＡｎの値に応じて、データＤＬ０〜ＤＬ７の８個をそれぞれデータＩＯ０〜ＩＯ７として８ビット出力するか、またはデータＤＬ８〜ＤＬ１５の８個をそれぞれデータＩＯ８〜ＩＯ１５として８ビット出力するかを選択して出力するように構成されている。このように、８ビット出力モードでは、アドレス信号Ａ［ｎ〜０］の中のアドレスビットＡｎは、８個の選択部の動作指定のためにも使用されるが、本来、アドレス選択するためのアドレスビットであるので、図２のアドレス比較部１５１で記憶しておくためにアドレスビットＡｎに係るヒューズ（例えば、Ｆａｎ及びＦｂｎ）も適切に（Ａｎ側またはＡｎｂ側で）カットされなければならない。
【００２７】
一方、出力モード指定信号ＢＹＴＥが「Ｈ」レベルを呈すると、１６ビット出力モードが指定され、回路は１６ビット出力モードで動作し、その場合、セルアレイ１１０からの１６個のデータＤＬ０〜ＤＬ１５は、アドレスビットＡｎの値に関係なく、選択部１６１〜１６８を介して、その全てがそれぞれデータＩＯ０〜ＩＯ１５として出力される。そのため、不良ビット情報部１５０は、アドレスビットＡｎの値に関係なく、代替リペアデータＲＤＬを指定するように、不良ビット信号ＲＩＯ［３〜０］を出力しなければならず、アドレス比較部１５１においてアドレスビットＡｎが無視されるように、アドレスビットＡｎに係るヒューズ（図２の場合、Ｆａｎ及びＦｂｎ）は両者とも連結されていなければならない。そこで、１６ビット出力モードに合わせて不良ビット情報部１５０が設計されると、１６ビット出力モードに関連してヒューズＦａｎ及びＦｂｎが両者とも連結されることになるため、８ビット出力モードでアドレス選択の動作をさせることができない。したがって、１６ビット出力モードに合わせた設計では、８ビット出力モード環境で正常にテストを行うことができなくなる。
【００２８】
以上の次第から、１６ビット出力モードの設定に対して、８ビット出力モードでテストができるようにするための仕組みをさらに設けることが必要となる。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
そこで、この発明の目的は、８ビット出力モードで設計された回路に入力されるアドレスを内部で変形させて１６ビット出力モードで動作するようにし、テスト動作の際には８ビット出力モードでテスト動作が行われるようにすることにより、一つのテスト装備で２つの出力モード回路を全てテストすることができて、テスト効率を向上させ、かつコストを節減することができるように工夫した、データ出力モードを変更することが可能なメモリ装置を提供することにある。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、この発明の一態様に係るデータ出力モードを変更可能なメモリ装置は、不良セルを選択する不良アドレスが８ビット出力モードを基準として記憶され、アドレス信号と不良アドレスとを比較して一致すればリペアイネーブル信号を生成するアドレス比較部と、出力モード指定信号及び８ビット強制指定信号に応じて、８ビット出力モードではアドレス信号をアドレス比較部へそのまま伝達し、１６ビット出力モードではアドレス信号のうち８ビット出力モードでのみ使用されるアドレスビットが比較されないようにアドレスビットをＨレベルで伝達するアドレス信号制御部と、リペアイネーブル信号に応じて不良セルの不良データが出力データの何番ビットであるかを表す不良ビット信号を出力する不良ビット信号生成部とを備えてなり、不良アドレスに関する情報が８ビット出力モードを基準として記憶されていても、出力モード指定信号及び８ビット強制指定信号に応じて８ビット出力モードまたは１６ビット出力モードで動作するように、データ出力モードを変更することができる。
【００３１】
上記において、アドレス比較部は、アドレス信号の各ビットに対応する複数のヒューズを含み、ヒューズが選択的にカットされて不良アドレスが記憶されている構成とすると、好適である。このようなアドレス比較部は、電源電圧端子と出力ノードとの間に接続され、第一イネーブル信号に応じて動作する第一スイッチング素子と、接地電圧端子に接続され、第二イネーブル信号に応じて動作する第二スイッチング素子と、それぞれトランジスタとヒューズが直列に接続された第一スイッチング手段及び第二スイッチング手段が並列に接続された構造で出来ていて、出力ノードと第二スイッチング素子との間に直列に接続された複数のスイッチング部とを含み、不良アドレスに応じてヒューズが選択的にカットされていて、アドレス信号の各ビットがスイッチング部に含まれるトランジスタへそれぞれ入力される構成とすると、好適である。この際、トランジスタはＮＭＯＳトランジスタであり、第一スイッチング素子はＰＭＯＳトランジスタであり、第二スイッチング素子はＮＭＯＳトランジスタである構成とすると、好適である。
【００３２】
また、上記のアドレス信号制御部は、出力モード指定信号と反転された８ビット強制指定信号とを論理演算する第一ＮＡＮＤゲートと、第一ＮＡＮＤゲートの出力信号とアドレスビットとを論理演算し、８ビット出力モードではアドレスビットを反転させて出力し、１６ビット出力モードではアドレスビットをＨレベルで出力する第二ＮＡＮＤゲートと、第一ＮＡＮＤゲートの出力信号を反転させるインバータと、第二ＮＡＮＤゲートの出力信号とインバータの出力信号とを組み合わせて、８ビット出力モードではアドレスビットをそのまま出力し、１６ビット出力モードではアドレスビットをＨレベルで出力する論理和素子とを含む構成とすると、好適である。
【００３３】
さらに、上記の不良ビット信号生成部は、電源電圧端子と出力ノードとの間に接続され、リペアイネーブル信号に応じて動作するスイッチング素子と、出力ノードと第一〜第四出力端子との間にそれぞれ接続された第一〜第四スイッチング手段と、接地電圧端子と第一〜第四出力端子との間にそれぞれ接続された第五〜第八スイッチング手段とを含み、それぞれのスイッチング手段は、不良データが出力データの何番ビットであるかによって選択的にカットされたヒューズとリペアイネーブル信号の反転信号が入力されるトランジスタとが直列接続された構成とすると、好適である。ここで、スイッチング素子はＰＭＯＳトランジスタであり、トランジスタはＮＭＯＳトランジスタであると、好適である。
【００３４】
また、この発明の実施態様として、８ビット強制指定信号に応じて出力モードが８ビット出力モードであるとき、不良ビット信号のうち１６ビット出力モードと関連した最上位ビットをＬレベルで出力する不良ビット信号制御部を、さらに備えて構成することができる。このような不良ビット信号制御部は、８ビット強制指定信号に応じて最上位ビットを伝送する伝送手段と、伝送手段の出力端子と接地電圧端子との間に接続され、８ビット強制指定信号に応じて８ビット出力モードの際に最上位ビットをＬレベルで出力するためのスイッチング素子とを含ませて構成すると、好適である。その際、スイッチング素子はＮＭＯＳトランジスタであると、好適である。
【００３５】
また、上記の構成に加えて、アドレス信号制御部で生成されたアドレスビットに応じて出力データを１６ビットまたは８ビットで出力し、不良ビット信号に応じて不良データの代わりにリダンダンシアレイのリペアデータを出力する入出力マルチプレクサを、さらに備えて構成することができる。
【００３６】
さらにまた、前記目的を達成するために、この発明の他の態様に係るデータ出力モードを変更可能なメモリ装置は、複数のセルを含み、アドレス信号に基づいてデータを出力するセルアレイと、複数のリペアセルを含み、アドレス信号に基づいてセルアレイの不良セルから出力される不良データを代替するリペアデータを出力するリダンダンシアレイと、不良セルを選択する不良アドレスが８ビット出力モードを基準として記憶され、出力モード指定信号及び８ビット強制指定信号に応じて、８ビット出力モードではアドレス信号を不良アドレスと比較し、１６ビット出力モードではアドレス信号のうち１６ビット出力モードでのみ使用されるアドレス信号と不良アドレスとを比較して一致すれば、不良データが何番ビットであるかを表す不良ビット信号を出力する不良ビット情報部と、不良ビット信号に応じて不良データの代わりにリペアデータを出力し、８ビット出力モードでは８個のデータを出力し、１６ビット出力モードでは１６個のデータを出力する入出力マルチプレクサとを備えてなり、不良アドレスに関する情報が８ビット出力モードを基準として記憶されていても、出力モード指定信号及び８ビット強制指定信号に応じて、８ビット出力モードまたは１６ビット出力モードで動作する。
【００３７】
上記において、不良ビット情報部は、８ビット出力モードを基準として不良アドレスが記憶され、アドレス信号と不良アドレスとを比較して一致すれば、リペアイネーブル信号を生成するアドレス比較部と、出力モード指定信号及び８ビット強制指定信号に応じて、８ビット出力モードではアドレス信号をアドレス比較部へそのまま伝達し、１６ビット出力モードではアドレス信号のうち８ビット出力モードでのみ使用されるアドレスビットが比較されないようにアドレスビットをＨレベルで伝達するアドレス信号制御部と、リペアイネーブル信号に応じて不良セルの不良データが出力データの何番ビットに該当するかを表す不良ビット信号を出力する不良ビット信号生成部とを含む構成とすると、好適である。
【００３８】
また、アドレス比較部は、複数のヒューズを含み、ヒューズが選択的にカットされて不良アドレスが格納される構成とすると、好適である。さらに、そのようなアドレス比較部は、電源電圧端子と出力ノードの第一ノードとの間に接続され、第一イネーブル信号に応じて動作する第一スイッチング素子と、接地電圧端子に接続され、第二イネーブル信号に応じて動作する第二スイッチング素子と、トランジスタとヒューズが直列に接続された第一スイッチング手段及び第二スイッチング手段が並列に接続された構造で出来ていて、第一ノードと第二スイッチング素子との間に直列に接続される複数のスイッチング部とを含み、不良アドレスに応じてヒューズが選択的にカットされ、アドレス信号の各信号がスイッチング部に含まれたトランジスタにそれぞれ入力される構成とすると、好適である。その際、トランジスタはＮＭＯＳトランジスタであり、第一スイッチング素子はＰＭＯＳトランジスタであり、第二スイッチング素子はＮＭＯＳトランジスタであると、好適である。
【００３９】
さらに、アドレス信号制御部は、出力モード指定信号と反転された８ビット強制指定信号とを論理演算する第一ＮＡＮＤゲートと、第一ＮＡＮＤゲートの出力信号とアドレスビットとを論理演算し、８ビット出力モードではアドレスビットを反転させて出力し、１６ビット出力モードではアドレスビットをＨレベルで出力する第二ＮＡＮＤゲートと、第一ＮＡＮＤゲートの出力信号を反転させるインバータと、第二ＮＡＮＤゲートの出力信号とインバータの出力信号とを組み合わせて、８ビット出力モードではアドレスビットをそのまま出力し、１６ビット出力モードではアドレスビットをＨレベルで出力する論理和素子とを含む構成とすると、好適である。
【００４０】
さらに、上記の不良ビット信号生成部は、電源電圧端子と第一ノードとの間に接続され、リペアイネーブル信号に応じて動作するスイッチング素子と、第一ノードと第一〜第四出力端子との間にそれぞれ接続された第一〜第四スイッチング手段と、接地電圧端子と第一〜第四出力端子との間にそれぞれ接続された第五〜第八スイッチング手段とを含み、それぞれのスイッチング手段は、不良データが何番ビットであるかによって選択的にカットされたヒューズとリペアイネーブル信号の反転信号が入力されるトランジスタとが直列に接続された構成とすると、好適である。その場合、スイッチング素子はＰＭＯＳトランジスタであり、トランジスタはＮＭＯＳトランジスタであると、好適である。
【００４１】
また、この発明の実施態様として、８ビット強制指定信号に応じて出力モードが８ビット出力モードであるとき、不良ビット信号のうち１６ビット出力モードと関連した最上位ビットをＬレベルで出力する不良ビット信号制御部を、さらに備えて構成することができる。このような不良ビット信号制御部は、８ビット強制指定信号に応じて最上位ビットを伝送する伝送手段と、伝送手段の出力端子と接地電圧端子との間に接続され、８ビット強制指定信号に応じて８ビット出力モードの際に最上位ビットをＬレベルで出力するためのスイッチング素子とを含んで構成すると、好適である。その際、スイッチング素子はＮＭＯＳトランジスタであると、好適である。
【発明の効果】
【００４２】
この発明は、８ビット出力モードで設計された回路に入力されるアドレスを内部で変形させることにより、１６ビット出力モードでの動作を可能にするとともに、１６ビット出力モードに設定されている場合でも、テスト動作の際には８ビット出力モードでテスト動作させることを可能にし、一つのテスト装置で２種の出力モードの回路をテストすることができるようにし、テスト効率を増加させるとともに、コストを節減することができる。
【発明を実施するための最良の形態】
【００４３】
以下、添付図面を参照して、この発明の具体的な実施形態を詳細に説明する。なお、以下の実施形態は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施形態は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。この発明の範囲は、特許請求の範囲によって理解されるべきである。
【００４４】
この発明の一実施形態に係るデータ出力モードを変更可能なメモリ装置は、概要的には、図１と同様に、セルアレイ１１０、リダンダンシアレイ１２０、センスアンプ１３０、アドレスバッファ１４０、不良ビット情報部１５０及び入出力マルチプレクサ１６０を備えて構成されているが、不良ビット情報部１５０の構成及び動作が若干相違する。
【００４５】
図４は、この発明の一実施形態に係る不良ビット情報部の具体的内部構成を説明するための回路図である。図４を参照すると、不良ビット情報部は、アドレス信号制御部２５１、アドレス比較部２５２、不良ビット信号生成部２５３及び不良ビット信号制御部２５４を含み、これらはリダンダンシアレイ１２０に含まれたカラム数だけ備えられる。
【００４６】
アドレス信号制御部２５１は、出力モード指定信号ＢＹＴＥと反転された８ビット強制指定信号／ＦＯＲＣＥｘ８とを否定論理積演算する第一ＮＡＮＤゲートＮＡＮＤ１と、第一ＮＡＮＤゲートＮＡＮＤ１の出力信号とアドレスビットＡｎとを否定論理積演算し、新しいアドレスビットの反転信号ＡＡｎｂを出力する第二ＮＡＮＤゲートＮＡＮＤ２と、第一ＮＡＮＤゲートＮＡＮＤ１の出力信号を反転させるインバータＩ３と、アドレスビットＡｎとインバータＩ３の出力信号とを組み合わせて、新しいアドレスビットＡＡｎを出力する否定論理和素子ＮＯＲ１及びインバータＩ４とを含む。
【００４７】
このようなアドレス信号制御部２５１は、出力モード指定信号ＢＹＴＥ及び８ビット強制指定信号ＦＯＲＣＥｘ８に応じて、１６ビット出力モードでは使用されず、８ビット出力モードでのみ使用されるアドレスビットＡｎを論理演算して新しいアドレスビットＡＡｎ及びＡＡｎｂを出力する。すなわち、８ビット出力モードでは、アドレスビットＡｎに応じてアドレスビットＡＡｎと反転アドレスビットＡＡｎｂをアドレスビットＡｎおよび反転アドレスビットＡｎｂのレベル（ＬまたはＨ）に対応するレベルで出力し、１６ビット出力モードでは、アドレスビットＡｎおよび反転アドレスビットＡｎｂのレベルの如何に拘わらず、アドレスビットＡＡｎと反転アドレスビットＡＡｎｂを両者ともにＨレベルで出力する。
【００４８】
アドレス信号Ａ０〜Ａｎ−１、ＡＡｎ、Ａ０ｂ〜Ａｎ−１ｂ、ＡＡｎｂは、アドレス比較部２５２に入力される。アドレス比較部２５２は、ヒューズＦａ０〜Ｆａｎ、Ｆｂ０〜Ｆｂｎのカッティング状態に応じて、アドレス信号Ａ０〜Ａｎ−１、ＡＡｎ、Ａ０ｂ〜Ａｎ−１ｂ、ＡＡｎｂが不良アドレスと一致すれば、リペアイネーブル信号ＲＩＯＥＮ及びＲＩＯＥＮｂを生成する。ここで、ヒューズＦａ０〜Ｆａｎ、Ｆｂ０〜Ｆｂｎは、出力モードに関係なく無条件８ビット出力モードを基準としてカットされる。
【００４９】
図４のアドレス比較部２５２の構成及び動作は、図２に示したアドレス比較部１５１と同様なので、具体的な説明は省略する。
【００５０】
不良ビット信号生成部２５３は、リペアイネーブル信号ＲＩＯＥＮ及びＲＩＯＥＮｂに応じて不良セルが何番ビットに該当するかに関する不良ビット信号ＲＩＯ［３〜０］を出力する。不良ビット信号生成部２５３は、図２の不良ビット信号生成部１５２の構成及び動作と同様なので、詳細な説明は省略する。
【００５１】
不良ビット信号制御部２５４は、８ビット強制指定信号ＦＯＲＣＥｘ８に応じて、不良ビット信号ＲＩＯ［３〜０］のうち１６ビット出力モードと関連した最上位ビットＲＩＯ［３］を伝送する伝送手段Ｔ１及びＩ５と、伝送手段Ｔ１及びＩ５の出力端子と接地電圧Ｖｓｓ端子との間に接続され、８ビット強制指定信号ＦＯＲＣＥｘ８に応じて８ビット出力モードの際に最上位ビットＲＩＯ［３］を低レベルにするためのスイッチング素子ＮＴ２とを含む。ここで、スイッチング素子ＮＴ２は、ＮＭＯＳトランジスタで実現できる。
【００５２】
上記の構成を有する不良ビット信号制御部２５４は、１６ビット出力モードの際には、最上位ビットＲＩＯ［３］をそのまま最上位ビットＲＲＩＯ［３］として出力し、８ビット出力モードの際には、最上位ビットＲＩＯ［３］を低レベルの最上位ビットＲＲＩＯ［３］として出力する。
【００５３】
入出力マルチプレクサ（図１の１６０）は、不良ビット信号ＲＩＯ［３〜０］及びＲＲＩＯ［３］に応じて、セルアレイ１１０からのデータのうち不良データの代わりにリダンダンシアレイ１２０のリペアデータＲＤＬを出力し、セルアレイからのデータをアドレスビットＡｎに応じて８ビットまたは１６ビットで出力する。
【００５４】
図５は、前記図３に相当する、この発明の実施形態における入出力マルチプレクサ内の選択部の具体的構成例を示す回路図である。図５においても、図３の場合と同様に、入出力マルチプレクサ１６０の内部に８つの選択部１６１〜１６８が設けられており、１６個のデータＤＬ０〜ＤＬ１５が図示のような関係で２個ずつ選択部１６１〜１６８へそれぞれ入力される。ここでも、不良ビットに代替してリペアデータＲＤＬを採用する回路構成が設けられているものとするが、図示は省略する。図３と異なる点は、選択部１６１〜１６８を１６ビット出力モードにするか８ビット出力モードにするかの切り換えを、図３においては、出力モード指定信号ＢＹＴＥによって切り換えていたところ、図５においては、出力モード指定信号ＢＹＴＥと８ビット強制指定信号ＦＯＲＣＥｘ８の反転信号／ＦＯＲＣＥｘ８との論理積（ＡＮＤ５１による）によって切り換えている点である。これにより、出力モード指定信号ＢＹＴＥが１６ビットモードを指定しかつ８ビット強制指定信号ＦＯＲＣＥｘ８が強制８ビットモードを指定していない場合のみ、選択部１６１〜１６８が１６のデータビットを１６個のビットとして出力する。出力モード指定信号ＢＹＴＥが１６ビットモードを指定していても、８ビット強制指定信号ＦＯＲＣＥｘ８が強制８ビットモードを指定している場合は、アドレスビットＡＡｎに応じて、図３の場合と同様に、データＤＬ０〜ＤＬ７の８個をそれぞれデータＩＯ０〜ＩＯ７として８ビット出力するか、またはデータＤＬ８〜ＤＬ１５の８個をそれぞれデータＩＯ８〜ＩＯ１５として８ビット出力するかを選択して出力する。出力モード指定信号ＢＹＴＥが８ビットモードを指定している場合は、８ビット強制指定信号ＦＯＲＣＥｘ８のレベルに拘わらず、アドレスビットＡＡｎに応じて、データＤＬ０〜ＤＬ７の８個またはデータＤＬ８〜ＤＬ１５の８個を選択して、データＩＯ０〜ＩＯ７またはデータＩＯ８〜ＩＯ１５として８ビット出力する。アドレスビットＡｎは、８ビット出力モードの際に選択部１６１〜１６８をして８ビット選択動作をさせるためであるので、８ビット動作の場合に信号レベル（ＬまたはＨ）がＡｎ＝ＡＡｎであることに鑑み、図５においてアドレスビットＡｎ信号の代わりに、アドレスビットＡＡｎを選択部１６１〜１６８に供給して制御する構成としても同じである。
【００５５】
次に、前記の構成を有するこの発明の実施形態に係るメモリ装置の動作を、出力モードに応じて分けて説明する。
【００５６】
＜８ビット出力モード時＞
図４において、まず、アドレス比較部２５２に含まれるヒューズＦａ０〜Ｆａｎ、Ｆｂ０〜Ｆｂｎは、出力モードに関係なく８ビットの出力モードを基準として不良アドレスに応じて選択的にカットされ、それにより不良アドレスが記憶される。
【００５７】
一方、アドレス信号Ａ［ｎ〜０］のうち一部のアドレス信号Ａ［ｎ−１〜０］は、直ちにアドレス比較部２５２へ入力され、８ビット出力モードでのみ使用されるアドレスビットＡｎは、アドレス信号制御部２５１へ入力される。
【００５８】
アドレス信号制御部２５１は、出力モード指定信号ＢＹＴＥと８ビット強制指定信号ＦＯＲＣＥｘ８に応じて動作するが、８ビット出力モードでは、出力モード指定信号ＢＹＴＥがＬレベルで入力される。ここで、出力モード指定信号ＢＹＴＥは、オプションヒューズ（図示せず）のカッティング状態に固定される信号である。したがって、出力モード指定信号ＢＹＴＥは、パッケージが完了した後には変更できない。出力モード指定信号ＢＹＴＥがＬレベルで入力されると、８ビット強制指定信号ＦＯＲＣＥｘ８のレベルに関係なく、回路は８ビット出力モードで動作する。したがって、アドレス信号制御部２５１は、アドレスビットＡｎに応じて、アドレスビットＡｎがＨレベルであれば、アドレスビットＡＡｎをＨレベルで出力し、アドレスビットＡＡｎｂをＬレベルで出力する。逆に、アドレスビットＡｎがＬレベルであれば、アドレスビットＡＡｎをＬレベルで出力し、アドレスビットＡＡｎをＨレベルで出力する。
【００５９】
論理演算されたアドレスビットＡＡｎ及びＡＡｎｂは、アドレスビットＡｎ及びＡｎｂの代わりにアドレス比較部２５２のスイッチング部に含まれるトランジスタＴａｎ及びＴｂｎにそれぞれ入力される。ここで、アドレスビットＡｎ及びＡｎｂの代わりにアドレスビットＡＡｎ及びＡＡｎｂが入力されるが、アドレスビットＡｎ及びＡｎｂがそのまま入力されるのと同様である。
【００６０】
アドレス比較部２５２は、入力されるアドレス信号Ａ０〜Ａｎ−１、ＡＡｎと記憶された不良アドレスとを比較する。アドレス信号と不良アドレスとが一致すると、アドレス信号Ａ０〜Ａｎ−１、ＡＡｎ、Ａ０ｂ〜Ａｎ−１ｂ、ＡＡｎｂによって選択的にターンオンされたトランジスタとカットされていないヒューズを介して出力端子の第一ノードＮ０と接地電圧Ｖｓｓ端子が電気的に連結されて、リペアイネーブル信号ＲＩＯＥＮ及びＲＩＯＥＮｂが、スイッチング素子ＰＴ１のオン抵抗に応じて定まるそれぞれ所定のレベルで生成される。
【００６１】
リペアイネーブル信号ＲＩＯＥＮ及びＲＩＯＥＮｂに応じて、不良ビット信号生成部２５３は不良ビット信号ＲＩＯ［３〜０］を出力し、不良データが出力データにおいて何番ビットに該当するかを知らせる。
【００６２】
ここで、不良ビット信号ＲＩＯ［３〜０］の最上位ビットＲＩＯ［３］は、不良ビット信号制御部２５４によって制御される。不良ビット信号制御部２５４は、８ビット出力モードにおいてＨレベルで入力される８ビット強制指定信号ＦＯＲＣＥｘ８に応じて最上位ビットＲＩＯ［３］をＬレベルの最上位ビットＲＲＩＯ［３］信号として出力する。ここで、最上位ビットＲＲＩＯＥ［３］をＬレベルにすることは、入出力マルチプレクサ１６０から出力されるデータが８ビットであるため、８個のビットを区別して指定すればよいからである。
【００６３】
入出力マルチプレクサ（図１の１６０）は、不良ビット信号ＲＩＯ［２〜０］及びＲＲＩＯ［３］に応じて、セルアレイ１１０から出力されたデータのうちの不良データの代わりにリダンダンシアレイ１２０のリペアデータＲＤＬを出力する。一方、アドレスビットＡｎ（アドレス信号制御部２５１で生成されたアドレスビットＡＡｎを供給しても同じ動作をする）に応じて、入出力マルチプレクサ（図１の１６０）は、セルアレイ１１０から出力された１６個のデータＤＬ０〜ＤＬ１５のうち８個のデータ（例えば、ＤＬ０〜ＤＬ７）のみを出力する。
【００６４】
＜１６ビット出力モード＞
１６ビット出力モードは、８ビット出力モードを基準として設計（ヒューズカッティング）された回路を１６ビット出力モードで動作させるものである。
【００６５】
したがって、アドレス比較部２５２に含まれたヒューズＦａ０〜Ｆａｎ、Ｆｂ０〜Ｆｂｎは出力モードに関係なく８ビット出力モードを基準として不良アドレスに応じて選択的にカットされ、これにより不良アドレスが記憶されている。
【００６６】
一方、アドレス信号Ａ［ｎ〜０］の中の一部アドレス信号Ａ［ｎ−１〜０］は、直接アドレス比較部２５２に入力され、８ビット出力モードでのみ使用されるアドレスビットＡｎは、アドレス信号制御部２５１に入力される。
【００６７】
アドレス信号制御部２５１は、出力モード指定信号ＢＹＴＥと８ビット強制指定信号ＦＯＲＣＥｘ８に応じて動作するが、１６ビット出力モードでは、出力モード指定信号ＢＹＴＥがＨレベルで入力される。出力モード指定信号ＢＹＴＥがＨレベルで入力されると、８ビット強制指定信号ＦＯＲＣＥｘ８に応じて、回路は強制８ビット出力モードまたは１６ビット出力モードで動作する。１６ビット出力モードの場合、８ビット強制指定信号ＦＯＲＣＥｘ８がＬレベルで入力されて、回路は１６ビット出力モードで動作する。したがって、アドレス信号制御部２５１は、アドレスビットＡｎのレベルに関係なく、アドレスビットＡＡｎとアドレスビットＡＡｎｂを両者ともＨレベルで出力する。
【００６８】
論理演算されたアドレスビットＡＡｎ及びＡＡｎｂは、アドレスビットＡｎ及びＡｎｂの代わりにアドレス比較部２５２のスイッチング部に含まれるトランジスタＴａｎ及びＴｂｎにそれぞれ入力される。ここで、アドレスビットＡＡｎ及びＡＡｎｂが両者ともＨレベルで入力されるため、第ｎ＋１ノードＮｎと第ｎ＋２ノードＮｎ＋１が無条件に電気的に連結される。すなわち、アドレスビットＡｎのレベルに関係なくＨレベルで入力されるアドレスビットＡＡｎ及びＡＡｎｂによって、ヒューズＦａｎ及びＦｂｎのカッティング状態は無視され、１６ビット出力モードを基準としてアドレス信号Ａ０〜Ａｎ−１と記憶された不良アドレスとが比較される。
【００６９】
アドレス比較部２５２は、アドレス信号Ａ０〜Ａｎ−１と記憶不良アドレスとを比較する。アドレス信号Ａ０〜Ａｎ−１と不良アドレスとが一致すると、アドレス信号Ａ０〜Ａｎ−１、ＡＡｎ、Ａ０ｂ〜Ａｎ−１ｂ、ＡＡｎｂによって選択的にターンオンされたトランジスタとカットされていないヒューズを介して、アドレス比較部２５２の出力端子である第一ノードＮ０と接地電圧Ｖｓｓ端子が電気的に連結され、リペアイネーブル信号ＲＩＯＥＮ（非反転側）及びＲＩＯＥＮｂ（反転側）がそれぞれ所定のレベルで生成される。
【００７０】
リペアイネーブル信号ＲＩＯＥＮ及びＲＩＥＯＮｂに応じて、不良ビット信号生成部２５３は不良ビット信号ＲＩＯ［３〜０］を出力して不良データのビットが出力データの何番ビットに該当するかを知らせる。
【００７１】
ここで、不良ビット信号ＲＩＯ［３〜０］の最上位ビットＲＩＯ［３］は、さらに不良ビット信号制御部２５４を介して制御される。不良ビット信号制御部２５４は、Ｌレベルで入力される８ビット強制指定信号ＦＯＲＣＥｘ８に応じて、最上位ビットＲＩＯ［３］をそのまま最上位ビットＲＲＩＯ［３］として出力する。
【００７２】
入出力マルチプレクサ１６０は、不良ビット信号ＲＩＯ［２〜０］及びＲＲＩＯ［３］に応じて、セルアレイ（図１の１１０）から出力されたデータのうち不良データの代わりにリダンダンシアレイ（図１の１２０）のリペアデータＲＤＬを出力する。一方、アドレス信号制御部２５１で生成されたアドレスビットＡＡｎに応じて、入出力マルチプレクサ１６０内の選択部１６１〜１６８は、セルアレイから出力された１６個のデータＤＬ０〜ＤＬ１５を全て出力する。
【００７３】
＜強制８ビット出力モード時＞
強制８ビット出力モードは、１６ビット出力モードで動作する回路を８ビット出力モードでテストするためのモードである。
【００７４】
この場合、出力モード指定信号ＢＹＴＥは、１６ビット出力モードを表すＨレベルで入力されるが、８ビット強制指定信号ＦＯＲＣＥｘ８がＨレベルで入力されることにより、回路は８ビット出力モードで動作する。ここで、出力モード指定信号ＢＹＴＥは、オプションヒューズによって定められるものであるので、パッケージが完了した後には変更できない信号である。したがって、８ビット強制指定信号ＦＯＲＣＥｘ８を用いてテストのために出力モードを変更する。
【００７５】
アドレス比較部２５２に含まれたヒューズＦａ０〜Ｆａｎ、Ｆｂ０〜Ｆｂｎは、出力モードに関係なく８ビット出力モードを基準として不良アドレスに応じて選択的にカットされて不良アドレスが記憶されている。
【００７６】
一方、アドレス信号Ａ［ｎ〜０］の中の一部アドレス信号Ａ［ｎ−１〜０］は、直接アドレス比較部２５２に入力され、８ビット出力モードでのみ使用されるアドレスビットＡｎはアドレス信号制御部２５１に入力される。
【００７７】
アドレス信号制御部２５１は、出力モード指定信号ＢＹＴＥと８ビット強制指定信号ＦＯＲＣＥｘ８に応じて動作し、１６ビット出力モードは、出力モード指定信号ＢＹＴＥがＨレベルのとき動作するモードであるところ、８ビット強制指定信号ＦＯＲＣＥｘ８がＨレベルで加わると、第一ＮＡＮＤゲートＮＡＮＤ１の出力がＨレベルを呈し、回路は８ビット出力モードで動作する。すなわち、アドレス信号制御部２５１は、アドレスビットＡｎに応じて、アドレスビットＡｎがＨレベルであれば、アドレスビットＡＡｎをＨレベルで出力し、アドレスビットＡＡｎｂをＬレベルで出力する。逆に、アドレスビットＡｎがＬレベルであれば、アドレスビットＡＡｎをＬレベルで出力し、アドレスビットＡＡｎｂをＨレベルで出力する。
【００７８】
論理演算されたアドレスビットＡＡｎ及びＡＡｎｂは、アドレスビットＡｎ及びＡｎｂの代わりにアドレス比較部２５２のスイッチング部に含まれたトランジスタＴａｎ及びＴｂｎにそれぞれ入力されている。すなわち、出力モードは１６ビット出力モードであるが、８ビット出力モードの場合と同様に、アドレスビットＡｎ及びＡｎｂとそれぞれ同一レベルのアドレスビットＡＡｎ及びＡＡｎｂがそのままトランジスタＴａｎ及びＴｂｎにそれぞれ入力される。
【００７９】
アドレス比較部２５２は、入力アドレス信号Ａ０〜Ａｎ−１、ＡＡｎと記憶不良アドレスとを比較する。アドレス信号Ａ０〜Ａｎ−１、ＡＡｎと不良アドレスとが一致すると、アドレス信号Ａ０〜Ａｎ−１、ＡＡｎ、Ａ０ｂ〜Ａｎ−１ｂ、ＡＡｎｂによって選択的にターンオンされたトランジスタとカットされていないヒューズを介して、アドレス比較部２５２の出力端子である第一ノードＮ０と接地電圧Ｖｓｓ端子とが電気的に連結され、リペアイネーブル信号ＲＩＯＥＮ及びＲＩＯＥＮｂがそれぞれ所定のレベルで生成される。
【００８０】
リペアイネーブル信号ＲＩＯＥＮ及びＲＩＯＥＮｂに応じて、不良ビット信号生成部２５３は不良ビット信号ＲＩＯ［３〜０］を出力して、不良データが出力データにおいて何番ビットに該当するかを知らせる。
【００８１】
ここで、不良ビット信号ＲＩＯ［３〜０］の最上位ビットＲＩＯ［３］は、さらに不良ビット信号制御部２５４を介して制御される。不良ビット制御部２５４は、８ビット出力モードにおいてＨレベルで入力される８ビット強制指定信号ＦＯＲＣＥｘ８に応じて、最上位ビットＲＩＯ［３］をＬレベルの最上位ビットＲＲＩＯ［３］として出力する。ここで、最上位ビットＲＲＩＯ［３］をＬレベルにすることは、入出力マルチプレクサ１６０からデータが８ビットで出力されるためである。
【００８２】
入出力マルチプレクサ１６０は、不良ビット信号ＲＩＯ［２〜０］及びＲＲＩＯ［３］に応じてセルアレイ１１０から出力された各ビットデータのうち不良ビットデータの代わりにリダンダンシアレイ１２０からのリペアデータＲＤＬを出力する。一方、アドレスビットＡｎ（アドレス信号制御部２５１で生成されたアドレスビットＡＡｎを供給した場合も同じ動作をする）に応じて、入出力マルチプレクサ１６０は、セルアレイ１１０から出力された１６個のデータＤＬ０〜ＤＬ１５のうち８個のデータ（例えば、ＤＬ０〜ＤＬ７）のみを出力する。
【００８３】
このように、１６ビット出力モードで動作するように設定された回路を、８ビット強制指定信号ＦＯＲＣＥｘ８を用いて、８ビット出力モードで動作させてテストすることができる。
【図面の簡単な説明】
【００８４】
【図１】リダンダンシセルアレイを備えてなるメモリ装置のブロック線図である。
【図２】図１における不良ビット情報部の具体的内部構成例を示す回路図である。
【図３】図１における入出力マルチプレクサ内の選択部の具体的構成例を示す回路図である。
【図４】この発明の実施形態に係る不良ビット情報部の具体的内部構成例を示す回路図である。
【図５】この発明の実施形態に係る入出力マルチプレクサ内の選択部の具体的構成例を示す回路図である。
【符号の説明】
【００８５】
１１０  …  セルアレイ
１２０  …  リダンダンシアレイ
１３０  …  センスアンプ
１４０  …  アドレスバッファ
１５０  …  不良ビット情報部
１５１、２５２  …  アドレス比較部
１５２、２５３  …  不良ビット信号生成部
１６０  …  入出力マルチプレクサ
１６１〜１６８  …  選択部
２５１  …  アドレス信号制御部
２５４  …  不良ビット信号制御部
【図１】
2006147127.tif 000003
【図２】
2006147127.tif 000004
【図３】
2006147127.tif 000005
【図４】
2006147127.tif 000006
【図５】
2006147127.tif 000007