(57)【要約】【課題】直列に結合された複数の回路基板において、回路基板にアドレス信号を供給するために、サーモメータ・コードが使用される。【解決手段】回路基板入力コネクタの各端子が回路基板出力コネクタの次の後続端子へ結合されている。回路基板入力コネクタの端子は、プルアップ抵抗器を通じて、電圧源へ結合されている。出力端子の最下位端子は、電圧源により供給される論理信号と反対の論理信号を供給できる。回路基板のアドレス線は、入力コネクタの端子に結合される。この方法で、サーモメータ・アドレス・コードを一連の直列接続回路基板に供給できる。本発明によれば、サーモメータ・コードは選択された追加装置により拡張できる。【選択図】図２Ａ
2006094513.tif 000002
【特許請求の範囲】
【請求項１】
直列に結合された回路基板のグループの各々にサーモメータ・アドレス・コードを供給する装置であって、各回路基板は、
Ｎ個の端子を有する入力コネクタと、
Ｎ個の端子を有する出力コネクタであって、前記入力コネクタのＮ番目の端子が前記出力コネクタの（ｎ＋１）番目の端子に結合されているものと、
電圧源と、
Ｎ個の抵抗器であって、前記入力コネクタの各端子が一つの抵抗器を通じて前記電圧源へ接続されているものとを含み、
前記出力コネクタの０番目の端子が接地電位に結合され、入力コネクタの前記端子の電圧レベルが前記アドレス・コードを供給する前記装置。
【請求項２】
一つの反転増幅器を更に含み、前記反転増幅器の前記入力端子が前記入力コネクタの前記ｎ番目の端子に結合され、前記反転増幅器の前記出力端子が前記出力コネクタの前記０番目の端子において、前記接地電位を置き換える請求項１記載の回路基板。
【請求項３】
一つの論理ＮＡＮＤゲートを更に含み、前記論理ＮＡＮＤゲートの出力端子が前記出力コネクタの前記０番目の端子に結合され、前記入力コネクタの各端子が前記論理ＮＡＮＤゲートの前記反転入力端子の一つへ結合されている請求項１記載の回路基板。
【請求項４】
一つの論理ＮＡＮＤゲートを更に含み、前記論理ＡＮＤゲートの各入力端子が前記入力コネクタの一つの端子に接続され、前記回路基板が前記マスタ回路基板である場合に、前記論理ＡＮＤゲートの前記出力端子が一つの信号を発生する請求項１記載の回路基板。
【請求項５】
一つのエンコーダ・ユニットであって、前記入力コネクタの前記端子に結合されているエンコーダ・ユニットであり、前記エンコーダが前記アドレス・コードをベース・アドレスへ変換するものと、
前記エンコーダ・ユニットへ結合された比較ユニットであって、前記比較ユニットはそこに加えられた入力アドレスを有し、前記ベース・アドレスと前記入力アドレスが等しい場合に、前記比較ユニットがボード選択信号を発生させるものとを、更に含む請求項１記載の回路基板。
【請求項６】
直列に結合された回路基板のグループのためにサーモメータ・アドレス・コードを供給する方法であって、
各回路基板上で、Ｎ個の端子入力コネクタのｎ番目の端子を、Ｎ個の端子の出力コネクタの（ｎ＋１）番目の端子へ結合することと、
前記入力コネクタの各端子へ、一つのプルアップ抵抗器を通じて、電圧を供給することと、
前記出力コネクタの前記０番目の端子へ接地電位を結合して、前記入力コネクタの前記端子の前記電圧レベルが前記アドレス・コードであることを含む前記方法。
【請求項７】
前記接地電位の代わりに、前記出力コネクタの前記０番目の端子へ一つの反転増幅器の出力端子を結合することと、
前記反転増幅器の一つの入力端子を前記入力コネクタの前記ｎ番目の端子へ結合することを更に含む請求項６記載の方法。
【請求項８】
論理ＮＡＮＤゲートの一つの出力端子を、前記出力コネクタの前記０番目の端子へ結合することと、
前記入力コネクタの各端子を、前記論理ＮＡＮＤゲートの一つの反転入力端子へ結合することとを更に含む請求項６記載の方法。
【請求項９】
前記入力コネクタの各端子を、一つの論理ＡＮＤゲートの一つの入力端子へ結合して、前記回路基板がマスタ回路基板である場合に、前記論理ＡＮＤゲートが一つの信号を発生することを更に含む請求項６記載の方法。
【請求項１０】
前記回路基板アドレス・コードを一つのベース・アドレスへ変換することと、
前記ベース・アドレスを一つの入力アドレスと比較することと、
前記ベース・アドレスと前記入力アドレスが同一である場合に、ボード選択信号を発生することとを更に含む請求項６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つのバスに結合される複数の回路カードのベース・アドレスの割当に関し、特に、回路基板の物理的位置に基づいてアドレスを割当てるサーモメータ・コードの使用に関する。本発明は、スタッカブル回路基板のアドレス割当への特別なアプリケーションを発見する。
【背景技術】
【０００２】
これまでＰＣＩ、ＩＳＡまたはＶＭＥなどバスを使用するシステムは、結合される回路カードのための独自のアドレスを指定するために、さまざまな技法を使用してきた。これらの技法には、バス・コネクタへ配線されたコードおよび自動構成機能に基づくジャンパー導線、アドレス・スイッチ、固定識別（ＩＤ：ｆｉｘｅｄ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎｓ）が含まれる。
【０００３】
アドレス・コーディング技法のひとつは、サーモメータ・アドレス・コードである。このコードにおいて、コード値の左の全てのビットは１または０であり、一方コード値の右の全てのビットは同一であるが、しかしコード値の左側のビットから反対の状態を有する。このコーディング技法は、ＮビットのコーディングについてＮ＋１の独自の値を供給する。図１に５ビットサーモメータ・コードの一例を示す。
【０００４】
直列回路基板のグループ内にサーモメータ・アドレス・コードを発生する装置と方法への需要が、存在すると考えられる。回路基板の結合に際して自動的にそうしたサーモメータ・コードを発生できることが、そうした装置と方法のために有利である。拡張サーモメータ・アドレス・コードを供給することも有利である。更になお、回路基板のグループについてマスタ回路基板を自動的に指定できることが有利である。また二つのアドレスが等価である場合にボード選択信号を供給するために、サーモメータ・アドレス・コードを入力アドレスと比較できることも、有利である。
【０００５】
（発明の要約）
前記および他の諸特徴は、本発明により、入力コネクタの各入力端子を出力コネクタの次の連続端子へ結合することにより結合された入力および出力のコネクタを、各回路基板に備えることにより達成される。加えて、入力コネクタの各端子はプルアップ抵抗器を通じて電圧源へ結合される。最下位出力端子が、それへ加えられる接地電圧を有するように調整される。このアドレスは、回路基板の出力コネクタを次の後続回路基板の入力端子へ接続することにより、入力コネクタの電圧レベルにより決定されるとおりに、結合される回路基板のサーモメータ・アドレス・コードを、自動的に供給する。その上、控えめな量の追加装置により、サーモメータ・アドレス・コードのサイズを拡張して、Ｎ＝１の代わりに２Ｎのデコード済みアドレスを供給することができる。マスタ回路基板は、回路基板の結合に際して自動的に識別され得る。
【０００６】
本発明の使用は、積層回路基板に対して特によく適合する。
【実施例】
【０００７】
図１は、５ビットサーモメータ・コードの例である。
【０００８】
図２Ａは、本発明の第１実施例により、一連の回路基板の各々についてサーモメータ・コードを実施する回路基板２０の諸特徴を示す。回路基板２０は、入力コネクタ２０２および出力コネクタ２０１を含む。コネクタ２０１および２０２は図１の５ビットサーモメータ・コードを図示するために、０から４までの５つの端子を有するものとして図示されている。電圧源Ｖｃｃはプルアップ抵抗器Ｒを通してコネクタ２０１の各入力端子０ないし４へ接続されている。導線はコネクタ２０１の入力端子へ接続され、これらの導線へ加えられた論理信号が回路基板２０の論理信号アドレスを供給する。出力コネクタ２０２の０端子は接地電圧へ接続されている。入力コネクタ２０１の端子Ｎが、出力コネクタ２０２の端子Ｎ＋１へ結合されている。
【０００９】
図２Ｂは、一連の回路基板２１−２５の各々についてサーモメータ・コードを発生するために、図２Ａの回路基板を使用することを図示する。回路基板２１−２５は、各々入力コネクタ２１１−２５１および出力コネクタ２１２−２５２を有する。各回路基板の出力コネクタは、隣の回路基板の入力コネクタへ結合できる。図２Ａの回路基板２０について前記したように、コネクタ２１１−２５１および２１２−２５２は、各々５つの端子（Ｎ＝５）により示されている。各々の端子は、０−４（Ｎ＝０，１，．．．，４）と、ラベルされている。各回路基板は、プルアップ抵抗器Ｒを通じて入力コネクタ２１１−２５１の各端子へ接続された、電圧源Ｖｃｃを有する。各出力コネクタ端子２１２、２５２の０番目の位置は、接地電位へ接続されている。加えて、入力コネクタ２１１−２５１の端子は、下記の方法で出力コネクタ２１２−２５２の端子へ結合されている：入力コネクタのＮ番目の位置は、出力コネクタの、（ｎ＋１）番目の位置へ結合されている。こうして、入力コネクタの０番目の位置は、出力コネクタの１番目の位置へ結合されており、入力コネクタの第１位置は、出力コネクタの第２位置へ結合されるなどである。入力コネクタ端子と出力コネクタ端子の結合は、図２Ｂに矢印で図示されている。回路基板のアドレスは、入力コネクタの端子へ加えられる信号により決定される。この方法で、第１回路基板２１はこのコネクタの５ビットの位置において、論理「１」を有する。このビット・パターンは、図１の第１直線に示すように、３１の回路基板ＩＤを供給する。入力コネクタ端子と出力コネクタ端子の結合のゆえに、回路基板２２の入力端子は、そこに加えられた４個の論理「１」および１個の論理「０」を有する。注意すべきは、出力端子ビット位置０の接地、その結果としての入力コネクタ２２１の第０ビット位置の接地およびＶｃｃとコネクタの前記第０ビット位置の間に結合されたプルアップ抵抗器は、入力コネクタ２２の第１端子が論理「０」であることを確実にすることである。各後続の回路基板により、論理「１」が、アドレスにおいて論理「０」により置き換えられる。従って、図１の表に示される構成は、図２Ｂに示される構成により複製される。
【００１０】
図３を参照すると、一連の回路基板内でサーモメータ・アドレス・コード方式を実施するための、第２の回路基板３０が図示されている。回路基板３０は、５端子入力コネクタ３０１および５端子出力コネクタ３０２を含む。図２Ａの回路基板２０と同様に、電圧源Ｖｃｃはプルアップ抵抗器Ｒを通じてコネクタ３０１の各入力端子へ結合されている。そして回路基板のアドレスは、入力コネクタ３０１の端子へ加えられる論理信号により決定される。回路基板３０が回路基板２０と異なる点は、出力コネクタの端子０が接地済みある代わりに、入力コネクタ３０１の端子４が反転増幅器３０９を通じて出力コネクタ３０２の端子０へ結合されていることである。図３に示され、また図２Ｂに挿入された回路基板実施により明らかなように、これら回路基板のアドレス・コードは図１に示されたものである。
【００１１】
しかしながら、図３に示した回路基板の実施は、拡張されたサーモメータ・アドレス・コードを供給することができる。この拡張は、反転増幅器が、図１の最後の行の論理ビット「０」を論理ビット「１」へ変換する結果である。同様に、これらアドレス・ビットが全て論理ビット「０」であるときは、論理ビット「１」がアドレス・ビットへ入力される。図４に、サーモメータ・コードのこの実施の結果を示す。
【００１２】
図５は、拡張サーモメータ・コードを供給する回路基板のもう一つの実施を示す。この第３実施例において、入力コネクタ５０１の端子ｎが出力コネクタ５０２の（ｎ＋１）へ結合される。各入力端子は、プルアップ抵抗器Ｒを通じて電圧Ｖｃｃへ結合される。入力端子へ加えられる論理信号は、アドレス・コードを供給する。更に、各回路基板はＮＡＮＤ論理ゲート５０９を含む。入力コネクタ５０１の第１端子が、ＮＡＮＤ論理ゲート５０９の反転入力端子へ接続されている。入力コネクタ５０１の残りの端子は、ＮＡＮＤ論理ゲート５０９の入力端子へ結合されている。ＮＡＮＤ論理ゲート５０９の出力端子は、出力コネクタ５０２の第１端子へ結合されている。従ってＮＡＮＤ論理ゲート５０９は、一連の最初の回路基板上の出力信号を発生し、論理「０」が出力コネクタの第１端子へ加えられる。一連の第２の回路基板において、入力コネクタの第１端子は論理「０」である。従って、一連の第２ボードの入力コネクタの他の全ての端子は論理「１」であるので、論理「１」が出力コネクタ５０２の第１端子へ加えられる。この論理「１」は、残りのアドレスを通じて伝播される。
【００１３】
図５に示した回路基板５０の一連の結合の結果として発生されるコードを、図６に図示する。拡張サーモメータ・アドレス・コードが供給されるが、しかしこのコードは、図４に示した拡張アドレス・コードと異なる。
【００１４】
図７Ａは、一連の結合された回路基板上に含まれるための、ボード選択回路を示す。回路基板７０の外部にあるソースから、動作可能信号および入力アドレスが、回路基板７０へ加えられる。回路基板上で、サーモメータ・アドレス信号すなわち入力コネクタへ加えられる信号が、エンコーダ７１へ加えられる。エンコーダ７１は、サーモメータ・アドレス信号コードを回路基板ベース・アドレス信号へ変換する。回路基板ベース・アドレスが、コンパレータ７２の端子の１セットへ加えられる。入力アドレス信号が、コンパレータ７２の端子の第２のセットへ加えられる。ベース・アドレス信号と入力アドレス信号が同一である場合は、コンパレータが一つの信号を論理ＡＮＤゲート７３の第１端子へ加える。動作可能信号が論理ＡＮＤゲート７３の第２入力端子へ加えられる。コンパレータ７２からの信号および動作可能信号が論理ＡＮＤゲート７３に加えられると、論理ＡＮＤゲート７３がボード選択信号を生成する。ボード選択信号の存在は、選択されたボードが他の処理ユニットと相互に作用することを可能にする。
【００１５】
図７Ｂは、エンコーダ・ユニット７１の一つの例示的な実施である。エンコーダ・ユニット７１は、図４または図６に示したようなアドレス信号に応答して、ベース・アドレスを供給する。ベース・アドレスはコンパレータ７２へ加えられ、そこで回路基板ベース・アドレスが入力アドレスに等しいかどうかの決定がなされるが、この入力アドレスは、処理ユニットにより必要とされるリソースの位置を識別するものである。
【００１６】
複数の回路基板は構造において同一であるが、個別の回路基板の機能は異なる。特に、多くのアプリケーションにおいて、直列に接続されたボードが、マスタ・ボードの制御のもとに動作する。この構成は拡張可能であるから、直列に接続されたボードの内の第１の回路基板が、マスタ・ボードとして選択される。このボードは、適当な信号が存在する場合に限り、マスタ・ボードとして動作する。この適当な信号は、図８に示すように、入力コネクタ８０１の全ての端子から論理ＡＮＤゲート８０５の入力端子へ論理信号を加えることにより、本発明により発生される。
【００１７】
説明した実施例の動作において、各回路基板のベース・アドレスはサーモメータ・アドレス・コードおよびエンコーダ・ユニットにより決定され、エンコーダ・ユニットはサーモメータ・コード・アドレスをベース・アドレスへ変換する。このサーモメータ・アドレスは、入力コネクタの端子において設定される。サーモメータ・アドレス・コードは、入力コネクタが出力コネクタへ置き換えられた結合の結果として、回路基板により自動的に発生される。追加的な装置を使用してサーモメータ・アドレス・コードを拡張し、それにより入力および出力のコネクタに必要な端子数を減らすことができる。これら説明した諸実施例は、直列に結合された回路基板内の全ての回路基板を、関連部品において同一に作れるという追加的な長所を提供する。
【００１８】
全ての回路基板は、入力コネクタの端子に結ばれた弱いプルアップ抵抗器を有する。電圧源およびプルアップ抵抗器は、論理高レベルを設定する。全ての回路基板が結合されたときに、このネットのインピーダンスは、ネットに結ばれた全ての抵抗器の並列合計である。従って、プルアップ抵抗器の値は、結果する負荷を駆動するのに論理回路の容量が充分であるために、ボード基板の数の最悪のケースについて、選択されなければならない。マスタ回路基板は第１回路基板でなければならず、この回路基板は自動的に選択され得る。
【００１９】
一つの実施例において、複数の回路基板が互いに積層される。実際に、連続するボードの間の電気的および機械的両方の結合のために、回路基板コネクタを使用できる。各回路基板は、逐次的に一層高いベース・アドレスへ割り当てられる。バス・タイムアウト（ｂｕｓ  ｔｉｍｅ−ｏｕｔ）機構を実施することにより、ソフトウエア・プログラムが回路基板を逐次的にアドレスできる。従って、第１バス・タイムアウトが、シリーズ内のボードの数を決定する。
【００２０】
例示的な諸実施例に関して本発明を説明してきたが、本発明はこれらの実施例に必ずしも限定されない。従って、本書に特に説明されない他の諸実施例、変化形および改良が本発明の範囲に含まれることを理解すべきである。
【図面の簡単な説明】
【００２１】
本発明の他の実施例および長所は、例示の詳細な説明および添付図面を参照して理解される。
【図１】サーモメータ・コードの図示である。
【図２Ａ】本発明の諸原則による一つの回路基板上の構成要素の第１実施例のブロック図であって、直列結合回路基板のグループを動作可能にして、図１に示すサーモメータ・アドレス・コードを自動的に発生させるものである。
【図２Ｂ】図２Ａの実施例の諸構成要素を有する結合回路基板により、どのようにアドレス・コードが発生されるかを図示する。
【図３】一つの回路基板上の構成要素の第２実施例のブロック図であって、直列結合回路基板のグループを動作可能にして、本発明による追加アドレス・コードと共に図１に示すサーモメータ・アドレス・コードを、自動的に発生させるものである。
【図４】図３に示した第２実施例から利用可能な追加のサーモメータ・コードを図示する。
【図５】一つの回路基板上の構成要素の第３実施例のブロック図を図示し、直列結合回路基板のグループを動作可能にして、本発明による拡張サーモメータ・アドレス・コードを自動的に発生させるものである。
【図６】図５に示したタイプの直列結合回路基板のグループにより発生されるサーモメータ・アドレス・コードを図示する。
【図７Ａ】前項までのいずれかの回路基板実施例と共に使用するためのボード選択回路のブロック図である。
【図７Ｂ】本発明による図７Ａのエンコーダのためのマッピングを図示する。
【図８】本発明により前記回路基板がマスタ回路基板であるときを決定するために、回路基板に含まれる例示的な回路のブロック図である。
【符号の説明】
【００２２】
２０  回路基板
２０１  入力コネクタ
２０２  出力コネクタ
２１−２５  回路基板
２１１−２５１  入力コネクタ
２１２−２５２  出力コネクタ
３０  回路基板
３０１  ５端子入力コネクタ
３０２  ５端子出力コネクタ
５０  回路基板
５０１  入力コネクタ
５０２  出力コネクタ
５０９  ＮＡＮＤゲート
７０  回路基板
７１  エンコーダ
７２  コンパレータ
７３  ＡＮＤゲート
８０１  入力コネクタ
８０５  論理ＡＮＤゲート
【図１】
2006094513.tif 000003
【図２Ａ】
2006094513.tif 000004
【図２Ｂ】
2006094513.tif 000005
【図３】
2006094513.tif 000006
【図４】
2006094513.tif 000007
【図５】
2006094513.tif 000008
【図６】
2006094513.tif 000009
【図７Ａ】
2006094513.tif 000010
【図７Ｂ】
2006094513.tif 000011
【図８】
2006094513.tif 000012
【外国語明細書】
2006094513000001.pdf