(57)【要約】【課題】消費電力を低減することができる半導体記憶装置を提供すること【解決手段】半導体記憶装置１は、メモリセル１１につながるワード線ＳＸに駆動電圧ＶＸＰＧ＿ｉｊを印加するワードドライバ２０と、そのワードドライバ２０に駆動電圧ＶＸＰＧ＿ｉｊを供給し、ワードドライバ２０を構成するトランジスタ群のバックゲートに基板電圧ＶＸＰＧ＿ｉを印加する内部電源回路３０とを備える。内部電源回路３０は、その駆動電圧ＶＸＰＧ＿ｉｊとその基板電圧ＶＸＰＧ＿ｉを独立して制御する。具体的には、読み出し動作時、内部電源回路３０は、基板電圧ＶＸＰＧ＿ｉを常時供給し、駆動電圧ＶＸＰＧ＿ｉｊの供給のみをＯＮ／ＯＦＦする。【選択図】      図６
2006147015.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにつながるワード線に駆動電圧を印加するワードドライバと、
前記ワードドライバに前記駆動電圧を供給し、前記ワードドライバを構成するトランジスタ群のバックゲートに基板電圧を印加する内部電源回路とを備え、
前記内部電源回路は、前記駆動電圧と前記基板電圧を独立して制御することを特徴とする
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
読み出し動作時、前記内部電源回路は、前記基板電圧を常時供給し、前記駆動電圧の供給のみをＯＮ／ＯＦＦすることを特徴とする
半導体記憶装置。
【請求項３】
請求項１又は２のいずれかに記載の半導体記憶装置であって、
前記トランジスタ群は、前記ワード線に前記駆動電圧を出力するための最終段のＰチャネルトランジスタを含む
半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記ワードドライバはレベルシフタを有し、前記トランジスタ群は、前記レベルシフタのＰチャネルトランジスタを含む
半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置であって、
前記内部電源回路は、前記レベルシフタのＰチャネルトランジスタのソースに前記駆動電圧を供給し、前記Ｐチャネルトランジスタが形成されるウェルに前記基板電圧を印加し、
前記ワードドライバは、前記ワード線を選択するワード線選択信号に応答して、前記ソースの電圧を前記ワード線に印加することを特徴とする
半導体記憶装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体記憶装置であって、
前記内部電源回路は、第１電源配線を介して前記ワードドライバに接続された第１電源スイッチと、第２電源配線を介して前記ワードドライバに接続された第２電源スイッチとを備え、
前記第１電源スイッチは、常に前記基板電圧を前記第１電源配線に供給し、前記第２電源スイッチは、選択信号に応答して前記駆動電圧を前記第２電源配線に供給することを特徴とする
半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置であって、
１本の前記第１電源配線には、複数の前記第２電源スイッチが接続されたことを特徴とする
半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置であって、
前記１本の第１電源配線には、複数の前記ワードドライバが接続され、
前記複数のワードドライバのそれぞれは、前記複数の第２電源スイッチに接続され、
１つの前記第１電源スイッチは、前記１本の第１電源配線を通して前記複数のワードドライバに前記基板電圧を常に供給し、
前記複数の第２電源スイッチの各々は、常に前記１つの第１電源スイッチから前記基板電圧を受け取り、前記選択信号に応答して前記基板電圧を前記駆動電圧として前記第２電源配線に供給することを特徴とする
半導体記憶装置。
【請求項９】
請求項６乃至８のいずれかに記載の半導体記憶装置であって、
アレイ状に配置された複数のメモリセルブロックを更に具備し、前記ワードドライバは、前記複数のメモリセルブロックのそれぞれに対して設けられ、
前記選択信号は、前記複数のメモリセルブロックのうち、アクセスされる前記メモリセルが含まれるメモリセルブロックを指定するブロック選択信号であることを特徴とする
半導体記憶装置。
【請求項１０】
１本のメインワード線に接続された複数のワードドライバと、
前記複数のワードドライバのそれぞれによって駆動される複数のサブワード線と、
前記複数のワードドライバに接続された内部電源回路と、
前記複数のサブワード線のそれぞれにつながる複数のメモリセルと
を具備し、
前記複数のワードドライバの各々は、Ｐチャネルトランジスタを含むレベルシフタを備え、前記複数のサブワード線のうち駆動される選択ワード線を指定するワード線選択信号に応答して、前記Ｐチャネルトランジスタのソース電圧を前記選択ワード線に印加し、
前記内部電源回路は、第１電源配線に第１電圧を供給する第１電源スイッチと、複数の第２電源配線のそれぞれに第２電圧を供給する複数の第２電源スイッチとを備え、
前記第１電源配線は、前記Ｐチャネルトランジスタが形成されるウェルに接続され、前記複数の第２電源配線は、前記複数のワードドライバのそれぞれが有する前記Ｐチャネルトランジスタのソースに接続されることを特徴とする
半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置であって、
読み出し動作時、前記第１電源スイッチは、常に前記第１電圧を前記第１電源配線に供給し、前記複数の第２電源スイッチの各々は、選択信号に応答して、前記複数の第２電源配線のうち対応する一つに前記第２電圧を供給することを特徴とする
半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置であって、
前記複数の第２電源スイッチの各々は、前記第１電源配線に接続され、常に前記第１電圧を受け取り、前記選択信号に応答して前記第１電圧を前記第２電圧として前記一つの第２電源配線に供給することを特徴とする
半導体記憶装置。
【請求項１３】
メモリセルにつながるワード線と、前記ワード線を駆動するワードドライバとを備え、読み出しアドレスが遷移する前に、前記ワードドライバを構成するトランジスタ群のバックゲートの電圧が第１の電圧に確定することを特徴とする
半導体記憶装置。
【請求項１４】
請求項１３に記載の半導体記憶装置であって、
前記第１の電圧は、読出し時に選択される前記ワード線に印加される電圧であることを特徴とする
半導体記憶装置。
【請求項１５】
請求項１３又は１４に記載の半導体記憶装置であって、
前記ワードドライバの駆動電圧は、前記読み出しアドレスが遷移した後に確定することを特徴とする
半導体記憶装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体記憶装置であって、
前記メモリセルは、不揮発性のメモリセルであることを特徴とする
半導体記憶装置。
【請求項１７】
メモリセルにつながるワード線を駆動するワードドライバであって、
前記ワードドライバを構成するトランジスタ群のバックゲートが、スタンバイ時にグランドレベルと読み出し電圧レベルとの間の電圧にプリセットされることを特徴とする
ワードドライバ。
【請求項１８】
請求項１７に記載のワードドライバであって、
前記トランジスタ群のバックゲートの電圧は、スタンバイが解除されてから読み出しアドレスが確定する前後の所定の期間、前記プリセットされた電圧に維持されることを特徴とする
ワードドライバ。
【請求項１９】
請求項１７又は１８に記載のワードドライバであって、
前記トランジスタ群のバックゲートに印加される電圧は、前記トランジスタ群のソースに印加される電圧から独立していることを特徴とする
ワードドライバ。
【請求項２０】
半導体記憶装置においてワード線を駆動するワードドライバに前記ワード線に印加される駆動電圧を供給する内部電源回路であって、
前記ワードドライバを構成するトランジスタ群のバックゲートに、前記駆動電圧から独立した基板電圧を印加することを特徴とする
内部電源回路。
【請求項２１】
請求項２０に記載の内部電源回路であって、
読み出し動作時、前記基板電圧を常時供給し、前記駆動電圧の供給のみをＯＮ／ＯＦＦすることを特徴とする
内部電源回路。
【請求項２２】
請求項２１に記載の内部電源回路であって、
第１電源配線を介して前記ワードドライバに接続された第１電源スイッチと、第２電源配線を介して前記ワードドライバに接続された第２電源スイッチとを備え、
前記第１電源スイッチは、常に前記基板電圧を前記第１電源配線に供給し、前記第２電源スイッチは、選択信号に応答して前記駆動電圧を前記第２電源配線に供給することを特徴とする
内部電源回路。
【請求項２３】
請求項２２に記載の内部電源回路であって、
１本の前記第１電源配線には、複数の前記第２電源スイッチと複数の前記ワードドライバが接続され、
前記複数のワードドライバのそれぞれは、前記複数の第２電源スイッチに接続され、
１つの前記第１電源スイッチは、前記１本の第１電源配線を通して前記複数のワードドライバに前記基板電圧を常に供給し、
前記複数の第２電源スイッチの各々は、常に前記１つの第１電源スイッチから前記基板電圧を受け取り、前記選択信号に応答して前記基板電圧を前記駆動電圧として前記第２電源配線に供給することを特徴とする
内部電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ワード線を駆動する技術に関する。
【背景技術】
【０００２】
複数のメモリセル、複数のワード線、複数のビット線を備える半導体記憶装置において、ワード線を駆動するための一般的な技術として、例えば以下の技術が知られている。
【０００３】
特許文献１に開示された不揮発性半導体記憶装置によれば、ワード線を駆動する回路は、ｎチャネルトランジスタとｐチャネルトランジスタより構成されるインバータ回路で構成されている。それぞれのトランジスタのソース線には、第１のアドレス信号群から生成されるブロック選択アドレス信号が供給される。また、それぞれのトランジスタのゲート線には、第２のアドレス信号群から生成されるゲート選択アドレス信号が供給される。
【０００４】
特許文献２には、不揮発性半導体記憶装置において用いられる行デコーダが開示されている。この不揮発性半導体記憶装置は、階層型のワード線構造を有し、メインワード線とローカルワード線を備えている。この行でコーダは、ＰＭＯＳタイプの第１のトランジスタと、ＮＭＯＳタイプの第２のトランジスタを備えている。第１のトランジスタは、一方がメインワード線に接続され他方がローカルワード線に接続された伝導端子を有している。また、第２のトランジスタは、一方がローカルワード線に接続され他方がグランド電源線に接続された伝導端子を有している。
【０００５】
図１は、従来の半導体記憶装置の構成を概略的に示しており、特に、ワード線を駆動するための回路の構成を概略的に示している。この半導体記憶装置は、階層型のワード線構造を有しており、メインワード線とサブワード線を備えている。ＳＷＤ（サブワードドライバ、サブワードデコーダ）１２０は、サブワード線を駆動するための回路であり、サブワード線に駆動電圧を印加する。その駆動電圧は、内部電源回路１３０から各ＳＷＤ１２０に供給される。
【０００６】
内部電源回路１３０は、読出電圧発生回路（ＲＣＰ）１３１、書込電圧発生回路（ＡＣＰ）１３２、複数の第１電源スイッチ（ＰＷＳ＿Ｇ）１６０、及び複数の第２電源スイッチ（ＰＷＳ＿Ｈ）１７０を備えている。読出電圧発生回路１３１及び書込電圧発生回路１３２は、チャージポンプである。読出電圧発生回路１３１及び書込電圧発生回路１３２は、複数の第１電源スイッチ１６０＿０〜１６０＿ｇに接続されている。１つの第１電源スイッチ１６０＿ｉ（１６０＿０〜１６０＿ｇ）は、第１電源配線ＶＸＰＧ＿ｉを介して、複数の第２電源スイッチ１７０＿ｉ０〜１７０＿ｉｈに接続されている。１つの第２電源スイッチ１７０＿ｉｊ（１７０＿ｉ０〜１７０＿ｉｈ）は、第２電源配線ＶＸＰＧ＿ｉｊを介して、サブワードドライバ１２０＿ｉｊに接続されている。
【０００７】
読出電圧発生回路１３１及び書込電圧発生回路１３２は、複数の第１電源スイッチ１６０＿ｉに、それぞれ読出電圧ＶＰＲＧ及び書込電圧ＶＰＰＧを供給する。第１電源スイッチ１６０＿ｉは、スタンバイ時に電源電圧ＶＣＣを、読出し動作時に読出電圧ＶＰＲＧを、書込み動作時に書込電圧ＶＰＰＧを、それぞれ第１電源配線ＶＸＰＧ＿ｉに供給する。第２電源スイッチ１７０＿ｉｊは、ブロックアドレス選択信号に応答して、第１電源配線ＶＸＰＧ＿ｉからの電圧を第２電源配線ＶＸＰＧ＿ｉｊに供給する。これにより、選択されたメモリセルブロックに接続されたサブワードドライバ１２０＿ｉｊに、読出電圧ＶＰＲＧ又は書込電圧ＶＰＰＧが、駆動電圧として供給される。
【０００８】
図２は、従来技術に係るサブワードドライバ（ＳＷＤ）１２０の構成を示す回路図である。このサブワードドライバ１２０は、レベルシフタ１４０と複数の最終段ドライバ１５０＿０〜１５０＿ｋを備えている。レベルシフタ１４０は、Ｐチャネルトランジスタ１４１、１４２を含んでいる。これらＰチャネルトランジスタ１４１、１４２のソース１４１ｓ、１４２ｓは、上述の第２電源配線ＶＸＰＧ＿ｉｊに接続されている。制御信号ＭＸＣＮＴがＯＮになり、このサブワードドライバ１２０に接続されたメインワード線ＭＸが選択（Ｌｏｗレベル）されると、Ｐチャネルトランジスタ１４２のソース電圧がこのレベルシフタ１４０から出力される。
【０００９】
複数の最終段ドライバ１５０＿０〜１５０＿ｋは、複数のサブワード線ＳＸ０＿ＳＸｋのそれぞれに接続されており、それらを駆動する。具体的には、複数の最終段ドライバ１５０＿０〜１５０＿ｋの各々は、インバータを構成するトランジスタ群を含んでいる。そのトランジスタ群のゲートは、プリワード線ＰＸ０〜ＰＸｋのいずれかに接続されている。また、そのトランジスタ群のうちＰチャネルトランジスタ１５１のソースは、上記レベルシフタ１４０の出力に接続されている。よって、プリワード線ＰＸ０＿ＰＸｋのいずれかが選択（Ｌｏｗレベル）されると、対応するＰチャネルトランジスタ１５１のソース電圧が、対応するサブワード線ＳＸに供給される。すなわち、上述の第２電源配線ＶＸＰＧ＿ｉｊから供給された駆動電圧（読出電圧ＶＰＲＧまたは書込電圧ＶＰＰＧ）が、選択されたサブワード線ＳＸに印加される。
【００１０】
また、上述の第２電源配線ＶＸＰＧ＿ｉｊは、レベルシフタ１４０のＰチャネルトランジスタ１４１、１４２のバックゲート１４１ｂ、１４２ｂ、及び最終段ドライバ１５０のＰチャネルトランジスタ１５１のバックゲート１５１ｂにも接続されている。具体的には、それらＰチャネルトランジスタ１４１、１４２、１５１が形成されているウエルＳＷＤＰＷに、第２電源配線ＶＸＰＧ＿ｉｊの電圧（読出電圧ＶＰＲＧまたは書込電圧ＶＰＰＧ）が印加される。このように、レベルシフタ１４０のＰチャネルトランジスタ１４１、１４２のソース（１４１ｓ，１４２ｓ）とバックゲート（１４１ｂ，１４２ｂ）は、同一の電源線ＶＸＰＧ＿ｉｊで制御される。
【００１１】
図３は、このような半導体記憶装置におけるワード線駆動動作を示すタイミングチャートである。時刻ｔ０において、電源が投入され、電源電圧ＶＣＣが供給され始める。これにより、読出電圧発生回路１３１が活性化され、読出電圧ＶＰＲＧを供給し始める。その後、第１電源スイッチＰＷＳ＿Ｇは、第１電源配線ＶＸＰＧ＿ｉに電源電圧ＶＣＣを供給し、第２電源スイッチＰＷＳ＿Ｈは、第２電源配線ＶＸＰＧ＿ｉｊにグランド電圧ＧＮＤを供給する。つまり、スタンバイ時において、サブワードドライバ１２０内のＰチャネルトランジスタのソース／バックゲートの電圧は、グランド電圧ＧＮＤのまま保持されている。
【００１２】
リードアクセス時の動作は以下のとおりである。時刻ｔ１において、チップセレクト信号ＣＳ及びブロックアドレス選択信号ＡＤＤが入力される。それがアドレス遷移検知回路（図示されない）によって検知され、時刻ｔ２において、電源スイッチ活性化信号ＡＴＤＸが有効になる。これにより、選択されたメモリセルブロックに対応した第１電源スイッチ（ＰＷＳ＿Ｇ）１６０及び第２電源スイッチ１７０（ＰＷＳ＿Ｈ）が活性化される。そして、時刻ｔ３から、第１電源配線ＶＸＰＧ＿ｉの電圧は読出電圧ＶＰＲＧに昇圧し始め、それに伴い、第２電源配線ＶＸＰＧ＿ｉｊの電圧も読出電圧ＶＰＲＧに昇圧し始める。これにより、サブワードドライバ１２０内のＰチャネルトランジスタ１４１、１４２のソース１４１ｓ、１４２ｓ、及びウエルＳＷＤＰＷが、充電され始める。
【００１３】
また、ワード線選択信号により、対応するメインワード線ＭＸ及びプリワード線ＰＸがＬｏｗレベルに駆動される。これにより、レベルシフタ１４０から読出電圧ＶＰＲＧが出力され、ワード線選択信号によって指定された１本のサブワード線ＳＸに、その読出電圧（駆動電圧）ＶＰＲＧが印加され始める。図３に示された例においては、時刻ｔ４から時刻ｔ５にかけて、そのサブワード線ＳＸの電圧が、グランド電圧ＧＮＤから読出電圧ＶＰＲＧに上昇する。
【００１４】
その後、時刻ｔ６において、チップセレクト信号ＣＳ及びブロックアドレス選択信号ＡＤＤの入力が終了する。これにより、第２電源配線ＶＸＰＧ＿ｉｊの電圧が、読出電圧ＶＰＲＧからグランド電圧ＧＮＤに下がり始める。この時、読出電圧ＶＰＲＧに充電されていたウエルＳＷＤＰＷの電圧も、グランド電圧ＧＮＤに下がり始める。時刻ｔ７から、上記１本のサブワード線ＳＸの電圧も下がり始め、そのサブワード線ＳＸの駆動が終了する。
【００１５】
【特許文献１】特開平７−１６９２８２号公報
【特許文献２】特開２０００−１１３６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述の半導体記憶装置において、第２電源配線ＶＸＰＧ＿ｉｊは、レベルシフタ１４０のＰチャネルトランジスタ１４１、１４２のソース１４１ｓ、１４２ｓ、及びＰチャネルトランジスタが形成されるウエルＳＷＤＰＷに接続されている。つまり、ソース１４１ｓ、１４２ｓ、及びウエルＳＷＤＰＷは、同一の電源線ＶＸＰＧ＿ｉｊで制御される。よって、スタンバイ時において、サブワードドライバ１２０内のＰチャネルトランジスタのソース（１４１ｓ，１４２ｓ）／バックゲート（１４１ｂ，１４２ｂ，１５１ｂ）の電圧は、グランド電圧ＧＮＤのまま保持されている。
【００１７】
このような構成は、スタンバイ時の消費電力を抑制できる点において有効であった。それは、スタンバイ時にＰチャネルトランジスタのバックゲート（１４１ｂ,１４２ｂ,１５１ｂ）に高電圧が印加されると、微小なサブスレショルド電流が流れてしまうからである。しかしながら、本願発明者らは、このような構成に対して以下のような問題点を発見した。
【００１８】
すなわち、従来の構成によれば、リードアクセスの度に、Ｐチャネルトランジスタが形成されているウエルＳＷＤＰＷを充放電する必要がある。つまり、あるサブワード線ＳＸを駆動する際に、そのサブワード線ＳＸに読出電圧ＶＰＲＧを供給するとともに、ウエルＳＷＤＰＷの電圧をグランド電圧ＧＮＤから読出電圧ＶＰＲＧに上昇させる必要がある。また、そのサブワード線ＳＸに対するアクセス終了後、ウエルＳＷＤＰＷの電圧を読出電圧ＶＰＲＧからグランド電圧ＧＮＤに落とす必要がある。ウエルＳＷＤＰＷの負荷容量は非常に大きく、その負荷容量によって無視できない電力が消費される。
【００１９】
ウエルＳＷＤＰＷの負荷容量（の充放電）によって消費される電力が大きいと、読出電圧発生回路（チャージポンプ）に蓄積された電荷も多く消費される。そのチャージポンプの能力は有限なので、特に、連続的なリードアクセスが行われた場合に、そのチャージポンプから出力される電圧（読出電圧ＶＰＲＧ）が下がってしまう。最悪の場合、サブワード線ＳＸに印加される読出電圧ＶＰＲＧが低くなりすぎて、正常な読出し動作ができなくなる。また、電荷の消費が激しい場合、チャージポンプが動作し続けるので、そのチャージポンプによる消費電力も大きくなってしまう。このように、従来のワード線駆動技術によれば、全体として消費電力が大きくなってしまうという問題があった。
【課題を解決するための手段】
【００２０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
本発明に係る半導体記憶装置（１）は、メモリセルにつながるワード線（ＳＸ）に駆動電圧（ＶＸＰＧ＿ｉｊ）を印加するワードドライバ（２０）と、内部電源回路（３０）とを備える。内部電源回路（３０）は、その駆動電圧（ＶＸＰＧ＿ｉｊ）をワードドライバ（２０）に供給するだけでなく、そのワードドライバ（２０）を構成するトランジスタ群（４１、４２、５１）のバックゲート（４１ｂ、４２ｂ、５１ｂ）には、基板電圧（ＶＸＰＧ＿ｉ）を印加する。ここで、内部電源回路（３０）は、その駆動電圧（ＶＸＰＧ＿ｉｊ）とその基板電圧（ＶＸＰＧ＿ｉ）を独立して制御する。具体的には、読み出し動作時、内部電源回路（３０）は、基板電圧（ＶＸＰＧ＿ｉ）を常時供給し、駆動電圧（ＶＸＰＧ＿ｉｊ）の供給だけをＯＮ／ＯＦＦする。
【００２２】
この半導体記憶装置（１）においては、読み出しアドレスが遷移する前に、ワードドライバ（２０）を構成するトランジスタ群（４１、４２、５１）のバックゲート（４１ｂ、４２ｂ、５１ｂ）の電圧が所定の電圧に確定する。その所定の電圧は、読出し時に選択されるワード線（ＳＸ）に印加される電圧（ＶＰＲＧ）である。ワードドライバ（２０）の駆動電圧（ＶＸＰＧ＿ｉｊ）は、読み出しアドレスが遷移した後に確定する。
【００２３】
このような半導体記憶装置（１）によれば、読み出し動作時の負荷容量が低減される。具体的には、トランジスタ群（Ｐチャネルトランジスタ群）が形成されるウェル（ＳＷＤＰＷ）の負荷容量が削減される。したがって、従来技術と比較して、消費電力が低減される。また、負荷容量が小さくなるので、ワード線（ＳＸ）を充電するために必要な時間が短縮され、駆動速度が向上する。このように、本発明によれば、消費電力の低減とワード線駆動の高速化が実現される。
【発明の効果】
【００２４】
本発明に係る半導体記憶装置、ワードドライバ、及び内部電源回路によれば、消費電力が低減される。
【００２５】
本発明に係る半導体記憶装置、ワードドライバ、及び内部電源回路によれば、ワード線の駆動速度が向上する。
【発明を実施するための最良の形態】
【００２６】
添付図面を参照して、本発明による半導体記憶装置を説明する。この半導体記憶装置として、フラッシュメモリ等の不揮発性半導体記憶装置や、ＤＲＡＭ（Dynamic Random Access Memory）が例示される。
【００２７】
図４は、本発明の実施の形態に係る半導体記憶装置の構成を概念的に示している。この半導体記憶装置１は、アレイ状に配置された複数のメモリセルブロック１０（１０＿ｉｊ；０≦ｉ≦ｇ，０≦ｊ≦ｈ）を備えている。各々のメモリセルブロック１０は、アレイ状に配置された複数のメモリセルからなるメモリセルアレイを有している。ブロックアドレス選択信号によって、これら複数のメモリセルブロック１０から１つのメモリセルブロックが選択される。具体的には、そのブロックアドレス選択信号は、列を指定する「列ブロックアドレス選択信号ＡＤＤＧ」と、行を指定する「行ブロックアドレス選択信号ＡＤＤＨ」を含む。選択されたメモリセルブロックは活性化され、後述される内部電源回路から電圧が供給される。
【００２８】
また、この半導体記憶装置１は、複数のサブワードドライバ（サブワードデコーダ，ＳＷＤ）２０を備えている。その複数のサブワードドライバ２０（２０＿ｉｊ）は、複数のメモリセルブロック１０（１０＿ｉｊ）のそれぞれに対して設けられている。後に詳しく説明されるように、このサブワードドライバ２０は、メモリセルブロック１０内のメモリセルにつながるワード線を駆動するための回路である。
【００２９】
図４に示されるように、この半導体記憶装置１は、階層型のワード線構造を有している（階層ワード線方式）。つまり、１本のメインワード線ＭＸ（ＭＸ０〜ＭＸｇ）が、複数のメモリセルブロック１０に対して設けられている。例えば、メインワード線ＭＸ１は、列方向に配置されたメモリセルブロック１０＿１０〜１０＿１ｈに対して設けられている。そのメインワード線ＭＸ１は、サブワードドライバ２０＿１０〜２０＿１ｈに接続されており、そのメインワード線ＭＸ１が選択されることによって、サブワードドライバ２０＿１０〜２０＿１ｈが活性化する。
【００３０】
図５は、ある１つのメモリセルブロック１０＿ｉｊと、ある１つのサブワードドライバ２０＿ｉｊに関する接続関係を説明するための図である。図５に示されるように、メモリセルブロック１０＿ｉｊは、１つのメモリセルアレイを有している。つまり、メモリセルブロック１０＿ｉｊは、アレイ状に配置された複数のメモリセル１１と、複数のサブワード線ＳＸ０〜ＳＸｋと、複数のビット線ＢＬを有している。複数のサブワード線ＳＸ０〜ＳＸｋと複数のビット線ＢＬは互いに交差しており、その交差点の各々にメモリセル１１が配置されている。このメモリセル１１として、コントロールゲートとフローティングゲートを有する不揮発性のメモリセルが例示される。
【００３１】
サブワードドライバ２０＿ｉｊは、サブワード線ＳＸを駆動するための回路であり、複数のサブワード線ＳＸ０〜ＳＸｋは、このサブワードドライバ２０＿ｉｊに接続されている。また、図４、図５に示されるように、サブワードドライバ２０＿ｉｊには、複数のプリワード線ＰＸ０〜ＰＸｋが接続されている。複数のサブワード線ＳＸ０〜ＳＸｋのそれぞれは、複数のプリワード線ＰＸ０〜ＰＸｋと対応している。つまり、ワード線選択信号によって複数のプリワード線ＰＸ０〜ＰＸｋのうち１本が選択されると、その１本のプリワード線ＰＸに対応したサブワード線ＳＸが駆動される。駆動されるサブワード線ＳＸには、サブワードドライバ２０＿ｉｊによって、所定の「駆動電圧」が印加される。
【００３２】
その「駆動電圧」は、内部電源回路３０からサブワードドライバ２０＿ｉｊに供給される。この内部電源回路３０は、「第１電源配線ＶＸＰＧ＿ｉ」及び「第２電源配線ＶＸＰＧ＿ｉｊ」の２本の電源配線を介して、サブワードドライバ２０＿ｉｊに接続されている。上述の通り、複数のメモリセルブロック１０のうち活性化される１つ（アクセスされるメモリセル１１を含むメモリセルブロック１０）は、列ブロックアドレス選択信号ＡＤＤＧと行ブロックアドレス選択信号ＡＤＤＨにより指定される。内部電源回路３０は、これらブロックアドレス選択信号（ＡＤＤＧ、ＡＤＤＨ）に基づき、指定されたメモリセルブロック１０＿ｉｊに対応するサブワードドライバ２０＿ｉｊにだけ駆動電圧を供給する。ここで、その「駆動電圧」は、２本の電源配線のうち「第２電源配線ＶＸＰＧ＿ｉｊ」を介して、サブワードドライバ２０＿ｉｊに供給される。つまり、第２電源配線ＶＸＰＧ＿ｉｊは、メモリアクセス時にサブワード線ＳＸに印加される駆動電圧用の配線である。
【００３３】
一方、後に詳しく説明されるように、「第１電源配線ＶＸＰＧ＿ｉ」は、サブワードドライバ２０＿ｉｊを構成するトランジスタ群のバックゲートに接続されている。つまり、第１電源配線ＶＸＰＧ＿ｉの電圧は、それらバックゲートに印加される。この意味で、その第１電源配線ＶＸＰＧ＿ｉの電圧は、「基板電圧」と参照される。本発明に係る内部電源回路３０は、この第１電源配線ＶＸＰＧ＿ｉに供給される「基板電圧」を、上記第２電源配線ＶＸＰＧ＿ｉｊに供給される「駆動電圧」から独立して制御する。具体的には、内部電源回路３０は、「基板電圧」を“常時”第１電源配線ＶＸＰＧ＿ｉに供給する。一方、内部電源回路３０は、「駆動電圧」の第２電源配線ＶＸＰＧ＿ｉｊへの供給を、アクセスアドレス（読み出しアドレス）の遷移に応じて、ＯＮ／ＯＦＦ制御する。つまり、読み出し動作時、内部電源回路３０は、「基板電圧」を常に供給したまま、「駆動電圧」の供給のみをＯＮ／ＯＦＦする。
【００３４】
図６は、本実施の形態に係るサブワードドライバ（ＳＷＤ）２０の構成を詳細に示す回路図である。このサブワードドライバ２０は、レベルシフタ４０と複数の最終段ドライバ５０＿０〜５０＿ｋを備えている。
【００３５】
レベルシフタ４０は、Ｐチャネルトランジスタ４１、４２、及びＮチャネルトランジスタ４３、４４を含んでいる。本発明において、Ｐチャネルトランジスタ４１、４２のソース４１ｓ、４２ｓは、上述の第２電源配線ＶＸＰＧ＿ｉｊに接続されている。そして、Ｐチャネルトランジスタ４１、４２のバックゲート４１ｂ、４２ｂは、上述の第１電源配線ＶＸＰＧ＿ｉに接続されている。また、Ｎチャネルトランジスタ４３、４４は、あるメインワード線ＭＸｉに接続されている。Ｎチャネルトランジスタ４４のソースは、接地されている。
【００３６】
複数の最終段ドライバ５０＿０〜５０＿ｋは、複数のサブワード線ＳＸ０〜ＳＸｋのそれぞれ、及び複数のプリワード線ＰＸ０〜ＰＸｋのそれぞれに接続されている。具体的には、複数の最終段ドライバ５０＿０〜５０＿ｋの各々は、インバータを構成するＰチャネルトランジスタ５１とＮチャネルトランジスタ５２を有している。Ｐチャネルトランジスタ５１及びＮチャネルトランジスタ５２のゲートは、対応する１本のプリワード線ＰＸに接続されている。Ｐチャネルトランジスタ５１のソース５１ｓは、レベルシフタ４０の出力に接続され、そのドレインは、対応する１本のサブワード線ＳＸに接続されている。また、Ｐチャネルトランジスタ５１のバックゲート５１ｂは、上記第１電源配線ＶＸＰＧ＿ｉに接続されている。Ｎチャネルトランジスタ５２のソースは、接地され、そのドレインは、対応する１本のサブワード線ＳＸに接続されている。
【００３７】
このように、本実施の形態において、サブワードドライバ２０に含まれるＰチャネルトランジスタ４１、４２、５１のバックゲート４１ｂ、４２ｂ、５１ｂは、第１電源配線ＶＸＰＧ＿ｉに接続されている。それらＰチャネルトランジスタ４１、４２、５１が形成されているウエルＳＷＤＰＷには、第１電源配線ＶＸＰＧ＿ｉの電圧が印加される。上述の通り、内部電源回路３０は、この第１電源配線ＶＸＰＧ＿ｉに常に「基板電圧」を供給する。一方、Ｐチャネルトランジスタ４１、４２のソース４１ｓ、４２ｓは、第２電源配線ＶＸＰＧ＿ｉｊに接続されている。内部電源回路３０は、ブロックアドレス選択信号（ＡＤＤＧ、ＡＤＤＨ）に応じて、この第２電源配線ＶＸＰＧ＿ｉｊに「駆動電圧」を供給する。このように、ウエルＳＷＤＰＷに印加される電圧と、ソース４１ｓ、４２ｓに印加される電圧とは独立して制御される。
【００３８】
このサブワードドライバ２０のスタンバイ時、ワード線選択信号は入力されず、メインワード線ＭＸｉ、プリワード線ＰＸ０〜ＰＸｋの電圧はＨｉｇｈレベルに保たれる。よって、Ｎチャネルトランジスタ５２及びＮチャネルトランジスタ５５はＯＮし、各サブワード線ＳＸは、グランド電圧ＧＮＤのレベルに保たれる。また、レベルシフタ４０の出力はグランド電圧ＧＮＤであり、最終段ドライバ５０のＰチャネルトランジスタ５１のソース５１ｓの電圧もグランド電圧ＧＮＤである。また、スタンバイ時、内部電源回路３０は、第２電源配線ＶＸＰＧ＿ｉｊにグランド電圧ＧＮＤを供給するので、Ｐチャネルトランジスタ４１、４２のソース４１ｓ、４２ｓの電圧も「グランド電圧ＧＮＤ」である。一方、Ｐチャネルトランジスタ４１、４２、５１のバックゲート４１ｂ、４２ｂ、５１ｂの電圧は、「基板電圧」である。この基板電圧は、グランド電圧ＧＮＤではない。ウエルＳＷＤＰＷは、スタンバイ時において、既に基板電圧に充電されている。このように、スタンバイ時、バックゲート４１ｂ、４２ｂ、５１ｂは、ソース４１ｓ、４２ｓと異なる状態にある。
【００３９】
このサブワードドライバ２０が活性化されるアクセス動作時、上記ブロックアドレス選択信号（ＡＤＤＧ、ＡＤＤＨ）に応答して、内部電源回路３０は、第２電源配線ＶＸＰＧ＿ｉｊに「駆動電圧」を供給する。つまり、Ｐチャネルトランジスタ４１、２４のソース４１ｓ、４２ｓに駆動電圧が供給される。Ｐチャネルトランジスタ４１、４２、５１のバックゲート４１ｂ、４２ｂ、５１ｂには、第１電源配線ＶＸＰＧ＿ｉから「基板電圧」が供給されている。つまり、スタンバイ時とアクセス動作時（読み出し動作時）とで、バックゲート４１ｂ、４２ｂ、５１ｂの電圧は不変である。
【００４０】
次に、ワード線制御信号ＭＸＣＮＴ（Ｈｉｇｈレベル）が入力される。また、駆動されるサブワード線ＳＸ（選択サブワード線）を指定するワード線選択信号が入力される。このワード線選択信号に応答して、このサブワードドライバ２０に接続されたメインワード線ＭＸｉが選択（Ｌｏｗレベル）され、また、複数のプリワード線ＰＸ０〜ＰＸｋのいずれが選択（Ｌｏｗレベル）される。これらにより、Ｎチャネルトランジスタ４４、５５がＯＦＦし、Ｎチャネルトランジスタ４３及びＰチャネルトランジスタ４２がＯＮする。これにより、Ｐチャネルトランジスタ４２のソース４２ｓに供給されていた「駆動電圧」が、レベルシフタ４０から出力される。そして、選択されたプリワード線ＰＸに接続された最終段ドライバ５０において、Ｎチャネルトランジスタ５２がＯＦＦし、Ｐチャネルトランジスタ５１がＯＮする。よって、レベルシフタ４０から出力された駆動電圧が、活性化したＰチャネルトランジスタ５１を通って、選択サブワード線ＳＸに印加される。他の最終段ドライバ５０においては、Ｎチャネルトランジスタ５２がＯＮしたままであり、サブワード線ＳＸの電圧はグランド電圧ＧＮＤのままである。このように、アクセス動作時、第２電源配線ＶＸＰＧ＿ｉから供給された「駆動電圧」が、選択サブワード線ＳＸに印加される。
【００４１】
次に、以上のような電圧供給制御を実現するための内部電源回路３０の構成が詳しく説明される。
【００４２】
図７は、本実施の形態に係る内部電源回路３０の一部の構成を示すブロック図である。この内部電源回路３０は、読出電圧発生回路（ＲＣＰ）３１、書込電圧発生回路（ＡＣＰ）３２、及び複数の第１電源スイッチ（ＰＷＳ＿Ｇ）６０を備えている。読出電圧発生回路３１及び書込電圧発生回路３２は、複数の第１電源スイッチ６０（６０＿０〜６０＿ｇ）に接続されている。読出電圧発生回路３１及び書込電圧発生回路３２は、チャージポンプであり、複数の第１電源スイッチ６０＿ｉ（０≦ｉ≦ｇ）に、それぞれ読出電圧ＶＰＲＧ及び書込電圧ＶＰＰＧを供給する。読出電圧ＶＰＲＧは、読出し動作時に選択サブワード線ＳＸに印加される「駆動電圧」であり、その値として５Ｖが例示される。一方、書込電圧ＶＰＰＧは、書込み動作時に選択サブワード線ＳＸに印加される「駆動電圧」であり、その値として９Ｖが例示される。
【００４３】
複数の第１電源スイッチ６０＿０〜６０＿ｇのそれぞれは、複数の第１電源配線ＶＸＰＧ＿０〜ＶＸＰＧ＿ｇのそれぞれに接続されている。この第１電源スイッチ６０＿ｉは、読出電圧ＶＰＲＧ及び書込電圧ＶＰＰＧを受け取り、それらのうちいずれか（第１電圧）を第１電源配線ＶＸＰＧ＿ｉに出力する。つまり、第１電源スイッチ６０＿ｉは、２つの電源を切り替えるためのスイッチ回路である。具体的には、この第１電源スイッチ６０＿ｉは、第１ブロックアドレス選択信号ＡＤＤＧ＿ｉ及びプログラム・イレーズ信号ＰＧＥＲを入力する。この第１ブロックアドレス選択信号ＡＤＤＧ＿ｉは、例えば、アレイ状に配置された複数のメモリセルブロック１０のうち、１本のメインワード線ＭＸｉに対応したメモリセルブロック１０＿ｉ０〜１０＿ｉｈを選択するための信号である（列ブロックアドレス選択信号）。第１電源スイッチ６０＿ｉは、それら第１ブロックアドレス選択信号ＡＤＤＧ＿ｉ及びプログラム・イレーズ信号ＰＧＥＲに基づいて、２つの電源を切り替える。
【００４４】
プログラム・イレーズ信号ＰＧＥＲが入力された時のみ、第１電源スイッチ（ＰＷＳ＿Ｇ）６０＿ｉは、書込電圧ＶＰＰＧを第１電源配線ＶＸＰＧ＿ｉに出力する。それ以外の時、第１電源スイッチ６０＿ｉは、読出電圧ＶＰＲＧを第１電源配線ＶＸＰＧ＿ｉに出力する。つまり、第１電源スイッチ６０＿ｉは、読出電圧ＶＰＲＧ及び書込電圧ＶＰＰＧのいずれかを、“常時”出力している。これら書込電圧ＶＰＰＧ及び読出電圧ＶＰＲＧは、いずれも、選択ワード線ＳＸに印加される「駆動電圧」であると共に、第１電源配線ＶＸＰＧ＿ｉに供給される「基板電圧」でもある。つまり、第１電源スイッチ６０＿ｉは、基板電圧を第１電源配線ＶＸＰＧ＿ｉに常に供給する。
【００４５】
図８は、本実施の形態に係る内部電源回路３０の一部の構成を更に示すブロック図である。図８においては、複数の第１電源スイッチ６０のうち、ある第１電源スイッチ６０＿ｉに接続された回路が示されている。
【００４６】
図８に示されているように、１つの第１電源スイッチ６０＿ｉ、すなわち１本の第１電源配線ＶＸＰＧ＿ｉには、複数のサブワードドライバ２０が共通に接続されている。ここで、その複数のサブワードドライバ２０は、列方向に配置され１本のメインワード線ＭＸｉに接続された複数のサブワードドライバ２０＿ｉ０〜２０−ｉｈである。つまり、図７に示された複数の第１電源スイッチ６０＿０〜６０＿ｇは、複数のメインワード線ＭＸ０〜ＭＸｇのそれぞれに対応して設けられている。上述の通り、第１電源配線ＶＸＰＧ＿ｉは、各サブワードドライバ２０内のＰチャネルトランジスタ４１、４２、５１が形成されたウエルＳＷＤＰＷ（図６参照）に接続されている。このように、第１電源スイッチ６０＿ｉは、基板電圧（読出電圧ＶＰＲＧ、又は書込電圧ＶＰＰＧ）を、ウエルＳＷＤＰＷに常に供給する。
【００４７】
また、１つの第１電源スイッチ６０＿ｉ、すなわち１本の第１電源配線ＶＸＰＧ＿ｉには、複数の第２電源スイッチ（ＰＷＳ＿Ｈ）７０＿ｉ０〜７０＿ｉｈが接続されている。これら複数の第２電源スイッチ７０＿ｉ０〜７０＿ｉｈは、複数の第２電源配線ＶＸＰＧ＿ｉ０〜ＶＸＰＧ＿ｉｈのそれぞれを介して、上記複数のサブワードドライバ２０＿ｉ０〜２０＿ｉｈのそれぞれに接続されている。
【００４８】
各第２電源スイッチ７０＿ｉｊ（０≦ｉ≦ｇ，０≦ｊ≦ｈ）は、第１電源配線ＶＸＰＧ＿ｉを通して、常に「第１電圧（読出電圧ＶＰＲＧ、又は書込電圧ＶＰＰＧ）」を受け取る。また、第２電源スイッチ７０＿ｉｊは、「第２電圧」を第２電源配線ＶＸＰＧ＿ｉｊに出力する。この第２電圧は、グランド電圧ＧＮＤ、もしくは、第１電源スイッチ６０＿ｉから受け取った第１電圧である。つまり、所定の制御信号に応じて、第２電源スイッチ７０＿ｉｊは、グランド電圧ＧＮＤ及び受け取った第１電圧（基板電圧）のいずれかを第２電源配線ＶＸＰＧ＿ｉｊに出力する。
【００４９】
図９は、この第２電源スイッチ（ＰＷＳ＿Ｈ）７０＿ｉｊの構成を示す回路図である。この第２電源スイッチ７０＿ｉｊは、レベルシフタ７１、Ｐチャネルトランジスタ７２、及びＮチャネルトランジスタ７３を含んでいる。また、この第２電源スイッチ７０＿ｉｊは、制御信号として、電源スイッチ活性化信号ＡＴＤＸ及び第２ブロック選択信号ＡＤＤＨを入力する。この第２ブロックアドレス選択信号ＡＤＤＨは、アレイ状に配置された複数のメモリセルブロック１０のうち、行方向に配置された複数のメモリセルブロック１０＿０ｊ〜１０＿０ｇｊを選択するための信号である（行ブロックアドレス選択信号）。つまり、第２ブロックアドレス選択信号ＡＤＤＨ＿ｊによって、図８に示された複数の第２電源スイッチ７０＿ｉ０〜７０＿ｉｈのうち、１つの第２電源スイッチ７０＿ｉｊを指定することが可能となる。
【００５０】
スタンバイ時、Ｐチャネルトランジスタ７２はＯＦＦであり、Ｎチャネルトランジスタ７３はＯＮである。これにより、第２電源配線ＶＸＰＧ＿ｉｊにはグランド電圧ＧＮＤが供給される。メモリセルへのアクセス時、電源スイッチ活性化信号ＡＴＤＸ及び第２ブロック選択信号ＡＤＤＨが入力される。この時、Ｐチャネルトランジスタ７２がＯＮになり、Ｎチャネルトランジスタ７３はＯＦＦになる。これにより、第１電源配線ＶＸＰＧ＿ｉから供給されている第１電圧（基板電圧）が、「駆動電圧」として第２電源配線ＶＸＰＧ＿ｉｊに供給される。このように、第２電源スイッチ７０＿ｉｊは、第２ブロックアドレス選択信号に基づいて、「駆動電圧（読出電圧ＶＰＲＧ、書込電圧ＶＰＰＧ）」の出力をＯＮ／ＯＦＦ制御する。
【００５１】
上述の通り、第２電源スイッチ７０＿ｉｊに接続された第２電源配線ＶＸＰＧ＿ｉｊは、サブワードドライバ２０＿ｉｊ内のＰチャネルトランジスタ４１、４２のソース４１ｓ、４２ｓ（図６参照）に接続されている。第２電源スイッチ７０＿ｉｊから出力される第２電圧（グランド電圧ＧＮＤ，駆動電圧）は、それらソース４１ｓ、４２ｓに供給される。つまり、第２電源スイッチ７０＿ｉｊは、第２ブロックアドレス選択信号に応答して、第２電源配線ＶＸＰＧ＿ｉｊを通して、駆動電圧（読出電圧ＶＰＲＧ、書込電圧ＶＰＰＧ）をソース４１ｓ、４２ｓに供給する。上述の通り、その駆動電圧は、サブワードドライバ２０＿ｉｊによって、選択サブワード線ＳＸに印加される。
【００５２】
以上に示されたように、本実施の形態によれば、内部電源回路３０も「階層型」の構造を有している。つまり、１本のメインワード線ＭＸｉと１つの第１電源スイッチ６０＿ｉ（第１電源配線ＶＸＰＧ＿ｉ）が対応している。その１つの第１電源スイッチ６０＿ｉには、複数の第２電源スイッチ７０＿ｉ０〜７０＿ｉｈが接続されている。その複数の第２電源スイッチ７０＿ｉ０〜７０＿ｉｈは、複数の第２電源配線ＶＸＰＧ＿ｉ０〜ＶＸＰＧ＿ｉｈのそれぞれを介して、複数のサブワードドライバ２０＿ｉ０〜２０＿ｉｈのそれぞれに接続されている。但し、本実施の形態によれば、第１電源配線ＶＸＰＧ＿ｉも、複数のサブワードドライバ２０＿ｉ０〜２０＿ｉｈに接続されている。
【００５３】
図１０は、本実施の形態に係る半導体記憶装置１におけるワード線駆動動作を示すタイミングチャートである。時刻ｔ０において、電源が投入され、電源電圧ＶＣＣが供給され始める。これにより、読出電圧発生回路３１が活性化され、読出電圧ＶＰＲＧを供給し始める。これにより、第１電源スイッチ６０＿ｉは、第１電源配線ＶＸＰＧ＿ｉの電圧レベルを「読出電圧ＶＰＲＧ」に昇圧させる。この読出電圧ＶＰＲＧは、「基板電圧」として、サブワードドライバ２０内のＰチャネルトランジスタ４１、４２、５１のバックゲート４１ｂ、４２ｂ、５１ｂに供給される。つまり、ウエルＳＷＤＰＷが、読出電圧ＶＰＲＧ（基板電圧）に充電される。一方、第２電源スイッチ７０＿ｉｊは、第２電源配線ＶＸＰＧ＿ｉｊの電圧レベルをグランド電圧ＧＮＤのまま保つ。
【００５４】
このように、スタンバイ時において、ウエルＳＷＤＰＷは、グランド電圧ＧＮＤではない「読出電圧ＶＰＲＧ（基板電圧）」に充電される。すなわち、読み出しアドレスが遷移する前に、ウエルＳＷＤＰＷの電圧が読出電圧ＶＰＲＧに確定する。一方、レベルシフタ４０内のＰチャネルトランジスタ４１、４２のソース４１ｓ、４２ｓの電圧レベルは、グランド電圧ＧＮＤである。
【００５５】
リードアクセス時の動作は以下のとおりである。時刻ｔ１において、チップセレクト信号ＣＳ及びブロックアドレス選択信号ＡＤＤ（ＡＤＤＧ、ＡＤＤＨ）が入力される。それがアドレス遷移検知回路（図示されない）によって検知され、時刻ｔ２において、電源スイッチ活性化信号ＡＴＤＸが有効になる。これにより、選択されたメモリセルブロック１０＿ｉｊに対応した第２電源スイッチ（ＰＷＳ＿Ｈ）７０＿ｉｊが活性化される（図９参照）。これにより、第２電源スイッチ７０＿ｉｊに接続された第２電源配線ＶＸＰＧ＿ｉｊに、読出電圧ＶＰＲＧ（駆動電圧）が印加される。そして、サブワードドライバ２０＿ｉｊ内のＰチャネルトランジスタ４１、４２のソース４１ｓ、４２ｓも、読出電圧ＶＰＲＧ（駆動電圧）に充電され始める。このように、サブワードドライバ２０＿ｉｊの駆動電圧は、読み出しアドレスが遷移した後に確定する。
【００５６】
また、ワード線選択信号により、対応するメインワード線ＭＸ及びプリワード線ＰＸがＬｏｗレベルに駆動される。これにより、レベルシフタ４０から読出電圧ＶＰＲＧが出力され、ワード線選択信号によって指定された選択サブワード線ＳＸに、その読出電圧ＶＰＲＧ（駆動電圧）が印加される。図１０に示された例においては、時刻ｔ３から時刻ｔ４にかけて、そのサブワード線ＳＸの電圧が、グランド電圧ＧＮＤから読出電圧ＶＰＲＧ（駆動電圧）に上昇する。
【００５７】
その後、時刻ｔ５において、チップセレクト信号ＣＳ及びブロックアドレス選択信号ＡＤＤの入力が終了する。これにより、第２電源配線ＶＸＰＧ＿ｉｊの電圧が、読出電圧ＶＰＲＧからグランド電圧ＧＮＤに下がる。時刻ｔ６から、選択サブワード線ＳＸの電圧も下がり始め、そのサブワード線ＳＸの駆動が終了する。この時、第１電源配線ＶＸＰＧ＿ｉの電圧は、読出電圧ＶＰＲＧ（基板電圧）のまま保たれる。従って、サブワードドライバ２０内のＰチャネルトランジスタ４１、４２、５１のバックゲート４１ｂ、４２ｂ、５１ｂ（ウエルＳＷＤＰＷ）も、その読出電圧ＶＰＲＧのまま保たれる。すなわち、本実施の形態によれば、アドレス遷移時に、バックゲート４１ｂ、４２ｂ、５１ｂ（ウエルＳＷＤＰＷ）の電圧は、不変である。
【００５８】
尚、書込み動作時には、上記第１電源配線ＶＸＰＧ＿ｉには、書込電圧ＶＰＰＧが供給されることになる。
【００５９】
以上に説明された本発明に係る半導体記憶装置１、サブワードドライバ２０、及び内部電源回路３０による効果は以下の通りである。すなわち、内部電源回路３０は、基板電圧（第１電源配線ＶＸＰＧ＿ｉ）と駆動電圧（第２電源配線ＶＸＰＧ＿ｉｊ）を、別々に独立してサブワードドライバ２０に供給している。特に、内部電源回路３０は、第１電源配線ＶＸＰＧ＿ｉには、常に、基板電圧を供給している。これにより、サブワードドライバ２０内のＰチャネルトランジスタ４が形成されているウェルＳＷＤＰＷは、常に基板電圧に充電された状態になる。よって、アクセスアドレスの遷移の度に、そのウエルＳＷＤＰＷに対して充放電を行う必要がない。従って、消費電力が低減される。
【００６０】
特に、ウエルＳＷＤＰＷの負荷容量は非常に大きいが、内部電源回路３０からみて、そのウエルＳＷＤＰＷの分だけ負荷容量が低減される。従って、１回のアクセス時にチャージポンプ（ＲＣＰ３１）から消費される電荷がドラスティックに削減される。スタンバイ時のジャンクションリークは従来技術に比べて多少大きくなるが、アクセス時の消費電荷が大幅に削減されるため、全体としては消費電力が大きく低減されることが明らかになった。
【００６１】
更に、本発明によれば負荷容量が低減されるので、第２電源配線ＶＸＰＧ＿ｉｊや選択サブワード線ＳＸを充電するのに必要な時間が短縮される。例えば、図１０における選択サブワード線ＳＸに対する充電時間（ｔ４−ｔ３）は、図３における充電時間（ｔ５−ｔ４）よりも短くなる。つまり、サブワード線ＳＸを駆動するための時間が短縮され、駆動速度が向上する。このように、本発明によれば、消費電力の低減とワード線駆動の高速化が実現される。
【図面の簡単な説明】
【００６２】
【図１】図１は、従来技術に係るサブワードドライバ及び内部電源回路の構成を概略的に示すブロック図である。
【図２】図２は、従来技術に係るサブワードドライバの構成を示す回路図である。
【図３】図３は、従来技術に係るワード線駆動動作を示すタイミングチャートである。
【図４】図４は、本発明に係る半導体記憶装置の構成を概略的に示すブロック図である。
【図５】図５は、本発明に係る半導体記憶装置の構成を概略的に示すブロック図である。
【図６】図６は、本発明に係るサブワードドライバの構成を示す回路図である。
【図７】図７は、本発明に係る内部電源回路の構成の一部を示すブロック図である。
【図８】図８は、本発明に係る内部電源回路の構成の一部を示すブロック図である。
【図９】図９は、本発明に係る第２電源スイッチの構成を示す回路図である。
【図１０】図１０は、本発明に係るワード線駆動動作を示すタイミングチャートである。
【符号の説明】
【００６３】
１    半導体記憶装置
１０    メモリセルブロック
１１    メモリセル
２０    サブワードドライバ（サブワードデコーダ）
３０    内部電源回路
３１    読出電圧発生回路
３２    書込電圧発生回路
４０    レベルシフタ
５０    最終段ドライバ
４１、４２、５１    Ｐｃｈトランジスタ
４３、４４、５２    Ｎｃｈトランジスタ
６０    第１電源スイッチ（ＰＷＳ＿Ｇ）
７０    第２電源スイッチ（ＰＷＳ＿Ｈ）
７１    レベルシフタ
７２    Ｐｃｈトランジスタ
７３    Ｎｃｈトランジスタ
ＭＸ    メインワード線
ＰＸ    プリワード線
ＳＸ    サブワード線
ＳＷＤＰＷ    Ｐｃｈトランジスタ用ウエル
ＶＰＲＧ      読出電圧
ＶＰＰＧ      書込電圧
ＶＸＰＧ＿ｉ  第１電源配線
ＶＸＰＧ＿ｉｊ  第２電源配線
【図１】
2006147015.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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