(57)【要約】【課題】  アナログバッファを通過することなしに、デジタル／アナログコンバータ（ＤＡＣ）から第一アナログ電圧を選択的に出力、または第一アナログ電圧に基づいたアナログバッファによって第二電圧を選択的に出力し、ＤＣオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を供給する。【解決手段】  デジタルデータに基づいて第一アナログ電圧を発生するデジタル／アナログコンバータ（ＤＡＣ）、前記第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、前記第一アナログ電圧を前記ロードに選択的に出力する出力回路を含む信号駆動回路。【選択図】      図７
2006215566.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータに基づいて第一アナログ電圧を発生するデジタル／アナログコンバータ（ＤＡＣ）、
前記第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、前記第一アナログ電圧を前記ロードに選択的に出力する出力回路を含む信号駆動回路。
【請求項２】
前記出力回路は、第一期間の間、前記第二アナログ電圧を出力し、第二期間の間、前記第一アナログ電圧を出力し、前記第一期間は、前記第二期間の前である請求項１に記載の信号駆動回路。
【請求項３】
前記アナログバッファは、前記出力回路に設置され、ＤＡＣに接続される請求項２に記載の信号駆動回路。
【請求項４】
前記出力回路は、
前記ＤＡＣと前記ロードの間に接続された第一経路スイッチング素子、および
前記アナログバッファと前記ロードの間に接続された第二経路スイッチング素子を更に含む請求項３に記載の信号駆動回路。
【請求項５】
前記第一経路スイッチング素子と前記第二経路スイッチング素子は、それぞれ前記第二期間と前記第一期間でオンにされる請求項４に記載の信号駆動回路。
【請求項６】
前記出力回路は、前記アナログバッファと、前記第一期間前の第三期間の間にプレチャージ／放電をする前記ロードの間に接続されたプレチャージ／放電回路を更に含む請求項４に記載の信号駆動回路。
【請求項７】
前記アナログバッファは、
第四期間の間、前記第一アナログ電圧に基づいて第一電圧を規制する第一ソースフォロワー、
第一ソースフォロワーに接続され、前記第一期間の間、前記第一アナログ電圧に基づいて前記第一電圧に実質的に等しい第二電圧を規制するスイッチング回路、
前記スイッチング回路に接続され、前記第四期間と第一期間の間に、前記第一電圧と前記第二電圧をそれぞれ受け、前記第一期間の間、前記第二電圧に基づいて前記第二アナログ電圧を前記ロードに出力し、前記第四期間は、前記第一期間の前である第二ソースフォロワーを含む請求項２に記載の信号駆動回路。
【請求項８】
前記第一ソースフォロワーは、Ｎ型ソースフォロワーであり、前記第二ソースフォロワーは、Ｐ型ソースフォロワーである請求項７に記載の信号駆動回路。
【請求項９】
前記第一ソースフォロワーは、Ｐ型ソースフォロワーであり、前記第二ソースフォロワーは、Ｎ型ソースフォロワーである請求項７に記載の信号駆動回路。
【請求項１０】
前記第一期間の間、前記第一ソースフォロワーは、オフにされ、前記第二ソースフォロワーは、オンにされる請求項７に記載の信号駆動回路。
【請求項１１】
前記第一ソースフォロワーと前記第二ソースフォロワーは、オンにされ、前記第四期間の間、前記スイッチング回路に補償電圧を保存する請求項７に記載の信号駆動回路。
【請求項１２】
前記スイッチング回路は、前記第一期間の間、前記第一アナログ電圧と前記保存された補償電圧に基づいて、前記第二電圧を規制する請求項７に記載の信号駆動回路。
【請求項１３】
第一デジタルデータと第一セットの基準電圧値に基づいて第一アナログ電圧を発生する第一ＤＡＣ、
前記第一アナログ電圧に基づいて、第一アナログバッファによって第二アナログ電圧を第一ロードに選択的に出力、または前記第一アナログバッファを通過することなしに、前記第一アナログ電圧を前記第一ロードに選択的に出力する第一出力回路、
第二デジタルデータと第二セットの基準電圧値に基づいて第三アナログ電圧を発生する第二ＤＡＣ、
前記第三アナログ電圧に基づいて、第二アナログバッファによって第四アナログ電圧を第二ロードに選択的に出力、または前記第二アナログバッファを通過することなしに、前記第三アナログ電圧を前記第二ロードに選択的に出力する第二出力回路を含む信号駆動回路。
【請求項１４】
前記第一と第二出力回路は、第一期間の間、前記第二と第四アナログ電圧を出力し、第二期間の間、前記第一と第三アナログ電圧を出力し、前記第一期間は、前記第二期間の前である請求項１３に記載の信号駆動回路。
【請求項１５】
前記第一アナログバッファは、前記第一出力回路に設置され、前記第一ＤＡＣに接続され、前記第二アナログバッファは、前記第二出力回路に設置され、前記第二ＤＡＣに接続される請求項１４に記載の信号駆動回路。
【請求項１６】
前記第一出力回路は、前記第一ＤＡＣの出力と前記第一ロードの間に接続された第一経路スイッチング素子と、前記第一アナログバッファの出力と前記第一ロードの間に接続された第二経路スイッチング素子を更に含み、前記第二出力回路は、前記第二ＤＡＣの出力と前記第二ロードの間に接続された第三経路スイッチング素子と、前記第二アナログバッファの出力と前記第二ロードの間に接続された第四経路スイッチング素子を更に含む請求項１５に記載の信号駆動回路。
【請求項１７】
前記第一と第三経路スイッチング素子は、前記第二期間の間、オンにされ、前記第二と第四経路スイッチング素子は、前記第一期間の間、オンにされる請求項１６に記載の信号駆動回路。
【請求項１８】
前記第一出力回路は、前記第一アナログバッファと、前記第一期間前の第三期間の間にプレチャージ／放電をする前記第一ロードの間に接続された第一プレチャージ／放電回路を更に含み、前記第二出力回路は、前記第二アナログバッファと、前記第三期間の間にプレチャージ／放電をする前記第二ロードの間に接続された第二プレチャージ／放電回路を更に含む請求項１６に記載の信号駆動回路。
【請求項１９】
請求項１に記載の信号駆動回路、および
前記信号駆動回路に接続され、前記信号駆動回路によって駆動される表示素子を含む電子装置。
【請求項２０】
前記表示素子は、液晶表示素子、プラズマ表示素子、有機発光表示素子、またはＣＲＴ素子を含む請求項１９に記載の電子装置。
【請求項２１】
前記電子装置は、ＰＤＡ、表示モニター、ノート型パソコン、タブレット型パソコン、または携帯電話を含む請求項１９に記載の電子装置。
【請求項２２】
デジタルデータに基づいて第一アナログ電圧を発生するステップ、
前記第一アナログ電圧に基づいてアナログバッファによって第二アナログ電圧を発生するステップ、
前記第一アナログ電圧、または前記第二アナログ電圧のどちらかを出力し、駆動電圧として前記ロードに出力するステップを含む信号駆動回路の駆動電圧を出力する方法。
【請求項２３】
前記第二アナログ電圧と前記第一アナログ電圧は、第一期間と第二期間の間、前記ロードにそれぞれ出力され、前記第一期間は、前記第二期間の前である請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関し、特に、正確な出力アナログ電圧値と高駆動能力を備える信号駆動回路に関するものである。
【背景技術】
【０００２】
表示システムの全モジュールコストと、製品化までの時間を短縮するために、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）のシステムオンガラス（ＳＯＧ）技術は、ガラス上の駆動回路を集積するための有望な解決法を提供する。従来の表示システムでは、デジタル／アナログ変換は、例えば、ソース／データドライバの信号駆動回路の最も重要な部分である。図８Ａに示すように、通常、デジタル／アナログコンバータ（ＤＡＣ）は、その駆動能力を高めるためにユニット利得（ｕｎｉｔ−ｇａｉｎ）のアナログバッファが求められる。しかし、ＴＦＴが貧弱な性能（不均一性と高駆動電圧）を有することから、ＴＦＴでできたアナログバッファは、常に高いＤＣオフセット電圧を有し、入力と出力アナログ電圧値間に大きな異なりをもたらす。仮に、ＤＡＣ（図８Ｂに示すように）の出力にアナログバッファがない場合、ＤＡＣが抵抗ＤＡＣ（ｒｅｓｉｓｔｉｖｅ ＤＡＣ）の時、ＤＣＡの駆動能力は、不十分であるか、抵抗ストリング（Ｒ−ｓｔｒｉｎｇ）の電圧基準回路の電力消費が高い。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、アナログバッファを通過することなしに、デジタル／アナログコンバータ（ＤＡＣ）から第一アナログ電圧を選択的に出力、または第一アナログ電圧に基づいたアナログバッファによって第二電圧を選択的に出力し、ＤＣオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を提供する広範なコンセプトに導く。
【課題を解決するための手段】
【０００４】
もう一つの態様では、本発明は、デジタルデータに基づいて第一アナログ電圧を発生し、出力回路は、第一アナログ電圧に基づいて、アナログバッファによって第二アナログ電圧をロードに選択的に出力、または前記アナログバッファを通過することなしに、第一アナログ電圧をロードに選択的に出力する駆動回路の実施例を挙げる。
【０００５】
またもう一つの態様では、本発明は、第一ＤＡＣが第一デジタルデータと第一セットの電圧値に基づいて第一アナログ電圧を発生し、第一出力回路は、第一アナログ電圧に基づいて、第一アナログバッファによって第二アナログ電圧を第一ロードに選択的に出力、またはアナログバッファを通過することなしに、第一アナログ電圧を第一ロードに選択的に出力する。第二ＤＡＣが第二デジタルデータと第二セットの電圧値に基づいて第三アナログ電圧を発生し、第二出力回路は、第三アナログ電圧に基づいて、第二アナログバッファによって第四アナログ電圧を第二ロードに選択的に出力、またはアナログバッファを通過することなしに、第二ロードに第三アナログ電圧を選択的に出力する駆動回路の実施例を挙げる。
【０００６】
もう一つの態様では、本発明は、上述の信号駆動回路と表示素子は、信号駆動回路に接続され、表示素子は、信号駆動回路によって駆動される。
【発明の効果】
【０００７】
本発明の信号駆動回路によれば、ＤＣオフセットを低減し、正確な出力アナログ電圧値を得る信号駆動回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【０００９】
図１Ａは、本発明の一つの態様に基づいた信号駆動回路の実施例を表している。信号駆動回路３００Ａは、電圧基準回路１２、三つのデジタル／アナログコンバータ（ＤＡＣ）１４Ｒ、１４Ｇと、１４Ｂと、三つの出力回路１６Ｒ、１６Ｇと、１６Ｂを含む。信号駆動回路３００Ａは、例えば、液晶ディスプレイシステムなどの表示システムのソースドライバ、またはデータドライバの一部であることができる。
【００１０】
図１Ａに示すように、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂは、電圧基準回路１２から提供されたアナログ基準電圧値Ｖ０、Ｖ１、．．．、Ｖ６１、Ｖ６２と、Ｖ６３に接続される。この場合、三つのＤＡＣは、抵抗ＤＡＣ（ｒｅｓｉｓｔｉｖｅ ＤＡＣ）であることができ、電圧基準回路１２は、抵抗ストリング（Ｒ−ｓｔｒｉｎｇ）であることができる。ＤＡＣ１４Ｒは、基準電圧値Ｖ０〜Ｖ６３と、デジタルデータＲ０〜Ｒ５に接続され、それに基づいてアナログ電圧ＶＡＲ１を出力回路１６Ｒに発生する。ＤＡＣ１４Ｇは、基準電圧値ＧＶ０〜ＧＶ６３と、デジタルデータＧ０〜Ｇ５に接続され、それに基づいてアナログ電圧ＶＡＧ１を出力回路１６Ｇに発生する。ＤＡＣ１４Ｂは、基準電圧値Ｖ０〜Ｖ６３と、デジタルデータＢ０〜Ｂ５に接続され、それに基づいてアナログ電圧ＶＡＢ１を出力回路１６Ｂに発生する。
【００１１】
出力回路１６Ｒ、１６Ｇと、１６Ｂは、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂと対応するロード１７Ｒ、１７Ｇと、１７Ｂの間に接続され、アナログ電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１に基づいて、電圧を対応するロードに出力する。出力回路１６Ｒは、三つのスイッチング素子ＳＷＲ１〜ＳＷＲ３と、アナログバッファ１８Ｒを含む。スイッチング素子ＳＷＲ１は、接点Ｎ１Ｒと、例えば、図３の電圧ＶｅｅまたはＶｄｄに接続され、スイッチング素子ＳＷＲ２は、接点Ｎ１Ｒと、アナログバッファ１８Ｒの出力の間に接続される。本発明のこの実施例では、電圧Ｖｅｅは、接地電圧に隣接する適当な電圧であることができ、電圧Ｖｄｄは、例えば、図３Ａに示す電圧ＶｅｅまたはＶｄｄに隣接する適当な電圧であることができる。スイッチング素子ＳＷＲ３は、ＤＡＣ１４Ｒとロード１７Ｒの間に接続され、アナログバッファ１８Ｒは、スイッチング素子ＳＷＲ２とＤＡＣ１４Ｒの出力の間に接続される。アナログバッファ１８Ｒは、スイッチング素子ＳＷＲ２がオンにされた時、ＤＡＣ１４Ｒの駆動能力を上げるために、アナログ電圧ＶＡＲ１に基づいてアナログ電圧ＶＡＲ２を発生する。
【００１２】
出力回路１６Ｇは、三つのスイッチング素子ＳＷＧ１〜ＳＷＧ３と、アナログバッファ１８Ｇを含む。スイッチング素子ＳＷＧ１は、接点Ｎ１Ｇと、電圧ＶｅｅまたはＶｄｄに接続され、スイッチング素子ＳＷＧ２は、接点Ｎ１Ｇと、アナログバッファ１８Ｇの出力の間に接続される。スイッチング素子ＳＷＧ３は、ＤＡＣ１４Ｇとロード１７Ｇの間に接続され、アナログバッファ１８Ｇは、スイッチング素子ＳＷＧ２とＤＡＣ１４Ｇの出力の間に接続される。アナログバッファ１８Ｇは、スイッチング素子ＳＷＧ２がオンにされた時、ＤＡＣ１４Ｇの駆動能力を上げるために、アナログ電圧ＶＡＧ１に基づいてアナログ電圧ＶＡＧ２を発生する。
【００１３】
出力回路１６Ｂは、三つのスイッチング素子ＳＷＢ１〜ＳＷＢ３と、アナログバッファ１８Ｂを含む。スイッチング素子ＳＷＢ１は、接点Ｎ１Ｂと、電圧ＶｅｅまたはＶｄｄに接続され、スイッチング素子ＳＷＢ２は、接点Ｎ１Ｂと、アナログバッファ１８Ｂの出力の間に接続される。スイッチング素子ＳＷＢ３は、ＤＡＣ１４Ｂとロード１７Ｂの間に接続され、アナログバッファ１８Ｂは、スイッチング素子ＳＷＢ２とＤＡＣ１４Ｂの出力の間に接続される。アナログバッファ１８Ｂは、スイッチング素子ＳＷＢ２がオンにされた時、ＤＡＣ１４Ｂの駆動能力を上げるために、アナログ電圧ＶＡＢ１に基づいてアナログ電圧ＶＡＢ２を発生する。
【００１４】
コントローラ５０は、各種のスイッチのスイッチングを制御する。コントローラ５０は、電子装置（図７）に含まれているタイミングコントローラ５１０の一部であることができ、または制御信号ＣＳ１は、電子装置（図７）に含まれているタイミングコントローラ５１０によって提供されることができる。この実施例では、スイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１は、選択可能であり、対応するアナログバッファ１８Ｒ、１８Ｇと、１８Ｂに基づいて省くことができる。
【００１５】
図２は、本実施例に基づいた信号駆動回路３００Ａと３００Ｂのタイミング図である。この時間間隔では、各種のスイッチは、コントローラ５０によって制御され、下記のように機能する。
【００１６】
時間間隔ＰＤ１の間、スイッチング素子ＳＷＲ１、ＳＷＧ１と、ＳＷＢ１以外の全てのスイッチはオフにされ、前サイクルからの接点Ｎ１Ｒ、Ｒ１Ｇと、Ｎ１Ｂにある電圧は、電圧Ｖｅｅに放電、または電圧Ｖｄｄにプレチャージされる。実施例では、時間間隔ＰＤ１は、選択可能であり、対応するアナログバッファ１８Ｒ、１８Ｇと、１８Ｂに基づいて省くことができる。
【００１７】
時間間隔ＰＤ２の間、スイッチング素子ＳＷＲ２、ＳＷＧ２とＳＷＢ２以外の全てのスイッチはオフにされ、アナログバッファ１８Ｒ、１８Ｇと、１８Ｂは、対応するＤＡＣ１４Ｒ、１４Ｇと、１４Ｂと、対応するロード１７Ｒ、１７Ｇと、１７Ｂの間に接続され、それぞれＤＡＣ１４Ｒ、１４Ｇと、１４Ｂの駆動能力を上げる。同時に、アナログバッファ１８Ｒ、１８Ｇと、１８Ｂは、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂからのアナログ電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１にそれぞれ基づいて、ロード１７Ｒ、１７Ｇと、１７Ｂにアナログ電圧ＶＡＲ２、ＶＡＧ２と、ＶＡＢ２を発生する。この実施例では、アナログバッファ１８Ｒ、１８Ｇと、１８Ｂによって発生された電圧ＶＡＲ２、ＶＡＧ２と、ＶＡＢ２は、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂからの電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１にそれぞれ基本的に同じである。
【００１８】
時間間隔ＰＤ３の間、スイッチング素子ＳＷＲ３、ＳＷＧ３とＳＷＢ３以外の全てのスイッチはオフにされ、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂからのアナログ電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１は、アナログバッファによって引き起こされるＤＣオフセット電圧なしに、ロード１７Ｒ、１７Ｇと、１７Ｂにそれぞれ出力され、よって、アナログ出力電圧値の正確さを増加させる。
【００１９】
図１Ｂは、信号駆動回路の各種の実施例を表している。図１Ｂに示す信号駆動回路３００Ｂは、電圧基準回路１２”を除いて、図１Ａの回路に似ている。
【００２０】
図１Ｂに示すように、信号駆動回路３００Ａの電圧基準回路１２と異なり、電圧基準回路１２”は、基準電圧ＲＶ０〜ＲＶ６３、ＧＶ０〜ＧＶ６３と、ＢＶ０〜ＢＶ６３をＤＡＣ１４Ｒ、１４Ｇと、１４Ｂにそれぞれ供給する。ＤＡＣ１４Ｒは、基準電圧値ＲＶ０〜ＲＶ６３と、デジタルデータＲ０〜Ｒ５に接続され、それに基づいてアナログ電圧ＶＡＲ１を出力回路１６Ｒに発生する。ＤＡＣ１４Ｇは、基準電圧値ＧＶ０〜ＧＶ６３と、デジタルデータＧ０〜Ｇ５に接続され、それに基づいてアナログ電圧ＶＡＧ１を出力回路１６Ｇに発生する。ＤＡＣ１４Ｂは、基準電圧値ＢＶ０〜ＢＶ６３と、デジタルデータＢ０〜Ｂ５に接続され、それに基づいてアナログ電圧ＶＡＢ１を出力回路１６Ｂに発生する。つまり、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂは、ガンマ補正のために、異なるセットの基準電圧に基づいて、アナログ電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１を発生する。
【００２１】
信号駆動回路３００Ｂは、例えば、ＯＬＥＤディスプレイシステムのソースドライバ、またはデータドライバの一部であることができ、電圧基準回路１２”は、三つの抵抗ストリングであることができる。図１Ｂに示す出力回路１６Ｒ〜１６Ｂの動作は、図１Ａに示されたのと似ており、よって、簡素化のために省かれる。
【００２２】
図３Ａは、本発明の一つの様態に基づいたアナログバッファの実施例を表している。アナログバッファ１８は、第一ソースフォロワー１０Ａ、スイッチング回路２０Ａと、第二ソースフォロワー３０Ａを含む。
【００２３】
図３Ａに示すように、第一ソースフォロワー１０Ａは、電圧ＶｄｄとＶｅｅの間に接続されたＰ型ソースフォロワーである。第一ソースフォロワー１０Ａは、二つのトランジスタＭ１とＭ２、三つのスイッチング素子Ｓ１Ａ、Ｓ１Ｂと、Ｓ３Ａ、コンデンサＣ１と、バイアス電圧Ｖａによってバイアスをかけられたトランジスタを含む。スイッチング回路２０Ａは、第一と第二ソースフォロワー１０Ａと３０Ａの間に接続される。スイッチング回路２０Ａは、三つのスイッチング素子Ｓ３Ｂ、Ｓ３Ｃと、Ｓ４Ａと、コンデンサＣ２を含む。第二ソースフォロワー３０Ａは、Ｎ型ソースフォロワーであり、スイッチング回路２０Ａに接続される。第二ソースフォロワー３０Ａは、トランジスタＭ３、スイッチング素子Ｓ２と、バイアス電圧ＶａによってバイアスをかけられたトランジスタＭ５を含む。この実施例では、トランジスタＭ５によって供給された電流は、トランジスタＭ４によって提供されたＮ倍（ｔｉｍｅｓ）であることができ、駆動能力を増加する。コントローラ５０も各種のスイッチのスイッチングを制御する。コントローラ５０は、電子装置（図７）に含まれているタイミングコントローラ５１０の一部であることができ、または制御信号ＣＳ１は、電子装置（図７）に含まれているタイミングコントローラ５１０によって提供されることができる。
【００２４】
図４は、図３Ａに示されたアナログバッファ１８を用いた信号駆動回路３００Ａのタイミング図を表している。図１Ａと３Ａを参照ください。各種のスイッチは、コントローラ５０によって制御され、下記のように機能する。
【００２５】
時間間隔ｔ１−ｔ２（ＰＤ１）の間、図１Ａに示された出力回路１６Ｒ、１６Ｇと、１６Ｂのスイッチング素子ＳＷＲ１、ＳＷＧ１と、ＳＷＢ１以外の全てのスイッチはオフにされ、図３Ａに示された各アナログバッファ１８Ｒ、１８Ｇと、１８Ｂのスイッチング素子Ｓ１ＡとＳ１Ｂは、オンにされる。スイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１をオンにするために、前サイクルからの接点Ｎ１Ｒ、Ｒ１Ｇと、Ｎ１Ｂにある電圧は、電圧Ｖｅｅに放電される。また、各アナログバッファ１８Ｒ、１８Ｇと、１８Ｂのスイッチング素子Ｓ１ＡとＳ１Ｂがオンにされることから、電圧はコンデンサＣ１に保存され、トランジスタＭ２をオンにする。
【００２６】
時間間隔ｔ１−ｔ２の間、出力回路１６Ｒ、１６Ｇと、１６Ｂのスイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１と、スイッチング素子Ｓ１ＡとＳ１Ｂは、はオフにされる。トランジスタＭ２は、コンデンサＣ１に保存された電圧により、オンのままである。
【００２７】
時間間隔ｔ３−ｔ４（ＰＤ４）の間、各アナログバッファのスイッチング素子Ｓ２、Ｓ３Ａ、Ｓ３Ｂと、Ｓ３Ｃは、オンにされ、第一と第二ソースフォロワー１０Ａと３０Ａの両方が有効にされる。よって、第一ソースフォロワー１０Ａは、アナログバッファ１８Ｒの接点Ｎ１のＶＡＲ１＋｜Ｖｇｓｐ｜の電圧を規制する。続いて接点Ｎ２は、ＶＡＲ１＋ ｜Ｖｇｓｐ｜の電圧に充電され、｜Ｖｇｓｎ｜の電圧は、コンデンサＣ２に保存される。同じように、第一ソースフォロワー１０Ａは、アナログバッファ１８Ｇの接点Ｎ１のＶＡＧ１＋｜Ｖｇｓｐ｜の電圧を規制する。続いて接点Ｎ２は、ＶＡＧ１＋｜Ｖｇｓｐ｜の電圧に充電され、｜Ｖｇｓｎ｜の電圧は、コンデンサＣ２に保存される。同じように、第一ソースフォロワー１０Ａは、アナログバッファ１８Ｂの接点Ｎ１のＶＡＢ１＋｜Ｖｇｓｐ ｜の電圧を規制する。続いて接点Ｎ２は、ＶＡＢ１＋｜Ｖｇｓｐ｜の電圧に充電され、｜Ｖｇｓｎ｜の電圧は、コンデンサＣ２に保存される。この実施例では、トランジスタＭ１とＭ３のＶｇｓは、Ｍ１とＭ３のサイズを調整することで標準化（｜Ｖｇｓｐ｜＝｜Ｖｇｓｎ｜）される。
【００２８】
時間間隔ｔ４−ｔ５では、各アナログバッファのスイッチング素子Ｓ３Ａ、Ｓ３Ｂと、Ｓ３Ｃは、オフにされ、第一ソースフォロワー１０Ａは、電力を保存できない。
【００２９】
時間間隔ｔ５−ｔ６（ＰＤ２）では、スイッチング素子Ｓ４Ａは、オンにされ、アナログバッファ１８Ｒの第二ソースフォロワー３０Ａは、スイッチング素子Ｓ４ＡとコンデンサＣ２に保存された電圧（｜Ｖｇｓｎ｜）からの入力電圧に基づいて、入力電圧ＶＡＲ１と同じ電圧ＶＡＲ２を出力する。トランジスタＭ３によって規制された出力電圧ＶＡＲ２は、トランジスタＭ３の｜Ｖｇｓｎ｜がコンデンサＣ２に保存された電圧によって補われるため、入力電圧ＶＡＲ１と同じである。同じように、アナログバッファ１８Ｇの第二ソースフォロワー３０Ａも電圧ＶＡＧ１と同じ電圧ＶＡＧ２を出力し、アナログバッファ１８Ｂの第二ソースフォロワー３０Ａも電圧ＶＡＢ１と同じ電圧ＶＡＢ２を出力する。同じ時間間隔では、スイッチング素子ＳＷＲ２、ＳＷＧ２とＳＷＢ２は、オンにされ、電圧ＶＡＲ２、ＶＡＧ２と、ＶＡＢ２がロード１７Ｒ、１７Ｇと、１７Ｂにそれぞれ出力される。
【００３０】
時間間隔ｔ６−ｔ７の間、スイッチング素子Ｓ２とＳ４Ａは、オフにされ、各アナログバッファ１８Ｒ、１８Ｇと、１８Ｂの第二ソースフォロワー３０Ａは、電力を保存できない。
【００３１】
時間間隔ｔ７−ｔ８（ＰＤ３）の間、図１Ａに示された出力回路１６Ｒ、１６Ｇと、１６Ｂのスイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１以外の全てのスイッチはオフにされ、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂからのアナログ電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１は、アナログバッファによって引き起こされるＤＣオフセット電圧なしに、ロード１７Ｒ、１７Ｇと、１７Ｂにそれぞれ出力され、よって、アナログ出力電圧値の正確さを増加させる。上述のサイクルは、図４のタイミング図に基づいて、ｔ１からｔ８まで繰り返す。
【００３２】
図３Ｂは、アナログバッファのもう一つの実施例を表している。アナログバッファ１８”は、第一ソースフォロワー１０Ａ’、スイッチング回路２０Ａ’と、第二ソースフォロワー３０Ａ’を含む。図３Ｂに示すように、前実施例と異なり、第一ソースフォロワー１０Ａ’は、電圧ＶｄｄとＶｅｅの間に接続されたＮ型ソースフォロワーである。第二ソースフォロワー３０Ａ’は、スイッチング回路２０Ａ’に接続されたＰ型ソースフォロワーである。
【００３３】
第一ソースフォロワー１０Ａ’は、二つのトランジスタＭ１とＭ２、三つのスイッチング素子Ｓ１Ａ、Ｓ１Ｂと、Ｓ３Ａ、コンデンサＣ１と、バイアス電圧ＶａによってバイアスをかけられたトランジスタＭ４を含む。スイッチング回路２０Ａ’は、第一と第二ソースフォロワー１０Ａ’と３０Ａ’の間に接続される。スイッチング回路２０Ａ’は、三つのスイッチング素子Ｓ３Ｂ、Ｓ３Ｃと、Ｓ４Ａと、コンデンサＣ２を含む。第二ソースフォロワー３０Ａ’は、Ｐ型ソースフォロワーであり、スイッチング回路２０Ａ’に接続される。第二ソースフォロワー３０Ａ’は、トランジスタＭ３、スイッチング素子Ｓ２と、バイアス電圧ＶａによってバイアスをかけられたトランジスタＭ５を含む。この実施例では、トランジスタＭ５によって供給された電流は、トランジスタＭ４によって提供されたＮ倍（ｔｉｍｅｓ）であることができ、駆動能力を増加する。
【００３４】
図４もまた、図３Ｂに示された三つのアナログバッファ１８”を用いた信号駆動回路３００Ａのタイミング図を表している。
【００３５】
時間間隔ｔ１−ｔ２の間、図１Ａに示された出力回路１６Ｒ、１６Ｇと、１６Ｂのスイッチング素子ＳＷＲ１、ＳＷＧ１と、ＳＷＢ１と、図３Ａに示された各アナログバッファ１８Ｒ、１８Ｇと、１８Ｂのスイッチング素子Ｓ１ＡとＳ１Ｂ以外の全てのスイッチはオフにされる。スイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１をオンにするために、前サイクルからの接点Ｎ１Ｒ、Ｒ１Ｇと、Ｎ１Ｂにある電圧は、電圧Ｖｅｅに放電される。また、各アナログバッファ１８Ｒ、１８Ｇと、１８Ｂのスイッチング素子Ｓ１ＡとＳ１Ｂがオンにされることから、電圧はコンデンサＣ１に保存され、トランジスタＭ２をオンにする。
【００３６】
時間間隔ｔ１−ｔ２の間、出力回路１６Ｒ、１６Ｇと、１６Ｂのスイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１と、スイッチング素子Ｓ１ＡとＳ１Ｂは、はオフにされる。トランジスタＭ２は、コンデンサＣ１に保存された電圧により、オンのままである。
【００３７】
時間間隔ｔ３−ｔ４（ＰＤ４）の間、各アナログバッファのスイッチング素子Ｓ２、Ｓ３Ａ、Ｓ３Ｂと、Ｓ３Ｃは、オンにされ、第一と第二ソースフォロワー１０Ａ’と３０Ａ’の両方が有効にされる。よって、第一ソースフォロワー１０Ａ’は、接点Ｎ４のＶＡＲ１−｜Ｖｇｓｎ｜の電圧を規制する。続いて接点Ｎ５は、スイッチング素子Ｓ３Ｂのオンにより、ＶＡＲ１−｜Ｖｇｓｎ｜の電圧に充電され、｜Ｖｇｓｐ｜の電圧は、コンデンサＣ２に保存される。同じように、第一ソースフォロワー１０Ａ’は、アナログバッファ１８Ｇの接点Ｎ４のＶＡＧ１−｜Ｖｇｓｎ｜の電圧を規制する。続いて接点Ｎ５は、ＶＡＧ１−｜Ｖｇｓｎ｜の電圧に充電され、｜Ｖｇｓｐ｜の電圧は、コンデンサＣ２に保存される。同じように、第一ソースフォロワー１０Ａ’は、アナログバッファ１８Ｂの接点Ｎ４のＶＡＢ１−｜Ｖｇｓｎ｜の電圧を規制する。続いて接点Ｎ５は、ＶＡＢ１−｜Ｖｇｓｎ｜の電圧に充電され、｜Ｖｇｓｐ｜の電圧は、コンデンサＣ２に保存される。この実施例では、トランジスタＭ１とＭ３のＶｇｓは、Ｍ１とＭ３のサイズを調整することで標準化（｜Ｖｇｓｐ｜＝｜Ｖｇｓｎ｜）される。
【００３８】
時間間隔ｔ４−ｔ５では、各アナログバッファのスイッチング素子Ｓ３Ａ、Ｓ３Ｂと、Ｓ３Ｃは、オフにされ、第一ソースフォロワー１０Ａ’は、電力を保存できない。
【００３９】
時間間隔ｔ５−ｔ６（ＰＤ２）では、スイッチング素子Ｓ４ＡとＳ４Ｂは、オンにされ、アナログバッファ１８Ｒの第二ソースフォロワー３０Ａ’は、スイッチング素子Ｓ４ＡとコンデンサＣ２からの入力電圧に基づいて、入力電圧ＶＡＲ１と同じ電圧ＶＡＲ２を出力する。トランジスタＭ３によって規制された出力電圧ＶＡＲ２は、トランジスタＭ３の｜Ｖｇｓｐ｜がコンデンサＣ２に保存された電圧によって補われることができるため、入力電圧ＶＡＲ１と同じである。同じように、アナログバッファ１８Ｇの第二ソースフォロワー３０Ａ’も電圧ＶＡＧ１と同じ電圧ＶＡＧ２を出力し、アナログバッファ１８Ｂの第二ソースフォロワー３０Ａ’も電圧ＶＡＢ１と同じ電圧ＶＡＢ２を出力する。同じ時間間隔では、スイッチング素子ＳＷＲ２、ＳＷＧ２とＳＷＢ２は、オンにされ、電圧ＶＡＲ２、ＶＡＧ２と、ＶＡＢ２がロード１７Ｒ、１７Ｇと、１７Ｂにそれぞれ出力される。
【００４０】
時間間隔ｔ６−ｔ７の間、スイッチング素子Ｓ２とＳ４Ａは、オフにされ、各アナログバッファ１８Ｒ、１８Ｇと、１８Ｂの第二ソースフォロワー３０Ａ’は、電力を保存できない。
【００４１】
時間間隔ｔ７−ｔ８（ＰＤ３）の間、図１Ａに示された出力回路１６Ｒ、１６Ｇと、１６Ｂのスイッチング素子ＳＷＲ１、ＳＷＧ１とＳＷＢ１以外の全てのスイッチは、オフにされ、ＤＡＣ１４Ｒ、１４Ｇと、１４Ｂからのアナログ電圧ＶＡＲ１、ＶＡＧ１と、ＶＡＢ１は、アナログバッファからのＤＣオフセット電圧なしに、ロード１７Ｒ、１７Ｇと、１７Ｂにそれぞれ出力され、よって、アナログ出力電圧値の正確さを増加させる。
【００４２】
図５Ａは、図３Ａと３Ｂの実施例のシミュレーションに基づいた出力回路の入力電圧Ｖｉｎと、スイッチング素子ＳＷＲ２、ＳＷＧ２とＳＷＢ２をオンにした後のＤＣオフセット電圧間の関係を表している。
【００４３】
この期間（ＰＤ２）の間、信号駆動回路は、アナログバッファを用いてアナログ電圧を対応するロードに出力し、低いＤＣオフセット電圧でＤＡＣの駆動能力を高める。図５Ａに示すように、実施例のアナログバッファのＤＣオフセット電圧は、１０ｍＶより低く、出力回路の入力電圧Ｖｉｎは、ＤＡＣ１４Ｒ、１４Ｇ、または１４Ｂの出力電圧ＶＡＲ１、ＶＡＧ１、またはＶＡＢ１である。
【００４４】
図５Ｂは、図３Ａと３Ｂの実施例のシミュレーションに基づいた出力回路の入力電圧Ｖｉｎと、スイッチング素子ＳＷＲ３、ＳＷＧ３とＳＷＢ３をオンにした後のＤＣオフセット電圧間の関係を表している。この期間（ＰＤ２）では、信号駆動回路は、アナログバッファからのＤＣオフセット電圧なしに、ＤＡＣからのアナログ電圧を対応するロードに直接出力する。よって、アナログ出力電圧値の正確さを増加させる。図５Ｂに示すように、実施例の出力回路のＤＣオフセット電圧は、０.１ｍＶより低く、入力電圧Ｖｉｎは、ＤＡＣ１４Ｒ、１４Ｇ、または１４Ｂの出力電圧ＶＡＲ１、ＶＡＧ１、またはＶＡＢ１である。
【００４５】
本発明の実施例の信号駆動回路が順にアナログバッファを通って、ＤＡＣからのアナログ電圧を対応するロードに直接出力することから、駆動能力とアナログ出力電圧値の正確さを同時に高める。
【００４６】
図６は、本発明の各種の実施例に基づいたドライバ４５０の概略図である。図６に示すように、ドライバ４５０は、シフトレジスタ３１０、サンプリング回路３２０、ラッチ回路３３０、図１Ａ、または１Ｂに示された複数のＤＡＣ１４を含むデジタル／アナログ変換回路３４０と、図１Ａ、または１Ｂに示された複数の出力回路１６を含む出力段階３５０を含むことができる。シフトレジスタ３１０は、表示パネル（未表示）の画素列の数に等しい複数の段階を有する。サンプリング回路３２０は、シフトレジスタ３１０から連続的に出力するサンプリングパルスと同期するデータバス（未表示）のデータをサンプリングする。ラッチ回路３３０は、水平期間の間、サンプリングされたデータを保持し、ラッチする。ＤＡＣ３４０は、ラッチされたデータをアナログ信号に変換する。出力段階３５０は、デジタル／アナログ変換回路３４０からのアナログ信号に基づいて表示パネル（未表示）の画素列を駆動し、外部コントローラからの信号を制御する。ドライバ４５０は、例えば、液晶ディスプレイシステムなどのディスプレイシステムのソースドライバ、またはデータドライバであることができる。
【００４７】
図７は、上述の駆動回路３００を用いた電子装置６００を概略的に表している。表示パネル４００は、液晶表示素子、プラズマ表示素子、有機発光表示素子、またはＣＲＴ素子であることができる。電子装置６００は、例えば、ＰＤＡ、ノート型パソコン、タブレット型パソコン、携帯電話、または表示モニター装置などであることができる。通常、電子装置６００は、ハウジング５００、タイミングコントローラ５１０、表示パネル４００と、駆動回路３００などを含む。また、タイミングコントローラ５１０は、信号駆動回路に動作可能に接続され、制御信号を駆動回路３００に供給する。駆動回路３００は、表示パネル４００に動作可能に接続され、アナログ電圧を提供し、表示パネル４００を駆動する。表示パネル４００は、画像を表示する。
【００４８】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００４９】
【図１Ａ】本発明の信号駆動回路の実施例を表している。
【図１Ｂ】信号駆動回路の実施例のもう一つの態様を表している。
【図２】本実施例に基づいた信号駆動回路のタイミング図である。
【図３Ａ】本発明の一つの様態に基づいたアナログバッファの実施例を表している。
【図３Ｂ】アナログバッファのもう一つの実施例を表している。
【図４】図３Ａと３Ｂに示されたアナログバッファを用いた信号駆動回路の実施例のタイミング図を表している。
【図５Ａ】実施例のシミュレーションに基づいた出力回路の入力電圧と、異なる時間間隔でのＤＣオフセット電圧間の関係を表している。
【図５Ｂ】実施例のシミュレーションに基づいた出力回路の入力電圧と、異なる時間間隔でのＤＣオフセット電圧間の関係を表している。
【図６】本発明の一つの実施例に基づいた信号駆動回路の概略図である。
【図７】図６に図示された駆動回路を用いた電子装置を概略的に表している。
【図８Ａ】従来の駆動回路のアナログバッファに接続されたデジタル／アナログコンバータを表している。
【図８Ｂ】従来の駆動回路のアナログバッファを取り除いたデジタル／アナログコンバータを表している。
【符号の説明】
【００５０】
３００Ａ  信号駆動回路
３００Ｂ  信号駆動回路
１２  電圧基準回路
１４Ｒ  デジタル／アナログコンバータ（ＤＡＣ）
１４Ｇ  デジタル／アナログコンバータ（ＤＡＣ）
１４Ｂ  デジタル／アナログコンバータ（ＤＡＣ）
１６Ｒ  出力回路
１６Ｇ  出力回路
１６Ｂ  出力回路
１６Ｒ  出力回路
１７Ｒ  ロード
１７Ｇ  ロード
１７Ｂ  ロード
１８Ｒ  アナログバッファ
１８Ｇ  アナログバッファ
１８Ｂ  アナログバッファ
１８”  アナログバッファ
Ｖ０〜Ｖ６３  基準電圧値
ＧＶ０〜ＧＶ６３  基準電圧値
Ｒ０〜Ｒ５  デジタルデータ
ＶＡＲ  アナログ電圧
ＶＡＧ  アナログ電圧
ＶＡＢ  アナログ電圧
ＳＷＲ  スイッチング素子
ＳＷＲ  スイッチング素子
ＳＷＲ  スイッチング素子
Ｓ１Ａ  スイッチング素子
Ｓ１Ｂ  スイッチング素子
Ｓ３Ａ  スイッチング素子
Ｓ３Ｂ  スイッチング素子
Ｓ３Ｃ  スイッチング素子
Ｓ４Ａ  スイッチング素子
Ｓ２  スイッチング素子
Ｖｅｅ  電圧
Ｖｄｄ  電圧
Ｎ１Ｒ  接点
Ｒ１Ｇ  接点
Ｎ１Ｂ  接点
５０  コントローラ
５１０  タイミングコントローラ
ＣＳ１  制御信号
Ｍ１  トランジスタ
Ｍ２  トランジスタ
Ｍ３  トランジスタ
Ｍ４  トランジスタ
Ｍ５  トランジスタ
Ｃ１  コンデンサ
Ｃ２  コンデンサ
Ｖａ  バイアス電圧
Ｖｉｎ  入力電圧
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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