(57)【要約】【課題】リード動作の時に漏洩電流を補償することができる相変化メモリ装置を提供する。【解決手段】ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、ダミービットラインに連結された複数個のダミーセルと、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力する理度電流供給回路と、を備える。【選択図】図３
2006079812.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、
ダミービットラインに連結された複数個のダミーセルと、
前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、
第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力するリード電流供給回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記トランジスタは、そのゲートが前記ワードラインに連結され、そのソースが接地電圧に連結され、そのドレインが前記抵抗体の一端に連結され、前記抵抗体は、相変化物質を含み、その他端が前記ビットラインに連結されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ダミーセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記ダミーセルのトランジスタのゲートとソースが接地電圧に連結され、前記ダミーセルのトランジスタのドレインが前記ダミーセルの抵抗体の一端に連結され、前記ダミーセルの抵抗体は、相変化物質を含み、その他端が前記ダミービットラインに連結されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
第３制御信号に応じて前記ダミービットラインを前記漏洩補償回路に連結するモード選択回路をさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第３制御信号はヒューズ回路を通じて電圧レベルが定められることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記ダミービットラインはＩ／Ｏラインに対応して１個ずつ設けられていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記ダミーセルは、そのゲートとそのソースが接地電圧に連結され、そのドレインが前記ダミービットラインに連結されたトランジスタを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記第１制御信号はリード動作情報を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
前記第１制御信号はＤＣ信号であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１０】
コラム選択信号に応じて選択されたビットラインを前記漏洩補償回路と前記リード電流供給回路に連結するコラム選択回路をさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１１】
ゲートが電源電圧に連結され、ソースが前記ダミービットラインに連結され、ドレインが前記漏洩補償回路に連結されたダミーコラム選択回路をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
第２制御信号に応じてリード動作の時に前記ビットラインの電圧を定められたレベルにクランピングするクランピング回路をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記第２制御信号に応じてリード動作の時に前記ダミービットラインの電圧を定められたレベルにクランピングするダミークランピング回路をさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
複数個のメモリアレイを含む半導体メモリ装置において、
前記メモリアレイは、複数個のメモリマットを含み、
前記メモリマットは、複数個のメモリブロックを含み、
前記メモリブロックは、
ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、
前記メモリブロックの終端に位置するダミービットラインに連結された複数個のダミーセルと、
前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路と、
第１制御信号に応じてリード動作の時に必要なリード電流を前記ビットラインに出力するリード電流供給回路と、を含むことを特徴とする半導体メモリ装置。
【請求項１５】
前記ダミービットラインは複数個のＩ／Ｏラインに対応して１個ずつ設けられていることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記メモリブロックの他の終端にダミービットラインをさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
第３制御信号に応じて前記ダミービットラインを前記漏洩補償回路に連結するモード選択回路をさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
前記メモリセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記トランジスタは、そのゲートが前記ワードラインに連結され、そのソースが接地電圧に連結され、そのドレインが前記抵抗体の一端に連結され、前記抵抗体は、相変化物質を含み、その他端が前記ビットラインに連結され、
前記ダミーセルは、トランジスタと抵抗体とを備える相変化メモリセルであり、前記ダミーセルのトランジスタのゲートとソースが接地電圧に連結され、前記ダミーセルのトランジスタのドレインが前記ダミーセルの抵抗体の一端に連結され、前記ダミーセルの抵抗体は、相変化物質を含み、その他端が前記ダミービットラインに連結されていることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１９】
コラム選択信号に応じて選択されたビットラインを前記漏洩補償回路と前記リード電流供給回路に連結するコラム選択回路をさらに含むことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
第２制御信号に応じてリード動作の時に前記ビットラインとダミービットラインの電圧を定められたレベルにクランピングするクランピング回路をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
ワードラインとビットラインとの交差点に位置する複数個のメモリセルと、
リード動作の時に設定されたリード電流を前記ビットラインと連結されたセンシングノードに供給するリード電流供給回路と、
同一ビットラインに連結された前記メモリセルのうち選択されないメモリセルに流れる漏洩電流量による漏洩補償電流を生成して前記センシングノードに印加する漏洩補償回路と、
前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して選択されたメモリセルに対するデータリード動作を行うセンスアンプ回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２２】
前記漏洩補償回路は選択されないセルブロックのノーマルセルを通じて流れる漏洩電流を感知することにより前記漏洩補償電流を生成することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記漏洩補償回路は、前記メモリセルと隣接して配置されたダミーセルを通じて流れる漏洩電流を感知することにより前記漏洩補償電流を生成することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記漏洩補償回路は、電流ミラー回路で構成され、前記メモリセルとは別途に周辺回路に配置されたダミーセルを通じて流れる漏洩補償電流を感知することにより前記漏洩補償電流を生成することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２５】
ワードラインとビットラインとの交差点に連結された相変化メモリセルを複数に具備した相変化メモリ装置におけるリード動作方法において、
選択されたメモリセルのビットラインにリード電流を印加する段階と、
前記ビットラインに連結されたメモリセルのうち選択されないメモリセルに対する漏洩電流を感知する段階と、
前記漏洩電流量に対応する漏洩補償電流を生成しセンシングノードに印加する段階と、
前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して前記選択されたメモリセルに保持されたデータをリードアウトする段階と、を備えることを特徴とする相変化メモリ装置でのリード動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、特にリード動作時に漏洩電流を補償することができる相変化メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Phase Change Random Access Memory）は、加熱されてから冷却されると、２つの状態のうち１つの状態に維持され、加熱及び冷却により再度状態が変化するカルコゲニド合金（chalcogenide alloy）のような相変化物質から構成される。ここで、２つの状態とは、結晶状態と非晶質状態を意味する。ＰＲＡＭに関しては、特許文献１及び特許文献２で説明されたことがある。
【０００３】
ＰＲＡＭは、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭは抵抗値に従い論理値が０または１に決定される。結晶状態はセットまたは論理０に対応し、非晶質状態はリセットまたは論理１に対応する。
【０００４】
ＰＲＡＭの相変化物質を非晶質状態にするためには、抵抗熱により相変化物質の融点以上に加熱され、速い速度で冷却されるべきである。相変化物質を結晶状態にするためには、相変化物質は一定時間の間に融点以下の温度で加熱されるべきである。
【０００５】
相変化メモリの核心は、カルコゲニドのような相変化物質である。相変化物質は、一般に、ＧＳＴ合金といわれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却により非晶質状態（リセットまたは１）と結晶状態（セットまたは０）との間で高速に変化する性質を有するので、メモリ装置において有用である。
【０００６】
相変化物質は、非晶質状態で高い抵抗を有し、結晶状態で低い抵抗を有する。
【０００７】
相変化カルコゲニド物質で形成されたメモリセルは、上部電極、カルコゲニド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルからデータを読み出す動作は、カルコゲニド物質の抵抗を測定することにより行われる。ここで、プログラミングまたはライト動作とは、メモリセルをリセット状態またはセット状態のうち１つの状態にして一定した論理値を有するようにする動作である。
【０００８】
メモリセルにデータを書き込む動作は、カルコゲニドを融点以上に加熱させた後に速やかに冷却させて非晶質状態になるようにするか、または融点以下の温度で加熱した後に一定時間の間その温度を維持し、冷却させて結晶状態になるようにする。
【０００９】
図４Ａ及び図４Ｂは、２つの状態におけるメモリセルをそれぞれ説明する図である。メモリセル１００は、相変化物質１４上に形成される伝導性の上部電極１２を備える。伝導性の下部電極コンタクト（ＢＥＣ）１６は、上部電極１２及び相変化物質１４を伝導性の下部電極１８と連結させる。
【００１０】
図４Ａを参照すると、メモリセル１００はセット状態又は０状態である。この状態で相変化物質１４は結晶状態である。図４Ｂを参照すると、メモリセル１００はリセット状態または１状態である。この状態で相変化物質１４は非晶質状態である。
【００１１】
図４Ａ及び図４Ｂに示すメモリセル１００は、メモリセル１００を通して流れる電流を制御するアクセストランジスタＮ２０を備える。メモリセル１００に電流が流れると、下部電極コンタクト１６は相変化物質１４を加熱させて状態を変化させるヒーターとして動作する。
【００１２】
図５は、図４のメモリセルの電気的回路構成を説明する図である。図５において、ワードラインＷＬはメモリセルの活性化を制御する。セルを通して流れる電流ＩＣＥＬＬとビットラインＢＬは、メモリセルをプログラムするか又はリードするに用いられる。
【００１３】
図６は、従来のプログラミング方法に従って相変化物質をセット状態またはリセット状態にプログラミングするプログラミングパルスの時間と温度の関係を説明する。曲線３５は、リセットパルスの時間−温度関係を説明する図で、曲線３６は、セットパルスの時間−温度関係を説明する図である。
【００１４】
図６の曲線３５を参照すると、相変化物質をリセット状態にするために相変化物質は融点Ｔｍ以上に加熱される。熱は短い時間の間のみ相変化物質に印加される。そして、相変化物質は速い速度で冷却される。図６の曲線３６を参照すると、相変化物質をセット状態にするために相変化物質は融点Ｔｍ以下の温度に加熱される。温度は融点Ｔｍと結晶化温度Ｔｗ間のセットウィンド内の温度である。温度は一定時間の間維持された後に相変化物質は冷却される。
【００１５】
図７は、相変化物質の電流−電圧曲線を説明する図である。図７に示すように、曲線は、リセット状態のリード動作のための区間（１）、セット状態のリード動作のための区間（３）と、セット状態にプログラミングするための（２）の区間に分けられる。まず、メモリセルのリード動作において、相変化物質に印加される電圧は、相変化物質のしきい電圧Ｖｔｈよりも小さいべきである。例えば、０．４Ｖｔｈ〜０．６Ｖｔｈ範囲内で相変化物質にリード動作のための電圧を印加する。このため、リード電流Ｉｒｅａｄがメモリセルのビットラインに印加される。
【特許文献１】米国特許第６，４８７，１１３号明細書
【特許文献２】米国特許第６，４８０，４３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところが、同一ビットラインに連結されたメモリセルのうち選択されないメモリセルに漏洩電流が漏れると、リード動作のときに必要なリード電流が選択されたメモリセルに十分に供給されず、これがリードの誤動作を誘発する。このような誤動作の可能性は、メモリ装置の集積度が高くなりながら、且つ消費電力が低くなるほど、大きくなる。
【００１７】
従って、リード動作のときに漏洩電流を補償することができるなら、半導体メモリ装置の集積度が高くなり、消費電力も低くなっても漏洩電流による誤動作を防止することができるようになる。
【００１８】
そこで、本発明の目的は、漏洩電流を考慮して相変化物質に印加されるリード電流の大きさを制御することができる半導体メモリ装置を提供することにある。
【００１９】
本発明の他の目的は、高集積低消費電力に適合した半導体メモリ装置を提供することにある。
【００２０】
本発明の更に他の目的は、相変化メモリ装置における漏洩電流によるリード誤動作を最小化または防止することができる相変化メモリ装置及びリード動作時のリード電流の印加方法を提供することにある。
【課題を解決するための手段】
【００２１】
このような目的を達成するため本発明の実施形態による半導体メモリ装置は、ワードラインとビットラインとの交差点に位置する複数個のメモリセル、ダミービットラインに連結された複数個のダミーセル、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路、及び第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力するリード電流供給回路を備える。
【００２２】
前記メモリ装置を構成するメモリセルは、ゲートが前記ワードラインに連結され、ソースが接地電圧に連結され、ドレインが相変化物質を含む抵抗体の一端に連結されたトランジスタと、他端が前記ビットラインに連結された前記抵抗体と、を備えうる。
【００２３】
前記メモリ装置を構成するダミーセルは、ゲートとソースが接地電圧に連結され、ドレインが相変化物質を含む抵抗体の一端に連結されたトランジスタと、他端が前記ダミービットラインに連結される前記抵抗体と、を備えうる。
【００２４】
前記メモリ装置は、第３制御信号に応じて前記ダミービットラインを前記漏洩補償回路に連結するモード選択回路をさらに含みうる。
【００２５】
前記ダミービットラインは、Ｉ／Ｏラインに対応して１個ずつ構成されうる。
【００２６】
前記第１制御信号は、リード動作情報を含みうる。
【００２７】
前記メモリ装置は、コラム選択信号に応じて選択されたビットラインを前記漏洩補償回路と前記リード電流供給回路に連結するコラム選択回路をさらに含みうる。
【００２８】
前記メモリ装置は、ゲートが電源電圧に連結され、ソースが前記ダミービットラインに連結され、ドレインが前記補償回路に連結されたダミーコラム選択トランジスタをさらに含みうる。
【００２９】
前記メモリ装置は、第２制御信号に応じてリード動作の時に前記ビットラインの電圧を定められたレベルにクランピングするクランピング回路をさらに含みうる。
【００３０】
前記メモリ装置は、前記第２制御信号に応じてリード動作の時に前記ダミービットラインの電圧を定められたレベルにクランピングするダミークランピング回路をさらに含みうる。
【００３１】
本発明の他の実施形態による半導体メモリ装置は、複数個のメモリアレイを備える。前記メモリアレイは、複数個のメモリマットを備える。前記メモリマットは、複数個のメモリブロックを備える。前記メモリブロックは、ワードラインとビットラインとの交差点に位置する複数個のメモリセル、前記メモリブロックの終端に位置するダミービットラインに連結された複数個のダミーセル、前記ダミービットラインに連結され漏洩補償電流を前記ビットラインに出力する漏洩補償回路、及び第１制御信号に応じてリード動作時に必要なリード電流を前記ビットラインに出力するリード電流供給回路を備える。
【００３２】
前記メモリ装置は、ダミービットラインが複数個のＩ／Ｏラインに対応して１個ずつ構成されうる。
【００３３】
前記メモリ装置は、メモリブロックの他の終端にダミービットラインをさらに含みうる。
【００３４】
前記メモリ装置は、第３制御信号に応じて前記ダミービットラインを前記漏洩補償回路に連結するモード選択回路をさらに含みうる。
【００３５】
前記メモリセルは、ゲートが前記ワードラインに連結され、ソースが接地電圧に連結され、ドレインが相変化物質を含む抵抗体の一端に連結されたトランジスタと、他端が前記ビットラインに連結された前記抵抗体とを備える相変化メモリセルであり、前記ダミーセルは、ゲートとソースが接地電圧に連結され、ドレインが相変化物質を含む抵抗体の一端に連結されたトランジスタと、他端が前記ダミービットラインに連結される前記抵抗体を備える。
【００３６】
前記メモリ装置は、コラム選択信号に応じて選択されたビットラインを前記漏洩補償回路と前記リード電流供給回路に連結するコラム選択回路をさらに含みうる。
【００３７】
前記メモリ装置は、第２制御信号に応じてリード動作時に前記ビットラインとダミービットラインの電圧を定められたレベルにクランピングするクランピング回路をさらに含みうる。
【発明の効果】
【００３８】
本発明による半導体メモリ装置は、例えば、リード動作のときに漏洩電流を補償して選択されたビットラインに供給することにより、漏洩電流による誤動作の発生を抑制することができる。
【発明を実施するための最良の形態】
【００３９】
本発明とその動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の好ましい実施形態を例示する添付図及びそれに記載された内容を参照されたい。
【００４０】
以下、添付図を参照して本発明の好ましい実施形態を説明することにより、本発明を詳しく説明する。各図面に提示された同一な参照符号は同一の構成要素を示す。
【００４１】
図１は本発明の実施形態による半導体メモリ装置のレイアウト構造を説明する図である。図２Ａは図１のメモリマットの構造を説明する図である。図２Ｂは図２Ａのメモリブロックの構造を説明する図である。図３は図２Ｂのサブメモリブロックを説明する図である。
【００４２】
以下、図１、図２Ａ、図２Ｂ及び図３を参照して本発明の実施形態による半導体メモリ装置の構成及び動作を説明する。ここで、この半導体メモリ装置は、相変化物質W含むメモリセルを複数備える相変化メモリ装置である。
【００４３】
図１に示すように、半導体メモリ装置１０００は、複数個のメモリアレイ１〜４、メインローデコーダー５、６、及び周辺回路ＰＥＲＩで構成される。メモリアレイ１〜４は、複数個のメモリマットＭＡＴ０〜ＭＡＴ３でそれぞれ構成される。メモリアレイ１〜４のそれぞれは、コラムデコーダー及びサブワードラインデコーダーなどを含む（図示せず）。周辺回路ＰＥＲＩは、入出力バッファ(I/O Buffer)、アドレスバッファ(Address Buffer)、及びコントロールバッファ(Control Buffer)などを含む（図示せず）。
【００４４】
図２Ａに示すように、メモリマットＭＡＴ０〜ＭＡＴ３は、複数個のメモリブロックＢＬＫ０〜ＢＬＫ７でそれぞれ構成される。図２Ｂに示すように、メモリブロックＢＬＫ０〜ＢＬＫ７は、複数個のサブメモリブロックＳＢＬＫ０〜ＳＢＬＫ７でそれぞれ構成される。例えば、本発明の実施形態の半導体メモリ装置１０００の容量が６４Ｍｂｉｔと仮定すると、メモリアレイ１〜４の夫々の容量は１６Ｍｂｉｔ、メモリマットＭＡＴ０〜ＭＡＴ３の夫々の容量は４Ｍｂｉｔ、メモリブロックＢＬＫ０〜ＢＬＫ７のそれぞれの容量は５１２Ｋｂｉｔ、サブメモリブロックＳＢＬＫ０〜ＳＢＬＫ７のそれぞれの容量は６４Ｋｂｉｔとされうる。
【００４５】
図３は、図２Ｂに示した１つのサブメモリブロック４０の具体的回路を示している。サブメモリブロック４０は、複数個のメモリセル１００と複数個のダミーセル２００、漏洩補償回路３００、リード電流供給回路４００、コラム選択回路５００、ダミーコラム選択回路６００、クランピング回路７００、ダミークランピング回路８００、モード選択回路９００及びセンスアンプを含んで構成される。
【００４６】
メモリセル１００は、ゲートがワードラインＷＬ１に連結され、一端が接地電圧に連結され、他端が相変化物質からなる抵抗体に連結されたアクセストランジスタと、他端がビットラインに連結された抵抗体とを備える。本発明の実施形態では、アクセストランジスタと抵抗からなった相変化メモリセルを説明しているが、本発明は、例えば、ダイオード及び抵抗からなった相変化メモリセル（図示せず）、及び相変化物質の一端が接地電圧に連結され、アクセストランジスタのゲートがワードラインに連結され、一端が相変化物質の他端に連結され、他端がビットラインに連結される相変化メモリセル（図示せず）にも適用することができる。
【００４７】
ダミーセル２００は、ゲート及び一端が接地電圧に連結され、他端が相変化物質からなる抵抗体の一端に連結されたアクセストランジスタと、他端がダミービットラインに連結された抵抗体とを備える。ダミーセル２００の構造は、基本的にはメモリセル１００の構造と同一である。但し、ダミーセル２００を構成するアクセストランジスタのゲートは接地電圧に連結されて、ノーマリーターンオフ状態である。ダミーセル２００は、抵抗体を備えず、ゲート及び一端が接地電圧に連結され、他端がダミービットラインに連結されたアクセストランジスタだけで構成されてもよい（図示せず）。また、好ましくは、メモリセル１００とダミーセル２００は同一なサイズで構成される。
【００４８】
漏洩補償回路３００は、ゲートが第３ＰＭＯＳトランジスタＰ３のゲートに連結され、一端がビットラインに連結され、他端が内部電源電圧ＶＤＤに連結された第２ＰＭＯＳトランジスタＰ２と、ゲート及び一端がダミービットラインに連結され、他端が内部電源電圧ＶＤＤに連結された第３ＰＭＯＳトランジスタＰ３を備える。漏洩補償回路３００は、ダミービットラインＤＢＬに流れる漏洩電流を感知してビットラインに補償された漏洩電流ＩＬＥＡＫを供給する。
【００４９】
リード電流供給回路４００は、ゲートに第１制御信号ＣＴＲＬ１が入力され、一端が漏洩補償回路３００の第２ＰＭＯＳトランジスタＰ２の一端に連結され、他端が内部電源電圧ＶＤＤに連結された第１ＰＭＯＳトランジスタＰ１で構成される。第１制御信号ＣＴＲＬ１は、リード動作情報を含んだ信号であるか、または定められたレベルを有するＤＣ信号である。リード電流供給回路４００は、リード動作のときに必要な電流ＩＲＥＡＤを選択されたビットラインに供給する。
【００５０】
コラム選択回路５００は、コラム選択信号Ｙ１〜Ｙ６３に応じて選択されたビットラインを漏洩補償回路３００とリード電流供給回路４００に連結する。
【００５１】
ダミーコラム選択回路６００は、ゲートが内部電源電圧ＶＤＤに連結され、一端がダミービットラインに連結され、他端が漏洩補償回路３００に連結された第１ＮＭＯＳトランジスタＮ１で構成される。第１ＮＭＯＳトランジスタＮ１は、そのゲートが内部電源電圧ＶＤＤに連結されてノーマリターンオン状態である。
【００５２】
クランピング回路７００は、ゲートが第２制御信号ＣＴＲＬ２に連結され、一端がコラム選択回路５００に連結され、他端が補償回路３００及びリード電流供給回路４００に連結された第３ＮＭＯＳトランジスタＮ３で構成される。第２制御信号ＣＴＲＬ２は、リード動作時にコラム選択回路５００により選択されたビットラインを定められた電圧レベルにクランピングする。図７に示すように、Ｖｒｅａｄ電圧レベルがこの電圧レベルに該当する。第２制御信号ＣＴＲＬ２は、好ましくは、第３ＮＭＯＳトランジスタＮ３のしきい電圧をＶｔｈ３とするとき、Ｖｒｅａｄ＋Ｖｔｈ３のレベルを有する。
【００５３】
ダミークランピング回路８００は、ゲートが第２制御信号ＣＴＲＬ２に連結され、一端がダミーコラム選択回路６００に連結され、他端が漏洩補償回路３００に連結された第２ＮＭＯＳトランジスタＮ２で構成される。
【００５４】
モード選択回路９００は、ゲートが第３制御信号ＣＴＲＬ３に連結され、一端がダミークランピング回路８００に連結され、他端が漏洩補償回路３００に連結された第４ＮＭＯＳトランジスタＮ４で構成される。第３制御信号ＣＴＲＬ３は、リード動作のとき、漏洩電流を補償する場合には内部電源電圧ＶＤＤのレベルを有し、漏洩電流を補償しない場合には接地電圧ＧＮＤレベルを有する。これを具現するためにヒューズ回路を使用しうる。ヒューズとしては、例えば、電気（electrical）ヒューズまたはレーザーヒューズなどが使用可能である（図示せず）。本実施形態ではモード選択回路９００がＮＭＯＳトランジスタＮ４で構成されているが、ＰＭＯＳトランジスタでも具現可能なのは自明なことである。
【００５５】
以下、本発明の実施形態の半導体メモリ装置の動作が詳しく説明される。
【００５６】
図７を参照すると、本発明の実施形態の相変化メモリ装置のリード動作のために選択されたメモリセルには製品設計の時に定められるリード電流Ｉｒｅａｄが供給される。しかし、図３に示したように、選択されないメモリセルに漏洩電流が漏れた場合、リード動作に必要なリード電流ＩＲＥＡＤが選択されたメモリセルに対して十分に供給されないようにする。相変化メモリ装置の漏洩電流が無視できる程度ならば問題はないが、漏洩電流を無視できない場合にこれを補償しないと、リード動作のときにエラーが発生する。即ち、センスアンプで誤動作を誘発し、これはセンスアンプの出力に連結されたＩ／Ｏライン（図示せず）を通じてエラーを出力する。
【００５７】
これを解決するため、本実施形態では複数個のダミーセルを備える。図３を参照すると、サブメモリブロック４０毎に１個のダミービットラインＤＢＬを構成し、ダミービットラインＤＢＬに流れる漏洩電流を感知して、補償された漏洩電流ＩＬＥＡＫをメモリセルの選択されたビットラインに供給することにより前記問題点を解決する。本実施形態ではサブメモリブロック毎に１個のダミービットラインを構成したが、メモリ装置の集積度を考慮して、例えば、図２Ａに示したようにメモリブロックＢＬＫ０〜ＢＬＫ７毎に１個のダミービットラインを設けてもよいし、メモリブロックＢＬＫ０〜ＢＬＫ７毎に左右にそれぞれ１個のダミービットラインを設けてもよい（図示せず）。
【００５８】
上述のように図面と明細書で最適の実施形態が開示された。ここで、特定な用語が使用されたが、これは単に本発明を具体例をもって説明する目的で使用され、意味限定及び特許請求の範囲に記載された本発明の範囲を制限するために使用されたのではない。本技術分野の通常の知識を有した者ならば、これらから多様な変形及び均等な他の実施形式が可能であることを理解できるだろう。従って、本発明の真の技術的保護範囲は添付の特許請求範囲の技術的思想により定められるべきだろう。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態による半導体メモリ装置のレイアウト構造を説明する図である。
【図２Ａ】図１のメモリマットの構造を説明する図である。
【図２Ｂ】図２Ａのメモリブロックの構造を説明する図である。
【図３】図２Ｂのメモリサブブロックを説明する図である。
【図４Ａ】セット状態によるメモリセルを説明する図である。
【図４Ｂ】リセット状態によるメモリセルを説明する図である。
【図５】図１のメモリセルの電気的回路構成を説明する図である。
【図６】相変化物質を備えるメモリセルのプログラミングを説明する図である。
【図７】相変化物質の電流−電圧曲折を説明する図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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