(57)【要約】【課題】システム・イン・パッケージ（ＳｉＰ）における入出力信号の数の増大に対処すること。【解決手段】送信回路から受信回路へデジタル制御信号とアナログ信号を同時に伝送する装置及び方法を開示する。アナログ信号（例えば差動データ信号）を受信する。また、デジタル信号（例えばデジタル論理信号）も受信する。次に、デジタル信号をアナログ信号と結合し、デジタル信号が埋め込まれたアナログ信号を生成する。次に、デジタル信号が埋め込まれたアナログ信号を共通通信リンク（例えば一対の導体）を介して伝導する。次に、デジタル信号が埋め込まれたアナログ信号から、アナログ信号の復元に影響を与えることなく、デジタル信号を復元する。【選択図】図１
2006229959.tif 000002
【特許請求の範囲】
【請求項１】
送信回路と受信回路の間で信号を通信する方法であって、
論理情報をアナログ信号に埋め込むステップ（７１０）と、
送信回路が、論理情報を有する前記アナログ信号を伝送するステップ（７２０）と、
受信回路が、論理情報を有する前記アナログ信号を受信するステップと、
受信したアナログ信号から論理情報を抽出するステップ（７３０）と
からなる方法。
【請求項２】
前記論理情報をアナログ信号に埋め込むステップは、
論理情報を受信するステップと、
アナログ信号を受信するステップと
を含む、請求項１に記載の方法。
【請求項３】
前記論理情報を有するアナログ信号を伝送するステップは、
前記論理情報を有するアナログ信号を導体の差動対を介して伝送するステップ
を含む、請求項１に記載の方法。
【請求項４】
前記受信したアナログ信号から論理情報を抽出するステップは、
受信した前記アナログ信号を使用して同期信号を生成するステップと、
前記同期信号を使用して前記論理情報を抽出するステップと、
前記論理情報をデコードするステップと
を含む、請求項１に記載の方法。
【請求項５】
受信した前記アナログ信号からデータ信号を復元するステップと、
共通モード信号である前記論理情報を破棄するステップと
を更に含む、請求項１に記載の方法。
【請求項６】
論理情報をアナログ信号に結合するマルチプレクサ（２００）を含む送信回路（１０４）と、
受信回路（１０８）と、
前記送信回路及び前記受信回路に接続され、前記送信回路と前記受信回路との間で論理情報を有するアナログ信号を同時に伝送する、通信リンク（１０６）と
からなり、前記受信回路（１０８）は、前記アナログ信号の復元に影響を与えることなく、受信した信号から前記論理情報を抽出するデマルチプレクサ（３００）を含む、システム・イン・パッケージ（ＳｉＰ）（１００）。
【請求項７】
前記マルチプレクサは、
正のデジタルコード（＋ＤＯ）を受信する第１の入力、共通モード情報（ＣＭＣＯＤＥ）を受信する第２の入力、及び、出力を有する第１の加算回路（２１０）と、
負のデジタルコード（−ＤＯ）を受信する第１の入力、共通モード情報（ＣＭＣＯＤＥ）を受信する第２の入力、及び、出力を有する第２の加算回路（２２０）と、
前記第１の加算回路の出力に接続された第１のデジタルアナログコンバータと、
前記第２の加算回路の出力に接続された第２のデジタルアナログコンバータと
を含む、請求項６に記載のシステム・イン・パッケージ（ＳｉＰ）。
【請求項８】
前記デマルチプレクサは、ゼロ交差検出回路（３３０）と、正の共通モード検出器（３１０）と、負の共通モード検出器（３２０）とを含む、請求項６に記載のシステム・イン・パッケージ（ＳｉＰ）。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシステム・イン・パッケージ（ＳｉＰ）に関し、特に論理情報をアナログ信号に埋め込み、それらを同時に伝送するように構成された送信回路及び受信回路を含むシステム・イン・パッケージ（ＳｉＰ）に関する。
【背景技術】
【０００２】
競争の激しい現在の電子機器製品の市場では、製造業者は、より軽量で、より小型で、且つ携帯型で、さらには膨大な数の機能を備えた製品を求める、消費者の要求に応えなければならない。こうした要求に応えるために、半導体デバイスの研究開発においては現在、小型化、高度な集積化、動作速度の高速化、消費電力の低減などに力が注がれている。
【０００３】
ただし、そうした要求に応えるデバイスやコンポーネントを提供するためには、パッケージング技術の進歩も必要である。将来有望なパッケージング技術の１つに、チップ・スケール・パッケージ（ＣＳＰ）と呼ばれるものがある。例えば、ウェハレベル・チップサイズ・パッケージング（ＷＬＣＳＰ）やウェハレベル・チップスケール・パッケージング（ＷＬＣＳＰ）は、パッケージ後のＣＳＰデバイスが占める面積をダイが占める面積よりもほんの僅か（約２５％）だけ増加させることにより、空間を節約するものである。
【０００４】
携帯端末（例えば携帯電話）、携帯情報端末（ＰＤＡ）、携帯コンピュータなどの携帯電子機器の複雑さを増大した結果、１つのチップに集積される機能の数も増加している。ＳｏＣ（システム・オン・チップ）の考え方が発達している。しかしながら、システム・オン・チップの実現には大きな難問及び問題がある。なぜなら、その実現は、種々の異なる企業が設計した様々な機能を一体化するうんざりする作業を伴ない、各企業は独自のデータベース、設計ルール、及び知的所有権（ＩＰ）を有しているからである。
【０００５】
しかしながら、多数のＳｏＣの利点は、最先端のＷＬＰ技術を最先端のＣＳＰ技術と組み合わせることによって実現することができ、小型の複合型パッケージの集積回路（ＩＣ）を製造することができる。例えば、２以上の未加工のダイを組み合わせ、種々のタイプのマルチチップ・モジュール（ＭＣＭ）を形成することにより、単一のパッケージングされたデバイスを実現することができる。このように複数のチップを含む単一のパッケージングされたデバイスは、システム・イン・パッケージ（ＳｉＰ）と呼ばれる。
【０００６】
システム・イン・パッケージ（ＳｉＰ）の１つの利点は、例えばＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）プロセスを利用して、ダイをウェハレベルで検査できることである。マルチチップ・モジュール（ＭＣＭ）及びシステム・イン・パッケージ（ＳｉＰ）では、ウェハレベルの検査によりパッケージ歩留まりを向上させ、パッケージングコストを抑えている。また、システム製品の開発に要するコストや時間も、減らすことができる場合がある。
【０００７】
一般的なシステム・イン・パッケージ（ＳｉＰ）は複数の集積回路（ＩＣ）を含み、それらが単一のモジュール、即ちパッケージに集積されている。個々の機能的集積回路（又は、チップ）は、ワイヤを使用して互いに接続される場合がある。例えば、チップ間接続ワイヤを使用して、個別の機能的回路又はチップをシステム・イン・パッケージ（ＳｉＰ）内で接続する場合がある。
【０００８】
種々の機能的チップ間で伝送又は通信される信号には、主に２つのタイプがある。第１のタイプの信号はデータ信号であり、例えばアナログデータ値などを表わすものである。第２のタイプの信号は制御信号であり、例えばデータ信号の処理の制御に使用される。データ信号専用のワイヤの他に、チップ間で制御信号を伝達するためのワイヤが更に別途必要であるために、種々の機能的回路又はチップ間の接続に必要される接続ワイヤの本数は当然ながら急速に増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
システム・イン・パッケージ（ＳｉＰ）の設計における１つの問題は、チップ間接続ワイヤの数、レイアウト、及び引き回しをどうするかである。デバイスの入力信号及び出力信号（Ｉ／Ｏ信号）の数を増やすと、配線密度は高くなり、配線のライン幅は細くなる。当然ながら、接続ワイヤの数を増やせば、それに比例してシステムの複雑性やパッケージングの不具合も増加する。また、接続ワイヤの本数を増やせば、システム・イン・パッケージ（ＳｉＰ）における集積回路又はチップのパッケージング・コストは増加し、その結果、システム・イン・パッケージ（ＳｉＰ）全体のコストも増加する。
【００１０】
更に、システム・イン・パッケージ（ＳｉＰ）の中に集積する機能の数を増やせば、入力信号や出力信号の数も当然ながら増大するため、信号数の増加に対処する新たな解決策が必要とされている。
【００１１】
従って、上述のような欠点を克服する、信号の伝送方法及び装置が依然として必要とされている。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、送信回路から受信回路へデジタル制御信号とアナログ制御信号を同時に伝送する方法及び装置が得られる。アナログ信号（例えば、差動データ信号）を受信する。更に、デジタル信号（例えばデジタル論理信号）も受信する。デジタル信号をアナログ信号と結合し、デジタル信号が埋め込まれたアナログ信号を生成する。次に、共通通信リンク（例えば一対の導体）を介して、このデジタル信号が埋め込まれたアナログ信号を伝送する。そして、そのデジタル信号が埋め込まれたアナログ信号から、アナログ信号の復元に影響を与えることなく、デジタル信号を復元する。
【発明を実施するための最良の形態】
【００１３】
送信回路から受信回路へ論理情報（例えばバイナリデータやデジタル信号）とアナログ信号（例えば差動データ信号）を同時に伝送する方法及び装置について記載する。以下では、本発明を完全に理解してもらうために、説明の目的で、多数の具体的詳細を記載する。しかしながら、それらの特定の詳細がなくても本発明を実施することが可能であることは、当業者にとって明らかであろう。なお、本発明が不必要に不明確になることを避けるために、既知の構造や装置はブロック図に記載していない。
【００１４】
システム・イン・パッケージ（ＳｉＰ）１００
図１は、本発明の一実施形態による信号伝送手段が組み込まれたシステム・イン・パッケージ（ＳｉＰ）１００を示す図である。システム・イン・パッケージ（ＳｉＰ）１００は、単一のパッケージに集積された複数の集積回路（ＩＣ）を含む。システム・イン・パッケージ（ＳｉＰ）設計の１つの利点は、システム構成要素が占める空間の大きさを低減できることである。多くの場合、システム構成要素が占める空間の大きさやレイアウトは、システム・イン・パッケージ（ＳｉＰ）を使用せずにシステム構成要素を個別に実施する場合に比べて低減される。システム・イン・パッケージ（ＳｉＰ）は、通信システム設計を実施するマルチチップ・モジュールであってもよい。
【００１５】
システム・イン・パッケージ（ＳｉＰ）１００は、第１の機能的集積回路（以下、「第１のチップ」又は「第１のＩＣ」とも呼ぶ）１０４と、第２の機能的集積回路（以下、「第２のチップ」又は「第２のＩＣ」とも呼ぶ）１０８とを含む。第１の機能的集積回路１０４にはデジタルバックエンドチップが使用され、第２の機能的集積回路１０８にはアナログフロントエンドチップが使用される場合がある。第１の機能的集積回路１０４と第２の機能的集積回路１０８はインタフェース１０６を介して通信する。
【００１６】
インタフェース１０６には通信リンク（例えば有線リンク又は無線リンク）が使用される場合がある。一実施形態において、インタフェース１０６は一対の導体（例えば１つの差動対をなすワイヤ）を含む。一実施形態において、インタフェース１０６は複数の導体（例えばチップ間接続ワイヤ）を含み、それらを使用して、個々の機能的回路間又はチップ間をシステム・イン・パッケージ（ＳｉＰ）１００内で互いにインタフェース又は相互接続する場合がある。
【００１７】
システム・イン・パッケージ（ＳｉＰ）１００は、本発明の一実施形態による信号伝送手段を有し、共通通信リンク１０６（例えば差動対）を使用して、送信回路１０４から受信回路１０８へ共通モード信号（"Common-mode signal"）（例えばバイナリデータ）とアナログ信号（例えば差動データ信号）を伝送する。ただし、システム・イン・パッケージ（ＳｉＰ）１００は、更に他の機能的集積回路（図示せず）を有する場合もあり、本発明による信号伝送手段は、それらの集積回路のうちの２以上で実施され、集積回路間での情報伝達が可能である場合もある。
【００１８】
本発明による信号伝送手段の種々の構成要素は、送信回路（本明細書では送信装置又は伝送装置と呼ぶ場合もある）と受信回路（本明細書では受信装置と呼ぶ場合もある）の両方に組み込まれる。例えば、データ値を表わすアナログ信号は、差動ワイヤ対（以下、「差動対」とも呼ぶ）を使用して伝送される。差動対は、正の端子（＋ｖｅ端子）及び負の端子（−ｖｃ端子）を有する場合がある。アナログフロントエンド（ＡＦＥ）回路は、差動ワイヤ対から受信した信号を検出する受信回路を有する。デジタルアナログコンバータ（ＤＡＣ）とアナログフロントエンド（ＡＦＥ）との間の信号（例えばデータ信号）の伝送に差動ワイヤ対を使用する１つの利点は、２つの導体に共通のノイズを除去することができることである。
【００１９】
デジタルバックエンドチップ１０４は、マイクロコントローラ（ＭＣＵ）１１０、デジタル信号プロセッサ（ＤＳＰ）１２０、及び、デジタル信号を対応するアナログ信号に変換するデジタルアナログコンバータ（ＤＡＣ）１３０を含む。ＭＣＵ１１０及びＤＳＰ１２０は、システム・イン・パッケージ（ＳｉＰ）１００に必要な処理を実施するようにプログラムされる。ＭＣＵ１００及びＤＳＰ１２０の構成及び動作は、当業者にとって既知のものである。
【００２０】
デジタルバックエンドチップ１０４は、共通モード信号（例えばバイナリデータやデジタル情報）をアナログ信号（例えば差動データ信号）に結合する結合手段１２４を更に含む。結合手段１２４は、ＭＣＵ１１０及びＤＳＰ１２０に接続され、それらから情報を受信するとともに、ＤＡＣ１３０にも接続され、ＤＡＣ１３０へ情報を出力する。結合手段１２４の詳細については、後で図２を参照して説明する。チップ１０４は、デジタルバックエンド機能を実施するための他の構成要素及び回路（図示せず）を更に含む場合がある。ただし、それらの構成要素の構成及び動作は、当業者にとって既知のものであるから、本明細書で説明はしない。
【００２１】
アナログフロントエンド（ＡＦＥ）１０８は増幅器１３４を含む。増幅器１３４は、インタフェース１０６に接続され、デジタルバックエンドチップ１０４から信号を受信する。ＡＦＥチップ１０８はフィルタ１６０を更に含む。フィルタ１６０は、増幅器１３４の出力及びラインドライバ１８０に接続される。ラインドライバ１８０はフィルタ１６０の出力に接続される。増幅器１３４、フィルタ１６０及びラインドライバ１８０の構成及び動作は当業者にとって既知のものである。ＡＦＥチップ１０８は、チップ１０４から送信されＡＦＥ１０８によって受信された差動信号の中に埋め込まれた共通モード信号を抽出し、多重化を解除（分離）する、即ち復元するための手段１３２を更に有する。一実施形態において、この手段１３２は、ゼロ交差検出器１４０及び共通モード信号検出器１５０を含む。これらに検出器の詳細については、後で図３〜図６を参照して説明する。
【００２２】
ＡＦＥチップ１０８は検出器１７０を更に含む。検出器１７０は、共通モード信号を受信し、共通モード信号（例えばバイナリデータ）デコードし、ゲイン設定１７４やフィルタ設定１７２などの処理を実施する。ゲイン設定１７４（例えば可変ゲインの設定）はラインドライバ１８０に提供される。フィルタ設定１７２（例えばプログラマブルフィルタの極性設定）はフィルタ１６０に提供される。ＡＦＥチップ１０８は、アナログフロントエンド（ＡＦＥ）機能を実施するための他の構成要素及び回路（図示せず）を更に含む場合がある。ただし、それらの構成要素の構成及び動作は当業者にとって既知のものであるから、本明細書で説明はしない。
【００２３】
データ信号と制御信号の同時伝送
本発明の一実施形態による信号伝送手段は、データ信号と制御信号を共通の通信リンク（例えば同じ一対の導体、又は同じ差動ワイヤ対）により伝送できる点で有利である。一実施形態において、信号伝送手段は、送信回路（「送信装置」と呼ぶ場合もあり）に設けられた、論理情報をアナログ信号に埋め込むための多重化回路１２４と、受信回路に設けられた、そのアナログ信号から論理情報を復元するための分離（多重化解除）回路１３２とを提供する。
【００２４】
例えば、多重化回路１２４は、共通モード信号（例えば差動信号）を制御信号（例えばデジタル信号）に多重化する。即ち、埋め込む。分離回路（デマルチプレクサ）１３２は、共通モード信号の復元に影響を与えることなく、制御信号を抽出し、多重化を解除する。即ち、復元する。送信装置と受信装置の間では、通信リンク（例えば有線リンク又は無線リンク）を使用して、共通モード信号（例えばアナログデータ信号）とデジタル信号（例えば制御信号）が、同時に伝送される。
【００２５】
２本の導体を介して伝送される共通モード信号のような信号の例には、限定はしないが、例えば、起動設定信号、ゼロ交差検出信号、低速制御信号などがあり、その他、共通モードノイズの影響を受けない任意の信号も含まれる。
【００２６】
本発明の一実施形態によれば、信号伝送手段は、アナログ信号（例えばデータ信号）と１以上の論理信号（例えばデジタル制御信号やステータス信号）を結合し、結合された論理信号をアナログ信号と一緒に共通通信リンク（例えば一対の導体）を介して伝送する。共通通信リンクには、例えば、差動対、その他のワイヤ又は導体、あるいは無線通信リンクが使用される。論理信号（例えば制御信号やステータス信号）は差動アナログデータ信号の中に埋め込まれる。次に、その論理信号が埋め込まれた差動アナログデータ信号は、送信回路（例えば第１の集積回路）と受信回路（例えば第２の集積回路）との間で、アナログデータ信号の復元に影響を与えることなく伝送される。ここで、本発明の一実施形態による信号伝送手段は、論理信号の伝送用に独立した導体又は補助的な導体を必要としないという利点があるが、そのかわりに、アナログ信号の伝送に使用されている既存の通信リンクを使用する点に注意して欲しい。
【００２７】
送信装置における多重化回路（マルチプレクサ）２００の例
図２は、送信装置に組み込まれる、本発明の一実施形態による多重化回路の例２００を示す図である。多重化回路２００は、第１の加算回路２１０、第２の加算回路２２０、第２のデジタルアナログコンバータ（ＤＡＣ）２３０、及び、第２のデジタルアナログコンバータ（ＤＡＣ）２４０を含む。
【００２８】
第１の加算回路２１０は、＋ＤＯ信号を受信する第１の入力と、ＣＭＣＯＤＥ信号を受信する第２の入力と、出力信号を生成する出力とを有する。第１のＤＡＣ２３０の入力は、第１の加算回路２１０の出力に接続される。第１のＤＡＣ２３０に供給されたデジタル信号は、対応するアナログ信号（例えば差動信号の第１の成分）に変換される。第１のＤＡＣ２３０はインタフェース１０６（例えば第１の導体２３２）に接続される。
【００２９】
第２の加算回路２２０はは、−ＤＯ信号を受信する第１の入力と、ＣＭＣＯＤＥ信号を受信する第２の入力と、出力信号を生成する出力とを有する。第２のＤＡＣ２４０の入力は、第２の加算回路２２０の出力に接続される。第２のＤＡＣ２４０に供給されたデジタル信号は、対応するアナログ信号（例えば差動信号の第２の成分）に変換される。第２のＤＡＣ２４０の出力も、インタフェース（例えば第２の導体２４２）に接続される。
【００３０】
一実施形態において、＋ＤＯ信号及び−ＤＯ信号は、伝送するアナログ波形（例えばアナログデータ信号）のデジタルコードである。一実施形態において、ＣＭＣＯＤＥ信号は、伝送するアナログ波形に付加すべき共通モード情報を有する。例えば、ＣＭＣＯＤＥ信号は、＋Ｂ、−Ｂ、又はゼロを取りうる。ただし、Ｂは、受信回路に設けられた共通モード検出器１５０が共通モード信号を正しくデコードするために必要な信号レベル（例えば電圧信号レベル）である。正の共通モード検出器３１０及び負の共通モード検出器３２０の実施例の詳細については、後で図４及び図５をそれぞれ参照して説明する。
【００３１】
信号復元回路の例３００
図３は、本発明の一実施形態による信号復元回路３００を示すブロック図である。信号復元回路３００は、正の共通モード信号を検出し、出力を生成する正の共通モード検出器３１０を含む。信号復元回路３００は、負の共通モード信号を検出し、出力を生成する負の共通モード検出器３２０を更に含む。正の共通モード検出器３１０及び負の共通モード検出器３２０の実施例の詳細については、後で図４及び図５を参照して説明する。
【００３２】
信号復元回路３００は、ゼロ交差を検出し、出力を生成するゼロ交差検出器３３０を更に含む。ゼロ交差検出器３３０の実施例の詳細については、後で図６を参照して説明する。
【００３３】
信号復元回路３００はＳＲフリップフロップ回路３４０を含む。ＳＲフリップフロップ回路３４０は、正の共通モード検出器３１０の出力を受信するＳＥＴ入力と、負の共通モード検出器３２０の出力を受信するＲＥＳＥＴ入力とを有する。
【００３４】
信号復元回路３００はシフトレジスタ回路３５０を更に含む。シフトレジスタ回路３５０は、ＳＲフリップフロップ３４０の出力を受信するデータ入力と、ゼロ交差検出器３３０の出力を受信するクロック入力とを有する。シフトレジスタ回路３５０は、それらの入力に基づいて、制御信号３５４を生成する。即ち、復元する。
【００３５】
正の共通モード検出器３１０
図４は、本発明の一実施形態による図３の正の共通モード検出器の一実施形態の詳細を示す図である。正の共通モード検出器３１０は、第１の増幅器４１０、第２の増幅器４２０、及びＡＮＤゲート４３０を含む。第１の増幅器４１０は、第１の導体（例えば導体２３２）に接続されたプラス端子と、ＶＲＥＦＰノードに接続されたマイナス端子と、出力信号を生成する出力とを有する。ＶＲＥＦＰノードは所定の信号（例えばＶＲＥＦＰ信号）を提供する。なお、電圧源４４０を使用してＶＲＥＦＰ信号を生成してもよい。
【００３６】
第２の増幅器４２０は、第２の導体（例えば導体２４２）に接続されたプラス端子と、ＶＲＥＦＰノードに接続されたマイナス端子と、出力信号信号を生成する出力とを有する。ＡＮＤゲート４３０は、第１の増幅器４１０の出力を受信する第１の入力と、第２の増幅器４２０の出力を受信する第２の入力と、それら２つの入力に対して論理ＡＮＤ演算を実施した結果得られる出力信号４３４を生成する出力とを有する。本明細書では、出力信号４３４のことを「正の共通モード論理信号」と呼ぶ。正の共通モード論理信号４３４がアサートされるのは、２つの入力が両方ともＶＲＥＦＰより大きくになったとき（例えば、２つの入力信号が両方ともＶＲＥＦＰ信号よりも大きくなったとき）である。
【００３７】
一実施形態において、所定の信号（ＶＲＥＦＰ信号）は、次の式：ＶＲＥＦＰ＝ＶＣＭ＋ＶＯＦＦＳＥＴに従って決定される。ＶＣＭは入力差動信号の共通モードレベルであり、ＶＯＦＦＳＥＴはノイズマージンを確保する目的で選択される。なお、この所定の信号（ＶＲＥＦＰ）は、特定用途の要件に合わせて調節可能であることに注意して欲しい。
【００３８】
負の共通モード検出器３２０
図５は、本発明の一実施形態による図３の負の共通モード検出器の一実施形態の詳細を示す図である。負の共通モード検出器３２０は、第１の増幅器５１０、第２の増幅器５２０、及びＡＮＤゲート５３０を含む。第１の増幅器５１０は、第１の導体（例えば導体２３２）に接続されたマイナス端子と、ＶＲＥＦＮノードに接続されたプラス端子と、出力信号を生成する出力とを有する。ＶＲＥＦＮノードは所定の信号（例えばＶＲＥＦＮ信号）を提供する。なお、電圧源５４０を使用して所定の信号（例えば所定の電圧信号、ＶＲＥＦＮ信号）を生成してもよい。
【００３９】
第２の増幅器５２０は、第２の導体（例えば導体２４２）に接続されたマイナス端子と、ＶＲＥＦＮノードに接続されたプラス端子と、出力信号を生成する出力とを有する。ＡＮＤゲート５３０は、第１の増幅器５１０の出力を受信する第１の入力と、第２の増幅器５２０の出力を受信する第２の入力と、それら２つの入力に対して論理ＡＮＤ演算を実施した結果得られる出力信号５３４を生成する出力とを有する。出力信号５３４は、「負の共通モード論理信号」とも呼ばれ、２つの入力が両方ともＶＲＥＦＮより小さくなったとき（例えば、２つの入力信号が両方ともＶＲＥＦＮ信号よりも小さくなったとき）にアサートされる。
【００４０】
一実施形態において、所定の信号（ＶＲＥＦＮ信号）は、次の式：ＶＲＥＦＮ＝ＶＣＭ−ＶＯＦＦＳＥＴに従って決定される。ＶＣＭは入力差動信号の共通レベルであり、ＶＯＦＦＳＥＴはノイズマージンを確保する目的で選択される。なお、この所定の信号（ＶＲＥＦＮ）は、特定用途の要件に合わせて調節可能であることに注意して欲しい。
【００４１】
ゼロ交差検出器３３０
図６は、本発明の一実施形態による図３のゼロ交差検出器の一実施形態の詳細を示す図である。ゼロ交差検出器３３０はアナログ比較器６１０を含む。アナログ比較器６１０は、差動信号の第１の成分を受信するように接続されたプラス端子と、差動信号の第２の成分を受信するように接続されたマイナス端子と、出力信号を生成する出力とを有する。一実施形態において、アナログ比較器６１０のプラス端子は差動対のうちの第１の導体（例えば導体２３２）に接続され、アナログ比較器のマイナス端子は差動対のうちの第２の導体（例えば導体２４２）に接続される。
【００４２】
ゼロ交差検出器３３０は、１以上のバッファ６２０、６３０（例えばＣＭＯＳバッファ）を更に含む。ゼロ交差検出器３３０は、受信差動信号から抽出した論理タイミング情報６４０を出力する。
【００４３】
信号伝送手段によって実施される処理
図７は、本発明の一実施形態による信号伝送手段によって実施される方法を示すフロー図である。ステップ７１０において、論理情報（例えばバイナリデータ）をアナログ信号に埋め込む。本明細書では、この論理情報又はバイナリデータのことを共通モード信号又はデジタル情報（例えば論理１又は論理０）とも呼ぶ。例えば、デジタル信号（例えば論理１又は論理０）が、差動データ信号（例えばプラス成分及びマイナス成分）に埋め込まれる。即ち、多重化される。一実施形態において、共通モード信号は、２本の導体（例えば差動ワイヤ対）上に多重化される。ステップ７１０は、送信装置に設けられた多重化装置２００によって実施することができる。なお、ステップ７１０は、論理情報を受信するステップと、アナログ信号（例えば差動データ信号）を受信するステップとを含む場合がある。
【００４４】
ステップ７２０において、送信回路と受信回路との間で、論理情報（例えば共通モード信号）が埋め込まれたアナログ信号を共通通信リンクを介して伝送する。例えば、共通通信リンク（例えば２つの導体又は差動対）を介して、論理情報とアナログ信号を同時に伝送する。
【００４５】
ステップ７３０において、論理情報が埋め込まれた受信アナログ信号（例えば差動モード信号）から論理情報（例えば共通モード信号）を抽出する。ステップ７３０は、受信装置に設けられた多重化解除（分離）装置１３２によって実施することができる。ステップ７３０は、次のようなサブステップを含む場合がある：１）デジタル情報が埋め込まれたアナログ信号（例えば差動モード信号）を受信するステップ、２）受信したアナログ信号を使用して同期信号を生成するステップ、３）前記同期信号を使用して、前記受信したアナログ信号からデジタル情報（例えば共通モード信号）を抽出するステップ。なお、同期信号の生成は、ゼロ交差検出器３３０によって行うこともでき、また、受信したアナログ信号からのデジタル情報の抽出は、共通モード信号検出器３１０、３２０によって行うこともできる。
【００４６】
ステップ７４０では、例えば制御信号デコーダ１７０により、論理情報（例えばバイナリデータ）をデコードする。論理情報又はデジタル信号はデコードされた後、プログラム又は制御回路（例えばフィルタ又はラインドライバ）に供給される。この論理情報は、例えば、ゲイン設定やフィルタ極性の設定に使用される場合もあれば、受信チップ１０８に設けられた回路の制御信号として使用される場合もある。ステップ７５０では、論理情報が埋め込まれた受信アナログ信号（例えば論理値が埋め込まれた差動モード信号）からデータを復元する。ステップ７５０は、共通モード信号（例えば埋め込まれた論理情報）を破棄するステップと、受信アナログ信号（例えば差動モード信号）からアナログ信号（例えば差動データ信号）を復元するステップとを含む場合がある。なお、埋め込まれた論理情報が、差動モード信号からデータ（例えばアナログデータ信号）を復元する処理に影響を与えることは無い点に注意して欲しい。また、制御信号（例えばデジタルコード）とアナログ信号（例えば差動データ信号）を同時に処理することが可能である点にも注意して欲しい。
【００４７】
信号伝送手段の動作
図８は、本発明の一実施形態による信号伝送手段によって使用される信号の例（例えばＤＡＣ出力信号８０４、同期信号８３０及びバイナリデータ信号８４０）を示すタイミング図である。横軸は時間である。第１の波形８０４は、デジタルアナログコンバータ（ＤＡＣ）によって生成された出力信号を表している。第１の波形８０４は、アナログ信号８１０（例えば差動信号）及び共通モード信号８２０を含む場合がある。差動信号８１０は、第１の成分８１２（例えばプラス成分）及び第２の成分８１４（例えばマイナス成分）を含む場合がある。
【００４８】
例えば、送信側（例えばデジタルバックエンド回路）から受信側（例えばアナログフロントエンド回路）へバイナリデータを差動信号８１０とともに同時に伝送するために、共通モード信号８２０はアナログ信号８１０に埋め込むことができる。なお、この共通モード信号８２０は差動受信機によって破棄されるため、受信回路が実施する差動信号８１０の通常の処理が、その影響を受けることはない。受信回路における差動信号８１０の通常の処理は当業者にとって既知のものであるから、本明細書では説明しない。
【００４９】
第２の波形８３０は、ゼロ交差検出器３３０によって生成された同期信号を表している。例えば、同期信号８３０は、正と負のＤＡＣ出力信号８０４のゼロ交差に基いて導出される。第３の波形８４０は、共通モード信号検出器３１０、３２０によって抽出されたバイナリデータ（例えばデジタル制御信号）を表している。
【００５０】
一実施形態において、本発明による伝送方法は、電力線トランシーバ・システム・イン・パッケージ（ＳｉＰ）において実施することができる。電力線トランシーバ・システム・イン・パッケージ（ＳｉＰ）は、デジタル信号処理を実施する通信エンコーダ／デコーダ集積回路と、アナログフロントエンド機能を実施するアナログフロントエンド回路とを含む。通信エンコーダ／デコーダ集積回路とアナログフロントエンド回路は互いに独立した回路であるため、それらを１つのチップ内に集積することはできない。なぜなら、それらの集積回路を実現するために使用される製造技術には互換性がないからである。
【００５１】
例えば、通信エンコーダ／デコーダ集積回路は、デジタル信号処理（ＤＳＰ）機能を実施するために高い論理密度が必要であるため、ディープサブミクロンＣＭＯＳ製造プロセスを使用して製造されるのが一般的である。一方、アナログフロントエンド（ＡＦＥ）回路は大電流及び高電圧を必要とするため、ＢｉＣＭＯＳ製造技術を使用して製造されるのが一般的である。
【００５２】
なお、本発明による信号伝送方法及び装置は、各集積回路（又はチップ）に使用される製造技術が異なるために、それらを物理的に一体化（集積）することができないような２以上の集積回路（又はチップ）を有するシステム・イン・パッケージ（ＳｉＰ）又はマルチチップ・モジュールにおいて利点を有する場合がある。この方法の１つの利点は、論理情報（例えばバイナリデータ）の伝送に必要とされる導体（例えばワイヤ）を追加する必要がないことである。別な言い方をすれば、本発明の実施形態によれば、論理情報がアナログ信号（例えば差動データ信号）に埋め込まれ、それが、今までアナログデータ信号の伝送にのみ専用に使用されていた既存の導体を利用して伝送されるので、専用のワイヤ又は導体を用意する必要はない。
【００５３】
上記の説明において、本発明は特定の実施形態を参照して説明されている。しかしながら、本発明の範囲から外れることなく、それらの実施形態に対して種々の改変や変更を加えることも可能であることは明らかである。従って、明細書及び図面は、例示用のものであり、制限の意図はないものとして解釈しなければならない。
【００５４】
以下に、本発明の種々の例示的実施態様を列挙する。
１．論理情報をアナログ信号に結合するマルチプレクサを含む送信回路と、
受信回路と、
前記送信回路及び前記受信回路に接続され、前記送信回路と前記受信回路との間で論理情報を有するアナログ信号を同時に伝送する、通信リンクと
からなり、前記受信回路は、前記アナログ信号の復元に影響を与えることなく、受信した信号から前記論理情報を抽出するデマルチプレクサを含む、システム・イン・パッケージ（ＳｉＰ）。
２．前記マルチプレクサは、
正のデジタルコード（＋ＤＯ）を受信する第１の入力、共通モード情報（ＣＭＣＯＤＥ）を受信する第２の入力、及び、出力を有する第１の加算回路と、
負のデジタルコード（−ＤＯ）を受信する第１の入力、共通モード情報（ＣＭＣＯＤＥ）を受信する第２の入力、及び、出力を有する第２の加算回路と、
前記第１の加算回路の出力に接続された第１のデジタルアナログコンバータと、
前記第２の加算回路の出力に接続された第２のデジタルアナログコンバータと
を含む、１に記載のシステム・イン・パッケージ（ＳｉＰ）。
３．前記デマルチプレクサは、ゼロ交差検出回路と、正の共通モード検出器と、負の共通モード検出器とを含む、１に記載のシステム・イン・パッケージ（ＳｉＰ）。
４．前記デマルチプレクサは論理情報デコーダを含む、３に記載のシステム・イン・パッケージ（ＳｉＰ）。
５．前記送信回路は、前記論理情報を出力するマイクロコントローラと、アナログ信号を出力するデジタル信号プロセッサとを含む、１に記載のシステム・イン・パッケージ（ＳｉＰ）。
６．前記制御信号と前記共通モード信号は、前記送信装置から前記受信装置へ同時に伝送され、前記制御信号と前記共通モード信号は同時に（即ち、順番にではなく）処理される、１に記載のシステム・イン・パッケージ（ＳｉＰ）。
７．前記送信回路はデジタルバックエンド集積回路であり、前記受信回路はアナログフロントエンド集積回路である、１に記載のシステム・イン・パッケージ（ＳｉＰ）。
８．前記アナログ信号は差動データ信号を含み、前記バイナリデータは、起動設定信号、ゼロ交差検出信号、低速制御信号、及び、共通モードノイズの影響を受けない他の信号を含む、システム・イン・パッケージ（ＳｉＰ）。
９．前記通信リンクは、無線リンク、有線リンク、導体、及び、一対の差動導体のうちのいずれか１つである、１に記載のシステム・イン・パッケージ（ＳｉＰ）。
１０．共通通信リンクを介した信号伝送のためのシステムであって、
送信側に設けられ、バイナリデータをアナログ信号に埋め込むマルチプレクサと、
受信側に設けられ、受信したアナログ信号から前記バイナリデータを抽出するデマルチプレクサと
からなり、該システムは、受信したアナログ信号からのデータの復元に影響を与えることがない、システム。
１１．前記共通通信リンクは、無線リンク、有線リンク、導体、及び、導体の差動対のうちのいずか１つからなり、前記アナログ信号は差動データ信号を含み、前記バイナリデータは、起動設定信号、ゼロ交差検出信号、低速制御信号、及び、共通モードノイズの影響を受けない他の信号のうちのいずれか１つである、１０に記載のシステム。
１２．前記デマルチプレクサは、
アナログ信号を受信し、該アナログ信号に基づいて同期信号を生成するゼロ交差検出器と、
前記同期信号を使用して前記バイナリデータを抽出する共通モード信号検出器と
を含む、１０に記載のシステム。
１３．前記デマルチプレクサは、
抽出された前記バイナリデータを受信し、該バイナリデータをデコードするデコーダを含む、１０に記載のシステム。
１４．前記マルチプレクサはデジタルバックエンド集積回路において実施され、前記デマルチプレクサはアナログフロントエンド集積回路において実施される、１０に記載のシステム。
１５．前記システムは、システム・イン・パッケージ（ＳｉＰ）及びマルチチップ・モジュールのうちのいずれか一方において実施される、１０に記載のシステム。
１６．送信回路と受信回路との間で信号を通信する方法であって、
論理情報をアナログ信号に埋め込むステップと、
送信回路が、論理情報を有する前記アナログ信号を伝送するステップと、
受信回路が、論理情報を有する前記アナログ信号を受信するステップと、
受信したアナログ信号から前記論理情報を抽出するステップと
からなる方法。
１７．前記論理情報をアナログ信号に埋め込むステップは、
論理情報を受信するステップと、
アナログ信号を受信するステップと
を含む、１６に記載の方法。
１８．前記論理情報を有するアナログ信号を伝送するステップは、
論理情報を有する前記アナログ信号を導体の差動対を介して伝送するステップ
を含む、１６に記載の方法。
１９．前記受信したアナログ信号から論理情報を抽出するステップは、
受信した前記アナログ信号を使用して同期信号を生成するステップと、
前記同期信号を使用して前記論理情報を抽出するステップと、
前記論理情報をデコードするステップと
を含む、１６に記載の方法。
２０．受信した前記アナログ信号からデータ信号を復元するステップと、
共通モード信号である前記論理情報を破棄するステップと
を更に含む、１６に記載の方法。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態による、信号伝送手段が組み込まれたシステム・イン・パッケージ（ＳｉＰ）を示す図である。
【図２】本発明の一実施形態による、送信装置に埋め込まれる多重化回路の例を示す図である。
【図３】本発明の一実施形態による信号復元回路を示すブロック図である。
【図４】本発明の一実施形態による図３の正の共通モード検出器の一実施形態の詳細を示す図である。
【図５】本発明の一実施形態による図３の負の共通モード検出器の一実施形態の詳細を示す図である。
【図６】本発明の一実施形態によるゼロ交差検出器の一実施形態の詳細を示す図である。
【図７】本発明の一実施形態による信号伝送手段によって実施あれる方法を示すフロー図である。
【図８】信号伝送手段によって使用される、差動信号、共通モード信号、同期信号、及び、バイナリデータ信号を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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