(57)【要約】【課題】複数のトラップ膜を備える不揮発性メモリ素子を提供する。【解決手段】半導体基板２０５上に形成されたトンネル絶縁膜２２０と、トンネル絶縁膜２２０上に形成されたストレージノード２５０と、ストレージノード２５０上に形成されたブロッキング絶縁膜２６０と、ブロッキング絶縁膜２６０上に形成された制御ゲート電極２７０と、を備える不揮発性メモリ素子２００であって、ストレージノード２５０は、トラップ密度が相異なる少なくとも２層のトラップ膜２３０，２４０を備え、ブロッキング絶縁膜２６０は、酸化ケイ素膜よりも高い誘電率を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたストレージノードと、
前記ストレージノード上に形成されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成された制御ゲート電極と、を備え、
前記ストレージノードは、トラップ密度が相異なる少なくとも２層のトラップ膜を備え、前記ブロッキング絶縁膜は、酸化ケイ素膜よりも高い誘電率を有することを特徴とする不揮発性メモリ素子。
【請求項２】
複数の前記トラップ膜は、前記トンネル絶縁膜と前記ブロッキング絶縁膜との間に積層されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
複数の前記トラップ膜のうち、一のトラップ膜よりも前記ブロッキング絶縁膜に近く位置した他のトラップ膜は、前記一のトラップ膜よりも高いトラップ密度を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記複数のトラップ膜は、窒化ケイ素及び酸窒化ケイ素のうち少なくとも一つの物質をそれぞれ含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記複数のトラップ膜は、相異なるケイ素濃度を有する窒化ケイ素膜であることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項６】
前記ブロッキング絶縁膜は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、及びＴａ２Ｏ５よりなる群から選択される一の物質を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記トンネル絶縁膜は、酸化ケイ素膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記トンネル絶縁膜の両側の前記半導体基板には、ソース及びドレインがそれぞれ形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、第１トラップ密度を有する第１トラップ膜と、前記第１トラップ膜上に形成されて第２トラップ密度を有する第２トラップ膜とを備えるストレージノードと、
前記ストレージノード上に形成され、酸化ケイ素膜よりも高い誘電率を有するブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成された制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１０】
前記第２トラップ密度は、前記第１トラップ密度よりも高いことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記第１及び第２トラップ膜は、窒化ケイ素及び酸窒化ケイ素のうち少なくとも一つの物質をそれぞれ含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１２】
前記第１及び第２トラップ膜は、金属またはポリシリコンのナノ結晶構造をそれぞれ備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１３】
前記第１トラップ膜は、酸窒化ケイ素膜であり、前記第２トラップ膜は、窒化ケイ素膜であることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１４】
前記第１及び第２トラップ膜は、相異なるケイ素濃度を有する窒化ケイ素膜であることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１５】
前記第２トラップ膜のケイ素濃度は、前記第１トラップ膜のケイ素濃度よりも高いことを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
前記ブロッキング絶縁膜は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、及びＴａ２Ｏ５よりなる群から選択される一の物質を含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１７】
前記トンネル絶縁膜の両側の前記半導体基板には、ソース及びドレインがそれぞれ形成されていることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１８】
前記トンネル絶縁膜は、酸化ケイ素膜であることを特徴とする請求項９に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特に、電荷保存型ストレージノードを備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子には、トランジスタのしきい電圧遷移を利用するもの、電荷移動を利用するもの、及び抵抗変化を利用するものなどがある。しきい電圧遷移を利用するメモリ素子は、電荷保存のためのストレージノードを備えているという点で電荷保存型メモリ素子と呼ばれる。
【０００３】
例えば、フローティングゲートをストレージノードとして用いるフローティングゲート型メモリ素子と、電荷トラップ層をストレージノードとして用いるＳＯＮＯＳ型メモリ素子とが電荷保存型メモリ素子に属する。
【０００４】
以下、図面を参照して、一般的なＳＯＮＯＳ型メモリ素子を説明する。図１は、一般的なＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【０００５】
図１を参照すれば、メモリ素子１００は、電荷トラップのための窒化膜１２０をストレージノードとして用いる。ストレージノードである窒化膜１２０と半導体基板１０５との間には、電荷のトンネルリングまたはホットキャリア注入のためのトンネル絶縁膜、例えば、酸化膜１１５が形成されている。
【０００６】
また、窒化膜１２０と制御ゲート電極１３０との間には、ブロッキング絶縁膜、例えば、酸化膜（酸化ケイ素膜）１２５が形成されている。半導体基板１０５は、例えば、シリコン基板が使われ、制御ゲート電極１３０は、例えば、ポリシリコンで形成されうる。すなわち、メモリ素子１００は、シリコン基板である半導体基板１０５とポリシリコンからなる制御ゲート電極１３０との間に、酸化膜１１５／窒化膜１２０／酸化膜１２５が介在されたＳＯＮＯＳ構造をなす。
【０００７】
一方、メモリ素子１００の書き込み動作は、制御ゲート電極１３０に正の書き込み電圧を印加する方法により実行される。これにより、ソース／ドレイン部１１０で加速されたた電子がエネルギーを得て窒化膜１２０に注入される。または、半導体基板１０５の電子がトンネルリングにより窒化膜１２０に注入されることも可能である。
【０００８】
消去動作は、制御ゲート電極１３０に負の電圧を印加するか、または半導体基板１０５に正の電圧を印加することによって実行されうる。これにより、窒化膜１２０に保存された電子がトンネルリングにより半導体基板１０５に消去される。
【０００９】
消去動作時、制御ゲート電極１３０に印加される電圧が高くなると、窒化膜１２０から半導体基板１０５への電荷のトンネルリングだけでなく、制御ゲート電極１３０から窒化膜１２０へのトンネルリングも可能になる。後者の場合を逆トンネルリングという。すなわち、消去電圧が高くなることによって、初期消去速度が速くなるが、逆トンネルリング現象がさらに激しくなるので、結局、消去動作の効率が減少する。
【００１０】
図２は、図１のメモリ素子１００に対する消去状態におけるしきい電圧Ｖｔｈと、リテンション（ｒｅｔｅｎｔｉｏｎ）状態におけるしきい電圧の変化量ΔＶｔｈとの関係を示すグラフである。
【００１１】
図２を参照すれば、消去状態で飽和しきい電圧とリテンション特性とは、反比例関係にあるということが分かる。すなわち、消去状態でＶｔｈが低くなると、リテンション状態でΔＶｔｈが高まり、一方、リテンション状態でΔＶｔｈが低くなると、消去状態でＶｔｈが高まる。図面において、消去効率を高めるためには消去状態でＶｔｈを下げ、リテンション特性を高めるためにはΔＶｔｈを下げねばならない。
【００１２】
図１及び図２を共に参照すれば、例えば、ブロッキング用酸化膜１２５に比べて相対的にトンネルリング用の酸化膜１１５の厚さを薄くすれば、逆トンネルリングを減少させて消去特性を向上させうる。しかしながら、酸化膜１１５の厚さを薄くすれば、制御ゲート電極１３０に消去電圧が印加されない状態でも酸化膜１１５を通じた電荷のトンネルリングが発生するおそれがある。すなわち、メモリ素子１００のリテンション特性が悪くなる。一方、酸化膜１１５の厚さを厚くすれば、リテンション特性は高めうるが、プログラム及び消去特性が悪くなる。
【００１３】
一方、窒化膜１２０のトラップ密度が高くなると、プログラム及び消去特性は向上するが、リテンション特性が悪くなる。一方、窒化膜１２０のトラップ密度が低くなると、プログラム及び消去速度が減少するが、リテンション特性は向上する。したがって、プログラム及び消去効率とリテンション特性とを同時に向上させることは容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする技術的課題は、消去及びプログラム効率を維持または向上させると同時に、リテンション特性を向上させうる不揮発性メモリ素子を提供することである。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の一態様によれば、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたストレージノードと、前記ストレージノード上に形成されたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に形成された制御ゲート電極と、を備える不揮発性メモリ素子が提供される。前記ストレージノードは、トラップ密度が相異なる少なくとも２層のトラップ膜を備え、前記ブロッキング絶縁膜は、酸化ケイ素膜よりも高い誘電率を有する。
【００１６】
複数の前記トラップ膜は、前記トンネル絶縁膜と前記ブロッキング絶縁膜との間に積層されていることが望ましい。さらに、前記複数のトラップ膜のトラップ密度は、前記ブロッキング絶縁膜に近づくほど高まる。前記複数のトラップ膜は、窒化ケイ素及び酸窒化ケイ素のうち少なくとも一つの物質をそれぞれ含み、金属またはポリシリコンのナノ結晶構造を備えうる。前記ブロッキング絶縁膜は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、またはＴａ２Ｏ５を含みうる。
【００１７】
前記技術的課題を達成するための本発明の他の態様によれば、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、第１トラップ密度を有する第１トラップ膜と、前記第１トラップ膜上に形成されて第２トラップ密度を有する第２トラップ膜とを備えるストレージノードと、前記ストレージノード上に形成されて、酸化ケイ素膜より高い誘電率を有するブロッキング絶縁膜と、前記ブロッキング絶縁膜上に形成された制御ゲート電極と、を備える不揮発性メモリ素子が提供される。
【００１８】
前記第２トラップ密度は、前記第１トラップ密度よりも高いことが望ましい。
【００１９】
望ましくは、前記第１トラップ膜は、酸窒化ケイ素膜であり、前記第２トラップ膜は、窒化ケイ素膜でありうる。さらに望ましくは、前記トラップ膜は、相異なるケイ素濃度を有する窒化ケイ素膜でありうる。
【発明の効果】
【００２０】
本発明による不揮発性メモリ素子を利用すれば、トラップ密度が相異なる複数のトラップ層を通じて、リテンション特性と消去及びプログラム動作特性とを同時に向上させることができる。
【００２１】
また、高誘電率のブロッキング絶縁膜を用いることによって、半導体基板と制御ゲート電極との間のキャパシタンスを適切に維持すると同時に、ブロッキング絶縁膜を厚くすることができる。これにより、メモリ素子の消去動作時に逆トンネルリングを抑制して、消去効率を高め、またプログラム特性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面に基づき、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、本実施形態は、本発明の開示が完全なようにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
【００２３】
図３は、本発明の一実施形態による不揮発性メモリ素子２００を示す断面図である。
【００２４】
図３を参照すれば、メモリ素子２００は、ソース２１０とドレイン２１５との間の半導体基板２０５上に形成されたトンネル絶縁膜２２０、ストレージノード２５０、ブロッキング絶縁膜２６０、及び制御ゲート電極２７０を備える。具体的には、トンネル絶縁膜２２０は、半導体基板２０５上に形成され、ストレージノード２５０は、トンネル絶縁膜２２０上に形成される。また、ストレージノード２５０上にブロッキング絶縁膜２６０及び制御ゲート電極２７０が順次に形成されている。また、このようなトンネル絶縁膜２２０、ストレージノード２５０、ブロッキング絶縁膜２６０、及び制御ゲート電極２７０から構成されるゲート構造物の側壁には、スペーサ絶縁膜２８０がさらに形成されていることもある。
【００２５】
トンネル絶縁膜２２０は、ホットキャリア注入または電荷のトンネルリングが可能な絶縁膜である。トンネル絶縁膜２２０は、例えば、酸化ケイ素膜であることが望ましい。さらに具体的には、トンネル絶縁膜２２０は、リテンション特性と、プログラム（書き込み）及び消去特性とを同時に確保できる厚さを有することが望ましい。トンネル絶縁膜２２０の厚さが薄くなると、リテンション特性が悪くなり、トンネル絶縁膜２２０の厚さが厚くなると、プログラム及び消去特性が悪くなる。
【００２６】
ストレージノード２５０は、トラップ密度が相異なる二層のトラップ膜、すなわち下層の第１トラップ膜２３０と上層の第２トラップ膜２４０とを備えることが望ましい。しかしながら、本発明の他の実施形態で、ストレージノード２５０は、トラップ密度が異なる２層以上のトラップ膜を備えることも可能である。図面には、例示的に二層のトラップ膜２３０，２４０のみを示した。
【００２７】
図４は、メモリ素子２００のトラップ膜２３０，２４０のトラップ密度を示すグラフである。
【００２８】
図３及び図４を共に参照すれば、第１トラップ膜２３０は、第１トラップ密度Ｄ１を有し、第２トラップ膜２４０は、第２トラップ密度Ｄ２を有する。図面に示したように、第２トラップ密度Ｄ２は、第１トラップ密度Ｄ１よりも大きいことが望ましい。すなわち、ブロッキング絶縁膜２６０に近づくほどトラップ密度が高くなることが望ましい。
【００２９】
トラップ膜２３０，２４０は、例えば、窒化ケイ素及び／又は酸窒化ケイ素から形成されることができ、さらに、金属またはポリシリコンのナノ結晶構造を備えうる。さらに具体的には、トラップ膜２３０，２４０は、相異なるケイ素濃度を有する窒化ケイ素膜あることが望ましい。トラップ密度は、ケイ素濃度に比例するので、トラップ膜２３０，２４０のケイ素濃度は、ブロッキング絶縁膜２６０に近づくほど高くなりうる。これにより、第２トラップ膜２４０のトラップ密度Ｄ２が第１トラップ膜２３０のトラップ密度Ｄ１より高くなる。他の例として、第１トラップ膜２３０は、酸窒化ケイ素膜（シリコン酸化窒化膜）であり、第２トラップ膜２４０は、窒化ケイ素膜（シリコン窒化膜）でありうる。
【００３０】
さらに、図３を参照すれば、ブロッキング絶縁膜２６０は、ストレージノード２５０を制御ゲート電極２７０と分離させるとともに、消去動作時に制御ゲート電極２７０からストレージノード２５０への電荷の逆トンネルリング現象を抑制する役割を果たす。また、ブロッキング絶縁膜２６０は、制御ゲート電極２７０と半導体基板２０５との間のキャパシタンスに影響を及ぼす。
【００３１】
本実施形態において、ブロッキング絶縁膜２６０は、酸化ケイ素膜（例えば、誘電率３．９）より高い誘電率を有する。すなわち、ブロッキング絶縁膜２６０は、高誘電率（ｈｉｇｈ−ｋ）の絶縁膜で形成される。さらに具体的には、ブロッキング絶縁膜２６０は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、またはＴａ２Ｏ５で形成されうる。これにより、ストレージノード２５０と半導体基板２０５との間の電場の強度が高くなり、メモリ素子２００の動作特性、例えば、プログラム及び消去特性が向上することができる。
【００３２】
また、高誘電率のブロッキング絶縁膜２６０を用いることによって、半導体基板２０５と制御ゲート電極２７０との間のキャパシタンスを適切に維持すると同時に、ブロッキング絶縁膜２６０の厚さを厚くすることができる。これにより、メモリ素子２００の消去動作時に逆トンネルリングを抑制して、消去効率を高めることができる。このような動作特性は、後述する実験結果を参照する。
【００３３】
制御ゲート電極２７０は、ドーピングされたポリシリコン、金属、またはこれらの合成膜で形成できる。また、絶縁膜スペーサ２８０は、酸化ケイ素膜または酸化ケイ素膜と窒化ケイ素膜との合成膜で形成できる。
【００３４】
以下、メモリ素子２００の動作を説明する。メモリ素子２００のプログラム動作は、制御ゲート電極２７０にプログラム電圧、例えば、正の電圧を印加してストレージノード２５０に電子を保存する方式により実行される。メモリ素子２００の消去動作は、制御ゲート電極２７０に消去電圧、例えば、負の電圧を印加してストレージノード２５０に保存された電子を半導体基板２０５に消去する方式により実行される。
【００３５】
図５は、メモリ素子２００のエネルギーバンドの連結関係を示すグラフである。
【００３６】
図３及び図５を共に参照すれば、メモリ素子２００の半導体基板２０５、トンネル絶縁膜２２０、ストレージノード２５０、ブロッキング絶縁膜２６０、及び制御ゲート電極２７０にそれぞれ対応するエネルギーバンド２０５ａ，２２０ａ，２５０ａ，２６０ａ，２７０ａの連結関係が示されている。ストレージノード２５０のエネルギーバンド２５０ａは、第１トラップ膜２３０のエネルギーバンド２３０ａと第２トラップ膜２４０のエネルギーバンド２４０ａとを含む。
【００３７】
メモリ素子２００の消去動作時、制御ゲート電極２７０と半導体基板２０５との間に印加された電圧により、ストレージノード２５０と半導体基板２０５との間に電気場が誘導される。これにより、ストレージノード２５０に保存されていた電子が半導体基板２０５に移動する。
【００３８】
リテンション状態では、次の２種類の電子移動経路Ｐ１，Ｐ２を通じてストレージノード２５０に保存された電子が消失される。第一に、電子がストレージノード２５０内のトラップサイトを順次に移動して、トンネル絶縁膜２２０とストレージノード２５０との境界に移動した後、トンネル絶縁膜２２０をトンネルリングして半導体基板に移動する（Ｐ１経路）。
【００３９】
第二に、ストレージノード２５０に保存されていた電子が、伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）に励起された後、伝導帯に沿ってトンネル絶縁膜２２０とストレージノード２５０との境界に移動した後、トンネル絶縁膜２２０をトンネルリングして半導体基板に移動する（Ｐ２経路）。電子は、例えば、熱エネルギーが供給されれば、伝導帯に励起されうる。
【００４０】
第一のＰ１経路を通じた電子の消失は、トラップ対バンド（ｔｒａｐ−ｔｏ−ｂａｎｄ）トンネルリング経路に該当し、第二のＰ２経路を通じた電子の消失は、直接的なバンド対バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）トンネルリング経路に該当する。したがって、Ｐ１経路を通じた電子の消失は、ストレージノード２５０のトラップ密度に影響を受ける。
【００４１】
さらに具体的には、Ｐ１経路を通じた電子の消失は、ストレージノード２５０のトラップ密度に比例する。ストレージノード２５０のトラップ密度が高いほど、ストレージノード２５０内の電子がトラップサイトを通じてストレージノード２５０とトンネル絶縁膜２２０との界面に移動される確率が高まるためである。
【００４２】
しかし、トンネル絶縁膜２２０に近接した第１トラップ膜２３０は、ストレージノード２５０全体のトラップ密度よりも低いトラップ密度Ｄ１を有するため、Ｐ１経路を通じた電子の消失を抑制しうる。すなわち、たとえ高いトラップ密度Ｄ２の第２トラップ膜２４０を通じて電子が第１トラップ膜２３０に移動しても、第１トラップ膜２３０では電子の移動確率が低下する。
【００４３】
一方、ストレージノード２５０のトラップ密度が低過ぎると、プログラム及び消去速度が減少するので、適切なレベルのトラップ密度を有するように第２トラップ膜２４０のトラップ密度を高めることが可能である。したがって、本実施形態によれば、リテンション状態で電子の消失を減少させると同時に、プログラム及び消去速度を従来のレベルに維持するか、さらに向上させることができる。動作速度については、下記の実験結果を参照してさらに詳細に説明する。
【００４４】
また、本発明の他の実施形態では、ストレージノード２５０は、２層以上のトラップ膜２３０，２４０を備え、この場合、トラップ膜２３０，２４０のトラップ密度は、ブロッキング絶縁膜２６０に近づくほど増大しうる。
【００４５】
以下、図６ないし図８を参照して、メモリ素子２００の動作特性についての実験結果を説明する。
【００４６】
図６は、一般的なメモリ素子（図１の参照符号１００、Ａ）及び本発明の一実施形態によるメモリ素子（図３の参照符号２００、Ｂ）についての、リテンション状態におけるフラットバンド電圧の変化量ΔＶｆｂを示すグラフである。図６を参照すれば、本発明の一実施形態によるメモリ素子Ｂの場合、一般的なメモリ素子ＡのΔＶｆｂに比べて半分以下に低めうる。リテンション状態におけるΔＶｆｂの減少は、電子の消失の減少を意味する。
【００４７】
図７は、一般的なメモリ素子（図１の参照符号１００、■）及び本発明の一実施形態によるメモリ素子（図３の参照符号２００、●）についての、プログラミング時間によるフラットバンド電圧Ｖｆｂを示すグラフである。図７を参照すれば、本発明の一実施形態のメモリ素子●を利用すれば、一般的なメモリ素子■に比べてさらに速い速度でＶｆｂを変化させうるということが分かる。プログラム動作でＶｆｂの速い増加は、ストレージノード２５０に電子が速く保存されることを意味する。すなわち、プログラム動作速度が向上することを意味する。
【００４８】
図８は、一般的なメモリ素子（図１の参照符号１００、■）及び本発明の一実施形態によるメモリ素子（図３の参照符号２００、●）についての、消去時間によるフラットバンド電圧Ｖｆｂを示すグラフである。図８を参照すれば、プログラム動作時と同様に、メモリ素子●を利用すれば、一般的なメモリ素子■に比べてさらに速い速度でＶｆｂを変化させうるということが分かる。すなわち、Ｖｆｂの速い減少は、ストレージノード２５０に電子が速く消去されることを意味し、すなわち、消去動作速度が向上することを意味する。
【００４９】
さらに、図３を参照すれば、メモリ素子２００は、トラップ密度が相異なる複数のトラップ層２３０，２４０を備え、リテンション特性と消去及びプログラム動作特性とを同時に向上させることができる。また、高誘電率を有するブロッキング絶縁膜２６０をさらに備えることによって、プログラム及び消去動作特性をさらに向上させることができる。
【００５０】
以上のとおり、本実施の形態では、２層のトラップ膜を有する不揮発性メモリ素子を例にあげて本発明を説明した。しかしながら、本発明の不揮発性メモリは、２層以上のトラップ層を含むことができる。この場合、複数のトラップ膜は、窒化ケイ素及び酸窒化ケイ素のうち少なくとも一つの物質をそれぞれ含むことができ、相異なるケイ素濃度を有する窒化ケイ素膜であるこができる。
【００５１】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、上記実施形態に限定されず、本発明の技術的思想内で当業者によって、上記実施形態を組み合わせて実施するなど多様な修正及び変更が可能なことは明白である。
【産業上の利用可能性】
【００５２】
本発明は、メモリ素子の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００５３】
【図１】一般的なＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【図２】図１のメモリ素子に対する消去状態におけるしきい電圧と、リテンション状態におけるしきい電圧の変化量との関係を示すグラフである。
【図３】本発明の一実施形態による不揮発性メモリ素子を示す断面図である。
【図４】図３のメモリ素子のトラップ膜のトラップ密度を示すグラフである。
【図５】図３のメモリ素子のエネルギーバンドの連結関係を示すグラフである。
【図６】図１及び図３のメモリ素子についてのリテンション状態におけるフラットバンド電圧の変化量を示すグラフである。
【図７】図１及び図３のメモリ素子についてのプログラミング時間によるフラットバンド電圧を示すグラフである。
【図８】図１及び図３のメモリ素子についての消去時間によるフラットバンド電圧を示すグラフである。
【符号の説明】
【００５４】
１００，２００    メモリ素子、
１０５，２０５    半導体基板、
１１０    ソース／ドレイン部、
１１５    酸化膜、
１２０    窒化膜、
１２５    ブロッキング用酸化膜、
１３０，２７０    制御ゲート電極、
２１０    ソース、
２１５    ドレイン、
２２０    トンネル絶縁膜、
２３０，２４０    トラップ膜、
２５０    ストレージノード、
２６０    ブロッキング絶縁膜、
２８０    スペーサ絶縁膜。
【図１】
2006229233.tif 000003
【図２】
2006229233.tif 000004
【図３】
2006229233.tif 000005
【図４】
2006229233.tif 000006
【図５】
2006229233.tif 000007
【図６】
2006229233.tif 000008
【図７】
2006229233.tif 000009
【図８】
2006229233.tif 000010