(57)【要約】【課題】    マルチドメイン液晶表示装置の製造工程数を削減する。【解決手段】    対向配置された一対の基板間に液晶層を挟持する液晶表示装置の製造方法は、  （ａ）一方の基板の膜上にレジストパターンを形成し、膜をエッチング加工する工程と、（ｂ）前記レジストパターンの少なくとも一部を残して、液晶のドメインを規制するストライプ状突起、液晶のドメインを規制するスリット、液晶の厚さを規制するスペーサの少なくとも１つを形成する工程と、を含む。【選択図】  図５
2006267459.tif 000002
【特許請求の範囲】
【請求項１】
対向配置された一対の基板間に液晶層を挟持する液晶表示装置の製造方法であって、
（ａ）一方の基板の膜上にレジストパターンを形成し、膜をエッチング加工する工程と、
（ｂ）前記レジストパターンの少なくとも一部を残して、液晶のドメインを規制する突起、液晶のドメインを規制するスリット、液晶の厚さを規制するスペーサ、ダミースペーサの少なくとも１つを形成する工程と、
を含む液晶表示装置の製造方法。
【請求項２】
前記レジストパターンが、ハーフトーン露光され、厚さの厚い部分と薄い部分とを有し、前記工程（ｂ）が、前記レジストパターンを後退処理して厚さの薄い部分を消滅させた後、レジストパターンを残す請求項１記載の液晶表示装置の製造方法。
【請求項３】
前記基板上の膜が、下層絶縁膜、薄膜トランジスタを覆う上層絶縁膜であり、前記レジストパターンが少なくとも前記上層絶縁膜をエッチングするエッチングマスクである請求項１または２記載の液晶表示装置の製造方法。
【請求項４】
（ｃ）前記工程（ａ）の前に、前記基板上に、透明電極膜と下層配線層とを積層し、パターニングした後、下層絶縁膜で覆い、下層絶縁膜上に半導体層、上層配線層を積層し、パターニングした後、上層絶縁膜で覆う工程、
を有し、
前記工程（ａ）は、前記上層絶縁膜、前記下層絶縁膜、前記下層配線層をエッチングする、
請求項１〜３のいずれか１項記載の液晶表示装置の製造方法。
【請求項５】
（ｃ）前記工程（ａ）の前に、前記基板上に形成された下層絶縁層、半導体層上に透明電極膜と上層配線層を積層し、パターニングした後、上層絶縁層で覆う工程、
を有し、
前記工程（ａ）は、前記上層絶縁層、前記上層配線層をエッチングする、
請求項１〜３のいずれか１項記載の液晶表示装置の製造方法。
【請求項６】
前記基板上の膜が、薄膜トランジスタ、上層配線層を覆う上層絶縁膜上に形成された透明電極膜であり、前記レジストパターンが前記透明電極膜をエッチングするエッチングマスクである請求項２記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の製造方法に関し、特に液晶の配向ドメインを規制するストライプ状突起、液晶の閾値ドメインを規制する誘電体膜のスリット、液晶層の厚さを規制するスペーサの少なくとも一つを有する液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、一般的に1対の対向する透明基板の間に液晶を封入した構造を有している。液晶は、印加電圧の有無により、その光学的特性を変化させる。対向基板の外側には、1対の偏光板が配置される。ツイステッドネマチック（ＴＮ）液晶表示装置においては、液晶層の厚さ方向に関して、ネマチック液晶分子の基板面内配向方向が９0度回転する。
【０００３】
１対の偏光板の偏光軸が、互いに直交するように（隣接する液晶分子の面内配向方向に平行に）配置されている場合、対向電極間に電圧をかけない状態で光が透過して明状態を表示する。電圧を印加して、誘電率異方性が正のネマチック液晶分子が立上がり、入射光に対する旋光機能を失うと、クロスニコル配置の偏光板が入射光を遮断し、暗状態を表示する。
【０００４】
対向する偏光板の偏光軸を互いに平行に配置し、一方の偏光板の透過軸を液晶層を透過する光の偏光方向と直交させると、対向電極間に電圧をかけない状態で入射光は遮断されて暗表示となり、電圧を印加した状態で液晶層が旋光機能を失うと、パラレルニコル配置の偏光板が入射光を透過し、明表示となる。
【０００５】
一方の基板上にＸ方向に並列に配置された電極、他方の基板上にＸ方向と交差するＹ方向に並列に配置された電極を形成した単純マトリクス液晶表示装置は、構造が簡単であるが、デューティ比が低下すると良好な画質を実現することが困難になる。
【０００６】
一方の基板上に共通電極、他方の基板上に画素ごとに分離され、スイッチング素子を備えた画素電極を有するアクティブマトリクス液晶表示装置は、デューティ比が低下した表示においても、良好な画質を維持することが可能である。スイッチング素子としては薄膜トランジスタ（ＴＦＴ）等が用いられる。さらに、画素ごとの電圧保持性能を強化するために、画素電極に蓄積容量が接続される。
【０００７】
このようなツイステッドネマチック型液晶表示装置においては、視角特性が優れないという問題点があった。この問題点を解消する液晶表示装置として、ＭＶＡ（マルティ‐ドメインバーティカルアラインメントmulti-domain vertical alignment）型液晶表示装置や、ＩＰＳ（イン-プレインスイッティングin-plainswitching）液晶表示装置が開発されている。
【０００８】
ＭＶＡ型液晶表示装置は、基板表面に垂直に配向する液晶を採用し、表示領域を画素ごとに複数のドメインに分割し、ドメイン毎に液晶の配向状態を規制することにより、複数の配向方向を実現し、視角特性を向上する。ドメインの配向規制手段としては、電極内に形成されたスリットや、電極上に形成された突起を利用することができる。
【０００９】
電極内にスリットが形成されている場合、スリット部分においては電気力線が終端しないため、電気力線が傾き、それに伴って液晶分子が倒れる方向が規制される。電極上に突起を設け、突起上に配向膜を形成すると、液晶分子は配向膜に対して一定の形態（垂直配向）を形成するため、突起の両側において液晶分子は異なる方向にプレティルトを有するようになる。
【００１０】
対向基板上にスリットやストライプ状突起を交互に配置することにより、マルチドメイン表示を実現できる。スリットとストライプ状突起とを共用することも可能である。マルチドメインは、液晶表示装置の視角特性を大幅に向上することができる。
【００１１】
液晶表示装置における液晶層の厚さは、均一であることが望ましい。このため、対向基板上に液晶層の厚さを規制するための突起を設け、対向する基板間の距離を規制する構成が提案されている。ＭＶＡ型マルチドメイン液晶表示装置において、このような構成を実現するためには、基板間の距離を規制するためのスペーサと、配向ドメインを規定するためのストライプ状突起とを形成することが望まれる。これらの構成は、高さが異なるのでそれぞれ独立に形成することになる。すると、製造工程が複雑化し、製造コストが上昇する。
【００１２】
特開２００１−２０１７５０号は、基板間距離即ち液晶層の厚さを規制するスペーサとスペーサより低いドメイン規制用突起とをカラーフィルタ（ＣＦ）基板上のレジスト層をハーフトーン露光することによって同時に形成する技術を提案する。
【００１３】
液晶表示装置は、視角特性の他、応答速度にも問題を有する。特に、黒に近いレベルでの低レベルの応答速度が問題となる。この問題を解決する手段として、表示領域内に閾値の低い領域と高い領域とを並存させる提案がされている。閾値の高い領域は、例えば電極が直接露出した領域であり、閾値の低い領域は、例えば電極上に誘電体膜が形成された領域である。閾値の異なる領域は、異なる表示を行うので、液晶のドメインを構成する。
【００１４】
異なる配向、又は異なる閾値、又は異なる配向と異なる閾値を有する複数種のドメインを有する液晶表示装置を、マルチドメイン液晶表示装置と呼ぶ。
【００１５】
特開２００３−１５６７３１号は、画素電極に配向ドメイン規制用スリットを設けると共に、画素電極上に誘電体膜を選択的に形成し、誘電体膜を形成したドメインを高閾値とし、誘電体膜を形成しないドメインを低閾値として中間調の応答速度を改善する技術を提案する。
【００１６】
【特許文献１】特開２００１−２０１７５０号公報
【特許文献２】特開２００３−１５６７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、マルチドメイン液晶表示装置の製造工程数を削減することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、
対向配置された一対の基板間に液晶層を挟持する液晶表示装置の製造方法であって、
（ａ）一方の基板の膜上にレジストパターンを形成し、膜をエッチング加工する工程と、
（ｂ）前記レジストパターンの少なくとも一部を残して、液晶のドメインを規制するストライプ状突起、液晶のドメインを規制するスリット、液晶の厚さを規制するスペーサの少なくとも１つを形成する工程と、
を含む液晶表示装置の製造方法
が提供される。
【発明の効果】
【００１９】
層のパターニングに用いたレジストパターンを用いて、ドメイン規制用突起、ドメイン規制用スリット、液晶層の厚さ規制用スペーサの少なくとも１つを形成でき、工程数を削減できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施例による液晶表示装置の製造方法を説明する。
【００２１】
図１Ａは、液晶表示装置の構成を概略的に示す斜視図である。ＴＦＴ基板1と対向基板３とが対向し、その間に液晶層を挟持する。ＴＦＴ基板１及び対向基板３の外側には、1対の偏光板Ｐ１、Ｐ２が配置される。偏光板Ｐ２の後側には、バックライトユニットＢＬも配置されている。制御回路ＣＴＲから、液晶表示装置の水平ドライバＤＲＨ及び垂直ドライバＤＲＶに制御信号が送られる。
【００２２】
図１Ｂは、ＴＦＴ基板1の構成を概略的に示す。ＴＦＴ基板1の表面には、複数のゲートバスライン６が水平方向に並列に配置され、複数のドレインバスライン８が垂直方向に平行に配置されている。隣接するゲートバスライン６と隣接するドレインバスライン８に囲まれる領域が１画素の領域となる．ゲートバスライン６とドレインバスライン８の各交点には、薄膜トランジスタ（ＴＦＴ）２が接続されている。ＴＦＴ２の一方の電流端子は、画素電極４に接続されている。画素電極４に重なるように、蓄積容量バスライン７がゲートバスライン６と平行に配置されている。対向基板３の上には、例えばカラーフィルタ層と共通電極が形成されている。
【００２３】
各画素電極を複数の領域に分割し、配向状態を変えたマルチドメインを形成すると液晶表示装置の視角を拡大することができる。ドメインを規制する構成として、液晶層中に突出する突起や電極中のスリットを利用することができる。又、液晶層の厚さを規制する構成として両基板の少なくとも一方上に突起を形成することができる。
【００２４】
図２Ａは、液晶層の配向ドメインを規制するストライプ状（土手状）突起の構成例を示す。対向する基板１，３間に液晶層４１が収容されている。ＴＦＴ基板１上には、ＴＦＴ等の下部構造３１が形成され、その上に画素電極４．液晶の配向ドメインを規定する土手状突起３２、垂直配向膜９が形成されている。カラーフィルタ基板３上には、カラーフィルタＣＦ、コモン電極ＣＥが形成されている。カラーフィルタ基板３上の液晶配向ドメイン規制手段として、土手状突起３３、又は電極中にスリット３４が形成されている。両者が形成されている状態を図示しているが、どちらか一方でよい。スリット３４は、コモン電極ＣＥのパターニングと同時に形成でき、工程数を削減できる。土手状突起３３、コモン電極ＣＥ、スリット３４に露出されたカラーフィルタＣＦの表面は垂直配向膜９で覆われる。土手状突起３２、３３、スリット３４は、紙面垂直方向に延在する。
【００２５】
垂直配向膜を塗布した土手状突起３２，３３の表面では、液晶分子は表面に垂直に配向しようとする。従って、土手状突起の両側で液晶分子は逆側に傾く。電極中にスリット３４を形成すると、対向する電極からの電気力線は傾斜する。電圧を印加しない状態で、液晶分子が垂直配向していても、電圧を印加すると斜め方向のフリンジ電界が生じる。電界の傾斜に応じて、液晶分子の倒れこむ方向が決まる。スリットの両側で液晶分子は逆方向に倒れこむ。
【００２６】
図２Ｂは液晶の配向ドメインを規制する土手状突起と共に、液晶層の厚さを規制する柱状スペーサを形成する場合を示す。なお、以下の図面においては配向膜９は図示を省略する。シール３９によって、液晶層４１は両基板１，３間に収容されている。ＴＦＴ基板１には、液晶の配向ドメインを規制する土手状突起３２と共に、液晶層の厚さを規制する柱状突起３５が形成されている。土手状突起３２は、図２Ａ同様紙面垂直方向に延在する。カラーフィルタ基板３には、液晶層の配向ドメインを規制するスリット３４と共に、Ｒ，Ｇ，Ｂの３色のカラーフィルタを積層して形成した柱状スペーサ３６が形成されている。柱状スペーサ３５と３６とが突き合わされて、両基板間のスペーサを構成する。液晶セルはホットプレスを用いてシールされる。液晶層の膜厚の均一性を確保するためには、画素領域内に柱状スペーサを配置するのみでなく、シール３９の外側領域にもダミースペーサを配置して、液晶層の厚さを規制することが好ましい。
【００２７】
図２Ｃに示すように、カラーフィルタを積層した柱状スペーサ３６に代え、レジスト材料などで柱状スペーサ３７を形成することも出来る。工程数は増加するが、設計の自由度は向上する。
【００２８】
図２Ｄは、ＴＦＴ基板１上に液晶層の配向ドメインを規制する土手状突起３７と共に、カラーフィルタ基板３に達する柱状スペーサ３８を形成した攻勢を示す。高さの異なる突起は、ハーフトーン露光を利用して形成できる。以下、ＴＦＴ基板上に配向ドメイン規制用ストライプ状突起や液晶層の厚さを規制する突起を形成する場合についてさらに説明する。
【００２９】
図３は、第１の実施例によるＴＦＴ基板の製造方法を説明するための、ＴＦＴ基板の平面図である。ガラス基板１０上にゲートバスライン６、蓄積容量バスライン７が並列に形成されており、その上を覆ってゲート絶縁膜がガラス基板上に形成されている。ゲートバスライン６上方で、ゲート絶縁膜上に動作半導体層の島状領域ＩＳが形成されている。ソースＳ、ドレインＤが、動作半導体層ＩＳ上に対向して形成されている。
【００３０】
ドレインバスライン８は、ゲートバスライン６と交差するように、互いに並列に形成され、分岐してドレインＤに接続されている。ソースＳは、下方に延在する画素電極４に接続されている。ソースＳ、ドレインＤ、画素電極４を覆うように上層絶縁膜が形成され、画素電極４上で除去されて、窓Ｗ１，Ｗ２，Ｗ３が形成されている。窓Ｗ１，Ｗ２，Ｗ３内で、画素電極４が露出している。画素電極４上にストライプ状突起５が形成され、両側のドメインを分離している。
【００３１】
図４は、図３のＩＶ−ＩＶ線に沿う断面図を示す。透明絶縁性基板であるガラス基板１０の上に、必要に応じて酸化シリコン膜等の保護膜を形成し、その上に、例えば厚さ1３０ｎｍのＡｌ（Ａｌ合金を含む）層１２ａ、厚さ７０ｎｍのＭｏ（Ｍｏ合金を含む）層の高融点金属層１２ｂを積層し、厚さ約２００ｎｍの下層配線層１２を形成する。Ａｌ層の上に形成する高融点金属層としては、Ｍｏ層の他、Ｃｒ層、Ｔｉ層、Ｔａ層、Ｗ層及びそれらの合金層を用いることもできる。Ａｌ層としては、ＡｌにＮｄ、Ｓｉ、Ｃｕ、Ｔｉ、Ｗ、Ｔａ、Ｓｃ等を１つ又は複数含む合金層を用いることもできる。下層配線層１２でゲートバスライン、蓄積容量バスライン、及び端子電極を形成する。下層配線層１２を覆って、例えば厚さ４００ｎｍの窒化シリコン層１４をゲート絶縁膜として成膜する。ゲート絶縁膜１４の上に動作半導体層であるアモルファスシリコン層１６を厚さ約３０ｎｍ形成する。アモルファスＳｉ層１６の上に、チャネル保護用の窒化シリコン膜１９を厚さ約１５０ｎｍ形成し、チャネル保護膜形状にパターニングしている。チャネル保護膜を覆ってアモルファスシリコン層１６の上に、オーミックコンタクト形成用のｎ+型アモルファスシリコン層１８、透明電極として機能するＺｎＯ層４を厚さ約１００ｎｍ、その上に主配線層としてＡｌ層２０ａを厚さ約２００ｎｍ、その上にバリア層としてＭｏ層２０ｂを厚さ約４０ｎｍ形成し、上層配線及び画素電極の形状にパターニングする。チャネル上方においては、窒化シリコン層１９がエッチストッパとして機能し、その下方のアモルファスＳｉ層１６をエッチングから保護している。上層配線層２０を覆って、上層絶縁膜として機能する窒化シリコン層２２が、厚さ約３００ｎｍ形成されている。窒化シリコン層２２の上に、画素電極形状の開口部を有するレジストパターンＲＰを形成され、レジストパターンＲＰをエッチングマスクとし、窒化シリコン層２２、Ｍｏ層２０ｂ、Ａｌ層２０ａ除去されている。ＺｎＯ層４はエッチングされずに残っている。ＺｎＯ層４の下方のアモルファスシリコン層１６、１８は薄いため、透明電極は機能を果たす。この状態において、画素電極４の上にレジストパターンＲＰがストライプ状に形成されており、ドメイン規制用のストライプ状（以下土手状と呼ぶ）突起５を形成している。
【００３２】
図５Ａ−５Ｄは、図４に示す構成を製造するための製造方法を概略的に示す断面図である。
【００３３】
図５Ａに示すように、ガラス基板１０上に厚さ約１３０ｎｍのＡｌ層１２ａ、厚さ約７０ｎｍのＭｏ層１２ｂを成膜し、その上に配線のパターンを有するレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をエッチングマスクとし、酢酸、硝酸、燐酸の混合液を用いてエッチングを行ない、下層配線層１２を配線形状にパターニングする。
【００３４】
図５Ｂに示すように、下層配線層１２を覆うように厚さ約４００ｎｍの窒化シリコン層１４をプラズマＣＶＤにより堆積し、その上に厚さ約３０ｎｍのアモルファスシリコン層１６をプラズマＣＶＤにより堆積する。Ｓｉ層１６の上に、厚さ約１５０ｎｍの窒化シリコン層１９をプラズマＣＶＤにより堆積し、その上にチャネル保護膜の形状を有するレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をエッチングマスクとし、フッ素系ガスを用いたドライエッチングにより窒化シリコン層１９をパターニングする。その後レジストパターンＲＰ２は除去する。
【００３５】
図５Ｃに示すように、パターニングした窒化シリコン層１９を覆うように、厚さ約３０ｎｍのｎ+型アモルファスＳｉ層１８をプラズマＣＶＤにより堆積し、その上に厚さ約１００ｎｍのＺｎＯ層４、厚さ約２００ｎｍのＡｌ層２０ｂ、厚さ約４０ｎｍのＭｏ層２０ｂを成膜する。Ａｌ層２０ａとＭｏ層２０ｂが上層配線層２０を構成する。上層配線層２０上に配線形状を有するレジストパターンＲＰ３を形成し、露出した上層配線層２０を酢酸、硝酸、燐酸の混合液でエッチングし、その下のＺｎＯ透明電極層をシュウ酸系エッチャントを用いたウエットエッチングでパターニングし、さらにその下方のアモルファスシリコン層１８、１６をフッ素系ガスを用いたドライエッチングによりパターニングする。このようにして、ドレインバスライン８、ドレインＤ、ソースＳ及び端子が形成される。レジストパターンＲＰ３はその後除去する。
【００３６】
図５Ｄに示すように、パターニングした上層配線層２０を覆うように、厚さ約３００ｎｍの窒化シリコン層２２をプラズマＣＶＤにより成膜し、その上に画素電極を開口するパターンを有するレジストマスクＲＰ４を形成する。レジストマスクＲＰ４は、画素電極４を取り囲む領域及び画素電極上のドメイン規制用土手５を形成する領域にパターンを有している。レジストパターンＲＰ４をエッチングマスクとし、フッ素系ガスを用いたドライエッチングにより窒化シリコン層２２をエッチングし、酢酸、硝酸、燐酸の混合液を用いたウエットエッチングにより上層配線層２０をエッチングし、画素電極４を露出させる。レジストパターンＲＰ４は除去せずに残し、ドメイン規制用土手５を構成する。
【００３７】
上述の実施例においては、画素電極上の上層配線層及び上層絶縁層をエッチングするためのレジストパターンをそのまま残し、ドメイン規制用の土手を形成した。従って、土手の形状は画素電極の形状によって規制され、自由に選択することはできない。例えば、スペーサ用の局所的な柱状突起を設けることはできない。
【００３８】
図６Ａ−６Ｄ、図７Ａ、７Ｂは、第２の実施例による液晶表示装置の製造方法を説明するための平面図及び断面図である。本実施例においては、ハーフトーン露光を用い、下層パターニングに用いたレジストパターンからその後に残すレジストの形状を選択する自由度を増大させることができる。
【００３９】
図６Ａに示すように、図中水平方向にゲートバスライン６、蓄積容量バスライン７が形成され、縦方向にドレインバスライン８が形成される。ゲートバスライン６とドレインバスライン８との交点近傍に薄膜トランジスタＴＦＴが配置され、ドレインＤ、ソースＳが形成され、ソースＳは画素電極４に接続されている。画素電極４の上には３つの窓領域Ｗ１、Ｗ２、Ｗ３が形成され、窓間に土手５が形成される。これらの点は、図２に示す構成と同様である。本実施例においては、さらにゲートバスライン６上に液晶層の厚さを規制する柱状スペーサ３５が形成され、画素外の領域にダミー柱状スペーサ３５が形成されている。
【００４０】
図６Ｂは、図６Ａ中のＶＩＢ−ＶＩＢ線に沿う断面図である。ＴＦＴ上のレジストパターンは除去されているが、画素電極上には上層配線層２０、上層絶縁層２２、レジストパターンＲＰが積層されて形成された土手５が残されている。
【００４１】
図６Ｃ、６Ｄは、ゲートバスライン上のスペーサ及び画素領域外のスペーサの断面形状を示している。画素領域外においてはゲートバスライン６が存在しない。ガラス基板１０の上に、絶縁層１４、２２が積層され、その上にレジストパターンＲＰで形成されたスペーサ３５が配置されている。図６Ａ‐６Ｄに示す構造を作成するための製造法を以下に説明する。
【００４２】
図７Ａは、図４Ｄに対応する工程を示す。レジストパターンＲＰ５は、ハーフトーン露光されており、ＴＦＴ上で低い高さ、土手部分で高い高さを有している。このようなハーフトーン露光は、露光作業を２回行なうこと等によって形成することができる。レジストパターンＲＰ５をエッチングマスクとし、上層絶縁層２２、上層配線層２０をエッチングする。このエッチング工程は、図４Ｄに示すエッチング工程と同様である。
【００４３】
図７Ｂに示すように、エッチング終了後アッシングを行ない、レジストパターンＲＰ５を後退させる。ＴＦＴ部分においてはレジストパターンＲＰ５が消滅する。土手領域においては、高さの高いレジストパターンＲＰ５が縮小し、後退したレジストパターンＲＰ５ｒが残る。このレジストパターンＲＰ５ｒをドメイン規制用土手として用いる。
【００４４】
土手用レジストパターンと同様の背の高いレジストパターンを液晶層規制用柱状スペーサ３５の部分にも形成しておくことにより、土手とほぼ同じ高さのスペーサを形成することができる。スペーサ３５は、画素電極外に配置されていればその形状配置は自由に選択することができる。
【００４５】
なお、カラーフィルタ基板に達するスペーサを作ることもできる。例えば第１の実施例において、レジストパターンを低いレジストパターンで形成し、図３のゲートバスライン上等に、高さの高いレジストパターン３８を形成する。画素電極を露出するエッチングを行った後、レジストパターンをそのまま残存させれば、低い土手状突起５と高い柱状突起３８が残る。
【００４６】
第１、第２の実施例においては、チャネル半導体層の上にエッチストッパを設け、その上にオーミックコンタクト形成用半導体層、画素電極層、配線層を積層した。薄膜トランジスタの構造としては、エッチストッパを用いない構成を採用することもできる。図８Ａ、８Ｂ、図９Ａ−９Ｄは、第１、第２の実施例の変形例を示す。
【００４７】
図８Ａに示すように、ゲートバスライン６はドレインバスライン８間の領域において幅を広げられ、その上に薄膜トランジスタＴＦＴが形成されている。ＴＦＴは、チャネルを構成する島状半導体層ＩＳの上に、中央部から下方に延在するソースＳ及び画素電極４、ソースＳを取り囲むように配置されたドレインＤを有する。その他の点は図６に示す構成と同様である。
【００４８】
図８Ｂは、図８ＡのＶＩＩＩＢ−ＶＩＩＩＢ線に沿う断面構造を示す。ガラス基板１０上に下層配線層１２、下層絶縁膜１４が形成される点までは前述の実施例と同様である。下層絶縁膜１４の上に、チャネル構成する動作半導体層であるアモルファスシリコン層１６、オーミックコンタクトを形成するｎ+型アモルファスシリコン層１８が積層され、島状にパターニングされている。この島状半導体層に重ねて、透明電極層４、主配線層２０ａ、バリア配線層２０ｂを含む上層配線層２０が形成され、ソースＳ、ドレインＤ間がエッチングによって分離されている。このエッチングにおいて、上層配線層２０、透明電極層４、ｎ+型アモルファスシリコン層１８を完全にエッチングすると、動作配線層１６も若干エッチングされる。ソースＳ、ドレインＤが分離された薄膜トランジスタを覆って、窒化シリコン等の上層絶縁層２２が形成され、画素電極を構成する領域においては、上層絶縁層２２、上層配線層２０（バリア配線層２０ｂ、主配線層２０ａ）がエッチングより除去され、透明電極４が露出している。画素電極下に半導体層は存在せず、画素電極部分の光透過率は向上する。画素電極上に、ドメイン規制用の土手が形成されているのは、図６Ｂと同様である。
【００４９】
図９Ａ−９Ｄは、図８Ａ、８Ｂに示す構成を作成するための製造方法を示す断面図である。
【００５０】
図９Ａに示すように、ガラス基板１０上に下層配線層１２を形成し、下層絶縁膜１４を形成するまでは前述の実施例と同様である。下層絶縁膜上に動作半導体層１６を形成するアモルファスシリコン層をプラズマＣＶＤにより厚さ約１３０ｎｍ堆積する。さらに、オーミックコンタクトを形成するためのｎ+型アモルファスシリコン層１８を厚さ約３０ｎｍプラズマＣＶＤにより堆積する。積層半導体層の上にホトレジストパターンを作成し、フッ素系ガスを用いたドライエッチングにより島状半導体層をパターニングする。
【００５１】
ここで、リーク低減のため、例えばオゾン濃度３〜５ｐｐｍのオゾン水又は温度１００℃〜２５０℃、圧力２ＭＰａ、水蒸気を含む高圧酸化プロセス（例えば約６０分）を用い、アモルファスシリコン層１８、１６の側面上にのみ酸化膜２９を形成する。側壁上にのみ形成された酸化膜はＴＦＴのリーク電流を抑制する。その後レジストパターンは除去する。
【００５２】
図９Ｂに示すように、ＺｎＯ透明導電層４を厚さ約１００ｎｍ、Ａｌ主配線層２０ａを厚さ約２００ｎｍ、高融点金属のバリア配線層２０ｂを厚さ約４０ｎｍ成膜する。高融点金属層は、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗ又はこれらの合金により構成することができる。
【００５３】
配線層の上にホトレジストパターンを形成し、このホトレジストパターンをエッチングマスクとして金属配線層（Ｍｏ、Ａｌ）を酢酸、硝酸、燐酸の混合液でエッチングし、透明電極層４をシュウ酸系エッチャントを用いたウエットエッチングで除去し、続いてフッ素系ガスを用いたドライエッチングによりオーミックコンタクト形成用ｎ+型アモルファスシリコン層１８をエッチングする。アモルファスシリコン層１８を完全にエッチングすると、動作半導体層であるアモルファスシリコン層１６も一部エッチングされることは避けがたい。その後レジストパターンは除去する。
【００５４】
図９Ｃに示すように、パターニングしたＴＦＴを覆って窒化シリコン等の上層絶縁層２２を例えば厚さ３００ｎｍプラズマＣＶＤにより堆積し、その上にレジストパターンＲＰ５を形成する。レジストパターンＲＰ５はハーフトーン露光により形成し、ＴＦＴ上で低く、土手領域、柱状スペーサ領域で高くなるように形成する。このレジストパターンＲＰ５をエッチングマスクとし、開口部分の上層絶縁層２２、配線層２０ｂ、２０ａをエッチングで除去する。
【００５５】
図９Ｄに示すように、アッシングを行なって高さの低いレジストパターンＲＰ５を除去し、高さの高いレジストパターンＲＰ５を縮退させ、縮退したレジストパターンＲＰ５ｒを残る。残されるレジストパターンＲＰ５ｒは第２の実施例同様その形状、配置を比較的自由に選択することができる。土手を形成することもできる。ドメイン規制用土手状突起とカラーフィルタ基板に達するスペーサを形成しても良いことも第２の実施例同様である。
【００５６】
図１０Ａ、１０Ｄ、及び図１１Ａ〜１１Ｄは、第３の実施例による液晶表示装置の製造方法を示す。
【００５７】
図１０Ａに示すように、前述の実施例同様、ゲートバスライン６、蓄積容量バスライン７、ドレインバスライン８が形成され、ゲートバス６とドレインバスライン８の各交差点に薄膜トランジスタＴＦＴが接続されている。ＴＦＴのソース電極Ｓは下方に延在し、ソースコンタクト領域ＳＣを形成する。ソースコンタクト領域ＳＣの上に上層絶縁膜が形成され、上層絶縁膜にコンタクト孔２４が形成される。画素電極４が形成され、コンタクト孔２４を介してソース電極に接続している。ゲートバスライン６上には、液晶層の厚さを規制するための柱状スペーサ３５が形成され、画素外の領域にはダミー用柱状スペーサ３５が形成されている。
【００５８】
図１０Ｂは、図１０ＡにおけるＸＢ−ＸＢ線に沿う断面を示す。ガラス基板１０上に下層配線１２、下層絶縁層１４が形成され、その表面上に動作半導体層１６、チャネル保護用エッチストッパ１９、オーミックコンタクト形成用半導体層１８、バリア配線層２０ａ、主配線層２０ｂ、バリア配線層２０ｃを含む上層配線層２０が形成され、ソース電極Ｓ、ドレイン電極Ｄの形状にパターニングされている。上層絶縁層２２が堆積された後、ソース電極に対するコンタクト孔が形成され、画素電極４が形成されている。画素電極４上にドメインを規制する土手ＲＰ７ｒが形成されている。
【００５９】
図１０Ｃ、１０Ｄは、図１０ＡにおけるＸＣ−ＸＣ線、ＸＤ−ＸＤ線に沿う断面図を示す。上層絶縁層２２の上に、透明電極層４、レジストによるスペーサＲＰ７ｒが形成されている。以下、図１０Ａ−１０Ｄに示す構成の製造方法を説明する。
【００６０】
図１１Ａに示すように、ガラス基板１０上にゲートバスライン等の下層配線層１２を形成した後、下層絶縁層１４を形成する。下層絶縁層１４の上に、アモルファスシリコン層１６を形成し、その上に窒化シリコン等によるエッチストッパ層１９を形成し、エッチストッパ層１９をパターニングする。エッチストッパ層１９を覆うように、オーミックコンタクト用アモルファスシリコン層１８、厚さ２０ｎｍのＮｏ層２０ａ、厚さ２００ｎｍのＡｌ層２０ｂ、厚さ約４０ｎｍのＭｏ層２０ｃを含む上層配線層２０を積層する。
【００６１】
上層配線層２０の上に、ソース電極、ドレイン電極等をパターニングするためのレジストパターンＲＰ３を形成する。レジストパターンＲＰ３をエッチングマスクとし、窒化シリコン層１９をエッチストッパとして、酢酸、硝酸、燐酸の混合液を用いて上層配線層２０をエッチングし、フッ素系エッチャントを用いたドライエッチングにより半導体層１８、１６をエッチングする。その後レジストパターンＲＰ３は除去する。
【００６２】
ＴＦＴを覆うように、ゲート絶縁膜１４上に上層絶縁層２２を堆積し、コンタクト孔に対応する開口を有するレジストパターンＲＰ６を形成する。レジストパターンＲＰ６をエッチングマスクとし、上層絶縁層２２にコンタクト孔を開口する。その後、レジストパターンＲＰ６は除去する。
【００６３】
図１１Ｃに示すように、コンタクト孔を介して電極に接続するように例えば厚さ７０ｎｍのインジウム錫酸化物（ＩＴＯ）層４を堆積し、その上に画素電極をパターニングするためのレジストマスクＲＰ７を形成する。レジストマスクＲＰ７は、画素電極をパターニングするための高さの低い部分の選択された領域上にドメイン規制用の土手状突起を形成するための高さの高い部分を有し、画素電極外の領域において液晶層の厚さを規制するスペーサを形成する部分に高さの高いパターンを有する。レジストパターンＲＰ７をエッチングマスクとしてＩＴＯ層４をパターニングする。
【００６４】
図１１Ｄに示すように、レジストパターンＲＰ７をアッシングすることにより後退させ、高さの低い部分を消滅させる。高さの高い部分において後退したレジストパターンＲＰ７ｒがドメイン規制用土手状突起、液晶層の厚さを規制する柱状突起などを形成する。透明電極を下層絶縁層の上、又は上層絶縁層の上に形成する場合を説明したが、下層絶縁層の下に形成することもできる。図１２Ａ，１２Ｂ，図１３Ａ−１３Ｄは、第４の実施例による液晶表示装置の製造方法を示す。図１２ＡはＴＦＴ基板の平面図、図１２Ｂ、１３Ａ−１３Ｄは断面図である。
【００６５】
図１２Ａに示すように、ガラス基板上にゲートバスライン６、蓄積容量バスライン７、ドレインバスライン８、薄膜トランジスタＴＦＴが形成される。ＴＦＴのソース電極Ｓは下方に引き出されている。薄膜トランジスタＴＦＴを覆うように絶縁膜が堆積され、ソース電極Ｓ上にコンタクト孔２４が形成されている。画素電極上に窓Ｗ１、Ｗ２、Ｗ３が形成されている。画素電極４は、下層配線層の下に積層された透明電極層で形成されている。ローカルインタコネクト２６がソース電極Ｓと画素電極４を接続する。画素電極４上にはドメイン規制用土手状突起５が形成されている。
【００６６】
図１２Ｂに示すように、ガラス基板１０上に厚さ約１００ｎｍのＩＴＯ層４と、厚さ４０ｎｍの高融点金属層１２ａ、厚さ約２００ｎｍの主配線層１２ｂ、厚さ約７０ｎｍの高融点金属層１２ｃを含む下層配線層１２とが積層され、ゲートバスライン、画素電極、蓄積容量バスライン等の形状にパターニングされる。ゲートバスライン等を覆って、ゲート絶縁膜１４が形成され、その上に動作半導体層１６、チャネル保護用エッチングストッパ層１９が形成され、エッチストッパ層１９がパターニングされる。エッチストッパ層１９を覆うように、オーミックコンタクト形成用アモルファス半導体層１８と、厚さ約２０ｎｍの高融点金属層２０ａ、厚さ約２００ｎｍの主配線層２００、厚さ約４０ｎｍの高融点金属層２０ｃ、厚さ約１００ｎｍのＩＴＯ層２０ｄを含む上層配線層２０とが積層され、ソース電極Ｓ、ドレイン電極Ｄ等の形状にパターニングされ、ＴＦＴを構成している。ＴＦＴを覆うように、上層絶縁層２２が堆積され、ソースＳ上においてはコンタクト孔２４が形成されている。画素電極４上では上層絶縁層２２、下層絶縁膜１４が除去され、さらに下層配線層１２が除去されてＩＴＯ層４が露出している。画素電極４の一部表面上では、下層配線層１２、ゲート絶縁膜１４、上層絶縁層２２、レジストパターンＲＰ４ｒがドメイン規制用土手状突起５を形成している。この構成の製造方法を、図１３Ａ−１３Ｄを参照して説明する。
【００６７】
図１３Ａに示すように、ガラス基板１０上に、厚さ約１００ｎｍのＩＴＯ層４と、厚さ約４０ｎｍのＭｏ層１２ａ、厚さ約２００ｎｍのＡｌ層１２ｂ、厚さ約７０ｎｍのＭｏ層１２ｃを含む下層配線層１２を積層し、レジストパターンを用いてパターニングする。
【００６８】
図１３Ｂに示すように、パターニングした下層配線層１２を覆うようにゲート絶縁膜として機能する下層絶縁層１４を、例えば厚さ４００ｎｍの窒化シリコン層で形成する。下層絶縁層１４の上に、厚さ約３０ｎｍのアモルファスシリコン層１６を堆積し、その上に厚さ約１５０ｎｍの窒化シリコン層１９を堆積する。レジストパターンを用いて窒化シリコン層１９をパターニングしてチャネル保護膜を形成した後、さらにｎ+型アモルファスシリコン層１８と、厚さ２０ｎｍのＭｏ層２０ａ、厚さ約２００ｎｍのＡｌ層２０ｂ、厚さ約４０ｎｍのＭｏ層２０ｃ、厚さ約１００ｎｍのＩＴＯ層２０ｄを含む上層配線層２０とを積層し、レジストマスクを用いてパターニングする。
【００６９】
図１３Ｃに示すように、上層配線層を覆うように上層絶縁層２２を形成し、コンタクト孔２４、窓Ｗ１，Ｗ２，Ｗ３を形成するためのレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をエッチングマスクとし、フッ素系エッチャントガスを用いたドライエッチングで上層絶縁層２２をエッチングしてコンタクト孔２４を形成する。さらにエッチングを継続して下層絶縁層１４をエッチングする。ＴＦＴのソース電極は、最上層がＩＴＯ層であるため、エッチングは進行しない。さらに、酢酸、硝酸、燐酸、燐酸の混合液により、配線層１２をエッチングして、ＩＴＯ層４を露出する。レジストパターンＲＰ４はそのまま残存させる。
【００７０】
図１３Ｄに示すように、レジストパターンＲＰ４上にローカルインタコネクト２６、例えばＩＴＯ層を堆積し、パターニングしてソース電極と画素電極４を接続する。なお、上層配線層２０を、Ｍｏ層２０ａ、Ａｌ層２０ｂ、Ｍｏ層２０ｃで構成することもできる。この場合、下層配線層１２のエッチングにより上層配線層２０もエッチングされる。ローカルインタコネクト２６は、ｎ＋型アモルファスシリコン層１８と画素電極４とを接続することになる。
【００７１】
第４の実施例においては、第１の実施例同様、画素電極を露出するため上層絶縁層をエッチングするためのエッチングマスクをそのまま残し、ドメイン規制用土手を形成している。残すことのできるレジストパターンの形状には制約がある。
【００７２】
図1４Ａ、1４Ｂ、図１５Ａ、１５Ｂは、第５の実施例を示す。図1４Ａは平面図、図1４Ｂは断面図を示す。本実施例においては、土手状突起５のみでなく、柱状スペーサ３５も形成されている。ＴＦＴ上のレジストパターンは除去され、画素電極４上に後退処理したレジストパターンＰＲ５ｒを含む土手状突起５が形成されている。その他の点は、図１２Ａ、１２Ｂに示す第４の実施例と同様である。以下、図１５Ａ、１５Ｂを参照し、図1４Ａ、図1４Ｂに示す液晶表示装置の製造方法を説明する。
【００７３】
図１５Ａは、図1３Ａに対応する断面図である。レジストパターンＲＰ５は、ハーフトーン露光により形成され、土手部分で高さが高く、ＴＦＴ部分で高さが低い。このレジストパターンＲＰ５をエッチングマスクとし、絶縁層２２、1４、配線層１２をエッチングする。
【００７４】
図１５Ｂに示すように、レジストパターンＲＰ５をアッシングして後退させ、ＴＦＴ上でレジストパターンを消滅させ、土手状突起部分及びスペーサ用突起部分でレジストパターンＲＰ５ｒを残す。残すレジストパターンは、画素電極上及び画素電極と分離された領域上で自由に選択することができ、設計の自由度が向上する。なお、カラーフィルタ基板に達するスペーサを形成してもよいことは第２の実施例同様であり、上層配線層からＩＴＯ層を除去してもよいことは、第４の実施例同様である。ドメイン規制用の構造は、土手のみに限らない。電極や電極上の誘電体にスリットを形成することによってもドメインを規制することが可能である。
【００７５】
図1６Ａ、1６Ｂ、図1７Ａ−1７Ｃは、第６の実施例を示す。図1６Ａは平面図、図1６Ｂは断面図を示す。
【００７６】
図1６Ａに示すように、ゲートバスライン６、蓄積容量バスライン７を並列に形成し、これらに交差するようにドレインバスライン８が形成される。ゲートバスライン６上に島状半導体層ＩＳが形成され、島状半導体層の上にドレインＤ、ソースＳが形成される。ソースＳは、下方に延在し、画素電極４に連続する。画素電極４にはドメイン規制用のスリット４６が形成されている。ドメイン規制用の土手状突起はない。画素電極４は上層絶縁層に覆われ、上層絶縁層にスリット４６間の領域で閾値規制用のスリット４８が形成されている。後述するように、上層配線層は３層構造である。その他の点は、第１の実施例同様である。
【００７７】
図1６Ｂに示すように、下層配線層１２を覆う下層絶縁膜1４上に動作半導体層1６が堆積され、その上にチャネルストップ用エッチストッパ層1９がパターニングされている。エッチストッパ層1９を覆うように、ｎ+型アモルファスシリコン層１８と、ＩＴＯ層４と、高融点金属層２０ａ、主配線層２０ｂ、高融点金属層２０ｃを含む上層配線層２０とが堆積され、パターニングされてドレイン配線を形成する。ソース側においては、上層配線層２０が除去され、透明電極層４が露出する。このように形成されたＴＦＴを覆うように上層絶縁層２２が形成され、その上にレジストパターンＲＰ９が形成されている。
【００７８】
レジストパターンＲＰ９は、スリット状開口４８を有し、スリット状開口４８下方の上層絶縁層２２も除去されて、画素電極上に誘電体膜のないスリット領域を形成している。画素電極は透明電極層４及びその下方のアモルファスシリコン層１８、1６で形成され、スリット４６が形成されている。以下、図1７Ａ−1７Ｃを参照して図1６Ａ、1６Ｂの液晶表示装置の製造方法を説明する。
【００７９】
図１７Ａに示すように、ガラス基板10の上に、厚さ約１３０ｎｍのＡｌ層１２ａ、厚さ約７0ｎｍのＭｏ層１２ｂが成膜され、パターニングされて下層配線層１２を構成する。この下層配線層を覆うように、厚さ約４００ｎｍの窒化シリコン層により下層絶縁層１４が形成される。下層絶縁層１４上に厚さ３０ｎｍのアモルファスシリコン層１６がプラズマＣＶＤにより成膜され、その上に厚さ約１５０ｎｍの窒化シリコン層１９がプラズマＣＶＤにより成膜される。窒化シリコン層１９をパターニングした後、その上にオーミックコンタクト形成用のｎ+型アモルファスシリコン層１８と、厚さ１００ｎｍのＩＴＯ層と、厚さ４０ｎｍのＭｏ層２０ａ、厚さ２００ｎｍのＡｌ層２０ｂ、厚さ７０ｎｍのＭｏ層２１ｃを含む上層配線層２０が成膜される。
【００８０】
上層配線層２０を覆って、レジストパターンＲＰ８をハーフトーン露光により形成する。レジストパターンＲＰ８は、ドレイン配線上において厚さが厚く、ソース側において厚さが薄い。このレジストパターンＲＰ８をエッチングマスクとし、上層配線層を酢酸、硝酸、燐酸の混合液を用いたウエットエッチングより除去し、ＩＴＯ層をシュウ酸系エッチャントを用いたウエットエッチングにより除去し、さらに半導体層１８、１６をフッ素系ガスを用いたドライエッチングによりエッチングする。このようにして、ソース電極、ドレイン電極がパターニングされ、ソース電極に連続する透明電極層にスリット４６が形成される。
【００８１】
図１７Ｂに示すように、レジストパターンＲＰ８をアッシングして後退させ、ドレイン配線側にのみレジストパターンＲＰ８ｒを残す。画素電極、ソース電極上のレジストパターンＲＰ８は除去される。露出した上層配線層を酢酸、硝酸、燐酸の混合液を用いたウエットエッチングにより除去する。ＩＴＯ層４、半導体層１８、１６の積層が透明電極を構成する。その後レジストパターンＲＰ８ｒは除去する。
【００８２】
図１７Ｃに示すように、上層配線、画素電極を覆って、レジストパターンＲＰ９を形成する。レジストパターンＲＰ９は、画素電極上にスリット４８を有する。レジストパターンＲＰ９をエッチングマスクとして、上層絶縁層２２をエッチし、スリット４８を画素電極に到達させる。上層絶縁層２２とレジストパターンＲＰ９が、誘電体層を構成する。透明電極上に誘電体層のある部分とない部分が形成され、閾値の異なる領域が形成される。その後、１５０℃〜２３０℃の熱処理、例えば２００℃の熱処理を行ない、ＩＴＯ層４を結晶化する。
【００８３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００８４】
【図１】液晶表示装置の構成を概略的に示す斜視図及び平面図である。
【図２】ドメイン規制用突起及び液晶の厚さ規制用のスペーサの構成例を示す断面図である。
【図３】第１の実施例による液晶表示装置の構成を示す平面図である。
【図４】第１の実施例の断面構成を示す断面図である。
【図５】第１の実施例による液晶表示装置の製造方法を示す断面図である。
【図６】第２の実施例による液晶表示装置の平面図及び断面図である
【図７】第２の実施例による液晶表示装置の製造方法を示す断面図である。
【図８】変形例による液晶表示装置の構成を示す平面図及び断面図である
【図９】図８の構成を製造する製造法を示す断面図である。
【図１０】液晶表示装置の構成を示す平面図及び断面図である。
【図１１】図１０に示す液晶表示装置の製造方法を示す断面図である。
【図１２】液晶表示装置の構成を示す平面図及び断面図である。
【図１３】図１２に示す液晶表示装置の製造方法を示す断面図である。
【図１４】液晶表示装置の構成を示す平面図及び断面図である。
【図１５】図１４に示す液晶表示装置の製造方法を示す断面図である。
【図１６】液晶表示装置の構成を示す平面図及び断面図である。
【図１７】図１６に示す液晶表示装置の製造方法を示す断面図である。
【符号の説明】
【００８５】
１  ＴＦＴ基板
２  ＴＦＴ
３  対向基板
４  画素電極
５  ストライプ状突起
６  ゲートバスライン
７  蓄積容量バスライン
８  ドレインバスライン
９  （垂直）配向膜
１０  ガラス基板
１２（ゲートバスライン用）下部配線層
１４  ゲート絶縁膜
１６  動作半導体層
１８（オーミックコンタクト用）低抵抗半導体層
１９  酸化シリコン膜
２０（ソース／ドレイン用）上部配線層
２２  保護絶縁膜
２４  コンタクトホール
２６  ローカルインタコネクト
３１  下部構造
３２，３３  （配向ドメイン規制用）土手状突起
３４  （配向ドメイン規制用）スリット
３５、３８  （スペーサ用）柱状突起
３９  シール  
４１  液晶層
４６  （配向ドメイン規制用）電極のスリット
４８  （閾値ドメイン規制用）誘電体層のスリット
ＣＦ  カラーフィルタ
Ｓ  ソース
ＳＣ  ソースコンタクト領域
Ｄ  ドレイン
Ｇ  ゲート
Ｗ  窓（開口）
【図１】
2006267459.tif 000003
【図２】
2006267459.tif 000004
【図３】
2006267459.tif 000005
【図４】
2006267459.tif 000006
【図５】
2006267459.tif 000007
【図６】
2006267459.tif 000008
【図７】
2006267459.tif 000009
【図８】
2006267459.tif 000010
【図９】
2006267459.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006267459.tif 000017
【図１６】
2006267459.tif 000018
【図１７】
2006267459.tif 000019