(57)【要約】【課題】  プリント配線基板上に実装される積層セラミック電子部品において、プリント配線基板が撓んでも、積層セラミック電子部品が破壊されることを抑制する。【解決手段】  複数のセラミック層２が積層された構造を有する部品本体３において、セラミック層２間の所定の界面に沿って応力緩和用電極１８〜２１を形成する。応力緩和用電極１８〜２１は、少なくとも主面１１上での最も外側に位置する実装用電極１２，１３に対向するように位置し、部品本体３の端面２２，２３に露出し、かつこれが対向する実装用電極１２，１３の面積以上の面積を有する。【選択図】  図１
2006147689.tif 000002
【特許請求の範囲】
【請求項１】
主面方向にそれぞれ延びる複数のセラミック層が積層された構造を有する部品本体と、前記部品本体の一方主面上に形成された少なくとも２個の実装用電極とを備える、積層セラミック電子部品であって、
前記部品本体は、前記セラミック層間の所定の界面に沿って形成された応力緩和用電極をさらに備え、
前記応力緩和用電極は、少なくとも前記主面上での最も外側に位置する前記実装用電極に対向するように位置し、前記部品本体の端面に露出し、かつこれが対向する前記実装用電極の面積以上の面積を有する、積層セラミック電子部品。
【請求項２】
前記応力緩和用電極は、前記部品本体のすべての端面に露出している、請求項１に記載の積層セラミック電子部品。
【請求項３】
複数個の前記応力緩和用電極が、同じ前記セラミック層間の界面に沿って形成されている、請求項１または２に記載の積層セラミック電子部品。
【請求項４】
前記応力緩和用電極は、これが対向する前記実装用電極の前記主面方向での内側端部より内側の部分に対向する位置にまで延びている、請求項１ないし３のいずれかに記載の積層セラミック電子部品。
【請求項５】
前記応力緩和用電極の厚みは、５μｍ以上である、請求項１ないし４のいずれかに記載の積層セラミック電子部品。
【請求項６】
前記応力緩和用電極は、前記実装用電極と同等の熱膨張係数を有する、請求項１ないし５のいずれかに記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層セラミック電子部品に関するもので、特に、プリント配線基板上に実装される積層セラミック電子部品に関するものである。
【背景技術】
【０００２】
この発明にとって興味ある、プリント配線基板上に実装される積層セラミック電子部品として、たとえば、特開２００３−３４２０６３号公報（特許文献１）に記載されるような多層セラミック基板を構成するものがある。
【０００３】
多層セラミック基板は、それ自身がプリント配線基板上に実装された状態で用いられるため、プリント配線基板に接続される少なくとも２個の実装用電極を部品本体の一方主面上に備えている。これら実装用電極の各々は、プリント配線基板上の対応の導電ランドにそれぞれ半田付けされる。また、多層セラミック基板上には、必要に応じてチップ部品が搭載され、また、キャビティが設けられるものにあっては、キャビティ内に半導体素子のようなチップ部品が収容される。
【０００４】
このような多層セラミック基板が用いられる電子機器に対する小型化かつ軽量化の要望に応えるためには、多層セラミック基板についても、小型化かつ軽量化されることが望まれている。この要望に応えるためには、多層セラミック基板において、高密度配線を実現し、また、高密度配線を可能とするため、多層セラミック基板に備えるセラミック層を薄層化する必要がある。これら高密度配線および薄層化をより進めるにあたっては、セラミック層を構成する材料としてガラスセラミック組成物を用いることが有利である。
【０００５】
しかしながら、ガラスセラミック組成物は、アルミナなどに比べて、その強度が低く、セラミック層の薄層化の結果として、多層セラミック基板が薄型化あるいは低背化されたとき、プリント配線基板への実装工程を実施する際、あるいは実装後において、機械的または熱的応力により、クラックが生じやすいという問題がある。特に、半田を用いて実装した後において、プリント配線基板に撓みが生じたときの多層セラミック基板の割れに対する強度は、多層セラミック基板の厚さが大きく影響する。このようなことから、多層セラミック基板の薄型化あるいは低背化を困難なものとしている。
【０００６】
なお、多層セラミック基板の強度向上のため、セラミック層を構成するガラスセラミック組成物に、セラミック繊維を混合したり、ガラス／セラミックの混合比率を下げたり、ガラスを結晶化ガラスとするなどの対策も講じられている。しかしながら、このような材料組成の調整による方法には、最適な材料組成を見出すための設計段階での手間が比較的煩雑であり、また、電気的特性を不所望なものとしてしまう可能性があるという問題がある。
【特許文献１】特開２００３−３４２０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の目的は、上述したような問題を解決し得る積層セラミック電子部品を提供しようとすることである。
【課題を解決するための手段】
【０００８】
この発明は、主面方向にそれぞれ延びる複数のセラミック層が積層された構造を有する部品本体と、部品本体の一方主面上に形成された少なくとも２個の実装用電極とを備える、積層セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
【０００９】
すなわち、部品本体は、セラミック層間の所定の界面に沿って形成された応力緩和用電極をさらに備えている。この応力緩和用電極は、少なくとも主面上での最も外側に位置する実装用電極に対向するように位置し、部品本体の端面に露出し、かつこれが対向する実装用電極の面積以上の面積を有することを特徴としている。
【００１０】
この発明において、応力緩和用電極は、部品本体のすべての端面に露出していることが好ましい。
【００１１】
また、複数個の応力緩和用電極が、同じセラミック層間の界面に沿って形成されていることが好ましい。
【００１２】
また、応力緩和用電極は、これが対向する実装用電極の主面方向での内側端部より内側の部分に対向する位置にまで延びていることが好ましい。
【００１３】
応力緩和用電極の厚みは、５μｍ以上であることが好ましい。
【００１４】
また、応力緩和用電極は、実装用電極と同等の熱膨張係数を有していることが好ましい。
【発明の効果】
【００１５】
この発明において、応力緩和用電極は、セラミック層に比べて、弾性率が低く、変形しやすい性質をもっている。また、応力緩和用電極は、前述したように、部品本体の端面に露出し、また、これが対向する実装用電極の面積以上の面積を有している。
【００１６】
これらのことから、積層セラミック電子部品が実装用電極を介してプリント配線基板上に実装された状態において、プリント配線基板が撓んだとき、これに応じて、応力緩和用電極よりプリント配線基板側にあるセラミック層については、プリント配線基板の撓みが実装用電極を介して伝わることによって撓むが、応力緩和用電極にあっては、前述したように、セラミック層に比べて変形しやすい性質を有しているため、厚み方向に変形することによって応力を吸収する。その結果、応力緩和用電極よりプリント配線基板とは逆側にあるセラミック層での撓み量が減じられ、積層セラミック電子部品において、破壊が生じにくくすること、すなわち完全に割れて分断されにくくすることができる。
【００１７】
この発明において、応力緩和用電極が部品本体のすべての端面に露出していると、応力緩和用電極の変形可能な度合いを増すことができるので、より大きな応力に対応することが可能となり、積層セラミック電子部品を破壊に至らせることになる下限の撓み量をより大きくすることができる。
【００１８】
複数個の応力緩和用電極が、同じセラミック層間の界面に沿って形成されていると、応力緩和用電極によって緩和できる応力をより大きくすることができ、この場合にも、積層セラミック電子部品を破壊に至らせる下限の撓み量をより大きくすることができる。
【００１９】
応力緩和用電極とこれが対向する実装用電極の主面方向での内側端部との位置関係について、応力緩和用電極が、実装用電極の主面方向での内側端部より内側の部分に対向する位置にまで延びていると、応力緩和用電極の面積が広くなり、積層セラミック電子部品における主面方向での比較的内側部分での撓み量を減じることができ、積層セラミック電子部品の破壊をより効果的に生じさせにくくすることができる。また、過剰な応力がかかったときには、実装用電極の内側端部を起点として、積層セラミック電子部品の内部に向かって積層方向に進むようにクラックが生じるが、応力緩和用電極の内側端部が実装用電極の内側端部より内側に位置していると、このクラックを応力緩和用電極までで止めることができる。これらのことから、積層セラミック電子部品の破壊を抑制する効果をより高めることができる。
【００２０】
応力緩和用電極の厚みが５μｍ以上と厚くされると、積層セラミック電子部品の破壊を抑制する効果をより確実なものとすることができる。
【００２１】
応力緩和用電極が、実装用電極と同等の熱膨張係数を有していると、積層セラミック電子部品を得るための焼成工程において、不均一な圧縮応力による変形を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
図１は、この発明の第１の実施形態による積層セラミック電子部品１を図解的に示す断面図である。図示した積層セラミック電子部品１は、発振子のための基板として用いられる多層セラミック基板を構成するものである。
【００２３】
積層セラミック電子部品１は、主面方向にそれぞれ延びる複数の絶縁体セラミック層２が積層された構造を有する部品本体３を備えている。部品本体３は、その積層構造を構成するものとして、誘電体セラミック層４をさらに備えている。誘電体セラミック層４の一方主面側には容量形成用電極５および６が形成され、これら容量形成用電極５および６に対して、誘電体セラミック層４を介して共通に対向するように、容量形成用電極７が形成される。
【００２４】
部品本体３の上方主面８上には、いくつかの外部導体膜９および１０が形成される。外部導体膜９および１０の少なくとも一部は、この積層セラミック電子部品１上に搭載されるべきチップ部品（図示せず。）を電気的に接続するために用いられる。
【００２５】
部品本体３の下方主面１１上には、複数個の実装用電極１２、１３および１４が形成される。これら実装用電極１２〜１４は、積層セラミック電子部品１をプリント配線基板（図示せず。）上に実装する際に用いられるものであり、たとえば半田付けにより、プリント配線基板側の導電ランドと電気的に接続されかつ機械的に固定される。
【００２６】
部品本体３の内部には、いくつかのビアホール導体１５、１６および１７が設けられる。ビアホール導体１５は、外部導体膜９、容量形成用電極５および実装用電極１２を電気的に接続するように延びている。ビアホール導体１６は、外部導体膜１０、容量形成用電極６および実装用電極１３を電気的に接続するように延びている。ビアホール導体１７は、容量形成用電極７および実装用電極１４を電気的に接続するように延びている。
【００２７】
このような積層セラミック電子部品１において、この発明の特徴的構成となる応力緩和用電極１８、１９、２０および２１が、部品本体３に備える絶縁体セラミック層２間の所定の界面に沿って形成されている。応力緩和用電極１８および１９は、部品本体３の下方主面１１に近接した位置に設けられ、応力緩和用電極２０および２１は、部品本体３の上方主面８に近接した位置に設けられている。また、応力緩和用電極１８および１９は、同じ絶縁体セラミック層２間の界面に沿って形成され、応力緩和用電極２０および２１についても、同じ絶縁体セラミック層２間の界面に沿って形成されている。
【００２８】
応力緩和用電極１８および２０は、下方主面１１上での最も外側に位置する実装用電極１２に対向するように位置している。また、応力緩和用電極１８および２０の各々の一方端部は、部品本体３の端面２２に露出している。また、応力緩和用電極１８および２０は、これらが対向する実装用電極１２の面積以上の面積を有している。また、応力緩和用電極１８および２０の各々は、これらが対向する実装用電極１２の主面方向での内側端部より内側の部分に対向する位置にまで延びている。
【００２９】
同様に、応力緩和用電極１９および２１は、下方主面１１上での最も外側に位置する実装用電極１３に対向するように位置している。また、応力緩和用電極１９および２１は、各々の一方端部が部品本体３の端面２３に露出し、かつこれらが対向する実装用電極１３の面積以上の面積を有している。また、応力緩和用電極１９および２１の各々は、これらが対向する実装用電極１３の主面方向での内側端部より内側の部分に対向する位置にまで延びている。
【００３０】
このような構成の積層セラミック電子部品１において、一例として、応力緩和用電極１８〜２１の各々の厚みは５μｍとされ、実装用電極１２〜１４ならびに外部導体膜９および１０の各々の厚みは８μｍとされ、容量形成用電極５〜７の各々の厚みは１．５μｍとされる。
【００３１】
積層セラミック電子部品１が実装用電極１２〜１４を介してプリント配線基板（図示せず。）上に実装された状態において、プリント配線基板が撓んだとき、これに応じて、応力緩和用電極１８および１９より下にある絶縁体セラミック層２については、プリント配線基板に伴われて撓むが、応力緩和用電極１８〜２１にあっては、厚み方向に変形することによって応力を吸収するように作用する。その結果、応力緩和用電極１８および１９より上にある絶縁体セラミック層２および誘電体セラミック層４での撓み量が減じられ、さらに、応力緩和用電極２０および２１より上にある絶縁体セラミック層２０にあっては、撓み量がより減じられる。このようなことから、積層セラミック電子部品１の破壊を生じさせにくくすることができる。
【００３２】
上述した応力緩和用電極１８〜２１による積層セラミック電子部品１の破壊抑制作用からわかるように、実装用電極１２〜１４により近い応力緩和用電極１８および１９による破壊抑制作用が特に重要である。したがって、上方主面８に近接して設けられた応力緩和用電極２０および２１については、これらが省略されても、深刻な影響を及ぼすものではない。
【００３３】
なお、この実施形態のように、応力緩和用電極が複数層にわたって位置されると、より大きな応力に対応することが可能になる。また、応力緩和用電極を設ける積層方向での位置は、任意に変更することができる。
【００３４】
積層セラミック電子部品１を製造するにあたっては、周知のように、絶縁体セラミック層２および誘電体セラミック層４の各々となるべきセラミックグリーンシートを作製する工程、ビアホール導体１５〜１７を形成するために特定のセラミックグリーンシートに貫通孔を設けかつ貫通孔に導電性ペーストを充填する工程、容量形成用電極５〜７、外部導体膜９および１０、実装用電極１２〜１４ならびに応力緩和用電極１８〜２１の各々を形成するために特定のセラミックグリーンシート上に導電性ペーストを印刷により形成する工程、セラミックグリーンシートを所定の順序に従って積層しかつ積層方向にプレスする工程、ならびに積層して得られた生の積層体を焼成する工程が実施される。
【００３５】
なお、図示しないが、上記容量形成用電極５〜７、外部導体膜９および１０ならびに実装用電極１２〜１４以外の電極もしくは導電膜、ならびに／または上記ビアホール導体１５〜１７以外のビアホール導体といった内部導体が、さらに、所定のセラミックグリーンシートに適宜形成されてもよい。
【００３６】
上述した絶縁体セラミック層２となるべきセラミックグリーンシートは、セラミック粉末およびガラス粉末を含むスラリーまたはセラミック粉末を含むスラリーをシート状に成形することによって得られる。セラミック粉末としては、たとえばアルミナ粉末が用いられる。ガラス粉末としては、たとえば、アノーサイト系結晶化ガラス粉末、コージエライト系結晶化ガラス粉末、硼珪酸系ガラス粉末またはＳｉＯ2 −ＣａＯ−Ａｌ2 Ｏ3 −ＭｇＯ−Ｂ2 Ｏ3 系ガラス粉末が用いられる。
【００３７】
誘電体セラミック層４となるべきセラミックグリーンシートは、誘電体セラミック粉末を含むスラリーをシート状に成形することによって得られる。誘電体セラミック粉末としては、たとえば、チタン酸バリウム粉末、チタン酸カルシウム粉末、アルミナ粉末、チタニア粉末またはジルコニア粉末などを用いることができる。また、スラリーには、上述した絶縁体セラミック層２のためのセラミックグリーンシートの場合と同様、ガラス成分が含まれていてもよい。
【００３８】
絶縁体セラミック層２および誘電体セラミック層４のいずれのためのセラミックグリーンシートの場合であっても、スラリーをシート状に成形するため、たとえばドクターブレード法が適用される。なお、セラミックグリーンシートを予め成形しておき、生の積層体を得るため、複数のセラミックグリーンシートを積層する方法を適用するのではなく、たとえば、スラリーをスプレー、ロール塗布または印刷することを繰り返して、生の積層体を得るようにしてもよい。
【００３９】
また、前述した積層セラミック電子部品１の製造方法において用いられる導電性ペーストに含まれる導電成分としては、絶縁体セラミック層２および誘電体セラミック層４を得るための焼成工程で付与される温度で焼結するものであればよく、たとえば、銀、銅またはニッケルなどを用いることができる。
【００４０】
特に、応力緩和用電極１８〜２１のための導電性ペーストについて言えば、外部導体膜９および１０ならびに実装用電極１２〜１４のための導電性ペーストと同じ組成のものを用いることが好ましく、たとえ同じ組成でなくても、少なくとも同等の熱膨張係数を有するものを用いることが好ましい。応力緩和用電極１８〜２１と外部導体膜９および１０ならびに実装用電極１２〜１４との間に挟まれた絶縁体セラミック層２の熱膨張係数は両電極の熱膨張係数より小さいため、焼成後に圧縮応力が残留することにより、撓みによって生じる引っ張り応力を相殺することができる。したがって、応力緩和用電極１８〜２１と外部導体膜９および１０ならびに実装用電極１２〜１４との熱膨張係数が同じであると、絶縁体セラミック層２に均等な圧縮応力がかかるため、部品本体３の変形を生じさせにくくすることができる。
【００４１】
なお、応力緩和用電極１８〜２１の弾性率は、外部導体膜９および１０ならびに実装用電極１２〜１４と実質的に同等であるが、絶縁体セラミック層２および誘電体セラミック層４と比べて低い。そのため、前述したように、応力緩和用電極１８〜２１は、厚み方向に変形することによって応力を吸収するように作用するのである。
【００４２】
図２は、この発明の第２の実施形態による積層セラミック電子部品３１を図解的に示す断面図である。図示した積層セラミック電子部品３１は、積層セラミックコンデンサを構成するものである。
【００４３】
積層セラミック電子部品３１は、主面方向にそれぞれ延びる複数の誘電体セラミック層３２が積層された構造を有する部品本体３３を備えている。部品本体３３は、また、特定の誘電体セラミック層３２を介して互いに対向する第１および第２の容量形成用電極３４および３５を備えている。第１および第２の容量形成用電極３４および３５は、複数組設けられ、部品本体３３の積層方向に関して、交互に配置される。
【００４４】
部品本体３３の上方主面３６の相対向する端部には、それぞれ、外部導体膜３７および３８が形成される。部品本体３３の下方主面３９の相対向する端部には、それぞれ、実装用電極４０および４１が形成される。これら実装用電極４０および４１は、積層セラミック電子部品３１をプリント配線基板（図示せず。）上に実装する際に用いられるものであり、たとえば半田付けにより、プリント配線基板側の導電ランドと電気的に接続されかつ機械的に固定される。
【００４５】
部品本体３３の内部には、ビアホール導体４２および４３が設けられる。ビアホール導体４２は、外部導体膜３７と実装用電極４０とを電気的に接続するように延び、その中間部において、第１の容量形成用電極３４と電気的に接続される。ビアホール導体４３は、外部導体膜３８と実装用電極４１とを電気的に接続するように延び、その中間部において、第２の容量形成用電極３５と電気的に接続される。
【００４６】
このような積層セラミック電子部品３１において、この発明の特徴的構成となる応力緩和用電極４４および４５が、部品本体３３に備える誘電体セラミック層３２間の所定の界面に沿って形成されている。応力緩和用電極４４および４５は、部品本体３３の下方主面３９に近接した位置であって、同じ誘電体セラミック層３２間の界面に沿って形成されている。
【００４７】
一方の応力緩和用電極４４は、実装用電極４０に対向するように位置している。また、応力緩和用電極４４の一方端部は、部品本体３３の端面４６に露出している。また、応力緩和用電極４４は、実装用電極４０の面積以上の面積を有している。また、応力緩和用電極４４は、実装用電極４０の主面方向での内側端部より内側の部分に対向する位置にまで延びている。
【００４８】
同様に、他方の応力緩和用電極４５は、実装用電極４１に対向するように位置している。また、応力緩和用電極４５は、その一方端部が部品本体３３の端面４７に露出し、かつ実装用電極４１の面積以上の面積を有している。また、応力緩和用電極４５は、実装用電極４１の主面方向での内側端部より内側の部分に対向する位置にまで延びている。
【００４９】
このような構成の積層セラミック電子部品３１が実装用電極４０および４１を介してプリント配線基板（図示せず。）上に実装された状態において、プリント配線基板が撓んだとき、これに応じて、応力緩和用電極４４および４５より下にある誘電体セラミック層３２については、プリント配線基板に伴われて撓むが、応力緩和用電極４４および４５は、厚み方向に変形することによって応力を吸収するように作用する。その結果、応力緩和用電極４４および４５より上にある誘電体セラミック層３２での撓み量が減じられ、積層セラミック電子部品３１の破壊を生じさせにくくすることができる。
【００５０】
なお、積層セラミック電子部品３１において、応力緩和用電極が複数層にわたって形成されてもよい。特に、図示した応力緩和用電極４４および４５に対して上下対称の位置に、もう１組の応力緩和用電極が形成されると、外部導体膜３７および３８と実装用電極４０および４１との各々の使い方を逆にすることが可能となり、実装に際しての積層セラミック電子部品の上下に関する方向性をなくすことができる。
【００５１】
図３は、実装用電極に対する応力緩和用電極の配置についての種々の例を説明するための図である。図３には、積層セラミック電子部品５１を下方から見た図が示されている。より特定的には、（Ａ）は、部品本体５２の下方主面５３が示され、（Ｂ−１）〜（Ｂ−６）は、部品本体５２での応力緩和用電極が通る断面を示している。
【００５２】
まず、図３（Ａ）に示すように、積層セラミック電子部品５１は、部品本体５２の下方主面５３上に形成される１２個の実装用電極５４〜６５を備えている。これら実装用電極５４〜６５は、下方主面５３の周縁部に沿うように配置されている。図３（Ｂ−１）〜（Ｂ−６）には、上述した実装用電極５４〜６５が破線で示されている。
【００５３】
図３（Ｂ−１）に示した例では、下方主面５３上での角の部分に位置する実装用電極５４、５８、６１および６５にそれぞれ対向するように、応力緩和用電極６６、６７、６８および６９が配置されている。
【００５４】
図３（Ｂ−２）に示した例では、図３（Ｂ−１）に示した応力緩和用電極６６〜６９に加えて、実装用電極５５〜５７、５９、６０および６２〜６４の各々に対向するように、応力緩和用電極７０〜７７が配置されている。
【００５５】
図３（Ｂ−３）に示した例では、部品本体５２の下方主面５３の長辺に沿って配列されている実装用電極５４および５５、実装用電極５７および５８、実装用電極６１および６２ならびに実装用電極６４および６５にそれぞれ対向するように、長手の応力緩和用電極７８、７９、８０および８１が配置されている。
【００５６】
図３（Ｂ−４）に示した例では、部品本体５２の下方主面５３の短辺に沿うように配列された実装用電極５４、５９および６１ならびに実装用電極５８、６０および６５にそれぞれ対向するように、長手の応力緩和用電極８２および８３が配置されている。
【００５７】
図３（Ｂ−５）に示した例では、部品本体５２の下方主面５３の長手方向の端部側に位置する実装用電極５４、５５、５９、６１および６２ならびに実装用電極５７、５８、６０、６４および６５にそれぞれ対向するように、応力緩和用電極８４および８５が配置されている。
【００５８】
図３（Ｂ−６）に示した例では、実装用電極５４〜６５のすべてに共通に対向するように、１個の応力緩和用電極８６が配置されている。応力緩和用電極８６は、部品本体５２の周囲領域にのみ形成されている。応力緩和用電極８６による応力緩和作用の点では、このような形成態様で十分であるが、応力緩和用電極８６は、部品本体５２の所定の断面の全面にわたって形成されてもよい。
【００５９】
図３に示した応力緩和用電極は、（Ｂ−１）〜（Ｂ−６）のいずれの例であっても、部品本体５２のすべての端面８７〜９０に露出している。また、応力緩和用電極は、これが対向する実装用電極の主面方向での内側端部より内側の部分に対向する位置にまで延びている。
【００６０】
なお、応力緩和用電極は、少なくとも部品本体の主面上での最も外側に位置する実装用電極に対向するように位置し、部品本体の端面に露出し、かつこれが対向する実装用電極の面積以上の面積を有していればよく、したがって、図３（Ｂ−１）〜（Ｂ−６）に示した例以外の配置も可能である。
【００６１】
次に、この発明による効果を確認するために実施した実験例について説明する。
【００６２】
この実験例では、概略的に説明すると、図４に断面で示すような基本的構造を有する積層セラミック電子部品１０１を作製した。
【００６３】
積層セラミック電子部品１０１は、主面方向にそれぞれ延びる複数のセラミック層１０２が積層された構造を有する部品本体１０３を備えている。部品本体１０３の下方主面１０４上には、３個の実装用電極１０５、１０６および１０７が形成される。これら実装用電極１０５〜１０７の形状および配置については、図５を参照して後述する。
【００６４】
部品本体１０３は、セラミック層１０２間の所定の界面に沿って形成された応力緩和用電極１０８を備えている。図４に示した応力緩和用電極１０８の形態は一例にすぎず、この実験例では、表１に示すように、応力緩和用電極１０８の形状、下方主面１０４から応力緩和用電極１０８までの寸法ｔおよび応力緩和用電極１０８の厚みを種々に異ならせた試料を作製した。
【００６５】
【表１】
2006147689.tif 000003
【００６６】
表１の「応力緩和用電極形状」の欄に示された「ａ」〜「ｄ」の記号は、図６の（ａ）〜（ｄ）にそれぞれ対応している。なお、図６に示した応力緩和用電極１０８の種々の形状の詳細については、以下に図５を参照して説明する実装用電極１０５〜１０７の形状との関連で後に説明する。
【００６７】
図５には、積層セラミック電子部品１０１に備える部品本体１０３の下方主面１０４が示されている。下方主面１０４上において、実装用電極１０５〜１０７は、図５に示した形状および配置をもって形成されている。図５において、寸法を示す数値の単位は「ｍｍ」である。なお、図６および後述する図７においても、寸法を示す数値の単位は「ｍｍ」である。
【００６８】
図６を参照して、応力緩和用電極１０８の形状の詳細について説明する。
【００６９】
図６（ａ）に示した応力緩和用電極１０８は、部品本体１０３の所定の断面の全面にわたって形成される。この応力緩和用電極１０８は、当然のことながら、実装用電極１０５〜１０７に対向するように位置するという条件、部品本体１０３の端面に露出するという条件、およびこれが対向する実装用電極１０５〜１０７の面積以上を有するという条件を満たしている。さらに、応力緩和用電極１０８は、部品本体１０３のすべての端面に露出しているという条件、および応力緩和用電極１０８は、これが対向する実装用電極１０５〜１０７の主面方向での内側端部より内側の部分に対向する位置にまで延びているという条件を満たしている。
【００７０】
なお、応力緩和用電極が部品本体の端面に露出するとは、応力緩和用電極が、部品本体の所定の端面に完全に露出していることを言い、その端部が少しでも端面の内側に位置しているものは、露出していないものとする。
【００７１】
図６（ｂ）に示した応力緩和用電極１０８は、実装用電極１０５〜１０７にそれぞれ対向する部分に分割される。しかしながら、図６（ｂ）に示した応力緩和用電極１０８は、少なくとも、部品本体１０３の端面に露出するという条件を満たしていない。そのため、後で示すように、セラミック電子部品の破壊を抑制することができない。
【００７２】
図６（ｃ）に示した応力緩和用電極１０８は、実装用電極１０５〜１０７にそれぞれ対向する部分に分割される。この応力緩和用電極１０８は、図５をともに参照すればわかるように、実装用電極１０５〜１０７に対向するように位置するという条件、部品本体１０３の端面に露出するという条件、およびこれが対向する実装用電極１０５〜１０７の面積以上の面積を有するという条件に加えて、部品本体１０３のすべての端面に露出するという条件を満たしている。
【００７３】
図６（ｄ）に示した応力緩和用電極１０８は、実装用電極１０５〜１０７にそれぞれ対向する部分に分割される。図６（ｄ）に示した応力緩和用電極１０８は、上述の図６（ｃ）に示した応力緩和用電極１０８の場合と同様、実装用電極１０５〜１０７に対向するように位置するという条件、部品本体１０３のすべての端面に露出するという条件、およびこれが対向する実装用電極１０５〜１０７の面積以上の面積を有するという条件を満たすばかりでなく、応力緩和用電極１０８は、これが対向する実装用電極１０５〜１０７の主面方向での内側端部より内側の部分に対向する位置にまで延びているという条件を満たしている。
【００７４】
以上説明したような各試料に係る積層セラミック電子部品１０１を作製するため、次のような工程を実施した。
【００７５】
まず、試料となる積層セラミック電子部品１０１に備える部品本体１０３のセラミック層１０２となるべきセラミックグリーンシートを作製するため、次のような工程を実施した。
【００７６】
平均粒径約４μｍのＳｉＯ2 −ＣａＯ−Ａｌ2 Ｏ3 −ＭｇＯ−Ｂ2 Ｏ3 系ガラス粉末６０重量部と、平均粒径約０．５μｍのアルミナ粉末４０重量部と、分散媒としての水５０重量部と、バインダとしてのポリビニルアルコール２０重量部と、ポリカルボン酸系分散剤１重量部とを混合してスラリーとし、このスラリーから気泡を除去した後、ドクターブレード法によってスラリーをシート状に成形し、次いで、乾燥することによって、所定厚みのセラミックグリーンシートを得た。なお、セラミックグリーンシートの厚みについては、前掲の表１の「寸法ｔ」に適合させるべく、得ようとする試料に応じて調整した。
【００７７】
他方、実装用電極１０５〜１０７および応力緩和用電極１０８を形成するための導電性ペーストとして、平均粒径約２μｍの銀粉末を４８重量部、バインダとしてのエチルセルロースを３重量部、および溶剤としてのテルペン系溶剤を４９重量部含むものを用意した。
【００７８】
次に、上記導電性ペーストを用いて、図６（ａ）〜（ｄ）のいずれかの形状をもって応力緩和用電極１０８を印刷したセラミックグリーンシートを含む複数のセラミックグリーンシートを積層し、積層方向にプレスし、さらに、最外層のセラミックグリーンシートの外表面上に、実装用電極１０５〜１０７を印刷により形成した。なお、表１に示すように、応力緩和用電極１０８については、上述の形状だけでなく、寸法ｔおよび厚みについても、試料により異ならせた。比較例１については、応力緩和用電極１０８を形成しなかった。
【００７９】
次に、上述のようにして得られた生の積層体を、焼成後の寸法で３．２ｍｍ×１．３ｍｍの平面寸法となるように切断した後、温度８８０℃で３０分間焼成することによって、各試料に係る積層セラミック電子部品１０１を得た。なお、得られた積層セラミック電子部品１０１の厚みは２００μｍであった。
【００８０】
次に、各試料に係る積層セラミック電子部品１０１を、半田リフロー法にて、図７に示すようなプリント配線基板１０９上に実装した。図７は、プリント配線基板１０９の一部を示す平面図である。図７には、積層セラミック電子部品１０１が破線で示されている。図７に示すように、プリント配線基板１０９は、積層セラミック電子部品１０１に備える実装用電極１０５、１０６および１０７にそれぞれ対応する導電ランド１１０、１１１および１１２を備えている。プリント回路基板１０９の厚みは１．６ｍｍであった。
【００８１】
次に、上述のように積層セラミック電子部品１０１を実装したプリント配線基板１０９を、図８に示すように、スパンＳが９０ｍｍとされた２つの支点１１３および１１４を与える支持台上に置いた。このとき、積層セラミック電子部品１０１が実装された側が下方へ向くようにした。
【００８２】
次に、プリント配線基板１０９を、支点１１３および１１４間の中央部において、矢印１１５で示すように、下方へ押圧し、プリント配線基板１０９を撓ませ、撓み量と積層セラミック電子部品１０１において生じ得る破壊との関係を調査した。
【００８３】
より詳細には、撓み量を、プリント配線基板１０９の中央部の矢印１１５方向への変位量として表したとき、これを、０．５ｍｍ、１．０ｍｍ、１．５ｍｍ、２．０ｍｍ、２．５ｍｍ、３．０ｍｍ、３．５ｍｍ、４．０ｍｍというように段階的に大きくしながら、各々の歪み量において、積層セラミック電子部品１０１に破壊が生じているか否かを、各々１０個の試料について評価した。なお、積層セラミック電子部品１０１の破壊とは、積層セラミック電子部品１０１が完全に割れて分断した状態を言う。
【００８４】
前掲の表１に示した「破壊発生最小撓み量」は、プリント配線基板１０９の撓み量を段階的に大きくしたとき、少なくとも１個の試料について破壊が生じたときに与えられていた撓み量を示している。
【００８５】
また、この実験例では、破壊発生率も評価した。破壊発生率とは、段階的に大きくされた各撓み量の条件下で、１０個の試料のうち、何個の試料において破壊が生じたかを示す比率であり、これを百分率で表した。
【００８６】
表１に示した「破壊発生最小撓み量」について比較すると、なるほど、実施例１〜３および５〜８によれば、比較例１および２より優れた結果が得られている。以下において、実施例１〜８と比較例１および２相互間の比較を行なう。
【００８７】
図９は、実施例１〜３および比較例１についての撓み量と破壊発生率との関係を示す図である。
【００８８】
図９を参照して、実施例１〜３は、比較例１と比較して、「破壊発生最小撓み量」が大きくなるばかりでなく、破壊発生率がより低くなっている。
【００８９】
また、実施例１〜３の間で比較すると、実施例１〜３は、表１に示すように、「応力緩和用電極形状」および「応力緩和用電極厚み」が同じであり、「寸法ｔ」のみが異なっている。実施例１は、実施例２および３よりも「破壊発生最小撓み量」が大きく、優れた結果が得られている。一方、実施例２および３は、「破壊発生最小撓み量」については、同じ「１．０ｍｍ」となっている。このことから、応力緩和用電極は、実装用電極に近い位置に設けられると、「破壊発生最小撓み量」を大きくできることがわかる。
【００９０】
図１０は、実施例２および４〜６ならびに比較例１についての撓み量と破壊発生率との関係を示す図である。
【００９１】
図１０を参照して、実施例２および４〜６によれば、比較例１に比べて、破壊発生率がより低くなっている。ここで、特に、実施例４と比較例１とを比較すると、表１に示した「破壊発生最小撓み量」については、同じ「１．０ｍｍ」を示しているにも関わらず、図１０に示した破壊発生率について比較すると、撓み量１．０ｍｍにおいて、破壊発生率は、実施例４で４０％であり、比較例１で７０％となっている。すなわち、実施例４の方が、比較例１に比べて、破壊発生率が低く、破壊が生じにくくなっていることがわかる。
【００９２】
また、実施例２および４〜６の間で比較すると、表１に示すように、これらの試料は、「応力緩和用電極厚み」が異なっており、実施例４、２、５、６の順でより厚くなっている。このことは、表１に示した「破壊発生最小撓み量」に反映していて、「応力緩和用電極厚み」がより厚くなるほど、「破壊発生最小撓み量」がより大きくなっている。また、図１０に示した破壊発生率に対しても、「応力緩和用電極厚み」の影響が及ぼされている。すなわち、「応力緩和用電極厚み」がより厚くなるほど、破壊発生率がより低くなる傾向がある。
【００９３】
特に、実施例２、５および６のように、「応力緩和用電極厚み」が５μｍ以上であるとき、「破壊発生最小撓み量」および破壊発生率の双方について、より優れた結果が得られている。
【００９４】
さらに、表１に示した「応力緩和用電極形状」についての比較を行なう。実施例２、７および８は、表１に示すように、「寸法ｔ」および「応力緩和用電極厚み」については同じであるが、「応力緩和用電極形状」が異なっている。しかしながら、「応力緩和用電極形状」が異なっていても、「破壊発生最小撓み量」については同じである。したがって、表１を見る限り、「応力緩和用電極形状」による差を見出すことができない。
【００９５】
そこで、「破壊発生最小撓み量」である１．５ｍｍの撓み量の下での破壊発生率を比較すると、実施例２では、図１０にも示されるように、３０％であり、図示しないが、実施例７では５０％であり、実施例８では４０％であった。これらのことから、破壊防止効果の点において、実施例７、８、２の順でより優れた結果が得られたことがわかる。言い換えると、「応力緩和用電極形状」について言えば、図６に示した（ａ）が最も優れ、次いで、（ｄ）、（ｃ）の順となっていることがわかる。
【００９６】
また、比較例２に注目すると、表１に示すように、「応力緩和用電極形状」が図６に示した（ｂ）であり、応力緩和用電極１０８が部品本体１０３のいずれの端面にも露出していない。このように、応力緩和用電極１０８が設けられても、それが部品本体１０３のいずれの端面にも露出していない場合には、表１に示すように、応力緩和用電極１０８が設けられていない比較例１と「破壊発生最小撓み量」が変わらず、また、破壊発生率についても、実質的に何ら改善されないことが確認されている。
【図面の簡単な説明】
【００９７】
【図１】この発明の第１の実施形態による積層セラミック電子部品１を図解的に示す断面図である。
【図２】この発明の第２の実施形態による積層セラミック電子部品３１を図解的に示す断面図である。
【図３】この発明において適用され得る、実装用電極に対する応力緩和用電極の配置についてのいくつかの例を示す、積層セラミック電子部品５１を下方から見た図である。
【図４】実験例において作製された積層セラミック電子部品１０１の基本的構造を図解的に示す断面図である。
【図５】図４に示した積層セラミック電子部品１０１を、部品本体１０３の下方主面１０４側から示す図である。
【図６】実験例において採用した応力緩和用電極１０８についての４種類の形状を示す図である。
【図７】実験例において用いたプリント配線基板１０９の一部を示す平面図である。
【図８】実験例において積層セラミック電子部品１０１の破壊を評価するためにプリント配線基板１０９を撓ませる操作を説明するための図である。
【図９】実験例において作製した実施例１〜３および比較例１についての撓み量と破壊発生率との関係を示す図である。
【図１０】実験例において作製した実施例２および４〜６ならびに比較例１についての撓み量と破壊発生率との関係を示す図である。
【符号の説明】
【００９８】
１，３１，５１，１０１  積層セラミック電子部品
２  絶縁体セラミック層
３，３３，５２，１０３  部品本体
４，３２  誘電体セラミック層
８，１１，３６，３９，５３，１０４  主面
１２〜１４，４０，４１，５４〜６５，１０５〜１０７  実装用電極
１８〜２１，４４，４５，６６〜８６，１０８  応力緩和用電極
２２，２３，４６，４７，８７〜９０  端面
１０２  セラミック層
１０９  プリント配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006147689.tif 000011
【図９】
2006147689.tif 000012
【図１０】
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