(57)【要約】【課題】  半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を生成できる半導体装置を提供すること。【解決手段】  本発明に係る半導体装置は、半導体装置の内部回路５００のスキャンテストに用いられるクロック信号SCANCLKを生成する。  半導体装置は、内部回路５００に対してデータの入出力を行うスキャンチェーン回路１と、内部回路５００にデータを送り込ませる送り込みクロック信号LAUNCH CLKおよび内部回路５００からデータを取り込む取り込みクロック信号CAPTURE CLKを生成する高速クロック生成装置３００とを有する。また、送り込みクロック信号LAUNCH CLKおよび取り込みクロック信号CAPTURE CLKは、位相が異なる複数のクロック信号に基づいて生成され、当該複数のクロック信号のパルス幅は当該複数のクロック信号の周期の半分よりも小さい。【選択図】          図１
2006170894.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の内部回路のスキャンテストに用いられるクロック信号を生成する半導体装置であって、
前記内部回路に対してデータの入出力を行うスキャンチェーン回路と、
前記内部回路にデータを送り込ませる送り込みクロック信号および前記内部回路からデータを取り込む取り込みクロック信号を生成するクロック生成回路とを有し、
前記送り込みクロック信号および前記取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、
前記複数のクロック信号のパルス幅は、前記複数のクロック信号の周期の半分よりも小さいことを特徴とする半導体装置。
【請求項２】
前記送り込みクロック信号および前記取り込みクロック信号は、前記複数のクロック信号および前記スキャンチェーン回路のシフトモードとキャプチャモードを切り換えるスキャンイネーブル信号に基づいて行う論理演算により得られることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記論理演算には、排他的論理和が含まれたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
内部回路に対してデータの入出力を行うスキャンチェーン回路を有する半導体装置の前記内部回路のスキャンテストに用いられるクロック信号を生成するクロック生成装置であって、
前記クロック生成装置は、
前記内部回路にデータを送り込ませる送り込みクロック信号および前記内部回路からデータを取り込む取り込みクロック信号を生成し、
前記送り込みクロック信号および前記取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、
前記複数のクロック信号のパルス幅は、前記複数のクロック信号の周期の半分よりも小さいことを特徴とするクロック生成装置。
【請求項５】
前記送り込みクロック信号および前記取り込みクロック信号は、前記複数のクロック信号および前記スキャンチェーン回路のシフトモードとキャプチャモードを切り換えるスキャンイネーブル信号に基づいて行う論理演算により得られることを特徴とする請求項４に記載のクロック生成装置。
【請求項６】
前記論理演算には、排他的論理和が含まれたことを特徴とする請求項５に記載のクロック生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびクロック生成装置に関する。
【背景技術】
【０００２】
従来技術として、半導体装置の内部回路をテストするためのクロックを生成する回路を備えた半導体装置が開示されている。具体的には、この半導体装置は、入力される複数のテスト用クロック信号の位相差に基づいて、複数のテスト用クロック信号よりも高い周波数のクロック信号を生成して内部回路へ出力するExclusive-ORゲートを備えている。この半導体装置によれば、ＩＣテスタを用いても、半導体装置の実動作以上のレベルのクロックでテストを行える（特許文献１）。
【特許文献１】特開平６−２４２１８８号公報（図１、図２、段落００２０、段落００２９〜段落００３６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置をテストするために、従来からテスタが用いられている。しかしながら、一般に、テスタが供給できるクロック速度に限界があり、半導体装置の実動作速度以上のクロック速度のクロックをテスタから供給することができなかった。特許文献１にはこのようなテスタに関する技術が開示されている。特許文献１に記載の技術では、位相が異なる２つのクロックをテスタから供給している。特許文献１に記載の技術では、２つのクロックの位相差を利用してテスタが生成するクロックよりも高い周波数のクロックを半導体装置の内部回路に供給している。
しかしながら、特許文献１に記載の技術を用いてもテスタが供給するクロックの２倍の周波数までしか供給できない。このため、スキャンテストなどに用いられる高速なクロックを供給できなかった。
【０００４】
また、半導体装置内にＮ逓倍ＰＬＬ（Ｎ＞２）を設けることにより、テスタからの供給されるクロックのＮ倍の周波数のクロックを動作テストのクロックとして内部回路へ供給することも可能であるが、逓倍ＰＬＬは一般に占有面積が大きいので半導体装置のコストが増大するという問題がある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、半導体装置の内部回路のスキャンテストに用いられるクロック信号を生成する半導体装置であって、前記内部回路に対してデータの入出力を行うスキャンチェーン回路と、前記内部回路にデータを送り込ませる送り込みクロック信号および前記内部回路からデータを取り込む取り込みクロック信号を生成するクロック生成回路とを有し、前記送り込みクロック信号および前記取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、前記複数のクロック信号のパルス幅は、前記複数のクロック信号の周期の半分よりも小さいことを特徴とするものである。
【０００６】
このように、内部回路にデータを送り込ませる送り込みクロック信号および内部回路からデータを取り込む取り込みクロック信号を生成するクロック生成回路を有し、送り込みクロック信号および取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、複数のクロック信号のパルス幅は、複数のクロック信号の周期の半分よりも小さいので、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
【発明の効果】
【０００７】
本発明により、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
【発明を実施するための最良の形態】
【０００８】
発明の実施の形態１．
本発明の実施の形態１に係る半導体装置に組み込まれているスキャンチェーン回路の構成について、図に基づいて説明する。
図１は、本発明の実施の形態１に係る半導体装置に組み込まれているスキャンチェーン回路の構成を示す図である。
スキャンチェーン回路１はレジスタとしてのフリップフロップ（以下Ｆ／Ｆと称する）１０１、１０２、１０３、１０４、セレクタ２０１、２０２、２０３、２０４とから構成される。なお、本来、スキャンチェーン回路は、多くのＦ／Ｆおよびセレクタで構成されているが、便宜上、Ｆ／Ｆおよびセレクタをそれぞれ４個として説明する。
半導体装置の内部回路５００は、スキャンチェーン回路１によるスキャンテストの対象である。
【０００９】
Ｆ／Ｆ１０１〜１０４には、クロック入力端子Ｃ、データ入力端子Ｄおよびデータ出力端子Ｑが設けられている。
Ｆ／Ｆ１０１〜１０４のクロック入力端子Ｃには、後述の高速クロック信号生成装置３００から出力されるスキャンクロック信号ＳＣＡＮＣＬＫが供給される。Ｆ／Ｆ１０１のデータ出力端子Ｑはセレクタ２０２のデータ入力端子'１'および内部回路５００に接続されている。Ｆ／Ｆ１０２のデータ出力端子Ｑはセレクタ２０３のデータ入力端子'１'および内部回路５００に接続されている。Ｆ／Ｆ１０３のデータ出力端子Ｑはセレクタ２０４のデータ入力端子'１'および内部回路５００とは別の内部回路（不図示）に接続されている。Ｆ／Ｆ１０４のデータ出力端子Ｑはスキャンテストデータが出力されるシリアルアウトＳＯＴおよび内部回路５００とは別の内部回路（不図示）に接続されている。
【００１０】
セレクタ２０１〜２０４は２つのデータ入力端子と、１つのデータ出力端子と、スキャンイネーブル信号ＳＥの入力端子とを有している。セレクタ２０１〜２０４のデータ入力端子は、端子'０'および端子'１'により構成されている。
スキャンイネーブル信号ＳＥは、シフトモードおよびキャプチャモードを切り換える信号である。スキャンイネーブル信号ＳＥがＨＩＧＨレベル（以下Ｈレベルと称する）のときはシフトモードに、ＬＯＷレベル（以下Ｌレベルと称する）のときはキャプチャモードに、切り換えられる。
【００１１】
ここで、一般に、シフトモードとは、所定のクロック信号に同期してスキャンチェーン回路を構成する複数のＦ／Ｆにデータを順次直列に送るモードをいう。
また、キャプチャモードとは、送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫに同期して、複数のＦ／Ｆから半導体装置の内部回路へデータを送り込み、取り込みクロック信号ＣＡＰＴＵＲＥ  ＣＬＫに同期して半導体装置の内部回路からデータを複数のＦ／Ｆに並列に取り込むモードをいう。
【００１２】
セレクタ２０１、２０２のデータ入力端子'０'は内部回路５００やＦ／Ｆ１０３のデータ出力端子Ｑが接続された内部回路（不図示）とは別の内部回路（不図示）に接続されている。セレクタ２０１〜２０４のデータ出力端子はＦ／Ｆ１０１〜１０４のデータ入力端子Ｄにそれぞれ接続されている。
セレクタ２０１のデータ入力端子'１'はスキャンテストのためのテストデータが入力されるシリアルインＳＩＮに接続されている。
【００１３】
次に、図１に示された高速クロック信号生成装置３００の内部構成について説明する。
図２は、本発明の実施の形態１に係る高速クロック信号生成装置の内部構成を示す図である。
高速クロック信号生成装置３００は、複数の論理回路の組み合わせにより構成されており、ＯＲ回路３０１、ＥＸＣＬＵＳＩＶＥ−ＯＲ回路（以下ＥＸ−ＯＲ回路と称する）３０２およびインバータ３０３により構成されている。
ＴＥＳＴＣＬＫ１、２はテスタ装置（不図示）から出力されるテストクロック信号であって、ＴＥＳＴＣＬＫ１およびＴＥＳＴＣＬＫ２は位相が異なっている。なお、一般のテスタ装置では、例えば０．１ｎｓ程度まで位相の変動について調整可能である。
インバータ３０３は入力されるテストクロック信号ＴＥＳＴＣＬＫ２を反転した後、反転後のクロック信号をＯＲ回路３０１へ出力する。
【００１４】
ＯＲ回路３０１の一方の入力端子はインバータ３０３の出力端子に接続され、もう一方の入力端子にスキャンイネーブル信号ＳＥが接続されている。また、ＯＲ回路３０１の出力端子はＥＸ−ＯＲ回路３０２の入力端子に接続されている。ＯＲ回路３０１は、インバータ３０３からの出力信号と、入力されるスキャンイネーブル信号ＳＥとの論理和を計算し、論理和計算後のクロック信号ＴＥＳＴＣＬＫ２ＡをＥＸ−ＯＲ回路３０２へ出力する。
ＥＸ−ＯＲ回路３０２の一方の入力端子にテストクロック信号ＴＥＳＴＣＬＫ１が接続されており、ＥＸ−ＯＲ回路３０２のもう一方の入力端子はＯＲ回路３０１の出力端子に接続されている。ＥＸ−ＯＲ回路３０２の出力端子はＦ／Ｆ１０１〜１０４のクロック端子Ｃに接続されている。ＥＸ−ＯＲ回路３０２は、入力されるテストクロック信号ＴＥＳＴＣＬＫ１と、ＯＲ回路３０１の出力信号ＴＥＳＴＣＬＫ２Ａとの排他的論理和を計算し、排他的論理和計算後のクロック信号を、スキャンクロック信号ＳＣＡＮＣＬＫとして、Ｆ／Ｆ１０１〜１０４のクロック入力端子Ｃへ出力する。
【００１５】
スキャンクロック信号ＳＣＡＮＣＬＫは、後で詳述するように、キャプチャモード時には、テストデータを内部回路５００へ送り込ませる送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫと、内部回路５００からデータを取り込ませる取り込みクロック信号ＣＡＰＴＵＲＥ  ＣＬＫを含んでいる。また、送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫおよび取り込みクロック信号ＣＡＰＴＵＲＥ  ＣＬＫは、クロック生成回路またはクロック生成装置としての高速クロック信号生成装置３００により、位相が異なる複数のクロック信号ＴＥＳＴＣＬＫ１、２に基づいて生成される。
【００１６】
次に、このようなスキャンチェーン回路１に対するスキャンテストの手順について、図に基づいて、説明する。
図３は、本発明の実施の形態１に係る高速クロック信号生成装置の各信号のタイミングチャートを示す図である。
図３には、スキャンイネーブル信号ＳＥ、テストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２、ＯＲ回路３０１の出力信号ＴＥＳＴＣＬＫ２Ａ、スキャンクロック信号ＳＣＡＮＣＬＫの例示が示されている。
まず、図１および図２に示された高速クロック信号生成装置３００のスキャンクロック信号ＳＣＡＮＣＬＫの生成について、図に基づいて説明する。
【００１７】
図３に示されるように、例えば、テスタ装置（不図示）が出力するテストクロック信号ＴＥＳＴＣＬＫ１、２は周期ＴＳ、クロックパルス幅ＴＷ＝ＴＳ／４、ＤＵＴＹ比２５％であり、テストクロック信号ＴＥＳＴＣＬＫ２の各パルスはテストクロック信号ＴＥＳＴＣＬＫ１の各パルスＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５に対してＴＳ／８遅延されて入力されている。
シフトモード時には、図３に示されるように、スキャンイネーブル信号ＳＥは常時Ｈレベルとなり、ＯＲ回路３０１の出力信号ＴＥＳＴＣＬＫ２Ａも常時Ｈレベルとなる。このため、スキャンクロック信号ＳＣＡＮＣＬＫのパルスＴ６、Ｔ７、Ｔ８、Ｔ９は、テストクロック信号ＴＥＳＴＣＬＫ１のパルスＴ１、Ｔ２、Ｔ４、Ｔ５が反転された矩形波となる。従って、シフトモード時では、スキャンクロック信号ＳＣＡＮＣＬＫは、周期ＴＳ、クロックパルス幅ＴＷ＝３×ＴＳ／４となる。
【００１８】
次に、キャプチャモード時には、図３に示されるように、スキャンイネーブル信号ＳＥは１周期ＴＳ分の間、Ｌレベルとなり、ＯＲ回路３０１の出力信号ＴＥＳＴＣＬＫ２Ａはテストクロック信号ＴＥＳＴＣＬＫ２の反転信号となる。
従って、キャプチャモード時では、スキャンクロック信号ＳＣＡＮＣＬＫの最初のパルスＴＡは、テストクロック信号ＴＥＳＴＣＬＫ１のＴ３の立ち上がり時と同時に立ち下り、このＴＳ／８後のテストクロック信号ＴＥＳＴＣＬＫ２の立ち上がり時と同時のクロックエッジＴＡａ時に立ち上がる。更に、スキャンクロック信号ＳＣＡＮＣＬＫの２番目のパルスＴＢは、Ｔ３の立ち下り時と同時に立ち下がり、このＴＳ／８後のテストクロック信号ＴＥＳＴＣＬＫ２の立ち下り時と同時のクロックエッジＴＢａ時に立ち上がる。
ここで、スキャンクロック信号ＳＣＡＮＣＬＫの周期は、テストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２のパルス幅ＴＷで定まり、テストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２のパルス幅ＴＷがテストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２の周期ＴＳの半分よりも小さい場合、スキャンクロック信号ＳＣＡＮＣＬＫは周期ＴＣがテストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２の周期の半分以下となる。
図３に示されるように、本発明の実施の形態１にかかる高速クロック信号生成装置３００では、テストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２のパルス幅ＴＷをテストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２の周期ＴＳの半分よりも小さい１／４としている。
この結果、図３に示されたように、キャプチャモード時のスキャンクロック信号ＳＣＡＮＣＬＫは周期ＴＣ＝ＴＳ／４、パルス幅ＴＷ／２＝ＴＳ／８の波形となり、テストクロック信号ＴＥＳＴＣＬＫ１、２に対して、周期が１／４となり、４倍の周波数の高速クロック信号となる。
【００１９】
次に、図３に示されたスキャンクロック信号ＳＣＡＮＣＬＫをＦ／Ｆ１０１〜１０４に入力した場合のスキャンチェーン回路１に対するスキャンテストの手順について、図に基づいて説明する。
図３に示されたシフトモード時では、スキャンイネーブル信号ＳＥは各セレクタ２０１〜２０４でＨレベルに設定され、高速クロック信号生成装置３００は図３に示されるパルスＴ６、Ｔ７をＦ／Ｆ１０１〜１０４に順次供給する。
スキャンクロック信号ＳＣＡＮＣＬＫのパルスＴ６およびＴ７の立ち上がりクロックエッジＴ６ａ、Ｔ７ａのタイミングに、セレクタ２０１、２０２を介してＦ／Ｆ１０１、１０２へテストデータが順次直列に出力される。このパルスＴ７の立ち上がりクロックエッジＴ７ａのタイミングで、テストデータがＦ／Ｆ１０２に入力された時点で、Ｆ／Ｆ１０１、１０２へのテストデータの入力が完了する。
【００２０】
次に、スキャンイネーブル信号ＳＥがＨレベルからＬレベルに切り換えられると、キャプチャモードとなる。キャプチャモード時では、スキャンイネーブル信号ＳＥは各セレクタ２０１〜２０４でＬレベルに設定され、高速クロック信号生成装置３００は図３に示されるパルスＴＡ、ＴＢをＦ／Ｆ１０１〜１０４に順次供給する。
キャプチャモード時におけるスキャンクロック信号ＳＣＡＮＣＬＫの１番目のパルスＴＡの立ち上がりクロックエッジＴＡａのタイミングを、送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫとして、テストデータが、第一のレジスタとしてのＦ／Ｆ１０１、１０２から内部回路５００へ並列に送り込まれる。
【００２１】
次に、キャプチャモード時におけるスキャンクロック信号ＳＣＡＮＣＬＫの２番目のパルスＴＢの立ち上がりクロックエッジＴＢａのタイミングを、取り込みクロック信号ＣＡＰＴＵＲＥ  ＣＬＫとして、内部回路５００に取り込まれたデータが、セレクタ２０３、２０４を介して第二のレジスタとしてのＦ／Ｆ１０３、１０４に並列に取り込まれる。
【００２２】
このとき、パルスＴＡ、ＴＢの周期をＴＣとするとＴＣ＝ＴＳ／４となり、テストクロック信号ＴＥＳＴＣＬＫ１、２と比較して１／４にまで短縮されている。従って、キャプチャモード時のスキャンクロック信号ＳＣＡＮＣＬＫの周波数は、テストクロック信号ＴＥＳＴＣＬＫ１、２の周波数の４倍の周波数となり、高速化されている。例えば、テストクロック信号ＴＥＳＴＣＬＫ１、２の周波数を１００Ｈｚとした場合、キャプチャモード時のスキャンクロック信号ＳＣＡＮＣＬＫの周波数は４００Ｈｚとなる。
【００２３】
特許文献１に記載の技術では、スキャンクロック信号の周波数を、テスタ装置から入力されるテストクロック信号の周波数の２倍にするのが限度であった。また、逓倍ＰＬＬでクロックの高速化を実現しても一般に占有面積が大きいので半導体装置のコストが増大してしまっていた。一方で、このような構成にしたことにより、スキャンクロック信号を、テスタ装置から入力されるテストクロック信号の周波数の２倍を超えた周波数で生成できる。また、スキャンクロック信号のパルス幅をテストクロック信号の半分よりも小さくできる。更に、高速クロック信号生成装置３００の占有面積を大きくとることなく、半導体装置を構成することができる。このように、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
【００２４】
次に、スキャンイネーブル信号ＳＥがＬレベルからＨレベルに再度切り換えられると、シフトモードとなる。シフトモード時では、スキャンイネーブル信号ＳＥは各セレクタ２０１〜２０４でＨレベルに設定され、高速クロック信号生成装置３００は図３に示されるパルスＴ８、Ｔ９をＦ／Ｆ１０１〜１０４に順次供給する。スキャンクロック信号ＳＣＡＮＣＬＫのパルスＴ８およびＴ９の立ち上がりクロックエッジＴ８ａ、Ｔ９ａのタイミングに、Ｆ／Ｆ１０３、１０４に取り込まれているデータが順次シフトされ、最終的にスキャンアウトＳＯＴに出力される。
【００２５】
そして、スキャンアウトＳＯＴに送り出されたテストデータと、本来得られるはずの期待値データとを比較して、内部回路５００が正常に動作したか否かの判定を行う。
なお、テストデータの入出力、送り込みおよび取り込みを、スキャンクロック信号ＳＣＡＮＣＬＫの各パルスＴ６、Ｔ７、ＴＡ、ＴＢ、Ｔ８、Ｔ９の立ち上りクロックエッジのタイミングで行う設定としたが、これに限らず、例えば、スキャンクロック信号ＳＣＡＮＣＬＫの各パルスＴ６、Ｔ７、ＴＡ、ＴＢ、Ｔ８、Ｔ９の立ち下りクロックエッジのタイミングで行うように設定してもよい。
【００２６】
このように、内部回路５００にデータを送り込ませる送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫ  ＴＡおよび内部回路５００からデータを取り込む取り込みクロック信号ＣＡＰＴＵＲＥ ＣＬＫ  ＴＢを生成する高速クロック信号生成装置３００とを有し、送り込みクロック信号ＬＡＵＮＣＨ  ＣＬＫ  ＴＡおよび取り込みクロック信号ＣＡＰＴＵＲＥ ＣＬＫ  ＴＢは、位相が異なる複数のクロック信号ＴＥＳＴＣＬＫ１、２に基づいて生成され、複数のクロック信号ＴＥＳＴＣＬＫ１、２のパルス幅ＴＷは、複数のクロック信号ＴＥＳＴＣＬＫ１、２の周期ＴＳの半分よりも小さいので、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、逓倍ＰＬＬ回路のような大型回路を用いることなく、小型回路を用いて簡単に生成できる。
なお、テスタ装置はテストクロック信号ＴＥＳＴＣＬＫ１、２の両方を出力する説明をしたが、半導体装置の内部にテストクロック信号ＴＥＳＴＣＬＫ１の位相を変動させてテストクロック信号ＴＥＳＴＣＬＫ２を生成する回路を設けても良い。
【００２７】
発明の実施の形態２．
本発明の実施の形態２に係る半導体装置に組み込まれているスキャンチェーン回路の構成について、図に基づいて説明する。
本発明の実施の形態１と本発明の実施の形態２との相違点は、図１に示された高速クロック信号生成装置３００の内部構成のみである。
図４は、本発明の実施の形態２に係る高速クロック信号生成装置４００の内部構成を示す図である。
高速クロック信号生成装置４００は、複数の論理回路およびセレクタの組み合わせにより構成されており、ＥＸ−ＯＲ回路４０１、セレクタ４０２およびインバータ４０３、４０４により構成されている。
ＴＥＳＴＣＬＫ１、２はテスタ装置（不図示）から出力されるテストクロック信号であって、ＴＥＳＴＣＬＫ１およびＴＥＳＴＣＬＫ２は位相が異なっている。
【００２８】
インバータ４０３の入力端子はＴＥＳＴＣＬＫ２に接続され、インバータ４０３の出力端子はＥＸ−ＯＲ回路４０１の入力端子に接続されている。インバータ４０３は、テスタ装置（不図示）から入力されるテストクロック信号ＴＥＳＴＣＬＫ２を反転した後、反転後のクロック信号をＥＸ−ＯＲ回路４０１へ出力する。
インバータ４０４の入力端子はＴＥＳＴＣＬＫ１に接続され、インバータ４０４の出力端子はセレクタ４０２の入力端子'１'に接続されている。
インバータ４０４は、テスタ装置（不図示）から入力されるテストクロック信号ＴＥＳＴＣＬＫ１を反転した後、反転後のクロック信号ＴＥＳＴＣＬＫ１Ｂをセレクタ４０２の入力端子'１'へ出力する。
【００２９】
ＥＸ−ＯＲ回路４０１の一方の入力端子にテストクロック信号ＴＥＳＴＣＬＫ１が接続され、もう一方の入力端子はインバータ４０３の出力端子に接続されている。また、ＥＸ−ＯＲ回路４０１の出力端子はセレクタの入力端子'０'に接続されている。
ＥＸ−ＯＲ回路４０１は、インバータ４０３からの出力信号ＴＥＳＴＣＬＫ２Ｂと、テスタ装置（不図示）から入力されるテストクロック信号ＴＥＳＴＣＬＫ１との排他的論理和を計算する。次に、ＥＸ−ＯＲ回路４０１の出力信号ＳＣをセレクタ４０２のクロック入力端子'０'へ出力する。
セレクタ４０２は２つの入力端子と、１つの出力端子と、スキャンイネーブル信号ＳＥの入力端子とを有する。セレクタ４０２の入力端子は、端子'０'および端子'１'により構成されている。セレクタ４０２の出力端子はＦ／Ｆ１０１〜１０４のクロック入力端子Ｃに接続されている。
【００３０】
セレクタ４０２は、スキャンイネーブル信号ＳＥがＨレベルのとき、すなわちシフトモード時には、入力端子'１'に入力される、インバータ４０４からの出力信号ＴＥＳＴＣＬＫ１Ｂを選択し、これをスキャンクロック信号ＳＣＡＮＣＬＫとしてＦ／Ｆ１０１〜１０４へ出力する。
一方、セレクタ４０２は、スキャンイネーブル信号ＳＥがＬレベルのとき、すなわちキャプチャモード時には、入力端子'０'に入力される、ＥＸ−ＯＲ回路４０１の出力信号ＳＣを選択し、これをスキャンクロック信号ＳＣＡＮＣＬＫとしてＦ／Ｆ１０１〜１０４へ出力する。
【００３１】
次に、本発明の実施の形態２に係る高速クロック信号生成装置４００の各信号について、図に基づいて、説明する。
図５は、本発明の実施の形態２に係る高速クロック信号生成装置４００の各信号のタイミングチャートを示す図である。
図５には、スキャンイネーブル信号ＳＥ、テストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２、インバータ４０３からの出力信号ＴＥＳＴＣＬＫ２Ｂ、ＥＸ−ＯＲ回路４０１の出力信号ＳＣ、インバータ４０４からの出力信号ＴＥＳＴＣＬＫ１Ｂおよびスキャンクロック信号ＳＣＡＮＣＬＫが示されている。
まず、図４に示された高速クロック信号生成装置４００のスキャンクロック信号ＳＣＡＮＣＬＫの生成について、図に基づいて説明する。
【００３２】
テスタ装置（不図示）が出力するテストクロック信号ＴＥＳＴＣＬＫ１、２は、例えば、周期ＴＳ、クロックパルス幅ＴＷ＝ＴＳ／４、ＤＵＴＹ比２５％であり、テストクロック信号ＴＥＳＴＣＬＫ２はテストクロック信号ＴＥＳＴＣＬＫ１に対してＴＳ／８遅延されて入力されている。
インバータ４０３からの出力信号ＴＥＳＴＣＬＫ２Ｂは、テストクロック信号ＴＥＳＴＣＬＫ２の反転信号となる。
インバータ４０４からの出力信号ＴＥＳＴＣＬＫ１Ｂは、テストクロック信号ＴＥＳＴＣＬＫ１の反転信号となる。
【００３３】
ＥＸ−ＯＲ回路４０１の出力信号ＳＣのパルスＴ１０、Ｔ１２、Ｔ１４、Ｔ１６、Ｔ１８は、テストクロック信号ＴＥＳＴＣＬＫ１のパルスＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５のそれぞれの立ち上がり時と同時に立ち下り、この立ち下りの後のＴＷ／２＝ＴＳ／８後に立ち上がる矩形波となる。
また、ＥＸ−ＯＲ回路４０１の出力信号ＳＣのパルスＴ１１、Ｔ１３、Ｔ１５、Ｔ１７、Ｔ１９は、パルスＴ１０、Ｔ１２、Ｔ１４、Ｔ１６、Ｔ１８のそれぞれの立ち上がりの後のＴＳ／８後に立ち下り、この立ち下りの後のＴＳ／８後に立ち上がる矩形波となる。
【００３４】
スキャンクロック信号ＳＣＡＮＣＬＫは、シフトモード時には、インバータ４０４からの出力信号ＴＥＳＴＣＬＫ１Ｂと同一の信号であり、キャプチャモード時には、ＥＸ−ＯＲ回路４０１の出力信号ＳＣと同一の信号である。このスキャンクロック信号ＳＣＡＮＣＬＫは、図３で示されたスキャンクロック信号ＳＣＡＮＣＬＫと同一の波形となる。
従って、シフトモード時には、図５に示されるように、スキャンクロック信号ＳＣＡＮＣＬＫは周期ＴＳ、クロックパルス幅ＴＷ＝３×ＴＳ／４の波形となる。
【００３５】
一方、キャプチャモード時には、図５に示されるように、スキャンクロック信号ＳＣＡＮＣＬＫは周期ＴＣ＝ＴＳ／４、クロックパルス幅ＴＷ／２＝ＴＳ／８の波形となる。
図５に示されるように、本発明の実施の形態２にかかる高速クロック信号生成装置４００では、テストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２のパルス幅ＴＷをテストクロック信号ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２の周期ＴＳの半分よりも小さい１／４としている。
この結果、図５に示されたように、キャプチャモード時のスキャンクロック信号ＳＣＡＮＣＬＫは周期ＴＣ＝ＴＳ／４、パルス幅ＴＷ／２＝ＴＳ／８の波形となり、テストクロック信号ＴＥＳＴＣＬＫ１、２に対して、周期が１／４となり、４倍の周波数の高速クロック信号となる。
【００３６】
なお、図５に示されたスキャンクロック信号ＳＣＡＮＣＬＫをＦ／Ｆ１０１〜１０４に入力した場合のスキャンチェーン回路１に対するスキャンテストの手順については、前述の図３に示されたスキャンクロック信号ＳＣＡＮＣＬＫをＦ／Ｆ１０１〜１０４に入力した場合のスキャンチェーン回路１に対するスキャンテストの手順と同じものとなる。
【００３７】
よって、このような構成においても、実施の形態１に係る半導体装置と同様に、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１に係る半導体装置に組み込まれているスキャンチェーン回路の構成を示す図である。
【図２】本発明の実施の形態１に係る高速クロック信号生成装置の内部構成を示す図である。
【図３】本発明の実施の形態１に係る高速クロック信号生成装置の各信号のタイミングチャートを示す図である。
【図４】本発明の実施の形態２に係る高速クロック信号生成装置の内部構成を示す図である。
【図５】本発明の実施の形態２に係る高速クロック信号生成装置の各信号のタイミングチャートを示す図である。
【符号の説明】
【００３９】
１  スキャンチェーン回路
１０１〜１０４  Ｆ／Ｆ
２０１〜２０４、４０２  セレクタ
３００  高速クロック信号生成装置
３０１  ＯＲ回路
３０２、４０１  ＥＸ−ＯＲ回路
３０３、４０３、４０４  インバータ
５００  内部回路
ＣＡＰＴＵＲＥ  ＣＬＫ  取り込みクロック信号
ＬＡＵＮＣＨ  ＣＬＫ  送り込みクロック信号
ＳＣＡＮＣＬＫ  スキャンクロック信号
ＳＥ  スキャンイネーブル信号
ＴＥＳＴＣＬＫ１、ＴＥＳＴＣＬＫ２  テストクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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