(57)【要約】【課題】  ピン数に拘わらずＤＵＴの単一或いはマルチテストに対応可能で、テスタリソースの利用効率を最大限に高めてマルチテスト時の時間ロスを低減可能な半導体集積回路テストシステムを提供する。【解決手段】  ＤＵＴに対し電源供給とテストパターン印加を行いテストするテスト機能実行部１０４、ホストコンピュータ１０１と通信しテスト機能実行部１０４を制御可能なテスタ制御部１０６を夫々有する複数のテストユニット１０２と、複数のテストユニット１０２間を接続するコンバインバス１０７、同期用のマスタクロックＭＣを発生する同期用クロック発生回路１０８、マスタクロックＭＣを各テストユニット１０２に分配する分配回路１０９を有するマザーボード１０３と、コンバインバス１０７を編成して任意のテストユニット１０２間の伝送経路をホストコンピュータ１０１から送信されるコマンドに基づいて構成する伝送経路構成手段１１１と、を備える。【選択図】  図１
2006170761.tif 000002
【特許請求の範囲】
【請求項１】
１または複数の被試験デバイスを並列にテスト可能な半導体集積回路テストシステムであって、
テストシステム全体の処理を管理するホストコンピュータと、
前記被試験デバイスに対し、電源供給を行い、所定のテストパターンを印加して、前記被試験デバイスからの応答を受信して前記応答と所定の期待値とを比較して前記被試験デバイスを評価するテスト機能実行部と、前記ホストコンピュータと通信線を介して接続し、前記テスト機能実行部を制御可能なテスタ制御部とを夫々有する複数のテストユニットと、
前記複数のテストユニット間を相互通信可能に接続するコンバインバスと、同期用のマスタクロックを発生する同期用クロック発生回路と、前記マスタクロックを前記複数のテストユニットに分配する分配回路とを有するマザーボードと、
前記コンバインバスによって形成される前記複数のテストユニットの任意のテストユニット間の伝送経路を、前記ホストコンピュータから送信されるコマンドに基づいて構成する伝送経路構成手段と、
を備えてなることを特徴とする半導体集積回路テストシステム
【請求項２】
前記テストユニットが、ローカルクロックを発生するローカルクロック発生回路と、前記ローカルクロックと前記マザーボードより供給される前記マスタクロックの入力を切り替えるクロック切替手段を備えることを特徴とする請求項１に記載の半導体集積回路テストシステム。
【請求項３】
前記テストユニットが、前記テスト機能実行部が前記マスタクロックに同期して作動中において、前記テスト機能実行部が他の前記テストユニットから独立してテストの開始及び終了を行うか、他の前記テストユニットと同期してテストの開始及び終了を行うかを選択する選択手段を備えることを特徴とする請求項１または２に記載の半導体集積回路テストシステム。
【請求項４】
前記各テストユニットは、前記テスト機能実行部が前記マスタクロックに同期して作動する同期モードにおいて、前記コンバインバスを介して他の前記テストユニットとコマンドまたはデータを送信或いは受信を行う機能を有することを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路テストシステム。
【請求項５】
前記各テストユニットは、前記テスト機能実行部が前記マスタクロックに同期して作動する同期モードにおいて、前記コンバインバスを介して他の前記テストユニットのテスト状況を示すデータを受信可能に構成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体集積回路テストシステム。
【請求項６】
前記複数のテストユニットは、前記テスト機能実行部が前記マスタクロックに同期して作動する同期モードにおいて、前記コンバインバスを介して一部の前記テストユニットのテスト終了を示すデータを受信した場合に、同期して動作する前記テストユニットの構成を動的に変更可能であることを特徴とする請求項１〜５の何れか１項に記載の半導体集積回路テストシステム。
【請求項７】
前記コンバインバスの一部が、前記マスタクロックの前記複数のテストユニットへの分配用にマスタクロック線として用いられ、前記分配回路から前記各テストユニットへ等長に配線されていることを特徴とする請求項１〜６の何れか１項に記載の半導体集積回路テストシステム。
【請求項８】
前記マザーボードが、他の前記マザーボードとの間で前記コンバインバスを接続する拡張コネクタを備えることを特徴とする請求項１〜７の何れか１項に記載の半導体集積回路テストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣやＬＳＩ等の半導体集積回路のテスト工程で使用するテストシステムであって、特にテスタピン数を容易に拡張でき、少ピンＬＳＩの単体測定から複数個同時測定、及び、多ピンＬＳＩのテストに対応でき、拡張単位で同期或いは非同期動作可能なテストシステムに関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体集積回路の自動テストシステム（テスタ）は、被試験デバイス（ＤＵＴ）の各端子へ決められたタイミングで信号を印加し、ＤＵＴより出力される信号を決められたタイミングで検出し、期待値と比較することにより、ＤＵＴの機能や性能の検証を行う。
【０００３】
図８は、従来のテスタの基本構成図である。テスタプロセッサ８０１はテスタバス８０９を介してテスタ内の全てのハードウェアリソースを制御可能に設けられ、テストプログラムに従い各リソースへ設定値を書き込み、各リソースの状態を読み込みながらテストを実行していく。タイミング発生器（ＴＧ）８０２は、設定値に従って、レート信号８１０、クロック信号８１１、ストローブ信号８１２を発生する。パターン発生器（ＰＧ）８０３は、格納しているＤＵＴの各ピンに入力する論理値とレート信号８１０とクロック信号８１１により設定タイミングの論理波形を生成し、ピンエレ（ピン・エレクトロニクス・ボード）８０５の各ドライバ８１３により、所定の信号レベルに変換してＤＵＴ８０８の各ピンへ印加する信号を作成する。また、デバイス用電源８０７からＤＵＴ８０８に電源供給される。パターン入力されたＤＵＴ８０８は応答信号を出力するが、この出力信号がピンエレ８０５の各コンパレータ８１４に入力され、参照レベル８１５との比較により論理信号に変換され、当該論理信号が比較回路８０４にてテスタ内部の期待値とストローブ信号８１２で規定されるタイミングにおいて比較判定される。比較判定の結果、期待値と一致すればＰＡＳＳ（合格）、不一致であればＦＡＩＬ（不合格）となり、判定結果はフェイルメモリ８０６に格納される。また、判定結果はテスタプロセッサ８０１によりステータスとして読み出される。
【０００４】
上記従来技術におけるタイミング発生器（ＴＧ）とパターン発生器（ＰＧ）の構成に関して、複数ピンでタイミングリソースを共有するシェアードリソース型アーキテクチャがあり、図９にその構成を示す。タイミング発生器（ＴＧ）９０９は、レート発生器９０１、クロック発生器９０２〜９０５のタイミング発生資源を有する。パターン発生器（ＰＧ）９１０はピン当たり１個のマルチプレクサ９０６〜９０８を有し、各クロック発生器９０２〜９０５からのクロック信号の選択を行う。当該アーキテクチャは、タイミング発生器用の部品が高価であった時代によく用いられたアーキテクチャである。
【０００５】
更に、上記従来技術におけるタイミング発生器（ＴＧ）とパターン発生器（ＰＧ）の構成に関して、各ピン独立したタイミングリソースを有するパーピン型アーキテクチャがあり、図１０にその構成を示す。パーピン型アーキテクチャは、シェアードリソース型アーキテクチャに比べて自由度の高いタイミング設定が可能である。最近は、タイミング発生器（ＴＧ）を含むハードウェアリソースが大容量のＦＰＧＡ（フィールドプログラマブルゲートアレイ）により実現されることが多いため、部品のピン単価が下がり、また、設計も容易なため、パーピン型アーキテクチャがよく用いられる。
【０００６】
図１１に、サイト型アーキテクチャテスタと呼ばれるテスタアーキテクチャを示す。このアーキテクチャは、テスタ内部を５０ピンから８０ピン程度の少数ピン単位のサイトに分割し、各サイト単位で図８に示すような一通りのテスタ資源を有する。サイト間は独立性があり、マルチテストに適している。
【０００７】
半導体集積回路の量産テスト工程では生産機種モデルの多様化に対応する必要があるが、多ピン対応のテスタを少数ピン機種のテストに使用する場合は、マルチテストによる効率向上を図るが、シェアードリソース型アーキテクチャの場合は同一のパターン発生器を使用することになり、他のＤＵＴのテスト終了を待つ時間等の時間的なロスが発生する。またサイト型アーキテクチャの場合、独立して動作することで上記のような時間的ロスは発生しないが、ピン数が固定になっており１サイトのピン数を超える機種には対応できない。
【０００８】
また、上記各アーキテクチャの問題を解決するために下記特許文献１に開示されているテストシステムがある。該テストシステムでは、テスタ内部でピン構成を変えることにより、複数のテストを同時に同期或いは非同期的に実行でき、異なる複数のＤＵＴに対するマルチテストを同時に同期或いは非同期的に実行可能となる。しかし、単一のテスタ内部の構成を変えることで対応可能となるのでリソースには制限があり、使用できる全ピン数の制約によりテスト時間にロスが発生する場合もある。
【特許文献１】特開２００１−１７４５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記問題点に鑑みてなされたものであり、ピン数に拘わらず被試験デバイスの単一テスト或いはマルチテストに対応可能で、テスタリソースの利用効率を最大限に高めてマルチテスト時の時間ロスを低減可能な半導体集積回路テストシステムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る半導体集積回路テストシステムは、１または複数の被試験デバイスを並列にテスト可能な半導体集積回路テストシステムであって、テストシステム全体の処理を管理するホストコンピュータと、前記被試験デバイスに対し、電源供給を行い、所定のテストパターンを印加して、前記被試験デバイスからの応答を受信して前記応答と所定の期待値とを比較して前記被試験デバイスを評価するテスト機能実行部と、前記ホストコンピュータと通信線を介して接続し、前記テスト機能実行部を制御可能なテスタ制御部とを夫々有する複数のテストユニットと、前記複数のテストユニット間を相互通信可能に接続するコンバインバスと、同期用のマスタクロックを発生する同期用クロック発生回路と、前記マスタクロックを前記複数のテストユニットに分配する分配回路とを有するマザーボードと、前記コンバインバスによって形成される前記複数のテストユニットの任意のテストユニット間の伝送経路を、前記ホストコンピュータから送信されるコマンドに基づいて構成する伝送経路構成手段と、を備えてなることを特徴とする。
【００１１】
上記特徴の半導体集積回路テストシステムによれば、１つのテストユニットがテスト可能なピン数が少数で、被試験デバイスのピン数がそれより多い場合でも、伝送経路構成手段によってコンバインバスの構成を変更することにより、マスタクロックを共有して、コマンドやデータを相互に送受信可能なテストユニット数を任意に設定できるため、同時に同期的に動作するテストユニットをピン数の多い被試験デバイスに対応付けることで、テスト可能となる。つまり、テストユニットの構成を変更せずに、コンバインバスの構成を変更するだけで、同時に同期的に動作するテストユニットの構成を任意に設定できるため、少ピンデバイスの単体テストから複数個同時テスト、及び、多ピンデバイスのテストに柔軟に対応できる。
【００１２】
また、各テストユニットが夫々テスタ制御部を備えるため、テスト時間のオーバーヘッドを最小限に抑えることが可能となる。更に、各テストユニットがシェアードリソース型アーキテクチャであっても、予め各テストユニットのピン数を少ピンデバイスに合わせて設定することで、マルチテスト時の時間ロスを回避できる。
【００１３】
更に、テストユニットのテスト可能ピン数を少数に最適化することで、種々のピン数の被試験デバイスに対して最適なテストユニット構成が容易に実現でき、テスタハードウェアの利用効率を大幅に向上できるため、テスタへの投資効率が改善される。
【００１４】
また、上記特徴の半導体集積回路テストシステムは、前記テストユニットが、ローカルクロックを発生するローカルクロック発生回路と、前記ローカルクロックと前記マザーボードより供給される前記マスタクロックの入力を切り替えるクロック切替手段を備えることが好ましい。これにより、テストユニット単位で、他のテストユニットから独立して非同期的にテストを実行できる。
【００１５】
更に好ましくは、上記特徴の半導体集積回路テストシステムは、前記テストユニットが、前記テスト機能実行部が前記マスタクロックに同期して作動中において、前記テスト機能実行部が他の前記テストユニットから独立してテストの開始及び終了を行うか、他の前記テストユニットと同期してテストの開始及び終了を行うかを選択する選択手段を備える。これにより、テスト機能実行部が他のテストユニットから独立してテストの開始及び終了を行う場合には、そのテストユニットは少ピンデバイスの単体テストを独立して行え、また、テスト機能実行部が他のテストユニットと同期してテストの開始及び終了を行う場合には、同期して動作する複数のテストユニットの総ピン数に対応する多ピンデバイスの単体テスト、または、少ピンデバイスの複数個同時テストが行える。
【００１６】
更に好ましくは、上記特徴の半導体集積回路テストシステムは、前記各テストユニットは、前記テスト機能実行部が前記マスタクロックに同期して作動する同期モードにおいて、前記コンバインバスを介して他の前記テストユニットとコマンドまたはデータを送信或いは受信を行う機能を有する。更に好ましくは、上記特徴の半導体集積回路テストシステムは、前記各テストユニットは、前記テスト機能実行部が前記マスタクロックに同期して作動する同期モードにおいて、前記コンバインバスを介して他の前記テストユニットのテスト状況を示すデータを受信可能に構成されている。
【００１７】
これにより、同期して動作する複数のテストユニットの１つがマスタテストユニットとしてテストの開始コマンドを他のテストユニットにコンバインバスにより形成された伝送経路を介して発信すると、マスタテストユニットとテスト開始コマンドを受信した他のテストユニットは、マスタクロックに同期して同時に同じテストを開始することができる。同様に、同期して動作する複数のテストユニットの１つがテストをＦＡＩＬにより終了した場合に、当該データをマスタテストユニットに送信することで、マスタテストユニットは、同期して動作する全てのテストユニットに対してテスト終了コマンドを発信することができ、全てのテストユニットマスタクロックに同期して同時にテストを終了できる。
【００１８】
更に好ましくは、上記特徴の半導体集積回路テストシステムは、前記複数のテストユニットは、前記テスト機能実行部が前記マスタクロックに同期して作動する同期モードにおいて、前記コンバインバスを介して一部の前記テストユニットのテスト終了を示すデータを受信した場合に、同期して動作する前記テストユニットの構成を動的に変更可能である。これにより、空き状態になったテストユニットを別のテストに利用できるため、テスト効率が向上する。
【００１９】
更に好ましくは、上記特徴の半導体集積回路テストシステムは、前記コンバインバスの一部が、前記マスタクロックの前記複数のテストユニットへの分配用にマスタクロック線として用いられ、前記分配回路から前記各テストユニットへ等長に配線されている。これにより、各テストユニットで受信するマスタクロックのタイミング精度が向上するため、より高い時間分解能のテストが可能となる。
【００２０】
更に好ましくは、上記特徴の半導体集積回路テストシステムは、前記マザーボードが、他の前記マザーボードとの間で前記コンバインバスを接続する拡張コネクタを備える。これにより、１つのマザーボードに接続可能なテストユニット数で対応できない多ピンデバイスのテストが、マザーボードを追加することで、テストユニットを増設できるので、当初想定したより多ピンのデバイスに対するテストも、マザーボードを増設するだけで対応可能となる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明に係る半導体集積回路テストシステム（以下、適宜「本発明システム」と称す）の一実施形態につき、図面に基づいて説明する。
【００２２】
図１に、本発明システムの基本構成を示す。図１に示すように、ホストコンピュータ１０１、複数のテストユニット１０２、及び、マザーボード１０３を備えて構成される。
【００２３】
ホストコンピュータ１０１は、本発明システム全体の処理を管理する。各テストユニット１０２は、被試験デバイス（ＤＵＴ）２０７（図２参照）に対し、電源供給を行い、所定のテストパターンを印加して、ＤＵＴ２０７からの応答出力を受信してその応答出力と所定の期待値とを比較してＤＵＴ２０７を評価するテスト機能実行部１０４と、ホストコンピュータ１０１と通信線１０５（例えば：イーサネット（登録商標））を介して接続し、テスト機能実行部１０４の各リソースを制御可能なテスタコントローラ１０６（テスタ制御部に相当）を備えて構成される。
【００２４】
テスト機能実行部１０４は、図２に示すように、テスタリソースとして、図８に示す従来のテスタ基本構成と同様に、タイミング発生器（ＴＧ）２０１、パターン発生器（ＰＧ）２０２、ピンエレ（ピン・エレクトロニクス・ボード）２０３、比較回路２０４、フェイルメモリ２０５、デバイス用電源２０６等を備えて構成され、テスタコントローラ１０６の制御によりテストプログラムに従って動作する。かかる構成により、テスト機能実行部１０４は、被試験デバイス（ＤＵＴ）２０７に対し、電源供給を行い、所定のテストパターンを印加して、ＤＵＴ２０７からの応答出力を受信してその応答出力と所定の期待値とを比較してＤＵＴ２０７を評価するというテスト機能を発揮する。テスト機能実行部１０４の各テスタリソースは、図８に示す従来のテスタ基本構成のものと同等であるので、重複する説明は割愛する。
【００２５】
マザーボード１０３は、複数のテストユニット１０２を搭載可能なように、複数のテストユニット１０２間を相互に通信可能に接続するコンバインバス１０７と、同期用のマスタクロックＭＣを発生する同期用クロック発生回路１０８と、マスタクロックＭＣを複数のテストユニット１０２に分配する分配回路１０９を備えて構成される。ここで、図３に示すように、分配回路１０９は、信号レベルをＬＶＴＴＬレベルからＬＶＰＥＣＬレベルに変換するドライバ３０１、信号レベルをＬＶＰＥＣＬレベルからＬＶＤＳレベルに変換するとともに、接続するテストユニット１０２と同数の出力に分配するドライバ３０２の２段構成となっており、ドライバ３０２から分配出力されるＬＶＤＳレベルのマスタクロックＭＣは、コンバインバス１０７の一部を使用して各テストユニット１０２まで配信される。また、ドライバ３０２から各テストユニット１０２まで信号線の長さは相互に等長に設定されている。この結果、同期用クロック発生回路１０８で発生されたマスタクロックＭＣは、各テストユニット１０２へ同時に到達するため、テストユニット１０２間で正確な同期動作が可能となる。
【００２６】
また、マザーボード１０３は、テストユニット１０２を増設可能なように、コンバインバス１０７を他のマザーボード（図示せず）のコンバインバスと接続するための拡張用コネクタ１１０を備え、マザーボードを増設可能に構成されている。マザーボード１０３を増設した場合は、マスタクロックＭＣとコンバインバス１０７が拡張用コネクタ１１０を通じて複数のマザーボード間で共用される。
【００２７】
また、各テストユニット１０２は、コンバインバス１０７によって形成される任意のテストユニット１０２間の伝送経路をホストコンピュータ１０１から送信されるコマンドに基づいてテスタコントローラ１０６の制御により構成するバス編成回路１１１（伝送経路構成手段に相当）を各別に備える。本実施形態では、高速信号伝送を可能にすべく、コンバインバス１０７をマルチドロップ方式で構成されたＬＶＤＳバス（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ  Ｂｕｓ）により構成する。また、図４に示すように、バス編成回路１１１は、１対の差動信号毎に信号線間にＬＶＤＳバスの終端抵抗４０１とスイッチ４０２の直列回路が接続されて構成される。尚、図４中、符号４０３は夫々、各テストユニット１０２内に設けられたＬＶＤＳドライバ・レシーバを表す。
【００２８】
更に、図１に示すように、各テストユニット１０２は、ローカルクロックＬＣを発生するローカルクロック発生回路１１２と、ローカルクロックＬＣとマザーボード１０３より供給されるマスタクロックＭＣの入力を切り替えるクロック切替手段１１３を備える。
【００２９】
以上の構成により、本発明システムは、従来のテスタ基本構成に対して、コンバインバス１０７を介して複数のテストユニット１０２間を任意に接続可能な構成とし、更に、各テストユニット１０２においてローカルクロックＬＣとマスタクロックＭＣの入力を切り替え可能に構成することで、１）多ピンデバイステストにおける単数／複数テストパターンの同期或いは非同期テストの実行、２）複数の同一少数ピンデバイスの複数同期或いは非同期テストの実行、３）複数の異なる少数ピンデバイスの複数同期或いは非同期テストの実行、に夫々対応可能なテスタとして機能する。
【００３０】
バス編成回路１１１によるコンバインバス１０７上におけるテストユニット１０２間の伝送経路の構成手法について簡単に説明する。以下の説明において、８個のテストユニット構成を想定する。
【００３１】
図５に、１つのマスタテストユニットＭと７つのスレーブテストユニットＳ１〜Ｓ７による編成例をテーブル形式で模式的に示す。図５において、ＢＵＳ１〜８はコンバインバス１０７のコマンドまたはデータ伝送用のＬＶＤＳバスラインを示す。また、マスタテストユニットＭと７つのスレーブテストユニットＳ１〜Ｓ７は、マスタテストユニットＭがコンバインバス１０７の一端側で接続し、スレーブテストユニットＳ７がコンバインバス１０７の他端側で接続する場合を想定する。ＢＵＳ１は、マスタテストユニットＭのＬＶＤＳドライバからコマンドを７つのスレーブテストユニットＳ１〜Ｓ７へ発行するＬＶＤＳバスであり、スレーブテストユニットＳ７のバス編成回路１１１において終端処理が行われる。ＢＵＳ２〜８は、各スレーブテストユニットＳ１〜Ｓ７のＬＶＤＳドライバからコマンドをマスタテストユニットＭへ発行するＬＶＤＳバスであり、マスタテストユニットＭのバス編成回路１１１において終端処理が行われる。各テストユニット１０２での終端処理は、テスタコントローラ１０６の制御により対応するバス編成回路１１１のスイッチ４０２を閉成することで実現される。図５に示す編成により、８個のテストユニット１０２が一体となって同期的テスト動作を行うことができる。
【００３２】
図６に、他のテストユニット１０２の編成例である２つのマスタテストユニットＭ１、Ｍ２と６つのスレーブテストユニットＳ１１〜Ｓ１３、Ｓ２１〜Ｓ２３による編成例をテーブル形式で模式的に示す。図５に編成例と同様に、ＢＵＳ１〜８はコンバインバス１０７のコマンドまたはデータ伝送用のＬＶＤＳバスラインを示す。また、マスタテストユニットＭ１がコンバインバス１０７の一端側で接続し、スレーブテストユニットＳ２３がコンバインバス１０７の他端側で接続する場合を想定する。ＢＵＳ１は、マスタテストユニットＭ１のＬＶＤＳドライバからコマンドを３つのスレーブテストユニットＳ１１〜Ｓ１３へ発行するＬＶＤＳバスであり、スレーブテストユニットＳ１３のバス編成回路１１１において終端処理が行われる。ＢＵＳ２〜４は、各スレーブテストユニットＳ１１〜Ｓ１３のＬＶＤＳドライバからコマンドをマスタテストユニットＭ１へ発行するＬＶＤＳバスであり、マスタテストユニットＭ１のバス編成回路１１１において終端処理が行われる。ＢＵＳ５は、マスタテストユニットＭ２のＬＶＤＳドライバからコマンドを３つのスレーブテストユニットＳ２１〜Ｓ２３へ発行するＬＶＤＳバスであり、スレーブテストユニットＳ２３のバス編成回路１１１において終端処理が行われる。ＢＵＳ６〜８は、各スレーブテストユニットＳ２１〜Ｓ２３のＬＶＤＳドライバからコマンドをマスタテストユニットＭ２へ発行するＬＶＤＳバスであり、マスタテストユニットＭ１のバス編成回路１１１において終端処理が行われる。各テストユニット１０２での終端処理は、テスタコントローラ１０６の制御により対応するバス編成回路１１１のスイッチ４０２を閉成することで実現される。図６に示す編成により、４個のテストユニット１０２が一体となって同期的テスト動作を行うテストユニット群が２組構成され、各テストユニット群は相互に独立してテスト動作することができる。
【００３３】
尚、複数のテストユニット１０２の任意のテストユニット１０２を、他のテストユニット１０２から独立して単独で非同期テスト動作させる場合は、当該テストユニット１０２をコンバインバス１０７とは接続せずに、テスタコントローラ１０６の制御によりクロック切替手段１１３を切り替えて、当該テストユニット１０２内のローカルクロック発生回路１１２で発生されたローカルクロックＬＣを用いるようにする。
【００３４】
次に、図１に示す構成の本発明システムの動作例を図７のフローチャートを参照して説明する。
【００３５】
ステップ＃１：テストプランにおいて予め設定されているコンバイン情報に従い、ホストコンピュータ１０１が通信線１０５経由で、各テストユニット１０２のテスタコントローラ１０６へ情報を伝達する。
【００３６】
ステップ＃２：テスタコントローラ１０６はその情報に従い、２枚のテストユニットを同期させる構成、４枚のテストユニットを同期させる構成、同様に８枚、１６枚等の任意の枚数のテストユニットを同期させる構成を採用すべく、マスタテストユニットとスレーブテストユニットの設定情報を取得する。尚、マスタテストユニットは同期してパターン発生するテストユニット群に１つだけ存在する。
【００３７】
ステップ＃３：テストユニット群を編成するために、コンバインバス１０７によるテストユニット１０２間の伝送経路を構成する。具体的には、コンバインバス１０７の各バスの対応するテストユニット１０２中のバス編成回路１１１の終端処理を行う。
【００３８】
ステップ＃４：テスタコントローラ１０６は、テスト機能実行部１０４のタイミング発生器２０１やパターン発生器２０２を駆動するクロックの選択について設定を行う。非同期動作の場合は、ローカルクロックＬＣを選択するように、同期動作の場合は、マスタクロックＭＣを選択するようにクロック切替手段１１３を設定する。以上、ステップ＃１〜＃４の処理でパターン発生の準備が完了する。
【００３９】
ステップ＃５：マスタテストユニットはコンバインバス１０７へパターン発生開始コマンドを送信する。このコマンドは編成されたコンバインバス１０７を通じ、同期グループ（同じ同期動作を行うテストユニット群）のスレーブテストユニット全てに同時に送信される。同期グループの枚数が多い場合、コマンドが到達するまでに時間差が生じるが、マスタクロックＭＣの１クロック期間内であれば同期ずれの問題は生じない。この開始コマンドにより、マスタ及びスレーブ全てのテストユニットは同時にパターン発生を開始することになる。その後、マスタテストユニットは、スレーブテストユニットのテスト終了を、コンバインバス１０７を通じて取得する。マスタテストユニットが同期グループにある全てのテストユニットのテスト終了を確認することによりテストを完了し、ホストコンピュータ１０１へテスト完了を通知する。
【００４０】
尚、マスタテストユニットが同期グループにある何れかの１つのテストユニットの機能テストＦＡＩＬによるテスト終了を確認すると、マスタテストユニットは自身のパターン発生を停止するとともに、同期グループにある全てのスレーブテストユニットに対してパターン停止コマンドを発行し、スレーブテストユニット全てに同時に送信される。パターン停止コマンドを受信したスレーブテストユニットはパターン発生を停止する。マスタテストユニットは、機能テストＦＡＩＬによるテスト終了をホストコンピュータ１０１へ通知する。
【００４１】
ステップ＃６：ホストコンピュータ１０１は、全ての同期グループのテストユニット１０２のテスト終了後に、コンバインバス１０７の構成を再構築可能となる。
【００４２】
以上、本発明システムの構成及び動作について詳細に説明したが、テストユニット１０２、マザーボード１０３、コンバインバス１０７、バス編成回路１１１の構成は、必ずしも上記実施形態の構成に限定されるものではない。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る半導体集積回路テストシステムの一実施形態における基本構成を示すブロック図
【図２】本発明に係る半導体集積回路テストシステムのテスト機能実行部の一構成例を示す回路図
【図３】本発明に係る半導体集積回路テストシステムの同期用クロック発生回路と分配回路の一構成例を示す回路図
【図４】本発明に係る半導体集積回路テストシステムのバス編成回路の一構成例を示す回路図
【図５】本発明に係る半導体集積回路テストシステムにおけるコンバインバスの一編成例を模式的に示す図
【図６】本発明に係る半導体集積回路テストシステムにおけるコンバインバスの他の編成例を模式的に示す図
【図７】本発明に係る半導体集積回路テストシステムの一実施形態における動作例を示すフローチャート
【図８】従来の半導体集積回路の自動テストシステムの基本構成の一例を示すブロック図
【図９】従来の半導体集積回路の自動テストシステムにおけるシェアードリソース型アーキテクチャの構成例を示すブロック図
【図１０】従来の半導体集積回路の自動テストシステムにおけるパーピン型アーキテクチャの構成例を示すブロック図
【図１１】従来の半導体集積回路の自動テストシステムにおけるサイト型アーキテクチャテスタの構成例を示すブロック図
【符号の説明】
【００４４】
１０１：  ホストコンピュータ
１０２：  テストユニット
１０３：  マザーボード
１０４：  テスト機能実行部
１０５：  通信線
１０６：  テスタコントローラ（テスタ制御部）
１０７：  コンバインバス
１０８：  同期用クロック発生回路
１０９：  分配回路
１１０：  拡張用コネクタ
１１１：  バス編成回路（伝送経路構成手段）
１１２：  ローカルクロック発生回路
１１３：  クロック切替手段
２０１：  タイミング発生器（ＴＧ）
２０２：  パターン発生器（ＰＧ）
２０３：  ピンエレ（ピン・エレクトロニクス・ボード）
２０４：  比較回路
２０５：  フェイルメモリ
２０６：  デバイス用電源
２０７：  被試験デバイス（ＤＵＴ）
３０１、３０２：  ドライバ
４０１：  終端抵抗
４０２：  スイッチ
４０３：  ＬＶＤＳドライバ・レシーバ
８０１：  テスタプロセッサ
８０２、９０９、１００８：  タイミング発生器（ＴＧ）
８０３、９１０、１００９：  パターン発生器（ＰＧ）
８０４：  比較回路
８０５、９１１，１０１０：  ピンエレ（ピン・エレクトロニクス・ボード）
８０６：  フェイルメモリ
８０７：  デバイス用電源
８０８：  被試験デバイス（ＤＵＴ）
８０９：  テスタバス
８１０：  レート信号
８１１：  クロック信号
８１２：  ストローブ信号
８１３：  ドライバ
８１４：  コンパレータ
８１５：  参照レベル
９０１、１００１：  レート発生器
９０２〜９０５、１００２〜１００４：  クロック発生器
９０６〜９０８：  マルチプレクサ
ＬＣ：    ローカルクロック
ＭＣ：    マスタクロック
Ｍ、Ｍ１、Ｍ２：  マスタテストユニット
Ｓ１〜Ｓ７、Ｓ１１〜Ｓ１３、Ｓ２１〜Ｓ２３：  スレーブテストユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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