(57)【要約】【課題】  半導体基板と電子ビーム露光装置との位置合わせを容易に行うことができる半導体ウエハ、半導体装置、及び半導体装置の製造方法を提供すること。【解決手段】  ゲート電極１７ａと導電膜１７のそれぞれの上と第１開口１７ｂ内に層間絶縁膜２５を形成する工程と、第１開口１７ｂを含む第２開口２５ａを層間絶縁膜２５に形成する工程と、第１開口１７ｂの下の素子分離絶縁膜１４に穴１４ａを形成する工程と、レジスト２８が塗布された状態で第１開口１７ｂと穴１４ａとを位置合わせ用のマーク２７として使用し、該マーク２７からの反射電子EBrefの強度を測定して電子ビーム露光装置とシリコン基板１０との位置合わせを行う工程と、第１領域Iのホール形成領域にあるレジスト２８を電子ビームEBで露光する工程と、レジスト２８を現像してレジストパターン２８ｅにする工程と、を有する半導体装置の製造方法による。【選択図】  図１１
2006147667.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域に形成され、穴を備えた素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記穴の上に第１開口を備えた導電膜と、
前記導電膜の上に形成され、前記第１開口を含む大きさの第２開口を備えた層間絶縁膜と、
を有することを特徴とする半導体ウエハ。
【請求項２】
前記半導体基板の第２領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記導電膜と同じ材料で構成されるゲート電極と、
前記ゲート電極の側方の前記半導体基板に形成されたソース／ドレイン領域とを有し、
前記ゲート電極の上にも前記層間絶縁膜が形成され、前記ソース／ドレイン領域上の該層間絶縁膜にホールが形成されて、前記ソース／ドレイン領域と電気的に接続される導電性プラグが前記ホール内に形成されたことを特徴とする請求項１に記載の半導体ウエハ。
【請求項３】
前記第１領域はスクライブ領域内にあることを特徴とする請求項１に記載の半導体ウエハ。
【請求項４】
前記第２領域はチップ領域であることを特徴とする請求項１に記載の半導体ウエハ。
【請求項５】
前記第１領域は前記第２領域に包含されることを特徴とする請求項４に記載の半導体ウエハ。
【請求項６】
半導体基板と、
前記半導体基板の第１領域に形成され、穴を備えた素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記穴の上に第１開口を備えた導電膜と、
前記半導体基板の第２領域にゲート絶縁膜を介して形成され、前記導電膜と同じ材料で構成されるゲート電極と、
前記ゲート電極の側方の前記半導体基板に形成されたソース／ドレイン領域と、
前記導電膜と前記ゲート電極の上に形成され、前記第１開口を含む大きさの第２開口を前記第１領域に備え、前記ソース／ドレイン領域に至る深さのホールを前記第２領域に備えた層間絶縁膜と、
前記ホール内に形成され、前記ソース／ドレイン領域と電気的に接続された導電性プラグと、
を有することを特徴とする半導体装置。
【請求項７】
前記第２領域はチップ領域であり、前記第１領域は前記第２領域に包含されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板の第１領域に素子分離絶縁膜を形成する工程と、
前記半導体基板の第２領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜と前記素子分離絶縁膜の上に導電膜を形成する工程と、
前記第１領域の前記導電膜に第１開口を形成する工程と、
前記第２領域の前記導電膜をパターニングしてゲート電極にする工程と、
前記ゲート電極の側方の前記半導体基板にソース／ドレイン領域を形成する工程と、
前記ゲート電極と前記導電膜のそれぞれの上と前記第１開口の中に層間絶縁膜を形成する工程と、
前記第１開口を含む大きさの第２開口を前記第２領域の前記層間絶縁膜に形成する工程と、
前記第１開口の下の前記素子分離絶縁膜に穴を形成する工程と、
前記層間絶縁膜の上と、前記第１、第２開口及び前記穴の中にレジストを塗布する工程と、
前記レジストが塗布された状態で、前記第１開口と前記穴とを位置合わせ用のマークとして使用し、前記第２開口を通じて電子ビーム露光装置の電子ビームで前記マークを走査しながら該マークからの反射電子の強度を測定することにより、前記電子ビーム露光装置と前記半導体基板との位置合わせを行う工程と、
前記位置合わせを行った後、前記電子ビーム露光装置を使用して、前記第１領域のホール形成領域にある前記レジストを電子ビームで露光する工程と、
前記露光の後、前記レジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記層間絶縁膜をエッチングすることにより、前記ソース／ドレイン領域に至る深さのホールを前記層間絶縁膜に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２領域として前記半導体基板のチップ領域を採用し、前記第１領域として前記半導体基板のスクライブ領域に含まれる領域を採用することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２領域として前記半導体基板のチップ領域を採用し、該チップ領域に包含される領域を前記第１領域として採用することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置を製造するには、フォトレジストを露光するための露光工程が必要であるが、なかでも電子ビームを使用する電子ビーム露光は、高い解像性を有しているため、半導体装置の微細化を図るために極めて有効である。
【０００３】
但し、そのような高解像性を十分に引き出すには、電子ビーム露光に先立って、電子ビーム露光装置と半導体基板との位置合わせを正確に行う必要がある。その位置合わせの方法について、図１を参照して説明する。
【０００４】
図１は、従来例に係る電子ビーム露光装置と半導体基板との位置合わせ方法の原理について示す図である。
【０００５】
その方法では、図１に示されるように、半導体基板１にアライメントマーク１ａとして幅W1が約２μの凹部を形成し、電子ビームEBを半導体基板１上で走査することにより、アライメントマーク１ａからの反射電子EBrefの強度を検出器２で測定する。
【０００６】
反射電子EBrefの強度は半導体基板１の表面の高さが低い程小さい値となる。そのため、図１の下のグラフ８に示すように、半導体基板１の平坦面と比較してアライメントマーク１ａにおいて反射電子強度が低くなり、マーク１ａの存在を示す谷がそのグラフ８に現れる。これにより、反射電子強度のグラフの谷を検出器２で検出することでアライメントマーク１ａの位置を把握することができ、その位置に基づいて半導体基板１と電子ビーム露光装置との位置合わせが行われる。
【０００７】
なお、特許文献１では、金属の表面において反射電子の強度が強くなることを利用し、アライメントマーク内に金属を形成して、マークからの反射電子強度を強めることを開示している。
【特許文献１】特開平６−２５２０２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１で説明した従来例では、半導体基板１に直接形成された凹部をアライメントマーク１ａとして採用した。しかし、半導体基板１の上にデバイス用の膜、例えばゲート電極用の導電膜が形成されている場合には、その導電膜よりも下に形成されて電子線が届かない凹部をアライメントマークにすることはできない。そこで、この場合は、導電膜にアライメントマークを形成することになる。
【０００９】
図２は、このように導電膜にアライメントマークを形成することにより、電子ビーム露光装置と半導体基板との位置合わせを行う場合の図である。但し、同図において、図１と同じ要素には図１と同じ符号を付してある。
【００１０】
図２に示されるように、この例では、後でゲート電極になる導電膜３に、アライメントマークとして開口３ａを形成し、この開口３ａによって発生する反射電子の強度を測定して、その測定結果から半導体基板１の位置を求めるようにしている。
【００１１】
しかしながら、ゲート電極用の導電膜３は、ゲート電極に対する微細化の要求等からその厚さが最大でも約０．１μm程度と薄いので、電子ビームで開口３ａを走査しても反射電子の強度が大きく変化しない。そのため、図２の下側に示されるように、反射電子の強度を示すグラフ９のS/N比が小さくなるので、どこに開口３ａが存在するのか判別し難くなり、半導体基板１と電子ビーム露光装置との位置合わせが困難になる。本願発明者が調査したところ、反射電子の強度に明確な谷を形成するには、開口３ａの高さが最低でも０．３μm程度も必要になることが明らかとなったが、そのように導電膜３を厚く形成したのでは、微細なゲート電極を形成することができない。
【００１２】
本発明の目的は、半導体基板と電子ビーム露光装置との位置合わせを容易に行うことができる半導体ウエハ、半導体装置、及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板と、前記半導体基板の第１領域に形成され、穴を備えた素子分離絶縁膜と、前記素子分離絶縁膜の上に形成され、前記穴の上に第１開口を備えた導電膜と、前記導電膜の上に形成され、前記第１開口を含む大きさの第２開口を備えた層間絶縁膜と、を有する半導体ウエハが提供される。
【００１４】
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の第１領域に形成され、穴を備えた素子分離絶縁膜と、前記素子分離絶縁膜の上に形成され、前記穴の上に第１開口を備えた導電膜と、前記半導体基板の第２領域にゲート絶縁膜を介して形成され、前記導電膜と同じ材料で構成されるゲート電極と、前記ゲート電極の側方の前記半導体基板に形成されたソース／ドレイン領域と、前記導電膜と前記ゲート電極の上に形成され、前記第１開口を含む大きさの第２開口を前記第１領域に備え、前記ソース／ドレイン領域に至る深さのホールを前記第２領域に備えた層間絶縁膜と、前記ホール内に形成され、前記ソース／ドレイン領域と電気的に接続された導電性プラグと、を有する半導体装置が提供される。
【００１５】
更に、本発明の他の観点によれば、半導体基板の第１領域に素子分離絶縁膜を形成する工程と、前記半導体基板の第２領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜と前記素子分離絶縁膜の上に導電膜を形成する工程と、前記第１領域の前記導電膜に第１開口を形成する工程と、前記第２領域の前記導電膜をパターニングしてゲート電極にする工程と、前記ゲート電極の側方の前記半導体基板にソース／ドレイン領域を形成する工程と、前記ゲート電極と前記導電膜のそれぞれの上と前記第１開口の中に層間絶縁膜を形成する工程と、前記第１開口を含む大きさの第２開口を前記第２領域の前記層間絶縁膜に形成する工程と、前記第１開口の下の前記素子分離絶縁膜に穴を形成する工程と、前記層間絶縁膜の上と、前記第１、第２開口及び前記穴の中にレジストを塗布する工程と、前記レジストが塗布された状態で、前記第１開口と前記穴とを位置合わせ用のマークとして使用し、前記第２開口を通じて電子ビーム露光装置の電子ビームで前記マークを走査しながら該マークからの反射電子の強度を測定することにより、前記電子ビーム露光装置と前記半導体基板との位置合わせを行う工程と、前記位置合わせを行った後、前記電子ビーム露光装置を使用して、前記第１領域のホール形成領域にある前記レジストを電子ビームで露光する工程と、前記露光の後、前記レジストを現像してレジストパターンにする工程と、前記レジストパターンをマスクにして前記層間絶縁膜をエッチングすることにより、前記ソース／ドレイン領域に至る深さのホールを前記層間絶縁膜に形成する工程と、を有する半導体装置の製造方法が提供される。
【００１６】
本発明によれば、電子ビームでレジストを露光する前に、素子分離絶縁膜の穴と導電膜の第１開口とを位置合わせ用のマークとして使用し、そのマークを電子ビームで走査して反射電子の強度を測定することにより、電子ビーム露光装置と半導体基板との位置合わせを行う。そのマークは、導電膜の第１開口だけでなく、その下の素子分離絶縁膜の穴によっても構成されるため、第１開口だけをマークとして使用する場合よりもマークの深さが深くなる。このように深いマークによって、電子ビームでマークを走査する際に反射電子強度が大きく変化するので、本発明ではマークの位置を特定し易くなり、レジストの下地がゲート電極用の薄い導電膜であっても半導体基板と電子ビーム露光装置との位置合わせを高精度に行うことが可能となる。
【００１７】
マークが形成される第１領域とゲート電極が形成される第２領域の配置の仕方は特に限定されない。例えば、第２領域として半導体基板のチップ領域を採用し、第１領域としてその半導体基板のスクライブ領域に含まれる領域を採用してもよい。
【００１８】
その場合は、チップ領域の外側の四隅に第１領域を設け、その四隅のマークを電子ビームで個別に走査することにより、チップ領域毎の位置ずれを高精度に把握することが可能となる。
【００１９】
或いは、第２領域として半導体基板のチップ領域を採用し、該チップ領域に包含される領域を第１領域として採用してもよい。このようにすると、第１領域がチップ領域の外にある場合と比較して、チップ領域内の各点と第１領域との距離が短くなるので、第１領域に形成されるマークを電子ビームで走査することによってチップ領域の位置ずれをより一層高精度に補正することが可能となる。
【発明の効果】
【００２０】
本発明によれば、電子ビーム露光装置と半導体基板との位置合わせの際、素子分離絶縁膜の穴と導電膜の第１開口とを位置合わせ用のマークとして使用する。これによれば、第１開口のみを位置合わせ用のマークとして使用する場合と比較して穴の分だけマークが深くなるので、マークを走査するときの反射電子の強度に明瞭な強弱が現れ、半導体基板のどこにマークが存在するのかを特定し易くなる。その結果、半導体基板と電子ビーム露光装置との位置合わせを高精度に行うことができ、それらの位置ずれに起因するデバイス不良を防止することができると共に、半導体装置の一層の微細化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２２】
（１）第１実施形態
図３は、本実施形態で使用される電子ビーム露光装置の構成図である。
【００２３】
この露光装置は、統括制御系１０１、デジタル制御系１０６、アナログ回路１１０、機構系１２０、及び電子光学系コラム１１３を有し、電子光学系コラム１１３内のシリコン基板１０に対して露光を行う。
【００２４】
統括制御系１０１は、制御用ワークステーション１０２と、それに付属のディスプレイ１０３、ハードディスク１０４、及びメモリ１０５を有し、バス１２１を介してデジタル制御系１０６や機構系１２０との間でデータの授受を行う。そのようなデータとしては、例えば、制御用ワークステーション１０２で生成されて後述の電子ビームの偏向量を決定する偏向データDがある。その偏向データDは、ゲート電極等のデバイスパターンの形状や大きさに応じて制御用ワークステーション１０２で生成される。
【００２５】
但し、半導体基板１０と電子ビーム露光装置との間には位置ずれがあるのが普通なので、偏向データDを補正せずに単独で使用すると、電子ビームが目標の位置、例えばゲート電極を形成する位置からずれて照射されるため、後述のような偏向補正データが必要となる。
【００２６】
一方、デジタル制御系１０６は、バス１２１から入力されるデータを一時的に格納するバッファメモリ１０７を有する。また、そのバッファメモリ１０７の後段には、基板１０上のアライメントマークを走査する際に、電子ビームのパターン形状を発生するパターン発生・補正回路１０８が設けられ、そのパターン形状に対応したパターンデータDpが回路１０８から出力される。
【００２７】
更に、このパターン発生・補正回路１０８は、アライメントマークの走査によって得られたアライメントマークの位置データに基づいて、電子ビームEBの偏向補正データDcを生成する機能も有する。そして、その偏向補正データDcと既述の偏向データDとの和を補正後の偏向データとして使用することにより電子ビームが目標の位置に照射される。なお、上記の偏向補正データDcは、補正メモリ１０９に格納される。
【００２８】
また、アナログ回路１１０は、上記したデジタルデータDp、Dc、及びDをデジタルアナログ変換し、変換後のアナログデータを増幅するDAC/AMP１１１を備える。
【００２９】
一方、機構系１２０は、電子光学系コラム１１３内に自動的に基板１０を搬送する搬送部１１８と、搬送された基板１０が載置されるX-Yステージ１１１とを有し、そのX-Yステージ１１１が防振装置１２３によって防振される構造となっている。そして、搬送部１１８とX-Yステージ１１１のそれぞれを制御する搬送制御部１１６とステージ制御部１１７とが機構系１２０に設けられる。
【００３０】
また、X-Yステージ１１１の上方には、基板１０のアライメントマークで反射された反射電子を受けるPINダイオード等の検出器１１９が配される。そして、検出器１１９から出力される電圧信号は、マーク検出部１２２において増幅された後、A/D変換器１１３ａにおいてデジタル値に変換され、そのデジタル値に基づいて波形解析部１１３がアライメントマークの位置を特定する。
【００３１】
電子光学系コラム１１３は、アナログ変換を受けた後のパターンデータDpが入力されるサイズ調整偏向器１１４を有しており、その偏向器１１４により電子ビームEBの平面サイズが調節される。更に、アナログ変換を受けた後のパターンデータDcが入力される位置偏向器１１５がコラム１１３内に配されており、その偏向器１１５により電子ビームEBの偏向位置が調節される。
【００３２】
そして、電子光学系コラム１１３における電子ビームEBの加速エネルギ等は、電子光学系制御部１１２によって調節される。
【００３３】
本実施形態では、上記した電子ビーム露光装置を用いて、次のようにして半導体装置を製造する。
【００３４】
図５〜図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。また、図４は、本実施形態で使用されるシリコン基板（半導体基板）１０の平面図である。
【００３５】
本実施形態では、図４に示すように、複数のチップ領域（第２領域）IIがスクライブ領域１０ｃによって隔てられた多面取り用のシリコン基板１０が使用される。そして、そのスクライブ領域１０ｃに包含されるようにして第１領域Iが配され、その第１領域Iに以下のようにして位置合わせ用のアライメントマークが形成される。
【００３６】
まず、図５（ａ）に示すように、上記のシリコン基板１０を熱酸化して熱酸化膜１１を約１０nmの厚さに形成した後、その上に減圧CVD法により窒化シリコン膜１２を約１４０nmの厚さに形成する。
【００３７】
次に、図５（ｂ）に示すように、第１、第２窓１３ａ、１３ｂをそれぞれ第１、第２領域I、IIの上に有する第１レジストパターン１３を窒化シリコン膜１２の上に形成する。そして、この第１レジストパターン１３をマスクとして使用しながら、フッ素系のガスをエッチングガスにするRIE(Reactive Ion Etching)により窒化シリコン膜１２をエッチングし、第１、第２領域I、IIにそれぞれ第１、第２孔１２ａ、１２ｂを形成する。その後、エッチングガスを塩素系のガスに変えて、第１、第２孔１２ａ、１２ｂの下の熱酸化膜１１をエッチングして第３、第４孔１１ａ、１１ｂを形成する。
【００３８】
そして、エッチングガスをそのままにして更にエッチングを進めることにより、第３、第４孔１１ａ、１１ｂの下のシリコン基板１０をエッチングして、深さが約３００nm程度のSTI(Shallow Trench Isolation)用の第１、第２溝１０ａ、１０ｂを各領域I、IIに形成する。なお、これらの溝の幅は特に限定されないが、本実施形態では、第１溝１０ａの溝の幅W2を約４０μmとする。
【００３９】
その後に、第１レジストパターン１３を除去する。
【００４０】
続いて、図６（ａ）に示す断面構造を得るまでの工程について説明する。まず、プラズマCVD法により全面に酸化シリコン膜を形成してそれにより第１、第２溝１０ａ、１０ｂを完全に埋め込む。その後、窒化シリコン膜１２を研磨ストッパとして使用しながらその酸化シリコン膜をCMP(Chemical Mechanical Polishing)により研磨し、窒化シリコン膜１２の上面から除去すると共に、第１、第２溝１０ａ、１０ｂ内に残された酸化シリコン膜を素子分離絶縁膜１４とする。なお、窒化シリコン膜１２は、このCMPによって膜減りしてその厚さが約５０nm程度にまで薄くなる。
【００４１】
また、上記ではSTI用の素子分離絶縁膜１４を形成したが、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜を形成してもよい。
【００４２】
次いで、図６（ｂ）に示すように、燐酸を用いて窒化シリコン膜１２をウエットエッチングして各領域I、IIから除去する。
【００４３】
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００４４】
まず、熱酸化膜１１をスルー膜として使用しながら、第１領域IにB（ボロン）等のp型不純物をイオン注入してpウエル１５を形成する。その後に、このイオン注入によってダメージを受けた熱酸化膜１１をウエットエッチングして除去し、シリコン基板１０の清浄面を露出させる。そのウエットエッチングでは、例えばフッ酸溶液がエッチング液として使用される。
【００４５】
続いて、シリコン基板１０を再び熱酸化して厚さ約５nmの熱酸化膜を形成し、それをゲート絶縁膜１６とする。
【００４６】
その後、シランを反応ガスとして使用するCVD法により、素子分離絶縁膜１４とゲート絶縁膜１６の上に導電膜１７としてポリシリコン膜を厚さ約１００nm程度に形成する。
【００４７】
次に、図７（ｂ）に示すように、第１領域Iにおいて第３窓１８ａを有し、第２領域IIでゲート電極形状を有する第２レジストパターン１８を導電膜１７上に形成する。そして、この第２レジストパターン１８をマスクにし、塩素系のガスをエッチングガスとするRIEにより導電膜１７を選択的にエッチングすることにより、第１領域Iの導電膜１７に第１開口１７ｂを形成すると共に、導電膜１７の材料で構成されるゲート電極１７ａを第２領域IIに形成する。なお、第１開口１７ｂの幅は特に限定されないが、本実施形態ではその幅W3を約２μmとする。
【００４８】
その後に、第２レジストパターン１８を除去する。
【００４９】
続いて、図８（ａ）に示すように、ゲート絶縁膜１６をスルー膜にしてシリコン基板１０にAs（ヒ素）等のn型不純物をイオン注入することにより、ゲート電極１７ａの側方のシリコン基板１０にn型ソース／ドレインエクステンション１９を形成する。
【００５０】
次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５１】
まず、CVD法により全面に酸化シリコン膜等の絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１７ａの側面に絶縁性サイドウォール２０として残す。その後、ゲート電極１７ａと絶縁性サイドウォール２０をマスクにして、P（リン）等のn型不純物をシリコン基板１０にイオン注入することにより、ゲート電極１７ａの側方のシリコン基板１０に、n型ソース／ドレインエクステンション１９よりも深くて不純物濃度の高いn型ソース／ドレイン領域２１を形成する。
【００５２】
続いて、図９（ａ）に示すように、スパッタ法によりコバルト膜を全面に形成した後、RTA(Rapid Thermal Anneal)を行って熱によりコバルトとシリコンとを反応させる。続いて、未反応のコバルト膜をウエットエッチングにより除去し、ソース／ドレイン領域２１の上にコバルトシリサイド層２２を残す。そのコバルトシリサイド層はゲート電極１７ａの上面にも形成され、それによりゲート電極１７ａはポリサイド構造となる。
【００５３】
次いで、図９（ｂ）に示すように、ゲート電極１７ａと導電膜１７のそれぞれの上と第１開口１７ｂの中にエッチングストッパ膜２３として窒化シリコン膜をCVD法により形成し、更にその上にCVD法により酸化シリコン膜等の絶縁膜２４を形成して、これらの膜２３、２４を層間絶縁膜２５とする。その後に、層間絶縁膜２５の上面をCMP法により研磨して平坦化する。その平坦化の結果、層間絶縁膜２５の厚さは、シリコン基板１０の平坦面上で約７００nmとなる。
【００５４】
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【００５５】
まず、層間絶縁膜２５の上にレジストを塗布し、それを露光、現像することにより、第１開口１７ｂを含む大きさ、より好ましくは第１溝１０ａを含む大きさの第４窓２６ａを備えた第３レジストパターン２６を形成する。
【００５６】
その後に、C4F8+O2+ArをエッチングガスとするRIEにより、第４窓２６ａを通じて酸化シリコン膜よりなる絶縁膜２４をエッチングした後、エッチングガスをC4F8+CF4+O2+Arに変え、窒化シリコンよりなるエッチングストッパ膜２３をエッチングすることにより、第１開口１７ｂを含む大きさの第２開口２５ａを層間絶縁膜２５に形成する。その第２開口２５ａの幅W4は、本実施形態では例えば５０μmとされる。
【００５７】
次いで、再びエッチングガスをC4F8+O2+Arにして、第１開口１７ｂを通じて酸化シリコンよりなる素子分離絶縁膜１４をエッチングすることにより、第１開口１７ｂの下の素子分離絶縁膜１４に穴１４ａを形成する。なお、その穴１４ａは第１溝１０ａの底面に達しており、第１溝１０ａの深さが約３００nmなので、穴１４ａの深さも約３００nmとなる。
【００５８】
上記したそれぞれのRIEは、全て一つのエッチングチャンバ内で単にエッチングガスを変えることで行うことができる。そして、そのようなエッチングの結果、第１領域Iには、第１開口１７ｂと穴１４ａとで構成される位置合わせ用のアライメントマーク２７が形成されたことになる。なお、導電膜１７の厚さが約１００nmであり、穴１４ａの深さが約４００nmであるため、アライメントマーク２７の深さはこれらを合わせて約４００nmとなる。
【００５９】
その後に、第３レジストパターン２６を除去する。
【００６０】
図１４は、この工程を終了した後の第１領域Iの拡大平面図であり、上記した図１２（ａ）の第１領域Iは図１４のA−A線に沿う断面図に相当する。但し、図１４では、穴１４ａに重なる第１開口１７ｂを省略している。
【００６１】
図１４に示されるように、本実施形態では、第２開口２５ａ内に第１開口１７ｂと穴１４ａとをそれぞれ二つ設けてこれらによって構成されるアライメントマーク２７を二つ形成する。更に、そのアライメントマーク２７の平面形状は、電子ビームEBの走査の基本軸となるX軸方向とY軸方向に平行な辺を有する長方形であり、一方のアライメントマーク２７は他方のマーク２７を平面内で９０°だけ回転させてなる。
【００６２】
また、図１５は、一つのチップ領域IIとその周囲を拡大した平面図である。
【００６３】
これに示されるように、アライメントマーク２７が収容される層間絶縁膜２５の第２開口２５ａは、図１５の中央のチップ領域IIに対して四つ設けられる。なお、点線で示される第２開口２５ａは、周囲のチップ領域II用のものである。
【００６４】
一方、図１６は、ここまでの工程を終了した後におけるシリコン基板１０の全体平面図である。
【００６５】
次いで、図１０（ｂ）に示すように、スピンコート法により、層間絶縁膜２５上とアライメントマーク２７の中とにポジ型電子線レジスト２８を塗布する。
【００６６】
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
【００６７】
まず、図３で説明した電子ビーム露光装置のX-Yステージ１１１上にシリコン基板１０を載置した後、電子光学系コラム１１３内を所定の圧力以下に減圧する。
【００６８】
その後、図１１（ａ）に示すように、レジスト２８を介してアライメントマーク２７を電子ビームEBで走査して、アライメントマーク２７から出る反射電子EBrefを検出器１１９で測定する。その走査の仕方は特に限定されないが、本実施形態では、シリコン基板１０を固定した状態で、電子ビームEBを偏向器１１５（図３参照）で偏向する。
【００６９】
図１７は、電子ビームEBの偏向領域４０を示す平面図であり、先の図１１（ａ）の第１領域Iは、図１７のB−B線に沿う断面図に相当する。
【００７０】
図１７に示されるように、本実施形態では、X方向とY方向のそれぞれに向いた二つの長方形のアライメントマーク２７に対し、その短辺方向に沿って電子ビームEBを偏向する。このようにすると、シリコン基板１０と電子ビーム装置とが多少位置ずれしていても、電子ビームEBがアライメントマーク２７の長辺２７ａを確実に横断するので、アライメントマーク２７からの反射電子を得易くなる。なお、二つのアライメントマーク２７への電子ビームの走査順序は特に限定されない。例えば、最初にX方向に向いたアライメントマーク２７を電子ビームEBで走査し、その後にY方向のアライメントマーク２７を走査しても良いし、或いはこの逆でもよい。
【００７１】
図２０は、一つのアライメントマーク２７を電子ビームEBで走査した場合に検出器１１９から出力される波形４１の一例であり、横軸が電子ビームEBの走査位置、縦軸が反射電子の強度となる。その波形４１は、図３のA/D変換器１１３ａでデジタル値に変化された後、波形解析部１１３において微分されて図２１に示すような波形４２となる。そして、波形解析部１１３では、波形４２の二つのピークP1、P2の中心Cを波形４１の谷の中心、即ちアライメントマーク２７の中心として認識し、その中心位置を示す位置データD0をデジタル制御部１０６に出力する。その後、位置データD0は、バス１２１を介してデジタル制御部１０６のパターン発生・補正回路１０８に入力され、この位置データD0に基づいて回路１０８が既述の偏向補正データDcを生成する。
【００７２】
そして、以降の露光では、制御用ワークステーション１０２から出力される偏向データDに上記の偏向補正データDcを加えることにより偏向データDを補正し、それにより得られたデータに基づいて電子ビームEBが偏向される。このような偏向データDの補正のことを、本実施形態では、電子ビーム露光装置とシリコン基板１０との位置ずれ補正とも呼ぶことにする。
【００７３】
また、本実施形態では、図１７のようにX方向とY方向に向いた二つのアライメントマーク２７を用いるので、X方向とY方向のそれぞれにおける偏向補正データDcを得ることができ、それにより半導体基板１０の二次元的な位置ずれを把握することができる。
【００７４】
更に、本実施形態では、図１５に示されるように、アライメントマーク２７が収められる第２開口２５ａを各チップ領域IIの外側の四隅に配置し、その四隅のアライメントマーク２７を個別に走査することにより、位置ずれをチップ領域II毎に求める。これによれば、チップ領域II毎の局所的な位置ずれを把握することができるので、位置ずれ補正の精度を高めることが可能となる。
【００７５】
ところで、図１１（ａ）に示したように、本実施形態ではレジスト２８が塗布された状態で電子ビームEBによりアライメントマーク２７を走査するが、レジスト２８は電子ビームEBに対して略透明なため、レジスト２８が塗布された状態でもアライメントマーク２７からの反射電子を捕らえることができる。但し、このように走査した結果、アライメントマーク２７上のレジスト２８が電子ビームEBによって感光し、その部分のレジスト２８に第１感光部２８ａが形成されることになる。
【００７６】
その後に、X-Yステージ１１１（図３参照）上にシリコン基板１０が載置された状態で、ホール形成領域を描画する偏向データDを制御用ワークステーション１０２で生成し、その偏向データDに補正データDcを加えた分だけ電子ビームEBを偏向する。
【００７７】
これにより、図１１（ｂ）に示すように、第２領域IIのホール形成領域にある部分のレジスト２８が、位置ずれ補正後の電子ビームEBにより露光し、下地のゲート電極１７ａと高精度に位置合わせされた第２感光部２８ｂがレジスト２８に形成されることになる。
【００７８】
続いて、図１２（ａ）に示すように、上記の電子ビーム露光装置からシリコン基板１０を取り出し、レジスト２８を現像することにより第１、第２感光部２８ａ、２８ｂを除去し、第４レジストパターン１８ｅを形成する。その第４レジストパターン１８ｅには、位置合わせ時にアライメントマーク２７を走査したのに起因して、第１感光部２８ａ（図１１（ａ）参照）に相当する部分に第５窓２８ｃが形成される、また、第２領域IIでは、第２感光部２８ｂ（図１１（ａ）参照）に相当する部分に第６窓２８ｄが形成される。
【００７９】
図１８は、この工程を終了した後の第１領域Iの平面図であり、先の図１２（ａ）の第１領域Iは、図１８のC−C線に沿う断面図に相当する。
【００８０】
図１８に示されるように、第５窓２８ｃの平面形状は、電子ビームEBの走査部分に対応する楕円状となる。
【００８１】
次に、図１２（ｂ）に示すように、第４レジストパターン２８ｅをマスクにするRIEにより層間絶縁膜２５をエッチングして、n型ソース／ドレイン領域２１に至る深さのホール２５ｂを層間絶縁膜２５に形成する。そのエッチングは、絶縁膜２４に対するエッチングとエッチングストッパ膜２３に対するエッチングとの２ステップで行われ、エッチングストッパ膜２３のエッチングでは下地のコバルトシリサイド層２２がエッチングストッパとして機能する。そして、これらのエッチングにおけるエッチングガスとしては、酸化シリコンよりなる絶縁膜２４に対してはC4F8+O2+Arが使用され、窒化シリコンよりなるエッチングストッパ膜２３に対してはC4F8+CF4+O2+Arが使用される。
【００８２】
この後に、第４レジストパターン１８ｅを除去する。
【００８３】
図１９は、この工程を終了した後の平面図であり、先の図１２（ｂ）の第１領域Iは、図１９のD−D線に沿う断面図に相当する。
【００８４】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００８５】
まず、全面にスパッタ法によりTi（チタン）膜とTiN（窒化チタン）膜とをこの順に形成してそれらをグルー膜とする。続いて、このグルー膜の上に、六フッ化タングステンを反応ガスとして使用するCVD法によりW（タングステン）膜を形成し、そのW膜によりホール２５ｂとアライメントマーク２７とを完全に埋め込む。その後に、層間絶縁膜２５上の余分なグルー膜とW膜とをCMP法により除去し、それらの膜をホール２５ｂとアライメントマーク２７、及び第２開口２５ａの中に導電性プラグ２９及び導電体３０として残す。なお、これらの導電性プラグ２９と導電体３０の上面は、上記のCMPの結果、層間絶縁膜２５の上面と同じ高さとなる。また、導電性プラグ２９は、n型ソース／ドレイン領域２１と電気的に接続される。
【００８６】
ここまでの工程により、本実施形態に係る半導体ウエハ３１の基本構造が完成したことになる。この後は、図２２に示すように、第１領域Iを包含するスクライブ領域１０ｃに沿って半導体ウエハ３１をダイシングすることにより、半導体ウエハ３１を個片化して複数の半導体チップ（半導体素子）３２を得る。
【００８７】
以上により、本実施形態に係る半導体装置の製造方法の基本工程が終了した。
【００８８】
以上説明した本実施形態によれば、図１１（ａ）に示したように、素子分離絶縁膜１４の穴１４ａが第１開口１７ｂと協同してアライメントマーク２７を構成する。そのため、ゲート電極１７ａ用の導電膜１７に形成された第１開口１７ｂを単独でアライメントマークとして使用する場合と比較して、穴１４ａの深さの分だけアライメントマーク２７が４００nm程度にまで深くなる。その結果、アライメントマーク２７を電子ビームEBで走査すると、図２０に示したように、そのマーク２７に起因する反射電子強度のグラフ４０の立ち下がりが明瞭に現れ、マーク２７の位置を特定し易くなる。これにより、シリコン基板１０にゲート電極用の薄い導電膜１７が形成された状態でも、アライメントマーク２７の位置を用いて電子ビームEBの偏向量を高精度に補正することができるようになる。従って、図１１（ｂ）に示したように、第２領域IIにおけるホール形成領域に電子ビームEBを正確に偏向して第２感光部２８ｂを形成することができるので、図１２（ｂ）に示したホール２５ｂとゲート電極１７ａとの位置合わせを高精度に行うことが可能となる。これらによって、本実施形態では、電子ビーム露光装置とシリコン基板１０との位置ずれに起因するデバイス不良を防止することができると共に、半導体装置の一層の微細化を図ることが可能となる。
【００８９】
（２）第２実施形態
本実施形態は、第１実施形態と比較してアライメントマーク２７が形成される第１領域Iの位置が異なるだけであり、製造方法は第１実施形態と同じなので、製造方法についての説明は省略する。
【００９０】
図２３は、本実施形態に係る半導体ウエハの平面図である。
【００９１】
上記した第１実施形態では、アライメントマーク２７が形成される第１領域Iを、スクライブ領域に含まれるように形成した。これに対し、本実施形態では、図２３に示すように、第１領域Iをチップ領域（第２領域II）に包含させる。
【００９２】
このようにすると、第１領域Iがチップ領域IIの外にある第１実施形態と比較して、チップ領域II内の各点と第１領域Iとの距離が短くなるので、第１領域Iに形成されるアライメントマーク２７を電子ビームで走査することによって、チップ領域II毎の局所的な位置ずれを高精度に補正することが可能になる。
【００９３】
図２４は図２３の一つのチップ領域IIとその周辺部分を拡大した平面図である。
【００９４】
同図に示されるように、本実施形態では、一つのチップ領域IIに五つの第２領域Iを包含させ、そのうちの四つをチップ領域IIの四隅に配置し、残りの一つをチップ領域IIの中央に配置する。このような配置によれば、第１領域I同士の間隔を最大限に広げながら各第１領域Iをチップ領域II内で均等に分散させることができるので、第１実施形態と比較してチップ領域IIの位置ずれを更に精度良く求めることが可能となる。
【００９５】
図２５は、本実施形態の第１領域Iを拡大した平面図である。
【００９６】
これに示されるように、第１領域Iを画定する点線と、アライメントマーク２７が包含される第２開口２５ａとは所定の距離ｄだけ離されている。そして、第２開口２５ａよりも外側の部分の第１領域Iには、デバイスの設計時にパターンの回避処理を行うことにより、アライメントマーク２７やトランジスタ等の構造は作成されない。
【００９７】
以下に、本発明の特徴を付記する。
【００９８】
（付記１）  半導体基板と、
前記半導体基板の第１領域に形成され、穴を備えた素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記穴の上に第１開口を備えた導電膜と、
前記導電膜の上に形成され、前記第１開口を含む大きさの第２開口を備えた層間絶縁膜と、
を有することを特徴とする半導体ウエハ。
【００９９】
（付記２）  前記半導体基板の第２領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記導電膜と同じ材料で構成されるゲート電極と、
前記ゲート電極の側方の前記半導体基板に形成されたソース／ドレイン領域とを有し、
前記ゲート電極の上にも前記層間絶縁膜が形成され、前記ソース／ドレイン領域上の該層間絶縁膜にホールが形成されて、前記ソース／ドレイン領域と電気的に接続される導電性プラグが前記ホール内に形成されたことを特徴とする付記１に記載の半導体ウエハ。
【０１００】
（付記３）  前記半導体基板に溝が形成され、該溝の中に前記素子分離絶縁膜が形成されたことを特徴とする付記１に記載の半導体ウエハ。
【０１０１】
（付記４）  前記第１領域はスクライブ領域内にあることを特徴とする付記１に記載の半導体ウエハ。
【０１０２】
（付記５）  前記第２領域はチップ領域であることを特徴とする付記１に記載の半導体ウエハ。
【０１０３】
（付記６）  前記第１領域は前記第２領域に包含されることを特徴とする付記５に記載の半導体ウエハ。
【０１０４】
（付記７）  一つの前記第２領域に包含される前記第１領域が複数あることを特徴とする付記６に記載の半導体ウエハ。
【０１０５】
（付記８）  前記第１開口の平面形状は長方形であることを特徴とする付記１に記載の半導体ウエハ。
【０１０６】
（付記９）  前記第１開口を前記第１領域に二つづつ設け、一方の第１開口が他方の第１開口を９０°回転させてなることを特徴とする付記８に記載の半導体ウエハ。
【０１０７】
（付記１０）  半導体基板と、
前記半導体基板の第１領域に形成され、穴を備えた素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記穴の上に第１開口を備えた導電膜と、
前記半導体基板の第２領域にゲート絶縁膜を介して形成され、前記導電膜と同じ材料で構成されるゲート電極と、
前記ゲート電極の側方の前記半導体基板に形成されたソース／ドレイン領域と、
前記導電膜と前記ゲート電極の上に形成され、前記第１開口を含む大きさの第２開口を前記第１領域に備え、前記ソース／ドレイン領域に至る深さのホールを前記第２領域に備えた層間絶縁膜と、
前記ホール内に形成され、前記ソース／ドレイン領域と電気的に接続された導電性プラグと、
を有することを特徴とする半導体装置。
【０１０８】
（付記１１）  前記第２領域はチップ領域であり、前記第１領域は前記第２領域に包含されることを特徴とする付記１０に記載の半導体装置。
【０１０９】
（付記１２）  前記第１領域は、前記第２領域の四隅と中央とに配されることを特徴とする付記１１に記載の半導体装置。
【０１１０】
（付記１３）  前記穴と前記第１、第２開口の中に、前記導電性プラグと同じ材料で構成され、且つ上面の高さが前記層間絶縁膜の上面と同じ高さの導電体が形成されたことを特徴とする付記１０に記載の半導体装置。
【０１１１】
（付記１４）  半導体基板の第１領域に素子分離絶縁膜を形成する工程と、
前記半導体基板の第２領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜と前記素子分離絶縁膜の上に導電膜を形成する工程と、
前記第１領域の前記導電膜に第１開口を形成する工程と、
前記第２領域の前記導電膜をパターニングしてゲート電極にする工程と、
前記ゲート電極の側方の前記半導体基板にソース／ドレイン領域を形成する工程と、
前記ゲート電極と前記導電膜のそれぞれの上と前記第１開口の中に層間絶縁膜を形成する工程と、
前記第１開口を含む大きさの第２開口を前記第２領域の前記層間絶縁膜に形成する工程と、
前記第１開口の下の前記素子分離絶縁膜に穴を形成する工程と、
前記層間絶縁膜の上と、前記第１、第２開口及び前記穴の中にレジストを塗布する工程と、
前記レジストが塗布された状態で、前記第１開口と前記穴とを位置合わせ用のマークとして使用し、前記第２開口を通じて電子ビーム露光装置の電子ビームで前記マークを走査しながら該マークからの反射電子の強度を測定することにより、前記電子ビーム露光装置と前記半導体基板との位置合わせを行う工程と、
前記位置合わせを行った後、前記電子ビーム露光装置を使用して、前記第１領域のホール形成領域にある前記レジストを電子ビームで露光する工程と、
前記露光の後、前記レジストを現像してレジストパターンにする工程と、
前記レジストパターンをマスクにして前記層間絶縁膜をエッチングすることにより、前記ソース／ドレイン領域に至る深さのホールを前記層間絶縁膜に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１１２】
（付記１５）  前記位置合わせを行う工程は、前記電子ビームの偏向量と前記反射電子の強度との関係を示すグラフを取得し、該グラフの谷の中心を前記マークの中心位置と見做すことにより行われることを特徴とする付記１４に記載の半導体装置の製造方法。
【０１１３】
（付記１６）  前記第２領域として前記半導体基板のチップ領域を採用し、前記第１領域として前記半導体基板のスクライブ領域に含まれる領域を採用することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１１４】
（付記１７）  前記第１領域を、前記チップ領域の外側の四隅に設けることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１１５】
（付記１８）  前記第２領域として前記半導体基板のチップ領域を採用し、該チップ領域に包含される領域を前記第１領域として採用することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１１６】
（付記１９）  一つの前記チップ領域に包含される前記第１領域を複数設けることを特徴とする付記１８に記載の半導体装置の製造方法。
【０１１７】
（付記２０）  前記第２領域の四隅と中央とに前記第１領域を設けることを特徴とする付記１９に記載の半導体装置の製造方法。
【０１１８】
（付記２１）  前記素子分離絶縁膜を形成する工程は、前記半導体基板に溝を形成する工程と、前記溝に絶縁膜を形成して前記素子分離絶縁膜にする工程とを有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１１９】
（付記２２）  前記ソース／ドレイン領域と電気的に接続される導電性プラグを前記ホールの中に形成する工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１２０】
（付記２３）  前記導電性プラグを形成する工程において、前記穴と前記第１、第２開口の中に導電体を形成することを特徴とする付記２２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２１】
【図１】図１は、従来例に係る電子ビーム露光装置と半導体基板との位置合わせ方法の原理について示す図である。
【図２】図２は、従来例において、導電膜にアライメントマークを形成することにより電子ビーム露光装置と半導体基板との位置合わせを行う場合の図である
【図３】図３は、本発明の第１実施形態で使用される電子ビーム露光装置の構成図である。
【図４】４は、本発明の第１実施形態で使用されるシリコン基板の平面図である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の製造途中の平面図である。
【図１５】図１５は、本発明の第１実施形態の製造途中において、一つのチップIIとその周辺を拡大した図である。
【図１６】図１６は、本発明の第１実施形態に係る半導体装置の製造途中において、シリコン基板の全体平面図である。
【図１７】図１７は、本発明の第１実施形態において、電子ビームの偏向領域を示す平面図である。
【図１８】図１８は、本発明の第１実施形態において、第４レジストパターンを形成した後における平面図である。
【図１９】図１９は、本発明の第１実施形態において、層間絶縁膜をエッチングした後における平面図である。
【図２０】図２０は、本発明の第１実施形態において、一つのアライメントマークを電子ビームで走査した場合に検出器から出力される波形の一例を示す図である。
【図２１】図２１は、図２０の波形を微分して得られた波形を示す図である。
【図２２】図２２は、本発明の第１実施形態において、半導体ウエハを個片化する工程を示す平面図である。
【図２３】図２３は、本発明の第２実施形態に係る半導体ウエハの平面図である。
【図２４】図２４は、図２３のチップ領域とその周辺部分を拡大した図である。
【図２５】図２５は、本発明の第２実施形態において、第１領域Iを拡大した平面図である。
【符号の説明】
【０１２２】
１…半導体基板、１ａ…アライメントマーク、２…検出器、３…導電膜、３ａ…開口、１０…シリコン基板、１０ａ、１０ｂ…第１、第２溝、１０ｃ…スクライブ領域、１１…熱酸化膜、１１ａ、１１ｂ…第３、第４孔、１２…窒化シリコン膜、１２ａ、１２ｂ…第１、第２孔、１３…第１レジストパターン、１３ａ、１３ｂ…第１、第２窓、１４…素子分離絶縁膜、１４ａ…穴、１６…ゲート絶縁膜、１７…導電膜、１７ａ…ゲート電極、１７ｂ…第１開口、１８…第２レジストパターン、１８ａ…第３窓、１９…n型ソース／ドレインエクステンション、２０…絶縁性サイドウォール、２１…n型ソース／ドレイン領域、２２…コバルトシリサイド層、２３…エッチングストッパ膜、２４…絶縁膜、２５…層間絶縁膜、２５ａ…第２開口、２５ｂ…ホール、２６…第３レジストパターン、２６ａ…第４窓、２７…アライメントマーク、２８…ポジ型電子線レジスト、２８ａ、２８ｂ…第１、第２感光部、２８ｃ、２８ｄ…第５、第６窓、２９…導電性プラグ、３０…導電体、３１…半導体ウエハ、４０…偏向領域、４１、４２…波形、１０１…統括制御系、１０２…制御用ワークステーション、１０３…ディスプレイ、１０４…ハードディスク、１０５…メモリ、１０６…デジタル制御系、１０７…バッファメモリ、１０８…パターン発生・補正回路、１０９…補正メモリ、１１０…アナログ回路、１１１…DAC/AMP、１１２…電子光学系制御部、１１３…電子光学系コラム、１１４…サイズ調整偏向器、１１５…位置偏向器、１１６…搬送制御部、１１７…ステージ制御部、１１８…搬送部、１１９…検出器、１２０…機構系、１２１…バス、１２２…マーク検出部、防振装置１２３。
【図１】
2006147667.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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