(57)【要約】      （修正有）【課題】ＳＯＩ基板のＳＯＩ層の表面上に積層したシリコン窒化膜をエッチングする際に、素子分離層を形成するためのＳＯＩ層を残留させ、ＬＯＣＯＳ法により安定した素子分離層を形成する手段を提供する。【解決手段】耐酸化性マスク層５を所定膜厚残すようにレジストマスク７を用いて耐酸化性マスク層をエッチングする第１のエッチング工程と、第１のエッチング工程によって所定膜厚残された耐酸化性マスク層５をレジストマスク７を用いてエッチングし、素子分離領域１２に対応する部分のＳＯＩ層４を露出させる第２のエッチング工程とを有し、第１のエッチング工程における耐酸化性マスク層５のエッチングレートを第２のエッチング工程における耐酸化性マスク層のエッチングレートよりも高くし、第２のエッチング工程におけるエッチングの対シリコン選択比を第１のエッチング工程におけるエッチングの対シリコン選択比よりも高くする。【選択図】        図２
2006147677.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ層を含むＳＯＩ構造からなる半導体素子の製造方法において、
表面上にトランジスタ形成領域と素子分離領域とを有する前記ＳＯＩ層を準備する工程と、
前記ＳＯＩ層表面上に耐酸化性マスク層を形成する工程と、
前記耐酸化性マスク層上の前記トランジスタ形成領域に対応する領域にレジストマスクを形成する工程と、
前記耐酸化性マスク層を所定膜厚残すように、前記レジストマスクを用いて前記耐酸化性マスク層をエッチングする第１のエッチング工程と、
前記第１のエッチング工程によって所定膜厚残された前記耐酸化性マスク層を前記レジストマスクを用いてエッチングし、前記素子分離領域に対応する部分の前記ＳＯＩ層を露出させる第２のエッチング工程と、
前記第２のエッチング工程によって残された前記耐酸化性マスク層を用いて前記露出したＳＯＩ層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを有し、
前記第１のエッチング工程における前記耐酸化性マスク層のエッチングレートは、前記第２のエッチング工程における前記耐酸化性マスク層のエッチングレートよりも高く、
前記第２のエッチング工程におけるエッチングの対シリコン選択比は、前記第１のエッチング工程におけるエッチングの対シリコン選択比よりも高いこと、
を特徴とする半導体素子の製造方法。
【請求項２】
ＳＯＩ層を含むＳＯＩ構造からなる半導体素子の製造方法において、
表面上にトランジスタ形成領域と素子分離領域とを有する前記ＳＯＩ層を準備する工程と、
前記ＳＯＩ層表面上にパッド酸化膜を形成し、前記パッド酸化膜上に耐酸化性マスク層を形成する工程と、
前記耐酸化性マスク層上の前記トランジスタ形成領域に対応する領域にレジストマスクを形成する工程と、
前記耐酸化性マスク層を所定膜厚残すように、前記レジストマスクを用いて前記耐酸化性マスク層をエッチングする第１のエッチング工程と、
前記第１のエッチング工程によって所定膜厚残された前記耐酸化性マスク層とパッド酸化膜とを前記レジストマスクを用いてエッチングし、前記素子分離領域に対応する部分の前記ＳＯＩ層を露出させる第２のエッチング工程と、
前記第２のエッチング工程によって残された前記耐酸化性マスク層を用いて前記露出したＳＯＩ層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを有し、
前記第１のエッチング工程における前記耐酸化性マスク層のエッチングレートは、前記第２のエッチング工程における前記耐酸化性マスク層のエッチングレートよりも高く、
前記第２のエッチング工程におけるエッチングの対シリコン選択比は、前記第１のエッチング工程におけるエッチングの対シリコン選択比よりも高いこと、
を特徴とする半導体素子の製造方法。
【請求項３】
請求項１または請求項２において、
前記所定膜厚は、前記耐酸化性マスク層の膜厚の１０パーセント以上３０パーセント以下の範囲としたことを特徴とする半導体素子の製造方法。
【請求項４】
請求項１または請求項２において、
前記所定膜厚は、前記耐酸化性マスク層の膜厚の１０パーセントとしたことを特徴とする半導体素子の製造方法。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記第１のエッチング工程におけるエッチングは、異方性エッチングであることを特徴とする半導体素子の製造方法。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記第２のエッチング工程におけるエッチングは、異方性エッチングであることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のＳＯＩ層にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離層を形成する半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ型半導体装置は、支持基板、絶縁層（埋め込み酸化膜）および単結晶シリコンからなるシリコン薄膜層（ＳＯＩ層という。）が順次形成されたＳＯＩ基板上に形成されたものである。ＳＯＩ構造によって、素子間同士の完全分離が容易となり、ソフトエラーやラッチアップの抑制が可能になることが知られている。また、ソース／ドレイン領域の接合容量を低減することができるので、高速化、低消費電力化に貢献する技術として、多くの半導体装置の製造に用いられている。
【０００３】
また、近年の半導体装置の高密度化に対応して半導体素子が微細化し、半導体素子を形成するＳＯＩ層の厚さを５０ｎｍ（ナノメータ）以下とするＳＯＩ基板が主流となってきている。
一方、通常のシリコン半導体基板上に半導体素子の間を絶縁分離するため素子分離層を形成する方法の一つとしてＬＯＣＯＳ法があり、比較的膜厚の厚いＳＯＩ層に素子分離層を形成する方法として利用されている。
【０００４】
この比較的膜厚の厚いＳＯＩ層に素子分離領域を形成する場合は、素子分離領域を形成する前にＳＯＩ層上にパッド酸化膜を介してシリコン窒化膜を形成し、これらを異方性エッチングによりエッチングしてシリコンのＳＯＩ層を露出させ、ＬＯＣＯＳ法により露出したシリコンをドライ酸化させて２酸化珪素（ＳｉＯ２）による絶縁膜を生成して形成している。
【０００５】
一方で薄膜ＳＯＩ層上のエッチング方法としては、ＭＯＳ素子のゲート電極の側壁に２酸化珪素からなるサイドウォールスペーサを形成する際に、ゲート電極の上面に形成された２酸化珪素膜をその膜厚の７０〜９０％をエッチングした後に、残った２酸化珪素膜を対シリコン選択比の高いプラズマエッチングにより除去してゲート電極の上面の２酸化珪素膜を除去し、ゲート電極の側壁部での重合膜堆積によるテール形状化を防止している例がある（例えば、特許文献１参照。）。
【特許文献１】特開２００２−２３７６０３号公報（第５頁段落００３１−段落００３６、第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置の微細化のためにＳＯＩ層を５０ｎｍ以下まで薄膜化すると、素子分離層を形成する前に積層したシリコン窒化膜（耐酸化性マスク層）を異方性エッチングによりエッチングする際に、ＳＯＩ層まで除去してしまう危険性が生ずる。ＳＯＩ層が残留せずに除去されてしまうと、ＬＯＣＯＳ法により２酸化珪素による絶縁膜を形成することが困難になり、半導体素子間の絶縁分離が不完全となって隣合う半導体素子間の短絡を引き起こす等、半導体装置の信頼性を低下させるという問題がある。
【０００７】
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ層の表面上に積層した耐酸化性マスク層をエッチングする際に、素子分離層を形成するためのＳＯＩ層を残留させ、ＬＯＣＯＳ法により安定した素子分離層を形成する手段を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、ＳＯＩ層を含むＳＯＩ構造からなる半導体素子の製造方法において、表面上にトランジスタ形成領域と素子分離領域とを有する前記ＳＯＩ層を準備する工程と、前記ＳＯＩ層表面上に耐酸化性マスク層を形成する工程と、前記耐酸化性マスク層上の前記トランジスタ形成領域に対応する領域にレジストマスクを形成する工程と、前記耐酸化性マスク層を所定膜厚残すように、前記レジストマスクを用いて前記耐酸化性マスク層をエッチングする第１のエッチング工程と、前記第１のエッチング工程によって所定膜厚残された前記耐酸化性マスク層を前記レジストマスクを用いてエッチングし、前記素子分離領域に対応する部分の前記ＳＯＩ層を露出させる第２のエッチング工程と、前記第２のエッチング工程によって残された前記耐酸化性マスク層を用いて前記露出したＳＯＩ層をＬＯＣＯＳ法により酸化し、素子分離層を形成する工程とを有し、前記第１のエッチング工程における前記耐酸化性マスク層のエッチングレートは、前記第２のエッチング工程における前記耐酸化性マスク層のエッチングレートよりも高く、前記第２のエッチング工程におけるエッチングの対シリコン選択比は、前記第１のエッチング工程におけるエッチングの対シリコン選択比よりも高いことを特徴とする。
【発明の効果】
【０００９】
これにより、本発明は、残りの耐酸化性マスク層を対シリコン選択比の高い条件でエッチングするため、酸化に必要なシリコン層を残すことができ、比較的薄いＳＯＩ層であってもＬＯＣＯＳ法により素子分離層を安定して形成することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
【実施例】
【００１１】
図１、図２は実施例の素子分離層の製造工程を示す説明図である。
図１において、１はＳＯＩ基板であり、シリコン等からなる支持基板２と、支持基板２上に形成された２酸化珪素からなる絶縁層３および薄い単結晶シリコンからなるＳＯＩ層４を積層して形成される。
５は耐酸化性マスク層としてのシリコン窒化膜であり、ＳＯＩ層４上に熱酸化法により形成された薄い２酸化珪素膜であるパッド酸化膜６上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成され、ＬＯＣＯＳ法により後述する素子分離層９を形成するときのマスクとして機能する。
【００１２】
なお、パッド酸化膜６の代表的な役割の一つは、シリコン窒化膜５と単結晶シリコンであるＳＯＩ層４との結晶構造の格子定数の差により生ずる応力を緩和することである。
７はレジストであり、シリコン窒化膜５上に塗布して形成され、エッチング処理時にＳＯＩ層４の表面上の半導体素子を形成する領域（トランジスタ形成領域１１という。）を覆うマスク部材である。
【００１３】
８は除去部であり、異方性エッチングによりエッチングされた部位である。
９は素子分離層であり、ＳＯＩ層４の表面上の素子分離領域１２にＬＯＣＯＳ法によりシリコンをドライ酸化させて形成された２酸化珪素の絶縁膜であって、ＳＯＩ層４のトランジスタ形成領域１１の間をそれぞれ絶縁分離する。
以下に、図１を用いてＰで示す工程に従って本実施例の半導体素子の製造方法について説明する。
【００１４】
Ｐ１（図１）、予め製作された支持基板２、絶縁層３および表面上にトランジスタ形成領域１１と素子分離領域１２とを有するＳＯＩ層４からなるＳＯＩ基板１を準備する。
Ｐ２（図１）、準備されたＳＯＩ基板１のＳＯＩ層４上に熱酸化法によりパッド酸化膜６を形成し、そのパッド酸化膜６上にＣＶＤ法によりシリコン窒化膜５を形成する。パッド酸化膜６の膜厚は、例えば７０オングストロームであり、シリコン窒化膜５の膜厚は、例えば１０００オングストロームである。
【００１５】
Ｐ３（図１）、シリコン窒化膜５上にレジスト７を塗布し、これを紫外線等を用いてパターニングし、ＳＯＩ層４のトランジスタ形成領域１１をマスクするようにレジストマスクを形成する。
Ｐ４（図２）、トランジスタ形成領域１１に対応する領域に形成したレジストマスクを用いてエッチング装置、例えばダイボーリング型マグネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置により下記の第１の条件（シリコン窒化膜エッチングレート：２０８０オングストローム／ｍｉｎ、シリコンエッチングレート：１５６オングストローム／ｍｉｎ、対シリコン選択比（被エッチング膜（ここでは窒化シリコン膜）とシリコン膜のエッチング速度比をいう。）：１３程度）による異方性エッチングを行い、シリコン窒化膜５を所定膜厚残してエッチングする（第１のエッチング工程）。
【００１６】
第１の条件：
使用ガス        ：ＣＨＦ３／Ａｒ／Ｏ２＝３０／１５０／２（ｓｃｃｍ）
圧力            ：４０ｍＴｏｒｒ
ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）パワー：３００Ｗ
下部電極加熱温度：４０℃
この第１のエッチング工程で残留させるシリコン窒化膜５の所定膜厚は、上記Ｐ２の工程で形成したシリコン窒化膜５の膜厚の１０％以上３０％以下、好ましくは１０％となるようにシリコン窒化膜５をエッチングするとよい。
【００１７】
すなわち、図３に記号□で示す上記Ｐ２の工程でＣＶＤ法により形成したシリコン窒化膜５の膜厚（エッチング前膜厚という。）とエッチング装置のエッチング誤差の指標として用いた図３に記号◇で示す第１の条件でのシリコン窒化膜エッチングレート（図３にはエッチングレートとして示した。）の分布の測定結果によると、エッチング膜厚の均一性（（最大膜厚−最小膜厚）／（最大膜厚＋最小膜厚））とシリコン窒化膜のエッチングレートの均一性（（最大エッチングレート−最小エッチングレート）／（最大エッチングレート＋最小エッチングレート））は、エッチング膜厚の均一性が約１％、シリコン窒化膜エッチングレートの均一性が約９％である。
【００１８】
このため、第１の条件でのエッチングに際し、シリコン窒化膜５を残留させるためには、シリコン窒化膜５の形成時の誤差とエッチング装置のエッチング誤差とを合わせた１０％をエッチング後に残留させるシリコン窒化膜５の厚さとするのが好適であり、除去部８の形成に要する時間を短縮するためには残留させるシリコン窒化膜５の膜厚を３０％以下とすることが望ましい。
【００１９】
なお、通常パッド酸化膜６の膜厚はシリコン窒化膜５の膜厚に比較して格段に薄いため、パッド酸化膜６の膜厚は、ここで残留させるべきシリコン窒化膜５の膜厚の検討にあたっては考慮に入れる必要はない。
Ｐ５（図２）、次いで、トランジスタ形成領域１１に対応する領域に形成したレジストマスクをそのまま用いて第１の条件より対シリコン選択比が高い下記第２の条件（シリコン窒化膜エッチングレート：１５２０オングストローム／ｍｉｎ、シリコンエッチングレート：３４オングストローム／ｍｉｎ、対シリコン選択比：４５程度）による異方性エッチングにより、残留したシリコン窒化膜５、パッド酸化膜６をエッチングすることでＳＯＩ層４を露出させ、除去部８を形成する（第２のエッチング工程）。
【００２０】
第２の条件：
使用ガス        ：ＣＨＦ３／ＣＯ／ＣＨ２Ｆ２＝１５／１７０／１５（ｓｃｃｍ）
圧力            ：２５ｍＴｏｒｒ
ＲＦパワー      ：８００Ｗ
下部電極加熱温度：４０℃
この第２のエッチング工程においては、ＳＯＩ層４の表面を露出させつつＳＯＩ層４をできるだけ削らないで残すことが望ましいが、この対シリコン選択比が高い第２のエッチング工程によればシリコンのエッチング量を最小限に抑制することができ、第２のエッチング工程の終了時にシリコン層すなわちＳＯＩ層４を後のＬＯＣＯＳ酸化に必要な分（例えば１０〜２０ｎｍ程度）だけ絶縁層３上に残留させることができる。
【００２１】
Ｐ６（図２）、第２のエッチング工程の終了後にレジスト７を除去し、シリコン窒化膜５をマスクとしてＬＯＣＯＳ法により、絶縁層３上に残留させたＳＯＩ層４（シリコン）およびシリコン窒化膜５下のＳＯＩ層４の隣接部をドライ酸化させて２酸化珪素の絶縁膜を生成し、素子分離領域１２に素子分離層９を形成する。
その後、熱燐酸およびフッ化水素酸のウェット法によりシリコン窒化膜５およびパッド酸化膜６を除去する。この場合にパッド酸化膜６は熱燐酸によるシリコン窒化膜５の除去の際の保護膜としても機能する。
【００２２】
これにより、ＳＯＩ基板１のＳＯＩ層４に素子分離層９に囲まれたトランジスタ形成領域１１が形成され、そのトランジスタ形成領域１１に半導体素子が形成される。
なお、本実施例ではシリコン窒化膜５をパッド酸化膜６を介してＳＯＩ層４上に形成しているが、パッド酸化膜６はシリコン窒化膜５と単結晶シリコンであるＳＯＩ層４との結晶構造の格子定数の差により生ずる応力の緩和やシリコン窒化膜５の除去の際のＳＯＩ層４の保護等が必要なときに設ければよく、その必要がないときはシリコン窒化膜５をＳＯＩ層４上に直接形成するようにすればよい。
【００２３】
以上説明したように、本実施例では、ＳＯＩ層にパッド酸化膜とシリコン窒化膜を形成して積層した後に、シリコン窒化膜を第１の条件によりシリコン窒化膜を残してエッチングし、その後に対シリコン選択比の高い第２のエッチング工程の条件で残りのシリコン窒化膜とパッド酸化膜をエッチングする。これにより、エッチング時におけるシリコン層（ＳＯＩ層）の削れ量を最小限に抑制することが可能であり、その後のドライ酸化に必要なシリコン層を残すことができ、比較的薄いＳＯＩ層であってもＬＯＣＯＳ法により素子分離層を安定して形成することができる。
【００２４】
また、シリコン窒化膜のエッチングレートが比較的高い第１のエッチング工程でシリコン窒化膜を素早くエッチングした後に、第２のエッチング工程でシリコンのエッチング量を抑制して除去部を２段階で形成するようにしたことによって、全ての除去部の形成を第２のエッチング工程で行う場合に較べて除去部を形成する工程での所要時間を短縮することができる。
【００２５】
更に、第１のエッチング工程で残留させるリコン窒化膜を前工程で形成したシリコン窒化膜の膜厚の１０％以上３０％以下とすることによって、第１および第２のエッチング工程を安定させることができ、比較的薄いＳＯＩ層であってもＬＯＣＯＳ法により素子分離層をより安定して形成することができる。
なお、上記各実施例においては、比較的薄いＳＯＩ層に本発明を適用するとして説明したが、比較的厚いＳＯＩ層に適用しても残留させるＳＯＩ層を安定して形成することができ、上記各実施例と同様の効果を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】実施例の素子分離層の製造工程を示す説明図
【図２】実施例の素子分離層の製造工程を示す説明図
【図３】実施例のシリコン窒化膜の膜厚およびエッチングレートの分布を示すグラフ
【符号の説明】
【００２７】
１    ＳＯＩ基板
２    支持基板
３    絶縁層
４    ＳＯＩ層
５    シリコン窒化膜
６    パッド酸化膜
７    レジスト
８    除去部
９    素子分離層
１１  トランジスタ形成領域
１２  素子分離領域
【図１】
2006147677.tif 000003
【図２】
2006147677.tif 000004
【図３】
2006147677.tif 000005