(57)【要約】【課題】  パワーＭＯＳＦＥＴのドレイン−ソース間容量と、そのパワーＭＯＳＦＥＴに接続されている配線のインダクタンスとの共振に起因するＥＭＩを抑制する。【解決手段】  インバータ装置（１）は、ソース又はドレインが出力端子に接続されたパワーＭＯＳＦＥＴ（６、７）と、パワーＭＯＳＦＥＴ（６、７）のゲートを駆動するゲートドライブ回路（１１、１２）とを具備する。ゲートドライブ回路（１１、１２）は、パワーＭＯＳＦＥＴ（６、７）ゲートと接地端子の間に接続され、且つ、前記ゲートから前記接地端子に電流が流れるのを許容する、直列接続された複数のダイオード（Ｄ１〜Ｄ４）を備えている。【選択図】  図２
2006238643.tif 000002
【特許請求の範囲】
【請求項１】
ソース又はドレインが出力端子に接続されたパワーＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴのゲートを駆動するゲートドライブ回路
とを具備し、
前記ゲートドライブ回路は、前記ゲートからの放電電流を流す経路に設けられた、前記放電電流に対して順方向に、且つ、直列に接続された複数のダイオードを備える
インバータ装置。
【請求項２】
請求項１に記載のインバータ装置であって、
前記複数のダイオードは、シリコンダイオードである
インバータ装置。
【請求項３】
ソース又はドレインの一方が第１電源端子に接続され、他方が出力端子に接続された第１パワーＭＯＳＦＥＴと、
ソース又はドレインの一方が前記出力端子に接続され、他方が第２電源端子に接続された第２パワーＭＯＳＦＥＴと、
前記第１パワーＭＯＳＦＥＴのゲートを駆動する第１ゲートドライブ回路と、
前記第２パワーＭＯＳＦＥＴのゲートを駆動する第２ゲートドライブ回路
とを備え、
前記第１ゲートドライブ回路が前記第１パワーＭＯＳＦＥＴの前記ゲートをプルダウンしてターンオフし、その後、前記第２ゲートドライブ回路が前記第２パワーＭＯＳＦＥＴの前記ゲートをプルアップしてターンオンする動作が行われる際、前記第１ゲートドライブ回路は、前記第２ゲートドライブ回路が前記第２パワーＭＯＳＦＥＴのゲートーソース電圧を前記第２パワーＭＯＳＦＥＴのスレッショルド電圧まで増加させた時刻における前記第１パワーＭＯＳＦＥＴのゲートーソース電圧が、前記第１パワーＭＯＳＦＥＴのスレッショルド電圧の３０％以上７０％以下であるように前記第１パワーＭＯＳＦＥＴのゲートを駆動する
インバータ装置。
【請求項４】
請求項３に記載のインバータ装置であって、
前記第２ゲートドライブ回路が前記第２パワーＭＯＳＦＥＴのゲートーソース電圧を前記第２パワーＭＯＳＦＥＴのスレッショルド電圧まで増加させた時刻における前記第１パワーＭＯＳＦＥＴの前記ゲートーソース電圧は、前記第１パワーＭＯＳＦＥＴのスレッショルド電圧の４０％以上６０％以下である
インバータ装置。
【請求項５】
ソース又はドレインの一方が第１電源端子に接続され、他方が出力端子に接続された第１パワーＭＯＳＦＥＴと、ソース又はドレインの一方が前記出力端子に接続され、他方が第２電源端子に接続された第２パワーＭＯＳＦＥＴとを含むインバータ装置の動作方法であって、
（ａ）前記第１パワーＭＯＳＦＥＴのゲートをプルダウンしてターンオフするステップと、
（ｂ）前記第１パワーＭＯＳＦＥＴのゲートのプルダウンが開始された後、前記第２パワーＭＯＳＦＥＴのゲートをプルアップしてターンオンするステップ
とを具備し、
前記（ｂ）ステップにおいて、前記第２パワーＭＯＳＦＥＴのゲートーソース電圧が前記第２パワーＭＯＳＦＥＴのスレッショルド電圧まで増加された時刻における、前記第１パワーＭＯＳＦＥＴのゲート−ソース電圧は、前記第１パワーＭＯＳＦＥＴのスレッショルド電圧の３０％以上７０％以下である
インバータ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ装置に関しており、特に、インバータ装置の出力段のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲートを最適に駆動する技術に関する。
【背景技術】
【０００２】
インバータ装置の出力段に設けられるパワーＭＯＳＦＥＴのゲートを駆動するゲートドライブ回路は、典型的には、充電回路と放電回路とを備えて構成される。充電回路はパワーＭＯＳＦＥＴのゲートを充電してプルアップするために使用され、放電回路は、ゲートを放電してプルダウンするために使用される。
【０００３】
充電回路がゲートを充電する経路、及び放電回路がゲートを放電する経路には、一般的には、抵抗素子やダイオードが設けられる。抵抗素子は、充放電の時定数を制御するために使用され、ダイオードは、ゲートを充放電する電流の逆流を阻止するために設けられる。充放電の時定数を制御することは、パワーＭＯＳＦＥＴのオン時間、オフ時間を所望の値に設定し、これによってデッドタイムを最適に調整するために重要である。例えば、特開平１０−３１３２４２号公報（特許文献１）は、パワーＭＯＳＦＥＴのゲートを充電する経路に抵抗素子及びダイオードが直列に接続されて設けられ、当該ゲートを放電する経路に抵抗素子が設けられたインバータ装置を開示している。更に、特開２００２−２２３１５７号公報（特許文献１）は、ゲートを放電する経路に共振用インダクタとダイオードとが直列に接続されて設けられたインバータ装置を開示している。
【０００４】
インバータ装置に対する一つの要求は、ＥＭＩ（electromagnetic interference）の抑制である。ＥＭＩの一つの原因は、パワーＭＯＳＦＥＴがオフされたときに起こり得る、パワーＭＯＳＦＥＴのドレイン−ソース間容量と、配線インダクタンスとの共振である。共振が発生すると、高周波の共振電流が流れ、大きなＥＭＩを発生させる。以下では、インバータ装置の出力段の典型的な構成を図示する図１を参照して、ドレイン−ソース間容量と配線インダクタンスとの共振現象についての説明が行われる。
【０００５】
ドレイン−ソース間容量と配線インダクタンスとの共振には、パワーＭＯＳＦＥＴ１０１、１０２に内蔵されているボディダイオード１０３、１０４のリカバリー電流が関与している。例えば、パワーＭＯＳＦＥＴ１０１がオン状態からオフ状態にスイッチされ、その後、パワーＭＯＳＦＥＴ１０２がオフ状態からオン状態にスイッチされる場合を考える。パワーＭＯＳＦＥＴ１０１がオフ状態になった後にパワーＭＯＳＦＥＴ１０２がオン状態になると、オフ状態にスイッチされたパワーＭＯＳＦＥＴ１０１に内蔵されているボディダイオード１０３が逆回復状態となり、ボディダイオード１０３にリカバリー電流が流れる。このリカバリー電流は、パワーＭＯＳＦＥＴ１０１のドレイン−ソース間容量と、パワーＭＯＳＦＥＴ１０１に接続されている配線のインダクタンスとの共振を引き起こし、高周波の共振電流が流れる原因となる。
【０００６】
このような背景から、パワーＭＯＳＦＥＴのドレイン−ソース間容量と、配線インダクタンスとの共振に起因するＥＭＩを抑制できるような技術の提供が望まれている。
【特許文献１】特開平１０−３１３２４２号公報
【特許文献２】特開２００２−２２３１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、パワーＭＯＳＦＥＴのドレイン−ソース間容量と、そのパワーＭＯＳＦＥＴに接続されている配線のインダクタンスとの共振に起因するＥＭＩが抑制された、インバータ装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【０００９】
本発明の一の観点において、インバータ装置（１）は、ソース又はドレインが出力端子（１０）に接続されたパワーＭＯＳＦＥＴ（６、７）と、パワーＭＯＳＦＥＴ（６、７）のゲートを駆動するゲートドライブ回路（１１、１２）とを具備する。ゲートドライブ回路（１１、１２）は、パワーＭＯＳＦＥＴ（６、７）のゲートからの放電電流を流す経路に設けられた、前記放電電流に対して順方向に、且つ、直列に接続された複数のダイオード（Ｄ１〜Ｄ４）を備えている。直列接続された複数のダイオード（Ｄ１〜Ｄ４）は、パワーＭＯＳＦＥＴのターンオフのためにゲートが放電される間、放電電流が流れている限りにおいて、パワーＭＯＳＦＥＴのゲート−ソース電圧を当該複数のダイオード（Ｄ１〜Ｄ４）の順方向電圧の和以上に保つ。これは、ターンオフされたパワーＭＯＳＦＥＴのドレインーソース間容量を低減させる。ドレインーソース間容量の低減は、ドレイン−ソース間容量と配線のインダクタンスとの共振に起因する高周波の共振電流を抑制し、これによってＥＭＩを有効に抑制する。
【００１０】
前記複数のダイオード（Ｄ１〜Ｄ４）は、本質的に順方向電圧が高いという性質を有しているシリコンダイオードであることが好ましい。
【００１１】
本発明の他の観点において、本発明によるインバータ装置は、ソース又はドレインの一方が第１電源端子（３）に接続され、他方が出力端子（１０）に接続された第１パワーＭＯＳＦＥＴ（６）と、ソース又はドレインの一方が出力端子（１０）に接続され、他方が第２電源端子（４）に接続された第２パワーＭＯＳＦＥＴ（７）と、第１パワーＭＯＳＦＥＴ（６）のゲートを駆動する第１ゲートドライブ回路（１１）と、第２パワーＭＯＳＦＥＴ（７）のゲートを駆動する第２ゲートドライブ回路（１２）とを備えている。第１ゲートドライブ回路（１１）は、第１ゲートドライブ回路（１１）が第１パワーＭＯＳＦＥＴ（６）のゲートをプルダウンしてターンオフし、その後、第２ゲートドライブ回路（１２）が第２パワーＭＯＳＦＥＴ（７）のゲートをプルアップしてターンオンする動作が行われる際、第２ゲートドライブ回路（１２）が第２パワーＭＯＳＦＥＴ（７）のゲートーソース電圧（ＶＧＳ２）を第２パワーＭＯＳＦＥＴ（７）のスレッショルド電圧（ＶＴＨ）まで増加させた時刻（ｔ７）における第１パワーＭＯＳＦＥＴ（６）のゲートーソース電圧（ＶＧＳ１）が、第１パワーＭＯＳＦＥＴ（１１）のスレッショルド電圧（ＶＴＨ）の３０％以上７０％以下であるように第１パワーＭＯＳＦＥＴ（６）のゲートを駆動するように構成されている。このような構成は、ターンオフされたパワーＭＯＳＦＥＴのドレインーソース間容量を低減させ、ＥＭＩの抑制に有効である。
【００１２】
上述の時刻（ｔ７）における第１パワーＭＯＳＦＥＴ（６）のゲートーソース電圧（ＶＧＳ１）は、第１パワーＭＯＳＦＥＴ（６）のスレッショルド電圧の４０％以上６０％以下であることが好ましい。
【発明の効果】
【００１３】
本発明によれば、パワーＭＯＳＦＥＴのドレイン−ソース間容量と、そのパワーＭＯＳＦＥＴに接続されている配線のインダクタンスとの共振に起因するＥＭＩが抑制された、インバータ装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
図２は、本発明の一の実施形態に係る３相インバータ１の構成を示す回路図である。図２には、３相交流を出力する出力段のうちｕ相に対応する部分のみが図示されていることに留意されたい；図示されていないが、他の相（ｖ相、ｗ相）に対応する部分も同様の構成を有している。
【００１５】
３相インバータ１は、バッテリー２の正極に接続されている正極端子３と、バッテリー２の負極に接続されている負極端子４と、正極端子３と負極端子４との間に接続されている平滑コンデンサ５と、ＮチャネルパワーＭＯＳＦＥＴ６、７とを備えている。バッテリー２が発生する電源電圧ＶＣＣは、典型的には、約４８Ｖである。パワーＭＯＳＦＥＴ６は、ｕ相電圧を出力する出力端子１０をプルアップするために使用され、パワーＭＯＳＦＥＴ７は、出力端子１０をプルダウンするために使用される。より具体的には、パワーＭＯＳＦＥＴ６は、そのドレインが正極端子３に接続され、ソースが出力端子１０に接続されている。一方、パワーＭＯＳＦＥＴ７は、そのドレインが出力端子１０に接続され、ソースが負極端子４に接続されている。パワーＭＯＳＦＥＴ６、７には、ボディダイオード８、９がそれぞれに内蔵されている。
【００１６】
３相インバータ１には、更に、それぞれパワーＭＯＳＦＥＴ６、７のゲートを駆動するゲートドライブ回路１１、１２が設けられている。
【００１７】
ゲートドライブ回路１１は、ＰＷＭ制御を行う制御装置からＰＷＭ信号ＳＰＷＭ１を受け取り、このＰＷＭ信号ＳＰＷＭ１に応答してパワーＭＯＳＦＥＴ６のオンオフを制御するコントロール回路１３と、抵抗素子Ｒ１、Ｒ２と、ダイオードＤ１、Ｄ２とを備えている。コントロール回路１３は、充電回路１４と放電回路１５とを備えている。充電回路１４は、抵抗素子Ｒ１を介してパワーＭＯＳＦＥＴ６のゲートを電源電位ＶＤＤまで充電し、パワーＭＯＳＦＥＴ６をターンオンする。一方、放電回路１５は、抵抗素子Ｒ２、ダイオードＤ１、Ｄ２を介してパワーＭＯＳＦＥＴ６のゲートを接地電位ＶＳＳまで放電してパワーＭＯＳＦＥＴ６をターンオフする。ダイオードＤ１、Ｄ２は、パワーＭＯＳＦＥＴ６のゲートから接地端子に流れる放電電流に対して順方向に、且つ、直列に接続されている。
【００１８】
パワーＭＯＳＦＥＴ７のゲートを駆動するゲートドライブ回路１２も、同様の構成を有している。ゲートドライブ回路１２は、ＰＷＭ信号ＳＰＷＭ２に応答してパワーＭＯＳＦＥＴ７のオンオフを制御するコントロール回路１６と、抵抗素子Ｒ３、Ｒ４と、ダイオードＤ３、Ｄ４とを備えている。コントロール回路１６は、充電回路１７と放電回路１８とを備えている。充電回路１７は、抵抗素子Ｒ３を介してパワーＭＯＳＦＥＴ７のゲートを電源電位ＶＤＤまで充電し、パワーＭＯＳＦＥＴ７をターンオンする。一方、放電回路１８は、抵抗素子Ｒ４、ダイオードＤ３、Ｄ４を介してパワーＭＯＳＦＥＴ７のゲートを接地電位ＶＳＳまで放電し、パワーＭＯＳＦＥＴ７をターンオフする。ダイオードＤ３、Ｄ４は、パワーＭＯＳＦＥＴ７のゲートから接地端子に流れる放電電流に対して順方向に、且つ、直列に接続されている。
【００１９】
図２に図示されている３相インバータ１の最も重要な特徴は、パワーＭＯＳＦＥＴ６、７のゲートを放電する経路に複数のダイオードが設けられていることである；パワーＭＯＳＦＥＴ６のゲートを放電する経路には、順方向に直列に接続されたダイオードＤ１、Ｄ２が設けられ、パワーＭＯＳＦＥＴ７のゲートを放電する経路には、順方向に直列に接続されたダイオードＤ３、Ｄ４が設けられている。
【００２０】
これらのダイオードは、パワーＭＯＳＦＥＴ６、７がターンオフされた後のしばらくの時間、パワーＭＯＳＦＥＴ６、７のゲート−ソース電圧を０Ｖよりも多少高い電圧に維持する作用を有している。例えば、パワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１は、ダイオードＤ１、Ｄ２は、パワーＭＯＳＦＥＴ６のゲートを放電する放電電流が流れている限り、ダイオードＤ１、Ｄ２の順方向電圧ＶＦの２倍よりも高い。より具体的には、ダイオードＤ１、Ｄ２がいずれもシリコンダイオードである場合には、パワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１は、放電電流が流れている限り、少なくとも０．９Ｖ以上に保たれる。パワーＭＯＳＦＥＴ７のゲート−ソース電圧ＶＧＳ２についても同様である。
【００２１】
パワーＭＯＳＦＥＴ６、７のターンオフ後に、それらのゲート−ソース電圧を０よりも多少高い電圧に維持することは、ドレイン−ソース間容量と配線インダクタンスとの共振に起因するＥＭＩを抑制するために有効である。ゲート−ソース電圧を０Ｖよりも多少高い電圧に維持することにより、パワーＭＯＳＦＥＴ６、７がターンオフされているときのパワーＭＯＳＦＥＴ６、７のドレイン−ソース間容量を小さくすることができる。ドレイン−ソース間容量を減少させることは、パワーＭＯＳＦＥＴ６、７を不所望に流れる高周波電流を小さくし、ドレイン−ソース間容量と配線インダクタンスとの共振に起因するＥＭＩを有効に抑制する。以下では、３相インバータ１の動作の詳細、特に、３相インバータ１の動作におけるパワーＭＯＳＦＥＴ６、７のゲートを放電する経路に設けられた複数のダイオードの作用を、図３を参照しながら説明する。
【００２２】
図３は、３相インバータ１の動作を示すタイミングチャートであり、パワーＭＯＳＦＥＴ６をターンオフし、その後にパワーＭＯＳＦＥＴ７をターンオンする動作を示している。初期的には、パワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１は電圧ＶＤＤ−ＶＳＳ（≒ＶＤＤ）であり、パワーＭＯＳＦＥＴ６はターンオンされている。この状態では、パワーＭＯＳＦＥＴ６のドレイン−ソース電圧ＶＤＳ１は、パワーＭＯＳＦＥＴ６に流れるドレイン電流とそのオン抵抗を乗じた値である。一方、パワーＭＯＳＦＥＴ７のゲート−ソース電圧ＶＧＳ２は、おおむね、ダイオードＤ３、Ｄ４の順方向電圧ＶＦの和に近い電圧であり、パワーＭＯＳＦＥＴ７はターンオフされている。この状態では、パワーＭＯＳＦＥＴ６のドレイン−ソース電圧ＶＤＳ２は、バッテリー２が３相インバータ１に供給する電源電圧ＶＣＣに一致している。
【００２３】
パワーＭＯＳＦＥＴ６を制御するためのＰＷＭ信号ＳＰＷＭ１が”Ｌｏｗ”電位にプルダウンされると（時刻ｔ１）、ゲートドライブ回路１１の放電回路１５は、パワーＭＯＳＦＥＴ６のゲートを放電し始める（時刻ｔ２）。これにより、パワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１がパワーＭＯＳＦＥＴ６のスレッショルド電圧ＶＴＨまで低下する（時刻ｔ３）。パワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１がスレッショルド電圧ＶＴＨに到達すると、パワーＭＯＳＦＥＴ６がターンオフされ、ドレイン−ソース電圧ＶＤＳ１が上昇し始める。パワーＭＯＳＦＥＴ６のターンオフ時には、ゲート−ソース電圧ＶＧＳ１は、ある時間だけスレッショルド電圧ＶＴＨに保たれる。図３では、時刻ｔ３から時刻ｔ４までの間、ゲート−ソース電圧ＶＧＳ１が一定に保たれている。
【００２４】
その後、ゲート−ソース電圧ＶＧＳ１は、スレッショルド電圧ＶＴＨから０Ｖに向かってプルダウンされ始める（時刻ｔ４）。しかし、ゲート−ソース電圧ＶＧＳ１の減少は、パワーＭＯＳＦＥＴ６のゲートを放電する経路に複数のダイオードＤ１、Ｄ２が設けられていることによって緩やかに行われる；図３の実線は、本実施の形態の３相インバータ１におけるゲート−ソース電圧ＶＧＳ１の変化を示し、破線は、パワーＭＯＳＦＥＴ６のゲートを放電する経路に、仮に単一のダイオードしか設けられなかったときのゲート−ソース電圧ＶＧＳ１の変化を示している。放電電流が流れている限り、ゲート−ソース電圧ＶＧＳ１は、ダイオードＤ１、Ｄ２の順方向電圧ＶＦの２倍以上に保たれる。
【００２５】
パワーＭＯＳＦＥＴ６がターンオフされた後、パワーＭＯＳＦＥＴ７がターンオンされる。具体的には、パワーＭＯＳＦＥＴ７を制御するためのＰＷＭ信号ＳＰＷＭ２が”Ｈｉｇｈ”電位にプルアップされると（時刻ｔ５）、ゲートドライブ回路１２の充電回路１７は、パワーＭＯＳＦＥＴ７のゲートを充電し始める（時刻ｔ６）。これにより、パワーＭＯＳＦＥＴ７のゲート−ソース電圧ＶＧＳ２がパワーＭＯＳＦＥＴ７のスレッショルド電圧ＶＴＨまで上昇し、パワーＭＯＳＦＥＴ７がターンオンする（時刻ｔ７）。パワーＭＯＳＦＥＴ７がターンオンすると、そのドレイン−ソース電圧ＶＤＳ２は、パワーＭＯＳＦＥＴ７に流れるドレイン電流とそのオン抵抗を乗じた値にプルダウンされる。パワーＭＯＳＦＥＴ７のゲート−ソース電圧ＶＧＳ２は、ある時間だけスレッショルド電圧ＶＴＨに保たれた後、電圧ＶＤＤ−ＶＳＳまでプルアップされる。図３では、時刻ｔ７から時刻ｔ８の間、ゲート−ソース電圧ＶＧＳ２がスレッショルド電圧ＶＴＨに保たれている。
【００２６】
パワーＭＯＳＦＥＴ７がターンオンした時に（即ち、パワーＭＯＳＦＥＴ７のゲート−ソース電圧ＶＧＳ２がスレッショルド電圧ＶＴＨに到達した時刻ｔ７に）、ターンオフされたパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１が、０Ｖよりも充分に高く保たれていることが重要である。これは、共振が発生する原因となるリカバリー電流がターンオフされたパワーＭＯＳＦＥＴ６のボディダイオード８に流れ始めるのが、パワーＭＯＳＦＥＴ７がターンオンした時刻ｔ７であるからである。時刻ｔ７におけるパワーＭＯＳＦＥＴ６のドレイン−ソース間容量を減少させることがＥＭＩを抑制するために重要であり、このためには、時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１を０Ｖよりも充分に高く保つことが効果的である。
【００２７】
時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１は、パワーＭＯＳＦＥＴ６のスレッショルド電圧ＶＴＨの半分程度、より具体的には、３０％以上７０％以下であることが好適であり、４０％以上６０％以下であることが一層に好適である。時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１があまりに低いと、ドレイン−ソース間容量が充分に減少できない。一方、時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１があまりに高いと、パワーＭＯＳＦＥＴ６が充分にターンオフされない。
【００２８】
時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１の調整は、パワーＭＯＳＦＥＴ６、７のゲートを放電する経路に設けられているダイオードの数、及び種類で調節可能である。少ない数のダイオードで、時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１を充分に高くするためには、パワーＭＯＳＦＥＴ６、７のゲートを放電する経路に設けられているダイオードＤ１〜Ｄ４は、シリコンダイオードであることが好適である。シリコンダイオードは、本質的に順方向電圧が高い。したがって、シリコンダイオードを使用することにより、少ない数のダイオードで、時刻ｔ７におけるパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１を充分に高くすることが可能である。
【００２９】
図３は、パワーＭＯＳＦＥＴ６がターンオフされた後、パワーＭＯＳＦＥＴ７がターンオンされる動作を示しているが、パワーＭＯＳＦＥＴ７がターンオフされた後、パワーＭＯＳＦＥＴ６がターンオンされる動作も同様に行われることは、当業者には自明的であろう。
【００３０】
図４は、他の実施形態における３相インバータ１Ａの構成を示すブロック図である。本実施の形態では、パワーＭＯＳＦＥＴ６、７のゲートを放電する経路に複数のダイオードに設ける代わりに、パワーＭＯＳＦＥＴ６、７のターンオフ後に、それらのゲート−ソース電圧をある程度の電圧に保つように構成された放電回路１５Ａ、１８Ａが使用される。
【００３１】
放電回路１５Ａ、１８Ａは、パワーＭＯＳＦＥＴ６、７のターンオフされた後も、パワーＭＯＳＦＥＴ６、７のゲートーソース電圧を、スレッショルド電圧ＶＴＨの半分程度に保つように構成される。より具体的には、放電回路１５Ａ、１８Ａは、パワーＭＯＳＦＥＴ６、７のターンオフされた後も、パワーＭＯＳＦＥＴ６、７のゲートーソース電圧をスレッショルド電圧ＶＴＨの３０％以上７０％以下に保つように構成される。好適な実施形態では、放電回路１５Ａ、１８Ａは、パワーＭＯＳＦＥＴ６、７のゲートーソース電圧をスレッショルド電圧ＶＴＨの４０％以上６０％以下に保つように構成される。
【００３２】
図５は、図４の３相インバータ１Ａの動作の一例を示すタイミングチャートであり、パワーＭＯＳＦＥＴ６がターンオフされた後、パワーＭＯＳＦＥＴ７がターンオンされる動作を示している。図３に図示されている動作との相違点は、パワーＭＯＳＦＥＴ６をターンオフした後、放電回路１５Ａは、パワーＭＯＳＦＥＴ６のゲートを、ある正の電位ＶＡにまでにしかプルダウンしないことである；パワーＭＯＳＦＥＴ６のゲートは、接地電位ＶＳＳまではプルダウンされない。これにより、放電回路１５Ａは、ゲートーソース電圧ＶＧＳ１を常に電圧ＶＣＯＮＳＴ（＝ＶＡ−ＶＳＳ）以上に保つ。電位ＶＡは、電圧ＶＣＯＮＳＴがスレッショルド電圧ＶＴＨの半分程度、より具体的には、３０％以上７０％以下の範囲に選択されている。言い換えれば、ターンオフ時のパワーＭＯＳＦＥＴ６のゲート−ソース電圧ＶＧＳ１は、スレッショルド電圧ＶＴＨの３０％以上７０％以下の範囲に保たれ、これにより、ドレイン−ソース間容量が減少される。既述のように、ドレイン−ソース間容量の減少は、ＥＭＩの抑制に有効である。より好適な実施形態では、電圧ＶＣＯＮＳＴは、スレッショルド電圧ＶＴＨの４０％以上６０％以下に設定される。
【００３３】
図５は、パワーＭＯＳＦＥＴ６がターンオフされた後、パワーＭＯＳＦＥＴ７がターンオンされる動作を示しているが、パワーＭＯＳＦＥＴ７がターンオフされた後、パワーＭＯＳＦＥＴ６がターンオンされる動作も同様に行われることは、当業者には自明的であろう。
【００３４】
以上に説明されているように、本実施の形態の３相インバータでは、ターンオフされたパワーＭＯＳＦＥＴのゲート−ソース電圧が、緩やかに低下され、又は、スレッショルド電圧ＶＴＨの半分程度の電圧に保たれ、これにより、ターンオフされたパワーＭＯＳＦＥＴのドレイン−ソース間容量が減少される。ターンオフされたパワーＭＯＳＦＥＴのドレイン−ソース間容量の減少は、ドレイン−ソース間容量と配線インダクタンスの共振に起因するＥＭＩを抑制するために有効である。
【図面の簡単な説明】
【００３５】
【図１】図１は、３相インバータの出力段の典型的な構成を示す回路図である。
【図２】図２は、本発明の一の実施形態における３相インバータの構成を示す回路図である。
【図３】図３は、図２に図示されている３相インバータの動作を示すタイミングチャートである。
【図４】図４は、本発明の他の実施形態における３相インバータの構成を示す回路図である。
【図５】図５は、図４に図示されている３相インバータの動作を示すタイミングチャートである。
【符号の説明】
【００３６】
１、１Ａ：３相インバータ
２：バッテリー
３：正極端子
４：負極端子
５：平滑コンデンサ
６、７：パワーＭＯＳＦＥＴ
８、９：ボディダイオード
１０：出力端子
１１、１２：ゲートドライブ回路
１３、１６：コントロール回路
１４、１７：充電回路
１５、１５Ａ、１８、１８Ａ：放電回路
Ｒ１、Ｒ２、Ｒ３、Ｒ４：抵抗素子
Ｄ１、Ｄ２、Ｄ３、Ｄ４：ダイオード
１０１、１０２：パワーＭＯＳＦＥＴ
１０３、１０４：ボディダイオード
【図１】
2006238643.tif 000003
【図２】
2006238643.tif 000004
【図３】
2006238643.tif 000005
【図４】
2006238643.tif 000006
【図５】
2006238643.tif 000007