(57)【要約】【課題】  下層に形成された導電膜のエッチング残りを介して、互いに隣接する走査線がショートすることを防止する技術を提供する。【解決手段】  半導体基板１０上に形成されたセルＣ２−２とセルＣ２−３間に導電膜のエッチング残り１５による不良が発生した場合、検査により不良位置を特定し、セルＣ２−３と接続されるべき走査線２ｃがセルＣ２−３と接続しないようにする工程を追加する。これにより、エッチング残り１５を介して走査線２ｂと走査線２ｃがショートすることを防止できる。【選択図】  図３
2006147740.tif 000002
【特許請求の範囲】
【請求項１】
光を照射することにより発生した電荷を蓄積する受光部と、前記受光部に蓄積した前記電荷を転送するＭＩＳＦＥＴとを含むセルを複数備え、かつ各々の前記セルに電気的に接続された水平方向の走査線と垂直方向の走査線を備える半導体装置であって、
垂直方向に隣接する第１セルと第２セルと水平方向に隣接する第３セルと第４セルにおいて、前記水平方向の走査線と前記垂直方向の走査線より絶縁膜を介した下層に、導電膜のエッチング残りにより、前記第１セルに接続される第１の水平方向の走査線と前記第２セルに接続される第２の水平方向の走査線とを短絡する不良が存在する場合、または前記第３セルに接続される第１の垂直方向の走査線と前記第４セルに接続される第２の垂直方向の走査線とを短絡する不良が存在する場合、前記第１の水平方向の走査線と前記第２の水平方向の走査線の少なくとも一方が前記第１セルまたは前記第２セルに接続されていないか、または前記第１の垂直方向の走査線と前記第２の垂直方向の走査線の少なくとも一方が前記第３セルまたは前記第４セルに接続されていない構成とした半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記水平方向の走査線あるいは前記垂直方向の走査線を前記セルに接続しない手段が、前記水平方向の走査線あるいは前記垂直方向の走査線の一部を除去することによって実現されている半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記水平方向の走査線あるいは前記垂直方向の走査線を前記セルに接続しない手段が、前記水平方向の走査線あるいは前記垂直方向の走査線と前記導電膜のエッチング残りとの間に介在する中間の金属層を除去することによって実現されている半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記水平方向の走査線あるいは前記垂直方向の走査線を前記セルに接続しない手段が、前記水平方向の走査線あるいは前記垂直方向の走査線と前記導電膜のエッチング残りとの間に介在する導電体のプラグが前記導電膜のエッチング残りに接触しないことによって実現されている半導体装置。
【請求項５】
光を照射することにより発生した電荷を蓄積する受光部と、前記受光部に蓄積した前記電荷を転送するＭＩＳＦＥＴとを含むセルを複数備え、かつ各々の前記セルに電気的に接続された水平方向の走査線と垂直方向の走査線を備える半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜をパターニングして、前記セルに含まれる前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｄ）前記ゲート電極が正常に形成されているかを検査し、異常に形成されている場合には異常の位置を特定し記録する工程と、
（ｅ）前記ＭＩＳＦＥＴに接続する前記水平方向の走査線および前記垂直方向の走査線を形成する工程とを備え、
前記（ｄ）工程による検査の結果、前記導電膜のエッチング残りにより平行する第１の走査線と第２の走査線が短絡する不良がある場合、さらに、
（ｆ）前記第１の走査線または前記第２の走査線の一部、または前記第１の走査線または前記第２の走査線と前記導電膜のエッチング残りとの間に介在する中間の金属層をエッチングにより除去して、前記第１の走査線と前記第２の走査線との短絡を切断する工程とを備える半導体装置の製造方法。
【請求項６】
光を照射することにより発生した電荷を蓄積する受光部と、前記受光部に蓄積した前記電荷を転送するＭＩＳＦＥＴとを含むセルを複数備え、かつ各々の前記セルに電気的に接続された水平方向の走査線と垂直方向の走査線を備える半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜をパターニングして、前記セルに含まれる前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｄ）前記ゲート電極が正常に形成されているかを検査し、異常に形成されている場合には異常の位置を特定し記録する工程と、
前記（ｄ）工程による検査の結果、前記導電膜のエッチング残りにより平行する第１の走査線と第２の走査線が短絡する不良がある場合、さらに、
（ｅ）前記セル上に層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜上にエッチングストッパ膜を形成する工程と、
（ｇ）前記エッチングストッパ膜をパターニングして、第１セルまたは第２セル上に前記エッチングストッパ膜を残す工程と、
（ｈ）前記層間絶縁膜をエッチングすることにより下層の導電層に到達する接続孔を形成する一方、前記エッチングストッパ膜により前記層間絶縁膜のエッチングが抑制されて前記第１セルまたは前記第２セルに到達しない接続孔を形成する工程と、
（ｉ）前記下層の導電層に到達する接続孔と前記第１セルまたは前記第２セルに到達しない接続孔に金属膜を埋め込むことによりプラグを形成する工程と、
（ｊ）前記プラグ上に配線を形成する工程とを備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、イメージセンサおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平９−０８２８０６号公報（特許文献１）には、半導体集積回路装置の配線を形成する際、電源配線系の良否を判定し、不良の救済が可能である場合には、集束イオンビームを使用して不良箇所を除去する技術が開示されている。
【特許文献１】特開平９−０８２８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
被写体からの光信号を電気信号に変換して撮像を行なうものとして固体撮像装置があり、この固体撮像装置には、例えば、ＣＣＤ（Charge  Coupled  Device）型イメージセンサやＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）型イメージセンサなどの種類がある。
【０００４】
ＣＭＯＳ型イメージセンサは、例えば２次元状にセル（画素）が配列されており、個々のセルを互いに直交する走査線（信号線）によって選択できるようになっている。そして、互いに直交する走査線によって一つのセルが選択されると、選択されたセル内に蓄積されていた電荷がセルの外部へ出力される。この動作を二次元状に配列されたすべてのセルについて行なう（走査する）ことにより、被写体に対応した電気信号をディスプレイなどの外部機器へ出力し映像を表示する。
【０００５】
このようなＣＭＯＳ型イメージセンサのセルは、受光した光を電荷に変換して蓄積するフォトダイオードとフォトダイオードに蓄積された電荷を外部へ出力する転送用ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）を含んでおり、フォトダイオードの横側に転送用ＭＯＳＦＥＴが形成された構造をしている。
【０００６】
ＣＭＯＳ型イメージセンサの各セルはそれぞれ走査線に接続されているが、隣り合う並行な走査線がショート（短絡）すると、ショートしている２本のラインが不良となる。すなわち、２本のラインで画像が欠けることになる。このようなライン欠陥が発生した製品は不良品となり、製品の歩留まりを低下させることになる。
【０００７】
隣り合う走査線がショートする原因の一つは、走査線を形成する金属配線が直接ショートすることにある。この場合、金属配線を形成する工程毎に、不良をチェックする検査工程を導入する。そして、検査工程により不良を発見し、発見した不良が救済可能であるならば、集束イオンビームなどで不良箇所を除去することができる。この技術の一例は、例えば上述した特開平９−０８２８０６号公報に記載されている。
【０００８】
しかし、隣り合う走査線がショートする原因は金属配線の直接のショートばかりではなく、金属配線の下層に形成されているポリシリコン膜などの導電膜のエッチング残りが原因となることがある。すなわち、金属配線の下層には、セルを構成する転送用ＭＯＳＦＥＴのゲート電極が形成されている。この転送用ＭＯＳＦＥＴのゲート電極は、例えばポリシリコン膜などの導電膜を堆積させた後、この導電膜をエッチングすることにより形成される。
【０００９】
ここで、ゲート電極を形成する際、例えば異物がマスクとなってエッチング残りが生じ、互いに隣り合うセルが導通することがある。このとき、一方のセルに接続する走査線はプラグを介してエッチング残りに接続する。そして、このエッチング残りは隣接する他方セルのプラグに接続し、このプラグを介して他方のセルの走査線に接続することになる。このように隣接する走査線がエッチング残りを介してショートすることになる。
【００１０】
この場合、エッチング残りは走査線の下層に形成されているため、走査線を形成した後に、例えば集束イオンビームなどを使用してエッチング残りを除去することはできない。また、エッチング残りが形成された段階で、エッチング残りを除去することが考えられる。しかし、エッチング残りは薄いゲート絶縁膜を介して半導体基板上に形成されている。したがって、このエッチング残りをエッチングで除去しようとすると、エッチング残りの形成されていない正常な領域の半導体基板まで削ってしまう問題点がある。
【００１１】
本発明の目的は、下層に形成されたエッチング残りを介して、互いに隣接する走査線がショートすることを防止することができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願で開示される一つの発明は、光を照射することにより発生した電荷を蓄積する受光部と、前記受光部に蓄積した前記電荷を転送するＭＩＳＦＥＴとを含むセルを複数備え、かつ各々の前記セルに電気的に接続された水平方向の走査線と垂直方向の走査線を備える半導体装置であって、垂直方向に隣接する第１セルと第２セルと水平方向に隣接する第３セルと第４セルにおいて、前記水平方向の走査線と前記垂直方向の走査線より絶縁膜を介した下層に、導電膜のエッチング残りにより、前記第１セルに接続される第１の水平方向の走査線と前記第２セルに接続される第２の水平方向の走査線とを短絡する不良が存在する場合、または前記第３セルに接続される第１の垂直方向の走査線と前記第４セルに接続される第２の垂直方向の走査線とを短絡する不良が存在する場合、前記第１の水平方向の走査線と前記第２の水平方向の走査線の少なくとも一方が前記第１セルまたは前記第２セルに接続されていないか、または前記第１の垂直方向の走査線と前記第２の垂直方向の走査線の少なくとも一方が前記第３セルまたは前記第４セルに接続されていない構成としたものである。
【００１５】
また、本願で開示される一つの発明は、光を照射することにより発生した電荷を蓄積する受光部と、前記受光部に蓄積した前記電荷を転送するＭＩＳＦＥＴとを含むセルを複数備え、かつ各々の前記セルに電気的に接続された水平方向の走査線と垂直方向の走査線を備える半導体装置の製造方法であって、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と、（ｃ）前記導電膜をパターニングして、前記セルに含まれる前記ＭＩＳＦＥＴのゲート電極を形成する工程と、（ｄ）前記ゲート電極が正常に形成されているかを検査し、異常に形成されている場合には異常の位置を特定し記録する工程と、（ｅ）前記ＭＩＳＦＥＴに接続する走査線を形成する工程とを備え、前記（ｄ）工程による検査の結果、前記導電膜のエッチング残りにより平行する第１の走査線と第２の走査線が短絡する不良がある場合、さらに、（ｆ）前記第１の走査線または前記第２の走査線の一部、または前記第１の走査線または前記第２の走査線と前記導電膜のエッチング残りとの間に介在する中間の金属層をエッチングにより除去して、前記第１の走査線と前記第２の走査線との短絡を切断する工程とを備えるものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
互いに隣接する走査線のいずれか一方をセルに接続しないようにしたので、下層に形成されたエッチング残りを介して、互いに隣接する走査線がショートすることを防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
以下で説明する実施の形態は、フォトダイオードと転送用ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタを含むセルを複数備えたイメージセンサ（半導体装置）に本発明を適用したものである。
【００２０】
本実施の形態１におけるイメージセンサについて図面を参照しながら説明する。図１は、本実施の形態１におけるイメージセンサの受光部の構成を示した回路構成図である。図１において、本実施の形態１のイメージセンサは、垂直走査回路Ｖおよび水平走査回路Ｈを有している。
【００２１】
垂直走査回路Ｖには走査線（画素選択線）１ａ〜１ｎが接続されており、垂直走査回路Ｖは、これらの走査線１ａ〜１ｎに順次電圧（パルス）を印加できるようになっている。
【００２２】
水平走査回路Ｈにはｎ個の配線が接続されており、各配線はそれぞれＭＩＳＦＥＴＱ１のゲート電極に接続されている。そして、水平走査回路Ｈは、ｎ個のＭＩＳＦＥＴＱ１のゲート電極に順次電圧を印加できるようになっている。また、各ＭＩＳＦＥＴＱ１のソース領域にはそれぞれ走査線２ａ〜２ｎの一つが接続されており、各ＭＩＳＦＥＴＱ１のドレイン領域は、共通した出力線が接続されている。
【００２３】
走査線１ａ〜１ｎ（水平方向の走査線）と走査線（垂直方向の走査線）２ａ〜２ｎとは、接続しない状態で互いに直交するように配置され、走査線１ａ〜１ｎおよび走査線２ａ〜２ｎによって区切られた個々の領域にはセル（画素）Ｃ１−１、Ｃ１−２・・・Ｃ１−ｎ、Ｃ２−１・・・Ｃｎ−ｎが形成されている。セルＣ１−１とセルＣ２−１とは垂直方向に隣接したセルであり、セルＣ１−１とセルＣ１−２とは水平方向に隣接したセルの一例となっている。
【００２４】
セルＣｒ−ｓ（１≦ｒ≦ｎ、１≦ｓ≦ｎ；ｒ、ｓは自然数）は、イメージセンサの受光部の最小単位を形成し、フォトダイオードＰＤおよびＭＩＳＦＥＴＱ２を有している。
【００２５】
フォトダイオードＰＤは、被写体からイメージセンサに入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、ＭＩＳＦＥＴＱ２は、フォトダイオードＰＤで蓄積された電荷をセルＣｒ−ｓの外部へ転送する際のスイッチとしての役割を有している。
【００２６】
各セルＣｒ−ｓにおいて、フォトダイオードＰＤの一方の端は接地されており、もう一方の端は、ＭＩＳＦＥＴＱ２のソース領域と電気接続されている。また、各ＭＩＳＦＥＴＱ２のドレイン領域は、走査線２ａ〜２ｎの一つに接続されており、各ＭＩＳＦＥＴＱ２のゲート電極は、垂直走査回路Ｖより引き出された走査線１ａ〜１ｎの一つに接続されている。
【００２７】
なお、フォトダイオードＰＤと並列に接続されたコンデンサは、実際にあるものではなく、フォトダイオードＰＤで電荷が蓄積されることを等価回路として示したものである。
【００２８】
次に、このように構成されたイメージセンサの動作について簡単に説明する。まず、イメージセンサにおいて被写体から入射する光に対応した電荷を蓄積する動作について説明する。
【００２９】
被写体からの光が各セルＣｒ−ｓ内のフォトダイオードＰＤに入射すると光電変換により、光が電荷に変換され、変換された電荷は、フォトダイオードＰＤに蓄積される。フォトダイオードＰＤに蓄積される電荷は、フォトダイオードＰＤに入射する光の強弱および蓄積時間に応じた量となる。
【００３０】
次に、フォトダイオードＰＤに蓄積された電荷を出力する動作について説明する。
【００３１】
垂直走査回路Ｖにより走査線１ａ〜１ｎに順にパルス電圧が印加されるが、現時点で特定の走査線１ｒにパルス電圧が印加されているとする。このとき他の走査線上には電圧は印加されていない。すると、走査線１ｒに接続されたセルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎが選択され、各ＭＩＳＦＥＴＱ２のゲート電極に電圧が印加される。各ゲート電極に電圧が印加されると、各ＭＩＳＦＥＴＱ２がオン状態になり、セルＣｒ−１、Ｃｒ−２・・・Ｃｒ−ｎ内の各フォトダイオードＰＤに蓄積されていた電荷がそれぞれ走査線２ａ〜２ｎに取り出される。例えば、セルＣｒ−１のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ａ上に取り出され、セルＣｒ−２のフォトダイオードＰＤに蓄積されていた電荷は、走査線２ｂ上に取り出される。
【００３２】
次に、水平走査回路Ｈにより、ｎ個のＭＩＳＦＥＴＱ１のゲート電極に順次パルス電圧を印加する。例えば、走査線２ａに接続されているＭＩＳＦＥＴＱ１から順にオン状態にする。走査線２ａに接続されているＭＩＳＦＥＴＱ１がオン状態のとき、他の走査線２ｂ〜２ｎに接続されている各ＭＩＳＦＥＴＱ１はオフ状態になっている。
【００３３】
走査線２ａに接続されているＭＩＳＦＥＴＱ１がオン状態になると、走査線２ａと出力線が導通することになり、走査線２ａに取り出されていた電荷（セルＣｒ−１に蓄えられていた電荷）が出力線を通して出力される。
【００３４】
続いて、水平走査回路Ｈにより、走査線２ｂに接続されているＭＩＳＦＥＴＱ１をオン状態にすると、走査線２ｂと出力線とが導通することになり、走査線２ｂ上に取り出されていた電荷（セルＣｒ−２に蓄えられていた電荷）が出力線を通して出力される。
【００３５】
このようにして、水平走査回路Ｈにより、走査線２ｎ上に取り出されていた電荷（セルＣｒ−ｎに蓄えられていた電荷）を出力する動作まで行なう。
【００３６】
その後、垂直走査回路Ｖにより走査線１ｒへの電圧の印加を終了し、今度は走査線１（ｒ＋１）への電圧の印加を行ない上述した動作を繰り返す。このようにして、２次元状に配列したセルＣｒ−ｓ内の電荷をすべて出力する。出力された電荷に対応した電気信号はアンプなどにより増幅された後、増幅された電気信号は、例えばディスプレイなどの表示機器に入力する。すると、ディスプレイに映像が表示される。
【００３７】
次に、本実施の形態１におけるイメージセンサの実際上の構成について説明する。図２は、本実施の形態１におけるイメージセンサの概略構成を示した平面図である。図２に示すように、半導体基板上にはセルが２次元状に配置されている。図２においては、イメージセンサを構成するセルのうち、セルＣ１−１〜セルＣ３−３までの９つのセルが示されている。これら９つのセルのうちセルＣ２−２とセルＣ２−３以外のセルについては電気的な動作の限りにおいて正常に形成されているが、セルＣ２−２、Ｃ２−３のセルについては不良となっている。
【００３８】
正常に形成されている各セルは、フォトダイオードＰＤと電荷を転送するＭＩＳＦＥＴＱ２とを含むように構成されており、フォトダイオードＰＤが転送用のＭＩＳＦＥＴＱ２のソース領域としても機能する。また、ＭＩＳＦＥＴＱ２のゲート電極１４はＬ字型の形状をしており、このゲート電極１４は、金属（たとえばタングステン）などが埋め込まれたプラグ（図示せず）を介して第１層の配線３に接続されている。そして、第１層の配線３は、プラグ２３ｃを介して第２層の走査線１ａ〜１ｃのいずれかに接続されている。例えば、セルＣ１−１、Ｃ１−２、Ｃ１−３内にあるゲート電極１４は、第２層の走査線１ａに接続されており、セルＣ３−１、Ｃ３−２、Ｃ３−３内にあるゲート電極１４は第２層の走査線１ｃに接続されている。また、正常に形成されている各セルにおいて、ＭＩＳＦＥＴＱ２のドレイン領域は、プラグ２３ａを介して第１層に形成されている走査線２ａ〜２ｃのいずれかに接続されている。例えば、セルＣ１−１、Ｃ２−１、Ｃ３−１内にあるドレイン領域は、プラグ２３ａを介して第１層の走査線２ａに接続されている。このように第１層に形成された走査線２ａ〜２ｃと第２層に形成された走査線１ａ〜１ｃとは、接続せずに直交するように形成されている。そして、走査線１ａ〜１ｃと走査線２ａ〜２ｃで区切られた領域にセルが形成されていることがわかる。なお、図２では第１層に形成されている配線を実線で示し、第２層に形成されている配線を破線で示している。
【００３９】
次に、不良となっているセルＣ２−２、Ｃ２−３の構成について説明する。セルＣ２−２およびセルＣ２−３においては、ゲート電極が正常に形成されずにエッチング残り１５が形成されている。このエッチング残り１５は、ゲート電極を形成する際のエッチングにおいて、例えば異物などが付着し、付着した異物がマスクとなって形成される。このように、エッチング残り１５が形成されると、ゲート電極が正常に加工されずにセルＣ２−２、Ｃ２−３は不良となる。
【００４０】
ここで、本実施の形態１におけるイメージセンサでは、上記したようにセルＣ２−２、Ｃ２−３が不良となっているが、このようなセルの不良が点欠陥である限り、ある程度の個数は許される。しかし、セルＣ２−２、Ｃ２−３の不良が後述するように、ライン欠陥を生じさせるものである場合、イメージセンサ自体が不良品となる。
【００４１】
図２に示すように、セルＣ２−２において、走査線２ｂはプラグ２３ａを介してエッチング残り１５に接続している。そして、エッチング残り１５はセルＣ２−２からセルＣ２−３にわたって形成されており、セルＣ２−３において、エッチング残り１５はプラグ２３ａに接続されている。通常、セルＣ２−３に形成されているプラグ２３ａは、走査線２ｃに接続されるように形成されている。
【００４２】
しかし、セルＣ２−３に形成されているプラグ２３ａが走査線２ｃに接続されていると、エッチング残り１５を介して走査線２ｂと走査線２ｃが電気的に接続されることになり、ショートが発生する。すなわち、エッチング残り１５が発生したセルＣ２−２、Ｃ２−３においても、正常なセルと同様にプラグと走査線を接続すると、ライン欠陥が生じることになる。つまり、走査線２ｂに接続されているセルと走査線２ｃに接続されているセルのすべてが不良となってしまう。このようなライン欠陥が発生すると、イメージセンサは不良品となる。イメージセンサには微細化や大面積化など種々の発展の方向があるが、大面積化であればウェハ上に少数のチップを形成するのでチップサイズが大きくなり、不良率が大きくなる。このように、ライン欠陥が発生すると製品の歩留まりが低下することになる。
【００４３】
そこで、本実施の形態１におけるイメージセンサでは、エッチング残り１５を残しつつ、エッチング残り１５を介した走査線間のショートを防止するようにしている。具体的には、図２に示すように、セルＣ２−３に形成されているプラグ２３ａと走査線２ｃが接続しないようになっている。これにより、エッチング残り１５を介して走査線２ｂと走査線２ｃが接続することを防止できる。このため、セルＣ２−２およびセルＣ２−３自体は点欠陥となるが、走査線２ｂと走査線２ｃとの間のショートを防止できるので、ライン欠陥を生じない。したがって、本来、ライン欠陥により不良となるチップを救済することができるので、製品の歩留まり向上を図ることができる。
【００４４】
図３は、図２のＡ−Ａ線で切断した断面図を示したものである。図３は、セルＣ２−１、Ｃ２−２、Ｃ２−３の断面を示している。図３において、半導体基板１０には素子分離領域１１およびｐ型ウェル１２が形成されており、素子分離領域１１によって区切られた領域に、各セルＣ２−１、Ｃ２−２、Ｃ２−３が形成されている。
【００４５】
正常なセルＣ２−１では、ｐ型ウェル１２上にフォトダイオードと転送用のＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、ｐ型ウェル１２上にゲート絶縁膜１３を有しており、このゲート絶縁膜１３上にゲート電極１４が形成されている。ゲート電極１４の側壁には、サイドウォール１８が形成されており、このサイドウォール１８の直下には半導体領域である低濃度ｎ型不純物拡散領域１６、１７が形成されている。そして、低濃度ｎ型不純物拡散領域１６、１７の外側には、半導体領域である高濃度ｎ型不純物拡散領域１９、２０が形成されている。
【００４６】
高濃度ｎ型不純物拡散領域１９にはプラグ２３ａが接続されており、このプラグ２３ａは走査線２ａに接続されている。プラグ２３ａは層間絶縁膜２１に形成された接続孔２２に導電材料を埋め込むことで形成されている。さらに、走査線２ａは第１層に形成されており、この走査線２ａ上には層間絶縁膜２４が形成されている。層間絶縁膜２４上には、図３では図示されないが、第２層として走査線１ａ〜１ｃが形成されている。
【００４７】
また、高濃度ｎ型不純物拡散領域２０は、ｐ型ウェル１２に形成されているため、ｐ型ウェル１２との境界にｐｎ接合が形成され、このｐｎ接合によりフォトダイオードが形成されている。すなわち、高濃度ｎ型不純物拡散領域２０は、ＭＩＳＦＥＴのソース領域となるとともにフォトダイオードの一部（受光部）となっている。
【００４８】
次に、不良となっているセルＣ２−２（第１セル）、Ｃ２−３（第２セル）について説明する。図３に示すように、セルＣ２−２、Ｃ２−３には、ゲート電極が正常に加工されずにポリシリコン膜よりなるエッチング残り１５が形成されている。このエッチング残り１５は、セルＣ２−２、Ｃ２−３にわたって形成されている。セルＣ２−２においては、このエッチング残り１５にプラグ２３ａを介して走査線（第１配線）２ｂが電気的に接続されている。一方、セルＣ２−３では、エッチング残り１５はプラグ２３ａに接続されているが、このプラグ２３ａは、走査線（第２配線）２ｃに接続されていない。すなわち、正常な場合、セルＣ２−３に接続されるべき走査線２ｃが本実施の形態１ではセルＣ２−３に接続されていない。これにより、エッチング残り１５を介して走査線２ｂと走査線２ｃが電気的に接続されることを防止することができる。
【００４９】
ここで、エッチング残り１５が形成された段階で、エッチング残り１５を除去することが考えられる。しかし、エッチング残り１５は薄いゲート絶縁膜を介して半導体基板上に形成されており、エッチング残り１５が形成されていない領域では薄いゲート絶縁膜が露出している。したがって、このエッチング残り１５をエッチングで除去しようとすると、エッチング残り１５の形成されていない正常な領域において、ゲート絶縁膜の下に形成されている半導体基板まで削ってしまうおそれがある。
【００５０】
これに対し、本実施の形態１では、エッチング残り１５はそのまま残存させ、このエッチング残り１５に走査線２ｃが接続しないようにしている。このため、エッチング残り１５を除去する際に生じる上述した不具合を防止できるとともに、ライン欠陥を防止することができる。
【００５１】
なお、図２および図３においては、エッチング残り１５は走査線２ｂに接続されているが、もともとセルＣ２−２は動作しない不良セルであるので走査線２ｂに接続しなくともよい。
【００５２】
さらにまた、本説明においては、走査線２ｂと走査線２ｃのショートについて説明したが、エッチング残りの形状によってはゲート電極上に配置されているプラグを介して、１ａ〜１ｃの走査線のうちのいずれか同士がショートする場合も考えられる。このような場合でも同種の不良が発生するので、同じ救済策をとることができる。すなわち配線３のうちプラグを介してエッチング残りに接続されるものを取り去った形態にすればよい。
【００５３】
本実施の形態１におけるイメージセンサは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００５４】
図４は、本実施の形態１におけるイメージセンサの製造工程を示した平面図であり、図５は、図４のＡ−Ａ線で切断した断面図である。図５に示すように、例えば単結晶シリコンにｐ型不純物を導入した半導体基板１０を用意する。ｐ型不純物として、例えばボロンである。次に、この半導体基板１０の素子形成面に素子分離領域１１を形成する。この素子分離領域１１は、各セルＣｒ−ｓが互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられる。素子分離領域１１は、例えばＬＯＣＯＳ（Local  Oxidization  Of  Silicon）法やＳＴＩ（Shallow  Trench  Isolation）法によって形成することができる。図５では、半導体基板１０の素子形成面に、エッチング技術を使用して溝を掘り、この溝に例えばＣＶＤ法を使用して酸化シリコン膜を埋め込んだ後、半導体基板１０の素子形成面をＣＭＰ（Chemical  Mechanical  Polishing）法によって研磨するＳＴＩ法によって形成された素子分離領域１１を示している。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くできるので、素子の高集積化を図ることができる。
【００５５】
続いて、素子分離領域１１で分離された活性領域にｐ型ウェル１２を形成する。ｐ型ウェル１２は、フォトリソグラフィ技術によりｐ型ウェル１２形成予定領域にレジストパターンの窓を開け、次いでボロンやフッ化ボロンをイオン注入することにより形成できる。
【００５６】
次に、半導体基板１０の素子形成面上にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。具体的には、例えば８００〜１０００℃程度の水蒸気（酸素と水素で生成）酸化によってゲート絶縁膜１３を形成することができる。
【００５７】
従来、ゲート絶縁膜１３としては、絶縁耐性が高くリーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
【００５８】
しかし、素子の微細化に伴い、ゲート絶縁膜１３の膜厚の薄膜化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５９】
そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、ゲート絶縁膜１３として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【００６０】
続いて、ゲート絶縁膜１３上に導体膜であるポリシリコン膜（導電膜）を形成する。ポリシリコン膜は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜を堆積させるＣＶＤ（Chemical  Vapor  Deposition）法を使用することができる。なお、後述するゲート電極１４の低抵抗化のため、ポリシリコン膜の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜の形成後に添加するようにしてもよい。
【００６１】
次に、ポリシリコン膜上に感光性を有するレジスト膜を塗布する。レジスト膜を塗布するには、例えばスピン塗布法などを使用することができる。そして、露光装置を使用して、レジスト膜へマスクパターンを転写する。その後、マスクパターンを転写したレジスト膜を現像することにより、パターニングしたレジスト膜を形成する。パターニングは、例えばゲート電極を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、ゲート電極１４を形成する。
【００６２】
ここで、図４に示すように、ポリシリコン膜をエッチングしてゲート電極１４を形成する際、例えばエッチング装置のチャンバ内壁から落下した異物が半導体基板１０に付着し、この付着した異物がマスクとなってエッチング残り１５が発生したとする。このエッチング残り１５により、セルＣ２−２、Ｃ２−３では正常にゲート電極１４が形成されない。すなわち、図５に示すように、セルＣ２−１では、正常にゲート電極１４が形成されているが、セルＣ２−２、Ｃ２−３ではゲート電極１４が正常に形成されず、セルＣ２−２からセルＣ２−３にわたって、ポリシリコン膜よりなるエッチング残り１５が形成されている。すなわち、セルＣ２−２のゲート電極（第１ゲート電極）とセルＣ２−３のゲート電極（第２ゲート電極）がそれぞれ正常に加工されず、エッチング残り１５により接続されている。
【００６３】
次に、各セルにおいてゲート電極１４が正常に形成されているかを外観検査する。この外観検査工程で、セルＣ２−２からセルＣ２−３にわたって、エッチング残り１５が生じている不良が発見され、エッチング残り１５のある位置が特定される。
【００６４】
以下に、図５を参照しながら、正常なセルＣ２−１の製造工程について説明する。図５に示すように、ゲート電極１４をマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域１６、１７を形成する。
【００６５】
次に、半導体基板１０の素子形成面上に窒化シリコン膜を形成する。窒化シリコン膜は、例えばＣＶＤ法を使用して形成することができる。続いて、この窒化シリコン膜を異方性エッチングすることにより、ゲート電極１４の側壁にサイドウォール１８を形成する。なお、半導体基板１０上に酸化シリコン膜を形成した後、この酸化シリコン膜を異方性エッチングすることにより、酸化シリコン膜よりなるサイドウォール１８を形成してもよい。
【００６６】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域１９、２０を形成する。この高濃度ｎ型不純物拡散領域２０は転送用のＭＩＳＦＥＴのソース領域となるとともにフォトダイオードの一部として機能する。このようにして、セルＣ２−１において、フォトダイオードおよび転送用のＭＩＳＦＥＴを形成することができる。このとき、エッチング残り１５により不良となるセルＣ２−２、Ｃ２−３においては、フォトダイオードおよび転送用のＭＩＳＦＥＴが正常に形成されない。
【００６７】
続いて、配線工程について説明する。図５に示すように半導体基板１０の素子形成面上に層間絶縁膜２１を形成する。層間絶縁膜２１は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜２１の表面を平坦化する。表面の平坦化には、例えばＣＭＰ法を使用することができる。
【００６８】
次に、フォトリソグラフィ技術およびエッチング技術を使用して層間絶縁膜２１に接続孔２２を形成する。このとき、セルＣ２−１において、接続孔２２の底部は、高濃度ｎ型不純物拡散領域（ドレイン領域）１９に達している。一方。不良のセルＣ２−２、Ｃ２−３において、接続孔２２の底部は、エッチング残り１５に達している。
【００６９】
続いて、半導体基板１０の素子形成面の全面にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、例えばスパッタリング法を使用して形成することができ、接続孔２２の内壁および底面にも形成される。このチタン／窒化チタン膜は、この後接続孔２２に埋め込むタングステン膜がシリコン内に拡散することを抑制する機能を有する。
【００７０】
次に、チタン／窒化チタン膜上にタングステン膜を形成する。このタングステン膜は、接続孔２２を埋め込むように形成され、例えばＣＶＤ法を使用して形成することができる。その後、例えばＣＭＰ法を使用して、接続孔２２の内部以外に形成された不要なチタン／窒化チタン膜およびタングステン膜を除去して、プラグ２３ａを形成する。
【００７１】
次に、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、上記した膜のパターニングを行い、走査線２ａ〜２ｃを形成する。なお、図５に示されていないが、図４に示すように、各セルＣ１−１〜Ｃ３−３のゲート電極１４は、層間絶縁膜２１に形成されたプラグ２３ｂを介して配線３に接続されている。すなわち、走査線２ａ〜２ｃと配線３とは同じ第１層（第１配線層）に形成されている。
【００７２】
ここで、図５を見てわかるように、エッチング残り１５を介して走査線２ｂと走査線２ｃが電気的に接続してしまっていることがわかる。したがって、この状態でチップを形成すると、走査線２ｂと走査線２ｃがショートしているため、ライン欠陥となり製品の不良が発生する。
【００７３】
そこで、本実施の形態１では、以下の工程を実施する。すなわち、各セルにおいてゲート電極１４が正常に形成されているかを検査する外観検査工程で、セルＣ２−２からセルＣ２−３にわたってエッチング残り１５が生じている不良が発見された場合、その位置すなわち座標情報を収集しその後以下に示す工程を実施する。
【００７４】
まず、図６および図７に示すように、半導体基板１０の素子形成面上にレジスト膜２５を塗布する。続いて、フォトリソグラフィ技術を使用してレジスト膜２５をパターニングする。パターニングは、セルＣ２−３において、プラグ２３ａと走査線２ｃが接続している領域を開口するように行われる。レジスト膜２５に形成する開口部２６の位置決めは、前述した検査工程で使用する外観検査装置に登録された座標情報を、ステッパやスキャナなどの露光装置に出力することにより行われる。
【００７５】
続いて、パターニングしたレジスト膜２５をマスクにしたエッチングにより、開口部２６から露出している走査線２ｃを除去する。これにより、図２および図３に示すように、セルＣ２−３においてプラグ２３ａと走査線２ｃとの接続が切断される。したがって、エッチング残り１５を介して電気接続されていた走査線２ｂと走査線２ｃは、ショートしなくなるため、走査線２ｂと走査線２ｃで発生するライン欠陥を防止することができる。
【００７６】
その後、図２および図３に示すように、走査線２ａ〜２ｃ上に層間絶縁膜２４を形成し、配線３に接続するプラグ２３ｃ（図２参照）を形成する。そして、このプラグ２３ｃ上に、走査線１ａ〜１ｃを形成する。すなわち、第２層に走査線１ａ〜１ｃを形成する。このようにして、本実施の形態１におけるイメージセンサを形成することができる。
【００７７】
本実施の形態１では、例えば、図４に示すように、プラグ２３ａと走査線２ｃが接続する領域における走査線２ｃの幅が、他の領域に形成されている走査線２ｃの幅に比べて太くなっている。これにより、例えば図２に示すように、セルＣ２−３においてプラグ２３ａと走査線２ｃとの接続を切断する場合であっても、セルＣ１−３およびセルＣ３−３を接続する走査線２ｃを切断しなくて済む。したがって、セルＣ１−３およびセルＣ３−３を正常に動作させることができる。
【００７８】
なお、図２および図３においては、エッチング残り１５は走査線２ｂに接続されているが、もともとセルＣ２−２は動作しない不良セルであるので走査線２ｂに接続しなくともよい。その場合、セルＣ２−２のプラグ２３ａと走査線２ｂが接続している領域を開口するようなレジストパターンとすればよい。
【００７９】
さらにまた、本実施の形態においては、走査線２ｂと走査線２ｃのショートについて説明したが、エッチング残りの形状によってはゲート電極上に配置されているプラグを介して、図２などで水平に走る１ａ〜１ｃの走査線のうちのいずれか同士がショートする場合も考えられる。このような場合でも同種のライン不良が発生するので、同じ救済策をとることができる。すなわち配線３のうちプラグを介してエッチング残りに接続されるものを取り去った形態にすればよい。これはゲート電極上のプラグ２３ｂと配線３が接続している領域を開口するようなレジストパターンの開口部２７を形成し（図６に図示）、エッチングにより配線３を除去することにより実現できる。
【００８０】
またエッチング残り１５はゲート電極のエッチングの際に形成されたものと説明してきたが、これに限らずゲート電極よりも上層あるいは下層のポリシリコン等の導電膜の場合もあり得る。複雑なプロセスであれば多数の電極を使用する場合があり、それらの導電膜のエッチング残りでも本実施の形態は適用できる。
【００８１】
（実施の形態２）
前記実施の形態１では、プラグ２３ａと走査線２ｃとの接続を切断するために、開口部２６を有するレジスト膜２５を形成していた。この開口部２６は、プラグ２３ａと走査線２ｃとの接続領域を高精度に開口する必要があった。これに対し、本実施の形態２では
フォトレジスト膜のパターニングの位置合わせ精度が高精度でなくてもよい例について説明する。
【００８２】
以下に、本実施の形態２におけるイメージセンサの製造方法について図面を参照しながら説明する。半導体基板１０上にゲート電極１４を形成するまでの工程は前記実施の形態１と同様であるので詳細は省略するが、図８および図９に示すように、ポリシリコン膜（導電膜）をエッチングしてゲート電極１４を形成する際、前記実施の形態１と同様に、エッチング残り１５が生じているものとする。すなわち、セルＣ２−２、Ｃ２−３においてはゲート電極が正常に形成されておらず、セルＣ２−２のゲート電極（第１ゲート電極）とセルＣ２−３のゲート電極（第２ゲート電極）とはエッチング残り１５により接続された状態になっている。
【００８３】
次に、各セルにおいてゲート電極１４が正常に形成されているかを外観検査する。この外観検査工程で、セルＣ２−２からセルＣ２−３にわたって、エッチング残り１５が生じている不良が発見され、エッチング残り１５のある位置が特定されその座標情報を記録する。
【００８４】
続いて、前記実施の形態１と同様に、半導体基板１０の各セルＣ１−１〜Ｃ３−３にフォトダイオードと転送用のＭＩＳＦＥＴを形成する。ただし、不良となっているセルＣ２−２、Ｃ２−３においては、フォトダイオードと電荷転送用のＭＩＳＦＥＴは正常に形成されない。
【００８５】
次に、図８に示すように、各セルＣ１−１〜Ｃ３−３にある電荷転送用のＭＩＳＦＥＴのドレイン領域を、プラグ２３ａを介して配線４と接続する。また、電荷転送用のＭＩＳＦＥＴのゲート電極１４を、プラグ２３ｂを介して配線５と接続する。ここで、プラグ２３ａ、２３ｂおよび配線４、５の形成方法は前記実施の形態で述べた方法と同様の方法を使用することができる。なお、配線４および配線５は第１層に形成される。
【００８６】
ここで、前記実施の形態１では、電荷転送用のＭＩＳＦＥＴのドレイン領域は、プラグ２３ａを介して走査線２ａ〜２ｃに接続されていた。これに対し、本実施の形態２において、電荷転送用のＭＩＳＦＥＴのドレイン領域は、走査線２ａ〜２ｃではなく、配線（中間の金属層）４に接続されている。走査線２ａ〜２ｃと配線４との相違点は、走査線２ａ〜２ｃが同列に配置されているセルに対して共通線となっているのに対し、配線４は、各セルＣ１−１〜Ｃ３−３に独立した配線となっている点である。すなわち、配線４は、後述するように走査線２ａ〜２ｃとは異なる機能を有する。
【００８７】
図９は、図８のＡ−Ａ線で切断した断面図である。図９を見てわかるように、セルＣ２−２に接続されている配線（第１配線）４とセルＣ２−３に接続されている配線（第２配線）４とは、ポリシリコン膜よりなるエッチング残り１５を介して接続されていることがわかる。
【００８８】
続いて、図１０および図１１に示すように、半導体基板１０の素子形成面上にレジスト膜３０を塗布する。そして、フォトリソグラフィ技術を使用してレジスト膜３０をパターニングする。パターニングは、セルＣ２−３に接続されている配線４が露出するように行われる。すなわち、レジスト膜３０に形成される開口部３１はセルＣ２−３に接続されている配線４が露出して、他のセルに接続されている配線４が露出しなければよい。このことから、前記実施の形態１の場合に比べてレジスト膜３０に形成される開口部３１の位置合わせ精度は高精度でなくてもよいことがわかる。つまり、前記実施の形態１ではプラグ２３ａと走査線２ｃの接続領域だけに開口部２６を形成する必要があった。なぜなら、開口部２６を大きくすると、その後のエッチングにより、走査線２ｃを断線することになるからである。これに対し、本実施の形態２では、各セルＣ１−１〜Ｃ３−３に独立して配線４が設けられている。このため、各セルＣ１−１〜Ｃ３−３に形成されている配線４は離れている。したがって、セルＣ２−３に接続する配線４だけを露出する開口部３１の形成には、前記実施の形態１に比べて位置合わせ精度が要求されない。前記実施の形態１の位置合わせ精度がたとえば０．２μｍ程度であるとすれば、本実施の形態２では数μｍから数１０μｍまで許容される。このように、配線４は、開口部３１を形成する際の位置合わせ精度を緩和する機能を有している。
【００８９】
次に、開口部３１を形成したレジスト膜３０をマスクとしたエッチングにより、図１２および図１３に示すように、セルＣ２−３に接続していた配線４を除去することができる。
【００９０】
続いて、図１４および図１５に示すように、第２層（第２配線層）に走査線２ａ〜２ｃを形成し、第３層（第３配線層）に走査線１ａ〜１ｃを形成する。すなわち、図２１に示すように、配線４を形成した層間絶縁膜２１上に層間絶縁膜２４を形成し、この層間絶縁膜２４上に走査線２ａ〜２ｃを形成する。そして、走査線２ａ〜２ｃを形成した層間絶縁膜２４上に層間絶縁膜２４ａし、この層間絶縁膜２４ａ上に走査線１ａ〜１ｃを形成する。
【００９１】
第２層に形成される走査線２ａ〜２ｃは、プラグ２３ｄを介して第１層に形成された配線４に接続している。ここで、図１５に示すように、セルＣ２−３においては配線４が除去されているため、セルＣ２−３と走査線２ｃとは接続されていない。したがって、走査線２ｂと走査線２ｃはエッチング残り１５を介して接続されていない。このため、走査線２ｂと走査線２ｃがショートすることにより発生するライン欠陥を防止することができる。
【００９２】
なお、図１４に示すように、第１層に形成された配線５はプラグ２３ｃを介して第２層に形成された配線６に接続している。そして、配線６はプラグ（図示せず）を介して第３層に形成された走査線１ａ〜１ｃのいずれかに接続するように形成される。
【００９３】
なお、本実施の形態２においては、走査線２ｂと走査線２ｃのショートについて説明したが、エッチング残りの形状によってはゲート電極上に配置されているプラグを介して、水平に走る１ａ〜１ｃの走査線のうちのいずれか同士がショートする場合も考えられる。このような場合でも同種のライン不良が発生するが、不良セルの配線５は図１０で説明したレジストパターンとエッチングにより取り去られるので水平な走査線間のショートを回避できるのである。
【００９４】
また実施例の形態１と同様に、エッチング残り１５はゲート電極のエッチングの際に形成されたものと説明してきたが、これに限らずゲート電極よりも上層あるいは下層のポリシリコン等の導電膜のエッチング残りでも本実施の形態２は適用できる。
【００９５】
（実施の形態３）
本実施の形態３では、プラグを完全に形成しないことで、エッチング残りを介した走査線間のショートを防止する例について説明する。
【００９６】
以下に、本実施の形態３におけるイメージセンサの製造方法について図面を参照しながら説明する。導電膜のエッチング残りが生ずる工程までは、前記実施の形態１と同様である。ポリシリコン膜（導電膜）をエッチングしてゲート電極１４を形成する際、前記実施の形態１と同様に、エッチング残り１５が生じているものとする。すなわち、セルＣ２−２、Ｃ２−３においてはゲート電極が正常に形成されておらず、セルＣ２−２のゲート電極（第１ゲート電極）とセルＣ２−３のゲート電極（第２ゲート電極）とはエッチング残り１５により接続された状態になっている。
【００９７】
次に、各セルにおいてゲート電極１４が正常に形成されているかを外観検査する。この外観検査工程で、セルＣ２−２からセルＣ２−３にわたって、エッチング残り１５が生じている不良が発見され、エッチング残り１５のある位置が特定され記録される。
【００９８】
続いて、前記実施の形態１と同様に、半導体基板１０の各セルＣ１−１〜Ｃ３−３にフォトダイオードと転送用のＭＩＳＦＥＴを形成する。ただし、不良となっているセルＣ２−２、Ｃ２−３においては、フォトダイオードと電荷転送用のＭＩＳＦＥＴは正常に形成されない。
【００９９】
次に、図１６に示すように、セルＣ２−３の接続孔形成領域を覆うようにレジスト膜３３を形成する。具体的には、図１７に示すように、半導体基板１０の素子形成面上に、例えば酸化シリコン膜よりなる層間絶縁膜２１を形成する。そして、層間絶縁膜２１の表面を例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化した後、層間絶縁膜２１上に、例えばＣＶＤ法を使用して窒化シリコン膜３２を形成する。そして、窒化シリコン膜３２上にレジスト膜３３を塗布する。続いて、フォトリソグラフィ技術を使用してレジスト膜３３をパターニングする。パターニングは、セルＣ２−３の接続孔形成領域にレジスト膜３３が残るように行われる。
【０１００】
次に、図１９に示すように、パターニングしたレジスト膜３３をマスクにしたエッチングにより、レジスト膜３３に覆われていない窒化シリコン膜３２を除去する。その後、パターニングしたレジスト膜３３を除去する。このようにして、図１８に示す領域３４（レジスト膜３３に覆われていた領域）にだけ窒化シリコン膜３２が形成される。
【０１０１】
続いて、各セルＣ１−１〜Ｃ３−３に接続孔２２を形成する。参照する平面図は図２０である。断面図で説明すると図２１に示すように、窒化シリコン膜３２を形成した層間絶縁膜２１上に例えばＣＶＤ法を使用して酸化シリコン膜３５を形成する。酸化シリコン膜３５は、層間絶縁膜の膜厚を所望の膜厚にするために形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用して、接続孔２２を形成する。図では接続孔はすでに金属で埋め込まれたプラグ２３ａを図示しているが、接続孔２２は、酸化シリコン膜よりなる層間絶縁膜２１および酸化シリコン膜３５をエッチングすることにより形成される。しかし、セルＣ２−３の接続孔形成領域には窒化シリコン膜３２が形成されている。このため、セルＣ２−３においては、窒化シリコン膜３２がエッチングストッパの役割を果たすので、セルＣ２−３において、接続孔２２は、エッチング残り１５にまで到達することはない。
【０１０２】
例えば、窒化シリコン膜３２が接続孔形成領域に形成されていないセルＣ２−２において、接続孔（第１接続孔）２２は、エッチング残り１５（下層の導体層）にまで達している。一方、窒化シリコン膜３２が接続孔形成領域に形成されているセルＣ２−３において、接続孔（第２接続孔）２２は、エッチング残り１５にまで達していない。すなわち、セルＣ２−３に接続孔２２が達していない。なお、エッチングストッパ膜として、窒化シリコン膜３２を例にとって説明したが、これに限らず、エッチングストッパ膜として機能する膜であればよい。
【０１０３】
次に、プラグ２３ａを形成した後、第１層（第１配線層）に走査線２ａ〜２ｃを形成し、第２層（第２配線層）に走査線１ａ〜１ｃを形成する。すなわち、図２１に示すように、この酸化シリコン膜３５上に走査線２ａ〜２ｃを形成する。そして、走査線２ａ〜２ｃを形成した酸化シリコン膜３５上に層間絶縁膜２４を形成し、この層間絶縁膜２４上に走査線１ａ〜１ｃを形成する。図２０に示すように、第１層には、走査線２ａ〜２ｃの他にゲート電極１４に接続する配線３が形成され、この配線３上にプラグ２３ｃが形成される。そして、プラグ２３ｃを介した第２層に走査線１ａ〜１ｃが形成される。
【０１０４】
本実施の形態３によれば、図２１に示すように、セルＣ２−２に形成されるプラグ（第１プラグ）２３ａがエッチング残り１５にまで達しているとともに走査線（第１配線）２ｂに接続されている。一方、セルＣ２−３に形成されるプラグ（第２プラグ）２３ａは、走査線（第２配線）２ｃに接続されているが、エッチング残り１５にまで到達していないので、ポリシリコン膜のエッチング残り１５を介して走査線２ｂと走査線２ｃがショートすることを防止できる。したがって、イメージセンサのライン欠陥を防止できる。
【０１０５】
なお、本実施の形態３においては、走査線２ｂと走査線２ｃのショートについて説明したが、エッチング残りの形状によってはゲート電極上に配置されているプラグを介して、水平に走る１ａ〜１ｃの走査線のうちのいずれか同士がショートする場合も考えられる。このような場合でも同種のライン不良が発生するが、不良セルの配線３の接続孔２２は図１６で説明したレジストパターンとエッチングによりエッチング残り１５にまで到達しないので、ポリシリコン膜のエッチング残り１５を介した水平な走査線間のショートを回避できるのである。
【０１０６】
また実施例の形態１、２と同様に、エッチング残り１５はゲート電極のエッチングの際に形成されたものと説明してきたが、これに限らずゲート電極よりも上層あるいは下層のポリシリコン等の導電膜のエッチング残りでも本実施の形態３は適用できる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
前記実施の形態では、ポリシリコン膜のエッチング残りにより各セルのドレイン領域に接続されている走査線がショートする例について説明したが、これに限らず、例えば各セルのゲート電極に接続されている走査線がショートしている場合にも適用することができることは実施の形態の中でも述べた通りである。
【０１０９】
また、前記実施の形態ではイメージセンサについて説明したが、点欠陥は許容できるがライン欠陥は不良となる撮像装置あるいは表示装置に幅広く適用することができる。
【産業上の利用可能性】
【０１１０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明におけるイメージセンサの受光部の構成を示した回路構成図である。
【図２】実施の形態１におけるイメージセンサの概略構成を示した平面図である。
【図３】図２のＡ−Ａ線で切断した断面図である。
【図４】実施の形態１におけるイメージセンサの製造工程を示した平面図である。
【図５】図４のＡ−Ａ線で切断した断面図である。
【図６】図４に続くイメージセンサの製造工程を示した平面図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】実施の形態２におけるイメージセンサの製造工程を示した平面図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】図８に続くイメージセンサの製造工程を示した平面図である。
【図１１】図１０のＡ−Ａ線で切断した断面図である。
【図１２】図１０に続くイメージセンサの製造工程を示した平面図である。
【図１３】図１２のＡ−Ａ線で切断した断面図である。
【図１４】図１２に続くイメージセンサの製造工程を示した平面図である。
【図１５】図１４のＡ−Ａ線で切断した断面図である。
【図１６】実施の形態３におけるイメージセンサの製造工程を示した平面図である。
【図１７】図１６のＡ−Ａ線で切断した断面図である。
【図１８】図１６に続くイメージセンサの製造工程を示した平面図である。
【図１９】図１８のＡ−Ａ線で切断した断面図である。
【図２０】図１８に続くイメージセンサの製造工程を示した平面図である。
【図２１】図２０のＡ−Ａ線で切断した断面図である。
【符号の説明】
【０１１２】
１ａ〜１ｎ  走査線
２ａ〜２ｎ  走査線
３  配線
４  配線
５  配線
１０  半導体基板
１１  素子分離領域
１２  ｐ型ウェル
１３  ゲート絶縁膜
１４  ゲート電極
１５  エッチング残り
１６  低濃度ｎ型不純物拡散領域
１７  低濃度ｎ型不純物拡散領域
１８  サイドウォール
１９  高濃度ｎ型不純物拡散領域
２０  高濃度ｎ型不純物拡散領域
２１  層間絶縁膜
２２  接続孔
２３ａ  プラグ
２３ｂ  プラグ
２３ｃ  プラグ
２３ｄ  プラグ
２４  層間絶縁膜
２４ａ  層間絶縁膜
２５  レジスト膜
２６  開口部
２７  開口部
３０  レジスト膜
３１  開口部
３２  窒化シリコン膜
３３  レジスト膜
３４  領域
３５  酸化シリコン膜
Ｈ  水平走査回路
Ｖ  垂直走査回路
Ｃ１−１〜Ｃｎ−ｎ  セル
Ｑ１、Ｑ２  ＭＩＳＦＥＴ
ＰＤ  フォトダイオード
【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１１】
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【図１３】
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【図１５】
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【図１７】
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【図１９】
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【図２１】
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【図２】
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【図４】
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【図８】
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【図１０】
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【図１２】
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【図１４】
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【図１６】
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【図１８】
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【図２０】
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