(57)【要約】【課題】  IEEE1394とイーサネット(Ethernet(登録商標))の両方を支援するためのプロトコル変換装置を提供する。【解決手段】  本発明を適用した端末用アダプダ装置(22)は、広域通信網(WAN:Wide Area Network)と接続され、ネットワークシステムの上向／下向データを処理するホームゲートウェイユニット及び外部のIEEE1394クライアントとIEEE1394接続を遂行する1394Link/PHY部(221)と、外部のイーサネットクライアントとのイーサネット接続のためのイーサネットPHY/Link部(223)と、1394Link/PHY部(223)及びイーサネットPHY/Link部(221)に接続され、プロトコル変換を実行するイーサネット/1394変換部(222)と、前記1394Link/PHY部(223)、イーサネットPHY/Link部(221)及びイーサネット/1394変換部(222)と接続され、プロトコル変換のための制御を実行する制御部(224)と、を含む。【選択図】  図３
2006094509.tif 000002
【特許請求の範囲】
【請求項１】
ＩＥＥＥ１３９４基盤のネットワークシステムの端末用アダプダ装置であって、
広域通信網(ＷＡＮ:Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ)と接続され、前記ネットワークシステムの上向／下向データを処理するホームゲートウェイユニット及び外部のＩＥＥＥ１３９４クライアントとＩＥＥＥ１３９４接続を遂行する１３９４Ｌｉｎｋ/ＰＨＹ部と、
外部のイーサネットクライアントとのイーサネット接続のためのイーサネットＰＨＹ/Ｌｉｎｋ部と、
前記１３９４Ｌｉｎｋ/ＰＨＹ部及び前記イーサネットＰＨＹ/Ｌｉｎｋ部と接続され、プロトコル変換を実行するイーサネット/１３９４変換部と、
前記１３９４Ｌｉｎｋ/ＰＨＹ部、前記イーサネットＰＨＹ/Ｌｉｎｋ部及び前記イーサネット/１３９４変換部と接続され、前記プロトコル変換のための制御を実行する制御部と、を含むこと
を特徴とするＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置。
【請求項２】
前記イーサネット/１３９４変換部は、ＩＰパケットを受信し、該受信したＩＰパケットのＩＥＥＥ１３９４パケット化を遂行して出力するためのＩＥＥＥ１３９４パケット化部と、
該ＩＥＥＥ１３９４パケット化されて分割された複数のＩＰパケットを受信し、一の完結されたＩＰパケットとして出力するためのイーサネットパケット化部と、
ＡＲＰ(Ａｄｄｒｅｓｓ Ｒｅｓｏｌｕｔｉｏｎ Ｐｒｏｔｏｃｏｌ)テーブルを構築するためのＡＲＰテーブルレジスターと、
前記制御部、前記イーサネットＰＨＹ/Ｌｉｎｋ部及び前記１３９４Ｌｉｎｋ/ＰＨＹ部と接続され、外部とのインターフェースのためのデータ伝送経路を提供するＰＣＩ制御部と、を含むこと
を特徴とする請求項１記載のＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置。
【請求項３】
前記ＡＲＰテーブルは、ＩＥＥＥ１３９４パケットのノードＩＤとイーサネットパケットのＩＰアドレスとの間のマッピングのためのものであること
を特徴とする請求項２記載のＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置。
【請求項４】
前記ＩＥＥＥ１３９４パケット化部は、前記イーサネットＰＨＹ/Ｌｉｎｋ部から入力されたＩＰパケットをバッファして転送するＩＰ Ｉｎｇｒｅｓｓ ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ)バッファーと、
前記ＩＰ Ｉｎｇｒｅｓｓ ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ)バッファーから伝達されたＩＰパケットの解析（パーシング）を行うＩＰパーシング(Ｐａｒｓｉｎｇ)部と、
前記ＩＰパーシング部で解析された宛先ＩＰアドレス（IP destination address）とＩＰサイズ情報とを受信し、対応するＩＰパケットをＩＥＥＥ１３９４形式に合わせて分割するように制御する１３９４ブローカーと、
前記１３９４ブローカーの制御によって、前記ＩＰパーシング部から伝達された前記ＩＰパケットを分割するＩＰフラグメンテーション部と、
前記１３９４ブローカーと前記制御部の制御によって、前記分割されたＩＰパケットを出力するためのアクセスタイミングを制御する状態レジスターと、
前記ＩＰフラグメンテーション部で分割されたＩＰパケットを受信し、該受信したＩＰパケットを、前記状態レジスターの制御によって前記１３９４Ｌｉｎｋ/ＰＨＹ部に出力する第１のＦＩＦＯと、を含むこと
を特徴とする請求項２又は３に記載のＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置。
【請求項５】
前記１３９４ブローカーは、前記ＩＥＥＥ１３９４システムのＩＥＥＥ１３９４バス内でブロードキャスティング(ｂｒｏａｄｃａｓｔｉｎｇ)及びユニキャスト(ｕｎｉｃａｓｔｉｎｇ)するか否かを前記入力された宛先ＩＰアドレス（IP destination address）により認識し、
前記生成されたＩＥＥＥ１３９４パケットを、ユニキャストのための非等時性ブロック(Ａｓｙｎｃｈｒｏｎｏｕｓ Ｂｌｏｃｋ)として伝送するか、ブロードキャスティングのための非等時性ストリーム(Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｔｒｅａｍ)として伝送するか、を決定し、該決定された情報（状態情報）を前記状態レジスターに登録すること
を特徴とする請求項４記載のＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置。
【請求項６】
前記イーサネットパケット化部は、前記分割されたＩＰパケットを格納するための第２のＦＩＦＯと、
前記第２のＦＩＦＯと接続され、前記分割されたＩＰパケットを結合させるための制御信号を出力する制御レジスターと、
前記第２のＦＩＦＯから伝達された前記分割されたＩＰパケットを、前記制御レジスターの制御によって一つのＩＰパケットへと結合するＩＰ結合部と、
該結合されたＩＰパケットを格納し、前記イーサネットＰＨＹ/Ｌｉｎｋ部に出力するＩＰ Ｅｇｒｅｓｓ ＦＩＦＯと、を含むこと
を特徴とする請求項２又は３に記載のＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホームネットワークシステムに関し、特に、ＩＥＥＥ１３９４とイーサネット(Ｅｔｈｅｒｎｅｔ(登録商標))との両方を支援するためのプロトコル変換装置に関する。
【背景技術】
【０００２】
イーサネットは、１９７６年にＸｅｒｏｘ ＰＡＲＣのメットカルフ(Metcalf)とボッグス(Boggs)が発表したネットワークであって、近距離に位置したユーザー器機及びコンピュータ間でのデータ伝送を可能とする通信機能を提供することから、インターネットの発展により広く使われるようになった。
【０００３】
一方、ＩＥＥＥ１３９４は、放送データのような実時間データとインターネットデータのような非等時性データとを同時に伝送することができるため、広く使われているプロトコルであって、最大速度は４００Ｍｂｐｓ、最大距離は１００ｍまで伝送が可能である。特に、最近では、ＩＰ(Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ)ｏｖｅｒ１３９４技術を活用することにより、ＩＰデータをイーサネットリンク階層の代わりにＩＥＥＥ１３９４リンク層制御部（ＬＬＣ）と物理層（ＰＨＹ）を通じて伝送することが出来るので、ＩＥＥＥ１３９４は、インターネットデータ伝送にも広く活用されている。
【０００４】
ＩＥＥＥ１３９４でＩＰデータを伝送するためのＩＰ ｏｖｅｒ１３９４技術は、１９９９年にＲＦＣ２７３４標準プロトコルとして登録され、そこでは、ＩＥＥＥ１３９４を物理階層(Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ)とするシステムにおいて、ＩＰｖ４(ＩＰ ｖｅｒｓｉｏｎ ４)データグラム(ｄａｔａｇｒａｍ)の伝送のために必要なプロトコル変換方法と、データ構造及びＡＲＰ(Ａｄｄｒｅｓｓ Ｒｅｓｏｌｕｔｉｏｎ Ｐｒｏｔｏｃｏｌ)方法などを提供する。
【０００５】
図１は、一般的なＩＥＥＥ１３９４のソフトウェアスタックを示す説明図である。
【０００６】
図１に示したように、ＩＥＥＥ１３９４ソフトウェアスタックは、ＩＥＥＥ１３９４アプリケーション階層のためのＩＥＥＥ１３９４アプリケーション（applications）と、トランザクション階層を含むＲＴＯＳ(Ｒｅａｌ-Ｔｉｍｅ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ)と、リンク階層及び物理階層を含むエンベッドＣＰＵ(Embedded CPU)と、からなる。
【０００７】
より詳しく説明すると、ＩＥＥＥ１３９４アプリケーション階層のためのＩＥＥＥ１３９４アプリケーションは、ＣＤ-ＲＯＭ，ＨＤＤ，プリンター，スキャナなどの応用装置のためのソフトウェア１０１の構成を有する。ＲＴＯＳは、指定された時間制限内に確実な出力を保証するためのものであり、ＩＰデータとの接続のためのＩＰ ｏｖｅｒ １３９４（１０２）と、シリアルバス接続のためのＳＢＰ-２(Serial Bus Protocol-2)１０３と、ＩＥＥＥ１３９４のシリアルバス管理のためのＩＥＥＥ１３９４シリアルバスマネージャ１０４と、リンク階層との接続のためのＩＥＥＥ１３９４リンクドライバー１０５と、で構成される。エンベッドＣＰＵ(Embedded CPU)は、ＩＥＥＥ１３９４リンクコア１０６と、ＩＥＥＥ１３９４物理コア１０７と、を有する。
【０００８】
上述のようなＩＥＥＥ１３９４のソフトウェアスタックは、ＩＰプロトコルに最適化されたイーサネットと比較すると、ＩＰ ｏｖｅｒ １３９４の処理過程で、ＩＰパケットのフラグメンテーション(Ｆｒａｇｍｅｎｔａｔｉｏｎ)及び結合(ａｓｓｅｍｂｌｅ)過程などを含むいくつの過程(ｐｒｏｃｅｓｓ)がさらに追加される。したがって、ＩＥＥＥ１３９４のソフトウェアスタックでは、単にイーサネットプロトコルを使用することに比べて、たとえ同一のマイクロプロセッサシステムが使用される場合であっても、同一のプロセス出力(ｐｒｏｃｅｓｓ ｐｏｗｅｒ)下では、そのソフトウェア的な動作性能が低下する、という問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述したような従来技術の問題点を解決するためになされたものであり、その目的は、ＩＥＥＥ１３９４基盤のホームネットワークシステムにおいて、イーサネット規格のデータの入出力時に、これをハードウェア的に処理することによって、ＩＥＥＥ１３９４−イーサネット変換を可能とした端末用アダプダ装置を提供することにある。
【００１０】
本発明の他の目的は、ソフトウェア的に処理されるＩＥＥＥ１３９４のＩＰ処理機能の一部をハードウェアで構成することにより、性能の向上とＣＰＵ(Central Processing Unit)の負担の軽減が図られた、ＩＥＥＥ１３９４−イーサネット変換が可能な端末用アダプダ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明は、ＩＥＥＥ１３９４基盤のネットワークシステムの端末用アダプダ装置であって、広域通信網(ＷＡＮ:Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ)と接続され、前記ネットワークシステムの上向／下向データを処理するホームゲートウェイユニット及び外部のＩＥＥＥ１３９４クライアントとＩＥＥＥ１３９４接続を遂行する１３９４Ｌｉｎｋ/ＰＨＹ部と、外部のイーサネットクライアントとのイーサネット接続のためのイーサネットＰＨＹ/Ｌｉｎｋ部と、前記１３９４Ｌｉｎｋ/ＰＨＹ部及び前記イーサネットＰＨＹ/Ｌｉｎｋ部と接続され、プロトコル変換を実行するイーサネット/１３９４変換部と、前記１３９４Ｌｉｎｋ/ＰＨＹ部、前記イーサネットＰＨＹ/Ｌｉｎｋ部及び前記イーサネット/１３９４変換部と接続され、前記プロトコル変換のための制御を実行する制御部と、を含む。
【発明の効果】
【００１２】
本発明によれば、ＩＰ ｏｖｅｒ １３９４のようなソフトウェアスタック上での動作をハードウェア装置化することにより、中央処理装置の負荷の減少を図ることが可能となる。
【００１３】
さらに、中央処理装置の負荷減少が図られることにより、低価の中央処理装置を使用してシステムを実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の望ましい実施形態を添付図面を参照して詳細に説明する。以下の説明において、同一の構成要素については出来るだけ同一の参照番号及び参照符号を使用する。また、明瞭性と簡潔性の観点より、本発明に関連した公知機能や構成に関する具体的な説明が本発明の要旨を不明瞭にすると判断される場合には、その詳細な説明を省略する。
【００１５】
本発明は、Ａ/Ｖ(Ａｕｄｉｏ/Ｖｉｄｅｏ)データのような等時性データとＩＰパケットのような非等時性データの同時伝送が可能な長所を有するＩＥＥＥ１３９４基盤のホームネットワークシステムにおいて、ＩＥＥＥ１３９４ではない他の形式のプロトコルを有する端末を支援するための端末用アダプダ装置を提供する。
【００１６】
一般に、ＩＰ端末にはイーサネットポート(ｐｏｒｔ)が装着されており、Ａ／Ｖ器機にはＩＥＥＥ１３９４ポートが装着されている。したがって、本発明の実施形態による端末用アダプダ装置は、ホームネットワークシステムのＩＥＥＥ１３９４プロトコルによってデータを受信し、該データを、イーサネットプロトコルとＩＥＥＥ１３９４プロトコルの２種の規格で供給する。
【００１７】
図２は、本発明を適用した端末用アダプダ装置を含むＩＥＥＥ１３９４ホームネットワークシステムを示すブロック構成図である。
【００１８】
図２に示すように、本実施形態による端末用アダプダ装置を含むＩＥＥＥ１３９４ホームネットワークシステムは、広域通信網(ＷＡＮ : Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ)と接続され、ホームネットワークシステムの上向及び下向データを処理するためのホームゲートウェイネットワークユニット２１と、ホームゲートウェイネットワークユニット２１とＩＥＥＥ１３９４方式により接続され、ＩＥＥＥ１３９４クライアント(端末)またはイーサネットクライアント(端末)とのデータ処理を遂行するための端末用アダプダ装置２２と、を含む。
【００１９】
ここで、ホームゲートウェイネットワークユニット２１は、広域通信網(ＷＡＮ）とのイーサネット接続を行うためのイーサネットＰＨＹ/Ｌｉｎｋ部２１１と、ホームネットワークシステム内でのＩＥＥＥ１３９４接続を行うための１３９４Ｌｉｎｋ/ＰＨＹ部２１２と、イーサネットＰＨＹ/Ｌｉｎｋ部２１１と１３９４Ｌｉｎｋ/ＰＨＹ部２１２とに接続された制御部２１３と、を含む。この制御部２１３は、ＩＥＥＥ１３９４−イーサネット接続のためのＩＰ ｏｖｅｒ １３９４機能のための１３９４スタックと、イーサネットを通じたネットワークの構築（networking）のためのネットワークソフトウェアと、を備えており、各々のプロトコルによる動作を実行するように、イーサネットＰＨＹ/Ｌｉｎｋ部２１１と１３９４Ｌｉｎｋ/ＰＨＹ部２１２とを制御する。
【００２０】
そして、端末用アダプダ装置２２は、１３９４Ｌｉｎｋ/ＰＨＹ部２２３と、イーサネット/１３９４変換部２２２と、イーサネットＰＨＹ/Ｌｉｎｋ部２２１と、これらを制御する制御部２２４と、を有している。ここで、１３９４Ｌｉｎｋ/ＰＨＹ部２２３は、ホームゲートウェイネットワークユニット２１及び外部のＩＥＥＥ１３９４クライアントとＩＥＥＥ１３９４接続を行い、また、制御部２２４の制御により、（外部の）イーサネットクライアントへのデータ（すなわちイーサネットクライアントへ伝送されるべきデータ）を、イーサネット/１３９４変換部２２２に伝達する。
【００２１】
イーサネットＰＨＹ/Ｌｉｎｋ部２２１は、イーサネットクライアントとのイーサネット接続を行う。イーサネット/１３９４変換部２２２は、１３９４Ｌｉｎｋ/ＰＨＹ部２２３及びイーサネットＰＨＹ/Ｌｉｎｋ部２２１と接続され、制御部２２４の制御によってプロトコル変換を実行する。制御部２２４は、端末用アダプダ装置２２内部のこれら機能ブロックを制御する。
【００２２】
特に、制御部２２４は、１３９４Ｌｉｎｋ/ＰＨＹ部２２３と、イーサネットＰＨＹ/Ｌｉｎｋ部２２１と、イーサネット/１３９４変換部２２２とを、これらが相互に連動するように制御する。
【００２３】
図３は、本実施形態の端末用アダプダ装置２２におけるイーサネット/１３９４変換部２２２の詳細を示すブロック構成図である。
【００２４】
図３を参照すると、イーサネット/１３９４変換部２２２は、イーサネット−１３９４変換部と、１３９４−イーサネット変換部と、ＡＲＰ（Address Resolution Protocol）テーブルレジスター３０６と、ＰＣＩ制御部３０１と、を含む。
【００２５】
ここで、イーサネット−１３９４変換部は、ＦＰＧＡ(ｆｉｅｌｄ-ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ)で構成でき、入力されたＩＰパケットのＩＥＥＥ１３９４パケット化を遂行するために、イーサネットＰＨＹ/Ｌｉｎｋ部２２１から入力されたＩＰパケットをバッファして転送（出力）するＩＰ Ｉｎｇｒｅｓｓ ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ)バッファー３０２と、ＩＰ Ｉｎｇｒｅｓｓ ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ)バッファー３０２から伝達されたＩＰパケットの解析（パーシング）を行うＩＰパーシング(Ｐａｒｓｉｎｇ)部３０３と、ＩＰパーシング部３０３により解析された宛先ＩＰアドレス（IP destination address）とＩＰサイズ情報とを受信し、対応するＩＰパケットをＩＥＥＥ１３９４形式に合わせて分割するように制御するための１３９４ブローカー３０４と、１３９４ブローカー３０４の制御によって、ＩＰパーシング部３０３から伝達されたＩＰパケットを分割するＩＰフラグメンテーション部３０５と、１３９４ブローカー３０４とＰＣＩ制御部３０１の制御によって、分割されたＩＰパケットの出力のためのアクセスタイミングを制御する状態レジスター３０７と、ＩＰフラグメンテーション部３０５からの分割されたＩＰパケットを受信し、該受信したＩＰパケットを、状態レジスター３０７の制御によって１３９４Ｌｉｎｋ/ＰＨＹ部２２３に出力する第１のＦＩＦＯ３０８と、を含む。
【００２６】
１３９４−イーサネット変換部は、１３９４Ｌｉｎｋ/ＰＨＹ部２２３から伝達を受けたＩＥＥＥ１３９４パケットを格納する第２のＦＩＦＯ３０９と、第２のＦＩＦＯ３０９と接続され、伝送されたＩＥＥＥ１３９４パケットのＩＰパケット化を遂行するための制御信号を出力する制御レジスター３１０と、第２のＦＩＦＯ３０９から伝達された（複数の）ＩＥＥＥ１３９４パケットを、制御レジスター３１０の制御によって（一の）ＩＰパケットへと結合するＩＰ結合部３１１と、該結合されたＩＰパケットを一旦格納して、イーサネットＰＨＹ/Ｌｉｎｋ部２２１に出力するためのＩＰ Ｅｇｒｅｓｓ ＦＩＦＯ３１２と、を含む。
【００２７】
ＡＲＰテーブルレジスター３０６は、１３９４ブローカー３０４及び制御レジスター３１０に接続され、ＩＥＥＥ１３９４パケットのノードＩＤとイーサネットパケットのＩＰアドレスとの間のマッピングのためのＡＲＰ(Ａｄｄｒｅｓｓ Ｒｅｓｏｌｕｔｉｏｎ Ｐｒｏｔｏｃｏｌ)テーブルを構築する。
【００２８】
ＰＣＩ 制御部３０１は、制御部２２４、イーサネットＰＨＹ/Ｌｉｎｋ部２２１及び１３９４Ｌｉｎｋ/ＰＨＹ部２２３と接続され、外部とのインターフェースのためのデータ伝送経路を提供する。
【００２９】
以下に、上述の構成により遂行される、イーサネットパケット及びＩＥＥＥ１３９４パケット間の処理のための動作について説明する。
【００３０】
本実施形態では、まず、ＡＲＰテーブルが構築される。すなわち、一般には、ＩＥＥＥ１３９４ＡＲＰ テーブルは、ＩＥＥＥ１３９４ポートを通じてＩＰパケットの伝達を受けようとする器機が接続されるときに、ＩＥＥＥ１３９４バスリセット(ｂｕｓ ｒｅｓｅｔ)が発生することで生成される。一方で、本発明の実施形態では、ＩＰパケットのイーサネットへのシームレス(ｓｅａｍｌｅｓｓ)変換/伝送を目的とするので、端末用アダプダ装置２２はＩＰアドレスを持たない。したがって、本実施形態では、端末用アダプダ装置２２のイーサネットポートであるイーサネットＰＨＹ/Ｌｉｎｋ２２１にＩＰクライアントが接続されると、ＩＰクライアントのＩＰアドレスをホームゲートウェイネットワークユニット２１に伝達する処理が行われる。この処理は、制御部２２４の制御によって遂行される。ホームゲートウェイネットワークユニット２１は、このようなＩＰ情報に基づいて下位クラスタ(ｃｌｕｓｔｅｒ)にＩＰ器機が接続されたか否かを認識し、ＡＲＰテーブルを順次更新する。そして、更新された情報は、再び端末用アダプダ装置２２に伝達され、イーサネット/１３９４変換部２２２を通じて共有される。
【００３１】
次に、ＩＰパケットのＩＥＥＥ１３９４パケット化動作について説明する。
【００３２】
本実施形態では、ＡＲＰテーブルが生成または更新されると、該生成または更新されたＡＲＰテーブルをイーサネット/１３９４変換部２２２内に格納する要求及び処理が実行される。そして、ＡＲＰテーブルが格納されると、ＩＰパケットのＩＥＥＥ１３９４パケット化動作が可能なイネーブルモード(ｅｎａｂｌｅ ｍｏｄｅ)になる。
【００３３】
そして、イーサネットクライアントから伝達されたＩＰパケットは、イーサネットＰＨＹ/Ｌｉｎｋ２２１を経てイーサネット/１３９４変換部２２２に入力され、ＩＰ Ｉｎｇｒｅｓｓ ＦＩＦＯ３０２に格納される。
【００３４】
当該格納されたＩＰパケットは、ＩＰパーシング部３０３に入力され、ＩＰパーシング部３０３によって必要なＩＰ情報がパース（解析）される。ここでは、必要なＩＰ情報として、ＩＰパケットの宛先アドレスとＩＰパケットのサイズが含まれ、これらの情報がＩＰパーシング部３０３から得られる。
【００３５】
このようにＩＰパーシング部３０３によって得られたＩＰ情報は、１３９４ブローカー(ｂｒｏｋｅｒ)３０４に入力される。１３９４ブローカー３０４は、現在セッティングされたＩＥＥＥ１３９４伝送ラインの速度情報をＩＰサイズと比較することで、ＩＰパケットを幾つに分割するかを決定し、該決定結果（すなわち分割数）によりＩＰパケットを分割するように、ＩＰフラグメンテーション部３０５に命令を出す。また、１３９４ブローカー３０４は、ＡＲＰテーブル内にマッピングされている１３９４ノードＩＤを抽出し、当該抽出した１３９４ノードＩＤを状態レジスター３０７に登録し、これにより該１３９４ノードＩＤを制御部２２４が参照できるようにする。さらに、１３９４ブローカー３０４は、ＩＥＥＥ１３９４バス内でのブロードキャスティング(ｂｒｏａｄｃａｓｔｉｎｇ)及びユニキャスト(ｕｎｉｃａｓｔｉｎｇ)を実行したか否かを、宛先ＩＰアドレス（IP destination address）を通じて認識することができるので、生成されたＩＥＥＥ１３９４パケットを、ユニキャストのための非等時性ブロック(Ａｓｙｎｃｈｒｏｎｏｕｓ Ｂｌｏｃｋ)として伝送するか、或いはブロードキャスティングのための非等時性ストリーム(Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｔｒｅａｍ)として伝送するか、を決定し、該決定された情報（状態情報）を状態レジスター３０７に登録する。
【００３６】
そして、ＩＰフラグメンテーション部３０５を通じて分割されたＩＰパケットは、ＩＰフラグメンテーション部３０５により各々ナンバリング（番号付け）され、順次に第１のＦＩＦＯ３０８に伝達されて格納される。番号付けされた複数のＩＰパケットの格納が一旦完了すると、これらＩＰパケットは、状態レジスター３０７に転送される。続いて、状態レジスター３０７は、かかるＩＰパケットの転送を制御部２２４に通知する。そして、制御部２２４の制御により、１３９４Ｌｉｎｋ/ＰＨＹ２２３は、ＰＣＩ制御部３０１を通じて、第１のＦＩＦＯ３０８から順次にＩＥＥＥ１３９４パケットを受信する。
【００３７】
一方、ＩＥＥＥ１３９４パケットのＩＰパケット化動作について説明すると、次の通りである。
【００３８】
まず、１３９４Ｌｉｎｋ/ＰＨＹ部２２３からの分割されたＩＰパケットが第２のＦＩＦＯ３０９により受信されると、第２のＦＩＦＯ３０９は、この情報を制御レジスター３１０に伝達する。制御レジスター３１０は、第２のＦＩＦＯ３０９内に格納されたＩＰパケットを再組み立て（reassemble）するように、ＩＰ結合部３１１を制御する。より詳しくは、制御レジスター３１０は、順番に伝送され分割されたＩＰパケットが一つの完全なＩＰパケットになるように、具体的には、一つの完全なＩＰパケットの中で一番最後の番号を意味するノードＩＤに同期されるようにして第２のＦＩＦＯ３０９に格納されたＩＰパケットを、フラグメンテーション（すなわち分割）された時点でナンバリングされた手順に合わせて再組み立てするように、ＩＰ結合部３１１を制御する。
【００３９】
そして、ＩＰ結合部３１１内での再組み立てが完了すると、当該再組み立てされたＩＰパケットは、ＩＰ Ｅｇｒｅｓｓ ＦＩＦＯ３１２に格納される。かかる再組み立て完了及び格納の事実は制御部２２４に通知され、これにより、完成されたＩＰパケットをイーサネットＰＨＹ/Ｌｉｎｋ部２２１で読み取ることが可能になる。
【００４０】
以上、本発明を具体的な実施形態を参照して詳細に説明したが、本発明の範囲は前述の実施形態に限定されるべきではなく、特許請求の範囲の記載及びこれと均等なものの範囲内で様々な変形が可能なことは、当該技術分野における通常の知識を持つ者には明らかである。
【図面の簡単な説明】
【００４１】
【図１】一般的なＩＥＥＥ１３９４のソフトウェアスタックを示す説明図である。
【図２】本発明の一実施形態による端末用アダプダ装置を含むＩＥＥＥ１３９４ホームネットワークシステムを示すブロック構成図である。
【図３】本実施形態の端末用アダプダ装置におけるイーサネット/１３９４変換部の詳細を示すブロック構成図である。
【符号の説明】
【００４２】
２２・・・端末用アダプダ装置
２２１・・・１３９４Ｌｉｎｋ/ＰＨＹ部
２２２・・・イーサネット/１３９４変換部
２２３・・・イーサネットＰＨＹ/Ｌｉｎｋ部
２２４・・・制御部
【図１】
2006094509.tif 000003
【図２】
2006094509.tif 000004
【図３】
2006094509.tif 000005