(57)【要約】【課題】  電界集中による不所望な寄生トランジスタの形成を防止するフィン型ＦＥＴ及びその製造方法を提供する。【解決手段】  フィン型ＦＥＴが、支持基板１１と、前記支持基板上に設けられた埋め込み絶縁膜１２と、前記埋め込み絶縁膜上に設けられた、シリコン層からなる領域に形成されると共に、互いに対向する側面を有するフィン部１６と、少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極１９とを含み、前記ゲート電極１９が、前記支持基板１１と前記埋め込み絶縁膜１２との界面２０よりも低い位置から前記側面の一部を覆うように形成されている。【選択図】    図７
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【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられ、シリコン層からなると共に、互いに対向する側面を有するフィン部と、
少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極とを含み、
前記ゲート電極が、前記支持基板と前記埋め込み絶縁膜との界面よりも低い位置から前記側面の一部を覆うように形成されていることを特徴とするフィン型ＦＥＴ。
【請求項２】
前記埋め込み絶縁膜の厚さは５−１０ｎｍであることを特徴とする請求項１記載のフィン型ＦＥＴ。
【請求項３】
前記フィン部は前記支持基板に対して垂直性を有することを特徴とする請求項１記載のフィン型ＦＥＴ。
【請求項４】
前記ゲート電極の一部は前記埋め込み絶縁膜と前記フィン部との境界面よりも上部まで絶縁膜により埋め込まれることを特徴とする請求項１記載のフィン型ＦＥＴ。
【請求項５】
支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたシリコン層とからなるＳＯＩ基板を用意する工程と、
前記シリコン層上にマスクを形成する工程と、
前記ＳＯＩ基板に対してガスを切り替えることなくＲＩＥ加工を行い、前記埋め込み絶縁膜を突き抜けて前記支持基板が所望の深さまで除去されるように加工してフィン部を形成する工程と、
前記支持基板から前記フィン部の互いに対向する側面の一部を覆うようにゲート絶縁膜を介してゲート電極を形成する工程とを具備することを特徴とするフィン型ＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、半導体集積回路装置における素子領域の微細化による高性能化を達成する素子構造とその製造方法に関するものである。
【背景技術】
【０００２】
近年、シリコン基板上に形成されるＬＳＩにおいては、用いられる素子の微細化による高性能化が著しい。これは、論理回路、もしくはＳＲＡＭ等の記憶装置に用いられるＭＯＳＦＥＴがいわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることにより性能改善がなされていることに起因する。
【０００３】
現在、３次元構造ＭＩＳ型半導体装置の一種で、ＳＯＩ基板を用いてＳｉ基板を短冊状に細く切り出して突起状領域を形成し、それにゲート電極を立体交差させて切り出した突起状基板の上面及び側面をチャネルとするダブルゲート型フゥリーデプレーテッド（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）−ＳＯＩＭＯＳＦＥＴが特許文献１及び非特許文献１−３に開示されている。
【０００４】
一般的にはフィン（Ｆｉｎ）ＦＥＴにおける前記フィンを形成する際に用いられるシリコンＲＩＥ（Ｓｉ−ＲＩＥ）（Ｓｉ−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）は、Ｓｉのみを削るのに適したガス（これを用いるとＳｉのエッチング速度は大きく、酸化膜も削れてしまう）と、ＳＯＩ基板のＢＯＸ膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ  Ｆｉｌｍ）（埋め込み酸化膜）に対してエッチング選択比が大きくなるようなガス（これを用いるとＳｉのエッチング速度は小さくなるが、酸化膜は削れない）の２種類を途中で切り替えて加工している。
【０００５】
例えば、前者はＨＢｒを主体とするガスであり、後者はＨＢｒ＋Ｏ２を主体とするガスである。ここで、ＢＯＸ膜に対してエッチングの選択比があるようなガスは、Ｓｉを加工する際にシリコンＦｉｎにテーパーを付けて削っていくようなプロセスになる。それ故、加工後のフィン形状が順テーパー形状になってしまい、側面が垂直に切り立った理想的な直方体形状を得ることが非常に困難になってきている。
【０００６】
また、ＢＯＸ膜が削れない条件のガスを用いたとしても、フィン部の高さが低くなってくるとガスの切り替え時期の制御が難しくなるのでＢＯＸ膜を削らずに制御してフィン部を削るのは難しく、必ずＢＯＸ膜が少し削れた状態になる。
【０００７】
この状態で、ＲＩＥ後のエッチング堆積物を除去する工程や、ゲート絶縁膜を形成する際の前処理等で必要なフッ酸系の処理を行うと、ＢＯＸ膜の削れ量が大きくなり、また、ウエット系の処理は等方性のエッチングのため横方向にもエッチングが進み、結果的にフィン下部にも間隙ができてしまう。この場合、非特許文献３に開示されているように、ゲート絶縁膜とゲート電極を形成すると、電極となるポリシリコンはフィン部の下部に回り込んで形成される。それ故、ゲートによる電界集中がこのフィン部の下端の角部で起こり、ここが閾値の小さな寄生ＭＯＳＦＥＴとなってしまうことが懸念される。この寄生ＭＯＳＦＥＴはサブスレッショルド領域においてドレイン電流特性にハンプを生じたり、閾値がずれたりする原因となり好ましくない。
【０００８】
次に、前記した従来のフィン型ＦＥＴについて説明する。Ｓｉ−ＲＩＥ直後の断面図である図１３に示すように、支持基板８１と、該支持基板８１上に形成されたＢＯＸ膜８２と、該ＢＯＸ膜８２上に形成されたＳｉ膜８３とからなるＳＯＩ基板を用意する。前記Ｓｉ膜８３上にＳｉ−ＲＩＥ用のマスク材を被着してパターニングし、このパターニングされたマスク材８４をマスクにしてＳｉ−ＲＩＥを行う。
【０００９】
その際、ＢＯＸ酸化膜８２とＳｉ膜８３とのエッチング選択比を取るために、エッチングの途中でフィン部に対するＲＩＥのガスを切り替えて、酸化膜の削れ量を少なくする。するとこの場合には、フィン部となるＳｉ膜８３のエッチング形状は途中からテーパー形状になり、前記ＢＯＸ膜８２が若干削れると共に下部の角は鋭角形状になってしまう。
【００１０】
その後、Ｓｉ−ＲＩＥによって形成された堆積物の除去処理や、ゲート絶縁膜形成時の前処理等の時に使われるＨＦ系（フッ酸系）のウエット（ｗｅｔ）処理によって、ＢＯＸ膜８２の上部もエッチングされると共に、エッチングされたフィン部８３の下部にもサイドエッチングが生じる。
【００１１】
したがって、図１４に示すように、ゲート絶縁膜８５を形成した後、ゲート電極８６の形成時にフィン部８３の下側にまでゲート電極８６が入り込んでしまう。このような形状にゲート電極８６が形成されると、フィン部８３の下部の角が鋭角になっているため、ここをくるむように形成されているゲート電極８６に電圧が印加されると、電界集中によって通常よりも閾値の低い寄生トランジスタが形成されてしまう。
【特許文献１】特開平２−２６３４７３号公報
【非特許文献１】Ｄ．Ｈｉｓａｍｏｔｏ  ｅｔ  ａｌ．：ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．  ｐ．１０３２  （１９９８）
【非特許文献２】Ｘ．Ｈｕａｎｇ  ｅｔ  ａｌ．：ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．  ｐ．６７  （１９９９）
【非特許文献３】Ｆ−Ｌ．Ｙａｎｇ  ｅｔ  ａｌ．：ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．ｐｐ．２５５−２５８（２００２）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
いずれにしても、前記したように従来のフィン型ＦＥＴにおいては、Ｓｉ領域からなるフィン部の下部においてサイドエッチングが生じる。このような形状にゲート電極が形成されると、フィン部における下部の角が鋭角になっているために、電界集中によって不所望な寄生トランジスタが形成されてしまう。
【００１３】
それ故、本発明の目的は、前記した従来の欠点を解消して、フィン部の加工し易いプロセスを用いてその形状を理想に近いものにできるフィン型ＦＥＴ構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の態様によると、フィン型ＦＥＴは、支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた、シリコン層からなると共に、互いに対向する側面を有するフィン部と、少なくとも前記側面の一部を覆うように絶縁膜を介して設けられたゲート電極とを含み、前記ゲート電極が、前記支持基板と前記埋め込み絶縁膜との界面よりも低い位置から前記側面の一部を覆うように形成されている。
【００１５】
本発明の第２の態様によると、フィン型ＦＥＴの製造方法は、支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられたシリコン層とからなるＳＯＩ基板を用意する工程と、前記シリコン層上にマスクを形成する工程と、前記ＳＯＩ基板に対して組成が一定のガスを用いてＲＩＥ加工を行い、前記埋め込み絶縁膜を突き抜けて前記支持基板が所望の深さまで除去されるように加工してフィン部を形成する工程と、前記支持基板から前記フィン部の互いに対向する側面の一部を覆うようにゲート絶縁膜を介してゲート電極を形成する工程とを具備している。
【発明の効果】
【００１６】
埋め込み絶縁膜を突き抜けて支持基板が所望の深さまで除去されるように垂直加工できる種類のガスを用いてＲＩＥで加工してフィン部が形成されているので、フィン部の垂直性が確保される。また、ゲート電極は前記支持基板から前記フィン部の互いに対向する側面の一部を覆うようにゲート絶縁膜を介して形成されているので、フィン側面に一様な電界を印加することができ、カットオフ特性のよいフィン型ＦＥＴが実現できると共に、前記ゲート電極の上部及び下部での不所望な寄生トランジスタの発生を抑えることができる。さらに、薄いＢＯＸ膜を使用しているので、上記の構造のフィン型ＦＥＴを容易に形成することができる。
【発明を実施するための最良の形態】
【００１７】
［実施例］
以下、図１−図８を参照して第１の実施例によるフィン（Ｆｉｎ）型ＦＥＴの構造をその製造方法と共に説明する。図１はＳＯＩ基板１０を示し、このＳＯＩ基板１０は、シリコンからなる支持基板１１と、前記支持基板１１上に形成され、１０ｎｍ以下、好ましくは５−１０ｎｍの厚さを有する埋め込み酸化膜１２（ＢＯＸ膜）（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ  Ｆｉｌｍ）と、前記酸化膜１２上に形成され、５０−１５０ｎｍの厚さを有するシリコン（Ｓｉ）膜１３とからなる。ウエット処理時のエッチングレートを抑制するために、前記酸化膜１２には窒素原子が含まれているものを用いてもよい。
【００１８】
Ｓｉ膜１３からなるフィン部を形成するために、前記Ｓｉ膜１３上にＳｉ−ＲＩＥ時にエッチング選択比を有するシリコン窒化膜からなるマスク材１４を被着する。リソグラフィ技術を用いて、前記マスク材１４をパターニングして図２に示すようにマスク１５を形成する。この場合、レジストを用いたものでなく、サイドウォール・パターントランスファ法等を適用することもできる。
【００１９】
図３は前記マスク１５を用いて、前記Ｓｉ膜１３を途中までＲＩＥにより除去している状態を示している。即ち、従来においてはＳｉ膜１３と酸化膜１２とのＲＩＥ選択比を取るために、ＲＩＥのガス条件を途中で変更して前記酸化膜１２が削れにくいような条件にしている。これに対して、本発明においてはシリコンの垂直性を保った構造を形成するために、ガスを切り替えることなく単一の組成のガスでＲＩＥを継続する。図４に示すように、ＲＩＥを継続することによって、薄膜の酸化膜１２、即ち、ＢＯＸ膜を突き抜けて所望の深さまで前記支持基板１１を除去してフィン部１６を形成する。これにより、フィン部１６のテーパー角を８８度程度とほぼ垂直な形状にすることが可能となり、その両側面はフィン型ＦＥＴのチャネルとなる。
【００２０】
図５の平面図に示すように、露出したフィン部１６の表面にゲート絶縁膜を形成した後、基板表面上に、例えば、ポリシリコンのようなゲート電極材料１７を堆積する。微細ゲートに対するリソグラフィを助けるため前記堆積したゲート電極材料を平坦化してＤＯＦ（Ｄｅｐｔｈ  ｏｆ  Ｆｉｅｌｄ）の浅いリソグラフィ装置を用いても十分な微細パターンが形成されるようにする。これにより図５のＡ−Ａ断面を示す図６のような構造が得られる。
【００２１】
前記ゲート電極材料１７を加工する際には、レジストによるパターニングだけでなく、シリコン基板を加工するときと同様にマスク材を用いたサイドウォールトランスファ法によるリソグラフィを用いることも可能である。さらに、そのレジストパターン或いはマスク材によるパターンを用いて、前記ゲート電極材料を加工する。使用したマスク材やレジストを除去することにより図７に示すような断面形状が得られる。
【００２２】
即ち、図７に示すように、フィン部１６の両側面の一部はゲート絶縁膜１８を介してゲート電極１９で覆われた構造となっている。さらに、前記ゲート電極１９は、前記支持基板１１と埋め込み酸化膜１２との界面２０よりも低い位置から前記フィン部１６を覆うように延在している。なお、シリコン窒化膜からなる前記マスク材１５はキャップ材として前記フィン部１６の上部に残存している。
【００２３】
しかる後、図８に示すように、通常のフィン型ＦＥＴの形成と同じように、ソース／ドレイン用エクステンション部のイオン注入、ゲート側壁の形成、ソースＳ／ドレインＤ用のイオン注入、活性化アニール、サリサイド膜の形成、層間絶縁膜の堆積、コンタクトと金属配線層の形成等を経てデバイスを完成する。図８においてはゲート電極１９、ゲート側壁２１、ソース領域Ｓ／ドレイン領域Ｄのみを示している。
【００２４】
前記した第１の実施例においては、支持基板１１を露出させるような構造を有しており、ゲートＲＩＥ後にソース／ドレイン形成のイオン注入をすると、前記支持基板１１もドーピングされてしまう。この場合、ＢＯＸ膜が絶縁膜として働いているため、コンタクトをフィン型ＦＥＴの上部側からのみ形成する際には、電流パスは支持基板中にはできないので、大きな問題はない。
【００２５】
しかしながら、ＢＯＸ膜が非常に薄くなってくると、場合によってはＢＯＸ膜を介してソース・ドレイン間のリーク電流が問題となることが生じうる。このような場合には、図９に示すように、フィン底部に少なくともＢＯＸ膜１２とフィン部１６との境界面２２よりも上部まで絶縁膜２３を埋め込む。しかる後、ソース・ドレイン領域へのイオン注入を行うことにより前記したリーク電流の問題を避けることができる。この場合には、ゲート電極を形成した後、絶縁膜を堆積してエッチバックする。次いで、ゲート側壁材料を改めて堆積し、所望の厚さのゲート側壁を形成した後にイオン注入を行う。前記した絶縁膜２３は後述するように素子分離領域或いは絶縁膜領域として用いることができる。
【００２６】
次に、本発明の第２の実施例について説明する。この実施例においては前記したフィン型ＦＥＴとプレーナＭＯＳＦＥＴとを混載した半導体装置を示す。即ち、図１０の平面図及びそのＢ−Ｂ断面図である図１１に示すように、支持基板３１上にはフィン型ＦＥＴ３０とプレーナＭＯＳＦＥＴ４０とが搭載されている。
【００２７】
前記フィン型ＦＥＴ３０は第１の実施例で説明した構造を有しているので、詳細については省略している。また、前記プレーナＭＯＳＦＥＴ４０はＳＯＩ構造を有し、半導体層４１を用いて形成され、前記した絶縁膜２３による素子分離領域４２により囲まれている。
【００２８】
前記プレーナＭＯＳＦＥＴ４０のゲート電極４３は、ゲート絶縁膜（図示しない）を介して前記半導体層４１の長手方向に沿って形成され、少なくとも前記半導体層４１と埋め込み絶縁膜４４との界面４５よりも上部に形成される。前記ゲート電極４３の両側にソースＳ及びドレインＤが形成されている。
【００２９】
図１２はフィン型ＦＥＴと、部分空乏型ＳＯＩＭＯＳＦＥＴと、完全空乏型ＳＯＩＭＯＳＦＥＴとを混載した半導体装置を示す。即ち、図１２に示すように、支持基板５１上には、前記したのと同様なフィン型ＦＥＴ５０と、部分空乏型ＳＯＩＭＯＳＦＥＴ６０と、完全空乏型ＳＯＩＭＯＳＦＥＴ７０とが搭載されている。部分空乏型ＳＯＩＭＯＳＦＥＴ６０の半導体層６１は完全空乏型ＳＯＩＭＯＳＦＥＴ７０の半導体層７１よりも膜厚が厚く形成され、これら半導体層は前記した絶縁膜２３による素子分離領域６２により互いに分離されている。
【００３０】
前記した半導体層６１，７１に関して、それぞれの動作モードには最適の膜厚が存在し、それぞれの領域をマスクした後、酸化工程とエッチング工程の組み合わせによって所望の半導体膜厚を得ることが可能となる。
【００３１】
さらに、それぞれのゲート電極６３、７３は、ゲート絶縁膜（図示しない）を介して形成され、図１１と同様に、少なくとも前記半導体層６１，７１と埋め込み絶縁膜との界面よりも上部に形成される。
【００３２】
次に、実施の態様を示すと、下記のようになる。
【００３３】
（１）前記埋め込み絶縁膜には窒素原子が含まれ、ウエット処理時のエッチングレートを抑制できる。
【００３４】
（２）ゲート電極形成後にフィン部と埋め込み絶縁膜の界面よりも高い位置まで絶縁膜が堆積されている。
【００３５】
（３）フィン上部にキャップ層が形成されて上部の寄生トランジスタの発生を抑え、平面だけを使用するダブルゲート型ＭＯＳＦＥＴが構成される。
【００３６】
（４）平面型ＭＯＳＦＥＴは部分空乏型ＳＯＩ  ＭＯＳＦＥＴである。
【００３７】
（５）平面型ＭＯＳＦＥＴは完全空乏型ＳＯＩ  ＭＯＳＦＥＴである。
【００３８】
（６）平面型ＭＯＳＦＥＴは少なくとも一つの完全空乏型ＳＯＩ  ＭＯＳＦＥＴと部分空乏型ＳＯＩ  ＭＯＳＦＥＴが混載されている。
【００３９】
（７）シリコン層の高さがフィン型ＦＥＴ部と部分空乏型ＳＯＩ  ＭＯＳＦＥＴ部と完全空乏型ＳＯＩ  ＭＯＳＦＥＴ部とでそれぞれ異なっている。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す断面図である。
【図２】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す断面図である。
【図３】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す断面図である。
【図４】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す断面図である。
【図５】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す平面図である。
【図６】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す断面図である。
【図７】本発明の第１の実施例によるフィン部を模式的に示す断面図である。
【図８】本発明の第１の実施例によるフィン型ＦＥＴを模式的に示す斜視図である。
【図９】本発明の第１の実施例によるフィン部の製造工程の一部を模式的に示す断面図である。
【図１０】本発明の第２の実施例によるフィン型ＦＥＴとプレーナＭＯＳＦＥＴとを混載した半導体装置の一部を模式的に示す平面図である。
【図１１】本発明の第２の実施例によるフィン型ＦＥＴとプレーナＭＯＳＦＥＴとを混載した半導体装置の一部を模式的に示す断面図である。
【図１２】本発明の第２の実施例によるフィン型ＦＥＴと、部分空乏型ＳＯＩＭＯＳＦＥＴと、完全空乏型ＳＯＩＭＯＳＦＥＴとを混載した半導体装置の一部を模式的に示す断面図である。
【図１３】従来のフィン部を模式的に示す断面図である。
【図１４】従来のフィン部を模式的に示す断面図である。
【符号の説明】
【００４１】
１０…ＳＯＩ基板、１１、３１、５１…支持基板、１２…埋め込み酸化膜、１３…シリコン膜、１４…マスク材、１５…マスク、１６…フィン部、１７…ゲート電極材、１８…ゲート絶縁膜、１９、４３、６３、７３…ゲート電極、２０…界面、２１…ゲート側壁、２２…境界面、２３…絶縁膜、３０、５０…フィン型ＦＥＴ、４０…プレーナＭＯＳＦＥＴ、４１、６１、７１…半導体層、４２…素子分離領域、６０…部分空乏型ＳＯＩＭＯＳＦＥＴ、７０…完全空乏型ＳＯＩＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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