(57)【要約】  【課題】  更なる広帯域化を図った差動増幅回路を提供する。  【解決手段】  各々のゲート端子が差動入力端子ＤＴ，ＤＣに接続され、各々のソース端子が共通の電流源（トランジスタＴ１３）にダイオードＤ１２を介して接続された差動接続のトランジスタＴ１１，Ｔ１２と、トランジスタＴ１１のドレイン端子に接続された負荷抵抗Ｒ１１と、トランジスタＴ１２のドレイン端子に接続された負荷抵抗Ｒ１２とから成る差動増幅回路において、トランジスタＴ１１のドレイン端子からトランジスタＴ１２のゲート端子へ信号を帰還する容量Ｃ１２と、トランジスタＴ１２のドレイン端子からトランジスＴ１１のゲート端子へ信号を帰還する容量Ｃ１１を付加する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
各々のゲート端子が差動入力端子に接続され、各々のソース端子が共通の電流源に接続された第１及び第２のトランジスタと、前記第１のトランジスタのドレイン端子に接続された第１の負荷抵抗と、前記第２のトランジスタのドレイン端子に接続された第２の負荷抵抗とを具備する差動増幅回路において、
前記第１のトランジスタのドレイン端子から前記第２のトランジスタのゲート端子へ信号を帰還する第１の容量と、前記第２のトランジスタのドレイン端子から前記第１のトランジスタのゲート端子へ信号を帰還する第２の容量を付加したことを特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路において、
前記第１及び第２の容量が、それぞれ金属／絶縁体／金属構造で構成されていることを特徴とする差動増幅回路。
【請求項３】
請求項１に記載の差動増幅回路において、
前記第１及び第２の容量が、それぞれドレイン端子とソース端子を短絡したトランジスタで構成されていることを特徴とする差動増幅回路。
【請求項４】
請求項１に記載の差動増幅回路において、
前記第１及び第２の容量を、それぞれ容量と抵抗を直列接続した素子で置き換えたことを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置において、広帯域差動信号の増幅を行う差動増幅回路に関するものである。
【背景技術】
【０００２】
広帯域差動信号の増幅回路の従来例として図７に示すような構成が知られている（例えば、非特許文献１参照）。図７において、Ｔ１〜Ｔ９はトランジスタ、Ｄ１〜Ｄ６はダイオード、Ｒ１，Ｒ２は負荷抵抗、Ｃ１，Ｃ２は容量、ＶＤＤは高電位電源端子、ＶＣＳはバイアス電源端子、ＶＳＳは低電位電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【０００３】
また、図７の構成は機能の面から電流スイッチ１Ｄ、ソースフォロア２Ｄ、及び帰還素子３Ｄの３つの部分回路に分けられる。電流スイッチ１Ｄは、差動入力端子ＤＴとＤＣから入力する差動信号を、ソース端子が共通の電流源（トランジスタＴ３）にダイオードＤ２を介して接続されたトランジスタＴ１，Ｔ２のゲート端子で受信し、増幅してドレイン端子と負荷抵抗Ｒ１，Ｒ２との共通接続点から差動電圧として出力する。ソースフォロア２は、当該増幅回路が多段に接続可能となるように、トランジスタＴ６、Ｔ８のゲート端子に入力した差動電圧をダイオードＤ３とＤ４、Ｄ５とＤ６でシフトし、信号のバイアスレベルを変換すると同時に次段駆動力を増強して、差動出力端子ＱＣ，ＱＴに出力する。帰還素子３Ｄは、容量としてのトランジスタＴ４，Ｔ５からなり、ソースフォロア２Ｄの各トランジスタＴ６，Ｔ８のソース端子から電流スイッチ１Ｄの入力側に接続され、電流スイッチ１ＤのトランジスタＴ１，Ｔ２のゲート容量を軽減する効果を持つ。
【０００４】
この結果、トランジスタＴ４，Ｔ５からなる帰還素子３Ｄを伴う図７の構成では、そのトランジスタＴ４，Ｔ５が無い場合と比較して広帯域化が実現される。この例ではトランジスタＴ４，Ｔ５の各々のドレイン端子とソース端子を短絡し、ドレイン・ゲート間容量、及びソース・ゲート間容量を合わせて帰還素子３Ｄとして用いている。
【０００５】
【非特許文献１】T.Otsuji,K.Murata,T.Enoki,and Y.Umeda,”An 80-Gbit/s multiplexer IC using InAlAs/InGaAs/InP HEMT's”,IEEE Journal of Solid-State Circuits,VOL.33,No.9,pp.1321-1327(1998)。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
差動増幅回路の動作帯域内にある差動データ信号を増幅する場合は、図７に示した従来例を用いても、アイ開口やタイミングジッタといった波形品質指標を損なうこと無く増幅することが可能である。しかしながら、従来例の差動増幅回路の動作帯域を超える差動データ信号を増幅する場合、アイ開口やタイミングジッタといった波形品質指標を保つためには、増幅回路の更なる広帯域化が必要である。
【０００７】
本発明は前述の課題に鑑み、更なる広帯域化を図った差動増幅回路を提供することである。
【課題を解決するための手段】
【０００８】
請求項１にかかる発明は、各々のゲート端子が差動入力端子に接続され、各々のソース端子が共通の電流源に接続された第１及び第２のトランジスタと、前記第１のトランジスタのドレイン端子に接続された第１の負荷抵抗と、前記第２のトランジスタのドレイン端子に接続された第２の負荷抵抗とを具備する差動増幅回路において、前記第１のトランジスタのドレイン端子から前記第２のトランジスタのゲート端子へ信号を帰還する第１の容量と、前記第２のトランジスタのドレイン端子から前記第１のトランジスタのゲート端子へ信号を帰還する第２の容量を付加したことを特徴とする。
【０００９】
請求項２にかかる発明は、請求項１に記載の差動増幅回路において、前記第１及び第２の容量が、それぞれ金属／絶縁体／金属構造で構成されていることを特徴とする。
【００１０】
請求項３にかかる発明は、請求項１に記載の差動増幅回路において、前記第１及び第２の容量が、それぞれドレイン端子とソース端子を短絡したトランジスタで構成されていることを特徴とする。
【００１１】
請求項４にかかる発明は、請求項１に記載の差動増幅回路において、前記第１及び第２の容量を、それぞれ容量と抵抗を直列接続した素子で置き換えたことを特徴とする。
【発明の効果】
【００１２】
請求項１にかかる発明によれば、ソースフォロアを介すること無く容量帰還が施され、従来より広帯域な差動増幅回路が実現できる。請求項２にかかる発明によれば、容量以外の寄生成分が少ない容量素子を用いた帰還が可能と成り、容量帰還の効果が増大し、従来より広帯域な差動増幅回路が実現できる。請求項３にかかる発明によれば、金属／絶縁体／金属構造による純容量が使用不可の場合でも、ソースフォロアを介さない容量帰還が可能となり、従来より広帯域な差動増幅回路が実現できる。請求項４にかかる発明によれば、発振を防止しつつ、ソースフォロアを介さない容量帰還が可能となり、従来より広帯域な差動増幅回路が実現できる。
【発明を実施するための最良の形態】
【００１３】
本発明では、基本的に、従来の差動増幅回路でソースフォロアのソース端子側から電流スイッチ側にかけていた容量帰還を、ソースフォロアを介在することなく電流スイッチ内でかけるように構成し、広帯域化を図る。以下、各実施例について説明する。
【実施例１】
【００１４】
図１に本発明による差動増幅回路の実施例１を示す。図１において、Ｔ１１〜Ｔ１７はトランジスタ、Ｄ１１〜Ｄ１６はダイオード、Ｒ１１，１２は負荷抵抗、Ｃ１１〜Ｃ１４は容量、ＶＤＤは高電位電源端子、ＶＣＳはバイアス電源端子、ＶＳＳは低電位電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００１５】
本実施例１は従来例と同様に電流スイッチ１Ａ、ソースフォロア２Ａ、帰還素子３Ａの３つの部分回路から構成されている。電流スイッチ１Ａは、差動入力端子ＤＴとＤＣから入力する差動信号を、ソース端子が共通の電流源（トランジスタＴ１３）にダイオードＤ１２を介して接続されたトランジスタＴ１１，Ｔ１２のゲート端子で受信し、増幅してドレイン端子と負荷抵抗Ｒ１１，Ｒ１２との共通接続点から差動電圧として出力する。ソースフォロア２Ａは、当該増幅回路が多段に接続可能となるように、トランジスタＴ１４，Ｔ１５のゲート端子に入力した差動電圧をダイオードＤ１３とＤ１４、Ｄ１５と１Ｄ６でシフトし、信号のバイアスレベルを変換すると同時に次段駆動力を増強して、差動出力端子ＱＣ，ＱＴに出力する。帰還素子３Ａは、トランジスタＴ１１のゲート端子とトランジスタＴ１２のドレイン端子間に接続された容量Ｃ１１と、トランジスタＴ１２のゲート端子とトランジスタＴ１１のドレイン端子間に接続されたＣ１２からなる。
【００１６】
すなわち、図７で説明した従来例の帰還素子３Ｄはソースフォロア２のソース端子と電流スイッチ１の間に接続されていたのに対し、本実施例１の帰還素子３Ａは電流スイッチ１の内部で接続されている。このことから本実施例１ではソースフォロア２を介すること無く帰還がかかるため、従来例よりも広帝域化が図られる。
【００１７】
また、図７で説明した従来例では、帰還素子３Ｄとしてドレイン端子とソース端子を短絡したトランジスタＴ４，Ｔ５が用いられていたが、本実施例１の帰還素子３Ａとしての容量Ｃ１１，Ｃ１２には金属／絶縁体／金属構造による純容量が用いられている。ドレイン端子とソース端子を短絡したトランジスタではドレイン・ゲート間及びソース・ゲート問の容量の他にゲート抵抗等の容量以外の成分が加わるが、金属／絶縁体／金属構造による純容量では他の成分はほとんど無い。このことから本実施例１では従来例より純粋な容量帰還が可能となり、その帰還効果も大きくなることから広帯域化が成される。
【００１８】
この広帯域化の効果を図２、図３及び図４に示した。図２は多段に接続した差動増幅回路において、従来例及び本実施例１の回路構成をそれぞれ用いた場合のＳ２１、すなわち利得の周波数特性のシミュレーション結果である。尚、このシミュレーションにおいては、従来例、本実施例共にＳ２１がピークを持たない範囲で帯域が最大と成るように帰還量が設定されている。図２から明らかなように、本実施例１では従来例より帯域が大幅に伸びていることがわかる。
【００１９】
また、図３は、図２のシミュレーションに用いた回路と同一の差動増幅回路の２００ｍＶ入力の５０Ｇｂｉｔ／ｓ出力シミュレーション波形である。従来例ではアイ開口１２１０ｍＶ，タイミングジッタ１０５０ｆｓに対し、本実施例１ではアイ開口１５９０ｍＶ，タイミングジッタ７６０ｆｓが得られている。
【００２０】
一般にデータ信号については、アイ開口が大きく、タイミングジッタが少ないほど良好な波形品質とされていることから、本実施例１では従来例よりも良好な波形品質が得られていることになる。図４に示した５００ｍＶ入力のときについても同様の傾向であり、広い入力範囲に対して、本実施例１では従来例よりも良好な波形品質を得ることが可能である。
【実施例２】
【００２１】
図５に本発明による差動増幅回路の実施例２を示す。図５において、Ｔ２１〜Ｔ２９はトランジスタ、Ｄ２１〜Ｄ２６はダイオード、Ｒ２１，２２は負荷抵抗、Ｃ２１，Ｃ２２は容量、ＶＤＤは高電位電源端子、ＶＣＳはバイアス電源端子、ＶＳＳは低電位電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００２２】
本実施例２も従来例と同様に電流スイッチ１Ｂ、ソースフォロア２Ｂ、帰還素子３Ｂの３つの部分回路から構成されている。電流スイッチ１Ｂは、差動入力端子ＤＴとＤＣから入力する差動信号を、ソース端子が共通の電流源（トランジスタＴ２３）にダイオードＤ２２を介して接続されたトランジスタＴ２１，Ｔ２２のゲート端子で受信し、増幅してドレイン端子と負荷抵抗Ｒ２１，Ｒ２２との共通接続点から差動電圧として出力する。ソースフォロア２Ｂは、当該増幅回路が多段に接続可能となるように、トランジスタＴ２６，Ｔ２８のゲート端子に入力した差動電圧をダイオードＤ２３とＤ２４、Ｄ２５とＤ２６でシフトし、信号のバイアスレベルを変換すると同時に次段駆動力を増強して、差動出力端子ＱＣ，ＱＴに出力する。帰還素子３Ｂは、トランジスタＴ２１のゲート端子とトランジスタＴ２２のドレイン端子間に接続されたトランジスタＴ２４と、トランジスタＴ２２のゲート端子とトランジスタＴ２１のドレイン端子間に接続されたトランジスタＴ２５からなる。
【００２３】
本実施例２は、純容量Ｃ１１，Ｃ１２を帰還素子３Ａとして用いた実施例１より効果は減少するが、トランジスタＴ２４，Ｔ２５のドレイン・ゲート間及びソース・ゲート間の容量により容量帰還が実現され、ソースフォロア２を介さない帰還であるために従来例よりも広帯域化が図られる。特に金属／絶縁体／金属構造等による純容量が使用できない場合は有用な形態である。
【実施例３】
【００２４】
図６に本発明による差動増幅回路の実施例３を示す。図６において、Ｔ３１〜Ｔ３７はトランジスタ、Ｄ３１〜Ｄ３６はダイオード、Ｒ３１、Ｒ３２は負荷抵抗、Ｒ３３，Ｒ３４は抵抗、Ｃ３１〜Ｃ３４は容量、ＶＤＤは高電位電源端子、ＶＣＳはバイアス電源端子、ＶＳＳは低電位電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００２５】
本実施例３も従来例と同様に電流スイッチ１Ｃ、ソースフォロア２Ｃ、帰還素子３Ｃの３つの部分回路から構成されている。電流スイッチ１Ｃは、差動入力端子ＤＴとＤＣから入力する差動信号を、ソース端子が共通の電流源（トランジスタＴ３３）にダイオードＤ３２を介して接続されたトランジスタＴ３１，Ｔ３２のゲート端子で受信し、増幅してドレイン端子と負荷抵抗Ｒ３１，Ｒ３２との共通接続点から差動電圧として出力する。ソースフォロア２Ｃは、当該増幅回路が多段に接続可能となるように、トランジスタＴ３４，Ｔ３６のゲート端子に入力した差動電圧をダイオードＤ３３とＤ３４、Ｄ３５とＤ３６でシフトし、信号のバイアスレベルを変換すると同時に次段駆動力を増強して、差動出力端子ＱＣ，ＱＴに出力する。帰還素子３Ｃは、容量Ｃ３１と抵抗Ｒ３３の直列回路と、容量Ｃ３２と抵抗Ｒ３４の直列回路からなる。
【００２６】
すなわち、本実施例３においては、実施例１で金属／絶縁体／金属構造による純容量Ｃ１１，Ｃ１２であった帰還素子３Ａが、それぞれ純抵抗と純容量を直列接続した帰還素子３Ｃに置き換えられている。この場合、純容量のみを用いた実施例１よりも帰還効果が低減し、その分だけ広帯域化の効果は減少するものの、ソースフォロア２Ｃを介すること無く帰還が施されることから、従来例以上の広帯域化は可能である。当該電流スイッチ１Ｃの利得が高く、帰還素子が純容量のみでは発振してしまう場合には、発振防止の観点から有用な形態である。
【実施例４】
【００２７】
実施例１から実施例３は、トランジスタとして電界効果型トランジスタ（Fie1d-Effct Transistor：ＦＥＴ）を想定したものだが、これをパイボーラトランジスタに置き換えても同様の効果が得られる。この場合、トランジスタのドレイン／ゲート／ソースをそれぞれコレクタ／ベース／エミツタに置き換える必要が有る。
【００２８】
また、実施例１から実施例３ではソースフォロア２Ａ〜２Ｃが付加されているものの、本発明の帰還素子３Ａ〜３Ｃは電流スイッチ１Ａ〜１Ｃの内部で接続されていることから、ソースフォロア２Ａ〜２Ｃは必ずしも必要ではない。特にソースフォロア２Ａ〜２Ｃが担う機能、すなわち信号のバイアスレベル変換と次段駆動力増強が必要でない場合には、ソースフォロア２Ａ〜２Ｃを省くことができる。
【図面の簡単な説明】
【００２９】
【図１】実施例１の差動増幅器の構成を示すブロック図である。
【図２】従来の差動増幅器と本発明の実施例１の構成の利得（Ｓ２１）帯域のシミュレーション結果を示す特性図である。
【図３】従来の差動増幅器と本発明の実施例１の構成の５０Ｇｂｉｔ／ｓ出力波形の２００ｍＶ入力時のシミュレーション結果を示す特性図である。
【図４】従来の差動増幅器と本発明の実施例１の構成の５０Ｇｂｉｔ／ｓ出力波形の５００ｍＶ入力時のシミュレーション結果を示す特性図である。
【図５】実施例２の差動増幅器の構成を示すブロック図である。
【図６】実施例３の差動増幅器の構成を示すブロック図である。
【図７】従来の差動増幅器の構成を示すブロック図である。
【符号の説明】
【００３０】
１Ａ〜１Ｄ：電流スイッチ
２Ａ〜２Ｄ：ソースフォロア
３Ａ〜３Ｄ：帰還素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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