(57)【要約】     【課題】  リセットのための大きな電圧を必要としないと共に、低ノイズで広いダイナミックレンジが得られる固体撮像装置を提供する。    【解決手段】  この閾値電圧変調方式ＭＯＳ型イメージサンサは、電圧発生回路７１は、光信号検出用ＭＯＳトランジスタ１１２のゲート１４とドレイン１６に、それぞれ、所定のゲート電圧ＶＧとドレイン電圧ＶＤを印加する。これにより、フォトダイオード１１１で発生する光電流ＩｐとＰ型基板１１に排出される排出電流Ｉsubとを釣り合わして、画素１０１を、光電流Ｉｐが信号蓄積領域であるＰ型のホールポケット１８を介してＰ型基板１１へ定常的に流れる定常動作状態にする。この定常動作状態を保持した状態で、チャネル１７のチャネル電位を光信号検出用ＭＯＳトランジスタ１１２のソース１５から読み出すことによって、光電流Ｉｐを対数変換した出力信号Ｖoutを得ることができる。【選択図】  図１
2006094136.tif 000002
【特許請求の範囲】
【請求項１】
受光ダイオードと、この受光ダイオードからの信号電荷を蓄積する信号蓄積領域と、この信号蓄積領域に存在する電荷量に応じて変化するチャネル電位を出力信号として読み出す絶縁ゲート型電界効果トランジスタと、上記信号蓄積領域に存在する電荷の排出先となる基板とを有する画素と、
上記絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、少なくとも上記画素の非読み出し時に、上記受光ダイオードで発生する光電流と上記基板に排出される電流とを釣り合わして、上記画素を、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする電圧発生部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
２次元配列された複数の上記画素を備え、
上記電圧発生部は、
非読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第１の電位を与えて、全ての画素を上記定常動作状態にする一方、
読み出し時には、選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位を与えると共に、非選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第３の電位を与えることによって、上記選択行の画素のみを読み出し可能にすることを特徴とする固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
上記電圧発生部が上記ゲートに与える第１および第２の電位は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える上記第３の電位は上記絶縁ゲート型電界効果トランジスタがオフとなる値であることを特徴とする固体撮像装置。
【請求項４】
請求項２に記載の固体撮像装置において、
上記電圧発生部が上記ゲートに与える第１の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値であることを特徴とする固体撮像装置。
【請求項５】
請求項１に記載の固体撮像装置において、
上記受光ダイオードは埋め込みフォトダイオードであることを特徴とする固体撮像装置。
【請求項６】
請求項１に記載の固体撮像装置において、
上記ドレイン配線は、遮光用メタルの配線であることを特徴とする固体撮像装置。
【請求項７】
請求項１に記載の固体撮像装置において、
２次元配列された複数の上記画素を備え、
上記電圧発生部は、
非読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位を与えると共に、ドレインにドレイン電圧として第４の電位を与えて全ての画素を上記定常動作状態にし、
読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として第５の電位を与えると共に、選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位を与える一方、非選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第３の電位を与えることによって、上記選択行の画素のみを読み出し可能にすることを特徴とする固体撮像装置。
【請求項８】
請求項７に記載の固体撮像装置において、
上記電圧発生部が上記ゲートに与える第２の電位は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える上記第３の電位は上記絶縁ゲート型電界効果トランジスタがオフとなる値であることを特徴とする固体撮像装置。
【請求項９】
請求項７に記載の固体撮像装置において、
上記電圧発生部が上記ドレインに与える第４の電位と上記ゲートに与える第２の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値であることを特徴とする固体撮像装置。
【請求項１０】
請求項７に記載の固体撮像装置において、
上記ゲートに第２の電位を与え、ドレインに第５の電位を与えることによって得られるゲート下のサーフェスポテンシャルと、上記ドレインに与える第４の電位は同一電位であることを特徴とする固体撮像装置。
【請求項１１】
請求項７に記載の固体撮像装置において、
上記ドレインに与える第４の電位を発生する電圧発生回路を備え、
この電圧発生回路は、上記絶縁ゲート型電界効果トランジスタと同一構造であり、かつ、上記絶縁ゲート型電界効果トランジスタと同一基板上に形成された絶縁ゲート型電界効果トランジスタによって構成されていることを特徴とする固体撮像装置。
【請求項１２】
請求項１１に記載の固体撮像装置において、
上記電圧発生回路を構成する上記絶縁ゲート型電界効果トランジスタは、ドレインに第５の電位が印加され、ゲートに第２の電位が印加されることを特徴とする固体撮像装置。
【請求項１３】
請求項２または７に記載の固体撮像装置において、
暗時または所定の均一光を上記複数の画素に照射しているときに、上記複数の画素からの各出力信号を記憶して、この各出力信号を各基準信号として出力する記憶部と、
撮像時に上記複数の画素から出力される各出力信号から上記各基準信号を減算して、各画素の各撮像信号として出力する減算部とを備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関し、より詳しくは、閾値電圧変調方式ＭＯＳ型イメージセンサと呼ばれる固体撮像装置に関する。
【背景技術】
【０００２】
最近、各画素に増幅機能を持たせ走査回路により読み出す増幅型固体撮像装置が広く用いられている。増幅型固体撮像装置では、画素内に、増幅部、リセット部、画素選択部等を平面的に別々に配置した横型の固体撮像装置と、増幅部、リセット部、画素選択部を深さ方向に重ねて配置した縦型の固体撮像装置とがある。
【０００３】
縦型の固体撮像装置の中で、光信号検出用ＭＯＳトランジスタのチャネル領域下にキャリアポケットを設けた、閾値電圧変調方式のＭＯＳ型イメージサンサが提案されている(特許文献１(特開平１１−１９５７７８号公報)、非特許文献１(T.Miida et al., ISSCC Digest of Technical Papers, p42 (2002))を参照)。
【０００４】
このイメージセンサの１画素分の構造を、図１０(Ａ)の平面図および図１０(Ｂ)の断面図に示す。単位画素は、受光ダイオード６１１と、受光ダイオード６１１に隣接する光信号検出用ＭＯＳトランジスタ６１２とから構成される。上記単位画素は、Ｐ基板５１１の表面側に形成されたＮウェル５１２上に形成される。受光ダイオード６１１と光信号検出用ＭＯＳトランジスタ６１２とは、Ｐ型のウェル５１３によって繋がっている。
【０００５】
光信号検出用ＭＯＳトランジスタ６１２においては、ゲート５１４がリング状に有り、中央部にＮ型のソース５１５が形成され、ゲート５１４の外周を囲むようにＮ型のドレイン５１６が形成されている。ゲート５１４下の半導体表面部にはＮ層５１７が形成され、このＮ層５１７はドレイン５１６、ソース５１５間のチャネル５１７を構成している。また、ゲート５１４の下方、ソース５１５の近傍のＰ型ウェル５１３内にソース５１５を囲むようにＰ型のホールポケット５１８が設けられている。
【０００６】
上記閾値電圧変調方式のＭＯＳ型イメージサンサでは、受光ダイオード６１１が埋め込みフォトダイオード構造であるので、暗電流ノイズを大幅に低減することが可能である。さらに、受光ダイオード６１１→ホールポケット５１８→Ｐ基板５１１への電荷転送が完全であれば、リセットノイズが原理的に発生しないという利点を有する。しかしながら、上記電荷転送を完全にするには大きな電圧が必要となる。
【０００７】
図１１を参照して、上記閾値電圧変調方式のＭＯＳ型イメージサンサの動作を説明する。この図１１において、縦軸は、図１０(Ｂ)におけるＹ−Ｙ断面でのポテンシャルＰｏ、横軸は深さＤｅを表す。
【０００８】
まず、信号蓄積動作時には、ゲート５１４の電位はＶ０とされ、受光ダイオード６１１からの信号電荷(ホール)は、ホールポケット領域５１８に転送され蓄積する。次に、信号読み出し時には、ゲート５１４の電位はＶ１とされ、ドレイン５１６の電位はＶＤとされることにより、ホールポケット５１８に存在する信号量に応じて表面部のチャネル(Ｎ層)５１７の電位が変化する。つまり、上記信号量が０では上記電位がφ０となり、上記信号量がＱｓでは上記電位はφ１になる。このチャネル５１７の電位変化を、画素の光信号としてソース５１５から読み出すことができる。
【０００９】
信号読み出し動作が終了すると、ゲート５１４の電位はＶ２とされ、ホールポケット５１８に蓄積した信号電荷はＰ基板５１１へ排出されてリセット動作が行われる。リセット動作後、ゲート５１４の電位は再びＶ１とされ、ホールポケット５１８に信号電荷が存在しない状態での画素基準信号をソース５１５から読み出すことができる。上記画素基準信号を読み出した後は、再び最初の信号蓄積動作に入り、次の撮像動作サイクルを行う。
【００１０】
以上の動作をゲート電圧のタイミングチャートで、図１２に示す。すなわち、期間Ｔ１でゲート電圧をＶ１とすることによって、画素の光信号を読み出す動作を行う。次に、期間Ｔ２でゲート電圧をＶ２としてリセット動作を行う。その後、期間Ｔ３で再びゲート電圧をＶ１とすることによって、画素基準信号を読み出す動作を行う。これを撮像動作サイクル毎に繰り返す。
【００１１】
上記一連の動作において、リセット動作時に、もしホールポケット５１８からＰ基板５１１にホールに対するポテンシャルバリアΔφＲＳＴが存在すると、一部の電荷ΔＱがホールポケット５１８に残留する。
【００１２】
図１１に、ゲート電圧Ｖ２とこの電圧Ｖ２よりも低いゲート電圧Ｖ２’とを比較して示すように、ポテンシャルバリアΔφＲＳＴおよび残留電荷量ΔＱはゲート電圧に依存する。つまり、ポテンシャルバリアΔφＲＳＴと残留電荷量ΔＱはゲート電圧が大きくなるに従って減少する。この残留電荷量ΔＱの増大は、画像において残像の増大をもたらす。
【００１３】
さらに、上記閾値電圧変調方式のＭＯＳ型イメージサンサから得られる信号は、光入力に対してリニアな応答であり、強い入射光には飽和するので、ダイナミックレンジをあまり広くできない。
【特許文献１】特開平１１−１９５７７８号公報
【非特許文献１】三井田(T.Miida)ら、アイ・エス・エス・シー・シー・ダイジェスト・オブ・テクニカル・ペーパーズ (ISSCC Digest of Technical Papers), pp.42-43(2002)
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、リセットのための大きな電圧を必要としないと共に、広いダイナミックレンジが得られる固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、
この発明の固体撮像装置は、受光ダイオードと、この受光ダイオードからの信号電荷を蓄積する信号蓄積領域と、この信号蓄積領域に存在する電荷量に応じて変化するチャネル電位を出力信号として読み出す絶縁ゲート型電界効果トランジスタと、上記信号蓄積領域に存在する電荷の排出先となる基板とを有する画素と、
上記絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、少なくとも上記画素の非読み出し時に、上記受光ダイオードで発生する光電流と上記基板に排出される電流とを釣り合わして、上記画素を、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする電圧発生部と、
を備えることを特徴としている。
【００１６】
この発明の固体撮像装置では、上記電圧発生部は、上記絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、少なくとも非読み出し期間に、上記受光ダイオードで発生する光電流と上記基板に排出される電流とを釣り合わして、上記画素を、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする。
【００１７】
この定常動作状態を保持したまま、上記チャネル電位を上記絶縁ゲート型電界効果トランジスタから短期間内に読み出すことによって、上記光電流を対数変換した出力信号を得ることができる。すなわち、本発明の固体撮像装置では、上記光電流が上記信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態を読み出し期間に短期間保持して、読み出し動作を行う。
【００１８】
本発明では、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００１９】
また、一実施形態の固体撮像装置では、２次元配列された複数の上記画素を備え、
上記電圧発生部は、
非読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第１の電位(ＶＨ)を与えて、全ての画素を上記定常動作状態にする一方、
読み出し時には、選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位(ＶＭ)を与えると共に、非選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第３の電位(ＶＬ)を与えることによって、上記選択行の画素のみを読み出し可能にする。
【００２０】
この実施形態の固体撮像装置では、上記電圧発生部は、非読み出し時には、全ての画素にゲート電圧として第１の電位(ＶＨ)を与えて、上記ゲート下を電荷で埋められたピンニング状態にすると同時に、上記定常動作状態にする。
【００２１】
一方、読み出し時には、上記電圧発生部は、選択行の画素にゲート電圧として第２の電位(ＶＭ)を与えると共に非選択行の画素にゲート電圧として第３の電位(ＶＬ)を与えることによって、上記選択行の画素のみが読み出し可能になる。
【００２２】
したがって、この実施形態では、複数の画素が２次元配列された固体撮像装置において、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００２３】
また、一実施形態の固体撮像装置では、上記電圧発生部が上記ゲートに与える第１および第２の電位(ＶＨ,ＶＭ)は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える上記第３の電位(ＶＬ)は上記絶縁ゲート型電界効果トランジスタがオフとなる値である。
【００２４】
この実施形態の固体撮像装置では、上記電圧発生部が上記ゲートに与える第２の電位(ＶＭ)は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える第３の電位(ＶＬ)は上記絶縁ゲート型電界効果トランジスタがオフとなる値である。したがって、読み出し時の選択行の画素では、オン状態の絶縁ゲート型電界効果トランジスタから、定常動作状態での画素の出力信号を読み出すことができる。一方、読み出し時の非選択行の画素では、絶縁ゲート型電界効果トランジスタがオフ状態なので、出力信号の読み出しは行われない。
【００２５】
また、一実施形態の固体撮像装置では、上記電圧発生部が上記ゲートに与える第１の電位(ＶＨ)は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値である。
【００２６】
この実施形態では、非読み出し時に、電圧発生部が全画素のゲートにゲート電圧として第１の電位を与えることで、絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる。これにより、ゲート酸化膜と基板界面で発生する暗電流を低く抑えることができる。
【００２７】
また、一実施形態の固体撮像装置では、上記受光ダイオードは埋め込みフォトダイオードである。
【００２８】
したがって、この実施形態では、受光ダイオードで発生する暗電流を大幅に低減することが可能となり、対数変換型の固体撮像装置における低照度側の撮像限界を拡大できる。
【００２９】
また、一実施形態の固体撮像装置では、上記ドレイン配線は、遮光用メタルの配線である。
【００３０】
この実施形態では、ドレイン配線が遮光用メタルの配線であるので、ドレイン用の追加配線の必要がない。本発明では、上記絶縁ゲート型電界効果トランジスタのドレインに印加する電位を全画素同一にできるので、遮光用メタルパターンを用いた配線が可能となる。
【００３１】
また、一実施形態の固体撮像装置では、２次元配列された複数の上記画素を備え、
上記電圧発生部は、
非読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位(ＶＭ)を与えると共に、ドレインにドレイン電圧として第４の電位(ＶＤ２)を与えて全ての画素を上記定常動作状態にし、
読み出し時には、全ての画素の絶縁ゲート型電界効果トランジスタのドレインにドレイン電圧として第５の電位(ＶＤ１)を与えると共に、選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位(ＶＭ)を与える一方、非選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第３の電位(ＶＬ)を与えることによって、上記選択行の画素のみを読み出し可能にする。
【００３２】
この実施形態の固体撮像装置では、上記電圧発生部は、非読み出し時には、全ての画素にドレイン電圧として第４の電位(ＶＤ２)を与え、ゲート電圧として第２の電位(ＶＭ)を与えて、上記ゲート下を電荷で埋められたピンニング状態にすると同時に、上記定常動作状態にする。
【００３３】
一方、読み出し時には、上記電圧発生部は、全ての画素にドレイン電圧として第５の電位(ＶＤ１)を与え、選択行の画素にゲート電圧として第２の電位(ＶＭ)を与えると共に非選択行の画素にゲート電圧として第３の電位(ＶＬ)を与える。これによって、上記選択行の画素のみを短期間に定常状態を保持したまま、読み出し可能にする。
【００３４】
したがって、この実施形態では、複数の画素が２次元配列された固体撮像装置において、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００３５】
また、一実施形態の固体撮像装置では、上記電圧発生部が上記ゲートに与える第２の電位(ＶＭ)は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える上記第３の電位(ＶＬ)は上記絶縁ゲート型電界効果トランジスタがオフとなる値である。
【００３６】
この実施形態では、上記電圧発生部が上記ゲートに与える第２の電位(ＶＭ)は上記絶縁ゲート型電界効果トランジスタがオンとなる値であり、上記電圧発生部が上記ゲートに与える第３の電位(ＶＬ)は上記絶縁ゲート型電界効果トランジスタがオフとなる値である。したがって、読み出し時の選択行の画素では、オン状態の絶縁ゲート型電界効果トランジスタから、定常動作状態での画素の出力信号を読み出すことができる。一方、読み出し時の非選択行の画素では、絶縁ゲート型電界効果トランジスタがオフ状態なので、出力信号の読み出しは行われない。
【００３７】
また、一実施形態の固体撮像装置では、上記電圧発生部が上記ドレインに与える第４の電位(ＶＤ２)と上記ゲートに与える第２の電位(ＶＭ)は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値である。
【００３８】
この実施形態では、非読み出し時に上記電圧発生部が全画素のゲートとドレインに与える第２の電位と第４の電位は、上記絶縁ゲート型電界効果トランジスタのゲート下のチャネル表面が電荷で埋められてピンニングされる値であるので、ゲート酸化膜と基板界面で発生する暗電流を低く抑えることができる。
【００３９】
また、一実施形態の固体撮像装置では、上記ゲートに第２の電位(ＶＭ)を与え、ドレインに第５の電位(ＶＤ１)を与えることによって得られるゲート下のサーフェスポテンシャルと、上記ドレインに与える第４の電位(ＶＤ２)は同一電位である。
【００４０】
この実施形態では、非読み出し時に、全ての画素の絶縁ゲート型電界効果トランジスタのドレインに第４の電位を与え、読み出し時にドレインにドレイン電圧として第５の電位を与え、かつ選択行の画素の絶縁ゲート型電界効果トランジスタのゲートにゲート電圧として第２の電位を与える。この時、上記第４の電位は、ゲート下サーフェスポテンシャルに同電位である。これにより、上記選択行の画素のみを短期間に定常状態を保持したまま、読み出し可能になる。
【００４１】
また、一実施形態の固体撮像装置では、上記ドレインに与える第４の電位(ＶＤ２)を発生する電圧発生回路(８１０)を備え、この電圧発生回路(８１０)は、上記絶縁ゲート型電界効果トランジスタと同一構造であり、かつ、上記絶縁ゲート型電界効果トランジスタと同一基板上に形成された絶縁ゲート型電界効果トランジスタによって構成されている。
【００４２】
この実施形態では、画素の絶縁ゲート型電界効果トランジスタと同一構造で同一半導体基板上に形成された絶縁ゲート型電界効果トランジスタのドレインに第５の電位、ゲートに第２の電位を与えることによって、非読み出し時に、全ての画素の絶縁ゲート型電界効果トランジスタのドレインに与える第４の電位が容易に得られる。
【００４３】
また、一実施形態の固体撮像装置は、上記電圧発生回路を構成する上記絶縁ゲート型電界効果トランジスタは、ドレインに第５の電位(ＶＤ１)が印加され、ゲートに第２の電位(ＶＭ)が印加される。
【００４４】
この実施形態の固体撮像装置では、上記電圧発生回路を構成する上記絶縁ゲート型電界効果トランジスタのドレインに第５の電位(ＶＤ１)を印加し、上記トランジスタのゲートに第２の電位(ＶＭ)を印加することで、上記トランジスタのソースから第４の電位(ＶＤ２)を出力する。
【００４５】
また、一実施形態の固体撮像装置は、暗時または所定の均一光を上記複数の画素に照射しているときに、上記複数の画素からの各出力信号を記憶して、この各出力信号を各基準信号として出力する記憶部と、
撮像時に上記複数の画素から出力される各出力信号から上記各基準信号を減算して、各画素の各撮像信号として出力する減算部とを備える。
【００４６】
この実施形態では、上記記憶部は、暗時または所定の均一光を上記複数の画素に照射しているときに、各画素の各出力信号を記憶すると共に、各出力信号を各基準信号として出力し、減算部は撮像時に上記複数の画素から出力される各出力信号から上記各基準信号を減算して、各画素の各撮像信号として出力する。したがって、各画素毎の出力オフセットばらつきを除去した撮像信号を得ることが可能となる。
【発明の効果】
【００４７】
この発明の固体撮像装置によれば、電圧発生部は、絶縁ゲート型電界効果トランジスタのゲートとドレインに、それぞれ、所定のゲート電圧とドレイン電圧を印加することによって、絶縁ゲート型電界効果トランジスタのゲート下を電荷で埋められたピンニング状態にすると同時に、受光ダイオードで発生する光電流と基板に排出される電流とを釣り合わして、画素を、上記光電流が信号蓄積領域を介して上記基板へ定常的に流れる定常動作状態にする。
【００４８】
この定常動作状態を保持したまま、チャネル電位を上記絶縁ゲート型電界効果トランジスタから短期間内に読み出すことによって、上記光電流を対数変換した出力信号を得ることができる。すなわち、本発明の固体撮像装置では、光電流が信号蓄積領域を介して基板へ定常的に流れる定常動作状態を短期間保持して、読み出し動作を行う。
【００４９】
本発明では、従来のような大きなゲート電圧を要するリセット動作を行う必要がなくなると共に、読み出し動作が対数変換動作となってダイナミックレンジを広くできる。
【００５０】
すなわち、この発明によれば、閾値電圧変調方式ＭＯＳ型イメージセンサであることにより低暗電流特性が得られると共に、対数変換特性を得ることが可能である。これにより、低暗電流特性でもって撮像可能範囲を低照度側へ拡大すると共に、対数変換特性でもって撮像可能範囲を高照度側へ拡大する。したがって、格段に広い撮像可能領域が獲得され、ダイナミックレンジが格段に広いイメージセンサを実現できる。
【発明を実施するための最良の形態】
【００５１】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５２】
(第１の実施の形態)
図１を参照して、この発明の固体撮像装置の第１実施形態である対数変換型の閾値電圧変調方式ＭＯＳ型イメージサンサの構成を説明する。図１(Ａ)は上記第１実施形態の平面図であり、図１(Ｂ)は図１(Ａ)のＡ−Ａ断面図である。また、図１(Ｃ)は図１(Ｂ)に示す位置Ｄ-Ｃ-Ｂを結ぶ線におけるポテンシャル分布を示す図である。
【００５３】
この第１実施形態は、単位画素である画素１０１と、図１(Ｄ)に示す電圧発生回路７１とを備える。この画素１０１は、受光ダイオードであるフォトダイオード１１１と、絶縁ゲート型電界効果トランジスタとしての光信号検出用ＭＯＳトランジスタ１１２とを有する。この光信号検出用ＭＯＳトランジスタ１１２は、フォトダイオード１１１に隣接している。
【００５４】
上記画素１０１は、Ｐ型基板１１の表面側に形成されたＮウェル１２上に形成される。フォトダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とは、Ｐ型のウェル１３によって繋がっている。
【００５５】
光信号検出用ＭＯＳトランジスタ１１２は、ゲート１４が略正八角形状のリング形状であり、中央部にＮ型のソース１５が形成されている。また、上記ゲート１４の外周を囲むようにＮ型のドレイン１６が形成されている。ゲート１４下の半導体表面部にはＮ層１７が形成され、このＮ層１７はドレイン１６とソース１５との間のチャネル１７を構成している。また、ゲート１４の下方、ソース１５の近傍のＰ型ウェル１３内にソース１５を囲むようにＰ型のホールポケット１８が設けられている。このホールポケット１８が電荷蓄積領域をなす。
【００５６】
この第１実施形態では、電圧発生回路７１は、まず、ドレイン１６に所定のドレイン電圧ＶＤを印加し、環状ゲート１４に所定のゲート電圧ＶＧを印加する。この時のポテンシャル分布を図１(Ｃ)に示す。
【００５７】
図１(Ｃ)において、フォトダイオード１１１のＰ型のウェル１３で発生した光電荷は、ホールポケット１８に転送される。その後、ホールポケット１８に、上記光電荷のうちの一部の電荷が残留することにより、Ｐ型基板１１へのバリア電圧がφＸとなり、バリア電圧φＸを越えてＰ型基板１１への電荷排出が生じる。このＰ型基板１１への排出電流Ｉsubは、バリア電圧φＸの関数として近似的に次式(１)で表される。
Ｉsub＝Ｉo・ｅｘｐ(−φＸ・ｑ/ｋＴ)        … (１)
【００５８】
ここで、Ioは定数、ｑは素電荷、ｋはボルツマン定数、Ｔは絶対温度である。
上記式(１)で表される状態が定常的に保持されれば、光電流Ｉｐと排出電流Ｉsubとが等しくなるから、結局、次式(２)が成り立つ。なお、次式(２)において、Ｃonstは定数である。
Ｌog(Ｉｐ)＝−φＸ・ｑ/ｋＴ＋Ｃonst          … (２)
【００５９】
すなわち、光電流Ｉｐを対数変換した値とバリア電圧φＸとが比例関係になる。このバリア電圧φＸの値は、環状ゲート１４の下のチャネル１７のチャネル電位の変化として、ソース１５より出力電圧Ｖoutとして読み出される。
【００６０】
したがって、この実施形態では、図２に示す出力電圧特性(ｉ)のように、光入力つまり光電流Ｉｐの対数Ｌog(Ｉｐ)と出力電圧Ｖoutとの関係は直線状になる。
【００６１】
一方、従来のリニア変換型素子における光入力(光電流)の対数と出力電圧Ｖoutとの関係は、図２に示す出力電圧特性(ii)のように、入射光強度がＰｍに達すると出力電圧Ｖoutが飽和してしまう。これに対し、対数変換型である本実施形態によれば、出力電圧特性(ｉ)は飽和せず、ダイナミックレンジを大幅に高めることが可能となる。
【００６２】
また、この第１実施形態では、フォトダイオード１１１は埋め込み型であり、暗電流ノイズを大幅に低減することが可能である。これは、対数変換型の動作においては、低照度側の撮像限界を拡大できることを意味する。
【００６３】
なお、この実施形態では、図１(Ａ)に示すように、リング型ゲート１４と信号蓄積領域としてのホールポケット１８を略正八角形にしたが、円形状、楕円形状、四角形状、六角形状、多角形状でもよい。
【００６４】
次に、図３に、上記第１実施形態の固体撮像装置のより具体的な一例として、２×３画素の２次元配列された６個の画素１１０を備えた対数変換型閾値電圧変調方式ＭＯＳ型イメージサンサの回路構成を示す。各画素１１０は、前述の画素１０１と同じ構成であり、各画素１１０が有する光信号検出用ＭＯＳトランジスタ１１２とフォトダイオード１１１も同様の構成である。
【００６５】
各画素１１０は、ＭＯＳトランジスタ１１２とフォトダイオード１１１とで構成されている。各行のＭＯＳトランジスタ１１２のゲート１４はゲート線４１ａ,４１ｂ,４１ｃでゲート駆動回路４４に接続されている。また、各列のＭＯＳトランジスタ１１２のソース１５はソース線４３ａ,４３ｂで水平読み出し回路４７に接続されている。この水平読み出し回路４７は、出力回路４８に接続され、この出力回路４８は出力端子４９に接続されている。
【００６６】
また、この実施形態は、電圧発生回路５１を有している。この電圧発生回路５１は、ドレイン電圧端子ＴＶＤとゲート駆動回路４４とに接続されている。この電圧発生回路５１は、各ＭＯＳトランジスタ１１２のゲート１４に印加するゲート電圧ＶＧとドレイン１６に印加するドレイン電圧ＶＤを発生する回路である。
【００６７】
この実施形態での読み出し動作を、図４に示すタイミングチャートを参照して説明する。
【００６８】
図４に示すように、ゲート駆動回路４４は、ゲート線４１ａ,４１ｂ,４１ｃに、それぞれ、駆動波形４１(ａ),４１(ｂ),４１(ｃ)で表されるゲート電圧を印加する。１水平走査期間１Ｈは読み出し期間Ｔ１と非読み出し期間Ｔ２からなる。
【００６９】
非読み出し期間Ｔ２では、トランジスタ１１２のゲート１４に第１の電位としてのＨレベル電圧ＶＨが印加されて、光電流Ｉｐと排出電流Ｉsubとが一致した定常状態が維持され、上述の対数変換型の動作が持続すると同時に、ドレイン-ソース間が十分オン(ＯＮ)してチャネル１７が十分な電荷で埋められたピンニング状態である。
【００７０】
一方、読み出し期間Ｔ１の内、ゲート線４１ａが選択される期間Ｔａでは、ゲート線４１ａに印加される駆動波形４１(ａ)では、第２の電位(ＶＭ)としてのＭレベル(ミドルレベル)電圧ＶＭが維持される。一方、他のゲート線４１ｂ,４１ｃには駆動波形４１(ｂ),４１(ｃ)で示すように、第３の電位としてのＬレベル(ローレベル)電圧ＶＬが印加される。
【００７１】
したがって、期間Ｔａでは、ゲート線４１ｂ,４１ｃに接続された行の画素１１０は非選択となり、ゲート線４１ａに接続された行の画素１１０の出力電圧Ｖoutのみがソース１５に接続されたソース線４３ａ,４３ｂを経由して水平読み出し回路４７によって読み出される。
【００７２】
同様に、期間Ｔｂでは、ゲート線４１ｂに第２の電位としてのＭレベル電圧ＶＭが印加される一方、ゲート線４１ａ,４１ｃに第３の電位としてのＬレベル電圧ＶＬが印加されるので、ゲート線４１ｂに接続された行の画素１１０だけが選択されて、水平読み出し回路４７で出力電圧Ｖoutが読み出される。
【００７３】
また、期間Ｔｃでは、ゲート線４１ｃに第２の電位としてのＭレベル電圧ＶＭが印加される一方、ゲート線４１ａ,４１ｂに第３の電位としてのＬレベル電圧ＶＬが印加されるので、ゲート線４１ｃに接続された行の画素１１０だけが選択されて、水平読み出し回路４７で出力電圧Ｖoutが読み出される。
【００７４】
このように、この第１実施形態では、各読み出し期間Ｔａ,Ｔｂ,Ｔｃでは、各読み出し期間Ｔａ,Ｔｂ,Ｔｃに対応する行の画素１１０だけが読み出され、読み出しの対象外のすべての画素１１０のトランジスタ１１２のゲート１４は第３の電位としてのＬレベル電圧ＶＬに保持される。
【００７５】
次に、図５Ａ、図５Ｂを参照して、この第１実施形態における読み出し動作を詳細に説明する。図５Ａにゲート電圧ＶＧと出力電圧Ｖoutとの関係を示し、図５Ｂに図１(Ｂ)の位置Ｄ-Ｃ-ＢとＤ-Ｃ-Ｅを結ぶ一点鎖線に沿ったポテンシャル分布を示す。
【００７６】
図５Ｂにおいて、曲線ｐＶＨはゲート電圧ＶＧが第１の電位としてのＨレベル電圧ＶＨであるときのポテンシャル分布を示し、曲線ｐＶＭはゲート電圧ＶＧが第２の電位としてのＭレベル電圧ＶＭであるときのポテンシャル分布を示し、曲線ｐＶＬはゲート電圧ＶＧが第３の電位としてのＬレベル電圧ＶＬであるときのポテンシャル分布を示している。なお、図５Ｂにおいて、各破線は、図１(Ｂ)のＤ-Ｃ-Ｅ断面に相当するゲート電極１４の下のポテンシャル分布を示し、実線は図１(Ｂ)のＢ-Ｃ-Ｄ断面に相当するポテンシャル分布を示す。
【００７７】
先に述べたとおり、１水平走査期間１Ｈのうちの大部分の期間である非読み出し期間Ｔ２はゲート電圧ＶＧが第１の電位としてのＨレベル電圧ＶＨであり、光電流Ｉpと基板への排出電流Ｉsubとが等しい定常状態であり、光強度の増大に応じて、基板１１に対するホールポケット１８の電位が上昇してバリア電圧φＸが対数的に低下する。
【００７８】
しかしながら、ドレイン-ソース間が十分にオン(ＯＮ)してチャネル１７が十分の電荷で埋められたピンニング状態であるため、図５Ａに示すように、出力電圧Ｖoutは光強度に関わらず、ドレイン電圧ＶＤである。
【００７９】
一方、読み出し期間Ｔ１では、選択された行ではゲート電圧ＶＧが第２の電位としてのＭレベル電圧ＶＭであり、非選択行では、ゲート電圧ＶＧが第３の電位としてのＬレベル電圧ＶＬである。
【００８０】
各読み出し期間Ｔａ,Ｔｂ,Ｔｃに短時間だけゲート電圧ＶＧがＭレベル電圧ＶＭ、あるいはＬレベル電圧ＶＬになっただけでは、ゲート電圧ＶＧが第１の電位としてのＨレベル電圧ＶＨ時のホールポケット１８内の電荷が保持される一方、上記ドレイン-ソース間が飽和領域に入るので、光電流の増大に伴い、図５Ａに示す特性Ｌ３からＬ２、特性Ｌ２からＬ１のようにシフトして、出力電圧Ｖoutが光強度の対数に比例して増大する。
【００８１】
なお、各読み出し期間Ｔａ,Ｔｂ,Ｔｃに、ホールポケット１８内の電荷が保持されるためには、各読み出し期間Ｔａ,Ｔｂ,Ｔｃが短時間であることと同時に、各読み出し期間でのホールポケット１８からＰ型基板１１への排出電流Ｉsubを小さく抑えておくことが重要である。
【００８２】
この実施形態の場合、非読み出し期間Ｔ２において、光電流Ｉpと基板１１への排出電流Ｉsubとが等しい定常状態であり、その後の短時間の読み出し期間Ｔａ,Ｔｂ,Ｔｃでは、ゲート電圧ＶＧを第１の電位としてのＨレベルから第２の電位としてのＭレベルや第３の電位としてのＬレベルに下げる。このように、一時的にホールポケットのＰ型基板１１へのバリア電圧を大きくすることで、バリア電圧を越えてＰ型基板１１へ流れる排出電流Ｉsubを小さく抑えることができ、非読み出し期間Ｔ２でのホールポケット１８内の電荷が保持されることとなる。
【００８３】
なお、上記短時間の読み出し期間Ｔａ,Ｔｂ,Ｔｃは、１μ秒程度であり、一方、１Ｈ期間は一般的なＮＴＳＣ方式の場合、６３.５μ秒であるから、読み出し期間は非読み出し期間に比べ、数十分の一という短い時間である。
【００８４】
ところで、読み出し対象の画素１１０のゲート１４を、第２の電位としてのＭレベル電圧ＶＭとし、非読み出し対象の画素１１０のゲート１４を第３の電位としてのＬレベル電圧ＶＬとした場合、この読み出し対象の画素１１０の出力電圧Ｖoutと非読み出し対象の画素１１０の出力電圧Ｖoutとは、図５Ａに示す読み出しマージンＭＧだけの差がつく。これにより、読み出し対象の画素１１０の出力信号Ｖoutのみを読み出すことが可能となる。
【００８５】
なお、この第１実施形態の動作においては、受光ダイオードであるフォトダイオード１１１は埋め込み型であり、フォトダイオード１１１で発生する暗電流を低く抑えることができる。同時に、１水平走査期間１Ｈのうちの大部分の時間である非読み出し期間Ｔ１にはゲート１４下のチャネル１７がピンニング状態にあるので、ゲート酸化膜と基板界面で発生する暗電流をも低く抑えることができる。また、ドレイン１６への印加電圧は全画素で同一であるので、ドレイン配線を各画素の遮光用メタルなどのレイアウトパターンを用いて配線することが可能である。
【００８６】
(第２の実施の形態)
次に、この発明の固体撮像装置の第２実施形態を説明する。この第２実施形態は、前述の第１実施形態の変形例に相当し、図１(Ａ)、図１(Ｂ)および図３に示す構成は、第１実施形態と同様である。この第２実施形態は、ドレイン１６への印加電圧ＶＤを一定の電圧ＶＤではなく、パルス波形とした点が前述の第１実施形態と異なる。したがって、この第２実施形態では、前述の第１実施形態と異なる点を重点的に説明する。
【００８７】
図６のタイミングチャートを参照して、この第２実施形態の動作を説明する。図６において、上方の３つの波形４１(ａ)〜４１(ｃ)は、図３に示すゲート駆動回路４４がゲート線４１ａ〜４１ｃに印加するゲート電圧の駆動波形４１(ａ)〜４１(ｃ)である。一方、図６において、下方の１つの波形４２(ａ)(ｂ)(ｃ)は、図３に示す信号線４２ａ、４２ｂ、４２ｃに印加するドレイン電圧の波形４２(ａ)、４２(ｂ)、４２(ｃ)を示す。波形４２(ａ)、４２(ｂ)、４２(ｃ)は、すべて同じ波形である。
【００８８】
すなわち、図３の電圧発生回路５１は、図６のドレインパルスの波形４２(ａ)(ｂ)(ｃ)の如く、読み出し期間Ｔａ,Ｔｂ,Ｔｃにのみ、全ての画素１１０の光信号検出用ＭＯＳトランジスタ１１２に第５の電位としてのドレイン電圧ＶＤ１を印加する。一方、上記電圧発生回路５１は、非読み出し期間には、全ての画素１１０の光信号検出用ＭＯＳトランジスタ１１２に、第４の電位としてのドレイン電圧ＶＤ２を印加する。この第４の電位としてのドレイン電圧ＶＤ２は、第５の電位としてのドレイン電圧ＶＤ１よりも低い電圧である。
【００８９】
ここで、第１実施形態と同様に、図７を参照して、この第２実施形態における読み出し動作を詳細に説明する。図７Ａに、ゲート電圧ＶＧと出力電圧Ｖoutとの関係を、ドレイン電圧がＶＤ１の場合の特性(ｉ)と、ドレイン電圧がＶＤ２の場合の特性(ii)とで示す。また、図７Ｂに、図１(Ｂ)の位置Ｄ-Ｃ-ＢとＤ-Ｃ-Ｅを結ぶ一点鎖線に沿ったポテンシャル分布を示す。
【００９０】
図７Ｂにおいて、曲線ｐＶＭはゲート電圧ＶＧが第２の電位としてのＭレベル電圧ＶＭであるときのポテンシャル分布であり、曲線ｐＶＬはゲート電圧ＶＧが第３の電位としてのＬレベル電圧ＶＬであるときのポテンシャル分布である。図７Ｂにおいて、破線は、Ｄ-Ｃ-Ｅ断面に相当するゲート電極１４の下のポテンシャル分布を破線で示し、Ｂ-Ｃ-Ｄ断面に相当するポテンシャル分布を実線で示す。
【００９１】
図４に示すように、前述の第１実施形態では、非読み出し期間におけるゲートへの印加電圧を第１の電位としてのＨレベル電圧ＶＨとしたが、この第２実施形態では、図６に示すように、非読み出し期間におけるゲートへの印加電圧を第２の電位としてのＭレベル電圧ＶＭとした。
【００９２】
前述の第１実施形態では、非読み出し期間で光電流Ｉpと基板１１への排出電流Ｉsubとが等しい定常状態であり、その後の読み出し期間Ｔａ,Ｔｂ,Ｔｃではホールポケット１８のＰ型基板１１へのバリア電圧が大きくなり、厳密には、非読み出し時の定常状態とは異なっている。
【００９３】
一方、この第２実施形態では、非読み出し期間にドレイン１６に印加するドレイン電圧ＶＤ２を、読み出し期間にドレインに印加するドレイン電圧ＶＤ１より低い電圧ＶＤ２とした。これにより、図７Ｂに示すように、読み出し時でも非読み出し時の定常状態と同じゲート下のポテンシャルを得ることができ、読み出し時と非読み出し時とで、ホールポケット１８のＰ型基板１１へのバリア電圧が変わらず、読み出し時にも非読み出し時と同様な定常状態を作り得る。
【００９４】
もちろん、この第２実施形態でも、１水平走査期間１Ｈのうちの大部分の時間である非読み出し期間Ｔ２にはゲート下のチャネルもピンニング状態にあるので、ゲート酸化膜と基板界面で発生する暗電流を低く抑えることができる。また同様に、ドレイン印加電圧４２(ａ)(ｂ)(ｃ)は全画素で同一であるので、各画素の遮光用メタルなどのレイアウトパターンを用いて配線することが可能である。
【００９５】
次に、図８に、この第２実施形態におけるドレイン電圧発生回路の一例を示す。このドレイン電圧発生回路は、画素１１０と同一構造で画素１１０と同一基板上に形成されたダミー画素８１０と定電流源８１３を有する。このダミー画素８１０はＭＯＳトランジスタ８１２とフォトダイオード８１１を有する。このＭＯＳトランジスタ８１２のドレインには、読み出し時Ｔａ〜Ｔｃのドレイン電圧ＶＤ１が印加され、ゲートには読み出し時のゲート電圧ＶＭが印加される。また、上記定電流源８１３はトランジスタ８１２のソースとグランドとの間に接続されている。
【００９６】
このＭＯＳトランジスタ８１２のゲート下のポテンシャル電位をソース電位として読み取り、その電位を第４の電位としてのドレイン電圧ＶＤ２とする。
【００９７】
このドレイン電圧発生回路によれば、プロセスの変動や温度変動、電源変動などによってゲート下のポテンシャルがばらついたとしても常に最適な第４の電位としてのドレイン電圧ＶＤ２を発生することが可能となる。
【００９８】
すなわち、該ゲート下ポテンシャルはプロセスの変動や温度変動、電源変動などによってばらつくことが予想されるが、上記ドレイン電圧発生回路によれば、発生するドレイン電圧ＶＤ２を、光信号検出用ＭＯＳトランジスタ１１２のドレイン１６に第５の電位としてのドレイン電圧ＶＤ１を印加し、ゲート１４に第２の電位としてのＭレベル電圧を印加しているときのゲート下のポテンシャルと同一にすることができる。
【００９９】
(第３の実施の形態)
次に、図９に、この発明の固体撮像装置の第３実施形態を示す。この第３実施形態は、前述の第１実施形態または第２実施形態からなるイメージセンサ３１と、ＡＤ変換器３３と、記憶部としてのフレームメモリ３４と、減算部としての差分回路３７を備える固体撮像回路３０からなる。
【０１００】
この固体撮像回路３０では、イメージセンサ３１が出力信号を出力する出力線３２がＡＤ変換器３３に接続され、このＡＤ変換器３３の出力側は差分回路３７とフレームメモリ３４に接続されている。また、このフレームメモリ３４の出力側は差分回路３７に接続されている。
【０１０１】
イメージセンサ３１が出力する出力信号は、ＡＤ変換器３３でデジタル信号に変換されて、差分回路３７とフレームメモリ３４に入力される。
【０１０２】
このフレームメモリ３４には、各画素に対して均一な所定の強度で光が照射された条件下で、イメージセンサ３１から対数変換された光電変換信号が出力信号として出力されたときに、この出力信号をＡＤ変換器３３でデジタル信号に変換した信号を各画素毎に記憶している。すなわち、フレームメモリ３４には、画素毎のオフセットばらつきΔＶijが記録されている。
【０１０３】
したがって、差分回路３７には、イメージセンサ３１から任意のフレームで読み出される出力信号をＡＤ変換器３３で変換したデジタル信号が入力されると共に、画素毎のオフセットばらつきΔＶijがフレームメモリ３４から入力される。この差分回路３７は、各画素毎に対応づけて、上記出力信号から画素毎のオフセットばらつきΔＶijを減算し、この減算後の信号を出力線３８に出力する。これにより、全てのフレーム信号(すなわち対数変換された光電変換信号)に対して、オフセットばらつきΔＶijがキャンセルされ、固定パターンノイズのない画像信号を出力線３８から得ることができる。
【０１０４】
このように、この第３実施形態によれば、リセット動作を行わない対数変換動作を行うイメージセンサ３１を有する場合において、画素毎のオフセットばらつきに起因する固定パターンノイズの発生を防止できる。
【図面の簡単な説明】
【０１０５】
【図１】図１(Ａ)はこの発明の固体撮像装置の第１実施形態である対数変換型イメージセンサの画素構成を示す図であり、図１(Ｂ)は図１(Ａ)のＡ-Ａ断面図であり、図１(Ｃ)は図１(Ｂ)に示す位置Ｄ-Ｃ-Ｂを結ぶ線におけるポテンシャル分布図であり、図１(Ｄ)は上記イメージセンサが備える電圧発生回路７１を示す図である。
【図２】図１に示す画素の光応答特性を示す図である。
【図３】この発明の固体撮像装置の第１実施形態としての２次元配列のイメージセンサの構成を示す図である。
【図４】上記第１実施形態の２次元イメージセンサの動作タイミングを示すタイミングチャートである。
【図５Ａ】上記第１実施形態における読み出し動作を説明するためのゲート電圧ＶＧと出力電圧Ｖoutとの関係を示す特性図である。
【図５Ｂ】図１(Ｂ)の位置Ｄ-Ｃ-Ｅ-Ｂにおけるポテンシャル分布図である。
【図６】この発明の固体撮像装置の第２実施形態の２次元イメージセンサの動作タイミングを示すタイミングチャートである。
【図７Ａ】上記第２実施形態における読み出し動作を説明するためにゲート電圧ＶＧ,ドレイン電圧ＶＤと出力電圧Ｖoutとの関係を示す特性図である。
【図７Ｂ】上記第２実施形態での図１(Ｂ)の位置Ｄ-Ｃ-Ｅ-Ｂにおけるポテンシャル分布図である。
【図８】上記第２実施形態におけるドレイン電圧発生回路の一例を示す回路図である。
【図９】この発明の第３実施形態の構成を示す図である。
【図１０】図１０(Ａ)は従来例の閾値変調方式ＭＯＳ型イメージセンサにおける画素を示す平面図であり、図１０(Ｂ)は上記従来例の画素の断面図である。
【図１１】上記従来例のポテンシャル分布図である。
【図１２】上記従来例の動作タイミング図である。
【符号の説明】
【０１０６】
１１  Ｐ型基板
１２  Ｎウェル
１３  Ｐ型ウェル
１４  ゲート
１５  ソース
１６  ドレイン
１７  チャネル
１８  ホールポケット
３０  固体撮像回路
３１  イメージセンサ
３３  ＡＤ変換器
３４  フレームメモリ
３７  差分回路
３８  出力線
４４  ゲート駆動回路
４７  水平読み出し回路
４８  出力回路
４９  出力端子
５１、７１  電圧発生回路
１０１、１１０  画素
１１１  フォトダイオード
１１２  光信号検出用ＭＯＳトランジスタ
φＸ  バリア電圧
Ｉsub  排出電流
Ｔａ,Ｔｂ,Ｔｃ  読み出し期間
Ｔ２  非読み出し期間
Ｖout  出力電圧
【図１】
2006094136.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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