(57)【要約】【課題】トリガ信号に応じたデータ出力開始のタイミングを安定させる。【解決手段】トリガ検出回路８は、トリガ信号と基準クロックの位相関係を示す位相情報を生成する。データ・パターン発生回路１０では、トリガ信号に応じて、基準クロックに従って並列データを発生する。データ・シフト回路１１は、位相情報に応じて、並列データ中のデータを所定順序に従って基準クロックに対してシフトしたシフト並列データに変換する。並直列変換回路１６は、シフト並列データを直列データに変換する。【選択図】図３
2006238007.tif 000002
【特許請求の範囲】
【請求項１】
並列データを所定順序に従って直列データに変換し、トリガ信号に応じて出力するデータ発生装置において、
上記トリガ信号と基準クロックの位相関係を示す位相情報を生成するトリガ検出手段と、
上記トリガ信号に応じて、上記基準クロックに従って並列データを発生するデータ発生手段と、
上記位相情報に応じて、上記並列データ中のデータを上記所定順序に従って上記基準クロックに対してシフトしたシフト並列データに変換するデータ・シフト手段と、
上記シフト並列データを直列データに変換する並直列変換手段とを具えるデータ発生装置。
【請求項２】
上記データ・シフト手段は、上記並列データのデータを上記基準クロックの１クロック遅延した遅延データを生成する手段を有し、現在のクロックで受けたデータと、上記遅延データと組み合わせて上記シフト並列データを生成することを特徴とする請求項１記載のデータ発生装置。
【請求項３】
上記トリガ検出手段は、互いに位相が異なる異位相クロックを上記基準クロックから上記並列データのビット数だけ生成し、上記異位相クロックで上記トリガ信号をサンプリングすることによって、上記位相情報を生成することを特徴とする請求項１又は２記載のデータ発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速なデータを発生できるデータ発生装置に関し、特に任意のトリガ信号に応じてデータの発生を開始できるデータ発生装置に関する。
【背景技術】
【０００２】
データ発生装置は、任意のデータ・パターンを予めメモリに記憶し、これを読み出すことでデータを出力する。データ・パターンの速度は、より高速ものが求められているが、メモリを単純に読み出すだけでは、速度に限界があるため、メモリから並列にデータを読み出し、これを並直列（パラレル・シリアル）変換することによって、データ・パターンの速度を上げることが行われている。このデータ発生装置においては、任意のトリガ信号に応じて波形信号の発生を開始させる機能が求められていうおり、これを実現するため、従来から、以下の２つの回路が知られている。
【０００３】
図１は、従来のデータ発生装置の１例を示すブロック図である。クロック発生回路１２は、クロック・ゲート回路１４に連続的なクロックＣＬＫを供給する。クロック・ゲート回路１４は、トリガ信号に応じてクロックＣＬＫを同期的にイネーブルする。並直列変換回路１６はゲートされたクロックＣＬＫによって動作する。また、並直列変換回路１６は、クロックＣＬＫを分周した分周クロックを出力し、これによってデータ・パターン発生回路１０は動作する。この場合の分周比は、並列データのビット数に応じて定める。例えば、並列データが４ビットであれば、分周比を４とする。分周クロックもトリガ信号に応じてイネーブルされるので、結果としてデータ・パターン発生回路１０は並列データをトリガ信号に応じて出力することになる。
【０００４】
図２は、従来のデータ発生装置の他の例を示すブロック図である。図１に対応する機能を有するものは、同じ符号を付して説明する。クロック発生回路１２は、並直列変換回路１６に連続的なクロックＣＬＫを供給する。並直列変換回路１６は、クロックＣＬＫを分周した分周クロックを連続的にデータ・パターン発生回路１０に供給する。データ・パターン発生回路１０は、トリガ入力端子を有し、トリガ信号の入力を受けると直列データ生成用に並列データの供給を開始する。この並列データを並直列変換回路１６は、直列データに変換する。
【０００５】
なお、トリガ信号に応じてパルスを生成する回路は、例えば米国特許第５４３０６６０号なども開示している。これは、トリガ信号に応じて発振させることができる電圧制御発振回路（ＶＣＯ）を用いたものである。しかし、トリガ信号に応じてＶＣＯを発振させるので、高速なレスポンスは期待できない。
【特許文献１】米国特許第５４３０６６０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
クロックＣＬＫ（又は分周クロック）は、トリガ信号の入力時点を受けてから出力されるので、トリガ信号の入力時点に対してクロックＣＬＫの位相には遅延が発生する。こうした遅延を除去する方法としては、ＰＬＬ（Phase Locked Loop）又はＤＬＬ（Delay Locked Loop）を用いて、クロックＣＬＫを意図的に１周期近く遅延（周回遅れに）させることによって、遅延していないのと同じ位相関係にしてしまう手法が知られている。ところが、図１に示す従来例では、クロックＣＬＫ及び分周クロックは、トリガ信号に応じてゲートされるため、連続的に供給されない。このためＰＬＬ（Phase Locked Loop）またはＤＬＬ（Delay Locked Loop）を用いるこの手法は利用できない。
【０００７】
一方、図２に示す従来例では、クロックＣＬＫおよび分周クロックが連続的であるため、ＰＬＬ又はＤＬＬを用いた上述のロジック回路の高速化が可能である。しかし、分周クロックのタイミングで直列データの出力を開始するため、トリガ信号到着時点から直列データの出力開始時点までの時間が変動する（ジッタが大きい）問題があった。例えば、並直列変換回路１６が４対１の動作を行うものとすると、分周クロックはクロック発生回路が出力するクロックＣＬＫの４倍の周期になる。これによって、トリガ信号に対する直列データ出力開始時点は、クロックＣＬＫの周期の４倍の不確定さを持つことになる。
【０００８】
そこで、ＰＬＬ又はＤＬＬを用いた上述のロジック回路の高速化の手法が利用可能な図２に示す回路の利点は生かしつつ、クロックＣＬＫの周期より数倍大きな不確定さを減少させことが望まれている。
【課題を解決するための手段】
【０００９】
本発明は、並列データを所定順序に従って直列データに変換し、トリガ信号に応じて出力するデータ発生装置に関するものである。トリガ検出手段は、トリガ信号と基準クロック（分周クロック）の位相関係を示す位相情報を生成する。データ発生手段では、トリガ信号に応じて、基準クロックに従って並列データを発生する。そして、データ・シフト手段によって、先の位相情報に応じて、並列データ中のデータを所定順序に従って基準クロックに対してシフトしたシフト並列データに変換する。
【００１０】
データ・シフト手段は、より具体的には、並列データのデータを基準クロックの１クロック遅延した遅延データを生成する手段を有し、現在のクロックで受けたデータと、遅延データと組み合わせて上記シフト並列データを生成するようにしても良い。また、トリガ検出手段は、互いに位相が異なる異位相クロックを基準クロックから並列データのビット数だけ生成し、異位相クロックでトリガ信号をサンプリングすることによって、位相情報を生成するようにしても良い。
【００１１】
本発明によれば、並列データのシフト動作によってトリガ信号到着時点から直列データ出力開始時点までの時間の不確定性を減少させている。よって、このシフト並列データを並直列変換手段によって直列データに変換すれば、トリガ信号到着時点から直列データの出力開始時点まで不確定性が減少する。
【発明を実施するための最良の形態】
【００１２】
図３は、本発明の実施に適したデータ発生装置の機能ブロック図である。上述の従来例と同様の機能を果たすブロックには、同じ符号を付して説明する。並直列（パラレル・シリアル）変換回路１６は、クロック回路１２からのクロックＣＬＫに従って直列データを出力する。また、クロックＣＬＫを並列データのビット数に応じて分周した分周クロックを供給する。なお、以下では、分周クロックを基準クロックと呼んで説明する。
【００１３】
本発明では、トリガ信号はトリガ検出回路８に入力される。トリガ検出回路８は、基準クロック（分周クロック）に対するトリガ信号のエッジの位相を検出することにより、トリガ位相情報と、トリガが有効であるかどうかの信号を出力する。データ・パターン発生回路１０にはトリガが有効であるかどうかの信号が入力され、有効となった後に並列データの出力を開始する。データ・シフト回路１１には、並列データとトリガ位相情報が入力される。トリガ位相情報に基づいて、入力された並列データ中のデータの並べ方を変更し、並直列変換回路１６に出力する。
【００１４】
図４は、トリガ検出回路８の一例のブロック図である。位相シフト回路２０は、基準クロックを受けて、これを基準に位相が互いに異なる（例えば、０度、９０度、１８０度、２７０度の）異位相クロックＤＰＣＬＫを出力する。これら異位相クロックＤＰＣＬＫを対応するフリップフロップ２２〜２８に入力し、トリガ信号をサンプリングする。サンプリングされたトリガ信号は次の段のフリップフロップ３２〜３８で基準クロックに同期される。デコーダ４０は、フリップフロップ３２〜３８の出力を受けて、これらの信号のいずれかが有効になったときに、基準クロックに同期したクロック同期トリガ信号を出力する。また、デコーダ４０は、フリップフロップ３２〜３８の出力のどれが有効であるかに応じて、トリガ位相情報を示すデータを出力する。トリガ位相情報データは、図４の例では４位相であるから、２ビットあれば良く、データ・シフト回路１１に供給される。なお、反転回路３０を設け、基準クロックと位相が１８０度ずれたクロックをフリップフロップ３６及び３８に供給するようにしても良い。これは、フリップフロップ２８が基準クロックから２７０度遅れた位相でクロックされるので、フリップフロップ３８では次の基準クロックが来るまでに充分な時間的マージンを取れない恐れがあるためである。フリップフロップ３６も、同様の理由で反転回路３０からクロックを受けるようにしても良い。
【００１５】
図５は、データ・シフト回路１１の一例のブロック図である。データ・シフト回路１１は、並列データＤ０、Ｄ１、Ｄ２及びＤ３を受けて、並直列変換回路１６にＱ０、Ｑ１、Ｑ２及びＱ３を供給する。ここでは、並直列変換回路１６がＱ０、Ｑ１、Ｑ２及びＱ３の所定順序で直列データを出力する。なお、この実施例では、添え字が小さいデータほど順番が早く、また、基準クロックが前であるほど、順番が早いとしており、この所定順序に従って直列データとして出力されるものとする。
【００１６】
入力並列データのうち、Ｄ１、Ｄ２及びＤ３からは、基準クロックで動作するフリップフロップ４２〜４６により、基準クロックの１クロック分遅延した（よって、現在より１クロック前の）データＤ_Ｄ１、Ｄ_Ｄ２及びＤ_Ｄ３が生成される。マルチプレクサ４８〜５４の夫々は、１つ前の基準クロックで受けたＤ１（＝Ｄ_Ｄ１）、Ｄ２（＝Ｄ_Ｄ２）及びＤ３（＝Ｄ_Ｄ３）と、現在の基準クロックで受けたＤ０、Ｄ１、Ｄ２及びＤ３の中から４つのデータを受け、トリガ位相情報データに応じて、４つのデータ内の１つのデータを対応するフリップフロップ５６〜６２に選択的に供給する。これによって、並直列変換回路１６が直列データとして出力したときには、トリガ信号と基準クロックとの位相関係に応じて、直列データがシフトされた状態となる。
【００１７】
例えば、もしトリガ位相情報が遅れ０度を示す場合には、トリガ信号と並列データ間の位相差は、０度〜９０度内に収まっていると考えられるので、入出力データ間の関係は、次のように変更なしとして処理する。
Ｑ０＝Ｄ０、Ｑ１＝Ｄ１、Ｑ２＝Ｄ２、Ｑ３＝Ｄ３
【００１８】
もしトリガ位相情報が９０度の遅れを示す場合には、トリガ信号の位相が基準クロックのエッジに対して９０度〜１８０度内にあると考えられるので、直列データに変換されたときのデータの位相を基準クロックの周期に換算して９０度遅らせるため、入出力データ間の関係を次のように１個ずらす処理を行う。
Ｑ０＝Ｄ_Ｄ３、Ｑ１＝Ｄ０、Ｑ２＝Ｄ１、Ｑ３＝Ｄ２
【００１９】
この場合、Ｄ_Ｄ３は、前回のＤ３を基準クロックの１クロック分遅延させたデータである。これによって、入力された元の並列データに比較して、基準クロックの位相に換算して９０度（並列データの全４データの内の１データ分）だけ遅れた順序に並べ替え（シフト）が行われた並列データ（シフト並列データ）を出力することになる。
【００２０】
もしトリガ位相情報が１８０度の遅れ示す場合には、トリガ信号の位相が基準クロックのエッジに対して１８０度〜２７０度内にあると考えられるので、直列データに変換されたときのデータの位相を１８０度遅らせるため、入出力データ間の関係を次のように２個ずらす処理を行う。上述と同様にして、１つ前の基準クロックで受けたＤ２及びＤ３が使用される。
Ｑ０＝Ｄ_Ｄ２、Ｑ１＝Ｄ_Ｄ３、Ｑ２＝Ｄ０、Ｑ３＝Ｄ１
これによって、入力された元の並列データに比較して、基準クロックの位相に換算して１８０度（並列データの全４データの内の２データ分）だけ遅れた順序に並べ替え（シフト）が行われた並列データ（シフト並列データ）を出力することになる。
【００２１】
もしトリガ位相情報が２７０度の遅れを示す場合には、次のようになる。上述と同様にして、１つ前の基準クロックで受けたＤ１、Ｄ２、Ｄ３が使用される。
Ｑ０＝Ｄ_Ｄ１、Ｑ１＝Ｄ_Ｄ２、Ｑ２＝Ｄ_Ｄ３、Ｑ３＝Ｄ０
【００２２】
以上のように、本発明では、トリガ信号と分周クロック（基準クロック）の位相関係を、分周クロックの周期よりも細かい単位で検出し、この位相関係に応じて並列データを所定順序に従ってシフトさせた並列データに並び替えるので、トリガ信号到着時点からデータ出力開始時点までの時間変動（ジッタ）を小さくできる。上述の例では、４位相で検出したが、もちろん、並列データのビット数に応じてもっと多数の位相を設けるようにしても良く、これによって更に時間変動を小さくできる。また、本発明では、分周クロックをゲートすることなどがなく、連続的に使用するため、ＤＬＬ等によって分周クロックの位相を調整し、周回遅れにすることによって、見かけ上、位相遅延を無くす手法も利用できる。よって、回路の高速性を犠牲にすることもない。
【産業上の利用可能性】
【００２３】
並列データを直列データに変換し、トリガ信号に応じて出力する場合に、トリガ信号と出力直列データ間の位相関係の変動幅を小さくできる。よって、任意のトリガ信号に応じてメモリからデータ読み出して所望の波形信号を生成する用途に最適である。
【図面の簡単な説明】
【００２４】
【図１】従来のデータ発生装置の１例を示すブロック図である。
【図２】従来のデータ発生装置の他の例を示すブロック図である。
【図３】本発明の実施に適したデータ発生装置の機能ブロック図である。
【図４】本発明の実施に適したトリガ検出回路の一例のブロック図である。
【図５】本発明の実施に適したデータ・シフト回路の一例のブロック図である。
【符号の説明】
【００２５】
８        トリガ検出回路
１０        データ・パターン発生回路
１１        シフト回路
１２        クロック発生回路
１４        ゲート回路
１６        シリアル変換回路
２０        位相シフト回路
２２〜２８  フリップフロップ
３０        反転回路
３２〜３８  フリップフロップ
４０        デコーダ
４２〜４６  フリップフロップ
４８〜５４  マルチプレクサ
５６〜６２  フリップフロップ
【図１】
2006238007.tif 000003
【図２】
2006238007.tif 000004
【図３】
2006238007.tif 000005
【図４】
2006238007.tif 000006
【図５】
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