(57)【要約】【課題】遊技機において、メイン制御基板にリセット信号を不正に入力し、更にメイン主制御基板からのＲＡＭクリアを報知するためのコマンドをサブ制御基板が受信したタイミングで不正基板からリセット信号がサブ制御基板に入力され、サブ制御基板のＣＰＵを初期スタートさせ、ＲＡＭクリアの報知をできなくする不正を防止することにある。【解決手段】サブ制御装置１６に、記憶手段とは別に初期化報知手段２０を実行していることを記憶保持する保持回路２１を設ける。サブ制御装置１６が、メイン制御装置から初期化報知手段の実行を指令されると、保持回路２１に初期化報知手段の実行していることを記憶させる。【選択図】図５
2006314838.tif 000002
【特許請求の範囲】
【請求項１】
遊技情報に従って遊技を制御するメイン制御装置と、前記メイン制御装置から送信される指令信号に含まれる制御情報に基いて各種電気装置の制御を行うサブ制御装置と、前記メイン制御装置と前記サブ制御装置のそれぞれに設けた制御情報を記憶する記億手段と、前記メイン制御装置の記憶手段の初期化を行う初期化手段と、前記サブ制御装置に設けられ、前記初期化手段の実行を起因として、前記電気装置の少なくとも１つによって当該初期化手段の実行を報知する初期化報知手段とを備えた遊技機において、前記サブ制御装置に、前記記憶手段とは別に前記初期化報知手段を実行していることを記憶保持する保持回路を設け、前記サブ制御装置が、前記メイン制御装置から前記初期化報知手段の実行を指令されると、前記保持回路に前記初期化報知手段の実行していることを記憶させることを特徴とする遊技機。
【請求項２】
前記サブ制御装置は、リセット信号の入力によりリセットスタートすると、前記保持回路に前記初期化報知手段を実行している記憶があるか否かを判別し、記憶がある場合に、前記初期化報知手段の実行によって前記初期化手段の実行を報知することを特徴とする請求項１に記載の遊技機。
【請求項３】
前記サブ制御装置が、前記初期化報知手段による報知時間を計時する計時手段を備え、前記サブ制御装置は、前記報知時間が経過すると前記保持回路の記憶をリセットすることを特徴とする請求項１又は２に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技情報に従って遊技を制御するメイン制御装置と、メイン制御装置から送信される指令信号に含まれる制御情報に基いて各種電気装置の制御を行うサブ制御装置と、メイン制御装置とサブ制御装置のそれぞれに設けた制御情報を記憶する記億手段と、メイン制御装置の記憶手段に保持された制御情報を初期化するための初期化手段と、初期化手段の実行を起因として当該初期化手段の実行を報知する初期化報知手段とを備えた遊技機に関する。
【背景技術】
【０００２】
従来の遊技機においては、遊技情報に従って遊技を制御するメイン制御装置と、メイン制御装置から送信される指令信号に含まれる制御情報に基づき各種電気装置の制御を行うサブ制御装置と、メイン制御装置とサブ制御装置のそれぞれに設けた制御情報を記憶する記憶手段と、メイン御装置の記億手段に保持された記憶を初期化するための初期化手段と、初期化手段の実行を起因にして電気装置の少なくとも１つにより初期化手段の実行を報知する初期化報知手段とを備えた遊技機がある。
【０００３】
従来の遊技機では、電源基板や電源中継基板を不正部材が搭載された不正基板に替えたり、配線上に不正基板を取り付けて、不正基板によりメイン制御基板を初期化手段（ＲＡＭクリア状態）でリセットできるようにすることによって、大当り用乱数カウンタの値が初期状態になるために、大当り用乱数カウンタの値が一周するまでの大当りを狙える虞があった。
【０００４】
そこで、初期化報知手段を設け、大当りを狙わせないようにＲＡＭクリアを行う際に遊技機外部に音声やランプ等によって初期化状態を報知することによって、不正にメイン制御装置をリセットしてメイン制御装置を初期状態とし、大当り乱数を狙うという不正行為を抑制していた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＲＡＭクリアを報知するためのコマンドをサブ制御基板が受信したタイミングで、不正基板からリセット信号がサブ制御基板に入力されると、サブ制御基板のＣＰＵが初期スタートするために、ＲＡＭクリアを報知できなくされる虞がある。
【０００６】
また、ＲＡＭクリアの報知中をサブ制御基板のＲＡＭで記憶していても、リセット信号によってサブ制御基板のＲＡＭがクリアされてＲＡＭの内容が消えてしまうために、電源投入時のＲＡＭの状態が不定となってＲＡＭ破壊状態とリセット状態との区別が明確にできない等、ソフト的な対処では不正防止が困難になってきた。
【０００７】
本発明の目的は、遊技機において、メイン制御基板にリセット信号を不正に入力し、更にメイン主制御基板からのＲＡＭクリアを報知するためのコマンドをサブ制御基板が受信したタイミングで不正基板からリセット信号がサブ制御基板に入力され、サブ制御基板のＣＰＵを初期スタートさせ、ＲＡＭクリアの報知をできなくする不正を防止することができる遊技機を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に係る遊技機は、遊技情報に従って遊技を制御するメイン制御装置と、前記メイン制御装置から送信される指令信号に含まれる制御情報に基いて各種電気装置の制御を行うサブ制御装置と、前記メイン制御装置と前記サブ制御装置のそれぞれに設けた制御情報を記憶する記億手段と、前記メイン制御装置の記憶手段の初期化を行う初期化手段と、前記サブ制御装置に設けられ、前記初期化手段の実行を起因として、前記電気装置の少なくとも１つによって当該初期化手段の実行を報知する初期化報知手段とを備えたものであって、上記課題を解決するために、前記サブ制御装置に、前記記憶手段とは別に前記初期化報知手段を実行していることを記憶保持する保持回路を設け、前記サブ制御装置が、前記メイン制御装置から前記初期化報知手段の実行を指令されると、前記保持回路に前記初期化報知手段の実行していることを記憶させることを特徴とする。
【０００９】
請求項２に係る遊技機は、請求項１に係る遊技機において、前記サブ制御装置は、リセット信号の入力によりリセットスタートすると、前記保持回路に前記初期化報知手段を実行している記憶があるか否かを判別し、記憶がある場合に、前記初期化報知手段の実行によって前記初期化手段の実行を報知することを特徴とするものである。
【００１０】
請求項３に係る遊技機は、請求項１又は２に係る遊技機において、前記サブ制御装置が、前記初期化報知手段による報知時間を計時する計時手段を備え、前記サブ制御装置は、前記報知時間が経過すると前記保持回路の記憶をリセットすることを特徴とするものである。
【発明の効果】
【００１１】
請求項１に係る遊技機によれば、サブ制御装置に、記憶手段とは別に初期化報知手段を実行していることを記憶保持する保持回路を設け、サブ制御装置が、メイン制御装置から初期化報知手段の実行を指令されると、保持回路に初期化報知手段の実行していることを記憶させるので、初期化手段の実行を報知するためのコマンドをサブ制御装置が受信したタイミングで、不正基板からサブ制御装置にリセット信号を入力してサブ制御装置をリセットスタートさせても、保持回路により初期化手段の実行の報知を行っていたことを記憶しているので、ＲＡＭクリアの報知をできなくする不正を防止することができる。
【００１２】
請求項２に係る遊技機によれば、サブ制御装置は、リセット信号の入力によりリセットスタートすると、保持回路に初期化報知手段を実行している記憶があるか否かを判別し、記憶がある場合に、初期化報知手段の実行によって初期化手段の実行を報知するので、初期化手段とは異なる外部からの不正なリセット信号が入力されても、このリセット信号に関係なく、初期化手段の実行を報知することができる。
【００１３】
請求項３に係る遊技機によれば、サブ制御装置が、初期化報知手段による報知時間を計時する計時手段を備え、サブ制御装置は、報知時間が経過すると保持回路の記憶をリセットするので、初期化手段とは異なる外部からの不正なリセット信号が入力されても、このリセット信号に関係なく、計時時間による報知時間が経過するまで初期化手段の実行の報知を行っていたことの記憶を保持することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の遊技機の一実施形態に係るパチンコ遊技機に配備された電源装置と、メイン制御装置、払出制御装置、ランプ制御装置、音声制御装置及び表示制御装置との電源供給並びに制御信号の関係を示すブロック図である。また、図２は、電源装置を含む電源供給系統のブロック図である。
【００１５】
図１に示すように、電源装置１は、メイン制御装置２及び払出制御装置３に対して作動電源及びバックアップ用電源を供給する。また、電源装置１は、ランプ制御装置４、音声制御装置５および表示制御装置６に対して作動電源を供給する。なお、メイン制御装置２は、遊技情報に従って遊技制御を行うものである。また、払出制御装置３は、賞球払出制御、球貸操作に応じた貸球払出制御、打球発射装置（図示せず）の動作停止／動作停止解除の制御を行うものである。ランプ制御装置４は、遊技機に配設された各種表示ランプやＬＥＤ等の点灯制御を行うものである。また、音声制御装置５は、スピーカ（図示せず）より各種の音声や効果音を拡声させるための音声制御を行うものである。表示制御装置６は、図示しない遊技盤面に配備されている特別図柄表示装置（図示せず）及び普通図柄表示装置（図示せず）の表示制御を行う。
【００１６】
なお、メイン制御装置２は、内部にＣＰＵ（以下、メインＣＰＵという），ＲＡＭ，ＲＯＭを備えたワンチップマイクロコンピュータ等で構成されている。また、払出制御装置３も同様に内部にＣＰＵ，ＲＡＭ，ＲＯＭを備えたワンチップマイクロコンピュータ等で構成されている。なお、請求項１に記載のサブ制御装置は、本実施形態ではランプ制御装置４或いは音声制御装置５により構成されている。
【００１７】
電源装置１の電源断検出手段７は、メイン制御装置２及び払出制御装置３に接続されており、電源断検出手段７の電源断信号がメイン制御装置２及び払出制御装置３に入力されるように構成されている。また、電源装置１のリセット信号発生手段８は、メイン制御装置２、払出制御装置３、ランプ制御装置４、音声制御装置５及び表示制御装置６の各々に接続されており、リセット信号発生手段８から出力されたリセット信号が、メイン制御装置２、払出制御装置３、ランプ制御装置４、音声制御装置５及び表示制御装置６に入力されるように構成されている。
【００１８】
図２に示すように、電源装置１は、電源回路９、バックアップ用電源回路１０及び電源監視回路１１を備える他、ＲＡＭクリアスイッチ信号発生回路１２を備えている。電源回路９は、受電回路１３を経由して供給される主電源ＡＣ２４Ｖを基にして、各制御対象や駆動要素の作動電源（例えば、ＤＣ３４Ｖ，全波２４Ｖ，ＤＣ１２Ｖ，ＤＣ５Ｖ）を生成して供給する。なお、受電回路１３には、当該受電回路１３から電源回路９への主電源ＡＣ２４Ｖの供給を導通／非導通にオンオフさせる手動操作式の電源スイッチ１４が接続されている。
【００１９】
バックアップ用電源回路１０は、電源回路９で生成されたＤＣ５Ｖを充電し、バックアップ対象（図１のメイン制御装置２のＲＡＭや払出制御装置３のＲＡＭ）にバックアップ用電源（ＤＣ５Ｖ）として供給するものである。電源監視回路１１は、電源断検出手段７とリセット信号発生手段８とを備える。電源断検出手段７は、主電源の電圧（２４Ｖ）が所定電圧（例えば、１２Ｖ）以下に降下するとメイン制御装置２及び払出制御装置３に電源断信号を送出する（ハイレベルからローレベルに立ち下がる）。一方、電源断検出手段７は、前記主電源の電圧が前記所定電圧（１２Ｖ）以上に上昇すると電源断信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。また、リセット信号発生手段８は、主電源の電圧が所定電圧（１２Ｖ）以下に降下した時点から予め定めた遅延時間（例えば、７０ｍｓ）だけ遅れてリセット信号を送出する（ハイレベルからローレベルに立ち下がる）。一方、リセット信号発生手段８は、主電源の電圧が所定電圧（１２Ｖ）以上に上昇するとリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。なお、本実施形態では、電源断信号はローレベルでアクティブであり、リセット信号はローレベルでアクティブである。
【００２０】
ＲＡＭクリアスイッチ信号発生回路１２は、手動操作式のＲＡＭクリアスイッチ１５の操作に応じてＲＡＭクリアスイッチ信号を出力する。なお、ＲＡＭクリアスイッチ信号発生回路１２は、必ずしも電源装置１に設けていなくともよい。
【００２１】
図３は、請求項１に記載のサブ制御装置の一実施形態を示すブロック図である。サブ制御装置１６は、内部にＣＰＵ（以下、サブＣＰＵという），ＲＡＭ（記憶手段に相当），ＲＯＭを備えたワンチップマイクロコンピュータ２２等で構成されている。なお、本実施形態において、サブ制御装置１６をランプ制御装置４としてもよいし、或いは音声制御装置５としてもよいし、或いは、ランプ制御装置４と音声制御装置５の両方としてもよい。
【００２２】
サブ制御装置１６は、３端子入力型のＯＲ回路１７の出力端子がワンチップマイクロコンピュータ２２のリセット端子に接続され、ＯＲ回路１７の３つ入力端子には、ウォッチドック回路１８のリセット信号出力端子、電源監視回路１９のリセット信号出力端子及び電源装置１のリセット信号出力端子がそれぞれ接続されている。なお、ウォッチドック回路１８は、例えば、４ｍｓの間にサブＣＰＵから何も信号がなければ、異常と判断してリセット信号を出力する。また、電源監視回路１９は、サブ制御装置１６の作動電圧（ＤＣ５Ｖ）を監視するものであり、例えば、作動電圧がＤＣ５Ｖの場合、４．７Ｖ〜４．８Ｖであるか否かによって作動電源がオンであるか否かを判別し、作動電源がオンである場合にはリセット解除とし、作動電源がオンでない場合には（動作可能な電圧でなければ）リセット信号を出力する。但し、電源監視回路１９はサブ制御装置１６に対して専用に設けてもよいし、電源装置１によりサブ制御装置１６を監視してもよい。外部リセットは、遊技機自体の電源がオフとなることによって、電源装置１からリセット信号が出力される。
【００２３】
また、サブ制御装置１６には、メイン制御装置２においてＲＡＭの初期化処理が行われる場合、メイン制御装置２からＲＡＭクリア報知コマンドが送信される。サブ制御装置１６のワンチップマイクロコンピュータ２２は、メイン制御装置２から送信されたＲＡＭクリア報知コマンドに応じて初期化報知手段２０を駆動制御し、メイン制御装置２において初期化処理が実行されていることを報知する。なお、初期化報知手段２０として、遊技機に設けられたランプを報知ランプとしたり、スピーカから拡声される報知用音声出力を用いてもよい。
【００２４】
また、サブ制御装置１６には、ワンチップマイクロコンピュータ２２内であってＣＰＵのプログラム実行に直接係る記憶手段のＲＡＭとは別に、初期化報知手段２０を実行していることを記憶保持する保持回路として、例えば、フラグレジスタ２１が設けられている。なお、フラグレジスタ２１のリセット端子は、電源監視回路１９のリセット信号出力端子と接続されており、電源監視回路１９から出力されたリセット信号により、フラグレジスタ２１がリセットされるように構成されている。また、本実施形態のハード的な保持回路としてフラグレジスタ２１を設けているが、０或いは１等の２つの状態を保持できる２状態回路であればこれに限らず用いることができる。
【００２５】
以上のように構成された実施形態のパチンコ遊技機におけるメインＣＰＵが実行する処理について説明する。図４は、メインＣＰＵが実行する電源投入時処理のフローチャートである。電源投入時、メインＣＰＵは、まず、ＲＡＭクリアスイッチ１５がオンであるか否かを判別する（ステップＳ０１）。なお、ＲＡＭクリアスイッチ１５は、開店時、或いは上述のシステム停止中からの復旧時に係員等により手動でオン操作されるもので、ＲＡＭクリアスイッチ１５がオンである場合には初回の電源投入時と見做し、ステップＳ０２に進み、サブ制御装置１６に対してＲＡＭクリア報知コマンドを送信し（ステップＳ０２）、ステップＳ０３の初期化処理（全ＲＡＭ領域のクリア、作業領域の初期設定等）を行い、初期化処理を終えると、ステップＳ０４の遊技制御処理に移行する。
【００２６】
一方、例えば、電源断が発生した場合には、メインＣＰＵは、図示しない所定の電源断処理を行った後、遊技機自体の電源がオフとなる。この後、主電源が電源断から復帰すると、主電源の電圧が上昇し所定電圧以上となり、これに応じて電源監視回路１１による電源断信号がハイレベルに復帰し（電源断信号がオフとなり）、リセット信号がハイレベルに復帰し（リセット信号がオフとなり）、メイン制御装置２及び払出制御装置３も復帰して動作を開始する。また、ランプ制御装置４、音声制御装置５および表示制御装置６にもリセット信号が入力され、ランプ制御装置４、音声制御装置５および表示制御装置６のデータが初期化される。
【００２７】
次に、主電源が電源断から復帰した場合のメイン制御装置２が行う処理について説明する。図４のフローチャートにおいて、電源断からの復帰時には、ＲＡＭクリアスイッチ１５がオンではないので、メインＣＰＵは、ステップＳ０１を偽と判別し、ステップＳ０５に進む。ステップＳ０５に進むと、メインＣＰＵは、電源断処理フラグがオンであるか否かを判別する（ステップＳ０５）。電源断時に行われた電源断処理により電源断処理フラグがオンである結果、メインＣＰＵは、ステップＳ０５を真と判別し、ステップＳ０６に移行する。ステップＳ０６において、メインＣＰＵは、バックアップ用電源により保持されているＲＡＭの内容が正しいか否かを判別する（ステップＳ０６）。すなわち、メインＣＰＵは、ＲＡＭの使用領域を全て加算した結果の１バイト値を全ビット反転した結果が、電源断時に保管したバックアップ検証値と比較して同じ場合は、バックアップ用電源により保持されているＲＡＭの内容が正常と判断し、ステップＳ０７に移行する。また、前記比較結果が異なる場合は、バックアップ用電源により保持されているＲＡＭの内容が異常であると判断し、初回の電源投入時と見做してステップＳ０２に進む。また、ステップＳ０５にて、電源断フラグがセットされていないと判別した場合にも、初回の電源投入時と見做してステップＳ０２に進む。ステップＳ０２に進む場合には、サブ制御装置１６に対してＲＡＭクリア報知コマンドを送信し（ステップＳ０２）、ステップＳ０３の初期化処理（全ＲＡＭ領域のクリア、作業領域の初期設定等）を行う。
【００２８】
バックアップ用電源により保持しているＲＡＭの内容が正常と判断した場合、メインＣＰＵは、電源断フラグをクリアし（ステップＳ０７）、各レジスタを電源断となった時点に戻し（ステップＳ０８）、電源断時の割込み設定状態に設定し（ステップＳ０９）、復電時の処理を行い（ステップＳ１０）、復電時の処理を終えると、電源断となったアドレスの次のアドレスへ戻って遊技制御処理を再開する。
【００２９】
以上の説明から明らかなように、メイン制御装置２においてステップＳ０３の初期化処理が行われる場合には、サブ制御装置１６に対してＲＡＭクリア報知コマンドが送信される。
【００３０】
次に、サブ制御装置１６のワンチップマイクロコンピュータ２２に内蔵されたＣＰＵ（以下、サブＣＰＵという）が実行するリセットスタート処理について説明する。図５は、サブＣＰＵが実行するリセットスタート処理のフローチャートである。前述のように、ウォッチドック回路１８に対して、例えば、４ｍｓの間にサブＣＰＵから何も信号がないことによって（例えば、サブＣＰＵの暴走等）、ウォッチドック回路１８が異常と判断してリセット信号を出力した場合、又は、電源監視回路１９が、サブ制御装置１６の作動電圧（ＤＣ５Ｖ）がオンでないと判別して（動作可能な電圧でないと判別して）リセット信号を出力した場合、遊技機自体の電源がオフとなることによって、電源装置１からリセット信号が出力された場合の何れの場合にも、サブ制御装置１６のワンチップマイクロコンピュータ２２のリセット端子にリセット信号が入力される。
【００３１】
上述の場合は、不正が行われていない場合のリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２のリセット端子に入力される場合である。しかしながら、不正によりリセット信号がサブ制御装置１６に送信される場合の構成例として、例えば、電源基板に不正をして、所定条件（例えば、入賞信号を電源基板が把握できるようにして、更にタイマを設けて入賞信号が入力されてから数秒間入賞信号が入力されなかった場含など）によってリセット信号がサブ制御基板に送信される。また、電源基板とサブ制御基板との間に設けた中継基板などを設けた場合にも同様に中継基板を不正に改造してリセット信号をサブ制御基板に送信する。更に特別に上記の基板以外に別物の不正物を取り付けてリセット信号をサブ制御基板に送信することも考えられる。
【００３２】
サブＣＰＵは、リセット信号が入力されると、リセットスタート処理を開始する。リセットスタート処理を開始すると、サブＣＰＵは、初期化処理（全ＲＡＭ領域のクリア、作業領域の初期設定等）を行う（ステップＡ０１）。次いで、サブＣＰＵは、フラグレジスタ（保持回路）２１の値を入力し（ステップＡ０２）、入力したフラグレジスタの値が１（ＲＡＭクリア報知の実行の記憶あり）であるか否かを判別する（ステップＡ０３）。開店時のような正規の電源投入時、或いは、サブ制御装置１６の作動電源を再投入した場合には、フラグレジスタ２１は、電源監視回路１９から出力されたリセット信号によってリセットされており、フラグレジスタの値が０（ＲＡＭクリア報知の実行の記憶なし）となっている。サブＣＰＵは、ステップＡ０３を偽と判別し、ステップＡ０６にジャンプする。
【００３３】
ステップＡ０６にて、サブＣＰＵは、報知タイマ（ＲＡＭクリア報知を実行した場合の報知時間を計時するためのタイマ）がアップしているか否かを判別する（ステップＡ０６）。電源投入時の場合、ステップＡ０１の初期化処理が行われることにより、報知タイマのタイマ値も初期値「０」になっている。サブＣＰＵは、ステップＡ０６を真と判別してステップＡ０７に進む。
【００３４】
ステップＡ０７にて、サブＣＰＵは、メイン制御装置２から送信されるコマンドの入力を行う（ステップＡ０７）。電源投入時の場合、或いは、メイン制御装置２において初期化処理が実行されている場合、メイン制御装置２から送信されるコマンドはＲＡＭクリア報知コマンドである。サブＣＰＵは、入力したコマンドがＲＡＭクリア報知コマンドであるか否かを判別する（ステップＡ０８）。サブＣＰＵは、入力したコマンドがＲＡＭクリア報知コマンドでなければ、ステップＡ０８を偽と判別してステップＡ１２のその他の制御処理にジャンプする。
【００３５】
一方、サブＣＰＵは、入力したコマンドがＲＡＭクリア報知コマンドである場合は、ステップＡ０８を真と判別してステップＡ０９に進み、フラグレジスタに１をセットする（ステップＡ０９）。即ち、ワンチップマイクロコンピュータ２２に内蔵されているＲＡＭ（記憶手段）とは別に設けた保持回路にＲＡＭクリア報知の実行を記憶する。次いで、ＲＡＭクリアの報知を行う（ステップＡ１０）。従って、メイン制御装置２において初期化処理が実行されている場合、メイン制御装置２から送信されるＲＡＭクリア報知コマンドに応じて、サブＣＰＵによりＲＡＭクリアの報知がなされる。
【００３６】
なお、ＲＡＭクリアの報知例としては、ランプ制御装置４による報知ランプの点灯、音声制御装置５によるスピーカからの音声によるＲＡＭクリアを実行している旨の報知、表示制御装置６によるＲＡＭクリアを実行している旨の表示による報知等、これらの何れでもよいし、これらを組み合わせてもよい。
【００３７】
サブＣＰＵは、ステップＡ１０に次いで、ＲＡＭクリアの報知の報知時間（例えば、３０秒）を報知タイマにセットし（ステップＡ１１）、ステップＡ１２のその他の制御処理に進み、その他の制御処理を終えると、ステップＡ０６に戻る。ステップＡ０６にて、サブＣＰＵは、報知タイマ（ＲＡＭクリア報知を実行した場合の報知時間を計時するためのタイマ）がアップしているか否かを判別する（ステップＡ０６）。ＲＡＭクリアの報知を実行している場合、報知タイマに報知時間がセットされている結果（報知タイマのタイマ値が０でない結果）、サブＣＰＵは、ステップＡ０６を偽と判別してステップＡ１３に進む。
【００３８】
サブＣＰＵは、報知タイマのタイマ値を１つ減じ（ステップＡ１３）、減じた結果、報知タイマがアップしているか否かを判別する（ステップＡ１４）。ステップＡ１４にて、報知タイマがアップしていていなければ、ステップＡ１４を偽と判別してステップＡ１２のその他の制御処理に進み、その他の制御処理を終えると、ステップＡ０６に戻る。以下、サブＣＰＵは、報知タイマにセットしたＲＡＭクリア報知の報知時間が経過するまでの間、ステップＡ０６を偽、ステップＡ１３、ステップＡ１４を偽、ステップＡ１２で形成される処理ループを繰り返し実行する。なお、この間、ＲＡＭクリアの報知がなされる。そして、ＲＡＭクリア報知の報知時間が経過すると、報知タイマがアップすることになる（報知タイマのタイマ値が０となる）。サブＣＰＵは、ステップＡ１４を真と判別し、フラグレジスタの値を０セットし（ＲＡＭクリア報知の実行の記憶なし）（ステップＡ１５）、ＲＡＭクリア報知を停止し（ステップＡ１６）、ステップＡ１２のその他の制御処理に進み、その他の制御処理を終えると、ステップＡ０６に戻る。以下、サブＣＰＵは、ステップＡ０６を真、ステップＡ０７、ステップＡ０８を偽、ステップＡ１２で形成される処理ループを繰り返すことになる。以上が、不正が行われていない場合のリセット信号がサブ制御装置１６に入力される場合の処理の流れである。
【００３９】
次に、不正によってリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２のリセット端子に入力される場合の処理の流れについて説明する。この場合、大当り用乱数カウンタの値で大当り狙いをする目的で不正するわけであるので、メイン制御装置２に対してリセット信号が入力される。従って、メイン制御装置２において初期化処理が実行されることになり、図４のステップＳ０２によりメイン制御装置２からＲＡＭクリア報知コマンドがサブ制御装置１６に送信される。また、ＲＡＭクリアの報知を妨害する目的で、ＲＡＭクリア報知コマンドをサブ制御装置１６のワンチップマイクロコンピュータ２２が受信したタイミングで、不正基板からリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２に入力されるものと想定する。
【００４０】
サブＣＰＵは、ステップＡ０６を真、ステップＡ０７、ステップＡ０８を偽、ステップＡ１２で形成される処理ループを繰り返していると、まず、メイン制御装置２からＲＡＭクリア報知コマンドがサブ制御装置１６に送信されることから、ステップＡ０８を真と判別する。そして、フラグレジスタに１をセットし（ステップＡ０９）、即ち、ワンチップマイクロコンピュータ２２に内蔵されているＲＡＭ（記憶手段）とは別に設けた保持回路にＲＡＭクリア報知の実行を記憶し、ＲＡＭクリアの報知を行い（ステップＡ１０）、ＲＡＭクリアの報知の報知時間（例えば、３０秒）を報知タイマにセットする（ステップＡ１１）。ここにおいて、不正基板からリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２に入力される。
【００４１】
サブＣＰＵは、不正なリセット信号の入力により、リセットスタート処理を開始し、ステップＡ０１、ステップＡ０２を行い、ステップＡ０３に進み、このステップＡ０１の初期化処理によりサブ制御装置１６のＲＡＭの中が初期化される。次に入力したフラグレジスタの値が１（ＲＡＭクリア報知の実行の記憶あり）であるか否かを判別する。この場合、不正なリセット信号がワンチップマイクロコンピュータ２２に入力されても、電源監視回路１９からのリセット信号や報知タイマの経過によるリセット信号以外のリセット信号はフラグレジスタ（保持回路）に入力されないために、セットされたフラグレジスタの値は１で保持されている（ＲＡＭクリア報知の実行の記憶がある）。したがって、サブＣＰＵは、ステップＡ０３を真と判別し、ステップＡ０４に進み、ＲＡＭクリアの報知を行い（ステップＡ０４）、ＲＡＭクリアの報知の報知時間（例えば、３０秒）を報知タイマにセットし（ステップＡ０５）、ステップＡ０６に進む。そして、ステップＡ０６を偽、ステップＡ１３、ステップＡ１４を偽、ステップＡ１２で形成される処理ループを繰り返し実行する。従って、この間、ＲＡＭクリアの報知がなされる。
【００４２】
従って、サブ制御装置１６のワンチップマイクロコンピュータ２２に対してリセット信号を入力し、サブ制御装置１６のワンチップマイクロコンピュータ２２内のＲＡＭの中を消去してＲＡＭクリアの報知を行わせないように妨害しようとする不正に対して、ワンチップマイクロコンピュータ２２に内蔵されたＲＡＭとは別に設けた保持回路によりＲＡＭクリアの報知を行っていたことを記憶しているので、ＲＡＭクリアの報知をできなくする不正を防止することができる。なお、実施形態では、保持回路をフラグレジスタ２１で構成した例を示しているが、保持回路をフリップフロップで構成してもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の遊技機の一実施形態に係るパチンコ遊技機に配備された電源装置と、メイン制御装置、払出制御装置、ランプ制御装置、音声制御装置及び表示制御装置との電源供給並びに制御信号の関係を示すブロック図である。
【図２】電源装置を含む電源供給系統のブロック図である。
【図３】サブ制御装置の一実施形態を示すブロック図である。
【図４】メイン制御装置のＣＰＵが実行する電源投入時処理のフローチャートである。
【図５】サブ制御装置のＣＰＵが実行するリセットスタート処理のフローチャートである。
【符号の説明】
【００４４】
１  電源装置
２  メイン制御装置
３  払出制御装置
４  ランプ制御装置（サブ制御装置）
５  音声制御装置（サブ制御装置）
６  表示制御装置
７  電源断検出手段
８  リセット信号発生手段
９  電源回路
１０  バックアップ用電源回路
１１  電源監視回路
１２  ＲＡＭクリアスイッチ信号発生回路
１３  受電回路
１４  電源スイッチ
１５  ＲＡＭクリアスイッチ
１６  サブ制御装置
１７  ＯＲ回路
１８  ウォッチドック回路
１９  電源監視回路
２０  初期化報知手段
２１  フラグレジスタ（保持回路）
２２  ワンチップマイクロコンピュータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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