(57)【要約】【課題】ファセットチャンネルを有する半導体素子を提供し、その製造方法をも提供する。【解決手段】半導体素子は第１及び第２活性領域を有する半導体基板を備える。前記第１及び第２活性領域はそれぞれ第１及び第２主表面を有し、前記第１及び第２主表面は第１結晶方位を有する。前記第２主表面から成長したファセットエピタキシャル半導体構造が提供される。前記ファセットエピタキシャル半導体構造は第２結晶方位を有する少なくとも１つのファセットを備える。前記第１主表面及び前記ファセットエピタキシャル半導体構造上にゲート誘電層が提供される。前記第１主表面上の前記ゲート誘電層上に第１ゲート電極が配置され、前記ファセットエピタキシャル半導体構造上の前記ゲート誘電層上に第２ゲート電極が配置される。また、前記半導体素子の製造方法をも提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１及び第２活性領域を備え、前記第１及び第２活性領域はそれぞれ第１及び第２主表面を有し、前記第１及び第２主表面は第１結晶方位を有する半導体基板と、
前記第２主表面から成長され、第２結晶方位を有する少なくとも１つのファセットを備えるファセットエピタキシャル半導体構造と、
前記第１主表面及び前記ファセットエピタキシャル半導体構造上に形成されたゲート誘電層と、
前記第１主表面上の前記ゲート誘電層上に形成された第１ゲート電極と、
前記ファセットエピタキシャル半導体構造上の前記ゲート誘電層上に形成された第２ゲート電極と、
を含むことを特徴とする半導体素子。
【請求項２】
前記ファセットエピタキシャル半導体構造は、前記第２結晶方位と第２ミラー結晶方位とを有する一対の第１ファセット表面及び第３結晶方位と第３ミラー結晶方位とを有する一対の第２ファセット表面を備えることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第１ファセット表面はそれぞれ（１１３）及び
【数１】
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結晶方位を有し、前記２ファセット表面はそれぞれ（１１１）及び
【数２】
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結晶方位を有することを特徴とする請求項２記載の半導体素子。
【請求項４】
前記第１ファセット表面はそれぞれ等価｛１１３｝面の群から選択された相異なる結晶方位を有し、前記第２ファセット表面はそれぞれ等価｛１１１｝面の群から選択された相異なる結晶方位を有することを特徴とする請求項２記載の半導体素子。
【請求項５】
前記ファセットエピタキシャル半導体構造は、前記第１結晶方位を有する上部面及び前記上部面と鈍角をなす一対のファセット表面を備えることを特徴とする請求項１記載の半導体素子。
【請求項６】
前記ファセットエピタキシャル半導体構造は、コアエピタキシャルパターン及びこれを覆う表面エピタキシャルパターンを備えることを特徴とする請求項１記載の半導体素子。
【請求項７】
前記コアエピタキシャルパターンは第１格子常数ＬＣを有し、前記表面エピタキシャルパターンは第２格子常数ＬＳを有することを特徴とする請求項６記載の半導体素子。
【請求項８】
前記第１格子常数ＬＣは前記第２格子常数ＬＳよりも大きいことを特徴とする請求項７記載の半導体素子。
【請求項９】
前記コアエピタキシャルパターン及び前記表面エピタキシャルパターンはそれぞれＳｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、及びこれらの組合わせ層からなるグループから選択される２つの相異なる物質パターンであることを特徴とする請求項８記載の半導体素子。
【請求項１０】
前記第１格子常数ＬＣは前記第２格子常数ＬＳよりも小さいことを特徴とする請求項７記載の半導体素子。
【請求項１１】
前記コアエピタキシャルパターン及び前記表面エピタキシャルパターンは、それぞれＳｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ及びこれらの組合わせ層からなるグループから選択される２つの相異なる物質パターンであることを特徴とする請求項１０記載の半導体素子。
【請求項１２】
前記第１結晶方位は（１１０）であり、ＰＭＯＳ素子が前記第１活性領域上に形成され、ＮＭＯＳ素子が前記第２活性領域上に形成されることを特徴とする請求項１記載の半導体素子。
【請求項１３】
前記少なくとも１つのファセットの表面は、｛１００｝、｛１１１｝、及び｛１１３｝群からなるグループから選択される等価面のうちいずれか１つの結晶方位を有することを特徴とする請求項１２記載の半導体素子。
【請求項１４】
前記少なくとも１つのファセットの表面は、（１００）、（０１０）、（１１３）、及び（１１１）からなるグループから選択された１つの結晶方位を有することを特徴とする請求項１３記載の半導体素子。
【請求項１５】
前記第１結晶方位は（１００）であり、ＮＭＯＳ素子が前記第１活性領域上に形成され、ＰＭＯＳ素子が前記第２活性領域上に形成されることを特徴とする請求項１記載の半導体素子。
【請求項１６】
前記少なくとも１つのファセットの表面は（１１０）結晶方位を有することを特徴とする請求項１５記載の半導体素子。
【請求項１７】
前記ファセットエピタキシャル半導体構造は前記第２主表面上に形成され互いに分離された第１及び第２ファセットエピタキシャル半導体構造を含み、
前記第１及び第２ファセットエピタキシャル半導体構造のそれぞれは第２結晶方位を有する少なくとも１つのファセット表面を備え、前記ゲート誘電層は前記第１及び第２ファセットエピタキシャル半導体構造の前記ファセット表面を覆うことを特徴とする請求項１記載の半導体素子。
【請求項１８】
半導体基板に第１主表面を有する第１活性領域及び第２主表面を有する第２活性領域を形成し、前記第１及び第２主表面は第１結晶方位を有することと、
前記第２主表面上に第２結晶方位を有する少なくとも１つのファセット表面を備えるファセットエピタキシャル半導体構造を形成することと、
前記第１主表面及び前記少なくとも１つのファセット表面上にゲート誘電層を形成することと、
前記ゲート誘電層上にゲート電極を形成することと、
を含むことを特徴とする半導体素子の形成方法。
【請求項１９】
前記ファセットエピタキシャル半導体構造を形成することは、
一対の第１ファセット表面を形成し、前記第１ファセット表面のうち１つは前記第２結晶方位を有するように形成されて他の１つは前記第２結晶方位と係わる第２ミラー結晶方位を有するように形成され、
前記第１ファセット表面から延長された一対の第２ファセット表面を形成することを含み、前記第２ファセット表面のうち１つは第３結晶方位を有するように形成されて他の１つは前記第３結晶方位と係わる第３ミラー結晶方位を有するように形成されることを特徴とする請求項１８記載の半導体素子の形成方法。
【請求項２０】
前記ファセットエピタキシャル半導体構造を形成することは、
前記第２結晶方位を有する一対の第１ファセット表面を形成し、
前記第１ファセット表面間の上部面を形成することを含み、前記上部面は前記第１結晶方位を有するように形成されて前記第１ファセット表面は前記上部面と鈍角をなすように形成されることを特徴とする請求項１８記載の半導体素子の形成方法。
【請求項２１】
前記ファセットエピタキシャル半導体構造を形成することは、
コアエピタキシャルパターンを形成することと、
前記コアエピタキシャルパターン上に表面エピタキシャルパターンを形成することと、
を含むことを特徴とする請求項１８記載の半導体素子の形成方法。
【請求項２２】
前記コアエピタキシャルパターンは第１格子常数ＬＣを有する物質で形成し、前記表面エピタキシャルパターンは前記第１格子常数ＬＣよりも小さい第２格子常数ＬＳを有する物質で形成されることを特徴とする請求項２１記載の半導体素子の形成方法。
【請求項２３】
前記コアエピタキシャルパターン及び前記表面エピタキシャルパターンは、Ｓｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、及びこれらの組合わせ層からなるグループから選択された２つの相異なる物質膜で形成されたことを特徴とする請求項２２記載の半導体素子の形成方法。
【請求項２４】
前記コアエピタキシャルパターンは第１格子常数ＬＣを有する物質で形成され、前記表面エピタキシャルパターンは前記第１格子常数ＬＣよりも大きい第２格子常数ＬＳを有する物質で形成されたことを特徴とする請求項２１記載の半導体素子の形成方法。
【請求項２５】
前記コアエピタキシャルパターン及び前記表面エピタキシャルパターンは、Ｓｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、及びこれらの組合わせ層からなるグループから選択された２つの相異なる物質膜で形成されたことを特徴とする請求項２４記載の半導体素子の形成方法。
【請求項２６】
前記第１結晶方位は（１１０）であり、ＰＭＯＳ素子が前記第１活性領域上に形成され、ＮＭＯＳ素子が前記第２活性領域上に形成されることを特徴とする請求項１８記載の半導体素子の形成方法。
【請求項２７】
前記少なくとも１つのファセット表面は、｛１００｝、｛１１１｝及び｛１１３｝群からなるグループからの等価面のうちいずれか１つの結晶方位を有することを特徴とする請求項２６記載の半導体素子の形成方法。
【請求項２８】
前記第１結晶方位は（１００）であり、ＮＭＯＳ素子が前記第１活性領域上に形成され、ＰＭＯＳ素子が前記第２活性領域上に形成されることを特徴とする請求項１８記載の半導体素子の形成方法。
【請求項２９】
前記少なくとも１つのファセット表面は、｛１１０｝、｛１１１｝、及び｛１１３｝群からなるグループからの等価面のうちいずれか１つの結晶方位を有することを特徴とする請求項２８記載の半導体素子の形成方法。
【請求項３０】
前記ファセットエピタキシャル半導体構造は前記第２主表面上に互いに分離された第１及び第２ファセットエピタキシャル半導体構造を含むように形成することを特徴とし、
前記第１及び第２ファセットエピタキシャル半導体構造のそれぞれは第２結晶方位を有する少なくとも１つのファセット表面を備えて、前記ゲート誘電層は前記第１及び第２ファセットエピタキシャル半導体構造の前記ファセット表面を覆うことを特徴とする請求項１８記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に金属−酸化物−半導体（ＭＯＳ）の構造及び素子とともに、この素子の製造方法に関し、さらに詳しくはｎチャンネルＭＯＳ（ＮＭＯＳ）及びｐチャンネルＭＯＳ（ＰＭＯＳ）素子にＮＭＯＳ及び／またはＰＭＯＳ素子の相対的な性能を向上させるための相異なる結晶面方位を有するチャンネル領域が提供された相補型ＭＯＳ（ＣＭＯＳ）構成を具備する半導体構造及び素子とともに、単一半導体基板上にこのようなチャンネル領域を製造する方法に関するものである。
【背景技術】
【０００２】
半導体素子は導電性、絶縁性、及び半導体物質層、そしてパターンの多層から製造される。特に、単結晶半導体物質に対して、このような層の性質は部分的にドーパントが注入され、そして／または追加のパターンが形成する露出された表面の結晶方位に依存する。
【０００３】
一般的に、最も幅広く活用される超高密度の集積回路（ＶＬＳＩ）製造工程に用いられるシリコンウエハの結晶方位は（１００）結晶方位である。半導体の製造産業は部分的には（１００）表面と係わる熱的酸化された表面から低い表面状態密度のメリットを活用しようと（１１１）結晶方位にかけて（１００）表面方位を採用しようとする傾向がある。例えば、（１１１）結晶方位を有する表面は約５×１０１１ｅ／ｃｍ２の表面状態の電荷密度を示すことができる一方、（１００）結晶方位を有する表面は約９×１０１０ｅ／ｃｍ２の表面状態の電荷密度を示して（１１１）結晶方位を有する表面における表面状態の電荷密度に対して約８０％の減少を示す。同様に、（１１０）結晶方位を有する表面は約２×１０１１ｅ／ｃｍ２の表面状態の電荷密度を示すことができ、これは（１００）表面における表面電荷密度の約２倍である。
【０００４】
当業者であれば理解できるように、特定結晶構造に対する格子面及び方向関係はよくミラー指数（Ｍｉｌｌｅｒ  ｉｎｄｉｃｅｓ）を用いて現わすことができ、ミラー指数は特定方向を指すために取り囲む追加文字で設定される３つの数（ｈ、ｋ、ｌ）のグループ化で現わすことができる。例えば、特定方向［１、−１、０］の等価方向の群は＜１１０＞で表記することができ、特定面（１１０）の等価面の群は｛１１０｝で表記することができる。このような表記は単純立方格子（ｓｉｍｐｌｅ  ｃｕｂｉｃ；ＳＣ）、体心立方格子（ｂｏｄｙ−ｃｅｎｔｅｒｅｄ  ｃｕｂｉｃ；ＢＣＣ）、面心立方格子（ｆａｃｅ−ｃｅｎｔｅｒｅｄ  ｃｕｂｉｃ；ＦＣＣ）、及び変形されたＦＣＣと見られるダイヤモンド（ＤＩＡまたはＣ）を含む多様な結晶単位セルで活用できる。例えば、シリコン及びゲルマニウムは典型的にダイヤモンド結晶構造を有するものと考えられる。
【０００５】
表面状態密度はこのような表面上で製造される素子用活性及び寄生素子スレッショルド電圧を精緻に制御するためのさらに高い表面状態の密度レベルと係わる難しさによってＮＭＯＳ技術において特に重要な考慮事項でもある。半導体素子の製造方法及び素子設計が改善されることによって、表面状態の密度差による問題点が多少減少された。例えば、（１００）及び（１１０）の結晶方位を有する表面間の表面状態の密度レベル差は活性素子スレッショルド電圧で約０．１ボルトの電圧オフセットを変更させることができる。このような大きさのオフセットは表面スレッショルド電圧のイオン注入を用いて容易に補償することができる。低い表面状態の電荷密度を有する表面上に形成されたＮＭＯＳ素子のまた、他のメリットは（１００）結晶方位を有する表面に形成される反転層内での改善された電子移動度にある。
【０００６】
図１Ａ及び図１Ｂに示したように、電子及び正孔移動度はチャンネル領域表面の方位及びチャンネル領域内でのキャリアの流れ方向によって多様に変化することができる。図１Ａ及び図１Ｂに示された相対的な移動度の値に反映されたように、正孔移動度を改善する結晶方位及びキャリア方向の特定の組合せは電子移動度を抑制する傾向がある。結果的に、電子移動度は（１００）基板上で、特に、＜１１０＞方向での電流の流れと共に高い一方、正孔移動度は＜１１０＞方向での電流の流れを有する（１１０）基板上で一番高い。結局、対応するキャリアの相対的移動度は半導体素子のサイジング及び／または性能に影響を及ぼして素子が同一結晶方位を有する半導体領域に形成される際、ＮＭＯＳまたはＰＭＯＳ素子の性能と折衷する傾向がある。
【０００７】
（１１０）基板ウエハを用いることによって、そして／または基板ウエハの表面の再結晶化を誘導して（１１０）結晶方位を有する領域を生成することで、（１１０）結晶面方位を有する半導体表面を、特にシリコンオンインシュレータ（ＳＯＩ）技術の観点から研究した。しかしながら、このような努力は、標準（１００）結晶面方位用として開発された構造及び工程の変更を必要としたり、追加費用が発生するプロセッシング段階及び手続きを要する。
【０００８】
前記ＮＭＯＳ素子及びＰＭＯＳ素子の電気的特性を最適化させるためのＣＭＯＳ集積回路素子（ＣＭＯＳ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｄｅｖｉｃｅ）が特許文献１に「半導体装置」という題目で開示されている。前記特許文献１によると、（１００）面の第１表面を有する基板の所定領域をリセスさせて前記（１００）と異なる第２表面、例えば（１１０）面または（１１１）面を露出させる。前記第１表面上にＮＭＯＳ素子を形成し、前記第２表面上にＰＭＯＳ素子を形成する。結果的に、前記ＮＭＯＳ素子は前記（１００）面上に形成されて最大の電子移動度を示すことができ、前記ＰＭＯＳ素子は前記（１１０）面または前記（１１１）面上に形成されて前記（１００）面上に形成されるＰＭＯＳ素子よりも大きい正孔移動度を示すことができる。しかしながら、前記（１００）綿の所定領域をリセスさせて前記（１１０）面または（１１１）面のような第２表面を露出する場合、最も精緻なエッチング工程が要求できる。
【特許文献１】特開２００２−３５９２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようする技術的課題はＮＭＯＳ及びＰＭＯＳ半導体素子のうち、一方または両方においてキャリア移動度を改善することができ、一般的に非常に複雑であり費用が追加で発生するプロセッシング段階を必要とせず、従来のプロセッシングの物質、技術、及び方法とも互換できる工程を用いて前記キャリア移動度を改善するための相応しい基板構造を採用する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一様態によると、ファセットチャンネルを有する半導体素子が供給される。前記半導体素子は第１及び第２活性領域を備える半導体基板を含む。前記第１及び第２活性領域はそれぞれの第１及び第２主表面を有し、前記第１及び第２主表面は第１結晶方位を有する。前記第２主表面から成長されたファセットエピタキシャル半導体構造が提供される。前記ファセットエピタキシャル半導体構造は第２結晶方位を有する少なくとも１つのファセットを備える。前記第１主表面及び前記ファセットエピタキシャル半導体構造の表面上にゲート誘電層が供給される。前記第１主表面上の前記ゲート誘電層上に第１ゲート電極が配置され、前記ファセットエピタキシャル半導体構造上の前記ゲート誘電層上に第２ゲート電極が配置される。
【００１１】
本発明のいくつかの実施形態において、前記ファセットエピタキシャル半導体構造は前記第２結晶方位及び前記第２結晶方位のミラー結晶方位（すなわち、第２ミラー結晶方位）を有する一対の第１ファセット表面を備えることができる。さらに、前記ファセットエピタキシャル半導体構造は前記第１ファセット表面に加えて第３結晶方位及び第３結晶方位のミラー結晶方位（すなわち、第３ミラー結晶方位）を有する一対の第２ファセット表面をさらに備えることができる。前記第１ファセット表面はそれぞれの等価｛１１３｝面の群から選択された相異なる結晶方位を有することができ、前記第２ファセット表面はそれぞれ等価｛１１１｝面の群から選択された相異なる結晶方位を有することができる。さらに詳しくは、前記第１ファセット表面はそれぞれ（１１３）及び
【数１】
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結晶方位を有することができ、前記第２ファセット表面はそれぞれの（１１１）及び
【数２】
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結晶方位を有することができる。
【００１２】
他の実施形態において、前記ファセットエピタキシャル半導体構造は前記第１結晶方位を有する上部面及び前記上部面と鈍角をなす一対のファセット表面を備えることができる。
【００１３】
また、他の実施形態において、前記ファセットエピタキシャル半導体構造はコアエピタキシャルパターン及びこれを覆う表面エピタキシャルパターンを備えることができる。前記コアエピタキシャルパターンは第１格子常数ＬＣを有し、前記表面エピタキシャルパターンは第２格子常数ＬＳを有する。前記第１格子常数ＬＣは前記第２格子常数ＬＳよりも大きかったり、または小さかったりする。この場合、前記コアエピタキシャルパターン及び前記表面エピタキシャルパターンはそれぞれＳｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ及びこれらの組合わせ層からなるグループから選択される２つの相異なる物質パターンとすることができる。
【００１４】
また、他の実施形態において、前記第１結晶方位は（１１０）とすることができる。この場合、前記第１活性領域上にＰＭＯＳ素子を形成することができ、前記第２活性領域上にＮＭＯＳ素子を形成することができる。また、前記少なくとも１つのファセットの表面は、｛１００｝、｛１１１｝及び｛１１３｝群からなるグループから選択される等価面のうち、いずれか１つの結晶方位を有することができる。さらに詳しくは、前記少なくとも１つのファセットの表面は（１００）、（０１０）、（１１３）、及び（１１１）からなるグループから選択された１つの結晶方位を有することができる。
【００１５】
また、他の実施形態において、前記第１結晶方位は（１００）とすることができる。この場合、前記第１活性領域上にＮＭＯＳ素子を形成することができ、前記第２活性領域上にＰＭＯＳ素子を形成することができる。また、前記少なくとも１つのファセットの表面は（１１０）の結晶方位を有することができる。
【００１６】
また、他の実施形態において、前記ファセットエピタキシャル半導体構造は前記第２主表面上に形成され、互いに分離された第１及び第２ファセットエピタキシャル半導体構造を含むことができる。前記第１及び第２ファセットエピタキシャル半導体構造のそれぞれは第２結晶方位を有する少なくとも１つのファセット表面を備えることができ、前記ゲート誘電層は前記第１及び第２ファセットエピタキシャル半導体構造の前記ファセット表面を覆う。
【００１７】
本発明の他の様態によると、ファセットチャンネルを有する半導体素子の形成方法が提供される。この方法は半導体基板に第１主表面を有する第１活性領域及び第２主表面を有する第２活性領域を形成することを含む。前記第１及び第２主表面は第１結晶方位を有する。前記第２主表面上に第２結晶方位を有する少なくとも１つのファセット表面を備えるファセットエピタキシャル半導体構造を形成する。前記第１主表面及び前記少なくとも１つのファセット表面上にゲート誘電層を形成する。前記ゲート誘電層上にゲート電極を形成する。
【００１８】
本発明のいくつかの実施形態において、前記ファセットエピタキシャル半導体構造を形成することは、一対の第１ファセット表面を形成することを含むことができる。前記第１ファセット表面のうちの１つは前記第２結晶方位を有するように形成することができ、他の１つは前記第２結晶方位のミラー結晶方位（すなわち、第２ミラー結晶方位）を有するように形成することができる。続いて、前記第１ファセット表面から延長された一対の第２ファセット表面を形成することができる。前記第２ファセット表面のうちの１つは第３結晶方位を有するように形成することができ、他の１つは前記第３結晶方位のミラー結晶方位（すなわち、第３ミラー結晶方位）を有するように形成することができる。
【００１９】
他の実施形態において、前記ファセットエピタキシャル半導体構造を形成することは、前記第２結晶方位を有する一対の第１ファセット表面を形成することと、前記第１ファセット表面間の上部面を形成することを含むことができる。この場合、前記上部面は前記第１結晶方位を有するように形成することができ、前記第１ファセット表面は前記上部面と鈍角をなすように形成することができる。
【００２０】
また、他の実施形態において、前記ファセットエピタキシャル半導体構造を形成することはコアエピタキシャルパターンを形成することと、前記コアエピタキシャルパターン上に表面エピタキシャルパターンを形成することを含むことができる。この場合、前記コアエピタキシャルパターンは第１格子常数ＬＣを有する物質で形成することができ、前記表面エピタキシャルパターンは前記第１格子常数ＬＣより小さいか大きい第２格子常数ＬＳを有する物質で形成することができる。前記コアエピタキシャルパターン及び前記表面エピタキシャルパターンは、それぞれＳｉ、ＳｉＣ、ＳｉＧｅ、Ｇｅ、及びこれらの組合わせ層からなるグループから選択された２つの相異なる物質膜で形成することができる。
【００２１】
また、他の実施形態において、前記第１結晶方位は（１１０）とすることができる。この場合、前記第１活性領域上にＰＭＯＳ素子を形成することができ、前記第２活性領域上にＮＭＯＳ素子を形成することができる。また、前記少なくとも１つのファセット表面は｛１００｝、｛１１１｝、及び｛１１３｝群からなるグループからの等価面のうち、いずれか１つの結晶方位を有することができる。
【００２２】
また、他の実施形態において、前記第１結晶方位は（１００）とすることができる。この場合、前記第１活性領域上にＮＭＯＳ素子を形成することができ、前記第２活性領域上にＰＭＯＳ素子を形成することができる。また、前記少なくとも１つのファセット表面は｛１１０｝、｛１１１｝、及び｛１１３｝群からなるグループからの等価面のうち、いずれか１つの結晶方位を有することができる。
【００２３】
また、他の実施形態において、前記ファセットエピタキシャル半導体構造は前記第２主表面上に互いに分離された第１及び第２ファセットエピタキシャル半導体構造を含むように形成することができる。前記第１及び第２ファセットエピタキシャル半導体構造のそれぞれは、第２結晶方位を有する少なくとも１つのファセット表面を備えることができ、前記ゲート誘電層は前記第１及び第２ファセットエピタキシャル半導体構造の前記ファセット表面を覆うように形成される。
【発明の効果】
【００２４】
本発明によれば、ＮＭＯＳ及びＰＭＯＳ半導体素子のうち、一方または両方におけるキャリア移動度を改善することができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝達するために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張されたものである。明細書全体にかけて同一の参照番号は、同一の構成要素を示す。
【００２６】
図１Ａ及び図１Ｂに示したように、電子及び正孔移動度、すなわち半導体素子（特に、ＣＭＯＳ素子を構成するのに用いられるＮＭＯＳ素子及びＰＭＯＳ素子）に対するキャリアの移動度は結晶方位、電流流れ方向、及びキャリア濃度に依存する。図１Ａ及び図１Ｂに示したように、一種類のキャリアの移動度を向上させる傾向がある結晶方位と電流流れ方向の組合わせは他の種類のキャリア移動度を抑制または劣化させる傾向がある。例えば、電子移動度は（１００）結晶方位を示す基板上で最も高い一方、正孔移動度は（１１０）結晶方位を示す基板上で最も高い。同様に、単結晶方位内においても、電流流れの実際方向はキャリア移動度に影響を及ぼす。例えば、（１１０）結晶方位を示す基板での正孔移動度は、＜１００＞方向よりも＜１１０＞方向が高い。
【００２７】
ＮＭＯＳ及びＰＭＯＳ素子のそれぞれの反転層でのキャリア移動度は、最終的な半導体素子の性能に直接的に影響を及ぼすので、単結晶方位のみを用いて半導体素子を製造することになると、やもえずその素子の全体の性能を劣化させたり折衷することになる。このような素子の劣化は素子の構造を変更させることによって（例えば、相対的なチャンネル幅を増加させて電流を増加させることによって）多少緩和されることができる。しかしながら、単一基板上において製造されるＮＭＯＳ及びＰＭＯＳ素子のための非対称設計は素子設計が複雑となり、達成しようとする集積度を減少させることになる。
【００２８】
ＮＭＯＳ素子及びＰＭＯＳ素子の特性を最適化させるために相異なる結晶方位を示す領域を有するハイブリッド半導体基板を提供しようとする努力が現在まで引き続いて行われていった。このような基板を提供するためのプロセッシング段階の一部を図２Ａに図示する。図２Ａに示したように、前記ハイブリッド基板の製造は、第１結晶方位を有するシリコンハンドルウエハ上に順に積層して埋め込まれた酸化（ｂｕｒｉｅｄ  ｏｘｉｄｅ；ＢＯＸ）層及びＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）層を有する基板を供給することから始まる。前記ＳＯＩ層は、前記ＢＯＸ層下部の前記ハンドルウエハの結晶方位と相異なる結晶方位を有するように形成される。
【００２９】
また、他の物質、例えば、シリコン窒化物からなるマスキングパターンを前記ＳＯＩ層上に形成することができ、前記マスキングパターンをエッチングマスクとして用いて前記ＳＯＩ層及びＢＯＸ層を連続的にエッチングしてハンドルウエハの表面領域を露出させる。その後、エピタキシャル工程を利用して前記露出されたハンドルウエハ上の開口部を単結晶半導体物質で埋めることができる。この場合、前記単結晶半導体物質、すなわち前記開口部を埋めるエピタキシャル層は前記ハンドルウエハと等しい結晶方位を有することができる。結果的に、前記エピタキシャル層は前記ＳＯＩ側と相異なる結晶方位を有する。続いて、前記エピタキシャル層を有する基板に浅いトレンチ素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ；ＳＴＩ）技術を適用する。その結果、素子分離領域によって離隔し、相異なる結晶方位を有しながら実質的に平らな表面領域を備える基板が供給できる。
【００３０】
当業者なら理解できるように、露出されたＳＯＩ層及びバルク表面でのドーピングレベル及び相対的な結晶方位は、図２Ｂに示したように、ＮＭＯＳ及びＰＭＯＳトランジスタ製造のための相対的安全性を決める。例えば、ハンドルウエハまたはバルクウエハが（１００）結晶方位及びｐドーピングレベルを有する際、ＮＭＯＳ素子はバルクウエハまたはハンドルウエハの露出された表面から成長したエピタキシャル物質領域に形成し、ＰＭＯＳ素子は（１１０）結晶方位及びｎドーピングレベルを有するＳＯＩ領域に形成する。
【００３１】
本発明の一実施形態によると、ＮＭＯＳ素子は（１００）結晶方位を有する表面を示す活性領域上に形成することができ、ＰＭＯＳ素子はウエハボンディング技術及び選択的エピタキシャル成長（ＳＥＧ）技術の組み合わせによって形成された（１１０）結晶方位を有する活性領域の表面上に形成することができる。一応、相異なる結晶方位を有する活性領域が限定されると、半導体素子を構成するＮＭＯＳ及びＰＭＯＳ素子はそれぞれ適した結晶方位を示す活性領域上に形成することができ、これによってＮＭＯＳ素子及びＰＭＯＳ素子の特性を最適化させることができる。
【００３２】
図３Ａ及び図３Ｂに示されているように、本発明によって製造された半導体素子は類似でない結晶方位を示す単結晶半導体物質上に製造されたＮＭＯＳ及びＰＭＯＳ素子が共に含まれる。図３Ａに示したように、ＮＭＯＳ素子は、最も好ましい結晶方位、例えば（１００）面を含むファセット表面を含むファセットエピタキシャル半導体構造をボディー層として用いて形成することができ、前記ファセットエピタキシャル半導体構造は（１１０）面を有するバルクウエハ上に形成することができる。トランジスタの相対的形態によって、ＮＭＯＳ素子を通る電流流れは１つ以上の方向、例えば＜１００＞方向、または＜１１０＞方向に向かうことができ、これによって本発明の一実施形態によって製造された半導体素子からキャリア移動度のまた他の制御レベルを提供することとなる。
【００３３】
逆に、図３Ｂに示したように、ＰＭＯＳ素子はファセットエピタキシャル半導体構造が形成されていない（１１０）面を有するバルクウエハ上に形成することができる。トランジスタの相対的形態によって、ＰＭＯＳ素子を通る電流流れも１つ以上の方向、例えば、＜１００＞方向、または＜１１０＞方向に向かうことができ、これによって本発明の一実施形態によって製造された半導体素子から電子及び正孔の相対的キャリア移動度のまた他の制御レベルを提供することになる。
【００３４】
図３Ａ及び図３Ｂに示された半導体素子に対して、ＮＭＯＳチャンネル長さの殆どはエピタキシャル層の（１００）ファセット上に形成され、これによってバルクまたはハンドルウエハ物質で達成できるレベルを超えた電子移動度を増加させる。ＰＭＯＳ素子に対しては、（１１０）結晶方位を有するバルク基板の表面上に形成することによってファセット上に現われた（１００）物質上で達成できるレベルと比べてさらに高い正孔移動度を維持することになる。その結果、素子の全体の性能が改善されたり性能を犠牲しなくても集積度を増加されることができる。
【００３５】
図４に示した本発明の一実施形態を参照すると、半導体素子は第１トランジスタ領域Ａ及び第２トランジスタ領域Ｂで分離された基板上に形成することができる。例えば、本発明による半導体素子はＳＴＩ層である絶縁物質１３によって分離した第１トランジスタ領域Ａ及び第２トランジスタ領域Ｂを含む半導体基板１上に形成される。また、第１トランジスタ領域Ａ及び第２トランジスタ領域Ｂはそれぞれ第１導電型ウェル３及び第２導電型ウェル５を含むことができる。基板１の表面は第１結晶方位１ｐを示し、典型的にＳｉ、ＳｉＧｅ、ＳｉＣ、及びこれらの組合わせ層で形成されるか、またはこれらと最も類似の結晶構造を有する他の半導体物質で形成されるが、前述の半導体物質に限定されず、他の一部の半導体物質としても形成することができる。第１トランジスタ領域Ａは第１活性領域１１ａを含み、第２トランジスタ領域Ｂは第２活性領域１１ｂを含む。
【００３６】
図４に示したように、第１活性領域１１ａ上にエピタキシャルパターン２０が供給することができ、前記エピタキシャルパターン２０はコアエピタキシャル層（または第１エピタキシャルパターン）１７及びこれを覆う表面エピタキシャル層（またはシェル（ｓｈｅｌｌ）エピタキシャル層）１９を含むことができる。コア及び表面エピタキシャル層１７、１９は選択的エピタキシャル成長（ＳＥＧ）工程を利用して製造することができる一方、第１トランジスタ領域Ａから露出された基板（すなわち、第１活性領域１１ａ）の表面特性に相当な影響を受ける。図４に示したように、エピタキシャルパターン２０は、基板１の表面と実質的に平行でありながら前記基板の表面と同一の結晶方位１ｐを示す上部ファセット１９ｔ、前記基板１の表面の結晶方位１ｐと相異なる結晶方位を示す一対の第１ファセット１９ｆ１、及びまた他の一対の第２ファセット１９ｆ２を含む。前記表面エピタキシャル層１９の表面１９ｔ、１９ｆ１、１９ｆ２はこれらに対応する前記コアエピタキシャル層１７の表面１７ｔ、１７ｆ１、１７ｆ２と表面方位を示すことができるが、格子常数においては異なる場合もある。
【００３７】
エピタキシャルパターン２０は前記コアエピタキシャル層１７のみを含むことができる。これとは逆に、前記エピタキシャル層２０は上述したように前記コアエピタキシャル層１７及びこれを覆う前記表面エピタキシャル層１９を全部含むことができる。その後、ゲート誘電層２１、例えば後続製造段階及び／または方法に適した酸化物及び／または、また他の絶縁物質をチャンネル領域上に形成する。その後、ゲート誘電層２１下に限定されたトランジスタチャンネルの性能及び状態を制御するために第１トランジスタ領域Ａ及び第２トランジスタ領域Ｂのゲート誘電層２１上にそれぞれ第１及び第２ゲート電極２３ａ、２３ｂを形成することができる。
【００３８】
当業者なら理解できるように、図４に示した本発明の一実施形態によるＮＭＯＳ素子及びＰＭＯＳ素子はそれぞれ第１トランジスタ領域Ａ及び第２トランジスタ領域Ｂに形成することができる。この場合、第１及び第２導電型ウェル３、５はそれぞれｐ−及びｎ−ドーピングレベルを有するウェル領域とすることができ、（１１０）面方位を有することができる。これとは逆に、ＰＭＯＳ素子及びＮＭＯＳ素子がそれぞれ第１トランジスタ領域Ａ及び第２トランジスタ領域Ｂに形成することができる。この場合、第１及び第２導電型ウェル３、５はそれぞれｎ−及びｐ−ドーピングレベルを有するウェル領域とすることができ、（１００）面方位を有することができる。
【００３９】
エピタキシャルパターン２０は基板の表面１ｐと相異なる表面結晶方位（面方位）を示す少なくとも２つのファセットを含むことができ、単一エピタキシャルパターン１７または複数のエピタキシャルパターン１７、１９を含むように形成することができる。前記複数のエピタキシャルパターン１７、１９は異種エピタキシャル半導体パターンを有するように形成することができる。本明細書において、異種エピタキシャル半導体パターンという用語は、表面エピタキシャルパターン１９がコアエピタキシャルパターン１７と同一の表面結晶方位を有しているが、格子常数においては相異なることを意味する。
【００４０】
本発明の実施形態による半導体素子が異種エピタキシャル半導体パターン２０を含む場合、前記異種エピタキシャル半導体パターン２０はストレインド（ｓｔｒａｉｎｅｄ）半導体層を含むことができる。例えば、コアエピタキシャルパターン１７は次の数式１に示したように表面エピタキシャルパターン１９の格子常数（ＬＣｓｕｒｆａｃｅ）よりも大きい格子常数（ＬＣｃｏｒｅ）を有する物質膜に形成することができる。
［数式１］
ＬＣｃｏｒｅ＞ＬＣｓｕｒｆａｃｅ
【００４１】
この場合、表面エピタキシャルパターン１９に伸張力（ｔｅｎｓｉｌｅ  ｓｔｒｅｓｓ）が加えられるので、このような伸張力の下での表面エピタキシャルパターン１９をチャンネル層として用いるＮＭＯＳ素子を形成するとチャンネル電子移動度が増加してＮＭＯＳ素子の性能を改善することができる。このような結果はコアエピタキシャルパターン１７／表面エピタキシャルパターン１９を次に列挙する多様な物質の対で形成する場合に得られる。
【００４２】
Ｓｉ／ＳｉＣ、ＳｉＧｅ／Ｓｉ、ＳｉＧｅ／ＳｉＣ、Ｇｅ／Ｓｉ、Ｇｅ／ＳｉＣ、またはＧｅ／ＳｉＧｅ
【００４３】
これとは逆に、コアエピタキシャルパターン１７は、次の数式２に示すように表面エピタキシャルパターン１９の格子常数（ＬＣｓｕｒｆａｃｅ）よりも小さい格子常数（ＬＣｃｏｒｅ）を有する物質膜に形成されることができる。
［数式２］
ＬＣｃｏｒｅ＜ＬＣｓｕｒｆａｃｅ
【００４４】
この場合、表面エピタキシャルパターン１９に圧縮力（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒｅｓｓ）が加えられるので、このような圧縮力の下での表面エピタキシャルパターン１９をチャンネル層として用いるＰＭＯＳ素子を形成するとＰＭＯＳ素子のチャンネル電子移動度が増加してＰＭＯＳ素子の性能を改善することができる。このような結果は、コアエピタキシャルパターン１７／表面エピタキシャルパターン１９を次に列挙する多様な物質の対で形成する場合に得られる。
【００４５】
ＳｉＣ／Ｓｉ、Ｓｉ／ＳｉＧｅ、ＳｉＣ／ＳｉＧｅ、Ｓｉ／Ｇｅ、ＳｉＣ／Ｇｅ、またはＳｉＧｅ／Ｇｅ
【００４６】
表面エピタキシャルパターン１９を含むエピタキシャルパターンのファセットは第１活性領域１１ａの表面と鋭角をなす第１ファセット１９ｆ１を含むことができ、これに加えて第２ファセット１９ｆ２を選択的にさらに含むことができる。前記コアエピタキシャルパターン１７及び表面エピタキシャルパターン１９は、それぞれ第１活性領域１１ａの表面１ｐと同一の表面結晶方位を示す上部面１７ｔ及び上部面１９ｔを含むことができる。前記上部面１７ｔ、１９ｔは前記第１活性領域１１ａの表面１ｐと平行にすることができる。結果的に、前記第１ファセット１９ｆ１は前記上部面１９ｔと鈍角をなすことができ、前記第２ファセット１９ｆ２も前記上部面１９ｔと鈍角をなすことができる。
【００４７】
また、エピタキシャルパターン２０、すなわちファセットエピタキシャル半導体構造は第１活性領域１１ａの面方位と相異なる表面結晶方位とを有する少なくとも第１ファセット１７ｆ１、そして、できれば第１ファセット１９ｆ１も含むことができる。さらに、エピタキシャルパターン２０は第１活性領域１１ａの面方位及び第１ファセット１７ｆ１、１９ｆ１と相異なる表面結晶方位を有する、少なくとも第２ファセット１７ｆ２、そしてできれば第２ファセット１９ｆ２も含むことができる。
【００４８】
上部面１７ｔ、１９ｔが存在する場合、トランジスタのサイジング及び模様は、上部面１７ｔ、１９ｔの大きさに依存することができ、トランジスタの性能も上部面１７ｔ、１９ｔの大きさによって決まる。すなわち、トランジスタの性能はベース基板１の結晶方位と相異なる結晶方位を有するチャンネル領域の利用可能性と関係があるので、チャンネルに含まれたファセットの長さ（チャンネル幅と平行な方向の長さ）と上部面の長さ（チャンネル幅と平行な方向の長さ）間の割合は少なくとも１：１でなければならなく、好ましくは、３：１、５：１、またはその以上でなければならない。実際、いくつかの実施形態において、ファセットエピタキシャル半導体構造の上部面を除去してチャンネル形成用のファセットのみを残すことができる。この場合、素子性能は典型的にファセットの長さが上部面の長さに比べて相対的に増加するほどさらに改善される。すなわち、ファセットの表面上に形成するチャンネルの占める部分が増加するほど素子の性能はさらに改善されることができる。
【００４９】
ファセットの表面方位はファセットエピタキシャル半導体構造、すなわちエピタキシャルパターン２０が成長する間、シード層の役割を果たす基板１ｐの表面方位に依存する。基板１が（１００）結晶方位を示す表面を有したら、１７ｆ１と１７ｆ２のうちの１つ（そして、存在したら１９ｆ１と１９ｆ２のうちの１つ）は（１１０）表面結晶方位を有することが好ましい。これとは逆に、基板が（１１０）方位表面を示したら、１７ｆ１と１７ｆ２のうちの１つ（そして、存在したら１９ｆ１と１９ｆ２のうちの１つ）は（１００）表面結晶方位を有することが好ましい。
【００５０】
当業者なら理解できるように、生成したファセットは図示したように一般的にゲート電極を両分する中心垂直面（チャンネル長さと平行な面）に対して対称とすることができる。この場合、対向するファセットの表面結晶方位は同一の群（ｓａｍｅ  ｇｒｏｕｐ）内に属することができる。例えば、互いに対向するファセットは図５Ａに示したように結晶学的の式から少なくとも１つの切片の符号または図５Ｂに示したように３個軸の中で２つの逆切片の値だけが相異なる表面結晶方位を有する。これとは逆に、初期表面を囲む構造または形態は、非対称構造を示すこともある。例えば初期表面を囲む構造は互いに対向するファセットが同一の群の面｛ｈ、ｌ、ｋ｝内に属しない結晶構造を示すこともある。
【００５１】
＜第１実施形態＞
本発明の一実施形態による製造工程を図６Ａないし図６Ｅに図示して以下に詳しく後述する。図６Ａに示したように、第１表面結晶方位１ｐを示すベース基板１の第１及び第２トランジスタ領域Ａ、Ｂにそれぞれ第１及び第２ウェル３、５を形成する。上述したように、基板１は、例えば単結晶半導体基板を形成するのに適したＳｉ、ＳｉＧｅ、またはＳｉＣを含む多数の物質から選択することができる。その後、第１素子分離マスクパターン１０ａ及び第２素子分離マスクパターン１０ｂをそれぞれ第１及び第２ウェル３、５上に形成する。素子分離マスクパターン１０ａ、１０ｂはパッド酸化膜及びパッド窒化膜を順に形成し、前記パッド窒化膜及びパッド酸化膜を、フォトリソグラフィ工程を用いてパターニングすることで形成することができる。その結果、前記第１素子分離マスクパターン１０ａは順に積層されたパッド酸化膜パターン７ａ及びパッド窒化膜パターン９ａを含むように形成することができ、前記第２素子分離マスクパターン１０ｂは順に積層されたパッド酸化膜パターン７ｂ及びパッド窒化膜パターン９ｂを含むように形成することができる。
【００５２】
図６Ｂを参照すると、前記素子分離マスクパターン１０ａ、１０ｂをエッチングマスクとして用いて基板１をエッチングして第１活性領域１１ａ及び第２活性領域１１ｂを分離及び限定するトレンチ１１を形成する。前記トレンチ１１を絶縁物質、例えばシリコン酸化物で埋め込み、絶縁物質の上部を例えば化学的機械的研磨（ＣＭＰ）工程を用いて除去して前記素子分離マスクパターン１０ａ、１０ｂの上部表面を露出させる。その結果、前記トレンチ内に平らな上部面１３ｓを有する素子分離層１３が形成される。その後、前記第２トランジスタ領域Ｂを覆うフォトレジストパターン１５を形成する。
【００５３】
図６Ｃを参照すると、前記第１素子分離マスクパターン１０ａを選択的に除去して第１活性領域１１ａを露出させ、前記フォトレジストパターン１５を除去する。前記露出された第１活性領域１１ａをシード層として採用する選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉａｘｉａｌ  ｇｒｏｗｔｈ；ＳＥＧ）技術を用いてファセットエピタキシャル半導体構造、すなわちエピタキシャルパターン２０を形成する。前記ファセットエピタキシャル半導体構造を形成する間に前記露出された第１活性領域１１ａからエピタキシャルパターンの横方向成長を抑制するのが好ましい。トレンチ素子分離層１３の表面上に成長するエピタキシャルパターンは典型的に多結晶構造または非晶質構造を有する。
【００５４】
前記エピタキシャルパターンの横方向成長は、前記トレンチ素子分離層１３の表面の高さと関連があり得る。例えば、前記トレンチ素子分離層１３がリセスされて前記露出された第１活性領域１１ａの表面と同一の高さの表面１３ｓ’を有したら、前記エピタキシャルパターンは縦方向だけでなく、横方向にも成長しようとする傾向がある。よって、前記選択的エピタキシャル成長（ＳＥＧ）工程の条件は前記トレンチ素子分離層１３の表面の高さによって異なることもある。エピタキシャルパターン２０は基板表面１ｐの結晶方位と相異なる表面結晶方位を有するファセットを含む。
【００５５】
上述したように、エピタキシャルパターン２０は単一エピタキシャル半導体パターン１７だけで構成するように形成されるか、またはコアエピタキシャルパターン１７及び表面エピタキシャルパターン１９が共に含まれる異種エピタキシャル半導体パターンを含むように形成することができる。また、上述したように、コア及び表面エピタキシャルパターン１７、１９の形成に用いられる半導体物質の選択によって、コアまたは表面エピタキシャルパターンはチャンネル領域内でのキャリア移動度を追加変更させる伸張または圧縮状態を提供するストレインド（歪）半導体層としての役割を果たす。
【００５６】
エピタキシャルパターン２０のファセットは第１及び第２活性領域１１ａ、１１ｂの表面に対して鋭角をなす。そして、上述したように、ファセット表面によって提供される性能メリットの観点から見た場合、前記エピタキシャルパターン２０は一般的に基板表面１ｐの結晶方位と同一の面方位を有する上部面１７ｔまたは１９ｔの長さに対するファセットの相対的な長さを増加させることが好ましい。ファセットの面方位の範囲は、半導体物質の結晶構造及び元々の基板またはベース基板表面１ｐの面方位に依存するが、一般的により対称的な構造で対応するファセットの露出された表面から示される対応するミラー方位、例えば、
【数３】
2006191109.tif 000005
だけでなく、（１１１）、（１１３）、（１１０）、（１００）、及び（０１０）方位を含む結晶方位の最も小さいグループに制限する。
【００５７】
図６Ｄ及び図６Ｅを参照すると、第２素子分離マスクパターン１０ｂを除去して第２トランジスタ領域Ｂ内の第２活性領域１１ｂの表面を露出させる。その後、エピタキシャルパターン２０の表面及び第２活性領域１１ｂの表面上にゲート誘電層２１を形成する。前記ゲート誘電層２１を有する基板上にゲート導電膜を形成し、前記ゲート導電膜をパターニングして前記エピタキシャルパターン２０を横切る第１ゲートパターン２３ａ及び前記第２活性領域１１ｂを横切る第２ゲートパターン２３ｂを形成する。続いて、ソース及びドレイン領域のイオン注入、金属化、テスティング及びパッケージングを含む追加プロセッシングを実行して半導体製造工程を完了することで有用な半導体素子を製造することができた。
【００５８】
＜第２実施形態＞
単一活性領域６１ａに複数のエピタキシャルパターン７０１、７０２が形成されている本発明のまた他の実施形態による半導体素子が図７に示されている。図７に示すように、エピタキシャルパターンは一般的に平行な形態で配列されるが、このパターンは他の形態で、例えば互いに交差するように配列することもできる。多重エピタキシャルパターンは活性領域６１ａの効率的な表面領域を増加させる役割を果たし、これによって電流駆動力を改善する。
【００５９】
図８Ａないし図８Ｃに示したように、第２実施形態は第１実施形態においての製造に活用された工程と類似の工程を用いて製造することができる。図８Ａに示したように、ベース基板５１において第１ウェル５３は第１トランジスタ領域Ａを形成し、第２ウェル５５は第２トランジスタ領域Ｂを形成する。その後、第１及び第２ウェル５３、５５上に第１素子分離マスクパターン６０ａ、第２素子分離マスクパターン６０ｂを形成し、前記素子分離マスクパターン６０ａ、６０ｂ間の基板５１内にトレンチ素子分離層６３を形成する。前記素子分離層６３は前記第１及び第２トランジスタ領域Ａ、Ｂ内にそれぞれ第１活性領域６１ａ及び第２活性領域６１ｂを限定する。
【００６０】
前記第１素子分離マスクパターン６０ａの一部及び第２素子分離トランジスタ領域Ｂを覆うフォトレジストパターン６５を形成する。前記フォトレジストパターン６５を用いて第１素子分離マスクパターン６０ａの一部を除去して第１活性領域６１ａの複数の領域を選択的に露出させる第１素子分離マスクパターン６０ａ’を形成する。続いて、フォトレジストパターン６５を除去し、第１活性領域６１ａの露出した領域上にファセットエピタキシャル半導体構造、すなわち第１及び第２エピタキシャルパターン７０１、７０２を形成する。
【００６１】
第１実施形態において説明したように、前記エピタキシャルパターン７０１、７０２もただ１つのエピタキシャル半導体層だけを含むように形成するか、またはコアエピタキシャルパターン及び表面エピタキシャルパターンが共に含まれる異種エピタキシャル半導体パターンに形成することができる。より詳しくは、前記第１エピタキシャルパターン７０１は第１コアエピタキシャルパターン６７１のみを含むように形成するか、または第１コアエピタキシャルパターン６７１及びこれを覆う第１表面エピタキシャルパターン６９１を含むように形成することができ、前記第２エピタキシャルパターン７０２は第２コアエピタキシャルパターン６７２のみを含むように形成するか、または第２コアエピタキシャルパターン６７２及びこれを覆う第２表面エピタキシャルパターン６９２を含むように形成することができる。
【００６２】
これらのコアエピタキシャルパターン６７１、６７２及び表面エピタキシャルパターン６９１、６９２のすべては一連のファセットを有することができる。例えば、コアエピタキシャルパターン６７１、６７２のそれぞれは参照符号“６７ｔ”、“６７ｆ１”及び“６７ｆ２”と示されるファセットを有することができ、表面エピタキシャルパターン６９１、６９２のそれぞれは参照符号“６９ｔ”、“６９ｆ１”及び“６９ｆ２”で示されたファセットを有することができる。また、第１実施形態において説明されたように、コア及び表面エピタキシャルパターンを形成するのに用いられる半導体物質の選択によって、コアまたは表面エピタキシャルパターンはチャンネル領域内でのキャリア移動度の追加変更のために伸張または圧縮状態のストレインド（ｓｔｒａｉｎｅｄ）半導体層としての役割を果たす。
【００６３】
図８Ｃを参照すると、前記第１素子分離マスクパターン６０ａ’及び第２素子分離マスクパターン６０ｂを除去して第２活性領域６１ｂの表面を露出させる。前記エピタキシャルパターン７０１、７０２及び第２活性領域６１ｂの表面上にゲート誘電層７１を形成する。前記ゲート誘電層７１を有する基板上にゲート導電層を形成し、前記ゲート導電層をパターニングしてエピタキシャルパターン７０１、７０２を横切る第１ゲートパターン７３ａ及び第２活性領域６１ｂを横切る第２ゲートパターン７３ｂを形成する。以後、ソース及びドレイン領域のイオン注入、金属化、テスティング及びパッケージングを含む追加プロセッシングを実行して半導体製造工程を完了することで有用な半導体素子を製造することができる。
【００６４】
所定の例示的な実施形態によって本発明を説明したが、当業者においては詳細な説明と符合する方式で本発明の方法に多くの代替、修正、及び変更が実施できるということは明白である。また、多様の例示的な実施形態の中において、所定の様態は他の実施形態の中において任意の実施形態、またはこれらの代替例の様態と組み合わせて請求した発明を含みながら、性能の要求事項や使用の意図により最も相応しい追加の実施形態を提供することができるが、これに限定されないということは当業者において明白である。これによって、本発明の思想に属するこのようなすべての代替例、修正例、及び変更例は請求の範囲に属するものである。
【図面の簡単な説明】
【００６５】
【図１Ａ】相異なる結晶方位及び／または相異なる電流方向を有する基板を介した電子移動度を示すグラフである。
【図１Ｂ】相異なる結晶方位及び／または相異なる電流方向を有する基板を介した正孔移動度を示すグラフである。
【図２Ａ】半導体素子の一部を製造するのに用いられる選択的エピタキシャル成長（ＳＥＧ）工程を含む従来のＳＯＩ工程を示す断面図である。
【図２Ｂ】図２Ａに示されたＳＯＩ工程を用いて製造された半導体素子の一部を示す断面図である。
【図３Ａ】本発明の一実施形態によって製造されたＮＭＯＳトランジスタの斜視図である。
【図３Ｂ】本発明の一実施形態によって製造されたＰＭＯＳトランジスタの斜視図である。
【図４】本発明の一実施形態によって相異なる結晶方位を有する半導体領域上にそれぞれ製造された第１トランジスタ及び第２トランジスタを示す斜視図である。
【図５Ａ】本発明の一実施形態によって製造及び活用することができるファセット（ｆａｃｅｔｅｄ）半導体領域及びそれに相応する結晶方位情報に対する代替構成を示す図である。
【図５Ｂ】本発明の一実施形態によって製造及び活用することができるファセット（ｆａｃｅｔｅｄ）半導体領域及びそれに相応する結晶方位情報に対する代替構成を示す図である。
【図６Ａ】本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図６Ｂ】本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図６Ｃ】本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図６Ｄ】本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図６Ｅ】本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図７】単一活性領域上に複数のファセット構造体が提供される本発明の一実施形態を示した斜視図である。
【図８Ａ】単一活性領域上に複数のファセット構造体が形成される本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図８Ｂ】単一活性領域上に複数のファセット構造体が形成される本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【図８Ｃ】単一活性領域上に複数のファセット構造体が形成される本発明の一実施形態による半導体素子の製造において工程段階に対応する断面図である。
【符号の説明】
【００６６】
１：基板
１ｐ：結晶方位
３、５：第１及び第２導電型ウェル
１１ａ：第１活性領域
１７：コアエピタキシャル層、または第１エピタキシャルパターン
１７ｔ、１７ｆ１、１７ｆ２：コアエピタキシャル層の表面
１９：表面エピタキシャル層、またはシェル（ｓｈｅｌｌ）エピタキシャル層
１９ｔ：上部ファセット
１９ｆ１、１９ｆ２：第１及び第２ファセット
２０：エピタキシャルパターン
２１：ゲート誘電層
２３ａ、２３ｂ：第１及び第２ゲート電極
Ａ、Ｂ：第１及び第２トランジスタ領域
【図１Ａ】
2006191109.tif 000008
【図１Ｂ】
2006191109.tif 000009
【図２Ａ】
2006191109.tif 000010
【図２Ｂ】
2006191109.tif 000011
【図３Ａ】
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【図３Ｂ】
2006191109.tif 000013
【図４】
2006191109.tif 000014
【図５Ａ】
2006191109.tif 000015
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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