(57)【要約】【課題】  アクティブ状態におけるメモリセルへのアクセス速度を低下させることなく、スタンバイ状態におけるリフレッシュ動作の安定性を向上させることが可能な半導体記憶装置を提供する。【解決手段】  スイッチ回路ＳＷ１は、内部チップイネーブル信号ｉｎｔ／ＣＥが活性化レベル（アクティブ状態）の場合は遅延回路４０の出力信号を選択し、内部チップイネーブル信号ｉｎｔ／ＣＥが非活性化レベル（スタンバイ状態）の場合は遅延回路４１の出力信号を選択する。遅延回路４１による遅延時間ＤＬ２は、遅延回路４０による遅延時間ＤＬ１よりも所定の時間だけ長く設定される。これにより、スタンバイ状態におけるリフレッシュ動作期間が、アクティブ状態におけるリフレッシュ動作期間よりも長くなるように構成される。【選択図】        図２
2006338813.tif 000002
【特許請求の範囲】
【請求項１】
データの読出動作および書込動作を実行することが可能なアクティブ状態と、前記データを保持するスタンバイ状態とを有する半導体記憶装置であって、
行列状に配置された複数のメモリセル、
前記アクティブ状態におけるリフレッシュ動作期間を第１の期間とし、前記スタンバイ状態におけるリフレッシュ動作期間を前記第１の期間よりも長い第２の期間として、前記複数のメモリセルが保持するデータをリフレッシュするように指令するリフレッシュ指令信号を出力するリフレッシュ回路、および
前記リフレッシュ指令信号に応答してリフレッシュ動作を実行するリフレッシュ実行手段を備える、半導体記憶装置。
【請求項２】
前記リフレッシュ回路は、前記アクティブ状態においては、読出動作または書込動作を終了した後にリフレッシュし、前記スタンバイ状態においては、所定の周期ごとにリフレッシュするように指令する、請求項１に記載の半導体記憶装置。
【請求項３】
前記リフレッシュ回路は、
前記複数のメモリセルが保持するデータをリフレッシュするために必要な時間間隔で、サイクル信号を出力するタイマ回路、
前記サイクル信号に応答して、前記リフレッシュ指令信号を活性化レベルにするように要求するリフレッシュフラッグ信号を出力する指令信号活性化回路、
前記リフレッシュ指令信号を活性化レベルにしてよいか否かを判定する判定信号を出力する判定回路、および
前記アクティブ状態においては、前記リフレッシュフラッグ信号および前記判定信号に応答して、前記リフレッシュ指令信号を前記第１の期間だけ活性化レベルにし、前記スタンバイ状態においては、前記リフレッシュフラッグ信号および前記判定信号に応答して、前記リフレッシュ指令信号を前記第２の期間だけ活性化レベルにする論理回路を含む、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記論理回路は、
それぞれ前記第１および第２の期間に対応する遅延時間を有する第１および第２の遅延回路、
前記アクティブ状態においては前記第１の遅延回路を選択し、前記スタンバイ状態においては前記第２の遅延回路を選択する選択回路、および
前記第１および第２の遅延回路のうち前記選択回路によって選択された遅延回路による遅延時間の分だけ、前記リフレッシュ指令信号を活性化レベルに固定するためのラッチ回路を含む、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、外部からの入力信号に依存せずリフレッシュ動作を行なうことが可能なダイナミック型半導体記憶装置に関する。
【背景技術】
【０００２】
擬似ＳＲＡＭは、メモリ自体はＤＲＡＭ（ダイナミック型半導体記憶装置）だが外部的にはＳＲＡＭ（スタティック型半導体記憶装置）として動作する半導体記憶装置である。この擬似ＳＲＡＭは、内部のメモリセルはＤＲＡＭにおけるメモリセルと同じものを使用する。一方、入力される制御信号やアドレス信号等の外部インターフェースはＳＲＡＭと同じである。
【０００３】
また、この擬似ＳＲＡＭのリフレッシュ動作は、従来のＤＲＡＭのリフレッシュ動作またはセルフリフレッシュ動作のように外部からの信号により制御されるものではなく、半導体記憶装置内部のリフレッシュ回路から周期的に出力されるリフレッシュ指令信号／ＲＥＦＥに基づき行われる。リフレッシュ回路はリング発振器であるタイマ回路を含み、リフレッシュ回路はタイマ回路により周期的に出力されるサイクル信号／Ｒｅｆｃｙｃに応答してリフレッシュ指令信号／ＲＥＦＥを出力する。タイマ回路は常時サイクル信号／Ｒｅｆｃｙｃを出力するため、この擬似ＳＲＡＭは、データの読出動作または書込動作を実行可能なアクティブ状態のときも、データを保持するスタンバイ状態のときも周期的にリフレッシュ動作を実行する。
【０００４】
たとえば、下記の特許文献１には、データの読出および書込を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置において、リフレッシュ動作の安定性を確保することを可能にするための方法が開示されている。これによると、リフレッシュ動作と読出動作または書込動作とが同一タイミングで実施されることを防止できる。
【特許文献１】特開２００２−３５２５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
擬似ＳＲＡＭでは、アクティブ状態におけるメモリセルへのアクセス速度を高速化するために、リフレッシュ動作期間はなるべく短くなるように設定される。しかしながら、リフレッシュ動作期間を短く設定すると、メモリセルのリフレッシュが十分に行なわれない可能性が高くなってしまう。特に、スタンバイ状態が長い場合において、外部からのノイズ等によって電圧降下が生じると、リフレッシュ動作の安定性が確保できないという問題が生じる。一方、リフレッシュ動作期間を長く設定すると、リフレッシュの動作マージンが向上してリフレッシュ動作の安定性が確保されるが、メモリセルへのアクセス速度は遅くなってしまう。
【０００６】
それゆえに、この発明の主たる目的は、アクティブ状態におけるメモリセルへのアクセス速度を低下させることなく、スタンバイ状態におけるリフレッシュ動作の安定性を向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係わる半導体記憶装置は、データの読出動作および書込動作を実行することが可能なアクティブ状態と、データを保持するスタンバイ状態とを有する半導体記憶装置であって、行列状に配置された複数のメモリセルと、アクティブ状態におけるリフレッシュ動作期間を第１の期間とし、スタンバイ状態におけるリフレッシュ動作期間を第１の期間よりも長い第２の期間として、複数のメモリセルが保持するデータをリフレッシュするように指令するリフレッシュ指令信号を出力するリフレッシュ回路と、リフレッシュ指令信号に応答してリフレッシュ動作を実行するリフレッシュ実行手段とを備えたものである。
【０００８】
好ましくは、リフレッシュ回路は、アクティブ状態においては、読出動作または書込動作を終了した後にリフレッシュし、スタンバイ状態においては、所定の周期ごとにリフレッシュするように指令する。
【０００９】
また好ましくは、リフレッシュ回路は、複数のメモリセルが保持するデータをリフレッシュするために必要な時間間隔で、サイクル信号を出力するタイマ回路と、サイクル信号に応答して、リフレッシュ指令信号を活性化レベルにするように要求するリフレッシュフラッグ信号を出力する指令信号活性化回路と、リフレッシュ指令信号を活性化レベルにしてよいか否かを判定する判定信号を出力する判定回路と、アクティブ状態においては、リフレッシュフラッグ信号および判定信号に応答して、リフレッシュ指令信号を第１の期間だけ活性化レベルにし、スタンバイ状態においては、リフレッシュフラッグ信号および判定信号に応答して、リフレッシュ指令信号を第２の期間だけ活性化レベルにする論理回路とを含む。
【００１０】
また好ましくは、論理回路は、それぞれ第１および第２の期間に対応する遅延時間を有する第１および第２の遅延回路と、アクティブ状態においては第１の遅延回路を選択し、スタンバイ状態においては第２の遅延回路を選択する選択回路と、第１および第２の遅延回路のうち選択回路によって選択された遅延回路による遅延時間の分だけ、リフレッシュ指令信号を活性化レベルに固定するためのラッチ回路とを含む。
【発明の効果】
【００１１】
この発明に係わる半導体記憶装置では、行列状に配置された複数のメモリセルと、アクティブ状態におけるリフレッシュ動作期間を第１の期間とし、スタンバイ状態におけるリフレッシュ動作期間を第１の期間よりも長い第２の期間として、複数のメモリセルが保持するデータをリフレッシュするように指令するリフレッシュ指令信号を出力するリフレッシュ回路と、リフレッシュ指令信号に応答してリフレッシュ動作を実行するリフレッシュ実行手段とが設けられる。したがって、スタンバイ状態におけるリフレッシュ動作期間が、アクティブ状態におけるリフレッシュ動作期間よりも長くなるように構成される。これにより、スタンバイ状態におけるリフレッシュの動作マージンが向上し、リフレッシュ動作の安定性が大幅に改善される。また、アクティブ状態におけるリフレッシュ動作期間は短くなるように設定できるため、メモリセルへのアクセス速度を高速に維持することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、この発明の一実施の形態による半導体記憶装置の全体構成を示すブロック図である。図１を参照して、この半導体記憶装置（擬似ＳＲＡＭ）１は、チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥと制御信号／ＬＢ，／ＵＢとを受ける入力端子群１０と、データ信号ＤＱが入出力される入出力端子１１と、アドレス信号ＡＤＤが入力される入力端子１２とを含む。
【００１３】
チップイネーブル信号／ＣＥは、データの読出動作または書込動作を実行可能なアクティブ状態、またはデータを保持するスタンバイ状態のいずれかの状態に切換えるための信号である。具体的には、チップイネーブル信号／ＣＥが活性化レベルの「Ｌ」レベルにされたことに応じて、半導体記憶装置１はアクティブ状態にされ、チップイネーブル信号／ＣＥが非活性化レベルの「Ｈ」レベルにされたことに応じて、半導体記憶装置１はスタンバイ状態にされる。
【００１４】
アウトプットイネーブル信号／ＯＥは、半導体記憶装置１を読出動作モードに設定するとともに入出力バッファを活性化させるための信号である。ライトイネーブル信号／ＷＥは、半導体記憶装置１を書込動作モードに設定するための信号である。制御信号／ＬＢは、下位（Lower bit）側のデータの入出力を行なうための信号である。制御信号／ＵＢは、上位（Upper bit）側のデータの入出力を行なうための信号である。
【００１５】
半導体記憶装置１はさらに、入出力端子１１から入力される制御信号に応答して、書込動作モードや読出動作モードといった半導体記憶装置１の所定の動作モードに応じた制御クロックを各ブロックに対して出力する制御回路２０と、制御回路２０の出力クロックに応答して入力端子１２からのアドレス信号ＡＤＤを内部に伝達するアドレスバッファ２１とを含む。半導体記憶装置１はさらに、アドレスバッファ２１が出力する内部アドレス信号を制御回路２０の出力クロックに応答して受け、列アドレスの指定を行なう列デコーダ２２と、アドレスバッファ２１が出力する内部アドレス信号を制御回路２０の出力クロックに応答して受け、行アドレスの指定を行なう行デコーダ２３と、マトリックス状に配置されるメモリセルを含むメモリセルアレイ２４と、メモリセルアレイ２４からの出力を増幅し、読出動作を行なうセンスアンプ＋入出力制御回路２５とを含む。半導体記憶装置１はさらに、制御回路２０の出力クロックに応答して入出力端子１１からデータ信号ＤＱを受けて、センスアンプ＋入出力制御回路２５に伝達する入出力バッファ２６とを含む。
【００１６】
半導体記憶装置１はさらに、リフレッシュ回路２７を含む。リフレッシュ回路２７は、周期的に活性化される信号であるリフレッシュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御回路２０は、リフレッシュ指令信号／ＲＥＦＥを受け、リフレッシュ動作を実行するための動作指示信号を各ブロックへ出力する。
【００１７】
図２は、図１に示したリフレッシュ回路２７の構成を示す回路ブロック図である。図２を参照して、このリフレッシュ回路２７は、指令信号活性化回路３０と、判定回路３１と、ＮＡＮＤゲート３２，３５と、インバータ３３と、フリップフロップ３６と、バッファ３９と、遅延回路３４，４０，４１と、スイッチ回路ＳＷ１とを含む。
【００１８】
指令信号活性化回路３０はリフレッシュ指令信号／ＲＥＦＥを活性化レベルにするように要求するリフレッシュフラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路３１は、リフレッシュ指令信号／ＲＥＦＥを活性化レベルにしてよいか否かを判定する判定信号Ｒｅｆｗｉｎを出力する。
【００１９】
ＮＡＮＤゲート３２は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反転した信号を信号／ＲＥＦＳＦとして出力する。
【００２０】
インバータ３３は、ＮＡＮＤゲート４１から出力された信号／ＲＥＦＳＦを受け、その反転信号φＡ１を出力する。また、遅延回路３４は、信号／ＲＥＦＳＦを受け、一定時間遅延させて出力する。
【００２１】
ＮＡＮＤゲート３５は、インバータ３３の出力信号φＡ１と遅延回路３４の出力信号とを受け、信号φＡ１と遅延回路３４の出力信号との論理積を演算し、その演算結果を反転した信号／ＲＥＦＳを出力する。
【００２２】
フリップフロップ３６は、ＮＡＮＤゲート３７，３８で構成される。ＮＡＮＤゲート３７は、信号／ＲＥＦＳとＮＡＮＤゲート３８の出力信号φＡ３とを受け、信号／ＲＥＦＳと信号φＡ３との論理積を演算し、その演算結果を反転した信号φＡ２を出力する。ＮＡＮＤゲート３８は、ＮＡＮＤゲート３７の出力信号φＡ２とスイッチ回路ＳＷ１からの信号φＡ４とを受け、信号φＡ２と信号φＡ４との理論積を演算し、その演算結果を反転した信号φＡ３を出力する。バッファ３９は、信号φＡ３を受けてリフレッシュ指令信号／ＲＥＦＥを出力する。
【００２３】
遅延回路４０は、バッファ３９から出力されたリフレッシュ指令信号／ＲＥＦＥを受け、所定時間ＤＬ１だけ遅延させて出力する。遅延回路４１は、バッファ３９から出力されたリフレッシュ指令信号／ＲＥＦＥを受け、所定時間ＤＬ２だけ遅延させて出力する。ここで、遅延時間ＤＬ２は遅延時間ＤＬ１よりも所定の時間だけ長いものとする。
【００２４】
スイッチ回路ＳＷ１は、遅延回路４０，４１の出力信号を受け、内部チップイネーブル信号ｉｎｔ／ＣＥに応答していずれか一方の信号を選択して、信号φＡ４として出力する。具体的には、内部チップイネーブル信号ｉｎｔ／ＣＥが活性化レベルの「Ｌ」レベル（アクティブ状態）の場合は遅延回路４０の出力信号を選択し、内部チップイネーブル信号ｉｎｔ／ＣＥが非活性化レベルの「Ｈ」レベル（スタンバイ状態）の場合は遅延回路４１の出力信号を選択する。なお、制御回路２０は、入力端子群１０から入力されたチップイネーブル信号／ＣＥに応じて、内部チップイネーブル信号ｉｎｔ／ＣＥを生成する。
【００２５】
以上のような構成により、ＮＡＮＤゲート３２，３５、インバータ３３、フリップフロップ３６、バッファ３９および遅延回路３４は、遅延回路４０，４１のうちスイッチ回路ＳＷ１によって選択された遅延回路による遅延時間の分だけ、リフレッシュ指令信号／ＲＥＦＥを活性化レベルに固定するためのラッチ回路を構成する。
【００２６】
図３は、図２に示した指令信号活性化回路３０の構成を示す回路ブロック図である。図３を参照して、この指令信号活性化回路３０は、リング発振器で構成され周期的に活性化されたサイクル信号／Ｒｅｆｃｙｃを出力するタイマ回路５０と、フリップフロップ５１と、ＮＡＮＤゲート５４と、インバータ５５，５６と、遅延回路５７とを含む。
【００２７】
フリップフロップ５１は、ＮＡＮＤゲート５２，５３で構成される。ＮＡＮＤゲート５２はサイクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート５４の出力信号φＡ１１とを受け、サイクル信号／Ｒｅｆｃｙｃと信号φＡ１１との論理積を演算し、その演算結果を反転した信号φＡ１０を出力する。また、ＮＡＮＤゲート５３は、ＮＡＮＤゲート５２の出力信号φＡ１０と、ＮＡＮＤゲート５４の出力信号φＡ１２とを受け、信号φＡ１０と信号φＡ１２との論理積を演算し、その演算結果を反転した信号φＡ１１を出力する。インバータ５５は、フリップフロップ５１から出力された信号φＡ１１を受け、その反転信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして出力する。
【００２８】
インバータ５６は、リフレッシュ指令信号／ＲＥＦＥを反転して出力する。また、遅延回路５７は、インバータ５６により反転されたリフレッシュ指令信号／ＲＥＦＥを受け、反転されたリフレッシュ指令信号／ＲＥＦＥを一定時間遅延させた信号φＡ１３を出力する。ＮＡＮＤゲート５５は、リフレッシュ指令信号／ＲＥＦＥと遅延回路５７から出力された信号φＡ１３とを受け、リフレッシュ指令信号／ＲＥＦＥと信号φＡ１３との論理積を演算し、その演算結果を反転した信号φＡ１２を出力する。
【００２９】
以上のような構成により、この指令信号活性化回路３０は、タイマ回路３０によって生成されたサイクル信号／Ｒｅｆｃｙｃに応答して、リフレッシュフラッグ信号Ｒｅｆｆｌａｇを所定時間だけ活性化レベルの「Ｈ」レベルにする。具体的には、サイクル信号／Ｒｅｆｃｙｃが活性化レベルの「Ｌ」レベルにされたことに応じて、リフレッシュフラッグ信号Ｒｅｆｆｌａｇを活性化レベルの「Ｈ」レベルにした後、リフレッシュ指令信号／ＲＥＦＥが非活性化レベルの「Ｈ」レベルにされたことに応じて、リフレッシュフラッグ信号Ｒｅｆｆｌａｇを非活性化レベルの「Ｌ」レベルにする。
【００３０】
図４は、図２に示した判定回路３１の構成を示す回路ブロック図である。図４を参照して、この判定回路３１は、ＡＮＤゲート６０と、ＯＲゲート６１と、インバータ６２と、遅延回路６３とを含む。
【００３１】
インバータ６２は、内部アクト信号ｉｎｔ／ＡＣＴを受け、その信号反転を出力する。遅延回路６３は、インバータ６２から出力された信号を受け、一定時間遅延させた信号φＡ２１を出力する。なお、図１に示した制御回路２０は、入力端子群１０から入力されるアウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥに応じて、内部アクト信号ｉｎｔ／ＡＣＴを生成する。
【００３２】
ＡＮＤゲート６０は、内部アクト信号ｉｎｔ／ＡＣＴと遅延回路６３から出力された信号φＡ２１とを受け、その論理積を演算し、その演算結果を信号φＡ２２として出力する。ＯＲゲート６１は、ＡＮＤゲート６０から出力された信号φＡ２２と内部チップイネーブル信号ｉｎｔ／ＣＥとを受け、その論理和を演算し、その演算結果を判定信号Ｒｅｆｗｉｎとして出力する。
【００３３】
以上のような構成により、この判定回路３１は、内部チップイネーブル信号ｉｎｔ／ＣＥが非活性化レベルの「Ｈ」レベル（スタンバイ状態）の場合は、判定信号Ｒｅｆｗｉｎを常時活性化レベルの「Ｈ」レベルにする。一方、内部チップイネーブル信号ｉｎｔ／ＣＥが活性化レベルの「Ｌ」レベル（アクティブ状態）の場合は、内部アクト信号ｉｎｔ／ＡＣＴが非活性化レベルの「Ｈ」レベルに立上げられたことに応じて、判定信号Ｒｅｆｗｉｎを遅延回路６３で設定された所定時間だけ活性化レベルの「Ｈ」レベルにする。
【００３４】
図５は、スタンバイ状態におけるリフレッシュ回路２７の動作を示すタイミングチャートである。図５を参照して、内部チップイネーブル信号／ｉｎｔＣＥが非活性化レベルの「Ｈ」レベルの場合、半導体記憶装置１はスタンバイ状態となる。内部チップイネーブル信号／ｉｎｔＣＥが「Ｈ」レベルの場合、判定回路３１はリフレッシュ動作を行なうことが可能であると判定する。すなわち、判定回路３１は、リフレッシュ指令信号／ＲＥＦＥを活性化レベルにしてよいと判定する。よって、内部チップイネーブル信号／ｉｎｔＣＥが非活性化レベルの「Ｈ」レベルのとき、判定回路２７から出力される判定信号Ｒｅｆｗｉｎは活性化レベルの「Ｈ」レベルとなる。
【００３５】
時刻ｔ１において、タイマ回路５０から出力されるサイクル信号／Ｒｅｆｃｙｃが活性化レベルの「Ｌ」レベルにされると、指令信号活性化回路３０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化レベルの「Ｈ」レベルにされる。リフレッシュ回路２７に含まれるＮＡＮＤゲート３２は、それぞれ「Ｈ」レベルにされた判定信号Ｒｅｆｗｉｎとリフレッシュフラッグ信号Ｒｅｆｆｌａｇとを受け、信号／ＲＥＦＳＦを活性化レベルの「Ｌ」レベルにする。これに応じて、ＮＡＮＤゲート３５は、遅延回路３４で設定された一定時間だけ活性化レベルの「Ｌ」レベルにされた信号／ＲＥＦＳを出力する。
【００３６】
ここで、スイッチ回路ＳＷ１は、内部チップイネーブル信号ｉｎｔ／ＣＥが非活性化レベルの「Ｈ」レベルにされていることに応じて、遅延回路４１の出力信号を選択して、信号φＡ４としてフリップフロップ３６に出力する。
【００３７】
フリップフロップ３６は、信号／ＲＥＦＳが活性化レベルの「Ｌ」レベルにされたことに応じて、遅延回路４１で設定された所定時間ＤＬ２だけ活性化レベルの「Ｌ」レベルにされた信号φＡ３を出力する。バッファ３９は、信号φＡ３を受け、時刻ｔ１から所定時間ＤＬ２だけ活性化レベルの「Ｌ」レベルにされたリフレッシュ指令信号／ＲＥＦＥを出力する。
【００３８】
以上の動作により、時刻ｔ１で指令信号活性化回路３０から出力されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化レベルの「Ｈ」レベルにされたとき、判定回路３１はリフレッシュ動作を行なうことができると判定している。すなわち、時刻ｔ１で判定回路３１は判定信号Ｒｅｆｗｉｎを活性化レベルの「Ｈ」レベルとしている。よって、半導体記憶装置１がスタンバイ状態のときは、遅延回路４１で設定された所定時間ＤＬ２だけリフレッシュ動作が実行される。
【００３９】
なお、リフレッシュ回路２７から出力されるリフレッシュ指令信号／ＲＥＦＥは、遅延回路４１で設定された所定時間ＤＬ２が経過した後の時刻ｔ２において、非活性化レベルの「Ｈ」レベルにされる。このとき、指令信号活性化回路３０内のＮＡＮＤゲート５４から出力される信号φＡ１２が「Ｌ」レベルとなるため、指令信号活性化回路３０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化レベルの「Ｌ」レベルにされる。リフレッシュ回路２７は、上述したようなリフレッシュ動作を所定の周期Ｔごとに実行する。
【００４０】
図６は、アクティブ状態におけるリフレッシュ回路２７の動作を示すタイミングチャートである。図６を参照して、内部チップイネーブル信号／ｉｎｔＣＥが活性化レベルの「Ｌ」レベルの場合、半導体記憶装置１はアクティブ状態となる。時刻ｔ１１よりも前の時刻において、内部アクト信号ｉｎｔ／ＡＣＴは非活性化レベルの「Ｈ」レベルであるため、判定回路３１内のＡＮＤゲート６０から出力される信号φＡ２２は「Ｌ」レベルとなる。よって、判定回路３１内のＯＲゲート６１から出力される判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルにされる。
【００４１】
時刻ｔ１１において、内部アクト信号ｉｎｔ／ＡＣＴが活性化レベルの「Ｌ」レベルにされ、読出または書込動作が実行される。このとき、判定回路３１内の遅延回路６３から出力される信号φＡ２１は「Ｈ」レベルとなる。ＡＮＤゲート６０から出力される信号φＡ２２は「Ｌ」レベルを維持する。よって、ＯＲゲート６１から出力される判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルを維持する。
【００４２】
時刻ｔ１２において、内部アクト信号ｉｎｔ／ＡＣＴが非活性化レベルの「Ｈ」レベルにされ、読出または書込動作が終了する。このとき、判定回路３１内の遅延回路６３から出力される信号φＡ２１は、時刻ｔ１２以降の一定期間△ｔの間、「Ｈ」レベルのまま維持される。よって、ＡＮＤゲート６０から出力される信号φＡ２２は、時刻ｔ１２から一定期間△ｔの間「Ｈ」レベルとなる。よって、ＯＲゲート６１から出力される判定信号Ｒｅｆｗｉｎは、時刻ｔ１２以降の一定期間△ｔの間、活性化レベルの「Ｈ」レベルを維持する。以上の動作により、判定回路３１は、読出動作または書込動作が終了後の一定期間△ｔにおいて、リフレッシュ動作を実行することができると判定する。
【００４３】
しかしながら、時刻ｔ１２において、サイクル信号／Ｒｅｆｃｙｃは非活性化レベルの「Ｈ」レベルのままである。よって、指令信号活性化回路３０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化レベルの「Ｌ」レベルのままである。よって、時刻ｔ１２において、リフレッシュ回路２７から出力されるリフレッシュ指令信号／ＲＥＦＥは、非活性化レベルの「Ｈ」レベルを維持する。
【００４４】
続いて、時刻ｔ１３において、サイクル信号／Ｒｅｆｃｙｃが活性化レベルの「Ｌ」レベルにされたとき、指令信号活性化回路３０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性化レベルの「Ｈ」レベルとなる。このとき、判定回路３１から出力される判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルである。よって、リフレッシュ回路２７から出力されるリフレッシュ指令信号／ＲＥＦＥは非活性化レベルの「Ｈ」レベルを維持する。また、時刻ｔ１３以降において、指令信号活性化回路３０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性化レベルの「Ｈ」レベルを保持する。
【００４５】
続いて、時刻ｔ１４において再び読出または書込動作が開始されて、時刻ｔ１５において読出または書込動作が終了したとき、時刻ｔ１５において判定回路３１から出力される判定信号Ｒｅｆｗｉｎは、時刻ｔ１２における動作と同様に、時刻ｔ１５以降の一定期間△ｔの間だけ活性化レベルの「Ｈ」レベルとなる。
【００４６】
このとき、リフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化レベルの「Ｈ」レベルを維持しているため、リフレッシュ回路２７内のＮＡＮＤゲート３５から出力される信号／ＲＥＦＳは、遅延回路３４で設定された一定時間だけ活性化レベルの「Ｌ」レベルとなる。
【００４７】
ここで、スイッチ回路ＳＷ１は、内部チップイネーブル信号ｉｎｔ／ＣＥが活性化レベルの「Ｌ」レベルにされていることに応じて、遅延回路４０の出力信号を選択して、信号φＡ４としてフリップフロップ３６に出力する。
【００４８】
フリップフロップ３６は、信号／ＲＥＦＳが活性化レベルの「Ｌ」レベルにされたことに応じて、遅延回路４０で設定された所定時間ＤＬ１だけ活性化レベルの「Ｌ」レベルにされた信号φＡ３を出力する。バッファ３９は、信号φＡ３を受け、時刻ｔ１５から所定時間ＤＬ１だけ活性化レベルの「Ｌ」レベルにされたリフレッシュ指令信号／ＲＥＦＥを出力する。よって、この期間においてリフレッシュ動作が実行される。なお、時刻ｔ１６においてリフレッシュ指令信号／ＲＥＦＥが非活性化レベルの「Ｈ」レベルにされると、これに応答してリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化レベルの「Ｌ」レベルにされる。
【００４９】
以上の動作により、判定回路３１は、読出動作または書込動作の終了後一定期間中にリフレッシュ動作を実行することができると判定している。よって、判定回路３１がリフレッシュ動作を実行することができると判断したとき、リフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化レベルの「Ｈ」レベルであれば、リフレッシュ指令信号／ＲＥＦＥは遅延回路４０で設定された所定時間ＤＬ１だけ活性化レベルの「Ｌ」レベルにされる。よって、半導体記憶装置１がアクティブ状態のときは、遅延回路４０で設定された所定時間ＤＬ１だけリフレッシュ動作が実行される。
【００５０】
図７は、スタンバイ状態およびアクティブ状態におけるリフレッシュ動作期間について説明するための図である。図７を参照して、半導体記憶装置１がスタンバイ状態のときは、図２に示した遅延回路４１で設定された所定時間ＤＬ２だけリフレッシュ動作が実行される。このリフレッシュ動作は、所定の周期Ｔごとに実行される。また、半導体記憶装置１がアクティブ状態のときは、図２に示した遅延回路４０で設定された所定時間ＤＬ１だけリフレッシュ動作が実行される。このリフレッシュ動作は、読出動作または書込動作の終了後に実行される。
【００５１】
従来の半導体記憶装置（特許文献１参照）では、図２に示した遅延回路４１およびスイッチ回路ＳＷ１が設けられていなかった。すなわち、スタンバイ状態およびアクティブ状態において、リフレッシュ動作期間は遅延回路４０で設定される所定時間ＤＬ１に固定されていた。アクティブ状態おいて、メモリセルへのアクセス速度を高速化するために、リフレッシュ動作期間ＤＬ１はなるべく短くなるように設定される。しかしながら、スタンバイ状態が長い場合において、外部からのノイズ等によって電圧降下が生じると、リフレッシュ動作の安定性が確保できないという問題があった。
【００５２】
そこで、この一実施の形態では、遅延回路４１およびスイッチ回路ＳＷ１を設けて、スタンバイ状態におけるリフレッシュ動作期間ＤＬ２が、アクティブ状態におけるリフレッシュ動作期間ＤＬ１よりも長くなるように構成される。これにより、スタンバイ状態におけるリフレッシュの動作マージンが向上し、リフレッシュ動作の安定性が大幅に改善される。また、アクティブ状態におけるリフレッシュ動作期間ＤＬ１は短くなるように設定できるため、メモリセルへのアクセス速度を高速に維持することができる。
【００５３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５４】
【図１】この発明の一実施の形態による半導体記憶装置の全体構成を示すブロック図である。
【図２】図１に示したリフレッシュ回路の構成を示す回路ブロック図である。
【図３】図２に示した指令信号活性化回路の構成を示す回路ブロック図である。
【図４】図２に示した判定回路の構成を示す回路ブロック図である。
【図５】スタンバイ状態におけるリフレッシュ回路の動作を示すタイミングチャートである。
【図６】アクティブ状態におけるリフレッシュ回路の動作を示すタイミングチャートである。
【図７】スタンバイ状態およびアクティブ状態におけるリフレッシュ動作期間について説明するための図である。
【符号の説明】
【００５５】
１  半導体記憶装置、１０  入力端子群、１１  入出力端子、１２  入力端子、２０  制御回路、２１  アドレスバッファ、２２  列デコーダ、２３  行デコーダ、２４  メモリセルアレイ、２５  センスアンプ＋入出力制御回路、２６  入出力バッファ、３０  指令信号活性化回路、３１  判定回路、３２，３５，３７，３８，５２，５３，５４  ＮＡＮＤゲート、３３，５５，５６，６２  インバータ、３６，５１  フリップフロップ、３９  バッファ、３４，４０，４１，５７，６３  遅延回路、５０  タイマ回路、６０  ＡＮＤゲート、５１  ＯＲゲート、ＳＷ１  スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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