(57)【要約】【課題】  キャパシタの特性や信頼性の低下を防止することが可能な半導体装置を提供する。【解決手段】  下部電極と上部電極と誘電体膜とを含むキャパシタを備えた半導体装置であって、下部電極は、イリジウムを含む第１の導電膜１１７と、誘電体膜１２２と第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜１１９と、誘電体膜と第２の導電膜との間に設けられ且つペロブスカイト構造を有する導電性金属酸化物膜で形成された第３の導電膜１２１と、第１の導電膜と第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜１１８ａと、を備え、誘電体膜は、ペロブスカイト構造を有する絶縁性金属酸化物膜を含み、該絶縁性金属酸化物膜は、Ａ(ＺｒxＴｉ1-x )Ｏ3 （ただし、Ａは少なくとも１以上のＡサイト元素、０＜ｘ＜０．３５）で表される。【選択図】      図３
2006147935.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、
を備え、
前記下部電極は、イリジウムを含む第１の導電膜と、前記誘電体膜と前記第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜と、前記誘電体膜と前記第２の導電膜との間に設けられ且つペロブスカイト構造を有する導電性金属酸化物膜で形成された第３の導電膜と、前記第１の導電膜と前記第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ前記第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜と、を備え、
前記誘電体膜は、ペロブスカイト構造を有する絶縁性金属酸化物膜を含み、該絶縁性金属酸化物膜は、Ａ(ＺｒxＴｉ1-x )Ｏ3 （ただし、Ａは少なくとも１以上のＡサイト元素、０＜ｘ＜０．３５）で表される
ことを特徴とする半導体装置。
【請求項２】
前記拡散防止膜に含まれる金属膜は、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ及びＡｌの少なくとも一つを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散防止膜に含まれる金属酸化物膜は、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ、Ａｌ及びＲｕの少なくとも一つを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の導電膜は、イリジウム膜及びイリジウム酸化物膜の少なくとも一方を含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記下部電極に接続されたプラグをさらに備え、前記キャパシタは前記プラグ上に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ、すなわちＦｅＲＡＭ（Ferroelectric Random Access Memory）の開発が進められている。強誘電体メモリに用いられる代表的な強誘電体膜としては、ペロブスカイト構造を有するＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）があげられる。
【０００３】
強誘電体膜としてＰＺＴ膜を用いた場合、疲労特性の改善等の観点から、電極にはＳｒＲｕＯ3 膜（ＳＲＯ膜）等の導電性ペロブスカイト型金属酸化物膜が用いられる。例えば、特許文献１及び特許文献２には、ＳＲＯ膜とＰｔ膜との積層膜を電極に用いた強誘電体キャパシタが記載されている。
【０００４】
また、強誘電体メモリの高集積化をはかるため、プラグ上にキャパシタが形成された、いわゆるＣＯＰ（capacitor on plug）構造が提案されている。このＣＯＰ構造では、熱処理によってプラグが酸化されないようにするため、酸素バリア性の高いＩｒ膜或いはＩｒ酸化物膜をキャパシタの下部電極の一部に用いている。
【０００５】
しかしながら、上述した構造では、Ｉｒが導電性ペロブスカイト型金属酸化物膜やキャパシタ誘電体膜に拡散し、キャパシタの特性や信頼性を低下させるという問題が生じる。例えば、ＩｒがＰＺＴ膜中のＰｂと反応して導電性酸化物が形成され、キャパシタのリーク電流が増大するといった問題や、ＩｒがＳＲＯ膜中のＳｒと反応してＳＲＯ膜の結晶性を劣化させ、ＳＲＯ膜上の誘電体膜の特性や信頼性を低下させるといった問題が生じる。
【特許文献１】特開２０００−２０８７２５号公報
【特許文献２】特開２０００−２６０９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、ペロブスカイト構造を有する金属酸化物膜をキャパシタ誘電体膜として用いたキャパシタでは、Ｉｒの拡散によってキャパシタの特性や信頼性を低下させるという問題があった。
【０００７】
本発明は、上記従来の課題に対してなされたものであり、キャパシタの特性や信頼性の低下を防止することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、を備え、前記下部電極は、イリジウムを含む第１の導電膜と、前記誘電体膜と前記第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜と、前記誘電体膜と前記第２の導電膜との間に設けられ且つペロブスカイト構造を有する導電性金属酸化物膜で形成された第３の導電膜と、前記第１の導電膜と前記第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ前記第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜と、を備え、前記誘電体膜は、ペロブスカイト構造を有する絶縁性金属酸化物膜を含み、該絶縁性金属酸化物膜は、Ａ(ＺｒxＴｉ1-x )Ｏ3 （ただし、Ａは少なくとも１以上のＡサイト元素、０＜ｘ＜０．３５）で表されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１の導電膜と第２の導電膜との間に拡散防止膜を設けるとともに、Ａ(ＺｒxＴｉ1-x )Ｏ3 で表される絶縁性金属酸化物膜のｘ値を適正化することにより、特性や信頼性に優れたキャパシタを得ることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
図１〜図３は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【００１２】
まず、図１に示すように、ｐ型シリコン基板（半導体基板）１００上に、ＳＴＩ（Sallow  Trench  Isolation）構造の素子分離領域１０１を形成する。続いて、ＭＩＳトランジスタを以下のようにして形成する。
【００１３】
まず、ゲート絶縁膜１０２として、熱酸化により厚さ６ｎｍ程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜１０２上に、砒素をドープしたｎ+ 型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上にＷＳｉx 膜１０４及びシリコン窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉx 膜１０４及びシリコン窒化膜１０５を、通常の光リソグラフィー法及びＲＩＥ法によって加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜１０６を堆積する。さらに、ＲＩＥを行い、ゲート電極の側壁上にシリコン窒化膜１０６からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース／ドレイン領域１０７が形成される。
【００１４】
次に、図２に示すように、ＣＶＤ（化学的気相成長）法により全面にシリコン酸化膜１０８を堆積し、さらにＣＭＰ法により平坦化処理を行う。続いて、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。その後、スパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１０を形成する。さらに、ＣＶＤ法によりタングステン膜１１１を堆積する。続いて、ＣＭＰ法によりコンタクトホール外のＴｉＮ膜１１０及びタングステン膜１１１を除去し、コンタクトホール内にＴｉＮ膜１１０及びタングステン膜１１１を残す。これにより、一方のソース／ドレイン領域１０７に接続されたプラグが形成される。その後、全面にＣＶＤ法によりシリコン窒化膜１１２を堆積する。さらに、もう一方のソース／ドレイン領域１０７に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、ＴｉＮ膜１１４及びタングステン膜１１５をコンタクトホール内に形成する。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００１５】
次に、図３に示すように、厚さ１０ｎｍ程度のチタン（Ｔｉ）膜１１６をスパッタリング法によって堆積する。続いて、第１の導電膜１１７として、厚さ１００ｎｍ程度のイリジウム（Ｉｒ）膜１１７ａ及び厚さ５０ｎｍ程度のイリジウム酸化物（ＩｒＯ2 ）膜１１７ｂを、順次スパッタリング法によって堆積する。これらのイリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂは、酸素バリア性が高いため、後の熱処理工程においてプラグ１１５の酸化を防止することができる。続いて、拡散防止膜として、厚さ２．５ｎｍ程度のチタン（Ｔｉ）膜１１８ａをスパッタリング法によって堆積する。このチタン膜１１８ａは、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの上方への拡散を防止するためのものである。続いて、第２の導電膜として、厚さ５０ｎｍ程度のプラチナ（Ｐｔ）膜１１９を、スパッタリング法によって堆積する。続いて、シード層として、厚さ１．５ｎｍ程度のチタン膜１２０をスパッタリング法によって堆積する。さらに、チタン膜１２０上に、第３の導電膜として、厚さ２．５ｎｍ程度のＳｒＲｕＯ3 膜（ＳＲＯ膜）１２１を、スパッタリング法によって堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。
【００１６】
次に、キャパシタの誘電体膜（強誘電体膜）として、厚さ１３０ｎｍ程度のＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２２をスパッタリング法によって形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２２の結晶化を行う。本実施形態では、上記ｘの値を、ｘ＝０．３０とする。すなわち、ＰＺＴ膜１２２として、Ｐｂ(Ｚｒ0.3Ｔｉ0.7)Ｏ3 膜を形成する。
【００１７】
次に、厚さ１０ｎｍ程度のＳＲＯ膜１２３をスパッタリング法によって堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２３の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２３を堆積することにより、結晶性に優れたＳＲＯ膜１２３を容易に形成することが可能である。さらに、厚さ５０ｎｍ程度のプラチナ膜１２４をスパッタリング法によって堆積する。
【００１８】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２４、ＳＲＯ膜１２３及びＰＺＴ膜１２２をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１２１、チタン膜１２０、プラチナ膜１１９、チタン膜１１８ａ、イリジウム酸化物膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。
【００１９】
このようにして、チタン膜１１６、イリジウム膜１１７ａ、イリジウム酸化物膜１１７ｂ、チタン膜１１８ａ、プラチナ膜１１９、チタン膜１２０及びＳＲＯ膜１２１を有する下部電極と、ＰＺＴ膜１２２で形成された誘電体膜と、ＳＲＯ膜１２３及びプラチナ膜１２４を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００２０】
なお、上述した強誘電体キャパシタ形成工程において、上部電極膜、誘電体膜及び下部電極膜を、同一のリソグラフィ工程及びエッチング工程によってパターニングしてもよい。この場合には、上部電極、誘電体及び下部電極の側面は、実質的に同一平面内に位置する。
【００２１】
その後、全面にＣＶＤ法によりシリコン酸化膜１２５を堆積する。続いて、エッチング時にＰＺＴ膜１２２に生じたダメージを回復するために、酸素雰囲気下において６５０℃程度の温度で熱処理を行う。この熱処理の際に、タングステンプラグ１１５の表面は、酸素バリア性の高いイリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂによって覆われているため、タングステンプラグ１１５の酸化が防止される。また、イリジウム酸化物膜１１７ｂ上にはチタン膜１１８ａが形成されているため、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの拡散が、チタン膜１１８ａによってブロックされる。したがって、イリジウムがプラチナ膜１１９を通してＳＲＯ膜１２１及びＰＺＴ膜１２２へ拡散することを防止することができる。
【００２２】
その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリが完成する。
【００２３】
図４は、上述した工程と同様の工程によって形成されたキャパシタについて、そのヒステリシス特性を示した図である。図５は、比較例のキャパシタについて、そのヒステリシス特性を示した図である。横軸はキャパシタへの印加電圧、縦軸はキャパシタの分極である。
【００２４】
具体的には、本実施形態に関する試料については、シリコン基板上のシリコン酸化膜上に、チタン膜（厚さ１０ｎｍ）、イリジウム膜（厚さ１００ｎｍ）、イリジウム酸化物膜（厚さ５０ｎｍ）、チタン膜（厚さ２．５ｎｍ）、プラチナ膜（厚さ５０ｎｍ）、チタン膜（厚さ１．５ｎｍ）、ＳＲＯ膜（厚さ２．５ｎｍ）、ＰＺＴ膜（Ｐｂ(Ｚｒ0.3Ｔｉ0.7)Ｏ3 膜、厚さ１３０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、及びプラチナ膜（厚さ５０ｎｍ）を、順次形成した。
【００２５】
比較例に関するキャパシタについては、シリコン基板上のシリコン酸化膜上に、チタン膜（厚さ１０ｎｍ）、イリジウム膜（厚さ１００ｎｍ）、イリジウム酸化物膜（厚さ５０ｎｍ）、プラチナ膜（厚さ５０ｎｍ）、チタン膜（厚さ２．５ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、ＰＺＴ膜（Ｐｂ(Ｚｒ0.3Ｔｉ0.7)Ｏ3 膜、厚さ１３０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、及びプラチナ膜（厚さ５０ｎｍ）を、順次形成した。すなわち、比較例のキャパシタについては、拡散防止膜（図３に示したチタン膜１１８ａに対応）を設けていない。
【００２６】
図４（本実施形態）と図５（比較例）を対比すれば明らかなように、本実施形態のキャパシタは比較例のキャパシタに比べて、スイッチング電荷量（Ｑsw）及び角型比ともに大幅に改善されており、ヒステリシス特性が大幅に向上していることがわかる。
【００２７】
図６は、図４で述べた試料と同様の試料について、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）におけるｘ値とスイッチング電荷量との関係を示した図である。
【００２８】
図６に示すように、ｘ値が０．３５以上になると、スイッチング電荷量が急激に減少する。すなわち、ｘ値が０．３５以上になると、キャパシタ特性が急激に悪化する。したがって、良好なキャパシタ特性を得るためには、ｘ値が０．３５よりも小さい（０＜ｘ＜０．３５）ことが必要である。また、ｘ値が０．２５以下の場合には、一般に結晶性等に優れたＰＺＴ膜を形成することが困難である。したがって、０．２５＜ｘ＜０．３５であることが好ましい。
【００２９】
図７は本実施形態に関する試料のＸＲＤパターンを示した図であり、図８は本実施形態の比較例に関する試料のＸＲＤパターンを示した図である。横軸は角度（２θ）、縦軸は強度である。
【００３０】
本実施形態に関する試料については、シリコン基板上のシリコン酸化膜上に、チタン膜（厚さ１０ｎｍ）、イリジウム膜（厚さ１００ｎｍ）、イリジウム酸化物膜（厚さ５０ｎｍ）、チタン膜（厚さ２．５ｎｍ）、プラチナ膜（厚さ５０ｎｍ）、チタン膜（厚さ１．５ｎｍ）、ＳＲＯ膜（厚さ２．５ｎｍ）、及びＰＺＴ膜（Ｐｂ(Ｚｒ0.3Ｔｉ0.7)Ｏ3 膜、厚さ１３０ｎｍ）を、順次形成した。
【００３１】
比較例に関する試料については、シリコン基板上のシリコン酸化膜上に、チタン膜（厚さ１０ｎｍ）、イリジウム膜（厚さ１００ｎｍ）、イリジウム酸化物膜（厚さ５０ｎｍ）、プラチナ膜（厚さ５０ｎｍ）、チタン膜（厚さ２．５ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、及びＰＺＴ膜（Ｐｂ(Ｚｒ0.3Ｔｉ0.7)Ｏ3 膜、厚さ１３０ｎｍ）を、順次形成した。すなわち、比較例のキャパシタについては、拡散防止膜（図３に示したチタン膜１１８ａに対応）を設けていない。
【００３２】
なお、本実施形態の試料及び比較例の試料ともに、ＰＺＴ膜及びＳＲＯ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。
【００３３】
図７（本実施形態）と図８（比較例）を対比すれば明らかなように、比較例の試料のＰＺＴ膜は、ランダム配向であり、良好な結晶性は得られていない。これに対して、本実施形態の試料のＰＺＴ膜は、（１１１）配向のピークが観察され、極めて良好な結晶性が得られた。
【００３４】
以上のように、本実施形態によれば、イリジウム膜１１７ａとイリジウム酸化物膜１１７ｂとの積層膜（第１の導電膜）とプラチナ膜１１９（第２の導電膜）との間に、イリジウムの拡散に対するバリア効果の高いチタン膜１１８ａ（拡散防止膜）を設けている。そのため、イリジウムがプラチナ膜１１９を通してＳＲＯ膜１２１（第３の導電膜）及びＰＺＴ膜１２２（誘電体膜）へ拡散することを防止できる。その結果、イリジウムとＳＲＯ膜に含まれる元素との反応や、イリジウムとＰＺＴ膜に含まれる元素との反応が抑制され、ＳＲＯ膜やＰＺＴ膜の劣化を防止することができる。特に、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）におけるｘ値を、０＜ｘ＜０．３５、好ましくは０．２５＜ｘ＜０．３５とすることにより、極めて優れた特性及び信頼性を有するキャパシタを得ることが可能となる。
【００３５】
また、一般にイリジウム酸化物膜は（１１１）配向を示さないため、イリジウム酸化物膜上に直接プラチナ膜を形成した場合には、プラチナ膜も良好な（１１１）配向を示さない。そのため、良好な（１１１）配向を有するＳＲＯ膜及びＰＺＴ膜（Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜、０．２５＜ｘ＜０．３５）を得ることが困難である。本実施形態では、イリジウム酸化物膜とプラチナ膜との間にチタン膜を形成することにより、プラチナ膜が（１１１）配向しやすくなり、良好な（１１１）配向を有するＳＲＯ膜及びＰＺＴ膜を得ることが可能となる。したがって、良好なＳＲＯ膜及びＰＺＴ膜を得ることができ、特性及び信頼性に優れたキャパシタを得ることが可能となる。
【００３６】
（実施形態２）
図９は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、キャパシタ形成工程前の工程については、第１の実施形態で示した図１及び図２の工程と同様である。
【００３７】
第１の実施形態の図２の工程の後、図９に示すように、厚さ１０ｎｍ程度のチタン膜１１６をスパッタリング法によって堆積する。続いて、第１の導電膜１１７として、厚さ１００ｎｍ程度のイリジウム（Ｉｒ）膜１１７ａ及び厚さ５０ｎｍ程度のイリジウム酸化物（ＩｒＯ2 ）膜１１７ｂを、順次スパッタリング法によって堆積する。続いて、厚さ２．５ｎｍ程度のチタン（Ｔｉ）膜をスパッタリング法によって堆積する。さらに、酸素雰囲気中でのＲＴＡにより該チタン膜を酸化して、拡散防止膜としてチタン酸化物膜（ＴｉＯ2 膜）１１８ｂを形成する。このチタン酸化物膜１１８ｂは、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの上方への拡散を防止するためのものである。続いて、第２の導電膜として、厚さ５０ｎｍ程度のプラチナ（Ｐｔ）膜１１９を、スパッタリング法によって堆積する。続いて、シード層として、厚さ１．５ｎｍ程度のチタン膜１２０をスパッタリング法によって堆積する。さらに、チタン膜１２０上に、第３の導電膜として、厚さ２．５ｎｍ程度のＳｒＲｕＯ3 膜（ＳＲＯ膜）１２１を、スパッタリング法によって堆積する。続いて、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。
【００３８】
次に、キャパシタの誘電体膜（強誘電体膜）として、厚さ１３０ｎｍ程度のＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２２をスパッタリング法によって形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２２の結晶化を行う。本実施形態では、上記ｘの値を、ｘ＝０．３０とする。すなわち、ＰＺＴ膜１２２として、Ｐｂ(Ｚｒ0.3Ｔｉ0.7)Ｏ3 膜を形成する。
【００３９】
次に、厚さ１０ｎｍ程度のＳＲＯ膜１２３をスパッタリング法によって堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２３の結晶化を行う。なお、例えば５００℃の温度でＳＲＯ膜１２３を堆積することにより、結晶性に優れたＳＲＯ膜１２３を容易に形成することが可能である。さらに、厚さ５０ｎｍ程度のプラチナ膜１２４をスパッタリング法によって堆積する。
【００４０】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２４、ＳＲＯ膜１２３及びＰＺＴ膜１２２をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１２１、チタン膜１２０、プラチナ膜１１９、チタン酸化物膜１１８ｂ、イリジウム酸化物膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。
【００４１】
このようにして、チタン膜１１６、イリジウム膜１１７ａ、イリジウム酸化物膜１１７ｂ、チタン酸化物膜１１８ｂ、プラチナ膜１１９、チタン膜１２０及びＳＲＯ膜１２１を有する下部電極と、ＰＺＴ膜１２２で形成された誘電体膜と、ＳＲＯ膜１２３及びプラチナ膜１２４を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００４２】
その後、全面にＣＶＤ法によりシリコン酸化膜１２５を堆積する。続いて、エッチング時にＰＺＴ膜１２２に生じたダメージを回復するために、酸素雰囲気下において６５０℃程度の温度で熱処理を行う。この熱処理の際に、タングステンプラグ１１５の表面は、酸素バリア性の高いイリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂによって覆われているため、タングステンプラグ１１５の酸化が防止される。また、イリジウム酸化物膜１１７ｂ上にはチタン酸化物膜１１８ｂが形成されているため、イリジウム膜１１７ａ及びイリジウム酸化物膜１１７ｂに含まれるイリジウムの拡散が、チタン酸化物膜１１８ｂによってブロックされる。したがって、イリジウムがプラチナ膜１１９を通してＳＲＯ膜１２１及びＰＺＴ膜１２２へ拡散することを防止することができる。
【００４３】
その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ構造を有する強誘電体メモリが完成する。
【００４４】
以上のように、本実施形態では、イリジウム膜１１７ａとイリジウム酸化物膜１１７ｂとの積層膜（第１の導電膜）とプラチナ膜１１９（第２の導電膜）との間に、チタン酸化物膜１１８ｂを設けている。そのため、第１の実施形態と同様、良好なＳＲＯ膜及びＰＺＴ膜を得ることができ、特性及び信頼性に優れたキャパシタを得ることが可能となる。また、本実施形態においても、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）におけるｘ値とスイッチング電荷量との関係は、図６と同様の傾向を示す。したがって、第１の実施形態と同様、ＰＺＴ膜におけるｘ値を、０＜ｘ＜０．３５、好ましくは０．２５＜ｘ＜０．３５とすることにより、極めて優れた特性及び信頼性を有するキャパシタを得ることが可能となる。
【００４５】
なお、上述した第１及び第２の実施形態は、以下のような種々の変更が可能である。
【００４６】
イリジウムの拡散を防止する拡散防止膜としては、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ及びＡｌの少なくとも一つを含む金属膜を用いることが可能である。また、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｏ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ、Ｎｂ、Ｐｂ、Ａｌ及びＲｕの少なくとも一つを含む金属酸化物膜を用いることも可能である。さらに、上記金属膜と金属酸化物膜との積層膜を用いることも可能である。金属酸化物膜としては、代表的には、ＴｉＯ2 膜、ＺｒＯ2 膜、ＣｏＯ2 膜、ＰｂＯ2 膜、Ａｌ2Ｏ3 膜、ＳＲＯ膜、Ｓｒ(Ｒｕ,Ｔｉ)Ｏ3 膜、等を用いることが可能である。金属膜と金属酸化物膜との積層膜としては、代表的には、Ｔｉ／ＳＲＯ膜、Ｔｉ／Ｓｒ(Ｒｕ,Ｔｉ)Ｏ3 膜、Ｃｏ／ＳＲＯ膜、Ｃｏ／Ｓｒ(Ｒｕ,Ｔｉ)Ｏ3 膜、等を用いることが可能である。なお、ＳＲＯ膜やＳｒ(Ｒｕ,Ｔｉ)Ｏ3 膜によるイリジウムの拡散抑制効果は、主としてイリジウムとＳＲＯ膜等との反応による。すなわち、ＳＲＯ膜等との反応によってイリジウムが消費されるため、結果としてイリジウムの上方への拡散が抑制される。イリジウムとの反応によってＳＲＯ膜等の結晶性が劣化するおそれがあるが、拡散防止膜として用いるＳＲＯ膜等はＰＺＴ膜に接していないため、結晶性が劣化してもＰＺＴ膜等への悪影響はほとんどない。
【００４７】
また、第１の導電膜には、イリジウム（Ｉｒ）膜の単層膜、イリジウム酸化物（ＩｒＯ2 ）膜の単層膜、イリジウム膜とイリジウム酸化物膜との積層膜を用いることが可能である。
【００４８】
また、第２の導電膜には、プラチナ膜及びルテニウム膜の少なくとも一方を含む貴金属膜を用いることが可能である。
【００４９】
また、第３の導電膜には、ペロブスカイト結晶構造（一般式：ＡＢＯ3 ）を有し、Ｒｕ、Ｃｏ及びＮｉの少なくとも一つを含む導電性金属酸化物膜を用いることが可能である。代表的には、第３の導電膜には、ＳｒＲｕＯ3 膜、（Ｌａ,Ｓｒ）ＣｏＯ3 膜、ＢａＲｕＯ3 膜及びＬａＮｉＯ3 膜、等を用いることが可能である。
【００５０】
また、誘電体膜には、Ａ(ＺｒxＴｉ1-x )Ｏ3 （ただし、Ａは少なくとも１以上のＡサイト元素、０＜ｘ＜０．３５、好ましくは０．２５＜ｘ＜０．３５）で表されるペロブスカイト構造を有する絶縁性金属酸化物膜を用いることが可能である。特に、Ａサイト元素としてＰｂが含まれた絶縁性金属酸化物膜を用いることが望ましい。代表的には、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）、（Ｐｂ,Ｌａ）(ＺｒxＴｉ1-x )Ｏ3 膜、等を用いることが可能である。
【００５１】
また、プラグには、タングステンプラグ或いはポリシリコンプラグを用いることが可能である。
【００５２】
また、拡散防止膜、第１の導電膜、第２の導電膜、第３の導電膜及び誘電体膜は、スパッタリング法、ＣＶＤ法、ゾル−ゲル法を用いて形成することが可能である。
【００５３】
また、上述した各実施形態で述べた構成は、セルトランジスタ（Ｔ）のソース及びドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した、ＴＣ並列ユニット直列接続型強誘電体メモリ等に適用することが可能である。
【００５４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係り、キャパシタのヒステリシス特性を示した図である。
【図５】本発明の第１の実施形態の比較例に係り、キャパシタのヒステリシス特性を示した図である。
【図６】本発明の第１の実施形態に係り、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）におけるｘ値とスイッチング電荷量との関係を示した図である。
【図７】本発明の第１の実施形態に係り、ＸＲＤパターンの強度を示した図である。
【図８】本発明の第１の実施形態の比較例に係り、ＸＲＤパターンの強度を示した図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【符号の説明】
【００５６】
１００…シリコン基板    １０１…素子分離領域
１０２…ゲート絶縁膜    １０３…多結晶シリコン膜
１０４…ＷＳｉx 膜    １０５…シリコン窒化膜
１０６…シリコン窒化膜    １０７…ソース／ドレイン領域
１０８…シリコン酸化膜    １１０…ＴｉＮ膜
１１１…タングステン膜    １１２…シリコン窒化膜
１１４…ＴｉＮ膜    １１５…タングステン膜
１１６…チタン膜    １１７…第１の導電膜
１１７ａ…イリジウム膜    １１７ｂ…イリジウム酸化物膜
１１８ａ…チタン膜（拡散防止膜）    １１８ｂ…チタン酸化物膜（拡散防止膜）
１１９…プラチナ膜（第２の導電膜）    １２０…チタン膜
１２１…ＳＲＯ膜（第３の導電膜）    １２２…ＰＺＴ膜（誘電体膜）
１２３…ＳＲＯ膜    １２４…プラチナ膜    １２５…シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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