(57)【要約】【課題】  ＳＯＩ基板上にチタンシリサイド膜を形成する場合に発生するＭＯＳトランジスタのサイドウォール上での短絡不良を防止し、かつＮ型シリコン領域でも比抵抗の小さいチタンシリサイド膜を形成する技術を提供する。【解決手段】  ＳＯＩ基板１００上にＰＭＯＳ領域４０３とＮＭＯＳ領域４０４から成るＣＭＯＳ領域を形成した後、ＳＯＩ基板１００のシリコン膜１０３をその膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程と、チタン膜８０２を、１０ｎｍを下限として、シリコン膜１０３の膜厚以下で成膜する工程と、チタン膜８０２上に酸素及び窒素の浸入を防ぐためのバリア膜８０３を形成する工程と、５５０℃以上６００℃以下の温度で、３０秒以上１８０秒以下の時間熱処理する工程と、バリア膜８０３と未反応のチタン膜８０２とを選択的に除去する、アンモニア水と過酸化水素水の混合液を用いたウェットエッチング工程を行なう。【選択図】      図９
2006147611.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に単結晶のシリコン膜を有するＳＯＩ（Silicon On Insulator）基板上に、ＣＭＯＳトランジスタを形成した後、前記ＣＭＯＳトランジスタに電極となるシリサイド膜を形成する半導体素子の製造方法であって、
前記シリコン膜を、前記シリコン膜の膜厚の１０％以上、９０％以下の深さまでアモルファス化するためのイオン注入を、前記ＣＭＯＳトランジスタが存在する面側から行なう工程と、
チタン膜を、１０ｎｍを下限として、前記シリコン膜の膜厚以下で、前記シリコン膜の露出面側に形成する工程と、
前記チタン膜上に、酸素及び窒素の浸入を防ぐためのバリア膜を形成する工程と、
チタンシリサイド膜を形成するために、５５０℃以上６００℃以下の温度で、３０秒以上１８０秒以下の時間熱処理する工程と、
前記チタンシリサイド膜を残して、前記バリア膜とシリサイド化していない未反応の前記チタン膜とを選択的に除去する、アンモニア水と過酸化水素水の混合液を用いたウェットエッチング工程とを有することを特徴とする半導体素子の製造方法。
【請求項２】
前記ＳＯＩ基板上に形成された前記チタンシリサイド膜の結晶相を相転移させ比抵抗を下げるため、前記ウェットエッチング工程終了後に７５０℃以上８５０℃以下の温度で、１０秒以上１２０秒以下の時間熱処理する工程を更に有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記イオン注入に用いられるイオン種は、アルゴン、ゲルマニウム又はシリコンであることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記バリア膜は、窒化チタン膜、又は窒化酸化チタン膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特にシリサイド膜の製造方法に関する。
【背景技術】
【０００２】
半導体素子、特にＣＭＯＳトランジスタの導通時の電流値は、ＣＭＯＳトランジスタのゲート長短縮により増加するため、ＣＭＯＳトランジスタの導通状態での電気抵抗はゲート長短縮に伴い低下する。そのため、ＣＭＯＳトランジスタに直列に入る寄生抵抗の影響は、ゲート長短縮に伴い大きくなる。
【０００３】
この寄生抵抗を低下させることで、負荷容量の充放電に費やされる時定数が小さくなり、ＣＭＯＳトランジスタのスイッチング速度を向上させることができる。そのためＣＭＯＳトランジスタでは、ソース・ドレインやポリシリコンからなるゲート電極上に、シリコン膜と比べ電気抵抗値が低いチタンシリサイド膜を選択的に形成する方法が採用されてきている。
【０００４】
この方法は、シリコン基板の、ＣＭＯＳトランジスタが形成されている面側にチタン膜を形成し、熱処理することでソース・ドレインやポリシリコンからなるゲート電極上にのみチタンシリサイド膜を形成した後、未反応のチタン膜を選択的にエッチングすることでシリコン上にのみチタンシリサイド膜を形成するもので、サリサイド（Salicide：Self Align Silicide）法とも呼ばれている。
【０００５】
また、ＳＯＩ（Silicon On Insulator）基板上のシリコン膜に形成されたＣＭＯＳトランジスタでは、短チャネル効果を抑制し、ＣＭＯＳトランジスタの微細化を進めるため、前記シリコン膜を薄膜化させてきている。前記シリコン膜の薄膜化に伴い、ソース・ドレインの断面積は低下し、寄生抵抗は増加するため、微細化に伴う寄生抵抗の増加は、通常のシリコン基板上に作られたＣＭＯＳトランジスタよりも顕著に現れる。
【０００６】
従って、ＳＯＩ基板上に形成されるＣＭＯＳトランジスタでは、サリサイド法を用いてソース・ドレインやポリシリコンからなるゲート電極上にチタンシリサイド膜を選択的に形成し、電気抵抗値を低減することが、通常のシリコン基板に形成されるＣＭＯＳトランジスタの場合以上に重要となる。
【０００７】
ＳＯＩ基板上に形成されるＣＭＯＳトランジスタのソース・ドレイン領域やポリシリコンからなるゲート電極上に、選択的にチタンシリサイド膜を形成する手法は、例えば特許文献１に記載されている。以下に、特許文献１の要旨について説明する。
【０００８】
まず、５０ｎｍ程度の膜厚を持つシリコン膜を有するＳＯＩ基板上にＭＯＳトランジスタを形成した後、砒素、又はアルゴンをシリコン膜の露出面側からイオン注入することでソース・ドレイン領域のシリコン膜及びゲート電極を形成するポリシリコン膜を所定の深さまでアモルファス化し、その後１５ｎｍ程度の膜厚を持つチタン膜を前記シリコン膜の露出面側に形成する処理を行なう。
【０００９】
次に、７５０℃で熱処理し、ソース・ドレイン領域にあるシリコン膜及びゲート電極を形成するポリシリコン膜と、チタン膜とを反応させ、チタンシリサイド膜を形成する。
【００１０】
酸化シリコン膜上ではチタンシリサイド膜は形成されないため、アンモニア水と過酸化水素水の混合液を用いて未反応のチタン膜のみを選択的にウエットエッチングすると、ソース・ドレイン領域のシリコン膜及びゲート電極を形成するポリシリコン膜上にのみ選択的にチタンシリサイド膜が形成される。
【００１１】
この特許文献１では、シリコン膜の露出面側から所定の深さまでアモルファス化することで、薄いシリコン膜をチタンシリサイド化するときに現れる、チタンシリサイド膜のシート抵抗が異常に上昇する、いわゆる細線効果の発生を抑えられ、ＳＯＩ基板上に位置する５０ｎｍというシリコン膜を用いてもシート抵抗の上昇を防げると記載されている。
【００１２】
また、非特許文献１では、一旦形成したチタンシリサイド膜の結晶形を変える相転移のための熱処理条件と、チタンシリサイド膜の電気抵抗値との関係が記述されている。この文献では、多結晶シリコンとチタンとで形成されたチタンシリサイドについては、８００℃程度以上の温度で１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相に相転移が起きると記述されている。また、８５０℃以上ではチタンシリサイドが凝集して島状結晶に変化し、抵抗値が上がっていく現象が見られるため、低抵抗なチタンシリサイド膜が得られる相転移処理の温度範囲は、８００℃以上８５０℃以下であると記述されている。
【００１３】
【特許文献１】特開２００３−１５８０９１号公報（７〜１１頁、図６〜図１４）
【非特許文献１】半導体研究４３巻  超ＬＳＩ技術２１デバイスプロセス  その１１（株）工業調査会  西沢純一編  ２３８〜２３９頁
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら特許文献１では、チタンシリサイド膜のシート抵抗を低減することは可能と記載されているが、７５０℃という高温でチタン膜のシリサイド化を行なうため、チタン膜のシリサイド化反応速度が大きく、熱処理時間を制御する方法ではチタン膜のシリサイド化を制御することは困難である。そのため、サイドウォール上や、素子分離領域上など、酸化シリコンからなる領域上にあるチタン膜も、酸化シリコンからなる領域の横側に位置するシリコン膜から供給されるシリコンにより、シリサイド化される。
【００１５】
すると、製造条件によっては、横方向に成長してきたチタンシリサイドにより、ＭＯＳトランジスタのソース・ドレイン領域とポリシリコンからなるゲート電極部分とが電気的に短絡してしまう不良が発生する場合があった。
【００１６】
また、非特許文献１では、多結晶ポリシリコン上に形成されたチタンシリサイド膜の抵抗値に対する温度依存性は示されているが、アモルファス化したシリコン上に形成されたチタンシリサイドの抵抗値に対する温度依存性は示されておらず、アモルファス化したシリコン上に形成されたＣ４９結晶相を有するチタンシリサイドを低抵抗相であるＣ５４結晶相に相転移させ、かつチタンシリサイドの凝集を回避できる熱処理条件の範囲は明確にされていなかった。
【００１７】
特に、Ｎ型シリコンで生じる、Ｐ型シリコンと比べ、チタンとシリコン膜が反応してチタンシリサイドを形成する反応が起こりにくくなる現象に対しては、この非特許文献１では記載がないため、ＣＭＯＳトランジスタのソース・ドレイン及びポリシリコンゲート電極のチタンシリサイド化を行なう条件については好適な範囲が示されていなかった。
【００１８】
以上の問題点に鑑みて、本発明は、チタンシリサイド膜を形成する時に発生するＭＯＳトランジスタのサイドウォール上での短絡不良を防止し、またアモルファス化されたシリコン膜上に形成された高抵抗相であるＣ４９結晶相を有するチタンシリサイド膜を、低い電気抵抗を持つＣ５４結晶相に転移させ、かつチタンシリサイド膜の凝集による電気抵抗の上昇を回避できる熱処理工程を行ない、Ｎ型シリコン領域でも抵抗の小さいチタンシリサイド膜を形成する半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の半導体素子の製造方法は、絶縁体上に単結晶のシリコン膜を有するＳＯＩ（Silicon On Insulator）基板上に、ＣＭＯＳトランジスタを形成した後、前記ＣＭＯＳトランジスタに電極となるシリサイド膜を形成する半導体素子の製造方法であって、イオン注入により前記シリコン膜上に、前記シリコン膜の膜厚の１０％以上、９０％以下の深さまでアモルファス化する工程と、チタン膜を、１０ｎｍを下限として、前記シリコン膜の膜厚以下で、前記シリコン膜の露出面側に形成する工程と、前記チタン膜上に、酸素及び窒素の浸入を防ぐためのバリア膜を形成する工程と、チタンシリサイド膜を形成するために、５５０℃以上６００℃以下の温度で、３０秒以上１８０秒以下の時間熱処理する工程と、前記チタンシリサイド膜を残して、前記バリア膜と、未反応の前記チタン膜とを選択的に除去する、アンモニア水と過酸化水素水の混合液を用いたウェットエッチング工程を有することを特徴とする。
【００２０】
この製造方法によれば、ＣＭＯＳトランジスタを形成するシリコン膜の膜厚の１０％以上９０％以下の深さまでアモルファス化するため、チタンシリサイド化が起こりにくいＮ型シリコン膜上でも、Ｐ型シリコン膜上でのシリサイド化速度と同程度の速度でチタン膜はシリサイド化される。そのため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから成るＣＭＯＳトランジスタの寄生抵抗をバランスよく下げることができる。また、シリコン膜の基板側には前記シリコン膜の膜厚の１０％以上のシリコン膜がアモルファス化されず残留しているため、チタンシリサイド化を行なうための熱処理を行なう際、アモルファス状態のシリコン膜に残留している単結晶シリコン膜を種として固相成長するため、速やかに単結晶状態に戻すことができる。
【００２１】
なお、シリコン膜の膜厚の１０％未満のみをアモルファス化した場合、特にＮＭＯＳトランジスタのチタンシリサイド化反応が起き難くなるため、好ましくない。また、シリコン膜の膜厚の９０％を超えてアモルファス化した場合、種結晶となる単結晶シリコン膜にもアモルファス化する工程に起因するダメージが残るため、良好な単結晶膜が得られない場合があり、好ましくない。
【００２２】
また、チタン膜上に酸素及び窒素の浸入を防ぐためのバリア膜を形成しているため、酸化や窒化しやすいチタン膜を、直接空気や窒素や酸素等のチタン膜と反応する雰囲気に触れさせることなく熱処理を行なうことができる。
【００２３】
また、５５０℃以上６００℃の熱処理でチタン膜とシリコン膜とを反応させてチタンシリサイド膜を形成するため、特にチタンシリサイド化しにくいＮ型シリコン膜上でもＰ型シリコン膜と同程度の速度でチタン膜のシリサイド化反応を行なわせることができる。
【００２４】
また、チタンシリサイド化を反応律速で制御できるようになるため、反応時間を制御することで、チタンシリサイド化を制御できるようになる。そのため、チタンシリサイド化の過剰反応であるＣＭＯＳトランジスタのサイドウォールへの這い上がりを抑えてチタンシリサイド化反応を行なわせることができる。
【００２５】
なお、５５０℃未満の温度でチタンシリサイド化を行なうと、特にＮＭＯＳトランジスタのチタンシリサイド化反応が起き難くなるため、好ましくない。また、６００℃を超える温度でチタンシリサイド化を行なうと、チタンシリサイド化反応速度が大きくなりすぎ、反応時間でチタンシリサイド化反応を制御することが困難となり、ＣＭＯＳトランジスタのサイドウォールへの這い上がりを抑えてチタンシリサイド化反応を行なうことが困難となるため、好ましくない。
【００２６】
また、反応時間を３０秒以上１８０秒以下とすることで、シリコン膜上のチタン膜をほぼ全てシリサイド化することができる。また、ＣＭＯＳトランジスタの構成要素として形成されている、例えばサイドウォール上へのチタンシリサイド膜の這い上がりを抑えることができる。
【００２７】
なお、３０秒未満の反応時間では、シリサイド化反応速度が遅いＮＭＯＳトランジスタのシリサイド化が十分行なわれないため、好ましくない。また１８０秒を超える反応時間では、サイドウォール上へのチタンシリサイド膜の這い上がりが発生するおそれがあり、好ましくない。
【００２８】
また、チタンシリサイド化反応を終えた後、バリア膜及び未反応の前記チタン膜をアンモニア水と過酸化水素水の混合液を用いてウェットエッチング工程を行なうことで、ポリシリコンからなるゲート電極も含めたシリコン膜領域上にのみ選択的にチタンシリサイド膜を形成することができる。
【００２９】
また、上記した本発明の半導体素子の製造方法は、前記ＳＯＩ基板上に形成された前記チタンシリサイド膜の結晶相を相転移させ比抵抗を下げるため、前記ウェットエッチング工程終了後に７５０℃以上８５０℃以下の温度で、１０秒以上１２０秒以下の時間熱処理する工程を更に有することを特徴とする。
【００３０】
この製造方法によれば、７５０℃以上８５０℃の温度で熱処理するため、チタンシリサイド膜の結晶構造を、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相に相転移することができる。また、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【００３１】
なお、７５０℃未満の温度で熱処理すると、高抵抗相のＣ４９結晶相から低抵抗相のＣ５４結晶相への相転移が起きにくいため、シリサイド膜の比抵抗が下がらず好ましくない。また、８５０℃を超える温度で熱処理すると、高抵抗相のＣ４９結晶相から低抵抗相のＣ５４結晶相への相転移は起こるが、同時に凝集して島状結晶に変化するため比抵抗が下がらず、好ましくない。
【００３２】
また、１０秒以上１２０秒以下の時間熱処理するため、Ｃ４９結晶相からＣ５４結晶相への相転移に必要な時間が確保される。また、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避できる。
【００３３】
なお、１０秒未満の時間で熱処理すると、高抵抗相のＣ４９結晶相から低抵抗相のＣ５４結晶相への相転移するための時間が不十分となり、シリサイド膜の比抵抗が下がらず好ましくない。また、１２０秒を超える時間で熱処理すると、高抵抗相のＣ４９結晶相から低抵抗相のＣ５４結晶相への相転移は起こるが、同時に凝集して島状結晶に変化するため比抵抗が下がらず、好ましくない。
【００３４】
また、上記した本発明の半導体素子の製造方法は、前記イオン注入に用いられるイオン種は、アルゴン、ゲルマニウム又はシリコンであることを特徴とする。
【００３５】
この製造方法によれば、電気的にＰ型にもＮ型にもならないイオン種を用いることでアモルファス化を行なうことが可能となるので、Ｎ型の不純物となる砒素を用いてアモルファス化する場合と比べ、特にＰ型シリコン領域の電気抵抗値を上昇させることなく、シリコン膜をアモルファス化することができる。
【００３６】
また、上記した本発明の半導体素子の製造方法は、前記バリア膜は、窒化チタン膜、又は窒化酸化チタン膜であることを特徴とする。
【００３７】
この製造方法によれば、窒化チタン膜、又は窒化酸化チタン膜はアンモニア水と過酸化水素水の混合液に溶ける性質を持っているため、チタン膜をシリサイド化した後に、酸化シリコン膜上に残された未反応のチタン膜と共に窒化チタン膜、又は窒化酸化チタン膜も溶かし去ることができ、シリコンが露出している場所にのみ自己整合的にチタンシリサイド膜を形成することができる。
【発明を実施するための最良の形態】
【００３８】
本発明に係る実施形態の半導体素子の製造方法について、図面を参照して説明する。なお、本実施形態の説明に用いた各図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００３９】
（ＣＭＯＳトランジスタ、素子分離領域の形成）
図１及び図２は、半導体素子としてＣＭＯＳトランジスタ上にチタンシリサイド膜を製造するための製造工程中、素子分離領域を形成する工程を説明するための工程断面図である。
【００４０】
図１（Ａ）に示すように、シリコン基体１０１上に、ＢＯＸ（Buried OXide）膜１０２、シリコン膜１０３を備えたＳＯＩ（Silicon On Insulator ）基板１００を用いる。本実施形態では、シリコン膜１０３の膜厚が５０ｎｍのＳＯＩ基板１００を用いている。
【００４１】
このＳＯＩ基板１００に、素子分離領域２０２を形成する。素子分離領域２０２はＳＴＩ（Shallow Trench Isolation）技術を用いて形成する。次にＳＴＩ技術を用いて素子分離領域２０２を形成する工程について説明する。
【００４２】
まず、図１（Ｂ）に示すように、窒化シリコン膜１０５からの応力を緩和するための窒化酸化シリコン膜１０４を膜厚１０ｎｍで形成する。次に、ＣＭＰ（Chemical Mechanical Polishing ）工程でのエッチングストップ膜となる窒化シリコン膜１０５を膜厚１５０ｎｍで形成する。
【００４３】
次に、図１（Ｃ）に示すようにフォトレジスト１０６を塗布し、フォトリソグラフ工程を行なうことで素子分離領域２０２部分（図２（Ｃ）参照）のみフォトレジスト１０６を開口し、溝部１０７を形成して、窒化シリコン膜１０５、窒化酸化シリコン膜１０４、シリコン膜１０３をエッチングする。
【００４４】
次に、図２（Ａ）に示すようにフォトレジスト１０６を除去し、１１００℃、酸化雰囲気で熱処理し、エッチング時に発生したシリコン膜１０３の露出部分の損傷を回復させた後、素子分離領域２０２を埋めるための酸化シリコン膜２０１を膜厚７００ｎｍで形成する。
【００４５】
次に、図２（Ｂ）に示すようにＣＭＰ工程を行ない、不要な領域に形成された酸化シリコン膜２０１を研磨・エッチングする。ＣＭＰ工程による酸化シリコン膜２０１の研磨・エッチングは、エッチングストップ膜となる窒化シリコン膜１０５が露出するまで行なう。酸化シリコン膜２０１は窒化シリコン膜１０５に比べ研磨されやすいため、研磨終了後、酸化シリコン膜２０１は過剰にえぐれた形状となる。
【００４６】
次に、図２（Ｃ）に示すように熱燐酸を用いて、窒化シリコン膜１０５を除去することで素子分離領域２０２が形成される。
【００４７】
（ＣＭＯＳトランジスタ、チャネル部分の形成）
図１及び図２で説明した、素子分離領域２０２を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタのチャネル部分を形成する工程について、工程断面図である図３及び図４を用いて説明する。
【００４８】
まず、ＳＴＩ技術を用いて素子分離領域２０２を形成した時に残っていた窒化酸化シリコン膜１０４を図３（Ａ）に示すように緩衝弗酸を用いたエッチング液を用いて取り除く。
【００４９】
次に、図３（Ｂ）に示すようにシリコン膜１０３にチャネルドープを行なうための保護膜として、犠牲酸化シリコン膜３０１を５ｎｍ程度熱酸化法を用いて形成する。
【００５０】
次に、チャネルドープを行なう。図３（Ｃ）に示すように、フォトレジスト３０２を塗布した後、露光・現像処理を行ない、ＰＭＯＳを形成する領域のみを開口して燐を加速エネルギー２５ＫｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。なお、チャネルドープ条件は、ドーズ量を１．５×１０12ｃｍ-2から４×１０12ｃｍ-2の範囲で変えてもよい。
【００５１】
次に、フォトレジスト３０２を、硫酸を主としたエッチング液を用いて剥離工程を行なうことで取り除き、その取り除いた表面に、フォトレジスト４０１を塗布した後、露光・現像処理を行ない、図４（Ａ）に示すようにＮＭＯＳを形成する領域のみを開口して弗化硼素を加速エネルギー３０ＫｅＶ、ドーズ量２×１０12ｃｍ-2でイオン注入する。なお、チャネルドープ条件は、ドーズ量を１．５×１０12ｃｍ-2から４×１０12ｃｍ-2の範囲で変えてもよい。
【００５２】
次に、図４（Ｂ）に示すように、フォトレジスト４０１を剥離工程を行なうことで取り除き、さらに犠牲酸化シリコン膜３０１を緩衝弗酸を用いて取り除く。
【００５３】
次に、図４（Ｃ）に示すように、ゲート酸化膜４０２を熱酸化法を用いて５ｎｍ形成する。このようにチャネルドープを行なった後にゲート酸化シリコン膜４０２を形成し、ＰＭＯＳ領域４０３、ＮＭＯＳ領域４０４が形成される。
【００５４】
（ＣＭＯＳトランジスタ、ＬＤＤの形成）
図３及び図４で説明した、チャネル部分を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタのＬＤＤ（Lightly Doped Drain）を形成する工程について、工程断面図である図５及び図６を用いて説明する。
【００５５】
まず、図５（Ａ）に示すようにゲート酸化シリコン膜４０２を形成したＳＯＩ基板１００上に、ポリシリコン膜５０１をＣＶＤ（Chemical Vapor Deposition）法により２００ｎｍの膜厚で形成した後、フォトレジスト５０２を塗布する。
【００５６】
次に、図５（Ｂ）に示すように、フォトレジスト５０２について露光・現像処理を行ない所望の領域のみを残したフォトレジスト５０２をマスクとして、ＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４となる部分を残してポリシリコン膜５０１をエッチングして取り去る。
【００５７】
次に、図５（Ｃ）に示すように、フォトレジスト５０２を剥離工程を行なうことで取り除いた後、フォトレジスト５０５を塗布し、露光・現像処理を行なった物をマスクとしてＰＭＯＳ領域４０３の部分を開口して、硼素を加速エネルギー２ＫｅＶ、ドーズ量として１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳＬＤＤ５０６を形成する。なお、ＰＭＯＳＬＤＤ５０６の形成条件は、ドーズ量を１×１０13ｃｍ-2から１×１０15ｃｍ-2の範囲で変えてもよい。
【００５８】
次に、図６（Ａ）に示すように、フォトレジスト５０５を剥離工程を行なうことで取り除いた後、フォトレジスト６０１を塗布し、露光・現像処理を行なった物をマスクとして、ＮＭＯＳ領域４０４の部分を開口して、燐を加速エネルギー６ＫｅＶ、ドーズ量として１×１０14ｃｍ-2でイオン注入し、ＮＭＯＳＬＤＤ６０２を形成する。なお、ＮＭＯＳＬＤＤ６０２の形成条件では、ドーズ量を１×１０13ｃｍ-2から１×１０15ｃｍ-2の範囲で変えてもよい。
【００５９】
次に、図６（Ｂ）に示すように、フォトレジスト６０１を剥離工程を行なうことで取り除いた後、サイドウォール６０４、サイドウォール６０５（図６（Ｃ）参照）を作るための酸化シリコン膜６０３をＣＶＤ法により１５０ｎｍの膜厚で形成する。
【００６０】
次に、図６（Ｃ）に示すように、酸化シリコン膜６０３をドライエッチングし、サイドウォール６０４、サイドウォール６０５を形成する。
【００６１】
（ＣＭＯＳトランジスタ、ソース・ドレイン形成）
図５及び図６で説明した、サイドウォール６０４、サイドウォール６０５を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタにソース・ドレインを形成する工程について、工程断面図である図７を用いて説明する。
【００６２】
まず、図７（Ａ）に示すように、フォトレジスト７０１を塗布し、露光・現像処理を行なった物をマスクとして、ＰＭＯＳ領域４０３に硼素のイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２を形成する。この工程では、硼素のイオン注入条件は、加速エネルギー４ＫｅＶ、ドーズ量として２×１０15ｃｍ-2を用いる。また、ＰＭＯＳソース・ドレイン７０２の不純物注入と同時にＰＭＯＳゲート電極５０３にも不純物として硼素が導入される。なお、ＰＭＯＳソース・ドレイン７０２の形成条件では、ドーズ量を１×１０15ｃｍ-2から３×１０15ｃｍ-2の範囲で変えてもよい。
【００６３】
次に、図７（Ｂ）に示すように、フォトレジスト７０１を剥離工程を行なうことで取り除いた後、その取り除いた表面にフォトレジスト７０３を塗布し、露光・現像処理を行なった物をマスクとして、ＮＭＯＳ領域４０４に燐のイオン注入を行ない、ＮＭＯＳソース・ドレイン７０４を形成する。この工程では、燐のイオン注入条件は、加速エネルギー１０ＫｅＶ、ドーズ量として２×１０15ｃｍ-2を用いる。また、ＮＭＯＳソース・ドレイン７０４の不純物注入と同時にＮＭＯＳゲート電極５０４にも不純物として燐が導入される。なお、ＮＭＯＳソース・ドレイン７０４の形成条件では、ドーズ量を１×１０15ｃｍ-2から３×１０15ｃｍ-2の範囲で変えてもよい。
【００６４】
次に、図７（Ｃ）に示すように、フォトレジスト７０３を、剥離工程を行なうことで取り除き、その後イオン注入した不純物の活性化のための熱処理を行なう。熱処理は例えば１０００℃、１０秒程度で行なう。
【００６５】
（ＣＭＯＳトランジスタ、チタンシリサイドの形成）
図７で説明した、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４を形成したＳＯＩ基板１００を用いて、ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程について、工程断面図である図８及び図９を用いて説明する。
【００６６】
まず、図８（Ａ）に示すように、アルゴンのイオン注入を行ない、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４の露出面側をアモルファス化する工程を行ない、アモルファス領域８０１を形成する。
【００６７】
この際、アモルファス化する深さを、シリコン膜１０３の膜厚の１０％から９０％の範囲に入るようイオン注入を行なう。シリコン膜１０３の膜厚の１０％未満をアモルファス化した場合、チタンシリサイドの形成が、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４で阻害されてしまうため、好ましくない。また、９０％を超える深さまでアモルファス化させた場合、固相成長により単結晶に回復するための種結晶となる単結晶層が極めて薄くなってしまうため、アモルファス化した領域を熱処理により単結晶に戻すことが困難となり、好ましくない。
【００６８】
本実施形態では、アモルファス化のためのアルゴンのイオン注入条件を加速エネルギー１０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で行なっている。このイオン注入条件を用いることで、５０ｎｍの膜厚を持つシリコン膜１０３の露出面側から深さ２５ｎｍのところまでアモルファス化することができる。
【００６９】
次に、図８（Ｂ）に示すように、チタン膜８０２をスパッタ法を用いて形成する工程を行なう。チタン膜８０２の膜厚は、１０ｎｍを下限として、前記シリコン膜の膜厚（本例では５０ｎｍ）よりも薄い膜厚の範囲で指定される。１０ｎｍ未満の膜厚を用いた場合では、チタンシリサイド膜の抵抗が異常に上昇してしまう細線効果が生じてしまうため好ましくない。また、シリコン膜１０３の膜厚よりも厚いチタン膜８０２を用いた場合、チタンシリサイドの形成量が増え、シリコン膜１０３を全てチタンシリサイド化してしまい、チャネル領域とソース・ドレイン領域の間にボイドが発生する可能性があり、好ましくない。本実施形態では、膜厚２０ｎｍのチタン膜８０２を形成している。
【００７０】
次に、図８（Ｃ）に示すように、チタン膜８０２上に、酸素及び窒素の浸入を防ぐためのバリア膜として、窒化チタン膜８０３を形成する工程を行なう。窒化チタン膜８０３の膜厚は、大気中の酸素及び窒素を遮断し、チタン膜８０２が大気から遮断される程度に設定する。なお、バリア膜としての材質は窒化チタンに限定されることはなく、例えば窒化酸化チタン等を用いても良く、その他酸素及び窒素の浸入を防ぐ機能を有する膜を用いることができる。本実施形態では、窒化チタンを用い、スパッタ法を用いて膜厚１５ｎｍとなるよう形成している。
【００７１】
次に、図９（Ａ）に示すように、５５０℃以上６００℃以下の温度で、３０秒以上１８０秒以下の時間熱処理し、Ｃ４９結晶相チタンシリサイド膜９０１を形成する工程を行なう。５５０℃未満の温度では、ＰＭＯＳソース・ドレイン７０２及びＰＭＯＳゲート電極５０３のチタンシリサイド化反応は進むが、ＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４でのチタンシリサイド化反応は進まないためＰＭＯＳ領域４０３、ＮＭＯＳ領域４０４でのシリサイド化反応の速度が異なってしまい、ＣＭＯＳトランジスタ形成用のプロセスとして好ましくない。
【００７２】
また、６００℃を超える温度では、チタン膜８０２とシリコン膜１０３及びＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４との反応が早くなりすぎ、全てのチタン膜８０２がＣ４９結晶相チタンシリサイド膜９０１となるよう反応してしまうため、サイドウォール６０４、サイドウォール６０５上のチタン膜８０２まで反応し、特にシリサイド化の反応が早いＰＭＯＳソース・ドレイン７０２とＰＭＯＳゲート電極５０３とが電気的に短絡してしまうおそれがあるため好ましくない。
【００７３】
また、３０秒未満の熱処理では、特にシリサイド化が遅いＮＭＯＳソース・ドレイン７０４及びＮＭＯＳゲート電極５０４上でのシリサイド化が十分行なわれない可能性があり、好ましくない。
【００７４】
また、１８０秒を超える時間の熱処理では、チタン膜８０２とシリコン膜１０３及びＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４との反応が進み過ぎ、全てのチタン膜８０２がＣ４９結晶相チタンシリサイド膜９０１となるよう反応してしまうため、サイドウォール６０４、サイドウォール６０５上のチタン膜８０２まで反応し、特にシリサイド化の反応が早いＰＭＯＳソース・ドレイン７０２とＰＭＯＳゲート電極５０３とが電気的に短絡してしまうおそれがあるため好ましくない。
【００７５】
本実施形態では、５７０℃、１２０秒でＣ４９結晶相チタンシリサイド膜９０１を形成している。また、この熱処理によりアモルファス領域８０１は速やかに再結晶化し、消失する。
【００７６】
次に、図９（Ｂ）に示すように、アンモニア水と過酸化水素水の混合液を用いてウェットエッチングを行ない、バリア膜としての窒化チタン膜８０３、未反応のチタン膜８０２（いずれも図９（Ａ）参照）を選択的に除去する工程を行なう。この処理で、チタン膜８０２が直接接触しているシリコン膜１０３の部分及び、ポリシリコンから成るＰＭＯＳゲート電極５０３、同じくポリシリコンから成るＮＭＯＳゲート電極５０４、などポリシリコンとチタン膜８０２が直接接触している部分にのみＣ４９結晶相チタンシリサイド膜９０１が残るため、自己整合的にＣ４９結晶相チタンシリサイド膜９０１を形成することができる。
【００７７】
次に、図９（Ｃ）に示すように、Ｃ４９結晶相チタンシリサイド膜９０１（図９（Ｂ）参照）を熱処理してＣ５４結晶相チタンシリサイド膜９０２に相転移させる。
【００７８】
相転移工程は７５０℃以上、８５０℃以下の温度で行なわれる。また、熱処理時間は１０秒以上、１２０秒以下で行なわれる。７５０℃未満の温度では、Ｃ４９結晶相チタンシリサイド膜９０１は転移を起こさないため低抵抗相のＣ５４結晶相に転移せず、比抵抗が下がらない。また、８５０℃を超える温度では、高抵抗相のＣ４９結晶相チタンシリサイド膜９０１は低抵抗相のＣ５４結晶相に相転移するが、同時に凝集して島状結晶に変化するため配線抵抗自体は上昇してしまう。
【００７９】
また、１０秒未満の熱処理ではＣ４９結晶相チタンシリサイド膜９０１はＣ５４結晶相チタンシリサイド膜９０２に相転移するための時間が不十分となり、相転移途中で処理が終了してしまい、十分抵抗が低いＣ５４結晶相チタンシリサイド膜９０２が得られないため、好ましくない。また、１２０秒を超える熱処理では、Ｃ４９結晶相チタンシリサイド膜９０１はＣ５４結晶相に相転移するが、Ｃ５４結晶相チタンシリサイド膜９０２は凝集し島状結晶に変化するため配線抵抗が上昇してしまい、好ましくない。本実施形態では、８１０℃、３０秒で熱処理している。８１０℃の熱処理は、ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４等の不純物の再分布が無視できない温度での熱処理であるため、ＳＯＩ基板１００の温度を高速で昇降温させることが可能なランプアニール装置を用いて熱処理している。
【００８０】
なお、この工程の後、ＳＯＩ基板１００上に層間絶縁膜や金属配線層を形成していくが、これは既知の製造工程を用いて行なわれるものであるため、説明は省略する。
【００８１】
（チタン膜のシリサイド化温度とシート抵抗値との関係）
チタンをシリサイド化する際の熱処理温度と、チタンシリサイド膜の抵抗との関係について説明する。図１０は、本実施形態で用いているＳＯＩ基板１００上に形成されている拡散層（ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４にあたる）のシート抵抗測定用パターンを用いて測定した、チタンシリサイドのシート抵抗と、シリサイド形成時の温度との関係を示したグラフである。
【００８２】
ＳＯＩ基板１００上のシリコン膜１０３の膜厚は５０ｎｍ、シリコン膜１０３上に形成されたチタン膜８０２の膜厚は２０ｎｍ、チタンシリサイド膜を形成するための熱処理時間は１２０秒、チタンシリサイド膜の相転移を促す熱処理は８１０℃、３０秒、そして温度範囲は５４０℃から６２０℃の範囲で、１０℃刻みで設定して熱処理を行なったものである。図１０に示されるように、５４０℃では、Ｐ型拡散層上のチタンシリサイド層の抵抗値は下がっているが、Ｎ型拡散層上のチタンシリサイド膜の抵抗値は高く、ＣＭＯＳトランジスタの熱処理には好ましくないことが分かる。
【００８３】
５５０℃になると、Ｎ型拡散層上のチタンシリサイドの抵抗値も低下し、ＣＭＯＳトランジスタの熱処理に好ましい条件となる。このグラフから６００℃まではＰ型拡散層、Ｎ型拡散層ともに低いシート抵抗を示しており、チタン膜をシリサイド化する工程として５５０℃から６００℃の温度範囲が好ましい熱処理条件であることが示されている。
【００８４】
なお、６１０℃以上の温度域では、チタンシリサイド膜の抵抗が上昇しているが、これは、ＳＯＩ基板１００上のシリコン膜１０３が全てシリサイド化し、チタンシリサイド膜と密着性が悪いシリコン酸化膜からなるＢＯＸ膜１０２上に直接チタンシリサイド膜が乗る形となったため、チタンシリサイド膜がＢＯＸ膜１０２にはじかれ、チタンシリサイド膜の相転移を促す熱処理である８１０℃、３０秒を行なうことで島状にチタンシリサイドが凝集し、抵抗値が上がっているものと推察している。
【００８５】
なお、チタンシリサイド膜を形成するための熱処理時間は３０秒以上１８０秒以下の範囲では、熱処理時間を１２０秒に設定した場合とほぼ同様の傾向を示す実験結果が得られている。
【００８６】
（チタンシリサイド膜の相転移温度とシート抵抗値との関係）
チタンシリサイドを相転移させる際の熱処理温度と、チタンシリサイド膜の抵抗との関係について説明する。図１１は、本実施形態で用いているＳＯＩ基板１００上に形成されているＮ型拡散層（ＮＭＯＳソース・ドレイン７０４にあたる）のシート抵抗測定用パターンを用いて測定した、チタンシリサイドのシート抵抗と、相転移温度との関係を示したグラフである。なお、このグラフはシリサイド化しにくいＮ型拡散層について測定したものであり、このグラフで抵抗値の低い条件であれば、Ｐ型拡散層（ＰＭＯＳソース・ドレイン７０２にあたる）でも抵抗値が低い条件を満たすと考えられる。
【００８７】
ＳＯＩ基板１００上のシリコン膜１０３の膜厚は５０ｎｍ、シリコン膜１０３上に形成されたチタン膜８０２の膜厚は２０ｎｍ、チタンシリサイド膜を形成するための熱処理は５６０℃、１２０秒、チタンシリサイド膜の相転移を促す熱処理時間は３０秒で行なっている。そしてチタンシリサイド膜の相転移を促す熱処理の温度範囲は７３０℃から８９０℃の範囲で、２０℃刻みで設定している。図１１に示されるように、７３０℃では、Ｃ４９結晶相からＣ５４結晶結晶相への相転移が十分起きていないため、シート抵抗が高く、ＣＭＯＳトランジスタの熱処理には好ましくないことが分かる。
【００８８】
７５０℃になると、Ｃ４９結晶相からＣ５４結晶相への相転移が起きてシート抵抗が下がり、ＣＭＯＳトランジスタの熱処理に好ましい条件となる。このグラフから８５０℃までは低いシート抵抗を示しており、チタンシリサイドをＣ４９結晶相からＣ５４結晶相に相転移する工程として７５０℃から８５０℃の温度範囲が好ましい熱処理条件であることが分かる。
【００８９】
なお、８７０℃以上の温度域では、チタンシリサイドの抵抗が上昇しているが、これは透過電子顕微鏡による断面解析の結果から、チタンシリサイドが凝集して島状結晶に変化し、抵抗値が上がる現象が発生しているものと判断している。
【００９０】
また、チタンシリサイド膜の相転移を促す熱処理時間は１０秒以上１２０秒以下の範囲では、熱処理時間を３０秒に設定した場合とほぼ同様の傾向を示す実験結果が得られている。
【００９１】
次に、本実施形態の効果について記述する。
【００９２】
（１）ＣＭＯＳトランジスタを構成するＰＭＯＳ領域４０３に形成されたＰＭＯＳソース・ドレイン７０２と、ＮＭＯＳ領域４０４に形成されたＮＭＯＳソース・ドレイン領域７０４をシリコン膜１０３の膜厚（本例では５０ｎｍ）の１０％以上９０％以下の深さまでアモルファス化するため、チタンシリサイド化が起こりにくいＮＭＯＳソース・ドレイン７０４領域でも、ＰＭＯＳソース・ドレイン７０２領域のシリサイド化速度と同程度の速度でチタン膜８０２をシリサイド化することができる。
【００９３】
そのため、ＰＭＯＳ領域４０３に形成されたＰＭＯＳトランジスタと、ＮＭＯＳ領域４０４に形成されたＮＭＯＳトランジスタから成るＣＭＯＳトランジスタの寄生抵抗をバランスよく下げることができる。
【００９４】
また、シリコン膜１０３の基板側にはシリコン膜１０３の膜厚（本例では５０ｎｍ）の１０％以上のシリコン膜１０３領域が、アモルファス化されず残留しているため、チタンシリサイド化を行なうための熱処理を行なう際、アモルファス状態のシリコン膜１０３に残留している単結晶シリコン膜を種として固相成長するため、速やかに単結晶状態に戻すことができる。また、５５０℃以上６００℃の熱処理でチタン膜８０２とシリコン膜１０３とを反応させてＣ４９結晶相チタンシリサイド膜９０１を形成するため、特にチタンシリサイド化しにくいＮＭＯＳソース・ドレイン領域７０４でもＰＭＯＳソース・ドレイン７０２領域と同程度の速度でチタン膜８０２のシリサイド化反応を行なわせることができる。
【００９５】
また、チタンシリサイド化を反応律速で制御できるようになるため、反応時間を制御することで、チタンシリサイド化を制御できるようになる。そのため、チタンシリサイド化の過剰反応であるサイドウォール６０４、サイドウォール６０５への這い上がりを抑えてチタンシリサイド化反応を行なわせることができる。
【００９６】
また、反応時間を３０秒以上１８０秒以下とすることで、シリコン膜１０３上のチタン膜８０２をほぼ全てシリサイド化することができ、さらにサイドウォール６０４、サイドウォール６０５上へのチタンシリサイド膜の這い上がりを抑えることができる。
【００９７】
また、チタンシリサイド化反応を終えた後、バリア膜としての窒化チタン膜８０３及び未反応のチタン膜８０２を、アンモニア水と過酸化水素水の混合液を用いてウェットエッチング工程を行なうことで、ポリシリコンからなるＰＭＯＳゲート電極５０３、およびＮＭＯＳゲート電極５０４上と、シリコン膜１０３上にのみ選択的にＣ４９結晶相チタンシリサイド膜９０１を形成することができる。
【００９８】
さらに、Ｃ４９結晶相チタンシリサイド膜９０１を形成するために、例えば背景技術で記載されている７５０℃という高温の熱処理と比べ、５７０℃という低温の熱処理で行なっているため、ＰＭＯＳソース・ドレイン７０２やＮＭＯＳソース・ドレイン７０４に用いている硼素や燐等の不純物の再分布を抑えることができる。
【００９９】
（２）７５０℃以上８５０℃の温度で熱処理するため、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相チタンシリサイド膜９０１から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相チタンシリサイド膜９０２に相転移させることができる。また、チタンシリサイド膜の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避することができる。
【０１００】
また、１０秒以上１２０秒以下の時間熱処理するため、１００μΩ・ｃｍ程度の高い電気抵抗を有するＣ４９結晶相チタンシリサイド膜９０１から１５μΩ・ｃｍ程度の低い電気抵抗を有するＣ５４結晶相チタンシリサイド膜９０２に相転移させるために必要な時間が確保される。また、Ｃ５４結晶相チタンシリサイド膜９０２の凝集により島状結晶に変化し、抵抗値が上がっていく現象を回避できる。
【０１０１】
（３）ＰＭＯＳソース・ドレイン７０２、ＮＭＯＳソース・ドレイン７０４、ＰＭＯＳゲート電極５０３、及びＮＭＯＳゲート電極５０４の露出面側をアモルファス化するためにアルゴンをイオン注入するようにしているため、気体であるアルゴンは熱処理と同時に速やかにＳＯＩ基板１００上から飛散する。そのため、ＳＯＩ基板１００のシリコン膜１０３の露出面側をアモルファス化する以外には影響しないため、シリコン膜１０３を汚染することなくアモルファス化が行なえる。
【０１０２】
（４）大気中の酸素や、窒素によるチタン膜８０２の酸化、及び窒化を抑制するためのバリア膜として、窒化チタン膜８０３を用いているため、チタン膜を用いたシリサイド膜形成のために新規に導入される金属成分はチタンだけで済ませることができる。そのため、半導体素子製造プロセス中に予想外の問題を起こすおそれのある新規物質を最小限度に留めてＣ５４結晶相チタンシリサイド膜９０２を形成することができる。
【０１０３】
（変形例１）本実施形態では素子分離にＳＴＩ技術を用いた例について説明したが、これは他の素子分離法、例えばＬＯＣＯＳ（LOCal Oxodation of Silicon）技術などを用いても良い。
【０１０４】
（変形例２）本実施形態では、チタン膜８０２を形成する前の、シリコン膜１０３及びＰＭＯＳゲート電極５０３、ＮＭＯＳゲート電極５０４領域のアモルファス化にアルゴンを用いたが、これはアルゴンに限定されることはなく、ゲルマニウムやシリコンを用いても良い。
【０１０５】
（変形例３）本実施形態では、チタン膜８０２の酸化及び窒化を防ぐためのバリア膜として、窒化チタンを用いたが、これはチタン膜に限定されることはなく、例えば窒化酸化チタンを用いても良い。
【図面の簡単な説明】
【０１０６】
【図１】素子分離領域を形成する工程を説明するための工程断面図。
【図２】素子分離領域を形成する工程を説明するための工程断面図。
【図３】ＣＭＯＳトランジスタのチャネル部分を形成する工程を説明するための工程断面図。
【図４】ＣＭＯＳトランジスタのチャネル部分を形成する工程を説明するための工程断面図。
【図５】ＣＭＯＳトランジスタのＬＤＤを形成する工程を説明するための工程断面図。
【図６】ＣＭＯＳトランジスタのＬＤＤを形成する工程を説明するための工程断面図。
【図７】ＣＭＯＳトランジスタのソース・ドレインを形成する工程を説明するための工程断面図。
【図８】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図９】ＣＭＯＳトランジスタ上にチタンシリサイド膜を形成する工程を説明するための工程断面図。
【図１０】チタンシリサイドのシート抵抗と、シリサイド形成時の温度との関係を示したグラフ。
【図１１】チタンシリサイドのシート抵抗と、相転移温度との関係を示したグラフ。
【符号の説明】
【０１０７】
１００…ＳＯＩ基板、１０１…シリコン基体、１０２…絶縁体としてのＢＯＸ膜、１０３…シリコン膜、１０４…窒化酸化シリコン膜、１０５…窒化シリコン膜、１０６…フォトレジスト、１０７…酸化シリコン膜、１０８…溝部、２０１…酸化シリコン膜、２０２…素子分離領域、３０１…犠牲酸化シリコン膜、３０２…フォトレジスト、４０１…フォトレジスト、４０２…ゲート酸化シリコン膜、４０３…ＣＭＯＳトランジスタを構成するＰＭＯＳ領域、４０４…ＣＭＯＳトランジスタを構成するＮＭＯＳ領域、５０１…ポリシリコン膜、５０２…フォトレジスト、５０３…ＰＭＯＳゲート電極、５０４…ＮＭＯＳゲート電極、５０５…フォトレジスト、５０６…ＰＭＯＳＬＤＤ、６０１…フォトレジスト、６０２…ＮＭＯＳＬＤＤ、６０３…酸化シリコン膜、６０４…サイドウォール、６０５…サイドウォール、７０１…フォトレジスト、７０２…ＰＭＯＳソース・ドレイン、７０３…フォトレジスト、７０４…ＮＭＯＳソース・ドレイン、８０１…アモルファス領域、８０２…チタン膜、８０３…バリア膜としての窒化チタン膜、９０１…（５５０℃〜６００℃で熱処理した）Ｃ４９結晶相チタンシリサイド膜、９０２…（７５０℃〜８５０℃で熱処理した）電極としてのＣ５４結晶相チタンシリサイド膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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