(57)【要約】【課題】  ΔΣ変調されたビットストリームについて、アナログ変換や多ビットディジタル信号変換をすることなく、ボリューム処理やフィードバック処理を行うことができるＤ級増幅器を提供する。【解決手段】  データ変換回路１は、ΔΣ変調されたビットストリームの”Ｈ”レベルをデータ「＋１」に、”Ｌ”レベルをデータ「−１」に変換する。乗算器３はデータ変換回路１の出力にボリューム値を乗算する。ＰＬＬ４はビットストリームのクロックパルスの逓倍のクロックパルスを生成し、ＰＷＭ（パルス幅変調）回路２へ出力する。ＰＷＭ回路２は、乗算器３の出力をＰＬＬ４から出力されるクロックパルスに基づいてＰＷＭ信号に変換し、出力バッファアンプ５を介して負荷６へ供給する。【選択図】    図１
2006238293.tif 000002
【特許請求の範囲】
【請求項１】
ΔΣ変調された入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、
前記データ変換手段の出力にボリューム値を乗算する乗算手段と、
前記乗算手段の出力をパルス幅変調信号に変換するパルス幅変調手段と、
を具備することを特徴とするＤ級増幅器。
【請求項２】
ΔΣ変調された入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、
前記データ変換手段の出力にボリューム値を乗算する乗算手段と、
前記乗算手段の出力にフィードバック信号を加算する加算手段と、
前記加算手段の出力をパルス幅変調信号に変換し、負荷へ供給するパルス幅変調手段と、
前記負荷へ供給される信号に基づいて前記フィードバック信号を生成するフィードバック手段と、
を具備することを特徴とするＤ級増幅器。
【請求項３】
前記フィードバック手段は、前記負荷へ供給される信号をディジタルデータに変換するアナログ／ディジタル変換手段と、前記アナログ／ディジタル変換手段の出力の位相を調整する位相補償手段とから構成されることを特徴とする請求項２に記載のＤ級増幅器。
【請求項４】
ディジタルデータが入力され、歪み補正が行われる補正手段と、
ΔΣ変調された信号が入力され、該入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、
前記補正手段の出力または前記データ変換手段の出力のいずれか一方を選択して出力する選択手段と、
前記選択手段の出力にボリューム値を乗算する乗算手段と、
前記乗算手段の出力をパルス幅変調信号に変換し、負荷へ供給するパルス幅変調手段と、
を具備することを特徴とするＤ級増幅器。
【請求項５】
前記乗算手段の出力にフィードバック信号を加算する加算手段と、
前記負荷へ供給される信号に基づいて前記フィードバック信号を生成するフィードバック手段と、
を具備し、前記加算手段の出力を前記パルス幅変調手段へ加えることを特徴とする請求項４に記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調された信号をＰＷＭ（Pulse Width Moduration）信号に変換して出力するＤ級増幅器に関する。
【背景技術】
【０００２】
周知のように、ΔΣ変調された信号とは、アナログ信号や多ビットで表現されたディジタル信号を１ビット（複数ビットの場合もある）の密度変調がかけられたビットストリームに変調した信号であり、オーディオやＡ／Ｄ変換器の分野において多く用いられている。
【０００３】
従来、このΔΣ変調されたビットストリームは、一旦アナログ信号に変換されるか、あるいは、ＤＳＰ（ディジタルシグナルプロセッサ）によって多ビットのディジタル信号に変換された後、ボリューム処理やノイズ除去のためのフィードバック信号との加算処理が行われていた。
【０００４】
しかしながら、高品位なビットストリームでも、一旦アナログ信号に変換し、アナログ回路によるＰＷＭ変換が行われると、品位の劣化が生じると共に、回路構成が複雑になってコスト高になる問題があった。また、ビットストリームを多ビットのディジタル信号に変換する場合も同様の問題があると共に、さらにフィードバック処理が難しいという問題があった。
なお、従来のＤ級増幅器の技術文献として特許文献１〜３が知られている。
【特許文献１】特開2004-128750号公報
【特許文献２】特開2004-88431号公報
【特許文献３】特開2003-110376号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記事情を考慮してなされたもので、その目的は、ΔΣ変調されたビットストリームを、アナログ変換や多ビットディジタル信号変換をすることなく、そのまま処理することができ、これにより、データの品位落とすことがなく、しかも、構成が簡単なＤ級増幅器を提供することにある。
【課題を解決するための手段】
【０００６】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、ΔΣ変調された入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、前記データ変換手段の出力にボリューム値を乗算する乗算手段と、前記乗算手段の出力をパルス幅変調信号に変換するパルス幅変調手段とを具備することを特徴とするＤ級増幅器である。
【０００７】
請求項２に記載の発明は、ΔΣ変調された入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、前記データ変換手段の出力にボリューム値を乗算する乗算手段と、前記乗算手段の出力にフィードバック信号を加算する加算手段と、前記加算手段の出力をパルス幅変調信号に変換し、負荷へ供給するパルス幅変調手段と、前記負荷へ供給される信号に基づいて前記フィードバック信号を生成するフィードバック手段とを具備することを特徴とするＤ級増幅器である。
請求項３に記載の発明は、請求項２に記載のＤ級増幅器において、前記フィードバック手段は、前記負荷へ供給される信号をディジタルデータに変換するアナログ／ディジタル変換手段と、前記アナログ／ディジタル変換手段の出力の位相を調整する位相補償手段とから構成されることを特徴とする。
【０００８】
請求項４に記載の発明は、ディジタルデータが入力され、歪み補正が行われる補正手段と、ΔΣ変調された信号が入力され、該入力信号の”Ｈ”レベルを第１のデータに、”Ｌ”レベルを第２のデータに変換するデータ変換手段と、前記補正手段の出力または前記データ変換手段の出力のいずれか一方を選択して出力する選択手段と、前記選択手段の出力にボリューム値を乗算する乗算手段と、前記乗算手段の出力をパルス幅変調信号に変換し、負荷へ供給するパルス幅変調手段とを具備することを特徴とするＤ級増幅器である。
請求項５に記載の発明は、請求項４に記載のＤ級増幅器において、前記乗算手段の出力にフィードバック信号を加算する加算手段と、前記負荷へ供給される信号に基づいて前記フィードバック信号を生成するフィードバック手段とを具備し、前記加算手段の出力を前記パルス幅変調手段へ加えることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、ΔΣ変調されたビットストリームについて、アナログ変換や多ビットディジタル信号変換をすることなく、ボリューム処理やフィードバック処理を行うことができ、これにより、データの品位落とすことなく、しかも簡単な構成でΔΣ変調されたビットストリームを処理するＤ級増幅器を構成できる効果が得られる。また、請求項４の発明によれば、ΔΣ変調されたビットストリームおよびＰＣＭデータの双方を処理することができるＤ級増幅器を簡単な構成によって提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ級増幅器の構成を示すブロック図、図２はＤ級増幅器の動作を説明するためのタイミング図である。図１において、符号１はΔΣ変調されたビットストリームが加えられるデータ変換回路である。このデータ変換回路１はビットストリーム（図２（イ）参照）の”Ｈ”／”Ｌ”の信号をＰＷＭ回路２のビット数のデータに変換する回路であり、具体的には、ＰＷＭ回路のビット数が８ビットの場合、
”Ｈ”→０００００００１（＋１）
”Ｌ”→１１１１１１１１（２の補数表示による−１）
に変換して出力する（図２（ロ））。また、ミュート等の出力がない場合は
００００００００
を出力する。
【００１１】
３はデータ変換回路１の出力と外部回路から供給されるボリューム値とを乗算する乗算器であり、その出力はＰＷＭ回路２の一致回路２ａへ加えられる。また、ボリューム絞りきり状態（ミュート）の場合はボリューム値を００００００００とし、ＰＷＭ出力は００００００００となる。４はビットストリームのクロックパルスの周波数を逓倍したクロックパルスを生成するＰＬＬ（フェイズロックドループ）回路であり、ＰＷＭ回路２が８ビットの場合はビットストリームのクロックパルスを２５６倍したクロックパルスを生成し、ＰＷＭ回路２のカウンタ２ｂへ出力する。
【００１２】
ＰＷＭ回路２は、乗算器３の出力データをパルス幅変調信号に変換する回路であり、乗算器３の出力データとカウンタ２ｂのカウント出力とが一致した時、一致信号（パルス信号）を出力する一致回路２ａと、ＰＬＬ回路４から出力されるクロックパルスをアップカウントし、そのカウント値を一致回路２ａへ出力すると共に、カウント値が初期値に戻る時パルス信号をフリップフロップ２ｃへ出力する８ビットのカウンタ２ｂと、一致回路２ａの出力によってリセットされ、カウンタ２ｂの上記パルス信号によってセットされるセット−リセットフリップフロップ２ｃから構成されている。
【００１３】
ここで、カウンタ２ｂは、カウント出力の初期値が、
１０００００００（−１２７）
であり、ＰＬＬ回路４からパルス信号を受けて、カウント出力が、
１００００００１（−１２６）
１０００００１０（−１２５）
１０００００１１（−１２４）
・・・・・・
１１１１１１１１（−１）
００００００００（０）
０００００００１（＋１）
００００００１０（＋２）
・・・・・・
０１１１１１１１（＋１２７）
と順次変化し、次のパルスを受けて、初期値（−１２７）へ戻る。（００００００００を０、０００００００１を＋１、１１１１１１１１を−１と表すこととする。）この初期値に戻る時、上述したパルス信号がフリップフロップ２ｃをセットする。以後、上記のカウントを繰り返す。
また、図において、５はＰＷＭ回路２の出力を増幅する出力バッファ増幅器、６は負荷である。
【００１４】
次に、上述したＤ級増幅器の動作を図２を参照して説明する。
いま、データ変換回路１へ加えられるビットストリームを図２（イ）の”Ｈ”、”Ｌ”、”Ｈ”で表されるビットストリームとすると、データ変換回路１からは図２（ロ）に示すように、ビットストリームの”Ｈ”、”Ｌ”に対応して、０００００００１（＋１）、１１１１１１１１（−１）の８ビットに変換されたデータが出力される。いま、図２（ハ）に示すように、ボリューム値が１０進数で「１」（０００００００１）であるとすると、図２（ニ）に示されるように、図２（ロ）のデータがそのままＰＷＭ回路２へ出力される。まず、フリップフロップ２ｃはカウンタ２ｂが最大値（＋１２７）から初期値（−１２７）へ戻る時にセットされる。次に、フリップフロップ２ｃは、図２（イ）のビットストリームが”Ｈ”の時はカウンタ２ｂのカウント値が＋１になるとリセットされ、図２（イ）のビットストリームが”Ｌ”の時はカウンタ２ｂのカウント値が−１の時リセットされる。すなわち、ＰＷＭ回路２の出力は、ビットストリームが”Ｈ”の時はデューティが１２９／２５６のパルス信号となり、また、ビットストリームが”Ｌ”の時はデューティが１２７／２５６のパルス信号となる。
【００１５】
次に、ボリューム値が図２（ハ’）に示すように、１０進数で「１６」（０００１００００）であったとすると、ＰＷＭ回路２の入力データ（乗算器３の出力）は図２（ニ’）に示すように、ビットストリームの”Ｈ”、”Ｌ”、”Ｈ”に対応して１０進数で「１６」（０００１００００）、「−１６」（１１１１００００）、「１６」となる。この場合、図に示す時刻ｔ１においてカウンタ２ｂが初期値に戻ると、フリップフロップ２ｃがセットされてその出力が立ち上がり（図２（ヘ’）参照）、カウンタ２ｂのカウント値が「＋１６」になると、カウント値と乗算器３出力が一致することから（図２（ホ’）参照）、一致回路２ａからパルス信号が出力され、フリップフロップ２ｃがリセットされ、その出力が立ち下がる（時刻ｔ２）。次に、時刻ｔ３において、再びカウンタ２ｂが初期値に戻ると、フリップフロップ２ｃの出力が立ち上がり、カウンタ２ｂのカウント値が「−１６」になると、カウント値と乗算器３の出力が一致することから、一致回路２ａからパルス信号が出力され、フリップフロップ２ｃがリセットされる（時刻ｔ４）。以下、同様の動作が繰り返される。このように、ボリューム値を「１６」とすれば、ボリューム値が「１」の場合に比較し１６倍のＰＷＭ信号が得られる。
【００１６】
以上のように、上記第１の実施形態によれば、ΔΣ変調によるビットストリームをアナログ信号に変換したり、多ビットディジタル信号に変換することなく、単に、”Ｈ”／”Ｌ”を”「＋１」／「−１」に変換するだけで、ボリューム値による信号レベル変更が可能となる。また、ボリュームの絞り切り状態（ミュート）では、ＰＷＭ入力（図２（ニ））は００００００００となるため、カウンタ２ｂのカウント値＋０でフリップフロップ２ｃはリセットされ、デューティ比１２８／２５６のパルス信号となる。なお、ビットストリーム”Ｈ”／”Ｌ”を「＋１」／「−１」に変換する場合、「＋１」を０００００００１、「−１」を１１１１１１１１とする場合を示したが、これに限らず、「＋１」を０１００００００、「−１」を１１００００００としたり、「＋１」を００００１０００、「−１」を１１１１００００としても同様の動作が可能である。
【００１７】
次に、この発明の第２の実施形態について説明する。
図３はこの発明の第２の実施形態の構成を示すブロック図であり、この図において、図１の各部に対応する部分には同一の符号を付しその説明を省略する。この実施形態が図１のものと異なる点は、負荷６へ加えられる信号を分岐してＡＤ（アナログ・ディジタル）変換器８へ加えてディジタルデータに変換し、この変換によって得られるディジタルデータを位相補償回路９を介して加算器１０へ加え、この加算器１０において、乗算器３の出力と位相補償回路９の出力とを加算し、加算結果をＰＷＭ回路２へ入力している点である。  上記のＡＤ変換器８および位相補償回路９はフィードバックループを構成し、このフィードバックループを設けることによって出力信号の歪みおよびノイズを低減することができる。ここで、位相補償回路９はフィードバックループによる発振が生じないようにフィードバック信号の位相を調整する回路である。
【００１８】
また、この実施形態によれば、ΔΣ変調によるビットストリームを、データ変換回路１によって「＋１」／「−１」に変換した後ＰＷＭ変換しているので、フィードバック信号による制御を簡単な回路で行うことが可能となる。
【００１９】
図４はこの発明の第３の実施形態の構成を示すブロック図であり、この図において、図３の各部に対応する部分には同一の符号を付しその説明を省略する。この実施形態が図３のものと異なる点は、補正回路１２および切換スイッチ１３が設けられている点である。
補正回路１２はパラレルデータ（ＰＣＭデータ）が加えられる回路であり、ＰＷＭ回路２による歪を補正する補正回路、ｆ特（周波数特性）補正回路、量子化ノイズを抑制するΔΣ補正回路を含んでいる。この補正回路１２の出力が切換スイッチ１３の第１接点に加えられ、データ変換回路１の出力が切換スイッチ１３の第２接点へ加えられ、切換スイッチ１３の共通接点の信号が乗算器３の入力端に加えられる。
【００２０】
この第３の実施形態は、ΔΣ変調によるビットストリームとＰＣＭデータとを共に扱うことができるＤ級増幅器であり、入力信号がＰＣＭデータの場合は切換スイッチの第１接点と共通接点とを接続し、入力信号がΔΣ変調によるビットストリームの場合は切換スイッチの第２接点と共通接点とを接続する。
図３、図４の実施形態において、ＡＤ変換８に代えて、ＰＷＭ変換２または出力バッファ５の出力パルスの時間幅をカウンタ等で計数することもできる。
また、同図３、図４では、位相補償９はディジタルデータをディジタル処理で行っているが、アナログ処理で行うこともできる。その場合は位相補償はＡＤ変換８の前に入る。
【産業上の利用可能性】
【００２１】
この発明は、オーディオアンプ、ＡＶアンプ等に用いられる。
【図面の簡単な説明】
【００２２】
【図１】この発明の第１の実施形態によるＤ級増幅器の構成を示すブロック図である。
【図２】同実施形態の動作を説明するためのタイミング図である。
【図３】この発明の第２の実施形態によるＤ級増幅器の構成を示すブロック図である。
【図４】この発明の第３の実施形態によるＤ級増幅器の構成を示すブロック図である。
【符号の説明】
【００２３】
１…データ変換回路、２…ＰＷＭ回路、２ａ…一致回路、２ｂ…カウンタ、２ｃ…セット−リセットフリップフロップ、３…乗算器、４…ＰＬＬ、５…出力バッファアンプ、６…負荷、８…ＡＤ変換器、９…位相補償回路、１０…加算器、１２…補正回路、１３…切換スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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