(57)【要約】【課題】低ＥＳＬ且つ高容量を実現したコンデンサを提供する。【解決手段】第１誘電体層２を有する第１コンデンサ部１１と、第２誘電体層２’を有する第２コンデンサ部１２とを、間に第１、第２誘電体層２、２’の厚みより厚い第３誘電体層９を介して一体化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１誘電体層を有する第１コンデンサ部と、第２誘電体層を有する第２コンデンサ部とを、間に前記第１、第２誘電体層の厚みより厚い第３誘電体層を介して一体化してなるコンデンサ。
【請求項２】
前記第３誘電体層は、複数の誘電体層を積層することにより形成されていることを特徴とする請求項１に記載のコンデンサ。
【請求項３】
第１コンデンサ部及び第２コンデンサ部を厚み方向に貫通する全貫通導体が形成されていることを特徴とするコンデンサ。
【請求項４】
請求項１乃至３のいずれかに記載のコンデンサを備えたことを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサ、及び配線基板に関するもので、特に、高周波領域において有利に適用され得るコンデンサ、および配線基板に関するものである。
【背景技術】
【０００２】
代表的なコンデンサとして、積層コンデンサを例にとって説明する。
【０００３】
積層コンデンサを用いた等価回路では、コンデンサの静電容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬとしたとき、共振周波数（ｆ０）は、ｆ０＝１／〔２π×（Ｌ×Ｃ）１／２〕の関係で表され、共振周波数（ｆ０）より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量（Ｃ）を維持するためには、できるだけＥＳＬ（Ｌ）を低くする必要がある。つまり、ＥＳＬが低ければ、共振周波数（ｆ０）は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ＥＳＬ化が図られたものが必要となる。
【０００４】
また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、近年のＭＰＵの高速、高周波化に伴って、低ＥＳＬ化が求められている。
【０００５】
ここで、従来の積層コンデンサについて、図４（ａ）（ｂ）をもとに説明する。図４（ａ）は断面図、図４（ｂ）は第１、第２導体層の重なり状態を示す概略図である。
【０００６】
図に示す従来の積層コンデンサ５０は、誘電体層５２の一方主面に第１導体層５３が、他方主面に第２導体層５４が夫々形成され、これらの誘電体層５２が複数積層されており、また、これらの誘電体層５２の厚み方向には第１及び第２導体層５３、５４どうしを夫々接続する第１及び第２貫通導体５５、５６が形成され、積層体５１が構成されている。そして、ここでは、第１及び第２貫通導体５５、５６が、積層体５１の一方の最表面に露出し、夫々第１及び第２接続端子５７、５８に接続され、積層コンデンサ５０が構成されている。さらに、第１及び第２導体層５３、５４内に、第２及び第１貫通導体５６、５５とは夫々接続しない第１及び第２非導体形成領域６３、６４が形成されている。
【０００７】
そして、第１及び第２貫通導体５５、５６は、第１及び第２導体層５３、５４の全域にわたって、交互に格子状に分散して配置されてなる（特許文献１乃至４参照）。
【特許文献１】特開平７−２０１６５１号公報  （３−５頁、図１−５）
【特許文献２】特開平１１−２０４３７２号公報  （４−６頁、図１−４）
【特許文献３】特開２００１−１４８３２４号公報  （４−７頁、図１−６）
【特許文献４】特開２００１−１４８３２５号公報  （５−７頁、図１−９）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記積層コンデンサ５０によれば、低ＥＳＬ化を図るためには、第１及び第２貫通導体５５、５６の数を増加するとともに、これらの中心間の距離を小さくする方法が考えられるが、このとき、第１及び第２導体層５３、５４内の非導体形成領域６３、６４の面積が増大するため、積層コンデンサ５０の静電容量が低下するという問題点があった。
【０００９】
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ＥＳＬ且つ高容量を実現したコンデンサを提供することである。また、本発明の他の目的は、上述したようなコンデンサを用いて構成される、配線基板を提供することである。
【課題を解決するための手段】
【００１０】
本発明のコンデンサは、第１誘電体層を有する第１コンデンサ部と、第２誘電体層を有する第２コンデンサ部とを、間に前記第１、第２誘電体層の厚みより厚い第３誘電体層を介して一体化したことを特徴とするものである。
【００１１】
また本発明のコンデンサは、前記第３誘電体層が、複数の誘電体層を積層することにより形成されていることを特徴とするものである。
【００１２】
本発明のコンデンサは、第１コンデンサ部及び第２コンデンサ部を厚み方向に貫通する全貫通導体が形成されていることを特徴とするものである。
【００１３】
本発明の配線基板は、上述のコンデンサを備えたことを特徴とするものである。
【発明の効果】
【００１４】
本発明のコンデンサによれば、第１、第２コンデンサ部を設け、第１コンデンサ部において、第１及び第２貫通導体の導体数を増加することにより、電流が流れる距離が短くなり、電流によって誘起される磁束に起因する自己インダクタンス及び相互インダクタンス成分が低くなる。このため、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。一方、第２コンデンサ部において、第３及び第４貫通導体の数を少なくすれば、第３導体層と第４導体層との対向面積を増加させることができるため、大容量のコンデンサ部とすることができる。これらによって、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くでき、且つ大容量のコンデンサが実現できる。
【００１５】
上述のコンデンサを備えた配線基板は、特に、高速動作する回路、または高周波信号で動作する回路において有効となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明のコンデンサ、及び配線基板を図面に基づいて詳説する。
【００１７】
図１は本発明にかかるコンデンサの一例である積層コンデンサを示す図であり、（ａ）は断面図、（ｂ）は第１、第２導体層の重なり状態を示す概略図、（ｃ）は第３、第４導体層の重なり状態を示す概略図である。
【００１８】
図において、積層コンデンサ１０は、積層体１の一方主面に第１及び第２接続端子７ａ、８ａが形成されるとともに、積層体１の他方主面に第３及び第４接続端子７ｂ、８ｂが形成されている。さらに、積層体１は、第１コンデンサ部１１及び第２コンデンサ部１２を積層方向に一体化している。
【００１９】
また、第１コンデンサ部１１は、複数積層された第１誘電体層２と、第１誘電体層２間に配置され、第１誘電体層２を介して対向し合う第１導体層３ａ及び第２導体層４ａと、第１誘電体層２の厚み方向を貫き、第１導体層３ａどうしを接続する第１貫通導体５ａと、第２導体層４ａどうしを接続する第２貫通導体６ａとが夫々形成されている。さらに、第１及び第２貫通導体５ａ、６ａは、積層体１の一方主面に露出し、夫々第１及び第２接続端子７ａ、８ａに接続されている。そして、第１及び第２導体層３ａ、４ａ内に、第２及び第１貫通導体６ａ、５ａとは夫々接続しない第１及び第２非導体形成領域１３ａ、１４ａが形成されている。
【００２０】
一方、第２コンデンサ部１２は、複数積層された第２誘電体層２’と、第２誘電体層２’間に配置され、第２誘電体層２’を介して対向し合う第３導体層３ｂ及び第４導体層４ｂと、第２誘電体層２’の厚み方向を貫き、第３導体層３ｂどうしを接続する第３貫通導体５ｂと、第４導体層４ｂどうしを接続する第４貫通導体６ｂとが夫々形成されてなる。また、第３及び第４貫通導体５ｂ、６ｂは、積層体１の一方主面に露出し、夫々第３及び第４接続端子７ｂ、８ｂに接続されている。そして、第３及び第４導体層３ｂ、４ｂ内に、第４及び第３貫通導体６ｂ、５ｂとは夫々接続しない第３及び第４非導体形成領域１３ｂ、１４ｂが形成されている。
【００２１】
ここで、第１コンデンサ部１１の第１貫通導体５ａと第２貫通導体６ａとの導体合計数は、第２コンデンサ部１２の第３貫通導体５ｂと第４貫通導体６ｂとの導体合計数よりも多くなっている。
【００２２】
また、第１コンデンサ部１１の第１貫通導体５ａの少なくとも１つは、第２コンデンサ部の第３貫通導体５ｂに接続し、同様に、第２貫通導体６ａの少なくとも１つは、第４貫通導体６ｂに接続している。このように第１コンデンサ部１１に形成された貫通導体と、第２コンデンサ部１２に形成された貫通導体とが接続されてなる貫通導体を「全貫通導体」と称す。
【００２３】
具体的には、第１コンデンサ部１１の第１貫通導体５ａは、厚み方向に積層された第１導体層３ａに接続して、同時に、第２導体層４ａの第２非導体形成領域１４ａを貫くため、第２の導体層４ａには導通しない。同様に、第１コンデンサ部１１の第２貫通導体６ａは、厚み方向に積層された第２導体層４ａに接続して、同時に、第１導体層３ａの第１非導体形成領域１３ａを貫くため、第１の導体層３ａには導通しない。また、第２コンデンサ部１２側において、第３貫通導体５ｂ、第４貫通導体６ｂについても同様である。
【００２４】
また、電流の流れる距離を短くするとともに、電流によって誘起される磁束を互いに相殺するために、第１及び第２貫通導体５ａ、６ａとが、交互に格子状に形成されてなることが望ましい。
【００２５】
ここで本発明の特徴的なことは、図１（ａ）に示す如く、第１コンデンサ部１１と第２コンデンサ部１２とを、第１、第２誘電体層の厚みより厚い第３誘電体層９を介して一体化したことである。
【００２６】
前記第１、第２誘電体層２、２’並びに第３誘電体層９は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この第１誘電体層２が図上、上方向に積層して積層体１が構成される。なお、第１、第２誘電体層２、２’並びに第３誘電体層９の形状、厚み、積層数は容量値によって任意に変更することができるが、第３誘電体層９の厚みは、第１、第２の誘電体層２、２’の厚みよりも厚く形成される。なお、第３誘電体層９は、間に導体層が形成されない複数の誘電体層を積層することにより形成してもよい。
【００２７】
第１〜第４導体層３ａ〜４ｂは、Ｎｉ、Ｃｕ、あるいはこれらの合金を主成分とする材料から構成され、その厚みは１〜２μｍとしている。また、第１〜第４貫通導体５ａ〜６ｂの材料は、Ｎｉ、Ｃｕ、あるいはこれらの合金を主成分とする材料から構成されている。
【００２８】
接続端子７ａ、８ａ、７ｂ、８ｂは、半田バンプ、ボール半田などが用いられる。
【００２９】
次に、本発明の積層コンデンサ１０の製造方法について説明する。なお、図面において、各符号は焼成の前後で区別しないことにする。
【００３０】
まず、第１コンデンサ部１１の誘電体層となるセラミックグリーンシート２に、第１及び第２導体層となる導体膜３ａ、４ａを導電性ペーストの印刷・乾燥により形成する。このとき、第１及び第２非導体形成領域１３ａ、１４ａも形成される。一方、第２コンデンサ部１２の誘電体層となるセラミックグリーンシート２に、第３及び第４導体層となる導体膜３ｂ、４ｂを導電性ペーストの印刷・乾燥により形成する。このとき、第３及び第４非導体形成領域１３ｂ、１４ｂも形成される。なお、第１、第２誘電体層２、２’並びに第３誘電体層９として、他のペロブスカイト構造を持つセラミック材料や、有機強誘電体材料を用いても良い。
【００３１】
次に、導体膜３ａ、４ａが形成されたセラミックグリーンシート２を交互に所要枚数を積み重ね、第１コンデンサ部１１が抽出される大型積層体を形成する。同様に、導体膜３ｂ、４ｂが形成されたセラミックグリーンシート２を交互に所要枚数を積み重ね、第２コンデンサ部１２が抽出される大型積層体を形成する。
【００３２】
次に、レーザの照射や、マイクロドリル又はパンチングを用いた打ち抜き法などにより、第１コンデンサ部１１が抽出される大型積層体の主面に導体膜３ａ、４ａ、セラミックグリーンシート２を厚み方向に貫く貫通孔を形成する。さらに、この貫通孔に導電性ペーストを充填することにより、第１及び第２貫通導体となる導体部５ａ、６ａが形成される。ここで第１コンデンサ部１１の第１貫通導体５ａとなる貫通孔は、第１導体層３ａ、第２導体層４ａの第２非導体形成領域１４ａを貫き、第２貫通導体６ａとなる貫通孔は、第２導体層４ａ、第１導体層３ａの第１非導体形成領域１３ａを貫くように形成される。
【００３３】
同様に、第２コンデンサ部１２が抽出される大型積層体の主面に導体膜３ｂ、４ｂ、セラミックグリーンシート２を厚み方向に貫く貫通孔を形成する。さらに、この貫通孔に導電性ペーストを充填することにより、第３及び第４貫通導体となる導体部５ｂ、６ｂが形成される。ここで第２コンデンサ部１２の第３貫通導体５ｂとなる貫通孔は、第３導体層３ｂ、第４導体層４ｂの第４非導体形成領域１４ｂを貫き、第４貫通導体６ｂとなる貫通孔は、第４導体層４ｂ、第３導体層３ｂの第３非導体形成領域１３ｂを貫くように形成される。
【００３４】
次に、第１コンデンサ部１１、第２コンデンサ部１２が抽出される大型積層体を積み重ね、積層体１が抽出される大型積層体が形成される。このとき、第１コンデンサ部１１に形成された第１貫通導体５ａの１つは、第２コンデンサ部１２に形成された第３貫通導体５ｂに接続して、且つ第１コンデンサ部１１に形成された第２貫通導体６ａの１つは、第２コンデンサ部１２に形成された第４貫通導体６ｂに接続するように垂直方向に重なる。
【００３５】
なお、誘電体層となるセラミックグリーンシート２に、マイクロドリル又はパンチングを用いた打ち抜き法などにより、あらかじめ貫通孔をあけておき、スクリーン印刷法により、セラミックグリーンシート２上に導体層３ａ〜４ｂとなる導体膜を印刷すると同時に、貫通孔に導電性ペーストを充填することにより、第１〜第４貫通導体となる導体部５ａ〜６ｂを形成後、積層するようにしても良い。
【００３６】
次に、大型積層体を押し切り刃加工、ダイシング方式などにより切断し、未焼成状態の積層体１を得る。
【００３７】
次に、この未焼成状態の積層体１は、脱バインダ処理後、焼成を行い、内部に第１〜第４導体層３ａ〜４ｂ、第１〜第４貫通導体５ａ〜６ｂが形成されるとともに、第１貫通導体５ａの少なくとも一つは、第３貫通導体５ｂに電気的に接続し、且つ第２貫通導体６ａの少なくとも一つは、第４貫通導体６ｂに電気的に接続し、一方主面に第１及び第２貫通導体５ａ、６ａ、他方主面に第３及び第４貫通導体５ｂ、６ｂが夫々露出した積層体１が得られる。
【００３８】
このとき、第１〜第４貫通導体５ａ〜６ｂは、表面が酸化されているため、表面研磨により、酸化被膜を除去する。
【００３９】
次に、第１〜第４貫通導体５ａ〜６ｂの露出部に、Ｎｉメッキ、Ｓｎメッキを形成する。ここで、ＡｕやＣｕのメッキでも良い。
【００４０】
次に、半田ペーストをスクリーン印刷する方法や、フラックスを塗布後にボール半田を搭載する方法により、接続端子７ａ、８ａ、７ｂ、８ｂとなる半田を形成した後、リフロー処理を施すことにより、接続端子７ａ、８ａ、７ｂ、８ｂが形成される。尚、第２コンデンサ部１２側においても、第３及び第４貫通導体５ｂ、６ｂの露出部分に，接続端子７ｂ、８ｂを形成しても構わない。
【００４１】
尚、第１コンデンサ部１１、第２コンデンサ部１２に形成された各貫通導体５ａ、５ｂ、６ａ、６ｂにおいて、第１コンデンサ部１１のみに貫通する第１及び第２貫通導体５ａ、６ａのみ形成し、また必要に応じて、第２コンデンサ部１２のみに貫通する第３及び第４貫通導体５ｂ、６ｂのみ形成しておき、第１コンデンサ部１１と第２コンデンサ部１２とを積層した後に、両者を接続する第１貫通導体５ａと第３貫通導体６ａとを、第２貫通導体５ｂと第４貫通導体６ｂとを形成してもよい。その具体的な製造方法は、別途図７を用いて詳説する。
【００４２】
このようにして、図１に示すような積層コンデンサ１０が得られる。
【００４３】
なお、本発明は以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更・改良を加えることは何ら差し支えない。
【００４４】
図２は、本発明の積層コンデンサの他の実施の形態を示す図であり、（ａ）は断面図、（ｂ）は第１貫通導体５ａと第３貫通導体５ｂとを接続し、第２貫通導体６ａと第４貫通導体６ｂとを接続する接続電極３ｃ、４ｃを形成した中間誘電体層の示す平面図である。
【００４５】
図によれば、第１のコンデンサ部１１と第２のコンデンサ部１２の間に、図２（ｂ）に示す中間誘電体層３ｃ、４ｃの接続電極３ｃ、４ｃを介して、第１及び第２貫通導体５ａ、６ａを第３及び第４貫通導体５ｂ、６ｂに接続する。例えば、第１貫通導体５ａは、接続電極３ｃを経由して第３貫通導体５ｂに接続し，同様に、第２貫通導体６ａは、接続電極４ｃを経由して第４貫通導体６ｂに接続している。このように、接続電極３ｃ、４ｃを第１コンデンサ部１１と第２コンデンサ部１２の中間に配置することにより、第３及び第４貫通導体５ｂ、６ｂの配置が自由になり、同時に、両貫通導体の接続信頼性が大きく向上する。尚、この接続電極３ｃ、４ｃを両主面に形成して、その間をビアホール導体で表裏の接続電極を接続させても構わない。
【００４６】
またこのとき、接続電極３ｃ、４ｃは夫々１層であるの対し、第１〜第４導体層５ａ〜６ｂ全体は複数層であることから、接続電極３ｃ、４ｃは第１〜第４導体層５ａ〜６ｂ全体より抵抗値が高くなり、抵抗体（ダンプ抵抗）として機能するため、共振現象を低減することができ、使用周波数範囲を拡大することができる。さらに、例えば第１〜第４導体層５ａ〜６ｂとしてＮｉ材料を用いた場合、接続電極３ｃ、４ｃとして、第１〜第４導体層５ａ〜６ｂより抵抗値が高いＡｇ、Ａｇ合金、Ｎｉ−Ｃｒ、炭素皮膜、メタルグレーム、酸化金属材料などを用いることにより、この共振現象を低減する効果がより効果的に得られる。
【００４７】
図５は、図４の積層コンデンサ５０（点線）、図１における第１及び第２コンデンサ部１１、１２（実線）、及び図２の積層コンデンサ１０（一点鎖線）の周波数−インピーダンス曲線である。図に示すように、本発明の積層コンデンサ１０は、高周波部でインピーダンスが低い第１コンデンサ部１１の特性と、低周波部でインピーダンスが低い第２コンデンサ部１２の特性が両方生かされて、広い周波数範囲で低インピーダンスが実現できる。また、図２のように、第１〜第４導体層５ａ〜６ｂが接続電極３ｃ、４ｃに接続されることにより、共振現象を低減させることができ、使用周波数範囲を拡大することができることがわかる。
【００４８】
図６は、本発明の積層コンデンサのさらに他の実施の形態を示す図であり、（ａ）は断面図、（ｂ）は第１、第２導体層の重なり状態を示す概略図、（ｃ）は第３、第４導体層の重なり状態を示す概略図である。同図によれば、互いに隣接し合う第１貫通導体５ａと第２貫通導体６ａとの間に容量の発生する領域が存在しない。具体的には、隣接しあう第１貫通導体５ａの中心と第２貫通導体６ａの中心との間隔をＰ、第１及び第２非導体形成領域１３ａ、１４ａの各半径をｍ１、ｍ２（一般的には、ｍ１＝ｍ２である）としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足する。ここで、等価直列抵抗（ＥＳＲ）の増大を防ぐためには、第１及び第２の貫通導体３、４の半径を夫々ｒ１、ｒ２としたときに、ｒ１＋ｒ２≦Ｐの関係を満足することが望ましい。このことによって、この重なり合う部分を通って、一方、例えば第１貫通導体５ａから他方、例えば第２貫通導体６ａへ流れる電流は、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、積層コンデンサ１０全体のＥＳＬをさらに低くすることができる。また、静電容量の形成に寄与しない非導体形成領域１３ａ、１４ａが重なり合う領域が存在するため、積層コンデンサ１０全体からみると相対的に第１〜第４導体層３ａ〜４ｂが重なり合う領域が増加し（静電容量領域が増加し）、積層コンデンサ１０のさらなる高容量化を実現できる。
【００４９】
ここで、第１及び第２貫通導体５ａ、６ａの半径ｒ１、ｒ２、第１及び第２非導体形成領域１３ａ、１４ａの半径ｍ１、ｍ２は夫々等しくても良く、異なっても良い。
【００５０】
また、第１〜第４貫通導体５ａ〜６ｂの断面形状、または第１〜第４非導体形成領域１３ａ〜１４ｂの形状は、略円形の他、楕円形、多角形など、任意の形状にすることができる。
【００５１】
図７は、本発明の積層コンデンサの製造方法を示す図であり、図７（ａ）は、第１コンデンサ部１１のみを貫通する第１及び第２貫通導体５ａ、６ａを形成する工程を示し、図７（ｂ）は、第２コンデンサ部１２を形成する工程を示し、図７（ｃ）は、第１及び第２コンデンサ部１１、１２を積層する工程を示し、図７（ｄ）は、第１及び第２コンデンサ部１１、１２の両方を貫通する第１貫通導体５ａと第３貫通導体５ｂ、及び第２貫通導体６ａと第４貫通導体６ｂを形成する工程を示している。
【００５２】
このように製造することにより、第１及び第２コンデンサ部１１、１２の両方を貫通する第１貫通導体５ａと第３貫通導体５ｂ、または第２貫通導体６ａと第４貫通導体６ｂの接続が良好になり、等価直列抵抗（ＥＳＲ）を小さくすることができる。
【００５３】
尚、図７（ｂ）の第２コンデンサ部１２には、このコンデンサ部のみに存在する第３及び第４の貫通導体がないため、第３及び第４貫通導体５ｂ、６ｂは、省略しているが、第２コンデンサ部１２のみに存在し、且つ第１コンデンサ部１１の貫通導体５ａ、６ａに接続しない第３及び第４の貫通導体を、図７（ｂ）の工程で予め形成しておく必要がある。
【００５４】
図３は、本発明の積層コンデンサ１０をデカップリングコンデンサとして用いた、ＭＰＵ２０の構造例を示す断面図である。
【００５５】
図に示すように、ＭＰＵ２０は、配線基板２１上にＭＰＵチップ３０が実装されている。また、配線基板２１上に、本発明の積層コンデンサ１０（Ａ）が実装されるとともに、配線基板２１のキャビティ内には、本発明の積層コンデンサ１０（Ｂ）が収容されている。そして、積層コンデンサ１０（Ａ）、１０（Ｂ）は、ともにＭＰＵチップ３０に並列に接続され、デカップリングコンデンサとして機能する。
【００５６】
配線基板２１の内部には、電源側導体層２３及びグランド側導体層２４が形成されている。
【００５７】
積層コンデンサ１０（Ａ）の第１接続端子７ａは、電源側貫通導体２５を介して、電源側導体層２３に電気的に接続されるとともに、積層コンデンサ１０（Ａ）の第２接続端子８ａは、グランド側貫通導体２６を介して、ＭＰＵチップ３０に電気的に接続されている。ここで、積層コンデンサ１０（Ａ）は、第３、第４接続端子７ｂ、８ｂを形成しなくても良く、このとき第３、第４貫通導体５ｂ、６ｂの表面の酸化被膜を除去しなければ、不必要な導通を防ぐことができる。
【００５８】
このように、本発明の積層コンデンサ１０は、ＥＳＬが低いので、ＭＰＵ２０におけるデカップリングコンデンサに用いた場合も、高速動作に十分対応することができる。さらに、積層コンデンサ１０を備えた配線基板にも適用できる。
【００５９】
図１に示す本発明の積層コンデンサ１０と、図４に示す従来の積層コンデンサ５０を作成し、静電容量Ｃ及び等価直列インダクタンスＬを測定した。ここで、積層コンデンサ１０、５０の両方とも、寸法は３．２ｍｍ×３．２ｍｍ、第１及び第２貫通導体５ａ、６ａを格子状に合計は３６個、第３及び第４貫通導体５ｂ、６ｂを中央部分に合計は２個形成した。測定の結果、図４に示す従来の積層コンデンサ５０はＣ＝７．８μＦ、Ｌ＝２０ｐＨとなったのに対し、図１に示す本発明の積層コンデンサ１０はＣ＝１５μＦ、Ｌ＝８ｐＨとなった。
【００６０】
これらの結果から、本発明の積層コンデンサ１０は、第１貫通導体５ａと第２貫通導体６ａとの導体合計数は、第３貫通導体５ｂと第４貫通導体６ｂとの導体合計数よりも多くなっており、第１貫通導体５ａの１つが第３の貫通導体５ｂが接続し、第２貫通導体６ａの１つが第４の貫通導体６ｂが接続しているため、低ＥＳＬ且つ高容量を実現できることがわかった。
【００６１】
以上のように、本発明のコンデンサによれば、複数積層された誘電体層と、誘電体層間に配置され、誘電体層を介して対向し合う第１導体層及び第２導体層と、誘電体層の厚み方向を貫き、第２導体層と第２非導体形成領域によって隔てられ、第１導体層どうしを接続する第１貫通導体と、第１導体層と第１非導体形成領域によって隔てられ、第２導体層どうしを接続する第２貫通導体とが夫々形成されてなる第１コンデンサ部と、複数積層された誘電体層と、誘電体層間に配置され、誘電体層を介して対向し合う第３導体層及び第４導体層と、誘電体層の厚み方向を貫き、第１導体層どうしを接続する第３貫通導体と、第４導体層どうしを接続する第４貫通導体とが夫々形成されてなる第２コンデンサ部とを積層方向に一体化してなるコンデンサであって、第１貫通導体と第２貫通導体との導体合計数は、第３貫通導体と第４貫通導体との導体合計数よりも多くなっている。そして、第１及び第２貫通導体の１つは、第３及び第４貫通導体に夫々電気的に接続してなることを特徴とする。
【００６２】
すなわち、第１コンデンサ部において、第１及び第２貫通導体の導体合計数は、前記第３及び第４貫通導体との導体合計数よりも多くなっているため、電流が流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス及び相互インダクタンス成分が低くなる。このため、第１コンデンサ部が、コンデンサの等価直列インダクタンスが概略支配される等価直列インダクタンス支配部となり、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。一方、第２コンデンサ部において、第３及び第４貫通導体の数を少なくできるため、第３導体層と第４導体層との対向面積を増加させることができるため、第２コンデンサ部が、コンデンサの静電容量が概略支配される静電容量支配部となり、コンデンサ全体を大容量化できる。これらの２つのコンデンサ部の組み合わせにより、低ＥＳＬ且つ高容量を実現したコンデンサが提供できる。また、従来の製造ラインを大きく変更する必要がないため、簡単且つ安価な製法となる。
【００６３】
また、第１〜第４貫通導体の少なくとも一部（全部を除く）は、第１〜第４導体層より抵抗値が高い接続電極に接続されてなるため、共振現象を低減することができ、使用周波数範囲を拡大することができる。
【００６４】
さらに、第１〜第４貫通導体の少なくとも一部（全部を除く）は、その他の第１〜第４貫通導体より抵抗値が高いため、このことによっても、共振現象を低減することができ、使用周波数範囲を拡大することができる。
【００６５】
また、互いに隣接しあう第１貫通導体と第２貫通導体との中心間の間隔をＰ、該中心間を結ぶ直線上において、第１貫通導体の中心と第2非導体形成領域の周辺との間隔をｍ２、第２貫通導体の中心と第１非導体形成領域の周辺との間隔をｍ１としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足するため、第１貫通導体から他方、例えば第２貫通導体へ流れるは、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、コンデンサ全体のＥＳＬをさらに低くすることができる。さらに、静電容量の形成に寄与しない非導体形成領域が重なりあうため、コンデンサ全体からみると相対的に静電容量領域が増加し、コンデンサのさらなる高容量化を実現できる。
【００６６】
また、第１及び第２コンデンサ部を積層後、第１及び第２コンデンサ部の両方を貫通する第１貫通導体と第３貫通導体、または第２貫通導体と第４貫通導体を形成するため、それぞれの接続が良好になり、等価直列抵抗（ＥＳＲ）を小さくすることができる。
【００６７】
そして、これらの特性により、特に高速動作する回路、高周波信号で動作する回路を具備する配線基板、デカップリング回路または高周波回路に特に有効となり、第１コンデンサ部と第２のコンデンサ部との接続信頼性の高くなる。
【図面の簡単な説明】
【００６８】
【図１】本発明の積層コンデンサを示す図であり、（ａ）は断面図、（ｂ）は第１、第２導体層の重なり状態を示す概略図、（ｃ）は第３、第４導体層の重なり状態を示す概略図である。
【図２】本発明の積層コンデンサの他の実施の形態を示す図であり、（ａ）は断面図、（ｂ）は接続電極を示す平面図である。
【図３】本発明の積層コンデンサをデカップリングコンデンサとして用いた、ＭＰＵの構造例を示す断面図である。
【図４】従来の積層コンデンサを示す図であり、（ａ）は断面図、（ｂ）は第１、第２導体層の重なり状態を示す概略図である。
【図５】図１の積層コンデンサ（点線）、図１における第１及び第２コンデンサ部（実線）、及び図２の積層コンデンサ（一点鎖線）の周波数−インピーダンス曲線である。
【図６】本発明の積層コンデンサのさらに他の実施の形態を示す図であり、（ａ）は断面図、（ｂ）は第１、第２導体層の重なり状態を示す概略図、（ｃ）は第３、第４導体層の重なり状態を示す概略図である。
【図７】本発明の積層コンデンサの製造方法を示す図であり、（ａ）第１コンデンサ部のみを貫通する第１及び第２貫通導体を形成する工程、（ｂ）第２コンデンサ部を形成する工程、（ｃ）第１及び第２コンデンサ部を積層する工程と、（ｄ）第１及び第２コンデンサ部の両方を貫通する第１貫通導体と第３貫通導体、及び第２貫通導体と第４貫通導体を形成する工程である。
【符号の説明】
【００６９】
１０        積層コンデンサ
１１        第１コンデンサ部
１２        第２コンデンサ部
２          誘電体層
３ａ        第１導体層
４ａ        第２導体層
３ｂ        第３導体層
４ｂ        第４導体層
５ａ        第１貫通導体
６ａ        第２貫通導体
５ｂ        第３貫通導体
６ｂ        第４貫通導体
７ａ        第１接続端子
８ａ        第２接続端子
７ｂ        第３接続端子
８ｂ        第４接続端子
１３ａ      第１非導体形成領域
１４ａ      第２非導体形成領域
１３ｂ      第３非導体形成領域
１４ｂ      第４非導体形成領域
３ｃ、４ｃ  接続電極（抵抗体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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