(57)【要約】【課題】電源電圧低下時のデータの消失をなくし、かつサブ電源等の電源供給装置の寿命を向上させる。【解決手段】主電源ＶｍａｉｎがＰＭＯＳトランジスタ８を介して内部電源ノードｅに接続され、サブ電源ＶｂａｔがＰＭＯＳトランジスタ１０によって内部電源ノードｅから遮断されているときに、主電源Ｖｍａｉｎの電圧レベルの低下を比較回路７によって検出したら、主電源Ｖｍａｉｎを内部電源ノードｅから遮断して、サブ電源Ｖｂａｔを内部電源ノードｅに接続するとともに、内部電源ノードｅから電源を供給されるメモリ１２に、主要なデータをバックアップし、上記バックアップが完了したら、サブ電源Ｖｂａｔを内部電源ノードｅから再び遮断して、内部電源ノードｅから電源を供給されていた内部回路をパワーオフする。【選択図】        図１
2006238609.tif 000002
【特許請求の範囲】
【請求項１】
データ処理装置の内部電源ノードに供給する電源を主電源からサブ電源に切り換える電源切換回路において、
上記主電源の電圧レベルの低下を検出する検出手段と、
上記電圧レベルの低下が検出されたら、上記内部電源ノードから電源を供給される内部回路に、データのバックアップ処理をさせるための信号を出力する信号出力手段と、
上記主電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記主電源を上記内部電源ノードに接続し、上記電圧レベルの低下が検出されたら、上記主電源を上記内部電源ノードから遮断する第１のスイッチ手段と、
上記サブ電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記サブ電源を上記内部電源ノードから遮断し、上記電圧レベルの低下が検出されてから、上記内部回路において上記バックアップ処理が完了するまでの間は、上記サブ電源を上記内部電源ノードに接続し、上記バックアップ処理が完了したら、上記サブ電源を上記内部電源ノードから再び遮断する第２のスイッチ手段と
を備えた
ことを特徴とする電源切換回路。
【請求項２】
上記第１のスイッチ手段は、上記検出信号をゲート電極の入力として、上記主電源の接続端子と上記内部電源ノードの間に設けられ、基板を上記主電源の接続端子に接続されたＭＯＳトランジスタを有する
ことを特徴とする請求項１記載の電源切換回路。
【請求項３】
上記第２のスイッチ手段は、
上記第２の検出信号およびバックアップ完了信号を入力とする論理回路と、
上記論理回路の出力信号をゲート電極の入力として、上記サブ電源の接続端子と上記電源ノードの間に設けられたＭＯＳトランジスタと
を有する
ことを特徴とする請求項１記載の電源回路。
【請求項４】
上記検出手段は、
上記主電源の電圧の分圧電圧を生成する分圧抵抗と、
基準電圧を発生する基準電圧発生回路と、
上記分圧電圧を基準電圧と比較して、上記検出信号を出力する比較回路と
を有する
ことを特徴とする請求項１記載の電源切換回路。
【請求項５】
上記比較回路には、上記サブ電源の接続端子から電源が供給されることを特徴とする請求項４記載の電源切換回路。
【請求項６】
上記比較回路は、
上記分圧電圧と上記基準電圧とが差動入力される差動入力回路と、
上記差動入力回路に定電流を供給する電流源回路と、
上記差動入力回路の出力信号を増幅する増幅回路と、
上記増幅回路の出力信号を入力とするＣＭＯＳの出力回路と
を有し、
上記差動入力回路、電流源回路、および増幅回路には、上記主電源の接続端子から電源が供給され、上記出力回路には、上記サブ電源の接続端子から電源が供給される
ことを特徴とする請求項４記載の電源切換回路。
【請求項７】
データ処理装置の第１の内部電源ノードに主電源を供給するとともに、上記データ処理装置の第２の内部電源ノードに供給する電源を上記主電源からサブ電源に切り換える電源切換回路であって、
上記主電源の電圧レベルが第１の検出レベルに低下したことを検出する第１の検出手段と、
上記電圧レベルが上記第１の検出レベルに低下したら、上記第１の内部電源ノードから電源を供給される内部回路の動作を停止させるとともに上記第２の内部電源ノードから電源を供給されるメモリのアクセスを禁止させるための信号を出力する信号出力手段と、
上記電圧レベルが、上記第１の検出レベルよりも低い第２の検出レベルに低下したことを検出する第２の検出手段と、
上記主電源と上記第１の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第１の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第１の内部電源ノードから遮断する第１のスイッチ手段と、
上記主電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第２の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第２の内部電源ノードから遮断する第２のスイッチ手段と、
上記サブ電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記サブ電源を上記第２の内部電源ノードから遮断し、上記電圧レベルが上記第２の検出レベルに低下したら、上記サブ電源を上記第２の内部電源ノードに接続する第３のスイッチ手段と
を備えた
ことを特徴とする電源切換回路。
【請求項８】
上記第１のスイッチ手段は、上記検出信号をゲート電極の入力として、上記主電源の接続端子と上記第１の内部電源ノードの間に設けられ、基板を上記主電源の接続端子に接続されたＭＯＳトランジスタを有することを特徴とする請求項７記載の電源切換回路。
【請求項９】
上記第２のスイッチ手段は、上記検出信号をゲート電極の入力として、上記サブ電源の接続端子と上記第２の内部電源ノードの間に設けられたＭＯＳトランジスタを有することを特徴とする請求項７記載の電源切換回路。
【請求項１０】
上記第３のスイッチ手段は、
上記検出信号を入力とするインバータと、
上記インバータの出力信号をゲート電極の入力として、上記サブ電源の接続端子と上記第２の内部電源ノードの間に設けられたＭＯＳトランジスタと
を有する
ことを特徴とする請求項７記載の電源切換回路。
【請求項１１】
上記第１の検出手段は、
上記主電源の電圧の第１の分圧電圧を生成する第１の分圧抵抗と、
基準電圧を発生する基準電圧発生回路と、
上記第１の分圧電圧を上記基準電圧と比較して、上記第１の検出信号を出力する第１の比較回路と
を有し、
上記第２の検出手段は、
上記主電源の電圧の第２の分圧電圧を生成する第２の分圧抵抗と、
上記基準電圧発生回路と、
上記第２の分圧電圧を上記基準電圧と比較して、上記第２の検出信号を出力する第２の比較回路と
を有する
ことを特徴とする請求項７記載の電源切換回路。
【請求項１２】
上記第２の比較回路には、上記第２の内部電源ノードから電源が供給されることを特徴とする請求項１１記載の電源切換回路。
【請求項１３】
内部電源ノードに主電源またはサブ電源が供給されるマイクロコンピュータにおいて、
上記主電源の電圧レベルの低下を検出する検出手段と、
上記主電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記主電源を上記内部電源ノードに接続し、上記電圧レベルの低下が検出されたら、上記主電源の供給を停止する第１のスイッチ手段と、
上記内部電源ノードから電源を供給され、データをバックアップするための不揮発性メモリと、
上記内部電源ノードから電源を供給され、上記電圧レベルの低下が検出されたら、上記不揮発性メモリにデータをバックアップする制御手段と、
上記サブ電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記サブ電源を上記内部電源ノードから遮断し、上記電圧レベルの低下が検出されたら、上記サブ電源を上記内部電源ノードに接続し、上記バックアップ処理が完了したら、上記サブ電源を上記内部電源ノードから再び遮断する第２のスイッチ手段と
を備えた
ことを特徴とするマイクロコンピュータ。
【請求項１４】
第１の内部電源ノードに主電源が供給されるとともに、第２の内部電源ノードに上記主電源またはサブ電源が供給されるマイクロコンピュータであって、
上記主電源の電圧レベルが第１の検出レベルに低下したことを検出する第１の検出手段と、
上記第１の内部電源ノードから電源を供給され、内部回路の動作を制御する制御手段と、
上記第２の内部電源ノードからメモリセルに電源を供給され、データを記憶する揮発性メモリと、
上記電圧レベルが上記第１の検出レベルまで低下したら、上記制御手段のクロック供給を停止することによって上記制御手段の動作を停止させるとともに、上記揮発性メモリのアクセスを禁止して、上記制御手段および上記揮発性メモリを含む内部回路の動作を停止させる動作停止手段と、
上記主電源の電圧レベルが、上記第１の検出レベルよりも低い第２の検出レベルに低下したことを検出する第２の検出手段と、
上記主電源と上記第１の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第１の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第１の内部電源ノードするから遮断する第１のスイッチ手段と、
上記主電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第２の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第２の内部電源ノードから遮断する第２のスイッチ手段と、
上記サブ電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記サブ電源を上記第２の内部電源ノードから遮断し、上記電圧レベルが上記第２の検出レベルに低下したら、上記サブ電源を上記第２の内部電源ノードに接続する第３のスイッチ手段と
を備えた
ことを特徴とするマイクロコンピュータ。
【請求項１５】
請求項１３または１４に記載のマイクロコンピュータを備えたことを特徴とする携帯端末機器。
【請求項１６】
データ処理装置の内部電源ノードに接続する電源供給装置を主電源からサブ電源に切り換える電源切換制御方法において、
上記主電源が上記内部電源ノードに接続され、上記サブ電源が上記内部電源ノードから遮断されているときに、上記主電源の電圧レベルの低下を検出するステップと、
上記電圧レベルの低下を検出したら、上記主電源を上記内部電源ノードから遮断して、上記サブ電源を上記内部電源ノードに接続するステップと、
上記電圧レベルの低下を検出したら、上記内部電源ノードから電源を供給される不揮発性メモリに、データをバックアップするステップと、
上記バックアップが完了したら、上記サブ電源を上記内部電源ノードから再び遮断して、上記内部電源ノードから電源を供給されていた内部回路をパワーオフするステップと
を備えた
ことを特徴とする電源切換制御方法。
【請求項１７】
データ処理装置の第１および第２の内部電源ノードに主電源が接続しているときに、上記第１の内部電源ノードから上記主電源を遮断するとともに、上記第２の内部電源ノードに接続する電源供給装置を上記主電源からサブ電源に切り換える電源切換制御方法であって、
上記主電源が上記第１および第２の内部電源ノードに接続され、上記サブ電源が上記第２の内部電源ノードから遮断されているときに、上記主電源の電圧レベルが第１の検出レベルに低下したことを検出するステップと、
上記主電源の電圧レベルが上記第１の検出レベルに低下したことを検出したら、上記第１の内部電源ノードから電源を供給されて内部回路の動作を制御する制御手段のクロック供給を停止することによって、上記制御手段の動作を停止させるとともに、上記第２の内部電源ノードからメモリセルに電源を供給されてデータを記憶する揮発性メモリのアクセスを禁止して、上記制御手段および上記揮発性メモリを含む内部回路の動作を停止させるステップと、
上記主電源の電圧レベルが、上記第１の検出レベルよりも低い第２の電圧レベルに低下したことを検出するステップと、
上記主電源の電圧レベルが上記第２の検出レベルに低下したことを検出したら、上記主電源を上記第１および第２の内部電源ノードから遮断して、上記サブ電源を上記第２の内部電源ノードに接続するステップと
を備えた
ことを特徴とする電源切換制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に電池電源で動作する携帯端末機器等の電子機器に設けられ、データを処理するマイクロコンピュータ等のデータ処理装置に関し、特に、主電源とサブ電源のような複数の電源供給装置を使用可能なシステム（データ処理装置または電子機器）において、電源の電圧レベルの低下時に、使用する電源を切り換える電源切換回路、および電源の切換処理（電源の切り換えに伴ったデータのバックアップ等の処理を含む）を制御する電源切換制御方法に関するものである。
【背景技術】
【０００２】
電源供給装置が１つであるシステムでは、バッテリ低下検出回路やＡＤコンバータ等で電源端子の電圧レベルを監視し、電源の電圧レベルが低下したことを確認すると、所定の警告を発したり、パワーダウン処理をする。
【０００３】
その他に、通常は主電源から電源を供給されて動作するが、その主電源が低下した場合、予備の電源（サブ電源）に切り換えて動作を維持するシステムのように、複数の電源供給装置を有するシステムがある。
【０００４】
図６は従来のマイクロコンピュータの回路構成図である。この図６の従来のマイクロコンピュータは、複数の電源供給装置を有するシステムであって、主電源Ｖｍａｉｎの電圧レベルの低下時に、サブ電源Ｖｂａｔに切り換える。
【０００５】
図６において、従来のマイクロコンピュータは、主電源Ｖｍａｉｎと、サブ電源Ｖｂａｔと、電源切換回路１００と、分圧抵抗４，５と、基準電圧発生回路６と、ＣＰＵ１１と、メモリ１２と、周辺回路（ペリフェラル）１３と、バイパスコンデンサ１４と、発振回路（ＯＳＣ）１５と、ＣＰＵバス１６とを備えている。
【０００６】
また、図６において、従来の電源切換回路１００は、比較回路（コンパレータ）７と、ＰＭＯＳトランジスタ８，１０と、インバータ９とを有する。
【０００７】
この電源切換回路１００では、主電源Ｖｍａｉｎの分圧電圧（ノードｄの電位）と、基準電圧発生回路６からの基準電圧（ノードｃの電位）とを、比較回路７によって比較し、
ノードｄの電位＞ノードｃの電位
のときには、比較回路７の出力（ノードｆ）は、
主電源Ｖｍａｉｎの電圧レベルが正常であること示す“Ｌ”（Ｌｏｗ）レベルであり、インバータ９の出力は“Ｈ”（Ｈｉｇｈ）レベルであるので、ＰＭＯＳトランジスタ８は閉じ（オンし）、ＰＭＯＳトランジスタ１０は開いており（オフしており）、内部電源ノードｅには、ＰＭＯＳトランジスタ８を介して主電源Ｖｍａｉｎが供給され、主電源ＶｍａｉｎによってＣＰＵ１１，メモリ１２，周辺回路１３，発振回路１５が動作し、サブ電源Ｖｂａｔは、内部電源ノードｅから遮断され、内部電源ノードｅには供給されない。
【０００８】
やがて、主電源Ｖｍａｉｎの容量が減って、その電圧レベルが低下し、
ノードｄの電位≦ノードｃの電位
になると、比較回路７の出力は、主電源Ｖｍａｉｎの電圧レベルの低下を検出したことを示す“Ｈ”レベルになり、インバータ９の出力は“Ｌ”レベルになるので、ＰＭＯＳトランジスタ８はターンオフし、ＰＭＯＳトランジスタ１０はターンオンして、主電源Ｖｍａｉｎは、内部電源ノードｅから遮断され、内部電源ノードｅには、内部電源ノードｅに供給される電源が、主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切換られ、主電源Ｖｍａｉｎが復帰するまで、サブ電源ＶｂａｔによってＣＰＵ１１，メモリ１２，周辺回路１３，発振回路１５が動作する。
【０００９】
このように、マイクロコンピュータ１００では、主電源Ｖｍａｉｎの電圧レベルの低下を検出したら、サブ電源Ｖｂａｔに切り換えることにより、主電源Ｖｍａｉｎの電圧レベルが低下して、主電源ＶｍａｉｎではＣＰＵ１１やメモリ１２等の内部回路の動作を維持できなくなった場合でも、切り換えられたサブ電源Ｖｂａｔによって上記内部回路の動作を維持できる。
【００１０】
また、図６において、主電源Ｖｍａｉｎの電圧レベルが低下したら、サブ電源Ｖｂａｔから供給を補完するように構成したものもある。
【００１１】
また、従来の他の電源切換回路には、メイン電池およびバックアップ電池の２つの電源供給装置を有し、バックアップ電池をメイン電池によって定電圧充電し、メイン電池の電圧レベルが低下したら、バックアップ電池の放電（バックアップ電池からの電源の供給）を開始し、バックアップ電池の電圧レベルの低下を検出したら、バックアップ電池の放電を停止することにより、バックアップ電池の過充電および過放電をなくして、バックアップ電池の寿命を延ばすものがある（例えば、特許文献１参照）。
【００１２】
【特許文献１】特開平１０−２４３５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
電源供給装置が１つの場合は、上記のように、マイクロコンピュータが、バッテリ低下検出回路やＡＤコンバータ等を制御して、電源電圧低下を検出し、パワーダウン処理等をすることになる。そして、電源電圧低下の検出レベルは、内部回路を構成するデバイスの動作保証範囲内である必要があり、かつその動作保証範囲の下限付近であることが望ましい。
【００１４】
しかしながら、電源電圧低下が急峻である場合には、その電源電圧低下を検出したあとのパワーダウン処理やデータのバックアップ処理が間に合わず、データが消失してしまう可能性がある。それを解消するために、上記検出レベルを高く設定すると、今度は主電源の容量が全て活用されないこととなり、不経済である。このように、電源供給装置が１つの場合には、上記検出レベルの設定が困難である。
【００１５】
また、主電源とサブ電源の２つの電源供給装置のように、複数の電源供給装置を有するシステムでは、上記のように、主電源が動作保証範囲を下回っても、サブ電源から供給が補完されるか、あるいはサブ電源そのものでシステムを動作させることになる。このようなシステムでは、上記検出レベルを上記動作保証範囲の下限付近に設定しても、データの消失をなくすことが可能である。
【００１６】
しかしながら、主電源には、乾電池などの一次電池やリチウムイオン電池などの二次電池からなる大容量の電池を採用することが多いが、携帯端末機器ではそれ自体に小型化が求められ、サブ電源は主電源の電圧レベルの低下時にのみ使用されることから、サブ電源に主電源と同じ大容量の電池を採用することはほとんどない。
【００１７】
サブ電源には、小型ボタン電池を使用することが最も多いが、ボタン電池の容量は当然のことながら主電源よりも少ないため、主電源と同じようにシステムを動作させ続けたのでは、すぐにボタン電池の寿命が尽きてしまう。
【００１８】
さらに、携帯端末機器では、サブ電源であるボタン電池の搭載場所が複雑で簡単に取り出せないことが多く、顧客が交換することを認めない場合もある。製品寿命内はサブ電源であるボタン電池を交換できない場合には、長時間のサブ電源での駆動は望まれるものではない。
【００１９】
本発明は、このような従来の課題を解決するためになされたものであり、電源電圧低下時のデータの消失をなくし、かつサブ電源等の電源供給装置の寿命を向上させることを目的とするものである。
【課題を解決するための手段】
【００２０】
本発明の電源切換回路は、
データ処理装置の内部電源ノードに供給する電源を主電源からサブ電源に切り換える電源切換回路において、
上記主電源の電圧レベルの低下を検出する検出手段と、
上記電圧レベルの低下が検出されたら、上記内部電源ノードから電源を供給される内部回路に、データのバックアップ処理をさせるための信号を出力する信号出力手段と、
上記主電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記主電源を上記内部電源ノードに接続し、上記電圧レベルの低下が検出されたら、上記主電源を上記内部電源ノードから遮断する第１のスイッチ手段と、
上記サブ電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記サブ電源を上記内部電源ノードから遮断し、上記電圧レベルの低下が検出されてから、上記内部回路において上記バックアップ処理が完了するまでの間は、上記サブ電源を上記内部電源ノードに接続し、上記バックアップ処理が完了したら、上記サブ電源を上記内部電源ノードから再び遮断する第２のスイッチ手段と
を備えた
ことを特徴とするものである。
【００２１】
本発明の他の電源切換回路は、
データ処理装置の第１の内部電源ノードに主電源を供給するとともに、上記データ処理装置の第２の内部電源ノードに供給する電源を上記主電源からサブ電源に切り換える電源切換回路であって、
上記主電源の電圧レベルが第１の検出レベルに低下したことを検出する第１の検出手段と、
上記電圧レベルが上記第１の検出レベルに低下したら、上記第１の内部電源ノードから電源を供給される内部回路の動作を停止させるとともに上記第２の内部電源ノードから電源を供給されるメモリのアクセスを禁止させるための信号を出力する信号出力手段と、
上記電圧レベルが、上記第１の検出レベルよりも低い第２の検出レベルに低下したことを検出する第２の検出手段と、
上記主電源と上記第１の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第１の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第１の内部電源ノードから遮断する第１のスイッチ手段と、
上記主電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第２の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第２の内部電源ノードから遮断する第２のスイッチ手段と、
上記サブ電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記サブ電源を上記第２の内部電源ノードから遮断し、上記電圧レベルが上記第２の検出レベルに低下したら、上記サブ電源を上記第２の内部電源ノードに接続する第３のスイッチ手段と
を備えた
ことを特徴とするものである。
【００２２】
本発明のマイクロコンピュータは、
内部電源ノードに主電源またはサブ電源が供給されるマイクロコンピュータにおいて、
上記主電源の電圧レベルの低下を検出する検出手段と、
上記主電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記主電源を上記内部電源ノードに接続し、上記電圧レベルの低下が検出されたら、上記主電源の供給を停止する第１のスイッチ手段と、
上記内部電源ノードから電源を供給され、データをバックアップするための不揮発性メモリと、
上記内部電源ノードから電源を供給され、上記電圧レベルの低下が検出されたら、上記不揮発性メモリにデータをバックアップする制御手段と、
上記サブ電源と上記内部電源ノードの間に設けられ、上記電圧レベルの低下が検出されるまでは、上記サブ電源を上記内部電源ノードから遮断し、上記電圧レベルの低下が検出されたら、上記サブ電源を上記内部電源ノードに接続し、上記バックアップ処理が完了したら、上記サブ電源を上記内部電源ノードから再び遮断する第２のスイッチ手段と
を備えた
ことを特徴とするものである。
【００２３】
本発明の他のマイクロコンピュータは、
第１の内部電源ノードに主電源が供給されるとともに、第２の内部電源ノードに上記主電源またはサブ電源が供給されるマイクロコンピュータであって、
上記主電源の電圧レベルが第１の検出レベルに低下したことを検出する第１の検出手段と、
上記第１の内部電源ノードから電源を供給され、内部回路の動作を制御する制御手段と、
上記第２の内部電源ノードからメモリセルに電源を供給され、データを記憶する揮発性メモリと、
上記電圧レベルが上記第１の検出レベルまで低下したら、上記制御手段のクロック供給を停止することによって上記制御手段の動作を停止させるとともに、上記揮発性メモリのアクセスを禁止して、上記制御手段および上記揮発性メモリを含む内部回路の動作を停止させる動作停止手段と、
上記主電源の電圧レベルが、上記第１の検出レベルよりも低い第２の検出レベルに低下したことを検出する第２の検出手段と、
上記主電源と上記第１の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第１の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第１の内部電源ノードするから遮断する第１のスイッチ手段と、
上記主電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記主電源を上記第２の内部電源ノードに接続し、上記電圧レベルが上記第２の検出レベルに低下したら、上記主電源を上記第２の内部電源ノードから遮断する第２のスイッチ手段と、
上記サブ電源と上記第２の内部電源ノードの間に設けられ、上記電圧レベルが上記第２の検出レベルに低下するまでは、上記サブ電源を上記第２の内部電源ノードから遮断し、上記電圧レベルが上記第２の検出レベルに低下したら、上記サブ電源を上記第２の内部電源ノードに接続する第３のスイッチ手段と
を備えた
ことを特徴とするものである。
【００２４】
本発明の電源切換制御方法は、
データ処理装置の第１および第２の内部電源ノードに主電源が接続しているときに、上記第１の内部電源ノードから上記主電源を遮断するとともに、上記第２の内部電源ノードに接続する電源供給装置を上記主電源からサブ電源に切り換える電源切換制御方法であって、
上記主電源が上記第１および第２の内部電源ノードに接続され、上記サブ電源が上記第２の内部電源ノードから遮断されているときに、上記主電源の電圧レベルが第１の検出レベルに低下したことを検出するステップと、
上記主電源の電圧レベルが上記第１の検出レベルに低下したことを検出したら、上記第１の内部電源ノードから電源を供給されて内部回路の動作を制御する制御手段のクロック供給を停止することによって、上記制御手段の動作を停止させるとともに、上記第２の内部電源ノードからメモリセルに電源を供給されてデータを記憶する揮発性メモリのアクセスを禁止して、上記制御手段および上記揮発性メモリを含む内部回路の動作を停止させるステップと、
上記主電源の電圧レベルが、上記第１の検出レベルよりも低い第２の電圧レベルに低下したことを検出するステップと、
上記主電源の電圧レベルが上記第２の検出レベルに低下したことを検出したら、上記主電源を上記第１および第２の内部電源ノードから遮断して、上記サブ電源を上記第２の内部電源ノードに接続するステップと
を備えた
ことを特徴とするものである。
【発明の効果】
【００２５】
本発明によれば、主電源の電圧レベルが低下したらサブ電源に切り換え、かつサブ電源の使用を最低限に抑えるので、電源レベル低下時にデータを確実に保持することができ、かつサブ電源の寿命を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２６】
実施の形態１
図１は本発明の実施の形態１のマイクロコンピュータの回路構成図であり、図１において図６と同様のものには同じ符号を付してある。この実施の形態１のマイクロコンピュータは、複数の電源供給装置を有するシステムである。
【００２７】
図１において、この実施の形態１のマイクロコンピュータは、主電源Ｖｍａｉｎと、サブ電源Ｖｂａｔと、電源切換回路１と、ＣＰＵ１１と、メモリ１２と、周辺回路（ペリフェラル）１３と、バイパスコンデンサ１４と、発振回路（ＯＳＣ）１５と、ＣＰＵバス１６と、バックアップメモリ１７と、割り込み制御回路１８とを備えている。
【００２８】
［主電源Ｖｍａｉｎ，サブ電源Ｖｂａｔ，主電源端子ａ，サブ電源端子ｂ］
実施の形態１のマイクロコンピュータには、主電源端子ａとサブ電源端子ｂの２つの電源端子が設けられており、主電源端子ａには主電源Ｖｍａｉｎが接続され、サブ電源端子ｂにはサブ電源Ｖｂａｔが接続される。
【００２９】
主電源Ｖｍａｉｎには、乾電池などの一次電池や、リチウムイオン電池などの二次電池が採用される。また、サブ電源Ｖｂａｔはバックアップ電源であることから、サブ電源Ｖｂａｔには、小型のボタン電池などが採用されることが多い。
【００３０】
［電源切換回路１］
実施の形態１の電源切換回路１は、分圧抵抗４，５と、基準電圧発生回路６と、比較回路（コンパレータ）７と、ＰＭＯＳトランジスタ１０，２０と、ＮＡＮＤ回路１９とを有する。
【００３１】
この電源切換回路１は、主電源Ｖｍａｉｎの電圧レベルの低下を検出したら、実施の形態１のマイクロコンピュータに供給する電源を、主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切り換えるとともに、データを不揮発性メモリ１７にバックアップし、このバックアップ処理を完了したら、サブ電源Ｖｂａｔの供給も停止して、実施の形態１のマイクロコンピュータをパワーオフする。
【００３２】
［分圧抵抗４，５］
分圧抵抗４は、主電源端子ａとノードｄの間に設けられており、分圧抵抗５は、ノードｄとグランドの間に設けられている。これらの分圧抵抗４および５は、主電源Ｖｍａｉｎの電圧をそれぞれの抵抗値に従って分圧した電圧（主電源Ｖｍａｉｎの分圧電圧）をノードｄに生成する。
【００３３】
［基準電圧発生回路６］
基準電圧発生回路６は、基準電圧を発生して、ノードｃに出力する。
【００３４】
［比較回路７］
比較回路７の正相入力端子（＋入力端子）は、ノードｃに接続され、比較回路７の逆相入力端子（−入力端子）は、ノードｄに接続され、比較回路７の出力端子は、ノードｆに接続されている。この比較回路７は、ノードｄの電位（主電源Ｖｍａｉｎの分圧電圧）を、ノードｃの電位（基準電圧発生回路６からの基準電圧）と比較し、その比較結果を、ノードｆ（割り込み制御回路１８，ＮＡＮＤ回路１９，ＰＭＯＳトランジスタ２０のゲート電極）に出力する。従って、比較回路７は、その出力信号によってＰＭＯＳトランジスタ２０のオン／オフを制御する。
【００３５】
図２は比較回路７の回路構成図である。なお、図２（ａ）と図２（ｂ）において、同様のものには、同じ符号を付してある。
【００３６】
図２（ａ）または（ｂ）のいずれにおいても、比較回路７は、電流源回路３１と、差動入力回路３２と、増幅回路３３と、出力回路３４とを有する。
【００３７】
電流源回路３１は、ＰＭＯＳトランジスタｐ１，ｐ２と、ＮＭＯＳトランジスタｎ１，ｎ２と、抵抗ｒ１とによって構成されており、定電流を差動入力回路３２に供給する。
【００３８】
差動入力回路３２は、ＰＭＯＳトランジスタｐ３，ｐ４と、ＮＭＯＳトランジスタｎ３，ｎ４，ｎ５と、抵抗ｒ１とによって構成された差動回路であり、ノードｃ（基準電圧発生回路６）から＋入力端子に入力される基準電圧と、ノードｄから−入力端子に入力される主電源Ｖｍａｉｎの分圧電圧との差分に応じた電圧を、増幅回路３３に出力する。
【００３９】
増幅回路３３は、ＰＭＯＳトランジスタｐ５と、抵抗ｒ２とによって構成され、差動入力回路３２の出力電圧を反転増幅して、出力バッファ３４に出力する。
【００４０】
出力回路３４は、２つのＣＭＯＳインバータｉ１，ｉ２によって構成され、増幅回路３３を介して入力される差動入力回路３２の出力電圧に従って、“Ｈ”（Ｈｉｇｈ）レベルまたは“Ｌ”（Ｌｏｗ）レベルを出力する。
【００４１】
このような図２（ａ）または（ｂ）の比較回路７では、主電源Ｖｍａｉｎの分圧電圧（ノードｄの電位）が基準電圧（ノードｃの電位）よりも高く、
ノードｄの電位＞ノードｃの電位
のときには、両電位の比較結果として、出力回路３４から“Ｌ”レベルが出力され、主電源Ｖｍａｉｎの分圧電圧（ノードｄの電位）が基準電圧（ノードｃの電位）以下であり、
ノードｄの電位≦ノードｃの電位
のときには、
両電位の比較結果として、出力回路３４から“Ｈ”レベルが出力されるように構成されている。
【００４２】
図２（ａ）の比較回路７では、電流源回路３１，差動入力回路３２，増幅回路３３，出力回路３４の電源端子は、全てサブ電源端子ｂに接続され、これら全ての回路にサブ電源Ｖｂａｔが供給されるが、図２（ｂ）の比較回路７では、出力回路３４の２段目のＣＭＯＳインバータｉ２の電源端子のみがサブ電源端子ｂに接続され、この２段目のＣＭＯＳインバータｉ２のみにサブ電源Ｖｂａｔが供給され、他の電流源回路３１、差動入力回路３２、増幅回路３３、および出力回路３４の初段のＣＭＯＳインバータｉ１の電源端子は、主電源端子ａに接続され、これらの回路には主電源Ｖｍａｉｎが供給される。
【００４３】
［ＰＭＯＳトランジスタ２０］
ＰＭＯＳトランジスタ２０は、主電源端子ａと内部電源ノードｅの間に設けられており、ＰＭＯＳトランジスタ２０のゲート電極は、ノードｆに接続されている。上記従来の電源切換回路１００（図６参照）では、ＰＭＯＳトランジスタ８の基板は内部電源ノードｅに接続されていたが、この実施の形態１の電源切換回路１では、ＰＭＯＳトランジスタ２０の基板は主電源端子ａに接続されている。
【００４４】
［ＮＡＮＤ回路１９］
ＮＡＮＤ回路１９は、内部電源ノードｅから電源を供給され（その電源端子が内部電源ノードｅに接続され）、ＮＡＮＤ回路１９の第１の入力端子は、ノードｆ（比較回路７の出力端子）に接続され、ＮＡＮＤ回路１９の第２の入力端子には、ＣＰＵ１１からのパワーオフ信号Ｐｏｆｆ＿ｎが入力され、ＮＡＮＤ回路１９の出力端子は、ＰＭＯＳトランジスタ１０のゲート電極に接続されている。このＮＡＮＤ回路１９は、比較回路７の出力信号とパワーオフ信号Ｐｏｆｆ＿ｎの否定論理積信号を生成し、この否定論理積信号によってＰＭＯＳトランジスタ１０のオン／オフを制御する。
【００４５】
［ＰＭＯＳトランジスタ１０］
ＰＭＯＳトランジスタ１０は、サブ電源端子ｂと内部電源ノードｅの間に設けられており、ＰＭＯＳトランジスタ１０のゲート電極は、ＮＡＮＤ回路１９の出力端子に接続されている。
【００４６】
このように、実施の形態１の電源切換回路１は、上記従来の電源切換回路１００（図６参照）において、インバータ９をＮＡＮＤゲート１９に変更するとともに、基板を内部電源ノードｅに接続したＰＭＯＳトランジスタ８を、基板を主電源端子ａに接続したＰＭＯＳトランジスタ２０に変更したものである。
【００４７】
［ＣＰＵ１１］
ＣＰＵ１１は、内部電源ノードｅから電源を供給され（その電源端子が内部電源ノードｅに接続され）、ＣＰＵバス１６に接続されており、この実施の形態１のマイクロコンピュータの動作を制御する。さらに、この実施の形態１の電源切換回路１では、ＣＰＵ１１は、割り込み制御回路１８からの割り込み要求を受け付けると、ＣＰＵ１１内のレジスタやメモリ１２のデータをバックアップメモリ１７にバックアップする割り込み処理をしたあと、パワーオフ信号Ｐｏｆｆ＿ｎを、電源切換回路１内のＮＡＮＤ回路１９に出力する。
【００４８】
［メモリ１２］
メモリ１２は、ＳＲＡＭ等の揮発性半導体メモリであり、内部電源ノードｅから電源を供給され（その電源端子が内部電源ノードｅに接続され）、そのデータおよびアドレス入出力インターフェースがＣＰＵバス１６に接続されており、ＣＰＵ１１によって制御され、ＣＰＵ１１が使用するデータ等を記憶する。
【００４９】
［周辺回路１３］
周辺回路１３は、内部電源ノードｅから電源を供給され（その電源端子が内部電源ノードｅに接続され）、そのアドレスおよびデータの入出力インターフェースがＣＰＵバス１６に接続されており、ＣＰＵ１１によって制御されて動作する。
【００５０】
［バイパスコンデンサ１４］
バイパスコンデンサ１４は、内部電源ノードｅと接地電源の間に設けられており、電源ノイズを除去する。
【００５１】
［発振回路１５］
発振回路１５は、内部電源ノードｅから電源を供給されて（その電源端子が内部電源ノードｅに接続されて）、クロック信号ＣＬＫを生成し、このクロック信号ＣＬＫを、ＣＰＵ１１，メモリ１２，周辺回路１３，バックアップメモリ１７，割り込み制御回路１８に出力する。
【００５２】
［ＣＰＵバス１６］
ＣＰＵバス１６は、ＣＰＵ１１とメモリ１２，周辺回路１３，バックアップメモリ１７間を接続する。
【００５３】
［バックアップメモリ１７］
バックアップメモリ１７は、内部電源ノードｅから電源を供給され（その電源端子が内部電源ノードｅに接続され）、そのデータおよびアドレス入出力インターフェースがＣＰＵバス１６に接続されており、ＣＰＵ１１によって制御されて動作する。このバックアップメモリ１７は、ＦｅＲＡＭ，ＥＥＰＲＯＭ等の不揮発性半導体メモリ（電源が供給されなくとも、記憶したデータを保持することが可能なメモリ）であり、ＣＰＵ１１内のレジスタやメモリ１２のデータのバックアップ記憶用として用いられる。
【００５４】
［割り込み制御回路１８］
割り込み制御回路１８は、その電源端子が電源ノードに接続され、入力端子がノードｆ（比較回路７の出力端子）に接続され、出力端子がＣＰＵ１１に接続されている。この割り込み制御回路１８は、比較回路７の出力に従って、割り込み要求信号をＣＰＵ１１に出力する。
【００５５】
このように、実施の形態１のマイクロコンピュータは、上記従来のマイクロコンピュータ（図６参照）において、バックアップメモリ１７および割り込み制御回路１８を設け、電源切換回路１００を、インバータ９をＮＡＮＤゲート１９に変更した電源切換回路１に変更し、比較回路７の出力を割り込み制御回路１８およびＮＡＮＤ回路１９に入力し、ＣＰＵ１１からＮＡＮＤ回路１９にパワーオフ信号Ｐｏｆｆ＿ｎを出力するとともに、基板を内部電源ノードｅに接続したＰＭＯＳトランジスタ８を、基板を主電源端子ａに接続したＰＭＯＳトランジスタ２０に変更したものである。
【００５６】
［図３］
図３は実施の形態１のマイクロコンピュータにおいての通常動作からバックアップ動作およびパワーオフまでの一連の動作を説明するタイミングチャートである。
【００５７】
この実施の形態１のマイクロコンピュータにおいても、上記従来のマイクロコンピュータと同様に、主電源Ｖｍａｉｎの分圧電圧（ノードｄの電位）と、基準電圧発生回路６からの基準電圧（ノードｃの電位）とが、電源切換回路１の比較回路７によって比較され、その比較結果に従って、電源供給装置の切り換えがなされる。
【００５８】
つまり、通常は、ＰＭＯＳトランジスタ２０が閉じており（オンしており）、ＰＭＯＳトランジスタ１０が開いていて（オフしていて）、ＰＭＯＳトランジスタ２０を介して内部電源ノードｅに主電源Ｖｍａｉｎを供給し、主電源Ｖｍａｉｎによって動作しているが、主電源Ｖｍａｉｎの電圧レベルの低下を検出すると、ＰＭＯＳトランジスタ２０をターンオフさせるとともに、ＰＭＯＳトランジスタ１０をターンオンさせ、ＰＭＯＳトランジスタ１０を介して内部電源ノードｅにサブ電源Ｖｂａｔを供給する。
【００５９】
［通常動作期間Ｔ０］
まず、タイミングｔ２までの通常動作期間Ｔ０においては、主電源Ｖｍａｉｎの電圧レベルが、実施の形態１のマイクロコンピュータの動作保証範囲内であり、
ノードｄの電位＞ノードｃの電位
となり、比較回路７の出力（ノードｆの電位）は“Ｌ”レベルである。
【００６０】
そして、ノードｆが“Ｌ”レベルのときには、ＰＭＯＳトランジスタ２０は閉じており（オンしており）、ＮＡＮＤゲート１９の出力は“Ｈ”レベルであるので、ＰＭＯＳトランジスタ１０は開いている（オフしている）。
【００６１】
従って、内部電源ノードｅには、主電源端子ａからＰＭＯＳトランジスタ２０を介して主電源Ｖｍａｉｎが供給され、サブ電源Ｖｂａｔからの電源供給は遮断され、主電源Ｖｍａｉｎを供給電源として、ＣＰＵ１１，メモリ１２その他の内部回路が動作している。
【００６２】
［バックアップ動作期間Ｔ２］
次に、通常動作期間Ｔ０内のタイミングｔ１以降、主電源Ｖｍａｉｎの電圧レベルが徐々に低下し、やがてタイミングｔ２において、
ノードｄの電位≦ノードｃの電位
になると、、つまり主電源Ｖｍａｉｎの電圧レベルが比較回路７の検出レベルになると、比較回路７が主電源Ｖｍａｉｎの電圧レベルの低下を検出して、比較回路７の出力（ノードｆの電位）は、“Ｌ”レベルから“Ｈ”レベルに反転する。
【００６３】
これによって、ＰＭＯＳトランジスタ２０はターンオフする。また、このとき、ＣＰＵ１１からＮＡＮＤゲート１９に入力されるパワーオフ信号Ｐｏｆｆ＿ｎは“Ｈ”レベルであるので、ノードｆが“Ｈ”レベルになると、ＮＡＮＤゲート１９の出力は“Ｌ”レベルになり、ＰＭＯＳトランジスタ１０は、ターンオンする。
【００６４】
従って、内部電源ノードｅには、サブ電源端子ｂからＰＭＯＳトランジスタ１０を介してサブ電源Ｖｂａｔが供給されるようになり、主電源Ｖｍａｉｎからの電源供給は遮断され、ＣＰＵ１１，メモリ１２，周辺回路１３，発振回路１５，割り込み制御回路１８の供給電源は、実施の形態１の電源切換回路１によって、主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切り換えられ、バックアップ動作期間Ｔ２となる。
【００６５】
また、タイミングｔ２において、ノードｆが“Ｌ”レベルから“Ｈ”レベルになると、割り込み制御回路１８は、ノードｆの立上りを取り込み、ＣＰＵ１１に、割り込み要求信号（“Ｈ”レベルのパルス信号）を送る。すると、ＣＰＵ１１は、割り込み制御回路１８からの割り込み要求を受け付け、バックアップ動作の割り込み処理をする。
【００６６】
このバックアップ動作の割り込み処理は、ＣＰＵ１１内のレジスタおよびメモリ１２のデータを、バックアップメモリ１７に記録するものである。このとき、バックアップ動作を伴ってパワーオフすることが判別できるようにするための特定のコードを、バックアップメモリ１７の特定のアドレスに書き込む。
【００６７】
［内部パワーオフ期間Ｔ３］
そして、タイミングｔ３において、上記のデータおよび特定コードのバックアップが完了したら、ＣＰＵ１１は、パワーオフ信号Ｐｏｆｆ＿ｎを“Ｈ”レベルから“Ｌ”レベルにする。
【００６８】
パワーオフ信号Ｐｏｆｆ＿ｎが“Ｌ”レベルになると、ＮＡＮＤ回路１９の出力は、“Ｌ”レベルからＨ”レベルになるので、ＰＭＯＳトランジスタ１０はターンオフする。
【００６９】
これによって、実施の形態１のマイクロコンピュータの内部電源ノードｅは、サブ電源Ｖｂａｔと主電源Ｖｍａｉｎの両電源の供給が遮断されて、ＣＰＵ１１，メモリ１２，周辺回路１３，発振回路１５，割り込み制御回路１８のパワーオフが完了し、内部パワーオフ期間Ｔ３となる。
【００７０】
［主電源の再投入］
実施の形態１のマイクロコンピュータの主電源Ｖｍａｉｎが再投入されると、再び、
ノードｄの電位＞ノードｃの電位
となるので、比較回路７の出力（ノードｆの電位）が“Ｌ”レベルとなり、ＰＭＯＳトランジスタ２０が再びターンオンして、内部電源ノードｅに主電源Ｖｍａｉｎが供給される。
【００７１】
すると、ＣＰＵ１１は、リセット解除されて初期動作となり、バックアップメモリ１７から、パワーオフの前にバックアップしたデータを読み出し、ＣＰＵ１１内のレジスタおよびメモリ１２に再設定する。これによって、実施の形態１のマイクロコンピュータは、パワーオフ前の状態に回復する。
【００７２】
ＣＰＵ１１は、上記初期動作の最初に、バックアップメモリ１７の上記特定のアドレスに記録されているコードを読み出す。そして、ＣＰＵ１１は、その読み出したコードが、上記バックアップ動作のときに記録された上記特定のコードであるか否かによって、パワーオフ前にデータのバックアップ動作をしたか否かを判別することができ、パワーオフ前にデータのバックアップ動作をしたときのみ、上記初期動作においてバックアップメモリ１７からバックアップデータを読み出し、パワーオフ前にデータのバックアップ動作をしていないときには、バックアップメモリ１７の読み出しをしない。
【００７３】
図２（ａ）の比較回路７では、電流源回路３１，差動入力回路３２，増幅回路３３，出力回路３４の電源端子は、サブ電源端子ｂに接続されている。このように、比較回路７に、電圧レベルの低下を検出する主電源Ｖｍａｉｎではなく、サブ電源Ｖｂａｔを直接供給することにより、主電源Ｖｍａｉｎの電圧レベル低下時や主電源Ｖｍａｉｎからの電源供給停止時にも、比較回路７を確実に動作させることができる。
【００７４】
これによって、バックアップ動作期間Ｔ２において、主電源Ｖｍａｉｎの電圧レベルが低下しても、ノードｆを“Ｈ”レベルに保持して、確実にバックアップの割り込み処理を発生することができる。
【００７５】
さらに、この実施の形態１では、ＮＡＮＤ回路１９の電源端子も、サブ電源端子ｂに接続されている。このように、ＮＡＮＤ回路１９に、電圧レベルの低下を検出する主電源Ｖｍａｉｎではなく、サブ電源Ｖｂａｔを直接供給することにより、主電源Ｖｍａｉｎの電圧レベル低下時や主電源Ｖｍａｉｎからの電源供給停止時にも、ＮＡＮＤ回路１９を確実に動作させることができる。
【００７６】
また、上記従来のマイクロコンピュータ（図６参照）では、ＰＭＯＳトランジスタ８の基板は内部電源ノードｅに接続されているので、ＰＭＯＳトランジスタ８をオフしても、ＰＭＯＳトランジスタ８の接続が順方向ダイオードとなって、主電源Ｖｍａｉｎが内部電源ノードｅから完全に遮断されないが、この実施の形態１のマイクロコンピュータでは、ＰＭＯＳトランジスタ２０の基板は主電源端子ａに接続されており、ＰＭＯＳトランジスタ２０の接続は逆方向ダイオードとなるので、ＰＭＯＳトランジスタ２０をオフすれば、主電源Ｖｍａｉｎを内部電源ノードｅから完全に遮断することができる。
【００７７】
これらによって、内部パワーオフ期間Ｔ３において、ＰＭＯＳトランジスタ２０，１０のゲート電極を“Ｈ”レベルに保持して、内部電源ノードｅを主電源Ｖｍａｉｎおよびサブ電源Ｖｂａｔから確実に遮断し、完全なパワーオフを実現できる。
【００７８】
一般に、マイクロコンピュータの消費電流は、数十［μＡ］から数［ｍＡ］であり、コンパレータ（比較回路）の消費電流は、約１〜２［μＡ］である。従って、図７（ａ）の比較回路７では、マイクロコンピュータ全体の消費電流に比較すると少ないが、サブ電源Ｖｂａｔから定常的に電流を消費する。
【００７９】
図２（ａ）の比較回路７において、定常的に電流を消費するのは、電流源回路３１、差動入力回路３２、および増幅回路３３であり、その定常電流の電流値は、電流源回路３１の抵抗ｒ１の抵抗値および増幅回路３３の抵抗ｒ２の抵抗値に依存する。しかし、出力回路３４は、ＣＭＯＳインバータｉ１，ｉ２で構成されているので、定常電流を流さない。また、ＮＡＮＤ回路１９も、基本構成はＣＭＯＳインバータであるので、比較回路７の出力回路３４と同様に、定常電流は流さない。
【００８０】
そこで、図２（ｂ）の比較回路７では、サブ電源Ｖｂａｔからの電流消費を低減するために、出力回路３４の２段目のインバータｉ２の電源端子のみをサブ電源端子ｂに接続し、その他の電流源回路３１、差動入力回路３２、増幅回路３３、および出力回路３４の初段のインバータｉ１の電源端子は、主電源端子ａに接続されている。図２（ｂ）の比較回路７は、サブ電源Ｖｂａｔからは定常電流を消費しない。従って、図２（ｂ）の比較回路７では、図２（ａ）の比較回路７よりも、サブ電源Ｖｂａｔからの電流消費を低減できる。
【００８１】
なお、図２（ｂ）の比較回路７において、主電源Ｖｍａｉｎの電圧低下時や主電源Ｖｍａｉｎから電源が供給されないときに、出力回路３４の２段目のインバータｉ２から、“Ｈ”レベルを出力する必要があるが、出力回路３４の初段のインバータｉ１の出力は、主電源Ｖｍａｉｎの電圧低下時や主電源Ｖｍａｉｎから電源が供給されないときには、２段目のインバータｉ２の入力しきい値以下の“Ｌ”レベルとなるので、図２（ｂ）の比較回路７は、上記の要件を満足できる。
【００８２】
また、図２（ｂ）の比較回路７において、サブ電源Ｖｂａｔの電圧レベルと、レベル低下した主電源Ｖｍａｉｎの電圧レベルとが異なるものとなることを是正するためには、２段目のインバータｉ２の入力段にＭＯＳトランジスタで構成されたレベル変換回路を設ける。このような、ＭＯＳ構成のレベル変換回路は、ＣＭＯＳインバータと同様に、定常電流を流さないため、これを設けても、サブ電源Ｖｂａｔの消費低減が可能である。
【００８３】
さらに、比較回路７によって主電源Ｖｍａｉｎの電圧レベルを常時監視するのではなく、定期的に監視する構成とし、上記電圧レベルを監視しない期間は、比較回路７をオフして、サブ電源Ｖｂａｔの消費低減を図ることも可能である。
【００８４】
以上のように実施の形態１によれば、主電源Ｖｍａｉｎの電圧レベルの低下を検出したら、電源供給装置を主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切り換えるとともに、データバックアップの割り込み処理を発生させ、サブ電源Ｖｂａｔを使用してデータを不揮発性メモリにバックアップし（退避させ）、そのデータ退避を完了したら、サブ電源Ｖｂａｔからの電源供給も遮断することとして、主電源Ｖｍａｉｎの電圧レベル低下時に、サブ電源Ｖｂａｔによってシステム全体を長時間駆動させることはせず、データのバックアップ（データの退避）処理をするバックアップ動作期間にのみ、サブ電源Ｖｂａｔを使用して、サブ電源Ｖｂａｔの使用を最低限に抑えることにより、主電源Ｖｍａｉｎの電圧レベル低下時にデータを確実に保持することができ、かつサブ電源Ｖｂａｔの寿命を向上させることができる。
【００８５】
単純に消費電力を低減するのであれば、マイクロコンピュータの内部回路のクロック信号ＣＬＫ等の動的信号を全て停止させることにより、ある程度の効果はある。しかしながら、上記内部回路を構成するトランジスタには、静的状態でも微少なリーク電流が存在し、内部回路の規模が大きければリーク電流は無視できるものではなくなる。この実施の形態１では、バックアップ処理を完了したら、電源供給装置自体を上記内部回路から完全に遮断し、電源供給を停止するので、動的信号の停止のみの場合よりも、消費電力低減できる。
【００８６】
実施の形態２
図４は本発明の実施の形態２のマイクロコンピュータの回路構成図であり、図４において、図１または図６と同様のものには同じ符号を付してある。この実施の形態２のマイクロコンピュータも、上記実施の形態１のマイクロコンピュータと同様に、複数の電源供給装置を有するシステムである。
【００８７】
図４において、実施の形態２のマイクロコンピュータは、電源切換回路２と、主電源Ｖｍａｉｎと、サブ電源Ｖｂａｔと、ＣＰＵ１１と、ＳＲＡＭ２１と、発振回路（ＯＳＣ）１５と、ＣＰＵバス１６と、Ｄ型フリップフロップ２２と、ＡＮＤ回路２３と、バイパスコンデンサ２４とを備えている。なお、この実施の形態２のマイクロコンピュータは、上記実施の形態１のマイクロコンピュータと同様に、ＣＰＵバスに接続された周辺回路（ペリフェラル）１３および内部電源ノードｅに接続されたバイパスコンデンサ１４も備えているが、図３では、これら周辺回路１３およびバイパスコンデンサ１４を割愛している。
【００８８】
［電源切換回路２］
実施の形態２の電源切換回路２は、分圧抵抗４，５，２５と、基準電圧発生回路６と、比較回路（コンパレータ）７，２６と、ＰＭＯＳトランジスタ１０，２０，２８と、インバータ９，２７とを有する。
【００８９】
この電源切換回路２は、主電源Ｖｍａｉｎの電圧レベルの低下を検出したら、クロックの供給を停止してＣＰＵ１１等の内部回路の動作を停止させるとともに、ＳＲＡＭ２１のアクセスを禁止し、主電源Ｖｍａｉｎの電圧レベルのさらなる低下を検出したら、ＣＰＵ１１等の内部回路の電源供給を停止するとともに、ＳＲＡＭセル２１ｄに供給する電源を、主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切り換える。
【００９０】
［分圧抵抗４，５，２５］
分圧抵抗４は、主電源端子ａとノードｄの間に設けられており、分圧抵抗５は、ノードｄとノードｇの間に設けられており、分圧抵抗２５は、ノードｇとグランドの間に設けられている。これらの分圧抵抗４，５，２５は、主電源Ｖｍａｉｎの電圧を、分圧抵抗４，５の直列抵抗値と分圧抵抗２５の抵抗値とに従って分圧した電圧（主電源Ｖｍａｉｎの第１の分圧電圧）をノードｇに生成するとともに、分圧抵抗４の抵抗値と分圧抵抗５，２５の直列抵抗値とに従って分圧した電圧（主電源Ｖｍａｉｎの第２の分圧電圧）をノードｄに生成する。
【００９１】
［比較回路７］
比較回路７の正相入力端子（＋入力端子）は、ノードｃに接続され、比較回路７の逆相入力端子（−入力端子）は、ノードｄに接続され、比較回路７の出力端子は、ノードｆに接続されている。この比較回路７は、ノードｄの電位（主電源Ｖｍａｉｎの第２の分圧電圧）を、ノードｃの電位（基準電圧発生回路６からの基準電圧）と比較し、その比較結果を、ノードｆ（ＰＭＯＳトランジスタ２０，２８のゲート電極）に出力する。従って、比較回路７は、その出力信号によってＰＭＯＳトランジスタ２０および２８のオン／オフを制御する。
【００９２】
［比較回路２６］
比較回路２６の正相入力端子（＋入力端子）は、ノードｃに接続され、比較回路７の逆相入力端子（−入力端子）は、ノードｇに接続され、比較回路７の出力端子は、インバータ２７の入力端子に接続されている。この比較回路２６は、ノードｇの電位（主電源Ｖｍａｉｎの第１の分圧電圧）を、ノードｃの電位（基準電圧発生回路６からの基準電圧）と比較し、その比較結果を、インバータ２７に出力する。
【００９３】
この実施の形態２の比較回路７および２８の構成は、上記実施の形態１においての宇２（ａ）の比較回路７と同様であるが、電源端子の接続が上記実施の形態１とは異なる。この実施の形態２では、比較回路７，２８の電流源回路３１，差動入力回路３２，増幅回路３３，出力回路３４の電源端子は、サブ電源Ｖｂａｔ（サブ電源端子ｂ）ではなく、全て第２の内部電源ノードｉに接続される。
【００９４】
この実施の形態２では、主電源Ｖｍａｉｎの第２の分圧電圧（ノードｄの電位）は、上記実施の形態１において主電源Ｖｍａｉｎの電圧レベルの低下を検出するための分圧電圧（ノードｄの電位）に相当し、主電源Ｖｍａｉｎの第１の分圧電圧（ノードｇの電位）は、上記第２の分圧電圧および上記実施の形態１の分圧レベルよりも低い電圧となる。従って、主電源Ｖｍａｉｎの電圧レベルの低下してくると、比較回路７が主電源Ｖｍａｉｎの電圧低下を検出するよりも前に、比較回路７の検出時の電圧レベル低下よりも軽度の電圧レベル低下時に、比較回路２６によって主電源Ｖｍａｉｎの電圧低下が検出される。
【００９５】
［インバータ９］
インバータ９は、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、インバータ９の入力端子は、ノードｆ（比較回路７の出力端子）に接続され、インバータ９の出力端子は、ＰＭＯＳトランジスタ１０のゲート電極に接続されている。このインバータ９は、比較回路７の出力信号を反転して、ＰＭＯＳトランジスタ１０のゲート電極に出力し、この反転信号によってＰＭＯＳトランジスタ１０のオン／オフを制御する。
【００９６】
［インバータ２７］
インバータ２７は、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、インバータ２７の入力端子は、比較回路２６の出力端子に接続され、インバータ２７の出力端子は、ノードｈ（フリップフロップ２２のデータ入力端子Ｄ）に接続されている。このインバータ２７は、比較回路２６の出力信号を反転して、上記データ入力端子Ｄに出力する。
【００９７】
［ＰＭＯＳトランジスタ２８］
ＰＭＯＳトランジスタ２８は、主電源端子ａと内部電源ノードｉの間に設けられており、ＰＭＯＳトランジスタ２８のゲート電極は、ＰＭＯＳトランジスタ２０のゲート電極と同じノードｆに接続されている。
【００９８】
この実施の形態２の電源切換回路２では、ＰＭＯＳトランジスタ２０の基板は主電源端子ａに接続されているが、ＰＭＯＳトランジスタ２８の基板は、上記従来の電源切換回路１００（図６参照）のＰＭＯＳトランジスタ８と同様に、内部電源ノードｉに接続されている。
【００９９】
このように、実施の形態２の電源切換回路２は、上記従来の電源切換回路１００（図６参照）において、分圧抵抗２５，比較回路２６，インバータ２７，ＰＭＯＳトランジスタ２８を設けるとともに、基板を内部電源ノードｅに接続したＰＭＯＳトランジスタ８を、基板を主電源端子ａに接続したＰＭＯＳトランジスタ２０に変更したものである。
【０１００】
そして、この実施の形態２の電源切換回路２では、ＰＭＯＳ２０および２８を設けることによって、主電源Ｖｍａｉｎの供給経路（主電源Ｖｍａｉｎを供給する電源ノード）を２つに分離し、ＰＭＯＳトランジスタ２０を介して主電源Ｖｍａｉｎが供給される内部電源ノード（第１の内部電源ノードとする）ｅと、ＰＭＯＳトランジスタ２８を介して主電源Ｖｍａｉｎが供給される内部電源ノード（第２の内部電源ノードとする）ｉとを設けた。
【０１０１】
［ＣＰＵ１１］
ＣＰＵ１１は、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、ＣＰＵバス１６に接続されており、この実施の形態２のマイクロコンピュータの動作を制御する。ただし、この実施の形態２のＣＰＵ１１は、上記ＣＰＵ１１とは異なり、データのバックアップの割り込み処理をせず、パワーオフ信号Ｐｏｆｆ＿ｎを出力しない。
【０１０２】
［ＳＲＡＭ２１］
ＳＲＡＭ２１は、アドレスデコーダ２１ａと、ＡＮＤ回路２１ｂと、ビットラインスイッチ２１ｃと、ＳＲＡＭセル２１ｄとを有する。なお、ＳＲＡＭ２１には、ＳＲＡＭ２１の記憶ビット数の応じた個数の複数のＳＲＡＭセル２１ｄと、複数のワードアドレス数に応じた個数の複数のＡＮＤ回路２１ｂと、１ワードを構成する複数のビット数（ＣＰＵバス１６のデータバスの本数）に応じた個数の複数のビットラインスイッチ２１ｃが設けられているが、この図４では、説明のため、ＳＲＡＭセルの１ビット分のみ図示している。
【０１０３】
［アドレスデコーダ２１ａ］
アドレスデコーダ２１ａは、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、ＣＰＵバス１６のアドレスバスから入力されたアドレスデータＡｄｄｒｅｓｓをデコードし、そのデコード信号に応じて、ＡＮＤ回路２１ｂにセル選択信号（ワードライン選択信号）を出力するとともに、ビットラインスイッチ２１ｃのスイッチＭＯＳトランジスタのゲート電極にビットライン選択信号（チップ選択信号）を出力する。従って、アドレスデコーダ２１ａは、上記ビットライン選択信号によって上記スイッチＭＯＳトランジスタのオン／オフを制御する。
【０１０４】
［ＡＮＤ回路２１ｂ］
ＡＮＤ回路２１ｂは、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、ＡＮＤ回路２１ｂの第１の入力端子には、アドレスデコーダ２１からのセル選択信号が入力され、ＡＮＤ回路２１ｂの第２の入力端子には、フリップフロップ２２のデータ出力端子Ｑの出力信号が入力され、ＡＮＤ回路２１ｂの出力端子は、ＳＲＡＭセル２１ｄのセルスイッチＭＯＳトランジスタのゲート電極に接続されている。このＡＮＤ回路２１ｂは、上記セル選択信号とフリップフロップ２２のデータ出力端子Ｑの出力信号の論理積信号を生成し、この論理積信号によってセルスイッチＭＯＳトランジスタのオン／オフを制御する。
【０１０５】
［ビットラインスイッチ２１ｃ］
ビットラインスイッチ２１ｃは、２つのスイッチＭＯＳトランジスタによって構成されており、これらのスイッチＭＯＳトランジスタは、ＣＰＵバス１６のデータバスにそれぞれ接続されたノードｊ，ｋとビットラインの間にそれぞれ設けられており、ゲート電極には、ともにアドレスデコーダ２１ａからの上記ビットライン選択信号が入力される。
【０１０６】
［ＳＲＡＭセル２１ｄ］
ＳＲＡＭセル２１ｄは、第２の内部電源ノードｉから電源を供給される（その電源端子が第２の内部電源ノードｉに接続されている）２つのインバータと、２つのセルスイッチＭＯＳトランジスタとによって構成されており、ＣＰＵバス１６のデータバスから、ノードｊ，ｋ、ビットラインスイッチ２１ｃ、ビットライン、および上記２つのセルスイッチＭＯＳトランジスタを介して入力された１ビットのデータを、上記２つのインバータによって構成したフリップフロップに記憶し（データの書き込み）、あるいはこのフリップフロップに記憶していたで１ビットのデータを、ＣＰＵバス１６のデータバスに出力する（データの読み出し）。
【０１０７】
［フリップフロップ２２］
フリップフロップ２２は、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、フリップフロップ２２のデータ入力端子Ｄは、ノードｈ（電源切換回路２内のインバータ２７の出力端子）に接続され、フリップフロップ２２のデータ出力端子Ｑは、ＡＮＤ回路２３の入力端子およびＳＲＡＭ２１内のＡＮＤ回路２１の入力端子に接続され、フリップフロップ２２のクロック入力端子には、発振回路１５から出力されたクロック信号が入力される。このフリップフロップ２２は、電源切換回路２内の比較回路２６の出力信号の反転信号をラッチして、ＡＮＤ回路２３およびＳＲＡＭ２１内のＡＮＤ回路２１ｂに出力する。
【０１０８】
［ＡＮＤ回路２３］
ＡＮＤ回路２３は、第１の内部電源ノードｅから電源を供給され（その電源端子が第１の内部電源ノードｅに接続され）、ＡＮＤ回路２３の第１の入力端子には、発振回路１５から出力されたクロック信号が入力され、ＡＮＤ回路２３の第２の入力端子には、フリップフロップ２２のデータ出力端子Ｑの出力信号が入力される。このＡＮＤ回路２３は、発振回路１５からのクロック信号とフリップフロップ２２のデータ出力端子Ｑの出力信号の論理積信号を、クロック信号ＣＬＫとして生成し、このクロック信号ＣＬＫを、ＣＰＵ１１およびＳＲＡＭ２１に出力する。
【０１０９】
［第１の内部電源ノードｅ］
ＰＭＯＳトランジスタ２０によって主電源Ｖｍａｉｎを供給される第１の内部電源ノードｅは、ＣＰＵ１１，発振回路１５，フリップフロップ２２，ＡＮＤ回路２３，ＳＲＡＭ２１内のアドレスデコーダ２１ａ，ＡＮＤ回路２１ｂを含むほとんどの内部回路に電源を供給する。この実施の形態２では、第１の内部電源ノードｅは、上記実施の形態１とは異なり、ＰＭＯＳトランジスタ１０には接続されていないので、ＰＭＯＳトランジスタ１０がオンしてもサブ電源端子ｂには接続されず、サブ電源Ｖｂａｔから電源を供給されることはない。
【０１１０】
［第２の内部電源ノードｉ］
一方、ＰＭＯＳトランジスタ２８によって主電源Ｖｍａｉｎを供給される第２の内部電源ノードｉは、ＳＲＡＭ２１のＳＲＡＭセル２１ｄ（のインバータ）にのみ電源を供給する。この第２の内部電源ノードｉは、上記実施の形態１においての内部電源ノードｅと同様に、ＰＭＯＳトランジスタ１０には接続されているので、ＰＭＯＳトランジスタ１０がオンすれば、サブ電源端子ｂに接続され、サブ電源Ｖｂａｔから電源を供給される。
【０１１１】
このように、実施の形態２のマイクロコンピュータは、上記従来のマイクロコンピュータ（図６参照）において、Ｄ型フリップフロップ２２，ＡＮＤ回路２３，バイパスコンデンサ２４を設け、メモリ１２をＳＲＡＭ２１に変更し、電源切換回路１００を、分圧抵抗２５，比較回路２６，インバータ２７，ＰＭＯＳトランジスタ２８を設けた電源切換回路２に変更し、ＰＭＯＳトランジスタ２０によって、ＳＲＡＭセル２１ｄを除く他のほとんどの内部回路に主電源Ｖｍａｉｎを供給する第１の内部電源ノードｅと、ＰＭＯＳトランジスタ２８または１０によって、ＳＲＡＭセル２１ｄにのみ、主電源Ｖｍａｉｎまたはサブ電源Ｖｂａｔを供給する第２の内部電源ノードｉとの２つの電源供給経路を構成したものである。なお、上記実施の形態１のマイクロコンピュータ（図１参照）に設けたバックアップメモリ１７および割り込み制御回路１８は、この実施の形態２のマイクロコンピュータでは必要としないため、設けていない。
【０１１２】
［図５］
図５は実施の形態２のマイクロコンピュータにおいての通常動作からＣＰＵ動作停止およびＣＵＰパワーオフまでの一連の動作を説明するタイミングチャートである。
【０１１３】
この実施の形態２のマイクロコンピュータにおいても、上記従来のマイクロコンピュータと同様に、主電源Ｖｍａｉｎの第２の分圧電圧（ノードｄの電位）と、基準電圧発生回路６からの基準電圧（ノードｃの電位）とが、電源切換回路２の比較回路７によって比較され、その比較結果に従って、電源供給装置の切り換えがなされる。
【０１１４】
さらに、この実施の形態２のマイクロコンピュータにおいては、主電源Ｖｍａｉｎの第１の分圧電圧（ノードｇの電位）と、上記基準電圧（ノードｃの電位）とが、電源切換回路２の比較回路２６によって比較され、その比較結果に従って、ＣＰＵ１１の動作（＝マイクロコンピュータの動作）が停止される。
【０１１５】
主電源端子ａの電位＞０のときには、ノードｄの電位＞ノードｇの電位であるため、主電源Ｖｍａｉｎの電圧レベルが低下してくると、上記ＣＰＵ動作停止は、上記の電源供給装置の切り換えよりも前になされる。
【０１１６】
［通常動作期間Ｔ０］
まず、タイミングｔ４までの通常動作期間Ｔ０においては、主電源Ｖｍａｉｎの電圧レベルが、実施の形態２のマイクロコンピュータの動作保証範囲内であり、
ノードｇの電位＞ノードｃの電位
となり、従って、
ノードｄの電位＞ノードｃの電位
であり、比較回路２６の出力および比較回路７の出力（ノードｆの電位）は、いずれも“Ｌ”レベルである。
【０１１７】
そして、ノードｆが“Ｌ”レベルのときには、ＰＭＯＳトランジスタ２０，２８はオンしており、インバータ９の出力は“Ｈ”レベルであるので、ＰＭＯＳトランジスタ１０はオフしている。
【０１１８】
従って、第１の内部電源ノードｅには、主電源端子ａからＰＭＯＳトランジスタ２０を介して主電源Ｖｍａｉｎが供給され、第２の内部電源ノードｉには、主電源端子ａからＰＭＯＳトランジスタ２８を介して主電源Ｖｍａｉｎが供給され、サブ電源Ｖｂａｔからの電源供給は遮断される。
【０１１９】
また、比較回路２６の出力が“Ｌ”レベルのときには、インバータ２７の出力（ノードｈの電位）は“Ｈ”レベルであるので、フリップフロップ２２は、発振回路１５からのクロック信号をトリガとして、このノードｈの“Ｈ”レベルをラッチし、“Ｈ”レベルをＡＮＤ回路２３およびＳＲＡＭ２１内のＡＮＤ回路２１ｂに出力する。
【０１２０】
従って、ＡＮＤ回路２３は、発振回路１５で生成されたクロック信号をそのままクロック信号ＣＬＫとして出力し、ＳＲＡＭ２１内のＡＮＤ回路２１ｂは、アドレスデコーダ２１ａから入力されたセル選択信号を、そのままＳＲＡＭセル２１ｄのセルスイッチＭＯＳトランジスタのゲート電極に出力する。
【０１２１】
このように、通常動作期間Ｔ０では、主電源Ｖｍａｉｎを供給電源とし、発振回路１５で生成されたクロック信信号がそのままクロック信号ＣＬＫとして供給されて、ＣＰＵ１１，ＳＲＡＭ２１その他の内部回路が動作している。
【０１２２】
［ＣＰＵ動作停止期間Ｔ４］
次に、通常動作期間Ｔ０内のタイミングｔ１以降、主電源Ｖｍａｉｎの電圧レベルが徐々に低下し、やがてタイミングｔ４において、
ノードｃの電位≦ノードｇの電位
になると、つまり主電源Ｖｍａｉｎの電圧レベルが比較回路２６の検出レベル（第１の検出レベル）になると、比較回路２６が主電源Ｖｍａｉｎの電圧レベルの低下を検出して、比較回路２６の出力が“Ｌ”レベルから“Ｈ”レベルに反転するので、インバータ２７の出力（ノードｈの電位）も“Ｈ”レベルから“Ｌ”レベルに反転する。なお、このときには、まだ、
ノードｄの電位＞ノードｃの電位
のままであり、比較回路７の出力（ノードｆの電位）は、“Ｌ”レベルのままである。
【０１２３】
ノードｈが“Ｈ”レベルから“Ｌ”レベルになると、フリップフロップ２２は、発振回路１５からのクロック信号をトリガとして、このノードｈの“Ｌ”レベルをラッチし、“Ｌ”レベルをＡＮＤ回路２３およびＳＲＡＭ２１内のＡＮＤ回路２１ｂに出力する。
【０１２４】
これによって、ＡＮＤ回路２３は、その出力であるクロック信号ＣＬＫを“Ｌ”レベルに固定して、クロック信号の供給を停止するので、ＣＰＵ１１には動作クロックが供給されなくなって、ＣＰＵ１１はその動作を停止して、ＣＰＵ動作停止期間Ｔ４となり、従ってこの実施の形態２のマイクロコンピュータは動作を停止する。
【０１２５】
また、ＳＲＡＭ２１内のＡＮＤ回路２１ｂも、その出力を“Ｌ”レベルに固定するので、ＳＲＡＭセル２１ｄ内のスイッチＮＭＯＳトランジスタはオフしたままとなり、ＳＲＡＭセル２１ｄにアクセスできなくなる。
【０１２６】
しかし、ＳＲＡＭ２１のＳＲＡＭセル２１ｄには、ＰＭＯＳトランジスタ２８を介して第２の内部電源ノードｉから主電源Ｖｍａｉｎが供給されているので、ＳＲＡＭ２１の記録データは保持される。
【０１２７】
このように、比較回路７によって主電源Ｖｍａｉｎのレベル低下を検出するよりも前に、比較回路２６によって主電源Ｖｍａｉｎのレベル低下を検出すると、ＡＮＤ回路２３からのクロック信号の供給を停止して、この実施の形態２のマイクロコンピュータの動作を停止するともに、ＳＲＡＭ２１のアクセスを禁止する。
【０１２８】
主電源Ｖｍａｉｎの電圧レベルがさらに低下し、やがてタイミングｔ５において、
ノードｄの電位≦ノードｃの電位
になると、つまり主電源Ｖｍａｉｎの電圧レベルが比較回路７の検出レベル（第２の検出レベル）になると、比較回路７が主電源Ｖｍａｉｎの電圧レベルの低下を検出して、比較回路７の出力（ノードｆの電位）は、“Ｌ”レベルから“Ｈ”レベルに反転し、インバータ９の出力は、“Ｈ”レベルから“Ｌ”レベルに反転する。
【０１２９】
これによって、ＰＭＯＳトランジスタ２０および２８はターンオフし、ＰＭＯＳトランジスタ１０はターンオンする。
【０１３０】
ＰＭＯＳトランジスタ２０，２８がターンオフしたことによって、第１の内部電源ノードｅには、主電源Ｖｍａｉｎとサブ電源Ｖｂａｔのいずれからの電源が供給されなくなるので、ＣＰＵ１１，発振回路１５，フリップフロップ２２，ＡＮＤ回路２３，ＳＲＡＭ２１内のアドレスデコーダ２１ａ，ＡＮＤ回路２１ｂ，ビットラインスイッチ２１ｃは、パワーオフされて、ＣＰＵパワーオフ期間Ｔ５となる。
【０１３１】
しかし、ＰＭＯＳトランジスタ１０がターンオンしたことによって、第２の内部電源ノードｉには、サブ電源端子ｂからＰＭＯＳトランジスタ１０を介してサブ電源Ｖｂａｔが供給されるようになり、主電源Ｖｍａｉｎからの電源供給は遮断され、ＳＲＡＭ２１のＳＲＡＭセル２１ｄの供給電源は、実施の形態２の電源切換回路２によって、主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切り換えられるので、ＳＲＡＭ２１の記録データは保持される。
【０１３２】
以上のように実施の形態２によれば、主電源Ｖｍａｉｎの電圧レベルが第１の検出レベルに低下したら、クロック信号ＣＬＫの供給を停止してＣＰＵ１１等の動作を停止させるとともに、ＳＲＡＭ２１のアクセスを禁止し、上記電圧レベルがさらに低下して第２の検出レベルになったら、第１の内部ノードｅから主電源Ｖｍａｉｎを遮断するとともに、第２の内部電源ノードｉに接続する電源供給装置を主電源Ｖｍａｉｎからサブ電源Ｖｂａｔに切り換えて、ＣＰＵ１１等の電源供給を停止するとともに、ＳＲＡＭ２１ｄにのみサブ電源Ｖｂａｔを供給して、サブ電源Ｖｂａｔの使用を最低限に抑えることにより、主電源Ｖｍａｉｎの電圧レベル低下時にデータを確実に保持することができ、かつサブ電源Ｖｂａｔの寿命を向上させることができる。
【０１３３】
この実施の形態２では、主電源Ｖｍａｉｎの電圧レベルが低下したときに、主要なデータの保持のために電源供給が必要な揮発性メモリにのみ、サブ電源Ｖｂａｔを供給するので、主要なデータを不揮発性メモリにバックアップする上記実施の形態１よりも、搭載部品が少なくなり、コスト面で優位性がある。
【０１３４】
また、上記実施の形態１では、主電源Ｖｍａｉｎが回復すると、マイクロコンピュータをパワーオフ前の状態に戻すために、不揮発性メモリからバックアップデータを読み出し、揮発性メモリに再設定するための処理をする必要があるが、この実施の形態２では、主電源Ｖｍａｉｎが回復するまでの間、揮発性メモリの内容が保持されるので、主電源Ｖｍａｉｎが回復して、クロック信号ＣＬＫが再び供給されるようになれば、すぐに動作を継続させることが可能となる。
【０１３５】
なお、上記実施の形態２では、揮発性メモリの例としてＳＲＡＭを説明したが、本発明は、フリップフロップ、ラッチ等のレジスタ類に適用することも可能である。
【０１３６】
また、上記実施の形態１のＮＡＮＤ回路１９を、このＮＡＮＤ回路１９の上記機能と同様の機能を有する他の論理回路とすることも可能である。
【０１３７】
また、本発明の電源切換回路は、携帯電話機，デジタルスチルカメラ，ＰＤＡ（Personal Digital Assistance）等の電池駆動を基本とするモバイル端末において、レジューム機能を有するデータ処理装置に特に適用可能である。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態１のマイクロコンピュータの回路構成図である。
【図２】本発明の実施の形態１のマイクロコンピュータにおいての比較回路の回路構成図である。
【図３】本発明の実施の形態１のマイクロコンピュータの動作を説明するタイミングチャートである。
【図４】本発明の実施の形態２のマイクロコンピュータの回路構成図である。
【図５】本発明の実施の形態２のマイクロコンピュータの動作を説明するタイミングチャートである。
【図６】従来のマイクロコンピュータの回路構成図である。
【符号の説明】
【０１３９】
１，２  電源切換回路
４，５  分圧抵抗
６  基準電圧発生回路
７  比較回路（コンパレータ）
８  ＰＭＯＳトランジスタ
９  インバータ
１０  ＰＭＯＳトランジスタ
１１  ＣＰＵ
１２  メモリ
１３  周辺回路（ペリフェラル）
１４  バイパスコンデンサ
１５  発振回路（ＯＳＣ）
１６  ＣＰＵバス
１７  バックアップメモリ
１８  割り込み制御回路
１９  ＮＡＮＤ回路
２０  ＰＭＯＳトランジスタ
２１  ＳＲＡＭ
２１ａ  アドレスデコーダ
２１ｂ  ＡＮＤ回路
２１ｃ  ビットラインスイッチ
２１ｄ  ＳＲＡＭセル
２２  Ｄ型フリップフロップ
２３  ＡＮＤ回路
２４  バイパスコンデンサ
２５  分圧抵抗
２６  比較回路（コンパレータ）
２７  インバータ
２８  ＰＭＯＳトランジスタ
３１  電流源回路
３２  差動入力回路
３３  増幅回路
３４  出力バッファ
３５  出力インバータ
３６  レベル変換機能付き出力インバータ
ｎ１，ｎ２，ｎ３，ｎ４，ｎ５  ＮＭＯＳトランジスタ
ｐ１，ｐ２，ｐ３，ｐ４，ｐ５  ＰＭＯＳトランジスタ
ｒ１，ｒ２  抵抗
Ｖｍａｉｎ  主電源
Ｖｂａｔ  サブ電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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