(57)【要約】【課題】  実回路内に受動素子を形成すると回路上の問題で素子単独で検査や素子容量の調整ができない問題、及び配線回路基板と受動素子の形成工程での管理項目が異なる問題を解消することである。【解決手段】  薄膜絶縁基板の片面に抵抗素子、キャパシタ、インダクタの少なくとも一種類の素子を、それぞれ独立した状態で配置した素子基板を形成し、前記素子基板の各素子の検査や調整を行った後、多層配線基板の積層工程において、配線層を有する配線基板と前記素子基板を積層し、前記素子基板の各素子と上下の前記配線基板の配線層とを、ビア接続あるいはスルーホール接続することにより解決した。【選択図】図９
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【特許請求の範囲】
【請求項１】
薄膜絶縁基板の片面に抵抗素子、キャパシタ、インダクタの少なくとも一種類の素子を、それぞれ独立した状態で配置した素子基板を形成し、前記素子基板の各素子の検査や調整を行った後、多層配線基板の積層工程において、配線層を有する配線基板と前記素子基板を積層し、前記素子基板の各素子と上下の前記配線基板の配線層とを、ビア接続あるいはスルーホール接続することで基板内部に受動素子を内蔵した多層配線基板の製造方法。
【請求項２】
前記抵抗素子が、薄膜絶縁基板の全面に薄膜金属形成工程によって全面に金属抵抗薄膜を形成し、該金属抵抗薄膜の所定の箇所、にフォトリソグラフィー工程とエッチングにより、所定の大きさ、形状に加工された抵抗素子であることを特徴とする、請求項１記載の受動素子を内蔵した多層配線基板の製造方法。
【請求項３】
前記抵抗素子が、薄膜絶縁基板の所定の箇所に、抵抗体ペーストを所定の大きさ、形状で印刷した抵抗素子であることを特徴とする、請求項１記載の受動素子を内蔵した多層配線基板の製造方法。
【請求項４】
前記抵抗素子が、端部に導電性ペーストからなる配線層接続用電極が設けられていることを特徴とする、請求項２または３記載の受動素子を内蔵した多層配線基板の製造方法。
【請求項５】
前記素子基板を構成する薄膜絶縁基板が、予め抵抗素子用電極が形成されていることを特徴とする、請求項２ないし４のいずれかに記載の受動素子を内蔵した多層配線基板の製造方法。
【請求項６】
前記素子基板は、予めキャパシタ素子用電極が形成されている薄膜絶縁基板の、前記電極上に誘電体層を設け、さらに該誘電体層上に、導電性ペーストからなる上部電極を形成したことを特徴とする受動素子を内蔵した多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗、キャパシタ、インダクタ等の受動素子を内蔵した多層配線基板の製造方法に関する。
【背景技術】
【０００２】
抵抗、キャパシタ、インダクタ等の受動素子を内蔵した配線基板を製造する場合、前記受動素子と配線層を同一基板上に形成するのが一般的に行われていた。
このように、受動素子と配線層を同じ基板に設けた構成とした場合、前記受動素子を単独に、検査、調整することは困難であった。
また、受動素子と配線層のそれぞれの製造における管理項目が異なるため、受動素子を配線層形成工程で形成した場合、受動素子の容量が変化してしまうことがあった。
一方、特許文献１には、抵抗、キャパシタ、インダクタ等の受動素子を形成した多層配線基板を歩留まりよく、効率的に製造するため、受動素子を形成した複数の基板を、それぞれプリプレグを介して、且つ、下面及び上面に銅箔が表出される状態で一体化し、前記受動素子と配線層をビア接続、またはスルーホール接続により接続して、多層配線基板とすることが記載されている。
しかし、前記受動素子を形成する基板の構成は、基板の表裏にそれぞれの受動素子を形成した構成となっているため、絶縁基板に形成したそれぞれの受動素子単独で検査、調整することは困難で、予め設定した条件のまま形成し、そのまま内蔵した多層基板とせざる得なかった。
【特許文献１】特開２００３−１５４９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、実回路内に受動素子を形成すると回路上の問題で素子単独で検査や素子容量の調整ができない問題、及び配線回路基板と受動素子の形成工程での管理項目が異なる問題を解消し、受動素子を単独に検査、調整可能な、受動素子を内蔵した多層配線基板の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
請求項１に記載の発明は、薄膜絶縁基板の片面に抵抗素子、キャパシタ、インダクタの少なくとも一種類の素子を、それぞれ独立した状態で配置した素子基板を形成し、前記素子基板の各素子の検査や調整を行った後、多層配線基板の積層工程において、配線層を有する配線基板と前記素子基板を積層し、前記素子基板の各素子と上下の前記配線基板の配線層とを、ビア接続あるいはスルーホール接続することで基板内部に受動素子を内蔵した多層配線基板の製造方法である。
【０００５】
請求項２に記載の発明は、前記抵抗素子が、薄膜絶縁基板の全面に薄膜金属形成工程によって全面に金属抵抗薄膜を形成し、該金属抵抗薄膜の所定の箇所、にフォトリソグラフィー工程とエッチングにより、所定の大きさ、形状に加工された抵抗素子であることを特徴とする、請求項１記載の受動素子を内蔵した多層配線基板の製造方法である。
【０００６】
請求項３に記載の発明は、前記抵抗素子が、薄膜絶縁基板の所定の箇所に、抵抗体ペーストを所定の大きさ、形状で印刷した抵抗素子であることを特徴とする、請求項１記載の受動素子を内蔵した多層配線基板の製造方法である。
【０００７】
請求項４に記載の発明は、前記抵抗素子が、端部に導電性ペーストからなる配線層接続用電極が設けられていることを特徴とする、請求項２または３記載の受動素子を内蔵した多層配線基板の製造方法である。
【０００８】
請求項５に記載の発明は、前記素子基板を構成する薄膜絶縁基板が、予め抵抗素子用電極が形成されていることを特徴とする、請求項２ないし４のいずれかに記載の受動素子を内蔵した多層配線基板の製造方法である。
【０００９】
請求項６に記載の発明は、前記素子基板は、予めキャパシタ素子用電極が形成されている薄膜絶縁基板の、前記電極上に誘電体層を設け、さらに該誘電体層上に、導電性ペーストからなる上部電極を形成したことを特徴とする受動素子を内蔵した多層配線基板の製造方法である。
【００１０】
ここで、積層工程によって形成する多層配線回路基板に受動素子として抵抗素子を内蔵する方法として、薄膜の絶縁基板上にあらかじめ所定の箇所に各素子を形成した素子基板と、多層配線基板の積層工程時に同時に積層したのち、上下配線基板の配線層とビア接続することで基板内部に各素子を配置、接続し、多層配線基板の内部に部品を内蔵することを可能とした。
【００１１】
上記の薄膜基板上への抵抗素子の形成方法として、薄膜金属形成（スパッタ、無電解めっき、蒸着など）によって薄膜基板の全面に金属薄膜を形成し、フォトリソグラフィー工程とエッチング技術によって、所定の大きさで薄膜金属を残し配置することで抵抗素子とした。
なお、前記無電解めっきで形成する金属箔は、抵抗値の高いものが望ましいが、使用する抵抗の容量によって選択する必要がある。
また、抵抗素子の形成方法として、所定の場所に抵抗体ペーストを所定の大きさで印刷し、抵抗素子とする方法も可能である。抵抗体ペーストの抵抗率やサイズも使用する抵抗素子の容量に合わせて選定する必要がある。
【００１２】
上記で形成した薄膜金属抵抗や印刷抵抗素子を、上下層の配線層と接続する際に、スルーホール接続であれば薄膜金属や印刷ペーストでも問題ないが、レーザー加工でのビア接続では、金属層を貫通するなどの問題が発生する。
そのため抵抗素子の端部に導電性ペーストによって接続用の電極を印刷により形成することで、レーザーによるビア接続にも対応することが可能となる。
薄膜絶縁層に配線回路と同様の方法で、あらかじめ上下の配線基板の配線層との接続用電極を配線パターンで形成しておく方法もある。この接続電極を形成した薄膜基板上に、薄膜金属や抵抗ペーストで抵抗体を形成することで、上下の配線層との接続を従来通り行うことができる。
【００１３】
次に、インダクタンスについては、薄膜基板上にあらかじめ銅箔を形成したものを使用し、フォトリソグラフィ工程とエッチングによって形成することが可能である。また、導電性ペーストを印刷によってインダクタ形状を形成することもできる。
【００１４】
キャパシタについては、インダクタと同様にキャパシタの下部電極をフォトリソグラフィ工程とエッチングによって形成し、誘電体のペーストを印刷によって電極上に部分的に形成する方法や、感光性の誘電体フィルムを使用して、フォトリソグラフィ工程によって電極上に部分的に誘電体を形成する方法がある。
また、上部電極は導電性ペーストを誘電体上に印刷することでキャパシタを形成することができる。
【発明の効果】
【００１５】
薄膜絶縁層に形成された素子は、配線回路を持たず、各素子独立であるため、各素子の容量を測定することが可能であり、また調整のためトリミングすることも容易である。
【００１６】
受動素子を配線回路とは、別にあらかじめ薄膜絶縁体上に形成することで、各素子を確実に検査することが可能となり、配線回路と別の工程で形成することができることから、収率を上げることができ、製造工程のコストダウンにつながる。
また、各素子の配置によっては、形成した薄膜絶縁シートを共有化できることから、基板全体のコストダウンにもつながる。
さらに、各素子を同一面上に形成することで、各素子を形成した薄膜基板ごとに管理することが可能となり、不良率の低減にもつながる。
【発明を実施するための最良の形態】
【００１７】
本発明の配線基板構造を図７、図８、図９に基づいて説明する。
本発明の素子内蔵基板の形成方法は、図７、図８に示すように、薄膜絶縁基板１０上に、抵抗電極端子４５ならびにインダクタ６０、キャパシタ下部電極５０を形成し、前記抵抗電極端子４５上に、薄膜金属形成工程とフォトリソグラフィ工程ならびにエッチング工程によって抵抗素子２０を形成する。
そして、前記抵抗素子の容量を調整するためにトリミング装置で抵抗値の調整を行うことで、抵抗素子を形成できる。
次に、キャパシタ下電極５０上に誘電体ペーストを印刷により、誘電体層を形成する。そして、誘電体層を形成後に、導電性ペーストを誘電体上に印刷し、キャパシタ上部電極５２を形成する。
この各素子を形成した素子基板を、図９の工程によって基板内に内蔵する。
配線回路を形成した配線基板１と各素子を形成した素子基板１０ａ、ならびに絶縁基板２を真空プレス機によって積層貼付けする。なお、各基板の貼付けは、プリプレグなどの接着層を挟み込むことで接着一体化する。
次に、インダクタの電極部、キャパシタの電極部、抵抗端子電極部３０に設けた貫通孔用の穴を狙ってレーザー加工によって導通用の穴加工を行う。
ここで、レーザーの選択によっては、電極部の加工もできるため、この抵抗電極部の貫通孔は設ける必要ない。コア基板１の配線層まで加工し、次に、無電解めっき工程で絶縁基板２ならびに貫通後部に導体層３を形成する。この導体層３を形成後に、フォトリソグラフィ工程とエッチング工程によって上部配線層３ａの形成を行い、内層の薄膜絶縁基板に形成した各素子と配線回路とを電気的に接続することができる。
この工程で、本発明の受動素子内蔵基板を形成することができる。
【実施例】
【００１８】
（実施例１）
以下、実施例１について、図１、図２、図３を用いて説明する。
まず、薄膜絶縁基板１０の材料として、コア厚０．０６ｍｍ厚のＢＴレジン基板を使用した。この絶縁基板１０上にスクリーン印刷を用いて、カーボンペーストからなる抵抗材料を使用し、抵抗の容量に合わせて、膜厚とサイズを調整し、薄膜基板上に図１ならびに図２のように印刷形成した。印刷後、８０℃で３０分間、仮ベークし、さらに１９０℃、２時間本ベークを行った。
次に、キャパシタの形成を行うため、銅ペーストからなる銅ペーストを用いて、下部電極５０を印刷によって形成した。
そして、印刷後に８０℃で３０分間仮ベークし、誘電体ペーストを下部電極を覆うように形成し、誘電体層５１１の形成を行った。さらに、印刷後８０℃で３０分間仮ベークし、キャパシタの上部電極５２を銅ペーストで印刷により形成した。
印刷後、８０℃で仮ベークし、１９０℃、２時間の本ベークを行うことで、キャパシタの形成、ならびに抵抗素子の形成を行った。
そして、抵抗素子の容量を調整するためにトリミング装置で抵抗値の調整を行い、次に、図３（ａ）に示すように、配線回路基板１と素子基板１０ａならびに絶縁基板２とを配置し、６０μｍのプリプレグ（図示せず）を使用して、真空プレス機によって図３（ｂ）に示すのように積層一体化した。
次に、炭酸ガスレーザー加工機を使用して、図３（ｃ）に示すように、薄膜基板１０ａの各素子の端子部ならびに、配線回路基板１のランド接続部まで貫通するように穴開け加工を行った。
さらに、図３（ｄ）に示すように、無電解銅めっき工程によって絶縁基板２ならびに貫通孔部に薄膜金属層を形成し、次に、電解銅めっきによって薄膜金属層の厚みを１２μｍまで厚くし、金属層３を形成した。
次に、配線層を形成するため、金属層３の上部にドライフィルムレジスト（日立化成工業製  ＲＹ−３３１５  １５μｍ厚）をラミネートし、配線パターンマスクを用いて、露光（ＵＶ露光、４０ｍＪ）と現像（１％炭酸ソーダ、１５秒、スプレー現像）を行い、塩化第二鉄液によるエッチングで配線パターンを形成し、図３（ｅ）に示す受動素子内蔵基板を形成した。
【００１９】
（実施例２）
以下、実施例２について、図４、図５、図６を用いて説明する。
薄膜絶縁基板１０の材料として、０．０６ｍｍ厚のＢＴレジン基板を使用した。この絶縁基板１０上にスクリーン印刷を用いて、抵抗材料にカーボンペーストを使用し、抵抗の容量に合わせて膜厚と大きさを調整してコーティングした。
印刷後に８０℃で３０分間仮ベークし、さらに抵抗素子の端子部に、銀ペーストからなる導電ペースト３０を、図４、図５に示すようににリング状に印刷した。また、銀ペーストでインダクタの形成も印刷によって形成して。
印刷後に８０℃で３０分間分仮ベークし、さらにキャパシタの形成を行うため、銅ペーストからなる導電性ペーストを用いて、下部電極５０を印刷によって形成した。印刷後に８０℃で３０分間仮ベークし、誘電体ペーストで下部電極を覆うように形成し、誘電体層５１を形成した。
さらに、印刷後８０℃で３０分間仮ベークし、キャパシタの上部電極５２を銅ペーストで印刷により形成した。印刷後、８０℃で仮ベークし、１９０℃、２時間の本ベークを行うことで、キャパシタの形成ならびに抵抗素子、インダクタ素子を形成した。
抵抗端子部のリングの中心の穴径は、１００μｍで、断面形状は、図５に示したように配置した。
この工程で、受動素子を形成した素子基板１０ａを形成した。そして。抵抗素子の容量を調整するためにトリミング装置で抵抗値の調整を行った。
次に、図６（ａ）に示すように、配線回路基板１と薄膜基板１０ａならびに絶縁基板２とを配置し、６０μｍのプリプレグ（図示せず）を使用して、真空プレス機によって図６（ｂ）のように積層一体化した。
次に、図６（ｃ）に示すように、炭酸ガスレーザー加工機を使用して、素子基板１０ａの各素子端子部、ならびに、配線回路基板１のランド接続部まで貫通するように穴開け加工を行った。
抵抗素子の穴開け加工は、銀ペーストに設けられたリングの孔部を広げるように加工した。
さらに、図６（ｄ）に示すように，無電解銅めっき工程によって絶縁基板２ならびに貫通孔部に薄膜金属層を形成し、さらに電解銅めっきによって薄膜金属層の厚みを１５μｍまで厚くし、金属層３の形成を行った。次に、配線層を、金属層３の上部にドライフィルムレジスト（日立化成工業製  ＲＹ−３３１５  １５μｍ厚）をラミネートし、配線パターンマスクを用いて露光（ＵＶ露光、４０ｍＪ）と現像（１％炭酸ソーダ、１５秒，スプレー現像）を行い、塩化第二鉄液によるエッチングで配線パターンを形成し、図６（ｅ）に示す受動素子内蔵基板を形成した。
【００２０】
（実施例３）
以下、実施例について図７、図８、図９を用いて説明する。
片面に１２μｍの銅箔を有する０．０６ｍｍ厚のＢＴレジン基板を、薄膜基板１０の材料として使用した。
次に、図７，図８に示すように、銅箔上にドライフィルムレジスト（日立化成工業製  ＲＹ−３３１５  １５μｍ厚）をラミネートし、配線パターンマスクを用いて露光（ＵＶ露光、４０ｍＪ）と現像（１％炭酸ソーダ、１５秒、スプレー現像）を行い、塩化第二鉄液によるエッチングで抵抗素子の端子部、ならびにインダクタ、キャパシタの下部電極を形成した。
抵抗の電極部に、スクリーン印刷を用いて、抵抗材料にカーボンペーストを使用し、抵抗の容量に合わせて膜厚と大きさを調整してコーティングした。印刷後に８０℃で３０分間仮ベークし、さらに、キャパシタの形成を行うため、誘電体ペーストを下部電極を覆うように形成し、誘電体層５１の形成を行った。
さらに、印刷後８０℃で３０分間仮ベークし、キャパシタの上部電極５２を銅ペーストで印刷により形成した。印刷後、８０℃で仮ベークし、１９０℃、２時間の本ベークを行うことで、キャパシタの形成、ならびに抵抗素子の形成を行った。
抵抗素子の容量を調整するためにトリミング装置で抵抗値の調整を行った。次に、図９（ａ）に示すように、配線回路基板１と薄膜基板１０ａ、ならびに絶縁基板２とを配置し、６０μｍのプリプレグを（図示せず）使用して、真空プレス機によって図９（ｂ）のように積層一体化した。
次に、図９（ｃ）に示すように、炭酸ガスレーザー加工機を使用して、薄膜基板１０ａの各素子の端子部、ならびに、配線回路基板１のランド接続部まで貫通するように穴開け加工を行った。抵抗素子の穴開け加工は、端子部に設けられたリングの孔部を広げるように加工した。
さらに、図９（ｄ）に示すように、無電解銅めっき工程によって、絶縁基板２ならびに貫通孔部に薄膜金属層を形成し、さらに電解銅めっきによって薄膜金属層の厚みを１５μｍまで厚くし、金属層３を形成した。
次に、配線層を形成するため、金属層３の上部にドライフィルムレジスト（日立化成工業製  ＲＹ−３３１５  １５μｍ厚）をラミネートし、配線パターンマスクを用いて露光（ＵＶ露光、４０ｍＪ）と現像（１％炭酸ソーダ、１５秒，スプレー現像）を行い、塩化第二鉄液によるエッチングで配線パターンを形成し、図９（ｅ）のような受動素子内蔵基板を形成した。
【図面の簡単な説明】
【００２１】
【図１】本発明の受動素子の配置例を示す説明図。
【図２】図１のａ―ｂからの断面図
【図３】本発明の多層配線基板の製造方法の例を示す説明図。
【図４】本発明の受動素子の配置例を示す説明図。
【図５】図５のａ―ｂからの断面図
【図６】本発明の多層配線基板の製造方法の例を示す説明図。
【図７】本発明の受動素子の配置例を示す説明図。
【図８】図１のａ―ｂからの断面図。
【図９】本発明の多層配線基板の製造方法の例を示す説明図。
【符号の説明】
【００２２】
１・・・・・・・・・  配線基板
２  ・・・・・・・・・  絶縁基板
３・・・・・・・・・  金属層
３ａ・・・・・・・・・  配線回路
２ａ・・・・・・・・・  薄膜抵抗体基板
１０・・・・・・・・・  薄膜絶縁基板
１０ａ・・・・・・・・・  素子基板
１０ｂ・・・・・・・・・  穴あけ加工された素子基板
２０・・・・・・・・・  抵抗体
３０・・・・・・・・・  端子電極
５０・・・・・・・・・  下部電極
５１・・・・・・・・・  誘電体層
５２・・・・・・・・・  上部電極
６０・・・・・・・・・  インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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