(57)【要約】【課題】電源投入直後において、ヒューズの切断の有無が早期かつ確実に検出可能な半導体装置を得る。【解決手段】昇圧電源回路系１は内部に昇圧チャージポンプを有し、この昇圧チャージポンプを活性化するための発振起動信号ＲＥＮを電流救済回路系２に出力する。発振起動信号ＲＥＮは電源投入直後から間欠的に“Ｈ”（昇圧チャージポンプの活性化を指示するレベル）パルスとなる信号である。電流救済回路系２は、発振起動信号ＲＥＮに基づき電源供給制御信号ＶＳＡ＜１＞〜ＶＳＡ＜ｋ＞をメモリセル群ＭＧ１〜ＭＧｋに供給する。この電源供給制御信号ＶＳＡ＜１：ｋ＞の有効／無効により対応のメモリセル群ＭＧ１〜ＭＧｋの給電の通電／停止が決定する。【選択図】図１
2006079682.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのヒューズそれぞれの切断の有無により所定の設定内容が決定される半導体装置であって、
外部より供給される所定の電位を所定方向にレベルシフトさせて得られる内部電位を発生する内部電位発生回路部を備え、前記内部電位発生回路部は、内部電位発生用のチャージポンプと、前記チャージポンプを間欠的に活性化するための発振起動信号を発生するチャージポンプ活性化回路とを含み、
前記発振起動信号に基づき、間欠的に前記少なくとも一つのヒューズの切断の有無を検知し、検知した情報であるヒューズ切断情報を保持するヒューズ情報検知保持回路部をさらに備える、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ヒューズ情報検知保持回路部は、
前記発振起動信号の発生回数を計数し、その計数結果を指示する選択信号を発生する選択信号発生回路を含み、前記計数結果は前記少なくとも一つのヒューズに対応して設定され、
前記少なくとも一つのヒューズのうち、前記選択信号の指示する前記計数結果に対応するヒューズの切断の有無を検知し、検知した情報である前記ヒューズ切断情報を保持するヒューズ情報保持回路をさらに含む、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記少なくとも一つのヒューズに対応して設けられる少なくとも一つのメモリセル群をさらに備え、
前記所定の設定内容は、前記少なくとも一つのヒューズそれぞれに対応する前記少なくとも一つのメモリセル群それぞれの欠陥の有無を含み、
前記ヒューズ情報保持回路は、前記ヒューズ切断情報に基づき対応する前記メモリセル群への給電を停止する給電停止機能をさらに備える、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記内部電位発生回路は通電期間中常に動作する回路を含む、
半導体装置。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記所定の電位は外部電源より得られる電源電位を含み、
前記内部電位は前記電源電位を昇圧して得られる昇圧電位を含む、
半導体装置。
【請求項６】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記所定の電位は接地電位を含み、
前記内部電位は前記接地電位を降圧して得られる降圧電位を含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はヒューズを有する半導体装置に関し、特に電源投入直後におけるヒューズの切断の有無を検知する機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来から半導体記憶装置の製造においては、ウェハプロセスの完了した半導体基板の段階で製造時に発生した異物による欠陥メモリセル群の有無を検査し、半導体記憶装置内のあらかじめ準備されたトリミングヒューズを切断することにより、メモリセル群選択信号の選択内容を変えて正常動作できない欠陥メモリセル群を代替の冗長メモリセル群に論理的に置換している。
【０００３】
このような冗長メモリセル置換機能を有する半導体記憶装置として、例えば特許文献１に開示された半導体記憶装置がある。
【０００４】
上記半導体記憶装置はパワーオンリセット信号と呼ばれる信号を利用している。パワーオンリセット信号は、外部電源Ｖｄｄの電位が０Ｖから上昇し、所定の電源投入検知レベルに達すると“Ｌ”レベル（非活性状態）となる。これにより電源が安定状態になったことが検知される。
【０００５】
ヒューズセル制御回路は、パワーオンリセット信号が“Ｌ”レベルとなると活性化し、ヒューズセルからのデータ読み出し／ラッチシーケンスを実行することにより、ヒューズの切断の有無を検出している。
【０００６】
【特許文献１】特開２０００−９１５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記特許文献１に開示された従来の半導体記憶装置はパワーオンリセット信号の非活性状態時、すなわち、電源電位が正常動作状態になってはじめてヒューズの切断の有無を検知しているため、電源投入直後から電源電位が正常動作状態になるまでの期間は検知できず、ヒューズ切断検出を早期に行えないという問題点があった。
【０００８】
この発明は上記問題点を解決するためになされたもので、電源投入直後において、ヒューズの切断の有無が早期かつ確実に検出可能な半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る請求項１記載の半導体装置は、少なくとも一つのヒューズそれぞれの切断の有無により所定の設定内容が決定され、外部より供給される所定の電位を所定方向にレベルシフトさせて得られる内部電位を発生する内部電位発生回路部を備え、前記内部電位発生回路部は、内部電位発生用のチャージポンプと、前記チャージポンプを間欠的に活性化するための発振起動信号を発生するチャージポンプ活性化回路とを含み、前記発振起動信号に基づき、間欠的に前記少なくとも一つのヒューズの切断の有無を検知し、検知した情報であるヒューズ切断情報を保持するヒューズ情報検知保持回路部をさらに備えている。
【発明の効果】
【００１０】
この発明における請求項１記載の半導体装置のヒューズ情報検知保持回路部は、チャージポンプを間欠的に活性化するための発振起動信号に基づき、少なくとも一つのヒューズの切断の有無を検知するため、発振起動信号の発生期間中において早期かつ確実にヒューズ切断の有無を検知することができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態＞
図１はこの発明の実施の形態である半導体記憶装置（ヒューズを有する半導体装置の一例）の全体構成を示すブロック図である。図１に示すように、内部電位発生回路部に相当する昇圧電源回路系１は内部に昇圧チャージポンプ（図１では図示せず）を有し、この昇圧チャージポンプを活性化するための発振起動信号ＲＥＮを電流救済回路系２に出力する。発振起動信号ＲＥＮは電源投入直後から間欠的に“Ｈ”（昇圧チャージポンプの活性化を指示するレベル）パルスとなる信号である。
【００１２】
ヒューズ情報検知保持回路部に相当する電流救済回路系２は、発振起動信号ＲＥＮに基づき電源供給制御信号ＶＳＡ＜１：ｋ＞（ＶＳＡ＜１＞〜ＶＳＡ＜ｋ＞（ｋ＝８ｎ））をメモリセル群ＭＧ１〜ＭＧｋに供給する。この電源供給制御信号ＶＳＡ＜１：ｋ＞の有効／無効により対応のメモリセル群ＭＧ１〜ＭＧｋの給電の通電／停止が決定する。
【００１３】
Ｙアドレス選択回路３はＹアドレス信号Ｙに基づきＹアドレス選択信号ＣＳＬ＜１＞〜ＣＳＬ＜ｋ＞をメモリセル群ＭＧ１〜ＭＧｋに出力する。Ｘアドレス選択回路５はＸアドレス信号Ｘに基づきワード線ＷＬを選択的に活性状態にする。
【００１４】
メモリセル群ＭＧ１〜ＭＧｋは電源供給制御信号ＶＳＡ＜１＞〜ＶＳＡ＜ｋ＞によりそれぞれ給電が個別制御される。また、メモリセル群ＭＧ１〜ＭＧｋはＹアドレス選択信号ＣＳＬ＜１＞〜ＣＳＬ＜ｋ＞に基づき対応の列を選択し、上記対応の列において、活性状態のワード線ＷＬに接続されたメモリセルに対して読み出しあるいは書き込み動作を実行する。
【００１５】
リードアンプ・ライトドライバ４はＩ／Ｏ線対ＩＯＰ（Ｉ／Ｏ，バーＩ／Ｏ）を介してメモリセル群ＭＧ１〜ＭＧｋに対する読み出しデータ及び書き込みデータの授受を行う。
【００１６】
入出力制御回路６は書き込み制御信号バーＷ、チップ選択信号バーＣＳ及び出力イネーブル信号バーＯＥ及びアドレス信号Ａｄｄｒｅｓｓを半導体記憶装置外部から受信し、Ｘアドレス信号Ｘ及びＹアドレス信号Ｙを出力するとともに、外部との間でデータ信号Ｄａｔａの授受を行い、リードアンプ・ライトドライバ４との間でデータＤＢの授受を行う。
【００１７】
図２は図１で示した昇圧電源回路系１の内部構成を示すブロック図である。同図において、基準電圧発生回路１１は基準電圧ＶＲＥＦを発生する。
【００１８】
図３は図２で示した基準電圧発生回路１１の内部構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１〜Ｑ３はソースが（外部）電源Ｖddに接続され、ゲートが共通に接続される。さらに、ＰＭＯＳトランジスタＱ１のドレインは自身及びＰＭＯＳトランジスタＱ２及びＱ４のゲートに接続される。
【００１９】
ゲートが共通のＮＭＯＳトランジスタＱ４及びＱ５において、ＮＭＯＳトランジスタＱ４はドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが抵抗Ｒ１（基準抵抗値Ｒref）を介して設置される。一方、ＮＭＯＳトランジスタＱ５のドレインは自身のゲートとの間が短絡されるとともに、ＰＭＯＳトランジスタＱ２のドレインに接続され、ソースが設置される。
【００２０】
そして、ＰＭＯＳトランジスタＱ１〜Ｑ３は同一トランジスタサイズで設けられ、ＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とはトランジスタサイズ比がＡ（Ａ＞１）：１に設定される。
【００２１】
ＰＭＯＳトランジスタＱ３のドレインは、ドレイン・ゲート共有のＰＭＯＳトランジスタＱ６のソースに接続され、ＰＭＯＳトランジスタＱ６はドレイン・ゲートが共通に接続されるともに、ドレインが接地される。
【００２２】
このような構成において、ＰＭＯＳトランジスタＱ１及びＱ２はカレントミラーを構成するため、それぞれのドレイン電流は共通の定電流ｉoとなる。また、ＮＭＯＳトランジスタＱ４及びＱ５のゲートが共通であるため、ＮＭＯＳトランジスタＱ４のソース電位は接地電位（GND）からΔＶ上昇し、サイズ比（Ａ：１）の違いが相殺される。その結果、低電流ｉoの値がΔＶ／Ｒrefで決定する。
【００２３】
その結果、基準電圧ＶＲＥＦは、ＰＭＯＳトランジスタＱ６の閾値電圧をＶth、ＰＭＯＳトランジスタＱ６のチャネル抵抗をＲＣとすると、（Ｖth＋ｉo・ＲＣ）で決定する。
【００２４】
図４は外部より供給される電源（電位）Ｖddと、基準電圧ＶＲＥＦとの関係を示すグラフである。同図に示すように、前記で決定される電圧までは基準電圧ＶＲＥＦは電源電位Ｖddに比例して上昇し、電源電位Ｖddが前記で決定されるレベル以上に上昇すると、基準電圧ＶＲＥＦが一定値となる。
【００２５】
図２に戻って、チャージポンプ活性化回路に相当する昇圧電位検出回路１２は基準電圧発生回路１１より受ける基準電圧ＶＲＥＦと、昇圧チャージポンプ１４より受ける昇圧電位ＶＰＰとを受け、両者の比較結果に基づき発振起動信号ＲＥＮを出力する。
【００２６】
図５は図２で示した昇圧電位検出回路１２の内部構成を示す回路図である。同図に示すように、ゲート及びドレインが共通のＰＭＯＳトランジスタＱ７はソースに昇圧電位ＶＰＰを受け、ゲート及びドレインが共通のＰＭＯＳトランジスタＱ８のソースはＰＭＯＳトランジスタＱ７のドレインに接続され、ドレインが接地される。
【００２７】
そして、ＰＭＯＳトランジスタＱ７のドレインとＰＭＯＳトランジスタＱ８のソースとの間のノードＮ１がコンパレータ２１の反転入力に接続される。コンパレータ２１は非反転入力に基準電圧ＶＲＥＦを受け、比較結果を発振起動信号ＲＥＮとして出力する。
【００２８】
図６は昇圧電位検出回路１２による発振起動信号ＲＥＮの発生タイミングを示すタイミング図である。同図に示すように、昇圧電位ＶＰＰに基づき、昇圧電位ＶＰＰが所定レベル以下の期間に“Ｈ”パルスとなる発振起動信号ＲＥＮが間欠的に発生する。
【００２９】
なお、基準電圧ＶＲＥＦは電源投入直後から安定状態に至るまでの期間（図４で基準電圧ＶＲＥＦが所定レベルに到達するまでの期間）は電源電位Ｖddに比例して上昇しているため（図４参照）、上記期間においても基準電圧ＶＲＥＦと分圧電圧ＳＩＧとの比較動作によって発振起動信号ＲＥＮは間欠的に“Ｈ”パルスを発生する。
【００３０】
図２に戻って、発振回路１３は発振起動信号ＲＥＮに基づき発振信号ＲＯＳＣを発生する。
【００３１】
図７は図２で示した発振回路１３の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ１は一方入力に発振起動信号ＲＥＮを受ける。直列に接続されるインバータＧ２〜Ｇ４の初段のインバータＧ２の入力がＮＡＮＤゲートＧ１の出力に接続され、最終段のインバータＧ４の出力が発振信号ＲＯＳＣとなる。そして、インバータＧ３の出力がＮＡＮＤゲートＧ１の他方入力となる。
【００３２】
このような構成の発振回路１３は発振起動信号ＲＥＮが“Ｈ”の期間に発振状態となり、“Ｈ”，“Ｌ”が交互に発生する発振信号ＲＯＳＣを発生し、発振起動信号ＲＥＮが“Ｌ”の期間は非発振状態となり、“Ｌ”の発振信号ＲＯＳＣを発生する。すなわち、発振起動信号ＲＥＮは昇圧チャージポンプ１４を活性／非活性を制御する信号として機能する。
【００３３】
図２に戻って、昇圧チャージポンプ１４は発振信号ＲＯＳＣに基づき、電源電位Ｖddを昇圧して得られる昇圧電位ＶＰＰを発生する。
【００３４】
図８は図２で示した昇圧チャージポンプ１４の内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路２２は発振信号ＲＯＳＣを受け、発振信号ＲＯＳＣが発振している際、インバータＧ１１〜Ｇ１３にそれぞれ駆動信号Ｄ１〜Ｄ３を出力する。
【００３５】
インバータＧ１１の出力はキャパシタＣ１の一方電極Ｃ１Ｅに接続され、キャパシタＣ１の他方電極Ｃ１ＢはＮＭＯＳトランジスタＱ１０のソース及びＮＭＯＳトランジスタＱ１１及びＱ１２のゲートに接続される。
【００３６】
ＮＭＯＳトランジスタＱ１０はドレイン及びゲートが共通に電源Ｖddに接続され、ＮＭＯＳトランジスタＱ１１及びＱ１２のドレインは共に電源Ｖddに接続される。
【００３７】
インバータＧ１２の出力はキャパシタＣ２の一方電極Ｃ２Ｅに接続され、キャパシタＣ２の他方電極Ｃ２ＢはＮＭＯＳトランジスタＱ１２のソース及びＮＭＯＳトランジスタＱ１３のゲートに共通接続される。
【００３８】
インバータＧ１３の出力はキャパシタＣ３の一方電極Ｃ３Ｅに接続され、キャパシタＣ３の他方電極Ｃ３ＢはＮＭＯＳトランジスタＱ１１のソース及びＮＭＯＳトランジスタＱ１３のドレインに共通接続される。
【００３９】
図９は図８で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ＲＯＳＣに基づきチャージポンプ駆動信号発生回路２２より生成される駆動信号Ｄ１〜Ｄ３（図９には図示せず）によってキャパシタＣ１〜Ｃ３の一方電極Ｃ１Ｅ〜Ｃ３Ｅの電位を設定し、キャパシタＣ１〜Ｃ３の容量結合を利用してそれぞれの他方電極Ｃ１Ｂ〜Ｃ３Ｂを変化させることにより、電源Ｖdd（３．０Ｖ程度を想定）が昇圧された昇圧電位ＶＰＰ（４．５Ｖ程度）を発生させている。なお、単位を示す秒（sec(lin)）の(lin)は線形を意味する。
【００４０】
このように、基準電圧発生回路１１、昇圧電位検出回路１２、発振回路１３及び昇圧チャージポンプ１４によって構成される昇圧電源回路系１は、間欠的に“Ｈ”パルスを発生する発振起動信号ＲＥＮとともに、昇圧電位ＶＰＰを発生する。
【００４１】
この昇圧電位ＶＰＰは外部より供給される電源（電位）Ｖddを高レベル方向にレベルシフトさせて得られる内部電位であり、このような昇圧チャージポンプ１４を有する昇圧電源回路系１は昇圧電位ＶＰＰを内部電位として発生する内部電位発生回路部として機能することができる。
【００４２】
図１０は図１で示した電流救済回路系２の内部構成を示すブロック図である。同図に示すように、選択信号発生回路に相当する時分割信号発生回路１５は発振起動信号ＲＥＮに基づき、発振起動信号ＲＥＮの“Ｈ”パルス発生回数を計数し、その計数結果を指示する選択信号ＳＥＬ＜１：３＞とストローブ信号ＳＴＲＢとを出力する。ヒューズ情報保持回路に相当する電流冗長回路系１６は、選択信号ＳＥＬ＜１：３＞及びストローブ信号ＳＴＲＢに基づき、対応するヒューズの切断の有無を検知し、検知結果に基づき電源供給制御信号ＶＳＡ＜１：ｋ＞を時分割に順次決定する。この電源供給制御信号ＶＳＡ＜１：ｋ＞は一度決定後は内容が保持されるとともに、出力される。
【００４３】
図１１は図１０で示した時分割信号発生回路１５の内部構成を示すブロック図である。同図に示すように、計数信号発生回路３０は発振起動信号ＲＥＮに基づく計数信号Ｌと計数確定信号Ｔ（ストローブ信号ＳＴＲＢ）を出力し、計数信号Ｌは直列に接続された計数回路３１〜３３の初段の計数回路３１に入力され、計数回路３１〜３３よりそれぞれ選択信号ＳＥＬ＜１＞〜ＳＥＬ＜３＞が出力される。
【００４４】
図１２は図１１で示した計数信号発生回路３０の内部構成を示す回路図である。同図に示すように、発振起動信号ＲＥＮをインバータＧ５の入力に受け、インバータＧ５の出力が、直列に接続された４段のインバータＧ６〜Ｇ９の初段のインバータＧ６の入力に接続されるとともに、１段のインバータＧ１０の入力に接続される。
【００４５】
ＮＡＮＤゲートＧ１６は一方入力にインバータＧ９の出力を受け、他方入力にインバータＧ５の出力を受ける。ＮＡＮＤゲートＧ１７は一方入力にインバータＧ８の出力を受け、他方入力にインバータＧ１０の出力を受ける。そして、ＮＡＮＤゲートＧ１６の出力がインバータＧ１８を介して計数信号Ｌとして出力され、ＮＡＮＤゲートＧ１７の出力がインバータＧ１９を介して計数確定信号Ｔとして出力される。
【００４６】
このような構成において、発振起動信号ＲＥＮの“Ｈ”“Ｌ”変化に伴い、“Ｈ”“Ｌ”が変化する計数信号Ｌ及び計数確定信号Ｔ（計数信号Ｌと計数確定信号Ｔとは信号値が反対の関係）が出力される。但し、計数信号Ｌと計数確定信号Ｔとの間には“Ｈ”“Ｌ”変化に時間差が生じる。
【００４７】
図１３は図１１で示した計数回路３１（３２，３３）の内部構成を示す回路図である。同図において、計数回路３１は入力を入力信号Ｘ１で示し、出力を出力信号Ｘ２で示している。入力信号反転信号バーＸ１は入力信号Ｘ１を（図示しない）インバータ等で反転させて得られる信号を意味する。
【００４８】
インバータＧ２２及びスイッチドインバータＧ２３によりループを構成し、インバータＧ２２の入力にトランスファゲートＧ２１が設けられる。トランスファゲートＧ２１は入力信号Ｘ１が“Ｌ”（入力反転信号バーＸ１が“Ｈ”）のとき導通状態となる。インバータＧ２２の出力はトランスファゲートＧ２４を介してインバータＧ２５の入力に接続される。
【００４９】
トランスファゲートＧ２４は入力信号Ｘ１が“Ｈ”（入力反転信号バーＸ１が“Ｌ”）のとき導通状態となる。インバータＧ２５はスイッチドインバータＧ２６とループを構成し、インバータＧ２５の出力がインバータＧ２７及びＧ２８を介して出力信号Ｘ２として出力される。また、インバータＧ２７の出力がトランスファゲートＧ２１を介してインバータＧ２２の入力に接続される。
【００５０】
スイッチドインバータＧ２３は入力信号Ｘ１が“Ｌ”（入力反転信号バーＸ１が“Ｈ”）のとき動作状態となり、スイッチドインバータＧ２６は入力信号Ｘ１が“Ｈ”（入力反転信号バーＸ１が“Ｌ”）のとき動作状態となる。
【００５１】
このような構成において、計数回路３１（３２，３３）は、入力信号Ｘ１の“Ｌ”“Ｈ”変化が２回行われると出力信号Ｘ２が“Ｌ”“Ｈ”変化が１回発生する。
【００５２】
図１４は図１１で示した時分割信号発生回路１５の選択信号ＳＥＬ＜１：３＞の発生動作を示すタイミング図である。同図に示すように、発振起動信号ＲＥＮの“Ｈ”パルスを３桁の２進数による計数結果として指示する選択信号ＳＥＬ＜１＞〜ＳＥＬ＜３＞と、発振起動信号ＲＥＮに同期したストローブ信号ＳＴＲＢが出力される。
【００５３】
図１５は図１１示した電流冗長回路系１６の内部構成を示すブロック図である。同図に示すように、デコード回路ＤＣ１〜ＤＣ８は選択信号ＳＥＬ＜１：３＞及びストローブ信号ＳＴＲＢを共通に受け、リセット信号ＲＳＴ＜１＞〜ＲＳＴ＜８＞を出力する。
【００５４】
ローカル電源回路ブロックＬＶ１，ＬＶ２〜ＬＶ８はリセット信号ＲＳＴ＜１＞，ＲＳＴ＜２＞〜ＲＳＴ＜８＞を受け、電源供給制御信号ＶＳＡ＜１：ｎ＞，ＶＳＡ＜ｎ＋１：２ｎ＞〜ＶＳＡ＜７ｎ＋１：８ｎ＞を出力する。
【００５５】
図１６は図１５で示したデコード回路ＤＣ１の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ３１は一方入力にストローブ信号ＳＴＲＢを受け、他方入力に選択信号ＳＥＬ＜１＞を受ける。ＮＯＲゲートＧ３２は一方入力に選択信号ＳＥＬ＜２＞を受け、他方入力に選択信号ＳＥＬ＜３＞を受ける。インバータＧ３３の入力はＮＯＲゲートＧ３２の出力を受ける。ＮＯＲゲートＧ３４は一方入力にＮＯＲゲートＧ３２の出力信号を受け、他方入力にインバータＧ３３の出力信号を受ける。このＮＯＲゲートＧ３４の出力がリセット信号ＲＳＴ＜１＞となる。
【００５６】
よって、リセット信号ＲＳＴ＜１＞は、選択信号ＳＥＬ＜３＞が“Ｌ”、ＳＥＬ＜２＞が“Ｌ”、ＳＥＬ＜１＞が“Ｈ”、ストローブ信号ＳＴＲＢが“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる。
【００５７】
図１７は図１５で示したデコード回路ＤＣ２の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ３５は一方入力にストローブ信号ＳＴＲＢを受け、他方入力に選択信号ＳＥＬ＜２＞を受ける。ＮＯＲゲートＧ３６は一方入力に選択信号ＳＥＬ＜１＞号を受け、他方入力に選択信号ＳＥＬ＜３＞を受ける。インバータＧ３７の入力はＮＯＲゲートＧ３６の出力を受ける。ＮＯＲゲートＧ３８は一方入力にＡＮＤゲートＧ３５の出力信号を受け、他方入力にインバータＧ３７の出力信号を受ける。このＮＯＲゲートＧ３８の出力がリセット信号ＲＳＴ＜２＞となる。
【００５８】
よって、リセット信号ＲＳＴ＜２＞は、選択信号ＳＥＬ＜３＞が“Ｌ”、ＳＥＬ＜２＞が“Ｈ”、ＳＥＬ＜１＞が“Ｌ”、ストローブ信号ＳＴＲＢが“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる。
【００５９】
図１８は図１５で示したデコード回路ＤＣ３の内部構成を示す回路図である。同図に示すように、３入力のＮＡＮＤゲートＧ３９は第１入力にストローブ信号ＳＴＲＢを受け、第２入力に選択信号ＳＥＬ＜１＞を受け、第３入力に選択信号ＳＥＬ＜２＞を受ける。ＮＯＲゲートＧ４０は一方入力にＮＡＮＤゲートＧ３９の出力信号を受け、他方入力に選択信号ＳＥＬ＜３＞を受ける。このＮＯＲゲートＧ４０の出力信号がリセット信号ＲＳＴ＜３＞となる。
【００６０】
よって、リセット信号ＲＳＴ＜３＞は、選択信号ＳＥＬ＜３＞が“Ｌ”、ＳＥＬ＜２＞が“Ｈ”、ＳＥＬ＜１＞が“Ｈ”、ストローブ信号ＳＴＲＢが“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる。
【００６１】
図１９は図１５で示したデコード回路ＤＣ８の内部構成を示す回路図である。同図に示すように、３入力のＮＯＲゲートＧ４１は第１〜第３入力に選択信号ＳＥＬ＜１＞〜ＳＥＬ＜３＞を受ける。ＮＡＮＤゲートＧ４２は一方入力にストローブ信号ＳＴＲＢを受け、他方入力にＮＯＲゲートＧ４１の出力信号を受ける。インバータＧ４３はＮＡＮＤゲートＧ４２の出力を受け、このインバータＧ４３の出力信号がリセット信号ＲＳＴ＜８＞となる。
【００６２】
よって、リセット信号ＲＳＴ＜８＞は、選択信号ＳＥＬ＜３＞が“Ｌ”、ＳＥＬ＜２＞が“Ｌ”、ＳＥＬ＜１＞が“Ｌ”、ストローブ信号ＳＴＲＢが“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”となる。
【００６３】
図２０はデコード回路ＤＣ１〜ＤＣ８によるリセット信号ＲＳＴ＜１＞〜ＲＳＴ＜８＞の発生状況を示すタイミング図である。同図に示すように、ストローブ信号ＳＴＲＢが“Ｈ”期間に、選択信号ＳＥＬ＜１：３＞の“Ｈ”“Ｌ”の組合せ内容に従い、リセット信号ＲＳＴ＜８＞〜リセット信号ＲＳＴ＜１＞の順に循環して、リセット信号ＲＳＴ＜１＞〜ＲＳＴ＜８＞の一つが“Ｈ”となる。なお、デコード回路ＤＣ４〜ＤＣ７の内部構成は図示していないが、図１６〜図１９で示したデコード回路ＤＣ１〜ＤＣ３及びＤＣ８と同様、図２０で示す関係を満足するように設けられる。
【００６４】
図２１は図１５で示したローカル電源回路ブロックＬＶ１の内部構成を示す説明図である。同図に示すように、ローカル電源回路ブロックＬＶ１はヒューズ・レジスタラッチ回路ＦＲ１〜ＦＲｎ及びＰＭＯＳトランジスタＴ１〜Ｔｎにより構成される。
【００６５】
ヒューズ・レジスタラッチ回路ＦＲ１〜ＦＲｎはリセット信号ＲＳＴ＜１＞を共通に受け、ヒューズ切断情報に相当する遮断信号ＣＵＴ＜１＞〜ＣＵＴ＜ｎ＞を出力する。ＰＭＯＳトランジスタＴ１〜Ｔｎはソースが電源Ｖddに接続され、ゲートに遮断信号ＣＵＴ＜１＞〜ＣＵＴ＜ｎ＞を受け、ドレインより電源供給制御信号ＶＳＡ＜１＞〜ＶＳＡ＜ｎ＞が得られる。
【００６６】
なお、ローカル電源回路ブロックＬＶ１以外のローカル電源回路ブロックＬＶｊ（ｊ＝２〜８）もローカル電源回路ブロックＬＶ１と同様な構成を呈しており、リセット信号ＲＳＴ＜ｊ＞を共通に受けるヒューズ・レジスタラッチ回路ＦＲ１〜ＦＲｎ及びＰＭＯＳトランジスタＴ１〜Ｔｎ相当の構成を有し、ＰＭＯＳトランジスタＴ１〜Ｔｎ相当のドレインより得られる信号が電源供給制御信号ＶＳＡ＜（ｊ−１）ｎ＋１＞〜ＶＳＡ＜ｊｎ＞となる。
【００６７】
図２２はヒューズ・レジスタラッチ回路ＦＲ（ＦＲ１〜ＦＲ８のいずれか）の内部構成を示す回路図である。同図に示すように、リセット信号ＲＳＴ（リセット信号ＲＳＴ＜１＞〜ＲＳＴ＜８＞のいずれか）をインバータＧ４４は入力に受け、インバータＧ４４の出力が２段直列接続のインバータＧ４５，Ｇ４６を介して内部信号ＳＢとして得られ、インバータＧ４４の出力が３段直列接続のインバータＧ４７〜Ｇ４９を介して内部信号ＳＡとして得られる。
【００６８】
内部信号ＳＡはＣＭＯＳインバータを構成するＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のゲート、ＮＭＯＳトランジスタＱ２４のゲート及びＮＭＯＳトランジスタＱ３０のゲートに付与され、内部信号ＳＢはＮＭＯＳトランジスタＱ２８のゲートに付与される。
【００６９】
ＰＭＯＳトランジスタＱ２１のソースは電源Ｖddに接続され、ドレインであるノードＮ１１はＮＭＯＳトランジスタＱ２２のドレイン、ＰＭＯＳトランジスタＱ２３のドレイン、ＮＭＯＳトランジスタＱ２４のドレイン及びＮＭＯＳトランジスタＱ３１のゲートに接続される。ＮＭＯＳトランジスタＱ２２のソースはヒューズ１０を介して接地される。なお、ヒューズ１０の切断の有無は対応するメモリセル群の欠陥の有無（所定の設定内容）を決定している。
【００７０】
ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＱ２５及びＮＭＯＳトランジスタＱ２６のゲートはＮＭＯＳトランジスタＱ２４のソース、ＰＭＯＳトランジスタＱ２７のドレイン及びＮＭＯＳトランジスタＱ２８のドレインに接続される。ＰＭＯＳトランジスタＱ２５のソースは電源Ｖddに接続され、ＮＭＯＳトランジスタＱ２６のソースは接地される。
【００７１】
ＰＭＯＳトランジスタＱ２５のドレイン（ＮＭＯＳトランジスタＱ２６のドレイン）であるノードＮ１２はＣＭＯＳインバータを構成するＰＭＯＳトランジスタＱ３２及びＮＭＯＳトランジスタＱ３３のゲート、ＰＭＯＳトランジスタＱ２３のゲート、及びＰＭＯＳトランジスタＱ２７及びＮＭＯＳトランジスタＱ２９のゲート、及びＮＭＯＳトランジスタＱ３０のドレインに接続される。
【００７２】
ＰＭＯＳトランジスタＱ２７のソースは電源Ｖddに接続され、ドレインはＮＭＯＳトランジスタＱ２８のドレインに接続され、ＮＭＯＳトランジスタＱ２８のソースはＮＭＯＳトランジスタＱ２９のドレインに接続され、ＮＭＯＳトランジスタＱ２９のソースは接地される。ＮＭＯＳトランジスタＱ３０のソースはＮＭＯＳトランジスタＱ３１のドレインに接続され、ＮＭＯＳトランジスタＱ３１のソースは接地される。
【００７３】
ＰＭＯＳトランジスタＱ３２のソースは電源Ｖddに接続され、ドレインはＮＭＯＳトランジスタＱ３３のドレインに接続され、ＮＭＯＳトランジスタＱ３３のソースは接地される。そして、ＰＭＯＳトランジスタＱ３２のドレインより得られる信号が遮断信号ＣＵＴ（遮断信号ＣＵＴ＜１＞〜ＣＵＴ＜ｎ＞のいずれか）となる。
【００７４】
このような構成において、リセット信号ＲＳＴに“Ｈ”パルス発生時を考える。リセット信号ＲＳＴが“Ｌ”から“Ｈ”に変化するに伴い、内部信号ＳＡが“Ｌ”から“Ｈ”、内部信号ＳＢが“Ｈ”から“Ｌ”に変化する。
【００７５】
この際、ヒューズ１０が切断されずに残存している場合は、ノードＮ１１が“Ｌ”、ノードＮ１２が“Ｈ”となるため、遮断信号ＣＵＴは“Ｌ”となり、その後、リセット信号ＲＳＴが“Ｌ”になると内部信号ＳＢが“Ｈ”となり、ＮＭＯＳトランジスタＱ２８がオン状態となるため、ＰＭＯＳトランジスタＱ２５及びＮＭＯＳトランジスタＱ２６よりなるインバータとＰＭＯＳトランジスタＱ２７及びＮＭＯＳトランジスタＱ２９がなるインバータとによるループにより、ノードＮ１２の“Ｈ”がラッチされ、遮断信号ＣＵＴの“Ｌ”が固定される。
【００７６】
一方、ヒューズ１０が切断されている場合は、リセット信号ＲＳＴの“Ｈ”パルス発生直前の内部信号ＳＡの“Ｌ”時にノードＮ１１が“Ｈ”に予め充電されており、ノードＮ１２が“Ｌ”となるため、遮断信号ＣＵＴは“Ｈ”となる。また、ＮＭＯＳトランジスタＱ３０及びＱ３１が共にオン状態となることによっても、ノードＮ１２は“Ｌ”に設定される。その後、リセット信号ＲＳＴが“Ｌ”になると内部信号ＳＢが“Ｈ”となり、前述したように、ノードＮ１２の“Ｈ”がラッチされ、遮断信号ＣＵＴの“Ｈ”が固定される。
【００７７】
このように、ヒューズ・レジスタラッチ回路ＦＲは、リセット信号ＲＳＴの“Ｈ”パルス発生時にヒューズ１０の遮断の有無の検出を行い、ヒューズ１０の残存時に“Ｌ”の遮断信号ＣＵＴを決定し、ヒューズ１０の切断時に“Ｈ”の遮断信号ＣＵＴを決定し、一度決定した遮断信号ＣＵＴの内容はノードＮ１２の値をラッチすることにより保持される。検出されたヒューズ１０の切断の有無の情報（遮断信号ＣＵＴの内容）を保持される。
【００７８】
図２１に戻って、ヒューズ・レジスタラッチ回路ＦＲ１〜ＦＲｎはそれぞれ、内部のヒューズの切断の有無を検出し、その結果を遮断信号ＣＵＴ＜１＞〜ＣＵＴ＜ｎ＞として出力する。したがって、ヒューズ切断を指示した遮断信号ＣＵＴ＜ｉ＞（ｉ＝１〜ｎのいずれか）は“Ｈ”となるため、対応のＰＭＯＳトランジスタＴｉはオフ状態となり、電源供給制御信号ＶＳＡ＜ｉ＞は供給されない。
【００７９】
図１５に戻って、電流冗長回路系１６は、ローカル電源回路ブロックＬＶ１〜ＬＶ８から、８ｎ個に分類されたローカル電源ブロック単位に、電源供給制御信号ＶＳＡ＜ｍ＞（ｍ＝１〜８ｎ（ｋ）のいずれか）を出力することができる。
【００８０】
このように、電流冗長回路系１６のローカル電源回路ブロックＬＶ１〜ＬＶ８は、選択信号ＳＥＬ＜１：３＞及びストローブ信号ＳＴＲＢに基づき、ローカル電源回路ブロックＬＶ１〜ＬＶ８内のヒューズの切断の有無を順次時分割で検知し、検知したヒューズ切断情報を遮断信号ＣＵＴ１〜ＣＵＴ８として保持することができる。
【００８１】
図２３及び図２４はメモリセル群ＭＧ（メモリセル群ＭＧ１〜ＭＧｋのいずれか）の一部の内部構成を示す回路図である。同図において、一つのＹアドレス選択信号ＣＳＬ＜ｉ＞によって、４列のメモリセルが選択される。
【００８２】
ビット線対ＢＬ１，バーＢＬ１間において、センスアンプＳＡ１の一方側（図中上方）及び他方側（図中下方）に複数のメモリセルＭＣ１１（図中は１つのみ示す）及びメモリセルＭＣ１２が設けられる。まず、センスアンプＳＡ１の一方側について説明する。メモリセルＭＣ１１，ＭＣ１２は図示していないがＳＲＡＭメモリセルを想定している。
【００８３】
メモリセルＭＣ１１はＮＭＯＳトランジスタＱ４１を介してビット線ＢＬ１と接続され、ＮＭＯＳトランジスタＱ４２を介してビット線バーＢＬ１に接続され、ＮＭＯＳトランジスタＱ４１及びＱ４２のゲートはワード線ＷＬに接続される。
【００８４】
ビット線イコライズ線ＢＬＥＱにゲートが共通に接続されるＮＭＯＳトランジスタＱ４３〜Ｑ４５において。ＮＭＯＳトランジスタＱ４３及びＱ４４の一方電極がビット線ＢＬ１及びビット線バーＢＬ１にそれぞれ接続され、ＮＭＯＳトランジスタＱ４３及びＱ４４の他方電極が共通に電源供給制御信号ＶＳＡ＜ｉ＞を受ける。また、ＮＭＯＳトランジスタＱ４５がビット線対ＢＬ１，バーＢＬ１間に介挿される。
【００８５】
ビット線対ＢＬ１，バーＢＬ１それぞれに内に介挿されるＮＭＯＳトランジスタＱ５４，Ｑ５５はゲートにビット線選択線ＢＬＩが接続される。
【００８６】
ビット線ＢＬ１はＮＭＯＳトランジスタＱ４６を介して入出力線Ｉ／Ｏ１に接続され、ビット線バーＢＬ１はＮＭＯＳトランジスタＱ４７を介して反転入出力線バーＩ／Ｏ１に接続される。ＮＭＯＳトランジスタＱ４６及びＱ４７のゲートは共通にＹアドレス選択信号ＣＳＬ＜ｉ＞を受ける。
【００８７】
センスアンプＳＡ１はＣＭＯＳインバータＩ１，Ｉ２の交叉接続により構成され、一方入出力端Ｐ１がビット線ＢＬ１に他方入力端Ｐ２がバービット線ＢＬ１に接続される。インバータＩ１，Ｉ２の電源端子Ｐ３は電源供給制御信号ＶＳＡ＜ｉ＞を受け、接地端子Ｐ４はＮＭＯＳトランジスタＱ４８を介して接地される。
【００８８】
次に、センスアンプＳＡ１の他方側について説明する。ビット線対ＢＬ１，バーＢＬ１内に介挿されるＮＭＯＳトランジスタＱ５６及びＱ５７のゲートにビット線選択線ＢＬＩが接続される。
【００８９】
ビット線イコライズ線ＢＬＥＱにゲートが共通に接続されるＮＭＯＳトランジスタＱ４９〜Ｑ５１において。ＮＭＯＳトランジスタＱ５０及びＱ５１の一方電極がビット線ＢＬ１及びビット線バーＢＬ１にそれぞれ接続され、ＮＭＯＳトランジスタＱ５０及びＱ５１の他方電極が共通に電源供給制御信号ＶＳＡ＜ｉ＞を受ける。また、ＮＭＯＳトランジスタＱ４９がビット線対ＢＬ１，バーＢＬ１間に介挿される。
【００９０】
メモリセルＭＣ１２はＮＭＯＳトランジスタＱ５２を介してビット線ＢＬ１に接続され、ＮＭＯＳトランジスタＱ５３を介してビット線バーＢＬ１に接続され、ＮＭＯＳトランジスタＱ５２及びＱ５３のゲートはワード線ＷＬに接続される。
【００９１】
ビット線対ＢＬ２，バーＢＬ２〜ビット線対ＢＬ４，バーＢＬ４間においても、センスアンプＳＡ２〜ＳＡ３の一方側及び他方側に複数のメモリセルＭＣ２１〜ＭＣ４１及びメモリセルＭＣ２２〜ＭＣ４２がそれぞれ設けられる。
【００９２】
ビット線イコライズ線ＢＬＥＱにゲートが共通に接続されるＮＭＯＳトランジスタＱ４３〜Ｑ４５において。ＮＭＯＳトランジスタＱ４３及びＱ４４の一方電極がビット線ＢＬ２〜ＢＬ４及びビット線バーＢＬ２〜バーＢＬ４にそれぞれ接続され、ＮＭＯＳトランジスタＱ４３及びＱ４４の他方電極が共通に電源供給制御信号ＶＳＡ＜ｉ＞を受ける。
【００９３】
ビット線イコライズ線ＢＬＥＱにゲートが共通に接続されるＮＭＯＳトランジスタＱ４９〜Ｑ５１において。ＮＭＯＳトランジスタＱ５０及びＱ５１の一方電極がビット線ＢＬ２〜ＢＬ４及びビット線バーＢＬ２〜バーＢＬ４にそれぞれ接続され、ＮＭＯＳトランジスタＱ５０及びＱ５１の他方電極が共通に電源供給制御信号ＶＳＡ＜ｉ＞を受ける。
【００９４】
そして、ビット線ＢＬ２〜ＢＬ４はＮＭＯＳトランジスタＱ４６を介して入出力線Ｉ／Ｏ２〜Ｉ／Ｏ４にそれぞれ接続され、ビット線バーＢＬ２〜バーＢＬ４はＮＭＯＳトランジスタＱ４７を介して反転入出力線バーＩ／Ｏ２〜バーＩ／Ｏ４に接続される。ＮＭＯＳトランジスタＱ４６及びＱ４７のゲートは共通にＹアドレス選択信号ＣＳＬ＜ｉ＞を受ける。
【００９５】
センスアンプＳＡ２〜ＳＡ４はそれぞれＣＭＯＳインバータＩ１，Ｉ２の交叉接続により構成され、センスアンプＳＡ２〜ＳＡ４それぞれの一方入出力端Ｐ１がビット線ＢＬ２〜ＢＬ４に他方入力端Ｐ２がビット線バーＢＬ２〜バーＢＬ４にそれぞれ接続される。センスアンプＳＡ２〜ＳＡ４において、インバータＩ１，Ｉ２の電源端子Ｐ３は共通に電源供給制御信号ＶＳＡ＜ｉ＞を受け、接地端子Ｐ４はそれぞれＲＮＭＯＳトランジスタＱ４８を介して接地される。
【００９６】
このような構成において、電源供給制御信号ＶＳＡ＜ｉ＞はセンスアンプＳＡ１〜ＳＡ４及びイコライズ回路（ＮＭＯＳトランジスタＱ４３，Ｑ４４，Ｑ５０，Ｑ５１）の供給電源として機能しているため、ヒューズ・レジスタラッチ回路ＦＲによって電源供給制御信号ＶＳＡ＜ｉ＞の供給を遮断することにより、Ｙアドレス選択信号ＣＳＬ＜ｉ＞により選択されるメモリセルの電源供給を実質的に停止することができる。
【００９７】
このように、本実施の形態の半導体記憶装置の電流冗長回路系１６は、“Ｈ”の遮断信号ＣＵＴによって無効にされた電源供給制御信号ＶＳＡに対応するメモリセル群への給電を停止する給電停止機能を有する。そして、欠陥メモリセル群を冗長メモリセルと置き換える置換単位に追従する形で、電源供給制御信号ＶＳＡに対応するメモリセル群を決定することにより、この給電停止機能によって欠陥メモリセル群への電源供給を電源投入直後に確実に停止できる分、低消費電力化を図ることができる。
【００９８】
＜本実施の形態の効果についての考察＞
このように、本実施の形態の半導体記憶装置は、昇圧電源回路系１を内蔵し、この昇圧電源回路系１内の昇圧電位検出回路１２の発振起動信号ＲＥＮを用いることにより、電流救済回路系２によって、電源投入直後において確実に装置内のトリミングヒューズ（ヒューズ１０）の切断の有無を検出することができる。
【００９９】
一般に、トリミングヒューズの切断の有無を検出するトリガとなる信号を、外部より与える場合と内部で自律的に発生させるものに大別される。
【０１００】
外部から与える信号として、非同期式の半導体記憶装置では、外部から入力されるチップ選択信号バーＣＳ、アドレス信号Ａｄｄｒｅｓｓの遷移を検出して得られるアドレス遷移検出信号ＡＴＤ等をトリガとすることが考えられる。
【０１０１】
しかし、上記方法では正常に動作できない欠陥メモリセル群を代替の冗長メモリセル群に置換する点においては問題がないが、電源投入直後に欠陥メモリセル群への給電を停止して代替の冗長メモリセル群へ置き換える電流冗長救済に適用できない。
【０１０２】
以下、この点について詳述する。チップ選択信号バーＣＳやアドレス遷移検出信号ＡＴＤは電源投入直後の最初の入力（チップの選択、アドレスによりメモリセルの選択等の最初の外部信号の入力）が与えられるまでは活性状態とならない信号である。
【０１０３】
このため、電源投入から最初の入力が与えられるまでの待機時消費電流を低減すべく、欠陥の有無を問わず、通常メモリセル群と冗長メモリセル群両方の給電を停止しておき、電源投入後の最初の入力が与えられた時点からヒューズ切断の有無を検出した後、欠陥のないメモリセル群への給電を開始する必要がある。しかしながら、通常メモリセル群及び代替の冗長メモリセル群は比較的大きな容量性負荷であり、一斉に給電するには少なくとも数マイクロ秒の時間を必要とするため、チップ選択信号バーＣＳ及びアドレス遷移検出信号ＡＴＤ等をトリガとしてヒューズ切断の有無の検出を行っていたのでは、数十ナノ秒のアクセスタイミングに間に合わせることは到底不可能となる。
【０１０４】
このように、チップ選択信号バーＣＳ及びアドレス遷移検出信号ＡＴＤ等をトリガとしてヒューズ切断の有無の検出を行っても、電源投入直後の早期にヒューズ切断の有無を検出することができない。
【０１０５】
一方、半導体記憶装置の内部でトリガとなる信号を発生させる例として、パワーオンリセット信号を利用する方法が考えられる。しかしながら、パワーオンリセット信号は電源投入直後から電源電圧が正常動作が保証されている規定電圧になるまでの期間のみ活性状態となる信号である。なお、上記特許文献１で開示された方法はパワーオンリセット信号が非活性状態になった時点で利用しているため、実質的なパワーオンリセット信号の利用（パワーオンリセット信号の活性状態時での利用）ではない。
【０１０６】
上述したパワーオンリセット信号は、電源投入時の極めて短時間の温度環境条件や外来ノイズなどに影響されるため、原理的に発生確率１００％の完全な信号とはいえない性質の信号である。このような不安定なパワーオンリセット信号によっては、電源投入直後において確実に装置内のトリミングヒューズの切断の有無を検出し、電流冗長救済を行うことができない。
【０１０７】
一方、本実施の形態では、トリミングヒューズの切断の有無を検出するトリガとなる信号を、昇圧電位検出回路１２から発生される発振起動信号ＲＥＮとしている。この発振起動信号ＲＥＮは電源投入直後に必ず間欠的に“Ｈ”パルスを発生する信号であるため、発振起動信号ＲＥＮをトリガとすることにより、電源投入直後において早期かつ確実に装置内のトリミングヒューズの切断の有無を検出することができ、待機時消費電流の確実な低減化を実現できる。
【０１０８】
＜降圧電源回路系への適用＞
上述した実施の形態では、昇圧電位ＶＰＰを発生する昇圧電源回路系１から発振起動信号ＲＥＮを出力する例を示したが、昇圧電源回路系１に置き換えて降圧電位ＶＢＢを発生する降圧電源回路系を設ける構成も考えられる。すなわち、降圧電位ＶＢＢは外部より供給される接地電位を低レベル方向にレベルシフトさせて得られる内部電位であり、このような降圧電位ＶＢＢを内部電位として発生する内部電位発生回路部として機能する降圧電源回路系を昇圧電源回路系１に置き換えることが可能である。
【０１０９】
図２５は昇圧電源回路系１の昇圧電位検出回路１２に対応する降圧電源回路系における降圧電位検出回路の内部構成を示す回路図である。
【０１１０】
同図に示すように、降圧電位検出回路はＰＭＯＳトランジスタＱ１５，Ｑ１６、ＮＭＯＳトランジスタＱ１７〜Ｑ１９及びコンパレータ２３から構成される。ゲート共通のＰＭＯＳトランジスタＱ１５，Ｑ１６のソースは共に電源Ｖddに接続される。ＰＭＯＳトランジスタＱ１５のドレインであるノードＮ２１はＮＭＯＳトランジスタＱ１７のドレインに接続され、ＰＭＯＳトランジスタＱ１６はゲート，ドレインは共通接続され、ドレインであるノードＮ２２はＮＭＯＳトランジスタＱ１８のドレインに接続される。
【０１１１】
ＮＭＯＳトランジスタＱ１７及びＱ１８はゲートに共通のバイアス信号ＢＩＡＳＢが付与され、ＮＭＯＳトランジスタＱ１７のソースはゲート，ドレイン共通のＮＭＯＳトランジスタＱ１９のドレインに接続され、ＮＭＯＳトランジスタＱ１９のソースに降圧電位ＶＢＢが設定される。一方、ＮＭＯＳトランジスタＱ１８のソースは接地される。
【０１１２】
そして、ノードＮ２１がコンパレータ２３の正入力にノードＮ２２がコンパレータ２３の負入力に接続され、コンパレータ２３の出力が発振起動信号ＲＥＮ２となる。
【０１１３】
このような構成において、バイアス信号ＢＩＡＳＢとしてＮＭＯＳトランジスタＱ１７及びＱ１８がオンするレベルの電位（低消費電力で駆動する場合はＰＭＯＳトランジスタＱ１及びＱ１８の閾値電圧より若干高めの電位）を付与すると、ＰＭＯＳトランジスタＱ１５及びＱ１６はカレントミラー回路を構成するため、ノードＮ２１及びＮ２２には同一電流量が流れる。したがって、ノードＮ２１は電源Ｖdd，降圧電位ＶＢＢ間の所定電位に分圧されるためノードＮ２１の電位は降圧電位ＶＢＢの変動に伴い変動し、一方、ノードＮ２２は電源Ｖdd，接地電位間の所定の基準電位に設定される。
【０１１４】
したがって、降圧電位ＶＢＢが十分降圧しノードＮ２１の電位がノードＮ２２の基準電位より低い場合は発振起動信号ＲＥＮ２は“Ｌ”となり、降圧電位ＶＢＢの降圧レベルが不十分でノードＮ２１の電位がノードＮ２２の基準電位より高い場合は発振起動信号ＲＥＮ２は“Ｈ”となる。その結果、発振起動信号ＲＥＮ２は、昇圧電位検出回路１２の発振起動信号ＲＥＮ同様、間欠的に“Ｈ”パルスを発生する信号となる。
【０１１５】
図２６は降圧電位ＶＢＢ発生用の降圧チャージポンプの内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路２４は発振信号ＲＯＳＣを受け、発振信号ＲＯＳＣが発振している際、インバータＧ５１〜Ｇ５３にそれぞれ駆動信号Ｄ１１〜Ｄ１３を出力する。
【０１１６】
インバータＧ５１の出力はキャパシタＣ１１の一方電極Ｃ１１Ｅに接続され、キャパシタＣ１１の他方電極Ｃ１１ＢはＰＭＯＳトランジスタＱ７０のドレイン及びＰＭＯＳトランジスタＱ７１及びＱ７２のゲートに接続される。
【０１１７】
ＰＭＯＳトランジスタＱ７０はソース及びゲートが共通に接地電位に接続され、ＰＭＯＳトランジスタＱ７１及びＱ７２のソースは接地電位に接続される。
【０１１８】
インバータＧ５２の出力はキャパシタＣ１２の一方電極Ｃ１２Ｅに接続され、キャパシタＣ１２の他方電極Ｃ１２ＢはＰＭＯＳトランジスタＱ７２のドレイン及びＰＭＯＳトランジスタＱ７３のゲートに共通接続される。
【０１１９】
インバータＧ５３の出力はキャパシタＣ１３の一方電極Ｃ１３Ｅに接続され、キャパシタＣ１３の他方電極Ｃ１３ＢはＰＭＯＳトランジスタＱ７１のドレイン及びＰＭＯＳトランジスタＱ７３のソースに共通接続される。
【０１２０】
図２７は図２６で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ＲＯＳＣに基づき生成される駆動信号Ｄ１１〜Ｄ１３（図２７には図示せず）によってキャパシタＣ１１〜Ｃ１３の一方電極Ｃ１１Ｅ〜Ｃ１３Ｅの電位を設定し、キャパシタＣ１１〜Ｃ１３の容量結合を利用してそれぞれの他方電極Ｃ１１Ｂ〜Ｃ１３Ｂを変化させることにより、接地電位（０Ｖ）が降圧された昇圧電位ＶＢＢ（−１．２Ｖ程度）を発生させている。
【０１２１】
このような降圧電位検出回路及び降圧チャージポンプを内部に有する降圧電源回路系を設けることにより、昇圧電源回路系１と同様に、電源投入直後に間欠的に“Ｈ”パルスを発生する発振起動信号ＲＥＮ２を生成することができるため、昇圧電源回路系１に置き換えて降圧電位ＶＢＢを発生する降圧電源回路系を設けても同様な効果を奏する。
【０１２２】
＜メモリセルについて等＞
本実施の形態で述べたメモリセルＭＣとしてＳＲＡＭメモリセルを想定したが、ＳＲＡＭメモリセルに限定されることなく、他のメモリセルに対しても適用可能である。例えば、特開平８−１８０６９９号公報に開示されたＤＲＡＭメモリセルを有する半導体記憶装置の電源供給に対しても対応可能である。
【０１２３】
上記文献で開示された半導体記憶装置では、ビット線イコライズ回路およびセンスアンプの電源供給配線へ電源供給は、ビット線対群ごとに接地されている配線により行なわれる。したがって、電源供給制御信号ＶＳＡ＜ｉ＞によって上記ビット線対群毎に上記電源供給を制御することにより、本実施の形態と同様、低消費電力化を図ることができる。
【０１２４】
また、特開平２００３−３０３４９１号公報に開示されたような特殊な構造のＳＲＡＭメモリセル（従来のＤＲＡＭと比較してリフレッシュ動作が不要で、従来のＳＲＡＭと比較してセル面積が縮小されたメモリセル）に対しても、適用可能である。また、上記特殊な構造のＳＲＡＭメモリセルを有する半導体記憶装置において、昇圧電位ＶＰＰを動作時に必要とする場合は、昇圧電源回路系１から発生する昇圧電位ＶＰＰを上記特殊な構造のＳＲＡＭメモリセルの動作用にも利用することができる利点を奏する。
【０１２５】
なお、本実施の形態では、ＳＲＡＭ等の半導体記憶装置について記載したが、ヒューズの切断の有無の早期かつ確実な検知が要求される半導体装置全般において本発明が適用可能であることは勿論である。
【図面の簡単な説明】
【０１２６】
【図１】この発明の実施の形態である半導体記憶装置の全体構成を示すブロック図である。
【図２】図１で示した昇圧電源回路系の内部構成を示すブロック図である。
【図３】図２で示した基準電圧発生回路の内部構成を示す回路図である。
【図４】電源Ｖddと基準電圧ＶＲＥＦとの関係を示すグラフである。
【図５】図２で示した昇圧電位検出回路の内部構成を示す回路図である。
【図６】昇圧電位検出回路による発振起動信号ＲＥＮの発生タイミングを示すタイミング図である。
【図７】図２で示した発振回路の内部構成を示す回路図である。
【図８】図２で示した昇圧チャージポンプの内部構成を示す回路図である。
【図９】図８で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。
【図１０】図１で示した電流救済回路系の内部構成を示すブロック図である。
【図１１】図１０で示した時分割信号発生回路の内部構成を示すブロック図である。
【図１２】図１１で示した計数信号発生回路の内部構成を示す回路図である。
【図１３】図１１で示した計数回路の内部構成を示す回路図である。
【図１４】図１１で示した時分割信号発生回路の信号発生動作を示すタイミング図である。
【図１５】図０１示した電流冗長回路系の内部構成を示すブロック図である。
【図１６】図１５で示したデコード回路の内部構成（その１）を示す回路図である。
【図１７】図１５で示したデコード回路の内部構成（その２）を示す回路図である。
【図１８】図１５で示したデコード回路の内部構成（その３）を示す回路図である。
【図１９】図１５で示したデコード回路の内部構成（その４）を示す回路図である。
【図２０】デコード回路によるリセット信号の発生状況を示すタイミング図である。
【図２１】図１５で示したローカル電源回路ブロック内部構成を示す説明図である。
【図２２】図２１で示したヒューズ・レジスタラッチ回路の内部構成を示す回路図である。
【図２３】メモリセル群の一部の内部構成を示す回路図である。
【図２４】メモリセル群の一部の内部構成を示す回路図である。
【図２５】降圧電位検出回路の内部構成を示す回路図である。
【図２６】降圧チャージポンプの内部構成を示す回路図である。
【図２７】図２６で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。
【符号の説明】
【０１２７】
１  昇圧電源回路系、２  電流救済回路系、３  Ｙアドレス選択回路、４  リードアンプ・ライトドライバ、５  Ｘアドレス選択回路、６  入出力制御回路、１０  ヒューズ、１１  基準電圧発生回路、１２  昇圧電位検出回路、１３  発振回路、１４  昇圧チャージポンプ、１５  時分割信号発生回路、１６  電流冗長回路系、ＭＧ１〜ＭＧｋ  メモリセル群。
【図１】
2006079682.tif 000003
【図２】
2006079682.tif 000004
【図３】
2006079682.tif 000005
【図４】
2006079682.tif 000006
【図５】
2006079682.tif 000007
【図６】
2006079682.tif 000008
【図７】
2006079682.tif 000009
【図８】
2006079682.tif 000010
【図９】
2006079682.tif 000011
【図１０】
2006079682.tif 000012
【図１１】
2006079682.tif 000013
【図１２】
2006079682.tif 000014
【図１３】
2006079682.tif 000015
【図１４】
2006079682.tif 000016
【図１５】
2006079682.tif 000017
【図１６】
2006079682.tif 000018
【図１７】
2006079682.tif 000019
【図１８】
2006079682.tif 000020
【図１９】
2006079682.tif 000021
【図２０】
2006079682.tif 000022
【図２１】
2006079682.tif 000023
【図２２】
2006079682.tif 000024
【図２３】
2006079682.tif 000025
【図２４】
2006079682.tif 000026
【図２５】
2006079682.tif 000027
【図２６】
2006079682.tif 000028
【図２７】
2006079682.tif 000029