(57)【要約】【課題】  引っ張り応力がかかった半導体層が設けられた基板上に高電圧駆動デバイスを形成できるようにする。【解決手段】  酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成し、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５を熱酸化させるとともに、第２単結晶半導体層５の構成成分を歪み半導体領域Ｒ１の第１単結晶半導体層３内に拡散させ、歪み半導体領域Ｒ１の第１単結晶半導体層３を第３単結晶半導体層３´に変換し、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３上および歪み半導体領域Ｒ１の第３単結晶半導体層３´上に第４単結晶半導体層７を形成する。【選択図】      図１
2006049673.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に形成された無歪み半導体領域と、
前記絶縁体上に形成された引っ張り応力による歪み半導体領域とを備えることを特徴とする半導体基板。
【請求項２】
前記無歪み半導体領域は、Ｓｉの単一層から構成され、前記歪み半導体領域はＳｉとＳｉＧｅとの積層構造から構成されていることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記無歪み半導体領域の半導体層の膜厚は、前記歪み半導体領域の半導体層の膜厚よりも厚いことを特徴とする請求項１または２記載の半導体基板。
【請求項４】
無歪み半導体層および引っ張り応力による歪み半導体層が形成された支持基板と、
前記歪み半導体層に形成された低電圧駆動の電界効果トランジスタと、
前記無歪み半導体層に形成された高電圧駆動の電界効果トランジスタとを備えることを特徴とする半導体装置。
【請求項５】
前記無歪み半導体層は、Ｓｉの単一層から構成され、前記歪み半導体層はＳｉＧｅ上に積層されたＳｉから構成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、
前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、
前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、
前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、
前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項７】
支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、
前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、
前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、
前記第１半導体層上の絶縁膜を除去する工程と、
第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項８】
支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、
前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、
前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、
前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、
前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程と、
前記第１領域の第４半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、
前記第２領域の第４半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、
前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、
前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、
前記第１半導体層上の絶縁膜を除去する工程と、
第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程と、
前記第１領域の第３半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、
前記第２領域の第３半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、歪み半導体領域と無歪み半導体領域とを同一基板上に形成する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、例えば、非特許文献１、２に開示されているように、チャネル領域を有する半導体層に引っ張り応力を加えることにより、電子とホールの移動度を向上させ、半導体層に形成された電界効果トランジスタを高速化する方法がある。
【非特許文献１】Ｋ．Ｒｉｍ，Ｋ．Ｃｈａｎ，Ｄ．Ｂｏｙｄ，Ｊ．Ｏｔｔ，Ｎ．Ｋｉｙｍｋｏ，Ｆ．Ｃａｓｄｏｎｅ，Ｌ．Ｔａｉ，Ｓ．Ｋｏｅｓｔｅｒ，Ｍ．Ｃｏｂｂ，Ｄ．Ｃａｎａｐｅｒｉ，Ｂ．Ｔｏ，Ｅ．Ｄｕｃｈ，Ｉ．Ｂａｂｉｃｈ，Ｒ．Ｃａｒｒｕｔｈｅｒｓ，Ｐ．Ｓａｕｎｄｅｒｓ，Ｇ．Ｗａｌｋｅｒ，Ｙ．Ｚｈａｎｇ，Ｍ．Ｓｔｅｅｎ，ａｎｄ  Ｍ．Ｉｅｏｎｇ“Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｍｏｂｉｌｉｔｙ  Ｃｈａｒａｃｒｅｒｉｓｔｉｃｓ  ｏｆ  Ｕｌｔｒａ−ｔｈｉｎ  Ｓｔｒａｉｎｅｄ  Ｓｉ  Ｄｉｒｅｃｔｌｙ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＳＤＯＩ）ＭＯＳＦＥＴｓ”２００３  ＩＥＥＥ  ３．１．１−３．１．４
【非特許文献２】Ｈ．Ｃ．−Ｈ．Ｗａｎｇ，Ｙ．−Ｐ．Ｗａｎｇ，Ｓ．−Ｊ．Ｃｈｅｎ，Ｃ．−Ｈ．Ｇｅ，Ｓ．Ｍ．Ｔｉｎｇ，Ｊ．−Ｙ．Ｋｕｎｇ，Ｒ．−Ｌ．Ｈｗａｎｇ，Ｈ．−Ｋ．Ｃｈｉｕ，Ｌ．Ｃ．Ｓｈｅｕ，Ｐ．−Ｙ．Ｔｓａｉ，Ｌ．−Ｇ．Ｙａｏ，Ｓ．−Ｃ．Ｃｈｅｎ，Ｈ．−Ｊ．Ｔａｏ，Ｙ．−Ｃ．Ｙｅｏ，Ｗ．−Ｃ．Ｌｅｅ，ａｎｄ  Ｃ．Ｈｕ“Ｓｕｂｓｔｒａｔｅ−Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｔｅｃｈｎｏｌｏｇｙ：Ｐｒｏｃｅｓｓ  Ｉｎｔｅｇｒａｔｉｏｎ”２００３  ＩＥＥＥ  ３．４．１−３．４．４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体層に引っ張り応力を加えると、ドレイン耐圧が低下し、引っ張り応力がかかった半導体層に高電圧駆動の電界効果トランジスタを形成すると、電界効果トランジスタの信頼性が劣化する。このため、引っ張り応力がかかった半導体層に形成され、低電圧で高速動作させることが可能な電界効果トランジスタと、高電圧駆動の電界効果トランジスタを同一基板上に形成することができないという問題があった。
【０００４】
そこで、本発明の目的は、引っ張り応力がかかった半導体層が設けられた基板上に高電圧駆動デバイスを形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、絶縁体上に形成された無歪み半導体領域と、前記絶縁体上に形成された引っ張り応力による歪み半導体領域とを備えることを特徴とする。
これにより、無歪み半導体領域および歪み半導体領域を同一の基板上に形成することが可能となるとともに、無歪み半導体領域および歪み半導体領域を絶縁体で素子分離することができる。このため、歪み半導体領域の寄生容量を低減させることを可能としつつ、電子とホールの移動度を向上させることが可能となり、歪み半導体領域に形成された電界効果トランジスタの高速化を図ることが可能となるとともに、無歪み半導体領域に電界効果トランジスタを形成することで、ドレイン耐圧の低下を抑制することが可能となる。この結果、低電圧動作デバイスと高電圧駆動デバイスとを同一基板上に形成した場合においても、高電圧駆動デバイスの信頼性の劣化を抑制しつつ、低電圧動作デバイスの高速化を図ることが可能となり、半導体装置の高密度集積化を可能としつつ、半導体装置の低消費電力化および高速化を図ることができる。
【０００６】
また、本発明の一態様に係る半導体基板によれば、前記無歪み半導体領域は、Ｓｉの単一層から構成され、前記歪み半導体領域はＳｉとＳｉＧｅとの積層構造から構成されていることを特徴とする。
これにより、歪み半導体領域をエピタキシャル成長で形成することが可能となり、歪み半導体領域を単結晶半導体で構成することが可能となるとともに、歪み半導体領域の表面にＳｉ層を設けることが可能となる。このため、Ｓｉの熱酸化にてゲート絶縁膜を形成することが可能となり、ゲート絶縁膜と半導体領域との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、無歪み半導体領域および歪み半導体領域とを同一の基板上に形成することができ、高信頼性化された高電圧駆動デバイスと、高速かつ低消費電力化された低電圧動作デバイスとを同一基板上に混載することができる。
【０００７】
また、本発明の一態様に係る半導体基板によれば、前記無歪み半導体領域の半導体層の膜厚は、前記歪み半導体領域の半導体層の膜厚よりも厚いことを特徴とする。
これにより、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に混載することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、無歪み半導体層および引っ張り応力による歪み半導体層が形成された支持基板と、前記歪み半導体層に形成された低電圧駆動の電界効果トランジスタと、前記無歪み半導体層に形成された高電圧駆動の電界効果トランジスタとを備えることを特徴とする。
これにより、無歪み半導体層および歪み半導体層を同一の基板上に形成することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記無歪み半導体層は、Ｓｉの単一層から構成され、前記歪み半導体層はＳｉＧｅ上に積層されたＳｉから構成されていることを特徴とする。
これにより、Ｓｉの熱酸化にてゲート絶縁膜を形成することが可能となり、ゲート絶縁膜と半導体領域との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、無歪み半導体領域および歪み半導体領域とを同一の基板上に形成することができ、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【００１０】
また、本発明の一態様に係る半導体基板の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程とを備えることを特徴とする。
【００１１】
これにより、エピタキシャル成長および熱処理を行うことで、材質の異なる半導体層を同一基板上に形成することが可能となるとともに、同一の酸化防止膜を用いることで、エピタキシャル成長および熱酸化を選択的に行うことができる。このため、製造工程の煩雑化を抑制しつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、前記第１半導体層上の絶縁膜を除去する工程と、第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、エピタキシャル成長を行うことで、表面を平坦化することを可能としつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程と、前記第１領域の第４半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、前記第２領域の第４半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする。
【００１４】
これにより、製造工程の煩雑化を抑制しつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、前記第１半導体層上の絶縁膜を除去する工程と、第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程と、前記第１領域の第３半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、前記第２領域の第３半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする。
【００１６】
これにより、エピタキシャル成長を行うことで、表面を平坦化することを可能としつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上には絶縁層２が形成され、絶縁層２上には第１単結晶半導体層３が形成されている。ここで、支持基板１上には、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を設けることができる。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、第１単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、第１単結晶半導体層３が絶縁層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、第１単結晶半導体層３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００１８】
次に、ＣＶＤなどの方法により、第１単結晶半導体層３上の全面に酸化防止膜４を成膜する。なお、酸化防止膜４としては、例えば、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜との積層構造を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜４をパターニングすることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３を酸化防止膜４で覆ったまま、歪み半導体領域Ｒ１の第１単結晶半導体層３を露出させる。
【００１９】
次に、図１（ｂ）に示すように、酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成する。ここで、無歪み半導体領域Ｒ２の第１単結晶半導体層３を酸化防止膜４で覆ったまま、エピタキシャル成長を行うことにより、歪み半導体領域Ｒ１の第１単結晶半導体層３上に第２単結晶半導体層５を選択的に形成することができる。
【００２０】
なお、第２単結晶半導体層５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。ここで、第１単結晶半導体層３の材質としてＳｉを用いた場合、第２単結晶半導体層５の材質としてＳｉＧｅを用いることが好ましい。これにより、第１単結晶半導体層３と第２単結晶半導体層５との格子定数を近づけることが可能となり、結晶品質の良好な第２単結晶半導体層５を第１単結晶半導体層３上に安定して形成することができる。
【００２１】
次に、図１（ｃ）に示すように、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５を熱酸化させるとともに、第２単結晶半導体層５の構成成分を歪み半導体領域Ｒ１の第１単結晶半導体層３内に拡散させ、歪み半導体領域Ｒ１の第１単結晶半導体層３を第３単結晶半導体層３´に変換するとともに、第３単結晶半導体層３´上に酸化膜６を形成する。
【００２２】
例えば、第１単結晶半導体層３の材質としてＳｉ、第２単結晶半導体層５の材質としてＳｉＧｅを用いた場合、第２単結晶半導体層５を熱酸化させると、ＳｉＧｅの構成成分のうちＳｉは酸化されてＳｉＯ2となり、第１単結晶半導体層３上に酸化膜６が形成されるとともに、Ｇｅは酸化されないので、第１単結晶半導体層３に拡散し、第３単結晶半導体層３´としてＳｉxＧｅ1-xが形成される。
【００２３】
なお、酸化防止膜４をマスクとして第２単結晶半導体層５のエピタキシャル成長および熱処理を行うことにより、製造工程の煩雑化を抑制しつつ、材質の互いに異なる第１単結晶半導体層３および第３単結晶半導体層３´を同一の支持基板１上に形成することが可能となるとともに、第１単結晶半導体層３および第３単結晶半導体層３´の結晶品質を良好に維持することができる。
【００２４】
次に、図２（ａ）に示すように、歪み半導体領域Ｒ１の第３単結晶半導体層３´上の酸化膜６を除去するとともに、無歪み半導体領域Ｒ２の第１単結晶半導体層３上の酸化防止膜４を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第１単結晶半導体層３と第３単結晶半導体層３´との境界部分を除去することにより、第１単結晶半導体層３と第３単結晶半導体層３´とをメサ分離する。
【００２５】
ここで、第１単結晶半導体層３と第３単結晶半導体層３´との境界部分を除去することにより、第１単結晶半導体層３と第３単結晶半導体層３´との境界部分に発生した欠陥領域を除去することができる。そして、第３単結晶半導体層３´の熱処理を行うことにより、第３単結晶半導体層３´をリラックスさせるとともに、第３単結晶半導体層３´の結晶欠陥を回復させる。
【００２６】
次に、図２（ｂ）に示すように、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３上および歪み半導体領域Ｒ１の第３単結晶半導体層３´上に第４単結晶半導体層７を形成する。ここで、第４単結晶半導体層７の材質は、第１単結晶半導体層３の材質と同じで、第３単結晶半導体層３の材質と異なるように選択することが好ましい。これにより、無歪み半導体領域Ｒ２では、第１単結晶半導体層３と第４単結晶半導体層７との格子定数を一致させて、無歪み半導体領域Ｒ２の第４単結晶半導体層７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１では、第３単結晶半導体層３´と第４単結晶半導体層７との格子定数が一致しないようにして、歪み半導体領域Ｒ１の第４単結晶半導体層７に歪みを発生させることが可能となり、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を同一の支持基板１上に形成することが可能となる。
【００２７】
例えば、第１単結晶半導体層３の材質としてＳｉ、第２単結晶半導体層５の材質としてＳｉＧｅを用いた場合、第４単結晶半導体層７の材質としてＳｉを用いることが好ましい。これにより、無歪み半導体領域Ｒ２の第４単結晶半導体層７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１の第４単結晶半導体層７に引っ張り応力による歪みを発生させることが可能となる。このため、無歪み半導体領域Ｒ２では、第４単結晶半導体層７のバンドギャップの拡大を抑制して、耐圧を確保することが可能となるとともに、歪み半導体領域Ｒ１では、第４単結晶半導体層７の電子とホールの移動度を向上させることができる。
【００２８】
次に、図２（ｃ）に示すように、第４単結晶半導体層７の熱酸化を行うことにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７上にゲート絶縁膜８ａ、８ｂをそれぞれ形成する。ここで、無歪み半導体領域Ｒ２のゲート絶縁膜８ｂは、歪み半導体領域Ｒ１のゲート絶縁膜８ａよりも厚くすることができる。なお、ゲート絶縁膜８ｂをゲート絶縁膜８ａよりも厚くする方法としては、第４単結晶半導体層７の熱酸化を行うことにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７上に同じ膜厚の熱酸化膜を形成する。そして、歪み半導体領域Ｒ１の熱酸化膜を除去した後、第４単結晶半導体層７の熱酸化を再び行うことにより、歪み半導体領域Ｒ１の第４単結晶半導体層７上に規定の膜厚の熱酸化膜を形成するとともに、無歪み半導体領域Ｒ２の第４単結晶半導体層７上の熱酸化膜の膜厚を増加させることができる。
【００２９】
そして、ＣＶＤなどの方法により、ゲート絶縁膜８ａ、８ｂが形成された第４単結晶半導体層７上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７上にゲート電極９ａ、９ｂをそれぞれ形成する。
【００３０】
そして、ゲート電極９ａ、９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４単結晶半導体層７内にイオン注入することにより、ゲート電極９ａ、９ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１０ａ、１０ｂを、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７にそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層１０ａ、１０ｂが形成された第４単結晶半導体層７上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極９ａ、９ｂの側壁にサイドウォール１１ａ、１１ｂをそれぞれ形成する。そして、ゲート電極９ａ、９ｂおよびサイドウォール１１ａ、１１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４単結晶半導体層７内にイオン注入することにより、サイドウォール１１ａ、１１ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１２ａ、１２ｂを、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７にそれぞれ形成する。
【００３１】
これにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を同一の支持基板１上に形成することが可能となるとともに、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を絶縁体２で素子分離することができる。このため、歪み半導体領域Ｒ１の寄生容量を低減させることを可能としつつ、電子とホールの移動度を向上させることが可能となり、歪み半導体領域Ｒ１に形成された電界効果トランジスタの高速化を図ることが可能となるとともに、無歪み半導体領域Ｒ２に電界効果トランジスタを形成することで、ドレイン耐圧の低下を抑制することが可能となる。この結果、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一の支持基板１上に混載することが可能となり、半導体装置の高密度集積化を可能としつつ、半導体装置の低消費電力化および高速化を図ることができる。
【００３２】
また、第４単結晶半導体層７の材質としてＳｉを用いることにより、Ｓｉの熱酸化にてゲート絶縁膜８ａ、８ｂを形成することが可能となり、ゲート絶縁膜８ａ、８ｂと第４単結晶半導体層７との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を同一の支持基板１上に形成することができ、高信頼性化された高電圧駆動デバイスと、高速かつ低消費電力化された低電圧動作デバイスとを同一基板上に混載することができる。
【００３３】
また、上述した実施形態では、第１単結晶半導体層３と第３単結晶半導体層３´との膜厚を互いに同一とした場合について説明したが、第３単結晶半導体層３´の膜厚を第１単結晶半導体層３の膜厚よりも薄くするようにしてもよい。これにより、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一の支持基板１上に混載することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一の支持基板１上に混載することが可能となる。
【００３４】
なお、第３単結晶半導体層３´の膜厚を第１単結晶半導体層３の膜厚よりも薄くする方法としては、図１（ａ）の工程において第１単結晶半導体層３のハーフエッチングにより第１単結晶半導体層３を薄膜化してから、第２単結晶半導体層５のエピタキシャル成長を行うようにしてもよい。
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００３５】
図３（ａ）において、支持基板２１上には絶縁層２２が形成され、絶縁層２２上には第１単結晶半導体層２３が形成されている。ここで、支持基板２１上には、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２を設けることができる。
次に、ＣＶＤなどの方法により、第１単結晶半導体層２３上の全面に酸化膜２４を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２４をパターニングすることにより、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３を酸化膜２４で覆ったまま、歪み半導体領域Ｒ１１の第１単結晶半導体層２３を露出させる。
【００３６】
次に、図３（ｂ）に示すように、酸化防止膜２４をマスクとして第１単結晶半導体層２３のハーフエッチングを行うことにより、第１単結晶半導体層２３の歪み半導体領域Ｒ１１に段差２３ａを形成する。
次に、図３（ｃ）に示すように、酸化防止膜２４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層２３上に第２単結晶半導体層２５を形成する。ここで、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３を酸化防止膜２４で覆ったまま、エピタキシャル成長を行うことにより、歪み半導体領域Ｒ１１の第１単結晶半導体層２３上に第２単結晶半導体層２５を選択的に形成することができる。
【００３７】
なお、第１単結晶半導体層２３の材質としてＳｉを用いた場合、第２単結晶半導体層２５の材質としてＳｉＧｅを用いることが好ましい。これにより、第１単結晶半導体層２３と第２単結晶半導体層２５との格子定数を近づけることが可能となり、結晶品質の良好な第２単結晶半導体層２５を第１単結晶半導体層２３上に安定して形成することが可能となる。
【００３８】
次に、図４（ａ）に示すように、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３上の酸化膜２４を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第１単結晶半導体層２３と第２単結晶半導体層２５との境界部分を除去することにより、第１単結晶半導体層２３と第２単結晶半導体層２５とをメサ分離する。
次に、図４（ｂ）に示すように、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３上および歪み半導体領域Ｒ１１の第２単結晶半導体層２５上に第３単結晶半導体層２７を形成する。ここで、第３単結晶半導体層２７の材質は、第１単結晶半導体層２３の材質と同じで、第２単結晶半導体層２５の材質と異なるように選択することが好ましい。これにより、無歪み半導体領域Ｒ１２では、第１単結晶半導体層２３と第３単結晶半導体層２７との格子定数を一致させて、無歪み半導体領域Ｒ１２の第３単結晶半導体層２７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１１では、第２単結晶半導体層２５と第３単結晶半導体層２７との格子定数が一致しないようにして、歪み半導体領域Ｒ１１の第３単結晶半導体層２７に歪みを発生させることが可能となる。このため、第３単結晶半導体層２７の結晶品質を良好に維持しつつ、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２を同一の支持基板２１上に形成することが可能となる。
【００３９】
例えば、第１単結晶半導体層２３の材質としてＳｉ、第２単結晶半導体層２５の材質としてＳｉＧｅを用いた場合、第３単結晶半導体層２７の材質としてＳｉを用いることが好ましい。これにより、無歪み半導体領域Ｒ１２では、第３単結晶半導体層２７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１１では、第３単結晶半導体層２７に引っ張り応力による歪みを発生させることが可能となる。このため、無歪み半導体領域Ｒ１２の第３単結晶半導体層２７のバンドギャップの拡大を抑制して、耐圧を確保することが可能となるとともに、歪み半導体領域Ｒ１１の第３単結晶半導体層２７の電子とホールの移動度を向上させることができる。
【００４０】
次に、図４（ｃ）に示すように、第３単結晶半導体層２７の熱酸化を行うことにより、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７上にゲート絶縁膜２８ａ、２８ｂをそれぞれ形成する。ここで、無歪み半導体領域Ｒ１２のゲート絶縁膜２８ｂは、歪み半導体領域Ｒ１１のゲート絶縁膜２８ａよりも厚くすることができる。
【００４１】
そして、ＣＶＤなどの方法により、ゲート絶縁膜２８ａ、２８ｂが形成された第３単結晶半導体層２７上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７上にゲート電極２９ａ、２９ｂをそれぞれ形成する。
【００４２】
そして、ゲート電極２９ａ、２９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第３単結晶半導体層２７内にイオン注入することにより、ゲート電極２９ａ、２９ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層３０ａ、３０ｂを、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７にそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層３０ａ、３０ｂが形成された第３単結晶半導体層２７上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２９ａ、２９ｂの側壁にサイドウォール３１ａ、３１ｂをそれぞれ形成する。そして、ゲート電極２９ａ、２９ｂおよびサイドウォール３１ａ、３１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第３単結晶半導体層２７内にイオン注入することにより、サイドウォール３１ａ、３１ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３２ａ、３２ｂを、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７にそれぞれ形成する。
【００４３】
これにより、エピタキシャル成長にて無歪み半導体領域Ｒ１２および歪み半導体領域Ｒ１１を同一の支持基板２１上に形成することが可能となるとともに、無歪み半導体領域Ｒ１２および歪み半導体領域Ｒ１１を絶縁体２２で素子分離することができる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一の支持基板２１上に混載することが可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４５】
Ｒ１、Ｒ１１  歪み半導体領域、Ｒ２、Ｒ１２  無歪み半導体領域、１、２１  支持基板、２、２１  絶縁層、３、２３  第１半導体層、４、２４  酸化防止膜、５、２５  第１半導体層、６  酸化膜、３´、２７  第３半導体層、７  第４半導体層、８ａ、８ｂ、２８ａ、２８ｂ  ゲート絶縁膜、９ａ、９ｂ、２９ａ、２９ｂ  ゲート電極、１０ａ、１０ｂ、３０ａ、３０ｂ  ＬＤＤ層、１１ａ、１１ｂ、３１ａ、３１ｂ  サイドウォールスペーサ、１２ａ、１２ｂ、３２ａ、３２ｂ  ソース／ドレイン層、２３ａ  段差
【図１】
2006049673.tif 000003
【図２】
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【図３】
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【図４】
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