(57)【要約】      （修正有）【課題】相変化メモリ素子及びその製造方法を提供する。【解決手段】基板上に形成されるトランジスタと、前記トランジスタと電気的に連結される第１電極２１０と、第１電極２１０上に形成される誘電層と、誘電層内に形成される導電性コンタクト２２０ａと、誘電層上に形成され、導電性コンタクト２２０ａを覆う相変化物質膜２７０ａと、相変化物質膜２７０ａ上に形成される第２電極２８０ａと、を備え、導電性コンタクト２２０ａの幅は、３０ｎｍ以下に形成される。【選択図】図４Ｉ
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極上に形成される誘電層と、
前記誘電層内に形成される導電性コンタクトと、
前記誘電層上に形成され、前記導電性コンタクトを覆う相変化物質膜と、
前記相変化物質膜上に形成される第２電極と、を備え、
前記導電性コンタクトの幅は、３０ｎｍ以下に形成されることを特徴とする相変化メモリ素子。
【請求項２】
さらに、相変化促進物質を備え、
前記相変化促進物質は導電性コンタクトの側面と接触するように形成され、前記相変化促進物質の上部は相変化物質膜と接触していることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記相変化促進物質は、ＺｎＳ、ＺｎＳ＋ＳｉＯ２、及びＡｌ２Ｏ３からなる群から選択される一つの物質から形成されることを特徴とする請求項２に記載の相変化メモリ素子。
【請求項４】
半導体基板に形成されるトランジスタと電気的に連結される第１電極を形成する第１工程と、
前記第１電極上に第１幅を有する導電性コンタクト層及び前記導電性コンタクト層の側面に誘電層を形成する第２工程と、
前記導電性コンタクト層の上部に順次に相変化物質膜及び第２電極を形成する第３工程と、
前記相変化物質膜及び前記第２電極をパターニングしてメモリセルを形成する第４工程と、を含み、
前記第１幅は、３０ｎｍ以下であることを特徴とする相変化メモリ素子の製造方法。
【請求項５】
前記第２工程は、
前記第１電極上に導電性コンタクト層、第１マスク層、及び第２マスク層を順次に形成する工程と、
第２幅を有するように前記第２マスク層をパターニングする工程と、
前記第１マスク層上に前記第２マスク層を覆う酸化物層を形成する工程と、
前記酸化物層をエッチングして、前記第２マスク層の両側面にそれぞれ前記第１幅を有する酸化物層を形成する工程と、
前記第２マスク層を除去する工程と、
前記酸化物層をマスクとして、第１マスク層及び導電性コンタクト層をエッチングしてスタックを形成する工程と、
前記第１電極上に前記スタックを覆う誘電層を形成する工程と、
前記誘電層及び前記スタックを平坦化して前記導電性コンタクトを露出させる工程と、を含むことを特徴とする請求項４に記載の相変化メモリ素子の製造方法。
【請求項６】
前記第１マスク層上に前記第２マスク層を覆う酸化物層を形成する工程は、前記酸化物層を前記第１幅の厚さに蒸着することを特徴とする請求項５に記載の相変化メモリ素子の製造方法。
【請求項７】
前記蒸着する工程は、ＣＶＤまたはＡＬＤ方法で蒸着することを特徴とする請求項６に記載の相変化メモリ素子の製造方法。
【請求項８】
半導体基板に形成されるトランジスタと電気的に連結される第１電極を形成する第１工程と、
前記第１電極上に第１幅を有する導電性コンタクト層、前記導電性コンタクト層の側面に相変化促進物質、及び前記相変化促進物質の側面に誘電層を形成する第２工程と、
前記導電性コンタクト層の上部に順次に相変化物質膜及び第２電極を形成する第３工程と、
前記相変化物質膜及び前記第２電極をパターニングしてメモリセルを形成する第４工程と、を含み、
前記第１幅は、３０ｎｍ以下であることを特徴とする相変化メモリ素子の製造方法。
【請求項９】
前記第２工程は、
前記第１電極上に導電性コンタクト層、第１マスク層、及び第２マスク層を順次に形成する工程と、
第２幅を有するように前記第２マスク層をパターニングする工程と、
前記第１マスク層上に前記第２マスク層を覆う酸化物層を形成する工程と、
前記酸化物層をエッチングして、前記第２マスク層の両側面にそれぞれ前記第１幅を有する酸化物層を形成する工程と、
前記第２マスク層を除去する工程と、
前記酸化物層をマスクとして、第１マスク層及び導電性コンタクト層をエッチングしてスタックを形成する工程と、
前記第１電極上に前記スタックを覆う相変化促進物質層を形成する工程と、
前記スタックの側面を除いた領域の前記相変化促進物質層を除去する工程と、
前記第１電極上に、前記スタック及び前記相変化促進物質層を覆う誘電層を形成する工程と、
前記誘電層、前記スタック及び前記相変化促進物質層を平坦化して前記導電性コンタクトを露出させる工程と、を含むことを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１０】
前記第１マスク層上に前記第２マスク層を覆う前記酸化物層を形成する工程は、前記酸化物層を前記第１幅の厚さに蒸着する工程であることを特徴とする請求項９に記載の相変化メモリ素子の製造方法。
【請求項１１】
前記蒸着する工程は、ＣＶＤまたはＡＬＤ方法で蒸着することを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１２】
前記相変化促進物質層を形成する工程は、ＺｎＳ、ＺｎＳ＋ＳｉＯ２、またはＡｌ２Ｏ３を蒸着する工程であることを特徴とする請求項９に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記蒸着する工程は、ＣＶＤまたはＡＬＤ方法で蒸着することを特徴とする請求項１２に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ素子及びその製造方法に係り、より詳細には、電力消耗の少ない相変化メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、電源供給が中断された時、データの保有有無によって、揮発性メモリ素子と不揮発性メモリ素子とに大別される。揮発性メモリ素子の代表的なものは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子であり、不揮発性メモリ素子の代表的なものは、フラッシュメモリ素子である。このような典型的なメモリ素子は、保存された電荷の有無によって論理“０”または論理“１”を表す。揮発性メモリ素子であるＤＲＡＭは、周期的なリフレッシュ動作が必要であるため、高い電荷保存能力が要求される。このため、キャパシタ電極の表面積を拡大させるために多くの努力が試みられている。
【０００３】
しかしながら、キャパシタ電極の表面積の拡大は、ＤＲＡＭ素子の集積度の向上を困難とする。一方、一般的なフラッシュメモリセルは、半導体基板上にゲート絶縁膜、浮遊ゲート、誘電体膜、及び制御ゲートが順次積層されたゲートパターンを有する。フラッシュメモリセルにデータを記録または消去する原理は、前記ゲート絶縁膜を介して電荷をトンネリングさせる方法を使用する。この時、電源電圧に比べて高い動作電圧が要求される。これにより、前記フラッシュメモリ素子は、記録動作及び消去動作に必要な電圧を形成するために昇圧回路が要求される。
【０００４】
そこで、近年、不揮発性特性及びランダムアクセス特性を有しつつ、素子の集積度を向上させ、構造の簡単な新たなメモリ素子の研究開発が盛んに行われており、この研究の結果、開発された代表的な素子として相変化メモリ素子がある。
【０００５】
相変化メモリ素子は、相変化物質を利用した素子である。相変化物質に提供される電流の大きさ（すなわち、ジュール熱）によって、相変化物質は、非晶質状態または結晶質状態にあり、それぞれの状態で電気伝導度の差を有する。
【０００６】
図１は、相変化メモリ素子の動作方法を示すグラフである。前記グラフを用いて相変化メモリセルにデータを記録及び消去させる方法を説明することができる。ここで、横軸は、時間を表し、縦軸は、相変化物質膜に加えられる温度を表す。
【０００７】
図１に示すように、相変化物質膜を溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒｔｕｒｅ：Ｔｍ）より高温で短時間Ｔ１加熱した後に高速で冷却させれば、相変化物質膜は、非晶質状態に変わる（曲線Ｉ参照）。それに対し、相変化物質膜を溶融温度Ｔｍより低く、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒｔｕｒｅ：Ｔｃ）より高温でＴ１時間より長いＴ２時間加熱した後に徐々に冷却させれば、相変化物質膜は、結晶質状態に変わる（曲線II参照）。非晶質状態の相変化物質膜の比抵抗は、結晶質状態の相変化物質膜の比抵抗より高い。したがって、読み取りモードで前記相変化物質膜を通過する電流を感知することにより、前記相変化メモリセルに保存された情報が論理“１”であるか、または論理“０”であるかを判別できる。前記相変化物質膜としては、カルコゲナイドが広く使用される。カルコゲナイドは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）を含む化合物である。
【０００８】
図２は、従来の相変化メモリ素子の構造を示す概略的な断面図である。
【０００９】
図２に示すように、従来の相変化メモリ素子は、下部電極１０と上部電極１８、下部電極１０と上部電極１８との間に介在される薄膜形態の相変化物質膜１６、及び下部電極１０と相変化物質膜１６とを電気的に連結する導電性コンタクト１４を備える。下部電極１０及び導電性コンタクト１４の側面は、絶縁膜１２内に埋設されており、下部電極１０には、トランジスタ５のドレイン領域Ｄと電気的に連結されている。上部電極１８は、ビットラインＢＬに電気的に接続される。ゲート電極Ｇは、ワードラインＷＬに電気的に連結される。
【００１０】
このような相変化メモリ素子で、下部電極１０と上部電極１８との間に電流が流れれば、導電性コンタクト１４を通った電流が接触面２０を介して相変化物質膜１６に流入され、電流によるジュール熱によって、接触面２０周辺の相変化物質の結晶状態が変わる。相変化物質の結晶状態を変化させるために必要な電流の強度は、接触面２０の面積が小さいほど小さくなる。
【００１１】
しかしながら、従来の薄膜形態の相変化物質膜１６を備える相変化メモリ素子において、接触面２０の面積を減少させるには限界がある。なぜなら、導電性コンタクト１４の幅がフォトリソグラフィ工程により決定されるためである。言い換えれば、現在、半導体製造工程の限界により導電性コンタクト１４の幅を持続的に減少させることは非常にむずかしいという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前記問題点を解決するために成されたものものであって、低い電流パルスで動作することができる相変化メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記目的を達成するための本発明に係る相変化メモリ素子は、基板上に形成されるトランジスタと、前記トランジスタと電気的に連結される第１電極と、前記第１電極上に形成される誘電層と、前記誘電層内に形成される導電性コンタクトと、前記誘電層上に形成され、前記導電性コンタクトを覆う相変化物質膜と、前記相変化物質膜上に形成される第２電極と、を備え、前記導電性コンタクトの幅は、３０ｎｍ以下に形成されることを特徴とする。
【００１４】
また、本発明に係る相変化メモリ素子は、さらに、相変化促進物質を備え、前記相変化促進物質は導電性コンタクトの側面と接触するように形成され、前記相変化物質層の上部は相変化物質膜と接触していることを特徴とする。
【００１５】
前記相変化促進物質は、ＺｎＳ、ＺｎＳ＋ＳｉＯ２、及びＡｌ２Ｏ３からなる群から選択された一つの物質から形成されることを特徴とする。
【００１６】
また、本発明に係る相変化メモリ素子の製造方法は、半導体基板に形成されるトランジスタと電気的に連結される第１電極を形成する第１工程と、前記第１電極上に第１幅を有する導電性コンタクト及び前記導電性コンタクト層の側面に誘電層を形成する第２工程と、前記導電性コンタクト層の上部に順次に相変化物質膜及び第２電極を形成する第３工程と、前記相変化物質膜及び前記第２電極をパターニングしてメモリセルを形成する第４工程と、を含み、前記第１幅は、３０ｎｍ以下であることを特徴とする。
【００１７】
前記第２工程は、前記第１電極上に導電性コンタクト層、第１マスク層、及び第２マスク層を順次に形成する工程と、第２幅を有するように前記第２マスク層をパターニングする工程と、前記第１マスク層上に前記第２マスク層を覆う酸化物層を形成する工程と、前記酸化物層をエッチングして、前記第２マスク層の両側にそれぞれ前記第１幅を有する酸化物層を形成する工程と、前記第２マスク層を除去する工程と、前記酸化物層をマスクとして、第１マスク層及び導電性コンタクト層をエッチングしてスタックを形成する工程と、前記第１電極上に前記スタックを覆う誘電層を形成する工程と、前記誘電層及び前記スタックを平坦化して前記導電性コンタクトを露出させる工程と、を含むことを特徴とする。
【００１８】
前記第１マスク層上に前記第２マスク層を覆う酸化物層を形成する工程は、前記酸化物層を前記第１幅の厚さに蒸着することを特徴とする。
【００１９】
前記蒸着する工程は、ＣＶＤまたはＡＬＤ方法で蒸着することを特徴とする。  また、本発明の相変化メモリ素子の製造方法は、半導体基板に形成されるトランジスタと電気的に連結される第１電極を形成する第１工程と、前記第１電極上に第１幅を有する導電性コンタクト、前記導電性コンタクト層の側面に相変化促進物質、及び前記相変化促進物質の側面に誘電層を形成する第２工程と、前記導電性コンタクト層の上部に順次に相変化物質膜及び第２電極を形成する第３工程と、前記相変化物質膜及び前記第２電極をパターニングしてメモリセルを形成する第４工程と、を含み、前記第１幅は、３０ｎｍ以下であることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、導電性コンタクトの幅を３０ｎｍの厚さ以下とすることができるので、導電性コンタクト及び相変化物質膜のコンタクト領域が縮小される。コンタクト領域の縮小は、コンタクト領域での電流密度を向上させる。この結果、メモリ素子に印加される電流の大きさを小さくすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付された図面を参照して、本発明の好ましい実施形態に係る相変化メモリ素子及び製造方法を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張して示されているが、これは発明の内容の理解を容易にするためである。
【００２２】
図３は、本発明の第１実施形態に係る相変化メモリ素子の概略的な構成を示す断面図である。図３に示すように、相変化メモリ素子１００は、相変化メモリ素子の動作のために半導体基板上に集積されたトランジスタ（図示せず）に電気的に連結される下部電極１１０を備える。下部電極１１０上には絶縁層１２０が形成され、絶縁層１２０にはコンタクトホール１２２が形成されている。コンタクトホール１２２には導電性コンタクト１３０が垂直に形成され、導電性コンタクト１３０の側面には相変化促進物質１３２が形成されている。絶縁層１２０上には、導電性コンタクト１３０と接触する相変化物質膜１４０が形成され、相変化物質膜１４０上には上部電極１５０が形成されている。なお、絶縁層１２０は、誘電層であっても良い。
【００２３】
導電性コンタクト１３０は、ＴｉＮ、ＴｉＡｌＮから形成され、好ましくは、その幅Ｗが３０ｎｍ以下に形成される。本実施形態では、上部電極１５０及び導電性コンタクト１３０の接触面が２００ｎｍ×２０ｎｍに形成されている。コンタクト領域１３４を３０ｎｍ以下に形成するためには、半導体製造工程における一般的な公知のパターニング工程で形成することは非常に困難である。なお、コンタクト領域１３４の幅Ｗを３０ｎｍ以下に形成する工程は後述する。
【００２４】
相変化物質膜１４０は、当業界で公知のカルコゲナイド物質を使用する。
【００２５】
相変化促進物質１３２は、ＺｎＳ、ＺｎＳ＋ＳｉＯ２（ＺｎＳとＳｉＯ２との混合物）、またはＡｌ２Ｏ３を使用することができ、相変化促進物質１３２は、相変化物質膜１４０の相変化速度を速くする物質である。
【００２６】
領域１４２は、外部から流入された電流によって相変化物質膜１４０の状態変化が起こる領域を示す。
【００２７】
図４Ａ〜図４Ｉは、本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。なお、図４Ｉには、本発明の第２実施形態に係る相変化メモリ素子の概略的な構成も示している。
【００２８】
図４Ｉに示すように、本実施形態に係る相変化メモリ素子は、基板上に形成されるトランジスタ（図示せず）と、前記トランジスタと電気的に連結される下部電極２１０と、下部電極２１０上に形成される誘電層２６０と、誘電層２６０内に形成される導電性コンタクト２２０ａと、誘電層２６０上に形成され、導電性コンタクト２２０ａを覆う相変化物質膜２７０ａと、相変化物質膜２７０ａ上に形成される上部電極２８０ａと、を備えている。
【００２９】
以下に、本実施形態に係る相変化メモリ素子の製造方法を詳細に説明する。まず、図４Ａに示すように、シリコン基板（図示せず）上に一般的な方法でトランジスタ（図示せず）を形成し、前記トランジスタのドレイン領域に通電される下部電極２１０を形成する。下部電極２１０上に発熱層２２０を形成する。発熱層２２０は、導電性コンタクト層となる層として機能させるものであり、発熱層２２０は、ＴｉＮ、ＴｉＡｌＮ等で形成する。
【００３０】
次に、発熱層２２０上に第１マスク層２３０を形成する。第１マスク層２３０は、Ｓｉ３Ｎ４から形成される。そして、第１マスク層２３０上には、第１マスク層２３０とエッチング速度が異なる第２マスク層２３２を形成する。第２マスク層２３２は、ＳｉＧｅから形成される。
【００３１】
次に、第２マスク層２３２を第２幅Ｗ２にパターニングする。第２幅Ｗ２は、二つのメモリセル間の距離に該当するように設定する。
【００３２】
図４Ｂに示すように、第１マスク層２３０上に第２マスク層２３２を覆う酸化物層２４０を２０ｎｍの厚さに蒸着する。酸化物層２４０は、ＳｉＯ２から２０ｎｍの厚さに形成することができる。
【００３３】
図４Ｃに示すように、酸化物層２４０をパターニングして、第２幅Ｗ２の第２マスク層２３２の対向する両側面に第１幅Ｗ１を有する酸化物層２４０ａを形成する。第１幅Ｗ１は、前記蒸着工程で決定される。
【００３４】
図４Ｄに示すように、第１マスク層２３０と第２マスク層２３２とのエッチング比が異なるエッチング液を使用して、二つの酸化物層２４０ａの間の第２マスク層２３２を除去する。
【００３５】
図４Ｅに示すように、酸化物層２４０ａをマスクとして第１マスク層２３０及び発熱層２２０を順次に異方性エッチングを行う。発熱層２２０ａは、図３の導電性コンタクト１３０に該当する。
【００３６】
次に、下部電極２１０上に導電性コンタクト２２０ａ、第１マスク層２３０ａ、酸化物層２４０ａからなるスタック２４２を覆う相変化促進物質２５０を蒸着する。相変化促進物質２５０は、ＺｎＳ、ＺｎＳ＋ＳｉＯ２、またはＡｌ２Ｏ３をステップカバレージの良好なＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法で蒸着することができる。
【００３７】
図４Ｆに示すように、スタック２４２の側面を除いた領域の相変化促進物質２５０を異方性エッチングで除去する。
【００３８】
次に、下部電極２１０上にＣＶＤまたはＡＬＤ方法で、スタック２４２及び相変化促進物質２５０を覆う誘電層２６０を形成する。誘電層２６０は、約２０〜５０ｎｍの厚さにＳｉ３Ｎ４またはＴＥＯＳ酸化物から形成することができる。誘電層２６０の厚さは、少なくとも導電性コンタクト２２０ａより高く形成する。
【００３９】
図４Ｇに示すように、導電性コンタクト２２０ａが露出されるように、スタック２４２、相変化促進物質２５０及び誘電層２６０を化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行い平坦化する。
【００４０】
図４Ｈに示すように、下部電極２１０上に導電性コンタクト２２０ａ、相変化促進物質２５０及び誘電層２６０を覆う相変化物質膜２７０を１０００Åの厚さに蒸着する。そして、相変化物質膜２７０上に上部電極２８０を蒸着する。
【００４１】
図４Ｉに示すように、上部電極２８０及び相変化物質膜２７０を順次にパターニングして、各導電性コンタクト２２０ａ上に相変化物質膜２７０ａ及び上部電極２８０ａを形成する。この結果、下部電極２１０上に二つのメモリセル２９０が形成される。
【００４２】
次に、シンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）工程で個々のメモリ素子が得られる。
【００４３】
本発明は、図面に記載された一実施形態を参考に説明されたが、これは、単に本発明を例示したものであって、当業者ならば、これから多様な変形及び均等な実施形態が可能であるという点が理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲によって決定されなければならない。
【産業上の利用可能性】
【００４４】
本発明は、相変化メモリ素子に関連した技術分野に有用である。
【図面の簡単な説明】
【００４５】
【図１】相変化メモリ素子の動作方法を示すグラフである。
【図２】従来の相変化メモリ素子の構造の概略的な構成を示す断面図である。
【図３】本発明の第１実施形態に係る相変化メモリ素子の概略的な構成を示す断面図である。
【図４Ａ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｂ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｃ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｄ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｅ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｆ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｇ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｈ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【図４Ｉ】本発明の第２実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。
【符号の説明】
【００４６】
１００、２００    相変化メモリ素子、
１１０、２１０    下部電極、
１２０    絶縁層、
１２２    コンタクトホール、
１３０、２２０ａ    導電性コンタクト、
１３２、２５０    相変化促進物質、
１３４    コンタクト領域、
１４０、２７０ａ    相変化物質膜、
１４２    相変化物質膜の状態変化が起こる領域、
１５０、２８０ａ    上部電極、
２６０    誘電層。
【図１】
2006229238.tif 000003
【図２】
2006229238.tif 000004
【図３】
2006229238.tif 000005
【図４Ａ】
2006229238.tif 000006
【図４Ｂ】
2006229238.tif 000007
【図４Ｃ】
2006229238.tif 000008
【図４Ｄ】
2006229238.tif 000009
【図４Ｅ】
2006229238.tif 000010
【図４Ｆ】
2006229238.tif 000011
【図４Ｇ】
2006229238.tif 000012
【図４Ｈ】
2006229238.tif 000013
【図４Ｉ】
2006229238.tif 000014