(57)【要約】【課題】  ビット線及びワード線に対するクロストークを低減しながら上層の信号配線を配置可能とし、かつブロック配置ローテーションの制約がなくチップ上の信号配線方向に適合したレイアウト構造を有することで、デッドスペースの発生や配線乗り換えによる面積ロスを低減する。【解決手段】  スタティックＲＡＭのメモリセルアレイ領域１０上においてワード線２１，２２…とビット線３１ａ，３１ｂ…との交点を縦横２点ずつ覆うようにダミー配線パターン４１１，４１２…，４２１，４２２…を形成することで、これらダミー配線パターンの間に横方向に走る配線チャネル５ａ１，５ａ２…と、縦方向に走る配線チャネル５ｉ１，５ｉ２…とを格子状に形成する。いずれかの配線チャネル（例えば５ａ２）を通るように信号配線７０を自動配置する。この信号配線７０は、ワード線２１，２２…の上層に位置し、かつダミー配線パターンと同層のメタル配線である。【選択図】  図７
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【特許請求の範囲】
【請求項１】
互いに直交する複数本のワード線と複数本のビット線とを持つメモリセルアレイを搭載した半導体装置であって、
前記ワード線又は前記ビット線を複数本のメモリ配線として、各々前記複数本のメモリ配線の少なくとも一部を覆うように前記メモリセルアレイの上に形成された複数のダミー配線パターンと、
前記複数のダミー配線パターンの間に形成された配線チャネル中に延在して前記メモリセルアレイ上を通過する信号配線とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記信号配線は、前記複数のダミー配線パターンと同層のメタル配線であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記配線チャネルは、前記複数本のメモリ配線のうち当該配線チャネルに隣接して併走する２本のメモリ配線間の中央の位置に設けられたことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数のダミー配線パターンの各々は、前記配線チャネルの形状がストライプ状となるように、前記複数本のメモリ配線のうちの２本以上のメモリ配線に跨るように形成されたことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数のダミー配線パターンの各々は、前記配線チャネルの形状が格子状となるように、前記ワード線と前記ビット線との複数個の交点のうちの２個以上の交点に跨るように形成されたことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記複数のメモリ配線の延在方向に直交する境界線により前記メモリセルアレイが複数のサブアレイに分割され、前記複数のサブアレイの各々における配線チャネルは隣接するサブアレイ同士の間で互いに前記境界線の方向にずれた位置に配置され、かつ前記隣接するサブアレイ間に前記境界線に沿ってアレイ境界配線チャネルが形成されており、
前記信号配線は、前記複数のサブアレイの各々における配線チャネルと、前記アレイ境界配線チャネルとを通ることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記複数のダミー配線パターンは、複数の下層ダミー配線パターンと、複数の上層ダミー配線パターンとからなる２層構造を持ち、
前記複数の下層ダミー配線パターンは各々前記複数本のビット線のうち少なくとも１本を覆うように形成されて、前記複数の下層ダミー配線パターンの間に前記ビット線の方向に延在する配線チャネルが形成され、かつ、
前記複数の上層ダミー配線パターンは各々前記複数本のワード線のうち少なくとも１本を覆うように形成されて、前記複数の上層ダミー配線パターンの間に前記ワード線の方向に延在する配線チャネルが形成されたことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記複数のダミー配線パターンは、複数の下層ダミー配線パターンと、複数の上層ダミー配線パターンとからなる２層構造を持ち、
前記複数の下層ダミー配線パターンは各々前記複数本のワード線のうち少なくとも１本を覆うように形成されて、前記複数の下層ダミー配線パターンの間に前記ワード線の方向に延在する配線チャネルが形成され、かつ、
前記複数の上層ダミー配線パターンは各々前記複数本のビット線のうち少なくとも１本を覆うように形成されて、前記複数の上層ダミー配線パターンの間に前記ビット線の方向に延在する配線チャネルが形成されたことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
各々互いに直交する複数本のワード線と複数本のビット線とを持つ第１及び第２のメモリセルアレイが同一チップ上に混載され、
前記第１のメモリセルアレイ上ではビット線方向に、前記第２のメモリセルアレイ上ではワード線方向にそれぞれ延在する一連の下層配線チャネルが複数の下層ダミー配線パターンの間に形成される一方、前記第１のメモリセルアレイ上ではワード線方向に、前記第２のメモリセルアレイ上ではビット線方向にそれぞれ延在する一連の上層配線チャネルが複数の上層ダミー配線パターンの間に形成され、
前記信号配線は、前記下層配線チャネル又は前記上層配線チャネル中に延在して前記第１及び第２のメモリセルアレイ上を通過することを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記複数のダミー配線パターンは、複数の下層ダミー配線パターンと、複数の上層ダミー配線パターンとからなる２層構造を持ち、
前記複数の下層ダミー配線パターンは各々前記ワード線と前記ビット線との複数個の交点のうちの４個以上の交点に跨るように形成されて、前記複数の下層ダミー配線パターンの間に格子状の配線チャネルが形成され、かつ、
前記複数の上層ダミー配線パターンは各々前記複数個の交点のうち前記複数の下層ダミー配線パターンの場合とは異なる組み合わせに係る４個以上の交点に跨るように形成されて、前記複数の上層ダミー配線パターンの間に格子状の配線チャネルが形成されたことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記複数のダミー配線パターンに代えて当該複数のダミー配線パターンの位置にそれぞれ配線禁止領域が設定され、自動配線ツールを用いて前記信号配線の通過ルートが決定されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックＲＡＭなどのメモリセルアレイを搭載した半導体装置に関するものである。
【背景技術】
【０００２】
チップ上にシステムを実現した半導体装置（いわゆるシステムＬＳＩ）では、大容量の半導体メモリが搭載されたり、小容量でも多数の半導体メモリが搭載されたりする傾向にある。チップのレイアウト効率の面から、メモリブロックと同時に搭載される論理回路間の信号や、ＩＯパッドと論理回路との間の信号の配線領域としてメモリブロック上を利用することが望まれている。しかしながら、こうした半導体メモリではアクセスするメモリセルを選択するためのワード線やメモリセルと外部との間でデータをやり取りするためのビット線がメモリセルアレイ上に長く延びてレイアウトされており、メモリ上を走る論理回路間の信号配線との間のクロストークで、メモリ側に特性劣化や誤動作を生じる恐れがある。とりわけ微小な電位変化を増幅する方式の半導体メモリにおいては、ビット線と上層の信号配線との間にカップリング容量を生じないように留意する必要がある。
【０００３】
そこで、カップリング容量を生じにくくするために上層の信号配線をワード線と直交する方向に配置し、この際に信号配線と併走するビット線に関しては、相補ビット線対に対して均等にカップリング容量が生じるように信号配線を相補ビット線対に対して等距離に配置する技術が知られている（特許文献１参照）。また、メモリセルアレイに隣接するワード線裏打ち部に信号配線を設ける技術も知られている（特許文献２参照）。
【特許文献１】特開平１−２７２１４９号公報
【特許文献２】特開２００１−２５７２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１では信号配線の配置制御には触れられておらず、特に自動配置配線によって相補ビット線対に対して等距離に配線する制御は一般的には不可能であった。
【０００５】
また、上記特許文献２に開示された技術では、メモリブロックのかなりの部分を占めるメモリセルアレイ領域がメタルパターンで覆われ、メモリブロック上を通過できる配線チャネルが限られているために、配線効率が上がらない。
【０００６】
更に、いずれの背景技術もメモリブロックの配置方向に対して上層を横切る信号配線の走る方向が規定されてしまい、半導体装置上で自動配線をする際のメタル配線の方向に合わせてメモリブロックのローテーション配置を行わなければならず、こうした配置の自由度の低下によってデッドスペースが発生し面積ロスを生じる可能性が高い。メモリブロックの配置を優先した場合には、メモリブロックを横切る直前でメタル配線層の乗り換えを行う必要があり、やはり面積ロスを生じるとともに、こうした配線の制御を行うための手間が発生し非効率となる。
【０００７】
本発明は、ビット線及びワード線に対するクロストークを低減しながら上層の信号配線を配置可能とし、かつブロック配置ローテーションの制約がなくチップ上の信号配線方向に適合したレイアウト構造を有することで、デッドスペースの発生や配線乗り換えによる面積ロスを低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、互いに直交する複数本のワード線と複数本のビット線とを持つメモリセルアレイを搭載した半導体装置において、各々複数本のメモリ配線（ワード線又はビット線）の少なくとも一部を覆うようにメモリセルアレイの上に形成された複数のダミー配線パターンと、これら複数のダミー配線パターンの間に形成された配線チャネル中に延在してメモリセルアレイ上を通過する信号配線とを備えた構成を採用することとしたものである。
【発明の効果】
【０００９】
本発明によれば、メモリ配線の直上の位置にダミー配線パターンを設け、これらダミー配線パターン間に配線チャネルを形成することで、メモリ配線とメモリセルアレイ上を通過する信号配線との間のクロストークの影響を低減し、かつ自動配置配線での配線位置制御が可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、スタティックＲＡＭを搭載した半導体装置を本発明の実施形態として、図面を参照しながら説明する。
【００１１】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示している。図１において、１０はメモリセルアレイ領域全体を示しており、セル境界１１によって区切られたメモリセル単位１２の繰り返しパターンが配置されている。ワード線２１，２２，２３…はメモリセル１２内を横方向に貫くように走っており、相補ビット線対３１ａ，３１ｂ…はワード線２１，２２，２３…より下層の配線層で形成され、メモリセル１２内を縦方向に貫くように走っている。このようなメモリセルアレイ上にダミー配線パターン４ａ１，４ａ２…がワード線を２本ずつ（例えば４ａ１は２本のワード線２１，２２）を覆うように形成され、これらダミー配線パターン４ａ１，４ａ２…の間に同じメタル配線層の配線チャネル５ａ１，５ａ２…がワード線２１，２２，２３…の間の中央の位置に１つおきに設けられている。
【００１２】
このように構成されたメモリセルアレイ１０上の自動配線は、ダミー配線パターン４ａ１，４ａ２…を避けるように配線チャネル５ａ１，５ａ２…のいずれかを選択して施される。図１に示す実施形態では、配線チャネル５ａ２を用いてワード線２２，２３の間の上の層に信号配線７０が施されている。ダミー配線パターン４ａ１，４ａ２…がない状態では、自動配線はワード線２１，２２の直上を走る可能性を有しているのに対して、本発明によるスタティックＲＡＭでは、信号配線７０が確実にワード線の中央の位置に設けられるので、ワード線２２，２３と信号配線７０との間のカップリング容量を低減できる。
【００１３】
図２は、図１のII−II断面図を示す。ビット線３１ｂと直交するワード線２１，２２，２３…は、これと併走する配線チャネル５ａ１，５ａ２…との間に、図２に示すように斜め方向にカップリング容量が生じることになる。信号配線７０はワード線２２，２３と斜め方向にカップリング容量を有する。カップリング容量はほぼ配線間の距離に反比例するため、ワード線の直上に信号配線が走る場合に比べカップリング容量が大幅に低減される。
【００１４】
また、本実施形態によれば、ダミー配線パターン４ａ１，４ａ２…は２本のワード線を覆うように形成されているため、例えばワード線２１に隣接する配線チャネル５ａ１に信号配線が施されたとしても、ワード線２１とワード線２２との間には配線が走らないため、信号配線同士の間隔が大きくなる結果、信号配線７０と同層の信号配線とが同時に信号変化して互いに大きなクロストークを受けるといった問題を回避できる。
【００１５】
《第２の実施形態》
図３は、本発明の第２の実施形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示している。図３において、メモリセルアレイ領域１０は２つのサブアレイ領域１ａ１，１ａ２に分けられており、それぞれのサブアレイ領域１ａ１，１ａ２内でビット線３１ａ，３１ｂ，３２ｂ，３２ａ，３３ａ，３３ｂ，３４ｂ，３４ａ…の４本ずつを覆うように、一方の領域１ａ１ではダミー配線パターン４ｂ１，４ｂ２…が、他方の領域１ａ２ではダミー配線パターン４ｃ１，４ｃ２，４ｃ３…がそれぞれワード線２１，２２，２３…の上層の配線層に設けられている。ただし、領域１ａ２のダミー配線パターン４ｃ１だけはビット線３１ａ，３１ｂの２本のみを覆うように形成されており、このためにダミー配線パターン間に設けられたサブアレイ領域１ａ１内の配線チャネル５ｂ１，５ｂ２，５ｂ３…とサブアレイ領域１ａ２内の配線チャネル５ｃ１，５ｃ２…とはビット線の２本分だけ横方向にずれている。また、領域１ａ１，１ａ２の境界にはアレイ境界配線チャネル５ｄが設けられている。このようなレイアウト構造において図３に示す実施形態では、配線チャネル５ｂ２，５ｄ，５ｃ１を用いて信号配線７５が施されている。
【００１６】
本実施形態におけるレイアウトでは、個々のビット線からみた配線チャネルは２つに分けられた領域の一方のみの更に片側だけに設けられることとなる。例えばビット線３２ｂはサブアレイ領域１ａ２内の片側だけに配線チャネル５ｃ１を有している。同様にビット線３２ａはサブアレイ領域１ａ１内の片側だけに配線チャネル５ｂ２を有する。これらの配線チャネルを用いた信号配線７５は、ビット線３１ｂ，３２ｂとの間で領域１ａ２だけでカップリング容量を形成し、他領域１ａ１ではビット線３２ａ，３３ａとの間でカップリング容量を形成することになる。このように本実施形態によれば、ビット線からみて上層の信号配線は片側にメモリセルアレイの半分の領域にのみ設けられることとなり、ビット線に対する信号配線の影響を効果的に低減できる。
【００１７】
一般的には、Ｎを２以上の整数として、メモリセルアレイ領域を均等にＮ分割し、２Ｎ本のビット線を各領域毎に２ビット線ずつずらして覆うようにダミー配線パターンを形成することができる。このようにすれば、ダミー配線パターン間の配線チャネルは各領域毎に２ビット線ずつずれた位置に設けられることになり、かつ１本のビット線からみて併走する配線チャネルの長さはビット線の長さの１／Ｎになり、結果としてカップリング容量を同じく１／Ｎに抑えることができる。
【００１８】
《第３の実施形態》
本発明の第３の実施形態における半導体装置について、図４、図５及び図６を用いて説明する。本実施形態に係る半導体装置は、メモリブロック上に２層分の信号配線が配置可能な領域を有するものである。
【００１９】
図４は、本発明の第３の実施形態に係る半導体装置におけるタイプ１のメモリセルアレイ部のレイアウトを示している。図４において、１４はワード線ドライバを含むロウデコーダで、１５はセンスアンプを含むデータ入出力部、１６は制御回路部を示している。図４のブロックでは、メモリセルアレイ領域１０上のワード線２１，２２…が設けられた配線層の上層において、ビット線３１ａ，３１ｂ…の１本ずつを覆うようにダミー配線パターン４ｄ１，４ｄ２…が形成され、その間に配線チャネル５ｅ１，５ｅ２，５ｅ３…が設けられている。更にその上層にはワード線２１，２２…の１本ずつを覆うようにダミー配線パターン４ｅ１，４ｅ２…が形成され、その間に配線チャネル５ｆ１，５ｆ２，５ｆ３…が設けられている。ビット線３１ａ，３１ｂ…とワード線２１，２２…とは直交しているため、下層配線チャネル５ｅ１，５ｅ２，５ｅ３…と上層配線チャネル５ｆ１，５ｆ２，５ｆ３…ともまた互いに直交するように形成される。このタイプ１では、ワード線が形成される配線層の上層に配線チャネル５ｅ３を用いて縦方向に走る信号配線７１が設けられており、更に上層には配線チャネル５ｆ３を用いて横方向に走る信号配線７２が設けられている。
【００２０】
図５は、本発明の第３の実施形態に係る半導体装置におけるタイプ２のメモリセルアレイ部のレイアウトを示している。図５では、メモリセルアレイ領域１０上にワード線２１，２２…の１本ずつを覆うようにダミー配線パターン４ｆ１，４ｆ２…が形成され、その間に配線チャネル５ｇ１，５ｇ２，５ｇ３…が設けられている。更にその上層にはビット線３１ａ，３１ｂ…の１本ずつを覆うようにダミー配線パターン４ｇ１，４ｇ２…が形成され、その間に配線チャネル５ｈ１，５ｈ２，５ｈ３…が設けられている。このタイプ２でも、下層配線チャネル５ｇ１，５ｇ２，５ｇ３…と上層配線チャネル５ｈ１，５ｈ２，５ｈ３…とが互いに直交するように形成される。図示の例では、ワード線が形成される配線層の上層に配線チャネル５ｇ３を用いて横方向に走る信号配線７０が設けられており、更に上層には配線チャネル５ｈ３を用いて縦方向に走る信号配線７３が設けられている。
【００２１】
図６は、本発明の第３の実施形態に係る半導体装置のレイアウトを示している。図６の半導体装置は、半導体集積回路チップ８１上の周辺部分にＩＯセル配置領域８２を有しており、その内側には論理回路領域８３ａ，８３ｂ，８３ｃとタイプ１のスタティックＲＡＭブロック９ａ１，９ａ２，９ａ３，９ａ４，９ａ５及びタイプ２のスタティックＲＡＭブロック９ｂ１，９ｂ２，９ｂ３，９ｂ４が配置されている。各スタティックＲＡＭブロックのメモリセルアレイ領域１０の中の矢印はビット線の走る方向を示しており、チップ８１に対してビット線が横方向に走る９０度、２７０度の回転で配置されるブロックにはタイプ１、ビット線が縦方向に走る０度、１８０度の回転で配置されるブロックにはタイプ２が用いられている。
【００２２】
タイプ１のブロックではビット線の走る方向に下層配線チャネルを有しており、チップ８１からみて横方向に配線チャネルを持つことになる。一方、タイプ２のブロックはビット線に直交するワード線の走る方向に下層配線チャネルを有しており、同じくチップ８１からみて横方向に配線チャネルを持つことになる。また、その上層ではタイプ１のブロックはワード線の走る方向に配線チャネルを有しており、チップ８１からみて縦方向に配線チャネルを持ち、タイプ２のブロックはビット線の走る方向に配線チャネルを有しており、同じくチップ８１からみて縦方向に配線チャネルを持つことになる。このように図６で示すチップ８１上では、各スタティックＲＡＭブロック上の下層配線チャネルは全て横方向に走り、上層配線チャネルは全て縦方向に走ることになる。本実施形態に示すチップ８１では、これら配線チャネルを用いて、ワード線が形成される配線層の上層において横方向に走る下層信号配線７ａ１，７ａ２，７ａ３，７ａ４が、その上に縦方向に走る上層信号配線７ｂ１，７ｂ２，７ｂ３，７ｂ４がそれぞれ設けられている。
【００２３】
一般的に、半導体チップ上では、自動配置配線を行う際は各配線層毎の配線方向は配線層の乗り換えが生じないようにチップ全体で統一されることが望ましい。本実施形態のスタティックＲＡＭブロックの配置方法によれば、こうしたチップの全体配線をする際の要求に合致しており、論理回路間や論理回路とＩＯセルとの間の信号配線をスタティックＲＡＭブロック上の配線チャネルを用いて行う場合に、配線の乗り換えによる面積ロスを生じずスムーズな自動配置配線が行える。
【００２４】
《第４の実施形態》
図７は、本発明の第４の実施形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示している。図７では、メモリセルアレイ領域１０上にダミー配線パターン４１１，４１２…，４２１，４２２…がワード線とビット線との交点を縦横２点ずつ（例えば４１１は２本のワード線２１，２２と２本のビット線３１ａ，３１ｂとの４交点）を覆うようにワード線が形成される配線層の上層に形成され、これらダミー配線パターン４１１，４１２…，４２１，４２２…の間に同じメタル配線層で横方向に走る配線チャネル５ａ１，５ａ２…と縦方向に走る配線チャネル５ｉ１，５ｉ２…とが格子状に設けられている。
【００２５】
このように構成されたメモリセルアレイ領域１０上の自動配線は、ダミー配線パターン４１１，４１２…，４２１，４２２…を避けるように配線チャネル５ａ１，５ａ２…，５ｉ１，５ｉ２…のいずれかを選択して施される。図７に示す実施形態では、配線チャネル５ａ２を用いてワード線の配線層の上の層に信号配線７０が施されている。ダミー配線パターン４１１，４１２…，４２１，４２２…がない状態では、自動配線はワード線２１，２２…やビット線３１ａ，３１ｂ…の直上を走る可能性を有しているのに対して、本発明によるスタティックＲＡＭでは、確実にワード線やビット線の中央の位置に上層の信号配線が設けられてカップリング容量を低減できる。また、本実施形態によれば、ダミー配線パターン４１１，４１２…，４２１，４２２…がワード線とビット線との各々連続する２交点を覆うように形成されているため、各ワード線や各ビット線からみて片側にしか配線チャネルがなく、複数の上層配線が同時に信号変化して大きなクロストークを受けるといった問題を回避できる。
【００２６】
また、本実施形態によれば、先に挙げられた各実施形態とは異なり同じ配線層に縦方向と横方向に走る配線チャネルを有しているため、半導体チップ上に本スタティックＲＡＭが配置される場合にチップ上の自動配線において各配線層毎に決められた配線方向に依存せずに最適なブロック配置が行える。これによって、ブロック配置の制約で生じるチップ上でのデッドスペースの発生や、ブロック配置を優先した際にチップ上の配線方向とスタティックＲＡＭ上の配線チャネル方向との不一致で生じる配線乗り換えによる面積ロスなどを防ぐことが可能となる。
【００２７】
《第５の実施形態》
図８は、本発明の第５の実施形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示している。図８において、メモリセルアレイ領域１０は３つのサブアレイ領域１ｂ１，１ｂ２，１ｂ３に分けられており、それぞれのサブアレイ領域１ｂ１，１ｂ２，１ｂ３内でワード線とビット線との交点をワード線２本分とビット線６本分との計１２交点を覆うように、ダミー配線パターン４ｂ１１，４ｂ１２，４ｂ２１，４ｂ２２…，４ｃ１１，４ｃ１２，４ｃ２１，４ｃ２２…，４ｄ１１，４ｄ１２，４ｄ２１，４ｄ２２…が設けられている。ただし、アレイ領域１ａ２のダミー配線パターン層パター４ｃ１１，４ｃ２１…はビット線４本のみを覆うように形成され、アレイ領域１ａ３のダミー配線パターン４ｄ１１，４ｄ２１…はビット線２本のみを覆うように形成されている。このためにダミー配線パターン間に縦方向に走るように設けられた領域１ｂ１内の配線チャネル５ｋ１，５ｋ２…と、領域１ｂ２内の配線チャネル５ｌ１，５ｌ２…と、更には領域１ｂ３内の配線チャネル５ｍ１，５ｍ２…とは、ビット線の２本分ずつ横方向にずれた位置に設けられている。また、ダミー配線パターン間には更に横方向に走る配線チャネル５ｊ１，５ｊ２，５ｊ３…が設けられている。図８に示す実施形態では、これらの配線チャネルのうち５ｍ１，５ｌ１，５ｋ１を用いて信号配線７５ａが施されている。
【００２８】
このようなレイアウト構造によって、個々のビット線からみた配線チャネルは３つに分けられた領域のうち１領域のみの更に片側だけに形成されることとなる。例えばビット線３２ｂは領域１ｂ３内の片側だけに配線チャネル５ｍ１を有している。同様にビット線３２ａは領域１ｂ２内の片側だけに配線チャネル５ｌ１を有する。これらの配線チャネルを用いた信号配線７５ａは、ビット線３１ｂ，３２ｂと１／３の領域だけでカップリング容量を形成し、またビット線３２ａ，３３ａと別の１／３の領域で容量を形成し、残りの１／３の領域ではビット線３３ｂ，３４ｂと容量を形成することになる。このように本実施形態によれば、同じ配線層で縦方向と横方向との配線チャネルを設けながら、ビット線からみた上層の信号配線は片側にメモリセルアレイの１／３の領域にのみ設けられることとなり、配線チャネルがメモリセルアレイ全域にわたってビット線と併走する場合に比べて、ビット線に対する信号配線の影響を効果的に低減できる。
【００２９】
《第６の実施形態》
図９は、本発明の第６の実施形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示している。図９では、図７と同様にメモリセルアレイ領域１０上にダミー配線パターン４１１，４１２…，４２１，４２２…がワード線とビット線との交点を縦横２点ずつ覆うようにワード線が形成される配線層の上層に形成され、これらダミー配線パターン４１１，４１２…，４２１，４２２…の間に同じメタル配線層で横方向に走る配線チャネル５ａ１，５ａ２…と縦方向に走る配線チャネル５ｉ１，５ｉ２，５ｉ３…とが格子状に設けられている。本実施形態では更に上層にダミー配線パターン４ａ１１，４ａ１２…，４ａ２１，４ａ２２…がワード線とビット線との交点を縦横２点ずつ覆うように形成され、これらダミー配線パターン４ａ１１，４ａ１２…，４ａ２１，４ａ２２…の間に同じメタル配線層で横方向に走る配線チャネル５ｎ１，５ｎ２…と縦方向に走る配線チャネル５ｏ１，５ｏ２…とが格子状に設けられている。ただし、図９上でメモリセルアレイ最上部のダミー配線パターン４ａ１１，４ａ１２…はワード線１本分の交点のみ覆い、メモリセルアレイ最左端部のダミー配線パターン４ａ１１，４ａ２１…はビット線１本分の交点のみ覆うように形成されている。このため上層配線チャネル５ｎ１，５ｎ２…，５ｏ１，５ｏ２…の位置は、下層配線チャネル５ａ１，５ａ２…，５ｉ１，５ｉ２…に対してそれぞれずれており、これら下層配線チャネル５ａ１，５ａ２…，５ｉ１，５ｉ２…の中央の位置にそれぞれ設けられている。
【００３０】
このように構成されたメモリセルアレイ領域１０上の自動配線は、下層ダミー配線パターン４１１，４１２…，４２１，４２２…を避けるように下層配線チャネル５ａ１，５ａ２…，５ｉ１，５ｉ２，５ｉ３…のいずれかを選択して施され、かつ上層ダミー配線パターン４ａ１１，４ａ１２…，４ａ２１，４ａ２２…を避けるように上層配線チャネル５ｎ１，５ｎ２…，５ｏ１，５ｏ２…のいずれかを選択して施される。図９に示す実施形態では、配線チャネル５ｉ３を用いてワード線の配線層の上の層に信号配線７１が施されており、更にその上層には配線チャネル５ｎ２を用いて信号配線７２が施されている。
【００３１】
本実施形態によれば、第４の実施形態と同様にワード線やビット線と上層の信号配線との間のクロストークを低減でき、同じ配線層に縦方向と横方向とに走る配線チャネルを有しているため、チップ上の自動配線において各配線層毎に決められた配線方向に依存せずに最適なブロック配置が行える。更には上層と下層の配線チャネルがずれた位置に配置されているため、下層ダミー配線パターンがワード線やビット線に対するシールドとなり、上層信号配線の影響をほとんど無視できるレベルに低減できるとともに、下層と上層の信号配線の位置も互いにずれることで信号配線同士のクロストークも避けることができ、メモリ周辺の論理回路部での動作信頼性の向上を図ることができる。
【００３２】
《第７の実施形態》
図１０は、本発明の第７の実施形態に係る半導体装置におけるメモリセルアレイ部のレイアウトを示している。図１０では、メモリセルアレイ上にダミー配線パターン４ｅ１１，４ｅ１２…，４ｅ２１，４ｅ２２…がワード線とビット線との交点を縦２点ずつ覆うようにワード線が形成される配線層の上層に形成され、これらダミー配線パターン４ｅ１１，４ｅ１２…，４ｅ２１，４ｅ２２…の間に同じメタル配線層で横方向に走る配線チャネル５ａ１，５ａ２…と、縦方向に走る配線チャネル５ｐ１，５ｐ２，５ｐ３，５ｐ４…とが設けられている。また、これら縦方向配線チャネルは１つおきにチャネル幅が異なっており、相補ビット線対３１ａ，３１ｂの間はビット線間の間隔が狭いために配線チャネルも狭い幅で設定されており、相補ビット線対同士の間の配線チャネル５ｐ１，５ｐ３…はビット線間の間隔に合わせて広く設定されている。
【００３３】
このように設けられた配線チャネルに対して、本実施形態におけるスタティックＲＡＭ上の信号配線は図１０に示すように、例えば相補ビット線の間の配線チャネルを用いて信号配線７１を形成する。この際、この配線チャネルの両側に隣接する配線チャネルには信号配線を施さない。通常、スタティックＲＡＭでは、相補ビット線対の微小な電圧振幅をセンスアンプで増幅してメモリセルデータを読み出す動作を行う。このとき相補ビット線対の上層配線によるクロストークがビット線電位を変化させて電圧振幅が十分に取れずに誤動作を生じさせる恐れがある。ところが、本実施形態における信号配線７１では、相補ビット線対に対してカップリング容量が同等になり、クロストークが発生してもビット線間の電位差は保たれ誤動作を抑制することができる。
【００３４】
また、図１０には、相補ビット線対のそれぞれ外側の２本の配線チャネルを用い、２本の配線チャネルを同じ長さだけ用いた信号配線７２を示している。この例では１本のビット線からみて併走する信号配線の長さが１／２になり、また配線チャネルが広く取れているために相補ビット線対からより離れた位置に配線を施すことが可能であるため、クロストークの影響を小さくすることができる。ただし、この例では更に外側に隣接するビット線に対して、カップリング容量が生じるため、配線チャネル上の配線位置は当該相補ビット線対に近い側に走らせることが望ましい。また、他の信号配線の影響を受けないために、当該相補ビット線対間の配線チャネルや両側の隣接配線チャネルには信号配線を施さないようにする必要がある。
【００３５】
なお、本発明は、上記各実施形態のようにビット線の上にワード線が配置されている場合に限らず、ワード線の上にビット線が配置されている場合でも適用可能である。
【００３６】
また、上記各実施形態においては、配線チャネルを形成するためにダミー配線パターンを用いているが、この代わりに自動配置配線ツールが認識できる配線禁止領域を設定し、その間を配線チャネルとすることも可能である。具体的には、自動配置配線を行う際に配線禁止領域を設けて、この領域外を配線チャネルとする。
【００３７】
チップ上の電源配線では電位の変化がないため、ワード線やビット線の直上に電源配線を設けても誤動作を生じさせる可能性は低い。このため、信号配線を施す前に予めチップ上に電源配線を施し、ワード線やビット線の位置によって決まる配線禁止領域とチップ上の電源配線の領域とを差し引いた領域を配線チャネルとする方法を採用してもよい。
【産業上の利用可能性】
【００３８】
以上説明してきたとおり、本発明に係る半導体装置は、メモリ配線とメモリセルアレイ上を通過する信号配線との間のクロストークの影響を低減し、かつ自動配置配線での配線位置制御が可能になるので、スタティックＲＡＭを搭載したシステムＬＳＩ等として有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る半導体装置におけるメモリセルアレイ部の平面図である。
【図２】図１のII−II断面図である。
【図３】本発明の第２の実施形態に係る半導体装置におけるメモリセルアレイ部の平面図である。
【図４】本発明の第３の実施形態に係る半導体装置におけるタイプ１のメモリセルアレイ部の平面図である。
【図５】本発明の第３の実施形態に係る半導体装置におけるタイプ２のメモリセルアレイ部の平面図である。
【図６】本発明の第３の実施形態に係る半導体装置の平面図である。
【図７】本発明の第４の実施形態に係る半導体装置におけるメモリセルアレイ部の平面図である。
【図８】本発明の第５の実施形態に係る半導体装置におけるメモリセルアレイ部の平面図である。
【図９】本発明の第６の実施形態に係る半導体装置におけるメモリセルアレイ部の平面図である。
【図１０】本発明の第７の実施形態に係る半導体装置におけるメモリセルアレイ部の平面図である。
【符号の説明】
【００４０】
１０  メモリセルアレイ領域
１１  メモリセル境界
１２  メモリセル単位
１４  ロウデコーダ
１５  データ入出力部
１６  制御回路部
１ａ１〜１ａ２  サブアレイ領域
１ｂ１〜１ｂ３  サブアレイ領域
２１〜２６  ワード線
３１ａ〜３５ａ，３１ｂ〜３５ｂ  ビット線
４ａ１〜４ａ２，４ｂ１〜４ｂ２，４ｃ１〜４ｃ３  ダミー配線パターン
４ｄ１〜４ｄ２  下層ダミー配線パターン
４ｅ１〜４ｅ２  上層ダミー配線パターン
４ｆ１〜４ｆ２  下層ダミー配線パターン
４ｇ１〜４ｇ２  上層ダミー配線パターン
４１１〜４１２，４２１〜４２２  ダミー配線パターン
４ａ１１〜４ａ２２  上層ダミー配線パターン
４ｂ１１〜４ｂ２２  ダミー配線パターン
４ｃ１１〜４ｃ２２  ダミー配線パターン
４ｄ１１〜４ｄ２２  ダミー配線パターン
４ｅ１１〜４ｅ２２  ダミー配線パターン
５ａ１〜５ａ２  横方向配線チャネル
５ｂ１〜５ｂ２  縦方向配線チャネル
５ｃ１〜５ｃ２  縦方向配線チャネル
５ｄ  アレイ境界配線チャネル
５ｅ１〜５ｅ３  下層縦方向配線チャネル
５ｆ１〜５ｆ３  上層横方向配線チャネル
５ｇ１〜５ｇ３  下層横方向配線チャネル
５ｈ１〜５ｈ３  上層縦方向配線チャネル
５ｉ１〜５ｉ３  縦方向配線チャネル
５ｊ１〜５ｊ３  横方向配線チャネル
５ｋ１〜５ｋ２  縦方向配線チャネル
５ｌ１〜５ｌ２  縦方向配線チャネル
５ｍ１〜５ｍ２  縦方向配線チャネル
５ｎ１〜５ｎ２  上層横方向配線チャネル
５ｏ１〜５ｏ２  上層縦方向配線チャネル
５ｐ１〜５ｐ４  縦方向配線チャネル
７０〜７３，７５，７５ａ  信号配線
７ａ１〜７ａ４  信号配線
７ｂ１〜７ｂ４  信号配線
８１  半導体集積回路チップ
８２  ＩＯセル配置領域
８３ａ〜８３ｃ  論理回路領域
９ａ１〜９ａ５  タイプ１のスタティックＲＡＭブロック
９ｂ１〜９ｂ４  タイプ２のスタティックＲＡＭブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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