(57)【要約】【課題】  配向変更された低欠陥密度のシリコンを形成する方法を提供すること。【解決手段】  本発明は、第１の結晶配向を有するＳｉの領域がイオン注入によってアモルファス化され、次に異なる配向を有するテンプレート層の配向に再結晶化される、アモルファス化／テンプレート再結晶化（ＡＴＲ）プロセスによって配向変更された低欠陥密度のＳｉを形成する方法を提供する。より具体的には、配向がアモルファス層の元の配向と同じ又は異なる層から、イオン注入により引き起こされるアモルファス化及びテンプレート再結晶化によって形成されたＳｉ含有単結晶半導体材料内に残っている欠陥をなくすのに必要な高温アニール条件に関する。本発明の方法の主要な要素は、最初の再結晶化アニール後に残る欠陥を除去するための、１２５０℃から１３３０℃までの温度範囲の数分から数時間の熱処理である。本発明はまた、ハイブリッド配向基板に用いるための、ＡＴＲによって形成される配向変更された低欠陥密度のＳｉも提供する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
配向変更された低欠陥密度のシリコンを形成する方法であって、
第１の配向と異なる第２の配向を有する第２のシリコン層に接合された第１の配向を有する第１のシリコン層を含む基板を選択するステップと、
前記第１のシリコン層の選択された領域をイオン注入によってアモルファス化するステップと、
前記第２のシリコン層を結晶テンプレートとして用いて、前記アモルファス化された第１のシリコン層を該第２のシリコン層の配向に再結晶化させるステップと、
を含み、
前記再結晶化が、低欠陥密度を有する再結晶化された材料を生成する再結晶化プロセスを用いて行われることを特徴とする方法。
【請求項２】
前記選択された領域のアモルファス化が、Ｓｉ及び／又はＧｅイオンの注入によって行われる、請求項１に記載の方法。
【請求項３】
１２００℃−１４００℃の温度範囲の少なくとも１０秒間の熱処理を含む、請求項１に記載の再結晶化プロセス。
【請求項４】
１２５０℃−１３５０℃の温度範囲の少なくとも２時間の熱処理を含む、請求項１に記載の再結晶化プロセス。
【請求項５】
前記熱処理前に処分可能な保護キャップ層を堆積させるステップ、及び該熱処理後に前記保護キャップ層を除去するステップをさらに含む、請求項３に記載の再結晶化プロセス。
【請求項６】
真空、Ｈｅ、Ｎｅ，Ａｒ、Ｋｒ、Ｘｅ、窒素及び窒素含有ガス、酸素及び酸素含有ガス、ハロゲン及びハロゲン含有ガス、炭素含有ガス、水素及び水素含有ガス、並びにこれらの混合物を含む群から選択される少なくとも１つの雰囲気において行われる、請求項３に記載の熱処理。
【請求項７】
０．０１％から２％までのＯ２を有するＡｒを含む雰囲気において行われる、請求項３に記載の熱処理。
【請求項８】
前記第１及び第２のシリコン層の少なくとも１つが、２原子百分率より低い濃度のドーパント又は不純物を含む、請求項１に記載の方法。
【請求項９】
第１及び第２のシリコン配向が同じであり、前記アモルファス化されたシリコンが、配向を変更することなく再結晶化されるだけである、請求項１に記載の方法。
【請求項１０】
低欠陥密度を有する前記再結晶化されたＳｉ材料が、１００、１１０、１１１の配向のうちの１つを有する、請求項１に記載の方法。
【請求項１１】
前記基板が、前記再結晶化プロセスの少なくとも一部のための絶縁体の埋め込まれた領域を含む、請求項１に記載の方法。
【請求項１２】
配向変更された低欠陥密度のＳｉ含有半導体を形成する方法であって、
第１の配向と異なる第２の配向を有する第２のＳｉ含有半導体層に接合された第１の配向を有する第１のＳｉ含有半導体層を含む基板を選択するステップと、
前記第１のＳｉ含有半導体層の選択された領域をイオン注入によってアモルファス化するステップと、
前記第２のＳｉ含有半導体層を結晶テンプレートとして用いて、前記アモルファス化された第１のＳｉ含有半導体層を該第２のシリコン層の配向に再結晶化させるステップと、
を含み、
前記再結晶化は、低欠陥密度を有する再結晶化された材料を生成する再結晶化プロセスを用いて行われることを特徴とする方法。
【請求項１３】
前記第１及び第２のＳｉ含有半導体は、同じものであるか又は異なるものであり、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、Ｃ又は他の元素でドープされたこれらの材料のいずれかを含む群から選択される、請求項１２に記載のＳｉ含有半導体。
【請求項１４】
第１及び第２のＳｉ含有半導体の配向が同じであり、前記アモルファス化されたシリコンが、配向を変更することなく再結晶化されるだけである、請求項１２に記載の方法。
【請求項１５】
第１の配向と異なる第２の配向を有する第２のシリコン層に接合された第１の配向を有する第１のシリコン層を含む基板を選択し、前記第１のシリコン層の選択された領域をイオン注入によってアモルファス化し、前記第２のシリコン層を結晶テンプレートとして用いて、前記アモルファス化された第１のシリコン層を該第２のシリコン層の配向に再結晶化させることによって形成される配向変更された低欠陥密度の結晶Ｓｉ材料であって、前記再結晶化が、低欠陥密度を有する再結晶化された材料を生成する再結晶化プロセスを用いて行われ、少なくとも１０秒間１２００℃−１４００℃の温度範囲でアニールするステップを含むことを特徴とする配向変更された低欠陥密度の単結晶Ｓｉ材料。
【請求項１６】
請求項１５に記載の配向変更された低欠陥密度の単結晶Ｓｉ材料の領域を含むハイブリッド配向基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の結晶配向を有するＳｉの領域がイオン注入によってアモルファス化され、次に異なる配向を有するテンプレート層の配向に再結晶化される、アモルファス化／テンプレート再結晶化（ａｍｏｒｐｈｉｚａｔｉｏｎ／ｔｅｍｐｌａｔｅｄ  ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ，ＡＴＲ）プロセスによる配向変更された低欠陥密度Ｓｉの製造に関する。より具体的には、本発明は、配向がアモルファス層の元の配向と同じであるか又は異なる層から、イオン注入により引き起こされるアモルファス化及びテンプレート再結晶化によって形成されたＳｉ含有単結晶半導体材料内に残っている欠陥をなくするのに必要な高温アニール条件に関する。本発明はまた、ＡＴＲによって形成される配向変更された低欠陥密度のＳｉ及びこの材料を含むハイブリッド配向基板にも関する。
【背景技術】
【０００２】
半導体デバイス技術は、ｎＦＥＴ（すなわち、ｎチャネルＭＯＳＦＥＴ）又はｐＦＥＴ（すなわち、ｐチャネルＭＯＳＦＥＴ）のような相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの性能を改善するために、ますます特殊Ｓｉベースの基板への依存を強めている。例えば、キャリア移動度がシリコン配向に強く依存することにより、例えば、非特許文献１及び特許文献１によって説明されるような、ｎＦＥＴが（１００）配向されたＳｉ（電子移動度がより高い方向）内に形成され、ｐＦＥＴは、（１１０）配向されたＳｉ（正孔移動度がより高い方向）内に形成される、ハイブリッド配向のＳｉ基板への高い関心がもたらされた。
【０００３】
ハイブリッド配向基板を製造するアモルファス化／テンプレート再結晶化（ＡＴＲ）方法（例えば、特許文献２を参照されたい）は、一般に、第１の配向と異なる第２の配向を有する第２の半導体層に接合された、第１の配向を有する第１の半導体層で開始する。第１の半導体の選択された領域が、イオン注入によってアモルファス化され、次に、第２の半導体層を結晶テンプレートとして用いて、該第２の半導体層の配向に再結晶化される。
【０００４】
図１は、上部がアモルファス化され、下部にテンプレートを用いる（すなわち、アモルファス化される第１の半導体層が上部にあり、テンプレートとして働く第２の半導体層が下部にある）ハイブリッド配向Ｓｉ基板を製造するＡＴＲ方法を示す。図１（Ａ）は、下部の結晶配向を有する下部シリコン基板層２０と、異なる結晶配向を有する上部シリコン基板３０と、これらの間の接合境界面４０とを含む開始構造体１０を示す。次に、図１（Ｂ）に示されるように、上部Ｓｉ基板層３０の選択された領域が、アモルファス化のためのイオン注入５０を受け、１つ又はそれ以上のアモルファス化された領域６０及びアモルファス化されていない上部基板領域３０´を生成する。アモルファス化領域６０は、上部Ｓｉ層の厚さ全体にわたり、下部Ｓｉ層２０内に延びる。次に、アモルファス化領域６０は、下部Ｓｉ層２０をテンプレートとして用いて、下部の結晶配向内に再結晶化され、再結晶化され、配向変更されたＳｉ領域８０を有する平坦なハイブリッド配向基板７０を生成する。
【０００５】
再結晶化後、一般に、アモルファス化注入によってもたらされた損傷の跡が残る。上部がアモルファス化され、下部にテンプレートを有する図１のＳｉの場合には、アモルファス化注入は、一般に、テンプレート層内に欠陥の多い結晶Ｓｉの「領域端部」損傷層を生成する。この結晶性損傷層は、上部の境界が完全にアモルファス化されたＳｉであり、下部の境界が損傷されていないテンプレートである。この損傷層は、スレッド欠陥（ウェハの表面に伝搬することがある）を生じさせ、元の損傷層に近い位置に転位ループのバンドを残すことによって、アモルファス化Ｓｉのクリーンな再結晶化の妨げとなる。このことは、パターン形成されていないＡＴＲプロセスについての図２に概略的に示されている。
【０００６】
図２（Ａ）は、図１（Ａ）の開始基板構造体１０に類似した開始基板構造体１００を示す。図２（Ａ）は、アモルファス化イオン注入１３０の結果生じる、下部Ｓｉ基板層２０とアモルファス化層１２０との間の特有の領域端部損傷層１１０を示す。図２（Ｃ）は、アモルファス化層１２０が、下部シリコン基板層２０の配向を有する結晶層１４０内に再結晶化された後の図２（Ｂ）の構造体を示す。転位ループの層１５０が、損傷層１１０と置き換わった。スレッド欠陥１６０は、一般に、層１５０内の転位ループの一部からサンプル表面まで延びる。
【０００７】
主に、イオン注入された接合部が半導体デバイス技術にとって非常に重要であることから、イオン注入により引き起こされた欠陥及びそれらの欠陥をどのように減少及び／又は除去するかについての膨大な文献がある。例えば、非特許文献２は、５ｅ１５／ｃｍ２の投与時に１００ｋｅＶで注入されたＳｉサンプルについて、１２００℃までの温度についての温度の関数としての欠陥除去について記載した。別の参考文献においては、非特許文献３が、損傷層を通る注入されたドーパントの拡散が欠陥修復において有用な役割を果たすことを示唆するデータを記載する。
【０００８】
１２００℃までの温度の炉アニール又はＲＴＡアニールによって、Ｉ／Ｉアモルファス化され１００配向されたＳｉから、領域端部の欠陥を除去できることが、従来技術（例えば、上記のＴ．Ｅ．Ｓｅｉｄｅｌ）において主張されている。しかしながら、この研究は、欠陥除去を助けるための拡散ドーパントが存在する場合のものである。さらに、従来の研究の焦点は、欠陥除去ではなくドーパントの活性化に置かれており、ドーパントの拡散を最小にする必要性によって、最大アニール温度及び回数が制限されていた。１２００℃を超える温度での注入アニールは、これまで、レーザ・アニールの非常に短い時間（例えば、１秒より短い）のためだけであることが教示されていた。しかしながら、これらの短い時間は、ドーパントがない場合の（例えば、Ｓｉ＋又はＧｅ＋の注入によってアモルファス化が行われるときの）欠陥除去に最適ではない。
【０００９】
【特許文献１】２００３年６月１７日に出願された、「Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ＣＭＯＳ  ＳＯＩ  ｄｅｖｉｃｅ  ｏｎ  ｈｙｂｒｉｄ  ｃｒｙｓｔａｌ−ｏｒｉｅｎｔｅｄ  ｓｕｂｓｔｒａｔｅｓ」という名称の米国特許出願第１０／２５０，２４１号明細書
【特許文献２】２００３年１２月２日に出願された、「Ｐｌａｎａｒ  ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  ｓｅｌｅｃｔｅｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃｒｙｓｔａｌ  ｏｒｉｅｎｔａｉｏｎｓ  ｆｏｒｍｅｄ  ｂｙ  ｌｏｃａｌｉｚｅｄ  ａｍｏｒｐｈｉｚａｔｉｏｎ  ａｎｄ  ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｏｆ  ｓｔａｃｋｅｄ  ｔｅｍｐｌａｔｅ  ｌａｙｅｒｓ」という名称の米国特許出願第１０／７２５，８５０号明細書
【特許文献３】２００５年１月７日に出願された、「Ｑｕａｓｉ−ｈｙｄｒｏｐｈｏｂｉｃ  Ｓｉ−Ｓｉ  ｗａｆｅｒ  ｂｏｎｄｉｎｇ  ｕｓｉｎｇ  ｈｙｄｒｏｐｈｉｌｉｃ  Ｓｉ  ｓｕｒｆａｃｅｓ  ａｎｄ  ｄｉｓｓｏｌｕｔｉｏｎ  ｏｆ  ｉｎｔｅｒｆａｃｉａｌ  ｂｏｎｄｉｎｇ  ｏｘｉｄｅ」という名称の米国特許出願第１１／０３１，１６５号明細書
【非特許文献１】Ｍ．Ｙａｎｇ他著、「Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＣＭＯＳ  Ｆａｂｒｉｃａｔｅｄ  ｏｎ  Ｈｙｂｒｉｄ  Ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  Ｄｉｆｆｅｒｅｎｔ  Ｃｒｙｓｔａｌ  Ｏｒｉｅｎｔａｔｉｏｎｓ」、ＩＥＤＭ  ２００３  Ｐａｐｅｒ  １８．７
【非特許文献２】Ｔ．Ｅ．Ｓｅｉｄｅｌ著、「Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ  （ＲＴＰ）ｏｆ  Ｓｈａｌｌｏｗ  Ｓｈｉｌｉｃｏｎ  Ｊｕｎｃｔｉｏｎ」、Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．４５７（１９８５年）
【非特許文献３】Ｃ．Ｍ．Ｈａｓｅｎａｃｋ他著、「Ｔｈｅ  ｓｕｐｐｒｅｓｓｉｏｎ  ｏｆ  ｒｅｓｉｄｕａｌ  ｄｅｆｅｃｔｓ  ｏｆ  ｓｉｌｉｃｏｎ  ｉｍｐｌａｎｔｅｄ  ｗｉｔｈ  ｇｒｏｕｐ  ＩＩＩ、ＩＶ、ａｎｄ  Ｖ  ｅｌｅｍｅｎｔｓ」、Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．２４７７（１９８７年）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記に鑑みて、（ｉ）欠陥除去を助けるための注入されたドーパントがない（例えば、Ｓｉ＋又はＧｅ＋のようなイオンの注入を用いてアモルファス化が行われる）場合、及び（ｉｉ）欠陥除去のアニールがＳｉ結晶配向を変更するためのプロセスの一部である場合に、ＡＴＲされたＳｉにおいて、イオン注入により引き起こされた損傷を修復する方法を有することが、非常に望ましい。さらに、一般に、（Ｓｉ  １００に対して）より高い開始欠陥密度、より安定し、除去が困難な欠陥の両方を有する、１１０（又は１１１）のようなＳｉ配向のために働くことができる方法を有することが望ましい。
【００１１】
より一般的には、より高密度の欠陥を導入することなく、選択された半導体領域を（それらの元の配向又は異なる配向に）アモルファス化及び再結晶化する方法を有することも望ましい。
【課題を解決するための手段】
【００１２】
本発明の目的は、単結晶シリコンにおいて、注入による損傷に起因する欠陥の除去のために最適化されたアニール・プロセスを提供することである。
【００１３】
本発明の関連する目的は、高密度の欠陥を残すことなく、シリコンの選択された領域の配向を変更するＡＴＲ方法を提供することである。
【００１４】
本発明の別の目的は、わずかな密度の欠陥を有する、ＡＴＲされたＳｉ及び／又はＡＴＲされたＳｉ含有半導体を提供することである。
【００１５】
本発明の付加的な目的は、ＡＴＲによって配向変更された低欠陥密度のＳｉ及び／又はＳｉ含有半導体の領域を含むハイブリッド配向基板を提供することである。
【００１６】
本発明の目的は、事実上転位ループがなく、低密度のスレッドを有する再結晶化されたＳｉ材料を生成するイオン注入によりアモルファス化されたＳｉの新しい再結晶化プロセスを用いて達成される。再結晶化プロセスは、２つの基本的な構成要素、すなわち、
・最初の再結晶化アニール
・欠陥除去アニール
からなると考えられる。
【００１７】
一般的に、最初の再結晶化アニールは、一般に約５００℃と約７００℃の間の温度である種々の従来技術の再結晶化条件のいずれかを用いて行われ、高密度の欠陥を含む単結晶材料を生成する。アニール温度は、適度の再結晶化速度をもたらすのに十分な程高いが、再結晶化がテンプレートされる（自発的及びランダムでなく）ことを確実にする程低いものであることが好ましい。
【００１８】
欠陥除去アニールは、本発明の再結晶化プロセスの重要なステップである。本発明は、これまでに教示されたものと異なるＡＴＲされたＳｉにおける欠陥を除去するための時間／温度アニール・レジームを教示する。本発明は、約１２００℃から約１４００℃までの間の温度範囲で少なくとも５秒から１０秒間、好ましくは約１２５０℃から約１３５０℃までの間の温度範囲で少なくとも１時間から２時間のアニール（例えば、従来の炉アニール・ツール又は急速加熱アニール・ツールにおける）を教示する。これは、１２００℃より低い温度での従来のアニール処理、又はずっと短い時間（例えば、１秒未満）の１２００℃より高い温度でのレーザ・アニール処理を教示する従来技術のものと対照的である。
【発明を実施するための最良の形態】
【００１９】
ここで、本出願に添付する図面を参照することによって、本発明がより詳細に説明される。添付の図面において、同じ要素及び対応する要素は、同じ参照番号で呼ばれる。本発明の種々の処理段階中の構造体を表す本発明の図面は、例示目的のために提供されるものであり、よって縮尺に合わせて描かれてはいない。
【００２０】
上部がアモルファス化され、下部にテンプレートを用いる場合の配向変更された低欠陥密度のＳｉを達成するための本発明のプロセスの実施形態のステップを示す断面図である、図３（Ａ）乃至図３（Ｆ）を最初に説明する。図３（Ａ）は、第１の配向と異なる第２の配向を有する第２のシリコン層２２０に接合された、第１の配向を有する第１のシリコン層２１０を含む開始基板２００を示し、第１及び第２のシリコン層は、接合境界面２３０によって分離されている。図３（Ｂ）は、第１のシリコン層がイオン注入によってアモルファス化され、点線２３０´で示される元の接合境界面の位置を超えて延びるアモルファス層２４０と、下部シリコン層２２０の配向を有する損傷された結晶層２５０とを形成する。図３（Ｃ）は、任意の保護キャップ層２６０の堆積後の図３（Ｂ）の構造体を示し、図３（Ｄ）は、下にあるＳｉ層２２０の配向を有する配向変更されたシリコン層２７０を生成するための最初の再結晶化アニール後の図３（Ｃ）の構造体を示す。配向変更されたシリコン層２７０は、転位ループ２８０及びスレッド欠陥２９０を含む。次に、図３（Ｄ）の構造体に欠陥除去アニールが施され、配向変更された低欠陥密度のシリコン層２７０´を有する図３（Ｅ）の構造体を生成する。図３（Ｆ）は、保護キャップ層２６０及び／又は欠陥除去アニール中に生成された何らかの付加的な層（例えば、表面又は境界酸化物）の除去後の、図３（Ｅ）の構造体を示す。ここで用いられる低欠陥密度という用語は、内部に形成される半導体デバイスに適した材料を提供するように、ｃｍ２当たり１０Ｅ６より少ない欠陥を意味する。
【００２１】
図３（Ｂ）乃至図３（Ｄ）は、最初の再結晶化アニールの前に生じる任意の保護キャップ層を堆積させるステップを示すが、図４（Ａ）乃至図４（Ｃ）に示されるように、任意の保護キャップ層は、最初の再結晶化アニール後に堆積させることもできる。図４の手法は、アモルファス層２４０を再結晶させるのに十分な程高温でキャップ層の堆積が行われる場合に推奨される。しかしながら、所望であれば、最初の再結晶化アニール及びキャップ層の堆積ステップを組み合わせて、同時に行うこともできる（キャップ層の堆積温度が十分に高い場合）。
【００２２】
図１（Ｂ）の構造体の場合のように、図３（Ｂ）に示されるアモルファス化は、選択された領域においてのみ実行することもできることに注意すべきである。同様に、図３及び図４の構造体は、浅いトレンチ隔離領域又は他の形態（図示せず）のような埋め込まれた誘電体領域を含むことができることにも注意すべきである。これらの埋め込まれた領域は、図３（Ｂ）に示されるアモルファス化ステップの前に開始基板２００内に存在するか、又は処理の後の段階において、これらを付加することができる。
【００２３】
図３の再結晶化プロセスは、２つの基本的な構成要素、すなわち、
・最初の再結晶化アニール、及び
・欠陥除去アニール
からなると考えることができる。
【００２４】
一般的に、最初の再結晶化アニールは、一般に約５００℃から約７００℃までの温度で、種々の従来技術の再結晶化条件のいずれかを用いて実行することができ、高密度の欠陥を含む単結晶材料を生成する。アニール温度は、適度な速度の再結晶をもたらすのに十分な程高いが、再結晶化がテンプレートされる（自発的かつランダムではなく）ことを確実にするのに十分な程低いことが好ましい。
【００２５】
欠陥除去アニールは、本再結晶化プロセスの重要なステップである。本発明は、これまでに教示されたものと異なるＡＴＲされたＳｉにおける欠陥を除去するための時間／温度アニール・レジームを教示する。本発明は、約１２００℃から約１４００℃までの間の範囲の温度で少なくとも５秒から１０秒間、好ましくは約１２５０℃から約１３５０℃までの間の温度範囲で少なくとも１時間から２時間の（例えば、炉アニール・ツール又は急速加熱アニール・ツールにおける）アニールを教示する。
【００２６】
欠陥除去アニールは、真空、Ｈｅ、Ｎｅ，Ａｒ、Ｋｒ、Ｘｅ、窒素及び窒素含有ガス、酸素及び酸素含有ガス、ハロゲン及びハロゲン含有ガス、炭素含有ガス、水素及び水素含有ガス、並びにこれらの混合物を含む群から選択される少なくとも１つの雰囲気において行うことができる。特許文献３に記載されるように、アニール雰囲気は、ＳｉＯ形成及び揮発のために穴があくのを防ぐように、不活性又は弱酸化性（例えば、０．１％−２％のＯ２を有するＡｒ／Ｏ２のような）であることが好ましい。
【００２７】
Ａｒ（１．２％Ｏ２）における１３２０℃での炉アニールは、ＴＥＭ及び／又はＳＥＭによって調べられたときに事実上欠陥がないように見えるＳｉ材料を生成するものとして示された。幾つかの例が以下に説明され、それらの例には、（ｉ）酸化物キャッピング／１００配向されたＳｉテンプレート（１３００℃から１３２０℃の範囲の温度までの上昇及び／又は１３００℃から１３２０℃の範囲の温度における保持を含むアニール後）の場合、（ｉｉ）酸化物キャッピング／１１０配向されたＳｉテンプレート（１３２０℃／３時間のアニール後）の場合の、約７５０ｎｍの厚さのＳｉイオン注入によるアモルファス化Ｓｉ層からのほぼ完全な欠陥除去と、キャッピング／１００配向されたＳｉテンプレート（１３２０℃／３時間のアニール後）がない場合の、約２８０ｎｍの厚さのＧｅイオン注入によるアモルファス化されたＳｉ層からのほぼ完全な欠陥除去とが含まれる。
【００２８】
的確なアニール方法（炉アニール、急速加熱アニール、レーザ・アニールなど）及びアニール・パラメータ（時間・温度、温度、ランプ速度など）は、処理される半導体材料の所望の結晶性を依然として保持しながら、欠陥レベル密度を望ましく減少させるために、サーマルバジェット、処理コスト、及び／又は処理時間を最小にするように選択されることが好ましい。必要とされる動作必要時間及びアニール温度は、半導体材料のタイプ、その配向、並びに欠陥のタイプ及び密度によって決まると考えられる。雰囲気が酸化性のとき、欠陥除去アニール前に、サンプルを処分可能な保護キャップ層（例えば、ＳｉＯ２）で被覆することによって、Ｓｉ表面の酸化量を減少させることができる。上述のように、最初の結晶化アニールの前、その最中、又はその後に保護キャップ層を堆積させることもできる。
【００２９】
任意の保護キャップ層（図３及び図４において２６０として示される）は、一般に、熱的に安定し、下にある半導体領域に対して反応せず、欠陥除去アニール後に選択的に除去しやすい、１つ又はそれ以上の堆積された層からなる。堆積された保護キャップ層のための好ましい材料は、ＳｉＯ２、ＳｉＮｘ、又はＳｉＯｘＮｙ、Ｓｉ（アモルファス、多結晶、又は単結晶の）を含む材料の群から選択された１つ又はそれ以上の層を含む。保護キャップ層の厚さは、３０ｎｍから５００ｎｍの範囲であることが好ましい。キャップ層は任意的なものであり、省略することができる（特に一部のＳｉ消費が許容可能である場合）ことに注意すべきである。
【００３０】
好ましいキャップ層構造は、ＳｉＯ２の単層、ＳｉＮ又はポリＳｉの上部層を有するＳｉＯ２の下部層からなる二層、及びＳｉＯ２の下部層、ポリＳｉの中間層、及びＳｉＯ２の上部層からなる三層を含む。幾つかの例示的な層厚と共に、これらの種々のキャップ層構造の利点及び不利な点が、同時出願された特許文献３に記載されている。一般に、Ｓｉだけを含む基板表面には、厚い（５０ｎｍ−２００ｎｍ）単層のＳｉＯ２キャップが好ましい。しかしながら、これらの厚い酸化物キャップは、過剰の埋め込まれた酸化物を除去することなくキャップ酸化物を除去する際に予想される困難のために、既に埋め込まれた酸化物領域（例えば、浅いトレンチ分離）を含む基板には推奨されない。
【００３１】
本発明の主要な態様は、高密度の欠陥を残すことなく、シリコンの選択された領域の配向を変更するＡＴＲ方法を提供することに関する。したがって、配向変更された低欠陥密度のシリコンを形成する方法は、
・第１の配向と異なる第２の配向を有する第２のシリコン層に接合された、第１の配向を有する第１のシリコン層を含む基板を選択するステップと、
・イオン注入によって第１のシリコン層の選択された領域をアモルファス化するステップと、
・第２のシリコン層を結晶テンプレートとして用いて、アモルファス化された第１のシリコン層を第２のシリコン層に再結晶化するステップと、
を含み、この再結晶化は、低欠陥密度を有する再結晶化された材料を生成する、上述の「最初の結晶化に欠陥除去アニール・プロセスを加えた」ような、再結晶化プロセスを用いて実行される。
【００３２】
第１及び第２のシリコン層が、２原子百分率より低い濃度の１つ又はそれ以上のドーパント又は不純物を含むことができること、選択された領域のアモルファス化は、Ｓｉ及び／又はＧｅイオンの注入によるものにできること、並びに、低欠陥密度を有する再結晶化されたＳｉ材料は、次の配向すなわち１００、１１０、又は１１１の１つを有することができることに注意すべきである。アモルファス化された第１のシリコン層が第２のシリコン層の上に示されているが（すなわち、上部がアモルファス化され、下部をテンプレートとして用いる場合）、本発明は、第２のシリコン層が第１のシリコン層の上にある幾何学形状の場合（すなわち、上部をテンプレートとして用い、下部がアモルファス化される場合）も含む。この場合、第１のシリコン層は、埋込み酸化物層上に配置され、埋込みアモルファス層を生成するイオン注入条件を用いてアモルファス化されることが好ましい。この代替的なＡＴＲ幾何学形状の使用が、特許文献３に記載されている。
【００３３】
上記の第１及び第２のシリコン層の少なくとも１つをＳｉ含有半導体と置き換えることによって、同じステップを用いて、配向変更された低欠陥密度のＳｉ含有半導体を形成することもできる。第１及び第２のＳｉ含有半導体は、同じものにしても、異なるものにしてもよく、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、Ｃ又は他の元素でドープされたこれらの材料のいずれかを含む群から選択することができる。欠陥除去アニールのための温度は、ＳｉＧｅ及びＧｅのような低い溶融温度を有する基板のために、下方に調整する必要がある。さらに、第１及び第２のＳｉ含有半導体の配向は、同じにしても、異なるものにしてもよい。配向が同じ場合には、アモルファス化された半導体は、配向を変更することなく、再結晶化されるにすぎない。
【００３４】
本発明の最後の実施形態は、本発明の方法によって形成された配向変更された低欠陥密度の単結晶Ｓｉ（又はＳｉ含有半導体）を含むハイブリッド配向基板を提供する。
【００３５】
以下の例は、本発明を例証し、本発明の有効性を実証するために提供されるものである。
【実施例】
【００３６】
本発明のＳｉ再結晶化プロセスのための例示的なアニールのステップが、以下に列挙される。すなわち、
・Ａｒにおいて５℃／分で２５０℃から６５０℃まで上昇
・Ａｒにおいて６５０℃／３０分
・Ａｒにおいて５℃／分で６５０℃から１０００℃まで上昇
・Ａｒ／Ｏ２（０．６３％）において２℃／分で１０００℃から１１５０℃まで上昇
・Ａｒ／Ｏ２（０．６３％）において１℃／分で１１５０℃から１３１０℃まで上昇
・Ａｒ／Ｏ２（１．２％）において０．５℃／分で１３１０℃から１３２０℃まで上昇
・Ａｒ／Ｏ２（１．２％）において１３２０℃／３時間
・Ａｒ／Ｏ２（０．６３％）において−２℃／分で１３２０℃から１１５０℃まで下降
・Ｎ２において−５℃／分で４００℃まで下降
である。６５０℃／３０分のＡｒアニールは、最初の再結晶化アニールと見なすことができ、Ａｒ／Ｏ２における１３２０℃／３時間のアニールは、欠陥除去アニールと見なすことができる。保護キャップ層がない場合には、このアニールは、一般に、約５０ｎｍのＳｉの消費に対応する、９０ｎｍ−１１０ｎｍのＳｉＯ２を生成する。１００ｎｍのＳｉＯ２の保護キャップ層を用いる場合、付加的な酸化物形成が、約１５ｎｍのＳｉの消費に対応する約３０ｎｍまでに減少される。上述のように、アニールの最初の再結晶化構成要素及び欠陥除去構成要素を別個に行うこともできる。
【００３７】
図５（Ａ）乃至図５（Ｃ）は、１ｅ１５／ｃｍ２の５０ｋｅＶ  Ｓｉ＋及び４ｅ１５／ｃｍ２の２２０ｋｅＶ  Ｓｉ＋＋（後者の注入は、４ｅ１５／ｃｍ２の４４０ｋｅＶ  Ｓｉ＋＋に等しい）を用いて注入した後のアニールの種々の段階における、ｐタイプの１００配向されたＳｉサンプルのＳＥＭ断面画像を示す。サンプルは、Ｃｒで被覆され、次に、何らかの欠陥を視覚的に示すように切断した後にＳｅｃｃｏエッチングされる。図５（Ａ）は、Ｃｒ層３００とアモルファス層３１０、領域端部の結晶損傷層３２０、及び損傷されていない結晶基板層３３０を有する、注入された状態のサンプルのＳＥＭ画像を示す。アモルファス層は、約７８０ｎｍの厚さであり、損傷層は、約２８０ｎｍの厚さである。図５（Ｂ）は、再結晶化され、１００配向されたＳｉ層３４０を生成するための、５分間６５０℃でＮ２において最初の再結晶化アニールを施した後の図５（Ａ）のサンプルを示す。損傷端部位置に転位ループの層３５０が見え、矢印３６０で示される位置にスレッド欠陥がかすかに見える。図５（Ｃ）は、アニール中に形成される９００ｎｍまでの酸化物を除去するための薄いＨＦ溶液内の浸漬に続く、上述の例示的な６５０℃／３０分＋１３２０℃／３時間のアニール後の図５（Ａ）のサンプルを示す。転位ループは、元の位置からなくなり（欠陥除去アニール中のＳｉ消費の原因となった後、今や表面より約７０７ｎｍ下方になる）、再結晶化されたＳｉ３４０´は、欠陥がないものになる。
【００３８】
図６は、同じ注入によるアモルファス化が与えられたが、上述の同じ例示的な６５０℃／３０分＋１３２０℃／３時間のアニールの前に低温（４００℃）酸化物の２００ｎｍの厚さの保護キャップ層で被覆され、次に酸化物を除去するために薄いＨＦ溶液内でエッチングされた、１００配向されたＳｉサンプルのＴＥＭ断面画像を示す。サンプルは、欠陥がないように見え、全く損傷されていないＳｉ３８０と本発明の方法に従ってアモルファス化され、再結晶化されたＳｉ領域３９０との間に差はない。
【００３９】
本発明は、その好ましい実施形態に関して示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、前述の変更及び形態及び詳細における他の変更をなし得ることを理解するであろう。したがって、本発明は、記載され、示されたとおりの形態及び詳細に制限されるものでなく、添付の特許請求の範囲内に含まれるものに制限されることが意図される。
【図面の簡単な説明】
【００４０】
【図１】（Ａ）  ハイブリッド配向Ｓｉ基板を生成するための、上部がアモルファス化され／下部にテンプレートを有するＡＴＲプロセスを示す断面図である。  （Ｂ）  ハイブリッド配向Ｓｉ基板を生成するための、上部がアモルファス化され／下部にテンプレートを有するＡＴＲプロセスを示す断面図である。  （Ｃ）  ハイブリッド配向Ｓｉ基板を生成するための、上部がアモルファス化され／下部にテンプレートを有するＡＴＲプロセスを示す断面図である。
【図２】（Ａ）  図１のＡＴＲプロセス後に残る欠陥のタイプ及び位置を示す断面図である。  （Ｂ）  図１のＡＴＲプロセス後に残る欠陥のタイプ及び位置を示す断面図である。  （Ｃ）  図１のＡＴＲプロセス後に残る欠陥のタイプ及び位置を示す断面図である。
【図３】（Ａ）  配向変更された低欠陥密度のＳｉを達成するための、本発明のプロセスの実施形態のステップを示す断面図である。  （Ｂ）  配向変更された低欠陥密度のＳｉを達成するための、本発明のプロセスの実施形態のステップを示す断面図である。  （Ｃ）  配向変更された低欠陥密度のＳｉを達成するための、本発明のプロセスの実施形態のステップを示す断面図である。  （Ｄ）  配向変更された低欠陥密度のＳｉを達成するための、本発明のプロセスの実施形態のステップを示す断面図である。  （Ｅ）  配向変更された低欠陥密度のＳｉを達成するための、本発明のプロセスの実施形態のステップを示す断面図である。  （Ｆ）  配向変更された低欠陥密度のＳｉを達成するための、本発明のプロセスの実施形態のステップを示す断面図である。
【図４】（Ａ）  図３（Ｂ）のステップの軽微な変形を示す断面図である。  （Ｂ）  図３（Ｃ）のステップの軽微な変形を示す断面図である。  （Ｃ）  図３（Ｄ）のステップの軽微な変形を示す断面図である。
【図５】（Ａ）  注入された状態の１００配向されたＳｉの走査型電子顕微鏡（ＳＥＭ）画像の断面図である。  （Ｂ）  ５分間６５０℃での最初の再結晶化後の走査型電子顕微鏡（ＳＥＭ）画像の断面図である。  （Ｃ）  本発明により教示される欠陥除去アニール後の走査型電子顕微鏡（ＳＥＭ）画像の断面図である。
【図６】本発明により教示される欠陥除去アニールを含む再結晶化プロセス後のイオン注入によってアモルファス化された１００配向Ｓｉの透過型電子顕微鏡（ＴＥＭ）画像の断面図である。
【符号の説明】
【００４１】
１００、２００：開始基板
３０、２１０：第１のシリコン層
２０、２２０：第２のシリコン層
２３０：接合境界面
２４０：アモルファス層
２５０：損傷された結晶層
２６０：保護キャップ層
８０、２７０：配向変更されたシリコン層
１５０、２８０：転位ループ
１６０、２９０：欠陥
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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