(57)【要約】 【課題】      配線領域の配線密度を均一化でき、ビアの多重化及び配線間隔及び配線幅の拡張が可能で、歩留まりの高い半導体集積回路を製造可能な半導体集積回路の自動設計方法を提供する。【解決手段】  算出部１２３が、設計対象領域を分割した複数の矩形領域毎に概略配線の必要経路数を算出するステップと、割付部１２４が、矩形領域上の複数層の配線領域の配線密度がそれぞれ均等になるように必要経路数を割付けるステップと、詳細配線手段１３が、配線領域上に詳細配線をし、詳細配線結果を詳細配線記憶部に記憶させるステップと、幅太化手段１４が、詳細配線の幅を拡大するステップと、ビア多重化手段１５が、詳細配線間を接続するビアを複数のビアに多重化するステップとを含む。【選択図】      図１
2006215631.tif 000002
【特許請求の範囲】
【請求項１】
算出部が、設計対象領域を分割した複数の矩形領域毎に概略配線の必要経路数を算出し、算出結果を算出記憶部に記憶させるステップと、
割付部が、前記算出結果を読み出して、前記矩形領域上の複数層の配線領域の配線密度がそれぞれ均等になるように前記必要経路数を割付け、割付後の割付経路数を割付記憶部に記憶させるステップと、
詳細配線手段が、前記割付経路数を読み出して、前記配線領域上に詳細配線をし、詳細配線結果を詳細配線記憶部に記憶させるステップと、
幅太化手段が、前記詳細配線情報を読み出して、前記詳細配線の幅を拡大し、拡大後の前記詳細配線情報を幅太化記憶部に記憶させるステップと、
ビア多重化手段が、拡大後の前記詳細配線情報を読み出して、前記詳細配線間を接続するビアを複数のビアに多重化するステップ
とを含むことを特徴とする半導体集積回路の自動設計方法。
【請求項２】
優先経路決定部が、前記割付経路数を読み出して、前記配線領域内でそれぞれ等間隔に離間するように前記詳細配線の優先経路を決定し、前記優先経路の情報を優先経路記憶部に記憶させるステップを更に含み、
前記詳細配線手段は、前記優先経路の情報を更に読み込んで、前記優先経路上に詳細配線をすることを特徴とする請求項１に記載の半導体集積回路の自動設計方法。
【請求項３】
調整部が、前記割付経路数を読み出して、前記矩形領域の列毎、及び、行毎の前記割付経路数を同一数に調整するステップを更に含むことを特徴とする請求項１又は２に記載の半導体集積回路の自動設計方法。
【請求項４】
前記必要経路数を割付けるステップは、前記割付部が設計情報記憶装置に記憶された前記配線領域の配線密度の許容範囲の情報を読み出して、前記許容範囲に基づいて前記必要経路数を割付けることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路の自動設計方法。
【請求項５】
前記必要経路数を割付けるステップは、前記割付部が設計情報記憶装置に記憶された前記設計対象領域上の配線禁止領域の情報を更に読み出して、前記配線禁止領域を避けた前記配線領域に、前記必要経路数を均等に割付けることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路の自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に半導体集積回路の自動設計方法に関する。
【背景技術】
【０００２】
近年の微細化技術の進化に伴い、半導体集積回路の加工技術が益々難しくなってきている。このため、半導体集積回路の設計段階においても歩留まりを向上させるための施策が必要になりつつある。
【０００３】
歩留まり向上のために利用可能な施策としては、配線密度の疎な部分にダミーメタル等を配置することにより、配線層の配線密度の均一化を図る方法が知られている（例えば、特許文献１参照。）。また、ビアの歩留まりを向上させるために、配線間を接続する１つのビアを複数のビアに置換する方法もある。配線の歩留まりを向上させるために、自動配線後に配線間隔を均一に広げる方法もある。
【０００４】
しかしながら、配線密度の疎な領域にダミーメタルを配置し、配線密度の均一化を図る方法では、半導体集積回路中に金属層の占める割合が高くなる。このため、必要以上に配線容量を増大させる場合がある。自動配線後に１つのビアを複数のビアに置換する方法、又は配線間隔及び配線幅を均一に広げる方法では、配線が混雑する領域に対しては置換又は拡張するためのスペースが十分にないため、置換又は拡張できない領域が発生する。この結果、予測した歩留まりが得られない場合があり、半導体集積回路の製造期間の長期化を招く。
【０００５】
【特許文献１】特開２００４−１５３０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、配線密度を均一化でき、ビアの多重化及び配線間隔及び配線幅の拡張が可能で、歩留まりの高い半導体集積回路を製造可能な半導体集積回路の自動設計方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、（イ）算出部が、設計対象領域を分割した複数の矩形領域毎に概略配線の必要経路数を算出し、算出結果を算出記憶部に記憶させるステップと、（ロ）割付部が、算出結果を読み出して、矩形領域上の複数層の配線領域の配線密度がそれぞれ均等になるように必要経路数を割付け、割付後の割付経路数を割付記憶部に記憶させるステップと、（ハ）詳細配線手段が、割付経路数を読み出して、配線領域上に詳細配線をし、詳細配線結果を詳細配線記憶部に記憶させるステップと、（ニ）幅太化手段が、詳細配線情報を読み出して、詳細配線の幅を拡大し、拡大後の詳細配線情報を幅太化記憶部に記憶させるステップと、（ホ）ビア多重化手段が、拡大後の詳細配線情報を読み出して、詳細配線間を接続するビアを複数のビアに多重化するステップとを含む半導体集積回路の自動設計方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、配線密度を均一化でき、ビアの多重化及び配線間隔及び配線幅の拡張が可能で、歩留まりの高い半導体集積回路を製造可能な半導体集積回路の自動設計方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１０】
本発明の実施の形態に係る自動設計装置は、図１に示すように、操作者からのデータや命令等の入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１ａと、ＣＰＵ１ａの演算処理結果等を記憶するデータ記憶装置２ａと、レイアウト結果等を出力する出力装置５と、半導体集積回路のレイアウトプログラムなどを記憶したプログラム記憶装置６と、半導体集積回路のレイアウト設計に必要な設計情報、設計制約情報等を記憶した設計情報記憶装置７とを備える。入力装置４及び出力装置５は、入出力制御装置３を介してＣＰＵ１ａに接続されている。
【００１１】
ＣＰＵ１ａは、概略配線手段１２ａ、詳細配線手段１３、幅太化手段１４、及びビア多重化手段１５を備える。概略配線手段１２ａは、内部回路領域内の複数のセルの概略配線を実行する。このため、概略配線手段１２ａは、セル情報取得部１２０、分割部１２１、概略配線部１２３、算出部１２４、割付部１２５、及び優先経路選択部１２６ａを有する。
【００１２】
セル情報取得部１２０は、例えば図２に示すように、設計対象領域となる内部回路領域１０内に配置された第１セル３１及び第２セル３２の配置情報を取得する。内部回路領域１０の周囲には、Ｉ／Ｏセル領域４０ａ，４０ｂ，４０ｃ，４０ｄが形成されている。図１に示す分割部１２１は、図２の点線で示す配線格子１０１により、内部回路領域１０を複数の矩形領域１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｇ，１００ｇ，１００ｈ，１００ｉ，１００ｊ，１００ｋ，１００l，１００ｍ，１００ｎ，１００ｏ，１００ｐに分割する。図１の概略配線部１２３は、分割部１２１が分割した矩形領域１００ａ〜１００ｐの情報及びセル情報取得部１２０が取得した第１セル３１及び第２セル３２の配置情報に基づいて、第１セル３１及び第２セル３２の概略配線を行う。
【００１３】
算出部１２４は、概略配線部１２３の概略配線結果に基づいて、第１セル３１と第２セル３２との間を接続するために必要な概略配線の経路数（以下、「必要経路数」という。）を、各矩形領域１００〜１００ｐ毎に縦方向、横方向別に算出する。例えば、図２において第１セル３１と第２セル３２を概略配線する場合には、算出部１２４は、矩形領域１００ｍ、１００ｎ、１００ｏの横方向の必要経路数をそれぞれ「１本」と算出する。算出部１２４は、矩形領域１００ｏ、１００ｋの縦方向の必要経路数をそれぞれ「１本」と算出する。
【００１４】
割付部１２５は、算出部１２４が算出した必要経路数に基づいて、各矩形領域１００ａ〜１００ｐ上層の複数層の配線領域の配線密度がそれぞれ均一になるように、必要経路数を割付ける。例えば、図３に示すように、矩形領域１００ｊの必要経路ｔの本数が、縦方向に１１本ある場合を説明する。割付部１２５は、図４に示すように、矩形領域１００ｊの上層に配置される配線領域２００ｊ，３００ｊ，４００ｊ，５００ｊ，６００ｊの数の情報を読み出す。割付部１２５は、各配線領域２００ｊ〜６００ｊにそれぞれ均等に必要経路ｔが配分されるように、必要経路ｔの数を配線領域２００ｊ〜６００ｊの数で割って、各配線領域２００ｊ〜６００ｊに必要な割付経路数を決定する。
【００１５】
なお、図４においては、内部回路領域１０及び上層に存在する配線領域２００ｊ〜６００ｊは５層あるので、各層の割付経路数は、１１÷５＝２．２（本）となる。割付部１２５は、２．２本の小数点以下を切り上げて３本とし、これを「割付経路数」として各層に割付ける。
【００１６】
優先経路選択部１２６ａは、図５（ａ）に示すように、配線幅、配線間隔等の設計ルール等に基づいて自動的に設定された矩形領域１００ｊの既定経路ｄの配置情報、及び割付部１２５が割付けた割付経路数を読み出して、どの既定経路を優先経路ｐとして選択するかを決定する。例えば、図５（ａ）に示す配線領域２００ｊに１１本の既定経路ｄが配置されており、この配線領域２００ｊに対し、割付経路数が「３本」と指定されていた場合は、優先経路選択部１２６ａは、図５（ｂ）に示すように、配線領域２００ｊ内でそれぞれ等間隔に離間するように、既定経路ｄの中から優先経路ｐを選択するのが好ましい。
【００１７】
詳細配線手段１３は、優先経路選択部１２６ａにより選択された優先経路ｐに基づいて、優先経路ｐ上において第１セル３１及び第２セル３２間を詳細配線する。幅太化手段１４は、詳細配線手段１３の詳細配線結果に基づいて、詳細配線の配線幅を幅太化する。ビア多重化手段１５は、幅太化後の詳細配線結果に基づいて、詳細配線間を接続するためのビアを複数のビアに多重化する。
【００１８】
データ記憶装置２ａは、概略配線記憶部２２ａ、詳細配線記憶部２３、幅太化記憶部２４、及びビア多重化記憶部２５を備える。概略配線記憶部２２ａはセル情報記憶部２１０、分割記憶部２２１、既定経路記憶部２２２、概略配線記憶部２２３、算出記憶部２２４、割付記憶部２２５、及び優先経路記憶部２２６を含む。
【００１９】
セル情報記憶部２１０は、セル情報取得部１２０が取得した第１セル３１及び第２セル３２を含む内部回路領域１０内のセルの配置情報を記憶する。分割記憶部２２１は、分割部１２１が分割した複数の矩形領域１００ａ〜１００ｐの設計情報、設計制約情報等を記憶する。既定経路記憶部２２２は、分割部１２１が分割した矩形領域１００ａ〜１００ｐ上の配線領域の既定経路ｄの配置情報を記憶する。概略配線結果記憶部２２３は、概略配線部１２３が実行した概略配線結果を記憶する。算出記憶部２２４は、算出部１２４が算出した必要経路数の情報を記憶する。割付記憶部２２５は、割付部１２５が割付けた各配線領域２００ｊ〜６００ｊの割付経路数の情報を記憶する。優先経路記憶部２２６は、優先経路選択部１２６ａが選択した配線領域２００ｊ〜６００ｊの優先経路ｐの情報を記憶する。
【００２０】
詳細配線記憶部２３は、詳細配線手段１３が実行した詳細配線の結果を記憶する。幅太化記憶部２４は、幅太化手段１４が実行した幅太化後の詳細配線情報を記憶する。ビア多重化記憶部２５は、ビア多重化手段１５が実行した多重ビアの置換結果を記憶する。
【００２１】
図１において入力装置４は、キーボード、マウス、ライトペン又はフレキシブルディスク装置などを含む。操作者は、入力装置４により入出力データを指定したり自動設計に必要な数値等の設定が可能である。入力装置４により、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示も入力可能である。出力装置５は、ディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。「コンピュータ読み取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、カセットテープ、オープンリールテープ等を含む。  
実施の形態に係る自動設計方法について、図６のフローチャートを用いて説明する。
【００２２】
（ａ）ステップＳ２において、図１に示す概略配線手段１２ａは、設計情報記憶装置７に記憶された回路情報及び設計情報等を読み出して、概略配線処理を実行する。具体的には、ステップＳ２０において、セル情報取得部１２０が、設計情報記憶装置７に記憶されたセル情報を読み出して、図２に示す内部回路領域１０内に配置された第１セル３１及び第２セル３２の配置情報を取得する。第１セル３１及び第２セル３２の配置情報は、セル情報記憶部２１０に記憶させる。
【００２３】
（ｂ）ステップＳ２１において、分割部１２１は、設計情報記憶装置７に記憶された設計情報を読み出して、図２に示すように、内部回路領域１０を配線格子１０１により複数の矩形領域１００ａ〜１００ｐに分割する。矩形領域１００ａ〜１００ｐの情報は、分割記憶部２２１に記憶させる。なお、この時、分割された矩形領域１００ａ〜１００ｐの大きさ及び設計情報記憶装置７に記憶された配線幅、配線間隔等の設計ルールに基づいて、各矩形領域１００ａ〜１００ｐ上の配線領域に配線を敷設するための既定経路ｄの情報が、自動的に既定経路記憶部２２２に記憶される。
【００２４】
（ｃ）概略配線部１２３は、分割記憶部２２１に記憶された矩形領域１００ａ〜１００ｐの情報及びセル情報記憶部２１０に記憶された第１セル３１及び第２セル３２の情報を読み出す。概略配線部１２３は、読み出した情報に基づいて、第１セル３１及び第２セル３２の概略配線を行う。概略配線結果は、概略配線結果記憶部２２３に記憶させる。
【００２５】
（ｄ）ステップＳ２３において、算出部１２４は、概略配線結果記憶部２２３に記憶された概略配線結果を読み出す。算出部１２４は、概略配線結果に基づいて、図２に示す第１セル３１と第２セル３２との間を接続するために必要な概略配線の必要経路数を、矩形領域１００ａ〜１００ｐ毎に縦方向、横方向別に算出する。必要経路数の算出結果は、算出記憶部２２４に記憶させる。
【００２６】
（ｅ）ステップＳ２５において、割付部１２５は、算出記憶部２２４に記憶された必要経路数を読み出す。割付部１２５は、各矩形領域１００ａ〜１００ｐの上層に形成する複数の配線領域の配線密度が各配線領域毎にそれぞれ均一になるように、必要経路数を各配線領域に割付けるのが好ましい。割付経路数の情報は、割付記憶部２２５に記憶させる。
【００２７】
（ｆ）ステップＳ２８において、優先経路選択部１２６ａは、既定経路記憶部２２２に記憶された各矩形領域１００ａ〜１００ｐの既定経路ｄの情報及び割付記憶部２２５に記憶された割付経路数の情報を読み出す。そして、優先経路選択部１２６ａは、割付経路数に基づいて、各矩形領域１００ａ〜１００ｐに設定された既定経路ｄの中から優先経路ｐを選択する。この時、優先経路選択部１２６ａは、後述する配線幅太化処理及びビア多重化処理を行うためのスペースを十分確保するために、図５（ｂ）に示すように、配線領域２００ｊ内において優先経路ｐがそれぞれ等間隔に離間するように、優先経路ｐを配置するのが好ましい。選択された優先経路ｐの情報は、優先経路記憶部２２６に記憶させる。
【００２８】
（ｇ）ステップＳ３において、詳細配線手段１３は、優先経路記憶部２２６に記憶された優先経路ｐの情報を読み出して、詳細配線処理を実行する。詳細配線処理結果は、詳細配線記憶部２３に記憶させる。ステップＳ４において、幅太化手段１４は、詳細配線記憶部２３に記憶された詳細配線処理結果を読み出して、設計情報記憶装置７に記憶された設計情報に基づいて、詳細配線を幅太化する。この時、幅太化手段１４は、詳細配線を幅太化する比率を矩形領域１００ａ〜１００ｐ内の配線と配線間隔から算出される許容範囲に基づいて決定してもよい。幅太化後の詳細配線情報は、幅太化記憶部２４に記憶させる。
【００２９】
（ｈ）ステップＳ５において、ビア多重化手段１５は、幅太化記憶部２４に記憶された幅太化後の詳細配線情報を読み出して、配線間を接続するビアを複数のビアに多重化する。ビア多重化後の詳細配線の情報は、ビア多重化記憶部２５に記憶させる。
【００３０】
本発明の実施の形態に係る自動設計装置によれば、概略配線部１２３により実行された概略配線結果に基づいて、割付部１２５が、矩形領域１００ｊ上層の配線領域の配線密度がそれぞれ均一になるように、概略配線の必要経路数を割付ける。このため、各配線領域の配線密度を均一化でき、半導体集積回路の製造時の歩留まりを向上できる。優先経路選択部１２６ａは、矩形領域１００ｊ上に設定された配線領域２００ｊ〜６００ｊにおいて、それぞれ等間隔に離間するように優先経路ｐを選択する。このため、幅太化手段１４による配線幅の拡大、或いはビア多重化手段１５によるビアの多重化を実行するためのスペースを容易に確保でき、歩留まりの高い半導体集積回路が製造でき、製造期間も短くできる。
【００３１】
比較例として、図７（ａ）及び図７（ｂ）に、一般的な自動設計方法により設計可能なレイアウトの一例を示す。図７（ａ）に示す例においては、上層配線６１ａ，６２ａ，６３ａ，６４ａ，６５ａは、同一配線領域上においてそれぞれ平行に離間して配置されている。下層配線５１ａは、上層配線６１ａ〜６５ａの下層の配線領域において、上層配線６１ａ〜６５ａに対して直交して配置されている。上層配線６２ａの端部には、ビア７１ａが配置されている。上層配線６２ａは、ビア７１ａにより下層配線５１ａに接続される。上層配線６４ａの端部には、ビア７２ａが配置されている。上層配線６４ａは、ビア７２ａにより下層配線５１ａに接続され、ビア７１ａを介して上層配線６２ａに接続される。
【００３２】
実施の形態に係る自動設計方法を用いない場合は、配線幅を拡大することにより、図７（ｂ）に示すように、配線とビアとが密集した密集領域Ｒが発生する。このため、ビア７１ａ，７２ａを複数のビアに置換するためのスペースを確保できず、歩留まりが低下する場合がある。更に、配線密度をより高くするために、図７（ｂ）に示すように、上層配線６１ａと上層配線６５ａとの間に上層配線６６ａを配置する。上層配線６２ａと上層配線６５ａとの間には上層配線６７ａを配置する。そして、ビア７４ａ，下層配線５２ａ，ビア７３ａ，上層配線６３ａ，ビア７６ａ，下層配線５３ａ，及びビア７５ａにより、上層配線６６ａと上層配線６７ａとを電気的に接続する。この結果、密集領域Ｒには、配線とビアが更に密集するため、密集領域Ｒのパターンを規定値通りに形成することが困難となる。
【００３３】
一方、実施の形態に係る自動設計方法を用いた場合の詳細配線のレイアウトの一例を図８（ａ）及び図８（ｂ）に示す。図８（ａ）に示すように、上層配線６１ａ〜６５ａは、図６のステップＳ２に示す概略配線工程において、配線本数が異なる配線層においてそれぞれ均一になるように割り振られ、配線間隔が予め一定の広さが確保されている。このため、図８（ｂ）に示すように、配線の幅太化を行った場合においても上層配線６１ａ〜６５ａが密接しない。また、上層配線６１ａと上層配線６４ａとの間の空きスペースに上層配線６６ａを挿入した場合においても、密集領域ｒの密集度は、図７（ｂ）に示す密集領域Ｒに比べて疎になる。よって、ビア７１ａ〜７６ａの隣にビア７１ｂ，７２ｂ，７３ｂ，７４ｂ，７５ｂ，７６ｂを配置してビア７１ａ〜７６ａを多重化させた場合においても、密集領域ｒのパターンを規定値通りに形成することが容易となり、半導体集積回路の歩留まりが向上する。
【００３４】
（第１の変形例）
実施の形態の第１の変形例に係る自動設計装置は、図９に示すように、ＣＰＵ１ｂの概略配線手段１２ｂに、優先経路選択部１２６ｂ及び既定経路削除部１２７を備える点が図１に示す自動設計装置と異なる。
【００３５】
既定経路削除部１２７は、既定経路記憶部２２２に記憶された矩形領域の既定経路の情報を削除する。優先経路選択部１２６ｂは、割付記憶部２２５に記憶された割付経路数及び既定経路記憶部２２２に記憶された既定経路ｄの情報を読み出して、図１０（ａ）に示すように、各配線領域２００ｊ〜６００ｊの優先経路ｐを選択する。この時、優先経路選択部１２６ｂは、図１０（ｂ）に示すように、配線領域２００ｊにおいて優先経路ｐが等間隔に離間して配置されるように、各配線領域２００ｊ〜６００ｊに優先経路ｐを選択するのが好ましい。
【００３６】
次に、図９に示す自動設計装置を用いた自動設計方法を、図１１のフローチャートを用いて説明する。図１１のステップＳ２０〜Ｓ２５、Ｓ３〜Ｓ５に示す工程は、図６に示すフローチャートと実質的に同様であるので、説明を省略する。
【００３７】
ステップＳ２６において、既定経路削除部１２７は、既定経路記憶部２２２に既定された既定経路ｄの情報を削除する。ステップＳ２８において、優先経路選択部１２６ｂは、設計情報記憶装置７に記憶された設計情報及び割付記憶部２２５に記憶された割付経路数を読み出して、各配線領域２００ｊ〜６００ｊにおいてそれぞれ等間隔に離間するように、優先経路ｐの位置を選択する。
【００３８】
実施の形態の第１の変形例に係る自動設計方法によれば、概略配線の既定経路ｄが予め自動的に既定されていた場合に、既定経路削除部１２７が既定経路ｄの情報を削除する。この結果、優先経路選択部１２６ｂが、優先経路ｐを選択する際に、既定経路ｄの配置情報に左右されることなく自由に優先経路ｐを選択できるため、ステップＳ４に示す配線の幅太化工程、ステップＳ５に示すビア多重化工程を実行するためのスペースをより確保し易くなる。この結果、予測値に近い値の歩留まりを得ることができ、半導体集積回路の製造期間の短縮化が図れる。
【００３９】
（第２の変形例）
実施の形態の第２の変形例に係る自動設計装置は、図１２に示すように、概略配線手段１２ｃを含むＣＰＵ１ｃと、概略配線記憶部２２ｃを含むデータ記憶装置２ｃを備える点が、図２に示す自動設計装置と異なる。概略配線手段１２ｃは、セル情報取得部１２０、分割部１２１、配線部１２３、割付部１２５、優先経路選択部１２６ｃ、既定経路削除部１２７、及び調整部１２８を備える。
【００４０】
調整部１２８は、例えば図１３に示すように、配線格子１０１により分割された配線領域２００ａ，２００ｂ，２００ｃ，２００ｄ，２００ｅ，２００ｆ，２００ｇ，２００ｈ，２００ｉ，２００ｊ，２００ｋ，２００ｌ，２００ｍ，２００ｏ，２００ｐの縦方向の割付経路数が、配線領域２００ａ〜２００ｐの列毎にそれぞれ同一数となるように調整する。より具体的には、調整部１２８は、図１４の列方向において同列となる配線領域２００ａ，２００ｅ，２００ｉ，２００ｍの割付経路数の情報を読み出して、読み出した割付経路数のうちの最大値を、調整後の割付経路数として配線領域２００ａ，２００ｅ，２００ｉ，２００ｍにそれぞれ割付ける。
【００４１】
図１４に示す例においては、同一列となる配線領域２００ａ，２００ｅ，２００ｉ，２００ｍの割付経路数の最大数は「４」である。このため、調整部１２８は、調整後の割付経路数をそれぞれ「４」とし、配線領域２００ａ，２００ｅ，２００ｉ，２００ｍにそれぞれ割付ける。なお、図示は省略したが、内部回路領域１０の横方向の割付経路数を調整する場合は、調整部１２８は、行方向の配線領域２００ａ，２００ｂ，２００ｃ，２００ｄの割付経路数がそれぞれ同一数となるように調整する。
【００４２】
次に、実施の形態の第２の変形例に係る自動設計方法について、図１７のフローチャートを用いて説明する。ステップＳ２０〜Ｓ２６、Ｓ３〜Ｓ５までの工程は、図１１に示す工程と実質的に同様であるので説明を省略する。
【００４３】
ステップＳ２７において、調整部１２８は、図１３に示すように、割付記憶部２２５に記憶された各配線領域２００ａ〜２００ｐの割付経路数を読み出し、縦方向と横方向の割付経路数を調整する。具体的には、調整部１２８は、図１４の縦方向において同一列をなす配線領域２００ａ，２００ｅ，２００ｉ，２００ｍの割付経路数のうちの最大値となる「４」を、図１５に示すように、調整後の割付経路数として配線領域２００ａ，２００ｅ，２００ｉ，２００ｍに割付ける。調整後の割付経路数は、調整記憶部２２８に記憶させる。ステップＳ２８において、優先経路選択部１２６ｃは、調整記憶部２２８に記憶された割付経路数を読み出して、優先経路ｐを選択する。選択した優先経路ｐの情報は、優先経路記憶部２２６に記憶させる。
【００４４】
図１６に示すように、隣接する配線領域２００ａ，２００ｅの優先経路ｐの総数が異なる場合には、配線領域２００ａ，２００ｅの境界面に、短い配線が形成されてしまい、配線形状が複雑化する。配線形状が複雑化すると、配線のショート等が発生し易くなり、歩留まりが低下する要因になる。一方、実施の形態の第２の変形例に係る自動設計方法では、配線の延伸方向に同一数の配線経路が割付けられるため、複雑化した配線形状の形成を防止でき、半導体集積回路の歩留まりの低下を抑制できる。
【００４５】
（その他の実施の形態）
本発明は、上述の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４６】
上述の実施の形態においては、内部回路領域１０の上層の各配線領域の配線密度を、所望の範囲内にコントロールできる機能を付加することもできる。具体的には、各配線領域毎に必要な配線密度の許容範囲の情報を予め設計情報記憶装置７に記憶させておく。そして、割付部１２５が各配線領域に必要経路数を割付ける際に、配線密度許容範囲の情報を読み込ませることにより、配線密度の許容範囲に応じて必要経路数を割付けることができる。
【００４７】
また、内部回路領域１０内の配線禁止領域等の制約情報を、予め設計情報記憶装置７に記憶させておく。例えば、図１８に示すように、矩形領域１００ａ，１００ｂ，１００ｅ，１００ｆ上のマクロセル３５の上層の５層の配線領域のうち、第１〜第３層目が配線禁止領域となっている場合には、割付部１２５が、各配線領域に必要経路を割付ける際に配線禁止領域の情報を読み出すことにより、第１〜第３層目の配線禁止領域を避けた残りの配線領域に均等に必要経路数を割付けることができる。
【００４８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係る自動設計装置の一例を示すブロック図である。
【図２】本発明の実施の形態に係る自動設計装置により自動設計される内部回路領域のレイアウトの一例を示す平面図である。
【図３】本発明の実施の形態に係る自動設計方法を示し、１つの配線領域に対して必要な配線の経路の例を示す平面図である。
【図４】本発明の実施の形態に係る自動設計方法を示す斜視図であり、図３に示す経路を複数の配線領域に配分させた例を示す斜視図である。
【図５】本発明の実施の形態係る自動設計方法を示す平面図である。図５（ａ）は、設計ルールに基づいて自動的に既定される既定経路の配置を示し、図５（ｂ）は、優先的に利用可能な配線経路の配置例を示す。
【図６】本発明の実施の形態に係る自動設計方法を示すフローチャートである。
【図７】一般的に利用可能な自動設計方法により得られるパターン例であり、ビアの多重化が困難な例を示している。図７（ａ）は、詳細配線直後の平面図、図７（ｂ）は、配線の幅太化処理及びビア多重化処理後の平面図である。
【図８】本発明の実施の形態に係る自動設計方法により得られるパターン例を示す平面図であり、図８（ａ）は、詳細配線直後の平面図、図８（ｂ）は、配線の幅太化処理及びビア多重化処理後の平面図を示す。
【図９】本発明の実施の形態の第１の変形例に係る自動設計装置の一例を示すブロック図である。
【図１０】本発明の実施の形態の第１の変形例に係る自動設計方法を示す斜視図であり、図１０（ａ）は、セルの配線に必要な経路を複数の配線領域に均等に割付けた例を示す斜視図、図１０（ｂ）は、１つの配線領域に対して優先的に利用可能な配線経路の配置例を示す平面図である。
【図１１】本発明の実施の形態の第１の変形例に係る自動設計方法を示すフローチャートである。
【図１２】本発明の実施の形態の第２の変形例に係る自動設計装置の一例を示すブロック図である。
【図１３】本発明の実施の形態の第２の変形例に係る自動設計方法における各配線領域毎の配線経路数の一例を示す平面図である。
【図１４】図１３に示す配線経路数を配線領域の列毎に調整した後の一例を示す平面図である。
【図１５】図１４に示す平面図に基づいて配線を敷設するための優先経路を設定した後の一例を示す平面図である。
【図１６】本発明の実施の形態の第２の変形例に係る比較例を示す平面図である。
【図１７】本発明の実施の形態の第２の変形例に係る自動設計方法を示すフローチャートである。
【図１８】その他の実施の形態に係る自動設計方法の一例を説明する平面図である。
【符号の説明】
【００５０】
１０…内部回路領域
１２ａ，１２ｂ，１２ｃ…概略配線手段
１３…詳細配線手段
１４…幅太化手段
１５…ビア多重化手段
２２ａ，２２ｃ…概略配線記憶部
２３…詳細配線記憶部
２４…幅太化記憶部
２５…ビア多重化記憶部
１００ａ〜１００ｐ…矩形領域
１０１…配線格子
１２３…概略配線部
１２４…算出部
１２５…割付部
１２６ａ，１２６ｂ，１２６ｃ…優先経路選択部
１２７…既定経路削除部
１２８…調整部
２００ａ〜２００ｐ…配線領域
２００ｊ〜６００ｊ…配線領域
２１０…セル情報記憶部
２２１…分割記憶部
２２２…既定経路記憶部
２２３…概略配線結果記憶部
２２３…概略配線記憶部
２２４…算出記憶部
２２５…割付記憶部
２２６…優先経路記憶部
２２８…調整記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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