(57)【要約】【課題】一定の製造条件の制限下、とくに微細化に関する製造条件の制限下では、CMOS回路の動作速度と消費電力はトレードオフの関係にある。両者のかね合いを決めるのが、MOSFETのゲートしきい値電圧である。ゲートしきい値電圧を低くすれば動作速度は速くなるが消費電力は増える。逆に、ゲートしきい値電圧を高くすれば消費電力は減少するが動作速度は遅くなる。一定の製造条件の制限のもとでは、動作速度と消費電力の両者を同時に改善するのは困難である。【解決手段】ゲートしきい値電圧を、回路の中の信号の変化に応じてほとんど瞬時的に変化させる方法、回路を提案し、CMOS回路の動作速度と消費電力の関係を改善する。【選択図】            図１
2006147845.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを用いたＣＭＯＳ回路において、当該回路中のある接点の電位が第１電位と第２電位からなる矩形波状に変化し、前記接点の電位が第１電位から第２電位に上昇もしくは第２電位から第１電位に降下するとき、その変化に応じてＰチャンネルＭＯＳＦＥＴおよび／またはＮチャンネルＭＯＳＦＥＴのゲートしきい値電圧がＣＭＯＳ回路の動作を速める方向に変化し、変化後に前記接点の電位が第１電位または第２電位を保持するとき、変化したゲートしきい値電圧が変化する前の値の方に回復する手段を備えたことを特徴とする半導体装置。
【請求項２】
ＰチャンネルＭＯＳＦＥＴおよび／またはＮチャンネルＭＯＳＦＥＴのゲートしきい値電圧を変化させる手段に、ＭＯＳＦＥＴの基板バイアス効果を利用することを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記接点と対象となるＭＯＳＦＥＴの基板バイアスの節点との間は、静電容量を含む回路で接続し、対象となるＭＯＳＦＥＴの基板バイアスの節点と、その基板バイアスが回復する値を与える電源、接地などの節点の間は、抵抗を含む回路で接続することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高速性と低電力性の両立および広範な電源電圧への対応を可能にする技術である。
【背景技術】
【０００２】
近年、CMOS LSI(Complementary Metal Oxide Semiconductor Large Scale Integrated Circuits)の大規模化に伴い、CMOS LSIを構成するMOSFETは小型化し、電源電圧は低下している。電源電圧の低下に伴い、MOSFETのゲートのしきい値電圧も低下している。CMOS   LSIでは、しきい値電圧は電源電圧の5〜6分の１程度にすることが多い。例えば、電源電圧（VDD）が5Vのときは、PチャネルMOSFETのしきい値電圧（VTP）は−0.9V程度、NチャネルMOSFETのしきい値電圧（VTN）は0.9V程度である。電源電圧が2.5Vに低下すると、VTPは−0.5V程度、VTNは0.5Ｖ程度になる。二つのMOSFETのしきい値電圧VTP、VTNを電源電圧VDDにほぼ比例して下げるのは、CMOS（Complementary Metal Oxide Semiconductor, 相補形MOS）回路の速度、消費電力そして回路の安定動作のかね合いを考慮してのことである。
【０００３】
PチャネルMOSFETではゲートに印加される電圧が0からVDD＋VTPまでは導通、それ以外は非導通、ＮチャネルMOSFETではゲートに印加される電圧がVTNからVDDまでは導通、それ以外は非導通である。これらのMOSFETにおいて導通の範囲を広げれば、CMOS回路に大きな電流が流れ、回路は高速に動作するが、消費電力は増える。逆に、非導通の範囲が広ければ、CMOS回路に流れる電流は小さくなり、回路の動作は遅くなるが、消費電力は少なく抑えられる。また、MOSFETの非導通の範囲を広く取ることにより、MOSFETの導通、非導通における抵抗の違いを極端に大きくすることができ、回路が安定に動作するようになる。
【０００４】
CMOS回路を構成するPチャネルMOSFETとNチャネルMOSFETのしきい値電圧を制御して、CMOS回路の高速・低電力化をはかる技術としては、MTCMOS（Multi-Threshold  Voltage
CMOS）とVTCMOS（Variable Threshold Voltage CMOS）が知られている。
【０００５】
MTCMOSでは、回路の高速動作が要求される部分では低いしきい値電圧を用い、高速動作が求されない部分や待機時に用いられる部分では高いしきい値電圧を用いる。すなわち、MTCMOSは、回路の場所場所で異なった値のしきい値電圧を設定する方法である。MTCMOSについては、非特許文献１に記載されている。
【０００６】
VTCMOSは、回路が通常の動作状態にあれば回路の高速性より消費電力を重視してしきい値電圧を低くし、回路が待機状態にあれば消費電力の方を重視してしきい値電圧を高くする。しきい値電圧を変える方法としては、PチャネルMOSFETあるいはNチャネルMOSFETが作られる基板領域に電圧を印加する。すなわち、MOSFETの基板バイアス効果を利用して外部からしきい値電圧を制御する方法である。この場合、基板領域に印加する電圧（基板バイアス電圧）は、回路が動作状態にある期間、あるいは待機状態にある期間は一定であるので、それぞれの期間内ではしきい値電圧は一定である。VTCMOSについては、非特許文献２に記載されている。
【非特許文献１】Proceedings of the 2003 international symposium on low power electronics and design, p.110-115, Seoul, Korea
【非特許文献２】Japanese Journal of Applied Physics, Vol.40, Part 1, No.4B, pp.2854-2858, April 2001
【発明の開示】
【発明が解決しようとする課題】
【０００７】
CMOS LSIの中でもっとも頻繁に使われる基本的な回路、CMOSインバータを例に取り、動作速度と消費電力について説明する。図２にCMOSインバータの回路を示す。正の電源VDD側(図２の上側)のMOSFETがPチャネルMOSFETで、接地側(図２の下側)のMOSFETがNチャネルMOSFETである。入力信号は二つのMOSFETのゲート電極に加えられ、出力信号は二つのMOSFETのドレイン電極を接続した節点から取り出される。この出力端子には容量が接続されているが、これは、このCMOSインバータの出力に繋がる負荷（すなわち、次段のCMOS回路の入力容量）を表している。PチャネルMOSFETの基板は正の電源側に接続されている。NチャネルMOSFETの基板は接地側に接続されている。電源電圧VDD=3.5Vを使用し、ＰチャネルMOSFETのしきい値電圧VTP＝−0.6V、NチャネルMOSFETのしきい値電圧VTN＝0.6Vの場合について、このCMOSインバータの基本的な動作を説明する。入力信号の電圧はゼロから正の電源電圧（VDD=3.5V）の範囲でパルス状に変化する。
【０００８】
入力信号がゼロ電圧の時は、NチャネルMOSFETは非導通、PチャネルMOSFETは導通状態となり、出力端子の電圧は高い電圧(VDD=3.5V)となる。入力信号が上がって高い電圧(VDD=3.5V)になると、ＮチャネルMOSFETは導通、PチャネルMOSFETは非導通となり、出力端子の電圧はゼロ電圧となる。入力信号がゼロ電圧あるいはVDDのいずれの状態においても、PチャネルMOSFETとNチャネルMOSFETのいずれかが非導通状態にあり、電源側から接地側に流れる電流が無く、CMOSが消費電力の点で優れた回路である。また、入力信号がゼロ電圧からVDDへ変化する間、あるいはVDDからゼロ電圧へ変化する間に、PチャネルMOSFETとNチャネルMOSFETの両方が導通状態になる期間があり、この期間に電源側から接地側に電流が流れる。この電流が貫通電流と呼ばれる。
【０００９】
入力信号がゼロ電圧とVDDの範囲でパルス状に変化した場合の出力信号の電圧変化を説明する。図３に入力信号と出力信号の電圧波形を示す。入力信号は立ち上がり時間Trでゼロ電圧からVDD=3.5Vまで立ち上がる。この入力信号の変化に対応して、前述したように、出力信号はVDD=3.5Vからゼロ電圧に下がる。この出力信号の変化は入力信号の変化にいくぶんかの時間的な遅れ（図３では、入力信号と出力信号の中間値で遅れ時間Tpdを定義している。）をもって発生する。入力信号が立ち上がるにつれてNチャネルMOSFETは導通し、図２に示す負荷容量に充電されていた電荷を放電する。電荷がなくなるまでには時間がかかり、前述の遅れが発生するのである。入力信号が立ち下がり時間TfでVDD=3.5Vからゼロ電圧まで下がると、出力信号はゼロ電圧からVDD=3.5Ｖまで立上がる。この場合も、この出力信号の変化は入力信号の変化にいくぶんかの遅れをもって発生する。PチャネルMOSFETが導通して負荷容量を充電し、電荷が蓄積するまでには時間がかかるためである。図３にはこの遅れ時間を示していないが、通常は前述のTpdに近い時間になるよう回路設計される。この遅れ時間Tpdをゲート遅延時間と云う。
【００１０】
CMOSインバータにおいて、このゲート遅延時間Tpdと入力立ち上がりと立ち下がり時に消費するエネルギーはトレードオフの関係にあり、これらを両立させることは大きな課題である。
【００１１】
この二つのパラメータのかね合いは、PチャネルMOSFETとNチャネルMOSFETのしきい値電圧VTP、VTNの設定によって決まる。具体的な数値例をつぎに示す。CMOSインバータの形状等に関して、PチャネルMOSFETでは、チャネル幅W=260 μｍ、チャネル長L＝0.35 μｍ、ゲート酸化膜厚＝7.8 nm、NチャネルMOSFETでは、チャネル幅W=130 μｍ、チャネル長L＝0.35 μｍ、ゲート酸化膜厚＝7.8 nm、負荷容量CL=0.6 pF（次段に同じ形状のCMOSインバータが接続されたことに対応）、電源電圧VDD=3.5V、入力信号の立ち上がり、立ち下がり時間Tr＝Tf＝1.5nsの場合について、しきい値電圧VTP、VTNを変えて、入力立ち上がり時と立ち下がり時の平均のゲート遅延時間、入力立ち上がり時と立ち下がり時の合計の消費エネルギーを表１に示す。この表の結果をVTP＝−0.6V、VTN＝0.6Vを基準にして比較すると、しきい値電圧が小さくなると（VTP＝−0.3V、VTN＝0.3V）、ゲート遅延時間は小さくなるが消費エネルギーは増える。反対に、しきい値電圧が大きくなると（VTP＝−0.9 V、VTN＝0.9V）、消費エネルギーは減少するがゲート遅延時間は大きくなる。ゲート遅延時間と消費エネルギーがトレードオフの関係にあることが分かり、両者の兼ね合いはしきい値電圧（VTP、VTN）で決まる。このようにしきい値電圧VTP、VTNの値は、通常は電源電圧の5〜6分の１程度に設定されることが多い。高速動作が要求される回路ではしきい値電圧はこれより低く設定し、低消費電力が重視される回路ではしきい値電圧は高く設定される。
2006147845.tif 000003
表１  CMOSインバータのゲート遅延時間と消費エネルギー
【００１２】
CMOS回路の速度と消費電力を考慮してしきい値電圧VTP、VTPの値を設定する前述の考え方を一歩前進させたのが、MTCMOSとVTCMOSである。MTCMOSでは、高速動作が要求される回路部分では低いしきい値電圧を設定し、高速動作が求されない回路部分では高いしきい値電圧を設定する。すなわち、回路の部分部分で異なった値のしきい値電圧を用いる方法である。この方法では、動作速度と消費電力を両立させているとは言えない。VTCMOSは、回路の動作状態によってしきい値電圧を変える方法である。回路が通常の動作をしており高速性が要求される状態ではしきい値電圧を低くし、回路が待機状態などにあれば消費電力の方を重視してしきい値電圧を高くする。しきい値電圧を変える方法としては、PチャネルMOSFETあるいはNチャネルMOSFETが作られる基板領域に電圧を印加する。いわゆる基板バイアス効果を利用する。基板領域に印加する電圧（基板バイアス）は、回路が動作状態にある期間、あるいは待機状態にある期間は一定であるので、それぞれの期間内ではしきい値電圧は一定である。MTCMOS、VTCMOSにおいては、しきい値電圧は回路の中の信号に応じて動的に変化するのでなく、その回路の動作中は一定値である。
【００１３】
また、電源電圧の低下とともにしきい値電圧をほぼ比例して減少させる場合、次のような現象から消費電力の問題が発生する。MOSFETのゲート電圧がしきい値電圧の前後で変化する場合、MOSFETは非導通から導通へ、あるいは導通から非導通へと急激に変わるのではない。しきい値電圧前後でのMOSFETの抵抗の変化は緩やかで、非導通から弱導通、さらに導通へと推移する。電源電圧の低下とともにしきい値電圧を減少させると、この弱導通の範囲の占める割合が大きくなり、非導通の範囲が狭くなる。さらに非導通におけるMOSFETの抵抗が減少して、CMOSの待機状態における消費電力が増加することになる。低電源電圧における大きな課題である。
【課題を解決するための手段】
【００１４】
本発明は、CMOS回路において、しきい値電圧を回路中の信号の変化に対応して瞬時的に変化させる方法である。
【００１５】
CMOSインバータにおいては、図４に示すように、ＡがPチャネルMOSFETの基板の端子であり、ＢがNチャネルMOSFETの基板の端子である。これらのＡ、Ｂに電圧を印加することにより、PチャネルMOSFET、NチャネルMOSFETのしきい値電圧を変えることができる。本発明は、入力電圧の変化に動的に対応して、Ａ、Ｂの電圧を瞬時的に変化させる方法である。
【００１６】
入力信号の電圧がゼロ電圧から電源電圧VDDに上昇するときに、Ａの電圧をVDDより高くし、Ｂの電圧をゼロ電圧より高くする。このようにすることにより、NチャネルMOSFETのしきい値電圧VTNは小さくなり、負荷の容量の放電が早まりゲート遅延時間は減少する。PチャネルMOSFETのしきい値電圧VTPは深くなり(絶対値で増加し)、貫通電流が減少して消費エネルギーが減少する。CMOSインバータのゲート遅延時間、消費エネルギーの両方が改善される。入力信号の電圧が電源電圧VDDからゼロ電圧に下降するときに、Ａの電圧をVDDより低くし、Ｂの電圧をゼロ電圧より低くする。このようにすることにより、PチャネルMOSFETのしきい値電圧VTPは浅くなり(絶対値で減少し)、負荷の容量の充電が早まりゲート遅延時間は減少する。NチャネルMOSFETのしきい値電圧VTNは大きくなり、貫通電流が減少して消費エネルギーが減少する。このときもCMOSインバータのゲート遅延時間、消費エネルギーの両方が改善される。  すなわち、入力信号の電圧が上昇するときはＡ、Ｂの電圧を上昇させ、入力信号の電圧が下降するときはＡ、Ｂの電圧を下降させることにより、CMOSインバータのゲート遅延時間と消費エネルギーを改善できる。
【発明の効果】
【００１７】
CMOS回路において、本発明のしきい値電圧を回路の中の信号の変化に対応して瞬時的に変化させる回路を用いることにより、CMOS回路の速度と消費電力の関係を改善することができる。すなわち、消費電力を減少させて速度をあげる、あるいは消費電力の上昇を抑えて速度を上げることができる。
【００１８】
CMOS回路において、本発明のしきい値電圧を回路中の信号の変化に対応して瞬時的に変化させる回路を用いることにより、低電源電圧においてMOSFETのしきい値電圧をあらかじめ従来より高く設定することができ、CMOS回路の待機時の消費電力を減少できる。
【００１９】
CMOS回路において、本発明のしきい値電圧を回路中の信号の変化に対応して瞬時的に変化させる回路を用いることにより、低電源電圧においてMOSFETのしきい値電圧をあらかじめ従来より高く設定することができ、CMOS回路を安定に動作させることができる。
【００２０】
本発明により、動作速度がより高速で、低費電力が少なく安定に動作するCMOS回路、およびそれで構成されたCMOS LSIチップならびに電子機器が実現できる。
【発明を実施するための最良の形態】
【００２１】
これを実現できる原理的な回路の１例を図１に示す。図１では、入力端子（In）と接地の間を容量C1とC3で分割して、その中間点をPチャネルMOSFETの基板の端子Ａに接続している。同様に、入力端子（In）と接地の間を容量C2とC4分割して、その中間点をNチャネルMOSFETの基板の端子Ｂに接続している。また、端子Ａと電源端子の間を抵抗R5でつなぎ、端子Ｂと接地の間を抵抗R6で接続している。  R5、R6を通じて端子Ａ、端子Ｂの初期電圧をそれぞれ電源電圧VDD、ゼロ電圧に設定する。また、入力信号の電圧の立上りあるいは立下りに時において端子Ａ、端子Ｂの電圧が上昇あるいは下降した後に、引き続き入力信号の電圧の立下りあるいは立上りが始まる前に、R5、R6を通じて端子Ａ、端子Ｂの電圧を本来の初期電圧（電源電圧VDDとゼロ電圧）に回復させる。C3に対してC1を大きく、C4に対してC2を大きくとることにより、入力信号の電圧の変化のほとんどをＡ、Ｂの電圧の変化に反映できる(入力信号の電圧の変化は、そのほとんどがC3、C4の電圧変化となり、C1、C2の電圧変化は小さい)。また、C3とC4を小さくすれば、入力端子から見た容量を増やすことにはならない。  図１の回路により、入力信号の電圧が上昇するときはＡ、Ｂの電圧を上昇させ、入力信号の電圧が下降するときはＡ、Ｂの電圧を下降させることができ、CMOSインバータのゲート遅延時間と消費エネルギーを改善できる。
【００２２】
図１において、入力信号の電圧の立ち上がりあるいは立ち下がり時において端子Ａ、端子Ｂの電圧が上昇あるいは下降した後に、引き続き入力信号の電圧の立ち下がりあるいは立ち上がりが始まる前に、R5、R6を通じて端子A、端子Bの電圧を本来の初期電圧（電源電圧VDDとゼロ電圧）に回復させるためには、抵抗R5、R6の値は、C１・R5 ≪ Tw、    C２・R6 ≪ Twでなければならない。ここで、Twは図３に示す、入力信号のパルス幅である。上記を考慮し、1例として、C1=0.8 pF、C2=0.4 pF、C3=0.08 pF、C4=0.04 pF、VTP＝−0.6V、VTN＝0.6Vの条件で、R5=1 kΩ、R6＝2 kΩとすれば、C1・R5=C2・R6=0.8 ns、
となり、入力立ち上がり時と立ち下がり時の平均のゲート遅延時間、入力立上り時と立下り時の合計の消費エネルギーを求めると、ゲート遅延時間＝8.92×10−11  s、消費エネルギー＝6.66×10−11 Jとなり、この値を前述の表の中のVTP＝−0.6V、VTN＝0.6Vの場合と比較すると、消費エネルギーはほとんど同じで、ゲート遅延時間は29％改良できている。
【００２３】
図１の回路によるゲート遅延時間の改良は入力信号の立ち上がり、立ち下がりが遅くなると顕著に表れる。Tr=Tf=2.5 nsの場合について結果のみを示すと、C1、C2、C3、C4、R5、R6が前述の値と同じ場合には、ゲート遅延時間の改良は35％になる。
【００２４】
図１のPチャネルMOSFET、NチャネルMOSFETの基板の端子Ａ、Ｂには、それぞれのMOSFET内部で、基板・ソース間容量、基板・ドレイン間容量、基板・ゲート間容量が分布している。これらの容量があるため、図１の回路で容量C3、C4を除去した回路、すなわち図５の回路（C1=0.8 pF、C2=0.4 pF、R5=1 kΩ、R6＝2 kΩ）で、Tr=Tf=1.5 nsの場合について入力立ち上がり時と立ち下がり時の平均のゲート遅延時間、入力立上り時と立下り時の合計の消費エネルギーを求めると、ゲート遅延時間＝8.83×10−11  s、消費エネルギー＝6.60×10−11 Jとなり、この値を前述の表の中のVTP＝−0.6V、VTN＝0.6Vの場合と比較すると、消費エネルギーはほとんど同じで、ゲート遅延時間は30％改良できている。これらの結果から、図１の容量C3、C4は省くことができることが分かる。
【００２５】
図５の回路では、入力信号の変化を容量C1、C2を介して、PチャネルMOSFET、NチャネルMOSFETの基板端子Ａ、Ｂにあらわして、両MOSFETのゲートしきい値電圧をダイナミックに制御することにより、CMOSインバータの高速化（ゲート遅延時間の短縮）を図ってきた。この回路で、容量C2を除去し、抵抗R6を短絡した回路、すなわち図６に示す回路では、入力信号の変化はPチャネルMOSFETの基板端子Ａにだけあらわれる。Tr=Tf=1.5 nsの場合について入力立ち上がり時と立ち下がり時の平均のゲート遅延時間、入力立上り時と立下り時の合計の消費エネルギーを求めると、ゲート遅延時間＝1.1×10−1０  s、消費エネルギー＝6.69×10−11 Jとなり、この値を前述の表の中のVTP＝−0.6V、VTN＝0.6Vの場合と比較すると、消費エネルギーはほとんど同じで、ゲート遅延時間は13％改良できている。
【００２６】
図５の回路で、容量C1を除去し、抵抗R5を短絡した回路、すなわち図７に示す回路では、入力信号の変化はNチャネルMOSFETの基板端子Ｂにだけあらわれる。Tr=Tf=1.5 nsの場合について入力立上り時と立下り時の平均のゲート遅延時間、入力立ち上がり時と立ち下がり時の合計の消費エネルギーを求めると、ゲート遅延時間＝1.04×10−1０  s、消費エネルギー＝6.71×10−11 Jとなり、この値を前述の表の中のVTP＝−0.6V、VTN＝0.6Vの場合と比較すると、消費エネルギーはほとんど同じで、ゲート遅延時間は18％改良できている。
【００２７】
図５の回路を半導体表面上に実現するには、PチャネルMOSFETとNチャネルMOSFETの基板を、それぞれNウェル、Pウェルとして構成するトリプルウェル構造がよい。トリプルウェル構造の説明図を図８に示す。図８はP形基板を用いる場合で、その基板表面の一部にNウェルを構成して、この中にPチャネルMOSFETを作る。基板表面の他の一部に深いNウェルを構成して、その中にPウェルを作る。このPウェルをNチャネルMOSトランジスタの基板とする。このようにPチャネルMOSFETとNチャネルMOSトランジスタの基板をNウェル、Pウェルとして独立に設けることにより、CMOSインバータの入力信号の変化をNウェル、Pウェルにあらわれるようにすることができる。
【００２８】
図５あるいは図６のPチャネルMOSFET、容量C1、抵抗R5を半導体表面上に実現する方法の1例を、図９に示す。P形基板の表面にNウェルを構成し、その中にPチャネルMOSFETと容量C1を作り、抵抗R5はNウェル外の絶縁膜（フィールド酸化膜）上に薄膜として実現している。Nウェルの表面上の一部に、ウェルの不純物濃度より高いN形高不純物層を作って、C1の容量値を実現しやすいよう工夫している。
【００２９】
図５あるいは図７のNチャネルMOSFET、容量C2、抵抗R6を半導体表面上に実現する方法については説明を省略するが、図９と類似の回路をPウェルの中に構成すればよい。
【００３０】
図６あるいは図７の回路を半導体表面上に実現するには、トリプルウェル構造は必要でない。図６の回路を実現するには、通常のP形基板を用いるNウェル構造でもよい。
図７の回路を実現するには、通常のN形基板を用いるPウェル構造でもよい。
【００３１】
これまでの説明は、すべて、通常の半導体基板を用いるCMOS回路における本発明の改良について行ってきた。SOI（Silicon on Insulator）ウェーハを半導体基板として用いる場合は、本発明の回路による改善はより顕著に現れる。以下に説明する。SOIウェーハの表面にPチャネルMOSFETとNチャネルMOSFETを実現する構成を図１０に示す。半導体基板上に厚い絶縁膜層を形成し、さらにその上に薄い単結晶半導体膜を形成する。PチャネルMOSFETとNチャネルMOSFETは、図１０に示すようにこの薄い単結晶半導体を用いて実現する。このような構造にすることにより、PチャネルMOSFETとNチャネルMOSFETのドレイン領域（図１０にＤで示すところ）は半導体基板と直接に接することがなくなり、すなわち、ドレイン領域と半導体基板の間には厚い絶縁膜が介在することになり、ドレイン領域と半導体基板の間の容量は小さくなる。このため、SOIウェーハを用いるCMOS回路は、通常の半導体基板（SOIウェーハと区別するためバルクシリコンと呼ばれる）を用いるCMOS回路より高速動作する。
【００３２】
本発明の比較の基準となる図２の回路をSOIウェーハ上に構成する。PチャネルMOSFETとNチャネルMOSFETのチャネル長（Ｌ）、チャネル幅（Ｗ）、ゲート酸化膜厚、しきい値電圧（VTP、VTN）、電源電圧（VDD）、負荷容量（CL）の値は前述のバルクシリコンの場合と同じ値に設定する。入力信号の立ち上がり、立ち下がり時間Tr＝Tf＝1.5nsの場合について、入力立ち上がり時と立ち下がり時の平均のゲート遅延時間、入力立ち上がり時と立ち下がり時の合計の消費エネルギーを求めると、ゲート遅延時間＝1.04×10−1０  s、消費エネルギー＝6.39×10−11 Jとなる。図５の回路をSOIウェーハ上に構成し、バルクシリコンの場合と同様にC1=0.8 pF、C2=0.4 pF、R5=1 kΩ、R6＝2 kΩとする。入力信号の立ち上がり、立ち下がり時間Tr=Tf=1.5 nsの場合について、入力立ち上がり時と立ち下がり時の平均のゲート遅延時間、入力立ち上がり時と立ち下がり時の合計の消費エネルギーを求めると、ゲート遅延時間＝5.88×10−11  s、消費エネルギー＝6.17×10−11 Jとなり、上の場合と比較して、消費エネルギーはあまり変わりなく、ゲート遅延時間は43％改良できている。バルクシリコンの場合の30％改良より大きな値である。
【００３３】
図５あるいは図６のPチャネルMOSFET、容量C1、抵抗R5をSOIウェーハ上に実現する方法の1例を、図１１に示す。厚い絶縁膜層上にN形単結晶半導体薄膜を形成し、その中にPチャネルMOSFET、容量C1、抵抗R5を作る。N形単結晶半導体薄膜の一部を不純物濃度より高いN形高不純物層にして、C1の容量値を実現しやすいよう工夫している。
【００３４】
これまでの議論はすべて図２に示すCMOSインバータを対象に、CMOSインバータを構成するPチャネルMOSFETとNチャネルMOSFETのゲートしきい値電圧をCMOSインバータの入力信号に同期させてダイナミックに変化させることにより、CMOSインバータを高速化する種々の方法を提案してきた。これまでに提案してきた方法は、インバータに限定されるわけでなく多くのゲート回路、すなわち多くのCMOS論理回路でも、そのゲート遅延時間を小さくする効果を発揮する。図１２に２入力CMOS  NAND回路に本発明を応用した回路を、図１３に２入力CMOS  NOR回路に本発明を応用した回路を示す。
【００３５】
これまでの議論はまた、CMOS論理回路を構成するPチャネルMOSFETとNチャネルMOSFETのゲートしきい値電圧を、そのCMOS論理回路の直前の入力信号に同期させてダイナミックに変化させることにより、CMOS論理回路の高速化を実現する方法を提案してきた。しかし、PチャネルMOSFETとNチャネルMOSFETのゲートしきい値電圧をダイナミックに変化させる信号は、その論理回路の直前の入力信号に限定されるわけではない。本発明がより高く効果を発揮するには、論理回路に入力信号が到達する前に、その論理回路を構成するPチャネルMOSFETとNチャネルMOSFETのゲートしきい値電圧を変化させておいた方がよい。簡単な具体例をあげて説明する。
【００３６】
図１４（ｂ）に示す回路は、CMOSインバータを４段、縦続接続した回路で、よく用いられる。図１４（a）に示すように、小さなインバータ回路（Ａ）の出力信号で直接大きな負荷容量（ＣＬ）を駆動する大きなインバータ回路（Ｄ）を駆動すると、信号の遅れが大きくなる。これを防ぐために用いられるのが図１４（ｂ）に示す回路で、インバータ回路（Ａ）と（Ｄ）の間に、順次大きくなるインバータ（Ｂ）、（Ｃ）を挿入することで信号の遅れの増大を防ぐ。
これまでに説明してきた方法では、インバータ（C）の出力信号を、インバータ（D）を構成するPチャネルMOSFETとNチャネルMOSFETのゲートしきい値電圧を変化させる信号として用いることで、インバータ（D）のゲート遅延時間を小さくする。この回路では、インバータ（A）の出力信号は、インバータ（C）の出力信号と同相の変化をし、インバータ（C）の出力信号より早く変化する。したがって、インバータ（D）を構成するPチャネルMOSFETとNチャネルMOSFETのゲートしきい値電圧を変化させる信号としては、インバータ（C）の出力信号よりインバータ（A）の出力信号の方がよい。
【００３７】
これまでの説明では、CMOS回路を構成する素子としては、ゲート絶縁物として酸化物を用いる平面的なMOSFETを例に取り上げてきた。しかし、本発明の趣旨はゲート絶縁物の種類やトランジスタの構造にかかわるものではなく、構造の如何によらず広く絶縁ゲート形電界効果トランジスタを用いる相補形の回路で、Pチャネル絶縁ゲート形電界効果トランジスタとNチャネル絶縁ゲート形電界効果トランジスタのゲートしきい値電圧の制御に関するものある。
【図面の簡単な説明】
【００３８】
【図１】ＣＭＯＳインバータで基板バイアスを印可する回路
【図２】ＣＭＯＳインバータの回路
【図３】入力信号と出力信号の電圧波形
【図４】ＣＭＯＳインバータの基板バイアスを説明するための図
【図５】図１に示す回路で容量C3、C4を除去した回路
【図６】図５に示す回路で容量C2、抵抗R6を除去した回路
【図７】図５に示す回路で容量C1、抵抗R5を除去した回路
【図８】トリプルウェル構造
【図９】図１の回路の一部、ＰチャンネルＭＯＳＥＦＴ、容量C1、抵抗R5を半導体表面上に実現する説明図
【図１０】ＳＯＩウェーハ表面にＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴを構成する図面
【図１１】図１の回路の一部、ＰチャンネルＭＯＳＥＦＴ、容量C1、抵抗R5をＳＯＩウェーハ上に実現する説明図；（ａ）上から見た図；（ｂ）切断面Ａにおける断面（ＰチャンネルＭＯＳＦＥＴ部）；（ｃ）切断面Ｂにおける断面（容量C1、抵抗R5部）
【図１２】２入力ＣＭＯＳ  ＮＡＮＤ回路で基板バイアスを印加する例
【図１３】２入力ＣＭＯＳ  ＮＯＲ回路で基板バイアスを印加する例
【図１４】インバータＡの出力信号で、インバータＤの基板に電圧を印加しる回路例；（ａ）小さなインバータＡで大きなインバータＤを駆動する回路；（ｂ）インバータＡ、Ｄの間にインバータＢ、Ｃを挿入した回路
【符号の説明】
【００３９】
R5,R6,R5A,R5B,R6A,R6B・・・抵抗、CL,C1,C2,C3,C4,C1A,C1B,C2A,C2B・・・容量、In,InA,InB・・・信号入力、Out・・・信号出力、Tr・・・立ち上がり時間、Tf・・・立ち下がり時間、Tpd・・・ゲート遅延時間、G・・・ゲート、S・・・ソース、D・・・ドレイン、VDD・・・電源電位
【図１】
2006147845.tif 000004
【図２】
2006147845.tif 000005
【図３】
2006147845.tif 000006
【図４】
2006147845.tif 000007
【図５】
2006147845.tif 000008
【図６】
2006147845.tif 000009
【図７】
2006147845.tif 000010
【図８】
2006147845.tif 000011
【図９】
2006147845.tif 000012
【図１０】
2006147845.tif 000013
【図１１】
2006147845.tif 000014
【図１２】
2006147845.tif 000015
【図１３】
2006147845.tif 000016
【図１４】
2006147845.tif 000017