(57)【要約】【課題】  既存のデータ伝送手順を用いた伝送システムを用いながら、パケットロスを大幅に低減させることのできるデータ変換方法及び装置を提供すること。【解決手段】  所定のデータ伝送手順に基づく伝送ビット列１１０から誤り制御シーケンス１１３やフラグシーケンスとの混同を防ぐための付加ビットを除去し、開始ビット列１２２、終了ビット列１２３を付加して変復調装置間を伝送する。受信後には再度誤り制御シーケンス１３２を算出して付加し、付加ビット及びフラグシーケンスを挿入して所定のデータ伝送手順にデータ変換する。これによって全体としてはデータ伝送手順に準拠した伝送システムを用いながら、局所的にパケットロスを大幅に低減することができる。【選択図】 図１１
2006049985.tif 000002
【特許請求の範囲】
【請求項１】
所定の伝送制御手順によりデータ伝送を行う際に、データをフレーム単位で送受信し、少なくともデータフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入すると共に、該フラグシーケンスのビットパターンと、その他のデータビットパターンとが同一になる場合に該データビットパターンに１ビット長以上の付加ビットを挿入して両者の混同を防ぐ伝送制御手順の伝送システムにおいて用いるデータ変換方法であって、
該伝送システムの変調装置に入力する伝送ビット列に対し、
フレーム抽出手段が、フラグシーケンスを検知してデータフレームの先頭位置及び末尾位置を検出するフレーム抽出ステップ、
開始終了ビット挿入手段が、抽出されたデータフレームから該付加ビットを除去する付加ビット除去ステップ、
開始終了ビット挿入手段が、該データフレームの先頭及び末尾に、所定のビット列からなる開始ビット列及び終了ビット列を挿入する開始終了ビット挿入ステップ、
補間ビット列挿入手段が、次にデータフレームが検出されるまでの間、少なくとも開始ビット列及び終了ビット列とは異なるビット列からなる補間ビット列を挿入する補間ビット列挿入ステップの各ステップと共に、
該伝送システムの復調装置から出力する伝送ビット列に対し、
フレーム再抽出手段が、該開始ビット列及び終了ビット列を検知してデータフレームの先頭位置及び末尾位置を検出するフレーム再抽出ステップ、
付加ビット挿入手段が、該データフレームの中に伝送制御手順における付加ビットを挿入する付加ビット挿入ステップ、
フラグシーケンス挿入手段が、少なくとも該データフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入するフラグシーケンス挿入ステップ
を含むことを特徴とする伝送システムにおいて用いるデータ変換方法。
【請求項２】
前記伝送制御手順が、伝送するデータの誤り制御シーケンスを付加する構成において、
前記付加ビット除去ステップの直後に、
誤り制御シーケンス除去手段が、誤り制御シーケンスを除去する誤り制御シーケンス除去ステップを有すると共に、
前記フレーム再抽出ステップの直後に、
誤り制御シーケンス演算付加手段が、抽出されたデータフレームに、再び誤り制御シーケンスを算出して付加する誤り制御シーケンス演算付加ステップを有する
請求項１に記載の伝送システムにおいて用いるデータ変換方法。
【請求項３】
前記伝送制御手順が、
ハイレベルデータリンク制御（HDLC:High level Data Link Control）手順
である請求項１又は２に記載の伝送システムにおいて用いるデータ変換方法。
【請求項４】
前記伝送システムが、
多重ブロック符号化変調に基づく不均一誤り保護方式を用いる
請求項１ないし３に記載の伝送システムにおいて用いるデータ変換方法。
【請求項５】
所定の伝送制御手順によりデータ伝送を行う際に、データをフレーム単位で送受信し、少なくともデータフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入すると共に、該フラグシーケンスのビットパターンと、その他のデータビットパターンとが同一になる場合に該データビットパターンに１ビット長以上の付加ビットを挿入して両者の混同を防ぐ伝送制御手順の伝送システムに挿設するデータ変換装置であって、
該伝送システムの変調装置前段に、
フラグシーケンスを検知してデータフレームの先頭位置及び末尾位置を検出するフレーム抽出手段と、
抽出されたデータフレームから該付加ビットを除去する付加ビット除去手段と、
該データフレームの先頭及び末尾に、所定のビット列からなる開始ビット列及び終了ビット列を挿入する開始終了ビット挿入手段と、
次にデータフレームが検出されるまでの間、少なくとも開始ビット列及び終了ビット列とは異なるビット列からなる補間ビット列を挿入する補間ビット列挿入手段と
で構成される送信側データ変換部と、
該伝送システムの復調装置後段に、
該開始ビット列及び終了ビット列を検知してデータフレームの先頭位置及び末尾位置を検出するフレーム再抽出手段と、
該データフレームの中に伝送制御手順における付加ビットの挿入を再度行う付加ビット挿入手段と、
少なくとも該データフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入するフラグシーケンス挿入手段と
で構成される受信側データ変換部と
を備えることを特徴とする伝送システムにおいて用いるデータ変換装置。
【請求項６】
前記伝送制御手順が、伝送するデータの誤り制御シーケンスを付加する構成において、
前記データ変換装置の前記送信側データ変換部が、誤り制御シーケンスを除去する誤り制御シーケンス除去手段を備えると共に、
前記データ変換装置の前記受信側データ変換部が、フレーム再抽出手段により抽出されたデータフレームに、再び誤り制御シーケンスを算出して付加する誤り制御シーケンス演算付加手段を備える
請求項５に記載の伝送システムにおいて用いるデータ変換装置。
【請求項７】
前記伝送制御手順が、
ハイレベルデータリンク制御（HDLC:High level Data Link Control）手順
である請求項５又は６に記載の伝送システムにおいて用いるデータ変換装置。
【請求項８】
前記伝送システムが、
多重ブロック符号化変調に基づく不均一誤り保護方式を用いる
請求項５ないし７に記載の伝送システムにおいて用いるデータ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は所定の伝送制御手順によりデータ伝送を行う伝送システムにおいて用いるデータ変換方法及び装置に関し、より詳しくは伝送制御手順に起因するパケットロスを低減して伝送する技術に関する。
【背景技術】
【０００２】
従来からディジタル信号伝送を行う際に、規格化されたデータ伝送手順を用いられており、例えば基本型データ伝送制御手順（規格化されたベーシック手順）といわれるJIS X 5002や、これを発展させたハイレベルデータリンク（HDLC：High level Data Link Control）制御手順（以下、ＨＤＬＣ手順と呼ぶ）といわれるISO 4335, JIS X5105,ISO 7809,JIS X 5106等の規格が定められている。
【０００３】
そして、パーソナルコンピュータや、接続するルータ、変復調装置（モデム）などの伝送経路においてこれらのデータ伝送手順が用いられている。ＨＤＬＣ手順は端末間で符号上制約なしにデータを同期伝送するための手順で、ＩＳＤＮやＰＨＳなどの制御にもこの手順が採用されている。
ＨＤＬＣ手順では伝送制御用の情報は全てフレームを通して一定の位置に収められ、フレーム検査シーケンス（FCS）によって誤り検出が可能である。
【０００４】
ところでディジタル信号伝送において、従来は伝送されるデータビットに等しい誤り率特性を与えて伝送を行っている。この場合、伝送路での何らかの障害によって伝送路の提供できる信号対雑音比が所要値以下に落ちると、伝送するデータビットに許容することのできない大きな誤り率が生じ、伝送品質は一遍に大きく劣化してしまうという問題があった。
【０００５】
ここで、伝送されるデータビットは異なる重要度を有しているため、重要度の高いデータビットに対してより良い誤り率特性を割り当てることによって、伝送品質の大きな劣化が避けられ、全体の伝送品質の向上を図ることができる。これを提案したのが本件出願人らによる特許文献１に開示される技術である。
【０００６】
【特許文献１】特許第３０５１９１４号
【０００７】
本件特許の多重ブロック符号化変調に基づく不均一誤り保護方式によれば、伝送されるデータビット中の重要度の高いビットに対して、より容易に良いビット誤り率特性（ＢＥＲ特性）を与えることを可能にする。そして、全体の伝送品質を改善することが可能であり、また、復号トレリス線図がブロック構造とトレリス構造を同時に有することを利用して、ビタビ復号を実現させながら、符号長をより短くすることができ、復号に要されるメモリ、計算を減らすことができる。
【０００８】
このような異なる誤り率特性を割り当てた伝送方式を用いた場合でも、すでに設けられた伝送システムを活用するために、上記誤り検出機能を有するデータ伝送手順を採用するのが一般的である。
データを正確に伝送する上で誤り検出機能は重要であるが、画像伝送を衛星通信により行う際には、変復調装置間の衛星を介した伝送路における誤り率は地上における伝送路に比して格段に高いため、地上における伝送路の伝送制御手順のまま送信すると、大きなパケットロスが発生する恐れがある。
【０００９】
また、上記画像伝送におけるビデオ符号化のフォーマットについての従来の技術はこれまで多種提案されているが、１９９３年に検討が始まったＭＰＥＧ−４と呼ばれる規格が国際的に標準化されており、高能率な符号化が図られると共に、エラー耐性に強い特徴がある。ＭＰＥＧ−４は、同時にマルチメディアを視野に入れた規格であり、インターネットにおいても積極的に利用が図られている。（非特許文献２を参照。）
【００１０】
【非特許文献２】http://wwwam.hhi.de/mpeg-video/#MPEG4
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特に衛星通信などの誤り率の高い伝送システムでは、変復調装置間の伝送効率を向上させる一方で、変調装置に至る伝送路や、復調装置から先の伝送路においては従来の設備を用いて大きなパケットロスを生じさせずに変復調装置に入出力させることが重要である。
本発明はこのような課題に鑑みて創出されたものであり、その目的は既存のデータ伝送手順を用いた伝送システムを用いながら、パケットロスを大幅に低減させることのできるデータ変換方法及び装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を解決するために、次のようなデータ変換方法を提供する。
すなわち、請求項１に記載の発明によると、所定の伝送制御手順によりデータ伝送を行う際に、データをフレーム単位で送受信し、少なくともデータフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入すると共に、該フラグシーケンスのビットパターンと、その他のデータビットパターンとが同一になる場合に該データビットパターンに１ビット長以上の付加ビットを挿入して両者の混同を防ぐ伝送制御手順の伝送システムにおいて用いるデータ変換方法を提供する。
【００１３】
該方法は、伝送システムの変調装置に入力する伝送ビット列に対し、フレーム抽出手段が、フラグシーケンスを検知してデータフレームの先頭位置及び末尾位置を検出するフレーム抽出ステップ、開始終了ビット挿入手段が、抽出されたデータフレームから該付加ビットを除去する付加ビット除去ステップ、開始終了ビット挿入手段が、該データフレームの先頭及び末尾に、所定のビット列からなる開始ビット列及び終了ビット列を挿入する開始終了ビット挿入ステップ、補間ビット列挿入手段が、次にデータフレームが検出されるまでの間、少なくとも開始ビット列及び終了ビット列とは異なるビット列からなる補間ビット列を挿入する補間ビット列挿入ステップの各ステップを備える。
【００１４】
また、伝送システムの復調装置から出力する伝送ビット列に対し、フレーム再抽出手段が、該開始ビット列及び終了ビット列を検知してデータフレームの先頭位置及び末尾位置を検出するフレーム再抽出ステップ、付加ビット挿入手段が、該データフレームの中に伝送制御手順における付加ビットを挿入する付加ビット挿入ステップ、フラグシーケンス挿入手段が、少なくとも該データフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入するフラグシーケンス挿入ステップを含むことを特徴とする。
【００１５】
請求項２に記載の発明では、請求項１の伝送制御手順が、伝送するデータの誤り制御シーケンスを付加する構成において、付加ビット除去ステップの直後に、誤り制御シーケンス除去手段が、誤り制御シーケンスを除去する誤り制御シーケンス除去ステップを有すると共に、フレーム再抽出ステップの直後に、誤り制御シーケンス演算付加手段が、抽出されたデータフレームに、再び誤り制御シーケンスを算出して付加する誤り制御シーケンス演算付加ステップを有することを特徴とする。
【００１６】
さらに、請求項３に記載の発明では、請求項１又は２の伝送制御手順が、ハイレベルデータリンク制御（HDLC:High level Data Link Control）手順であることを特徴とする。
【００１７】
請求項４に記載の発明では、本伝送方法による伝送システムが、多重ブロック符号化変調に基づく不均一誤り保護方式を用いていることを特徴とする。
【００１８】
請求項５に記載の発明では、所定の伝送制御手順によりデータ伝送を行う際に、データをフレーム単位で送受信し、少なくともデータフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入すると共に、該フラグシーケンスのビットパターンと、その他のデータビットパターンとが同一になる場合に該データビットパターンに１ビット長以上の付加ビットを挿入して両者の混同を防ぐ伝送制御手順の伝送システムに挿設するデータ変換装置を提供する。
【００１９】
そして、伝送システムの変調装置前段に、フラグシーケンスを検知してデータフレームの先頭位置及び末尾位置を検出するフレーム抽出手段と、抽出されたデータフレームから該付加ビットを除去する付加ビット除去手段と、該データフレームの先頭及び末尾に、所定のビット列からなる開始ビット列及び終了ビット列を挿入する開始終了ビット挿入手段と、次にデータフレームが検出されるまでの間、少なくとも開始ビット列及び終了ビット列とは異なるビット列からなる補間ビット列を挿入する補間ビット列挿入手段とで構成される送信側データ変換部を備える。
【００２０】
一方、伝送システムの復調装置後段には、開始ビット列及び終了ビット列を検知してデータフレームの先頭位置及び末尾位置を検出するフレーム再抽出手段と、該データフレームの中に伝送制御手順における付加ビットの挿入を再度行う付加ビット挿入手段と、少なくとも該データフレームの先頭及び末尾に所定のビットパターンからなるフラグシーケンスを挿入するフラグシーケンス挿入手段とで構成される受信側データ変換部を備えることを特徴とする。
を備えることを特徴とする伝送システムにおいて用いるデータ変換装置。
【００２１】
請求項６に記載の発明は、請求項５の伝送制御手順が、伝送するデータの誤り制御シーケンスを付加する構成において、データ変換装置の送信側データ変換部が、誤り制御シーケンスを除去する誤り制御シーケンス除去手段を備えると共に、受信側データ変換部が、フレーム再抽出手段により抽出されたデータフレームに、再び誤り制御シーケンスを算出して付加する誤り制御シーケンス演算付加手段を備えることを特徴とするものである。
【００２２】
請求項７に記載の発明は、請求項５又は６に記載の発明における伝送制御手順が、ハイレベルデータリンク制御（HDLC:High level Data Link Control）手順であることを特徴とする。
【００２３】
請求項８に記載の発明は、請求項５ないし７の発明に用いる伝送システムが、多重ブロック符号化変調に基づく不均一誤り保護方式を用いていることを特徴とするものである。
【発明の効果】
【００２４】
以上の発明により次の効果を奏する。
すなわち、請求項１及び５の発明によると、所定の伝送制御手順を用いながら、変調装置に入力するデータ及び復調装置から出力されるデータを効率良く変換することができるので、変復調装置間において誤り率が高い伝送路を含む場合であっても大きなパケットロスを生じることのない伝送システムの実現に寄与する。
【００２５】
請求項２及び６の発明によると、伝送制御手順の誤り制御シーケンスを除去して伝送した後に、再び算出して付加することにより、既存の伝送システムを活用することが可能である。
請求項３及び７の発明によると、伝送システムにおいて普及したハイレベルデータリンク制御手順を用いることができる。
【００２６】
請求項４及び８の発明によると、多重ブロック符号化変調に基づく不均一誤り保護方式を用いた伝送システムと組み合わせることにより、高速で必要十分な精度のデータ伝送が可能となる。
すなわち、誤り率が高い伝送路が含まれる場合でも、伝送データにおける重要なデータビットは確実に伝送される一方、相対的に重要でないデータビットは高速に伝送することができるため、既存の伝送制御手順における誤り検出によらずに好適な伝送が可能となる。
従って、本方式によって重要なデータビットの伝送は確保されると共に、本発明のデータ変換方法及び装置を組み込むことで、無用なパケットロスによる伝送効率の低下を防止することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を、図面に示す実施例を基に説明する。なお、実施形態は下記に限定されるものではない。
図１は、本発明によるデータ変換装置Ａ・Ｂ（１００）（２００）を備えたディジタル通信画像伝送システムの１例であって、地上局Ａ（１）と地上局Ｂ（２）の間で通信衛星（３）を用いて構成している。
【００２８】
各地上局（１）（２）には、それぞれ動画像撮影用のビデオカメラ（１０）、撮影した画像を入力してディジタルデータとして処理する公知のパソコン（MPEG-4 CODEC）（１１）、該パソコン（１１）をネットワーク接続するルータ（１２）、データ変換装置Ａ（１００）又はＢ（２００）、変復調装置（１３）を配設している。
また、変復調装置（１３）において出入力される１４０ＭＨｚの信号を、地上局Ａ（１）からはＫａバンドで、地上局Ｂ（２）からはＳバンドでアンテナ（１４）（１５）から送受信するために周波数変換装置（１６）（１７）を設けている。
【００２９】
まず、本伝送システムの概要を説述する。変復調装置（１３）の構成を図２に示す。図示の通り、変復調装置（１３）にはルータ（１２）との動画像ディジタル入出力信号を同時に２個処理できるように、２つのインターフェース（２０）（２０）を備え、データバッファ（２１）を介してベースバンドユニット（３０）に至る。
ベースバンドユニット（３０）には送信側の送信ベースバンド処理部（３１）と、受信側の受信ベースバンド処理部（３２）を設けている。
【００３０】
本発明のデータ変換装置を実装するのに好適な伝送システムの構成では、データインターフェース（２２）で動画像ディジタルデータに含まれる情報の重要度に応じて、データビットを３つのレベル（Ｌ１，Ｌ２，Ｌ３）の３系統に振り分ける。送信ベースバンド処理部（３１）では、それぞれのレベル毎に、後述のようにブロック符号化変調処理部（３３）で符号化処理する。
【００３１】
ブロック符号化変調された信号点を、Ｉ・Ｑマッピング処理部（３４）において、同相成分と直交成分に分け、フレーム化処理（３５）、ロールオフフィルタ（３６）（３６）を経て、ディジタル・アナログコンバータ（３７）（３７）によりアナログ信号に変換される。
そして、送信ＩＦユニット（４０）から１４０ＭＨｚの送信ＩＦ信号を送出する。
【００３２】
一方、通信衛星（３）から受信した信号は周波数変換装置を経て、受信ＩＦユニット（４１）に入力し、ベースバンドユニット（３０）で復調処理される。
このとき、フィルタ群を経てアナログ・ディジタルコンバータ（４２）（４２）によりディジタル信号に変換され、ロールオフフィルタ（４３）（４３）を介して本発明に係るＣＡＬ・ＣＬＫ同期処理部（４４）に入力する。
【００３３】
搬送波再生されたディジタル信号は、フレーム同期処理部（４５）、ブロック符号化復調処理部（４６）を経て、各レベルＬ１，Ｌ２，Ｌ３毎にビタビ復号処理部（４７）で復号化処理される。ビタビ復号の処理方法は公知の技術を用いることができる。復号信号はＲ／Ｓ復号化処理部（４８）を介してデータインターフェース（２３）に出力される。
【００３４】
また、本実施形態では、外部データをレベル毎に入力及び出力する外部端子（４９）（５０）や、誤り率を測定するための実験用として疑似雑音符号を発生するＰＮ符号部（５１）を送信側に、ビット誤り率特性（ＢＥＲ特性）を測定する内部ＢＥＲ測定部（５２）を受信側にそれぞれ設けている。これらは通常の変復調器では特に配設しなくともよい。
【００３５】
ここで、特許文献１に係る技術を簡単に説述する。ブロック符号化変調は予め決められたビット数ごとにまとめてブロック化し、それぞれのブロックごとにブロック符号化変調の操作を行うものである。
図３に１例として８相ＰＳＫ信号点配置を用いた符号化器のビットマトリクス及び８相ＰＳＫ信号の生成法を示す。但し、これはトレリスの１ブランチにｋ個のシンボルが割り当てられている場合を示している。
【００３６】
図において、横の列を符号化ビットレベルと呼び、上からの順でｌ１、ｌ２ 、…、ｌk+2でラベルされている。また、縦の１つの列は後で述べる復号トレリス線図の１ブランチと対応する。従って、縦の１つの列からｋ個のシンボルを構成する必要がある。
このｋ個のシンボルは同図の下部に示すように、符号化ビットレベルｌ１ とｌ２からの２ビットを共通ビットとして各自の先頭の２ビットに用い、そして３ビット目にそれぞれｌ３、ｌ４、…、ｌk+2 からのビットを用いる。
【００３７】
図３において、ａ1 、ａ2 、…、ａ6k+7はデータビットであり、ｃ1 、ｃ2 、…、ｃk+1 はそれぞれ符号化ビットレベルｌ3 、ｌ4 、…、ｌk+2 におけるパリティ検査ビットである。検査ビットは数１に従う。
【００３８】
【数１】
2006049985.tif 000003
【００３９】
ここで、各符号化ビットレベルにおける最小２乗ユークリッド距離ＭＳＥＤは、それぞれのレベルの最小ハミング距離ＭＨＤとセット分割の際にそのレベルと対応するサブセットのＭＳＥＤの積から得られる。ここで、符号化ビットレベルｌ１とｌ２のビットがｋ個のシンボルで重複使用されていることから、レベルの総ＭＨＤがそのレベルの符号のＭＨＤのｋ倍となる。従って、各符号化ビットレベルのＭＳＥＤは数２のように計算できる。
【００４０】
【数２】
2006049985.tif 000004
【００４１】
従って、ｋ＞２であれば、符号化ビットレベルｌ３とその以下の符号化ビットレベルのＭＳＥＤが大きい値８．０に保持されるまま、符号化ビットレベルｌ１とｌ２のＭＳＥＤを更に大きくすることができる。このように、本件出願人らによる方法を適用することで、データの重要度によって符号化ビットレベルｌ１〜ｌ３（或いはそれ以上の符号化ビットレベル）に振り分けることで不均一な誤り訂正特性を実現することができる。シミュレーションによると、ｋ＝６の場合、ｌ２はｌ３以下に比して３．５ｄＢ程度耐性を向上させることができる。
【００４２】
実際に本手法をシミュレーションした結果を図４に示す。図４はｋ＝６のときの各レベルのＢＥＲ特性を示している。例えばレベルｌ１とｌ２に重要度の高いビットを載せ、他のレベル（ｌ３以降）に重要度の低いビットを載せることにすると、同じＢＥＲ＝１０-4を得るのに重要度の高いビットは約３．４ｄＢ以上の少ないＥb ／Ｎ0で済む。但し、Ｅb ／Ｎ0はデータビット当たりの信号対雑音比である。また、ｌ１はｌ２に比して差は小さいものの０．５〜０．８ｄＢ程度Ｅb ／Ｎ0を向上させることができる。
【００４３】
本発明では、例えば上記技術のような伝送システムにおいて、ルータ（１２）と変復調装置（１３）との間で所定の伝送制御手順を用いる際に、伝送システム全体でのパケットロスを低減させるために、データ変換装置を提供する。
図５には本発明に係る伝送システムの要部を示す。本実施例において、パソコン（１１）とルータ間は100BASE-TX規格のＬＡＮで接続され、ルータ（１２）及び変復調装置（１３）間に、データ変換装置（１００）（２００）が介在している。データ変換装置Ａ・Ｂは同一の構成であるから、以下ではＡ（１００）についてのみ説述する。
【００４４】
まず、ルータ（１２）と変復調装置（１３）との間では公知の伝送制御手順が用いられており、本実施例ではＨＤＬＣ手順が採用されている。
ＨＤＬＣ手順は、通信速度、伝送効率、信頼性を高いレベルで実現する伝送制御手順であり、ＩＳＯで標準化されている。伝送するデータはひとかたまりのフレームと呼ばれる単位に分けられており、１つのフレームは図６に示すような構成となっている。
【００４５】
まず、フレーム（６０）の先頭にはフレームの開始を示すフラグシーケンス（FS: Flag Sequence）（６１）（以下、ＦＳと呼ぶ）が設けられ、該ＦＳは「０１１１１１１０」のビットパターンと定められている。
該ＦＳに続いて、通信先もしくは送信元のアドレスを示し、８ビットで表現されるアドレスフィールド（６２）と、フレームの種類と制御内容、フレーム番号を表す８ビットの制御フィールド（６３）が含まれる。
【００４６】
そして、実質的な転送するデータ内容である情報フィールド（６４）が配列され、本ＨＤＬＣ手順ではその長さは任意となっている。
情報フィールド（６４）の次には、フレームチェックシーケンス(FCS: Frame Check Sequence)（６５）（以下、ＦＣＳと呼ぶ）が１６ビットで付加されている。ＦＣＳ（６５）はＣＲＣ方式による誤り制御情報である。ＣＲＣ方式では、データを高次の多項式とみなし、あらかじめ定められた生成多項式で割った余りを、誤り検出用のビット列として使用する。
一方、受信側では、誤り検出用のビット列が付加されたデータを、同じ生成多項式で割り、余りがなければ伝送されたデータは正しいと判断する。
ここで、生成多項式にはX16＋X12＋X5＋1を使用し、前記アドレスフィールド（６２）から情報フィールド（６４）までを誤り検査対象とする。
【００４７】
ＦＣＳ（６５）の１６ビットの後、最後に再びフラグシーケンスＦＳ（６６）が配列されて両ＦＳ（６１）（６６）間に１つのデータフレームが構成される。
各フレーム間にはＦＳが連続して配置されて送信側と受信側との間で同期をとるように構成している。
【００４８】
ここで、アドレスフィールド（６２）からＦＣＳ（６５）までのビット列に、ＦＳと同じビット列が出現すると、ＦＳであると誤認してデータ伝送が正常に行えなくなるため、ＨＤＬＣ手順では、ビット「１」が５個連続する場合には強制的に次のビットに「０」を挿入するように構成している。
従って、受信側では０１１１１１と１が５ビット連続した時に、次のビットが「０」であればＦＳ以外、「１０」であればＦＳと判断する。誤りによって「１１」となると、パケットを破棄し、パケットロスが生じる。
【００４９】
従来の伝送システムでは以上のようなデータ伝送手順により誤り制御を行いながら伝送するが、例えば本発明のように変復調装置（１３）（１３）間の伝送路における誤り率が高い場合や、必ずしもＨＤＬＣ手順等によらない誤り制御を行いたい場合がある。
その際に、既存の伝送システム自体を改変することは独自の設計を必要としたり、開発に伴うコスト高などから容易ではなく、既存のシステムに組み込めるような方法が望ましい。
【００５０】
本発明はこのような要求に応えるものであり、変調装置（１３）に至る前のルータから入力した伝送ビット列に対して、送信側において図７に示すようなデータ変換を行うことを提案する。同時に、図９にはデータ変換装置（９０）の構成を示す。
本装置（９０）は例えば公知のパーソナルコンピュータなどにより実現することが可能であり、ＣＰＵ（９１）の他、ルータ及び変調装置（１３）との間でデータの入出力を行うインターフェース部（９２）、ハードディスクやメモリなどの外部記憶装置（９３）から構成される。
【００５１】
ルータからインターフェース部（９２）により入力した伝送ビット列からはＣＰＵのビット列走査部（９４）により、まずＦＳのビット列（０１１１１１１０）を走査し、それ以外の８ビットのビット列が初めて現れた場合にその８ビットをフレームのデータフレームの先頭とし、再びＦＳのビット列が現れた時にその直前までをデータフレームの末尾とする。抽出されたデータフレームは外部記憶装置（９３）に一時記憶される。
以上の処理がフレーム抽出ステップ（７１）である。
【００５２】
そして、次の付加ビット除去ステップ（７２）では、例えばＨＤＬＣ手順において「１」が５回連続した場合に次のビットに強制的に付加する「０」のビットについて、これを除去する。
すなわち、外部記憶装置（９３）からデータフレームを読み出し、ビット列走査部（９４）がビット「１１１１１０」となっているビット列を順に走査する。さらに、ビット列除去部（９５）が最後のビット「０」を除去し、「１１１１１」のビット列に書き換えを行う。
【００５３】
ＨＤＬＣ手順のように、最後にＦＣＳ（６５）等の誤り制御シーケンスが含まれている場合には、ビット列除去部（９５）によりこれを除去する。ＦＣＳ（６５）は１６ビットであるから、末尾から１６ビット分のビットを除去すればよい。
【００５４】
次に、ＦＣＳを除去したビット列の先頭及び終了に開始ビット列及び終了ビット列をビット列挿入部（９６）が挿入する。
本実施例において、開始ビット列及び終了ビット列は３２ビットの固有のビット列であり、予め外部記憶装置（９３）等に記憶されている。
これらのビット列は任意に設定することができるが、データビット中に偶然に同一のビット列が生じることがないように、少なくとも１６ビット以上のビット列が望ましい。また、誤り率の高い伝送路の場合、開始ビット列や終了ビット列が正しく伝送されずにパケットロスとなる恐れがあることや、実質的なデータに比してこれらのビット数が多いことによる伝送効率の悪化を防ぐために、多くとも１２８ビット程度とすることが望ましい。特に、３２ビットないし６４ビットが好適である。
【００５５】
開始終了ビット挿入ステップ（７３）の次には、補間ビット列挿入ステップ（７４）により、開始ビット列及び終了ビット列で挟まれたビット列以外の場所にダミーとなる補間ビット列を挿入する。これらのビット列はいかなるものでもよく、例えば「０」や「１」の連続、ランダムなビット列、あるいは上記ＦＳと同一のビット列でもよい。
【００５６】
これらのデータ変換の具体的な態様を図１１に示す。すなわち、ルータ（１２）からの伝送ビット列は上段（１１０）のような状態であり、アドレスフィールド（６２）から情報フィールド（６４）までのDATAビット列（１１２）及びＦＣＳビット列（１１３）以外はすべてＦＳビット列（１１１）で配列されている。
DATAビット列（１１２）は実質的なデータのビット数Ｌに加えて付加ビットによるαビット分長くなっている。
【００５７】
そして、上記のフレーム抽出ステップ（７１）から補間ビット列挿入ステップ（７４）により中段（１２０）の配列となる。すなわち、DATAビット列（１２１）はαビット及びＦＣＳの１６ビットが除去されることにより、Ｌ−１６ビット長となり、その前後に開始ビット列（１２２）及び終了ビット列（１２３）が挿入され、それ以外には補間ビット列（１２４）が配列されている。
【００５８】
以上の各ステップ（７１）〜（７４）を送信側の本装置（９０）により処理し、変調装置（１３）にインターフェース部（９２）から送出する。
変調装置から復調装置までは中段のビット列が伝送される。本実施形態では上述した多重ブロック符号化変調に基づく不均一誤り保護方式を用いて伝送を行っているが、本発明を適用する上でこれに限定されるものではない。
【００５９】
次に、受信側における本発明装置の処理及び構成を説述する。図８は受信側における処理方法の流れ図、図１０には受信機側の装置（９０’）構成を示す。
復調装置（１３）から出力されたビット列は、例えば符号化変復調などによる誤りを含む可能性はあるが、上記のビット列とほぼ同一のビット列である。
【００６０】
従って、ＣＰＵ（９１）のビット列走査部（９４）では外部記憶装置（９３）が記憶している開始ビット列（１２２）及び終了ビット列（１２３）と同一のビット列を走査する。このようなフレーム再抽出ステップ（８１）により、図１１中段（１２０）のDATAビット列（１２１）と同等の再生DATAビット列が抽出される。
【００６１】
再生DATAビット列からＦＣＳ算出部（９７）により誤り制御シーケンスを算出し、ビット列挿入部（９６）が再生DATAビット列に続いて１６ビットで付加する。該誤り制御シーケンスはＣＲＣ方式で説述した通り、公知の算出手法により容易に演算可能である。
誤り制御シーケンスを含まない伝送制御手順では、本処理は不要である。
【００６２】
次いで、ＦＳと再生DATAビット列が同一とならないように付加ビット挿入ステップ（８２）の処理を行う。すなわち、ビット列走査部（９４）が連続した「１１１１１」のビット列を走査し、発見した場合にはビット列挿入部（９６）が次に「０」ビットを挿入する。以上によりＨＤＬＣ手順におけるフレームが構成される。
さらに、フラグシーケンス挿入ステップ（８３）において「０１１１１１１０」のＦＳをフレーム以外の区間にビット列挿入部（９６）により挿入する。
【００６３】
図１１の下段（１３０）に示す通り、再生DATAビット列（１３１）及びＦＣＳ（１３２）にはα’ビット分の付加ビットが付加されて、Ｌ＋α’ビット長となり、それ以外の区間にはＦＳ（１３３）が挿入される。
このように処理されたビット列は再びＨＤＬＣ手順における伝送ビット列になるため、既存の伝送システムに流してもそのまま処理を行うことが可能である。特にＦＣＳについては再生側で再度演算しているため、仮に変復調装置（１３）（１３）間においてビット誤りが生じていても、パケットロスとなることなく、そのまま伝送することができる。
【００６４】
なお、上記において本発明に係るデータ変換装置を送信側（９０）と受信側（９０’）で分けて示したが、これらは機能的な区分であり、一体的に１個の装置（１００）（２００）として構成するのが好適である。
すなわち、両図の比較からも明らかなようにほとんどの処理について同様の機能で構成されることから、ＣＰＵ（９１）にはビット列走査部（９４）、ビット列除去部（９５）、ビット列挿入部（９６）、ＦＣＳ算出部（９７）を設け、送信側、受信側いずれの処理でも行えるようにする。
【００６５】
伝送システムが双方向で通信する場合（図１、図５）に、本装置が受信側、送信側のいずれで作用するかを切り替えるだけで対応できる。いずれに作用するかは、伝送ビット列がルータ側から来るのか、変復調装置側から来るのかにより容易に判別できる。
【００６６】
本手法は、変復調装置間ではＨＤＬＣ手順による誤り検出を無効にするため、誤り率が極めて低いパケット伝送が要求される場合には向かないが、例えば画像伝送などのように、多少の誤りが発生しても連続的にパケットを送出したい場合には好適である。特に、上記のように不均一誤り保護を併用して、重要な伝送ビット列については誤り率を低下させるようにすれば、ＨＤＬＣ手順による誤り検出によらずとも、重要な制御ビット列等は確実に伝送される一方、高速な伝送が必要なビット列はパケットロスを抑制することができるため、相乗的に効果を有する。
【図面の簡単な説明】
【００６７】
【図１】本発明によるデータ変換装置を用いる伝送システムの全体図である。
【図２】本発明に係る伝送システムにおける変復調装置の構成図である。
【図３】不均一誤り保護を提供するビットマトリクスの１例である。
【図４】符号化ビットレベルによる誤り率特性を示すグラフである。
【図５】本発明によるデータ変換装置の設置位置を説明する説明図である。
【図６】ＨＤＬＣ手順の配列を説明する説明図である。
【図７】本発明によるデータ変換方法の送信側の処理を示す流れ図である。
【図８】本発明によるデータ変換方法の受信側の処理を示す流れ図である。
【図９】本発明によるデータ変換装置の送信側の構成を示す構成図である。
【図１０】本発明によるデータ変換装置の受信側の構成を示す構成図である。
【図１１】本発明によるデータ変換方法の作用を説明する説明図である。
【符号の説明】
【００６８】
１１０    元の伝送ビット列
１１１    フラグシーケンス
１１２    DATAビット列
１１３    フレームチェックシーケンス
１２０    本発明送信側装置による処理後の伝送ビット列
１２１    伝送中DATAビット列
１２２    開始ビット列
１２３    終了ビット列
１２４    補間ビット列
１３０    本発明受信側装置による処理後の伝送ビット列
１３１    再生DATAビット列
１３２    フレームチェックシーケンス
１３３    フラグシーケンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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