(57)【要約】【課題】  高速でレベル変換を行う小占有面積のレベル変換回路を提供する。【解決手段】  小振幅の入力信号（ＩＮ）がサンプリングされる内部ノード（ＮＤ７）にＭＯＳ容量（６）を設け、このＭＯＳ容量のチャージポンプ動作により、内部ノードの信号電圧を選択的に昇圧する。この内部ノードに対して、選択的にラッチ状態となって内部ノードの電圧をラッチするラッチ回路（ＩＶ１、ＩＶ２、７）を設ける【選択図】        図１
2006033794.tif 000002
【特許請求の範囲】
【請求項１】
入力に与えられた入力信号を、ラッチ信号に応答して内部ノードに転送する第１の転送ゲート、および
前記内部ノードの信号の論理状態を保持する信号保持回路を備え、前記信号保持回路は、前記内部ノードに結合されかつ前記内部ノードの電圧レベルを選択的に昇圧するＭＯＳ型容量素子を備える、レベル変換回路。
【請求項２】
前記ＭＯＳ型容量素子は、前記内部ノードに結合される第１の電極と、昇圧信号を受ける第２の電極とを有するＭＯＳ容量を備える、請求項１記載のレベル変換回路。
【請求項３】
前記信号保持回路は、さらに、
前記内部ノードの電圧に従って選択的に昇圧信号をラッチ入力ノードに転送する転送トランジスタと、
前記ラッチ入力ノードの信号を保持信号に従ってラッチするラッチ回路とを備える、請求項２記載のレベル変換回路。
【請求項４】
前記信号保持回路は、
前記内部ノードに結合される制御電極を有し、前記内部ノードの電圧に従って選択的に昇圧信号をラッチ入力ノードに伝達する転送トランジスタと、
前記ラッチ入力ノードの信号を保持信号に従って保持するラッチ回路とを備え、
前記転送トランジスタは、前記昇圧信号印加時前記ＭＯＳ型容量素子として機能してセルフブートストラップ作用により前記内部ノードの電圧を選択的に昇圧する、請求項１記載のレベル変換回路。
【請求項５】
前記信号保持回路は、
前記内部ノードに結合される制御電極を有し、昇圧信号をラッチ入力ノードに伝達する転送トランジスタと、
前記ラッチ入力ノードの信号を保持指示信号に従ってラッチするラッチ回路とを備え、
前記ＭＯＳ型容量素子は、前記内部ノードと前記ラッチ入力ノードとの間に接続されるＭＯＳ容量を備える、請求項１記載のレベル変換回路。
【請求項６】
前記信号保持回路は、さらに、
前記ラッチ入力ノードを前記入力信号の印加時に所定電圧レベルにプリチャージするプリチャージトランジスタを備える、請求項３から５のいずれかに記載のレベル変換回路。
【請求項７】
前記入力信号の印加時に前記プリチャージトランジスタを強制的に導通状態としかつ前記入力信号の印加後、前記ラッチ入力ノードの電圧レベルに従って選択的に前記プリチャージトランジスタを導通状態に保持するプリチャージ制御回路をさらに備える、請求項６記載のレベル変換回路。
【請求項８】
前記第１の転送ゲートは、第１導電型の絶縁ゲート型電界効果トランジスタで構成され、
前記ラッチ信号は、活性化時、前記入力信号の前記内部ノードへの転送時に前記絶縁ゲート型電界効果トランジスタのしきい値電圧分の損失が生じるのを防止する電圧レベルに設定される、請求項１記載のレベル変換回路。
【請求項９】
前記信号保持回路は、
前記内部ノードの昇圧された電圧に従って昇圧電圧が伝達されるラッチ入力ノードと出力ノードとの間に接続され、前記ラッチ入力ノードの電圧をラッチするラッチ回路をさらに備える、請求項１記載のレベル変換回路。
【請求項１０】
前記ラッチ回路は、前記ラッチ入力ノードと出力ノードの間に接続される偶数段の縦続接続される反転バッファ回路と、
保持信号に従って前記ラッチ入力ノードと前記出力ノードとを接続する伝送ゲートとを備える、請求項９記載のレベル変換回路。
【請求項１１】
前記ラッチ回路は、
前記ラッチ入力ノードと出力ノードの間に接続される偶数段の縦続接続される反転バッファ回路と、
前記ラッチ入力ノードと前記出力ノードとを短絡する配線とを備える、請求項９記載のレベル変換回路。
【請求項１２】
前記反転バッファ回路は、前記入力信号の印加時、自身の貫通電流経路が遮断されるクロック制御反転回路を備える、請求項１０または１１記載のレベル変換回路。
【請求項１３】
前記信号保持回路は、
前記内部ノードの電圧に従って昇圧信号を前記ラッチ入力ノードに選択的に伝達する第２の転送ゲートと、
前記昇圧信号に従って前記ラッチ入力ノードと前記内部ノードとを選択的に結合する伝送ゲートとを含む、請求項９記載のレベル変換回路。
【請求項１４】
前記第１の転送ゲートと前記内部ノードとの間に接続され、前記内部ノードの昇圧された電圧が前記第１の転送ゲートへ伝達されるのを防止するデカップルトランジスタをさらに備える、請求項１記載のレベル変換回路。
【請求項１５】
前記入力信号は、シリアルに入力されて複数の信号線にそれぞれ印加される信号を含み、
前記第１の転送ゲートは、前記信号線を指定する信号線指定信号に基づいて導通状態に設定され、
前記ＭＯＳ型容量素子は、前記内部ノードに接続される第１の電極と、前記信号線指定信号に基づいて生成される信号を受ける第２の電極とを有するＭＯＳ容量を備える、請求項１記載のレベル変換回路。
【請求項１６】
前記信号保持回路の出力信号を受け、ラッチ指示信号に従って前記信号保持回路の出力信号をラッチするラッチ回路をさらに備え、前記ラッチ回路の出力信号は前記複数の信号線を並列に駆動するデジタル／アナログ変換回路へ与えられる、請求項１記載のレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）を用いたレベル変換回路に関し、特に、液晶素子および有機エレクトロルミネッセンス（ＥＬ）素子などを利用する表示装置に用いられるラッチ機能を有するレベルシフト回路に関する。より具体的には、この発明は、表示画素に供給される画素データ信号のラッチおよびレベルシフトを行なう回路の構成に関する。
【背景技術】
【０００２】
液晶素子または有機ＥＬ素子（エレクトロルミネッセンス素子）を表示画素素子として利用する表示装置においては、表示画素を駆動するための画素データ信号は、表示装置外部に設けられたＩＣ（集積回路チップ；ＬＳＩ）から与えられる。この場合、外部のＩＣは、表示画素データ信号として、たとえばＴＴＬレベルの小振幅の信号を転送する。画素素子へ印加される画素表示信号は、複数ビットのデジタル信号で与えられる。これらの外部からの表示データ信号は、表示装置が必要とする電圧レベルに表示装置内部でレベル変換された後、複数ビットのデジタル信号がアナログ信号に変換されて対応の階調電圧が生成されて、画素素子に書込まれる。
【０００３】
表示装置において表示操作に必要とされる回路部分のみを集積化し、それ以外の回路部分は表示装置外部に設ける。これにより、表示装置において用いられる回路数を低減し、表示装置のコスト低減および小型化を図る。
【０００４】
この表示装置に供給される画素データ信号は、上述のように、外部に設けられたＩＣで構成される駆動用ＬＳＩから供給される。この駆動用ＬＳＩは、製造コスト低減のためにトランジスタ素子の微細化が進められており、これに伴ってトランジスタの耐圧が低くなる。このトランジスタの耐圧特性を保証するため、また消費電力を低減するために、この駆動用ＬＳＩの電源電圧レベルが低減される。この結果、駆動用ＬＳＩから供給される表示画素データ信号の振幅も小さくなり、たとえばその論理ハイレベル（Ｈレベル）の電圧レベルが１．８Ｖとなる場合もある。この表示画素データ信号の振幅の低減は、多数の入力画素データ線の信号によるＥＭＩ（電磁輻射ノイズ）の低減および／または消費電力低減の観点からも好ましいため、今後はさらに、信号振幅が低減される方向にある。
【０００５】
一方、表示装置においては、トランジスタ素子としては、ポリシリコンＴＦＴ（薄膜トランジスタ）が用いられる。表示装置においては、高温熱処理を施すのが、表示画素の信頼性の観点から困難であり、そのためポリシリコンＴＦＴの結晶性は、単結晶シリコンを利用するトランジスタに比べて悪く、そのしきい値電圧の絶対値を低下させることは製造技術的に困難である。
【０００６】
現状では、このポリシリコンＴＦＴのしきい値電圧は、２Ｖから４Ｖと高く、１．８Ｖの信号を用いて、このようなポリシリコンＴＦＴを動作させるのは困難である。このため、現状では、表示画素データ信号のシリアル／パラレル変換回路を内蔵する表示装置においては、表示画素データ信号のＨレベルとして、３Ｖから５Ｖの電圧が一般的に用いられる。外部の駆動用ＬＳＩから供給される小振幅の信号を、表示装置内部で大振幅の表示画素データ信号に変換するために、外部からの画素データ信号の振幅を拡大して表示画素データ信号を生成して画素素子へ供給するレベル変換回路が用いられる。
【０００７】
このような表示装置においては、一般に、発熱を防止するために消費電力を低減することが要求され、また携帯機器などの電池を電源とする用途に利用される場合には、さらに消費電力を低減することが要求される。このような消費電力を低減することを意図するレベル変換回路の構成が、特許文献１（特開２００３−１１５７５８号公報）に示されている。
【０００８】
この特許文献１に示される構成においては、サンプリングパルスに従って入力信号を第１の容量素子に保持し、このサンプリング完了後、第１の容量素子に保持された電圧に従って、レベル変換機能を有するＭＯＳドライブ段を駆動する。このＭＯＳドライブ段の出力信号に従って、第２の容量素子を充電してレベル変換された信号を生成する。この特許文献１は、また、消費電流低減に加えて、少ない素子数で入力信号のレベル変換を行なうことを図る。
【特許文献１】特開２００３−１１５７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のごとく、表示装置においてＭＯＳトランジスタとして利用される低温ポリシリコンＴＦＴは、低温での熱処理のため、結晶品質が、単結晶ポリシリコンを利用するＭＯＳトランジスタに比べて悪いため、しきい値電圧のばらつきが大きく、また導通時のチャネル抵抗（オン抵抗）も大きい。
【００１０】
前述の特許文献１に示される構成においては、レベル変換動作時、第１の容量素子に保持された小振幅の入力信号に従って出力ドライブ段のトランジスタを駆動して、第２の容量素子に保持された電圧を放電する。この出力ドライブ段トランジスタが、低温ポリシリコンＴＦＴで構成される場合、その電流駆動力が小さく、また、その出力ドライブ段トランジスタの制御電極へ与えられるＨレベルの信号が、外部の駆動用ＬＳＩから与えられる小振幅信号のＨレベルであり、この出力ドライブ段トランジスタのしきい値電圧との差が十分ではない。この結果、第２の容量素子に保持された大振幅のレベル変換された信号を高速で放電することができず、高速動作性が保証されないという問題が生じる。
【００１１】
また、携帯機器などの用途においては、表示画素が配列される表示パネル以外の部分の占有面積をできるだけ小さくするのが機器の小型化の観点からは好ましい。しかしながら、上述の特許文献１においては、レベル変換回路のレイアウト面積を低減する構成については何ら考慮されていない。
【００１２】
それゆえ、この発明の目的は、小電圧振幅信号を、高速かつ低消費電力で、大電圧振幅の信号に変換することのできる小占有面積のレベル変換回路を提供することである。
【００１３】
この発明の他の目的は、外部のＬＳＩから入力される低ハイレベルの表示画素データ信号のレベルを高速に変換することのできるレベルシフト回路を提供することである。
【課題を解決するための手段】
【００１４】
この発明に係るレベル変換回路は、入力に与えられた入力信号を、ラッチ信号に応答して内部ノードに転送する第１の転送ゲートと、この内部ノードの信号の論理状態を保持する信号保持回路を備える。この信号保持回路は、内部ノードに結合され、内部ノードの電圧レベルを選択的に昇圧するＭＯＳ型容量素子を含む。
【発明の効果】
【００１５】
この発明においては、入力信号が、ＭＯＳ型容量素子に結合される。したがって、入力信号のサンプリング時、このＭＯＳ型容量素子は、この入力信号の論理レベルに応じて選択的に容量素子として動作するため、そのサンプリング時、ＭＯＳ型容量素子の容量素子としての動作を停止させることにより、高速で、入力信号に従ってＭＯＳ型容量素子の保持する電圧を変化させることができる。また、このＭＯＳ型容量素子を用いて昇圧動作を行なうことにより、高速でレベル変換動作を行なうことができる。また、このＭＯＳ型容量素子の昇圧動作は、容量結合（チャージポンプ動作）により実現することができ、レベル変換のための消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に従うレベル変換回路の構成を示す図である。図１において、レベル変換回路は、入力ノードＮＤ５に与えられる入力信号ＩＮを、ノードＮＤ４を介して与えられるラッチ信号ＳＬに従って内部ノードＮＤ７へ伝達するＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）５と、昇圧信号ＢＳに従って選択的に内部ノードＮＤ７の電圧レベルを昇圧するＭＯＳ容量（ＭＯＳ型容量素子）６と、内部ノードＮＤ７と出力ノードＮＤ６の間に縦続接続される２段のＣＭＯＳインバータＩＶ１およびＩＶ２と、保持信号ＨＤに従って選択的に導通し、導通時、出力ノードＮＤ６と内部ノードＮＤ７を電気的に接続するＮチャネルＭＯＳトランジスタ７を含む。
【００１７】
入力信号ＩＮは、外部のＬＳＩから供給される小振幅信号（低電圧レベルの信号）である。ＭＯＳ容量６は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートが内部ノードＮＤ７に接続され、かつそのソースおよびドレインが相互接続されかつノードＮＤ３に接続される。ノードＮＤ３に昇圧信号ＢＳが与えられる。
【００１８】
インバータＩＶ１およびＩＶ２は、図２に構成の一例を示すように、各々、ハイ側電源ノードＮＤＨとロー側電源ノードＮＤＬの間に直列に接続されるＰチャネルＭＯＳトランジスタＰＱおよびＮチャネルＭＯＳトランジスタＮＱを含む。
【００１９】
ハイ側電源ノードＮＤＨには、このレベル変換回路が利用される表示装置の電源電圧ＶＤＤが供給され、ロー側電源ノードＮＤＬには、この表示装置の基準電位である接地電圧ＶＳＳが供給される。インバータＩＶ１およびＩＶ２と、ＭＯＳトランジスタ７により、フリップフロップ回路が構成される。
【００２０】
ノードＮＤ９へ与えられる保持信号ＨＤは、ＭＯＳトランジスタ７におけるしきい値電圧損失が生じるのを防止するため、活性化時（Ｈレベルのとき）、ノードＮＤ６から出力されるレベル変換後の信号のハイレベル（ＶＤＤレベル）よりもＭＯＳトランジスタ７のしきい値電圧（ＶＴＮ）以上高い電圧レベルに設定される。
【００２１】
この図１に示すレベル変換回路は、外部のＬＳＩから入力される低電圧レベル（小振幅）の入力信号ＩＮをラッチし、かつ入力信号ＩＮの高レベル電圧ＶＩＨを、より高い電源電圧ＶＤＤレベルに変換する機能を備える。ただし、インバータＩＶ１およびＩＶ２の間のノードＮＤ８から、レベル変換後の出力が生成される場合には、このレベル変換回路は、低電圧レベル信号の入力信号ＩＮのローレベル電圧ＶＩＬ（接地電圧レベル）を、電源電圧ＶＤＤレベルに変換して出力する機能を有する。
【００２２】
図３は、図１に示すレベル変換回路の動作を示す信号波形図である。以下、図３を参照して、この図１に示すレベル変換回路の動作について説明する。
【００２３】
なお、以下の説明においては、入力信号ＩＮは、そのＨレベル（論理ハイレベル）が３Ｖであり、Ｌレベルが（論理ローレベル）が０Ｖであり、レベル変換後の信号は、Ｈレベルが５Ｖ、ローレベル電源電位ＶＳＳが、０Ｖであり、また、このレベル変換回路を構成するＭＯＳトランジスタのしきい値電圧は、ＮチャネルＭＯＳトランジスタ５、６、７およびＮＱは、２Ｖ、ＰチャネルＭＯＳトランジスタＰＱが、−２Ｖを想定する。
【００２４】
時刻ｔ０において、入力信号ＩＮがＨレベルの状態で、ラッチ信号ＳＬがＨレベルとなる。応じて、ＭＯＳトランジスタ５がオン状態となり、入力信号ＩＮが内部ノードＮＤ７へ伝達され、内部ノードＮＤ７の電圧レベルが、この入力信号ＩＮのＨレベルの電圧ＶＩＨ（３Ｖ）となる。
【００２５】
このとき、昇圧信号ＢＳは、接地電圧レベルのＬレベルであり、内部ノードＮＤ７とノードＮＤ３の電圧差が、３Ｖとなる。この電圧差は、ＭＯＳ容量６を構成するＭＯＳトランジスタのしきい値電圧の２Ｖよりも大きいため、ＭＯＳ容量６には、チャネルが形成され、このＭＯＳ容量６を構成するトランジスタのゲート面積に相当するゲート容量が形成され、内部ノードＮＤ７の電圧が保持される。
【００２６】
また、内部ノードＮＤ７の電圧レベルは３Ｖであり、インバータＩＶ１の入力論理しきい値、すなわち（ＶＤＤ−ＶＳＳ）／２＝２．５Ｖよりも高い電圧レベルであり、内部ノードＮＤ７の電圧レベルは、Ｈレベルと認識されるものの、マージンは少ない状態にある。すなわち、電源電圧ＶＤＤの変動または入力信号ＩＮのノイズ等により、このインバータＩＶ１の入力信号の電圧レベルが数百ｍＶ低下した場合には、その電圧レベルは、インバータＩＶ１によりＬレベルと誤認識される可能性があり、不安定な状態にある。
【００２７】
時刻ｔ１において、ラッチ信号ＳＬがＬレベルとなり、ＭＯＳトランジスタ５がオフ状態となり、内部ノードＮＤ７が入力ノードＮＤ５から分離される。このとき、また、保持信号ＨＤはＬレベルであるため、ＭＯＳトランジスタ７がオフ状態にあり、内部ノードＮＤ７は、フローティング状態となり、この入力信号ＩＮは、内部ノードＮＤ７に高インピーダンス状態で保持される。
【００２８】
時刻ｔ２において昇圧信号ＢＳがＬレベルからＨレベルに立上がると、ＭＯＳ容量６を介して、この昇圧信号ＢＳの電圧変化分（５Ｖ）が内部ノードＮＤ７に伝達され、内部ノードＮＤ７の電圧が、ΔＶＨだけ上昇する。この電圧上昇量ΔＶＨは、次式（１）で表わされる。
【００２９】
ΔＶＨ＝（ＶＢＨ−ＶＢＬ）・Ｃ６Ｈ／（Ｃ６Ｈ＋ＣＳＴ）  …  （１）
上式（１）において、ＶＢＨ−ＶＢＬは、昇圧信号ＢＳの電圧振幅（ＨレベルとＬレベルの電圧差）を示し、Ｃ６Ｈは、チャネル形成時のＭＯＳ容量の容量値を示し、ＣＳＴは、内部ノードＮＤ７に存在する寄生容量（図示せず）の容量値を示す。
【００３０】
たとえば、Ｃ６Ｈ＝ＣＳＴに設定したと仮定すると、上式（１）は、次式（２）に変形される。
【００３１】
ΔＶＨ＝（ＶＢＨ−ＶＢＬ）・（１／２）  …  （２）
この式（２）に表わされる状態においては、電圧上昇量ΔＶＨは、昇圧信号ＢＳの電圧振幅の１／２倍（＝２．５Ｖ）となる。この状態においては、内部ノードＮＤ７の電圧レベルは、５．５Ｖとなり、電源電圧ＶＤＤで動作する内部回路と同様に、インバータＩＶ１のＰチャネルＭＯＳトランジスタＰＱ（図２参照）を十分にオフ状態とし、かつＮチャネルＭＯＳトランジスタＮＱを十分にオン状態に設定することのできる電圧レベルである。したがって、十分マージンを持った状態で、インバータＩＶ１は反転動作を行なうことができ、また応じてインバータＩＶ２も、このインバータＩＶ１が出力するノードＮＤ８上の信号に従って出力ノードＮＤ６に、レベル変換後の信号を生成することができる。
【００３２】
時刻ｔ３において、保持信号ＨＤがＨレベルとなり、ＭＯＳトランジスタ７がオン状態となり、出力ノードＮＤ６と内部ノードＮＤ７が電気的に接続され、フリップフロップ回路が構成され、内部ノードＮＤ７の電圧レベルが保持される。このとき、内部ノードＮＤ７がそれまで高インピーダンス状態にあり、ＭＯＳトランジスタ７の導通により、低インピーダンス状態のノードＮＤ６の電圧レベルにより、その内部ノードＮＤ７の電圧レベルが決定され、インバータＩ２の出力信号の電圧レベルに従って電源電圧ＶＤＤレベルとなる。
【００３３】
ここで、保持信号ＨＤは、電圧ＶＤＤ＋ＶＴＮよりも高い電圧レベルであり、このＭＯＳトランジスタ７のしきい値電圧損失を生じさせることなく、電源電圧ＶＤＤレベルの信号を内部ノードＮＤ７に伝達することができる。
【００３４】
時刻ｔ４において、入力信号ＩＮがＨレベルからＬレベルに変化する。ＭＯＳトランジスタ５はオフ状態であるため、この入力信号ＩＮの変化は、内部ノードＮＤ７の電圧レベルには影響は及ぼさない。
【００３５】
時刻ｔ５において、昇圧信号ＢＳが、ＨレベルからＬレベルに低下する。このとき、時刻ｔ２における昇圧動作と逆の動作が行なわれ、ＭＯＳ容量６により、内部ノードＮＤ７の電圧レベルがΔＶＨ分低下しようとする。しかしながら、ＭＯＳトランジスタ７がオン状態にあり、内部ノードＮＤ７は、インバータＩＶ２の出力に結合されており、この内部ノードＮＤ７の電圧レベルが、低インピーダンスで電源電圧ＶＤＤレベルに維持される。
【００３６】
時刻ｔ６において、保持信号ＨＤがＬレベルとなると、ＭＯＳトランジスタ７が非導通状態となり、内部ノードＮＤ７が出力ノードＮＤ６から分離されて、内部ノードＮＤ７は、高インピーダンスのＶＤＤレベルに維持される。
【００３７】
時刻ｔ７において、ラッチ信号ＳＬがＬレベルからＨレベルとなり、ＭＯＳトランジスタ５が導通し、内部ノードＮＤ７へ、Ｌレベルの入力信号ＩＮが伝達される。応じて、インバータＩＶ１およびＩＶ２により、出力ノードＮＤ６の電圧レベルも、この入力信号ＩＮの電圧レベルに応じて、接地電圧ＶＳＳレベルのＬレベルとなる。
【００３８】
時刻ｔ８において、ラッチ信号ＳＬがＬレベルとなり、ＭＯＳトランジスタ５がオフ状態となり、ノードＮＤ７が入力ノードＮＤ５から分離され、高インピーダンスの接地電圧ＶＳＳレベルとなる。この状態において、昇圧信号ＢＳはＬレベルであり、ノードＮＤ３が接地電圧ＶＳＳレベルであり、ＭＯＳ容量６の電極間電位差は０Ｖであり、チャネルは形成されない。内部ノードＮＤ７とノードＮＤ３の間の容量は、このＭＯＳ容量６を構成するトランジスタのゲートとドレイン／ソース部の重なり部分で形成されるわずかな容量のみとなる。
【００３９】
時刻ｔ９において、昇圧信号ＢＳがＨレベルとなる。しかしながら、この昇圧信号ＢＳがＨレベルに立上がっても、ＭＯＳ容量６においては、寄生容量を除いて容量が形成されていないため、この昇圧信号ＢＳの変化による内部ノードＮＤ７の電圧レベルの変化は、わずかな量ΔＶＬとなる。この変化量ΔＶＬは、ＭＯＳ容量６において存在するゲートとソース／ドレイン間の重なりにより形成される容量により生じる。この電圧ΔＶＬは、インバータＩＶ１においては、Ｌレベルと十分余裕を持って判定され、インバータＩＶ１の出力信号は反転せず、出力ノードＮＤ６は、接地電圧ＶＳＳレベルに維持される。
【００４０】
時刻ｔ１０において、保持信号ＨＤがＨレベルとなると、ＭＯＳトランジスタ７が導通し、内部ノードＮＤ７が、インバータＩＶ２により駆動され、その電圧レベルが接地電圧ＶＳＳレベルとなる。
【００４１】
以降、入力信号ＩＮのラッチ信号ＳＬによるサンプリングおよび昇圧信号ＢＳによる選択的昇圧動作が繰返されて、入力信号ＩＮのレベル変換動作が行われる。
【００４２】
入力信号ＩＮがＨレベルのとき、ＭＯＳ容量６において容量が形成され、入力信号ＩＮが安定に保持される。一方、この入力信号ＩＮがＬレベルとなるとき、ＭＯＳ容量６においては容量は形成されないため、高速でこの内部ノードＮＤ７を接地電圧レベルのＬレベルに駆動することができ、応じて高速のレベル変換を実現することができる。
【００４３】
また、縦続接続されるインバータとＭＯＳトランジスタを用いてフリップフロップ回路を構成しており、昇圧信号ＢＳの低下時においても、この内部ノードの電圧レベルを安定に電源電圧レベルに維持することができ、この昇圧信号ＢＳの変化時に、レベル変換後の出力信号の電圧レベルに変化が生じるのを防止することができる。
【００４４】
また、レベル変換動作は、ＭＯＳ容量６のチャージポンプ動作を利用しているだけであり、消費電流を低減することができる。
【００４５】
［変更例１］
図４は、この発明の実施の形態１の変更例１に従うレベル変換回路の要部の構成を示す図である。図４においては、レベル変換回路における信号保持回路を構成するインバータＩＶ１およびＩＶ２の構成を示す。図４において、インバータＩＶ１は、それぞれのゲートが内部ノードＮＤ７に接続されるＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１と、ＰチャネルＭＯＳトランジスタＰＱ１とハイ側電源ノードＮＤＨの間に接続されかつそのゲートにノードＮＤ４を介してラッチ信号ＳＬを受けるＰチャネルＭＯＳトランジスタＰＱ３を含む。ＭＯＳトランジスタＮＱ１のソースはロー側電源ノードＮＤＬに接続される。ＭＯＳトランジスタＰＱ１およびＮＱ１のドレインノードは共通に結合されて、このインバータＩＶ１の出力ノードを形成する。
【００４６】
インバータＩＶ２は、インバータＩＶ１と同様、インバータＩＶ１の出力信号をそれぞれのゲートに受けるＰチャネルＭＯＳトランジスタＰＱ２およびＮＱ２と、ＭＯＳトランジスタＰＱ２とハイ側電源ノードＮＤＨの間に接続されかつそのゲートにノードＮＤ４を介してラッチ信号ＳＬを受けるＰチャネルＭＯＳトランジスタＰＱ４を含む。ＭＯＳトランジスタＮＱ２のソースが、ロー側電源ノードＮＤＬに接続される。
【００４７】
この図４に示すインバータＩＶ１およびＩＶ２の構成においては、ＭＯＳトランジスタＰＱ３およびＰＱ４が、ラッチ信号ＳＬの非活性化に従ってオン状態となり、電源電圧ＶＤＤを受けるハイ側電源ノードＮＤＨから電流を供給する。一方、ラッチ信号ＳＬが活性状態のＨレベルとなると、これらのＭＯＳトランジスタＰＱ３およびＰＱ４がオフ状態となり、ハイ側電源ノードＮＤＨからの電流を供給する経路が遮断される。このラッチ信号ＳＬがＨレベルのときには、レベル変換回路において、図１に示す入力段のＭＯＳトランジスタ５がオン状態となり、入力信号ＩＮが内部ノードＮＤ７へ伝達される。図３に示すように、この入力信号ＩＮがＨレベルであり、内部ノードＮＤ７の電圧レベルがＶＩＨとなった場合、ＭＯＳトランジスタＰＱ１およびＮＱ１がともにオン状態となる。しかしながら、この状態において、ＭＯＳトランジスタＰＱ３をオフ状態に維持することにより、ハイ側電源ノードＮＤＨとＭＯＳトランジスタＰＱ１とは分離されており、このハイ側電源ノードＮＤＨからロー側電源ノードＮＤＬへ貫通電流が流れるのを防止することができ、消費電流を低減することができる。
【００４８】
また、ＭＯＳトランジスタＰＱ１およびＮＱ１のしきい値電圧の絶対値は、約２Ｖである。入力信号ＩＮの電圧ＶＩＨが、２．５Ｖ程度の場合、ＭＯとトランジスタＮＱ１においては、そのゲート−ソース間電圧としきい値電圧との差は、０．５Ｖである。入力信号ＩＮのノイズなどの影響による電圧レベルの変動を考慮すると、ラッチ信号ＳＬがＨレベルとなる入力信号ＩＮのサンプリング時、インバータＩＶ１の非動作時に、その出力信号が不安定状態となる可能性がある。この状態において、インバータＩＶ２の出力信号が同様不安定となるのを防止するため、ＭＯＳトランジスタＰＱ４もラッチ信号ＳＬの活性化期間、オフ状態として、同様、インバータＩＶ２に貫通電流が流れるのを防止する。
【００４９】
入力信号ＩＮのサンプリング動作が完了し、保持モードに入ると、ラッチ信号ＳＬはＬレベルとなり、ＭＯＳトランジスタＰＱ３およびＰＱ４がともにオン状態となり、インバータＩＶ１およびＩＶ２がインバータとしての機能を実現する。ラッチ信号ＳＬの非活性化後、図３に示すように、昇圧信号ＢＳが活性化され、入力信号ＩＮの電圧ＶＩＨを昇圧し、正確に、入力信号ＩＮに応じた信号が出力ノードＮＤ６に生成される。
【００５０】
したがって、この図４に示すインバータＩＶ１およびＩＶ２において、ハイ側電流源トランジスタＰＱ３およびＰＱ４を、ラッチ信号ＳＬに従って選択的に活性化することにより、図３に示す時刻ｔ１から時刻ｔ２までの間の期間貫通電流が流れる可能性があるだけであり、消費電流を低減することができる。
【００５１】
［変更例２］
図５は、この発明の実施の形態１に従うレベル変換回路の変更例２の構成を示す図である。図５においても、信号保持回路を構成するインバータＩＶ１およびＩＶ２の構成が示される。この図５に示すインバータＩＶ１およびＩＶ２の構成においては、ＭＯＳトランジスタＮＱ１およびＮＱ２とロー側電源ノードＮＤＬの間にそれぞれ、昇圧信号ＢＳをゲートに受けるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４が接続される。ＭＯＳトランジスタＰＱ１およびＰＱ２はそれぞれ、直接ハイ側電源ノードＮＤＨに接続される。
【００５２】
この図５に示すインバータＩＶ１およびＩＶ２の構成においては、昇圧信号ＢＳがＬレベルにある間、ＭＯＳトランジスタＮＱ３およびＮＱ４がオフ状態となり、インバータＩＶ１およびＩＶ２において貫通電流が流れる経路は遮断される。したがって、内部ノードＮＤ７が電源電圧ＶＤＤよりも低い電圧ＶＩＨレベルに維持される場合においても、確実に、貫通電流が生じるのを防止することができ、消費電流を低減することができる。
【００５３】
この図５に示すインバータＩＶ１およびＩＶ２の構成の場合、内部ノードＮＤ７の昇圧動作が行なわれるまで、インバータＩＶ１およびＩＶ２が非活性状態とされ（インバータ動作が停止され）、内部の動作電流が流れる経路が遮断される。したがって、確実に、内部ノードＮＤ７が昇圧電圧レベルに駆動されるときに、インバータＩＶ１およびＩＶ２も活性化されてインバータ動作するため、貫通電流が流れる期間をより短くすることができ、消費電流を低減することができる。
【００５４】
以上のように、この発明の実施の形態１に従えば、入力信号が伝達される内部ノードを、ＭＯＳ容量を用いて昇圧信号に従ってチャージポンプ動作により昇圧動作を行なっており、入力信号ＩＮがＬレベルのときにも内部ノードに対しては容量が十分小さくされ、高速で、Ｌレベルの入力信号ＩＮを内部ノードへ伝達することができる。これにより、高速で、小振幅信号（低電圧レベル信号）のレベル変換を行なって大振幅信号（高電圧レベル信号）を生成することができる。
【００５５】
［実施の形態２］
図６は、この発明の実施の形態２に従うレベル変換回路の構成を示す図である。図６に示すレベル変換回路は、以下の点で、その構成が図１に示すレベル変換回路と異なる。すなわち、内部ノードＮＤ７とインバータＩＶ１の入力ノード（ラッチ入力ノード）ＮＤ１０の間に、ＮチャネルＭＯＳトランジスタ９が設けられ、またラッチ入力ノードＮＤ１０を所定電位に初期設定するために、ＮチャネルＭＯＳトランジスタ１０が設けられる。ＭＯＳトランジスタ９は、そのゲートが内部ノードＮＤ７に接続され、内部ノードＮＤ７の電圧レベルがＨレベルのとき導通し、ノードＮＤ３上の昇圧信号ＢＳをラッチ入力ノードＮＤ１０へ伝達する。
【００５６】
ＭＯＳトランジスタ１０は、そのゲートにラッチ信号ＳＬを受け、ラッチ信号ＳＬが活性状態のＨレベルのとき導通し、ロー側電源ノードＮＤＬの基準電圧（以下、接地電圧と称す）ＶＳＳをラッチ入力ノードＮＤ１０へ伝達する。
【００５７】
ラッチ入力ノードＮＤ１０と出力ノードＮＤ６の間には、インバータＩＶ１およびＩＶ２が縦続接続される。これらのインバータＩＶ１およびＩＶ２により、バッファ／転送回路ＢＦが形成される。インバータＩＶ１およびＩＶ２は、それぞれ、ＣＭＯＳインバータで構成されてもよく、また、図４または図５に示すクロックトインバータで構成されてもよい。この図６に示すレベル変換回路の他の構成は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５８】
図７は、図６に示すレベル変換回路の動作を示す信号波形図である。以下、図７を参照して、図６に示すレベル変換回路の動作について説明する。なお、ラッチ信号ＳＬおよび昇圧信号ＢＳの電圧振幅、およびＭＯＳトランジスタのしきい値電圧などの条件は、実施の形態１と同様である。
【００５９】
時刻ｔ０において、ラッチ信号ＳＬが電源電圧ＶＤＤレベルのＨレベルとなり、ＭＯＳトランジスタ５がオン状態となり、入力信号ＩＮが内部ノードＮＤ７へ伝達される。今、入力信号ＩＮは、電圧ＶＩＨレベルでＨレベルの状態を考える。この入力信号ＩＮに従って内部ノードＮＤ７の電圧レベルが、ＶＩＨレベルとなる。昇圧信号ＢＳは、接地電圧ＶＳＳレベルであり、ＭＯＳ容量６においてチャネルが形成され、内部ノードＮＤ７の電圧レベルが、このＭＯＳ容量６により保持される。
【００６０】
一方、ラッチ信号ＳＬの活性化時、ＭＯＳトランジスタ１０がオン状態であり、ロー側電源ノードＮＤＬの接地電圧ＶＳＳが、ラッチ入力ノードＮＤ１０に伝達されており、ラッチ入力ノードＮＤ１０は、接地電圧ＶＳＳレベルに維持され、応じて出力ノードＮＤ６も接地電圧ＶＳＳレベルに維持される。
【００６１】
時刻ｔ１において、ラッチ信号ＳＬがＬレベルとなり、入力信号ＩＮのサンプリングが完了する。このとき、ＭＯＳトランジスタ９は、昇圧信号ＢＳが接地電圧ＶＳＳレベルであり、オン状態となり、ラッチ入力ノードＮＤ１０へは、この接地電圧レベルの昇圧信号ＢＳが伝達される。また、ラッチ信号ＳＬの非活性化に従ってＭＯＳトランジスタ１０がオフ状態となり、内部ラッチ入力ノードＮＤ１０は、ロー側電源ノードＮＤ６から分離される。しかしながら、この状態においては、昇圧信号ＢＳが、ラッチ入力ノードＮＤ１０へ伝達されており、安定に、このラッチ入力ノードＮＤ１０は、Ｌレベルに維持される。
【００６２】
時刻ｔ２において、昇圧信号ＢＳが活性化され、ＬレベルからＨレベル（電源電圧ＶＤＤレベル）に上昇する。応じて、実施の形態１と同様、ＭＯＳ容量６のチャージポンプ動作により、内部ノードＮＤ７の電圧レベルが、電圧ΔＶＨだけ上昇する。この電圧ΔＶＨ＋ＶＩＨは、ＭＯＳトランジスタ９のしきい値電圧ＶＴＮと電源電圧ＶＤＤの和よりも十分高い電圧レベルであり、Ｈレベルの昇圧信号ＢＳが、ラッチ入力ノードＨＤ１０へ伝達され、ラッチ入力ノードＮＤ１０が、電源電圧ＶＤＤレベル（昇圧信号ＢＳのＨレベル）に充電される。応じて、このバッファ／転送回路ＢＦの増幅動作により、出力ノードＮＤ６の電圧レベルも、電源電圧ＶＤＤレベルとなる。
【００６３】
時刻ｔ３において、保持信号ＨＤが活性化され（Ｈレベルとなり）、ＭＯＳトランジスタ７がオン状態となり、出力ノードＮＤ６がラッチ入力ノードＮＤ１０に電気的に接続され、このラッチ入力ノードＮＤ１０のＨレベル（ＶＤＤレベル）が低インピーダンスで保持される。
【００６４】
ここで、保持信号ＨＤは、実施の形態１と同様、電圧ＶＤＤ＋ＶＴＮよりも高い電圧レベルであり、ＭＯＳトランジスタ７は、しきい値電圧損失を伴うことなく、電源電圧ＶＤＤレベルの信号を、ラッチ入力ノードＮＤ１０へ伝達することができる。
【００６５】
時刻ｔ４において、入力信号ＩＮが、ＨレベルからＬレベル（電圧ＶＩＬレベル：ＶＩＬ＝ＶＳＳ）となる。しかしながら、ＭＯＳトランジスタ５はオフ状態であり、この入力信号ＩＮの変化は、内部ノードＮＤ７へは伝達されない。
【００６６】
時刻ｔ５において、昇圧信号ＢＳが、非活性化され、ＨレベルからＬレベルに低下する。この昇圧信号ＢＳの立下がりに従ってＭＯＳ容量６において、時刻ｔ２におけるときの動作と逆の動作が行なわれ、内部ノードＮＤ７の電圧レベルが、この上昇した電圧ΔＶＨ低下し、電圧ＶＩＨレベルとなる。この内部ノードＮＤ７のＶＩＨレベルへの低下時において、ＭＯＳトランジスタ９はオン状態であり、ラッチ入力ノードＮＤ１０は、この昇圧信号ＢＳの低下に従ってＬレベル（接地電圧ＶＳＳレベル）となる（昇圧信号ＢＳ発生回路の駆動力が、インバータＩＶ２の出力駆動力よりも十分大きい）。応じて、内部ノードＮＤ６の電圧レベルも、このバッファ／転送回路ＢＦの伝搬遅延時間経過後、Ｌレベル（電圧ＶＳＳレベル）となる。
【００６７】
時刻ｔ６において、保持信号ＨＤが非活性化され、ＭＯＳトランジスタ７がオフ状態となると、入力ノードＮＤ１０は、確実に、接地電圧ＶＳＳレベルに、昇圧信号ＢＳに従って維持される。
【００６８】
時刻ｔ７において、ラッチ信号ＳＬが再びＨレベルとなり、ＭＯＳトランジスタ５がオン状態となり、内部ノードＮＤ７が、この入力信号ＩＮの電圧レベルに応じた接地電圧ＶＳＳレベルとなる。このＬレベルの入力信号ＩＮの内部ノードＮＤ７への伝達時、実施の形態１と同様、ＭＯＳ容量６においては、内部ノードＮＤ７の電圧レベル低下に従ってチャネルが形成されないため、内部ノードＮＤ７の容量は十分小さくなり、高速で、ＶＩＨレベルの内部ノードＮＤ７を、接地電圧ＶＳＳレベルに入力信号ＩＮに従って放電することができる。すなわち、電圧ＶＩＨが２．５Ｖであり、ＭＯＳ容量６を構成するＭＯＳトランジスタのしきい値電圧が２Ｖであれば、このＭＯＳ容量６を構成するＭＯＳトランジスタは、弱いオン状態であり、ゲート電圧低下に従ってチャネルの反転層が非反転層となり、容量動作を停止し、内部ノードＮＤ７の電圧レベル低下に従って高速でその容量値を低減することができる。
【００６９】
時刻ｔ８において、ラッチ信号ＳＬがＬレベルとなり、ＭＯＳトランジスタ５がオフ状態となり、内部ノードＮＤ７が、高インピーダンスのＬレベルに維持される。この状態において、ＭＯＳトランジスタ９は、オフ状態である。しかしながら、ラッチ信号ＳＬの活性化時、ＭＯＳトランジスタ１０がオン状態となっており、ラッチ入力ノードＮＤ１０は確実に、接地電圧ＶＳＳレベルに初期設定される。
【００７０】
時刻ｔ９において昇圧信号ＢＳが活性化され、ＬレベルからＨレベルに立上がる。しかしながら、この場合、ＭＯＳ容量６においては、単にそのゲートとソース／ドレイン領域の重なり部分による容量による昇圧動作が行なわれるだけであり、ノードＮＤ７は、電圧ΔＶＬだけ、その電圧レベルが上昇する。この電圧ΔＶＬは、ＭＯＳトランジスタ９のしきい値電圧ＶＴＮよりも十分に低い電圧レベルであり、ＭＯＳトランジスタ９はオフ状態を維持し、ラッチ入力ノードＮＤ１０は、高インピーダンスで、プリチャージされたＬレベルに維持される。このとき、電圧ΔＶＬがたとえ、ＭＯＳトランジスタ９のしきい値電圧ＶＴＮよりも高い電圧レベルであっても、昇圧信号ＢＳが活性化されたとき、ＭＯＳトランジスタ９が、ソースフォロアモードで動作するため、ラッチ入力ノードＮＤ１０へは、ΔＶＬ−ＶＴＮの電圧を伝達することができるだけであり、ラッチ入力ノードＮＤ１０の電圧の浮上がりは確実に防止することができる。
【００７１】
時刻ｔ１０において、保持信号ＨＤがＨレベルとなると、ＭＯＳトランジスタ７がオン状態となり、ラッチ入力ノードＮＤ１０は、出力ノードＮＤ６と電気的に結合され、低インピーダンスで、接地電圧ＶＳＳレベルに維持される。
【００７２】
この図６に示すレベル変換回路の構成においては、内部ノードＮＤ７は、ＭＯＳトランジスタ９を介してラッチ入力ノードＮＤ１０に結合される。したがって、内部ノードＮＤ７の寄生容量は、ＭＯＳトランジスタ９のゲート容量と配線容量だけであり、内部ノードＮＤ７にインバータＩＶ１のＰおよびＮチャネルのＭＯＳトランジスタの両ゲートが接続される構成に比べてより寄生容量を低減することができ、内部ノードＮＤ７の充放電を高速かつ効率的に行なうことができる。特に昇圧動作時、この内部ノードＮＤ７の電圧レベルを、その寄生容量が小さいため、電圧上昇量ΔＶＨを十分大きくすることができ、ＭＯＳトランジスタ９を介して、ラッチ入力ノードＮＤ１０に高速でＨレベルの信号を伝達することができる。
【００７３】
また、ＭＯＳトランジスタ９を介して昇圧信号ＢＳをラッチ入力ノードＮＤ１０に伝達した状態で昇圧動作ＢＳをＨレベルに立上げることにより、高速でラッチ入力ノードＮＤ１０を昇圧信号ＢＳに従ってＨレベルへ駆動することができ、より高速のレベル変換動作を実現することができる。
【００７４】
なお、この図６に示すレベル変換回路の構成において、ＭＯＳトランジスタ１０のソースノードへは、接地電圧ＶＳＳに代えて、昇圧信号ＢＳが伝達されてもよい。ラッチ信号ＳＬに応じたラッチ入力ノードＮＤ１０の初期設定時、昇圧信号ＢＳはＬレベルであるため、確実に、ラッチ入力ノードＮＤ１０を、昇圧信号ＢＳに従って接地電圧レベルのＬレベルに初期設定することができる。
【００７５】
図８は、実施の形態１および２におけるレベル変換回路に利用される制御信号を発生する部分の構成の一例を概略的に示す図である。図８に示す制御信号発生部は、入力信号ＩＮの印加サイクルを規定するクロック信号ＣＬＫに従って、ラッチ信号ＳＬ、昇圧信号ＢＳおよび保持信号ＨＤを生成する。
【００７６】
図８において、制御信号発生部は、クロック信号ＣＬＫを所定時間遅延する遅延回路２０と、保持信号ＨＤの非活性化時遅延回路２０の出力信号を通過させるゲート回路２２と、ゲート回路２２の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路２４と、ワンショットパルス発生回路２４の出力信号の立下がりに従ってワンショットのパルス信号を生成するワンショットパルス発生回路２６と、ワンショットパルス発生回路２６の出力信号を所定時間遅延する遅延回路２８を含む。
【００７７】
ワンショットパルス発生回路２４から、ラッチ信号ＳＬがワンショットパルス信号の形態で生成され、ワンショットパルス発生回路２６から、昇圧信号ＢＳが、ワンショットパルス信号の形態で生成される。遅延回路２８から、この昇圧信号ＢＳを所定時間遅延した形態で保持信号ＨＤが生成される。この遅延回路２８はレベル変換機能を有し、Ｈレベルの保持信号ＨＤを電源電圧ＶＤＤ＋ＶＴＮ以上の電圧レベルに設定する。
【００７８】
図９は、図８に示す制御信号発生部の動作を示す信号波形図である。以下、簡単に、図９を参照して、図８に示す制御信号発生部の動作について説明する。
【００７９】
入力信号ＩＮは、クロック信号ＣＬＫの立上がりに同期して転送される（変化する）。すなわち、入力信号ＩＮが表示画素データ信号の場合、外部の駆動用ＬＳＩから、クロック信号ＣＬＫに同期して入力信号ＩＮが転送される。遅延回路２０は、クロック信号ＣＬＫを所定時間遅延する。保持信号ＨＤがＬレベルでありかつ遅延回路２０の出力信号がＨレベルとなると、ゲート回路２２の出力信号がＨレベルとなる。応じて、ワンショットパルス発生回路２４からのラッチ信号ＳＬが活性化され、所定期間活性状態に維持される。
【００８０】
ワンショットパルス発生回路２６は、ラッチ信号ＳＬが非活性化されると、その非活性化に応答して昇圧信号ＢＳを活性化する。遅延回路２８は、この昇圧信号ＢＳを所定時間遅延して保持信号ＨＤを生成しており、保持信号ＨＤは、その活性化および非活性化が、ともに、昇圧信号ＢＳに対して所定時間遅れている。
【００８１】
遅延回路２８からの保持信号ＨＤが非活性化されると、ゲート回路２２がイネーブルされ、次のクロック信号ＣＬＫに従った入力信号ＩＮのサンプリングが可能となる。保持信号ＨＤが活性状態のときには、ゲート回路２２はディスエーブル状態であり、遅延回路２０の出力信号がＨレベルとなっても、ゲート回路２２の出力信号はＬレベルに固定され、ラッチ信号ＳＬは生成されない。したがって、確実に、このレベル変換回路内部においてラッチ機能が解除された後に、入力信号ＩＮのサンプリングが行なわれ、このサンプリングした入力信号ＩＮに従って、出力信号の状態を変化させることができる。
【００８２】
なお、保持信号ＨＤの非活性化は、ラッチ信号ＳＬが活性化される前の時点であればよく、たとえば、昇圧信号ＢＳがクロック信号ＣＬＫの立上がりに同期して非活性化される構成が用いられてもよい。
【００８３】
なお、この図８に示す制御信号発生部の構成は、実施の形態１におけるレベル変換回路に対しても適用することができる。
【００８４】
以上のように、この発明の実施の形態２に従えば、入力信号ＩＮが伝達される内部ノードを転送用ＭＯＳトランジスタのゲートに接続し、この転送用ＭＯＳトランジスタを介してラッチ入力ノードへ、入力信号に対応した論理レベルの大振幅信号を伝達している。したがって、内部ノードの負荷容量を低減することができ、高速で内部ノードを充放電して、レベル変換を行なうことができる。
【００８５】
［実施の形態３］
図１０は、この発明の実施の形態３に従うレベル変換回路の構成を示す図である。この図１０に示すレベル変換回路は、以下の点で、図６に示すレベル変換回路とその構成が異なる。すなわち、ＭＯＳ容量６は、そのソース／ドレインノードが、昇圧信号ＢＳを受けるノードＮＤ３ではなく、ラッチ入力ノードＮＤ１０に接続される。この図１０に示すレベル変換回路の他の構成は、図６に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８６】
この図１０に示すレベル変換回路の動作波形は、図７に示す動作波形と同じである。ラッチ信号ＳＬに従って、内部ノードＮＤ７に、入力信号ＩＮがサンプリングされて、閉じ込められた後、昇圧信号ＢＳが活性化される。この昇圧信号ＢＳは、内部ノードＮＤ７がＨレベルのとき、ＭＯＳトランジスタ９を介してラッチ入力ノードＮＤ１０へ伝達される。したがって、このラッチ入力ノードＮＤ１０の電圧レベルが、昇圧信号ＢＳに従って上昇するにつれて、ＭＯＳ容量６が、チャージポンプ動作または容量結合により、内部ノードＮＤ７の電圧レベルを上昇させる。したがって、実質的に、ＭＯＳ容量６は、昇圧信号ＢＳに従って内部ノードＮＤ７の昇圧動作を行ない、内部ノードＮＤ７の電位上昇に従って、ＭＯＳトランジスタ９が、確実に、昇圧信号ＢＳをラッチ入力ノードＮＤ１０へ伝達する。すなわち、ＭＯＳトランジスタ９およびＭＯＳ容量６によるラッチ入力ノードＮＤ１０および内部ノードＮＤ７の電圧レベルの電位上昇の正帰還動作により、内部ノードＮＤ７の電圧レベルが高速で上昇し、応じて、ラッチ入力ノードＮＤ１０の電圧レベルが高速で上昇して、レベル変換が高速で行なわれる。
【００８７】
内部ノードＮＤ７の電圧レベルがＬレベルのときには、ＭＯＳトランジスタ９がオフ状態であり、ＭＯＳトランジスタ９はオフ状態を維持し、昇圧信号ＢＳの転送は行われない。ＭＯＳトランジスタ９のゲート・ドレイン間寄生容量により内部ノードＮＤ１１の電位は少し上昇するものの、その寄生容量は十分に小さく、ラッチ入力ノードＮＤ１０は、Ｌレベルに維持される。保持信号ＨＤが活性化されると、確実に、ラッチ入力ノードＮＤ１０は、バッファ／転送回路ＢＦにより、接地電圧ＶＳＳレベルに維持される。
【００８８】
この図１０に示すレベル変換回路の構成の場合、ＭＯＳ容量の動作制御のために昇圧信号ＢＳを利用する必要がなく、単にＭＯＳ容量６のソース／ドレイン領域をラッチ入力ノードＮＤ１０へ接続することが要求されるだけである。したがって、回路のレイアウト設計が容易となる。
【００８９】
なお、この図１０に示すレベル変換回路においても、ノードＮＤＬへは、昇圧信号ＢＳが供給されてもよい。これは、実施の形態２と同様である。
【００９０】
［実施の形態４］
図１１は、この発明の実施の形態４に従うレベル変換回路の構成を示す図である。この図１１に示すレベル変換回路は、図１０に示すレベル変換回路と、以下の点でその構成が異なる。すなわち、図１１に示すレベル変換回路においては、ＭＯＳ容量６は設けられない。内部ノードＮＤ７の電圧レベルに応じて昇圧信号ＢＳをラッチ入力ノードＮＤ１０へ伝達するＮチャネルＭＯＳトランジスタ３９は、そのチャネル幅Ｗが十分大きくされる。この図１１に示すレベル変換回路の他の構成は、図１０に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９１】
ＭＯＳトランジスタ３９は、導通時、ＭＯＳ容量としても機能する。すなわち、このＭＯＳトランジスタ３９においてチャネル領域においてチャネルが形成されたとき、チャネルの電圧レベルが、昇圧信号ＢＳの電圧レベルに応じて上昇し、そのゲート絶縁膜を介しての容量結合により、内部ノードＮＤ７の電圧レベルが上昇する。すなわち、内部ノードＮＤ７が、高インピーダンス状態のＨレベルのとき、ＭＯＳトランジスタ３９が、昇圧信号ＢＳの電圧レベルの上昇に従ってセルフブートストラップ作用により内部ノードＮＤ７の電圧レベルを上昇させ、昇圧信号ＢＳをラッチ入力ノードＮＤ１０へ伝達する。
【００９２】
この図１１に示すレベル変換回路の動作波形は、図７に示す動作波形と同じである。このＭＯＳトランジスタ３９のチャネル幅Ｗを十分大きくして、その電流駆動力を大きくすることにより、ラッチ入力ノードＮＤ１０の電圧レベルを高速で上昇させることができる。
【００９３】
ＭＯＳトランジスタ３９のチャネル幅Ｗは、そのゲート容量が、ＭＯＳ容量６の容量値を実現する程度の大きさであればよい。
【００９４】
この図１１に示すレベル変換回路の構成の場合、ＭＯＳ容量６が不要となり、回路レイアウト設計の自由度が増大し、レイアウト設計が容易となる。
【００９５】
以上のように、この発明の実施の形態４に従えば、昇圧信号をラッチ入力ノードへ転送するＭＯＳトランジスタを、ＭＯＳ容量としても動作させており、回路レイアウト面積を低減でき、また回路素子数が低減され、レイアウト設計が容易となり、また、転送トランジスタの電流駆動力が大きく、高速でラッチ入力ノードを駆動してレベル変換を行なうことができる。
【００９６】
［実施の形態５］
図１２は、この発明の実施の形態５に従うレベル変換回路の構成を示す図である。この図１２に示すレベル変換回路は、以下の点で、図１１に示すレベル変換回路とその構成が異なる。すなわち、この図１２に示すレベル変換回路の構成においては、ラッチ入力ノードＮＤ１０にＬレベルの信号が伝達されたとき、確実に、このラッチ入力ノードＮＤ１０をＬレベルに維持するためのラッチ回路が設けられる。このラッチ回路は、ハイ側電源ノードＮＤＨとロー側電源ノードＮＤＬの間に直列に接続されるＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２を含む。ＰチャネルＭＯＳトランジスタ４１は、そのゲートに昇圧信号ＢＳを受け、ドレインノードＮＤ１１が、ＭＯＳトランジスタ１０のゲートに接続される。ＮチャネルＭＯＳトランジスタ４２は、そのゲートがラッチ入力ノードＮＤ１０に接続され、そのドレインが、ノードＮＤ１１に接続され、そのソースがロー側電源ノードＮＤＬに接続される。
【００９７】
この図１２に示すレベル変換回路の他の構成は、図１１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９８】
図１３は、図１２に示すレベル変換回路の動作を示す信号波形図である。以下、図１３を参照して、この図１２に示すレベル変換回路の動作について説明する。
【００９９】
時刻ｔ２以前においては、昇圧信号ＢＳがＬレベルであり、ＭＯＳトランジスタ４１がオン状態であり、ノードＮＤ１１が電源電圧ＶＤＤレベルに維持される。ＭＯＳトランジスタ１０がオン状態であり、ロー側電源ノードＮＤＬの接地電圧ＶＳＳがラッチ入力ノードＮＤ１０に伝達される。このラッチ入力ノードＮＤ１０の電圧レベルに従って、ＭＯＳトランジスタ４２はオフ状態にある。
【０１００】
ラッチ信号ＳＬの活性化に従って、Ｈレベル（電圧ＶＩＨレベル）の入力信号ＩＮが内部ノードＮＤ７に伝達される。ＭＯＳトランジスタ３９がこの内部ノードＮＤ７の電圧レベルの上昇に従って導通する。この状態において昇圧信号ＢＳはＬレベルであり、またＭＯＳトランジスタ１０がオン状態であるために、ラッチ入力ノードＮＤ１０は接地電圧レベルＶＳＳレベルに維持される。
【０１０１】
時刻ｔ２において昇圧信号ＢＳがＨレベルに立上がると、ＭＯＳトランジスタ４１がオフ状態となる。ＭＯＳトランジスタ３９を介して、昇圧信号ＢＳがラッチ入力ノードＮＤ１０へ伝達され、その電圧レベルが上昇すると、ＭＯＳトランジスタ４２が導通し、ノードＮＤ１１の電圧レベルを低下させ、ＭＯＳトランジスタ１０のコンダクタンスが小さくなり、ラッチ入力ノードＮＤ１０は、昇圧信号ＢＳに従って高速で電源電圧ＶＤＤレベルへ駆動される。応じて、ノードＮＤ１１は、ＭＯＳトランジスタ４２により接地電圧ＶＳＳレベルに放電される。応じて、ＭＯＳトランジスタ１０がオフ状態となり、確実に、ラッチ入力ノードＮＤ１０は、昇圧信号ＢＳに従って電源電圧ＶＤＤレベルに設定される。このラッチ入力ノードＮＤ１０への昇圧信号ＢＳの伝達時、内部ノードＮＤ７は、ＭＯＳトランジスタ３９のセルフブートストラップ作用により、その電圧レベルがＶＩＨ＋ΔＶＨの電圧レベルに上昇する。
【０１０２】
時刻ｔ３において保持信号ＨＤがＨレベルとなり、ラッチ入力ノードＮＤ１０が、低インピーダンスでＨレベルに維持される。
【０１０３】
時刻ｔ４において入力信号ＩＮがＬレベルに低下し、時刻ｔ５において昇圧信号ＢＳがＬレベルに低下する。ラッチ信号ＳＬは、Ｌレベルであり、この入力信号ＩＮの変化は、内部ノードＮＤ７へは伝達されない。一方、昇圧信号ＢＳの立下がりに応答して、ＭＯＳトランジスタ４１がオン状態となり、ノードＮＤ１１が充電され、その電圧レベルが上昇する。このノードＮＤ１１の電圧レベルの上昇に従って、ＭＯＳトランジスタ１０が導通し、ラッチ入力ノードＮＤ１０が接地電圧ＶＳＳ方向へ駆動され、また、昇圧信号ＢＳの低下に従ってさらに高速でラッチ入力ノードＮＤ１０が接地電圧レベルへ駆動される。このラッチ入力ノードＮＤ１０の電位レベル低下は、バッファ／転送回路ＢＦをおよびＭＯＳトランジスタ７を介して伝達され、ラッチ入力ノードＮＤ１０が、接地電圧レベルに放電される。
【０１０４】
このラッチノードＮＤ１１の放電動作において、ＭＯＳトランジスタ１０の電流駆動力および昇圧信号ＢＳの電流駆動力が、インバータＩＶ２の電流駆動力よりも大きい状態に設定されていれば、高速でラッチ入力ノードＮＤ１０を接地電圧レベルへ駆動することができる。
【０１０５】
一方、この昇圧信号ＢＳの電位レベル低下に従って、ＭＯＳトランジスタ３９により内部ノードＮＤ７の電圧レベルが、ΔＶＨ低下し、電圧ＶＩＨレベルとなる。
【０１０６】
時刻ｔ６において保持信号ＨＤがＬレベルとなり、ＭＯＳトランジスタ７がオフ状態となる。この状態においては、ＭＯＳトランジスタ１０がオン状態であり、ラッチ入力ノードＮＤ１０は、低インピーダンスでＬレベルに維持される。
【０１０７】
時刻ｔ７においてラッチ信号ＳＬがＨレベルとなり、内部ノードＮＤ７へ、Ｌレベルの入力信号ＩＮが伝達され、内部ノードＮＤ１１の充電電荷は少なくまたその寄生容量も小さいため、内部ノードＮＤ７は高速で接地電圧ＶＳＳレベルとなる。
【０１０８】
時刻ｔ８においてラッチ信号ＳＬがＬレベルとなり、時刻ｔ９において昇圧信号ＢＳがＨレベルに立上がる。この昇圧信号ＢＳの立上がりに従って、内部ノードＮＤ７の電圧レベルが電圧ΔＶＬだけ、ＭＯＳトランジスタ３９の寄生容量の容量結合により上昇する。しかしながらこの電圧ΔＶＬは、ＭＯＳトランジスタ３９のしきい値電圧ＶＴＮよりも十分に低い電圧レベルであり、ＭＯＳトランジスタ３９は非導通状態を維持し、ラッチ入力ノードＮＤ１０へは、昇圧信号ＢＳは伝達されない。このとき、ノードＮＤ１１がＨレベルであり、ＭＯＳトランジスタ１０は、オン状態にあり、ラッチ入力ノードＮＤ１０は、接地電圧ＶＳレベルに維持される。応じて、ＭＯＳトランジスタ４２はオフ状態を維持し、ノードＮＤ１１はプリチャージされた電源電圧ＶＤＤレベルに維持される。
【０１０９】
時刻ｔ１０において保持信号ＨＤが活性化されると、ＭＯＳトランジスタ７が導通し、ラッチ入力ノードＮＤ１０は確実にＬレベルに維持される。この昇圧信号ＢＳがＨレベルの間、内部ノードＮＤ７の電圧レベルは、容量結合による電圧ΔＶＬレベルに維持される。この内部ノードＮＤ７の電圧ΔＶＬのレベルは、昇圧信号ＢＳの低下時、ＭＯＳトランジスタ３９の容量結合により、接地電圧ＶＳＳレベルに駆動される。
【０１１０】
したがって、入力信号ＩＮがＬレベルのとき、ラッチ入力ノードＮＤ１０を、保持信号ＨＤが活性化されるまでの間確実に接地電圧ＶＳＳレベルに維持することができる。これにより、たとえ内部ノードＮＤ７の電圧レベルが昇圧信号ＢＳの上昇に従って上昇しても、確実に、ラッチ入力ノードＮＤ１０を、低インピーダンスのＬレベルに維持することができ、インバータＩＶ１における誤動作および貫通電流の発生を防止することができる。
【０１１１】
なお、図１２に示すレベル変換回路においては、ＭＯＳ容量６は用いられていない。しかしながら、先の実施の形態２および３に示す構成と同様、内部ノードＮＤ７にＭＯＳ容量６が接続される構成が利用されてもよい。この場合でも、ラッチ入力ノードＮＤ１０は、Ｌレベル信号伝達時、確実に低インピーダンスのＬレベルに維持することができ、確実に、接地電圧ＶＳＳレベルに維持することができる。
【０１１２】
以上のように、この発明の実施の形態５に従えば、ラッチ入力ノードへのＬレベル信号伝達時、低インピーダンスでそのＬレベルを維持するように構成しており、ラッチ入力ノードの電位レベルの上昇（浮上がり）を防止することができ、次段のインバータにおける誤動作および貫通電流の発生を抑制することができる。
【０１１３】
［実施の形態６］
図１４は、この発明の実施の形態６に従うレベル変換回路の構成を示す図である。この図１４に示すレベル変換回路は、以下の点で、図１に示すレベル変換回路とその構成が異なる。すなわち、入力段のＭＯＳトランジスタ５のゲートへ、電源電圧ＶＤＤよりも大きな振幅を有するラッチ信号ＳＬＢＴが与えられる。この図１４に示すレベル変換回路の他の構成は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
【０１１４】
図１５は、図１４に示すレベル変換回路の動作を示す信号波形図である。以下、図１５を参照して、この図１４に示すレベル変換回路の動作について簡単に説明する。
【０１１５】
この図１５に示すレベル変換回路の動作波形図は、図３に示す動作波形図と、ラッチ信号ＳＬＢＴのＨレベルの電圧レベルが異なることを除いて同じである。すなわち、ラッチ信号ＳＬＢＴは、そのＨレベルが、電圧ＶＤＤ＋ＶＴＮよりも高い電圧レベルに設定される。ＶＴＮは、ＭＯＳトランジスタのしきい値電圧を示す。
【０１１６】
ＭＯＳトランジスタ５のしきい値電圧ＶＴＮが、たとえば製造パラメータのばらつきなどにより高くなった場合、入力信号ＩＮのＨレベル電圧ＶＩＨを内部ノードＮＤ７へ伝達することができなくなる可能性がある。しかしながら、この昇圧されたラッチ信号ＳＬＢＴを利用することにより、確実に、ＭＯＳトランジスタ５を、そのゲート−ソース間電圧をそのしきい値電圧よりも高い電圧レベルに設定して、内部ノードＮＤ７へ、ＶＩＨレベルの入力信号ＩＮを確実に伝達することができる。
【０１１７】
昇圧されたラッチ信号ＳＢＬＴのＨレベルは、保持信号ＨＤのＨレベルと実質的に同じ電圧レベルあり、たとえば図８に示す制御信号発生部においてワンショットパルス発生回路２４および２８の動作電源電圧を、この電圧ＶＤＤ＋ＶＴＮよりも高い電圧レベルに設定することにより、容易に昇圧されたＨレベルを有するラッチ信号ＳＬＢＴおよび保持信号ＨＤを生成する構成を実現することができる。
【０１１８】
以上のように、この発明の実施の形態６に従えば、入力部の入力信号の転送制御信号として、振幅が拡大された転送制御信号（ラッチ信号）を利用しており、この入力部のトランジスタのしきい値電圧損失を伴うことなく、確実に入力信号ＩＮを内部ノードＮＤ７へ伝達することができる。
【０１１９】
なお、このＭＯＳトランジスタ５に代えて、ＣＭＯＳトランスミッションゲートが利用される場合、特に、昇圧されたラッチ信号ＳＬＢＴを用いることは要求されない。
【０１２０】
また、先の実施の形態１から６において、これらの転送用トランジスタ５および７は、ＣＭＯＳトランスミッションゲートが用いられてもよく、またアナログバッファが用いられてもよい。
【０１２１】
［実施の形態７］
図１６は、この発明の実施の形態７に従うレベル変換回路の構成を示す図である。この図１６に示すレベル変換回路は、図１１に示す実施の形態４に従うレベル変換回路の構成と以下の点でその構成が異なる。すなわち、内部ノードＮＤ１０が、配線５０を介して出力ノードＮＤ６に接続される。したがって、内部ノードＮＤ１０が出力ノードＮＤ６と常時接続される。保持信号ＨＤに応答するＭＯＳトランジスタ（７）は用いられない。
【０１２２】
この図１６に示すレベル変換回路の他の構成は、図１１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。
【０１２３】
図１７は、図１６に示すレベル変換回路の動作を示すタイミング図である。以下、図１７を参照して、図１６に示すレベル変換回路の動作について簡単に説明する。なお、図１７に示す信号波形図においても、入力信号ＩＮのＨレベル電圧ＶＩＨ（例えば３．０Ｖ）を昇圧電圧ＶＤＤ（例えば５Ｖ）に変換し、入力信号ＩＮのＬレベル電圧ＶＩＬは接地電圧ＶＳＳ（０Ｖ）であり、その電圧レベルは変換されず、出力ノードＮＤ６からのＬレベル電圧は、接地電圧ＶＳＳに維持される。
【０１２４】
ノードＮＤ６およびＮＤ１０は、先のサイクルにおける入力信号ＩＮの電圧レベルに従って、ＨレベルまたはＬレベルである。
【０１２５】
時刻ｔ０において、ラッチ信号ＳＬが電圧ＶＤＤレベルのＨレベルとなる。応じて、ＭＯＳトランジスタ５がオン状態となり、入力ノードＮＤ５へ与えられる入力信号ＩＮが内部ノードＮＤ７へ伝達される。いま、入力信号ＩＮが、その電圧レベルがＨレベル電圧ＶＩＨであり、内部ノードＮＤ７も、応じてＨレベル電圧ＶＩＨレベルに駆動される。
【０１２６】
また、ラッチ信号ＳＬの立上がりに応答して、ＭＯＳトランジスタ１０がオン状態となり、ノードＮＤ６およびＮＤ１０が接地電圧ＶＳＳレベルへ放電される。この場合、バッファ／転送回路ＢＦの出力段のインバータＩＶ２の出力信号がＨレベルであれば、インバータＩＶ２のＨレベル出力とＭＯＳトランジスタ１０のＬレベル駆動とが競合状態となる。しかしながら、ＭＯＳトランジスタ１０のオン抵抗（オン状態時におけるソース／ドレイン間抵抗）Ｒｏｎを、インバータＩＶ２の出力インピーダンスよりも十分低くすることにより、ＭＯＳトランジスタ１０により、ノードＮＤ６およびＮＤ１０の電位レベルが十分低いレベルに駆動される。応じて、バッファ／転送回路ＢＦにおいてインバータＩＶ１が、ノードＮＤ１０の電圧レベルをＬレベルと判定して、Ｈレベルの信号を出力するため、インバータをＩＶ２の出力信号がＬレベルに反転する。これにより、ノードＮＤ６およびＮＤ１０が、接地電圧ＶＳＳレベルのＬレベルに維持される。
【０１２７】
時刻ｔ１において、ラッチ信号ＳＬがＬレベルとなり、ＭＯＳトランジスタ５がオフ状態となり、内部ノードＮＤ７において、電圧ＶＩＨが高インピーダンス状態で維持される。このとき、また、ＭＯＳトランジスタ１０もラッチ信号ＳＬの立下がりに応答してオフ状態となる。ノードＮＤ３へ与えられる昇圧信号ＢＳは、Ｌレベル（接地電圧ＶＳＳレベル）であり、ＭＯＳトランジスタ３９が、ノードＮＤ７の電圧ＶＩＨに従ってオン状態となり、ノードＮＤ１０（ＮＤ６）へは、Ｌレベルの昇圧信号ＢＳが伝達され、また、バッファ／転送回路ＢＦにより、ノードＮＤ６およびＮＤ１０が、Ｌレベルに維持される。
【０１２８】
時刻ｔ２において、昇圧信号ＢＳが電圧ＶＤＤレベルに上昇すると、オン状態のＭＯＳトランジスタ３９を介してノードＮＤ１０およびＮＤ６の電圧レベルがＬレベルからＨレベルへ上昇し始める。ＭＯＳトランジスタ３９はチャネル幅Ｗが大きくされ、ＭＯＳトランジスタ３９のオン抵抗は、インバータＩＶ２の出力インピーダンス（放電用ＮチャネルＭＯＳトランジスタのオン抵抗）よりも十分低く設定されており、インバータＩＶ２の出力信号に拘らず、ＭＯＳトランジスタ３９からの充電電流により、ノードＮＤ１０およびＮＤ６の電圧レベルが上昇する。
【０１２９】
このとき、内部ノードＮＤ７は、高インピーダンス状態であり、ＭＯＳトランジスタ３９のセルフブートストラップ作用により、その電圧レベルがΔＶＨ上昇し、電圧ＶＩＨ＋ΔＶＨ（＞ＶＤＤ）となり、ノードＮＤ１０が高速でＨレベルに上昇する。またバッファ／転送回路ＢＦがノードＮＤ１０の電位上昇に従ってノードＮＤ６およびＮＤ１０の電位を上昇させ、ノードＮＤ１０およびＮＤ６が高速で電圧ＶＤＤレベルにまで上昇する。
【０１３０】
時刻ｔ３において、各ノードの電圧が安定化すると、ノードＮＤ７が、電圧ＶＩＨ＋ΔＶＨのレベル、ノードＮＤ６およびＮＤ１０が、電圧ＶＤＤレベルとなる。昇圧信号ＢＳが供給される場合（ノードＮＤ１０の電圧上昇時）、ラッチ信号ＳＬはＬレベルであり、ＭＯＳトランジスタ１０はオフ状態に維持され、内部ノードＮＤ１０およびＮＤ６の昇圧動作には何ら影響は及ぼさない。すなわち、ラッチ信号ＳＬを出力する回路により、ノードＮＤ４は低インピーダンスで接地電圧ＶＳＳに維持されており、ノードＮＤ４の電位は、昇圧信号ＢＳのレベル上昇時何ら上昇しない。
【０１３１】
時刻ｔ４において、入力信号ＩＮがＨレベルからＬレベルに変化し、入力信号ＩＮの電圧レベルがＶＩＬ（＝ＶＳＳ）レベルとなる。この状態においても、ラッチ信号ＳＬはＬレベル（ＶＳＳレベル）であり、ＭＯＳトランジスタ５はオフ状態を維持し、内部ノードＮＤ７は、その電圧レベルは変化せず、電圧ＶＩＨ＋ΔＶＨの電圧レベルを維持する。同様、ノードＮＤ６およびＮＤ１０も、その電圧レベルは変化せず、電圧ＶＤＤレベルを維持する。
【０１３２】
時刻ｔ５において、昇圧信号ＢＳが、電圧ＶＤＤから接地電圧ＶＳＳレベルに低下する。ラッチ信号ＳＬは、Ｌレベルであり、ＭＯＳトランジスタ５はオフ状態にある。したがって、ノードＮＤ７が高インピーダンス状態（フローティング状態）にあるため、この昇圧信号ＢＳの立下がりに従って、ノードＮＤ７の電圧レベルが低下し、電圧ＶＩＨレベルとなる。
【０１３３】
内部ノードＮＤ７の電圧レベルに応じて、ＭＯＳトランジスタ３９を介して、昇圧信号ＢＳがノードＮＤ１０およびＮＤ６に伝達される。この場合、ＭＯＳトランジスタ３９のオン抵抗とインバータＩＶ２の出力インピーダンス（インバータＩＶ２の充電用Ｐチャネルトランジスタのオン抵抗）との関係により、ノードＮＤ１０およびＮＤ６の電圧レベルが、Ｌレベルに低下するかまたはＨレベルを維持する。図１７においては、接地電圧レベルＶＳＳへノードＮＤ６およびＮＤ１０の電圧レベルが低下する信号波形を実線で示し、Ｈレベルに保持される状態を一点鎖線で示す。
【０１３４】
すなわち、ＭＯＳトランジスタ３９は、ノードＮＤ７の電圧レベルが電源電圧ＶＤＤよりも高い電圧ＶＩＨ＋ΔＶＨレベルのときには、そのオン抵抗はインバータＩＶ２の出力インピーダンスよりも十分小さいものの、ノードＮＤ７の電圧レベルが電圧ＶＩＨに低下すると、そのオン抵抗が増大する。従って、ＭＯＳトランジスタ３９のオン抵抗が、インバータＩＶ２の出力インピーダンスよりも高い状態では、ノードＮＤ１０およびＮＤ６は、インバータＩＶ２によりＨレベルを維持し、一方、ＭＯＳトランジスタ３９のオン抵抗が、インバータＩＶ２の出力インピーダンスよりも小さい場合には、ノードＮＤ６およびＮＤ１０は、ＭＯＳトランジスタ３９を介して昇圧信号ＢＳに従ってその電圧レベルが低下し、この電圧低下がバッファ／転送回路ＢＦにより増幅され、ノードＮＤ１０およびＮＤ６は、接地電圧ＶＳＳレベルにまで低下する。
【０１３５】
時刻ｔ６において、昇圧信号ＢＳの変化に従ってノードＮＤ６、ＮＤ７およびＮＤ１０の電圧レベルがそれぞれ安定化する。
【０１３６】
時刻ｔ７においてラッチ信号ＳＬがＨレベルに立上がると、ＭＯＳトランジスタ５がオン状態となり、ノードＮＤ７へＬレベルの入力信号ＩＮが伝達され、ノードＮＤ７が、ローレベル電圧ＶＩＬ（＝ＶＳＳ）レベルとなる。このノードＮＤ７の電圧レベルの低下に従って、ＭＯＳトランジスタ３９がオフ状態となる。一方、ＭＯＳトランジスタ１０が、ラッチ信号ＳＬに従ってオン状態となり、ノードＮＤ６およびＮＤ１０が、時刻ｔ０と同様に接地電圧ＶＳＳレベルへ駆動される。
【０１３７】
時刻ｔ８において、ラッチ信号ＳＬがＬレベルに低下すると、内部ノードＮＤ７が高インピーダンス状態のＬレベルとなる。このとき、また、ＭＯＳトランジスタ１０がオフ状態となる。ノードＮＤ６およびＮＤ１０は、バッファ／転送回路ＢＦのインバータＩＶ２により、接地電圧ＶＳＳレベルに維持される。
【０１３８】
時刻ｔ９において、昇圧信号ＢＳがＨレベルに立上がる。このとき、内部ノードＮＤ７は、接地電圧レベルであり、ＭＯＳトランジスタ３９には、チャネルは形成されていないため、ＭＯＳトランジスタ３９のセルフブートストラップ作用は小さく、ノードＮＤ７の電位は、ノードＮＤ３およびＮＤ７の間の寄生容量（ＭＯＳトランジスタ３９のドレイン−ゲート間容量）の容量結合により電圧ΔＶＬだけ上昇する。この電圧ΔＶＬは、ＭＯＳトランジスタ３９のしきい値電圧よりも低く、ＭＯＳトランジスタ３９はオフ状態を維持し、ノードＮＤ６およびＮＤ１０は、バッファ／転送回路ＢＦにより、Ｌレベル（電圧ＶＳＳレベル）に維持される。
【０１３９】
この図１６に示すレベル変換回路の構成において、バッファ／転送回路ＢＦの出力ノードＮＤ６とラッチ入力ノードＮＤ１０を配線５０により短絡し、いわゆるハーフラッチ回路の構成がラッチ回路として用いられても、正確に、入力信号ＩＮのＨレベル電圧ＶＨＩのレベル変換を行って電圧ＶＤＤレベルの信号を出力ノードＮＤ６に生成することができる。
【０１４０】
なお、このバッファ／転送回路ＢＦのインバータ（反転バッファ回路）ＩＶ１の出力信号が、レベル変換信号として用いられてもよい。その場合には、入力信号ＩＮと論理が反転したレベル変換信号が生成される。
【０１４１】
図１６に示すレベル変換回路においては、配線５０が用いられてノードＮＤ６およびＮＤ１０が常時接続される。したがって、ノードＮＤ６およびＮＤ１０の接続／遮断を行なうためのスイッチングトランジスタ（７）および動作制御信号（保持信号ＨＤ）を生成する回路および保持信号伝達線が不要となり、レベル変換回路のレイアウト面積およびその周辺回路のレイアウト面積を低減できかつ保持信号ＨＤを生成する必要がなく、消費電流が低減される。
【０１４２】
以上のように、この発明の実施の形態７に従えば、ラッチ入力ノードと出力ノードを短絡し、ラッチ入力ノードに入力信号に従ってＭＯＳトランジスタのセルフブートストラップ回路を利用して昇圧信号を伝達しており、小占有面積でかつ消費電力の小さなレベル変換回路を実現することができる。
【０１４３】
［実施の形態８］
図１８は、この発明の実施の形態８に従うレベル変換回路の構成を示す図である。図１８に示すレベル変換回路の構成は、以下の点で、図１６に示すレベル変換回路の構成と異なる。すなわち、内部ノードＮＤ７とノードＮＤ１０およびＮＤ６との間に、昇圧信号ＢＳに従って内部ノードＮＤ７とノードＮＤ１０およびＮＤ６を電気的に接続するＮチャネルＭＯＳトランジスタ５５が設けられる。この図１８に示すレベル変換回路の他の構成は、図１６に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４４】
画像表示装置などにおいては、画素の駆動期間は、その駆動方式にもよるものの、１フィールド期間またはフレーム期間であり、たとえば１６ｍｓ（１フィールド期間）であり、昇圧信号ＢＳのＨレベル期間は比較的長い。この昇圧信号ＢＳのＨレベル期間が比較的長い場合の動作について、図１９を参照して説明する。入力信号ＩＮおよびレベル変換後の出力信号の電圧関係は、図１７に示すタイミング図のそれと同じである。
【０１４５】
時刻ｔ０以前において、入力信号ＩＮがＨレベル電圧ＶＩＨにある。ノードＮＤ６およびＮＤ１０は、先のサイクルにおける電圧レベルに応じてＨレベルまたはＬレベルになる。
【０１４６】
時刻ｔ０において、ラッチ信号ＳＬがＨレベルに立上がり、ＭＯＳトランジスタＮＤ４がオン状態となる。応じて、内部ノードＮＤ７へ、入力信号ＩＮが伝達され、ノードＮＤ７が、電圧ＶＩＨレベルとなる。また、ＭＯＳトランジスタ１０がオン状態となり、または昇圧信号ＢＳがＬレベルであるため、ノードＮＤ１０およびＮＤ６が、Ｌレベルに設定される。昇圧信号ＢＳはＬレベルであるため、ＭＯＳトランジスタ５５はオフ状態にあり、ノードＮＤ７は、確実に、電圧ＶＩＨレベルに維持される。
【０１４７】
時刻ｔ１において、ラッチ信号ＳＬがＬレベルとなり、ＭＯＳトランジスタ５がオフ状態となる。応じて、ノードＮＤ７が、高インピーダンス状態でＨレベルに維持される。ＭＯＳトランジスタ１０がオフ状態となり、ノードＮＤ６およびＮＤ１０は、バッファ／転送回路ＢＦにより、Ｌレベルに維持される。
【０１４８】
時刻ｔ２において、昇圧信号ＢＳが接地電圧ＶＳＳから電源電圧ＶＤＤレベルに立上がる。この昇圧信号ＢＳの立上がりにより、ＭＯＳトランジスタ３９のセルフブートストラップ作用を介してノードＮＤ７の電圧レベルが上昇し、応じて、ノードＮＤ１０の電圧レベルが昇圧信号ＢＳに従って上昇する。このとき、ノードＮＤ６およびＮＤ１０の電圧レベルは、昇圧信号ＢＳとほぼ同様の速度でＨレベル（電圧ＶＤＤレベル）に上昇する。一方、内部ノードＮＤ７は、電圧ＶＤＤよりも高い電圧レベルに駆動される。したがって、ＭＯＳトランジスタ５５においては、ゲート（ノードＮＤ３）およびソース（ノードＮＤ１０）の電位が、互いにほぼ同じ電位を維持する状態で上昇するため、オフ状態を維持し、内部ノードＮＤ７は、電圧ＶＩＨ＋ΔＶＨレベルまで確実に上昇される。
【０１４９】
時刻ｔ３において、ノードＮＤ７、ＮＤ６およびＮＤ１０の電圧レベルがそれぞれ電圧ＶＩＨ＋ΔＶＨおよびＶＤＤのレベルで安定化する。
【０１５０】
時刻ｔ４から時刻ｔ８までの動作は、先の図１７に示すタイミングチャートに示す動作と同様の動作が行なわれるため、その説明は省略する。
【０１５１】
時刻ｔ９において、昇圧信号ＢＳが電圧ＶＤＤレベルに上昇すると、ノードＮＤ７の電圧レベルが、ＭＯＳトランジスタ３９のゲート−ドレイン間寄生容量を介しての容量結合により上昇しようとする。このとき、ＭＯＳトランジスタ５５が昇圧信号ＢＳの立上がりにより、オン状態となる。ノードＮＤ６およびＮＤ１０が、バッファ／転送回路ＢＦにより、低インピーダンスで接地電圧ＶＳＳレベルに維持されており、高インピーダンス状態の内部ノードＮＤ７の電圧レベルは、図１９において実線で示すように、バッファ／転送回路ＢＦのインバータＩＶ２により接地電圧レベルに維持される。従って、ＭＯＳトランジスタ３９は、確実にオフ状態に維持され、昇圧信号ＢＳがノードＮＤ６および１０に伝達されるのを防止し、後に説明するような消費電流および誤動作の問題を回避する。
【０１５２】
時刻ｔ１０において、内部ノードＮＤ７の電圧レベルが所定電圧レベルで安定化する。
【０１５３】
時刻ｔ１１において、入力信号ＩＮがＬレベルＶＩＬからハイレベル電圧ＶＩＨに上昇する。また、ノードＮＤ４を介してＭＯＳトランジスタ５のゲートに与えられるラッチ信号ＳＬは、Ｌレベル電圧ＶＩＬレベルに維持されている。この場合、ＭＯＳトランジスタ５は、そのゲート電圧が接地電圧ＶＳＳレベルであり、サブスレッショルド電流（オフリーク電流）が、ＭＯＳトランジスタ５を介してＨレベルの入力信号ＩＮに従って流れる。しかしながら、ＭＯＳトランジスタ５５は、オン状態にあるため、内部ノードＮＤ７へ流入するサブスレッショルド電流は、インバータＩＶ２に含まれる放電用ＮチャネルＭＯＳトランジスタ（ＮＱ）を介して接地ノードへ放電され、内部ノードＮＤ７の電圧レベルの上昇は抑制され、ＭＯＳトランジスタ３９は、確実にオフ状態を維持する。
【０１５４】
図１９においては、このノードＮＤ７の電圧レベルが接地電圧レベルに維持される状態を示す。しかしながら、内部ノードＮＤ７の電圧レベルは、ＭＯＳトランジスタ５５のオン抵抗と、インバータＩＶ２の放電用ＮチャネルＭＯＳトランジスタのオン抵抗の合成抵抗により、接地電圧より高い電圧レベルに設定されてもよい。この場合でも、ＭＯＳトランジスタ３９は、ゲート−ソース間電圧はしきい値電圧よりも十分に低い電圧レベルであり、確実にオフ状態に維持される。ＭＯＳトランジスタ３９を介してサブスレッショルド電流が流れても、インバータＩＶ２により接地電圧レベルに放電され、ノードＮＤ６およびＮＤ１０は接地電圧レベルに維持される。
【０１５５】
このＭＯＳトランジスタ５５が設けられていない場合、図１９において一点鎖線で電圧波形を示すように、ＭＯＳトランジスタ５を介して流れるサブスレッショルド電流によりノードＮＤ７の電圧レベルが上昇し、ＭＯＳトランジスタ３９が場合によってはオン状態となる。ＭＯＳトランジスタ３９が、ＭＯＳトランジスタ５からのサブスレッショルド電流によるノードＮＤ７の電位上昇によりオン状態となった場合、ノードＮＤ３に与えられる昇圧信号ＢＳを駆動する回路から、バッファ／転送回路ＢＦのインバータＩＶ２の放電用ＭＯＳトランジスタを介して接地ノードへ電流が流れ、ノードＮＤ６およびＮＤ１０の電圧は、Ｌレベルに維持されるものの、不必要に電流が消費され、消費電流が増大する。ＭＯＳトランジスタ５５を設けることにより、内部ノードＮＤ７の電位上昇を防止し、ＭＯＳトランジスタ３９を確実にオフ状態に維持して、不必要に電流が消費されるのを防止する。ＭＯＳトランジスタ５５が設けられていない場合に、内部ノードＮＤ７が、ＭＯＳトランジスタ５からのサブスレッショルド電流（オフリーク電流）により、その電圧レベルが上昇するのは以下の理由による。
【０１５６】
図２０は、ＭＯＳトランジスタ５が、バルク型トランジスタ構造を有する場合の断面構造を概略的に示す図である。図２０において、ＭＯＳトランジスタ５は、ｐ型半導体基板領域６０と、このｐ型半導体基板領域６０表面に間をおいて形成されるｎ型不純物領域６１ａおよび６１ｂと、これらの不純物領域６１ａおよび６１ｂの間の基板領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極６２とを含む。
【０１５７】
不純物領域６１ａおよび６１ｂが、それぞれ入力ノードＮＤ５および内部ノードＮＤ７に接続され、ゲート６２がノードＮＤ４に接続される。バルク型トランジスタ構造において、ノードＮＤ４のラッチ信号ＳＬがＬレベルの場合、サブスレッショルド電流Ｉｌが、不純物領域６１ａから不純物領域６１ｂに流れる。サブスレッショルド電流Ｉｌのうちの電流成分Ｉｌａにより、高インピーダンス状態の内部ノードＮＤ７の電圧レベルが上昇する。応じて、ＭＯＳトランジスタ５において、ゲート（ゲート電極６２）とソース（不純物領域６１ｂ）の間が逆バイアス状態に設定され、より深いオフ状態となり、サブスレッショルド電流Ｉｌが低減され、ノードＮＤ７の電圧レベルの上昇は抑制される。さらに、ｎ型不純物領域６１ｂとｐ型半導体基板領域６２の間にはＰＮ接合が存在し、サブスレッショルド電流Ｉｌは、ＰＮ接合逆方向リーク電流Ｉｌｂにより放電される（通常、ｐ型半導体基板領域は接地電圧レベルに維持される）。したがって、このＰＮ接合リーク電流により、内部ノードＮＤ７の電圧レベルの上昇は抑制され、バルク型トランジスタを用いる場合には、内部ノードＮＤ７のサブスレッショルド電流による電位上昇は、特に問題とはならない。
【０１５８】
一方、このレベル変換回路が、画像表示装置において用いられる場合、ＭＯＳトランジスタ５、３９および５５等は、たとえば低温ポリシリコンＴＦＴ（薄膜トランジスタ）などのＴＦＴで形成される。ＴＦＴは、図２１にその断面構造を概略的に示すように、絶縁性基板上に、ソースおよびドレイン不純物領域が形成される。
【０１５９】
すなわち、図２１において、ＴＦＴ構造のＭＯＳトランジスタ５は、例えばガラス基板で構成される絶縁性基板６５上に間をおいて形成される不純物領域６６ａおよび６６ｂと、これらの不純物領域６６ａおよび６６ｂの間の領域表面上に図示しないゲート絶縁膜を介して形成されるゲート電極６７を含む。不純物領域６６ａおよび６６ｂは、ポリシリコン層６８に不純物を注入して形成される。
【０１６０】
不純物領域６６ａおよび６６ｂが、それぞれ、ノードＮＤ５およびＮＤ７に接続され、ゲート電極６７がノードＮＤ４に接続される。
【０１６１】
図２１に示すＭＯＳトランジスタ５の構造の場合、入力信号ＩＮがＨレベルでありかつラッチ信号ＳＬがＬレベルの場合、不純物領域６６ａおよび６６ｂの間の基板領域６６ｃを介してサブスレッショルド電流Ｉｌが流れる。このサブスレッショルド電流Ｉｌにより、ノードＮＤ７の電圧レベルが上昇し、ＭＯＳトランジスタのゲート−ソース間が逆バイアス状態とされ、このサブスレッショルド電流Ｉｌは抑制される。しかしながら、絶縁性基板６５と不純物領域６６ｂの間には、ＰＮ接合は存在せず、接合リーク電流は流れない。したがって、ＭＯＳトランジスタ５においては、そのゲート−ソース間が逆バイアス状態とされても、微小なサブスレッショルド電流Ｉｌが流れ続け、ノードＮＤ７の電圧レベルが上昇し続ける。したがって、レベル変換回路のトランジスタをＴＦＴで形成する場合、特に、サブスレッショルド電流により高インピーダンス状態のノードの電位が上昇する問題がバルク型トランジスタを用いる場合に比べて生じやすい。
【０１６２】
ＴＦＴ構造としてゲート電極がポリシリコン層よりも上層に形成されるトップゲート型ＴＦＴが図２１においては示されているものの、ゲート電極が絶縁性基板上に形成され、ゲート絶縁膜を介してゲート電極上層にポリシリコン層が形成されるボトムゲート型ＴＦＴ構造においても、ソース／ドレイン領域を構成するポリシリコン層はゲート絶縁膜および層間絶縁膜の間に形成されており、同様、ソース／ドレイン領域に対してはＰＮ接合リーク電流が流れる経路は存在せず、リーク電流による電圧上昇の問題は生じる。
【０１６３】
この対策として、図１８に示すＭＯＳトランジスタ５５が設けられ、レベル変換回路がＴＦＴを用いて構成される場合においても、確実に内部ノードＮＤ７の電位をＬレベルに維持して、昇圧信号転送用ＭＯＳトランジスタ３９の誤動作を防止して、消費電流を低減する。
【０１６４】
［変更例］
図２２は、この発明の実施の形態８の変更例の構成を示す図である。この図２２に示すレベル変換回路は、先の図１０に示すレベル変換回路の構成と以下の点が異なっている。すなわち、ノードＮＤ１０とノードＮＤ７の間に、ラッチ信号ＢＳをゲートに受けるＮチャネルＭＯＳトランジスタ７０が設けられる。この図２２に示すレベル変換回路の他の構成は、図１０に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６５】
図２２に示すレベル変換回路の構成においても、昇圧信号ＢＳのＨレベル期間が長い場合、入力信号ＩＮがＨレベルとなり、かつラッチ信号ＳＬがＬレベルのときに、ＭＯＳトランジスタ５を介してのサブスレッショルド電流によるノードＮＤ７の電圧レベルの上昇を抑制する。特に、ＭＯＳ容量６が設けられている場合、ノードＮＤ７の電位上昇により、ノードＮＤ１０の電圧レベルが昇圧信号ＢＳに従って上昇した場合、ＭＯＳ容量素子６による容量結合（チャージポンプ）により、内部ノードＮＤ７の電圧レベルがさらに上昇し、消費電流がより増大する可能性がある。したがって、ＭＯＳトランジスタ７０を設けて、確実に、このラッチ信号ＢＳがＨレベルのときに、内部ノードＮＤ７の電圧レベル上昇を抑制して、確実に、ＭＯＳトランジスタ９をオフ状態に維持する。これにより、サブスレッショルド電流に起因する電流消費の問題を回避することができる。
【０１６６】
図２２に示すレベル変換回路においても、ノードＮＤ１０／ＮＤ６の電位が昇圧信号ＢＳに従って上昇するとき、ＭＯＳトランジスタ７０のゲートおよびソース（ノードＮＤ１０、ＮＤ６）は同一電位で上昇するため、ＭＯＳトランジスタ７０はオフ状態を維持し、ノードＮＤ７の電位上昇に対しては影響は及ぼさず、ノードＮＤ７は、確実に高電圧レベルへとＭＯＳトランジスタ９のセルフブートストラップ作用およびＭＯＳ容量素子６のチャージポンプにより昇圧される。
【０１６７】
なお、ラッチ入力ノードＮＤ１０と内部ノードＮＤ７の間に、ラッチ信号ＢＳをゲートに受けるＭＯＳトランジスタ７０を設ける構成は、他の図６、図１１および図１２に示すレベル変換回路の構成に対しても適用することができる。
【０１６８】
以上のように、この発明の実施の形態８に従えば、内部ノードがＬレベルのとき、ラッチ信号ＢＳがＨレベルであっても、確実に、この内部ノードをＬレベルに維持するようにラッチ入力ノードと内部ノードの間にトランジスタ素子を設けており、入力信号変化時におけるサブスレッショルド電流に起因する内部ノードの電位上昇を抑制でき、応じて、ラッチ入力ノードへ電流が流れるのを防止でき、消費電流を低減することができる。
【０１６９】
［実施の形態９］
図２３は、この発明の実施の形態９に従うレベル変換回路の構成を示す図である。図２３に示すレベル変換回路は、図１６に示すレベル変換回路と、以下の点でその構成が異なる。すなわち、入力信号ＩＮをラッチ信号ＳＬに従って転送するＭＯＳトランジスタ５と内部ノードＮＤ７の間に、そのゲートにハイ側電源ノードＮＤＨを介して電源電圧ＶＤＤを受けるＮチャネルＭＯＳトランジスタ７５が設けられる。図２３に示すレベル変換回路の他の構成は、図１６に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７０】
図１７のタイミング図において示すように、時刻ｔ２において昇圧信号ＢＳがＨレベル（電圧ＶＤＤレベル）に上昇したとき、内部ノードＮＤ７の電圧レベルは、電圧ＶＩＨ＋ΔＶＨの電圧レベルとなる。ＭＯＳトランジスタとして、ＴＦＴ（薄膜トランジスタ）が用いられる場合、オフ状態において、ドレイン−ゲート間に高い電圧（電圧ＶＤＤ以上）が印加されると、図２１に示す基板領域６６ｃに電荷が蓄積され、しきい値電圧が等価的に上昇し、トランジスタのオン電流が徐々に低下するという現象（ボディ効果）が知られている。このように、オン電流が低下した場合、駆動電流が低下し、入力信号ＩＮに従って出力ノードＮＤ６に信号を伝達するのが遅くなる。画像表示装置の用途において、レベル変換回路の出力信号に従って画素書込電圧を生成する場合、画素書込電圧生成までに長時間を要し、画素データの書込速度が遅くなる。
【０１７１】
図２３に示す構成においては、ＭＯＳトランジスタ７５は、ゲートに電圧ＶＤＤを受けており、ラッチ信号ＳＬに従って内部ノードＮＤ７に入力信号ＩＮを伝達するとき、オン状態にある。入力信号ＩＮのＨレベルは、電源電圧ＶＤＤよりも低い電圧レベルであり（ラッチ信号ＳＬが、電圧ＶＤＤと同一電圧レベル）、ノードＮＤ７には、入力信号ＩＮのＨレベル電圧ＶＩＨが電圧損失なく伝達される。この場合、ＭＯＳトランジスタ７５のドレイン−ゲート間電圧ＶＤＧ（７５）は、次式（３）で表わされる。
【０１７２】
ＶＤＧ（７５）＝ＶＩＨ＋ΔＶＨ−ＶＤＤ  …  （３）
この電圧上昇ΔＶＨが、最大の電源電圧ＶＤＤとなったと仮定すると、次式（４）で示す関係が成立する。
【０１７３】
ＶＤＤ（７５）＝ＶＩＨ＋ＶＤＤ−ＶＤＤ＝ＶＩＨ＜ＶＤＤ  ・・・（４）
したがって、ＭＯＳトランジスタ７５のドレイン−ゲート間電圧は、電源電圧ＶＤＤよりも小さく、先のオン電流が徐々に低下するという問題は回避することができる。また、内部ノードＮＤ７の電圧上昇時、ＭＯＳトランジスタ７５のソースノードがノードＮＤ７０であり、ノードＮＤ７０の電圧レベルは、電圧ＶＤＤ−ＶＴＮとなる。ここで、ＶＴＮは、ＭＯＳトランジスタ７５のしきい値電圧を示す。したがって、ＭＯＳトランジスタ５においても、ＭＯＳトランジスタ７５が高電圧伝達を防止するデカップルトランジスタとして機能し、ドレイン−ゲート間電圧は最大ＶＤＤ−ＶＴＮとなり、そのドレイン−ゲート間電圧は、電圧ＶＤＤ以下であり、ＭＯＳトランジスタ５においても、同様、オン電流低下の問題は回避することができる。
【０１７４】
［変更例］
図２４は、この発明の実施の形態９のレベル変換回路の変更例の構成を示す図である。この図２４に示すレベル変換回路は、図１に示すレベル変換回路とその構成が以下の点で異なっている。すなわち、内部ノードＮＤ７とＭＯＳトランジスタ５の間に、そのゲートにハイ側電源ノードＮＤＨを介して電源電圧ＶＤＤを受けるＮチャネルＭＯＳトランジスタ７７が設けられる。この図２４に示すレベル変換回路の他の構成は、図１に示すレベル変換回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７５】
この図２０に示すレベル変換回路の構成においても、内部ノードＮＤ７は、ＭＯＳ容量６の昇圧動作により、式（１）で示される電圧ΔＶＨだけ電源電圧ＶＤＤよりも上昇する。この内部ノードＮＤ７の電圧レベルは、先の式（２）において一例として示すように、例えば１．５・ＶＤＤレベルとなる。したがって、ＭＯＳトランジスタ７７においてドレイン−ゲート間電圧は、電圧ＶＤＤよりも低く、前述の、オン電流低下の問題をＭＯＳトランジスタ７７において回避することができる。同様、ＭＯＳトランジスタ５についても、ＭＯＳトランジスタ７７は、ドレイン電圧がゲート電圧よりも低く、デカップルトランジスタとして機能して、そのソースノード（ＭＯＳトランジスタ７７および５の間のノード）に対し電圧ＶＤＤ−ＶＴＮを伝達するだけである。従って、ＭＯＳトランジスタ５においても、最大電圧ＶＤＤ−ＶＴＮがドレイン−ゲート間に印加されるだけであり、オン電流低下の問題は回避することができる。
【０１７６】
また、この高電圧が入力側のＭＯＳトランジスタ５に印加されるのを防止するための高電圧伝達防止トランジスタ（デカップルトランジスタ）は、先の図６、図１０、図１１および図１２および図１４に示す構成においても同様に適用することができる。内部の電圧レベルが昇圧される昇圧ノードと入力部のＭＯＳトランジスタの間にデカップルトランジスタを配置し、そのゲート電圧を電源電圧レベルにたとえば設定することにより、オン電流低下の問題は回避することができ、レベル変換回路の動作速度低下を防止することができる。特に、画像表示装置において適用される場合には、画素データの書込が遅くなるのを防止することができ、高速画素書込を実現することができる。
【０１７７】
なお、このデカップルトランジスタ７５，７７のゲートへ印加される電圧は、電源電圧ＶＤＤでなく、入力信号ＩＮを内部ノードＮＤ７へ伝達するときに、この入力信号ＩＮに電圧損失を生じさせることなく、内部ノードＮＤ７へ入力信号ＩＮを伝達することができる電圧レベルであればよい。すなわち、このデカップルトランジスタ７５または７７のゲートノードへは、次式（５）の関係を満たす電圧Ｖｄｃｐが印加されればよい。
【０１７８】
ＶＩＨ＋ＶＴＮ＜Ｖｄｃｐ、かつ
ＶＤＤ＋ＶＴＮ＞Ｖｄｃｐ、かつ
ＶＩＨ＋ΔＶＨ−ＶＤＤ＜Ｖｄｃｐ  ・・・（５）
一番目の関係式は、入力信号ＩＮを内部ノードＮＤ７に電圧損失を生じさせることなく伝達するために要求され、２番目の関係式は、入力トランジスタ５のドレインに対して電圧ＶＤＤ以下の電圧を伝達するデカップルトランジスタとして作用するために要求され、３番目の関係式は、デカップルトランジスタのドレイン（内部ノード７）とゲート電圧Ｖｄｃｐの差が電源電圧ＶＤＤ以下となるために要求される関係である。
【０１７９】
以上のように、この発明の実施の形態９に従えば、内部昇圧ノードと入力ＭＯＳトランジスタの間に、高電圧がドレイン−ゲート間に印加されるのを抑制するデカップルトランジスタを設けており、オン電流が低下するのを抑制でき、高速のレベル変換を実現することができる。
【０１８０】
［実施の形態１０］
図２５は、この発明の実施の形態１０に従う表示装置の全体の構成を概略的に示す図である。図２５においては、表示装置として、画素素子として液晶素子が利用される液晶表示装置１００の構成が一例として示される。この画素素子としては、有機ＥＬ素子が用いられてもよい。
【０１８１】
図２５において、液晶表示装置１００は、行列状に配列される複数の画素１２５を含む画素マトリクス１２０と、この画素マトリクス１２０の画素の各行に対応して設けられるゲート線ＧＬ（ＧＬ１、…）を駆動するゲート線駆動回路１３０と、画素マトリクス１２０の画素列それぞれに対応して設けられるデータ線ＤＬ（ＤＬ１，ＤＬ２…）に表示画素データ信号を伝達するデータ線駆動回路１４０とを含む。
【０１８２】
画素マトリクス１２０においては、画素列それぞれに対応してデータ線ＤＬが配置され、また画素行それぞれに対応してゲート線ＧＬが配置されるが、図２５においては、代表的にデータ線ＤＬ１およびＤＬ２とゲート線ＧＬ１とを示す。
【０１８３】
なお、以下の説明においては、ゲート線を総称的に示す場合には、符号ＧＬを用い、また、データ線を総称的に示す場合には、符号ＤＬを用いる。
【０１８４】
画素１２５は、対応のデータ線ＤＬと内部の画素ノードＮＸ１との間に設けられ、対応のゲート線ＧＬ上の信号電位に応答してオン状態となる画素選択スイッチ１２６と、画素ノードＮＸ１と共通電極ノードＮＸ２の間に並列に設けられる容量素子１２７および液晶表示素子１２８を含む。
【０１８５】
画素ノードＮＸ１と共通電極ノードＮＸ２の間の電圧差に応じて液晶表示素子１２８内の液晶の配向性が変化し、応じて液晶表示素子１２８の表示輝度が変化する。データ線ＤＬを介して表示画素データ信号を転送し、画素選択スイッチ１２６を介して画素ノードＮＸ１へ表示画素データ信号を伝達する。これにより、画素１２５の輝度を制御することができる。画素選択スイッチ１２６は、典型的には、Ｎ型ポリシリコンＴＦＴで構成される。また、容量素子１２７は書込まれた表示画素データ信号を保持して、表示素子１２８の表示状態（輝度）を保持する。
【０１８６】
ゲート線駆動回路１３０は、所定の走査周期に基づいてゲート線ＧＬ１、…を順次選択状態へ駆動する。ゲート線ＧＬが選択されている期間中、データ線ＤＬが対応の画素１２５の画素ノードＮＸ１と接続され、データ線駆動回路１４０によりデータ線ＤＬ上に出力された表示画素データ信号（階調電圧）が、選択されたゲート線に接続される画素に書込まれて容量素子１２７により保持される。
【０１８７】
データ線駆動回路１４０は、Ｎビットのデジタル信号の表示画素データ信号ＳＩＧにより、段階的に設定される表示画素データ信号をデータ線ＤＬへ出力する。図１６においては、一例として、外部から与えられる表示画素データ信号ＳＩＧが、６ビットＤ０−Ｄ５で構成される場合を一例として示す。表示装置における表示の仕様としては、フルカラー表示で、２６万色の表示が一般的である。この場合、赤（Ｒ）、緑（Ｇ）および青（Ｂ）の三原色それぞれに対し、６４段階の階調表示を行なうことが必要とされ、したがって、６ビットの画素データが各原色について必要とされる。したがって、６ビットＤ０−Ｄ５で構成される表示画素データ信号ＳＩＧが、Ｒ、ＧおよびＢの三原色それぞれについて伝達される（ＳＩＧｘ３）。
【０１８８】
この表示画素データ信号ＳＩＧの各ビットＤ（Ｄ０−Ｄ５）は、先の実施の形態１から９の入力信号ＩＮに対応し、外部の駆動用ＬＳＩから供給され、各ビットの信号振幅は小さい。
【０１８９】
データ線駆動回路１４０は、図示しないシフトクロック信号に従ってデータ線選択信号ＳＨ１、ＳＨ２…を生成するシフトレジスタ回路１５０と、シフトレジスタ回路１５０からのデータ線選択信号ＳＨ（ＳＨ１，ＳＨ２…）に従って、入力された表示画素データ信号ＳＩＧを取込みかつ画素データ信号のレベル変換を行なうレベル変換部１５２と、レベル変換部１５２の出力信号をラッチする第１のデータラッチ部１５４と、第１のデータラッチ部１５４のラッチ信号を、ラッチ指示信号ＬＴに従ってラッチする第２データラッチ部１５６と、第２データラッチ部１５６から出力される表示画素データ信号に基づいて階調電圧Ｖ１−Ｖ６４のいずれかを選択して階調電圧を生成するＤＡＣ（デジタル／アナログコンバータ）１６０と、このＤＡＣ１６０の出力信号に従ってデータ線ＤＬを駆動する出力バッファ回路１８０を含む。
【０１９０】
入力表示画素データ信号ＳＩＧは、データ線ＤＬそれぞれに伝達される表示信号に対応する画素データとして、各画素単位（データ線単位）で所定の周期でシリアルに入力される。シフトレジスタ回路１５０は、この表示画素データ信号ＳＩＧが与えられる周期に同期してデータ線選択信号ＳＨ（ＳＨ１，ＳＨ２…）を順次選択状態へ切換える。
【０１９１】
レベル変換部１５２は、データ線ＤＬそれぞれに対して設けられるレベル変換ユニットを含み、シフトレジスタ回路１５０からのデータ線選択信号ＳＨが指定するデータ線に対して設けられるレベル変換ユニットが活性化され、入力された表示画素データ信号ＳＩＧに対するレベル変換を行なう。このレベル変換部１５２においては、またデータ線選択信号ＳＨに基づいて、ラッチ信号ＳＬおよび昇圧信号ＢＳを生成する制御ユニットが配置される。
【０１９２】
第１データラッチ部１５４は、シフトレジスタ回路１５０からのデータ線選択信号ＳＨに基づいて生成される保持信号に従って、レベル変換部１５２によりレベル変換された信号を保持する。
【０１９３】
第２データラッチ部１５６は、第１データラッチ部１５４において１行の画素に対する表示画素データ信号のラッチが完了すると、ラッチ指示信号ＬＴに従って第１データラッチ部１５４のラッチ信号をそれぞれラッチする。
【０１９４】
ＤＡＣ１６０は、階調電圧Ｖ１−Ｖ６４を供給する階調電圧供給回路６０と、第２データラッチ部１５６からのレベル変換された画素データ信号に従って各画素について階調電圧を選択するデコード回路１７０を含む。階調電圧供給回路１６０は、一例として、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続される分圧抵抗で構成され、これらの高電圧ＶＤＨおよび低電圧ＶＤＬを抵抗分割して６４段階の階調電圧Ｖ１−Ｖ６４を生成する。
【０１９５】
デコード回路１７０は、第２データラッチ部１５６にラッチされた各データ線ＤＬごとの６ビットの信号をデコードし、そのデコード結果に基づいて階調電圧供給回路１６０からの階調電圧Ｖ１−Ｖ６４からのうちの対応の階調電圧を選択して出力する（１つの色について）。
【０１９６】
このデコード回路１７０により、各データ線に対する表示信号が生成され、次いで出力バッファ回路１８０を介して対応のデータ線ＤＬへ生成された表示信号が伝達される。出力バッファ回路１８０からデータ線ＤＬへ表示信号が伝達される方式としては、１行の画素に対する表示信号が並列に出力される線順次駆動方式が用いられてもよく、また、各データ線ごとに順次表示信号が伝達される点順次方式（ドットシーケンシャル方式）が用いられてもよい。出力バッファ回路１８０は、アナログ回路であり、デコード回路１７０からの階調電圧を受けてそれぞれ対応のデータ線ＤＬを駆動し、選択画素に対する表示信号（階調電圧）を書込む。
【０１９７】
なお、この図２５に示すＤＡＣ１６０は、単に、第２データラッチ部１５６から与えられる各画素に対する６ビット表示画素データ信号を直接アナログ信号に変換するデジタル／アナログ変換器で構成されてもよい。
【０１９８】
図２６は、図２５に示すレベル変換部１５２、第１データラッチ部１５４および第２データラッチ部１５６の具体的構成を示す図である。図２６においては、２列のデータ線に対する１ビットの画素信号のレベル変換を行なう部分の構成を代表的に示す。
【０１９９】
図２６において、シフトレジスタ回路１５０は、データ線それぞれに対して設けられ、画素データ入力開始指示信号ＳＴＡＲＴをシフトクロック信号Ｃおよび／Ｃに従って順次転送してデータ線選択信号ＳＨを生成するシフトレジスタＳＲ０、ＳＲ１を含む。シフトクロック信号Ｃおよび／Ｃは、２相の相補なクロック信号であり、シフトレジスタＳＲ（ＳＲ０，ＳＲ１…）は、これらのシフトクロック信号Ｃおよび／Ｃを２分周して、データ線選択信号ＳＨ（ＳＨ０，ＳＨ１）を生成する。
【０２００】
レベル変換部１５２は、データ線それぞれに対して設けられるレベル変換ユニットＳＦ（ＳＦ０，ＳＦ１）を含む。図２６においては、データ線ＤＬ０に対して設けられるレベル変換ユニットＳＦ０の構成要素に対して参照番号を詳細に付す。レベル変換ユニットＳＦ０は、ラッチ信号ＳＬ０に従って入力ノードＮＤ５を介して与えられる表示画素データ信号ＩＮを内部ノードＮＤ７へ転送するＮチャネルＭＯＳトランジスタ５と、昇圧信号ＢＳ０に従って内部ノードＮＤ７に対する昇圧操作を選択的に行なうＭＯＳ容量６を含む。このレベル変換ユニットＳＦの構成は、図１に示す実施の形態１に従うレベル変換回路のレベル変換部の構成と同様である。しかしながら、このレベル変換ユニットＳＦにおいて実施の形態２から９のレベル変換回路のいずれかが用いられてもよい。
【０２０１】
ＭＯＳトランジスタ５およびＭＯＳ容量６は、対応のデータ線に対する１つの色に対する１ビットの信号のレベル変換を行なう。このレベル変換ユニットＳＦが、三原色Ｒ、Ｇ、およびＢそれぞれのデータビットに対して配置される。これは、第１データラッチ部１５４および第２データラッチ部１５６の各部分の構成についても同様である。
【０２０２】
第１データラッチ部１５４は、データ線それぞれに対応して設けられる第１ラッチＦＬＴ（ＦＬＴ０，ＦＴＬ１…）を含む。図２６においては、第１ラッチＦＬＴ０の構成要素に対して参照番号を付す。第１ラッチＦＬＴ０は、レベル変換ユニットＳＦ０の内部ノードＮＤ７と内部出力ノードＮＤ６の間に直列に接続されるインバータＩＶ１およびＩＶ２と、保持信号ＨＤ０に従ってノードＮＤ６およびＮＤ７を電気的に接続するＮチャネルＭＯＳトランジスタ７を含む。
【０２０３】
第２データラッチ部１５６は、第１ラッチＦＬＴ（ＦＬＴ０，ＦＬＴ１…）それぞれに対応して設けられ、ラッチ指示信号ＬＴに従って対応の第１ラッチＦＬＴのラッチ／出力信号を取込みラッチするセカンドラッチＳＬＴ（ＳＬＴ０，ＳＬＴ１）を備える。このセカンドラッチＳＬＴ（ＳＬＴ０，ＳＬＴ１）は、１行の画素に対するデータ信号のレベル変換完了後、ラッチ指示信号ＬＴに従って対応の第１ラッチＦＬＴのレベル変換後の画素データ信号を取込みラッチする。
【０２０４】
レベル変換部１５２および第１データラッチ部１５４の動作を、各データ線単位で制御するために、各データ線に対応して、制御ユニットＣＴＬ（ＣＴＬ０，ＣＴＬ１）が設けられる。図２６においては、制御ユニットＣＴＬ０の構成要素に対して参照番号を付す。制御ユニットＣＴＬ０は、隣接列のデータ線に対するデータ線選択信号ＳＨ１および対応のデータ線に対するデータ線選択信号ＳＨ０を受けてラッチ信号ＳＬ０を生成するＡＮＤゲート回路Ｇ１と、データ線選択信号ＳＨ１およびＳＨ０を受けて昇圧信号ＢＳ０を生成するＮＯＲゲート回路Ｇ２と、このＮＯＲゲート回路Ｇ２の出力信号を所定時間遅延しかつそのＨレベルを昇圧した電圧レベルに変換するレベル変換遅延回路ＤＧを含む。
【０２０５】
シフトレジスタＳＲ（ＳＲ０，ＳＲ１）は、シフトクロック信号Ｃおよび／Ｃを２分周しており、これらのゲート回路Ｇ１およびＧ２を利用することにより、シフトクロック信号Ｃおよび／Ｃの半サイクル期間、ラッチ信号ＳＬおよび昇圧信号ＢＳを活性化することができる。
【０２０６】
図２７は、図２６に示す回路の動作を示す信号波形図である。以下、図２７を参照して、図２６に示す回路の動作について説明する。
【０２０７】
時刻ｔ０において、画素データ入力開始指示信号ＳＴＡＲＴがＨレベルとなり、１行の画素に対する有効画素データ信号が入力されることが指定される。この画素データ入力開始指示信号ＳＴＡＲＴは、たとえば、画素マトリックスのゲート線を駆動する周期を規定する水平同期クロック信号に基づいて生成される。
【０２０８】
時刻ｔ１において、シフトクロック信号ＣがＨレベル、補のシフトクロック信号／ＣがＬレベルとなると、シフトレジスタＳＲ０のシフト動作により、その出力のデータ線選択信号ＳＨ０がＨレベルに駆動される。このデータ線選択信号ＳＨ０の立上がりに応答して、ＮＯＲゲート回路Ｇ２の出力する昇圧信号ＢＳ０がＬレベルとなり、所定時間経過後、レベル変換遅延回路ＤＧからの保持信号ＨＤ０がＬレベルとなる。しかしながら、この間は、無効画素データ信号であり、第１ラッチＦＬＴには、有効画素データ信号はラッチされない。
【０２０９】
時刻ｔ２において、シフトクロック信号ＣがＬレベル、補のシフトクロック信号／ＣがＨレベルとなると、シフトレジスタＳＲ１がシフト動作を行ない、データ線選択信号ＳＨ０に従ってその出力のデータ線選択信号ＳＨ１をＨレベルに駆動する。応じて、制御ユニットＣＴＬ１においても昇圧信号ＢＳ１がＬレベルとなり、また保持信号ＨＤ１がＬレベルとなる。
【０２１０】
時刻ｔ３において画素データ入力開始指示信号ＳＴＡＲＴがＬレベルとなり、応じて最初の有効画素データ信号ＩＮ０が供給される。入力信号ＩＮは、シフトクロック信号Ｃの変化毎にサンプリングされ、したがって、シフトクロック信号Ｃと９０°位相のずれたクロック信号に従って、このクロック信号の立上りおよび立下りに同期して駆動用ＬＳＩから画素データ信号ＩＮが供給される。
【０２１１】
時刻ｔ２におけるデータ線選択信号ＳＨ１の活性化に従って、制御ユニットＣＴＲ０においてＡＮＤゲート回路Ｇ１の出力するラッチ信号ＳＬ０がＨレベルとなり、ＭＯＳトランジスタ５がオン状態となり、入力信号ＩＮが内部ノードＮＤ７へ伝達される。有効入力画素データ信号ＩＮ０が確定状態となると、転送クロック信号ＣがＨレベル、補のシフトクロック信号／ＣがＬレベルとなり、応じてデータ線選択信号ＳＨ０は、シフトレジスタＳＲ０のシフト動作によりＬレベルとなる。応じて、ＡＮＤゲート回路Ｇ１からのラッチ信号ＳＬ０がＬレベルとなり、最初の入力信号ＩＮ０のサンプリングが完了してラッチされる。
【０２１２】
データ線選択信号ＳＬ０がＬレベルとなると、時刻ｔ４におけるシフトクロック信号Ｃの立上がりに同期して、データ線選択信号ＳＨ２がＨレベルに立上がり、応じて、制御ユニットＣＴＬ１においてラッチ信号ＳＬ１がＨレベルとなり、入力信号ＩＮの取込（サンプリング）が行なわれ、有効画素データ信号ＩＮ１が、取込まれてラッチされる。
【０２１３】
時刻ｔ５におけるシフトクロック信号Ｃの立下がりに同期して、Ｌレベルのデータ線選択信号ＳＨ０のシフトレジスタＳＲ１のシフト動作により、その出力するデータ線選択信号ＳＨ１がＬレベルとなり、応じてラッチ信号ＳＬ１がＬレベルとなる。
【０２１４】
一方、データ線選択信号ＳＨ０およびＳＨ１がともにＬレベルとなると、制御ユニットＣＴＲ０においてＮＯＲゲート回路Ｇ２の出力する昇圧信号ＢＳ０がＨレベルとなり、ＭＯＳ容量６により選択的な昇圧動作が行なわれ、入力データ信号ＩＮ０のＨレベルの電圧レベルの昇圧動作が行なわれる。
【０２１５】
この昇圧信号ＢＳ０がＨレベルに立上がってから所定期間経過後、レベル変換遅延回路ＤＧの出力する保持信号ＨＤ０がＨレベルとなり、このレベル変換された信号が、第１ラッチＦＬＴ０により保持される。
【０２１６】
時刻ｔ６においてシフトクロック信号ＣがＨレベルとなると、データ線選択信号ＳＨ２がＬレベルとなり、応じて、制御ユニットＣＴＬ１において、昇圧信号ＢＳ１がＨレベルとなり選択的な昇圧動作が行なわれ、このレベル変換後の信号が、第１ラッチＦＬＴ１にラッチされる。
【０２１７】
シフトクロック信号Ｃの半サイクルごとに、データ線選択信号ＳＨ０、ＳＨ１、ＳＨ２が順次このシフトクロック信号Ｃの１サイクル期間Ｈレベルとなり、隣接列に対するデータ線選択信号の活性化完了後、ＭＯＳ容量６による昇圧動作が行なわれ、その昇圧動作が、シフトクロック信号Ｃの半サイクル周期で順次各列に対して実行される。
【０２１８】
昇圧信号ＢＳ（ＢＳ０，ＢＳ１）および保持信号ＨＤ（ＨＤ０，ＨＤ１）は、対応のデータ線に対する画素データ入力の取込みが行なわれる前のサイクルで非活性化され、対応のデータ線に対する画素データ信号の入力の取込およびレベル変換が行なわれている期間の間非活性状態となる。隣接列におけるデータ信号の取込が完了すると、取込んだ画素データ信号の昇圧および保持が行なわれる。したがって、昇圧信号ＢＳおよび保持信号ＨＤは、１行の画素に対する書込期間Ｈレベルの活性状態に維持され、第１ラッチＦＬＴ（ＦＬＴ０，ＦＬＴ１）は、それぞれ、いわゆる１水平走査期間、レベル変換された画素データ信号を保持する。
【０２１９】
最終行に対する画素データ信号のレベル変換ユニットＳＦｎによるレベル変換および第１ラッチＦＬＴｎによるラッチ動作が完了すると、ラッチ指示信号ＬＴが活性化され、１行の画素に対する画素データ信号が第２データラッチ部１５６のセカンドラッチＳＬＴ（ＳＬＴ０〜ＳＬＴｎ）（図示せず）に取込まれて、ラッチされる。
【０２２０】
このラッチ指示信号ＬＴが非活性化されると、セカンドラッチＳＬＴ（ＳＬＴ０〜ＳＬＴｎ）はラッチ状態となる。ＤＡＣ１６０が、各データ線に対して設けられるセカンドラッチＳＬＴ（ＳＬＴ０〜ＳＬＴｎ）のラッチした画素データ信号に基づいて各データ線に対する表示信号ＰＸ０、ＰＸ１、…ＰＸｎを生成する。
【０２２１】
なお、データ線選択信号ＳＨ０、ＳＨ１、ＳＨ２…は、入力信号ＩＮの転送サイクルの１サイクル期間の位相差を有する信号であればよく、シフトレジスタ回路１５０の内部のシフトレジスタＳＲ（ＳＲ０，ＳＲ１）による生成と異なる態様で生成されてもよい。
【０２２２】
また、セカンドラッチＳＬＴ（ＳＬＴ０，ＳＬＴ１）としては、ラッチ指示信号ＬＴの活性化時、与えられた信号を取込み、ラッチ指示信号ＬＴの非活性化時ラッチ状態になる構成が利用されるが、たとえば、入力段に、このラッチ指示信号ＬＴの活性化時動作し、ラッチ指示信号ＬＴの非活性化時出力ハイインピーダンス状態となるクロックドバッファが設けられ、次段のインバータラッチにクロックドインバータの出力信号を転送する回路構成が用いられてもよい。
【０２２３】
また、表示画素素子として、ＥＬ素子が用いられる表示装置に対しても本発明は適用可能である。
【０２２４】
なお、上述の説明において、表示装置のＤＡＣ１６０に対し、第２データラッチ部１５６のセカンドラッチＳＬＴ０、ＳＬＴ１…の出力信号が並列に伝達されている。しかしながら、この発明は、シリアルに入力される入力信号ＩＮのレベル変換を行なってパラレルに出力するシリアル／パラレル変換回路に対し、一般に適用することができる。
【０２２５】
以上のように、この発明の実施の形態１０に従えば、シリアルに入力される入力信号の、各データ単位ごとに、レベル変換およびラッチ回路を設けて、シフトクロック信号に従ってデータ信号の取込、レベル変換およびラッチを行なっており、低占有面積で高速でレベル変換およびシリアル／パラレル変換を行なう回路を実現することができる。
【産業上の利用可能性】
【０２２６】
この発明は、一般に、表示装置のシリアル入力信号をレベル変換を行なってパラレル信号に変換してＤＡＣ（デジタル／アナログ変換部）へ転送する回路部分に適用することができる。また、これに限らず、一般に、電源電圧の異なる回路部分の転送される信号のレベル変換を行なうインターフェイス部に対して本発明のレベル変換回路を適用することができる。
【図面の簡単な説明】
【０２２７】
【図１】この発明の実施の形態１に従うレベル変換回路の構成を示す図である。
【図２】図１に示すインバータの構成の一例を示す図である。
【図３】図１に示すレベル変換回路の動作を示す信号波形図である。
【図４】図１に示すインバータの変更例を示す図である。
【図５】図１に示すインバータの第２の変更例を示す図である。
【図６】この発明の実施の形態２に従うレベル変換回路の構成を示す図である。
【図７】図６に示すレベル変換回路の動作を示す信号波形図である。
【図８】図１および図６に示すレベル変換回路に利用される制御信号を発生する部分の構成の一例を概略的に示す図である。
【図９】図８に示す制御信号発生部の動作を示す信号波形図である。
【図１０】この発明の実施の形態３に従うレベル変換回路の構成を示す図である。
【図１１】この発明の実施の形態４に従うレベル変換回路の構成を示す図である。
【図１２】この発明の実施の形態５に従うレベル変換回路の構成を示す図である。
【図１３】図１２に示すレベル変換回路の動作を示す信号波形図である。
【図１４】この発明の実施の形態６に従うレベル変換回路の構成を示す図である。
【図１５】図１４に示すレベル変換回路の動作を示す信号波形図である。
【図１６】この発明の実施の形態７に従うレベル変換回路の構成を示す図である。
【図１７】図１６に示すレベル変換回路の動作を示すタイミング図である。
【図１８】この発明の実施の形態８に従うレベル変換回路の構成を示す図である。
【図１９】図１８に示すレベル変換回路の動作を示すタイミング図である。
【図２０】図１８に示すＭＯＳトランジスタがバルク型トランジスタ構造の場合の断面構造を概略的に示す図である。
【図２１】図１８に示すＭＯＳトランジスタがＴＦＴの場合の断面構造を概略的に示す図である。
【図２２】この発明の実施の形態８の変更例に従うレベル変換回路の構成を示す図である。
【図２３】この発明の実施の形態９に従うレベル変換回路の構成を示す図である。
【図２４】この発明の実施の形態９の変更例に従うレベル変換回路の構成を示す図である。
【図２５】この発明の実施の形態１０に従う表示装置の構成を概略的に示す図である。
【図２６】図２５に示す表示装置の要部の構成を示す図である。
【図２７】図２６に示す構成の動作を示す信号波形図である。
【符号の説明】
【０２２８】
５，７  ＭＯＳトランジスタ、６  ＭＯＳ容量、ＩＶ１，ＩＶ２  インバータ、９，１０  ＮチャネルＭＯＳトランジスタ、４１  ＰチャネルＭＯＳトランジスタ、４２  ＮチャネルＭＯＳトランジスタ、５０  配線、５５，７０，７５，７７  ＭＯＳトランジスタ、１５０  シフトレジスタ回路、１５２  レベル変換部、１５４  第１データラッチ部、１５６  第２データラッチ部、１２０  画素マトリクス、１３０  ゲート線駆動回路、１６０  ＤＡＣ、ＣＴＬ０，ＣＴＬ１  制御ユニット、ＳＦ０，ＳＦ１  レベル変換ユニット、ＳＦＴ０，ＳＦＴ１  第１ラッチ、ＳＬＴ０，ＳＬＴ１  第２ラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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