(57)【要約】    【課題】キャパシタ部に悪影響を及ぼすこともなく誘電体薄膜キャパシタを高効率で製造することができ、かつキャパシタ部から分離された基板材料を容易に再利用することができるようにする。    【解決手段】キャパシタ部１１及び第１の導電部６が形成されたＳｉ基板１４と、導通ビア１ａ、１ｂが形成されたセラミック基板２とを樹脂面同士（Ｓｉ基板側の第１の樹脂層２０、セラミック基板２側の第２の樹脂層２５）が接するように位置合わせをしながら重ね合わせ、圧着して接合体２６を作製する（ｈ）。その後、接合体２６に加熱・冷却処理を施して温度変化を付与し、Ｓｉ基板１４側の密着層１６とセラミック基板２側の第１の電極膜９と間で界面剥離を生じさせ、Ｓｉ基板１４をキャパシタ部１１から分離する。  【選択図】図４
2006049510.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極膜と第２の電極膜とが誘電体薄膜を介して対向状に形成されたキャパシタ部を第１の基板上に形成する誘電体薄膜キャパシタの製造方法であって、
熱膨張率が前記第１の基板とは異なる第２の基板上に前記第２の電極膜、前記誘電体薄膜、及び前記第１の電極膜を順次成膜してキャパシタ部を形成するキャパシタ形成工程と、
前記キャパシタ部側が前記第１の基板と接するように前記第２の基板と前記第１の基板とを重ね合わせ、接合体を形成する接合体形成工程と、
前記接合体に温度変化を付与して前記第２の基板を前記キャパシタ部から分離する分離工程と、
を含むことを特徴とする誘電体薄膜キャパシタの製造方法。
【請求項２】
前記第２の基板の上面に密着層を形成し、前記密着層の上面に前記キャパシタ部を形成することを特徴とする請求項１記載の誘電体薄膜キャパシタの製造方法。
【請求項３】
前記第２の基板の熱膨張率は、前記第１の基板の熱膨張率よりも小さいことを特徴とする請求項１又は請求項２記載の誘電体薄膜キャパシタの製造方法。
【請求項４】
前記第１の基板は導通ビアを有していることを特徴とする請求項１乃至請求項３のいずれかに記載の誘電体薄膜キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は誘電体薄膜キャパシタの製造方法に関し、より詳しくは大規模集積回路素子（ＬＳＩ）等の外部電子部品に接続される誘電体薄膜キャパシタの製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の各種電子部品では高密度化が進行すると共に、動作速度も益々上昇の一途を辿っている。
【０００３】
そして、このように電子部品の動作速度が上昇してくると、電子回路のスイッチング動作に起因して電圧ノイズや電圧変動が生じ易くなる。
【０００４】
そこで、従来より、コンデンサの上部電極が接着層と接するように配されてＬＳＩに接続され、保護膜と接着層とを貫通して設けられたスルーホール部を介して上部電極と下部電極とがＬＳＩの配線部に接続されたコンデンサ内蔵電子回路が提案されている（特許文献１）。
【０００５】
該特許文献１では、形成温度の高い金属酸化物を誘電体層とする薄膜コンデンサを、電子回路を構成する部材に内蔵することにより、電圧ノイズ等に起因した信号エラーの発生を抑制している。
【０００６】
ところで、上記特許文献１のコンデンサ内蔵電子回路は、図１２に示すような方法で製造される。
【０００７】
すなわち、コンデンサ形成工程１０１では、Ｓｉ基板上にＣｒ膜からなる剥離層を形成した後、Ｔｉ膜からなる第１の接着層を形成し、次いでＰｔ膜からなる第１の電極層、チタン酸バリウムストロンチウム（（Ｂｒ，Ｓｒ）ＴｉＯ３；以下「ＢＳＴ」という）等からなる誘電体層、及びＰｔ膜からなる第２の電極層を順次形成し、さらに第２の電極層上にＴｉ膜からなる第２の接着層を形成し、これによりＳｉ基板上にコンデンサ（薄膜キャパシタ）を形成する。
【０００８】
次いで、基板貼り合わせ工程１０２では、有機接着シートを介してＴｉ膜とＬＳＩとを貼り合わせる。
【０００９】
次に、コンデンサ転写工程１０３では、エッチング溶液として例えば塩酸と塩化アルミニウムとの混合水溶液を使用し、ウェットエッチング法により剥離層を溶解させ、これによりＳｉ基板を除去する。尚、剥離層は、剛体であるＳｉ基板とＬＳＩとの間に挟持された状態でエッチング溶液に浸漬されることとなるため、エッチング溶液が剥離層と第１の接着層との界面に浸入し難く、このため、エッチング溶液に超音波振動等の機械的外力を加えることによりエッチング溶液の剥離層と第１の接着層との界面への浸入を容易にして剥離層を選択的にエッチングし、これによりＳｉ基板を除去し、コンデンサをＬＳＩ上に転写させている。
【００１０】
そして、続く接続工程１０４では、コンデンサを覆う保護膜と有機接着シート、第１及び第２の接着層の所定位置にスルーホールを形成し、コンデンサとＬＳＩに配された配線部とを接続し、これにより特許文献１のコンデンサ内蔵回路は製造される。
【００１１】
また、特許文献１は、コンデンサ形成工程１０１で、Ｔｉ膜からなる第１の接着層をＳｉ基板上に直接形成し、次いで第１の接着層上に第１の電極層、誘電体層、第２の電極層、及び第２の接着層を順次形成し、コンデンサ転写工程１０３で、コンデンサをＬＳＩ上に転写させると共に、エッチング溶液として約８０℃の液温に保持した水酸化カリウム水溶液を使用し、ウェットエッチング法によりＳｉ基板を直接溶解させ、これによりＳｉ基板を除去する技術も開示されている。
【００１２】
【特許文献１】特開２００１−２１０７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１のようにウェットエッチング法により剥離層を溶解除去する方法では、以下のような問題点があった。
【００１４】
すなわち、剥離層のみを選択的に溶解除去することにより、Ｓｉ基板の再利用は可能であるが、エッチング溶液として使用される塩酸と塩化アルミニウムとの混合水溶液は誘電体層に対しても溶解性を有するため、誘電体層がエッチング溶液に接しないように保護する必要がある。
【００１５】
しかしながら、特許文献１では、上述したように超音波振動等の機械的外力をエッチング溶液に付与しているため、エッチング溶液の誘電体層への浸入を招き易く、誘電体層がエッチング溶液に接しないように保護するのは困難である。
【００１６】
また、特許文献１では、上述したようにエッチング溶液に超音波振動等の機械的外力を加えているとはいえ、生産性の向上を目的として大きなＳｉ基板を使用するとエッチングに要する時間が著しく長くなり、このため生産性向上を図ることができない。
【００１７】
また、Ｓｉ基板上に剥離層を設けず、Ｓｉ基板上に第１の接着層を直接形成する方法では、水酸化カリウム水溶液を使用してＳｉ基板を溶解除去しているため、以下のような問題点があった。
【００１８】
すなわち、水酸化カリウム水溶液は、Ｓｉ基板に対するエッチング速度が１〜２μｍ／minと遅く、例えば厚みが５２５μｍのＳｉ基板を使用した場合、エッチング処理に４時間以上必要とする。一方、エッチング処理時間を短縮するために厚みの薄いＳｉ基板を使用した場合は、Ｓｉ基板のコスト上昇を招き、しかもＳｉ基板が溶解してしまうため、Ｓｉ基板を再利用することもできない。
【００１９】
また、Ｓｉ基板を溶解除去しても第１の接着層上にはＳｉＯ２膜が残留するため、特許文献１では、エッチング溶液としてフッ酸と硝酸との混合水溶液を使用し、ＳｉＯ２膜を溶解除去している。しかしながら、このエッチング溶液は誘電体層をも容易に溶解してしまうため、誘電体層にエッチング液が浸入しないように保護しなければならず、製造工程の複雑化を招くおそれがある。
【００２０】
本発明はこのような事情に鑑みなされたものであって、キャパシタ部に悪影響を及ぼすこともなく誘電体薄膜キャパシタを高効率で製造することができ、かつキャパシタ部から分離された基板材料を容易に再利用することができる誘電体薄膜キャパシタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために本発明に係る誘電体薄膜キャパシタの製造方法は、  第１の電極膜と第２の電極膜とが誘電体薄膜を介して対向状に形成されたキャパシタ部を第１の基板上に形成する誘電体薄膜キャパシタの製造方法であって、熱膨張率が前記第１の基板とは異なる第２の基板上に前記第２の電極膜、前記誘電体薄膜、及び前記第１の電極膜を順次成膜してキャパシタ部を形成するキャパシタ形成工程と、前記キャパシタ部側が前記第１の基板と接するように前記第２の基板と前記第１の基板とを重ね合わせ、接合体を形成する接合体形成工程と、前記接合体に温度変化を付与して前記第２の基板を前記キャパシタ部から分離する分離工程とを含むことを特徴としている。
【００２２】
また、本発明の誘電体薄膜キャパシタの製造方法は、前記第２の基板の上面に密着層を形成し、前記密着層の上面に前記キャパシタ部を形成することを特徴としている。
【００２３】
さらに、本発明の誘電体薄膜キャパシタの製造方法は、前記第２の基板の熱膨張率は、前記第１の基板の熱膨張率よりも小さいことを特徴としている。
【００２４】
また、本発明の誘電体薄膜キャパシタの製造方法は、前記第１の基板は導通ビアを有していることを特徴としている。
【発明の効果】
【００２５】
上記誘電体薄膜キャパシタの製造方法によれば、熱膨張率が第１の基板とは異なる第２の基板上に第２の電極膜、誘電体薄膜、及び第１の電極膜を順次成膜してキャパシタ部を形成し、前記キャパシタ部側が前記第１の基板と接するように前記第２の基板と前記第１の基板とを重ね合わせ、接合体を形成し、前記接合体に温度変化を付与して前記第２の基板を前記キャパシタ部から分離しているので、大判の第２の基板を使用した場合であっても、加熱温度、冷却温度、及び温度変化速度を適宜選択することにより、第１及び第２の基板やキャパシタ部が損傷することなく、第２の基板とキャパシタ部とを容易に分離することができる。
【００２６】
しかも、上述したように第２の基板は、損傷することなくキャパシタ部から分離することができるので、該第２の基板を再利用することが可能となり、省資源化や生産コストの低減化を図ることができる。
【００２７】
また、前記第２の基板の上面に密着層を形成し、前記密着層の上面に前記キャパシタ部を形成するので、第２の基板と誘電体薄膜との密着性を良好に保つことができ、第２の電極膜を誘電体薄膜上に容易にパターニングすることができる。
【００２８】
また、前記第２の基板の熱膨張率が、前記第１の基板の熱膨張率よりも小さいので、接合体に温度変化を付与することにより、第２の基板と第２の電極膜との間で容易に界面剥離が生じ、第２の基板とキャパシタ部とを容易に分離することができる。すなわち、第２の基板の熱膨張率が、前記第１の基板の熱膨張率よりも小さく、しかも第１、第２の電極膜及び誘電体薄膜の熱膨張率は相対的に大きいので、キャパシタ部の面内方向に引張応力が発生する。そして、加熱・冷却による温度変化を接合体に付与すると、該接合体は、熱応力により熱膨張率が相対的に小さい第２の基板側を凸状にして反った状態となり、第１の基板側は引き剥がし方向に引張応力が発生する。すなわち、接合体を加熱・冷却することにより最も密着強度の弱い第２の基板と第２の電極膜との間で界面剥離が生じ、第２の基板とキャパシタ部とを容易に分離することができる。
【００２９】
また、前記第１の基板は導通ビアを有しているので、キャパシタ部は第１の基板と電気的に接続することが可能となり、ＬＳＩ等の外部電子部品その他の配線回路基板と電気的に接続することが可能となる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明の実施の形態を図面に基づき詳説する。
【００３１】
図１は本発明の製造方法により製造された誘電体薄膜キャパシタの一実施の形態（第１の実施の形態）を模式的に示す断面図である。
【００３２】
すなわち、導通ビア１ａ、１ｂが形成されたセラミック基板（第１の基板）２の上面及び下面には前記導通ビア１ａ、１ｂを覆うように上部電極３ａ、３ｂ及び下部電極４ａ、４ｂが形成されている。また、セラミック基板２の上面には絶縁層５が形成されると共に、上面が前記絶縁層５と面一となるように第１の導電膜６及び第１の電極膜７が形成され、さらに絶縁層５及び第１の電極膜７の上面には誘電体薄膜８が形成されている。そして、誘電体薄膜８の表面には第２の電極膜９及び第２の導電膜１０が形成され、第１の電極膜７、誘電体薄膜８及び第２の電極膜９でキャパシタ部１１を形成している。
【００３３】
また、第１の導通ビア１ａ上には断面略凹状の第１の導電部１２ａが形成され、該第１の導電部１２ａを介して第２の電極膜９及び第２の導電膜１０が第１の導通ビア１ａに電気的に接続されると共に、第１の導通ビア１ａは第１の電極膜７及び第１の導電膜６と電気的に絶縁されている。
【００３４】
また、第２の導通ビア１ｂ上にも断面略凹状の第２の導電部１２ｂが形成され、該第２の導電部１２ｂを介して第１の電極膜７及び第１の導電膜６が第２の導通ビア１ｂに電気的に接続されると共に、第２の導通ビア１ｂは第２の電極膜９及び第２の導電膜１０と電気的に絶縁されている。
【００３５】
また、第２の導電膜１０、第１及び第２の導電部１２ａ、１２ｂを覆うように保護膜１３が形成されている。
【００３６】
次に、上記誘電体薄膜キャパシタの製造方法を図２〜図６に基づき詳述する。
【００３７】
まず、図２（ａ）に示すように、表面の平滑なＳｉ基板（第２の基板）１４の上面に酸化物層１５、密着層１６、第２の電極膜９、誘電体薄膜８、及び第１の電極膜７を順次成膜する。
【００３８】
すなわち、例えば、厚みが５２５μｍで線膨張係数が２．６×１０−６／ＫのＳｉ単結晶基板（以下、単に「Ｓｉ基板」という）１４に熱酸化処理を施し、膜厚０.７μｍのＳｉＯ２からなる酸化物層１５を形成し、次いでスパッタリング法を使用して酸化物層１５の上面にＴｉＯ２からなる膜厚５０ｎｍの密着層１６を形成する。尚、この密着層１６は、スパッタリング法の他、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition;「有機金属化学気相成長」）法、真空蒸着法、ＭＯＤ（Metal Organic Decomposition;「有機金属分解」） 法等、他の薄膜形成方法により成膜してもよい。また、本実施の形態では、密着層１６をＴｉＯ２で形成しているが、Ａｌ２Ｏ３、ＴａＯ２、ＺｎＯ、Ｔｉ−Ｓｉ−Ｏ系酸化物、Ａｌ−Ｓｉ−Ｏ系酸化物、Ｔａ−Ｓｉ−Ｏ系酸化物、或いはＺｎ−Ｓｉ−Ｏ系酸化物等で形成することもできる。
【００３９】
次に、スパッタリング法等の薄膜形成方法を使用して密着層１６の表面に膜厚２００ｎｍのＰｔからなる第２の電極膜９を形成する。尚、第２の電極膜９の成膜材料としては、高温雰囲気に晒されても良好な耐酸化性を有する貴金属系材料であればＰｔに限定されることはなく、例えばＰｄ、Ａｕ、Ｉｒ、Ｒｕ、Ｒｈ等を使用することができる。
【００４０】
次に、Ｂａ、Ｓｒ、Ｔｉが、モル比で例えばＢａ：Ｓｒ：Ｔｉ＝７：３：１０に配合された成膜原料を用意し、ＭＯＤ法を使用して第２の電極膜９の表面にＢＳＴからなる膜厚１５０ｎｍの誘電体薄膜８を形成する。すなわち、例えば、ＭＯＤ原料溶液のスピン・コーティング及び乾燥処理を２回繰り返した後、温度６５０℃の酸素雰囲気中で３０分間高速加熱処理（Rapid Thermal Annealing;以下「ＲＴＡ」という）を施し、これにより第２の電極膜９の表面に誘電体薄膜８を形成する。尚、誘電体薄膜８の成膜方法もＭＯＤ法に限定されるものではなく、ＭＯＣＶＤ法、スパッタリング法等の方法を使用して成膜することができる。
【００４１】
次に、スパッタリング法等により誘電体薄膜８の上面に膜厚２００ｎｍのＰｔからなる第１の電極膜７を形成し、さらにこの状態で温度８００℃の酸素雰囲気中で３０分間ＲＴＡを施す。このように成膜後に高温雰囲気に晒すことにより、高誘電率の誘電体薄膜８を得ることができる。
【００４２】
次に、リフトオフ法により、図２（ｂ）に示すように、所定パターンのＴｉ膜１７、Ｃｕ膜１８、及びＴｉ膜１９を形成する。すなわち、第１の電極膜７の表面にフォトレジストを塗布した後プリベークし、次いでフォトマスクを介して露光・現像を行い、その後真空蒸着法を使用して、膜厚５０ｎｍのＴｉ層、膜厚３μｍのＣｕ層、及び膜厚１００ｎｍのＴｉ層を順次成膜し、フォトレジスト及び該フォトレジスト上の導電膜、すなわちＴｉ層、Ｃｕ層、及びＴｉ層を除去し、所定パターンのＴｉ膜１７、Ｃｕ膜１８、及びＴｉ膜１９を形成する。尚、Ｔｉ膜１７、Ｃｕ膜１８、及びＴｉ膜１９で第１の導電膜６を形成している。尚、本実施の形態では第１の導電膜６を真空蒸着法で成膜しているがスパッタリング法で成膜してもよい。
【００４３】
次に、Ｔｉ膜１９をマスクとしてイオンミリング法を使用し、図２（ｃ）に示すように、表面に露出している第１の電極膜７を除去する。尚、第１の電極膜７を構成するＰｔはＴｉやＢＳＴに比べてミリング速度が速いため、表面に露出している第１の電極膜７を選択的に除去することができる。
【００４４】
次に、耐熱樹脂、例えばガラス転移点が約２５０℃の耐熱樹脂ワニスをスピン・コーティングし、さらに窒素雰囲気中、温度３００℃で１時間熱処理を施し、これにより図２（ｄ）に示すように、第１の樹脂層２０を形成する。尚、第１の樹脂層２０の厚みは、例えばＣｕ膜１８の上面から約５μｍとなるように制御されている。
【００４５】
一方、図３（ｅ）に示すように、周知のセラミック基板の製造技術を使用し、導通ビア１ａ、１ｂが形成された厚み５００μｍのセラミック基板（線膨張係数８．０×１０−６／Ｋ）２を作製する。すなわち、例えば、結晶化ガラスやセラミック粉末を含有した低温焼成セラミック材料をスラリー化した後、ドクターブレード法等の成形加工法を使用してセラミックグリーンシートを作製し、次いで、レーザ加工機を使用してセラミックグリーンシートの所定位置にビアホールを穿設し、導電性ペーストを前記ビアホールに充填し、その後このセラミックグリーンシートを所定枚数積層した後圧着して積層体を形成し、次いで焼成処理を施し、これにより、導通ビア１ａ、１ｂが形成されたセラミック基板２を作製する。
【００４６】
ここで、ビアホールに充填される導電性ペーストとしては、特に限定されるものではないが、低温焼結セラミック基板の導電性ペーストに広く使用されているＡｇを主成分としたものがＰｔやＡｕに比べて安価であり好ましい。
【００４７】
尚、セラミック基板２を構成するセラミック材料についても低温焼成セラミック材料に限定されることはなく、任意のセラミック材料や樹脂製多層基板を使用することができるが、線膨張係数がＳｉ基板１４よりも大きいことが必要である。
【００４８】
次に、リフトオフ法により、図３（ｆ）に示すように、導通ビア１ａ、１ｂの露出面を覆うようにＴｉ膜２１ａ、２１ｂ、Ｃｕ膜２２ａ、２２ｂを形成し、これにより上部電極３ａ、３ｂを形成する。すなわち、セラミック基板２の上面にフォトレジストを塗布してプリベークした後、フォトマスクを介して露光、現像を行い、次いで真空蒸着法を使用して膜厚５０ｎｍのＴｉ層、膜厚２μｍのＣｕ層を順次形成する。そしてその後、フォトレジスト及び該フォトレジスト上のＴｉ層及びＣｕ層を除去し、導通ビア１ａ、１ｂの露出面を覆うようにＴｉ膜２１ａ、２１ｂ、Ｃｕ膜２２ａ、２２ｂを形成し、これにより上部電極３ａ、３ｂを形成する。
【００４９】
同様に、セラミック基板２の下面にもリフトオフ法を適用し、導通ビア１ａ、１ｂの露出面を覆うように膜厚５０ｎｍのＴｉ膜２３ａ、２３ｂ、及び膜厚２μｍのＣｕ膜２４ａ、２４ｂを形成し、これにより下部電極４ａ、４ｂを形成する。
【００５０】
次に、第１の樹脂層２０の作製に使用した耐熱樹脂ワニスをセラミック基板２上にスピン・コーティングし、さらに窒素雰囲気中、温度３００℃で１時間熱処理を施し、図３（ｇ）に示すように、第２の樹脂層２５を形成する。尚、第２の樹脂層２５の厚みは、Ｃｕ膜２２ａ、２２ｂの上面から例えば約５μｍとなるように制御されている。
【００５１】
次いで、図４（ｈ）に示すように、第１の樹脂層２０と第２の樹脂層２５とを位置合わせをしながら重ね合わせ、０．５ＭＰａの圧力下、温度２８０℃で３０分間加熱加圧処理を行ない、Ｓｉ基板１４とセラミック基板２とを圧着し、これにより接合体２６を作製する。尚、第１の樹脂層２０と第２の樹脂層２５とで絶縁層５を構成している。
【００５２】
次に、接合体２６を１００℃に加熱されたホットプレート上に載置させて１分間保持した後、水温２０℃の水に浸漬し、再び、接合体２６を１００℃に加熱されたホットプレート上に載置する。そしてこれにより、図４（ｉ）に示すように、第２の電極膜９と密着層１６との間で界面剥離が生じ、Ｓｉ基板１４とセラミック基板２とが分離する。
【００５３】
すなわち、Ｓｉ基板１４は、線膨張係数が２．６×１０−６／Ｋと小さく、第１、第２の電極膜７、９及び誘電体薄膜８はＳｉ基板１４の線膨張係数よりも大きいため、第２の電極膜９の面内方向に引張応力が発生する。しかも、絶縁層５（第１及び第２の樹脂層２０、２５）、及びセラミック基板２もＳｉ基板１４に比べて線膨張係数が大きく、このため接合体２６は、加熱・冷却後では熱応力によりＳｉ基板１４側を凸状にして反った状態になり、セラミック基板２側は引き剥がし方向に引張応力が発生する。そしてその結果、接合体２６は、最も密着強度の弱い密着層１６と第２の電極膜９との間で界面剥離が生じ、Ｓｉ基板１４とセラミック基板２とが分離する。
【００５４】
尚、本実施の形態では、２回の加熱・冷却処理を行なったが、加熱・冷却処理を３回以上繰り返し行なってもよい。
【００５５】
また、加熱温度、冷却温度、及び加熱・冷却速度は、Ｓｉ基板１４やキャパシタ部１１が損傷しない範囲で選択することが可能である。因みに、接合体２６を２１０℃に加熱した状態から水温２０℃の水に浸漬した場合は、キャパシタ部１１をセラミック基板２上に転写することができたが、Ｓｉ基板１４は２つに分裂し、このためＳｉ基板１４の再利用はできなくなったが、厚みが３００μｍのＳｉ基板を使用した場合は、接合体２６を２５０℃に加熱した状態から水温２０℃の水に浸漬してもＳｉ基板１４に破損は生じなかった。したがって、加熱温度、冷却温度、及び加熱・冷却速度は、Ｓｉ基板１４の厚みを考慮し、Ｓｉ基板１４が損傷しない範囲で選択することが好ましい。
【００５６】
次に、キャパシタ部１１が転写されたセラミック基板２を洗浄、乾燥した後、上述したリフトオフ法を使用し、図４（ｊ）に示すように、所定パターンからなる膜厚５０ｎｍのＴｉ膜２６、膜厚３μｍのＣｕ膜２７、及び膜厚１００ｎｍのＴｉ膜２８を形成する。尚、Ｔｉ膜２６、Ｃｕ膜２７、及びＴｉ膜２８で第２の導電膜１０を構成している。
【００５７】
次に、Ｔｉ膜２８をマスクとしてイオンミリング法を使用し、図２（ｃ）と同様、図５（ｋ）に示すように表面露出している第２の電極膜９を除去する。
【００５８】
次に、図５（ｌ）に示すように、第２の導電膜１０及び誘電体薄膜８の上面にフォトレジスト２９を塗布する。
【００５９】
次いで、周知のフォトリソグラフィー技術と反応性イオンエッチングにより、図５（ｍ）に示すように  第１及び第２の孔３０ａ、３０ｂを形成し、上部電極３ａ、３ｂが表面露出する。すなわち、フォトレジスト２９をプリベークした後、フォトマスクを介して紫外光をフォトレジスト２９に照射し、露光、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写し、ＩＣＰ−ＲＩＥ装置（Inductively-Coupled Plasma Reactive Ion Etching：誘導結合プラズマ反応性イオンエッチング）を使用して反応性イオンエッチングを行い、第１及び第２の孔３０ａ、３０ｂを形成し、上部電極３ａ、３ｂを表面露出させる。
【００６０】
次いで、図６（ｎ）に示すように、フォトレジスト２９を溶解除去する。
【００６１】
次に、再び上述したリフトオフ法を使用し、図６（ｏ）に示すように、所定パターンからなる膜厚５０ｎｍのＴｉ膜３１ａ、３２ａ及び膜厚５μｍのＣｕ膜３１ｂ、３２ｂを形成する。尚、Ｔｉ膜３１ａとＣｕ膜３１ａとで第１の導電部１２ａを構成し、Ｔｉ膜３１ｂとＣｕ膜３１ｂとで第２の導電部１２ｂを構成している。
【００６２】
次いで、耐熱樹脂ワニスを塗布した後、窒素雰囲気中、温度３００℃で１時間熱処理を施し、図６（ｐ）に示すように、保護膜１３を形成し、これにより誘電体薄膜キャパシタが製造される。
【００６３】
このように本第１の実施の形態では、線膨張係数の小さいＳｉ基板１４上にキャパシタ部１１を形成し、該キャパシタ部１１の形成されたＳｉ基板１４をキャパシタ部１１側とセラミック基板２とが接合するように重ね合わせ、圧着して接合体２６を形成し、その後接合体２６に温度変化を付与しているので、Ｓｉ基板１４やセラミック基板２、キャパシタ部１１が損傷することもなく、Ｓｉ基板１４をキャパシタ部１１から分離させることができる。
【００６４】
したがって、大判のＳｉ基板１４にキャパシタ部１１を成膜した場合であっても、Ｓｉ基板１４をキャパシタ部１１から速やかに分離させることができ、生産性向上を図ることができる。
【００６５】
しかも、上述したようにＳｉ基板１４は損傷しないので再利用が可能となり、省資源化・生産コストの低減化を図ることができる。すなわち、この場合、Ｓｉ基板１４の表面には密着層１６が残存するが、該密着層１６の表面状態に大きな変化がなく十分平滑である場合は、密着層１６付きＳｉ基板１４としてそのまま再利用することができる。また、密着層１６が平滑性や密着性を失っている場合は、酸化物層１５を溶解しない水酸化テトラメチルアンモニウム水溶液等のエッチング溶液を使用して密着層を選択的に溶解除去することができ、これにより酸化物層１５付きのＳｉ基板１４が得られ、再利用することが可能となる。
【００６６】
図７〜図９は誘電体薄膜キャパシタの製造方法の第２の実施の形態を示す製造工程図であって、本第２の実施の形態では、Ｓｉ基板１４上に密着層を形成せずに直接キャパシタ部３３を形成している。
【００６７】
すなわち、まず、図７（ａ）に示すように、Ｓｉ基板１４に熱酸化を施して酸化物層（ＳｉＯ２層）１５を形成し、その後、第１の実施の形態と同様の方法・、手順でキャパシタ部３３を構成する第２の電極膜３４、誘電体薄膜３５、第１の電極膜３６、第１の導電部３７を構成するＴｉ膜３８、Ｃｕ膜３９、Ｔｉ膜４０、及び第１の樹脂層４１を順次成膜する。
【００６８】
次いで、図７（ｂ）に示すように、表面に第２の樹脂層２５が形成されたセラミック基板２とＳｉ基板１４とを樹脂面同士が接合するように重ね合わせ、０．５ＭＰａの圧力下、温度２８０℃で３０分間加熱加圧処理を行ない、Ｓｉ基板１４とセラミック基板２とを圧着し、これにより接合体６０を作製する。
【００６９】
尚、本第２の実施の形態では、Ｓｉ基板１４上に密着層が設けられていないため、Ｓｉ基板１４と第２の電極膜３４や誘電体薄膜３５との間の密着性が悪く、このため第１の電極膜３６のパターニングを首尾良く行うことができないおそれがあることから、誘電体膜３５の上面全域に第１の電極膜３６及び第１の導電膜３７を形成し、この状態で接合体６０を作製している。
【００７０】
そしてその後、第１の実施の形態と同様、接合体６０に所定の加熱・冷却処理を施すことにより、図７（ｃ）に示すように、酸化物層１５と第１の電極膜３６との間で界面剥離が生じ、Ｓｉ基板１４とセラミック基板２とが分離する。
【００７１】
次に、図８（ｄ）に示すように、第１の実施の形態と同様、蒸着リフトオフ法を使用して、第２の導電膜４２となるべきＴｉ膜４３、Ｃｕ膜４４、及びＴｉ膜４５を順次成膜し、その後表面露出している第２の電極膜３６をイオンミリング法で除去し、その後表面にフォトレジスト４６を塗布する。
【００７２】
次いで、上述した周知のフォトリソグラフィー技術と反応性イオンエッチングを施し、図８（ｅ）に示すように、第１及び第２の孔４７ａ、４７ｂを形成して上部電極３ａ、３ｂを表面露出させ、さらにフォトレジスト４６を溶解除去する。
【００７３】
次に、テトラエトキシシランを原料としたプラズマＣＶＤ法により温度２００℃で成膜処理を行ない、図８（ｆ）に示すように膜厚０．５μｍのＳｉＯ２からなる絶縁層４８を形成する。尚、この絶縁層４８は室温でも形成可能である。
【００７４】
次いで、再び上述したフォトリソグラフィー技術を使用し、第１の孔４７ａ内を除く領域の絶縁層４８を除去し、パターニングされた絶縁層４８を形成する。尚、この後、絶縁層４８上のフォトレジストは溶解除去されるが、図９（ｇ）はフォトレジストの溶解除去後を示している。
【００７５】
次に、上述したリフトオフ法を使用し、図９（ｈ）に示すように、上部電極３ａ、３ｂの上方にＴｉ膜４９ａ及びＣｕ膜５０ａからなる第１の導電部５１ａ、及びＴｉ膜４９ｂ及びＣｕ膜５０ｂからなる第２の導電部５１ｂを形成する。
【００７６】
次いで、耐熱樹脂ワニスを塗布した後、窒素雰囲気中、温度３００℃で１時間熱処理を施し、図９（ｉ）に示すように、保護膜５２を形成し、これにより誘電体薄膜キャパシタが製造される。
【００７７】
このように本第２の実施の形態は、第１の実施の形態と異なり酸化物層１５と第２の導電膜３４との間に密着層が介在していないが、第１の実施の形態と同様、接合体６０に温度変化を付与することにより、Ｓｉ基板１４やセラミック基板２、キャパシタ部３３が損傷することもなく、キャパシタ部３３をＳｉ基板１４から分離させることができる。
【００７８】
したがって、大判のＳｉ基板１４にキャパシタ部３３を成膜した場合であっても、Ｓｉ基板１４をキャパシタ部３３から速やかに分離させることができ、生産性向上を図ることができる。
【００７９】
しかも、このようにＳｉ基板１４は損傷しないので、再利用が可能となり、省資源化・コストの低減化を図ることができる。
【００８０】
図１０は、本製造方法の第３の実施の形態の要部を示す図であって、本第３の実施の形態では、密着層１６上に形成される第２の電極膜５５が、Ａｕ膜５３とＰｔ膜５４との二層構造とされている。
【００８１】
すなわち、本第３の実施の形態では、第１の実施の形態と同様、Ｓｉ基板１４上に酸化物層１５及び密着層１６を順次形成した後、スパッタリング法等の薄膜形成方法により適度な剥離性を有するＡｕ膜５３及び誘電体薄膜８の特性向上に効果的に寄与するＰｔ膜５４を順次形成し、Ｐｔ膜５４上に誘電体薄膜８及び第１の電極膜７を順次形成している。
【００８２】
そして、図１１（ａ）に示すようにセラミック基板２とＳｉ基板１４とを接合させて接合体６１を作製し、その後第１の実施の形態と同様、接合体６１に温度変化を付与することにより、適度な剥離性を有するＡｕ膜５３と密着層１６との間で界面剥離が生じ、図１１（ｂ）に示すように、Ｓｉ基板１４とセラミック基板２とを分離させることができる。
【００８３】
このようにＳｉ基板１４側に適度な剥離性を有する金属膜を形成し、誘電体薄膜８側に誘電体薄膜８の特性向上に効果的に寄与する金属膜を形成するのも好ましい。
【００８４】
尚、本発明は上記実施の形態に限定されるものではなく、上記実施の形態では、キャパシタ部１１が単層構造の場合について説明したが、キャパシタ部を多層構造とした場合にも適用できるのはいうまでもない。すなわち、Ｓｉ基板１４上に形成された第１の電極膜７上に誘電体薄膜→第２の電極膜→誘電体薄膜→第１の電極膜→…の順序で繰り返し成膜処理を行ない、キャパシタ部１１を多層構造としてもよい。
【００８５】
また、上記実施の形態で示した各薄膜の膜厚は単なる例示であって、小型軽量化を維持でき、誘電体薄膜キャパシタとしての機能を損なわない範囲で任意に設定できるのはいうまでもない。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態に係る製造方法で製造された誘電体薄膜キャパシタを模式的に示した断面図である。
【図２】本発明に係る誘電体薄膜キャパシタの製造方法の第１の実施の形態を示す製造工程図（１／５）である。
【図３】本発明に係る誘電体薄膜キャパシタの製造方法の第１の実施の形態を示す製造工程図（２／５）である。
【図４】本発明に係る誘電体薄膜キャパシタの製造方法の第１の実施の形態を示す製造工程図（３／５）である。
【図５】本発明に係る誘電体薄膜キャパシタの製造方法の第１の実施の形態を示す製造工程図（４／５）である。
【図６】本発明に係る誘電体薄膜キャパシタの製造方法の第１の実施の形態を示す製造工程図（５／５）である。
【図７】本発明の誘電体薄膜キャパシタの製造方法の第２の実施の形態を示す製造工程図（１／３）である。
【図８】本発明の誘電体薄膜キャパシタの製造方法の第２の実施の形態を示す製造工程図（２／３）である。
【図９】本発明の誘電体薄膜キャパシタの製造方法の第２の実施の形態を示す製造工程図（３／３）である。
【図１０】本発明の誘電体薄膜キャパシタの製造方法の第３の実施の形態を示す要部製造工程図（１／２）である。
【図１１】本発明の誘電体薄膜キャパシタの製造方法の第３の実施の形態を示す要部製造工程図（２／２）である。
【図１２】特許文献１に開示されたコンデンサ内蔵電子回路の製造方法を示す製造工程図である。
【符号の説明】
【００８７】
２    セラミック基板（第１の基板）
７    第１の電極膜
８    誘電体薄膜
９    第２の電極膜
１１  キャパシタ部
１４  Ｓｉ基板（第２の基板）
１６  密着層
２６  接合体
３３  キャパシタ部
３４  第２の電極膜
３５  誘電体薄膜
３６  第１の電極膜
６０  接合体
６１  接合体
【図１】
2006049510.tif 000003
【図２】
2006049510.tif 000004
【図３】
2006049510.tif 000005
【図４】
2006049510.tif 000006
【図５】
2006049510.tif 000007
【図６】
2006049510.tif 000008
【図７】
2006049510.tif 000009
【図８】
2006049510.tif 000010
【図９】
2006049510.tif 000011
【図１０】
2006049510.tif 000012
【図１１】
2006049510.tif 000013
【図１２】
2006049510.tif 000014