(57)【要約】【課題】  半導体装置およびそのテスト方法における製品テストでの歩留まりを向上させる。【解決手段】  本発明の半導体装置およびそのテスト方法は、ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータ１１と、ランクデータ１１が格納されたヒューズ部１５と、パッケージング後に行われる製品テストで利用するために、ランクデータ１１をヒューズ部１５から読み出す制御回路１６を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータと、
前記ランクデータが格納された不揮発性記憶手段と、
パッケージング後に行われる製品テストで利用するために、前記ランクデータを前記不揮発性記憶手段から読み出す制御手段を有することを特徴とする半導体装置。
【請求項２】
ウェハ状態で行われるテストにおいて、複数の基準値に基づいてチップごとにランク分けが行われるウェハテストステップと、
前記ウェハテストステップにおける前記ランク分けのテスト結果がランクデータとして不揮発性記憶手段へ格納される書き込みステップを有することを特徴とする半導体装置のテスト方法。
【請求項３】
パッケージング後に前記ランクデータが前記不揮発性記憶手段から読み出される読み出しステップと、
前記読み出しステップで読み出された前記ランクデータに基づいて、ランクごとに異なる基準値を用いて製品テストが行われるランクテストステップをさらに有することを特徴とする請求項２に記載の半導体装置のテスト方法。
【請求項４】
前記書き込みステップで書き込まれる前記ランクデータは、前記ウェハテストステップで複数のテスト項目に対してそれぞれ行われた前記ランク分けのテスト結果を示していることを特徴とする請求項２に記載の半導体装置のテスト方法。
【請求項５】
パッケージング後に前記ランクデータに基づいて、前記複数のテスト項目の組み合わせでチップが選別される選別ステップと、
前記選別ステップで選別された前記チップに対して、前記複数のテスト項目のそれぞれについて前記ランクデータに対応する基準値で製品テストが行われるユーザテストステップをさらに有することを特徴とする請求項４に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ識別機能を有する半導体装置およびそのテスト方法に関する。
【背景技術】
【０００２】
チップ識別機能を有する従来の半導体装置およびそのテスト方法では、チップ製造プロセスにおける前工程後に、チップＩＤなどの識別情報やウェハ状態でのテスト結果などの品質情報をヒューズなどの不揮発性記憶手段に書き込んでいた（例えば、「特許文献１」および「特許文献２」を参照。）。そして、パッケージング後にこれらの情報を読み出してアセンブリ工程の合理化や不良解析の合理化に利用していた。
【０００３】
しかしながら、パッケージング前のウェハ状態では厳密なテストを行えないため、従来の半導体装置およびそのテスト方法では、簡単な機能テストしか行われていなかった。特に、ＤＲＡＭ部を持つ半導体装置の場合は、ポーズタイム（Pause Time）やアクセスタイム（Access Time）などＤＲＡＭセル固有のテスト項目に対しては、できるだけ厳しい仕様でウェハ状態でのテスト（以下、「Ｄ/Ｓ（ダイソート）」という。）が行われていた。これは、前工程でのプロセスパラメータのわずかな揺らぎによってこれらの性能が大きくばらつくためである。それでも、従来の半導体装置およびそのテスト方法では、パッケージング後のテスト（以下、「製品テスト」という。）においては、これらのテスト項目で製品歩留まりがバラツキによって大幅に低下するという問題があった。
【０００４】
また、ＤＲＡＭ部の製品仕様は、そのばらつきの大きさ故に、テスト項目ごとに数種類のランクに分けられていることが多い。このため、ユーザの特別な要求仕様の組み合わせに対しては、製品テストも特別仕様となり、製品歩留まりがさらに低下するとともに、出荷までの納期が長くなるという問題もあった。
【特許文献１】特開平８−２１３４６４号公報
【特許文献２】特開２００４−４０１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、製品テストでの歩留まり低下を抑制することができる半導体装置およびそのテスト方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ウェハ状態において複数の基準値に基づいて行われるランク分けテストのテスト結果を示すランクデータと、前記ランクデータが格納された不揮発性記憶手段と、パッケージング後に行われる製品テストで利用するために、前記ランクデータを前記不揮発性記憶手段から読み出す制御手段を有することを特徴とする半導体装置が提供される。
【０００７】
本発明の別の一態様によれば、ウェハ状態で行われるテストにおいて、複数の基準値に基づいてチップごとにランク分けが行われるウェハテストステップと、前記ウェハテストステップにおける前記ランク分けのテスト結果がランクデータとして不揮発性記憶手段へ格納される書き込みステップを有することを特徴とする半導体装置のテスト方法が提供される。
【発明の効果】
【０００８】
本発明によれば、Ｄ/Ｓ時にウェハ状態でランク分けを行うので、製品テストでの歩留まり低下を大幅に抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係わる半導体装置を示す回路ブロック図である。ここでは、主に、ランク分けテストとそのテスト結果であるランクデータ１１にかかわる部分を示した。また、一例として、ＤＲＡＭ部１２とＬｏｇｉｃ部１３が混載された機能ユニット１４を有する半導体装置のランク分けテストについて説明する。
【００１１】
本発明の実施例１に係わる半導体装置は、ＤＲＡＭ部１２およびＬｏｇｉｃ部１３を有する機能ユニット１４、ランクデータ１１が格納されたヒューズ部１５、およびヒューズ部１５にアクセスするための制御回路１６を備えている。
【００１２】
制御回路１６の制御入力は外部制御信号を受信する制御端子１７に接続され、データ入出力は外部とのデータ授受のために入出力端子１８に接続されている。また、制御回路１６のデータ入力にはヒューズ部１５からの読み出しデータが入力され、データ出力はヒューズ部１５へ書き込みデータを供給している。
【００１３】
機能ユニット１４は、チップ本来の機能を実現する回路部分であり、ランク分けテストの対象となるＤＲＡＭ部１２およびＬｏｇｉｃ部１３を備えている。
【００１４】
ヒューズ部１５は、ランクデータ１１を記憶する複数のｅ-Ｆｕｓｅ（Electrical Fuse）とその周辺回路で構成され、制御回路１６からのランクデータ１１に従ってｅ-Ｆｕｓｅを電気的に溶断して、ランクデータ１１を記憶する。また、ヒューズ部１５は、ｅ-Ｆｕｓｅから読み出したランクデータ１１を制御回路１６へ供給する。
【００１５】
制御回路１６は、制御端子１７を介して受信した外部からの制御信号に基づいて、入出力端子１８を介して外部とランクデータ１１を入出力する。また、制御回路１６は、ランクデータ１１のｅ-Ｆｕｓｅへの書き込みおよび読み出しに際して、ヒューズ部１５を制御する。
【００１６】
次に、上述した構成を持つ半導体装置のテスト方法について説明する。  
図２は、本発明の実施例１に係わる半導体装置のテスト方法を示すフロー図である。ここでは、主に、Ｄ/Ｓ時のランク分けテスト、および製品テスト時のランクテストにかかわる部分を示した。また、一例として、３つの基準値に基づいて４つにランク分け（ランクＡ〜ランクＤ）する場合を示した。
【００１７】
図２に示したように、ＳＴ２１〜ＳＴ２３はウェハ状態で作業され、ＳＴ２６〜ＳＴ２８はパッケージ状態で作業される。
【００１８】
本発明の実施例１に係わる半導体装置のテスト方法は、ウェハテストステップ（ＳＴ２１）、書き込みステップ（ＳＴ２２）、Ｆｉｎａｌ Ｄ/Ｓステップ（ＳＴ２３）、パッケージングステップ（ＳＴ２４）、読み出しステップ（ＳＴ２５）、およびランクテストステップ（ＳＴ２６〜２８）を備えている。
【００１９】
ＳＴ２１では、通常のＰｒｅ-Ｄ/Ｓの他に、テスト装置により機能ユニット１４のランク分けテストが行われる。ランク分けテストでは、１つのテスト項目に対して複数の基準値を用いてテストが行われ、チップが４つのランク（例えば、ランクＡ〜ランクＤ。詳細は、具体例を用いて図３で後述する。）に分類される。
【００２０】
ＳＴ２２では、ＳＴ２１でランク分けされたチップに対して、そのランクデータ１１がヒューズ部１５に書き込まれる。
【００２１】
ＳＴ２３では、ＳＴ２２での書き込みが正常に行われたかを含めて、ウェハ状態での最終的なテストが行われる。
【００２２】
ＳＴ２４では、ウェハがチップごとに切り分けられ、モールド樹脂などに封入され、パッケージされる。
【００２３】
ＳＴ２４でパッケージされた製品は、製品テストの前に、ランクデータ１１に従って分類される（図２には、一例として、３つの製品テストに分類する場合を示した。）。すなわち、ＳＴ２５で、ヒューズ部１５からランクデータ１１が読み出され、その値に従って、ＳＴ２６〜ＳＴ２８の製品テストが選択される。
【００２４】
ＳＴ２６では、通常の製品テストとともに、ランクデータ（ランクＡ）に基づいて、ＳＴ２１でのランク分けに対応する基準値を用いた製品テストが行われる。この製品テストで用いる基準値は、ＳＴ２１のランク分けで用いたランクＡの基準値より厳しく（詳細は、具体例を用いて図３で後述する。）なっている。
【００２５】
ＳＴ２７およびＳＴ２８はＳＴ２６と同様である。ＳＴ２６との違いは、テストに用いる基準値がそれぞれのランクデータ１１に対応して異なっていることである。
【００２６】
図３は、本発明の実施例１に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの基準値を示すテーブルである。ここでは、一例として、ＤＲＡＭ部１２のポーズタイム（Pause Time）を４つにランク分け（ランクＡ〜ランクＤ）し、製品テストを行う場合を示した。
【００２７】
図３に示した左側の欄は、ランク分け（ＳＴ２１）で使用する基準値を示し、右側の欄は、製品テスト（ＳＴ２６〜ＳＴ２８）で使用する基準値を示している。また、中央の欄は、それらに対応するランクデータ１１を示している。
【００２８】
ＳＴ２１におけるランク分けの基準値は、図３に示したように、１３６ｍｓ、２６４ｍｓ、および１０３２ｍｓである。ＳＴ２１では、まず、１０３２ｍｓでポーズテストが行われ、パスしたチップがランクＡに分類される。
【００２９】
次に、２６４ｍｓでポーズテストが行われ、パスしたチップがランクＢに分類される。次に、１３６ｍｓでポーズテストが行われ、パスしたチップがランクＣに分類され、このテストでパスしなかったチップは、ランクＤ（通常のＰｒｅ-Ｄ/Ｓ、例えば、６４ｍｓはパスしているので、不良品には分類しない。）に分類される。  
そして、ＳＴ２２で、チップのヒューズ部１５にそれぞれランクデータ１１が書き込まれる。
【００３０】
ＳＴ２６〜２８における製品テストの基準値は、図３に示したように、１２８ｍｓ、２５６ｍｓ、および１０２４ｍｓである。例えば、ＳＴ２５で読み出されたランクデータ１１がランクＡである場合には、ＳＴ２６でランクＡの基準値、つまり、１０２４ｍｓを用いてポーズテストが実行される。
【００３１】
同様に、ランクＢならばＳＴ２７で２５６ｍｓが用いられ、ランクＣならばＳＴ２８で１２８ｍｓが用いられる。ランクＤの場合は、製品テストは行わず、特定仕様向けとして留保する。
【００３２】
ＳＴ２１におけるランク分けの基準値が製品テストでの基準値より緩いのは、ウェハ状態ではテスト環境が異なるので、厳密なテストを行うと製品テストでパスするはずのチップまでＳＴ２１の段階で落としてしまう危険を減らすためである。
【００３３】
上記実施例１によれば、Ｄ/Ｓ時にウェハ状態でランク分けを行うので、製品テストでの歩留まり低下を大幅に抑制することができる半導体装置およびそのテスト方法を実現することができる。
【００３４】
さらに、上記実施例１によれば、製品テスト前にランクデータ１１に従って分類し、ランクごとに数量を管理することができるので、ユーザ要求仕様が汎用の仕様と異なる場合でも迅速に対応することができる。
【００３５】
上述の実施例１では、機能ユニット１４はＤＲＡＭ部１２とＬｏｇｉｃ部１３で構成されているとしたが、本発明はこれに限られるものではなく、機能ユニット１４が、複数の基準値でランク分け可能なテスト項目を持つ回路部分を有していれば、原理的には適用可能である。
【００３６】
また、上述の実施例１では、ヒューズ部１５はｅ-Ｆｕｓｅであるとしたが、本発明はこれに限られるものではなく、例えば、レーザーＦｕｓｅ、ＥＥＰＲＯＭ（Electrical Erasable PROM）などの不揮発性記憶手段が使用可能である。
【００３７】
さらに、上述の実施例１では、ヒューズ部１５の制御回路１６はテスト専用回路であるとしたが、本発明はこれに限られるものではなく、例えば、機能ユニット１４内の回路と兼用するように構成することもできる。
【００３８】
さらに、上述の実施例１では、ＳＴ２１におけるランク分けのテスト項目はＤＲＡＭ部１２のポーズタイムを例として説明したが、本発明はこれに限られるものではなく、複数の基準値でランク分け可能なテスト項目であれば、原理的には適用可能である。また、ランク分けを３つの基準値によって行っているが、本発明はこれに限られるものではない。
【００３９】
さらに、上述の実施例１では、ＳＴ２１におけるランクテストは、厳しい基準値によるテストから順次行っているが、本発明はこれに限られるものではなく、例えば、緩い基準値のテストから行い、まず、ランクＤを選別するようにしても良い。
【実施例２】
【００４０】
本発明の実施例２に係わる半導体装置の構成および機能は実施例１と同様であるので、実施例１と同じ符号を用い、説明は省略する。
【００４１】
図４は、本発明の実施例２に係わる半導体装置のテスト方法を示すフロー図である。ここでは、主に、Ｄ/Ｓ時のランク分けテスト、および製品テスト時のユーザテストにかかわる部分を示した。また、一例として、３つのユーザ仕様（ユーザＡ〜ユーザＣ）に基づきそれぞれ異なる製品テストを行う場合を示した。
【００４２】
図４に示したように、ＳＴ４１〜ＳＴ４３はウェハ状態で作業され、ＳＴ４６〜ＳＴ４８はパッケージ状態で作業される。
【００４３】
本発明の実施例２に係わる半導体装置のテスト方法は、ウェハテストステップ（ＳＴ４１）、書き込みステップ（ＳＴ４２）、Ｆｉｎａｌ Ｄ/Ｓステップ（ＳＴ４３）、パッケージングステップ（ＳＴ４４）、選別ステップ（ＳＴ４５）、およびユーザテストステップ（ＳＴ４６〜４８）を備えている。
【００４４】
ＳＴ４１〜ＳＴ４４は、実施例１で図２に示したＳＴ２１〜ＳＴ２４と同様であるので、説明は省略する。実施例１との違いは、ＳＴ４１で複数のテスト項目に対してそれぞれランク分けを行うことである。
【００４５】
図５は、本発明の実施例２に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの別の基準値を示すテーブルである。ここでは、他のテスト項目の一例として、ＤＲＡＭ部１２のアクセスタイム（Access Time）を４つにランク分け（ランクＡ〜ランクＤ）し、製品テストを行う場合を示した。  
テーブルの構成は図２と同様なので、詳しい説明は省略する。
【００４６】
ＳＴ４５では、ユーザの要求仕様に基づいて、各ユーザ向けの製品テストを行うチップを選別する。選別の対象となるテスト項目は、ＳＴ４１でランク分けに用いられたテスト項目で、これらのランクデータ１１の組み合わせで特定ユーザ向け製品テスト（ＳＴ４６〜ＳＴ４８）が選択される。
【００４７】
図６は、本発明の実施例２に係わる半導体装置のテスト方法におけるユーザ要求仕様とランクデータ１１に基づく選別の一例を示すテーブルである。ここでは、ＤＲＡＭ部１２のポーズタイムおよびアクセスタイムの組み合わせによる選別の一例を示した。
【００４８】
図６（ａ）は、ユーザＡ〜ユーザＣのポーズタイムおよびアクセスタイムの要求値を示し、図６（ｂ）は、各ユーザ向けの製品テスト（ＳＴ４６〜ＳＴ４８）にかけるチップのランクデータ１１の組み合わせを示している。
【００４９】
ＳＴ４６では、ＳＴ４５でユーザＡからの要求仕様に基づいて選別されたチップが、通常の製品テストに加えて、ユーザＡの要求仕様でも製品テストされる。すなわち、図６（ａ）の要求仕様であれば、ポーズタイムがランクＤでアクセスタイムがランクＡのチップが、ＳＴ４５で選別され、ＳＴ４６のユーザＡ向け製品テストにかけられる。
【００５０】
同様に、ＳＴ４７ではユーザＢからの要求仕様が用いられ、ＳＴ４８ではユーザＣからの要求仕様が用いられる。
【００５１】
上記実施例２によれば、実施例１での効果に加えて、Ｄ/Ｓ時に複数のテスト項目に対してランク分けが行われるので、ユーザからの要求仕様が汎用仕様と異なる場合でも、製品テストでの歩留まり低下を抑制でき、かつ、短い納期で特定ユーザ向け製品を出荷することができる。
【００５２】
上述の実施例２では、ＳＴ４５での選別は、説明を簡単にするためＤＲＡＭ部１２のポーズタイムとアクセスタイムの組み合わせであるとしたが、本発明はこれに限られるものではなく、ＳＴ４１でランク分け可能なテスト項目であれば、原理的には任意の数の組み合わせで適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１に係わる半導体装置を示す回路ブロック図。
【図２】本発明の実施例１に係わる半導体装置のテスト方法を示すフロー図。
【図３】本発明の実施例１に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの基準値を示すテーブル。
【図４】本発明の実施例２に係わる半導体装置のテスト方法を示すフロー図。
【図５】本発明の実施例２に係わる半導体装置のテスト方法におけるランク分けおよびランクテストの別の基準値を示すテーブル。
【図６】本発明の実施例２に係わる半導体装置のテスト方法におけるユーザ要求仕様とランクデータ１１に基づく選別の一例を示すテーブル。
【符号の説明】
【００５４】
１１  ランクデータ
１２  ＤＲＡＭ部
１３  Ｌｏｇｉｃ部
１４  機能ユニット
１５  ヒューズ部
１６  制御回路
ＳＴ２１、ＳＴ４１  ウェハテストステップ
ＳＴ２２、ＳＴ４２  書き込みステップ
ＳＴ２５  読み出しステップ
ＳＴ２６〜２８  ランクテストステップ
ＳＴ４５  選別ステップ
ＳＴ４６〜４８  ユーザテストステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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