(57)【要約】【課題】  位相比較誤差の低減を図る。【解決手段】  クロック入力部（１９０）とデータ入力部（１１２）とを結ぶ線（２０１）に直交し、且つ、上記クロック入力部を通る第１ライン（Ｌ１）と、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ライン（Ｌ２）との間に、位相調整回路（１３０）を配置する。上記第１ラインと上記第２ラインとの間に上記位相調整回路が配置されることにより、クロック入力部から位相調整回路における正規クロック入力回路までの距離と、データ入出力部から位相調整回路におけるレプリカクロック入力回路までの距離とをほぼ等しくすることができるので、上記クロック入力部から上記正規クロック入力回路に至る配線と、上記データ入出力部から上記レプリカクロック入力回路に至る配線とを等長配線とすることで、上記位相調整回路における位相比較回路での位相比較誤差の低減を達成する。【選択図】        図１
2006079743.tif 000002
【特許請求の範囲】
【請求項１】
外部からクロック信号を取り込むためのクロック入力部と、
上記クロック信号に基づいて形成された正規クロック信号を分配可能な正規クロックパスと、
上記正規クロック信号に同期して外部からデータを取り込むためのデータ入力部と、
上記正規クロックパスに対応して形成され、上記正規クロック信号に対応するレプリカクロック信号を伝達するためのレプリカクロックパスと、
上記クロック入力部を介して上記クロック信号が伝達される正規クロック入力回路と、上記レプリカクロックパスを介して上記レプリカクロック信号が伝達されるレプリカクロック入力回路と、上記正規クロック入力回路を介して取り込まれた正規クロック信号と上記レプリカクロック入力回路を介して取り込まれた上記レプリカクロック信号との位相比較を行う位相比較回路と、上記位相比較回路での位相比較結果に基づいて、上記正規クロック信号の遅延時間調整を可能とする遅延回路とを含んで成る位相調整回路と、を備えた半導体集積回路であって、
上記レプリカクロックパスは、上記データ入力部から上記レプリカクロック入力回路に至るフィードバック経路を含み、
上記クロック入力部と上記データ入力部とを結ぶ線に直交し、且つ、上記クロック入力部を通る第１ラインと、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ラインとの間に、上記位相調整回路を配置して成る半導体集積回路。
【請求項２】
上記位相調整回路は、上記クロック入力部と上記データ入力部とを結ぶラインに直交し、且つ、上記位相比較回路を通るラインを基準に線対称となるように上記正規クロック入力回路と上記レプリカクロック入力回路とがレイアウトされて成る請求項１記載の半導体集積回路。
【請求項３】
上記フィードバック経路の長さと、上記クロック入力部から上記正規クロック入力回路に至るクロック伝達経路の長さとが、ほぼ等しくされた請求項２記載の半導体集積回路。
【請求項４】
上記クロック入力部は、クロック信号を取り込むためのクロックパッドと、上記クロックパッドを介して取り込まれたクロック信号をバッファリングするためのクロックバッファ回路と、を含んで成り、
上記データ入力部は、それぞれデータの取り込みを可能とする複数のデータパッドと、上記複数のデータバッドに対応して形成され、且つ、それぞれ対応するデータパッドを介して取り込まれたデータをバッファリングするための複数のデータ入力バッファと、上記データ入力バッファの出力データを、上記正規クロック信号に基づいて取り込むためのデータレジスタ回路と、を含んで成る請求項３記載の半導体集積回路。
【請求項５】
上記クロックパッドと上記複数のデータパッドとは、一直線上に配列された請求項４記載の半導体集積回路。
【請求項６】
上記正規クロックパスを形成する配線と、上記レプリカクロックパスを形成する配線とに、同一配線層が使われた請求項５記載の半導体集積回路。
【請求項７】
上記正規クロックパスを形成する配線と正規クロックパスを形成する配線とは、それぞれ隣接配置された低電位側電源配線によってシールドされた請求項６記載の半導体集積回路。
【請求項８】
上記正規クロックパスと上記レプリカクロックパスとが並走された請求項７記載の半導体集積回路。
【請求項９】
上記レプリカクロックパスには、上記位相調整回路に対応するレプリカが設けられ、上記位相調整回路とそれに対応するレプリカには、共通の電源配線を介して動作用電源電圧が供給される請求項８記載の半導体集積回路。
【請求項１０】
上記位相調整回路に対応するレプリカは、上記第１ラインを基準に、上記位相調整回路に対して線対称となるようにレイアウトされて成る請求項９記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれに含まれるクロック信号の分配技術に関し、例えばスタティック型ランダムアクセスメモリ（ＳＲＡＭ）に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭにおける動作の高速化に伴って、外部クロック信号と内部クロック信号とのタイミングずれに対する許容範囲が狭くなる。そこで、外部クロック信号の位相と、外部クロック信号を入力とし、タイミング調整回路において生成された内部クロック信号の位相とを比較し、その比較結果に基づいて、タイミング調整回路に含まれる遅延回路の遅延時間を調整することが提案されている（例えば特許文献１参照）。
【０００３】
チップ外部から入力されたクロック信号と、データ入力レジスタ用クロック信号との同期は、ＤＬＬ（ディレイ・ロックド・ループ）回路でとることができる。このＤＬＬ回路においては、チップの外部から入力されたクロック信号と、このクロック信号の分配系に対応して形成されたレプリカ回路を介して帰還されたクロック信号との位相比較を行い、その位相比較結果に基づいて上記クロック信号の遅延時間を調整することによって同期クロック信号を生成することができる。
【０００４】
【特許文献１】特開２０００−１６３９９９号公報（第４〜５頁、図２，５及び７）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路におけるクロック分配系について本願発明者が検討したところ、正規クロック分配系と、レプリカ系との間で負荷の不均衡を生ずることによって、位相比較誤差が比較的大きくなってしまうことが見いだされた。ここで図２に示されるように、それぞれ正規クロック信号に同期して外部からデータを取り込むためのデータ入力部１０，１２、外部からクロック信号を取り込むためのクロック入力部１１、上記クロック入力部１１を介して取り込まれたクロック信号を所定時間遅延することによって正規クロック信号の位相調整を可能とするＤＬＬ（ディレイ・ロックド・ループ）回路１３、上記正規クロック信号を分配するための正規クロックパス２３、上記正規クロックパス２３に対応するレプリカクロックパス２４とが形成される場合を考える。ＤＬＬ回路１３は、上記クロック入力部１１を介して伝達されたクロック信号を取り込むための正規クロック入力回路１７、正規クロック信号を出力するための正規クロック出力回路１６、レプリカクロック信号を出力するためのレプリカクロック出力回路１４、レプリカクロック信号を取り込むためのレプリカクロック入力回路１８、上記正規クロック入力回路を介して取り込まれたクロック信号と、上記レプリカクロック入力回路１８を介して取り込まれたレプリカクロック信号との位相比較を行うための位相比較回路１５と、上記位相比較回路１５での位相比較結果に基づいて上記正規クロック信号を遅延するための遅延回路（図示せず）とを含む。正規クロックパス２３には、バッファ１９からバッファ２０を介してデータ入力部１０に至る第１パスと、バッファ１９からバッファ２２を介してデータ入力部１２に至る第２パスが含まれる。ＤＬＬ回路１３のレイアウト位置によっては、クロック入力部１１から正規クロック入力回路１７との間の距離４２と、データ入力部１０における上記クロック入力部１１側からレプリカクロック入力回路１８との間の距離４１とが大きく異なってしまい、そこでの信号遅延時間の差が、正規クロック分配系とレプリカ系との間で負荷の不均衡を生じ、このことが、位相比較回路１５での位相比較誤差の増大を招く。
【０００６】
また、図３に示されるように、上記データ入力部１０に対して、正規クロック信号に同期してデータを取り込むためのデータ入力部３２が対向配置され、このデータ入力部３２を介してレプリカクロックがレプリカクロック入力回路１８に帰還される場合にも、図２に示される場合と同様のことがいえる。図３に示される構成では、ＤＬＬ回路１３に対応するＤＬＬ回路レプリカ２７が配置され、バッファ１９からバッファ２１、データ入力部１０、及びＤＬＬ回路レプリカ２７を介してバッファ１９に至る第１レプリカクロックパス２４と、このバッファ１９からバッファ３０及びデータ入力部３２を介してレプリカクロック入力回路１８に至る第２レプリカクロックパス３１が形成されており、レプリカクロック信号は上記第１レプリカクロックパス２４と、第２レプリカクロックパス３１との双方で位相遅延が与えられるようになっている。クロック入力部１１から正規クロック入力回路１７までの距離４２と、データ入力部１０における上記クロック入力部１１側からレプリカクロック入力回路２８までの距離４３とは、ほぼ等しくされているものの、データ入力部３２における上記クロック入力部１１側からレプリカクロック入力回路１８までの距離４５が比較的長くなっているために、正規クロック分配系とレプリカ系との間で負荷の不均衡を生じ、そのことが位相比較回路１５での位相比較誤差の原因となる。
【０００７】
本発明の目的は、位相比較誤差の低減を図るための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、外部からクロック信号を取り込むためのクロック入力部と、上記クロック信号に基づいて形成された正規クロック信号を分配可能な正規クロックパスと、上記正規クロック信号に同期して外部からデータを取り込むためのデータ入力部と、上記正規クロックパスに対応して形成され、上記正規クロック信号に対応するレプリカクロック信号を伝達するためのレプリカクロックパスと、上記正規クロック信号の遅延時間調整を可能とする遅延回路とを含んで成る位相調整回路とを備えた半導体集積回路において、上記位相調整回路は、上記クロック入力部を介して上記クロック信号が伝達される正規クロック入力回路と、上記レプリカクロックパスを介して上記レプリカクロック信号が伝達されるレプリカクロック入力回路と、上記正規クロック入力回路を介して取り込まれた正規クロック信号と上記レプリカクロック入力回路を介して取り込まれた上記レプリカクロック信号との位相比較を行う位相比較回路と、上記位相比較回路での位相比較結果に基づいて、上記正規クロック信号の遅延時間調整を可能とする遅延回路とを含んで成る位相調整回路とを含んで成り、上記レプリカクロックパスは、上記データ入力部から上記レプリカクロック入力回路に至るフィードバック経路を含む。このとき、上記クロック入力部と上記データ入力部とを結ぶ線に直交し、且つ、上記クロック入力部を通る第１ラインと、上記第１ラインに対して並行され、且つ、上記データ入力部における上記クロック入力部側を通る第２ラインとの間に、上記位相調整回路を配置する。
【００１１】
上記の手段によれば、上記第１ラインと上記第２ラインとの間に上記位相調整回路が配置されることにより、クロック入力部から位相調整回路における正規クロック入力回路までの距離と、データ入出力部から位相調整回路におけるレプリカクロック入力回路までの距離とをほぼ等しくすることができ、それにより、上記クロック入力部から上記正規クロック入力回路に至る配線と、上記データ入出力部から上記レプリカクロック入力回路に至る配線とを等長配線とすることができる。この結果、上記クロック入力部から上記正規クロック入力回路に至る経路での信号遅延時間と、上記データ入出力部から上記レプリカクロック入力回路に至る経路での信号遅延時間とを揃えることができるので、正規クロック分配系とレプリカ系との間で負荷均衡を図ることができる。このことが、上記位相調整回路における位相比較回路での位相比較誤差の低減を達成する。
【００１２】
このとき、上記位相調整回路は、上記クロック入力部と上記データ入力部とを結ぶラインに直交し、且つ、上記位相比較回路を通るラインを基準に線対称となるように上記正規クロック入力回路と上記レプリカクロック入力回路とをレイアウトすることができる。
【００１３】
上記クロック入力部は、クロック信号を取り込むためのクロックパッドと、上記クロックパッドを介して取り込まれたクロック信号をバッファリングするためのクロックバッファ回路と、を含んで構成し、上記データ入力部は、それぞれデータの取り込みを可能とする複数のデータパッドと、上記複数のデータパッドに対応して形成され、且つ、それぞれ対応するデータパッドを介して取り込まれたデータをバッファリングするための複数のデータ入力バッファと、上記データ入力バッファの出力データを、上記正規クロック信号に基づいて取り込むためのデータレジスタ回路と、を含んで構成することができる。
【００１４】
上記クロックパッドと上記複数のデータパッドとは、一直線上に配列することができる。
【００１５】
上記正規クロックパスを形成する配線と、上記レプリカクロックパスを形成する配線とに、同一配線層を使うことができる。
【００１６】
上記正規クロックパスを形成する配線と正規クロックパスを形成する配線とを、それぞれ隣接配置された低電位側電源配線によってシールドすることができる。
【００１７】
上記正規クロックパスと上記レプリカクロックパスとを並走させることができる。
【００１８】
上記レプリカクロックパスには、上記位相調整回路に対応するレプリカが設けられ、上記位相調整回路とそれに対応するレプリカには、共通の電源配線を介して動作用電源電圧が供給される。
【００１９】
上記位相調整回路に対応するレプリカは、上記第１ラインを基準に、上記位相調整回路に対して線対称となるようにレイアウトすることができる。
【００２０】
上記正規クロック信号に同期してＳＲＡＭの書き込みデータを取り込むことができる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、位相比較回路での位相比較誤差の低減を達成することができる。
【発明を実施するための最良の形態】
【００２３】
図１には、本発明にかかる半導体集積回路の一例であるＳＲＡＭの主要部が示される。
【００２４】
図１に示されるＳＲＡＭは、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２５】
図１に示されるＳＲＡＭは、メモリセルアレイ１００，１０１，１０２，１０３を有し、メモリセルアレイ１００とメモリセルアレイ１０１との間に直接周辺回路１０４が配置され、メモリセルアレイ１０２とメモリセルアレイ１０３との間に直接周辺回路１０５が配置される。そして、メモリセルアレイ１００，１０１、直接周辺回路１０４と、メモリセルアレイ１０２，１０３、直接周辺回路１０５との間には、外部との間でデータの入出力を可能とするデータ入出力系が配置される。上記メモリセルアレイ１００，１０１，１０２，１０３は、それぞれ複数のスタティック型メモリセルがアレイ状に配列されて成る。上記直接周辺回路１０４，１０５には、外部から与えられたアドレス信号をデコードするためのデコーダや、そのデコード結果に基づいてワード線を駆動するためのドライバ、データ線選択のためのカラム選択回路、スタティック型メモリセルから出力された信号を増幅するためのセンスアンプなどが含まれる。上記メモリセルアレイ１００，１０１，１０２，１０３への書き込みデータは、上記データ入出力系を介して外部から取り込まれる。このとき、書き込みデータは、後に詳述するように、位相調整されたクロック信号に同期して取り込まれる。また、上記メモリセルアレイ１００，１０１，１０２，１０３から読み出されたデータは上記データ入出力系を介して外部出力される。上記データ入出力系は以下のように構成される。
【００２６】
相補レベルのクロック信号を外部から取り込むためのクロック入力部１９０、外部との間でデータの入出力を可能とするデータ入出力部１１０，１１２，１１３，１１４が設けられる。上記クロック入力部１９０は、クロック信号を取り込むためのクロック入力パッド１９０Ａと、上記クロック入力パッド１９０Ａを介して取り込まれたクロック信号が伝達されるクロック入力回路１９０Ｂとを含む。このクロック入力回路１９０Ｂには、上記クロック入力パッド１９０Ａを介して取り込まれたクロック信号をバッファリングするためのバッファ回路が含まれる。
【００２７】
データ入出力部１１０は、メモリセルアレイ１００の近傍に配置され、データの入出力を可能とするデータ入出力パッド列１１０Ａと、上記データ入出力パッド列１１０Ａに対応して配置されたデータ入出力回路１１０Ｂとを含む。データ入出力部１１２は、メモリセルアレイ１０１の近傍に配置され、データの入出力を可能とするデータ入出力パッド列１１２Ａと、上記データ入出力パッド列１１２Ａに対応して配置されたデータ入出力回路１１２Ｂとを含む。データ入出力部１１３は、メモリセルアレイ１０２の近傍に配置され、データの入出力を可能とするデータ入出力パッド列１１３Ａと、上記データ入出力パッド列１１３Ａに対応して配置されたデータ入出力回路１１３Ｂとを含む。データ入出力部１１４は、メモリセルアレイ１０３の近傍に配置され、データの入出力を可能とするデータ入出力パッド列１１４Ａと、上記データ入出力パッド列１１４Ａに対応して配置されたデータ入出力回路１１４Ｂとを含む。
【００２８】
正規クロック信号の位相調整のためにＤＬＬ回路１３０が配置される。このＤＬＬ回路１３０は、上記クロック入力回路１９０Ｂを介して上記クロック信号が伝達される正規クロック入力回路１３１と、レプリカクロック信号が伝達されるレプリカクロック入力回路１３２と、上記正規クロック入力回路１３１を介して取り込まれた正規クロック信号と上記レプリカクロック入力回路１３２を介して取り込まれたレプリカクロック信号との位相比較を可能とする位相比較回路１３３と、レプリカクロック信号の出力を可能とするレプリカクロック出力回路１３４と、正規クロック信号の出力を可能とする正規クロック出力回路１３５とを含む。ここでこのＤＬＬ回路１３０が、本発明における位相調整回路の一例とされる。また、上記ＤＬＬ回路１３０に対応してＤＬＬレプリカ１４０が配置される。このＤＬＬ回路レプリカ１４０は、上記レプリカクロック入力回路１３２に対応するレプリカクロック入力回路１４１と、上記レプリカクロック出力回路１３４に対応するレプリカクロック出力回路１４２とを含む。本例において上記ＤＬＬ回路１３０における各回路の動作用電源電圧と、上記ＤＬＬ回路レプリカ１４０における各回路の動作用電源電圧は、共通の電源配線１５０から供給されることで、上記ＤＬＬ回路１３０と上記ＤＬＬ回路レプリカ１４０とでの電源電圧変動等を揃えている。また、この共通の電源配線１５０は、上記ＤＬＬ回路１３０及び上記ＤＬＬ回路レプリカ１４０以外の回路や、上記直接周辺回路１０４，１０５の電源配線と分離されているため、上記ＤＬＬ回路１３０及び上記ＤＬＬ回路レプリカ１４０以外の回路や、上記直接周辺回路１０４，１０５の動作に起因する電源電圧変動（ノイズ）の影響を抑えることができる。
【００２９】
上記正規クロック出力回路１３５から出力された正規クロックは、正規クロックパスを介して上記データ入出力回路１１０Ｂ，１１２Ｂ，１１３Ｂ，１１４Ｂに分配される。上記正規クロックパスは、上記正規クロック出力回路１３５からバッファ１６１，１６２，１６３を介して上記データ入出力回路１１０Ｂ，１１４Ｂに至る第１正規クロックパス２１０と、上記正規クロック出力回路１３５からバッファ１６４，１６５，１６６を介してデータ入出力回路１１２Ｂ，１１３Ｂに至る第２正規クロックパス２１１とを含む。データ入出力回路１１０Ｂ、１１２Ｂ、１１３Ｂ、１１４Ｂにおいては、伝達されたクロック信号に同期してデータの取り込みが可能とされる。
【００３０】
また、上記レプリカクロック出力回路１３４から出力されたレプリカクロック信号は、レプリカクロックパス２２０を介してレプリカクロック入力回路１３２に伝達される。上記レプリカクロックパス２２０は、レプリカクロック出力回路１３４からバッファ１７１，１７２，１７３、ＤＬＬ回路レプリカ１４０、バッファ１７４，１７５，１７６、データ入出力回路１１２Ｂを介してレプリカクロック入力回路１３２に至る経路とされる。ここで、データ入出力回路１１２Ｂから上記レプリカクロック入力回路１３２に至る経路をフィードバック経路と称する。
【００３１】
上記ＤＬＬ回路１３０のレイアウト位置は以下のように決定される。
【００３２】
上記クロック入力部１９０と上記データ入出力部１１２とを結ぶ線２０１に直交し、且つ、上記クロック入力部１９０を通る第１ラインＬ１と、上記第１ラインＬ１に対して並行され、且つ、上記データ入出力部１１２における上記クロック入力部１９０側を通る第２ラインＬ２との間に、上記ＤＬＬ回路１３０が配置される。このとき、上記ＤＬＬ回路１３０においては、上記クロック入力部１９０と上記データ入出力部１１２とを結ぶ線２０１に直交し、且つ、位相比較器１３３を通るラインＬ４を基準に正規クロック入力回路１３１とレプリカクロック入力回路１３２とが線対称となるようにレイアウトされる。このようなレイアウトによれば、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１までの距離１８１と、データ入出力部１１２からＤＬＬ回路１３０におけるレプリカクロック入力回路１３２までの距離１８３とをほぼ等しくすることができる。これにより、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１に至る配線と、データ入出力部１１２からＤＬＬ回路１３０におけるレプリカクロック入力回路１３２に至る配線とを等長配線とすることができる。それにより、例えば図２や図３に示される場合に比べて、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１に至る経路での信号遅延時間と、データ入出力部１１２からＤＬＬ回路１３０におけるレプリカクロック入力回路１３２に至る経路での信号遅延時間とを揃えることができるので、正規クロック分配系とレプリカ系との間で負荷均衡を図ることができる。
【００３３】
同様に、ＤＬＬ回路レプリカ１４０のレイアウト位置は以下のように決定される。
【００３４】
上記クロック入力部１９０と上記データ入出力部１１０とを結ぶ線２０３に直交し、且つ、上記クロック入力部１９０を通る第１ラインＬ１と、上記第１ラインＬ１に対して並行され、且つ、上記データ入出力部１１０における上記クロック入力部１９０側を通る第３ラインＬ３との間に、ＤＬＬ回路レプリカ１４０が配置される。このとき、ＤＬＬ回路レプリカ１４０において、レプリカクロック入力回路１４１やレプリカクロック出力回路１４２と、上記ＤＬＬ回路１３０におけるレプリカクロック入力回路１３２やレプリカクロック出力回路１３４とは、上記ラインＬ１を基準に線対称となるようにレイアウトされる。このようなレイアウトによれば、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１までの距離１８１と、データ入出力部１１０からＤＬＬ回路レプリカ１４０におけるレプリカクロック入力回路１４１までの距離１８２とをほぼ等しくすることができるので、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１に至る配線と、データ入出力部１１０からＤＬＬ回路レプリカ１４０におけるレプリカクロック入力回路１４１に至る配線とを等長配線とすることができる。このことは、正規クロック分配系とレプリカ系との間で負荷均衡を図る上で有効とされる。
【００３５】
図４には、上記データ入出力回路１１２Ｂの構成例が示される。
【００３６】
上記データ入出力回路１１２Ｂは、上記データ入出力パッド列１１２Ａに対応する複数の入出力回路を有する。図４には上記複数の入出力回路のうちの一つが示される。図４に示される入出力回路は、データ（ＤＡＴＡＯＵＴ）の出力を可能とする出力バッファ３０１、データ（ＤＡＴＡＩＮ）の取り込みを可能とする入力バッファ３０２、上記入力バッファ３０２を介して取り込まれたデータを、それぞれ正規クロック信号Ｔ（「Ｔ」は非反転を意味する）及び正規クロック信号Ｂ（「Ｂ」は反転を意味する）に同期して保持可能なデータ入力レジスタ回路３０３，３０４，３０５、データ入力レジスタ回路３０５の出力を論理反転するためのインバータ３０６と、上記データ入力レジスタ回路３０３，３０４，３０５に対応するゲート負荷３０７を含む。上記データ入力レジスタ回路３０４の出力データＬＳＢ０、上記データ入力レジスタ回路３０５の出力データＬＳＢ１は、例えば書き込みデータなどとして直接周辺回路１０４に伝達される。
上記レプリカクロックパス２２０を介して伝達されたレプリカクロック信号は、上記ゲート負荷３０７に入力され、その出力信号ＦＢがＤＬＬ回路１３０におけるレプリカクロック入力回路１３２へ伝達される。
【００３７】
図５には上記ＤＬＬ回路１３０の構成例が示される。
【００３８】
クロック入力部１９０を介して相補レベルのクロック信号（Ｔ，Ｂ）が入力されるものとすると、上記ＤＬＬ回路１３０は、クロック信号（Ｔ）に対応する第１ＤＬＬ回路５０１と、クロック信号（Ｂ）に対応する第２ＤＬＬ回路５０２とを含んで構成される。第１ＤＬＬ回路５０１と第２ＤＬＬ回路５０２とは、互いに等しい構成であるため、第１ＤＬＬ回路５０１についてのみ詳細に説明する。尚、第１ＤＬＬ回路５０１の構成ブロックについては添え字「−１」を付し、第２ＤＬＬ回路５０２の構成ブロックについては添え字「−２」を付すことによって区別されている。
【００３９】
特に制限されないが、第１ＤＬＬ回路５０１は、分配系Ａを介して伝達された正規クロック信号を取り込むための正規クロック入力回路１３１−１、上記正規クロック入力回路１３１−１の出力クロック信号を分周するための分周回路４１０−１、レプリカクロック信号を取り込むためのレプリカクロック入力回路１３２−１、上記レプリカクロック入力回路１３２−１を介して取り込まれたレプリカクロック信号を分周するための分周回路４１１−１、上記分周回路４１０−１の出力クロック信号と分周回路４１１−１の出力クロック信号との位相比較を行うための位相比較回路４０９−１、上記正規クロック入力回路１３１−１の出力クロック信号に対する遅延量を微調整可能な微調遅延回路４０１−１、微調遅延回路４０１−１の出力クロック信号に対する遅延量を粗調整可能な粗調遅延回路４０２−１、粗調遅延回路４０２−１の出力クロック信号に対する遅延量の粗調整を可能とする粗調遅延回路４０４−１、出力選択用スイッチ４０５−１、上記微調遅延回路４０１−１，４０３−１の遅延量制御を行う微調整カウンタ４０６−１、上記粗調遅延回路４０２−１，４０４−１の遅延量制御を行う粗調カウンタ４０７−１、上記位相比較回路４０９−１の出力に基づいて上記微調整カウンタ４０６−１及び上記粗調カウンタ４０７−１の動作を制御する制御回路４０８−１を含んで成る。上記微調カウンタ４０６−１及び上記粗調カウンタ４０７−１は、特に制限されないが、アップダウンカウンタとされ、制御回路４０８−１の制御によりアップカウント及びダウンカウント可能とされる。そのような上記微調カウンタ４０６−１及び上記粗調カウンタ４０７−１のカウント出力に基づいて、それぞれ上記微調遅延回路４０１−１，４０３−１での遅延量の制御、及び上記粗調遅延回路４０２−１，４０４−１での遅延量の制御が行われる。レプリカ６０１−１には、上記レプリカクロックパス２２０及びＤＬＬ回路レプリカ１４０が含まれる。また、分配系Ａには、ＤＬＬ回路１３０の入力側の正規クロックパスが含まれ、分配系Ｂには、ＤＬＬ回路１３０の出力側の正規クロックパスが含まれる。出力選択用スイッチ４０５−１，４０５−２は、制御信号に基づいて、上記粗調遅延回路４０２−１の出力信号と上記粗調遅延回路４０２−２の出力信号とを選択的にデータ入力レジスタ回路３０３とデータ入力レジスタ３０４，３０５とに供給する。つまり、データ入力レジスタ回路３０３とデータ入力レジスタ３０４，３０５とに供給されるクロック信号を、第１ＤＬＬ回路５０１の出力とするか、第２ＤＬＬ回路５０２の出力とするかの切り換えを制御信号によって行うことができる。
【００４０】
図６には、上記正規クロックパス２１０，２１１の形成に使用される正規クロック配線と、上記レプリカクロックパス２２０の形成に使用されるレプリカクロック配線との関係が示される。また、図７には、図６における線分Ａ−Ｂでの切断断面が示される。図５及び図６に示されるように、正規クロック配線、レプリカクロック配線、低電位側電源ＶＳＳ（グランド）の配線には、全て同一の配線層が使われ、それらが互いに並行となるようにレイアウトされる。正規クロック配線、レプリカクロック配線、低電位側電源ＶＳＳ（グランド）の配線と、下層配線との間は層間絶縁膜で隔絶される。尚、正規クロック配線やレプリカクロック配線が、その一部において異なる配線層に変更される場合には、正規クロック配線とレプリカクロック配線との間で、コンタクト数や配線層の変更回数などを揃えるのが望ましい。このようにすることで、上記正規クロックパス２１０，２１１と上記レプリカクロックパス２２０とで負荷条件を整合させることができるので、位相比較回路１３３における入力誤差、すなわち、正規クロックとレプリカクロックとの間の位相誤差を抑えることができる。また、正規クロック配線とレプリカクロック配線との間に低電位側電源ＶＳＳの配線を設けた場合には、低電位側電源ＶＳＳの配線がシールド機能を発揮するので、正規クロック信号とレプリカクロック信号との間のカップリングの防止を図ることができる。
【００４１】
上記例によれば、以下の作用効果を得ることができる。
【００４２】
（１）上記クロック入力部１９０と上記データ入出力部１１２とを結ぶ線２０１に直交し、且つ、上記クロック入力部１９０を通る第１ラインＬ１と、上記第１ラインＬ１に対して並行され、且つ、上記データ入出力部１１２における上記クロック入力部１９０側を通る第２ラインＬ２との間に、上記ＤＬＬ回路１３０が配置される。さらに、上記ＤＬＬ回路１３０においては、上記クロック入力部１９０と上記データ入出力部１１２とを結ぶ線２０１に直交し、且つ、位相比較器１３３を通るラインＬ４を基準に正規クロック入力回路１３１とレプリカクロック入力回路１３２とが線対称となるようにレイアウトされる。かかるレイアウトにおいては、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１までの距離１８１と、データ入出力部１１２からＤＬＬ回路１３０におけるレプリカクロック入力回路１３２までの距離１８３とをほぼ等しくすることができるので、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１に至る配線と、データ入出力部１１２からＤＬＬ回路１３０におけるレプリカクロック入力回路１３２に至る配線とを等長配線とすることができる。それにより、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１に至る経路での信号遅延時間と、データ入出力部１１２からＤＬＬ回路１３０におけるレプリカクロック入力回路１３２に至る経路での信号遅延時間とを揃えることができるので、正規クロック分配系とレプリカ系との間で負荷均衡を図ることができる。このように正規クロック分配系とレプリカ系との間で負荷が均衡されることにより、ＤＬＬ回路１３０における位相比較回路での位相比較誤差の低減を図ることができる。
【００４３】
（２）上記クロック入力部１９０と上記データ入出力部１１０とを結ぶ線２０３に直交し、且つ、上記クロック入力部１９０を通る第１ラインＬ１と、上記第１ラインＬ１に対して並行され、且つ、上記データ入出力部１１０における上記クロック入力部１９０側を通る第３ラインＬ３との間に、ＤＬＬ回路レプリカ１４０が配置され、レプリカクロック入力回路１４１やレプリカクロック出力回路１４２と、上記ＤＬＬ回路１３０におけるレプリカクロック入力回路１３２やレプリカクロック出力回路１３４とは、上記ラインＬ１を基準に線対称となるようにレイアウトされる。それにより、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１までの距離１８１と、データ入出力部１１０からＤＬＬ回路レプリカ１４０におけるレプリカクロック入力回路１４１までの距離１８２とをほぼ等しくすることができるので、クロック入力部１９０からＤＬＬ回路１３０における正規クロック入力回路１３１に至る配線と、データ入出力部１１０からＤＬＬ回路レプリカ１４０におけるレプリカクロック入力回路１４１に至る配線とを等長配線とすることができるので、ＤＬＬ回路１３０における位相比較回路での位相比較誤差の低減を図ることができる。
【００４４】
（３）上記ＤＬＬ回路１３０における各回路の動作用電源電圧と、上記ＤＬＬ回路レプリカ１４０における各回路の動作用電源電圧は、共通の電源配線１５０から供給されることで、上記ＤＬＬ回路１３０と上記ＤＬＬ回路レプリカ１４０とでの電源電圧変動等が揃えられる。また、この共通の電源配線１５０は、上記ＤＬＬ回路１３０及び上記ＤＬＬ回路レプリカ１４０以外の回路や、上記直接周辺回路１０４，１０５の電源配線と分離されているため、上記ＤＬＬ回路１３０及び上記ＤＬＬ回路レプリカ１４０以外の回路や、上記直接周辺回路１０４，１０５の動作に起因する電源電圧変動（ノイズ）の影響を抑えることができる。このことは、ＤＬＬ回路１３０における位相比較回路での位相比較誤差の低減を図る上で有効とされる。
【００４５】
（４）正規クロック配線、レプリカクロック配線、低電位側電源ＶＳＳ（グランド）の配線には、全て同一の配線層が使われ、それらが互いに並行となるようにレイアウトされる。このようにすることで、上記正規クロックパス２１０，２１１と上記レプリカクロックパス２２０とを整合させることができるので、位相比較回路１３３における位相誤差を抑えることができる。
【００４６】
（５）正規クロック配線とレプリカクロック配線との間に低電位側電源ＶＳＳの配線を設けることで、正規クロック配線とレプリカクロック配線との間のカップリングの防止を図ることができる。
【００４７】
（６）上記（１）〜（５）の作用効果により位相比較回路１３３における位相誤差を抑えることができるので、ＤＬＬ回路１３０において、制御回路４０８−１，４０８−２の制御による遅延時間の粗調整や微調整を精度良く行うことができる。
【００４８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４９】
例えば、上記の例ではＤＬＬ回路１３０とそのレプリカ１４０とを含むものについて説明したが、それに代えて、ＰＬＬ（フェーズ・ロックド・ループ）とそのレプリカを用いるようにしても良い。
【００５０】
位相比較回路１３３での位相筆禍得誤差の更なる低減を図るには、上記ＤＬＬ回路１３０において、上記クロック入力部１９０と上記データ入出力部１１２とを結ぶ線２０１に直交し、且つ、位相比較器１３３を通るラインＬ４を基準に線対称となるように、正規クロック出力回路１３５とレプリカクロック出力回路１３４とをレイアウトすると良い。
【００５１】
また、正規クロック信号とレプリカクロック信号との間に、低電位側電源ＶＳＳの配線を設けているが、それに代えて高電位側電源ＶＤＤの配線を設ける様にしても良い。
【００５２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【００５３】
本発明は、クロック信号の位相調整を行う位相調整回路を含むことを条件に適用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明にかかる半導体集積回路の一例であるＳＲＡＭにおける主要部の構成例ブロック図である。
【図２】上記ＳＲＡＭにおける主要部の比較対象とされる回路の構成例ブロック図である。
【図３】上記ＳＲＡＭにおける主要部の比較対象とされる回路の構成例ブロック図である。
【図４】図１におけるデータ入出力回路の詳細な構成例ブロック図である。
【図５】図１におけるＤＬＬ回路の詳細な構成例ブロック図である。
【図６】ＳＲＡＭにおける主要部の配線についての平面図である。
【図７】図６における線分Ａ−Ｂの切断断面図である。
【符号の説明】
【００５５】
１００，１０１，１０２，１０３  メモリセルアレイ
１０４，１０５  直接周辺回路
１１０，１１２，１１３，１１４  データ入出力部
１１０Ａ，１１２Ａ，１１３Ａ，１１４Ａ  データ入出力パッド
１１０Ｂ，１１２Ｂ，１１３Ｂ，１１４Ｂ  データ入出力回路
１３０  ＤＬＬ回路
１３１  正規クロック入力回路
１３２  レプリカクロック入力回路
１３３  位相比較回路
１３４  レプリカクロック出力回路
１３５  正規クロック出力回路
１４０  ＤＬＬ回路レプリカ
１４１  レプリカクロック入力回路
１４２  レプリカクロック出力回路
１５０  電源配線
２１０，２１１  正規クロックパス
２２０  レプリカクロックパス
１９０  クロック入力部
１９０Ａ  クロックパッド
１９０Ｂ  クロック入力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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