(57)【要約】【課題】  本発明は電圧調節手段を備えたフラッシュメモリ装置に関する。【解決手段】  本発明に従うフラッシュメモリ装置は、メモリセル１００と電圧調節回路２００とを含む。メモリセル１００は、多数のスレッショルド電圧状態の中でいずれか一つを有する。そして電圧調節回路２００は、メモリセル１００のスレッショルド電圧状態を識別するための多数の読み取り電圧又はベリファイ電圧をメモリセル１００に提供し、一つのトリム情報に応答して読み取り電圧又はベリファイ電圧を所定の電圧ほどトリミングできる。これにより、トリミング動作後にも読み取り電圧又はベリファイ電圧の間の電圧差を一定に維持できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
多数のスレッショルド電圧状態の中でいずれか一つを有するメモリセル、および
前記多数のスレッショルド電圧状態を識別するための多数の識別電圧を前記メモリセルに提供し、そして一つのトリム情報に応答して前記それぞれの識別電圧を所定の電圧ほどトリミングできる電圧調節回路を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記電圧調節回路は、前記トリム情報を貯蔵するヒューズを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記電圧調節回路は、前記それぞれの識別電圧を同一電圧ほどトリミングできることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための電圧であることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記識別電圧は、前記メモリセルに貯蔵されたデータをベリファイするための電圧であることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための電圧及び前記メモリセルに貯蔵されたデータをベリファイするための電圧であることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項７】
前記メモリセルは、四つのスレッショルド電圧状態の中でいずれか一つを有することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための三つの電圧であることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記識別電圧は、前記メモリセルに貯蔵されたデータをベリファイするための三つの電圧であることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１０】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための三つの電圧及び前記メモリセルに貯蔵されたデータをベリファイするための三つの電圧であることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１１】
多数のスレッショルド電圧状態の中でいずれか一つを有するメモリセル、
前記多数のスレッショルド電圧状態を識別するための多数の識別電圧を発生する、そして一つのトリム情報に応答して前記それぞれの識別電圧を所定の電圧ほどトリミングする電圧発生器、
前記電圧発生器から発生した多数の識別電圧の中でいずれか一つを選択して前記メモリセルに提供する選択回路、および
前記トリム情報を貯蔵し、パワーアップ信号に応答して前記トリム情報を前記電圧発生器に提供する制御回路を含むことを特徴とするフラッシュメモリ装置。
【請求項１２】
前記制御回路は、前記トリム情報を貯蔵するヒューズを含むことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記電圧発生器は、前記それぞれの識別電圧を同一電圧ほどトリミングすることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための電圧であることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１５】
前記識別電圧は、前記メモリセルに貯蔵されたデータをベリファイするための電圧であることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１６】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための電圧及び前記メモリセルに貯蔵されたデータをベリファイするための電圧であることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１７】
前記メモリセルは、四つのスレッショルド電圧状態の中でいずれか一つを有することを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１８】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための三つの電圧であることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【請求項１９】
前記識別電圧は、前記メモリセルに貯蔵されたデータをベリファイするための三つの電圧であることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【請求項２０】
前記識別電圧は、前記メモリセルに貯蔵されたデータを読み取るための三つの電圧及び前記メモリセルに貯蔵されたデータをベリファイするための三つの電圧であることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、電圧調節手段を備えたフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
半導体メモリ装置は、データを貯蔵して置き、必要とするとき取り出して読み取って見ることができる記憶装置である。半導体メモリ装置は、広くＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に分けることができる。ＲＡＭは、電源が切れれば、貯蔵されたデータが消滅する所謂揮発性メモリ（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）であり、ＲＯＭは電源が切れても貯蔵されたデータが消滅しない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＯＭには、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）、フラッシュメモリ装置（Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）などがある。
【０００３】
フラッシュメモリ装置は、一般にＮＡＮＤフラッシュメモリ装置とＮＯＲフラッシュメモリ装置などに区分される。ＮＯＲフラッシュメモリ装置は、それぞれのメモリセルが独立的にワードライン及びビットラインに連結される構造を有するためアクセス時間特性に優れた反面、ＮＡＮＤフラッシュメモリ装置は、複数のメモリセルが直列に連結されてセルストリング当たり一つのコンタクトのみを必要とするため集積度面で優秀な特性を有する。
【０００４】
フラッシュメモリ装置で、メモリセルは制御ゲート及びフローティングゲートを有する。メモリセルは、フローティングゲートに電子を注入することによってプログラムされ、フローティングゲートに注入された電子をバルク（ｂｕｌｋ）に放出することによって消去（ｅｒａｓｅ）される。
【０００５】
最近では、フラッシュメモリ装置の集積度を高めるため一つのメモリセルに複数のデータを貯蔵できる多重ビットセルについての研究が活発に進行されている。こうした方式のメモリセルを通常マルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＭＬＣ）という。これと対比される単一ビットのメモリセルをシングルレベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ  Ｃｅｌｌ；ＳＬＣ）という。
【０００６】
現在使用されているマルチレベルセル（ＭＬＣ）は、四つのスレッショルド電圧状態[１１]，[１０]，[００]，[０１]を有する。例えば、メモリセルのスレッショルド電圧分布が−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖと仮定すれば、[１１]は、−２．７Ｖ以下、[１０]は０．３Ｖ〜０．７Ｖ、[００]は、１．３Ｖ〜１．７Ｖ、[０１]は２．３Ｖ〜２．７Ｖに該当するスレッショルド電圧分布を有する。すなわち、メモリセルのスレッショルド電圧が四つのスレッショルド電圧分布のうちいずれか一つに該当すれば、それに該当する２ビットのデータ情報がメモリセルに貯蔵される。
【０００７】
一方、マルチレベルセルに貯蔵されたデータを読み取るためには三つの読み取り電圧が必要である。そしてマルチレベルセルにプログラムする過程でプログラムされたデータをベリファイ（ｖｅｒｉｆｙ）するためには、三つのベリファイ電圧が必要である。もしマルチレベルセルが八つのスレッショルド電圧状態を有すれば、七つの読み取り電圧と七つのベリファイ電圧が必要である。
【０００８】
しかしながら、マルチレベルセルのスレッショルド電圧分布は、製造過程又は使用過程で所望ではないように始めの分布と変わることがありうる。メモリセルのスレッショルド電圧分布が変われば、それによる読み取り電圧又はベリファイ電圧なども調節（ｔｒｉｍ）されなければならない。メモリセルのスレッショルド電圧分布幅は始めの状態（例えば、[１１]）と最後の状態（例えば、[０１]）とを除外すれば殆ど似ている。そして、スレッショルド電圧分布が変わっても分布の間の間隔は殆ど似ているように維持される。従って、スレッショルド電圧分布の間の間隔を決定する読み取り電圧の間の電圧差を一定に維持する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の技術的課題は、マルチレベルセルの読み取り電圧（又はベリファイ電圧）の間の電圧差が一定に維持されるように読み取り電圧（又はベリファイ電圧）をトリミングできるフラッシュメモリ装置を提供するところにある。
【課題を解決するための手段】
【００１０】
前述した他の技術的課題を達成するための本発明に従うフラッシュメモリ装置は、多数のスレッショルド電圧状態の中でいずれか一つを有するメモリセルと、多数のスレッショルド電圧状態を識別するための多数の識別電圧をメモリセルに提供する、そして一つのトリム情報に応答してそれぞれの識別電圧を所定の電圧ほどトリミングできる電圧調節回路と、を含む。
【００１１】
この実施形態において、電圧調節回路は、トリム情報を貯蔵するヒューズを含むことを特徴とする。
【００１２】
この実施形態において、電圧調節回路は、それぞれの識別電圧を同一電圧ほどトリミングできることを特徴とする。
【００１３】
この実施形態において、識別電圧は、メモリセルに貯蔵されたデータを読み取るための電圧及び／又はメモリセルに貯蔵されたデータをベリファイするための電圧であることを特徴とする。
【００１４】
また、本発明に従うフラッシュメモリ装置の他の一面は、多数のスレッショルド電圧状態の中でいずれか一つを有するメモリセルと、多数のスレッショルド電圧状態を識別するための多数の識別電圧を発生する、そして一つのトリム情報に応答してそれぞれの識別電圧を所定の電圧ほどトリミングする電圧発生器と、電圧発生器から発生した多数の識別電圧の中でいずれか一つを選択してメモリセルに提供する選択回路と、トリム情報を貯蔵し、パワーアップ信号に応答してトリム情報を電圧発生器に提供する制御回路と、を含む。
【００１５】
この実施形態において、制御回路は、トリム情報を貯蔵するヒューズを含むことを特徴とする。
【００１６】
この実施形態において、電圧発生器は、それぞれの識別電圧を同一電圧ほどトリミングできることを特徴とする。
【００１７】
この実施形態において、識別電圧は、メモリセルに貯蔵されたデータを読み取るための電圧及び／又はメモリセルに貯蔵されたデータをベリファイするための電圧であることを特徴とする。
【発明の効果】
【００１８】
前述したように本発明のフラッシュメモリ装置によれば、一つのトリム情報によってマルチレベルセルについての読み取り電圧又はベリファイ電圧を所定の電圧ほどトリミングすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の一番好適な実施形態を添付した図面を参照して説明する。
【００２０】
図１は、本発明の好適な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。図１を参照すれば、フラッシュメモリ装置は、メモリセル１００と電圧調節回路２００とを含む。
【００２１】
メモリセル１００は、四つのスレッショルド電圧状態１１，１０，００，０１の中でいずれか一つを有する。電圧調節回路２００は、メモリセル１００のワードラインＷＬに連結され、ワードラインＷＬにスレッショルド電圧状態を識別するための電圧を提供する。
【００２２】
図１に示されたように、メモリセル１００に提供される電圧は、メモリセル１００に貯蔵されたデータを読み取るための電圧Ｖｒ１，Ｖｒ２，Ｖｒ３又はメモリセル１００にデータをプログラムした後、プログラムされたデータをベリファイ（ｖｅｒｉｆｙ）するための電圧Ｖｅ１，Ｖｅ２，Ｖｅ３である。
【００２３】
電圧調節回路２００は、パワーアップ（ｐｏｗｅｒ−ｕｐ）時、トリム情報に応じて読み取り電圧Ｖｒ１，Ｖｒ２，Ｖｒ３又はベリファイ電圧Ｖｅ１，Ｖｅ２，Ｖｅ３を所定の電圧ほどトリミングすることができる。電圧調節回路２００の内部構成及び動作原理は、後述される図２を参照して詳細に説明する。
【００２４】
図２は、図１に示された電圧調節回路２００を示す回路図である。図２を参照すれば、電圧調節回路２００は、三つの電圧発生器２１０，２２０，２３０と、制御回路２６０と、そして選択回路２７０と、を含む。
【００２５】
それぞれの電圧発生器２１０，２２０，２３０は、メモリセル（図１参照）１００のスレッショルド電圧状態を識別するための三つの読み取り電圧Ｖｒ１，Ｖｒ２，Ｖｒ３又は三つのベリファイ電圧Ｖｅ１，Ｖｅ２，Ｖｅ３を発生する。
【００２６】
第１の電圧発生器２１０は、増幅器（ａｍｐｌｉｆｉｅｒ）２１１と電圧分配器２１２とを含む。電圧分配器２１２は、トリム手段２１３を備える。増幅器２１１は、負端子（−）と正端子（＋）とを有し、二つの端子の間の電圧差を増幅し、増幅された電圧を出力する。増幅器２１１の負端子（−）は、基準電圧発生装置（図示せず）から基準電圧（Ｖｒｅｆ）が入力され、正端子（＋）は電圧分配器２１２から分配電圧Ｖ１が入力される。電圧分配器２１２は、増幅器２１１の出力端と接地電圧との間に直列連結される第１の抵抗Ｒ１と、トリム手段２１３と、第２の抵抗Ｒと、を有する。トリム手段２１３は、ＮＭＯＳトランジスタＮＭ１とトリム抵抗Ｒｔ１とから構成され、ＮＭＯＳトランジスタＮＭ１とトリム抵抗Ｒｔ１は、並列に連結される。分配電圧Ｖ１は、トリム手段２１３と第２の抵抗Ｒが連結されるノードの電圧である。
【００２７】
先ず、ＮＭＯＳトランジスタＮＭ１がターンオフされた場合に、分配電圧Ｖ１は電圧分配法則によって［数１］の通りである。
【００２８】
【数１】
2006079806.tif 000003
【００２９】
増幅器２１１は理想的に二つ入力端の電圧が同じであると見ることができるためＶ１＝Ｖｒｅｆである。［数１］に分配電圧Ｖ１の代わりに基準電圧Ｖｒｅｆを代入すれば、［数２］の通りである。
【００３０】
【数２】
2006079806.tif 000004
【００３１】
従って、第１の電圧発生器２１０から発生する読み取り電圧Ｖｒ１は［数３］の通りである。
【００３２】
【数３】
2006079806.tif 000005
【００３３】
次に、ＮＭＯＳトランジスタＮＭ１がターンオンされた場合に、トリム抵抗Ｒｔ１に流れる電流が０なので、Ｒｔ１＝０になる。従って、第１の電圧発生器２１０から発生する読み取り電圧Ｖｒ１は［数４］の通りである。
【００３４】
【数４】
2006079806.tif 000006
【００３５】
［数３］及び［数４］を比較してみれば、トリム手段２１３によって読み取り電圧Ｖｒ１が［数５］の電圧ほどトリミング（ｔｒｉｍｍｉｎｇ）されることが分かる。
【００３６】
【数５】
2006079806.tif 000007
【００３７】
すなわち、第１の電圧発生器２１０は、ＮＭＯＳトランジスタＮＭ１をターンオフすることによって読み取り電圧Ｖｒ１を［数５］の電圧ほどトリミングすることができる。
【００３８】
以上では、読み取り電圧Ｖｒ１を例に取って説明したが、ベリファイ電圧Ｖｅ１などについても同一な原理が適用されることは自明な事実である。また、第２及び第３の電圧発生器２２０，２３０は、第１の電圧発生器２１０と同一な内部構成及び動作特性を有する。従って、第２及び第３の電圧発生器２２０，２３０についての詳細な説明は省略する。但し、三つの電圧発生器２１０，２２０，２３０において、トリム抵抗Ｒｔ１，Ｒｔ２，Ｒｔ３が同じ値を有するとき、三つの読み取り電圧Ｖｒ１，Ｖｒ２，Ｖｒ３又は三つのベリファイ電圧Ｖｅ１，Ｖｅ２，Ｖｅ３は、同一な電圧ほどトリミングされる。
【００３９】
再び、図２を参照すれば、制御回路２６０は、ヒューズＦと、ＰＭＯＳトランジスタＮＰ１と、二つのＮＭＯＳトランジスタＮＴ１，ＮＴ２と、ＮＯＲゲートＮＯＲ１と、そしてインバータＩＮＶ１と、を含む。制御回路２６０は、ヒューズＦにトリム情報を貯蔵し、ヒューズＦの切断可否に応じて三つの電圧発生器２１０，２２０，２３０から発生する電圧のトリミング可否が決定される。
【００４０】
先ず、ヒューズＦが連結された場合には、ＰＭＯＳトランジスタＮＰ１とＮＭＯＳトランジスタＮＴ１はインバータとして作用する。従って、パワーアップ信号がハイレベルからローレベルになると、ＮＯＲゲートＮＯＲ１の二つ入力は、ハイレベルとローレベルになり、その出力はローレベルになる。インバータＩＮＶ１は、ハイレベルの制御信号を発生する。制御回路２６０から発生する制御信号がハイレベルであれば、三つの電圧発生器２１０，２２０，２３０に含まれたＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３がターンオンされる。
【００４１】
反面、ヒューズＦが切断された場合には、ＰＭＯＳトランジスタＮＰ１とＮＭＯＳトランジスタＮＴ１の連結ノードは、フローティング（ｆｌｏａｔｉｎｇ）状態になる。この際、パワーアップ信号がハイレベルからローレベルになると、ＮＯＲゲートＮＯＲ１の出力はハイレベルになる。インバータＩＮＶ１は、ローレベルの制御信号を発生する。制御回路２６０から発生する制御信号がローレベルであれば、三つの電圧発生器２１０，２２０，２３０に含まれたＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３がターンオフされる。この際、三つの電圧発生器２１０，２２０，２３０は、ヒューズＦが連結された場合に発生する電圧より所定の電圧ほどトリミングされた電圧を発生する。
【００４２】
選択回路２７０は、三つの電圧発生器２１０，２２０，２３０から発生した電圧の中でいずれか一つを選択し、選択された電圧をメモリセル１００に連結されたワードラインＷＬに提供する。
【００４３】
図３は、メモリセル１００に貯蔵されたデータを読み取るための読み取り電圧がトリミングされることを示す概念図である。図３を参照すれば、ヒューズ（図２参照）を切断する前の読み取り電圧Ｖｒ１，Ｖｒ２，Ｖｒ３がヒューズを切断した後にそれぞれの読み取り電圧Ｖｒ１’，Ｖｒ２’，Ｖｒ３’にトリミングされたことが分かる。
【００４４】
図３で、トリミングされる電圧間隔は、トリム抵抗（図２参照）Ｒｔ１，Ｒｔ２，Ｒｔ３によって変わる。もしトリム抵抗Ｒｔ１，Ｒｔ２，Ｒｔ３が全て同一であれば、読み取り電圧は同一な電圧ほどトリミングされる。
【００４５】
図４は、メモリセル１００にプログラムされたデータをベリファイするための電圧がトリミングされることを示す概念図である。図４を参照すれば、ヒューズ（図２参照）を切断する前のベリファイ電圧Ｖｅ１，Ｖｅ２，Ｖｅ３がヒューズを切断した後にそれぞれのベリファイ電圧Ｖｅ１’，Ｖｅ２’，Ｖｅ３’にトリミングされたことが分かる。ここで、トリミングされる電圧間隔は図３で説明した通りである。
【００４６】
図５は、図１に示された電圧調節回路２００の他の実施形態を示す回路図である。図５を参照すれば、電圧調節回路２００は、一つのトリム情報によってメモリセル（図１参照）１００に貯蔵されたデータを読み取るための電圧Ｖｒ３及びメモリセル１００に貯蔵されたデータをベリファイするための電圧Ｖｅ３をトリミングすることができる。図５に示された電圧調節回路２００の内部構成及び動作説明は、図２で説明したように十分に理解されることができるため詳細な説明は省略する。
【００４７】
図６は、図５に示された電圧調節回路２００によって読み取り電圧及びベリファイ電圧がトリミングされることを示す概念図である。図６を参照すれば、ヒューズ（図２参照）を切断する前の読み取り電圧Ｖｒ３及びベリファイ電圧Ｖｅ３がヒューズを切断した後にそれぞれ読み取り電圧Ｖｒ３’及びベリファイ電圧Ｖｅ３’にトリミングされたことが分かる。
【００４８】
図６で、トリミングされる電圧間隔は、トリム抵抗（図５参照）Ｒｔ４，Ｒｔ５によって変わる。もしトリム抵抗Ｒｔ４，Ｒｔ５が同一であれば、読み取り電圧及びベリファイ電圧は同一な電圧ほどトリミングされる。図５及び図６では、読み取り電圧Ｖｒ３及びベリファイ電圧Ｖｅ３がトリミングされることに対してのみ説明したが、同一な原理が異なる読み取り電圧Ｖｒ１，Ｖｒ２及び異なるベリファイ電圧Ｖｅ１，Ｖｅ２に対しても適用されることは自明な事実である。
【００４９】
本発明の実施形態において、メモリセル１００は、四つのスレッショルド電圧状態の中でいずれか一つを有すると仮定したが、これは一つの実施形態に過ぎなく、本発明は、メモリセル１００がさらに多い数（例えば、八つ）のスレッショルド電圧状態を有する場合にも適用可能である。
【００５０】
また、本発明の詳細な説明では、具体的な実施形態について説明したが、本発明の範囲から外れない限度内で色々の変形が可能なことは勿論である。したがって、本発明の範囲は前述した実施形態に局限されて決められてはいけなく、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なことによって決められるべきである。
【図面の簡単な説明】
【００５１】
【図１】本発明の好適な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。
【図２】図１に示された電圧調節回路２００を示す回路図である。
【図３】メモリセル１００に貯蔵されたデータを読み取るための電圧がトリミングされることを示す概念図である。
【図４】メモリセル１００にプログラムされたデータをベリファイするための電圧がトリミングされることを示す概念図である。
【図５】図１に示された電圧調節回路２００の他の実施形態を示す回路図である。
【図６】図５に示された電圧調節回路２００によって読み取り電圧及びベリファイ電圧がトリミングされることを示す概念図である。
【符号の説明】
【００５２】
１００  メモリセル
２００  電圧調節回路
２１０，２２０，２３０，２４０，２５０  電圧発生器
２１１，２２１，２３１，２４１，２５１  増幅器
２１２，２２２，２３２，２４２，２５２  電圧分配器
２６０，２６１  制御回路
２７０，２７１  選択回路
【図１】
2006079806.tif 000008
【図２】
2006079806.tif 000009
【図３】
2006079806.tif 000010
【図４】
2006079806.tif 000011
【図５】
2006079806.tif 000012
【図６】
2006079806.tif 000013