(57)【要約】      （修正有）【課題】回路機能部と複数のパッドとが形成されている半導体チップにおいて、プローブテストするパッドの数を減らした半導体集積回路の提供。【解決手段】半導体チップは、第１電極パッド及び第２電極パッドと、前記第１電極パッドと接続される第１データ保持回路、及び、前記第２電極パッドと接続される第２データ保持回路と、前記第１データ保持回路及び前記第２データ保持回路と電気的に接続される内部回路と、前記第１データ保持回路及び前記第２データ保持回路間のデータ転送を制御する制御回路と、を有する半導体チップであって、前記第１電極パッドの面積は前記第２電極パッドの面積より大きいことを特徴とする。【選択図】図１
2006229131.tif 000002
【特許請求の範囲】
【請求項１】
第１電極パッド及び第２電極パッドと、
前記第１電極パッドと接続される第１データ保持回路、及び、前記第２電極パッドと接続される第２データ保持回路と、
前記第１データ保持回路及び前記第２データ保持回路と電気的に接続される内部回路と、
前記第１データ保持回路及び前記第２データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップであって、
前記第１電極パッドの面積は前記第２電極パッドの面積より大きいことを特徴とする半導体チップ。
【請求項２】
第１電極パッド及び第２電極パッドと、
前記第１電極パッドと接続される第１データ保持回路、及び、前記第２電極パッドと接続される第２データ保持回路と、
前記第１データ保持回路及び前記第２データ保持回路と電気的に接続される内部回路と、
前記第１データ保持回路及び前記第２データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップであって、
前記第１電極パッドにはプローブ針跡が形成されていることを特徴とする半導体チップ。
【請求項３】
前記第２データ保持回路は前記内部回路の出力データを保持し、
前記出力データは前記第１データ保持回路を経由して前記第１電極パッドに伝えられる
ことを特徴とする請求項１又は２記載の半導体チップ。
【請求項４】
前記第１データ保持回路は前記第１電極パッドに印加された外部信号を保持し、
前記外部信号は前記第１データ保持回路から前記第２データ保持回路を経由して前記内部回路に入力される
ことを特徴とする請求項１乃至３いずれかに記載の半導体チップ。
【請求項５】
前記半導体チップは、
前記第１電極パッドと前記第１データ保持回路の間に接続される第１入出力回路と、
前記第２電極パッドと前記第２データ保持回路の間に接続される第２入出力回路とを更に有し、
前記第２入出力回路は、前記第２データ保持回路が前記出力データを保持している期間、非活性化される、
ことを特徴とする請求項３記載の半導体チップ。
【請求項６】
前記第１電極パッド及び前記第２電極パッドは前記半導体チップの異なる辺に形成されていることを特徴とする請求項１乃至５いずれかに記載の半導体チップ。
【請求項７】
前記第１電極パッドは互いに対向する２辺に、各々複数配置され、
前記第２電極パッドは他の２辺に、各々複数配置されている、
ことを特徴とする請求項１乃至６いずれかに記載の半導体チップ。
【請求項８】
第１電極パッド及び第２電極パッドと、
前記第１電極パッドと接続される第１データ保持回路、及び、前記第２電極パッドと接続される第２データ保持回路と、
前記第１データ保持回路及び前記第２データ保持回路と電気的に接続される内部回路と、
前記第１データ保持回路及び前記第２データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップであって、
前記内部回路は、前記第１電極パッドに印加される外部データの演算処理結果を内部回路出力データとして出力し、
前記第２データ保持回路は、前記内部回路出力データを保持し、
前記制御回路は、前記内部回路出力データを前記第２データ保持回路から前記第１データ保持回路に転送させる、
ことを特徴とする半導体チップ。
【請求項９】
プローブされる第１電極パッドと、
プローブされない第２電極パッドと、
前記第１電極パッドと接続される第１データ保持回路、及び、前記第２電極パッドと接続される第２データ保持回路と、
前記第１データ保持回路、前記第２データ保持回路にそれぞれ第１出力データ、第２出力データを出力する内部回路と、
前記第１データ保持回路及び前記第２データ保持回路に接続された制御回路と、
を有する半導体チップであって、
前記第１電極パッドには前記第１出力データが供給され、
前記制御回路は、制御信号に応じて前記第２出力データを前記第２データ保持回路から前記第１データ保持回路に転送し、前記第１電極パッドには前記第２出力データが供給される
半導体チップ。
【請求項１０】
第１電極パッド及び第２電極パッドと、
前記第１電極パッドと接続される第１データ保持回路、及び、前記第２電極パッドと接続される第２データ保持回路と、
前記第１データ保持回路及び前記第２データ保持回路と電気的に接続される内部回路と、
前記第１データ保持回路及び前記第２データ保持回路間のデータ転送を制御する制御回路と、
を有する半導体チップの製造方法であって、
前記半導体チップが複数配置された半導体基板に対し、前記第１電極パッドにプローブ針を接触させて前記内部回路に外部データを入力する工程と、
前記内部回路の演算処理結果を、前記第２データ保持回路を経由して前記第１データ保持回路に転送する工程と、
前記第１電極パッドに出力される前記内部回路の演算処理結果に基づき前記半導体チップの良否を判定する工程と、
からなる半導体チップの製造方法。
【請求項１１】
前記第１電極パッドへのプローブ針接触は、前記半導体基板における複数の半導体チップに対して行う、
ことを特徴とする請求項１０記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路機能部と複数のパッドとが形成されている半導体チップに関する。
【背景技術】
【０００２】
半導体ウェハーには、複数の半導体チップが行列上に形成されており、各半導体チップには、目的とする機能を実現する回路機能部が形成されている。その回路機能部の電気的特性を確認した後、半導体ウェハーから個々の半導体チップを切り出すダイシングが行われる。
半導体チップには、回路機能部に加え、さらに、その回路機能部の入力端子、出力端子、制御端子、及び電源端子等と各々接続される電極パッド（以下、パッド）が同時に形成されている。
回路機能部の電気的特性確認は、各々のパッドと対応する位置にプローブ針を設けたプローブカードを介して、検査装置（テスター）にて行う。以下、この電気的特性確認試験をプローブテストという。
プローブテストは、回路機能部の電気的特性確認試験であるので、回路機能部と電気的に接続される各パッドに対してプローブ針を同時に接触させる必要がある。また、半導体ウェハーに形成されたすべての半導体チップについてプローブテストを行う必要があるため、その試験時間は、半導体チップ数とともに増加する。
【０００３】
半導体チップ上のパッド密度を向上させる構造が、特開２００３−３３２４５０に開示されている（特許文献１）。この特許文献１では、半導体集積回路に大きさの異なるパッドを交互にインラインで配置し、まず、プローブ接触用のパッドである第１パッド（大きいパッド）にプローブの針を接触させて第１内部回路に信号を印加する。次に、その状態を保持したままで、第２パッド（小さいパッド）と接続されている第２内部回路に信号を印加する。第１パッドからそれぞれ第１、第２内部回路への信号切り替えは半導体集積回路に形成されるスイッチ回路にて行っている。
【０００４】
一方、プローブテストの時間短縮を実現する手法が、特開２００１−７７１６２に開示されている（特許文献２）。これは、半導体集積回路チップ上にパッドを一列に配置することで、複数の半導体集積回路チップに対して同時にテスト信号を供給するものである。このプローブテストで使用するプローブカードは、パッドの位置に対応したプローブ針を並列に測定するチップ数分だけ備えている。
【０００５】
【特許文献１】特開２００３−３３２４５０号公報
【特許文献２】特開２００１−７７１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、各内部回路のテストを個々に行わなければならない。例としては、まず、第１パッドに接続されている第１内部回路のテストを行い、このテストが終了してからスイッチ回路により第２パッドに接続されている第２内部回路を第１パッドに接続させ、この第２内部回路のテストを行うことになる。つまり、特許文献１では、複数並んでいる入力端子または出力端子に各々接続されている内部回路を２つのグループに分け、各々を同じテストパターンで測定するためテスト時間が長くなる、という欠点がある。
【０００７】
特許文献２では、プローブカードにプローブ針を複数チップ分設けて並列測定を可能としている。しかし、各半導体チップに形成されるパッドのすべてにプローブ針を接触させる必要がある。したがって、プローブカード自体の特性を考慮するとパッドを一列、または千鳥状に配置することが条件となる。回路規模増大に伴い、必要となるパッド数も増大する。半導体チップにおけるパッド配置の上記制約は、並列測定を実現するものであっても半導体チップの設計自体を困難にする原因となる。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体チップ（１０）は、
第１電極パッド（１−１〜１−４）（３−１〜３−４）及び第２電極パッド（２−１〜２−４）（４−１〜４−４）と、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）と接続される第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）、及び、前記第２電極パッド（２−１〜２−４）（４−１〜４−４）と接続される第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と電気的に接続される内部回路（６）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）間のデータ転送を制御する制御回路（７）と、
を有する半導体チップ（１０）であって、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）の面積は前記第２電極パッド（２−１〜２−４）（４−１〜４−４）の面積より大きいことを特徴とする。
【００１０】
本発明の半導体チップ（１０）は、
第１電極パッド（１−１〜１−４）（３−１〜３−４）及び第２電極パッド（２−１〜２−４）（４−１〜４−４）と、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）と接続される第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）、及び、前記第２電極パッド（２−１〜２−４）（４−１〜４−４）と接続される第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と電気的に接続される内部回路（６）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）間のデータ転送を制御する制御回路（７）と、
を有する半導体チップ（１０）であって、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）にはプローブ針跡が形成されていることを特徴とする。
【００１１】
本発明の半導体チップ（１０）は、
第１電極パッド（１−１〜１−４）（３−１〜３−４）及び第２電極パッド（２−１〜２−４）（４−１〜４−４）と、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）と接続される第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）、及び、前記第２電極パッド（２−１〜２−４）（４−１〜４−４）と接続される第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と電気的に接続される内部回路（６）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）間のデータ転送を制御する制御回路（７）と、
を有する半導体チップ（１０）であって、
前記内部回路（６）は、前記第１電極パッド（１−１〜１−４）（３−１〜３−４）に印加される外部データの演算処理結果を内部回路（６）出力データとして出力し、
前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）は、前記内部回路（６）出力データを保持し、
前記制御回路（７）は、前記内部回路（６）出力データを前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）から前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）に転送させる、
ことを特徴とする。
【００１２】
本発明の半導体チップ（１０）は、
プローブされる第１電極パッド（１−１〜１−４）（３−１〜３−４）と、
プローブされない第２電極パッド（２−１〜２−４）（４−１〜４−４）と、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）と接続される第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）、及び、前記第２電極パッド（２−１〜２−４）（４−１〜４−４）と接続される第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）、前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）にそれぞれ第１出力データ、第２出力データを出力する内部回路（６）と、
前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）及び前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）に接続された制御回路（７）と、
を有する半導体チップ（１０）であって、
前記第１電極パッド（１−１〜１−４）（３−１〜３−４）には前記第１出力データが供給され、
前記制御回路（７）は、制御信号に応じて前記第２出力データを前記第２データ保持回路（２Ｌ−１〜２Ｌ−４）（４Ｌ−１〜４Ｌ−４）から前記第１データ保持回路（１Ｌ−１〜１Ｌ−４）（３Ｌ−１〜３Ｌ−４）に転送し、前記第１電極パッド（１−１〜１−４）（３−１〜３−４）には前記第２出力データが供給される。
【発明の効果】
【００１３】
以上の構成により、本発明の半導体チップでは、プローブされている第１電極パッドへの出力データについてテストすることができる上に、プローブされていない第２電極パッドへの出力データについては、第２データ保持回路から第１データ保持回路に転送して、プローブされている第１電極パッドに供給することにより、テストすることができる。このように、本発明の半導体チップによれば、プローブするパッドの数を減らすことができる。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、本発明の半導体チップについて詳細に説明する。
【００１５】
図１は、本発明の半導体チップの構成を示すブロック図である。本発明の半導体チップ１０は、半導体ウェハー上に行列上に形成され、その半導体チップ１０には、目的とする機能を実現する回路機能部５と、複数の電極パッド（以下、パッド）とが同時に形成されている。
【００１６】
複数のパッドは、第１パッド群１−１〜１−４、第２パッド群２−１〜２−４、第３パッド群３−１〜３−４、第４パッド群４−１〜４−４を含んでいる。
第１パッド群１−１〜１−４と第３パッド群３−１〜３−４は、半導体チップ１０上の対向する２辺に配置されている。即ち、第１パッド群１−１〜１−４は、半導体チップ１０上の辺Ｙ１に形成されている。第３パッド群３−１〜３−４は、半導体チップ１０上の辺Ｙ１に対向する辺Ｙ２に形成されている。
第２パッド群２−１〜２−４と第４パッド群４−１〜４−４は、半導体チップ１０上の対向する他の２辺に配置されている。即ち、第２パッド群２−１〜２−４は、半導体チップ１０上の辺Ｙ１及び辺Ｙ２に直交する辺Ｘ１に形成されている。第４パッド群４−１〜４−４は、半導体チップ１０上の辺Ｘ１に対向する辺Ｘ２に形成されている。
【００１７】
第１パッド群１−１〜１−４、第３パッド群３−１〜３−４はプローブ接触用のパッドであり、その形状は、第２パッド群２−１〜２−４及び第４パッド群４−１〜４−４の形状よりも大きい。
例えば、第２パッド群２−１〜２−４及び第４パッド群４−１〜４−４の形状は正方形であり、第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４の形状は、上記の正方形よりも面積が大きい長方形である。第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４は、プローブされるプロービング領域と、プローブ後にボンディングされるボンディング領域とを有する。
【００１８】
回路機能部５は、演算回路である内部回路６を具備している。内部回路６は、半導体チップ１０上の中央部に形成されている。
【００１９】
回路機能部５は、更に、複数のデータ保持回路を具備している。データ保持回路としては、ラッチ回路、レジスタが例示される。本実施例では、データ保持回路をラッチ回路とする。複数のデータ保持回路は、第１ラッチ回路１Ｌ、第２ラッチ回路２Ｌ、第３ラッチ回路３Ｌ、第４ラッチ回路４Ｌを含んでいる。第１ラッチ回路１Ｌは、第１ラッチ回路群１Ｌ−１〜１Ｌ−４を含み、第２ラッチ回路２Ｌは、第２ラッチ回路群２Ｌ−１〜２Ｌ−４を含み、第３ラッチ回路３Ｌは、第３ラッチ回路群３Ｌ−１〜３Ｌ−４を含み、第４ラッチ回路４Ｌは、第４ラッチ回路群４Ｌ−１〜４Ｌ−４を含んでいる。
第１ラッチ回路群１Ｌ−１〜１Ｌ−４は、内部回路６と第１パッド群１−１〜１−４との間に形成され、内部回路６に接続されている。第２ラッチ回路群２Ｌ−１〜２Ｌ−４は、内部回路６と第２パッド群２−１〜２−４との間に形成され、内部回路６に接続されている。第３ラッチ回路群３Ｌ−１〜３Ｌ−４は、内部回路６と第３パッド群３−１〜３−４との間に形成され、内部回路６に接続されている。第４ラッチ回路群４Ｌ−１〜４Ｌ−４は、内部回路６と第４パッド群４−１〜４−４との間に形成され、内部回路６に接続されている。
【００２０】
回路機能部５は、更に、入出力回路である第１入出力回路１ＩＯ、第２入出力回路２ＩＯ、第３入出力回路３ＩＯ、第４入出力回路４ＩＯを具備している。第１入出力回路１ＩＯは、第１入出力回路群１ＩＯ−１〜１ＩＯ−４を含み、第２入出力回路２ＩＯは、第２入出力回路群２ＩＯ−１〜２ＩＯ−４を含み、第３入出力回路３ＩＯは、第３入出力回路群３ＩＯ−１〜３ＩＯ−４を含み、第４入出力回路４ＩＯは、第４入出力回路群４ＩＯ−１〜４ＩＯ−４を含んでいる。
第１入出力回路群１ＩＯ−１〜１ＩＯ−４は、それぞれ、第１パッド群１−１〜１−４と、第１ラッチ回路群１Ｌ−１〜１Ｌ−４とに接続されている。第２入出力回路群２ＩＯ−１〜２ＩＯ−４は、それぞれ、第２パッド群２−１〜２−４と、第２ラッチ回路群２Ｌ−１〜２Ｌ−４とに接続されている。第３入出力回路群３ＩＯ−１〜３ＩＯ−４は、それぞれ、第３パッド群３−１〜３−４と、第３ラッチ回路群３Ｌ−１〜３Ｌ−４とに接続されている。第４入出力回路群４ＩＯ−１〜４ＩＯ−４は、それぞれ、第４パッド群４−１〜４−４と、第４ラッチ回路群４Ｌ−１〜４Ｌ−４とに接続されている。
【００２１】
回路機能部５は、更に、制御回路７を具備している。制御回路７は、第１ラッチ回路群１Ｌ−１〜１Ｌ−４、第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−１〜３Ｌ−４、第４ラッチ回路群４Ｌ−１〜４Ｌ−４と、第１入出力回路群１ＩＯ−１〜１ＩＯ−４、第２入出力回路群２ＩＯ−１〜２ＩＯ−４、第３入出力回路群３ＩＯ−１〜３ＩＯ−４、第４入出力回路群４ＩＯ−１〜４ＩＯ−４とに接続されている。
制御回路７は、外部からの入出力制御信号により、第１入出力回路群１ＩＯ−１〜１ＩＯ−４、第２入出力回路群２ＩＯ−１〜２ＩＯ−４、第３入出力回路群３ＩＯ−１〜３ＩＯ−４、第４入出力回路群４ＩＯ−１〜４ＩＯ−４における入出力動作を制御する。
制御回路７は、外部からのラッチ制御信号により、第１ラッチ回路群１Ｌ−１〜１Ｌ−４、第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−１〜３Ｌ−４、第４ラッチ回路群４Ｌ−１〜４Ｌ−４におけるラッチ動作を制御する。
【００２２】
本発明の半導体チップ１０は、その回路機能部５の電気的特性が確認された後に、半導体ウェハーから切り出される（ダイシングが行われる）。本発明では、図２に示されるように、プローブテストは、第１パッド群１−１〜１−４、第３パッド群３−１〜３−４のそれぞれにプローブカード２０のプローブ針を設け、プローブカード２０を介して、検査装置（テスター）３０にて行う。
【００２３】
図３は、本発明の半導体チップ１０が製造されるときに行なわれるプローブテストを示すフローチャートである。プローブテストでは、取付処理（ステップＳ１１）、プローブ処理（ステップＳ１２）を実行する。
【００２４】
取付処理（ステップＳ１１）では、第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４のプロービング領域にそれぞれプローブカード２０のプローブ針を取り付ける。この場合、第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４の形状が長方形であり、第２パッド群２−１〜２−４及び第４パッド群４−１〜４−４よりも大きいので、プローブカード２０のプローブ針を取り付けるべき位置が第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４であることが分かる。
【００２５】
プローブ処理（ステップＳ１２）では、テスター３０によってプローブカード２０を介して、第１パッド群１−１〜１−４と第３パッド群３−１〜３−４とをプローブする。図４は、本発明の半導体チップ１０におけるプローブテストのプローブ処理（ステップＳ１２）を示すフローチャートである。このプローブ処理（ステップＳ１２）では、データ入力処理（ステップＳ２１）、データ実行処理（ステップＳ２２）、データ転送処理（ステップＳ２３）、判定処理（ステップＳ２４）を実行する。
【００２６】
データ入力処理（ステップＳ２１）において、第１パッド群１−１〜１−４は、データを内部回路６に供給するための入力用パッドとして用いられ、第３パッド群３−１〜３−４は、内部回路６からの出力データ（演算処理結果）が供給される出力用パッドとして用いられる。この場合、制御回路７は、外部からの入出力制御信号に応じて、第１入出力回路群１ＩＯ−１〜１ＩＯ−４、第３入出力回路群３ＩＯ−１〜３ＩＯ−４を活性化する。このとき、制御回路７は、第１入出力回路群１ＩＯ−１〜１ＩＯ−４を、第１パッド群１−１〜１−４から第１ラッチ回路群１Ｌ−１〜１Ｌ−４にデータ転送を行なう入力バッファとして用いる。また、制御回路７は、第３入出力回路群３ＩＯ−１〜３ＩＯ−４を、第３ラッチ回路群３Ｌ−１〜３Ｌ−４から第３パッド群３−１〜３−４にデータ転送を行なう出力バッファとして用いる。また、第２パッド群２−１〜２−４、第４パッド群４−１〜４−４は、プローブされないため、データ転送時にノイズがのらないように、制御回路７は、第２入出力回路群２ＩＯ−１〜２ＩＯ−４、第４入出力回路群４ＩＯ−１〜４ＩＯ−４を非活性化する。
【００２７】
次に、データ入力処理（ステップＳ２１）において、テスター３０によってプローブカード２０を介して、入力データである第１データ群をそれぞれ第１パッド群１−１〜１−４に供給する。このとき、第１入出力回路群１ＩＯ−１〜１ＩＯ−４は、それぞれ第１パッド群１−１〜１−４に供給される第１データ群を第１ラッチ回路群１Ｌ−１〜１Ｌ−４に出力する。第１ラッチ回路群１Ｌ−１〜１Ｌ−４は、それぞれ、第１入出力回路群１ＩＯ−１〜１ＩＯ−４からの第１データ群をラッチし、第１データ群をそれぞれ内部回路６に出力する。
【００２８】
データ実行処理（ステップＳ２２）において、内部回路６は、第１データ群をそれぞれ第２データ群、第３データ群、第４データ群に変換し、演算処理結果として第２データ群、第３データ群、第４データ群をそれぞれ第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−１〜３Ｌ−４、第４ラッチ回路群４Ｌ−１〜４Ｌ−４に出力する。第２ラッチ回路群２Ｌ−１〜２Ｌ−４はそれぞれ第２データ群をラッチし、第３ラッチ回路群３Ｌ−１〜３Ｌ−４はそれぞれ第３データ群をラッチし、第４ラッチ回路群４Ｌ−１〜４Ｌ−４はそれぞれ第４データ群をラッチする。
第３入出力回路群３ＩＯ−１〜３ＩＯ−４は、第３ラッチ回路群３Ｌ−１〜３Ｌ−４にラッチされた第３データ群をそれぞれ第３パッド群３−１〜３−４に出力する。第３パッド群３−１〜３−４に供給された第３データ群は、それぞれ、入力データ（第１データ群）に対する出力データとして、プローブカード２０を介してテスター３０に供給される。これにより、第１パッド群１−１〜１−４に供給された入力データ（第１データ群）に対して、第３パッド群３−１〜３−４には出力データ（第３データ群）が供給される。
【００２９】
プローブされていない第２パッド群２−１〜２−４、第４パッド群４−１〜４−４への出力データ（第２データ群、第４データ群）については、データ転送処理（ステップＳ２３）において、転送して、プローブされている第３パッド群３−１〜３−４、第１パッド群１−１〜１−４に供給する。
このデータ転送処理（ステップＳ２３）において、第１パッド群１−１〜１−４、第３パッド群３−１〜３−４は、それぞれ、内部回路６からの出力データが供給される出力用パッドとして用いられる。この場合、制御回路７は、外部からの入出力制御信号に応じて、第１入出力回路群１ＩＯ−１〜１ＩＯ−４、第３入出力回路群３ＩＯ−１〜３ＩＯ−４を活性化する。このとき、制御回路７は、第１入出力回路群１ＩＯ−１〜１ＩＯ−４を、第１ラッチ回路群１Ｌ−１〜１Ｌ−４から第１パッド群１−１〜１−４にデータ転送を行なう出力バッファとして用いる。また、制御回路７は、第３入出力回路群３ＩＯ−１〜３ＩＯ−４を、第３ラッチ回路群３Ｌ−１〜３Ｌ−４から第３パッド群３−１〜３−４にデータ転送を行なう出力バッファとして用いる。
【００３０】
次に、データ転送処理（ステップＳ２３）において、制御回路７は、外部からのラッチ制御信号に応じて、第１ラッチ回路群１Ｌ−１〜１Ｌ−４、第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１を、この順で直列接続するシフトレジスタとして用いる。
制御回路７は、演算処理結果である第２データ群、第３データ群、第４データ群を、それぞれ、第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１を経由して、第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１、第１ラッチ回路群１Ｌ−１〜１Ｌ−４に転送する。この場合、制御回路７にラッチ制御信号が４回供給されたとき、第２データ群、第３データ群、第４データ群は、それぞれ、第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１から、第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１、第１ラッチ回路群１Ｌ−１〜１Ｌ−４に転送される。
【００３１】
第３ラッチ回路群３Ｌ−１〜３Ｌ−４に第２データ群が転送されたとき、第３入出力回路群３ＩＯ−１〜３ＩＯ−４は、その第２データ群をそれぞれ第３パッド群３−１〜３−４に出力する。第３パッド群３−１〜３−４に供給された第２データ群は、それぞれ、入力データ（第１データ群）に対する出力データとして、プローブカード２０を介してテスター３０に供給される。
第１ラッチ回路群１Ｌ−４〜１Ｌ−１に第４データ群が転送されたとき、第１入出力回路群１ＩＯ−１〜３ＩＯ−４は、その第４データ群をそれぞれ第１パッド群１−１〜１−４に出力する。第１パッド群１−１〜１−４に供給された第４データ群は、それぞれ、入力データ（第１データ群）に対する出力データとして、プローブカード２０を介してテスター３０に供給される。
【００３２】
判定処理（ステップＳ２４）において、テスター３０は、入力データ（第１データ群）に対する演算処理結果（第２データ群、第３データ群、第４データ群）に基づいて、半導体チップ１０の良否を判定する。判定の結果、良品を表す場合、本発明の半導体チップ１０は、組立工程においてパッケージ品として組み立てられる。このときに、半導体チップ１０上の複数のパッドにボンディングが行なわれ、その後、出荷される。
【００３３】
以上の説明により、本発明の半導体チップ１０によれば、上記のプローブテスト（ステップＳ１２）において、プローブされている第１パッド群１−１〜１−４に第１データ群を供給することにより、プローブされている第３パッド群３−１〜３−４には、内部回路６の演算処理結果として第３データ群が供給される。これにより、第１パッド群１−１〜１−４に供給された入力データ（第１データ群）に対して、第３パッド群３−１〜３−４への出力データ（第３データ群）についてテストすることができる。
また、演算処理結果である第２データ群、第３データ群、第４データ群は、それぞれ、第２ラッチ回路群２Ｌ−１〜２Ｌ−４、第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１に保持されている。このため、制御回路７により、第２データ群、第３データ群、第４データ群を第３ラッチ回路群３Ｌ−４〜３Ｌ−１、第４ラッチ回路群４Ｌ−４〜４Ｌ−１、第１ラッチ回路群１Ｌ−１〜１Ｌ−４に転送することにより、プローブされている第３パッド群３−１〜３−４に第２データ群を供給し、プローブされている第１パッド群１−１〜１−４に第４データ群を供給する。これにより、プローブされていない第２パッド群２−１〜２−４、第４パッド群４−１〜４−４への出力データ（第２データ群、第４データ群）についてテストすることができる。
このように、本発明の半導体チップ１０によれば、プローブするパッドの数を減らすことができる。
【００３４】
また、本発明の半導体チップ１０によれば、上記のプローブテスト（ステップＳ１２）において、半導体チップ１０上の対向する２辺に形成されているパッドとして第１パッド群１−１〜１−４、第３パッド群３−１〜３−４をプローブすることにより、半導体ウェハー上に縦一列に並ぶ複数の半導体チップ１０に対して同時にテストを行なうことができる。このように、同時にテストできる半導体チップ１０を増やすことができ、結果として１個の半導体チップ１０をテストする時間で複数の半導体チップ１０を同時にテストすることができる。そのため、１個あたりのテスト時間が短縮される。
【００３５】
また、本発明の半導体チップ１０によれば、上記のプローブテスト（ステップＳ１２）において、半導体チップ１０上の対向する２辺に形成されているパッドにプローブすればよいため、並列測定を実現する上で、プローブカード２０自体の特性を考慮したパッド配置の制約はない。
【００３６】
また、本発明の半導体チップ１０によれば、第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４と、第２パッド群２−１〜２−４及び第４パッド群４−１〜４−４との形状が異なる。これにより、プローブテスト（ステップＳ１２）において、第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４のプロービング領域にプローブした場合、そのプロービング領域にはプローブ針跡が形成されるが、そのボンディング領域にはプロービングによる傷が付かない。このため、組立工程において、第１パッド群１−１〜１−４及び第３パッド群３−１〜３−４のボンディング領域にボンディングを行なったときに、プロービングによる傷が原因となるボンディング剥がれや接続不良などの不具合が起きにくくなる。したがって、出荷後に使われる上記の複数のパッドの品質劣化を避けることができる。
【００３７】
なお、上記の実施例では、例えば、第１ラッチ回路群１Ｌ−１〜１Ｌ−４は、それぞれ第１パッド群１−１〜１−４に供給（印加）される入力データである第１データ群を保持し、内部回路６に入力させ、第２ラッチ回路群２Ｌ−１〜２Ｌ−４は、それぞれ、内部回路６の出力データ（演算処理結果）として第２データ群を保持し、制御回路７は、その第２データ群を、それぞれ、第２ラッチ回路群２Ｌ−１〜２Ｌ−４を経由して、第３ラッチ回路群３Ｌ−４〜３Ｌ−１に伝えている。
一方、他の実施例として、例えば、第１ラッチ回路群１Ｌ−１〜１Ｌ−４は、それぞれ第１パッド群１−１〜１−４に供給（印加）される外部信号である第１データ群を保持し、制御回路７は、その第１データ群を、それぞれ、第１ラッチ回路群１Ｌ−１〜１Ｌ−４から第２ラッチ回路群２Ｌ−１〜２Ｌ−４を経由して、内部回路６に入力させてもよい。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の半導体チップ１０の構成を示すブロック図である。
【図２】図２は、本発明の半導体チップ１０におけるプローブテストを説明するための図である。
【図３】図３は、本発明の半導体チップ１０が製造されるときに行なわれるプローブテストを示すフローチャートである。
【図４】図４は、本発明の半導体チップ１０におけるプローブテストのプローブ処理（ステップＳ１２）を示すフローチャートである。
【符号の説明】
【００３９】
１−１〜１−４    第１パッド
２−１〜２−４    第２パッド
３−１〜３−４    第３パッド
４−１〜４−４    第４パッド
１ＩＯ−１〜１ＩＯ−４    第１入出力回路
２ＩＯ−１〜２ＩＯ−４    第２入出力回路
３ＩＯ−１〜３ＩＯ−４    第３入出力回路
４ＩＯ−１〜４ＩＯ−４    第４入出力回路
１Ｌ−１〜１Ｌ−４    第１ラッチ回路
２Ｌ−１〜２Ｌ−４    第２ラッチ回路
３Ｌ−１〜３Ｌ−４    第３ラッチ回路
４Ｌ−１〜４Ｌ−４    第４ラッチ回路
５    回路機能部
６    内部回路
１０    半導体チップ
２０    プローブカード
３０    検査装置（テスター）
Ｘ１    辺
Ｘ２    辺
Ｙ１    辺
Ｙ２    辺
【図１】
2006229131.tif 000003
【図２】
2006229131.tif 000004
【図３】
2006229131.tif 000005
【図４】
2006229131.tif 000006