(57)【要約】【課題】  電源投入時にヒューズ回路９からのアドレス信号がオーバーフローしても、カラムシフトのセレクタ回路７ａ，７ｂの誤動作により左右の入出力回路８の出力がショートして貫通電流が流れることがないカラムシフト救済回路付ＳＲＡＭを得る。【解決手段】  ヒューズ回路９から発生されたアドレス信号に基づいて、カラムシフトなし、左シフト、または右シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給し、不具合のあるメモリセルアレイ１をスキップしてその代わりに救済用予備カラムブロック２を用いると共に、ヒューズ回路９から発生されたアドレス信号がオーバフローしている場合には、全て右シフトを指定するか、または全て左シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給するカラムシフト制御回路１０を備えた。【選択図】        図１
2006338746.tif 000002
【特許請求の範囲】
【請求項１】
複数配列されたメモリセルアレイと、
上記メモリセルアレイの左右両端に配列された救済用予備カラムブロックと、
上記メモリセルアレイのカラムブロック毎に設けられ、セレクタ制御信号に応じて、対応するカラムブロックのメモリセルアレイ、左隣のカラムブロックのメモリセルアレイまたは救済用予備カラムブロック、右隣のカラムセルブロックのメモリアレイまたは救済用予備カラムブロックのうちのいずれかとの接続を選択するセレクタ回路と、
上記メモリセルアレイのカラムブロック毎に設けられ、対応するカラムブロックの上記セレクタ回路を通じてメモリセルアレイまたは救済用予備カラムブロックとのデータの入出力を行う入出力回路と、
電源投入と同時に予め設定されたアドレス信号を発生するヒューズ回路と、
上記ヒューズ回路から発生されたアドレス信号に基づいて、カラムシフトなし、左シフト、または右シフトを指定するセレクタ制御信号を上記各セレクタ回路に供給し、不具合のあるメモリセルアレイをスキップしてその代わりに救済用予備カラムブロックを用いると共に、そのヒューズ回路から発生されたアドレス信号がオーバフローしている場合には、全て右シフトを指定するか、または全て左シフトを指定するセレクタ制御信号をそれら各セレクタ回路に供給するカラムシフト制御回路とを備えたカラムシフト救済回路付半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＲＡＭ等の不具合のあるメモリセルアレイを救済するカラムシフト救済回路付半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来のカラムシフト救済回路付半導体記憶装置としては、電源投入時の過渡状態を回避するために、ヒューズ回路からのアドレス信号の読み出しを、電源投入時ではなく、電源が安定してから別信号で読み出すようにヒューズ回路を改良したものがある（例えば、特許文献１参照）。
また、カラムシフト時に、非選択となるカラムのデータ線がフローティングとならないようにラッチで保持するようにしたものがある（例えば、特許文献２参照）。
【０００３】
【特許文献１】特開平９−１３４５９７号公報
【特許文献２】特開２００１−２９７５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のカラムシフト救済回路付半導体記憶装置は以上のように構成されているので、電源投入時のヒューズ回路からのアドレス信号がオーバーフローした場合を改善することはできず、そのオーバーフローにより、カラムシフトのセレクタ回路が誤動作し、左右の入出力回路の出力がショートして貫通電流が流れるなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、電源投入時にヒューズ回路からのアドレス信号がオーバーフローしても、カラムシフトのセレクタ回路の誤動作により左右の入出力回路の出力がショートして貫通電流が流れることがないカラムシフト救済回路付半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るカラムシフト救済回路付半導体記憶装置は、ヒューズ回路から発生されたアドレス信号に基づいて、カラムシフトなし、左シフト、または右シフトを指定するセレクタ制御信号を各セレクタ回路に供給し、不具合のあるメモリセルアレイをスキップして代わりに救済用予備カラムブロックを用いると共に、ヒューズ回路から発生されたアドレス信号がオーバフローしている場合には、全て右シフトを指定するか、または全て左シフトを指定するセレクタ制御信号を各セレクタ回路に供給するカラムシフト制御回路を備えたものである。
【発明の効果】
【０００７】
この発明によれば、ヒューズ回路から発生されたアドレス信号がオーバフローしている場合には、全て右シフトを指定するか、または全て左シフトを指定するセレクタ制御信号を各セレクタ回路に供給するカラムシフト制御回路を備えるように構成したので、電源投入時にヒューズ回路からのアドレス信号がオーバーフローしていても、カラムシフトのセレクタ回路の誤動作により左右の入出力回路の出力がショートして貫通電流が流れることがないようにすることができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１によるカラムシフト救済回路付ＳＲＡＭを示す構成図であり、図において、メモリセルアレイ１は、メモリカラム方向に複数配列され、それぞれデータを記憶するものである。救済用予備カラムブロック２は、複数配列されたメモリセルアレイ１のメモリカラム方向の左右両端に配列され、不具合のあるメモリセルアレイ１の代わりに用いられることにより、その不具合のあるメモリセルアレイ１を救済するものである。これらメモリセルアレイ１および救済用予備カラムブロック２は、同一構成のものが２つ（一対）ずつ設けられ、それら一対をカラムブロックと言う。ワード線ドライバ３は、メモリセルアレイ１および救済用予備カラムブロック２のワード線を選択するものである。
【０００９】
カラムセレクタ回路４は、各カラムブロック毎に設けられ、制御回路（図示せず）からのカラムアドレス制御信号に応じて、メモリセルアレイ１および救済用予備カラムブロック２の左右いずれかとの接続を選択するものである。センスアンプ５は、各カラムブロック毎に設けられ、カラムセレクタ回路４を通じてメモリセルアレイ１および救済用予備カラムブロック２から読み出されたデータを所定レベルに増幅して出力するものである。ライトドライバ６は、各カラムブロック毎に設けられ、カラムセレクタ回路４を通じてメモリセルアレイ１および救済用予備カラムブロック２にデータを書き込むものである。セレクタ回路７ａは、メモリセルアレイ１のカラムブロック毎に設けられ、後述するセレクタ制御信号に応じて、対応するカラムブロックのセンスアンプ５、左隣のカラムブロックのセンスアンプ５、右隣のカラムセルブロックのセンスアンプ５のうちのいずれかとの接続を選択するものである。セレクタ回路７ｂは、メモリセルアレイ１のカラムブロック毎に設けられ、後述するセレクタ制御信号に応じて、対応するカラムブロックのライトドライバ６、左隣のカラムブロックのライトドライバ６、右隣のカラムセルブロックのライトドライバ６のうちのいずれかとの接続を選択するものである。
【００１０】
入出力回路８は、メモリセルアレイ１のカラムブロック毎に設けられ、対応するカラムブロックのセレクタ回路７ａ，７ｂを通じてメモリセルアレイ１または救済用予備カラムブロック２とのデータの入出力を行うものである。ヒューズ回路９は、電源投入と同時に予め設定されたアドレス信号を発生するものである。カラムシフト制御回路１０は、メモリセルアレイ１のカラムブロック毎に設けられ、ヒューズ回路９から発生されたアドレス信号に基づいて、カラムシフトなし、左シフト、または右シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給し、不具合のあるメモリセルアレイ１をスキップしてその代わりに救済用予備カラムブロック２を用いると共に、ヒューズ回路９から発生されたアドレス信号がオーバフローしている場合には、全て左シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給するものである。
【００１１】
図２から図４はこの発明の実施の形態１によるカラムシフト制御回路の詳細を示す回路図であり、図において、デコーダ回路１０ａは、カラムブロック毎に設けられ、ヒューズ回路９からのアドレス信号をデコードする回路である。このデコーダ回路１０ａの両端では、３入力するＮＡＮＤ回路とインバータ回路との直列回路から構成され、このデコーダ回路１０ａの中側では、２つの３入力するＮＡＮＤ回路とそれら２つの出力を入力とするＮＡＮＤ回路から構成されたものである。
また、出力回路１０ｂは、カラムブロック毎に設けられ、デコーダ回路１０ａからのデコード出力信号ＳＥＣに応じたセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給するものである。この出力回路１０ｂでは、２入力のＮＯＲ回路とインバータ回路との直列回路と、２入力のＮＡＮＤ回路と、３入力のＮＯＲ回路とインバータ回路との直列回路とから構成され、２入力のＮＯＲ回路の出力と３入力のＮＯＲ回路の入力とをたすき掛け信号線で接続したものである。
【００１２】
次に動作について説明する。
図１において、ワード線ドライバ３により、任意のワード線が活性化されると、メモリセルアレイ１および救済用予備カラムブロック２内に設けられたアクセストランジスタを介して内部ノードとビット線とがショートする。また、カラムセレクタ回路４により、制御回路（図示せず）からのカラムアドレス制御信号に応じて、メモリセルアレイ１および救済用予備カラムブロック２の左右いずれかと接続をするか選択する。リードモードでは、センスアンプ５により、カラムセレクタ回路４およびビット線を通じて所定のメモリセルアレイ１および救済用予備カラムブロック２のデータが読み出される。ライトモードでは、ライトドライバ６により、カラムセレクタ回路４およびビット線を通じて所定のメモリセルアレイ１および救済用予備カラムブロック２にデータが書き込まれる。
【００１３】
通常、セレクタ回路７ａ，７ｂは、対応するカラムブロックのセンスアンプ５またはライトドライバ６と入出力回路８とをショートするように選択される。したがって、入出力回路８により、対応するカラムブロックのメモリセルアレイ１とデータをアクセスすることができる。
一方、メモリセルアレイ１の一部に不具合があった場合には、セレクタ回路７ａ，７ｂは、そのカラムブロックをスキップするように選択され、救済用予備カラムブロック２をその不具合のあるメモリセルアレイ１の代わりに用いる。したがって、入出力回路８により、そのスキップによって対応するカラムブロックとは左右にずれるが、正常なメモリセルアレイ１あるいは救済用予備カラムブロック２とデータをアクセスすることができる。
【００１４】
これらセレクタ回路７ａ，７ｂの制御は、ヒューズ回路９を利用して外部からプログラムされる。ヒューズ回路９では、電源投入と同時に予め設定されたアドレス信号を発生し、カラムシフト制御回路１０では、そのヒューズ回路９から発生されたアドレス信号に基づいて、カラムシフトなし、左シフト、または右シフトを指定するセレクタ制御信号を各セレクタ回路７ａ，７ｂに供給する。
ここで、従来のカラムシフト救済回路付ＳＲＡＭでは、電源投入時のヒューズ回路９からのアドレス信号がオーバーフローした場合に、そのオーバーフローにより、カラムシフトのセレクタ回路７ａ，７ｂが誤動作し、左右の入出力回路８の出力がショートして貫通電流が流れるなどの課題があったが、この実施の形態１では、この課題を改善するものである。
【００１５】
図２はメモリセルアレイ１に不具合がなく、カラムシフトなしの場合のカラムシフト制御回路１０の動作を示したものである。なお、メモリセルアレイ１および救済用予備カラムブロック２のカラムブロックが全てでＮ個（Ｎは４≦Ｎの任意の自然数）存在するものとして、以下説明する。
図において、ヒューズ回路９からアドレス信号ＳＣＡ０〜ＳＣＣ０，ＳＣＡ１〜ＳＣＣ１が発生される。このアドレス信号は、カラムシフトなしを示す予め設定された信号である。
カラムシフト制御回路１０のデコーダ回路１０ａでは、そのアドレス信号をデコードし、デコード出力信号ＳＥＣ（１，０，・・・，０，１）を出力する。このように、両端のＳＥＣ（１）とＳＥＣ（Ｎ）とが“１”となり、その他は“０”となる。
【００１６】
カラムシフト制御回路１０の出力回路１０ｂでは、デコーダ回路１０ａからのデコード出力信号ＳＥＣを入力する。この場合、左からｎ（ｎは１≦ｎ≦Ｎの任意の自然数）番目のカラムブロックのセレクタ制御信号ＺＳＣ（ｎ）は、左隣のデコード出力信号ＳＥＣ（ｎ−１）と左隣のセレクタ制御信号ＺＳＣ（ｎ−１）とのオアで決まるので、セレクタ制御信号ＺＳＣは全て“１”となる。
同様に、セレクタ制御信号ＺＳＡ（ｎ）は、右隣のデコード出力信号ＳＥＣ（ｎ＋１）と右隣のセレクタ制御信号ＺＳＡ（ｎ＋１）とのオアで決まるので、セレクタ制御信号ＺＳＡは全て“１”となる。
さらに、セレクタ制御信号ＺＳＢ（ｎ）は、セレクタ制御信号ＺＳＡ（ｎ）とセレクタ制御信号ＺＳＣ（ｎ）とのナンドで決まるので、セレクタ制御信号ＺＳＡは全て“０”となる。
【００１７】
以上から、各セレクタ回路７ａ，７ｂに供給されるセレクタ制御信号（ＺＳＡ，ＺＳＢ，ＺＳＣ）は、全て（１，０，１）となり、全てのセレクタ回路７ａ，７ｂはシフトせず、この場合、救済用予備カラムブロック２は使用されない。なお、セレクタ制御信号（ＺＳＡ，ＺＳＢ，ＺＳＣ）における“１”は非接続、“０”は接続を示し、（１，０，１）ならば、左右隣のカラムブロックとは非接続に、対応するカラムブロックとは接続にすることを示している。
【００１８】
図３はあるメモリセルアレイ１に不具合があり、カラムシフトありの場合のカラムシフト制御回路１０の動作を示したものである。
図において、ヒューズ回路９からアドレス信号ＳＣＡ０〜ＳＣＣ０，ＳＣＡ１〜ＳＣＣ１が発生される。このアドレス信号は、例えば、左から２番目のカラムブロックと、右から２番目のカラムブロックとに不具合があり、それらカラムブロックをカラムシフトすることを示す予め設定された信号である。
カラムシフト制御回路１０のデコーダ回路１０ａでは、そのアドレス信号をデコードし、デコード出力信号ＳＥＣ（０，１，・・・，１，０）を出力する。このように、カラムシフトしたいカラムブロックのＳＥＣ（２）とＳＥＣ（Ｎ−１）とが“１”となり、その他は“０”となる。
【００１９】
カラムシフト制御回路１０の出力回路１０ｂでは、デコーダ回路１０ａからのデコード出力信号ＳＥＣを入力する。この場合、左からｎ番目のカラムブロックのセレクタ制御信号ＺＳＣ（ｎ）は、左隣のデコード出力信号ＳＥＣ（ｎ−１）と左隣のセレクタ制御信号ＺＳＣ（ｎ−１）とのオアで決まるので、セレクタ制御信号ＺＳＣ（２）は“０”、その他は“１”となる。
同様に、セレクタ制御信号ＺＳＡ（ｎ）は、右隣のデコード出力信号ＳＥＣ（ｎ＋１）と右隣のセレクタ制御信号ＺＳＡ（ｎ＋１）とのオアで決まるので、セレクタ制御信号ＺＳＡ（Ｎ−１）は“０”、その他は“１”となる。
さらに、セレクタ制御信号ＺＳＢ（ｎ）は、セレクタ制御信号ＺＳＡ（ｎ）とセレクタ制御信号ＺＳＣ（ｎ）とのナンドで決まるので、セレクタ制御信号ＺＳＢ（２）とＺＳＢ（Ｎ−１）は”１“、その他は“０”となる。
【００２０】
以上から、各セレクタ回路７ａ，７ｂに供給されるセレクタ制御信号（ＺＳＡ，ＺＳＢ，ＺＳＣ）は、メモリセルアレイ１における１番左のカラムブロックに（０，１，１）、すなわち、左シフト、メモリセルアレイ１における１番右のカラムブロックに（１，１，０）、すなわち、右シフト、その他のカラムブロックに（１，０，１）、すなわち、シフトせずとなり、この場合、左右両端の救済用予備カラムブロック２が使用される。
【００２１】
図４はヒューズ回路９からのアドレス信号がオーバーフローした場合のカラムシフト制御回路１０の動作を示したものである。
ヒューズ回路９は、ヒューズが切断されているか否かをセット信号によって読み出し、ラッチに記憶する。電源が投入された瞬間から、セット信号がイネーブルになるまでの間は、ラッチの内容は不定となる。本来、ヒューズ回路９からのアドレス信号は、必ず異なる２つのカラムブロックを指定するようにプログラムされているが、電源投入時には、カラムブロックの最大アドレスが、ヒューズ回路９からのアドレス信号の最大アドレスよりも小さい場合に、アドレス信号がオーバーフローしてしまい、どのカラムブロックも指定されない状態が起こり得る。
図において、ヒューズ回路９からアドレス信号ＳＣＡ０〜ＳＣＣ０，ＳＣＡ１〜ＳＣＣ１が発生される。このアドレス信号は、オーバーフローした信号である。
カラムシフト制御回路１０のデコーダ回路１０ａでは、そのアドレス信号をデコードし、デコード出力信号ＳＥＣ（０，０，・・・，０，０）を出力する。このように、全てのカラムブロックのＳＥＣが“０”となる。
【００２２】
カラムシフト制御回路１０の出力回路１０ｂでは、デコーダ回路１０ａからのデコード出力信号ＳＥＣを入力する。この場合、左からｎ番目のカラムブロックのセレクタ制御信号ＺＳＣ（ｎ）は、左隣のデコード出力信号ＳＥＣ（ｎ−１）と左隣のセレクタ制御信号ＺＳＣ（ｎ−１）とのオアで決まるので、全てのＺＳＣは“０”となる。
同様に、セレクタ制御信号ＺＳＡ（ｎ）は、右隣のデコード出力信号ＳＥＣ（ｎ＋１）と右隣のセレクタ制御信号ＺＳＡ（ｎ＋１）とのオアで決まるので、全てのＺＳＡは“１”となる。
さらに、セレクタ制御信号ＺＳＢ（ｎ）は、セレクタ制御信号ＺＳＡ（ｎ）とセレクタ制御信号ＺＳＣ（ｎ）とのナンドで決まるので、全てのＺＳＢは“１”となる。
【００２３】
以上から、電源が投入された瞬間から不定なアドレス信号が入力されている間は、各セレクタ回路７ａ，７ｂに供給されるセレクタ制御信号（ＺＳＡ，ＺＳＢ，ＺＳＣ）は、全てのカラムブロックに（０，１，１）、すなわち、全て左シフトすることによって、カラムシフトのセレクタ回路７ａ，７ｂの誤動作により左右の入出力回路８の出力がショートして貫通電流が流れることがないようにすることができる。
また、電源が投入されてから所定時間経ち、本来のアドレス信号が入力されれば、その本来のアドレス信号に応じた、カラムシフトなし、またはカラムシフトありのセレクタ制御信号を供給することにより、正常な動作に速やかに復帰することができる。
【００２４】
図５はカラムシフト制御回路の詳細を示す回路図であり、図において、図２から図４で示した出力回路１０ｂにおけるたすき掛け信号線を削除したものである。
このような構成において、ヒューズ回路９からのアドレス信号がオーバーフローした場合、各セレクタ回路７ａ，７ｂに供給されるセレクタ制御信号（ＺＳＡ，ＺＳＢ，ＺＳＣ）は、全てのカラムブロックに（０，１，０）、すなわち、全ての各セレクタ回路７ａ，７ｂにおいて左右の入出力回路８の出力がショートして貫通電流が流れてしまう。この課題を解消するために、オーバーフロー検出回路を設ける方法もあるが、オーバーフロー検出回路は、コンパイルドメモリのように、カラム構成が可変な回路では実装しにくい。
この実施の形態１では、オーバーフロー検出回路を実装することなく、このような課題を解消することができる。
【００２５】
なお、この実施の形態１では、図２から図４で示したように、出力回路１０ｂにおいて左のＮＯＲ回路の出力を右のＮＯＲ回路の入力になるように、たすき掛け信号線を設け、アドレス信号のオーバーフロー時に、全てのカラムブロックに（０，１，１）、すなわち、全て左シフトするように構成したが、出力回路１０ｂにおいて右のＮＯＲ回路の出力を左のＮＯＲ回路の入力になるように、たすき掛け信号線を設け、アドレス信号のオーバーフロー時に、全てのカラムブロックに（１，１，０）、すなわち、全て右シフトするように構成しても良く、同様な効果を奏することができる。
【００２６】
以上のように、この実施の形態１によれば、ヒューズ回路９から発生されたアドレス信号がオーバフローしている場合には、全て右シフトを指定するか、または全て左シフトを指定するセレクタ制御信号（ＺＳＡ，ＺＳＢ，ＺＳＣ）を各セレクタ回路７ａ，７ｂに供給するカラムシフト制御回路１０を備えるようにしたので、電源投入時にヒューズ回路９からのアドレス信号がオーバーフローしていても、カラムシフトのセレクタ回路７ａ，７ｂの誤動作により左右の入出力回路８の出力がショートして貫通電流が流れることがないようにすることができる。
【図面の簡単な説明】
【００２７】
【図１】この発明の実施の形態１によるカラムシフト救済回路付ＳＲＡＭを示す構成図である。
【図２】この発明の実施の形態１によるカラムシフト制御回路の詳細を示す回路図である。
【図３】この発明の実施の形態１によるカラムシフト制御回路の詳細を示す回路図である。
【図４】この発明の実施の形態１によるカラムシフト制御回路の詳細を示す回路図である。
【図５】カラムシフト制御回路の詳細を示す回路図である。
【符号の説明】
【００２８】
１  メモリセルアレイ、２  救済用予備カラムブロック、３  ワード線ドライバ、４    カラムセレクタ回路、５  センスアンプ、６  ライトドライバ、７ａ，７ｂ  セレクタ回路、８  入出力回路、９  ヒューズ回路、１０  カラムシフト制御回路、１０ａ  デコーダ回路、１０ｂ  出力回路。
【図１】
2006338746.tif 000003
【図２】
2006338746.tif 000004
【図３】
2006338746.tif 000005
【図４】
2006338746.tif 000006
【図５】
2006338746.tif 000007