(57)【要約】【課題】トレンチ素子分離の機械的応力を制御した構造を有するロジックＬＳＩと、このロジックＬＳＩの製造プロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子とを混載しうる半導体装置及びその製造方法を提供する。【解決手段】トレンチ１６ａ及びトレンチ１６ｂが形成された半導体基板１０と、トレンチ１６ａの内に形成されたシリコン窒化膜２０を含むライナー膜とシリコン酸化膜系の絶縁膜とを有する素子分離膜３２ａと、トレンチ１６ｂの底部に埋め込まれた素子分離膜３２ｂと、トレンチ１６ｂの上部の側壁部分に形成され、第１の電極としての不純物拡散領域４０と、シリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜４３と、第２の電極４６とを有するキャパシタとを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のトレンチ及び第２のトレンチが形成された半導体基板と、
前記第１のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第１のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第１の素子分離膜と、
前記第２のトレンチの底部に埋め込まれた第２の素子分離膜と、
前記第２のトレンチの上部の側壁部分に形成されたキャパシタであって、前記半導体基板内に形成された第１の電極としての不純物拡散領域と、前記第２のトレンチの側壁に形成されたシリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第２の電極とを有するキャパシタと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の素子分離膜は、前記第２のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第２のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の素子分離膜は、シリコン酸化膜系の絶縁膜により構成されている
ことを特徴とする半導体装置。
【請求項４】
第１のトレンチ及び第２のトレンチが形成された半導体基板と、
前記第１のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第１のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第１の素子分離膜と、
前記第２のトレンチの底部に埋め込まれ、シリコン酸化膜系の絶縁膜により構成された第２の素子分離膜と、
前記第２の素子分離膜上に延在するキャパシタであって、前記半導体基板内に形成された第１の電極としての不純物拡散領域と、前記不純物拡散領域上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第２の電極とを有するキャパシタと
を有することを特徴とする半導体装置。
【請求項５】
半導体基板に、第１のトレンチ及び第２のトレンチを形成する工程と、
前記第１のトレンチの内及び前記第２のトレンチの内に、シリコン窒化膜を有するライナー膜を形成する工程と、
前記第１のトレンチ内及び前記第２のトレンチ内に第１の絶縁膜を埋め込み、前記第１のトレンチ内に形成された第１の素子分離膜と、前記第２のトレンチ内に形成された第２の素子分離膜とを形成する工程と、
前記第２のトレンチ内に形成された前記第２の素子分離膜の上部を除去し、前記第２のトレンチの側壁を一部露出する工程と、
前記半導体基板上及び露出した前記第２のトレンチの前記側壁に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、キャパシタ電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記ライナー膜を形成する工程の後、前記第１の素子分離膜及び前記第２の素子分離膜を形成する工程の前に、前記第２のトレンチ内のライナー膜を選択的に除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記ライナー膜を除去する工程は、
前記ライナー膜上に、前記ライナー膜とはエッチング特性の異なる第２の絶縁膜を形成する工程と、
前記第２のトレンチが形成された領域の前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜をマスクとして、前記第２のトレンチが形成された領域の前記ライナー膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の素子分離膜の上部を除去する工程の後、キャパシタ誘電体膜を形成する工程の前に、前記第２の素子分離膜の上部を除去する際に用いたマスク及び前記第２の素子分離膜をマスクとして前記第２のトレンチの側壁部分にドーパント不純物を導入し、前記第２のトレンチの側壁部分に前記キャパシタ電極と対をなす電極となる不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項５乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第２のトレンチの内壁を一部露出する工程の後に、水素雰囲気中で熱処理を行うことにより、前記第２のトレンチの上端角部に丸みを付ける工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記キャパシタ誘電体膜を形成する工程では、前記キャパシタ誘電体膜の形成と同時に、前記半導体基板の表面にゲート絶縁膜を形成し、
前記キャパシタ電極を形成する工程では、前記キャパシタ電極の形成と同時に、前記ゲート絶縁膜上にゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、標準ロジックＬＳＩプロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の集積化においては、搭載するＲＡＭ容量を増大することが要求されている。これは、ＲＡＭを搭載することが面積当たりの機能を増やす効率的な手段であること、入出力回路数を減少させて面積を縮小しコストダウンと消費電力の減少を図ること、同一半導体基板上に集積することでメモリのバンド幅を大きくし処理能力を大きくすること、等が目的である。
【０００３】
このため、従来のダイナミックメモリと同様な、キャパシタに電荷を蓄積し一つのアクセストランジスタでこの電荷の量をセンスしてバイナリな情報を蓄積するタイプのメモリ素子をロジックＬＳＩの製造工程と整合性よく形成し、リフレッシュ動作等はインテリジェントな制御回路が行うことで、外部からはＳＲＡＭとして振る舞うようなメモリ回路が提案されている。
【０００４】
このようなメモリ回路を有する従来の半導体装置について、図１８を用いて説明する。図１８は従来の半導体装置の構造を示す概略断面図である。
【０００５】
シリコン基板１００には、Ｎ型ウェル１０２が形成されている。Ｎ型ウェル１０２の表面側には、素子領域を画定する素子分離膜１０４が形成されている。素子分離膜１０４により画定された素子領域には、シリコン基板１００上にゲート絶縁膜１０６を介して形成されたゲート電極１０８と、ゲート電極１０８両側のシリコン基板中に形成されたソース／ドレイン拡散層１１０，１１２とを有するアクセストランジスタが形成されている。
【０００６】
アクセストランジスタ近傍の素子分離膜１０４は、部分的に表面から後退してトレンチ１１４が形成されている。トレンチ１１４の側壁部分及びソース／ドレイン拡散層１１２上には、キャパシタ誘電体膜１１６を介してキャパシタ電極１１８が形成されている。こうして、ソース／ドレイン拡散層１１２とキャパシタ電極１１８とを一対の電極とするキャパシタが構成されている。
【０００７】
図１８に示すメモリセルは、標準ロジックＬＳＩプロセスを用いて製造が可能であるとともに、汎用６トランジスタＳＲＡＭと比較して約４分の１のビットセルサイズであり高密度化が容易であるという特徴を有している。
【特許文献１】米国特許第６５７３５４８号明細書
【特許文献２】米国特許第６６３８８１３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一方、ロジックＬＳＩでは、縮小されるデバイスが素子分離などから受ける機能的ストレスにより特性の変化を示すことを対策するために、トレンチ素子分離の機械的応力を制御するような構造を素子分離部分に持たせるような提案がなされている。このため、ロジックＬＳＩと上記１トランジスタ＋１キャパシタ型メモリとを混載するためには、機械的応力を制御したトレンチアイソレーション構造を採用する必要がある。
【０００９】
本発明の目的は、メモリ素子の特性を劣化することなく、トレンチ素子分離の機械的応力を制御した構造を有するロジックＬＳＩとメモリ素子とを混載しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、第１のトレンチ及び第２のトレンチが形成された半導体基板と、前記第１のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第１のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第１の素子分離膜と、前記第２のトレンチの底部に埋め込まれた第２の素子分離膜と、前記第２のトレンチの上部の側壁部分に形成されたキャパシタであって、前記半導体基板内に形成された第１の電極としての不純物拡散領域と、前記第２のトレンチの側壁に形成されたシリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第２の電極とを有するキャパシタとを有することを半導体装置が提供される。
【００１１】
また、本発明の他の観点によれば、第１のトレンチ及び第２のトレンチが形成された半導体基板と、前記第１のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第１のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第１の素子分離膜と、前記第２のトレンチの底部に埋め込まれ、シリコン酸化膜系の絶縁膜により構成された第２の素子分離膜と、前記第２の素子分離膜上に延在するキャパシタであって、前記半導体基板内に形成された第１の電極としての不純物拡散領域と、前記不純物拡散領域上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第２の電極とを有するキャパシタとを有する半導体装置が提供される。
【００１２】
また、本発明の更に他の観点によれば、半導体基板に、第１のトレンチ及び第２のトレンチを形成する工程と、前記第１のトレンチの内及び前記第２のトレンチの内に、シリコン窒化膜を有するライナー膜を形成する工程と、前記第１のトレンチ内及び前記第２のトレンチ内に第１の絶縁膜を埋め込み、前記第１のトレンチ内に形成された第１の素子分離膜と、前記第２のトレンチ内に形成された第２の素子分離膜とを形成する工程と、前記第２のトレンチ内に形成された前記第２の素子分離膜の上部を除去し、前記第２のトレンチの側壁を一部露出する工程と、前記半導体基板上及び露出した前記第２のトレンチの前記側壁に、キャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、キャパシタ電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、トレンチ素子分離膜にライナー膜としてのシリコン窒化膜を設けて素子分離膜による機械的応力を制御する半導体装置において、ライナー膜としてのシリコン窒化膜がキャパシタ形成領域に延在しないようにするので、キャパシタ誘電体膜の膜厚増加に伴う蓄積容量の低下を防止することができる。また、製造プロセス中にキャパシタ誘電体膜中に電荷が蓄積されるのを防止できるため、キャパシタ蓄積容量を安定化することができる。
【００１４】
また、キャパシタ形成領域の素子分離膜に、シリコン窒化膜ライナーが残存しないようにすれば、素子分離膜を挟んで隣接するメモリセル間での電荷のリークを効果的に防止することができる。これにより、これらメモリセルの記憶情報が反転することを防止することができる。
【００１５】
したがって、標準ロジックＬＳＩプロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子を有する半導体装置において、記憶情報の保持特性が向上し半導体集積回路の性能向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図９を用いて説明する。
【００１７】
図１は本実施形態による半導体装置の構造を示す概略断面図、図２乃至図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１９】
シリコン基板１０には、素子分離用のトレンチ１６ａ，１６ｂが形成されている。トレンチ１６ａは通常の素子分離領域に形成されたものであり、トレンチ１６ｂはメモリセルのキャパシタ形成領域に形成されたものである。なお、図１において、中央のトレンチ１６ａよりも右側の領域はメモリセル領域であり、中央のトレンチ１６ａよりも左側の領域は周辺回路領域である。
【００２０】
トレンチ１６ａ，１６ｂ内には、シリコン酸化膜１８及びシリコン窒化膜２０よりなるライナー膜と、シリコン酸化膜２８とが埋め込まれ、これら膜よりなる素子分離膜３２ａ，３２ｂが、それぞれ形成されている。素子分離膜３２ｂはシリコン基板１０表面側が一部除去されており、素子分離膜３２ｂ上にはトレンチ１６ｃが残存している。
【００２１】
なお、本明細書においてライナー膜とは、トレンチの内面（内壁及び底面）に沿って形成された膜を意味する。
【００２２】
左側の素子分離膜３２ａと中央の素子分離膜３２ａとの間の素子領域は、周辺回路のＮ型トランジスタ形成領域であり、Ｐ型ウェル３６が形成されている。左側の素子分離膜３２ａよりも左側の活性領域は、周辺回路のＰ型トランジスタ形成領域であり、Ｎ型ウェル３８が形成されている。また、中央の素子分離膜３２ａよりも右側の素子領域は、Ｐ型トランジスタをアクセストランジスタとするメモリセル領域であり、Ｎ型ウェル３８が形成されている。
【００２３】
メモリセル領域には、ゲート電極４４とソース／ドレイン拡散層５８とを有するアクセストランジスタと、不純物拡散領域とキャパシタ電極とにより一対の電極が構成されたキャパシタとを有するメモリセルが形成されている。キャパシタの下部電極を構成する不純物拡散領域４０は、トレンチ１６ｃの内壁からシリコン基板１０表面に渡って形成され、アクセストランジスタの一方のソース／ドレイン拡散層５８に接続されている。不純物拡散領域４０上には、キャパシタ誘電体膜４３を介してキャパシタ電極４６が形成されている。キャパシタ電極４６は、トレンチ１６ｃ内からシリコン基板１０表面上に延在して形成されている。
【００２４】
Ｎ型トランジスタ形成領域には、ゲート電極４４とソース／ドレイン拡散層６０とを有するＮ型トランジスタが形成されている。Ｐ型トランジスタ形成領域には、図示しないＰ型トランジスタが形成されている。
【００２５】
メモリセル及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜６２が形成されている。層間絶縁膜６２上には、コンタクトプラグ６４を介してアクセストランジスタの他方のソース／ドレイン拡散層５８に接続されたビット線６６、コンタクトプラグ６８を介してＮ型トランジスタのソース／ドレイン拡散層６０に接続された配線層７０等が形成されている。ビット線６６、配線層７０等が形成された層間絶縁膜６２上には、層間絶縁膜７２が形成されている。
【００２６】
図１に示すように、本実施形態による半導体装置の一つの特徴は、トレンチ１６ａ，１６ｂ内に埋め込まれた素子分離膜３２ａ，３２ｂが、シリコン酸化膜１８及びシリコン窒化膜２０よりなるライナー膜と、シリコン酸化膜２８とにより構成されていることにある。
【００２７】
素子分離膜３２ａ，３２ｂのこの特徴は、素子分離膜による機械的応力を制御するためのものである。すなわち、トレンチの埋め込みに通常用いられるシリコン酸化膜２８は圧縮応力を有するが、その下層に引張り応力を有するシリコン窒化膜２０を敷設することにより、シリコン酸化膜２８の圧縮応力が大幅に緩和され、シリコン基板１０に加わるストレスを抑制することができる。シリコン窒化膜２０には、チャネル部分を引っ張ってキャリアの移動度を大きくするという効果もある。したがって、素子分離膜がシリコン基板１０に与えるストレスを適宜制御することにより、素子特性を向上することができる。
【００２８】
素子分離膜３２ｂ上にキャパシタを形成する場合、キャパシタ電極間にライナー膜としてのシリコン窒化膜２０が残存していると、キャパシタ誘電体膜の膜厚が増加し、蓄積容量が低下する。また、製造プロセス中にシリコン窒化膜／シリコン酸化膜界面に蓄積される電荷により、本来蓄えられるべき電荷量にばらつきが生じてしまう。そこで、本実施形態による半導体装置では、キャパシタ電極間にライナー膜としてのシリコン窒化膜２０が残存しないようにしている。
【００２９】
このようにして半導体装置を構成することにより、トレンチ素子分離の機械的応力を緩和するためのロジックＬＳＩにおける素子分離構造を適用した場合であっても、メモリセルの特性劣化を抑制することができる。
【００３０】
次に、本実施形態による半導体装置の製造方法について図２乃至図９を用いて説明する。
【００３１】
まず、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍのシリコン酸化膜１２を形成する。
【００３２】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１４を形成する（図２（ａ））。
【００３３】
次いで、フォトリソグラフィーにより、素子分離領域（キャパシタ形成領域を含む）を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。
【００３４】
次いで、このフォトレジスト膜をマスクとして、シリコン窒化膜１４、シリコン酸化膜１２、シリコン基板１０をドライエッチングする。これにより、シリコン基板１０に、例えば深さ３００ｎｍのトレンチ１６ａ，１６ｂを形成する（図２（ｂ））。図２（ｂ）以降の図面において、中央のトレンチ１６ａよりも右側の領域はメモリセル領域であり、中央のトレンチ１６ａよりも左側の領域は周辺回路領域であるものとする。なお、トレンチ１６ａは通常の素子分離溝であり、トレンチ１６ｂはキャパシタが形成される領域の素子分離溝であるものとする。
【００３５】
次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０を熱酸化し、トレンチ１６ａ，１６ｂの内壁に、例えば膜厚５ｎｍのシリコン酸化膜１８を形成する（図３（ａ））。なお、シリコン酸化膜１８の代わりに、シリコン窒化酸化膜等の他のシリコン酸化膜系絶縁膜を適用してもよい。
【００３６】
この熱酸化は、トレンチ１６ａ，１６ｂ形成の際のエッチングによるダメージを回復するためのものである。また、本実施形態の場合のように機械的応力を制御する構造を有する素子分離膜の場合、シリコン酸化膜１８の膜厚によってストレス制御の効果が変化する。通常、膜厚が薄いほどその効果は高く、例えば５ｎｍ程度の膜厚が好ましい。
【００３７】
次いで、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン窒化膜２０を形成する（図３（ｂ））。なお、シリコン窒化膜２０は引張り応力を有しており、チャネル部分を引っ張ってキャリアの移動度を大きくする効果がある。
【００３８】
次いで、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜２８を堆積する（図４（ａ））。なお、シリコン酸化膜２８の代わりに、シリコン窒化酸化膜等の他のシリコン酸化膜系絶縁膜を適用してもよい。
【００３９】
これにより、トレンチ１６ａ，１６ｂ内は、シリコン酸化膜２８により完全に埋め込まれる。なお、シリコン酸化膜２８は圧縮応力を有するが、その下層には引張り応力を有するシリコン窒化膜２０が敷設されている。したがって、シリコン酸化膜２８の圧縮応力は大幅に緩和され、シリコン基板１０に加わるストレスが抑制される。
【００４０】
次いで、例えばＣＭＰ法又はＲＩＥ法により、シリコン窒化膜２０上のシリコン酸化膜２８を除去する（図４（ｂ））。
【００４１】
次いで、窒素雰囲気中で、例えば１０００℃、３０秒間の熱処理を行い、トレンチ１６ａ，１６ｂ内に埋め込まれたシリコン酸化膜２８の膜密度を向上する。なお、この熱処理は、シリコン窒化膜２０上のシリコン酸化膜２８を除去する工程の前に行ってもよい。
【００４２】
次いで、フォトリソグラフィーにより、キャパシタを形成する領域の素子分離領域を露出するフォトレジスト膜３０を形成する。
【００４３】
次いで、フォトレジスト膜３０をマスクとして及びシリコン窒化膜２０をストッパとしてシリコン酸化膜２８をエッチングし、トレンチ１６ｂ内に埋め込まれたシリコン酸化膜２８を一部除去する（図５（ａ））。なお、トレンチ１６ｂ内に残存するシリコン酸化膜２８の膜厚は、隣接するメモリセル間の分離特性に応じて適宜制御することが望ましい。
【００４４】
次いで、フォトレジスト膜３０をマスクとしてイオン注入を行い、キャパシタ形成予定領域のシリコン基板１０内に、キャパシタの下部電極となる不純物拡散領域４０を形成する。不純物拡散領域４０は、例えばＢ＋１０ｋｅＶ、８×１０１２ｃｍ−２の条件で、基板法線方向に対して２０°以上傾けた少なくとも２方向から、イオン注入を行う。これにより、フォトレジスト膜３０により覆われていない領域のシリコン基板１０表面のみならず、トレンチ１６ｂの側壁部分にも、十分なイオン注入が可能となる。
【００４５】
フォトレジスト膜３０を利用して不純物拡散領域４０を形成することにより、不純物拡散領域４０を形成するためにフォトリソグラフィーを別途追加することを要しない。この意味で、本実施形態による半導体装置の製造方法では、製造工程の簡略化が可能である。
【００４６】
次いで、フォトレジスト膜３０を除去した後、例えばリン酸ボイルにより、シリコン窒化膜２０，１４を除去する。これにより、トレンチ１６ａ内には、シリコン酸化膜１８、シリコン窒化膜２０及びシリコン酸化膜２８を有する素子分離膜３２ａが形成される。また、トレンチ１６ｂ内には、シリコン酸化膜１８、シリコン窒化膜２０及びシリコン酸化膜２８を有する素子分離膜３２ｂが形成されるとともに、素子分離膜３２ｂ上にはトレンチ１６ｃが残存する（図５（ｂ））。
【００４７】
なお、シリコン窒化膜２０の膜厚を１０ｎｍ程度に設定しておくことにより、シリコン酸化膜２８とシリコン酸化膜１８との間のシリコン窒化膜２０が過剰にエッチングされることを防止することができる。
【００４８】
次いで、弗酸系の水溶液を用いたウェットエッチングにより、シリコン酸化膜１２，１８をエッチングし、素子領域のシリコン基板１０表面及びトレンチ１６ｃの内壁を露出する（図６（ａ））。
【００４９】
なお、このエッチングの際、素子分離膜３２ａ，３２ｂは、膜減りする。また、シリコン酸化膜１８の膜厚を５ｎｍ程度の設定しておくことにより、シリコン窒化膜２０とシリコン基板１０との間のシリコン酸化膜１８が過剰にエッチングされることを防止することができる。
【００５０】
次いで、熱酸化法により、シリコン基板１０の表面及びトレンチ１６ｃの内壁に、例えば膜厚１０ｎｍのシリコン酸化膜よりなる犠牲酸化膜３４を形成する。
【００５１】
次いで、シリコン基板１０の所定領域にイオン注入を行い、Ｐ型ウェル３６及びＮ型ウェル３８を形成する（図６（ｂ））。図６（ｂ）において、左側の素子分離膜３２ａよりも左側の領域はＰ型トランジスタ形成領域であり、Ｎ型ウェル３８が形成されるものとする。また、左側の素子分離膜３２ａと中央の素子分離膜３２ａとの間の領域はＮ型トランジスタ形成領域であり、Ｐ型ウェル３６が形成されるものとする。また、中央の素子分離膜３２ａよりも右側の領域はＰ型トランジスタをアクセストランジスタとするメモリセル形成領域であり、Ｎ型ウェル３８が形成されるものとする。
【００５２】
Ｐ型ウェル３６は、例えばＢ＋１５０ｋｅＶ、３×１０１３ｃｍ−２のウェルイオン注入と、例えばＢ＋１０ｋｅＶ、８×１０１２ｃｍ−２のチャネルイオン注入とにより形成する。また、Ｎ型ウェル３８は、例えばＰ＋３００ｋｅＶ、３×１０１３ｃｍ−２のウェルイオン注入と、例えばＡｓ＋１００ｋｅＶ、８×１０１２ｃｍ−２のチャネルイオン注入とにより形成する。
【００５３】
次いで、弗酸系の水溶液を用いたウェットエッチングにより、犠牲酸化膜３４をエッチングし、素子領域のシリコン基板１０表面及びトレンチ１６ｃの内壁を露出する（図６（ａ））。なお、このエッチングの際、素子分離膜３２ａ，３２ｂは、膜減りする。
【００５４】
次いで、例えば、水素雰囲気圧力を１００Ｔｏｒｒ以下、加熱温度を９００〜１０５０℃、処理時間を１０秒程度として、水素処理を行う。この処理により、シリコン基板１０表面が平坦化されるとともに、トレンチ１６ｃ上端の角部が丸みを帯びる（図７（ａ））。
【００５５】
次いで、熱酸化法により、例えば膜厚３ｎｍのシリコン酸化膜を形成する。これにより、素子領域上に、シリコン酸化膜よりなるゲート絶縁膜４２を形成する。ゲート絶縁膜４２は、トレンチ１６ｃ近傍ではキャパシタ誘電体膜４３となる。なお、シリコン酸化膜の代わりに、シリコン窒化酸化膜その他の絶縁膜を適用してもよい。また、ゲート絶縁膜４２とキャパシタ誘電体膜４３とは必ずしも同じ膜厚である必要はなく、キャパシタ誘電体膜４３の膜厚が例えば３ｎｍ、ゲート絶縁膜４２の膜厚が例えば２ｎｍとなるように、それぞれを作り分けてもよい。
【００５６】
次いで、ゲート絶縁膜４２上に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのポリシリコン膜を堆積する。
【００５７】
次いで、リソグラフィー及びドライエッチングにより、このポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極４４及びキャパシタ電極４６を形成する（図７（ｂ））。
【００５８】
次いで、ゲート電極４４及びキャパシタ電極４６をマスクとしてイオン注入を行い、シリコン基板１０中に、ＬＤＤ領域となる不純物拡散領域４８，５０を形成する（図８（ａ））。Ｐ型トランジスタの不純物拡散領域４８は、例えばＢ＋０．５ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。Ｎ型トランジスタの不純物拡散領域５０は、例えばＡｓ＋５ｋｅＶ、１×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
【００５９】
次いで、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積後、この膜をエッチバックし、ゲート電極４４及びキャパシタ電極４６の側壁部分にサイドウォール絶縁膜５２を形成する。
【００６０】
次いで、ゲート電極４４、キャパシタ電極４６及びサイドウォール絶縁膜５２をマスクとしてイオン注入を行い、シリコン基板１０中に、不純物拡散領域５４，５６を形成する。Ｐ型トランジスタの不純物拡散領域５４は、例えば、例えばＢ＋５ｋｅＶ、２×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。Ｎ型トランジスタの不純物拡散領域５６は、例えばＰ＋１０ｋｅＶ、２×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
【００６１】
次いで、熱処理を行い注入した不純物を活性化し、不純物拡散領域４８，５４よりなるＰ型トランジスタのソース／ドレイン拡散層５８と、不純物拡散領域５０，５６よりなるＮ型トランジスタのソース／ドレイン拡散層６０とを形成する。
【００６２】
こうして、シリコン基板１０上に、ゲート電極４４及びソース／ドレイン拡散層５８を有するＰ型トランジスタ、ゲート電極４４及びソース／ドレイン拡散層６０を有するＮ型トランジスタ、不純物拡散領域４０及びキャパシタ電極４６を有するキャパシタ等を形成する（図８（ｂ））。
【００６３】
次いで、Ｎ型トランジスタ、Ｐ型トランジスタ、キャパシタ等が形成されたシリコン基板１０上に、層間絶縁膜６２を形成する。
【００６４】
次いで、通常の配線形成プロセスと同様にして、コンタクトプラグ６４を介してメモリセルトランジスタのソース／ドレイン拡散層５８に接続されたビット線６６、コンタクトプラグ６８を介してＮ型トランジスタのソース／ドレイン拡散層６０に接続された配線層７０等を形成する。
【００６５】
次いで、ビット線６６、配線層７０等が形成された層間絶縁膜６２上に、層間絶縁膜７２を形成する（図９）。
【００６６】
この後、必要に応じて、複数の配線層や層間絶縁膜、カバー絶縁膜等を形成し、半導体装置を完成する。
【００６７】
このように、本実施形態によれば、トレンチ素子分離膜にライナー膜としてのシリコン窒化膜を設けて素子分離膜による機械的応力を制御した半導体装置において、ライナー膜としてのシリコン窒化膜がキャパシタ形成領域に延在しないように構成するので、キャパシタ誘電体膜の膜厚増加に伴う蓄積容量の低下を防止することができる。また、製造プロセス中にキャパシタ誘電体膜中に電荷が蓄積されるのを防止できるため、キャパシタ蓄積容量を安定化することができる。
【００６８】
また、上記構成は、半導体装置の製造工程数を大幅に変更・増加することなく実現されるため、製造コストや製品コストの増大を抑えることができる。
【００６９】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１０乃至図１５を用いて説明する。なお、図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００７０】
図１０は本実施形態による半導体装置の構造を示す概略断面図、図１１は第１実施形態による半導体装置の課題を示す図、図１２乃至図１５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７１】
はじめに、本実施形態による半導体装置の構造について図１０を用いて説明する。
【００７２】
図１０に示すように、本実施形態による半導体装置は、通常の素子分離領域に形成された素子分離膜３２ａが、シリコン酸化膜１８及びシリコン窒化膜２０よりなるライナー膜と、シリコン酸化膜２８とにより構成されている点は、第１実施形態による半導体装置と同様である。本実施形態による半導体装置が第１実施形態による半導体装置と異なっているのは、キャパシタ形成領域に形成された素子分離膜３２ｃがシリコン酸化膜のみにより構成されており、シリコン窒化膜よりなるライナー膜を有していない点にある。
【００７３】
シリコン窒化膜やシリコン窒化膜／シリコン酸化膜界面には、キャリアがトラップされることがある。このため、例えば図１１に示すように、ホットキャリア現象や光励起、或いは温度と電界によるシリコン窒化膜２０中への電荷注入が生じた場合、シリコン窒化膜２０に蓄積された電子がトレンチ底面の寄生チャネルを反転する虞がある。このとき、例えば図面左側のメモリセルの記憶ノード部分に記憶されていた電荷は、電荷のない状態の図面右側のメモリセルの記憶ノード部分に流入してしまい、お互いの記憶が反転することとなる。
【００７４】
このため、素子分離トレンチの深さや素子分離間隔によっては、シリコン窒化膜ライナーに起因するリーク電流を防止することが困難なことが想定される。
【００７５】
そこで、本実施形態による半導体装置では、キャパシタ形成領域の素子分離膜３２ｃをシリコン酸化膜のみにより構成し、素子分離膜による電荷の蓄積やトレンチ底面におけるリークパスが生じることを抑制している。通常の素子分離領域に形成された素子分離膜３２ａは、シリコン酸化膜１８及びシリコン窒化膜２０よりなるライナー膜と、シリコン酸化膜２８とにより構成されているため、その領域では素子分離膜による機械的応力を抑制し、素子特性を改善することができる。
【００７６】
次に、本実施形態による半導体装置の製造方法について図１２乃至図１５を用いて説明する。
【００７７】
まず、例えば図２（ａ）乃至図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜２０までを形成する。
【００７８】
次いで、シリコン窒化膜２０上に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン酸化膜２２を形成する（図１２（ａ））。なお、シリコン酸化膜２２は、後工程でシリコン窒化膜２０をエッチングする際のマスクとして用いる膜である。したがって、シリコン酸化膜２２の膜厚は、シリコン窒化膜２０のエッチングに耐えうる膜厚とする。
【００７９】
次いで、フォトリソグラフィーにより、キャパシタを形成する領域の素子分離領域を露出するフォトレジスト膜２４を形成する。
【００８０】
次いで、フォトレジスト膜２４をマスクとして及びシリコン窒化膜２０をストッパとしてシリコン酸化膜２２をエッチングし、キャパシタ形成領域のシリコン酸化膜２２を選択的に除去する（図１２（ｂ））。
【００８１】
次いで、フォトレジスト膜２４を除去する。このとき、キャパシタ形成領域は後に除去するシリコン窒化膜２０により覆われている。また、他の領域はシリコン酸化膜２２により覆われている。したがって、フォトレジスト膜２４を除去する際に導入される膜の損傷が、キャパシタ形成領域のシリコン酸化膜１８や他の領域のシリコン窒化膜２０に加わるのを防止することができる。つまり、本実施形態による半導体装置の製造方法において追加される図１２（ａ）〜図１２（ｂ）の一連の工程が、他の素子の特性に与える影響は小さい。
【００８２】
次いで、シリコン酸化膜２２をマスクとして及びシリコン酸化膜１８をストッパとしてシリコン窒化膜２０をエッチングし、キャパシタ形成領域のシリコン窒化膜２０を選択的に除去する（図１３（ａ））。
【００８３】
次いで、シリコン窒化膜２０，１４をマスクとしてシリコン基板１０を熱酸化し、トレンチ１６ｂの内壁に、例えば膜厚１０ｎｍのシリコン酸化膜２６を形成する。
【００８４】
次いで、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜２８を堆積する（図１３（ｂ））。これにより、トレンチ１６ａ，１６ｂ内は、シリコン酸化膜２８により完全に埋め込まれる。
【００８５】
次いで、例えばＣＭＰ法又はＲＩＥ法により、シリコン窒化膜２０，１４上のシリコン酸化膜２８，２２を除去する（図１４（ａ））。
【００８６】
次いで、窒素雰囲気中で、例えば１０００℃、３０秒間の熱処理を行い、トレンチ１６ａ，１６ｂ内に埋め込まれたシリコン酸化膜２８の膜密度を向上する。
【００８７】
次いで、フォトリソグラフィーにより、キャパシタを形成する領域の素子分離領域を露出するフォトレジスト膜３０を形成する。
【００８８】
次いで、フォトレジスト膜３０をマスクとしてシリコン酸化膜２８，２６をエッチングし、トレンチ１６ｂ内に埋め込まれたシリコン酸化膜２８，２６を一部除去する。
【００８９】
次いで、フォトレジスト膜３０をマスクとしてイオン注入を行い、キャパシタ形成予定領域のシリコン基板１０内に、キャパシタの下部電極となる不純物拡散領域４０を形成する（図１４（ｂ））。不純物拡散領域４０は、例えばＢ＋１０ｋｅＶ、８×１０１２ｃｍ−２の条件で、基板法線方向に対して２０°以上傾けた少なくとも２方向から、イオン注入を行う。これにより、フォトレジスト膜３０により覆われていない領域のシリコン基板１０表面のみならず、トレンチ１６ｂの側壁部分にも、十分なイオン注入が可能となる。
【００９０】
次いで、フォトレジスト膜３０を除去した後、例えばリン酸ボイルにより、シリコン窒化膜２０，１４を除去する。これにより、トレンチ１６ａ内には、シリコン酸化膜１８、シリコン窒化膜２０及びシリコン酸化膜２８を有する素子分離膜３２ａが形成される。また、トレンチ１６ｂ内には、シリコン酸化膜２６及びシリコン酸化膜２８を有する素子分離膜３２ｃが形成されるとともに、素子分離膜３２ｃ上にはトレンチ１６ｃが残存する（図１５（ａ））。
【００９１】
次いで、弗酸系の水溶液を用いたウェットエッチングによりシリコン酸化膜１２をエッチングし、素子領域のシリコン基板１０表面を露出する（図１５（ｂ））。
【００９２】
この後、例えば図６（ｂ）乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【００９３】
このように、本実施形態によれば、キャパシタ形成領域の素子分離膜にシリコン窒化膜ライナーが残存しないように構成するので、素子分離膜を挟んで隣接するメモリセル間での電荷のリークを防止することができる。これにより、これらメモリセルの記憶情報が反転することを防止することができる。
【００９４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９５】
例えば、上記第１実施形態では、図５（ａ）に示す工程において、キャパシタ形成領域のシリコン酸化膜２８を一部除去する際に用いるフォトレジスト膜３０を利用して不純物拡散領域４０を形成しているが、不純物拡散領域４０は必ずしもこの工程で形成する必要はない。
【００９６】
例えば、図６（ｂ）に示す工程において、図１６に示すようなキャパシタ形成予定領域及びＰ型トランジスタ形成領域を露出するフォトレジスト膜７４をマスクとしてＰ型トランジスタ形成領域のチャネルイオン注入を行い、キャパシタ形成領域に不純物拡散領域４０を形成してもよい。或いは、不純物拡散領域４０を形成するための工程を別途設けるようにしてもよい。但し、これらの場合にも、トレンチ１６ｂの側壁部分にも十分なイオン注入を行うために、基板法線方向に対して２０°以上傾けた少なくとも２方向からイオン注入を行う必要がある。
【００９７】
また、不純物拡散層４０を形成する代わりに、キャパシタ電極４６に電圧を印加して基板側に反転層を形成し、この反転層を電極として用いることもできる。
【００９８】
また、上記第２実施形態では、キャパシタ形成領域の素子分離膜３２ｃ上にトレンチ１６ｃを設け、トレンチ１６ｃ内からシリコン基板１０表面上に延在するようにキャパシタ電極４６を形成したが、必ずしもトレンチ１６ｃを形成する必要はない。例えば図１７に示すように、素子分離膜３２ｃ上面とシリコン基板１０の表面とが実質的に平坦となるようにしてもよい。
【００９９】
シリコン窒化膜ライナーを有する場合、素子分離膜に電荷が蓄積されるため、ロジックＬＳＩとしては十分な分離能力を持っていても、ダイナミックメモリのようなリークに敏感な素子においては十分な記憶保持時間を達成できない。一方、図１７に示す構造は電荷が蓄積される構造ではないので、十分な電荷保持能力を持つことができる。したがって、トレンチの側壁部分をキャパシタに使用しない構造を適用することも可能である。
【０１００】
また、上記実施形態ではＰ型アクセストランジスタを用いたメモリセルの場合を示したが、Ｎ型アクセストランジスタを用いたメモリセルの場合であっても同様である。
【０１０１】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１０２】
（付記１）  第１のトレンチ及び第２のトレンチが形成された半導体基板と、
前記第１のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第１のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第１の素子分離膜と、
前記第２のトレンチの底部に埋め込まれた第２の素子分離膜と、
前記第２のトレンチの上部の側壁部分に形成されたキャパシタであって、前記半導体基板内に形成された第１の電極としての不純物拡散領域と、前記第２のトレンチの側壁に形成されたシリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第２の電極とを有するキャパシタと
を有することを特徴とする半導体装置。
【０１０３】
（付記２）  付記１記載の半導体装置において、
前記第２の素子分離膜は、前記第２のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第２のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する
ことを特徴とする半導体装置。
【０１０４】
（付記３）  付記１記載の半導体装置において、
前記第２の素子分離膜は、シリコン酸化膜系の絶縁膜により構成されている
ことを特徴とする半導体装置。
【０１０５】
（付記４）  第１のトレンチ及び第２のトレンチが形成された半導体基板と、
前記第１のトレンチの内面に沿って形成されたシリコン窒化膜を含むライナー膜と、前記ライナー膜が形成された前記第１のトレンチ内に埋め込まれたシリコン酸化膜系の絶縁膜とを有する第１の素子分離膜と、
前記第２のトレンチの底部に埋め込まれ、シリコン酸化膜系の絶縁膜により構成された第２の素子分離膜と、
前記第２の素子分離膜上に延在するキャパシタであって、前記半導体基板内に形成された第１の電極としての不純物拡散領域と、前記不純物拡散領域上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された第２の電極とを有するキャパシタと
を有することを特徴とする半導体装置。
【０１０６】
（付記５）  付記１乃至４のいずれか１項に記載の半導体装置において、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域とを有し、前記ソース／ドレイン領域の一方が前記キャパシタの前記第１の電極に接続されたアクセストランジスタを更に有する
ことを特徴とする半導体装置。
【０１０７】
（付記６）  付記５記載の半導体装置において、
前記キャパシタ誘電体膜と前記ゲート絶縁膜とは、同一の絶縁層により構成され、
前記キャパシタの前記第２の電極と前記ゲート電極とは、同一の導電層により構成されている
ことを特徴とする半導体装置。
【０１０８】
（付記７）  半導体基板に、第１のトレンチ及び第２のトレンチを形成する工程と、
前記第１のトレンチの内及び前記第２のトレンチの内に、シリコン窒化膜を有するライナー膜を形成する工程と、
前記第１のトレンチ内及び前記第２のトレンチ内に第１の絶縁膜を埋め込み、前記第１のトレンチ内に形成された第１の素子分離膜と、前記第２のトレンチ内に形成された第２の素子分離膜とを形成する工程と、
前記第２のトレンチ内に形成された前記第２の素子分離膜の上部を除去し、前記第２のトレンチの側壁を一部露出する工程と、
前記半導体基板上及び露出した前記第２のトレンチの前記側壁に、キャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、キャパシタ電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１０９】
（付記８）  付記７記載の半導体装置の製造方法において、
前記ライナー膜を形成する工程の後、前記第１の素子分離膜及び前記第２の素子分離膜を形成する工程の前に、前記第２のトレンチ内のライナー膜を選択的に除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１１０】
（付記９）  付記８記載の半導体装置の製造方法において、
前記ライナー膜を除去する工程は、
前記ライナー膜上に、前記ライナー膜とはエッチング特性の異なる第２の絶縁膜を形成する工程と、
前記第２のトレンチが形成された領域の前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜をマスクとして、前記第２のトレンチが形成された領域の前記ライナー膜を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１１１】
（付記１０）  付記７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第２の素子分離膜の上部を除去する工程の後、キャパシタ誘電体膜を形成する工程の前に、前記第２の素子分離膜の上部を除去する際に用いたマスク及び前記第２の素子分離膜をマスクとして前記第２のトレンチの側壁部分にドーパント不純物を導入し、前記第２のトレンチの側壁部分に前記キャパシタ電極と対をなす電極となる不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１１２】
（付記１１）  付記７乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記第２のトレンチの内壁を一部露出する工程の後に、水素雰囲気中で熱処理を行うことにより、前記第２のトレンチの上端角部に丸みを付ける工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１１３】
（付記１２）  付記７乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記キャパシタ誘電体膜を形成する工程では、前記キャパシタ誘電体膜の形成と同時に、前記半導体基板の表面にゲート絶縁膜を形成し、
前記キャパシタ電極を形成する工程では、前記キャパシタ電極の形成と同時に、前記ゲート絶縁膜上にゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【０１１４】
（付記１３）  付記７乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記ライナー膜を形成する工程では、シリコン酸化膜系絶縁膜と、前記シリコン酸化膜系絶縁膜上に形成されたシリコン窒化膜とを有する前記ライナー膜を形成する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１１】本発明の第１実施形態による半導体装置の課題を説明する図である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１６】本発明の実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図１７】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１８】従来の半導体装置の構造を示す概略断面図である。
【符号の説明】
【０１１６】
１０…シリコン基板
１２，１８，２２，２６，２８…シリコン酸化膜
１４，２０…シリコン窒化膜
１６ａ，１６ｂ，１６ｃ…トレンチ
２４，３０，７４…フォトレジスト膜
３２ａ，３２ｂ…素子分離膜
３４…犠牲酸化膜
３６…Ｎ型ウェル
３８…Ｐ型ウェル
４０，４８，５０，５４，５６…不純物拡散領域
４２…ゲート絶縁膜
４４…ゲート電極
４６…キャパシタ電極
５２…サイドウォール絶縁膜
５８，６０…ソース／ドレイン拡散層
６２，７２…層間絶縁膜
６４，６８…コンタクトプラグ
６６…ビット線
７０…配線層
１００…シリコン基板
１０２…Ｐ型ウェル
１０４…素子分離膜
１０６…ゲート絶縁膜
１０８…ゲート電極
１１０，１１２…ソース／ドレイン拡散層
１１４…トレンチ
１１６…キャパシタ誘電体膜
１１８…キャパシタ電極
【図１】
2006049413.tif 000003
【図２】
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【図３】
2006049413.tif 000005
【図４】
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【図５】
2006049413.tif 000007
【図６】
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【図７】
2006049413.tif 000009
【図８】
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【図９】
2006049413.tif 000011
【図１０】
2006049413.tif 000012
【図１１】
2006049413.tif 000013
【図１２】
2006049413.tif 000014
【図１３】
2006049413.tif 000015
【図１４】
2006049413.tif 000016
【図１５】
2006049413.tif 000017
【図１６】
2006049413.tif 000018
【図１７】
2006049413.tif 000019
【図１８】
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