(57)【要約】【課題】アクティブピクセルアレイの工程柔軟性を確保することができる映像撮像装置を提供する。【解決手段】本発明の一側面によるイメージング装置は、第１および第２半導体チップおよびデジタルインタフェースを含む。前記第１半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含み、前記アクティブピクセルセンサのトランジスタは全てｎ型またはｐ型トランジスタであり、前記制御回路の少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。前記第２半導体チップは、前記第１半導体チップの前記デジタル入力/出力部に前記タイミング信号を供給するタイミング発生器を含む。前記デジタルインタフェースは、前記第１半導体チップの前記デジタル入力/出力部と前記第２半導体チップとの間に連結動作する。【選択図】図１
2006238444.tif 000002
【特許請求の範囲】
【請求項１】
チップ基板と、
前記チップ基板上に位置する、アクティブピクセルセンサ、デジタル入力／出力部および複数の制御回路と
を含み、
前記アクティブピクセルアレイのトランジスタは、全てｎ型またはｐ型トランジスタであり、前記制御回路のうち少なくとも一つは、外部から前記デジタル入力／出力部に入力されるタイミング信号の制御の下で動作することを特徴とする半導体イメージングチップ。
【請求項２】
前記アクティブピクセルセンサのトランジスタは、全てｎ型トランジスタであることを特徴とする請求項１に記載の半導体イメージングチップ。
【請求項３】
前記制御回路のトランジスタは、全てｎ型トランジスタであることを特徴とする請求項２に記載の半導体イメージングチップ。
【請求項４】
前記制御回路のトランジスタは、ｎ型およびｐ型トランジスタの両方を含むことを特徴とする請求項２に記載の半導体イメージングチップ。
【請求項５】
前記制御回路は、前記アクティブピクセルセンサと前記デジタル入力／出力部との間に連結動作するアナログ−デジタル変換器を含むことを特徴とする請求項１に記載の半導体イメージングチップ。
【請求項６】
前記アクティブピクセルセンサのトランジスタは、全てｎ型トランジスタであり、前記アナログ−デジタル変換器のトランジスタは、全てｎ型トランジスタであることを特徴とする請求項５に記載の半導体イメージングチップ。
【請求項７】
前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするＣＤＳ(correlated double sampling)回路と、
ランプ電圧を制御するランプ制御回路と、
前記ＣＤＳ回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換するアナログ−デジタル変換器と、
水平スキャニング回路と、
前記アナログ−デジタル変換器から出力された前記デジタル信号を、前記水平スキャニング回路の制御の下でラッチするラッチ回路と、
前記ラッチ回路の出力をバッファリングし、バッファリングされた出力信号を前記デジタル入力／出力部に供給する出力バッファと
を含むことを特徴とする請求項１に記載の半導体イメージングチップ。
【請求項８】
前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするＣＤＳ回路と、
ランプ電圧を制御するランプ制御回路と、
前記ＣＤＳ回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換し、前記デジタル信号を前記デジタル入力／出力部に出力するアナログ−デジタル変換器と
を含むことを特徴とする請求項１に記載の半導体イメージングチップ。
【請求項９】
アクティブピクセルセンサ、デジタル入力／出力部、および複数の制御回路を含んでなり、前記アクティブピクセルセンサのトランジスタは全てｎ型またはｐ型トランジスタであり、前記制御回路のうち少なくとも一つは、外部から前記デジタル入力／出力部に入力されるタイミング信号の制御の下で動作する第１半導体チップと、
前記第１半導体チップの前記デジタル入力／出力部に、前記タイミング信号を供給するタイミング発生器を含む第２半導体チップと、
前記第１半導体チップの前記デジタル入力/出力部と前記第２半導体チップとの間に連結動作するデジタルインタフェースと
を含むことを特徴とするイメージング装置。
【請求項１０】
前記アクティブピクセルセンサの前記トランジスタは、全てｎ型トランジスタであることを特徴とする請求項９に記載のイメージング装置。
【請求項１１】
前記制御回路のトランジスタは、全てｎ型トランジスタであることを特徴とする請求項１０に記載のイメージング装置。
【請求項１２】
前記制御回路のトランジスタは、ｎ型およびｐ型トランジスタの両方を含むことを特徴とする請求項１０に記載のイメージング装置。
【請求項１３】
前記制御回路は、前記アクティブピクセルセンサと前記デジタル入力／出力部との間に連結動作するアナログ−デジタル変換器を含むことを特徴とする請求項９に記載のイメージング装置。
【請求項１４】
前記アクティブピクセルセンサのトランジスタは、全てｎ型トランジスタであり、前記アナログ−デジタル変換器のトランジスタは、全てｎ型トランジスタであることを特徴とする請求項１３に記載のイメージング装置。
【請求項１５】
前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするＣＤＳ(correlated double sampling)回路と、
ランプ電圧を制御するランプ制御回路と、
前記ＣＤＳ回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換するアナログ−デジタル変換器と、
水平スキャニング回路と、
前記アナログ−デジタル変換器から出力された前記デジタル信号を、前記水平スキャニング回路の制御の下で、ラッチするラッチ回路と、
前記ラッチ回路の出力をバッファリングし、バッファリングされた出力信号を前記デジタル入力／出力部に供給する出力バッファと
を含むことを特徴とする請求項９に記載のイメージング装置。
【請求項１６】
前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするＣＤＳ回路と、
ランプ電圧を制御するランプ制御回路と、
前記ＣＤＳ回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換し、前記デジタル信号を前記デジタル入力／出力部に出力するアナログ−デジタル変換器と
を含むことを特徴とする請求項９に記載のイメージング装置。
【請求項１７】
前記第２半導体チップは、
水平スキャニング回路と、
前記デジタルインタフェースを通じて前記アナログ−デジタル変換器から出力された前記デジタル信号を、前記水平スキャニング回路の制御の下でラッチするラッチ回路と
をさらに含むことを特徴とする請求項１６に記載のイメージング装置。
【請求項１８】
イメージセンシング回路を含み、前記イメージセンシング回路はアクティブセンサアレイおよびアナログ−デジタル変換器を含み、前記アクティブセンサアレイと前記アナログ−デジタル変換器のトランジスタは、全て同一の伝導型を有する第１半導体チップと、
イメージ信号処理回路部を含む第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとを電気的に連結するデジタルインタフェースと
を含むことを特徴とするイメージセンサ装置。
【請求項１９】
前記アクティブセンサアレイおよび前記アナログ−デジタル変換器のトランジスタは、全てｎ型トランジスタであることを特徴とする請求項１８に記載のイメージセンサ装置。
【請求項２０】
前記第２半導体チップは、タイミング発生器を含むことを特徴とする請求項１９に記載のイメージセンサ装置。
【請求項２１】
デジタルインタフェースにより連結動作する第１および第２半導体チップを含み、前記第１半導体チップはアクティブセンサアレイおよび前記デジタルインタフェースを通じて前記第２半導体チップにイメージング信号を出力するための制御回路を含み、前記第２半導体チップは、前記デジタルインタフェースを通じて制御信号を前記第１半導体チップに出力するためのイメージ処理回路を含むことを特徴とするイメージセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置分野に関し、特に、アクティブピクセルアレイを有するイメージセンサに関する。
【背景技術】
【０００２】
色々なタイプのイメージセンサは、入射光を取り込んで、その光をイメージ処理の可能な電荷に変換するために、フォトダイオードのような光変換素子(photo conversion element)を利用する。例えば、ＣＣＤ(Charge Coupled Device)イメージセンサとＣＭＯＳ(Complimentary Metal Oxide Semiconductor)イメージセンサ(ＣＩＳ)がある。ＣＣＤイメージセンサは、一般に、アナログシフトレジスタとして機能する垂直ＣＣＤに電気的に連結された光検出器(photo detector)のアレイで構成される。垂直ＣＣＤは、出力増幅器を順番に駆動する水平ＣＣＤを提供する。一方、ＣＩＳ装置は、通常、光検出器のアレイがワードラインとビットラインを連結するためのアクセス装置(例えば、トランジスタ)を有することに特徴がある。ワードラインはロー(row)デコーダー回路に連結され、ビットラインは出力増幅器を駆動するカラム(column)増幅器を通じてカラムデコーダー回路に連結される。
【０００３】
特に、ＣＣＤイメージ装置と比べると、ＣＩＳ装置に関する制御回路部の製造は、ＣＭＯＳ製造技術に、より容易に適用できると考えられる。よって、ＣＩＳ装置は近年良い評判を受けている。
それにもかかわらず、ＣＭＯＳ製造技術は、ＣＩＳ装置のアクティブピクセルアレイの形成に十分に適するのではない。したがって、ＣＩＳ装置の制御回路部の全部或いは一部は、二つのチップ間の通信を提供するアナログタイプ信号回路を備え、アクティブピクセルアレイを含むチップから分離されたチップ上に形成されることができる。しかしながら、そのようなアナログインタフェースは、信号の品質低下とノイズエラーを発生させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、アクティブピクセルアレイの工程柔軟性を確保することができる映像撮像装置を提供することにある。
本発明の他の目的は、制御及びデータ信号がデジタルインターフェース方式に応じてチップの間で伝送される２チップ構造を有する映像撮像装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体イメージングチップは、チップ基板と、前記チップ基板上に位置するアクティブピクセルセンサ、デジタル入力/出力部および複数の制御回路とを含む。前記アクティブピクセルアレイのトランジスタは、全てｎ型またはｐ型トランジスタであり、制御回路のうち少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。
【０００６】
本発明のほかの実施形態に係るイメージング装置は、第１および第２半導体チップとデジタルインタフェースとを含む。前記第１半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含む。前記アクティブピクセルセンサのトランジスタは、全てｎ型或いはｐ型トランジスタであり、前記制御回路のうち少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。前記第２い半導体チップは、前記第１半導体チップのデジタル入力/出力部にタイミング信号を供給するタイミング発生器を含む、前記デジタルインタフェースは、前記第１半導体チップのデジタル入力/出力部と前記第２半導体チップのと間に連結動作する。
【０００７】
本発明のまたほかの実施形態に係るイメージセンサ装置は、第１および第２半導体チップとデジタルインタフェースとを含む。前記第１半導体チップはイメージセンシング回路部を含み、前記イメージセンシング回路部はアクティブセンサアレイとアナログ−デジタル変換器を含み、前記アクティブセンサアレイおよび前記アナログ−デジタル変換器のトランジスタは、全て同一の伝導型を有する。前記第２半導体チップはイメージ信号処理回路部を含む。前記デジタルインタフェースは、前記第１半導体チップと前記第２半導体チップとを電気的に連結する。
【０００８】
本発明のまた他の実施形態に係るイメージセンサ装置は、デジタルインタフェースにより連結動作する第１および第２半導体チップを含む。前記第１半導体チップは、アクティブセンサアレイと、前記デジタルインタフェースを通じて前記第２半導体チップにイメージング信号を出力するための制御回路とを含む。前記第２半導体チップは、前記デジタルインタフェースを通じて前記第１半導体チップに制御信号を出力するためのイメージ処理回路を含む。
【発明の効果】
【０００９】
同一の電気的に導電体を用いて映像チップを製造することによって、アクティブピクセルセンサ特性改善のための工程柔軟性を増大させることができる。なお、映像チップと映像処理チップ間の信号伝送をデジタルインターフェース方式で実行することによって、映像チップからノイズ及び歪曲に強いデータ信号を得ることができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の一実施形態に係るイメージセンサ１０００を概略的に図示したブロック図である。図示されたように、この例のイメージセンサ１０００は、デジタルインタフェース５００により連結動作する第１および第２半導体チップ２００、４００を含む。第１チップ２００は、イメージセンサおよび関連する制御回路を含むイメージングチップであって、第２チップ４００は、一般にイメージ信号処理およびタイミング回路を含むイメージ処理チップである。チップ２００、４００は、印刷回路基板(ＰＣＢ)などに並んで装着されたり、上下に積層されることができるが、これに限定されるのではない。
【００１１】
また、図１を参照すると、この実施形態のイメージングチップ２００は、ＡＰＳ(active pixel sensor)アレイ２０１、垂直走査/駆動回路２０２、ＣＤＳ(correlated double sampling)回路２０３、アナログ−デジタル変換器(ＡＤＣ)２０４、ランプ(ramp)制御回路２０５、ラッチ回路２０６、水平スキャナ２０７、および出力バッファ２０８を含む。
【００１２】
このような実施形態のイメージ処理チップ４００は、イメージ信号プロセッサ(ＩＳＰ)４０２およびタイミング発生器４０１を含む。後述するように、デジタル制御信号は、デジタルインタフェース５００を通じてイメージ処理チップ４００からイメージングチップ２００に伝送され、デジタル出力信号Ｄｏｕｔは、デジタルインタフェース５００を通じてイメージングチップ２００からイメージ処理チップ４００に伝送される。
【００１３】
図１のイメージングチップ２００のより詳細な例が、図２に図示されている。図１および図２において、同一のの参照番号は、同一の構成要素を示している。
図２を参照すると、ＡＰＳアレイ２０１は、一般に行および列に配列されたアクティブ単位ピクセル(Ｐｉｘｅｌ)のアレイで構成される。アクティブピクセルの行は、アレイ２０１の行ライン(例えば、ワードライン)に連結され、列は、アレイ２０１の列ライン(例えば、ビットライン)に連結される。図２には、さらに、ＡＰＳアレイ２０１の各ビットラインに連結されたプレチャージ回路および多数のプレチャージトランジスタが図示されている。
【００１４】
図２において、必要のない複雑な説明を避けるため、図１の垂直スキャナおよびドライバ２０２に対する説明は省略する。本発明の属する技術分野の通常の知識を有する者であればよく分かるように、垂直スキャナおよびドライバ２０２は、垂直走査制御信号に応えて、図２に図示されたＡＰＳアレイ２０１の行ラインを駆動する。
【００１５】
ＣＤＳ回路２０３は、ＡＰＳアレイ２０１の列ラインに連結され、デジタル制御信号ＳＨ１、ＳＨ２の制御の下で動作する。ＣＤＳ回路２０３の動作は、当業者にはよく知られている。しかし、簡単に説明すると、ゲートが制御信号ＳＨ１に連結された、図示されたトランジスタは、ビットラインをバイアシングする機能をする反面、ゲートが制御信号ＳＨ１に連結された、図示されたトランジスタは、ＡＰＳアレイ２０１の読み出し作用の間、行ラインを選択する機能をする。
【００１６】
ランプ電圧Ｖｒａｍｐは、ＲＡＭＰ制御回路２０５により供給される。図２に図示されたように、ＲＡＭＰ制御回路２０５は、一般にリセットブロック２０５ａ、ランプ電圧発生器２０５ｂ、および傾斜制御器２０５ｃで構成される。
ランプ制御回路２０５のリセットブロック２０５ａは、トランジスタ３０１を含み、ランプリセットクロック信号ＲＡＭＰ_ＲＳＴ_ＣＬＫに答えてランプ電圧をバイアス電圧Ｖｂｉａｓにリセットする。
【００１７】
傾斜制御器２０５ｃは、抵抗列(string)３０４、３０５、３０６、それぞれのバイパストランジスタ３０７、３０８、３０９、およびダイオード連結されたトランジスタ３１０を含む。ランプ傾斜制御信号ＲＡＭＰ_ＳＬＯＰＥ_ＣＴＲＬはバイパストランジスタ３０７、３０８、３０９のゲートに印加され、傾斜発生器２０５ｂに印加されたゲート電圧のレベルを設定する。
【００１８】
傾斜制御器２０５ｃにより設定されたゲート電圧は、ランプ電圧発生器２０５ｂのトランジスタ３０２のゲートに印加される。図２に図示されたように、トランジスタ３０２は容量性素子３０３をバイパスする作用をし、バイパス抵抗(bypass resistance)はトランジスタ３０２に印加されたゲート電圧に左右される。このように、ランプ電圧Ｖｒａｍｐの放電傾斜が制御されることができる。
【００１９】
ＡＤＣ２０４は、一般に複数の比較器２０４ａで構成される。各比較器２０４ａは、行ライン電圧Ｖ０-Ｖｎ-１とランプ電圧Ｖｒａｍｐとを比べて、比較信号Ｃ０-Ｃｎ-１を出力する。各比較信号Ｃ０-Ｃｎ-１は、それぞれの行ライン電圧Ｖ０-Ｖｎ-１がランプ電圧Ｖｒａｍｐより小さいかまたは大きいかによって、ＨＩＧＨまたはＬＯＷを有する。
さらに図２を参照すると、カウンタ信号ＣＯＵＮＴＥＲおよび比較信号Ｃ０-Ｃｎ-１が、ラッチブロック２０６に含まれたそれぞれのラッチ回路(Ｌａｔｃｈ)に印加される。ラッチブロック２０６は、水平スキャナ２０７の制御の下でシフトレジスタとして動作し、そのタイミングは走査クロック信号ＳＣＡＮ_ＣＬＫにより制御される。ラッチブロック２０６により発生したデータは、バッファブロック２０８に一時的に格納されてから、出力データＤＡＴＡ_ＯＵＴとして出力される。
【００２０】
以下、図３のタイミング図を参照して、アクティブピクセルセンサアレイ２０１の行ライン電圧を読み出すために、ランプ制御回路２０５およびＡＤＣ２０４が使用される方式をより詳細に説明する。便宜上図３では、ＡＤＣ２０４の第１比較器２０４ａに連結されたＡＰＳアレイ２０１の第１行ラインに関する動作を説明する。
【００２１】
制御イネーブル信号ＣＴＮ_ＥＮ(図２には図示せず)が活性化する前、ランプリセットクロック信号ＲＡＭＰ_ＲＳＴ_ＣＬＫはＨＩＧＨである。したがって、リセット回路２０５ａのトランジスタ３０１はＯＮ状態であり、ランプ電圧Ｖｒａｍｐはバイアス電圧Ｖｂｉａｓである。制御イネーブル信号ＣＴＮ_ＥＮが活性化すると、ランプリセットクロック信号ＲＡＭＰ_ＲＳＴ_ＣＬＫがＬＯＷとなり、カウンタ信号ＣＯＵＮＴＥＲが活性化する。したがって、トランジスタ３０１はＯＦＦ状態となり、ランプ電圧Ｖｒａｍｐは容量性素子３０３およびトランジスタ３０２により定義された放電率に相当する傾斜で降下する。ランプ電圧Ｖｒａｍｐがビットライン電圧Ｖ０以下に降下すると、比較器２０４ａの出力はＨＩＧＨとなり、このときカウンタラッチデータがホールドされる。よって、当技術分野の通常の知識を有する者に知られているように、カウンタ値はビットライン電圧Ｖ０を示す。
【００２２】
再び図１を参照すると、前述した多様な制御およびクロック信号は、デジタルインタフェース５００を通じてイメージ処理チップ４００から供給される。
図４は、図２に図示されたアクティブピクセルＰｉｘｅｌの一例を図示した等価回路図である。アクティブピクセルのフォトダイオードＰＤは、入射光を取り込んで、その取り込まれた光を電荷に変換する。電荷は伝送トランジスタＴＲ１を通じて、フォトダイオードＰＤから浮動拡散領域ＦＤに選択的に伝送される。伝送トランジスタＴＲ１は、伝送ゲート信号ＴＧにより制御される。浮動拡散領域ＦＤは、出力電圧をバッファリングするためのソースフォロワ(増幅器)として機能する駆動トランジスタＴＲ３のゲートに連結される。出力電圧は、選択トランジスタＴＲ４により出力ラインＶＯＵＴ(例えば、図２でＡＰＳアレイ２０１の行ライン)に選択的に伝送される。選択トランジスタＴＲ４は選択信号ＳＥＬにより制御される。リセットトランジスタＴＲ２は、リセット信号ＲＧにより制御され、浮動拡散領域ＦＤに蓄積された電荷を、基準レベル(例えば、ＶＣＣ)にリセットする。
【００２３】
図５は、図２に図示されたアクティブピクセル(Ｐｉｘｅｌ)のほかの例を図示した等価回路図である。この場合、電荷はフォトダイオードＰＤから駆動トランジスタＴＲ３のゲートに直接印加される。図４の例のように、出力電圧は、選択信号ＳＥＬの制御の下で、選択トランジスタＴＲ４により出力ラインＶＯＵＴに選択的に伝送される。なお、図４の例のように、リセットトランジスタＴＲ２は、リセット信号ＲＧにより制御され、フォトダイオードＰＤに蓄積された電荷を、基準レベル(例えば、ＶＣＣ)にリセットする。
【００２４】
図４の４トランジスタ回路および図５の３トランジスタ回路が、本発明の実施形態で採用できるアクティブピクセルの構成の全てを示すのではない。本発明は、ここに示されたアクティブピクセル構造の例に限定されるのではなく、他の構成(例えば、５トランジスタ構成)を利用することができる。
【００２５】
前述したように、イメージングチップ２００とＩＳＰ４００との間の電気的通信は、デジタルインタフェース５００を用いて成り立つ。これは、ＡＰＳアレイ２０１と同一の半導体チップ２００上に、ＣＤＳ２０３、ランプ制御回路２０５、ＡＤＣ２０４、ラッチ回路２０６、および出力バッファ２０８を形成することにより、前記の実施形態にて達成される。ＡＰＳアレイ２０１の出力のアナログ−デジタル変換は、前記チップ２００上で起こる。したがって、チップ２００、４００間のデジタルシグナリングは、アナログシグナリングより低い周波数で行うことができる。よって、前記実施形態はデータ歪曲およびノイズの問題を低減して、ＣＩＳ装置の解像度の向上に効果がある。
【００２６】
さらに、ＡＰＳアレイ２０１の装置は、全てｎチャンネルまたは全てｐチャンネル装置であることができる(トランジスタ速度の側面から、ｎチャンネル型がより適する)。例えば、各アクティブピクセルが図４のように構成される場合、各アクティブピクセルのトランジスタＴＲ１-ＴＲ４は、全てＡＰＳアレイ２０１の全体にわたって、ｎチャンネル型トランジスタまたはｐチャンネル型トランジスタである。同様に、各アクティブピクセルが図５のように構成される場合、各アクティブピクセルのトランジスタＴＲ２-ＴＲ４は、全てＡＰＳアレイ２０１の全体にわたって、ｎチャンネル型トランジスタまたはｐチャンネル型トランジスタである。ＣＭＯＳの製造は、ＡＰＳアレイ２０１の形成に理想的に適するのではない。よって、ＡＰＳアレイ２０１を全てｎチャンネルまたは全てｐチャンネル装置で構成することにより、ＣＩＳをより融通性を持って製造することができる。
【００２７】
なお、チップ２００の全体を全てｎチャンネルまたはｐチャンネル型装置で形成することで、製造工程の融通性を一層上げることができる。
一方、イメージ処理チップ４００は、従来のＣＭＯＳ技術により形成できる。
【００２８】
図６は、各アクティブピクセルのトランジスタが全てｎチャンネルトランジスタである場合、イメージセンシングチップの一部を概略的に図示した断面図である。
図６を参照すると、図示された例のイメージングチップ２００は、アクティブピクセルセンサ(ＡＰＳ)領域３３０ａおよび周辺回路領域３３０ｂを含むｎ型基板３３１を含む。ＡＰＳ領域３３０ａは、図２のイメージングチップ２００のＡＰＳアレイ２０１を含む一方、周辺回路領域３３０ｂは、図２のイメージングチップ２００のほかの構成要素を含む。例えば、周辺回路領域３３０ｂは、図２のＣＤＳ２０３、ＡＤＣ２０４および/またはランプ制御回路２０５を含むことができる。
【００２９】
図６は、図４で前述したアクティブピクセルの一部を示している。図示されたように、アクティブピクセルは実質的にＡＰＳ領域３３０ａの第１ｐ型ウェル３３２内に含まれる。図４および図６の両方を参照すると、光検出器ＰＤは、第１ｐ型ウェル３３２内のｐ型ピニング(pinning)層ＰＰＤの下に位置するｎ型フォトダイオード領域Ｎ-ＰＤにより構成される。光が基板３３１の表面に入射されると、ｎ型フォトダイオード領域Ｎ-ＰＤに陰の電荷が蓄積される。
【００３０】
ｎ型浮動拡散領域ＦＤは、伝送トランジスタＴＲ１のゲートとリセットトランジスタＴＲ２のゲートとの間に位置する。なお、浮動拡散領域ＦＤは、駆動トランジスタＴＲ３のゲートに電気的に連結される。駆動トランジスタＴＲ３と選択トランジスタＴＲ４は、ＶＣＣとＶＯＵＴとの間に直列に連結される。なお、図示されたように、リセットトランジスタＴＲ２、駆動トランジスタＴＲ３、および選択トランジスタＴＲ４のチャンネルは、第１ｐウェル３３２内に形成された第２ｐウェル３３３内に位置する。一般に、第２ｐウェル３３３は、第１ｐウェル３３２より高い不純物濃度を有する。
【００３１】
図６は、ゲート信号Ｇ１を受信するＮＭＯＳトランジスタおよびゲート信号Ｇ２を受信するＰＭＯＳトランジスタを例示的に示している。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、両方とも周辺回路領域３３０ｂに位置し、ＮＭＯＳトランジスタはｎ型基板３３１のｐウェル３３３内に形成される。
前述したように、周辺回路領域３３０ｂは、図６に図示されたようなＣＭＯＳ回路を含むことができる。なお、前述したように、イメージングチップの全体を、全てｎチャンネルまたは全てｐチャンネル型装置で形成することができる。この場合、周辺回路領域３３０ｂは、全てｎチャンネルまたは全てｐチャンネル型装置で形成される。
【００３２】
図７は、本発明のほかの実施形態に係るイメージセンサ１０００ａを概略的に図示したブロック図である。図示されたように、この実施形態に係るイメージセンサ１０００ａは、デジタルインタフェース５００ａにより連結動作される第１および第２半導体チップ２００ａ、４００ａを含む。第１チップ２００ａは、イメージセンサおよび関連する制御回路を含むイメージングチップである一方、第２チップ４００ａは、一般にイメージ信号処理およびタイミング回路を含むイメージ処理チップである。前記チップ２００ａ、４００ａは、印刷回路基板ＰＣＢなどに並んで装着したり、上下に積層することができるが、本発明がこれらに限定されるのではない。
【００３３】
続いて図７を参照すると、この実施形態のイメージングチップ２００ａは、アクティブピクセルセンサＡＰＳアレイ２０１、ＣＤＳ回路２０３、アナログ−デジタル変換器ＡＤＣ２０４、およびランプ制御回路２０５を含む。
この実施形態のイメージ処理チップ４００ａは、イメージ信号プロセッサＩＳＰ４０２、タイミング発生器４０１、垂直スキャナ/駆動(ＶＳＤ)回路２０２、ラッチ回路２０６、および水平スキャナ(ＨＳ)２０７を含む。図１の実施形態のように、デジタル制御信号は、デジタルインタフェース５００ａを通じて、イメージ処理チップ４００ａからイメージングチップ２００に伝達され、デジタル出力信号Ｄｏｕｔは、デジタルインタフェース５００を通じてイメージングチップ２００ａからイメージ処理チップ４００ａに伝達される。しかし、垂直走査/駆動(ＶＳＤ)回路２０２、ラッチ回路２０６、および水平スキャナ(ＨＳ)２０７が、(イメージングチップ２０２ａよりは)イメージ処理チップ４００ａ上に備えられることから、図７の実施形態は図１の実施形態とは異なる。図７の実施形態の動作は、一般に前述した図１と同一のので、重複を避けるために、図７の詳細な動作説明はここで省略する。
【００３４】
イメージングチップ２００ａとＩＳＰ４００との間の電気的通信は、デジタルインタフェース５００ａを利用して成り立つ。図１の実施形態のように、ＡＰＳアレイ２０１の出力のアナログ−デジタル変換は、チップ２００ａ上で起こる。したがって、チップ２００ａ、４００ａ間のデジタルシグナリングは、アナログシグナリングより低い周波数で行うことができる。よって、前記実施形態は、データ歪曲およびノイズの問題を低減して、ＣＩＳ装置の解像度の向上に効果がある。
【００３５】
図１の実施形態のように、ＡＰＳアレイ２０１の装置は、全てｎチャンネル型または全てｐチャンネル型装置であることができる(トランジスタ速度の側面から、ｎチャンネル型がより好ましい)。よって、ＡＰＳアレイ２０１を全てｎチャンネルまたは全てｐチャンネル装置で形成することにより、ＣＩＳをより融通性を持って製造することができる。
【００３６】
さらに、前記チップ２００ａの全体を全てｎチャンネルまたは全てｐチャンネル型装置で形成することにより、製造工程の融通性を一層向上させることができる。
一方、イメージ処理チップ４００ａは、従来のＣＭＯＳ技術により形成できる。
【００３７】
図８は、ＣＭＯＳイメージャ装置５４２を有するプロセッサ基盤システムの例を示し、ここでＣＭＯＳイメージャ装置５４２は、前述した本発明の実施形態に係るアクティブ単位ピクセルを含むイメージセンサを含む。前記プロセッサ基盤システムは、ＣＭＯＳイメージャ装置５４２の出力を受信するシステムの例である。このようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシーンビジョンシステム、車両ナビゲーションシステム、ビデオフォーン、監視システム、自動フォーカスシステム、星追跡システム、動作探知システム、映像安定化システム、モバイルフォーンなど、本発明を利用できる全ての物を含むが、それらに限定されるのではない。
【００３８】
図８を参照すると、このような例のプロセッサ基盤システムは、一般に中央処理装置(ＣＰＵ)５４４、例えば、マイクロプロセッサを含むが、これはバス５５２を通じて入力/出力(Ｉ/Ｏ)装置５４６と通信する。ＣＭＯＳイメージャ装置５４２は、イメージセンサのアクティブピクセルアレイより供給された信号から出力イメージを生成し、なお、バス５５２または他の通信リンクを通じてシステムと通信する。また、前記システムは、ランダムアクセスメモリ(ＲＡＭ)５４８を含むことができ、コンピュータシステムの場合も、バス５５２を通じてＣＰＵ５４４と通信するフラッシュメモリカードスロット５５４およびディスプレイ５５６のような周辺装置を含むことができる。なお、単一集積回路(ＩＣ)チップ上に、プロセッサ５５４、ＣＭＯＳイメージャ装置５４２、およびメモリ５４８を集積するのが好ましいこともある。
【００３９】
以上、好適な実施形態を参照して本発明を詳細に説明したが、本発明がこれに限定されるのではない。本発明の技術分野の通常の知識を有する者であれば、多様な変更および変形が可能であることは明白である。したがって、本発明は前述した好適な実施形態に限定されない。むしろ、本発明の真の思想と範囲は、特許請求の範囲により定義される。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサ(ＣＩＳ)を概略的に図示したブロック図である。
【図２】本発明の一実施形態に係るＣＩＳイメージングチップを概略的に図示した回路図である。
【図３】本発明の一実施形態によって図２に図示したＣＩＳイメージングチップの動作を説明するためのタイミング図である。
【図４】本発明の実施形態に係るアクティブ単位ピクセルの例を図示した回路図である。
【図５】本発明の実施形態に係るアクティブ単位ピクセルの例を図示した回路図である。
【図６】本発明の一実施形態に係るＭＯＳ回路およびアクティブ単位ピクセルの一部を概略的に図示した断面図である。
【図７】本発明のほかの実施形態に係るＣＩＳイメージセンサを概略的に図示したブロック図である。
【図８】本発明の一実施形態に係るＣＩＳイメージセンサを含む電子製品を概略的に図示したブロック図である。
【符号の説明】
【００４１】
２００：第１半導体チップ
２０１：アクティブピクセルセンサ(ＡＰＳ)アレイ
２０２：垂直走査/駆動回路
２０３：ＣＤＳ回路
２０４：アナログ−デジタル変換器(ＡＤＣ)
２０５：ランプ制御回路
２０６：ラッチ回路
２０７：水平スキャナ
２０８：出力バッファ
４００：第２半導体チップ
４０１：タイミング発生器
４０２：イメージ信号プロセッサ
５００：デジタルインタフェース
１０００：イメージセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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