(57)【要約】【課題】  入力するデータを、例えば所定の同期クロックでラッチするラッチ回路のような場合、データが入力されていない状態において、クロックを入力することによって無駄なラッチが繰り返され、更に入力したクロックを遅延する遅延回路が含まれている場合には、遅延回路が常に動作することとなり、不要な消費電流が費やされていた。【解決手段】  データ遷移検知回路４によって入力データ信号ＩＤＡのデータ遷移を検出し、同期クロック生成回路３によって、クロックからこのデータ遷移に同期するパルスを生成して所定時間遅延した同期パルスを生成し、この遅延した同期パルスで入力データ信号ＩＤＡをラッチしたラッチデータ信号を出力する。【選択図】        図１
2006229826.tif 000002
【特許請求の範囲】
【請求項１】
入力データの遷移を検出して、その遷移タイミングを示す遷移検出信号を出力するデータ遷移検知手段と、
クロックと前記遷移検出信号を入力し、前記遷移検出信号に基づいて、前記入力データの遷移後の最初の前記クロックの立上り又は立下り時点から所定時間経過した同期パルスを出力する同期クロック生成手段と、
前記入力データと前記同期パルスを入力し、前記同期パルスによって前記入力データをラッチしたデータを出力するデータラッチ手段と
を有することを特徴とするデジタル回路装置。
【請求項２】
前記データラッチ手段は、所定ビット幅のデータバスで送られる前記入力データをラッチし、前記データ遷移検知手段は前記データバスの個々のビットで発生するデータ遷移を検出することを特徴とする請求項１記載のデジタル回路装置。
【請求項３】
前記データ遷移検知手段は、前記所定ビット幅のデータバスで互いに接続されたデータ遷移検知部とＯＲ回路とを有し、前記データ遷移検知部が、前記入力データをビット毎に個別に監視して各ビットで検出した前記遷移に同期する検出パルスを、各ビット毎個別にＯＲ回路に出力し、該ＯＲ回路の出力を前記遷移検出信号として用いることを特徴とする請求項２記載のデジタル回路装置。
【請求項４】
前記データ遷移検知手段は、前記遷移検出信号に、前記入力データのデータ遷移に同期するパルスが現れるようにしたことを特徴とする請求項１又は２記載のデジタル回路装置。
【請求項５】
前記同期クロック生成手段は、前記入力データの遷移後の最初の前記クロックの立上りで始まる１パルスを含む検出時間を示すタイミング信号を生成するタイミング生成回路と、前記タイミング信号に基づいて前記検出時間だけ前記クロックを通過させるゲート回路と、前記ゲート回路を通過したパルスを所定時間遅延する遅延回路とを有し、該遅延回路の出力を前記同期パルスとして出力することを特徴とする請求項１又は２記載のデジタル回路装置。
【請求項６】
前記遅延回路は、複数のインバータを直列に接続したものであることを特徴とする請求項５記載のデジタル回路装置。
【請求項７】
データをラッチするために、請求項１乃至６の何れかのデジタル回路装置を用いたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックで動作する半導体装置、及びこの半導体装置に用いられるデータラッチ機能を備えたデジタル回路装置に関する。
【背景技術】
【０００２】
従来、クロックで動作する半導体装置として、クロックで動作するある回路の動作が必要とされない期間、例えば待機状態のとき、この回路への入力信号、特にクロック信号を止めることによって半導体装置の消費電流を低減させる技術が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平０５―０１１８７６号公報（第４−５頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
入力するデータを、例えば所定の同期クロックでラッチするラッチ回路のような場合、このラッチ回路を待機状態としてよい場合には、入力されるクロックが停止されることが望ましい。しかしながら、動作状態であっても、データが入力されていない状態においては、クロックを入力することによって、無駄なラッチが繰り返されることになる。特に入力したクロックを周囲回路のクロックと同期させるためのクロック遅延回路が含まれている場合、このクロック遅延回路が常に動作することとなり、不要な消費電流が費やされていた。
【０００５】
本発明の目的は、上記した問題点を解消し、装置内の回路が動作中であっても、クロックによって不要な電流消費が生じるのを防止できるデジタル回路装置、及びこのデジタル回路装置を用いた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によるデジタル回路装置は、
入力データの遷移を検出して、その遷移タイミングを示す遷移検出信号を出力するデータ遷移検知手段と、クロックと前記遷移検出信号を入力し、前記遷移検出信号に基づいて、前記入力データの遷移後の最初の前記クロックの立上り又は立下り時点から所定時間経過した同期パルスを出力する同期クロック生成手段と、前記入力データと前記同期パルスを入力し、前記同期パルスによって前記入力データをラッチしたデータを出力するデータラッチ手段とを有することを特徴とする。
【０００７】
本発明による半導体装置は、データをラッチするために、上記のデジタル回路装置を用いたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、データを、時間調整されたタイミングでラッチする際に、入力するクロックの所定のパルスを遅延して行なうので、不要な回路動作を減らすことができ、装置の消費電流を必要最小限に抑えることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、本発明のデジタル回路装置の実施の形態１の構成を示すブロック図である。同図に示すように、デジタル回路装置１は、データラッチ回路２、同期クロック生成回路３、及びデータ遷移検知回路４を有する。データ信号が入力されるデータ入力端子５は、データラッチ回路２のデータ入力部２ａ及びデータ遷移検知回路４の入力部４ａに接続されている。クロックが入力されるクロック入力端子７は、同期クロック生成回路３のクロック入力部３ａに接続され、同期クロック生成回路３の出力部３ｃは、データラッチ回路２のクロック入力部２ｂに接続されている。データ遷移検知回路４の出力部４ｂは同期クロック生成回路３の遷移検出信号入力部３ｂに接続され、データラッチ回路２の出力部２ｃはラッチデータ出力端子６に接続されている。
【００１０】
次に個々の回路の動作について説明する。
【００１１】
データラッチ回路２は、トランスペアレント型のものであって、クロック入力部２ｂに入力する同期クロックＤＣＬＫの“Ｈｉｇｈ論理”（以下、単に“Ｈ”と記す）で、データ入力部２ａに入力する入力データ信号ＩＤＡをラッチし、同期クロックＤＣＬＫが“Ｌｏｗ論理”（以下、単に“Ｌ”と記す）のとき、この入力データ信号ＩＤＡの状態をそのまま通過させたラッチデータ信号ＯＤＡをその出力部２ｃから出力する。データ遷移検知回路４は、入力データＩＤＡ信号を監視し、そのデータの値が遷移するのを検出し、この検出に同期した検出パルスが現れる遷移検出信号ＣＯＮＴを同期クロック生成回路３に出力する。
【００１２】
同期クロック生成回路３は、クロック入力部３ａにクロックＣＬＫを、また遷移検出信号入力部３ｂに遷移検出信号ＣＯＮＴをそれぞれ入力し、遷移検出信号ＣＯＮＴの検出パルスを入力する毎に、その後に発生するクロック一周期内のクロックパルスを取り出して、このクロックパルスを所定時間遅延させた同期パルスが現われる同期クロックＤＣＬＫをラッチ回路２に出力する。尚、この同期クロックＤＣＬＫの生成過程については、後で詳しく説明する。
【００１３】
図４は、デジタル回路装置１の各部の信号波形を示すタイムチャートである。次に、同タイムチャートを参照しながら、デジタル回路装置１の動作について説明する。
【００１４】
同タイムチャートに示すように、入力データ信号ＩＤＡ及びクロックＣＬＫがそれぞれデータ入力端子５及びクロック入力端子７に印加されたデジタル回路装置１の動作時の時刻ｔ１に、入力データ信号ＩＤＡがデータ遷移すると、データ遷移検知回路４はこのデータ遷移に同期した検出パルスＰ１を同期クロック生成回路３に出力する。
【００１５】
同期クロック生成回路３は、入力した検出パルスＰ１以後、クロックＣＬＫに最初に現われたクロックパルスを所定時間遅延させた同期パルスＤＰ１を出力する。データラッチ回路２は、この同期パルスＤＰ１をそのクロック入力部２ｂに入力するまで、入力データ信号ＩＤＡを素通りさせ、同期パルスＤＰ１の立上り時刻ｔ２に入力データ信号ＩＤＡをラッチする。従って、その出力であるラッチデータ信号ＯＤＡは、図４に示すように、入力データ信号ＩＤＡの時刻ｔ１のデータ遷移に伴ってデータ遷移し、同期パルスＤＰ１が“Ｈ”となる時刻ｔ２から時刻ｔ３の間（図４に斜線で示す期間）ラッチされた信号波形を示す。
【００１６】
図４のタイムチャートには、時刻ｔ４においても入力データ信号ＩＤＡがデータ遷移する例が示されているが、この時、各回路がこのデータ遷移に応じて実行する時刻ｔ４から時刻ｔ５までの動作も、前記した時刻ｔ１から時刻ｔ３までの動作と全く同様のものである。
【００１７】
次に、同期パルスＤＰ１、ＤＰ２を出力する同期クロック生成回路３の一構成例について説明する。
【００１８】
図２（ａ）は、図１に示す同期クロック生成回路３の内部構成例を示すブロック図である。同図に示すように、同期クロック生成回路３は、クロック発生タイミング生成回路（以下、単にタイミング生成回路と称す）１１、ＮＡＮＤ回路１２、インバータ１３、及びバッファ回路１４〜１８からなる遅延回路１９を有し、各バッファ回路１４〜１８は、それぞれ図２（ｂ）に示すように２つのインバータを直列した構成となっている。
【００１９】
タイミング発生回路１１は、入力部１１ａ，１１ｂがそれぞれ同期クロック生成回路３のクロック入力部３ａ及び遷移検出信号入力部３ｂに接続しており、それぞれクロックＣＬＫ及び遷移検出信号ＣＯＮＴを入力する。そして、これらの信号から後述するようにクロックパルスを発生するためのタイミング信号ＣＬＫＥＮを出力する。ＮＡＮＤ回路１２は、このタイミング信号ＣＬＫＥＮとクロックＣＬＫとを入力し、その出力がインバータ１３で反転されることにより、タイミング信号ＣＬＫＥＮが“Ｈ”のときのみ、クロックＣＬＫを通過させるように動作する。遅延回路１９は、入力したクロックを所定時間遅延させた同期クロックＤＣＬＫを同期クロック生成回路３の出力部３ｃに出力する。
【００２０】
図３は、タイミング信号ＣＬＫＥＮを生成するタイミング生成回路１１の回路図であり、図５は、図３に示すタイミング生成回路１１の各部の動作波形、及びＮＡＮＤ回路１２の動作波形を示すタイムチャートである。これらの図を参照しながら、タイミング生成回路１１の内部構成及びその動作、更にタイミング信号ＣＬＫＥＮを得て行なうＮＡＮＤ回路１２の動作について以下に説明する。
【００２１】
図３に示すように、タイミング生成回路１１は、４個のフリップフロップ回路（以下ＦＦ回路と称す）２１〜２４、５個のＮＯＲ回路２５〜２９、９個のインバータ３０〜３８、及びＯＲ回路３９を有する。ＯＲ回路２５はクロックＣＬＫと遷移検出信号ＣＯＮＴを入力し、インバータ３０を介した信号ｓ１をＦＦ回路２１の入力端子に出力する。ＦＦ回路２１は、この信号ｓ１とインバータ３８でクロックＣＬＫを反転した反転クロックＣＬＫＢを入力し、その出力信号ｓ２をＮＯＲ回路２８に出力する。ＮＯＲ回路２６は、反転クロックＣＬＫＢと遷移検出信号ＣＯＮＴを入力し、インバータ３１を介した信号ｓ３をＦＦ回路２２の入力端子に出力する。ＦＦ回路２２は、この信号ｓ３とクロックＣＬＫを入力し、その出力信号ｓ４を直接、及びインバータ３２を介してＮＯＲ回路２７の各入力端子に出力する。ＮＯＲ回路２７はインバータ３３を介した信号ｓ５をＦＦ回路２３の入力端子に出力し、ＦＦ回路２３は、この信号ｓ５と反転クロックＣＬＫＢを入力し、その出力信号ｓ６をＮＯＲ回路２８に出力する。
【００２２】
ＮＯＲ回路２８は信号ｓ２とｓ６を入力し、インバータ３４を介した信号ｓ７及びインバータ３４，３５を介した信号ｓ８をＮＯＲ回路２９の各入力端子に出力する。ＮＯＲ回路２９はインバータ３７を介した信号ｓ９をＦＦ回路２４の入力端子に出力し、ＦＦ回路２４は、この信号ｓ９とクロックＣＬＫを入力し、その出力信号ｓ１０をＯＲ回路３９に出力する。ＯＲ回路３９は、この信号ｓ１０、信号ｓ７、及び信号ｓ８をインバータ３６で反転した信号ｓ１１を入力して、これらのＯＲ信号であるタイミング信号ＣＬＫＥＮを出力端子１１ｃに出力する。
【００２３】
以上の構成によるタイミング生成回路１１の動作を、図５のタイムチャートを参照しながら以下に説明する。
【００２４】
同期クロック生成回路３（図２）の動作時における時刻ｔ１１に、クロックＣＬＫが“Ｈ”のタイミングで遷移検出信号ＣＯＮＴに検出パルスＰ１１（立下りパルス）が発生すると、この検出パルスはＮＯＲ回路２６の出力を反転した信号ｓ３に現われる。尚、この検出パルスＰ１１は、前記したようにデータ遷移検知回路４によって、入力データ信号ＩＤＡ（図４参照）のデータ遷移に伴って出力されるパルスである。ＦＦ回路２２は、この検出パルスＰ１１の“Ｌ”への立下りタイミングで出力信号ｓ４を“Ｌ”から“Ｈ”に反転させ、その後のクロックＣＬＫの立下りタイミングで再び“Ｌ”に反転させる。ノア回路２７は、この信号ｓ４と、インバータ３２によって反転され僅かに遅延した信号ｓ４´（図５に点線で示す）を入力し、インバータ３３を介した信号ｓ５に、その遅延差だけ“Ｌ”となるパルスＰ１２を生成する。
【００２５】
ＦＦ回路２３は、このパルスＰ１２の“Ｌ”への立下りタイミングで出力信号ｓ６を“Ｌ”から“Ｈ”に反転させ、その後の反転クロックＣＬＫＢの立下りタイミングで再び“Ｌ”に反転させる。尚、各回路での信号遅延によって、信号ｓ５のパルスＰ１２の立下りタイミングは、反転クロックＣＬＫＢの立上りタイミングより僅かに遅れるため、信号ｓ５の立下り時には反転クロックＣＬＫＢが“Ｈ”となっているため、ＦＦ２３は、上記したように動作する。このようして生成された信号ｓ６のパルスＰ１３は、ＮＯＲ回路２８、インバータ３４を通過し、インバータ３４の出力信号ｓ７に現われる。ノア回路２９は、この信号ｓ７と、インバータ３５によって反転され僅かに遅延した信号ｓ８を入力し、インバータ３７を介した信号ｓ９に、その遅延差だけ“Ｌ”となるパルスＰ１５を生成する。
【００２６】
ＦＦ回路２４は、このパルスＰ１５の“Ｌ”への立下りタイミングで出力信号ｓ１０を“Ｌ”から“Ｈ”に反転させ、その後のクロックＣＬＫの立下りタイミングで再び“Ｌ”に反転させたパルスＰ１６を生成する。ＯＲ回路３９は、信号ｓ７のパルスＰ１４、パルスＰ１４を遅延させた信号ｓ１１のパルスＰ１７、及び信号ｓ１０のパルスＰ１６のＯＲ信号であるタイミング信号ＣＬＫＥＮを出力する。従ってこのタイミング信号ＣＬＫＥＮには、この時入力した各パルスに基づいて生成されたタイミングパルスＴＰ１が現われる。このタイミングパルスＴＰ１の発生タイミングは、遷移検出信号ＣＯＮＴの検出パルスＰ１１の発生以後、クロックＣＬＫに現われる最初の立上りを中心にした一周期から、各回路動作による遅延分だけずれた検出時間領域Ｔ１に相当する。尚、各回路動作による遅延分は、簡単のため、その結果だけをタイミング信号ＣＬＫＥＮに点線で示す。
【００２７】
図２に示すように、同期クロック生成回路３のＮＡＮＤ回路１２は、タイミング信号ＣＬＫＥＮとクロックＣＬＫを入力し、インバータ１３を介した出力信号ｓ１２に、検出時間領域Ｔ１の間に発生するクロックだけを通過させてクロックパルスＣＰ１１を生成する。このクロックパルスＣＰ１１は、５個のバッファ１４〜１８からなる遅延回路１９を通過することで他の回路と同期が調整され整合された同期クロックＤＣＬＫの同期パルスＤＰ１１として出力部３ｃから出力される。
【００２８】
次に時刻ｔ１２において、クロックＣＬＫが“Ｌ”のタイミングで遷移検出信号ＣＯＮＴに検出パルスＰ２１（立下りパルス）が発生すると、この検出パルスはＮＯＲ回路２５の出力を反転した信号ｓ１に現われる。ＦＦ回路２１は、このパルスの“Ｌ”への立下りタイミングで出力信号ｓ２を“Ｌ”から“Ｈ”に反転させ、その後の反転クロックＣＬＫＢの立下りタイミングで再び“Ｌ”に反転させたパルスＰ２２を生成する。このようして生成された信号ｓ２のパルスＰ２２は、ＮＯＲ回路２８、インバータ３４を通過し、インバータ３４の出力信号ｓ７に現われる。ノア回路２９は、この信号ｓ７と、インバータ３５によって反転され僅かに遅延した信号ｓ８を入力し、インバータ３７を介した信号ｓ９に、その遅延差だけ“Ｌ”となるパルスＰ２４を生成する。
【００２９】
ＦＦ回路２４は、このパルスＰ２４の“Ｌ”への立下りタイミングで出力信号ｓ１０を“Ｌ”から“Ｈ”に反転させ、その後のクロックＣＬＫの立下りタイミングで再び“Ｌ”に反転させたパルスＰ２５を生成する。ＯＲ回路３９は、信号ｓ７のパルスＰ２３、パルスＰ２３を遅延させた信号ｓ１１のパルスＰ２６、及び信号ｓ１０のパルスＰ２５のＯＲ信号であるタイミング信号ＣＬＫＥＮを出力する。従ってこのタイミング信号ＣＬＫＥＮには、この時入力した各パルスに基づいて生成されたタイミングパルスＴＰ２が現われる。このタイミングパルスＴＰ２の発生タイミングは、遷移検出信号ＣＯＮＴのパルスＰ２１の発生から、それ以後にクロックＣＬＫに現われる最初の立下りまでの期間から、各回路動作による遅延分だけずれた検出時間領域Ｔ２に相当する。尚、各回路動作による遅延分は、簡単のため、その結果だけをタイミング信号ＣＬＫＥＮに点線で示す。また各検出時間領域Ｔ１，Ｔ２は、入力データ信号ＩＤＡの遷移後に生ずるクロックＣＬＫの立上り又は立下りで始まる１パルスを含む検出期間に相当する。
【００３０】
図２に示すように、同期クロック生成回路３のＮＡＮＤ回路１２は、タイミング信号ＣＬＫＥＮとクロックＣＬＫを入力し、インバータ１３を介して、その出力信号ｓ１２に検出時間領域Ｔ２の間に発生するクロックに相当するクロックパルスＣＰ１２を生成する。このクロックパルスＣＰ１２は、５個のバッファ１４〜１８からなる遅延回路１９を通過することで他の回路と同期が調整されて整合された同期クロックＤＣＬＫの同期パルスＤＰ１２として出力部３ｃから出力される。
【００３１】
以上のようにして出力される同期クロックＤＣＬＫの同期パルスＣＰ１１、ＤＰ１２は、前記したようにデータラッチ回路２のクロック入力部２ｂに送られる。これらの同期パルスＣＰ１１、ＤＰ１２を入力するデータラッチ回路２の動作については、前記した通りである。
【００３２】
次に、入力データ信号ＩＤＡのデータ遷移を検出するデータ遷移検知回路４の一構成例について説明する。
【００３３】
図６は、図１に示すデータ遷移検知回路４の内部構成例を示す回路図である。同図に示すように、データ遷移検知回路４は、入力データ信号ＩＤＡの反転及び遅延信号を形成する３つのインバータ４１〜４３、及び電源Ｖｃとグランド間に配設された、４つのＰチャンネル型ＦＥＴ（以後、Ｐ型ＦＥＴと称す）４４〜４７と４つのＮチャンネル型ＦＥＴ（以後、Ｎ型ＦＥＴと称す）４８〜５１を有す。インバータ４１は、入力データ信号ＩＤＡを反転して僅かに遅延した信号Ａを出力し、インバータ４２は、信号Ａを更に反転して僅かに遅延した信号Ｂを出力し、インバータ４３は、入力データ信号ＩＤＡを反転して僅かに遅延した信号Ｃ（信号Ａと同等）を出力する。信号Ｄは、入力データ信号ＩＤＡと同等である。
【００３４】
Ｐ型ＦＥＴ４４のゲートには信号Ｃが印加され、ドレインは電源Ｖｃに接続されている。Ｐ型ＦＥＴ４５のゲートには信号Ｄが印加され、ドレインは電源Ｖｃに接続されている。Ｐ型ＦＥＴ４６のゲートには信号Ａが印加され、ドレインはＰ型ＦＥＴ４４のソースに接続されている。Ｐ型ＦＥＴ４７のゲートには信号Ｂが印加され、ドレインはＰ型ＦＥＴ４５のソースに接続されている。Ｐ型ＦＥＴ４４のソースとＰ型ＦＥＴ４５のソースは接続され、Ｐ型ＦＥＴ４６とＰ型ＦＥＴ４７の各ソースは共にデータ遷移検知回路４の出力部４ｂに接続されている。
【００３５】
Ｎ型ＦＥＴ４８のゲートには信号Ｂが印加され、ドレインは出力部４ｂに接続されている。Ｎ型ＦＥＴ５０のゲートには信号Ｃが印加され、ドレインは出力部４ｂに接続されている。Ｎ型ＦＥＴ４９のゲートには信号Ａが印加され、ドレインはＮ型ＦＥＴ４８のソースに接続されている。Ｎ型ＦＥＴ５１のゲートには信号Ｄが印加され、ドレインはＮ型ＦＥＴ５０のソースに接続されている。Ｎ型ＦＥＴ４９のソースとＮ型ＦＥＴ５１の各ソースは共にアースされている。
【００３６】
Ｐ型ＦＥＴ４４〜４７は、各ゲートに印加される信号の“Ｈ”でオフ、“Ｌ”でオンとなり、Ｎ型ＦＥＴ４８〜５１は、各ゲートに印加される信号の“Ｈ”でオン、“Ｌ”でオフとなるものとし、また出力部４ｂが電源電圧Ｖｃのとき“Ｈ”、アースレベルのとき“Ｌ”として説明する。
【００３７】
以上の構成によるデータ遷移検知回路４の動作を、図７のタイムチャートを参照しながら以下に説明する。
【００３８】
同図のタイミングチャートに示すように、図６の回路において、Ｐ型ＦＥＴ４４，４５が共にオフになるのは、入力データ信号ＩＤＡが“Ｌ”から“Ｈ”に立上る時刻ｔ２１及び時刻ｔ２４からインバータの遅延時間に相当する僅かな時間ΔＴの間であり、Ｐ型ＦＥＴ４６，４７が共にオフになるのは、入力データ信号ＩＤＡが“Ｈ”から“Ｌ”に立下る時刻ｔ２２からインバータの遅延時間ΔＴだけ遅れた時刻ｔ２４から同じく時間ΔＴの間である。従って、Ｐ型ＦＥＴ４４，４５が共にオフになる時間、或いはＰ型ＦＥＴ４６，４７が共にオフになる時間には、出力部４ｂと電源間は非導通状態となるが、それ以外の時間には、出力部４ｂに電源電圧Ｖｃが印加されることになる。
【００３９】
一方、Ｎ型ＦＥＴ５０，５１が共にオンになるのは、入力データ信号ＩＤＡが“Ｌ”から“Ｈ”に立上る時刻ｔ２１、及び時刻ｔ２４からインバータの遅延時間に相当する僅かな時間ΔＴの間であり、Ｎ型ＦＥＴ４８，４９が共にオンになるのは、入力データ信号ＩＤＡが“Ｈ”から“Ｌ”に立下る時刻ｔ２２からインバータの遅延時間ΔＴだけ遅れた時刻ｔ２４から同じく時間ΔＴの間である。従って、Ｎ型ＦＥＴ４８，４９が共にオンになる時間、或いはＮ型ＦＥＴ５０，５１が共にオンになる時間には、出力部４ｂはアースレベルとなるが、それ以外の時間は、出力部４ｂとグランド間は非導通状態となる。
【００４０】
従って、出力部４ｂから出力される遷移検出信号ＣＯＮＴには、入力データ信号ＩＤＡの“Ｈ”から“Ｌ”へ、或いは“Ｌ”
から“Ｈ”へのデータ遷移に同期して立下る検出パルスＰ２１、Ｐ２２、Ｐ２３が現われる。以上のようにして出力される遷移検出信号ＣＯＮＴの検出パルスは、前記したように同期クロック生成回路３の遷移検出信号入力部３ｂに送られる。これらの検出パルスを入力する同期クロック生成回路３の動作については、前記した通りである。
【００４１】
以上のように、本実施の形態のデジタル回路装置１によれば、入力するデータを、他の信号処理部との同期を調整する遅延回路１９で遅延したクロックによってラッチしたデータを出力する際に、データ遷移後のデータ値をラッチするのに必要なパルスをクロックから生成して遅延回路で遅延させて行なう。このため遅延回路は、ラッチを行うときのみ所定パルスの遅延動作（遅延回路を構成するインバータの反転動作）を実行するので、クロックを常時遅延させる場合に比べ、その消費電力を大幅に削減することができる。
【００４２】
尚、本実施の形態に示すクロック生成回路３は、入力データ信号ＩＤＡの遷移後に生ずるクロックＣＬＫの最初の立上りから立下りまでを抽出するように構成したが、これに限定されるものではなく、入力データ信号ＩＤＡの遷移後に生ずるクロックＣＬＫの最初の立下りから立上りまでを抽出するように構成してもよい。
【００４３】
実施の形態２．
図８は、本発明のデジタル回路装置の実施の形態２の構成を示すブロック図である。このデジタル回路装置６１が前記した図１に示す実施の形態１のデジタル回路装置１と主に異なる点は、処理データが、バス幅が例えば０から３１ビットまでの３２ビット幅のデータバスで処理されるデータである点である。従って、このデジタル回路装置６１が前記した実施の形態１のデジタル回路装置１と共通する部分には同符号を付して、或いは図面を省いてここでの説明を省略し、異なる点を重点的に説明する。
【００４４】
図８に示すように、デジタル回路装置６１は、データラッチ部６２、同期クロック生成回路３、及びデータ遷移検知部６４を有する。データラッチ部６２のデータ入力部６２ａ及びデータ遷移検知部６４の入力部６４ａには、それぞれバス幅が３２ビット幅のデータバスが接続され、装置入力部（図示せず）を経由して３２ビットのパラレル入力データ信号ＰＩＤＡが印加される。データラッチ部６２は、その出力部６２ｃが３２ビット幅のデータバスによって次段の回路に接続され、後述するように、入力データを所定のタイミングでラッチした３２ビットのパラレルラッチデータ信号ＰＯＤＡを、装置出力部（図示せず）を経由して次段回路に出力する。
【００４５】
データ遷移検知部６４の出力部６４ｂは、３２ビット幅のデータバスによってＯＲ回路６５に接続され、後述するように、パラレル入力データ信号ＰＩＤＡの対応するビットで検出されたデータ遷移に同期した検出パルスをそれぞれＯＲ回路６５の入力部６５ａに出力する。ＯＲ回路６５は、各ビットで入力する検出パルスのＯＲ信号である遷移検出信号ＣＯＮＴを同期クロック生成回路３の遷移検出信号入力部３ｂに出力する。
【００４６】
次に個々の動作について説明する。
【００４７】
データラッチ部６２は、クロック入力部６２ｂに入力する同期クロックＤＣＬＫの
“Ｈ”で、データ入力部６２ａに入力するパラレル入力データ信号ＰＩＤＡを各ビット毎にラッチし、同期クロックＤＣＬＫが“Ｌ”のとき、この入力データ信号ＰＩＤＡの状態をそのまま通過させたパラレルラッチデータ信号ＰＯＤＡをその出力部６２ｃから出力する。データ遷移検知部６４は、パラレル入力データＰＩＤＡ信号をビット毎に個別に監視し、各ビットが遷移するのを検出する。そして、この検出に同期して発生する検出パルスをビット毎個別にＯＲ回路６５に出力する。従って、データ遷移検知部６４は、例えば３２ビット幅のデータバスの個々のビットを前記した実施の形態１で説明したデータ遷移検知回路４（図１）で監視し、その出力部４ｂを並べることでデータ遷移検知部６４の出力部６４ｂとすることができる。
【００４８】
ＯＲ回路６５は、その入力部６５ａに、各ビット毎の上記検出パルスをパラレル状態で入力し、それらのＯＲ信号である遷移検出信号ＣＯＮＴを生成して同期クロック生成回路３の遷移検出信号入力部３ｂに出力する。この遷移検出信号ＣＯＮＴを受けて実行する同期クロック生成回路３の動作については、前記した実施の形態１で説明した通りなので、ここでの説明は省略する。
【００４９】
従って、このデジタル回路装置６１における同期クロック生成回路３は、パラレル入力データ信号ＰＩＤＡの何れかのビットのデータがデータ遷移すると、その遷移検出信号入力部３ｂにその検出パルスを入力し、データ遷移後に発生するクロックＣＬＫの１パルス分を信号ｓ１２（図２）に生成する。そして、遅延回路１９（図２）によって他の回路と同期が調整されて整合された同期クロックＤＣＬＫの同期パルスとしてデータラッチ部６２に出力する。従って、データラッチ部６２は、パラレル入力データ信号ＰＩＤＡの何れかのビットに上記データ遷移が生じる毎に、パラレル入力データ信号ＰＩＤＡの全てのビットを所定のタイミングでラッチしたパラレルラッチデータ信号ＰＯＤＡを出力することができる。
【００５０】
尚、上記実施の形態では、３２ビット幅のデータバスによって３２ビットのパラレルデータを処理する例を示したが、これに限定されるものではなく、８ビット、１６ビット等の複数ビットのパラレルデータを処理する構成としもよい。
【００５１】
以上のように、本実施の形態のデジタル回路装置６１によれば、入力するデータが、データバスによる複数ビットのパラレルデータであっても、他の信号処理部との同期を調整する遅延回路１９で遅延したクロックによってラッチしたデータを出力する際に、データ遷移後のデータ値をラッチするのに必要なパルスをクロックから生成して遅延回路で遅延させて行なうことができる。このため遅延回路は、ラッチを行うときのみ所定パルスの遅延動作を実行するので、クロックを常時遅延させる場合に比べ、その消費電力を大幅に削減することができる。
【００５２】
実施の形態３．
図９は、本発明の半導体装置の実施の形態３の構成を示すブロック図である。同ブロック図は、例えばＬＳＩで構成される半導体装置の一部構成を示すもので、ＣＰＵ（中央演算処理装置）１０２、デジタル回路装置６１１，６１２，１、及びＲＡＭ（ランダムアクセスメモリ）１０３を有する。尚、ここに示すデジタル回路装置１は、実施の形態１で説明したデジタル回路装置と同様のものであり、デジタル回路装置６１１，６１２は、共に実施の形態２で説明したデジタル回路装置６１と同様のものである。但し、デジタル回路装置６１２は、処理するデータのビット幅が３２でなく１６となっている。
【００５３】
ＣＰＵ１０２のデータ出力部１０２ａは、３２ビットのパラレルデータを出力し、バス幅が３２ビット幅のデータバスによってデジタル回路装置６１１の入力部６１ａに接続されている。デジタル回路装置６１１の出力部６１ｃは、同じくバス幅が３２ビット幅のデータバスによってＲＡＭ１０３のデータ入力部１０３ａに接続されている。ＣＰＵ１０２のアドレスデータ出力部１０２ｂは、例えば１６ビットのパラレルデータを出力し、バス幅が１６ビット幅のデータバスによってデジタル回路装置６１２の入力部６１ａに接続されている。デジタル回路装置６１２の出力部６１ｃは、同じくバス幅が１６ビット幅のデータバスによってＲＡＭ１０３のアドレスデータ入力部１０３ｂに接続されている。ＣＰＵ１０２のエネーブル出力部１０２ｃは、デジタル回路装置１の入力部１ａに接続され、デジタル回路装置１の出力部１ｃは、ＲＡＭ１０３のエネーブル入力部１０３ｃに接続されている。ＣＰＵ１０２のクロック入力部、デジタル回路装置６１１，６１２，１の各クロック入力部６１ｂ，１ｂ、及びＲＡＭ１０３のクロック入力部には、クロック信号ＣＬＫが入力される。
【００５４】
尚、デジタル回路装置６１１及び６１２の各データ入力部６１ａは、前記した図８に示すデジタル回路６１の、データラッチ部６２のデータ入力部６２ａ及びデータ遷移検知部６４の入力部６４ａに相当し、デジタル回路装置６１１及び６１２の各出力部６１ｃは、図８に示すデジタル回路６１のデータラッチ部６２の出力部６２ｃに相当する。また、デジタル回路装置６１１及び６１２の各クロック入力部６１ｂは、図８に示すデジタル回路６１のクロック入力端子７に相当する。更に、デジタル回路装置１のデータ入力部１ａ、クロック入力部１ｂ、及び出力部１ｃは、それぞれ前記した図１に示すデータ入力端子５、クロック入力端子７、及びラッチデータ出力端子６に相当する。
【００５５】
以上の構成おいて、ＣＰＵ１０２から、クロックＣＬＫに同期して出力される、３２ビットのパラレルデータ、１６ビットのアドレスデータ、更にエネーブル信号は、それぞれが取り込まれるべきデータ値へとデータ遷移する毎に、デジタル回路装置６１１，６１２，１によって、同期が調整された所定のタイミングでラッチされ、ＲＡＭ１０３へと出力される。
【００５６】
この時、各デジタル回路装置６１１，６１２，１は、前記した実施の形態１又は２で説明したように、データをラッチするのに必要な同期パルスをクロックＣＬＫから生成して遅延回路で遅延させて生成し、次段のＲＡＭ１０３では、各デジタル回路装置６１１，６１２，１のラッチタイミングに同期したクロックによって入力したデータを処理する。これによりＲＡＭ１０３では、取り込み誤差のない正確なデータ処理を実行することができる。
【００５７】
以上のように、本実施の形態の半導体装置によれは、各デジタル回路装置は、データのラッチが必要な時のみ、遅延回路によって所定パルスの遅延動作を実行してラッチするので、クロックを常時遅延させ、且つ常時ラッチを実行する場合に比べ、装置全体の消費電力を大幅に削減することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明のデジタル回路装置の実施の形態１の構成を示すブロック図である。
【図２】（ａ）は、同期クロック生成回路の内部構成例を示すブロック図であり、（ｂ）は、バッファの内部構成を示す図である。
【図３】タイミング信号ＣＬＫＥＮを生成するタイミング生成回路の回路図である。
【図４】デジタル回路装置の動作時における、各部の信号波形を示すタイムチャートである。
【図５】タイミング生成回路の各部の動作波形、及びＮＡＮＤ回路の動作波形を示すタイムチャートである。
【図６】データ遷移検知回路の内部構成例を示す回路図である。
【図７】図６に示すデータ遷移検知回路の各部の動作波形を示すタイムチャートである。
【図８】本発明のデジタル回路装置の実施の形態２の構成を示すブロック図である。
【図９】本発明の半導体装置の実施の形態３の構成を示すブロック図である。
【符号の説明】
【００５９】
１  デジタル回路装置、  ２  データラッチ回路、  ２ａ  データ入力部、  ２ｂ  クロック入力部、  ２ｃ  出力部、  ３  同期クロック生成回路、  ３ａ  クロック入力部、  ３ｂ  遷移検出信号入力部、  ３ｃ  出力部、  ４  データ遷移検知回路、  ４ａ  入力部、  ４ｂ  出力部、  ５  データ入力端子、  ６  ラッチデータ出力端子、  ７  クロック入力端子、  １１  クロック発生タイミング生成回路、  １１ａ，１１ｂ  入力部、  １１ｃ  出力部、  １２  ＮＡＮＤ回路、  １３  インバータ、  １３〜１８  バッファ、  １９  遅延回路、  ２１〜２４  フリップフロップ回路、  ２５〜２９  ＮＯＲ回路、  ３０〜３８  インバータ、  ３９  ＯＲ回路、  ４１〜４３  インバータ、  ４４〜４７  Ｐチャンネル型ＦＥＴ、  ４８〜５１  Ｎチャンネル型ＦＥＴ、  ６１  デジタル回路装置、  ６２  データラッチ部、  ６２ａ  データ入力部、  ６２ｂ  クロック入力部、  ６２ｃ  出力部、  ６４  データ遷移検知部、  ６５  ＯＲ回路、  １０２  ＣＰＵ、  １０３  ＲＡＭ、  ６１１，６１２  デジタル回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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