(57)【要約】【課題】第１導電型の半導体基板上に第２導電型のエピタキシャル層が形成された基板構造をもち、かつ、チップ端面に発生するリーク電流を抑制することができる固体撮像装置およびその製造方法を提供する。【解決手段】ｎ型半導体基板１上には、ｎ＋半導体層２が形成されており、ｎ＋半導体層２上にｐ型エピタキシャル層３が形成されている。ｐ型エピタキシャル層３には、撮像素子領域Ａｒを取り囲む埋め込み絶縁膜４が形成されている。埋め込み絶縁膜４の周囲のｐ型エピタキシャル層３の部位に、ｎ＋半導体層２に達するｎ＋拡散層５が形成されている。埋め込み絶縁膜４およびｎ＋拡散層５により、撮像素子領域Ａｒとなる内側のｐ型エピタキシャル層３ａと、チップ端面Ｆが存在する外側のｐ型エピタキシャル層３ｂとが電気的に分離される。端子９と、端子１１との間に基板電圧Ｖｓｕｂが印加される。【選択図】図１
2006147757.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層に形成された撮像素子部と、
前記撮像素子部を取り囲むように前記エピタキシャル層に形成され、前記半導体基板に電気的に接続する第１導電型半導体層と
を有する固体撮像装置。
【請求項２】
前記撮像素子部を取り囲むように前記エピタキシャル層に埋め込まれた埋め込み絶縁膜をさらに有し、
前記第１導電型半導体層は、前記埋め込み絶縁膜の周囲の前記エピタキシャル層に形成された
請求項１記載の固体撮像装置。
【請求項３】
前記半導体基板と前記エピタキシャル層との間に形成され、前記半導体基板よりも第１導電型の不純物濃度が高い第１導電型の高濃度半導体層をさらに有し、
前記第１導電型半導体層は、前記高濃度半導体層に到達する深さまで形成された
請求項１記載の固体撮像装置。
【請求項４】
前記エピタキシャル層の表面に形成され、前記第１導電型半導体層に接続する第１導電型のコンタクト領域をさらに有する
請求項１記載の固体撮像装置。
【請求項５】
第１導電型の半導体基板上に、第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層に、撮像素子領域を取り囲む溝を形成する工程と、
前記溝内に第１導電型不純物を拡散させて、前記半導体基板に電気的に接続する第１導電型半導体層を前記溝の内壁に形成する工程と、
前記エピタキシャル層の前記撮像素子領域に撮像素子を形成する工程と
を有する固体撮像装置の製造方法。
【請求項６】
前記第１導電型半導体層を形成する工程は、
前記溝内に第１導電型不純物を含有する埋め込み絶縁膜を形成する工程と、
熱処理により前記埋め込み絶縁膜内の前記第１導電型不純物を前記溝の内壁に拡散させて、前記第１導電型半導体層を形成する工程と
を有する請求項５記載の固体撮像装置の製造方法。
【請求項７】
前記エピタキシャル層を形成する工程の前に、前記半導体基板よりも第１導電型不純物濃度が高い第１導電型の高濃度半導体層を前記半導体基板に形成する工程をさらに有し、
前記溝を形成する工程において、後に形成する前記第１導電型半導体層が前記高濃度半導体層に到達し得る深さまで前記溝を形成する
請求項５記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（Charge Coupled Device）センサやＣＭＯＳ（complementary ＭＯＳ）センサなどの固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＣＤやＣＭＯＳセンサなどの固体撮像装置では、一般的に、ｎ型半導体基板上にｎ型エピタキシャル層を積層した基板構造、あるいはｐ型半導体基板上にｐ型エピタキシャル層を積層した基板構造が用いられる。ＣＣＤセンサでは前者の基板構造が採用され、ＣＭＯＳセンサでは後者の基板構造が採用されることが多い。
【０００３】
ＣＣＤセンサにおいて、ｎ型半導体基板上にｎ型エピタキシャル層を積層した基板構造が多く採用されるのは、縦型オーバーフロードレインを実現しようとする場合には、半導体基板自体はｎ型であることが前提になるからである。ＣＭＯＳセンサにおいては、高輝度被写体撮像時のブルーミング抑制のためにｎ型半導体基板上にｎ型エピタキシャル層を積層した基板構造が採用される場合がある。
【０００４】
図８は、ｎ型半導体基板を用いた場合の従来の固体撮像装置の断面図である。
【０００５】
ｎ型半導体基板１０１の上部にｎ型エピタキシャル層１０２が形成され、ｎ型エピタキシャル層１０２内にｐ型ウェル１０３が形成されている。このｐ型ウェル１０３にＣＣＤセンサや、ＣＭＯＳセンサを構成する撮像素子が形成される。ｐ型ウェル１０３にはｐ＋コンタクト領域１０４が形成され、ｐ＋コンタクト領域１０４に接続する端子１０５が形成されている。ｎ型エピタキシャル層１０２にはｎ＋コンタクト領域１０６が形成され、ｎ＋コンタクト領域１０６に接続する端子１０７が形成されている。
【０００６】
上記の固体撮像装置では、表面側に形成された端子１０５を接地電位ＧＮＤに固定し、端子１０５と端子１０７との間に基板電圧Ｖｓｕｂを印加することにより、ｐ型ウェル１０３とｎ型半導体基板１０１との間に容易に逆バイアスを加えることができる。この基板電圧Ｖｓｕｂを通常６〜１２Ｖ程度の間で制御することによりオーバーフローバリアが制御される。また、電子シャッタ時には基板電圧Ｖｓｕｂは２０Ｖ程度に制御される。このように上記の基板構成では、ｐ型ウェル１０３とｎ型半導体基板１０１との間の電圧を、表面側から容易にかつ適切に制御可能である。
【０００７】
特許文献１では、図９に示すように、ｎ型半導体基板１１１上にｐ型エピタキシャル層１１２を形成した基板構造が開示されているが、現実的にはこの基板構造は採用されていない。この理由について説明する。
【０００８】
ｐ型エピタキシャル層１１２を接地電位ＧＮＤに固定し、ｐ型エピタキシャル層１１２とｎ型半導体基板１１１との間に基板電圧Ｖｓｕｂを印加した場合には、ｐ型エピタキシャル層１１２とｎ型半導体基板１１１との間で発生する空乏層１１３がチップ端面Ｆにまで伸びる。チップ端面Ｆには基板内部にくらべて欠陥が多く存在するため、チップ端面Ｆに空乏層１１３が伸びると、チップ端面Ｆにおいて非常に大きいリーク電流が発生する。このため、ｐ型エピタキシャル層１１２とｎ型半導体基板１１１との間に適切な逆バイアスを印加することができず、また、リーク電流のため無駄な消費電力が発生してしまう。
【０００９】
また、図９に示す基板構造では、表面側からｎ型半導体基板１１１とｐ型エピタキシャル層１１２に電圧を印加できない。このため、ｎ型半導体基板１１１の裏面側に端子を形成する必要もある。通常、ｎ型半導体基板１１１の裏面には、表面側のプロセスと同時に堆積された各種の膜が存在するため、これらの不要な膜を除去するための洗浄工程を新たに追加する必要があり、工程コストが高くなる。また、パッケージ構造を変更する必要も生じ、パッケージコストも高くなってしまう。
【００１０】
上記の事情から、従来では、図８に示すように、ｎ型半導体基板１０１に形成したｎ型エピタキシャル層１０２内にｐ型ウェル１０３を形成し、ｐ型ウェル１０３内に撮像素子を形成している。この構造では、ｐ型ウェル１０３とｎ型エピタキシャル層１０２とのｐｎ接合はチップ端面Ｆには存在しないことから、上記の問題はない。また、表面側に形成された端子を用いて基板電圧Ｖｓｕｂの印加が可能となる。同様の理由で、ｐ型半導体基板上にｎ型エピタキシャル層が形成された基板構造は採用されず、ｐ型半導体基板上にｐ型エピタキシャル層が形成された基板構造が多く用いられる。
【００１１】
ところで、ｎ型半導体基板を用いた場合には、ｎ型エピタキシャル層１０２に形成されたｐ型ウェル１０３には、センサ部としてｎ型領域が形成され、各センサ部の間にはｐ型のチャネルストッパが形成される。チャネルストッパは、隣接するセンサ部間での信号電子の流出入を防止して、混色を防ぐために設けられる。
【特許文献１】特開昭６２−１６５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、画素が微細化するに伴い、混色を防ぐことが困難になりつつある。これは、画素間の領域が非常に狭くなるため、画素間に形成されるチャネルストッパの幅も狭くなっていくからである。混色を防止する対策としては、チャネルストッパを深く形成することが上げられる。このためには、イオン注入の回数の増加、深いイオン注入を実施できる高エネルギーイオン注入装置が必要となり、コストが高くなってしまうという問題がある。
【００１３】
これは、ｎ型半導体基板１０１上にｎ型エピタキシャル層１０２を有する基板構造を採用する場合には、ｎ型エピタキシャル層１０２のｎ型を打ち消す量のｐ型不純物を注入する必要があるため、高濃度かつ深いｐ型のチャネルストッパの作製が困難となることに起因する。
【００１４】
従って、容易に混色を防止する観点からは、ｎ型半導体基板にｐ型エピタキシャル層が形成された基板構造を用いることが好ましい。しかしながら、半導体基板上に極性の異なるエピタキシャル層を形成すると、上記したチップ端面Ｆにおいてリーク電流が発生してしまうという問題がある。同様にして、例えば信号電荷として正孔を用いる場合には、ｐ型半導体基板上にｎ型エピタキシャルが形成された基板構造を用いることが素子特性上好ましい場合がある。
【００１５】
本発明は上記の事情に鑑みてなされたものであり、その目的は、第１導電型の半導体基板上に第２導電型のエピタキシャル層が形成された基板構造をもち、かつ、チップ端面に発生するリーク電流を抑制することができる固体撮像装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、本発明の固体撮像装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層に形成された撮像素子部と、前記撮像素子部を取り囲むように前記エピタキシャル層に形成され、前記半導体基板に電気的に接続する第１導電型半導体層とを有する。
【００１７】
上記の本発明の固体撮像装置では、撮像素子部を取り囲むようにエピタキシャル層に形成された第１導電型半導体層により、第１導電型半導体層により取り囲まれた内側のエピタキシャル層と、その外側のエピタキシャル層とが電気的に分離される。
第１導電型半導体層は、第１導電型の半導体基板と電気的に接続されている。したがって、第１導電型半導体層と内側のエピタキシャル層との間に基板電圧を印加した場合には、エピタキシャル層と半導体基板との間に基板電圧がかかる。ここで、第１導電型半導体層より外側のエピタキシャル層は、電気的に浮遊状態にあることから、外側のエピタキシャル層と半導体基板との間には電圧がかからない。
【００１８】
上記の目的を達成するため、本発明の固体撮像装置の製造方法は、第１導電型の半導体基板上に、第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層に、撮像素子領域を取り囲む溝を形成する工程と、前記溝内に第１導電型不純物を拡散させて、前記半導体基板に電気的に接続する第１導電型半導体層を前記溝の内壁に形成する工程と、前記エピタキシャル層の前記撮像素子領域に撮像素子を形成する工程とを有する。
【００１９】
上記の本発明の固体撮像装置の製造方法では、エピタキシャル層に撮像素子領域を取り囲む溝を形成した後に、溝内に第１導電型不純物を拡散させることにより、溝の内側のエピタキシャル層と外側のエピタキシャル層とを電気的に分離し、かつ、半導体基板に電気的に接続された第１導電型半導体領域が製造される。
【発明の効果】
【００２０】
本発明の固体撮像装置およびその製造方法によれば、第１導電型の半導体基板上に第２導電型のエピタキシャル層が形成された基板構造をもち、かつ、チップ端面に発生するリーク電流を抑制することができる固体撮像装置を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態について、図面を参照して説明する。本実施形態では、一例として第１導電型をｎ型とし、第２導電型をｐ型とする例について説明する。
【００２２】
図１は、本実施形態に係る固体撮像装置の概略断面図である。図２は、本実施形態に係る固体撮像装置の平面図である。
【００２３】
例えばｎ型シリコンウエハからなるｎ型半導体基板１上に、ｎ型半導体基板１よりも高濃度にｎ型不純物を含有し、ｎ型半導体基板１よりも低抵抗のｎ＋半導体層２が形成されている。ｎ＋半導体層２は、小さい時定数で基板電圧Ｖｓｕｂがチップ全体にかかるようにするために設けられている。また、ｎ＋半導体層２はｎ型半導体基板１中のｎ型不純物の濃度むらによるセンサ感度への影響の低減や、電子シャッタ電圧の低減の目的も有している。
【００２４】
ｎ＋半導体層２上には、ｐ型エピタキシャルシリコンからなるｐ型エピタキシャル層３が形成されている。撮像素子領域Ａｒを取り囲むように、ｐ型エピタキシャル層３には埋め込み絶縁膜４が形成されている。埋め込み絶縁膜４は、例えばｎ型不純物（リン（Ｐ）あるいは砒素（Ａｓ））を含む酸化膜系のシリケートガラス(silicate glass)であるＰＳＧあるいはＡｓＳＧである。
【００２５】
埋め込み絶縁膜４の周囲、すなわち埋め込み絶縁膜４に隣接する部位におけるｐ型エピタキシャル層３には、ｎ＋拡散層５が形成されている。ｎ＋拡散層５は、撮像素子領域Ａｒを取り囲み、かつ、ｎ＋半導体層２に到達する深さまで形成されている。なお、ｎ＋拡散層５は、ｎ＋半導体層２を貫きｎ型半導体基板１に到達する深さまで形成されていてもよい。
【００２６】
撮像素子領域Ａｒを取り囲む埋め込み絶縁膜４およびｎ＋拡散層５により、ｐ型エピタキシャル層３は、内側のｐ型エピタキシャル層３ａと、外側のｐ型エピタキシャル層３ｂとに電気的に分離されている。埋め込み絶縁膜４を中心としたｎ＋拡散層５の拡散幅ｄは、例えば０．５μｍ〜１μｍである。
【００２７】
内側のｐ型エピタキシャル層３ａには、必要に応じてｐ型ウェル６が形成されている。撮像素子領域Ａｒ内のｐ型ウェル６には撮像素子部が形成される。撮像素子部は、ＣＣＤセンサの場合にはセンサ部および転送レジスタを有し、ＣＭＯＳセンサの場合にはセンサ部およびトランジスタ部を有する。
【００２８】
ｐ型ウェル６には、ｐ＋コンタクト領域７が形成されている。ｐ＋コンタクト領域７は、内側のｐ型ウェル６およびｐ型エピタキシャル層３ａの全体に、小さい時定数でバイアスがかかるようにするために設けられている。図２に示す例では、ｐ＋コンタクト領域７は、内側の領域を取り囲むように形成されているが、途切れていてもよく、特に限定はない。
【００２９】
ｐ型エピタキシャル層３上には酸化シリコン膜などからなる絶縁膜８が形成されている。絶縁膜８には、ｐ＋コンタクト領域７に接続する端子９が形成されている。端子９は、ｐ＋コンタクト領域７上の少なくとも１点に形成されていればよい。
【００３０】
ｎ＋拡散層５に接続して、ｎ＋コンタクト領域１０が形成されている。絶縁膜８上には、ｎ＋コンタクト領域１０に接続する端子１１が形成されている。ｎ＋拡散層５の拡散幅ｄが狭く、端子１１とｎ＋拡散層５とを直接接続することができない場合を考慮して、ｎ＋コンタクト領域１０が設けられている。したがって、ｎ＋拡散層５の拡散幅ｄが十分に広い場合にはｎ＋コンタクト領域１０は不要であり、ｎ＋拡散層５に端子１１を直接接続すればよい。ｎ＋コンタクト領域１０および端子１１は、少なくとも１点に形成されていればよい。
【００３１】
上記の端子９は接地電位ＧＮＤに固定され、端子９と端子１１との間に基板電圧Ｖｓｕｂが印加される。本実施形態では、ｎ型半導体基板１の表面側（一方の面側）に形成された端子９，１１を用いて基板電圧Ｖｓｕｂが供給される。撮像時の基板電圧Ｖｓｕｂは、たとえば６〜１２Ｖであり、電子シャッタ時の基板電圧Ｖｓｕｂは２０Ｖ程度となる。
【００３２】
図３は、内側のｐ型エピタキシャル層３ａに形成される撮像素子部の要部断面図である。なお、図３では一例としてＣＣＤセンサの場合の断面構造を示すが、ＣＭＯＳセンサであってもよい。
【００３３】
センサ部２０の領域におけるｐ型ウェル６には、ｎ型半導体領域２１が形成され、ｎ型半導体領域２１の表面にはｐ＋半導体領域２２が形成されている。表面にｐ＋半導体領域２２が形成されていることにより、暗電流を低減した埋め込みフォトダイオードからなるセンサ部２０が構成される。図示はしないが、センサ部２０はマトリックス状に複数配置されている。
【００３４】
ｎ型半導体領域２１の両側には、ｐ型ウェル２３が形成され、ｐ型ウェル２３内にはｎ型領域からなる転送チャネル２４が形成されている。
【００３５】
ｎ型半導体領域２１と一方側（図中右側）の転送チャネル２４との間のｐ型領域が、センサ部２０のｎ型半導体領域２１に蓄積された信号電荷（本例では電子）を転送チャネル２４に読み出すための読み出しゲート領域２５となる。ｎ型半導体領域２１と他方側（図中左側）の転送チャネル２４との間には、高濃度にｐ型不純物を含有するチャネルストッパ２６が形成されている。
【００３６】
転送チャネル２４上には、絶縁膜８を介して転送電極２７が形成されている。転送電極２７は、例えばポリシリコンからなる。
【００３７】
図示はしないが、転送電極２７を被覆しセンサ部２０を開口する遮光膜が形成されており、必要に応じてさらに上層に、層内レンズや、カラーフィルタや、オンチップレンズが形成される。
【００３８】
上記の固体撮像装置では、端子９は接地電位ＧＮＤに固定され、端子９と端子１１との間に基板電圧Ｖｓｕｂが印加される。本実施形態では、ｎ型半導体基板１の表面側（一方の面側）に形成された端子９，１１を用いて基板電圧Ｖｓｕｂが供給される。撮像時の基板電圧Ｖｓｕｂは、たとえば６〜１２Ｖであり、電子シャッタ時の基板電圧Ｖｓｕｂは２０Ｖ程度となる。
【００３９】
埋め込み絶縁膜４およびｎ＋拡散層５により、内側のｐ型エピタキシャル層３ａと外側のｐ型エピタキシャル層３ｂとが電気的に分離されている。そして、ｎ＋拡散層５とｎ＋半導体層２とが電気的に接続されているため、端子９と端子１１との間に基板電圧Ｖｓｕｂを印加することにより、内側のｐ型エピタキシャル層３ａとその下部のｎ＋半導体層２との間に、逆バイアスがかかる。外側のｐ型エピタキシャル層３ｂは電気的に浮遊状態にあるため、ｎ＋半導体層２やｎ型半導体基板１の電位と同程度の電位に留まる。
【００４０】
このように、外側のｐ型エピタキシャル層３ｂと、ｎ型半導体基板１およびｎ＋半導体層２との間には逆バイアスはかからないため、空乏層は伸びない。したがって、チップ端面Ｆにおける外側のｐ型エピタキシャル層３ｂとｎ型半導体基板１との間で発生するリーク電流を抑制することができる。
【００４１】
本実施形態では、ｐ型エピタキシャル層３の表面に形成された端子９と、端子１１を用いて基板電圧Ｖｓｕｂを印加できることから、ｎ型半導体基板１の裏面に基板電圧印加用の端子を設ける必要がない。このため、工程コストや、パッケージコストを増加させることもない。
【００４２】
この理由は、通常、ｎ型半導体基板１の裏面には、表面側のプロセスと同時に堆積された各種の膜が存在するため、ｎ型半導体基板１の裏面に端子を形成する場合にはこれらの不要な膜を除去するための洗浄工程を新たに追加する必要があるからである。また、パッケージ構造を変更する必要も生じるからである。
【００４３】
また、ｎ型エピタキシャル層内に撮像素子部を形成する場合に比較して、ｐ型エピタキシャル層内に撮像素子部を形成することにより、特に２μｍ以下の小型画素を備えた固体撮像装置で問題となる混色を抑制することができる。
【００４４】
さらに、ｎ型半導体基板１と、ｐ型エピタキシャル層３との間に必要により低抵抗なｎ＋半導体層２を介在させることにより、小さい時定数で基板電圧Ｖｓｕｂをチップ全体にかけることができる。このため、高速な電子シャッタ動作が実現できる。また、ｎ型半導体基板１中のｎ型不純物の濃度むらによるセンサ感度への影響を低減でき、電子シャッタ電圧を低減することもできる。
【００４５】
次に、上記の本実施形態に係る固体撮像装置の製造方法について、図４から図７を参照して説明する。
【００４６】
まず、図４（ａ）に示すように、ｎ型半導体基板１上に、ｎ＋半導体層２を形成する。ｎ＋半導体層２の形成は、例えばｎ型半導体基板１の表面にｎ型不純物を打ち込むイオン注入法を用いても、ｎ型半導体基板１上にｎ＋エピタキシャル層を形成するエピタキシャル成長法を用いてもよい。
【００４７】
次に、図４（ｂ）に示すように、ｎ＋半導体層２上にエピタキシャル成長法により、ｐ型エピタキシャル層３を形成する。一般的な可視光の固体撮像装置の場合、ｐ型不純物濃度が１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３であり、厚みが数μｍ〜１０数μｍのｐ型エピタキシャル層３を形成する。
【００４８】
次に、図５（ａ）に示すように、撮像素子領域Ａｒの全体を取り囲む溝Ｍを形成する。例えば、ｐ型エピタキシャル層３上にリソグラフィ技術を用いて溝Ｍとなる部位を露出するパターンをもつエッチングマスクを形成した後、ｐ型エピタキシャル層３をドライエッチングすることにより溝Ｍを形成する。溝Ｍは、後に形成するｎ＋拡散層５がｎ＋半導体層２に到達することができる深さで形成する。
【００４９】
次に、図５（ｂ）に示すように、ｎ型不純物を含む絶縁膜であるＰＳＧあるいはＡｓＳＧを溝Ｍに埋め込んで、溝Ｍ内に埋め込み絶縁膜４を形成する。例えば、溝Ｍを埋め込むようにｐ型エピタキシャル層３上にＰＳＧあるいはＡｓＳＧを堆積させた後、ｐ型エピタキシャル層３上の不要なＰＳＧあるいはＡｓＳＧを全面エッチングあるいはＣＭＰにより除去することにより、埋め込み絶縁膜４を形成する。
【００５０】
次に、図６（ａ）に示すように、熱処理を行うことにより、埋め込み絶縁膜４中のｎ型不純物であるリン（ｐ）あるいは砒素（Ａｓ）を拡散させて、溝Ｍの内壁にｎ＋拡散層５を形成する。埋め込み絶縁膜４およびｎ＋拡散層５により、ｐ型エピタキシャル層３は、内側のｐ型エピタキシャル層３ａと外側のｐ型エピタキシャル層３ｂとに電気的に分離される。
【００５１】
次に、図６（ｂ）に示すように、内側のｐ型エピタキシャル層３ａに、必要に応じて、イオン注入法によりｐ型ウェル６を形成する。なお、以降の工程において、センサ部や端子を形成するが、工程の順序に限定はない。
【００５２】
すなわち、図７（ａ）に示すように、内側のｐ型エピタキシャル層３ａに、ＣＣＤセンサや、ＣＭＯＳセンサを構成する撮像素子を形成する。例えば、ＣＣＤセンサであれば、図３に示す各種の半導体領域をイオン注入法により形成し、絶縁膜８を形成し、転送電極２７を形成する。さらに、ｐ型ウェル６内にｐ＋コンタクト領域７を形成し、ｐ＋コンタクト領域７に接続する端子９を形成する。
【００５３】
そして、図７（ｂ）に示すように、必要に応じてイオン注入によりｎ＋拡散層５に接続するｎ＋コンタクト領域１０を形成し、ｎ＋コンタクト領域１０に接続する端子１１を形成する。
【００５４】
以上の工程を経た後に、図示はしないが、個々の固体撮像装置に切断されることにより、固体撮像装置のチップとなる。
【００５５】
上記の本実施形態に係る固体撮像装置の製造方法によれば、撮像素子部が形成される内側のｐ型エピタキシャル層３ａと、その外側のｐ型エピタキシャル層３ｂとを電気的に分離することができ、リーク電流を抑制した基板構造を製造することができる。
【００５６】
ｎ型半導体基板１上に形成された内側のｐ型エピタキシャル層３ａに撮像素子部を形成できることから、ｐ型のチャネルストッパ２６の形成のためのイオン注入の回数を少なくすることができ、また、深い位置にイオン注入するための高エネルギーイオン注入装置が不要となる。
【００５７】
したがって、画素サイズが小さく、混色が抑制された固体撮像装置を安価に製造することができる。
【００５８】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ｎ型半導体基板１上にｐ型エピタキシャル層３が形成された基板構造を用いる例について説明したが、ｐ型半導体基板上にｎ型エピタキシャル層が形成された基板構造を用いてもよい。この場合には、各種の半導体領域の極性を逆にすればよい。例えば、埋め込み絶縁膜４として、ｐ型不純物であるボロンを含んだＢＳＧを用いればよい。
【００５９】
本実施形態では、ｎ＋拡散層５にｎ型不純物を拡散させるための埋め込み絶縁膜４をそのまま残した例について説明したが、ｎ＋拡散層５を形成した後に、この埋め込み絶縁膜４の一部分あるいは全部を取り除いてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６０】
【図１】本実施形態に係る固体撮像装置の概略断面図である。
【図２】本実施形態に係る固体撮像装置の平面図である。
【図３】ｐ型エピタキシャル層に形成される撮像素子部の要部断面図である。
【図４】本実施形態に係る固体撮像装置の製造における工程断面図である。
【図５】本実施形態に係る固体撮像装置の製造における工程断面図である。
【図６】本実施形態に係る固体撮像装置の製造における工程断面図である。
【図７】本実施形態に係る固体撮像装置の製造における工程断面図である。
【図８】従来例に係る固体撮像装置の断面図である。
【図９】従来例に係る固体撮像装置の問題点を説明するための図である。
【符号の説明】
【００６１】
１…ｎ型半導体基板（第１導電型の半導体基板）、２…ｎ＋半導体層（高濃度半導体層）、３…ｐ型エピタキシャル層（第２導電型のエピタキシャル層）、３ａ…内側のｐ型エピタキシャル層、３ｂ…外側のｐ型エピタキシャル層、４…埋め込み絶縁膜、５…ｎ＋拡散層（第１導電型半導体層）、６…ｐ型ウェル、７…ｐ＋コンタクト領域、８…絶縁膜、９…端子、１０…ｎ＋コンタクト領域、１１…端子、２０…センサ部、２１…ｎ型半導体領域、２２…ｐ＋半導体領域、２３…ｐ型ウェル、２４…転送チャネル、２５…読み出しゲート領域２５、２６…チャネルストッパ２６、２７…転送電極、１０１…ｎ型半導体基板、１０２…ｎ型エピタキシャル層、１０３…ｐ型ウェル、１０４…ｐ＋コンタクト領域、１０５…端子、１０６…ｎ＋コンタクト領域、１０７…端子、１１１…ｎ型半導体基板、１１２…ｐ型エピタキシャル層、１１３…空乏層、Ｆ…チップ端面、Ａｒ…撮像素子領域、Ｍ…溝、Ｖｓｕｂ…基板電圧、ＧＮＤ…接地電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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