(57)【要約】【課題】  信号読み出しを列毎に制御して信号加算が可能な２層ゲート構造を有する。【解決手段】  転送時間差発生領域は、２層目の垂直ゲート電極２７c,２７eと１層目の垂直ゲート電極２７d,２７fとで構成し、Ａ列の垂直ゲート電極２７c,２７fの直下にチャネルバリア２９a,２９bを形成している。そして、Ｂ列の垂直レジスタ２４のみから水平レジスタ２５に信号電荷を転送する場合には、駆動パルスΦＶ７を「Ｈ」にして、Ａ列の垂直ゲート電極２７f直下のポテンシャルを蓄積電荷が転送されないポテンシャルに維持させる。一方、Ａ列から信号電荷を転送してＢ列からの信号電荷と混合する場合には、駆動パルスΦＶ７のレベルを「ＨＨ」にして、Ａ列の垂直ゲート電極２７f直下のポテンシャルを蓄積電荷が転送可能なポテンシャルまで低下させる。【選択図】図２
2006094285.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上あるいはウェル上に形成されて２次元に配列された複数の受光部と、
上記受光部から読み出された信号電荷を一方向に転送する複数の第１レジスタと、
上記第１レジスタにおける上記一方向端部に上記一方向と交差する他方向に延在して配置されて、上記第１レジスタから転送された信号電荷を上記他方向へ転送する第２レジスタと、
上記第１レジスタの上記一方向端と上記第２レジスタとの間に配置されて、上記第１レジスタからの信号電荷を受けて上記第２レジスタに転送すると共に、各第１レジスタに関して、上記第１レジスタから上記第２レジスタへの信号電荷の転送に時間差を設ける転送時間差発生部と
を備え、
上記転送時間差発生部には、
総ての上記第１レジスタに関して、上記第１レジスタから受けた信号電荷を上記第２レジスタへ転送するための同数の転送電極と、
特定の第１レジスタに関して、上記第１レジスタから受けた信号電荷の上記第２レジスタへの移動を遮蔽するチャネルバリアと、
上記転送電極で構成されると共に、印加される電気信号に応じて上記チャネルバリアの開閉を行うゲート電極と
を含むことを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
上記チャネルバリアは、上記第１レジスタとは異なるポテンシャルエネルギーを有する領域であることを特徴とする固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
上記チャネルバリアは、上記第１レジスタを構成する拡散層の極性とは異なる極性の拡散層で構成されていることを特徴とする固体撮像装置。
【請求項４】
請求項２に記載の固体撮像装置において、
上記受光部に蓄積された信号電荷を上記第１レジスタに転送するトランスファゲートを有して、
上記チャネルバリアは、上記トランスファゲートと同じポテンシャルエネルギーを有している
ことを特徴とする固体撮像装置。
【請求項５】
請求項１に記載の固体撮像装置において、
上記ゲート電極は、３以上の電圧レベルで駆動されることを特徴とする固体撮像装置。
【請求項６】
請求項１に記載の固体撮像装置において、
上記一方向は列方向であり、上記他方向は行方向であり、
同じ行における離れた受光部からの信号電荷を上記第２レジスタ内で混合し、混合された上記信号電荷を上記行方向に転送する混合モードと、
同じ行における離れた受光部からの信号電荷を上記第２レジスタ内で混合することなく上記行方向に転送する通常モードと
に切り換え可能になっている
ことを特徴とする固体撮像装置。
【請求項７】
請求項１に記載の固体撮像装置の駆動方法であって、
上記転送時間差発生部における上記ゲート電極に、上記チャネルバリアが開放しない電圧の駆動信号を所定のタイミングで印加して、上記特定の第１レジスタに関するチャネルバリアによって上記信号電荷の上記第２レジスタへの移動を遮蔽して、上記特定の第１レジスタ以外の第１レジスタからの信号電荷のみを上記第２レジスタに転送させるステップと、
上記第２レジスタに駆動信号を所定のタイミングで印加して、上記第２レジスタに転送された信号電荷を上記第２レジスタ内における上記特定の第１レジスタの位置まで転送させるステップと、
上記転送時間差発生部における上記総ての転送電極に駆動信号を所定のタイミングで印加すると共に、上記ゲート電極には上記チャネルバリアが開放する電圧の駆動信号を印加して、上記総ての第１レジスタからの信号電荷を上記一方向に転送させると共に、上記特定の第１レジスタに関するチャネルバリアを開放して上記特定の第１レジスタからの信号電荷を上記第２レジスタに転送させて、上記特定の第１レジスタ以外の第１レジスタから既に転送されている信号電荷と混合させるステップと
を備えたことを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、特にデジタルスチルカメラやビデオカメラ等の撮像デバイスとして用いられる固体撮像装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラの高画質化が急速に進んでおり、１００万画素以上の画素数を有する固体撮像装置(特に、ＣＣＤ(電化結合素子)イメージセンサ)が、広く使われるようになっている。これらのＣＣＤイメージセンサにおいては、全画素の信号電荷を独立に読み出すことによって静止画を得るようにする駆動方法(スチルモード)と、液晶モニター等に動画を映し出す駆動方法(モニタリングモード)を切り替えて用いることが一般的である。
【０００３】
上記モニタリングモードの機能を達成するためには、フレームレートの向上が必要である。しかしながら、ＣＣＤイメージセンサの駆動周波数特性の限界から、あるいは低消費電力化を図るために、駆動周波数を高速にできず、ＣＣＤイメージセンサの多画素化に伴ってモニタリングモードでのフレームレートの確保が困難になってくる。ＣＣＤイメージセンサにおいてフレームレートを向上させるには、垂直方向または水平方向の一部の画素からの信号電荷のみを読み出してライン数を間引く方法や、垂直方向または水平方向に離れた信号を垂直レジスタ内で加算する方法が一般的である。
【０００４】
上記従来の画素間引き方法において、水平方向についての自由度の高い間引きを実現するには、不要な電荷を排出するドレインと排出を制御するためのコントロールゲートとを設ける必要があり、チップサイズの小型化や、高画素化による画素セルの縮小化が進むなか、困難となっている。
【０００５】
一方、水平方向に隣接する同じ色の信号を加算する方法を実現するためには、垂直レジスタから水平レジスタへの信号読み出しを列毎に制御し、読み出し時間に差を設けることが必要になる。
【０００６】
画素信号を加算する方法についての従来の提案によれば、例えば特開平１１‐５４７４１号公報(特許文献１)では３層ゲート構造が必要である。また、２層ゲート構造については、例えば特開２０００‐１１５６４３号公報(特許文献２)がある。この特許文献２では複雑なゲート電極構造が必要であり、垂直レジスタを構成するゲート電極枚数が列毎により異なっている。
【０００７】
図１４は、特許文献２に記載された従来の２層ゲート構造によって画素信号を加算する固体撮像装置における概略平面図である。この図１４に示す固体撮像装置は、４相駆動垂直レジスタでの例であり、垂直レジスタ４から水平レジスタ５への信号読み出しに時間差を設けるために、Ｅ‐Ｅ'列の垂直レジスタ４に続く転送時間差発生領域７にはゲート電極ｇ１'〜ｇ４'を追加している。そして、ゲート電極ｇ１〜ｇ４に同相の駆動パルスφＶ５〜φＶ８を印加することによって、Ｅ‐Ｅ'列において垂直レジスタ４から水平レジスタ５への信号電荷の転送周期は、ゲート電極ｇ１'〜ｇ４'の存在によってＦ‐Ｆ'列とは異なることになる。こうして、水平レジスタ５へ時間差を設けて電荷が転送される。
【０００８】
尚、１は画素領域であり、２はフォトダイオード(Ｒ(赤),Ｇ(緑),Ｂ(青))であり、３はトランスファゲートであり、６a,６bは垂直ゲート電極であり、８は水平レジスタ領域であり、９a,９bは水平ゲート電極であり、１０は電荷検出部であり、１１は出力アンプである。
【０００９】
上述のようなゲート構造を２層ゲートで形成するためには、図１４において、ゲート電極ｇ１,ｇ３およびゲート電極ｇ１',ｇ３'を１層目あるいは２層目に形成し、ゲート電極ｇ２,ｇ４およびゲート電極ｇ２',ｇ４'を上述の層とは逆の層に形成する。そして、ゲート電極ｇ１',ｇ２',ｇ３',ｇ４'の夫々は、ゲート電極ｇ１'はゲート電極ｇ１と、ゲート電極ｇ２'はゲート電極ｇ２と、ゲート電極ｇ３'はゲート電極ｇ３と、ゲート電極ｇ４'はゲート電極ｇ４と、同相で駆動させるために、互いのゲート電極を接続する配線を交差させる必要がある。
【００１０】
一方において、上記ＣＣＤ固体撮像素子の多画素化による画素セル縮小に伴って、受光部においては集光率を上げる必要があり、画素セルの高さ方向への縮小が望まれる。画素セルの高さ方向への縮小については幾つかの提案があり、その一つとしてケミカル・メカニカル・ポリッシング法によってゲート電極を平坦化する提案がされている。ところが、この手法ではゲート配線を交差あるいは積層させる構造は採用できず、ゲート電極平坦化に際して上述した２層ゲートの転送時間差発生領域７におけるゲート配線を実現することができないという問題がある。
【特許文献１】特開平１１‐５４７４１号公報
【特許文献２】特開２０００‐１１５６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、垂直レジスタから水平レジスタへの信号読み出しを列毎に制御して信号加算が可能な２層ゲート構造を有し、ゲート電極の平坦化が可能な固体撮像装置、および、その駆動方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明の固体撮像装置は、
半導体基板上あるいはウェル上に形成されて２次元に配列された複数の受光部と、
上記受光部から読み出された信号電荷を一方向に転送する複数の第１レジスタと、
上記第１レジスタにおける上記一方向端部に上記一方向と交差する他方向に延在して配置されて、上記第１レジスタから転送された信号電荷を上記他方向へ転送する第２レジスタと、
上記第１レジスタの上記一方向端と上記第２レジスタとの間に配置されて、上記第１レジスタからの信号電荷を受けて上記第２レジスタに転送すると共に、各第１レジスタに関して、上記第１レジスタから上記第２レジスタへの信号電荷の転送に時間差を設ける転送時間差発生部と
を備え、
上記転送時間差発生部には、
総ての上記第１レジスタに関して、上記第１レジスタから受けた信号電荷を上記第２レジスタへ転送するための同数の転送電極と、
特定の第１レジスタに関して、上記第１レジスタから受けた信号電荷の上記第２レジスタへの移動を遮蔽するチャネルバリアと、
上記転送電極で構成されると共に、印加される電気信号に応じて上記チャネルバリアの開閉を行うゲート電極と
を含むことを特徴としている。
【００１３】
上記構成によれば、上記転送時間差発生部における上記ゲート電極に、上記チャネルバリアが開放しない電圧の駆動信号が所定のタイミングで印加されると、上記特定の第１レジスタに関するチャネルバリアによって上記第１レジスタからの信号電荷の上記第２レジスタへの移動が遮蔽される。こうして、上記特定の第１レジスタ以外の第１レジスタからの信号電荷のみが上記第２レジスタに転送される。
【００１４】
そして、上記第２レジスタに転送された信号電荷が上記第２レジスタ内における上記特定の第１レジスタの位置まで転送されるに並行して、上記転送時間差発生部における総ての転送電極に駆動信号が所定のタイミングで印加される際に、上記ゲート電極には上記チャネルバリアが開放する電圧の駆動信号が印加される。そうすると、上記特定の第１レジスタに関するチャネルバリアが開放されて、上記特定の第１レジスタからの信号電荷が上記第２レジスタに転送されて、上記特定の第１レジスタ以外の第１レジスタからの信号電荷と混合される。こうして、同じ行の互いに離れた画素の信号電荷が上記第２レジスタ内で混合される。
【００１５】
その際に、上記転送時間差発生部は、総ての上記第１レジスタに関して同数の転送電極で構成されているので、簡単に２層ゲート構造を構成することができる。
【００１６】
また、１実施の形態の固体撮像装置では、
上記チャネルバリアは、上記第１レジスタとは異なるポテンシャルエネルギーを有する領域である。
【００１７】
この実施の形態によれば、上記チャネルバリアは、上記第１レジスタとは異なる電圧の転送パルスの印加によって開閉動作が行われる。
【００１８】
また、１実施の形態の固体撮像装置では、
上記チャネルバリアは、上記第１レジスタを構成する拡散層の極性とは異なる極性の拡散層で構成されている。
【００１９】
この実施の形態によれば、上記チャネルバリアは、上記第１レジスタとは異なる電圧の転送パルスの印加によって開閉動作が行われる。
【００２０】
また、１実施の形態の固体撮像装置では、
上記受光部に蓄積された信号電荷を上記第１レジスタに転送するトランスファゲートを有して、
上記チャネルバリアは、上記トランスファゲートと同じポテンシャルエネルギーを有している。
【００２１】
この実施の形態によれば、上記チャネルバリアは、上記受光部から上記第１レジスタへの信号電荷読み出し電圧と同じ電圧の転送パルスの印加によって開閉動作が行われる。
【００２２】
また、１実施の形態の固体撮像装置では、
上記ゲート電極は、３以上の電圧レベルで駆動される。
【００２３】
この実施の形態によれば、上記ゲート電極は、中間レベルと最下位レベル(あるいは最上位レベル)との２つの電圧レベルで駆動されている場合には通常の転送電極として機能し、上記チャネルバリアは開放されない。これに対して、最上位レベル(あるいは最下位レベル)と最下位レベル(あるいは最上位レベル)との２つの電圧レベルで駆動される場合には、上記チャネルバリアが開放される。
【００２４】
また、１実施の形態の固体撮像装置では、
上記一方向は列方向であり、上記他方向は行方向であり、
同じ行における離れた受光部からの信号電荷を上記第２レジスタ内で混合し、混合された上記信号電荷を上記行方向に転送する混合モードと、
同じ行における離れた受光部からの信号電荷を上記第２レジスタ内で混合することなく上記行方向に転送する通常モードと
に切り換え可能になっている。
【００２５】
上記構成によれば、同じ行の互いに離れた画素の信号電荷が上記第２レジスタ内で混合される混合モードと、混合されない通常モードとを、上記ゲート電極に印加される電気信号に応じて切り換え可能な固体撮像装置を、簡単に２層ゲート構造で構成することができる。
【００２６】
また、この発明の固体撮像装置の駆動方法は、
上記この発明の固体撮像装置の駆動方法であって、
上記転送時間差発生部における上記ゲート電極に、上記チャネルバリアが開放しない電圧の駆動信号を所定のタイミングで印加して、上記特定の第１レジスタに関するチャネルバリアによって上記信号電荷の上記第２レジスタへの移動を遮蔽して、上記特定の第１レジスタ以外の第１レジスタからの信号電荷のみを上記第２レジスタに転送させるステップと、
上記第２レジスタに駆動信号を所定のタイミングで印加して、上記第２レジスタに転送された信号電荷を上記第２レジスタ内における上記特定の第１レジスタの位置まで転送させるステップと、
上記転送時間差発生部における上記総ての転送電極に駆動信号を所定のタイミングで印加すると共に、上記ゲート電極には上記チャネルバリアが開放する電圧の駆動信号を印加して、上記総ての第１レジスタからの信号電荷を上記一方向に転送させると共に、上記特定の第１レジスタに関するチャネルバリアを開放して上記特定の第１レジスタからの信号電荷を上記第２レジスタに転送させて、上記特定の第１レジスタ以外の第１レジスタから既に転送されている信号電荷と混合させるステップと
を備えたことを特徴としている。
【００２７】
上記構成によれば、同じ行の互いに離れた画素の信号電荷が上記第２レジスタ内で混合される。その際に、上記転送時間差発生部は、総ての上記第１レジスタに関して同数の転送電極で構成されているので、簡単に２層ゲート構造を構成することができる。
【発明の効果】
【００２８】
以上より明らかなように、この発明によれば、転送時間差発生部のゲート電極に、チャネルバリアが開放しない電圧の駆動信号を所定のタイミングで印加すると、特定の第１レジスタに関するチャネルバリアによって第１レジスタからの信号電荷の第２レジスタへの移動が遮蔽される。こうして、上記特定の第１レジスタ以外の第１レジスタからの信号電荷のみが上記第２レジスタに転送される。そして、上記第２レジスタに転送され信号電荷が上記第２レジスタにおける上記特定の第１レジスタの位置まで転送されるに並行して、上記転送時間差発生部における総ての転送電極に駆動信号を所定のタイミングで印加する際に、上記ゲート電極には上記チャネルバリアが開放する電圧の駆動信号を印加することによって、上記特定の第１レジスタに関するチャネルバリアが開放されて、上記特定の第１レジスタからの信号電荷が上記第２レジスタに転送されて、上記特定の第１レジスタ以外の第１レジスタからの信号電荷と混合されるので、同じ行の互いに離れた画素の信号電荷を上記第２レジスタ内で混合することができる。
【００２９】
したがって、この発明によれば、上記第１レジスタの単位で上記第２レジスタへの読み出し時間を制御して、上記第１レジスタの単位で異なるタイミングでの読み出しが可能となる。さらに、上記ゲート電極に印加する駆動信号を、常時上記チャネルバリアが開放する電圧とすることによって、同じ行の互いに離れた画素の信号電荷を上記第２レジスタ内で混合しないようにすることも可能であり、上記離れた画素の信号電荷を混合するモードと上記混合を行わないモードとを簡単に切り替えることができる。
【００３０】
その際に、上記転送時間差発生部は、総ての上記第１レジスタに関して同数の転送電極で構成されている。したがって、簡単に２層ゲート構造を構成することができる。
【００３１】
さらに、上記転送時間差発生部は、総ての上記第１レジスタに関して同数の転送電極で構成されているため、ゲート配線は交差あるいは積層させた構造を取る必要はない。したがって、例えばケミカル・メカニカル・ポリッシング法等によってゲート電極を平坦化することが可能になり、画素セルの高さ方向への縮小が可能になり、画素セル縮小における集光率の上昇が可能になる。その結果、平坦化電極構造を用いた場合であっても、上記第１実施の形態の場合と同様の効果を得ることができるのである。
【発明を実施するための最良の形態】
【００３２】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３３】
・第１実施の形態
図１は、本実施の形態の固体撮像装置としてのカラーＣＣＤイメージセンサにおける概略構成図である。ここでは、同じ行の隣接する２画素を１組として、隣接する２組の画素における同色信号電荷を混合する場合について説明する。尚、図１は、４行４列の画素領域１について示している。簡単のため、図１のＡ‐Ａ'断面およびＢ‐Ｂ'断面における信号電荷の転送状態について説明する。
【００３４】
本実施の形態におけるカラーＣＣＤイメージセンサは、２層ゲート構造による４相駆動垂直レジスタを有するインターライン転送型ＣＣＤイメージセンサであって、マトリクス状に配列されたＲＧＢ３色のフォトダイオード２２と各フォトダイオード２２に接続されたトランスファゲート２３とを含む画素領域２１、各フォトダイオード２２間に列方向に配置されてトランスファゲート２３に接続された垂直レジスタ２４、垂直レジスタ２４の一端部に行方向に配置されて垂直レジスタ２４からの信号電荷を受け取る水平レジスタ２５を含む水平レジスタ領域２６を備えている。
【００３５】
上記垂直レジスタ２４は、駆動パルスΦＶ１〜ΦＶ４が印加される垂直ゲート電極２７を含んで構成されている。そのうち、駆動パルスΦＶ２,ΦＶ４が印加される垂直ゲート電極２７bが１層目ゲートを構成し、駆動パルスΦＶ１,ΦＶ３が印加される垂直ゲート電極２７aが２層目ゲートを構成している。
【００３６】
上記駆動パルスΦＶ１〜ΦＶ７は一般的な４相駆動のタイミングで印加するものとし、信号電荷は垂直ゲート電極２７が２枚分の蓄積部と垂直ゲート電極２７が２枚分のバリア部とで保持される。
【００３７】
また、上記フォトダイオード２２上にはカラーフィルター(図示せず)が配置され、ＲＧＢベイヤ−配列となっている。また、垂直レジスタ２４と水平レジスタ２５との境界部には、駆動パルスΦＶ５〜ΦＶ７が印加される垂直ゲート電極２７c〜２７fを含む転送時間差発生領域２８が設けられている。そのうち、駆動パルスΦＶ５が印加される垂直ゲート電極２７cは２層目ゲートを構成し、駆動パルスΦＶ６が印加される垂直ゲート電極２７d,２７eのうち垂直ゲート電極２７dは１層目ゲートを構成する一方、垂直ゲート電極２７eは２層目ゲートを構成し、駆動パルスΦＶ７が印加される垂直ゲート電極２７fは１層目ゲートを構成している。
【００３８】
図２(a)に図１のＡ‐Ａ'断面を示し、図２(b)にはＢ‐Ｂ'断面を示す。図２(a)に示すように、駆動パルスΦＶ５が印加される垂直ゲート電極２７cおよび駆動パルスΦＶ７が印加される垂直ゲート電極２７fに接触する拡散層の表面には、垂直レジスタ領域とは異なるポテンシャルエネルギー(以下、単にポテンシャルと言う)で設定されたチャネルバリア２９a,２９bが形成されており、信号電荷転送に遅延を発生させるためのチャネルバリアとして機能する。このチャネルバリア２９は、垂直レジスタ２４を構成する拡散層とは異なる極性の拡散層で形成されている。すなわち、垂直レジスタ２４がｎ型半導体拡散層で形成される場合には、チャネルバリア２９はｐ型半導体拡散層で形成される一方、垂直レジスタ２４がｐ型半導体拡散層で形成される場合には、チャネルバリア２９はｎ型半導体拡散層で形成される。図２(a)は、ｐ型ウェル３４上に形成されたｎ型半導体拡散層３３で垂直レジスタ２４が構成されている場合を示しており、チャネルバリア２９はｐ型半導体拡散層で形成されている。
【００３９】
すなわち、本実施の形態においては、垂直ゲート電極２７c〜２７fで上記転送電極を構成しているのである。
【００４０】
上記チャネルバリア２９のポテンシャルは、上記トランスファゲート２３下の拡散層と同じポテンシャルにしてもよい。その場合には、フォトダイオード２２から垂直レジスタ２４への信号電荷読み出し電圧と同じ電圧レベルで転送時間差発生領域２８を駆動することが可能となる。
【００４１】
尚、図２(b)から分かるように、Ｂ‐Ｂ'断面における垂直ゲート電極２７c,２７fの直下にはチャネルバリア２９は形成されていない、また、Ａ‐Ａ'断面およびＢ‐Ｂ'断面の何れにおいても、１層目ゲートを構成する垂直ゲート電極２７と２層目ゲートを構成する垂直ゲート電極２７とが重なっている領域には、ゲート絶縁膜３５が形成されている。
【００４２】
図１において、上記垂直レジスタ２４から水平レジスタ２５へ信号電荷が読み出された後は、水平レジスタ２５を構成する水平ゲート電極３０a,３０bに２相の水平転送クロックΦＨ１,ΦＨ２を印加することによって、水平ゲート電極３０a,３０bを駆動する。こうして、信号電荷は、順次電荷検出部３１へ転送され、しかる後に出力アンプ３２から出力される。
【００４３】
上記構成を有するカラーＣＣＤイメージセンサは、以下のように動作して同じ行の上記隣接する２組の画素の同色信号電荷を混合する。先ず、同じ行の上記隣接する２組の画素の同色信号電荷を混合する場合における信号電荷の流れを、図３〜図５に従って詳細に説明する。
【００４４】
図３(a)は、初期状態における信号電荷の蓄積状態を示す。尚、初期状態において蓄積されている信号電荷には、水平レジスタ２５側から順にＡ列には奇数の番号をＢ列には偶数の番号を、色記号Ｒ,Ｇ,Ｂと共に与えている。上記初期状態において、垂直ゲート電極２７c,２７d,２７e,２７fに駆動パルスΦＶ５,ΦＶ６,ΦＶ７が印加されると、図３(b)に示すように、チャネルバリア２９が形成されていないＢ列のみにおいて、垂直レジスタ２４から水平レジスタ２５へ信号電荷Ｒ２,Ｇ２が転送される。その際に、Ａ列にはチャネルバリア２９が形成されているので、信号電荷Ｒ１,Ｇ１は転送されず初期態と同じ位置に保持されている。
【００４５】
次に、上記水平ゲート電極３０a,３０bに水平転送クロックΦＨ１,ΦＨ２が印加されると、図４(c)に示すように、水平レジスタ２５内の信号電荷Ｒ２,Ｇ２は水平方向へ２列分だけ転送される。次に、垂直ゲート電極２７c,２７d,２７e,２７fに、駆動パルスΦＶ５,ΦＶ６,ΦＶ７として、チャネルバリア２９のポテンシャルを低くするパルスが印加される。そうすると、図４(d)に示すように、Ａ列のみにおいて、垂直レジスタ２４から水平レジスタ２５へ信号電荷Ｒ１,Ｇ１が転送される。その際に、水平レジスタ２５における信号電荷Ｒ１,Ｇ１の転送先には、既に信号電荷Ｒ２,Ｇ２が転送されている。そのため、信号電荷Ｒ１と信号電荷Ｒ２との混合および信号電荷Ｇ１と信号電荷Ｇ２との混合が、信号電荷Ｒ１,Ｇ１の転送と同時に行われる。
【００４６】
次に、上記垂直ゲート電極２７a〜２７fに駆動パルスΦＶ１〜ΦＶ７が印加されると、図５(e)に示すように、垂直レジスタ２４内における総ての信号電荷が１段だけ水平レジスタ２５側に転送される。次に、水平ゲート電極３０a,３０bに水平転送クロックΦＨ１,ΦＨ２が印加されると、図５(f)に示すように、水平レジスタ２５内で混合された信号電荷(Ｒ１＋Ｒ２),(Ｇ１＋Ｇ２)が電荷検出部３１に転送されて出力が完了する。
【００４７】
図６に、上述のように同じ行の上記隣接する２組の画素の同色信号電荷を混合する場合における駆動パルスΦＶ１〜ΦＶ７のタイミングを示す。また、図７および図８に、図６における各時点Ｔ１〜Ｔ１３に対応する信号電荷の転送状態とチャネルバリア２９を含むｎ型半導体拡散層３３のポテンシャルとを示す。
【００４８】
上記垂直レジスタ２４における１段当たりの転送サイクルは時点Ｔ１〜時点Ｔ１３である。先ず、期間Ｔ１〜Ｔ４における動作について詳細に説明する。
【００４９】
図７および図８に示すように、上記Ｂ‐Ｂ'断面で表されるＢ列において、水平レジスタ２５に最も近く、垂直ゲート電極２７c〜２７fで構成されるパケット(転送時間差発生領域２８)には、信号電荷３７が蓄積されている。時点Ｔ２において、ハイレベル（以下「Ｈ」と記す)の駆動パルスΦＶ７が垂直ゲート電極２７fに印加されることによって、垂直ゲート電極２７f直下のｎ型半導体拡散層３３のポテンシャルが垂直ゲート電極２７d,２７e直下のｎ型半導体拡散層３３のポテンシャルと同じになる。さらに、時点Ｔ３において、垂直ゲート電極２７d,２７eに印加される駆動パルスΦＶ６と駆動パルスΦＶ７とのレベルが上記「Ｈ」から低下し始めて「Ｈ」とローレベル(以下「Ｌ」と記す)との中間になり、垂直ゲート電極２７d〜２７f直下のｎ型半導体拡散層３３のポテンシャルが、垂直ゲート電極２７c直下のポテンシャルよりもやや低い位置まで上昇する。この垂直ゲート電極２７d〜２７f直下のポテンシャル上昇に伴って、上記パケットに蓄積されている信号電荷３７は水平レジスタ２５へ転送されるのである。
【００５０】
その際に、上記Ａ‐Ａ'断面で表されるＡ列においては、垂直ゲート電極２７fの直下にはポテンシャルバリア２９bが存在するため、ポテンシャルが垂直ゲート電極２７d,２７e直下のｎ型半導体拡散層３３のポテンシャルまで低下することがなく、上記パケットに蓄積されている信号電荷３６は水平レジスタ２５に転送されることがない。したがって、信号電荷３６は上記パケット内に止まる。
【００５１】
その後、上記時点Ｔ４において、上記駆動パルスΦＶ６,ΦＶ７のレベルが上記「Ｌ」に戻り、上記Ｂ列における信号電荷３７の水平レジスタ２５への転送が完了する。
【００５２】
次に、期間Ｔ５〜Ｔ８における動作について詳細に説明する。
【００５３】
先ず、上記時点Ｔ５において、上記駆動パルスΦＶ６のレベルが「Ｈ」になることによって、上記Ａ列における垂直ゲート電極２７d,２７e直下のｎ型半導体拡散層３３に蓄積されている信号電荷３６は、上記時点Ｔ１と同じポテンシャルに戻った上記パケットに蓄積される。次に、駆動パルスΦＶ７のレベルを「Ｈ」よりもさらに一段高いレベル(以下「ＨＨ」と記す)にすることによって、時点Ｔ６において、垂直ゲート電極２７f直下のポテンシャルが上記時点Ｔ２の場合よりもさらに下がり、垂直ゲート電極２７d,２７e直下のポテンシャルと同じになる。さらに、時点Ｔ７において、駆動パルスΦＶ６のレベルが上記「Ｈ」から「Ｌ」に戻り、垂直ゲート電極２７d,２７e直下のポテンシャルが、垂直ゲート電極２７f直下のポテンシャルよりも高くなる。この垂直ゲート電極２７d,２７e直下のポテンシャル上昇に伴って、上記パケットに蓄積されている信号電荷３６は水平レジスタ２５へ転送されるのである。
【００５４】
その間、上記時点Ｔ４において水平レジスタ２５中に存在している上記Ｂ列の信号電荷３７は、時点Ｔ５と時点Ｔ６の間に、水平転送クロックΦＨ１,ΦＨ２のレベルが「Ｈ」になることによって、水平レジスタ２５内を出力アンプ３２側へ向かって転送される。こうして、信号電荷３７は、水平レジスタ２５内を垂直レジスタ２４の２列分だけ転送されて、時点Ｔ６において、図４(c)の状態となる。そして、時点Ｔ７において、駆動パルスΦＶ６のレベルが上記「Ｈ」から「Ｌ」に戻って上記Ａ列の信号電荷３６が水平レジスタ２５へ転送された際に、水平レジスタ２５内でＡ列の信号電荷３６とＢ列の信号電荷３７とが混合されるのである。
【００５５】
その後、上記時点Ｔ８において、上記駆動パルスΦＶ７のレベルが上記「Ｌ」に戻り、Ａ列の信号電荷３６の水平レジスタ２５への転送と、Ｂ列の信号電荷３７との混合とが、完了する。
【００５６】
また、上記期間Ｔ５〜Ｔ８では、図１において、奇数行の垂直ゲート電極２７aに印加される駆動パルスΦＶ１と、偶数行の垂直ゲート電極２７bに印加される駆動パルスΦＶ２と、偶数行の垂直ゲート電極２７aに印加される駆動パルスΦＶ３と、奇数行の垂直ゲート電極２７bに印加される駆動パルスΦＶ４とが、夫々４相駆動タイミングによってレベルが制御される。その結果、時点Ｔ１において、信号電荷が蓄積されている奇数行の垂直ゲート電極２７aおよび偶数行の垂直ゲート電極２７bの直下のポテンシャルが、同じポテンシャルで水平レジスタ２５側に向かって順次移動することによって、水平レジスタ２５へ転送された信号電荷３６,３７の後続の信号電荷が垂直レジスタ２４内を順次移動することになる。
【００５７】
次に、期間Ｔ９〜Ｔ１３における動作について詳細に説明する。
【００５８】
先ず、上記時点Ｔ９において、上記駆動パルスΦＶ１のレベルを「Ｈ」とする一方、駆動パルスΦＶ５のレベルを「ＨＨ」にすることによって、Ａ列およびＢ列とも垂直レジスタ２４内を信号電荷が移動する。また、図１中１行目の垂直ゲート電極２７a直下のｎ型半導体拡散層３３に次の信号電荷が転送されて蓄積される。次に、時点Ｔ１０において、駆動パルスΦＶ３のレベルが「Ｌ」になり、時点Ｔ１１において、駆動パルスΦＶ２,ΦＶ６のレベルが「Ｈ」になることによって、Ａ列およびＢ列とも垂直レジス２４タ内を信号電荷が移動する。次に、時点Ｔ１２において、駆動パルスΦＶ４のレベルが「Ｌ」になり、時点Ｔ１３において、駆動パルスΦＶ５のレベルが「Ｌ」になる。こうして、信号電荷転送の１サイクルが完了するのである。
【００５９】
尚、上記時点Ｔ１３においては、初期状態Ｔ１と同じｎ型半導体拡散層３３のポテンシャルで、垂直レジスタ２４内の信号電荷が水平レジスタ２５側へ１行分だけ移動した状態になる。
【００６０】
次に、同じ行の上記隣接する２組の画素の同色信号電荷を混合しない場合の動作について説明する。図９に、上述のように同じ行の上記隣接する２組の画素の同色信号電荷を混合しない場合における駆動パルスΦＶ１〜ΦＶ７のタイミングを示す。また、図１０および図１１に、図９における各時点Ｔ１〜Ｔ１１に対応する信号電荷の転送状態とｎ型半導体拡散層３３のポテンシャルとを示す。
【００６１】
上記垂直レジスタ２４における１段当たりの転送サイクルは時点Ｔ１〜時点Ｔ１１である。そして、信号電荷の混合を行わずに一括して信号読み出しを行う場合には、図９に示す駆動タイミングで、駆動パルスΦＶ１,ΦＶ２,ΦＶ３,ΦＶ４,ΦＶ６のレベルを「Ｈ」および「Ｌ」に変化させ、駆動パルスΦＶ５,ΦＶ７のレベルを、「ＨＨ」および「Ｌ」に変化させることによって、４相駆動タイミングで本カラーＣＣＤイメージセンサを駆動することができる。その結果、Ａ列とＢ列とは、同じポテンシャル状態で水平レジスタ２５側に向かって順次移動する。そして、Ａ列とＢ列とにおける転送時間差発生領域２８から水平レジスタ２５への信号電荷の転送は、時点Ｔ２で始まって時点Ｔ４で同時に完了する。
【００６２】
以上のごとく、本実施の形態においては、上記複数の垂直レジスタ２４と水平レジスタ２５との境界部には、垂直ゲート電極２７c〜２７fで構成された転送時間差発生領域２８を設けている。そして、垂直ゲート電極２７cを、画素領域２１内の１層目に形成されて最も水平レジスタ２５に近い垂直ゲート電極２７bに一部がゲート絶縁膜３５を介して重なるようにして２層目に形成している。また、垂直ゲート電極２７dを、垂直ゲート電極２７cに一部が重なるように１層目に形成している。また、垂直ゲート電極２７eを、垂直ゲート電極２７dに一部が重なるように２層目に形成している。また、垂直ゲート電極２７fを、垂直ゲート電極２７eに一部が重なるように１層目に形成している。
【００６３】
さらに、複数の垂直レジスタ２４のうち、隣接する２列の垂直レジスタ２４,２４を１組として、１組置きに配置された垂直レジスタ２４(図１におけるＡ列の垂直レジスタ２４)に続く転送時間差発生領域２８には、垂直レジスタ２４を構成する拡散層３３の延在部における垂直ゲート電極２７cと垂直ゲート電極２７fとの接触面に、垂直レジスタ２４を構成する拡散層３３とは異なる極性の拡散層で成るチャネルバリア２９a,２９bを形成している。
【００６４】
そして、上記チャネルバリア２９が形成されていないＢ列の垂直レジスタ２４に続く転送時間差発生領域２８のみから水平レジスタ２５に信号電荷３７を転送する場合は、垂直ゲート電極２７fに印加される駆動パルスΦＶ７のレベルを「Ｈ」にして、Ｂ列の転送時間差発生領域２８における垂直ゲート電極２７f直下のポテンシャルを蓄積電荷３７が水平レジスタ２５に転送できるポテンシャルまで低下させる一方、Ａ列の転送時間差発生領域２８における垂直ゲート電極２７f直下のポテンシャルは蓄積電荷３６が水平レジスタ２５に転送できないポテンシャルを維持させる。
【００６５】
さらに、上記Ｂ列の転送時間差発生領域２８から水平レジスタ２５に転送された信号電荷３７がＡ列の転送時間差発生領域２８との境界位置まで移動した後、チャネルバリア２９が形成されているＡ列の転送時間差発生領域２８から水平レジスタ２５に信号電荷３６を転送して、信号電荷３７と混合する場合には、駆動パルスΦＶ７のレベルを「ＨＨ」にして、Ａ列の転送時間差発生領域２８における垂直ゲート電極２７f直下のポテンシャルを蓄積電荷３６が水平レジスタ２５に転送できるポテンシャルまで低下させるようにしている。
【００６６】
したがって、本実施の形態によれば、上記垂直レジスタ２４から水平レジスタ２５への信号読み出しを列毎に制御して信号加算が可能なカラーＣＣＤイメージセンサを、２層ゲート構造で実現することができるのである。
【００６７】
また、上記駆動パルスΦＶ５,ΦＶ７のレベルを「ＨＨ」と「Ｌ」とに変化させて、駆動パルスΦＶ１〜ΦＶ７のレベルを４相駆動タイミングで制御することによって、同じ行の上記隣接する２組の画素の同色信号電荷を混合しないで読み出すことができる。
【００６８】
したがって、本実施の形態におけるカラーＣＣＤイメージセンサ(固体撮像装置)およびその駆動方法によれば、駆動パルスΦＶ７のレベルと印加タイミングを変えるだけで、同じ行の上記隣接する２組の画素の同色信号電荷を混合する場合と、信号電荷の混合を行わずに一括して信号読み出しを行う場合とを、使い分けることができるのである。
【００６９】
尚、本実施の形態においては、この発明を、４相駆動垂直レジスタを有するインターライン転送型ＣＣＤイメージセンサに適用した場合を例に説明した。しかしながら、４相駆動垂直レジスタ以外のＣＣＤイメージセンサやインターライン転送型以外のＣＣＤイメージセンサにも適用可能である。また、ＣＣＤイメージセンサの駆動方法についても、本実施の形態におけるＣＣＤイメージセンサの構成であれば、様々な駆動方法が可能である。
【００７０】
・第２実施の形態
図１２は、本実施の形態の個体撮像素子としてのカラーＣＣＤイメージセンサにおける概略構成図である。本カラーＣＣＤイメージセンサは、平坦化電極構造による４相駆動垂直レジスタを有するインターライン転送型カラーＣＣＤイメージセンサである。
【００７１】
図１２において、４１は画素領域であり、４２はフォトダイオードであり、４３はトランスファゲートであり、４６は水平レジスタ領域である。
【００７２】
図１３(a)に図１２のＣ‐Ｃ'断面を示し、図１３(b)にＤ‐Ｄ'断面を示す。図１３から分かるように、本実施の形態においては、垂直ゲート電極４７a,４７bは、互いに重なることなくゲート絶縁膜５５を介して隣接し、同一平面を形成して配列されている。また、垂直ゲート電極４７c〜４７fも同様に、互いに重なることなく同一平面を形成して配列されている。
【００７３】
そして、上記Ｃ‐Ｃ'断面で表されるＣ列において、駆動パルスΦＶ５が印加される垂直ゲート電極４７cおよび駆動パルスΦＶ７が印加される垂直ゲート電極４７fに接触する拡散層の表面には、異なる極性の拡散層でなるチャネルバリア４９a,４９bが形成されている。すなわち、垂直レジスタ４４がｎ型半導体拡散層で形成される場合には、上記チャネルバリア４９はｐ型半導体拡散層で形成される一方、垂直レジスタ４４がｐ型半導体拡散層で形成される場合には、チャネルバリア４９はｎ型半導体拡散層で形成される。図１３(a)は、ｐ型ウェル５４上に形成されたｎ型半導体拡散層５３で垂直レジスタ４４が構成されている場合を示しており、チャネルバリア４９はｐ型半導体拡散層で形成されている。尚、図１３(b)から分かるように、Ｄ‐Ｄ'断面における垂直ゲート電極４７c,４７fの直下にはチャネルバリア４９は形成されていない。
【００７４】
図１２において、上記垂直レジスタ４４から水平レジスタ４５へ信号電荷が読み出された後は、水平レジスタ４５を構成する水平ゲート電極５０a,５０bに２相の水平転送クロックΦＨ１,ΦＨ２を印加することによって、水平ゲート電極５０a,５０bを駆動する。こうして、信号電荷は、順次電荷検出部５１へ転送され、しかる後に出力アンプ５２から出力される。
【００７５】
本実施の形態のカラーＣＣＤイメージセンサの場合にも、上記第１実施の形態の場合と同様に、図６に示すタイミングで駆動パルスΦＶ１〜ΦＶ７を印加することによって、図３〜図５に示すような信号電荷の流れによって、同じ行の隣接する２画素を１組として、隣接する２組の画素における同色信号電荷を混合することができる。また、図９に示すタイミングで駆動パルスΦＶ１〜ΦＶ７を印加することによって、同じ行の上記隣接する２組の画素の同色信号電荷を混合しないようにすることもできる。
【００７６】
以上のごとく、本実施の形態においては、上記複数の垂直レジスタ４４と水平レジスタ４５との境界部には、垂直ゲート電極４７c〜４７fで構成された転送時間差発生領域４８を設けている。さらに、隣接する２列の垂直レジスタ４４,４４を１組として１組置きに配置された垂直レジスタ４４(図１２におけるＣ列の垂直レジスタ４４)に続く転送時間差発生領域４８には、垂直ゲート電極４７c,４７f直下にチャネルバリア４９a,４９bを形成している。
【００７７】
そして、各垂直ゲート電極４７a〜４７fを、互いに重なることなく同一平面を形成するように配列している。
【００７８】
このように、隣接する２列の垂直レジスタ４４,４４を１組として、隣接する２組の垂直レジスタ４４(図１２におけるＣ列とＤ列との垂直レジスタ４４)に関して、何れの転送時間差発生領域４８も同じ垂直ゲート電極構造を有し、且つ、各垂直ゲート電極４７a〜４７fは、事実上１層に形成されている。したがって、転送時間差発生領域４８においてゲート配線を交差あるいは積層させる構造を取る必要はない。
【００７９】
したがって、本実施の形態においては、例えばケミカル・メカニカル・ポリッシング法等によってゲート電極を平坦化することが可能になる。その結果、画素セルの高さ方向への縮小が可能になり、画素セル縮小における集光率の上昇が可能になる。そして、平坦化電極構造を用いた場合であっても、上記第１実施の形態の場合と同様の効果を得ることができるのである。
【００８０】
尚、上記各実施の形態においては、上記ｐ型ウェル３４上にｎ型半導体拡散層３３で垂直レジスタ２４が構成されたカラーＣＣＤイメージセンサを例に説明しているが、勿論ｐ型半導体基板上に形成されたカラーＣＣＤイメージセンサであっても構わない。
【００８１】
また、上記各実施の形態においては、チャネルバリア２９,４９を設ける垂直レジスタ２４,４４を、隣接する２列の垂直レジスタ２４,４４を１組として、１組置きに配置された垂直レジスタ２４,２４；４４,４４としている。しかしながら、チャネルバリア２９,４９を設ける垂直レジスタの位置については、これに限定されるものではない。さらに、加算される同色の画素数も２画素に限定されるものではない。
【図面の簡単な説明】
【００８２】
【図１】この発明の固体撮像装置であるカラーＣＣＤイメージセンサの概略構成図である。
【図２】図１におけるＡ‐Ａ'断面およびＢ‐Ｂ'断面を示す図である。
【図３】同じ行の隣接する４画素の同色信号電荷を混合する場合における信号電荷の流れを示す図である。
【図４】図３に続く信号電荷の流れを示す図である。
【図５】図４に続く信号電荷の流れを示す図である。
【図６】同じ行の隣接する４画素の同色信号電荷を混合する場合における駆動パルスのタイミングチャートである。
【図７】図６における各時点に対応する信号電荷の転送状態およびｎ型半導体拡散層のポテンシャルを示す図である。
【図８】図７に続く信号電荷の転送状態およびｎ型半導体拡散層のポテンシャルを示す図である。
【図９】同じ行の隣接する４画素の同色信号電荷を混合しない場合における駆動パルスのタイミングチャートである。
【図１０】図９における各時点に対応する信号電荷の転送状態およびｎ型半導体拡散層のポテンシャルを示す図である。
【図１１】図１０に続く信号電荷の転送状態およびｎ型半導体拡散層のポテンシャルを示す図である。
【図１２】図１とは異なるカラーＣＣＤイメージセンサの概略構成図である。
【図１３】図１２おけるＣ‐Ｃ'断面およびＤ‐Ｄ'断面を示す図である。
【図１４】従来の２層ゲート構造により画素信号を加算する固体撮像装置における概略平面図である。
【符号の説明】
【００８３】
２１,４１…画素領域、
２２,４２…フォトダイオード、
２３,４３…トランスファゲート、
２４,４４…垂直レジスタ、
２５,４５…水平レジスタ、
２６,４６…水平レジスタ領域、
２７a,２７b,４７a,４７b…画素領域の垂直ゲート電極、
２７c〜２７f,４７c〜４７f…転送時間差発生領域の垂直ゲート電極、
２８,４８…転送時間差発生領域、
２９a,２９b,４９a,４９b…チャネルバリア、
３０a,３０b,５０a,５０b…水平ゲート電極、
３１,５１…電荷検出部、
３２,５２…出力アンプ、
３３,５３…ｎ型半導体拡散層、
３４,５４…ｐ型ウェル、
３５,５５…ゲート絶縁膜、
３６,３７…信号電荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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