(57)【要約】【課題】  省エネルギー化すると共に、感度良く出力の論理状態を変化させるダイナミック回路を得る。【解決手段】  セレクタ回路８では、クロック信号ｃｌｋの“Ｌ”レベル、すなわち、プリチャージ期間に応じて高い基板電圧ＶＢＰＡを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加し、クロック信号ｃｌｋの“Ｈ”レベル、すなわち、エバリュエート期間に応じて低い基板電圧ＶＢＰＢを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加する。これにより、ＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、エバリュエート期間のＰｃｈＭＯＳＦＥＴ５ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。【選択図】        図１
2006033060.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号により駆動制御される充電用トランジスタと、
上記クロック信号により上記充電用トランジスタとは反転論理で駆動制御される放電用トランジスタと、
上記充電用トランジスタおよび上記放電用トランジスタ間に接続され、その充電用トランジスタがオンすると共にその放電用トランジスタがオフする充電期間、およびその充電用トランジスタがオフすると共にその放電用トランジスタがオンする評価期間からなり、確定した論理状態に応じた出力信号をその評価期間に発生するロジック回路と、
上記充電用トランジスタおよび上記ロジック回路間に接続され、そのロジック回路から発生される出力信号を導出する出力線と、
上記出力線に接続され、その出力線から入力される上記ロジック回路の論理状態の反転論理を出力する出力インバータ回路とを備え、
上記出力インバータ回路のトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とするダイナミック回路。
【請求項２】
出力インバータ回路は、ＰチャネルトランジスタおよびＮチャネルトランジスタにより構成され、
上記出力インバータ回路のＰチャネルトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とする請求項１記載のダイナミック回路。
【請求項３】
出力インバータ回路は、ＰチャネルトランジスタおよびＮチャネルトランジスタにより構成され、
上記出力インバータ回路のＮチャネルトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とする請求項１記載のダイナミック回路。
【請求項４】
充電用トランジスタと並列に接続され、出力線における論理状態を保持するキーパ用トランジスタと、
上記出力線に接続され、その出力線から入力されるロジック回路の論理状態の反転論理を上記キーパ用トランジスタに出力するキーパ駆動インバータ回路とを備え、
上記キーパ駆動インバータ回路のトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とする請求項１から請求項３のうちのいずれか１項記載のダイナミック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイナミック回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路において、より高速化が求められるロジック部には、ダイナミック回路が使用される場合が多い。
従来のダイナミック回路としては、一端が電源に接続され、クロック信号により駆動制御されるＰｃｈＭＯＳＦＥＴと、そのＰｃｈＭＯＳＦＥＴの他端に接続され、そのＰｃｈＭＯＳＦＥＴがオンするプリチャージ期間に複数の入力信号に応じた論理状態を確定し、そのＰｃｈＭＯＳＦＥＴがオフするエバリュエート期間にその確定した論理状態に応じた出力信号を発生するＮＭＯＳロジック回路と、ＰｃｈＭＯＳＦＥＴおよびＮＭＯＳロジック回路間に接続され、そのＮＭＯＳロジック回路から発生される出力信号を導出するノードと、そのノードに接続され、そのノードから入力されるＮＭＯＳロジック回路の論理状態の反転論理を出力する出力インバータ回路と、ＰｃｈＭＯＳＦＥＴと並列に接続され、出力インバータ回路からの出力信号により駆動制御され、ノードにおける論理状態を保持するキーパ用ＰｃｈＭＯＳＦＥＴとを備えたものがある。
【０００３】
このダイナミック回路の動作としては、クロック信号が“Ｌ”レベルとなるプリチャージ期間に、ＰｃｈＭＯＳＦＥＴがオンして、電源からそのＰｃｈＭＯＳＦＥＴを通じてノードに電荷が充電される。また、このプリチャージ期間に、ＮＭＯＳロジック回路は、複数の入力信号に応じた論理状態を確定する。この時、ノードの電位は“Ｈ”レベルで出力インバータ回路からはその反転論理の“Ｌ”レベルが出力される。また、クロック信号が“Ｈ”レベルとなるエバリュエート期間に、ＰｃｈＭＯＳＦＥＴがオフして、ノードに充電された電荷は、ＮＭＯＳロジック回路の確定した論理状態に応じて保持または引き抜かれる。電荷が保持される時、ノードの電位は“Ｈ”レベルのままで出力インバータ回路からはその反転論理の“Ｌ”レベルが出力される。一方、電荷が引き抜かれる時、ノードの電位は“Ｌ”レベルに変化し、出力インバータ回路からはその反転論理の“Ｈ”レベルが出力される。このように、出力インバータ回路からの出力信号は、プリチャージ期間に“Ｌ”レベルを出力し、エバリュエート期間にＮＭＯＳロジック回路の入力信号の論理に応じて“Ｌ”レベルを保持、あるいは“Ｌ”レベルから“Ｈ”レベルに変化する。
なお、ＮＭＯＳロジック回路の確定した論理状態がノード電位を“Ｈ”レベルに保持する論理状態である場合に、ＰｃｈＭＯＳＦＥＴがオフされるエバリュエート期間にＮＭＯＳロジック回路のＮｃｈＭＯＳＦＥＴのオフ時の電流リークが大きいと、ノード電位を“Ｈ”レベルのままに保持しなくてはならないにも関わらず、ノード電位が“Ｌ”レベルに変化してしまうことが懸念されるが、出力インバータ回路からの出力信号により駆動制御されるキーパ用ＰｃｈＭＯＳＦＥＴを設けたことにより、ノード電位を“Ｈ”レベルのままに保持することができる（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開２０００−３６７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のダイナミック回路は以上のように構成されているので、一般に出力インバータ回路は、ＰｃｈＭＯＳＦＥＴおよびＮｃｈＭＯＳＦＥＴにより構成され、それらＰｃｈＭＯＳＦＥＴおよびＮｃｈＭＯＳＦＥＴの駆動制御によって出力信号を変化させるが、それらＰｃｈＭＯＳＦＥＴまたはＮｃｈＭＯＳＦＥＴのオフ時に電流リークが発生し省エネルギー化の妨げとなると共に、それらＰｃｈＭＯＳＦＥＴまたはＮｃｈＭＯＳＦＥＴの駆動が低速になってしまうなどの課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、トランジスタのオフ時の電流リークを低リーク化し省エネルギー化すると共に、トランジスタのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化するダイナミック回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るダイナミック回路は、出力インバータ回路のトランジスタの基板電圧を、充電期間に高く、評価期間に低くなるように制御するようにしたものである。
【発明の効果】
【０００８】
この発明によれば、出力インバータ回路のトランジスタの基板電圧を充電期間に高く、評価期間に低くなるように制御することで、トランジスタのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、トランジスタのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる効果がある。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１はこの発明の実施の形態１によるダイナミック回路を示す回路図であり、図において、ＰｃｈＭＯＳＦＥＴ（充電用トランジスタ）１は、ソース電極が電源に接続されると共にゲート電極がクロック信号線に接続され、クロック信号ｃｌｋにより駆動制御されるものである。ＮｃｈＭＯＳＦＥＴ（放電用トランジスタ）２は、ソース電極がグランドに接続されると共にゲート電極がクロック信号線に接続され、クロック信号ｃｌｋによりＰｃｈＭＯＳＦＥＴ１とは反転論理で駆動制御されるものである。ＮＭＯＳロジック回路（ロジック回路）３は、ＰｃｈＭＯＳＦＥＴ１のドレイン電極およびＮｃｈＭＯＳＦＥＴ２のドレイン電極間に接続されたものである。この実施の形態１では、ＮＭＯＳロジック回路３の一例として、ＰｃｈＭＯＳＦＥＴ１のドレイン電極にドレイン電極が接続されたＮｃｈＭＯＳＦＥＴ３ａと、そのＮｃｈＭＯＳＦＥＴ３ａのソース電極にドレイン電極が接続され、ＮｃｈＭＯＳＦＥＴ２のドレイン電極にソース電極が接続されたＮｃｈＭＯＳＦＥＴ３ｂとからなるＡＮＤ回路を採用したものを示した。
このＮＭＯＳロジック回路３では、ＰｃｈＭＯＳＦＥＴ１がオンすると共にＮｃｈＭＯＳＦＥＴ２がオフするプリチャージ（充電）期間に入力信号Ａ，Ｂに応じた論理状態を確定するものである。あるいは、ＮＭＯＳロジック回路によっては、そのプリチャージ期間からＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンするエバリュート（評価）期間に及んで入力信号Ａ，Ｂに応じた論理状態を確定するものである。また、ＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンするエバリュート（評価）期間にその確定した論理状態に応じた出力信号を発生するものである。
【００１０】
ノード（出力線）４は、ＰｃｈＭＯＳＦＥＴ１およびＮＭＯＳロジック回路３間に接続され、そのＮＭＯＳロジック回路３から発生される出力信号を導出するものである。出力インバータ回路５は、ノード４に接続され、そのノード４から入力されるＮＭＯＳロジック回路３の論理状態の反転論理を出力信号として出力するものである。この出力インバータ回路５は、ソース電極が電源に接続されると共にゲート電極がノード４に接続されたＰｃｈＭＯＳＦＥＴ（トランジスタ、Ｐチャネルトランジスタ）５ａと、ドレイン電極がＰｃｈＭＯＳＦＥＴ５ａのドレイン電極に接続されると共にゲート電極がノード４に接続され、ソース電極がグランドに接続されたＮｃｈＭＯＳＦＥＴ（トランジスタ、Ｎチャネルトランジスタ）５ｂとからなるものである。なお、出力信号は、ＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂのドレイン電極の接続部より出力されるものである。
ＰｃｈＭＯＳＦＥＴ（キーパ用トランジスタ）６は、ＰｃｈＭＯＳＦＥＴ１と並列に接続されるように、ソース電極が電源に接続されると共にドレイン電極がノード４に接続され、ノード４における論理状態を保持するものである。キーパ駆動インバータ回路７は、ノード４に接続され、そのノード４から入力されるＮＭＯＳロジック回路３の論理状態の反転論理をＰｃｈＭＯＳＦＥＴ６のゲート端子に出力するものである。
セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＰＡまたは電圧ＶＢＰＢ（ＶＢＰＡ＞ＶＢＰＢ）を選択して、出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュート期間に低い基板電圧が印加されるように制御されるものである。
【００１１】
次に動作について説明する。
図１において、クロック信号ｃｌｋが“Ｌ”レベルとなるプリチャージ期間に、ＰｃｈＭＯＳＦＥＴ１がオンすると共にＮｃｈＭＯＳＦＥＴ２がオフし、電源からそのＰｃｈＭＯＳＦＥＴ１を通じてノード４に電荷が充電される。また、このプリチャージ期間に、ＮＭＯＳロジック回路３は、入力信号Ａ，Ｂに応じた論理状態を確定する。この時、ノード４の電位は“Ｈ”レベルで出力インバータ回路５からはその反転論理の“Ｌ”レベルが出力される。また、クロック信号ｃｌｋが“Ｈ”レベルとなるエバリュエート期間に、ＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンし、ノード４に充電された電荷は、確定した論理状態に応じて保持または引き抜かれる。例えば、ＮＭＯＳロジック回路３において、入力信号Ａ，Ｂが共に“Ｈ”レベルである場合のみ電荷は、ＮｃｈＭＯＳＦＥＴ３ａ，３ｂ，２を通じてグランドに引き抜かれ、それ以外の入力の場合は電荷は、保持される。電荷が保持される時、ノード４の電位は“Ｈ”レベルのままで出力インバータ回路５からはその反転論理の“Ｌ”レベルが出力される。一方、電荷が引き抜かれる時、ノード４の電位は“Ｌ”レベルに変化し、出力インバータ回路５からはその反転論理の“Ｈ”レベルが出力される。このように、出力インバータ回路５からの出力信号は、プリチャージ期間に“Ｌ”レベルを出力し、エバリュエート期間にＮＭＯＳロジック回路３の入力信号の論理に応じて“Ｌ”レベルを保持、あるいは“Ｌ”レベルから“Ｈ”レベルに変化する。
なお、ＮＭＯＳロジック回路３の確定した論理状態がノード４の電位を“Ｈ”レベルに保持する論理状態である場合に、ＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンされるエバリュエート期間にＮＭＯＳロジック回路３のＮｃｈＭＯＳＦＥＴ３ａ，３ｂのオフ時の電流リークが大きいと、ノード４の電位を“Ｈ”レベルのままに保持しなくてはならないにも関わらず、ノード４の電位が“Ｌ”レベルに変化してしまうことが懸念されるが、ＰｃｈＭＯＳＦＥＴ１と並列に接続されるＰｃｈＭＯＳＦＥＴ６と、ノード４の論理状態の反転論理をＰｃｈＭＯＳＦＥＴ６のゲート端子に出力するキーパ駆動インバータ回路７とを設けたことにより、ノード４電位を“Ｈ”レベルのままに保持することができる。
【００１２】
出力インバータ回路５は、ＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂの駆動制御によって出力信号を変化させるが、この実施の形態１では、この出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＰＡを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＰＢを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加する。これにより、ＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、エバリュエート期間で出力信号の論理状態が“Ｌ”レベルから“Ｈ”レベルに変化する時にはそのＰｃｈＭＯＳＦＥＴ５ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。
図２はクロック信号、基板電圧、閾値電圧および効果の関係を示す説明図であり、上述した関係を分かりやすくまとめたものである。
【００１３】
以上のように、この実施の形態１によれば、出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧をプリチャージ期間に高くすることで、そのＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈを高くし、プリチャージ期間におけるそのＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、そのＰｃｈＭＯＳＦＥＴ５ａの基板電圧をエバリュエート期間に低くすることで、そのＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈを低くし、エバリュエート期間で出力の論理状態が変化する時にはそのＰｃｈＭＯＳＦＥＴ５ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。
【００１４】
実施の形態２．
図３はこの発明の実施の形態２によるダイナミック回路を示す回路図であり、図において、キーパ駆動インバータ回路７は、ノード４に接続され、そのノード４から入力されるＮＭＯＳロジック回路３の論理状態の反転論理をＰｃｈＭＯＳＦＥＴ６のゲート端子に出力するものである。このキーパ駆動インバータ回路７は、ソース電極が電源に接続されると共にゲート電極がノード４に接続されたＰｃｈＭＯＳＦＥＴ（トランジスタ）７ａと、ドレイン電極がＰｃｈＭＯＳＦＥＴ７ａのドレイン電極に接続されると共にゲート電極がノード４に接続され、ソース電極がグランドに接続されたＮｃｈＭＯＳＦＥＴ（トランジスタ）７ｂとからなるものである。なお、出力信号は、ＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂのドレイン電極の接続部より出力されるものである。
また、セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＰＡまたは電圧ＶＢＰＢ（ＶＢＰＡ＞ＶＢＰＢ）を選択して、キーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュエート期間に低い基板電圧が印加されるように制御されるものである。
その他の構成については、図１と同等である。
【００１５】
次に動作について説明する。
キーパ駆動インバータ回路７は、ＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂの駆動制御によって出力信号を変化させるが、この実施の形態２では、このキーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＰＡを選択してＰｃｈＭＯＳＦＥＴ７ａの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＰＢを選択してＰｃｈＭＯＳＦＥＴ７ａの基板に印加する。これにより、ＰｃｈＭＯＳＦＥＴ７ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ７ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、エバリュエート期間で出力信号の論理状態が“Ｌ”レベルから“Ｈ”レベルに変化する時にはそのＰｃｈＭＯＳＦＥＴ７ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。図２は上述した関係を分かりやすくまとめたものである。
【００１６】
以上のように、この実施の形態２によれば、キーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧をプリチャージ期間に高くすることで、そのＰｃｈＭＯＳＦＥＴ７ａの閾値電圧Ｖｔｈを高くし、プリチャージ期間におけるそのＰｃｈＭＯＳＦＥＴ７ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、そのＰｃｈＭＯＳＦＥＴ７ａの基板電圧をエバリュエート期間に低くすることで、そのＰｃｈＭＯＳＦＥＴ７ａの閾値電圧Ｖｔｈを低くし、エバリュエート期間で出力の論理状態が変化する時にはそのＰｃｈＭＯＳＦＥＴ７ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。
なお、上記実施の形態２では、キーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧を制御する構成について示したが、上記実施の形態１で示したインバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧を制御する構成と組み合わせても良く、両効果を奏することができる。
【００１７】
実施の形態３．
図４はこの発明の実施の形態３によるダイナミック回路を示す回路図であり、図において、セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＮＡまたは電圧ＶＢＮＢ（ＶＢＮＡ＞ＶＢＮＢ）を選択して、出力インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュエート期間に低い基板電圧が印加されるように制御されるものである。
その他の構成については、図１と同等である。
【００１８】
次に動作について説明する。
出力インバータ回路５は、ＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂの駆動制御によって出力信号を変化させるが、この実施の形態３では、この出力インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＮＡを選択してＮｃｈＭＯＳＦＥＴ５ｂの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＮＢを選択してＮｃｈＭＯＳＦＥＴ５ｂの基板に印加する。これにより、ＮｃｈＭＯＳＦＥＴ５ｂの閾値電圧Ｖｔｈは、プリチャージ期間に低く、エバリュエート期間に高くなるように設定され、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ５ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ５ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。図２は上述した関係を分かりやすくまとめたものである。
【００１９】
以上のように、この実施の形態３によれば、インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧をプリチャージ期間に高くすることで、そのＮｃｈＭＯＳＦＥＴ５ｂの閾値電圧Ｖｔｈを低くし、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ５ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、そのＮｃｈＭＯＳＦＥＴ５ｂの基板電圧をエバリュエート期間に低くすることで、そのＮｃｈＭＯＳＦＥＴ５ｂの閾値電圧Ｖｔｈを高くし、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ５ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。
なお、上記実施の形態３では、インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧を制御する構成について示したが、上記実施の形態１で示したインバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧を制御する構成や、上記実施の形態２で示したキーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧を制御する構成と組み合わせても良く、各構成に基づいた効果を奏することができる。
【００２０】
実施の形態４．
図５はこの発明の実施の形態４によるダイナミック回路を示す回路図であり、図において、セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＮＡまたは電圧ＶＢＮＢ（ＶＢＮＡ＞ＶＢＮＢ）を選択して、キーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュエート期間に低い基板電圧が印加されるように制御されるものである。
その他の構成については、図３と同等である。
【００２１】
次に動作について説明する。
キーパ駆動インバータ回路７は、ＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂの駆動制御によって出力信号を変化させるが、この実施の形態４では、このキーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＮＡを選択してＮｃｈＭＯＳＦＥＴ７ｂの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＮＢを選択してＮｃｈＭＯＳＦＥＴ７ｂの基板に印加する。これにより、ＮｃｈＭＯＳＦＥＴ７ｂの閾値電圧Ｖｔｈは、プリチャージ期間に低く、エバリュエート期間に高くなるように設定され、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ７ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ７ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。図２は上述した関係を分かりやすくまとめたものである。
【００２２】
以上のように、この実施の形態４によれば、キーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧をプリチャージ期間に高くすることで、そのＮｃｈＭＯＳＦＥＴ７ｂの閾値電圧Ｖｔｈを低くし、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ７ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、そのＮｃｈＭＯＳＦＥＴ７ｂの基板電圧をエバリュエート期間に低くすることで、そのＮｃｈＭＯＳＦＥＴ７ｂの閾値電圧Ｖｔｈを高くし、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ７ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。
なお、上記実施の形態４では、キーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧を制御する構成について示したが、上記実施の形態１で示した出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧を制御する構成や、上記実施の形態２で示したキーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧を制御する構成や、上記実施の形態３で示した出力インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧を制御する構成と組み合わせても良く、各構成に基づいた効果を奏することができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１によるダイナミック回路を示す回路図である。
【図２】クロック信号、基板電圧、閾値電圧および効果の関係を示す説明図である。
【図３】この発明の実施の形態２によるダイナミック回路を示す回路図である。
【図４】この発明の実施の形態３によるダイナミック回路を示す回路図である。
【図５】この発明の実施の形態４によるダイナミック回路を示す回路図である。
【符号の説明】
【００２４】
１  ＰｃｈＭＯＳＦＥＴ（充電用トランジスタ）、２  ＮｃｈＭＯＳＦＥＴ（放電用トランジスタ）、３  ＮＭＯＳロジック回路（ロジック回路）、３ａ，３ｂ  ＮｃｈＭＯＳＦＥＴ、４  ノード（出力線）、５  出力インバータ回路、５ａ  ＰｃｈＭＯＳＦＥＴ（トランジスタ、Ｐチャネルトランジスタ）、５ｂ  ＮｃｈＭＯＳＦＥＴ（トランジスタ、Ｎチャネルトランジスタ）、６  ＰｃｈＭＯＳＦＥＴ（キーパ用トランジスタ）、７  キーパ駆動インバータ回路、７ａ  ＰｃｈＭＯＳＦＥＴ（トランジスタ）、７ｂ  ＮｃｈＭＯＳＦＥＴ（トランジスタ）、８  セレクタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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