(57)【要約】【課題】  基板電流が低減された横型バイポーラトランジスタを提供する。【解決手段】  コレクタ領域１１０の直下の領域にコレクタ領域１１０と同じ導電型を有するＰウェル１０８を設けることによって、キャリア収集領域となる導電領域を深くし、エミッタ領域１１２から放出されるキャリアを収集することが可能な領域を増大させた。ここで、キャリアを収集することが可能な領域である導電領域が増大されることにより、エミッタ領域１１２から放出されるキャリアが、導電領域に収集される効率が向上する。このため、エミッタ領域１１２から放出されるキャリアのうち、半導体基板１０２に漏れるキャリアの数を減少させることができ、基板電流を減少させることができる。【選択図】  図１
2006049340.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられたベース領域と、前記ベース領域の表面に離間して形成されたコレクタ領域およびエミッタ領域とを備える横型バイポーラトランジスタを備える半導体装置であって、
前記エミッタ領域の周囲の領域の少なくとも一部に、前記コレクタ領域に電気的に接続され、前記コレクタ領域と同じ導電型を有するウェルを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ウェルが、少なくとも前記コレクタ領域の直下の領域に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ベース領域の表面に、前記ベース領域と電気的に接続されたベースコンタクトを有し、
前記ウェルが、少なくとも前記ベースコンタクトの直下の領域に設けられていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記ウェルが、前記ベース領域内において前記エミッタ領域の周囲を囲むように環状に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記ベース領域の表面において、前記エミッタ領域と前記コレクタ領域との間の領域を覆うように第１導電膜が設けられていることを特徴とする半導体装置。
【請求項６】
請求項３乃至５いずれかに記載の半導体装置において、
前記ベース領域の表面において、前記エミッタ領域と前記ベースコンタクトとの間の領域を覆うように第２導電膜が設けられていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置はＣＭＯＳトランジスタを備え、
前記第１導電膜と前記第２導電膜のうち少なくとも一方が前記ＣＭＯＳトランジスタのゲート電極としての機能を有することを特徴とする半導体装置。
【請求項８】
請求項３乃至７いずれかに記載の半導体装置において、
前記エミッタ領域と前記ベースコンタクトとの間の領域にコレクタ領域が設けられていないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型バイポーラトランジスタに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタとバイポーラトランジスタとを組み合わせた技術として、特許文献１に記載されている半導体装置が挙げられる。従来の半導体装置１を図４に示す。半導体装置１は、横型バイポーラトランジスタの半導体基板２内に設けられたベース領域４内に、エミッタ領域１２、２箇所のコレクタ領域１０、ベース領域１４、導電膜１６が形成され、素子分離膜６により他の素子と分離されたものである。
【０００３】
【特許文献１】特開平８−６４６０８号公報
【０００４】
半導体装置１において、エミッタ領域１２から放出されるキャリアを、キャリア収集領域であるコレクタ領域１０が収集することによってコレクタ電流が流れる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記文献記載の従来技術においては、キャリア収集領域であるコレクタ領域の深さが十分ではなく、エミッタ領域から放出されるキャリアが基板へ漏れ、基板電流が発生することがあった。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、基板電流が低減された横型バイポーラトランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板内に設けられたベース領域と、ベース領域の表面に離間して形成されたコレクタ領域およびエミッタ領域とを備える横型バイポーラトランジスタを備える半導体装置であって、エミッタ領域の周囲の領域の少なくとも一部に、コレクタ領域に電気的に接続され、コレクタ領域と同じ導電型を有するウェルを備えることを特徴とする半導体装置が提供される。
【０００８】
本発明によれば、エミッタ領域の周囲の領域の少なくとも一部に、コレクタ領域に電気的に接続され、コレクタ領域と同じ導電型を有するウェルを設けることによって、エミッタ領域から放出されるキャリアを収集可能な領域を増大させることができる。そのため、エミッタ領域から放出されるキャリアのうち、半導体基板に漏れるキャリアの数を減少させることができ、基板電流を減少させることができる。したがって、基板電流が低減された横型バイポーラトランジスタを提供することができる。
【発明の効果】
【０００９】
本発明によれば、エミッタ領域の周囲の領域の少なくとも一部に、コレクタ領域に電気的に接続され、コレクタ領域と同じ導電型を有するウェルを備える構成を採用することにより、基板電流が低減された横型バイポーラトランジスタが提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
実施の形態
図１（ａ）は、本実施形態に係るＢｉＣＭＯＳの横型バイポーラトランジスタ１００の断面概略図である。図１（ａ）に示すように、横型バイポーラトランジスタ１００は半導体基板１０２内に設けられたベース領域であるディープＮウェル１０４、ディープＮウェル１０４の表面に離間して形成された、コレクタ領域１１０、エミッタ領域１１２、および素子分離領域１０６などにより構成される。
【００１２】
また、図１（ｂ）のＡ矢視図に示すように、横型バイポーラトランジスタ１００は、エミッタ領域１１２の周囲を囲むように、コレクタ領域１１０の直下の領域とベースコンタクト１１４の直下の領域とを結ぶように環状に設けられ、コレクタ領域１１０と同じ導電型を有するウェルであるＰウェル１０８を有する。ここで、図１（ｂ）のＡ矢視図は、横型バイポーラトランジスタ１００を、図１（ａ）の素子分離領域１０６の部分を取り除いて、矢印Ａ方向から見たときの平面図である。ディープＮウェル１０４のうち、素子分離領域１０６の下部に設けられている部分が図１（ｂ）中に現れている。また、Ｐウェル１０８のうち、コレクタ領域１１０、ベースコンタクト１１４およびポリシリコン膜１１７の下部に設けられている部分は図１（ｂ）中には現れず、素子分離領域１０６の下部に設けられている部分のみが図１（ｂ）中に現れている。
【００１３】
なお、図示していないが、図１（ｂ）中、横型バイポーラトランジスタ１００の上側の領域もしくは下側の領域には、ＢｉＣＭＯＳのＣＭＯＳトランジスタが形成されている。図１（ｂ）中、ポリシリコン膜１１７は上方向もしくは下方向に伸びていて、ＣＭＯＳトランジスタ（不図示）においてゲート電極として機能し、ポリシリコン膜１１７の周囲の領域にはソース領域・ドレイン領域が形成されている。ＣＭＯＳトランジスタ（不図示）のソース領域・ドレイン領域は、横型バイポーラトランジスタ１００のコレクタ領域１１０およびエミッタ領域１１２と同時にボロンなどのＰ型不純物がイオン注入されることにより形成される。
【００１４】
ディープＮウェル１０４は、横型バイポーラトランジスタ１００のベース領域としての機能を有し、コレクタ領域１１０、エミッタ領域１１２と接続されている。ディープＮウェル１０４には、リンなどのＮ型不純物が導入されており、その濃度は１Ｅ１８ｃｍ−３程度である。
【００１５】
素子分離領域１０６は、ＳｉＯ２により構成されており、ＳＴＩ(Shallow Trench Isolation)法を用いて形成される。素子分離領域１０６は、横型バイポーラトランジスタ１００を他のデバイスと電気的に分離する機能を有している。
【００１６】
エミッタ領域１１２には、ＢｉＣＭＯＳのＣＭＯＳトランジスタのソース領域・ドレイン領域と同様に、ボロンなどのＰ型不純物が導入されており、その不純物濃度は１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３程度である。また、その幅は、１．５μｍ程度である。エミッタ領域１１２は、キャリアを放出する機能を有する。
【００１７】
コレクタ領域１１０には、ＢｉＣＭＯＳのＣＭＯＳトランジスタのソース領域・ドレイン領域と同様に、ボロンなどのＰ型不純物が導入されており、その不純物濃度は１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３程度である。コレクタ領域１１０は、エミッタ領域１１２から放出されるキャリアを収集する機能を有する。また、コレクタ領域１１０は、ディープＮウェル１０４の表面近傍において、エミッタ領域１１２とベースコンタクト１１４との間には設けられていない。すなわち、図１（ｂ）中、ベースコンタクト１１４が設けられているポリシリコン膜１１６の右側にはコレクタ領域は設けられておらず、ポリシリコン膜１１６とベースコンタクト１１４とが隣接し、ベースコンタクト１１４と素子分離膜１０６とが隣接している。ここで、「隣接」には、ポリシリコン膜１１６とベースコンタクト１１４との間の領域およびベースコンタクト１１４と素子分離膜１０６との間の領域に不純物が導入されていない領域が存在する態様も含む。また、エミッタ領域１１２と、ベースコンタクト１１４と隣接した素子分離膜１０６と、の間の領域にはコレクタ領域は設けられていない。
【００１８】
ベースコンタクト１１４には、ＡｓなどのＮ型不純物が導入されており、その不純物濃度は１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３程度である。ベースコンタクト１１４は、ディープＮウェル１０４の表面に設けられ、ベース領域であるディープＮウェル１０４を外部に電気的に接続させる機能を有する。
【００１９】
ポリシリコン膜１１６は、所定の導電型不純物がドープされた第１導電膜である。ポリシリコン膜１１６は、ディープＮウェル１０４の表面において、エミッタ領域１１２とコレクタ領域１１０との間の領域を覆うように設けられている。こうすることにより、エミッタ領域１１２とコレクタ領域１１０とを電気的に分離することができる。また、ポリシリコン膜１１７は所定の導電型不純物がドープされた第２導電膜である。ポリシリコン膜１１７は、ディープＮウェル１０４の表面において、エミッタ領域１１２とベースコンタクト１１４との間の領域を覆うように設けられている。ポリシリコン膜１１７が、該領域を覆うように設けられ、エミッタ領域１１２とベースコンタクト１１４とを形成する際のイオン注入時にマスクとして機能する。そのため、横型バイポーラトランジスタ１００の製造安定性が向上する。ここで、「覆うように」とは、エミッタ領域１１２とコレクタ領域１１０との間の領域の上面のほぼ全面に接してポリシリコン膜１１６が設けられていること、またはエミッタ領域１１２とベースコンタクト１１４との間の領域の上面のほぼ全面に接してポリシリコン膜１１７が設けられていることをいう。ポリシリコン膜１１６およびポリシリコン膜１１７の幅は、それぞれ、１．５〜２μｍ程度である。
【００２０】
Ｐウェル１０８には、ボロンなどのＰ型不純物が導入されており、その不純物濃度は１Ｅ１８ｃｍ−３程度である。Ｐウェル１０８は、ディープＮウェル１０４内において、コレクタ領域１１０の直下の領域とベースコンタクト１１４の直下の領域とを結ぶように連続的に環状に形成されている。すなわち、Ｐウェル１０８は、少なくともコレクタ領域１１０の直下の領域に設けられており、また、少なくともベースコンタクト１１４の直下の領域に設けられている。Ｐウェル１０８にはコレクタ領域１１０と同じ導電型の不純物が導入されている。また、Ｐウェル１０８は、コレクタ領域１１０と電気的に接続されている。そのため、コレクタ領域１１０とＰウェル１０８とを合わせた領域が、エミッタ領域１１２から放出されるキャリアを収集する機能を有することとなる。したがって、図１（ａ）に示すように、Ｐウェル１０８を設けることにより、キャリアを収集する導電領域を深さ方向に増大させることができる。また、Ｐウェル１０８は、ディープＮウェル１０４内において環状に形成されている。そのため、エミッタ領域１１２から放出されるキャリアを収集する導電領域を、図１中、横方向に増大させることができる。すなわち、コレクタ領域１１０のみならず、コレクタ領域１１０と同じ導電型を有するＰウェル１０８を設けることにより、コレクタ領域１１０同様にキャリア収集の機能を有する導電領域を増大させることができる。
【００２１】
図１（ａ）中、コレクタ領域１１０の左端からベースコンタクト１１４の右端までの幅は５〜２０μｍ程度である。
【００２２】
次に、横型バイポーラトランジスタ１００の製造プロセスについて説明する。
【００２３】
まず、図２（ａ）に示すように、半導体基板１０２を用意し、ＳＴＩ法を用いて、素子分離領域１０６を形成する。
【００２４】
次に、半導体基板１０２の上部表面からリンなどのＮ型不純物をイオン注入することにより、ディープＮウェル１０４を形成する（図２（ｂ））。
【００２５】
ついで、既知のフォトリソグラフィー技術などを用いて、選択的にボロンなどのＰ型不純物をイオン注入することによってＰウェル１０８を形成する（図２（ｃ））。
【００２６】
続いて、半導体基板１０２の上部表面に、ポリシリコン膜１１６およびポリシリコン膜１１７を既知のフォトリソグラフィー技術とＣＶＤ技術を用いて形成する（図３（ａ））。
【００２７】
次に、ポリシリコン膜１１６をマスクとして、ボロンなどのＰ型不純物をイオン注入することにより、コレクタ領域１１０、エミッタ領域１１２を形成する。また、ポリシリコン膜１１７をマスクとして、ＡｓなどのＮ型不純物をイオン注入することにより、ベースコンタクト１１４を形成する（図３（ｂ））。
【００２８】
以上のプロセスにより、横型バイポーラトランジスタ１００が完成する。
【００２９】
以下、横型バイポーラトランジスタ１００の効果について説明する。
【００３０】
本実施形態においては、コレクタ領域１１０の直下の領域にコレクタ領域１１０と同じ導電型を有するＰウェル１０８を設けることによって、キャリア収集領域となる導電領域を深くし、エミッタ領域１１２から放出されるキャリアを収集することが可能な領域を増大させている。このため、エミッタ領域１１２から放出されるキャリアのうち、半導体基板１０２に漏れるキャリアの数を減少させることができ、基板電流を低減させることができる。図１に示すように、コレクタ領域１１０とＰウェル１０８とは電気的に接続されているので、Ｐウェル１０８によって収集されたキャリアはコレクタ領域１１０に収集されることとなる。したがって、コレクタ領域１１０に収集されるキャリアの数を増大させることができ、コレクタ電流を増大させることができると考えられる。
【００３１】
また、横型バイポーラトランジスタ１００においては、エミッタ領域１１２の片側にのみコレクタ領域１１０が設けられており、コレクタ領域１１０が設けられていない側に設けられたベースコンタクト１１４の直下の領域にＰウェル１０８が設けられている。このため、従来の横型バイポーラトランジスタと比較して、コレクタ領域１１０の巾のぶんだけ、横型バイポーラトランジスタ１００の巾を狭くすることができる。このとき、エミッタ領域１１２の両側のうち、ベースコンタクト１１４が設けられている側にはキャリアを収集するコレクタ領域が設けられていない。そのため、コレクタ領域が設けられていない側にキャリアが放出されると、エミッタ領域１１２から放出されるキャリアが半導体基板１０２側に漏れることが懸念される。そこで、本実施形態においては、ベースコンタクト１１４の直下の領域にＰウェル１０８を設けることにより、こうしたキャリアの漏れを低減している。ここで、図１（ｂ）のＡ矢視図に示すように、Ｐウェル１０８はコレクタ領域１１０と電気的に接続されている。このため、ベースコンタクト１１４が設けられている側にコレクタ領域が設けられていなくても、エミッタ領域１１２から放出されるキャリアがＰウェル１０８に収集されることにより、キャリアがコレクタ領域１１０に収集され、コレクタ電流の減少と基板電流の増大を抑制することができる。
【００３２】
また、横型バイポーラトランジスタ１００においては、ポリシリコン膜１１６が、コレクタ領域１１０とエミッタ領域１１２との間の領域を覆うように設けられている。そのため、コレクタ領域１１０とエミッタ領域１１２とを電気的に分離することができる。また、ポリシリコン膜１１７は、エミッタ領域１１２とベースコンタクト１１４との間の領域を覆うように設けられている。そのため、エミッタ領域１１２とベースコンタクト１１４とを形成する際の不純物導入時に、ポリシリコン膜１１７がマスクとして機能することとなる。したがって、Ｐ型不純物を導入してエミッタ領域を形成すること、およびＮ型不純物を導入してベースコンタクトを形成することが容易になり、横型バイポーラトランジスタ１００の製造安定性が向上する。
【００３３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３４】
たとえば、上記実施形態においては、ＰＮＰ型の横型バイポーラトランジスタ１００について説明したが、ＮＰＮ型の横型バイポーラトランジスタを用いてもよい。この場合、Ｎ型導電領域であるコレクタ領域の直下の領域に、コレクタ領域と電気的に接続され、コレクタ領域と同じ導電型を有するＮウェルを設けることとする。こうすることにより、エミッタ領域から放出されるキャリア収集効率を向上させることができる。
【００３５】
また、上記実施形態においては、Ｐウェル１０８が、コレクタ領域１１０の直下の領域とベースコンタクト１１４の直下の領域とを結ぶように連続的に環状につながっている形態について説明したが、エミッタ領域１１２の周囲の少なくとも一部にコレクタ領域１１０と電気的に接続されたＰウェル１０８が設けられてもよい。「少なくとも一部に設けられる」とは、たとえば、Ｐウェルの一部に切り欠きがある形態、コレクタ領域の直下の領域にのみ設けられる形態、ベースコンタクトの直下の領域にのみ設けられる形態をいう。このような形態であっても、エミッタ領域１１２から放出されるキャリアのうち、半導体基板１０２に漏れるキャリアの数が減少するとともに、コレクタ領域１１０に収集される数が増大することにより、基板電流が減少し、コレクタ電流が増大していればよい。
【００３６】
また、上記実施形態においては、Ｐ型不純物としてボロン、Ｎ型不純物としてＡｓを用いた形態について説明したが、これらは例示にすぎず、他のＰ型不純物や、リンなど他のＮ型不純物を用いてもよい。さらに、上記実施形態において用いた不純物濃度は例示にすぎず、ＢｉＣＭＯＳとして機能する不純物濃度であれば、他の不純物濃度であってもよい。さらにまた、不純物に関する他の条件も例示にすぎず、ＢｉＣＭＯＳとして機能するのであれば、様々な構成を採用することができる。
【００３７】
また、上記実施形態においては、ポリシリコン膜１１７がＣＭＯＳトランジスタのゲート電極として機能する形態について説明したが、ポリシリコン膜１１６をＣＭＯＳトランジスタのゲート電極として機能させてもよい。この場合、ポリシリコン膜１１６が、図１（ｂ）中、上方向もしくは下方向に伸びることとなる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態に係る半導体装置を模式的に示した概略図である。
【図２】実施の形態に係る半導体装置の製造工程を示した断面図である。
【図３】実施の形態に係る半導体装置の製造工程を示した断面図である。
【図４】従来の技術に係る半導体装置を模式的に示した概略図である。
【符号の説明】
【００３９】
１００      横型バイポーラトランジスタ
１０２      半導体基板
１０４      ディープＮウェル
１０６      素子分離領域
１０８      Ｐウェル
１１０      コレクタ領域
１１２      エミッタ領域
１１４      ベースコンタクト
１１６      ポリシリコン膜
１１７      ポリシリコン膜
【図１】
2006049340.tif 000003
【図２】
2006049340.tif 000004
【図３】
2006049340.tif 000005
【図４】
2006049340.tif 000006