(57)【要約】【課題】線路間の結合を抑制しバランスのとれた差動動作を実現させることができる差動増幅回路を得る。【解決手段】入力電圧の差を増幅して出力する１対のトランジスタ５３，５４を備え、各トランジスタのコレクタまたはベース端子が少なくとも線路を用いて接続され、接続された後の電源端子６０，６４までが少なくとも他の線路を用いて接続されている差動増幅回路において、各トランジスタのコレクタまたはベース端子が接続されるまでの線路の線路幅を、接続された後の電源端子までの他の線路の線路幅よりも太くした。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力電圧の差を増幅して出力する１対のトランジスタを備え、各トランジスタのコレクタまたはベース端子が少なくとも線路を用いて接続され、接続された後の電源端子までが少なくとも他の線路を用いて接続されている差動増幅回路において、
各トランジスタのコレクタまたはベース端子が接続されるまでの線路の線路幅を、接続された後の電源端子までの他の線路の線路幅よりも太くした
ことを特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路において、
前記各トランジスタのコレクタまたはベース端子が接続されるまでの線路を少なくとも多層基板の最上層に形成し、接続された後の電源端子までの他の線路を多層基板の下層に形成した
ことを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、衛星通信、地上波マイクロ波通信、移動体通信等に使用する高周波半導体集積回路に係り、特に高周波半導体集積回路に用いられる差動増幅回路に関するものである。
【背景技術】
【０００２】
一般に、高周波で動作する半導体集積回路においては、回路を構成する増幅素子の接地電極と接地面を接続する例えばワイヤ等の素子がもつインダクタ成分により、増幅素子の利得が低下することを抑制するために差動増幅回路構成が用いられることがある（例えば、非特許文献１参照）。
【０００３】
上記従来例の差動増幅回路によれば、差動増幅回路を構成する１対のトランジスタがそれぞれ接続される点までのレイアウトを対称に作成することによって、バランスが崩れることなく差動動作することが可能となる。その結果、エミッタ電極に付随するワイヤ等のインダクタ成分による利得低下の影響を抑制することが可能となり、高利得化を実現することができる。
【０００４】
【非特許文献１】2004 IEEE Radio Frequency Integrated Circuits Symposium "A Variable Gain Image-Reject Down-converter for 5-6 GHz WLAN Applications" p150, Fig. 3
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来例は、エミッタ電極からインダクタを介して互いに接続する点までの線路幅と接続点から電源までの引き回し線路の線路幅とが等しく、従って、接続前の線路と接続後の引き回し線路が結合を起こしやすく、且つ一方の接続前の線路と接続後の線路が結合した場合には、線路の電気長が異なることになる。その結果、差動のバランスがくずれ、利得が低下してしまうという問題点が生じた。
【０００６】
この発明は上記のような問題点を解決するためになされたもので、線路間の結合を抑制しバランスのとれた差動動作を実現させることができる差動増幅回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る差動増幅回路は、入力電圧の差を増幅して出力する１対のトランジスタを備え、各トランジスタのコレクタまたはベース端子が少なくとも線路を用いて接続され、接続された後の電源端子までが少なくとも他の線路を用いて接続されている差動増幅回路において、各トランジスタのコレクタまたはベース端子が接続されるまでの線路の線路幅を、接続された後の電源端子までの他の線路の線路幅よりも太くしたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、各トランジスタのコレクタまたはベース端子が接続されるまでの線路の線路幅を、接続された後の電源端子までの他の線路の線路幅よりも太くすることで、線路間の結合を抑制しバランスのとれた差動動作を実現させることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、この発明の実施の形態１に係る差動増幅回路の構成を示す回路図である。図１に示す差動増幅回路は、高周波差動入力端子５１，５２から入力される入力電圧の差を増幅して高周波差動出力端子５５，５６から出力する１対のｎｐｎトランジスタ５３，５４を備え、この１対のｎｐｎトランジスタ５３，５４のベース電極には、ベースバイアス印加抵抗５７，５８を介して電源６０が接続され、ベースバイアス印加抵抗５７，５８が接続される仮想接地点５９がコンデンサ６６を介して接地されて、ベースバイアス回路を構成している。
【００１０】
また、１対のｎｐｎトランジスタ５３，５４のエミッタ電極は、接地ワイヤ６５を介して接地される。
さらに、１対のｎｐｎトランジスタ５３，５４のコレクタ電極には、コレクタバイアス印加インダクタ６１，６２を介して高周波差動出力端子５５，５６が接続され、コレクタバイアス印加インダクタ６１，６２の仮想接地点６３が電源６４に接続されると共に、コンデンサ６７を介して接地されて、コレクタバイアス回路を構成している。
【００１１】
次に動作について説明する。図１において、高周波差動信号は、高周波差動入力端子５１及び５２に入力され、ｎｐｎトランジスタ５３及び５４にて増幅された後、高周波出力端子５５及び５６から出力される。ベースバイアス回路は、印加抵抗５７及び５８、コンデンサ６６及び電源６０から構成される。１対のトランジスタはそれぞれ逆相で動作するため、仮想接地点５９ではそれぞれの信号が打ち消しあい高周波的に接地される。コレクタバイアス回路は、印加インダクタ６１及び６２、コンデンサ６７及び電源６４から構成される。同様に、１対のトランジスタは逆相で動作するため、仮想接地点６３ではそれぞれの信号が打ち消しあい高周波的に接地される。
【００１２】
図２は、図１に示すコレクタバイアス回路部のレイアウトを模式的に示した図であり、線幅は線路の幅を表している。図２に示すように、１対のｎｐｎトランジスタ５３，５４のコレクタ電極７１，７２からコレクタバイアス印加インダクタ６１，６２を介して互いに接続される仮想接地点６３までの線路の幅は、接続後の仮想接地点６３から電源６４までの電源引き回し線路６８の線路幅より太く、線路の幅が２倍以上になっている。そのため、互いに接続する前の線路と接続後の線路の結合量は小さくなり、結合することによる線路の電気長の変化量は小さい。
【００１３】
また、線路幅を狭くすることによって、線路のインピーダンスは高くなる。従って、例えばバイアス印加インダクタ６１，６２を出力整合回路素子として用いている場合には、バイアス回路のインピーダンスを考慮する必要がなくなる。
【００１４】
同様に、図３は、図１に示すコレクタバイアス回路部のレイアウトを模式的に示した図であり、線幅は線路の幅を表している。図３に示すように、１対のｎｐｎトランジスタ５３，５４のベース電極８１，８２からベースバイアス印加抵抗５７，５８を介して互いに接続される仮想接地点５９までの線路の幅は、接続後の仮想接地点５９から電源６０までの電源引き回し線路６９の線路幅より太く、線路の幅が２倍以上になっている。そのため、互いに接続する前の線路と接続後の線路の結合量は小さくなり、結合することによる線路の電気長の変化量は小さい。
【００１５】
また、線路幅を狭くすることによって、線路のインピーダンスは高くなる。従って、例えばバイアス印加抵抗５７，５８を入力整合回路素子として用いている場合には、バイアス回路のインピーダンスを考慮する必要がなくなる。
【００１６】
図４は、図２におけるＡ部の伝送線路の結合に関する回路模式図である。ここでは、接続後の線路、つまり仮想接地点６３から電源６４までの電源引き回し線路６８をポート１、接続前の線路、つまりコレクタ電極７１，７２からバイアス印加用インダクタ６１，６２を介して互いに接続される仮想接地点６３までの線路をポート２及びポート３とし、接続前の線路の線路幅を１０ｕｍ、接続後の線路幅を１０ｕｍ、ポート１とポート３間の線路間隔を１０ｕｍとして想定している。
【００１７】
図５及び図６は図４に示す構成の電磁界計算結果を示し、図５は通過損失計算結果、図６は通過位相計算結果をそれぞれ示している。図５に示すように、例えば６ＧＨｚでのポート１とポート３間の通過損失ｄＢＳ（３１）を示す値ｍ１は、ポート１とポート２間の通過損失ｄＢＳ（２１）を示す値ｍ２よりも小さく、線路が結合しており、電気長が短く見えている。また、図６に示すように、例えば６ＧＨｚでのポート１とポート３間の通過位相ｐｈａｓｅ（３１）を示す値ｍ３は、ポート１とポート２間の通過位相ｐｈａｓｅ（２１）を示す値ｍ４よりも位相差が小さく、線路が結合しており、電気長が短く見えている。このように、計算結果からポート１とポート３間では線路が結合し、線路の電気長が短く見えていることが分かる。
【００１８】
ポート１とポート３間の線路間隔は広く取りたいが、限られたスペースの中では制限される。図５及び図６に示す結果から、接続前の線路と接続後の線路の結合量を小さくするためには、接続後の線路、つまり仮想接地点６３から電源６４までの電源引き回し線路６８を、接続前の線路、つまりコレクタ電極７１，７２からバイアス印加用インダクタ６１，６２を介して互いに接続される仮想接地点６３までの線路よりも狭くすればよく、換言すれば、接続前の線路の線路幅を接続後の線路よりも太くすればよく、限られたスペースの中でポート１とポート３間の線路間隔を広く取り、接続前の線路と接続後の線路の結合量は小さくなり、結合することによる線路の電気長の変化量を小さくでき、接続前の線路の線路幅を接続後の線路の２倍以上とすることによりその効果は顕著なものとなる。なお、図５及び図６は、コレクタバイアス回路部について説明したものであるが、ベースバイアス回路部について同様である。
【００１９】
以上より、実施の形態１によれば、コレクタバイアス線路もしくはベースバイアス線路に生じる仮想接地点までの線路幅を接地後の線路幅より太くすることによって、線路間の結合が抑制され、結合による線路の電気長の変化が抑えられるために、バランスのとれた差動動作をすることが可能となる。
【００２０】
さらに、接続後の線路の幅を狭くすることによって、ハイインピーダンス線路となり、バイアス印加素子を含めて整合回路を構成している場合には、バイアス回路のインピーダンスを考慮する必要がなくなるために、設計精度を高めることができる。
【００２１】
なお、差動増幅回路を構成する増幅素子はｎｐｎトランジスタに限らなく、また、バイアス印加素子は、抵抗、インダクタに限らない。
【００２２】
実施の形態２．
実施の形態２では、図１に示す差動増幅回路と同一な回路構成を有し、高周波半導体集積回路に用いられる差動増幅回路の多層基板の積層構造を説明する。図７は、図１に示すコレクタバイアス回路部のレイアウトを模式的に示した図であり、また、図８は、図７のＡ−Ｂ線の断面構造を模式的に示した図である。なお、図７において、実線は最上層を含む線路、斜線は下層線路を表している。
【００２３】
この発明の実施の形態２に係る差動増幅回路は、図１に示す差動増幅回路と同一な回路構成を有し、図７と図８に示すように、１対のｎｐｎトランジスタ５３，５４のコレクタ電極７１，７２からコレクタバイアス印加インダクタ６１，６２を介して互いに接続される仮想接地点６３までの線路を多層基板の最上層配線１２５として形成し、接続後の仮想接地点６３から電源６４までの電源引き回し線路６８を下層配線１２４として形成している。なお、図８において、１２１は基板、１２２は誘電体層、１２３はパッシベーション層を示している。
【００２４】
そのため、互いに接続する前の線路と接続後の線路の間隔は同じ層上の線路を用いるよりも小さくなるため、結合量は小さくなる。
【００２５】
また、通常、下層の線路は上層の線路に比べて線路幅を小さくすることが可能である。従って、下層の線路を用いることによって線路幅をさらに細くすることが可能となる。
【００２６】
また、図９は、図１に示すベースバイアス回路部のレイアウトを模式的に示した図であり、図１０は、図９のＡ’−Ｂ’線の断面構造を模式的に示した図である。なお、図９において、実線は最上層を含む線路、斜線は下層線路を表している。
【００２７】
図９と図１０に示すように、１対のｎｐｎトランジスタ５３，５４のベース電極８１，８２からベースバイアス印加抵抗５７，５８を介して互いに接続される仮想接地点５９までの線路を多層基板の最上層配線１３５として形成し、接続後の仮想接地点５９から電源６０までの電源引き回し線路６９の線路を下層配線１３４として形成している。なお、図１０において、１２１は基板、１２２は誘電体層、１２３はパッシベーション層を示している。
【００２８】
そのため、互いに接続する前の線路と接続後の線路の間隔は同じ層上の線路を用いるよりも小さくなるため、結合量は小さくなる。
【００２９】
また、通常、下層の線路は上層の線路に比べて線路幅を小さくすることが可能である。従って、下層の線路を用いることによって線路幅をさらに細くすることが可能となる。
【００３０】
従って、実施の形態２によれば、コレクタバイアス線路もしくはベースバイアス線路に生じる仮想接地点までの線路は最上層を含む線路を用い、接地後の線路幅を下層線路で構成することによって、互いに接続する前の線路と接続後の線路の間隔は小さくなるため結合量は小さくでき、安定な差動動作を実現することが可能となる。
【００３１】
また、仮想接地点後の線路を下層で構成することによって、最上層線路で許容されるよりも幅狭の線路を実現することが可能となるため、線路間の結合をより抑制することが可能となる。
【００３２】
さらに，仮想接地点後の線路を下層で構成することによって、最上層線路で許容されるよりも幅狭の線路を実現することが可能となるため、小形化を実現することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】この発明の実施の形態１に係る差動増幅回路の構成を示す回路図である。
【図２】図１に示すコレクタバイアス回路部のレイアウトを模式的に示した図である。
【図３】図１に示すコレクタバイアス回路部のレイアウトを模式的に示した図である。
【図４】図２におけるＡ部の伝送線路の結合に関する回路模式図である。
【図５】図４に示す構成の通過損失計算結果を示す図である。
【図６】図４に示す構成の通過位相計算結果を示す図である。
【図７】この発明の実施の形態２に係る差動増幅回路の積層構造を説明するもので、図１に示すコレクタバイアス回路部のレイアウトを模式的に示した図である。
【図８】この発明の実施の形態２に係る差動増幅回路の積層構造を説明するもので、図７のＡ−Ｂ線の断面構造を模式的に示した図である。
【図９】この発明の実施の形態２に係る差動増幅回路の積層構造を説明するもので、図１に示すベースバイアス回路部のレイアウトを模式的に示した図である。
【図１０】この発明の実施の形態２に係る差動増幅回路の積層構造を説明するもので、図９のＡ’−Ｂ’線の断面構造を模式的に示した図である。
【符号の説明】
【００３４】
５１，５２  高周波差動入力端子、５３，５４  １対のｎｐｎトランジスタ、５５，５６  高周波差動出力端子、５７，５８  ベースバイアス印加抵抗、５９  仮想接地点、６０  電源、６１，６２  コレクタバイアス印加インダクタ、６３  仮想接地点、６４  電源、６５  接地ワイヤ、６６，６７  コンデンサ、６８  コレクタバイアス回路部の電源引き回し線路、６９  ベースバイアス回路部の電源引き回し線路、７１，７２  コレクタ電極、８１，８２  ベース電極、１２４，１３４  下層配線、１２５，１３５  最上層配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006094195.tif 000009
【図８】
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【図９】
2006094195.tif 000011
【図１０】
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