(57)【要約】【課題】  電源停止時に電源オフの傾きによらず誤動作の恐れがあればできるだけ早くスイッチング素子をオフにすることができるＤＣ−ＤＣコンバータを提供する。【解決手段】  入力電圧Ｖｉｎの直流電源にインダクタＬ１とスイッチング素子Ｑ１を直列に接続し、ＩＣで構成した制御回路ＩＣ１によりスイッチング素子Ｑ１をオンオフさせ、これにより発生した脈流をダイオードＤ１、コンデンサＣ１により整流、平滑し、負荷１へ供給する。その際、デューティ制限誤動作防止回路１５により、最大ｄｕｔｙ制限回路１３からの最大ｄｕｔｙ信号がフルオン状態の信号になってから所定時間内にドライバＤＲＶ１の出力をオフにする。【選択図】  図１
2006191726.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と、
前記直流電源に接続されたインダクタ及びスイッチング素子と、
前記スイッチング素子をオンオフさせる制御回路と、
を備え、
前記制御回路は、負荷への出力電圧の検出電圧を基準電圧と比較する演算増幅器と、前記演算増幅器から出力された誤差電圧を発振器からの三角波と比較するＰＷＭ制御用のコンパレータと、前記コンパレータの出力に基づいて前記スイッチング素子にスイッチング信号を出力するドライバと、前記スイッチング信号の最大デューティを制限する最大デューティ制限回路と、この最大デューティ制限回路からの最大デューティ信号がフルオン状態の信号になってから所定時間内に前記ドライバの出力をオフにする誤動作防止回路を有していることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記誤動作防止回路は、ディレイ回路により構成されていることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記誤動作防止回路は、タイマーにより構成されていることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作電圧が低電圧でも動作可能なＤＣ−ＤＣコンバータに関し、特に電源停止時の停止動作を改善したＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、不安定な直流入力電圧を安定した直流出力電圧に変換することができ、スイッチング電源として種々の形式のものが実用化されている。図６に昇圧型非同期整流式の従来のＤＣ−ＤＣコンバータの回路構成を示す。
【０００３】
このＤＣ−ＤＣコンバータは、入力電圧Ｖｉｎの直流電源にインダクタＬ１とスイッチング素子Ｑ１を直列に接続し、ＩＣで構成した制御回路ＩＣ２によりスイッチング素子Ｑ１をオン（ＯＮ）オフ（ＯＦＦ）させ、これにより発生した脈流をダイオードＤ１、コンデンサＣ１により整流、平滑し、負荷１へ供給するもので、負荷１への出力電圧Ｖｏｕｔを検出抵抗Ｒ１、Ｒ２により分圧し、その分圧した電圧を検出電圧として制御回路ＩＣ２に帰還させている。
【０００４】
制御回路ＩＣ２では、上記の検出電圧を演算増幅器ＯＰ２で基準電圧と比較してその誤差電圧を増幅し、この増幅した誤差電圧をＰＷＭ制御用のコンパレータＣＭＰ２で発振器２１からの三角波信号と比較する。そして、このコンパレータＣＭＰ２の出力信号を制御信号としてドライバＤＲＶ２を介してスイッチング素子Ｑ１に供給する。その際、コンパレータＣＭＰ２にはソフトスタート回路２２からのソフトスタート信号及び最大ｄｕｔｙ制限信号発生回路２３からの最大ｄｕｔｙ制限信号（レベル）が入力され、ドライバＤＲＶ２にはＵＶＬＯ（低電圧誤動作防止回路）２４の出力信号が入力される。
【０００５】
図７は上記構成のＤＣ−ＤＣコンバータにおける停止時の動作を示すタイムチャートである。ここでは、電源電圧（Ｖｉｎ）、ＵＶＬＯ２４の出力信号（ＵＶＬＯ）、ドライバＤＲＶ２の出力信号及びコンパレータＣＭＰ２の出力信号を示している。
【０００６】
電源をオフするときに、ある一定の電圧より低くなると、様々な回路が誤動作しないようにＵＶＬＯ２４が働き、ドライバＤＲＶ２の出力信号を停止させるようになっており、停止時にはドライバＤＲＶ２の出力信号は瞬時に停止する。
【０００７】
また、過電流等からの保護機能を備えたＤＣ−ＤＣコンバータも提案されている（例えば特許文献１参照）。これは、コンパレータから出力される通常のＰＷＭ信号のオン時間が長すぎるときに、過電流等による出力電圧の低下があったとして保護動作に入るものである。
【特許文献１】特開２００４−１５８８１号公報（段落番号〔０００４〕〜〔０００８〕、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のような従来のＤＣ−ＤＣコンバータでは、電源停止時に、差動アンプ（誤差増幅器）が電源電圧の低下により誤動作して異常な出力を出しても、その出力が三角波の最大電圧より低いものであると、制御回路としては誤動作しているのにも係わらずそれを検出することができず、スイッチング素子をオフすることができないという問題点がある。
【０００９】
本発明は、このような点に鑑みてなされたものであり、電源停止時に電源オフの傾きによらず誤動作の恐れがあればできるだけ早くスイッチング素子をオフにすることができるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記課題を解決するために、直流電源と、前記直流電源に接続されたインダクタ及びスイッチング素子と、前記スイッチング素子をオンオフさせる制御回路と、を備え、前記制御回路は、負荷への出力電圧の検出電圧を基準電圧と比較する演算増幅器と、前記演算増幅器から出力された誤差電圧を発振器からの三角波と比較するＰＷＭ制御用のコンパレータと、前記コンパレータの出力に基づいて前記スイッチング素子にスイッチング信号を出力するドライバと、前記スイッチング信号の最大デューティを制限する最大デューティ制限回路と、この最大デューティ制限回路からの最大デューティ信号がフルオン状態の信号になってから所定時間内に前記ドライバの出力をオフにする誤動作防止回路を有していることを特徴とするＤＣ−ＤＣコンバータが提供される。
【００１１】
このようなＤＣ−ＤＣコンバータによれば、誤動作防止回路により、最大デューティ制限回路からの最大デューティ信号がフルオン状態の信号になってから所定時間内にドライバの出力がオフにされる。
【発明の効果】
【００１２】
本発明のＤＣ−ＤＣコンバータは、誤動作防止回路により、最大デューティ制限回路からの最大デューティ信号がフルオン状態の信号になってから所定時間内にドライバの出力をオフにするため、動作電圧範囲が低い場合でも電源停止時に電源オフの傾きによらず誤動作の恐れがあればできるだけ早くスイッチング素子をオフにすることができるという利点がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態のＤＣ−ＤＣコンバータの回路構成図である。このＤＣ−ＤＣコンバータは、図６と同様の昇圧型非同期整流式のＤＣ−ＤＣコンバータであり、入力電圧Ｖｉｎの直流電源にインダクタＬ１とスイッチング素子Ｑ１を直列に接続し、ＩＣで構成した制御回路ＩＣ１によりスイッチング素子Ｑ１をオンオフさせ、これにより発生した脈流をダイオードＤ１、コンデンサＣ１により整流、平滑し、負荷１へ供給するもので、負荷１への出力電圧Ｖｏｕｔを検出抵抗Ｒ１、Ｒ２により分圧し、その分圧した電圧を検出電圧として制御回路ＩＣ１に帰還させている。
【００１４】
制御回路ＩＣ１では、上記の検出電圧を演算増幅器ＯＰ１で基準電圧と比較してその誤差電圧を増幅し、この増幅した誤差電圧をＰＷＭ制御用のコンパレータＣＭＰ１で発振器１１からの三角波信号と比較する。そして、このコンパレータＣＭＰ１の出力信号を制御信号としてドライバＤＲＶ１を介してスイッチング素子Ｑ１に供給する。その際、デューティ制限誤動作防止回路（Ｄｕｔｙｌｉｍ−ｕｖｌｏ）１５には最大ｄｕｔｙ制限回路１３から出力される最大ｄｕｔｙ信号が入力され、コンパレータＣＭＰ１にはソフトスタート回路１２からのソフトスタート信号及び最大ｄｕｔｙ制限回路１３からの最大ｄｕｔｙ信号が入力され、ドライバＤＲＶ１にはＵＶＬＯ１４の出力信号及びデューティ制限誤動作防止回路１５の出力信号がノア回路ＮＯＲ１を介して入力される。
【００１５】
上記構成の回路では、誤差増幅器である演算増幅器ＯＰ１から出力された電圧と発振器１１からの三角波、ソフトスタート回路１２からのソフトスタート信号の電圧と最大ｄｕｔｙ制限回路１３からの最大ｄｕｔｙ信号の電圧がＰＷＭ制御用のコンパレータＣＭＰ１で比較・統合され、ドライバＤＲＶ１へスイッチング信号が出力される。
【００１６】
電源停止時には、ＵＶＬＯ１４の信号とデューティ制限誤動作防止回路１５の信号を受けて、ドライバＤＲＶ１へ停止信号を出力するようになっている。これは、ＤＣ−ＤＣコンバータの動作電圧範囲が低い場合は、ＵＶＬＯ１４にはヒステリシスをもたせてあり、電源電圧低下時のオフスレッシュ電圧が低く設定されているため、ＵＶＬＯ１４が動作する前に最大ｄｕｔｙ制限回路１３のコンパレータが誤動作を行い、通常時のスイッチング信号を出さずにフルオンの信号となってしまう。そして、電源停止時にはコンパレータＣＭＰ１の出力信号は最大ｄｕｔｙ信号に依存していることにより、ドライバＤＲＶ１の出力信号がフルオンの状態で停止する可能性があるからである。
【００１７】
ここで、上記のデューティ制限誤動作防止回路１５がない場合は、図２のタイムチャートに示すように、電源オフで電圧が低下すると最大ｄｕｔｙ制限回路１３内のコンパレータ（動作電圧がデジタル回路より高い）が誤動作して、最大ｄｕｔｙ制限回路１３からの最大ｄｕｔｙ信号がスイッチング信号の状態からフルオン状態の信号となり、ドライバＤＲＶ１の出力信号もフルオンとなってしまう。その後にＵＶＬＯ１４のオフスレッシュ電圧に達すると、ドライバＤＲＶ１の出力がオフするようになる。このドライバＤＲＶ１の出力信号のフルオン状態は、電源オフの傾きにより時間が長くなってしまう。
【００１８】
そこで、本実施の形態では、図３のタイムチャートに示すように、電源オフで電圧が低下し、最大ｄｕｔｙ制限回路１３からの最大ｄｕｔｙ信号がフルオン状態の信号になっていることを、最大ｄｕｔｙ信号がＨレベル（スイッチング素子オンに相当）になってからデューティ制限誤動作防止回路１５内で、ある一定の時間をフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）等でカウントすることにより検出し、カウントが終了した時点でドライバＤＲＶ１の出力をオフさせる。これにより、電源オフの傾きによらず、ドライバＤＲＶ１の出力のフルオンの状態をある一定の短い時間で回避することができる。
【００１９】
図４は図１のＰＷＭ制御用の最大ｄｕｔｙ制限回路１３およびコンパレータＣＭＰ１の詳細を示す回路構成図である。このコンパレータＣＭＰ１は、図示のように実際には複数の回路素子の組み合わせにより構成されている。同図はその具体例を示すもので、コンパレータＣＭＰ１１が最大ｄｕｔｙ制限回路１３を構成し、ＣＭＰ１２及びナンド回路ＮＡＮＤ１によりコンパレータＣＭＰ１が構成されている。
【００２０】
コンパレータＣＭＰ１１は、発振器１１の出力（三角波）と最大ｄｕｔｙ信号を三角波の最大電圧近くで比較しているので、電源電圧がこのレベルに近くなると誤動作を起こすようになるが、コンパレータＣＭＰ１１の誤動作結果がフルオンの方向であれば、これを検出することにより電源がダウンしていると判定することができ、ＵＶＬＯ１４が作動する前でもスイッチング素子Ｑ１をオフにすることができる。コンパレータＣＭＰ１１の出力がフルオフの方向であれば、システムとして安全であるので問題はない。
【００２１】
図５は図１及び図４のデューティ制限誤動作防止回路１５の具体的構成を示すブロック図である。このデューティ制限誤動作防止回路１５は、Ｈ（高レベル）の信号が入力されたときに所定時間遅らせて出力するディレイ回路、もしくはＨの信号が入力されたときにクロックをカウントし所定数カウントした後Ｈの信号を出力するタイマーで構成されている。いずれの場合でも、入力がＬ（低レベル）の信号になると回路動作がリセットされる。上記のディレイ時間もしくは計数（カウント）時間は数十μｓであるが、この時間は任意に設定することができる。
【００２２】
このように、本実施の形態では、動作電圧範囲が低い場合でも電源停止時に電源電圧が低下したことを確実に検出して、短時間でスイッチング素子をオフにすることができ、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを正常に落とすことができる。
【００２３】
すなわち、ＵＶＬＯ１４にはヒステリシスがあるので、電源の立ち下がり時には立ち上がり時より低い電源電圧で動作するが、その電源の立ち下がり時に制御回路内のコンパレータ（デジタル回路より高い電源電圧が要求される）が誤動作していると判断されたらスイッチング素子Ｑ１をオフにする。これにより、動作電圧範囲が低い場合でも電源停止時に電源オフの傾きによらず、誤動作の恐れがあればできるだけ早くスイッチング素子をオフにすることができる。
【００２４】
なお、以上の説明では非同期整流式のＤＣ−ＤＣコンバータについて説明したが、本発明はこれに限定されるものではない。また、昇圧型のＤＣ−ＤＣコンバータに限定されるものではなく、降圧型、昇降圧型のＤＣ−ＤＣコンバータにも適用することができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態のＤＣ−ＤＣコンバータの回路構成図である。
【図２】誤動作が起きる停止時の動作を示すタイムチャートである。
【図３】実施の形態の停止時の動作を示すタイムチャートである。
【図４】図１のコンパレータの詳細を示す回路構成図である。
【図５】図１及び図４のデューティ制限誤動作防止回路の具体的構成を示すブロック図である。
【図６】従来のＤＣ−ＤＣコンバータの回路構成図である。
【図７】従来のＤＣ−ＤＣコンバータにおける停止時の動作を示すタイムチャートである。
【符号の説明】
【００２６】
１  負荷
１１  発振器
１２  ソフトスタート回路
１３  最大ｄｕｔｙ制限回路
１４  低電圧誤動作防止回路
１５  デューティ制限誤動作防止回路
Ｃ１  コンデンサ
ＣＭＰ１，ＣＭＰ１１，ＣＭＰ１２  コンパレータ
Ｄ１  ダイオード
ＤＲＶ１  ドライバ
ＩＣ１  制御回路
Ｌ１  インダクタ
ＮＡＮＤ１  ナンド回路
ＮＯＲ１  ノア回路
ＯＰ１  演算増幅器
Ｑ１  スイッチング素子
Ｒ１，Ｒ２  検出抵抗
【図１】
2006191726.tif 000003
【図２】
2006191726.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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