(57)【要約】【課題】別途の命令信号によりＢＩＳＴ及びＢＩＳＲの遂行と外部テスタによるテスト及びリペアが独立的に全て可能であるようにする。【解決手段】本発明は別途の命令信号に応じて外部テスタによるテスト、ＢＩＳＴ及びＢＩＳＲの独立的な状態を設定して自動に行なう技術を開示する。このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。【選択図】図１
2006338854.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイと、
前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、
前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、
前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とするテスト制御回路を有する半導体メモリ装置。
【請求項２】
前記セルアレイは、多数のサブセルアレイを含むことを特徴とする請求項１に記載のテスト制御回路を有する半導体メモリ装置。
【請求項３】
前記サブセルアレイは、多数のメモリセルを含むことを特徴とする請求項２に記載のテスト制御回路を有する半導体メモリ装置。
【請求項４】
前記メモリセルは、ＤＲＡＭセルで構成されることを特徴とする請求項３に記載のテスト制御回路を有する半導体メモリ装置。
【請求項５】
前記メモリセルは、ＦＲＡＭセルで構成されることを特徴とする請求項３に記載のテスト制御回路を有する半導体メモリ装置。
【請求項６】
前記メモリセルは、階層的ビットライン構造を有することを特徴とする請求項５に記載のテスト制御回路を有する半導体メモリ装置。
【請求項７】
前記ＢＩＳＴブロックは、
外部アドレスを受信するアドレスバッファと、
前記第１の制御信号により制御され、テストアドレスを発生するテストアドレスカウンタと、
前記第１の制御信号により制御され、前記アドレスバッファから出力された信号又は前記テストアドレスを選択的に出力するアドレスマルチプレクサと、
外部データを受信するデータバッファと、
前記第１の制御信号により制御され、テストデータパターンを発生するテストデータパターン発生器と、
前記第１の制御信号により制御され、前記データバッファから出力された信号又は前記テストデータパターンを選択的に出力するデータマルチプレクサとを含むことを特徴とする請求項１に記載のテスト制御回路を有する半導体メモリ装置。
【請求項８】
前記ＢＩＳＲブロックは、
フェイルセルを示すコード信号に応じてフェイルセルが連結されたビットラインをスペアビットラインに取り替えるビットライン取替部と、
前記ビットライン上のデータのフェイルの可否を検出する比較部と、
前記比較部の結果に従い、フェイルの可否を示すフラッグ信号を発生するフェイル検出部と、
前記比較部の結果を利用し、前記コード信号を発生するフェイルインコーダとを含むことを特徴とする請求項１に記載のテスト制御回路を有する半導体メモリ装置。
【請求項９】
前記ビットライン取替部は、
前記コード信号に応じて制御され、前記スペアビットラインと前記ビットラインを選択的に連結する多数の第１のスイッチ手段と、
前記コード信号に応じて制御され、前記セルアレイ領域のビットラインと前記ＢＩＳＲブロック領域のビットラインを互いに分離する多数の第２のスイッチ手段とを含むことを特徴とする請求項８に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１０】
前記比較部は、前記ビットライン上のデータ等が互いに同一なのかの可否を検出する多数の検出手段を含むことを特徴とする請求項８に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１１】
前記第２の制御信号に応じ、前記多数の検出手段から出力された信号を選択的に転送する多数の転送手段をさらに含むことを特徴とする請求項１０に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１２】
前記フェイル検出部は、前記比較部の結果等のうち何れか１つでもフェイルが検出されると、前記フラッグ信号を発生するフェイル検出手段を含むことを特徴とする請求項８に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１３】
前記フェイル検出部は、前記第２の制御信号に応じて前記フラッグ信号を選択的に転送する転送手段をさらに含むことを特徴とする請求項１２に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１４】
前記ＢＩＳＲブロックは前記比較部の結果等をインコーディングするフェイルインコーダと、
前記フェイルインコーダから出力された信号等をディコーディングし、前記コード信号を発生するコードビットディコーダとをさらに含むことを特徴とする請求項８に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１５】
前記ＢＩＳＲブロックは前記フェイルインコーダから出力された信号を駆動するインコーダ駆動部をさらに含むことを特徴とする請求項１４に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１６】
前記コードビットディコーダは、前記フラッグ信号に応じて制御されることを特徴とする請求項１４に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１７】
前記セルアレイは、
リペアの可否を示すフラッグビットを格納する多数のフラッグセルと、
コードビットデータを格納する多数のコードセルと、
フェイルセル等を取り替える多数のスペアセルと、
多数のメーンセルとを含むことを特徴とする請求項１に記載のテスト制御回路を有する半導体メモリ装置。
【請求項１８】
前記セルアレイは、
前記フラッグセル、コードセル、スペアセル及びメーンセルにデータを読み出すか書き込む多数のセンスアンプをさらに含むことを特徴とする請求項１７に記載のテスト制御回路を有する半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はテスト制御回路を有する半導体メモリ装置に関し、より詳しくは別途の命令信号に応じて外部テスタによるテスト、ＢＩＳＴ（Built-In Self Test）及びＢＩＳＲ（Built-In Self Repair）の独立的な状態を設定して自動的に行なう技術に関するものである。
【背景技術】
【０００２】
一般に、メモリチップ製造業者等が製造現場でメモリ機能をテストする。
【０００３】
使用者達は一般にそのシステムの適切な動作を行なうためチップの信頼度に依存する。
【０００４】
メモリチップ内のメモリセルの密度及びライン幅が引き続き減少するに伴い（現在は０.５μ以下）、望む信頼度を達成するのが困難になる。
【０００５】
従って、メモリ装置の製造業者達の目標は誤動作部品によるチップ収率の低減なくメモリ容量を増加させることである。
【０００６】
メモリチップが出荷される前に、メモリチップは通常メモリアレイ内のそれぞれのメモリセルが適宜に機能するのかを検証するテストを経る。
【０００７】
従来はメモリチップの製造現場で外部テスタ又は自動テスト装置（ＡＴＥ）を用いてテストされてきた。このテスト技術は、使用者が使用現場で欠陥のあるメモリセルを感知するのが困難である。たとえ使用者達が、テスト装置を使用可能であるとしても現場修理費が高く時間が消耗され実用的でない。
【０００８】
従って、あるメモリチップ等は内蔵された自体テスト（Built-In Self Test；以下、ＢＩＳＴと記す）と内蔵された自体修理（Built-In Self Repair；以下、ＢＩＳＲと記す）回路が設けられている。
【０００９】
ＢＩＳＴはメモリチップに電源が入ると（power-up）、メモリで多様なパターン等を読出し／書込みすることにより動作して故障メモリセルを決定する。
【００１０】
ＢＩＳＲ回路は、故障セルを含むロー又はカラムをメモリアレイ内の余分のロー又はカラムにリペアする。それ故に、全てのセルが動作不可能な場合にも本チップ等の機能を果たすことができる。何故ならば、ＢＩＳＴとＢＩＳＲは電源がシステムに印加される毎に実行され、次のシステム電源が印加される間に発生する潜在的故障も現場で感知することができるためである。
【００１１】
しかし、従来の技術に係るＢＩＳＴ及びＢＩＳＲはシステムに電源が印加される毎に無条件動作を行なうため、外部テスタを介するテストとリペアを行なう場合、二重にテストされて正確なテスト及びリペアを行なうことができないという問題点がある。
【特許文献１】米国特許第５９３６９００号明細書
【特許文献２】米国特許第６５６０７４０号明細書
【特許文献３】米国特許第６２５５８３６号明細書
【特許文献４】米国特許第６９４１４９９号明細書
【特許文献５】米国特許第６５０５３１３号明細書
【特許文献６】米国特許第６８２９７２８号明細書
【特許文献７】米国特許第６２２６７６４号明細書
【特許文献８】特開２００５−０３１０１８号公報
【特許文献９】特開２０００−１８７９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が達しようとする技術的課題は、別途の命令信号によりＢＩＳＴ及びＢＩＳＲの遂行と外部テスタによるテスト及びリペアが独立的に全て可能であるようにする。
【課題を解決するための手段】
【００１３】
本発明に係るテスト制御回路を有する半導体メモリ装置は、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。
【発明の効果】
【００１４】
本発明に係るテスト制御回路を有する半導体メモリ装置は別途の命令信号によりＢＩＳＴ、外部テスタによるテスト、ＢＩＳＲ及び外部テスタによるリペアが独立的に設定されることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明の好ましい実施の形態を詳しく説明する。しかし、本発明はここで説明される実施の形態に限定されず他の形態に具体化され得る。却って、ここで紹介される実施の形態は本発明の技術的思想が徹底且つ完全に開示され、当業者に本発明の思想が十分伝達されるよう提供されるものである。さらに、明細書の全体に亘って同一の参照番号等は同一の構成要素を示す。
【００１６】
図１は、本発明に係る半導体メモリ装置を示すブロック図である。
【００１７】
半導体メモリ装置はセルアレイ２、センスアンプアレイ４、アドレスディコーダ６、ＢＩＳＴ８、ＢＩＳＲ１０及び命令ディコーダ１２を含む。
【００１８】
ＢＩＳＴ８は、外部アドレスＥｘＡＤＤ及び外部データＥｘＩＯを受信する。
【００１９】
ＢＩＳＴ８とＢＩＳＲ１０はＢＩＳＲバスにより連結され、ＢＩＳＲ１０とセンスアンプアレイ４はデータバスにより連結される。
【００２０】
命令ディコーダ１２は、イネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮを発生してＢＩＳＴ８及びＢＩＳＲ１０の動作を制御する。従って、ＢＩＳＴモードとＢＩＳＲモードが独立的に制御できる。
【００２１】
アドレスディコーダ６は、ＢＩＳＴ８から出力された信号をディコーディングしてセルアレイ２をテストする。
【００２２】
命令ディコーダ１２のイネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮに応じた処理結果を示すと表１の通りである。
【００２３】
【表１】
2006338854.tif 000003
【００２４】
表１のように命令状態は４つの独立的な状態が可能である。
【００２５】
イネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮが全て「０」の場合、外部テスタによりテストが可能であり、フェイルビットリペア（fail bit repair）は行なわれない。
【００２６】
イネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮがそれぞれ「０」、「１」の場合、外部テスタによりテストが可能であり、外部テスタのリペアアルゴリズムの助力なくＢＩＳＲ１０によりフェイルビットリペアが自動に行なわれる。
【００２７】
イネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮがそれぞれ「１」、「０」の場合、ＢＩＳＴ８によりセルテストが可能であり、フェイルビットリペアは行なわれない。
【００２８】
イネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮが全て「１」の場合、ＢＩＳＴ８によりセルテストが可能であり、外部テストのリペアアルゴリズムの助力なくＢＩＳＲ１０によりフェイルビットリペアが自動に行なわれる。
【００２９】
図２は、図１に示されているブロック図の動作を示すフローチャートである。ここでは、ＤＲＡＭ又はＳＲＡＭのような揮発性メモリ装置に適する動作方法を示す。若し、ＦＲＡＭのような非揮発性メモリ装置の場合、引き続き繰り返す必要がない。
【００３０】
システム電源が一定レベルになりパワーオンとなれば、リセット信号が発生し（Ｓ１）ＢＩＳＴ８及びＢＩＳＲ１０が活性化される（Ｓ２）。
【００３１】
即ち、イネーブル信号ＢＩＳＴ＿ＥＮ、ＢＩＳＲ＿ＥＮが全て「１」となってＢＩＳＴ８によりセルテストが可能であり、外部テスタのリペアアルゴリズムの助力なくＢＩＳＲ１０によりフェイルビットリペアが自動に行なわれる。
【００３２】
設定が完了すればスタンバイモードに進入する（Ｓ３）。
【００３３】
図３は、図１に示されたＢＩＳＴ８を示す詳細ブロック図である。
【００３４】
ＢＩＳＴ８はアドレスバッファ１４、テストアドレスカウンタ１６、アドレスマルチプレクサ１８、データバッファ２０、テストデータパターン発生器２２及びＩＯマルチプレクサ２４を含む。
【００３５】
アドレスバッファ１４には外部アドレスＥｘＡＤＤが入力される。ここで、アドレスバッファ１４はイネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに活性化されれば非活性化となる。
【００３６】
テストアドレスカウンタ１６はイネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに活性化されれば活性化となり、テストアドレスＴＡＤＤを発生する。
【００３７】
アドレスマルチプレクサ１８は、イネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに活性化されるとテストアドレスＴＡＤＤをアドレスディコーダ６に出力する。
【００３８】
データバッファ２０は外部データＥｘＩＯが入力される。ここで、データバッファ２０はイネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに活性化されれば非活性化となる。
【００３９】
テストデータパターン発生器２２は、イネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに活性化されればテストデータパターンＴＤＰを発生する。
【００４０】
ＩＯマルチプレクサ２４は、イネーブル信号ＢＩＳＴ＿ＥＮがハイレベルに活性化されればテストデータパターンＴＤＰをＢＩＳＲバスに出力する。
【００４１】
図４は、図１に示されたセルアレイ２、センスアンプアレイ４及びＢＩＳＲ１０を示す詳細ブロック図である。
【００４２】
セルアレイ２は多数のサブセルアレイを含むが、ここでは１つのサブセルアレイのみを示した。
【００４３】
ここでは示されていないが、各サブセルアレイはリペアした状態なのか否かを示すフラッグビットＦを格納するフラッグセル、コードビットＣ０、Ｃ１を格納するコードセル、スペアセル及びメーンセルを含む。
【００４４】
メーンセルの場合、常に２ビットが対（pair）でテストされて２ビット単位にリペアが行なわれる。即ち、２ビット対は常に同一のデータを書き込んでテストする。
【００４５】
従って、スペアセルの場合常に２の倍数値となるようにする。ここではスペアセルが２ビットＳ０、Ｓ１の場合を例に挙げて説明する。
【００４６】
メーンセルの場合２ビットずつ対をなすが、ここでは４対Ｂ０、Ｂ１；Ｂ２、Ｂ３；Ｂ４、Ｂ５；Ｂ６、Ｂ７の例を挙げて説明する。
【００４７】
コードセルは４対のメーンセルをコード化するための情報Ｃ０、Ｃ１が格納される。
【００４８】
センスアンプアレイ４はフラッグビットセンスアンプ２６、コードビットセンスアンプ２８等、スペアビットセンスアンプ３０等及びメーンビットセンスアンプアレイ３２を含む。
【００４９】
ＢＩＳＲ１０はＩＯ取替部３４、比較部３６、フェイル検出部３８、フェイルインコーダ４０、インコーダ駆動部４２、コードビットディコーダ４４及びフラッグビット駆動部４６を含む。
【００５０】
比較部３６、フェイル検出部３８、フェイルインコーダ４０、インコーダ駆動部４２及びフラッグビット駆動部４６は、イネーブル信号ＢＩＳＲ＿ＥＮがハイレベルに活性化されるとき活性化となる。
【００５１】
コードビットディコーダ４４はイネーブル信号ＢＩＳＲ＿ＥＮがローレベルに非活性化されるときにのみ活性化となる。即ち、リペアモード時にはメーンセルのフェイルの可否を判定するためのメーンセルのみテストされる。
【００５２】
図５は、図４に示されたＩＯ取替部３４を示す詳細回路図である。
【００５３】
ＩＯ取替部３４はインバータＩＶ１〜ＩＶ４及びＮＭＯＳトランジスタＮＴ１〜ＮＴ１６を含む。ここで、ＮＭＯＳトランジスタＮＴ１〜ＮＴ８はスイッチの役割をする。
【００５４】
インバータＩＶ１〜ＩＶ４はコードディコーディング信号ＣＤ０１〜ＣＤ６７をそれぞれ反転する。
【００５５】
ＮＭＯＳトランジスタＮＴ１〜ＮＴ８は、コードディコーディング信号ＣＤ０１〜ＣＤ６７に応じて該当するメーンデータビットライン対Ｂ０、Ｂ１〜Ｂ６、Ｂ７をスペアラインＳ０、Ｓ１に連結する。
【００５６】
ＮＭＯＳトランジスタＮＴ９〜ＮＴ１６は、インバータＩＶ１〜ＩＶ４から出力された信号に応じて該当するメーンデータビートライン対Ｂ０、Ｂ１〜Ｂ６、Ｂ７の連結を断切する。
【００５７】
ここでは、１対のスペアビットが存在するため、コードディコーディング信号ＣＤ０１〜ＣＤ６７のうち１つの信号のみハイレベルに活性化され、残りはローレベルに非活性化される。
【００５８】
図６は図４に示された比較部３６を示す詳細回路図である。
【００５９】
比較部３６は排他的ＯＲゲート（exclusive ＯＲ gate）ＸＯＲ０１〜ＸＯＲ６７及びＡＮＤゲートＡＮＤ１〜ＡＮＤ４を含む。
【００６０】
排他的ＯＲゲートＸＯＲ０１〜ＸＯＲ６７は、ＩＯ取替部３４により取替えが完了したメーンデータビットライン対Ｂ０、Ｂ１〜Ｂ６、Ｂ７上のデータの同一の可否をそれぞれ検出する。
【００６１】
即ち、同一のデータを書き込んだあと再度読み出すとき同一のデータが検出されれば、正常に排他的ＯＲゲートＸＯＲ０１〜ＸＯＲ６７の出力は「０」であるが、２つのデータが同一でなければ、即ちフェイルビットが存在すれば排他的ＯＲゲートＸＯＲ０１〜ＸＯＲ６７の出力は「１」となる。
【００６２】
ＡＮＤゲートＡＮＤ１〜ＡＮＤ４はイネーブル信号ＢＩＳＲ＿ＥＮがハイレベルに活性化されるとき、排他的ＯＲゲートＸＯＲ０１〜ＸＯＲ６７の出力をフェイルビットＦＢ０１〜ＦＢ６７で出力し、イネーブル信号ＢＩＳＲ＿ＥＮがローレベルに非活性化されれば全てがローレベルであるフェイルビットＦＢ０１〜ＦＢ６７を出力する。
【００６３】
図７は図４に示されたフェイル検出部３８を示す詳細回路図である。
【００６４】
フェイル検出部３８はＮＯＲゲートＮＲ１、インバータＩＶ５及びＡＮＤゲートＡＮＤ５を含む。
【００６５】
ＮＯＲゲートＮＲ１はフェイルビットＦＢ０１〜ＦＢ６７の不定論理合算を行ない、インバータＩＶ５はＮＯＲゲートＮＲ１の出力を反転する。
【００６６】
ＡＮＤゲートＡＮＤ５は、イネーブル信号ＢＩＳＲ＿ＥＮがハイレベルに活性化されるときインバータＩＶ５の出力をフェイルビット設定信号ＦＢ＿ＳＥＴで出力し、イネーブル信号ＢＩＳＲ＿ＥＮがローレベルに非活性化されればローレベルのフェイルビット設定信号ＦＢ＿ＳＥＴを出力する。
【００６７】
フラッグビット駆動部４６は、フェイルビット設定信号ＦＢ＿ＳＥＴによりフラッグイネーブル信号Ｆ＿ＥＮの状態を設定する。
【００６８】
図４に示されたフェイルインコーダ４０の動作を表２を参照して説明する。
【００６９】
【表２】
2006338854.tif 000004
【００７０】
フェイルインコーダ４０はイネーブル信号ＢＩＳＲ＿ＥＮがハイレベルに活性化された状態で、入力のフェイルビットＦＢ０１が「１」であれば出力のインコーディングコードＥＣ０、ＥＣ１が全て「０」となり、フェイルビットＦＢ２３が「１」であればインコーディングコードＥＣ０、ＥＣ１はそれぞれ「０」、「１」となり、フェイルビットＦＢ４５が「１」であればインコーディングＥＣ０、ＥＣ１はそれぞれ「１」、「０」となり、フェイルビットＦＢ６７が「１」であればインコーディングコードＥＣ０、ＥＣ１が全て「１」となる。
【００７１】
フェイルインコーダ４０は４ビット入力２ビット出力の一般的なインコーダ回路で構成されるため、ここではこの詳細な回路構成に対する説明は省略する。
【００７２】
図４に示されたコードビットディコーダ４４の動作を表３を参照して説明する。
【００７３】
【表３】
2006338854.tif 000005
【００７４】
コードビットディコーダ４４はイネーブル信号ＢＩＳＲ＿ＥＮがローレベルに非活性化され、フラッグイネーブル信号Ｆ＿ＥＮがハイレベルに活性化されれば活性化となる。
【００７５】
コードビットディコーダ４４が活性化された状態で、インコーディングコードＥＣ０、ＥＣ１がインコーダ駆動部４２により駆動された駆動コードＳＣ０、ＳＣ１が全て「０」であればコードディコーディング信号ＣＤ０１が「１」に活性化され、駆動コードＳＣ０、ＳＣ１がそれぞれ「１」、「０」であればコードディコーディング信号ＣＤ２３が「１」に活性化され、駆動コードＳＣ０、ＳＣ１がそれぞれ「０」、「１」であればコードディコーディング信号ＣＤ４５が「１」に活性化され、駆動コードＳＣ０、ＳＣ１が全て「１」であればコードディコーディング信号ＣＤ６７が「１」に活性化される。
【００７６】
コードビットディコーダ４４はイネーブル信号ＢＩＳＲ＿ＥＮがハイレベルに活性化されるか、フラッグイネーブル信号Ｆ＿ＥＮがローレベルに非活性化されればコードディコーディング信号ＣＤ０１〜ＣＤ６７は全て「０」に設定する。
【００７７】
コードビットディコーダ４４は２ビット入力４ビット出力の一般的なディコーダ回路で構成されるため、ここではこの詳細な回路構成に対する説明は省略する。
【００７８】
図８は、図１及び図４に示されたセルアレイ２の一例を示す詳細回路図である。ここでは非揮発性ＦＲＡＭセルを利用する場合を例に挙げて説明する。
【００７９】
セルアレイ２は多数のサブセルアレイ４８を含み、各サブセルアレイ４８はワードラインＷ／ＬとプレートラインＰ／Ｌにより選択され制御される多数のメモリセル５０を含む。
【００８０】
ここで、メモリセル５０は１つのセルトランジスタＴ及び１つの強誘電体キャパシタＦＣを含む。
【００８１】
図９は、図１及び図４に示されたセルアレイ２の他の例を示す詳細回路図である。ここでは非揮発性ＦＲＡＭセルを利用する場合を例に挙げて説明する。
【００８２】
セルアレイ２は多数のサブセルアレイ５２を含み、各サブセルアレイ５２はメーンビットラインＭＢＬ、サブビットラインＳＢＬ、多数のメモリセル５０及び多数のスイッチ手段ＮＴ１７〜ＮＴ２１を含む。ここで、多数のメモリセル５０はワードラインＷＬ＜０＞〜ＷＬ＜ｎ＞及びプレートラインＰＬ＜０＞〜ＰＬ＜ｎ＞により選択されて制御され、多数のスイッチＮＴ１７〜ＮＴ２１はそれぞれメーンビットラインプルダウン信号ＭＢＰＤ、サブビットラインＳＢＬ、サブビットラインプルダウン信号ＳＢＰＤ、サブビットラインスイッチ信号ＳＢＳＷ２、ＳＢＳＷ１により制御される。ここで、ＳＢＰＵはサブビットラインプルアップ電圧である。
【００８３】
メモリセル５０は、セルトランジスタＴ及び１つの強誘電体キャパシタＦＣを含む。
【００８４】
図１０は、図１及び図４に示されたセルアレイ２のさらに他の例を示す詳細回路図である。ここではＤＲＡＭセルを利用する場合を例に挙げて説明する。
【００８５】
セルアレイ２は多数のサブセルアレイ５４を含み、各サブセルアレイ５４はワードラインＷ／Ｌにより選択される多数のメモリセル５６を含む。
【００８６】
ここで、メモリセル５６は１つのセルトランジスタＴ及び１つのキャパシタＣを含む。
【００８７】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００８８】
【図１】本発明に係る半導体メモリ装置を示すブロック図である。
【図２】図１に示されたブロック図の動作を示すフローチャートである。
【図３】図１に示されたＢＩＳＴ８を示す詳細ブロック図である。
【図４】図１に示されたセルアレイ２、センスアンプアレイ４及びＢＩＳＲ１０を示す詳細ブロック図である。
【図５】図４に示されたＩＯ取替部３４を示す詳細回路図である。
【図６】図４に示された比較部３６を示す詳細回路図である。
【図７】図４に示されたフェイル検出部３８を示す詳細回路図である。
【図８】図１及び図４に示されたセルアレイ２を示す詳細回路図である。
【図９】図１及び図４に示されたセルアレイ２を示す詳細回路図である。
【図１０】図１及び図４に示されたセルアレイ２を示す詳細回路図である。
【符号の説明】
【００８９】
２  セルアレイ
４  センスアンプアレイ
６  アドレスディコーダ
８  ＢＩＳＴ
１０  ＢＩＳＲ
１２  命令ディコーダ
１４  アドレスバッファ
１６  テストアドレスカウンタ
１８  アドレスマルチプレクサ
２０  データバッファ
２２  テストデータパターン発生器
２４  ＩＯマルチプレクサ
２６  フラッグビットセンスアンプ
２８  コードビットセンスアンプ
３０  スペアビットセンスアンプ
３２  メーンビットセンスアンプアレイ
３４  ＩＯ取替部
３６  比較部
３８  フェイル検出部
４０  フェイルインコーダ
４２  インコーダ駆動部
４４  コードビットディコーダ
４６  フラッグビット駆動部
４８、５２、５４  サブセルアレイ
５０、５６  メモリセル
【図１】
2006338854.tif 000006
【図２】
2006338854.tif 000007
【図３】
2006338854.tif 000008
【図４】
2006338854.tif 000009
【図５】
2006338854.tif 000010
【図６】
2006338854.tif 000011
【図７】
2006338854.tif 000012
【図８】
2006338854.tif 000013
【図９】
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【図１０】
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