(57)【要約】【目的】  メモリに対するデータの不正なコピーを検出することができるようにする。【構成】  Ｓ１〜Ｓ３で、メモリのアドレスＢをリードし、そのアドレスＢとそのアドレスＢの記憶領域に記憶されたデータＢＤとを検出し、その検出後、アドレスＡにリードアクセスし、そのアドレスＡとそのアドレスＡの記憶領域に記憶されたデータＡＤとを検出し、上記検出したアドレスＡとデータＡＤとアドレスＢとデータＢＤとを記憶する。Ｓ４〜Ｓ６で、データＡＤと、アドレスＡ、アドレスＢ、データＡＤ又はデータＢＤとの論理演算を実行してデータＲＤを算出し、データ出力部へ出力し、データ出力部によって論理演算結果のデータＲＤをバスを介してＣＰＵへ出力し、ＣＰＵは、以上の経過を経てアドレスＡに記憶されているデータＡＤを読み取らず、バスに出力された論理演算結果のデータＲＤをアドレスＡのリードデータとして取り込む。【選択図】        図２
2006079207.tif 000002
【特許請求の範囲】
【請求項１】
データを読み書き可能なメモリから第１アドレスに記憶された第１データを読み出すとき、第２アドレスに記憶された第２データを検出し、該検出後に前記第１アドレスに記憶された第１データを検出し、上記検出した前記第１アドレスと前記第１データと前記第２アドレスと前記第２データとを記憶するアドレス・データ検出記憶手段と、該アドレス・データ検出記憶手段に記憶された前記第１データと、前記第１アドレス、前記第２アドレス、前記第１データ又は前記第２データとの論理演算によってデータを算出する論理演算手段と、該論理演算手段によって算出されたデータを前記第１アドレスの第１データとして出力するデータ出力手段とを備えたことを特徴とするメモリ制御装置。
【請求項２】
データを読み書き可能なメモリの第１アドレスに第１データを書き込むとき、第２アドレスに記憶された第２データを検出し、該検出後に前記第１アドレスにアクセスし、前記第１アドレスに書き込む第１データを検出し、前記第１アドレスと前記検出した前記第１データと前記第２アドレスと前記第２データとを記憶するアドレス・データ検出記憶手段と、該アドレス・データ検出記憶手段に記憶された前記第１データと、前記第１アドレス、前記第２アドレス又は前記第２データとの論理演算によってデータを算出する論理演算手段と、該論理演算手段によって算出されたデータを前記第１アドレスに書き込む前記第１データとして入力するデータ入力手段とを備えたことを特徴とするメモリ制御装置。
【請求項３】
前記論理演算手段は、前記アドレス・データ検出記憶手段に記憶された前記第１データと、前記第１アドレス、前記第２アドレス、前記第１データ又は前記第２データとを組み合わせたものとの論理演算によってデータを算出する手段であることを特徴とする請求項１記載のメモリ制御装置。
【請求項４】
前記論理演算手段は、前記アドレス・データ検出記憶手段に記憶された前記第１データと、前記第１アドレス、前記第２アドレス又は前記第２データとを組み合わせたものとの論理演算によってデータを算出する手段であることを特徴とする請求項２記載のメモリ制御装置。
【請求項５】
請求項１乃至４のいずれか一項に記載のメモリ制御装置の前記メモリを搭載したことを特徴とするプロセスカートリッジ。
【請求項６】
請求項１乃至４のいずれか一項に記載のメモリ制御装置を搭載し、前記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、該データ判定手段によってデータが正しくないと判定されたときには各種パラメータに初期値をセットする初期化手段とを備えたことを特徴とする電子装置。
【請求項７】
請求項１乃至４のいずれか一項に記載のメモリ制御装置を搭載し、前記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、該データ判定手段によってデータが正しいと判定されたときにはアドオン機能を付加するアドオン機能付加手段とを備えたことを特徴とする電子装置。
【請求項８】
請求項５記載のプロセスカートリッジを搭載し、前記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、該データ判定手段によってデータが正しくないと判定されたときには各種パラメータに初期値をセットする初期化手段とを備えたことを特徴とする電子装置。
【請求項９】
請求項５記載のプロセスカートリッジを搭載し、前記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、該データ判定手段によってデータが正しいと判定されたときにはアドオン機能を付加するアドオン機能付加手段とを備えたことを特徴とする電子装置。
【請求項１０】
請求項１又は３記載のメモリ制御装置の前記メモリを備えたプロセスカートリッジを搭載し、前記アドレス・データ検出記憶手段、前記論理演算手段及び前記データ出力手段を、前記プロセスカートリッジの外部に設けたことを特徴とする電子装置。
【請求項１１】
請求項２又は４記載のメモリ制御装置の前記メモリを備えたプロセスカートリッジを搭載し、前記アドレス・データ検出記憶手段、前記論理演算手段及び前記データ入力手段を、前記プロセスカートリッジの外部に設けたことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ制御装置とプロセスカートリッジと電子装置に関する。
【背景技術】
【０００２】
従来、メモリのブロック内アドレスの基準値と、そのブロック内アドレスの基準値の上位側に設けられたブロックアドレスの基準値とを含むベースアドレスと、それらの基準値に対する変位を示すディスプレースメントとを加算して出力すると共に、ブロック内アドレスの加算による桁上り信号を出力し、ブロックアドレスの基準値とその基準値に対するディスプレースメントとを加算して出力し、その出力によって指定されるタグメモリの記憶領域と１ブロック上位の記憶領域のデータを読み出しておき、上記桁上り信号によってそれらのデータの一方を選択して出力することにより、ブロック内アドレスの加算結果を待たずにタグメモリのデータを読み出すメモリ制御装置（例えば、特許文献１参照）があった。
【０００３】
また、第１データバスの伝送データのビット数に対して２以上の正の整数倍数のビット数のデータを伝送可能な第２データバスを設け、主記憶手段から偶数アドレスとその偶数アドレスから連続するアドレスによって指定されるデータのビット数を含み、上記第２ビット数のデータを読み出すようにし、ＣＰＵが上記偶数アドレスの次に上記偶数アドレスに１を加えた奇数アドレスを送出した場合、キャッシュ記憶手段には先のキャッシュ動作によってすでに上記奇数アドレスに対応するデータが記憶されていて必ずキャッシュヒット状態になるようにしたメモリ制御装置（例えば、特許文献２参照）があった。
さらに、シーケンシャルにアクセスする記憶領域を有し、通常時には識別情報を書き換え不能に格納すると共に所定条件時には書き込み可能となる領域を有する記憶セルを備えて、所望の記憶装置を選択するようにしたメモリ制御装置（例えば、特許文献３参照）があった。
【特許文献１】特開平４−７６６４８号公報
【特許文献２】特開平６−１６１８９１号公報
【特許文献３】特開２００２−１４８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のメモリ制御装置では、メモリに対するデータの不正なコピーを検出することができないという問題があった。
この発明は上記の点に鑑みてなされたものであり、メモリに対するデータの不正なコピーを検出することができるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
この発明は上記の目的を達成するため、次の（１）〜（４）の各メモリ制御装置を提供する。
（１）データを読み書き可能なメモリから第１アドレスに記憶された第１データを読み出すとき、第２アドレスに記憶された第２データを検出し、その検出した後に上記第１アドレスに記憶された第１データを検出し、上記検出した上記第１アドレスと上記第１データと上記第２アドレスと上記第２データとを記憶するアドレス・データ検出記憶手段と、そのアドレス・データ検出記憶手段に記憶された上記第１データと、上記第１アドレス、上記第２アドレス、上記第１データ又は上記第２データとの論理演算によってデータを算出する論理演算手段と、その論理演算手段によって算出されたデータを上記第１アドレスの第１データとして出力するデータ出力手段を備えたメモリ制御装置。
【０００６】
（２）データを読み書き可能なメモリの第１アドレスに第１データを書き込むとき、第２アドレスに記憶された第２データを検出し、その検出した後に上記第１アドレスにアクセスし、上記第１アドレスに書き込む第１データを検出し、上記第１アドレスと上記検出した上記第１データと上記第２アドレスと上記第２データとを記憶するアドレス・データ検出記憶手段と、そのアドレス・データ検出記憶手段に記憶された上記第１データと、上記第１アドレス、上記第２アドレス又は上記第２データとの論理演算によってデータを算出する論理演算手段と、その論理演算手段によって算出されたデータを上記第１アドレスに書き込む上記第１データとして入力するデータ入力手段を備えたメモリ制御装置。
【０００７】
（３）上記（１）のメモリ制御装置において、上記論理演算手段を、上記アドレス・データ検出記憶手段に記憶された上記第１データと、上記第１アドレス、上記第２アドレス、上記第１データ又は上記第２データとを組み合わせたものとの論理演算によってデータを算出する手段にしたメモリ制御装置。
（４）上記（２）のメモリ制御装置において、上記論理演算手段を、上記アドレス・データ検出記憶手段に記憶された上記第１データと、上記第１アドレス、上記第２アドレス又は上記第２データとを組み合わせたものとの論理演算によってデータを算出する手段にしたメモリ制御装置。
【０００８】
また、次の（５）のプロセスカートリッジと（６）〜（１１）の各電子装置も提供する。
（５）上記（１）〜（４）のいずれかのメモリ制御装置の上記メモリを搭載したプロセスカートリッジ。
（６）上記（１）〜（４）のいずれかのメモリ制御装置を搭載し、上記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、そのデータ判定手段によってデータが正しくないと判定されたときには各種パラメータに初期値をセットする初期化手段を備えた電子装置。
【０００９】
（７）上記（１）〜（４）のいずれかのメモリ制御装置を搭載し、上記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、そのデータ判定手段によってデータが正しいと判定されたときにはアドオン機能を付加するアドオン機能付加手段を備えた電子装置。
（８）上記（５）のプロセスカートリッジを搭載し、上記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、そのデータ判定手段によってデータが正しくないと判定されたときには各種パラメータに初期値をセットする初期化手段を備えた電子装置。
【００１０】
（９）上記（５）のプロセスカートリッジを搭載し、上記論理演算手段によって算出されたデータに基づいてデータが正しいか否かを判定するデータ判定手段と、そのデータ判定手段によってデータが正しいと判定されたときにはアドオン機能を付加するアドオン機能付加手段を備えた電子装置。
（１０）上記（１）又は（３）のメモリ制御装置の上記メモリを備えたプロセスカートリッジを搭載し、上記アドレス・データ検出記憶手段、上記論理演算手段及び上記データ出力手段を、上記プロセスカートリッジの外部に設けた電子装置。
（１１）上記（２）又は（４）のメモリ制御装置の上記メモリを備えたプロセスカートリッジを搭載し、上記アドレス・データ検出記憶手段、上記論理演算手段及び上記データ入力手段を、上記プロセスカートリッジの外部に設けた電子装置。
【発明の効果】
【００１１】
この発明によるメモリ制御装置とプロセスカートリッジと電子装置は、メモリに対するデータの不正なコピーを検出することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
図１は、この発明の一実施例の電子装置の構成を示すブロック図である。
この電子装置は、プロセスカートリッジ１とメモリ制御装置３を搭載しているパーソナルコンピュータ等の情報処理装置である。
プロセスカートリッジ１は、メモリ１０を搭載している。そのメモリ１０は、アドレスＡ（第１アドレス）である記憶領域１１と、アドレスＢ（第２アドレス）である記憶領域１２とを有するデータを読み書き可能な記憶部である。
インタフェース（Ｉ／Ｆ）２は、メモリ１０とのＩ／Ｆであり、パラレルまたはシリアル方式でのアクセスを行う。このＩ／Ｆには少なくともアドレス信号とデータ信号及びリードアクセスかライトアクセスかを判断する信号を含む。
【００１３】
メモリ制御装置３は、アドレス・データ検出記憶部１３、論理演算部１４、データ出力部１５、論理演算部１６、データ入力部１７を備えている。
アドレス・データ検出記憶部１３は、データを読み書き可能なメモリ１０の記憶領域１１に記憶されたデータＡＤ（第１データ）を読み出すとき、記憶領域１２のアドレスＢとその記憶領域１２に記憶されたデータＢＤ（第２データ）とを検出し、その検出した後、記憶領域１１のアドレスＡとその記憶領域１１に記憶されたデータＡＤとを検出し、上記検出したアドレスＡとデータＡＤとアドレスＢとデータＢＤとを記憶する処理を行う。
また、データを読み書き可能なメモリ１０の記憶領域１１にデータＡＤを書き込むとき、記憶領域１２のアドレスＢと記憶領域１２に記憶されたデータＢＤとを検出し、その検出した後、記憶領域１１のアドレスＡを検出してアクセスし、記憶領域１１に書き込むデータＡＤを検出し、アドレスＡと上記検出したデータＡＤとアドレスＢとデータＢＤとを記憶する処理も行う。
【００１４】
論理演算部１４は、アドレス・データ検出記憶部１３に記憶されたデータＡＤと、アドレスＡ、アドレスＢ、データＡＤ又はデータＢＤとの論理演算によってデータＲＤを算出する処理を行う。
データ出力部１５は、論理演算部１４によって算出されたデータＲＤを、アドレスＡの記憶領域１１から読み出したデータＡＤとして外部へ出力する処理と、論理演算部１４の演算処理をパススルーしたデータを外部へ出力する処理を選択して行う。
【００１５】
論理演算部１６は、アドレス・データ検出記憶部１３に記憶されたデータＡＤと、アドレスＡ、アドレスＢ又はデータＢＤとの論理演算によってデータＲＤを算出する処理を行う。
データ入力部１７は、論理演算部１６によって算出されたデータＲＤを、アドレスＡの記憶領域１１に書き込むデータＡＤとしてＩ／Ｆ２へ入力する処理と、論理演算部１６の演算処理をパススルーしたデータをＩ／Ｆ２へ入力する処理を選択して行う。
バス４は、ＣＰＵ５がメモリ制御装置３との間でデータＡＤをやりとりする通信線である。
【００１６】
ＣＰＵ５は、この電子装置全体の制御を司り、メモリ制御装置３との間でデータＡＤをやりとりする処理と、論理演算部１４，１６によって算出されたデータＲＤに基づいてデータが正しいか否かを判定するデータ判定処理と、そのデータ判定処理によってデータが正しくないと判定されたときには各種パラメータに初期値をセットする初期化処理と、上記データ判定処理によってデータが正しいと判定されたときにはアドオン機能を付加するアドオン機能付加処理とを行う。
このように、ＣＰＵ５は、バス４を使用して、メモリ１０からデータを読み出す際には１３〜１５の各部を使用し、メモリ１０へデータを書き込む際には１３、１６、１７の各部を使用する。
【００１７】
図２は、この電子装置におけるメモリ１０からのリード動作を示すフローチャート図である。
この処理では、予めメモリ１０のアドレスＡの記憶領域１１にはデータＡＤとしてオリジナルか否かを示すＩＤデータが記憶されているものとする。
メモリ１０の記憶領域１１に記憶されたデータＡＤを読み出すとき、ステップ（図中「Ｓ」で示す）１〜３で、アドレス・データ検出記憶部は、メモリのアドレスＢをリードし、そのアドレスＢとそのアドレスＢの記憶領域に記憶されたデータＢＤとを検出し、その検出後、アドレスＡにリードアクセスし、そのアドレスＡとそのアドレスＡの記憶領域に記憶されたデータＡＤとを検出し、上記検出したアドレスＡとデータＡＤとアドレスＢとデータＢＤとを記憶する。
【００１８】
ステップ４、５で、論理演算部は、アドレス・データ検出記憶部に記憶されたデータＡＤと、アドレスＡ、アドレスＢ、データＡＤ又はデータＢＤとの論理演算を実行してデータＲＤを算出し、データ出力部へ出力する。または、データＡＤと、アドレスＡ、アドレスＢ、データＡＤ又はデータＢＤとを組み合わせたものとの論理演算を実行してデータＲＤを算出し、データ出力部へ出力する。そして、データ出力部によって論理演算結果のデータＲＤをバスを介してＣＰＵへ出力する。
ステップ６で、ＣＰＵは、以上の経過を経てアドレスＡに記憶されているデータＡＤを読み取らず、バスに出力された論理演算結果のデータＲＤをアドレスＡのリードデータとしてリードして（読み取って）取り込む。
【００１９】
ステップ７で、ＣＰＵは、上記取り込んだデータＲＤに基づいてそのデータＲＤが正しいか否かを判定し、正しいと判定された場合は、ステップ８でアドオン機能を付加し、この処理を終了する。
一方、ステップ７でデータＲＤが正しくないと判定された場合は、ステップ９で各種機能に関する各種パラメータに初期値をセットし、オプションを含まない必要最小限の機能に限定して、この処理を終了する。
上記アドオン機能としては、メモリの増設、電子装置の処理スピード、各種登録件数などが例として挙げられる。
【００２０】
このようにして、プロセスカートリッジのメモリに対する不正なデータのコピーが検出可能であり、所定の論理演算によってコピー履歴が分かるようにすることができ、コピー方式をより複雑にして不正なデータのコピーを防ぐことができる。
また、不正なデータのコピーを検出した場合、メモリの記憶した個々のパラメータを使用せずに差別化を行うことができる。
さらに、正しいデータのコピーを検出した場合、メモリの記憶した個々のパラメータを使用すると共にアドオン機能を加えて差別化を行うことができる。
さらにまた、システム設計の自由度を増すと共に、メモリを搭載しているプロセスカートリッジの価格を下げることができる。
【００２１】
図３は、この電子装置におけるメモリ１０に対するライト動作を示すフローチャート図である。
この処理では、メモリ１０のアドレスＡの記憶領域１１にデータＡＤとしてオリジナルか否かを示すＩＤデータを書き込む場合を説明する。
メモリ１０の記憶領域１１にデータＡＤを書き込むとき、ステップ（図中「Ｓ」で示す）１１〜１３で、アドレス・データ検出記憶部は、メモリのアドレスＢをリードし、そのアドレスＢとそのアドレスＢの記憶領域に記憶されたデータＢＤとを検出し、その検出後、メモリのアドレスＡの記憶領域にライトアクセスし、データ入力部はバスを介してＣＰＵからデータＡＤを入力し、そのアドレスＡとそのアドレスＡの記憶領域に記憶するデータＡＤとを検出し、上記検出したアドレスＡとデータＡＤとアドレスＢとデータＢＤとを記憶する。
【００２２】
ステップ１４、１５で、論理演算部は、アドレス・データ検出記憶部に記憶されたデータＡＤと、アドレスＡ、アドレスＢ又はデータＢＤとの論理演算を実行してデータＲＤを算出し、データ入力部へ入力する。または、データＡＤと、アドレスＡ、アドレスＢ又はデータＢＤとを組み合わせたものとの論理演算を実行してデータＲＤを算出し、データ入力部へ入力する。
ステップ１６で、データ入力部は、メモリのアドレスＡの記憶領域に論理演算結果のデータＲＤをデータＡとして書き込む。
【００２３】
ステップ１７で、ＣＰＵは、上記書き込んだデータＲＤに基づいてそのデータＲＤが正しいか否かを判定し、正しいと判定された場合は、ステップ１８でアドオン機能を付加し、この処理を終了する。
一方、ステップ１７でデータＲＤが正しくないと判定された場合は、ステップ１９で各種機能に関する各種パラメータに初期値をセットし、オプションを含まない必要最小限の機能に限定して、この処理を終了する。
【００２４】
上記アドオン機能としては、メモリの増設、電子装置の処理スピード、各種登録件数などが例として挙げられる。
このようにして、メモリに対してオリジナルの製作者による正しいデータのコピー方法を提供することができ、コピー方式をより複雑にして不正なデータのコピーを防ぐことができる。
【産業上の利用可能性】
【００２５】
この発明によるメモリ制御装置とプロセスカートリッジと電子装置は、デスクトップパソコン，ノートブックパソコン等のパーソナルコンピュータにおいても適用することができる。
【図面の簡単な説明】
【００２６】
【図１】この発明の一実施例の電子装置の構成を示すブロック図である。
【図２】図１に示す電子装置におけるメモリからのリード動作を示すフローチャート図である。
【図３】図１に示す電子装置におけるメモリに対するライト動作を示すフローチャート図である。
【符号の説明】
【００２７】
１：プロセスカートリッジ    ２：インタフェース（Ｉ／Ｆ）    ３：メモリ制御装置    ４：バス    ５：ＣＰＵ    １０：メモリ    １１，１２：記憶領域    １３：アドレス・データ検出記憶部    １４，１６：論理演算部    １５：データ出力部    １７：データ入力部
【図１】
2006079207.tif 000003
【図２】
2006079207.tif 000004
【図３】
2006079207.tif 000005