(57)【要約】【課題】冗長メモリセルのテスト時間を短縮する。【解決手段】アドレス設定が出来ずシリアルアクセスのみの半導体記憶装置におけるカラムデコーダは、冗長ヒューズ信号を出力する冗長ヒューズ２０と、カラムアドレスＡＹｉｊをデコードするカラムデコード回路３０と、このカラムデコード回路３０のデコード結果の出力先を冗長ヒューズ信号により切り替えるカラムデコード切替回路４０と、このカラムデコード切替回路４０の出力信号を駆動してノーマルカラム線ＣＬ０〜ＣＬ３及び冗長カラム線ＲＲＣＬ０へ出力するカラムドライバ５０とにより構成されている。カラムデコード回路３０は、ノーマルカラム線ＣＬ０〜ＣＬ３の動作後に連続して冗長カラム線ＲＣＬ０を動作させる構成になっている。【選択図】図１
2006079668.tif 000002
【特許請求の範囲】
【請求項１】
冗長箇所がプログラムされた冗長ヒューズ信号を出力する冗長ヒューズと、
ノーマルカラム線の選択時に第１の電位になり、前記ノーマルカラム線の選択終了後に連続して選択される冗長カラム線の選択時に第２の電位に遷移する冗長アドレス信号が与えられ、前記第１の電位により活性化し、カラムアドレスをデコードしてノーマルカラム線選択信号を出力した後、前記第２の電位により非活性化して前記ノーマルカラム線選択信号の出力を停止するデコード手段と、前記冗長アドレス信号の第２の電位に応答し、前記ノーマルカラム線選択信号の出力後にこれに連続して冗長カラム線選択信号を出力する出力手段とを有するカラムデコード回路と、
前記冗長ヒューズ信号により転送先が切り替えられ、前記ノーマルカラム線選択信号をその切り替えられた転送先へ出力する第１の転送手段と、冗長セルテスト信号に応答して前記冗長カラム線選択信号の通過又は遮断を制御する第２の転送手段とを有するカラムデコード切替回路と、
カラムイネーブル信号により活性化し、前記第１の転送手段から出力された前記ノーマルカラム線選択信号を駆動して前記ノーマルカラム線へ出力する第１の駆動素子と、前記カラムイネーブル信号により活性化し、前記第１の駆動素子の出力後に連続して、前記第２の転送手段から出力された前記冗長カラム線選択信号を駆動して前記冗長カラム線へ出力する第２の駆動素子とを有するカラムドライバと、
を備えたことを特徴とする半導体記憶装置のデコーダ。
【請求項２】
冗長箇所がプログラムされた冗長ヒューズ信号を出力する冗長ヒューズと、
ノーマルカラム線の選択時に第１の電位になり、冗長カラム線の選択時に第２の電位に遷移する冗長セルテスト信号が与えられ、前記第１の電位により活性化し、カラムアドレスをデコードして第１のノーマルカラム線選択信号を出力し、前記第２の電位により非活性化して前記第１のノーマルカラム線選択信号の出力を停止する第１のデコード手段と、前記カラムアドレスをデコードしてこのデコード結果に基づき、前記冗長セルテスト信号の第１の電位により活性化して第２のノーマルカラム線選択信号を出力し、前記冗長セルテスト信号の第２の電位により非活性化して冗長カラム線選択信号を出力する第２のデコード手段とを有するカラムデコード回路と、
前記冗長ヒューズ信号により転送先が切り替えられ、前記第１のノーマルカラム線選択信号をその切り替えられた転送先へ出力する第１の転送手段と、前記冗長ヒューズ信号により転送先が切り替えられ、前記第２のデコード手段から出力された前記第２のノーマルカラム線選択信号又は前記冗長カラム線選択信号をその切り替えられた転送先へ出力する第２の転送手段とを有するカラムデコード切替回路と、
カラムイネーブル信号により活性化し、前記第１及び第２の転送手段から出力された前記第１及び第２のノーマルカラム線選択信号を駆動して前記ノーマルカラム線へ出力する第１の駆動素子と、前記カラムイネーブル信号により活性化し、前記第２の転送手段から出力された前記冗長カラム線選択信号を駆動して前記冗長カラム線へ出力する第２の駆動素子とを有するカラムドライバと、
を備えたことを特徴とする半導体記憶装置のデコーダ。
【請求項３】
前記デコード手段及び前記駆動素子は論理回路により構成し、前記転送手段はトランスファゲートにより構成にしたことを特徴とする請求項１又は２記載の半導体記憶装置のデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＩＦ０（First-In First-Out）メモリやシリアルレジスタ等のアドレスをランダムにアクセスすることが出来ず、シリアルアクセスのみが可能で、且つダイナミック型のメモリセルを使用している半導体記憶装置におけるデコーダ、特に、その冗長メモリセルの試験回路に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置における不良メモリセルを救済するための冗長回路としては、例えば、次の文献等に記載されるものがあった。
【０００３】
【特許文献１】特開平６−２０３５９０号公報
【０００４】
この特許文献１には、ランダムアクセス可能なフラッシュメモリ（例えば、紫外線による消去可能で電気的に書き込み可能なＥＰＲＯＭ）等の電気的一括消去型の不揮発性半導体記憶装置において、ロウ（Row、行）側のワード線冗長回路に関する技術が記載されている。
【０００５】
又、ＭＯＳトランジスタのゲートの容量と、高入力抵抗による電荷の蓄積による記憶作用を利用したダイナミック型メモリセルを使用する半導体記憶装置において、冗長メモリセルを用意し、不良メモリセルを救済する方法が広く実用化されているが、特にカラム（Column、列）方向の不良メモリセル救済の方法の１つとして、不良メモリセル以降のメモリセルが順次シフトされる、いわゆるシフト型冗長回路が用いられている。このシフト型冗長回路を搭載した半導体記憶装置の構成例を図８に示す。
【０００６】
図８は、従来の半導体記憶装置の概略を示す構成図である。
この半導体記憶装置は、シフト型冗長回路を有し、ＦＩＦＯメモリ等のようにアドレス設定が出来ず、シリアルアクセスのみが可能なメモリであり、データを格納するメモリセルアレイ１を有している。メモリセルアレイ１は、ロウ方向の複数のワード線ＷＬと、この複数のワード線ＷＬに対して直交する複数のビット線ＢＬ及び逆相ビット線ＢＬｂ対と、この各ビット線ＢＬ，ＢＬｂ対に対して平行に配置され且つ電気的に接続された複数の転送データ線ＤＬ及び逆相転送データ線ＤＬｂ対とを有している。各ワード線ＷＬと各ビット線ＢＬ，ＢＬｂとの交差箇所には、ダイナミック型のメモリセル２がそれぞれ接続されてマトリクス状に配置されている。各ダイナミック型のメモリセル２は、電源線に接続された電荷蓄積用のキャパシタ２ａと、このキャパシタ２ａとビット線ＢＬ，ＢＬｂとの間に接続された電荷転送用のＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という。）２ｂとで構成された１トランジスタ型のメモリセルであり、そのＮＭＯＳ２ｂのゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬ又はＢＬｂに接続されている。
【０００７】
複数のワード線ＷＬは、ロウアドレスをデコードするロウデコーダ部３に接続され、このロウデコーダ部３の出力によって選択的に活性化されるようになっている。複数のビット線ＢＬ，ＢＬｂ対の一端側にはセンスアンプ部４−１が接続され、更に、そのビット線ＢＬ，ＢＬｂ対の他端側にもセンスアンプ部４−２が接続されている。センスアンプ部４−１は、各ビット線ＢＬ，ＢＬｂ間にそれぞれ接続された複数のセンスアンプ５Ａを有している。同様に、センスアンプ部４−２も、各ビット線ＢＬ，ＢＬｂ間にそれぞれ接続された複数のセンスアンプ５Ｂを有している。各センスアンプ５Ａ，５Ｂは、データのリード（読み出し）時におけるビット線ＢＬ，ＢＬｂ間の電位差を増幅する回路である。
【０００８】
各ビット線ＢＬ，ＢＬｂ対にそれぞれ接続された複数の転送データ線ＤＬ，ＤＬｂ対の一端側には、リードレジスタ部６−１が接続され、更に、その転送データ線ＤＬ，ＤＬｂ対の他端側にも、ライトレジスタ部６−２が接続されている。リードレジスタ部６−１は、各転送データ線ＤＬ，ＤＬｂ間にそれぞれ接続された複数のリードレジスタ７Ａを有している。各リードレジスタ７Ａは、ビット線ＢＬ，ＢＬｂ対から読み出されたリードデータを、各転送データ線ＤＬ，ＤＬｂ対を介して受け取り、一時保持する回路である。各ライトレジスタ７Ｂは、メモリセル２へのライト（書き込み）データを一時保持し、この保持したライトデータを転送データ線ＤＬ，ＤＬｂを介してビット線ＢＬ，ＢＬｂへ送出する回路である。
【０００９】
各転送データ線ＤＬ，ＤＬｂ対の一端側には、各データ転送用ＮＭＯＳ８Ａ−１，８Ａ−２対を介して一対のリードデータ線ＲＤＬが接続され、その各ＮＭＯＳ８Ａ−１，８Ａ−２対の共通ゲートがカラム線ＣＬを介してリード用カラムデコーダ部９−１に接続されている。カラムデコーダ部９−１は、リード用カラムアドレスをデコードして複数のＮＭＯＳ８Ａ−１，８Ａ−２対をオン／オフ制御し、転送データ線ＤＬ，ＤＬｂ対の一端側とリードデータ線ＲＤＬとを接続するものであり、複数のデコーダ１０Ａにより構成されている。各転送データ線ＤＬ，ＤＬｂ対の他端側にも、各データ転送用ＮＭＯＳ８Ｂ−１，８Ｂ−２対を介して一対のライトデータ線ＷＤＬが接続され、その各ＮＭＯＳ８Ｂ−１，８Ｂ−２対の共通ゲートがカラム線ＣＬを介してライト用カラムデコーダ部９−２に接続されている。カラムデコーダ部９−２は、ライト用カラムアドレスをデコードして複数のＮＭＯＳ８Ｂ−１，８Ｂ−２対をオン／オフ制御し、転送データ線ＤＬ，ＤＬｂ対の他端側とライトデータ線ＷＤＬとを接続するものであり、複数のデコーダ１０Ｂにより構成されている。各デコーダ１０Ａ，１０Ｂは、入力されるカラムアドレスが異なるものの、同一の回路で構成されている。
【００１０】
図８に示すメモリセルアレイ１の内、例えば、上部の複数のビット線ＢＬ，ＢＬｂに接続された複数のメモリセル２群がノーマルセル部（通常セル部）１１、最下部のビット線ＢＬ，ＢＬｂに接続された複数のメモリセル２ｓ群が冗長セル部１２になっている。冗長セル部１２は、ノーマルセル部１１内の不良メモリセル２を救済するために、その不良メモリセル２がデータの読み書き（アクセス）の対象になった時に、その不良メモリセル２に代えて冗長メモリセル２ｓがアクセスされる。
【００１１】
図８の半導体記憶装置において、あるワード線ＷＬとビット線ＢＬに接続されたメモリセル２に対してデータＤＡを書き込む場合、供給されたロウアドレスＡＸ及びカラムアドレスＡＹがロウデコーダ部３及びライト用カラムデコーダ部９−２によりデコードされ、ワード線ＷＬが“Ｈ”レベルに活性化されると共に、カラムアドレスＡＹ箇所のＮＭＯＳ８Ｂ−１，８Ｂ−２がオン状態になる。ライトデータ線ＷＤＬに入力されたライト用のデータＤＡは、オン状態のＮＭＯＳ８Ｂ−１，８Ｂ−２を介してこれに接続された転送データ線ＤＬ，ＤＬｂへ送られ、これに接続されたレジスタ７Ｂに保存される。レジスタ７Ｂに保存されたデータＤＡは、転送データ線ＤＬ，ＤＬｂを介してこれに接続されたビット線ＢＬ，ＢＬｂへ送られ、“Ｈ”レベルのワード線ＷＬによりオン状態になっているメモリセル２内のＮＭＯＳ２ｂを介して、キャパシタ２ａに記憶される。
【００１２】
例えば、予めメモリセル２に欠陥があってこの不良メモリセル２が冗長メモリセル２ｓに置き換えられている場合、ロウアドレスＡＸ及びカラムアドレスＡＹが供給されると、これがロウデコーダ部３及びライト用デコーダ部９−２によりデコードされ、不良メモリセル２に代えて冗長メモリセル２ｓが選択され、この冗長メモリセル２ｓに対してデータＤＡの書き込みが行われる。
【００１３】
又、メモリセル２に記憶されたデータＤＡを読み出す場合、供給されたロウアドレスＡＸがロウデコーダ部３によりデコードされ、ワード線ＷＬが“Ｈ”レベルに活性化されて、これに接続された複数のメモリセル２，・・・内の各ＮＭＯＳ２ｂがオン状態になる。各メモリセル２，・・・内の各ＮＭＯＳ２ｂがオン状態になると、各キャパシタ２ａに記憶されたデータＤＡが各ビット線ＢＬ，ＢＬｂ対へ読み出され、これに接続された各センスアンプ５Ａにより増幅された後、各レジスタ７Ａに保持される。供給されたリード用カラムアドレスＡＹがリード用カラムデコーダ部９−１によりデコードされ、カラムアドレスＡＹ箇所のＮＭＯＳ８Ａ−１，８Ａ−２のみがオン状態になる。すると、レジスタ７Ａに保持されたデータＤＡが、転送データ線ＤＬ，ＤＬｂ及びオン状態のＮＭＯＳ８Ａ−１，８Ａ−２を介してリードデータ線ＲＤＬに読み出される。
【００１４】
例えば、予めメモリセル２に欠陥があってこの不良メモリセル２が冗長メモリセル２ｓに置き換えられている場合、不良メモリセル２に記憶されるデータＤＡは、この不良メモリセル２に代えて冗長メモリセル２ｓに記憶されている。そのため、データ読み出しのためにロウアドレスＡＸ及びカラムアドレスＡＹが供給されると、これがロウデコーダ部３及びリード用カラムデコーダ部９−１によりデコードされ、不良メモリセル２に代えて冗長メモリセル２ｓが選択され、この冗長メモリセル２ｓからデータＤＡの読み出しが行われる。
【００１５】
この種の半導体記憶装置では、不良メモリセル２の救済率を上げるための方法として、製造時におけるプロービング試験時に、複数の冗長メモリセル２ｓ中に不良メモリセル２ｓがないかどうかの冗長セルテストを実施することがある。冗長メモリセル２ｓ中に不良メモリセル２ｓが有れば、この不良メモリセル２ｓを使用しないようにプログラムする。
【００１６】
冗長セルテストを実施するためには、図示しないテスト端子等により、動作モードを冗長メモリセル２ｓが必ず選択されるモードとし、そのアドレスを指定することで冗長メモリセル２ｓの欠陥の有無を判定できる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のＦＩＦ０メモリやシリアルレジスタ等のアドレス設定が出来ずシリアルアクセスのみが可能な図８のような半導体記憶装置では、回路構成上、リセット入力により、メモリ空間の先頭アドレスからシリアルにライト／リードを実施することが出来るが、汎用ＤＲＡＭ（Dynamic Random Access Memory）等のように任意のアドレスからのライト／リードを実施することが出来ない。そのため、カラム方向の冗長セルテストを実施するためには、冗長メモリセル２ｓのアドレスのみを指定することが出来ないため、冗長セルテストモードにした上で、全メモリ空間をアクセスする必要があった。この結果、冗長メモリセル２ｓの欠陥判定のためだけに全メモリ空間をアクセスするため、テスト時間が増大するといった課題があった。
【課題を解決するための手段】
【００１８】
本発明の半導体記憶装置のデコーダでは、冗長箇所がプログラムされた冗長ヒューズ信号を出力する冗長ヒューズと、デコード手段及び出力手段を有するカラムデコード回路と、第１、第２の転送手段を有するカラムデコード切替回路と、第１、第２の駆動素子を有するカラムドライバとを備えている。
【００１９】
前記カラムデコード回路内のデコード手段は、ノーマルカラム線の選択時に第１の電位になり、前記ノーマルカラム線の選択終了後に連続して選択される冗長カラム線の選択時に第２の電位に遷移する冗長アドレス信号が与えられ、前記第１の電位により活性化し、カラムアドレスをデコードしてノーマルカラム線選択信号を出力した後、前記第２の電位により非活性化して前記ノーマルカラム線選択信号の出力を停止する。前記出力手段は、前記冗長アドレス信号の第２の電位に応答し、前記ノーマルカラム線選択信号の出力後にこれに連続して冗長カラム線選択信号を出力する。
【００２０】
前記カラムデコード切替回路内の第１の転送手段は、前記冗長ヒューズ信号により転送先が切り替えられ、前記ノーマルカラム線選択信号をその切り替えられた転送先へ出力する。前記第２の転送手段は、冗長セルテスト信号に応答して前記冗長カラム線選択信号の通過又は遮断を制御する。前記カラムドライバ内の第１の駆動素子は、カラムイネーブル信号により活性化し、前記第１の転送手段から出力された前記ノーマルカラム線選択信号を駆動して前記ノーマルカラム線へ出力する。前記第２の駆動素子は、前記カラムイネーブル信号により活性化し、前記第１の駆動素子の出力後に連続して、前記第２の転送手段から出力された前記冗長カラム線選択信号を駆動して前記冗長カラム線へ出力する。
【００２１】
本発明の他の半導体記憶装置のデコーダでは、冗長箇所がプログラムされた冗長ヒューズ信号を出力する冗長ヒューズと、第１、第２のデコード手段を有するカラムデコード回路と、第１、第２の転送手段を有するカラムデコード切替回路と、第１、第２の駆動素子を有するカラムドライバとを備えている。
【００２２】
前記カラムデコード回路内の第１のデコード手段は、ノーマルカラム線の選択時に第１の電位になり、冗長カラム線の選択時に第２の電位に遷移する冗長セルテスト信号が与えられ、前記第１の電位により活性化し、カラムアドレスをデコードして第１のノーマルカラム線選択信号を出力し、前記第２の電位により非活性化して前記第１のノーマルカラム線選択信号の出力を停止する。前記第２のデコード手段は、前記カラムアドレスをデコードしてこのデコード結果に基づき、前記冗長セルテスト信号の第１の電位により活性化して第２のノーマルカラム線選択信号を出力し、前記冗長セルテスト信号の第２の電位により非活性化して冗長カラム線選択信号を出力する。
【００２３】
前記カラムデコード切替回路内の第１の転送手段は、前記冗長ヒューズ信号により転送先が切り替えられ、前記第１のノーマルカラム線選択信号をその切り替えられた転送先へ出力する。前記第２の転送手段は、前記冗長ヒューズ信号により転送先が切り替えられ、前記第２のデコード手段から出力された前記第２のノーマルカラム線選択信号又は前記冗長カラム線選択信号をその切り替えられた転送先へ出力する。前記カラムドライバ内の第１の駆動素子は、カラムイネーブル信号により活性化し、前記第１及び第２の転送手段から出力された前記第１及び第２のノーマルカラム線選択信号を駆動して前記ノーマルカラム線へ出力する。前記第２の駆動素子は、前記カラムイネーブル信号により活性化し、前記第２の転送手段から出力された前記冗長カラム線選択信号を駆動して前記冗長カラム線へ出力する。
【００２４】
上記デコーダにおいて、例えば、デコード手段及び駆動素子は論理回路により構成され、転送手段はトランスファゲートにより構成されている。
【発明の効果】
【００２５】
本発明の半導体記憶装置のデコーダによれば、ノーマル（通常）メモリセルの欠陥テスト時に、ノーマルメモリセルヘのアクセス後に連続して冗長メモリセルをアクセスすることが可能となる。これにより、冗長セルテストを別に実施し、不要なメモリセルヘのアクセスをする必要が無くなるため、テスト時間の短縮が可能となる。
【００２６】
本発明の他の半導体記憶装置のデコーダによれば、カラムアドレスの状態に無関係に冗長メモリセルのみを順次アクセスすることが可能となる。これにより、冗長セルテストの際に、不要なメモリセルヘのアクセスをする必要が無くなるため、テスト時間の短縮が可能となる。
【発明を実施するための最良の形態】
【００２７】
本発明では、冗長ヒューズから、冗長箇所がプログラムされた冗長ヒューズ信号が出力され、カラムデコード切替回路へ送られる。カラムデコード回路内のデコード手段は、ノーマルカラム線の選択時に第１の電位になり、ノーマルカラム線の選択終了後に連続して選択される冗長カラム線の選択時に第２の電位に遷移する冗長アドレス信号が与えられ、前記第１の電位により活性化し、カラムアドレスをデコードしてノーマルカラム線選択信号をカラムデコード切替回路へ出力した後、前記第２の電位により非活性化してノーマルカラム線選択信号の出力を停止する。カラムデコード回路内の出力手段は、冗長アドレス信号の第２の電位に応答し、ノーマルカラム線選択信号の出力後にこれに連続して冗長カラム線選択信号をカラムデコード切替回路へ出力する。
【００２８】
カラムデコード切替回路内の第１の転送手段は、冗長ヒューズ信号により転送先が切り替えられ、ノーマルカラム線選択信号をその切り替えられた転送先へ出力する。第２の転送手段は、冗長セルテスト信号に応答して冗長カラム線選択信号の通過又は遮断を制御する。すると、カラムドライバ内の第１の駆動素子は、カラムイネーブル信号により活性化し、第１の転送手段から出力されたノーマルカラム線選択信号を駆動してノーマルカラム線へ出力する。更に、第２の駆動素子は、カラムイネーブル信号により活性化し、第１の駆動素子の出力後に連続して、第２の転送手段から出力された冗長カラム線選択信号を駆動して冗長カラム線へ出力する。
【実施例１】
【００２９】
（実施例１の構成）
図１は、本発明の実施例１を示す図８の半導体記憶装置におけるカラムデコーダ部内のデコーダの概略の回路図である。
【００３０】
図１のデコーダは、図８のカラムデコーダ部９−１，９−２を構成する各デコーダ１０Ａ，１０Ｂに相当する回路である。なお、図１では図面を簡略化するために、４本のノーマルカラム線ＣＬ０〜ＣＬ３と１本の冗長カラム線ＲＣＬ０を有する構成例が示されている。
【００３１】
この図１のデコーダは、主として、冗長ヒューズ信号を出力する冗長ヒューズ２０と、カラムアドレスＡＹｉｊをデコードするカラムデコード回路３０と、このカラムデコード回路３０のデコード結果の出力先を冗長ヒューズ信号により切り替えるカラムデコード切替回路４０と、このカラムデコード切替回路４０の出力信号を駆動してノーマルカラム線ＣＬ０〜ＣＬ３及び冗長カラム線ＲＲＣＬ０へ出力するカラムドライバ５０とにより構成されている。
【００３２】
冗長ヒューズ２０は、切断可能なヒューズ２１−１〜２１−４を直列に接続したヒューズ配線２１と、このヒューズ配線２１の一端に接続され、ヒューズ配線２１に信号を送出するためのヒューズドライバ２２と、ヒューズ配線２１の他端に接続され、ヒューズ配線２１の電位を保持しておくためのヒューズクランプ２３と、インバータ２４−１〜２４−４とにより主に構成されている。
【００３３】
インバータ２４−１は、ヒューズ２１−１，２４−２間のヒューズノードＦＮ１を入力とし、ノードＮｄ１を出力とする。インバータ２４−２は、ヒューズ２１−２，２１−３間のヒューズノードＦＮ２を入力とし、ノードＮｄ２を出力とする。インバータ２４−３は、ヒューズ２１−３，２１−４間のヒューズノードＦＮ３を入力とし、ノードＮｄ３を出力とする。インバータ２４−４は、ヒューズ２１−４、ヒューズクランプ２３間のヒューズノードＦＮ４を入力とし、ノードＮｄ４を出力とする。インバータ２４−１〜２４−４の出力ノードＮｄ１〜Ｎｄ４が冗長ヒューズ２０の出力となり、カラムデコード切替回路４０に入力されている。
【００３４】
ヒューズクランプ２３は、電源線に接続されたＰチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という。）２３ａ，２３ｂと、インバータ２３ｃとにより主に構成されている。ＰＭＯＳ２３ｂ及びインバータ２３ｃにより、ラッチ回路が構成されている。イネーブル信号ＦＥ“Ｌ”レベルのときはＰＭＯＳ２３ａがオンし、イネーブル信号ＦＥが“Ｈ”レベルのときは、インバータ２３ｃを介してＰＭＯＳ２３ｂがオンすることにより、ヒューズ配線２１を“Ｈ”レベルに保持する。ここで、ＰＭＯＳ２３ｂは、そのオン抵抗がヒューズ配線２１の抵抗値よりも十分大きくなるようなディメンジョンを使用している。
【００３５】
カラムデコード回路３０は、逆相冗長アドレス信号Ａｂにより活性化し、カラムアドレスＡＹｉｊをデコードしてノーマルカラム線選択信号を出力するデコード手段（例えば、３入力の否定論理積ゲート（以下、「ＮＡＮＤ」という。）３１−１〜３１−４、及びこれらの出力信号を反転するインバータ３２−１〜３２−４）と、逆相冗長アドレス信号Ａｂを反転して冗長カラム線選択信号をノードＮ１５へ出力する出力手段（例えば、インバータ３２−５）とにより主に構成されている。インバータ３２−１〜３２−４は、ＮＡＮＤ３１−１〜３１−４の出力を入力とし、カラムデコード切替回路４０に入力されるノードＮｄ１１〜Ｎｄ１４を出力としている。
【００３６】
カラムデコード切替回路４０は、冗長ヒューズ２０の出力ノードＮｄ１〜Ｎｄ４を入力とするインバータ４１−１〜４１−４と、冗長セルテスト信号Ｃを反転するインバータ４１−５と、ＮＭＯＳ及びＰＭＯＳからなるトランスファゲート４２−１〜４２−９と、それぞれ２段ずつ直列に接続されているＮＭＯＳ４３−１，４４−１〜４３−５，４４−５とにより主に構成されている。トランスファゲート４２−１〜４２−９は、出力ノードＮｄ１〜Ｎｄ４及び冗長セルテスト信号Ｃとインバータ４１−１〜４１−５の出力ノードとにより、カラムデコード回路３０の出力ノードＮｄ１１〜Ｎｄ１５と、カラムデコード切替回路４０の出力であるノードＮｄ２１〜Ｎｄ２５との接続を切り替える回路である。２段ずつ直列に接続されたＮＭＯＳ４３−１，４４−１〜４３−５，４４−５は、出力ノードＮｄ２１〜Ｎｄ２５と接地線との間にそれぞれ接続されている。インバータ４１−１〜４１−４、トランスファゲート４２−１〜４２−８、及びＮＭＯＳ４３−１，４４−１〜４３−４，４４−４により、第１の転送手段が構成されている。又、インバータ４１−５、トランスファゲート４２−９、及びＮＭＯＳ４３−５，４４−５により、第２の転送手段が構成されている。
【００３７】
カラムデコード回路３０内のインバータ３２−１の選択デコード出力ノードＮｄ１１は、冗長ヒューズ２０の出力ノードＮｄ１が“Ｈ”レベルであれば、トランスファゲート４２−１がオンすることにより、このトランスファゲート４２−１を介してノードＮｄ２１に出力され、ノードＮｄ１が“Ｌ”レベルであれば、トランスファゲート４１−２がオンすることにより、このトランスファゲート４１−２を介してノードＮｄ２２に出力される。以下同様に、ノードＮｄ２〜Ｎｄ４及び冗長セルテストモード信号Ｃの状態により、インバータ３２−２〜３２−５の出力ノードＮｄ１２〜Ｎｄ１５の内、ノードＮｄ１２がノードＮｄ２２もしくはノードＮｄ２３に出力され、ノードＮｄ１３がノードＮｄ２３もしくはノードＮｄ２４に出力され、ノードＮｄ１４がノードＮｄ２４もしくはノードＮｄ２５に出力され、ノードＮｄ１５がノードＮｄ２５に出力される。そのノードＮｄ２１〜Ｎｄ２５がカラムデコード切替回路４０の出力となり、カラムドライバ５０に入力される。
【００３８】
カラムドライバ５０は、ノーマルカラム線ＣＬ０〜ＣＬ３及び冗長カラム線ＲＣＬ０の出力タイミングを決定するためのカラムイネーブル信号ＣＬＥによりゲートが開き、カラムデコード切替回路４０により転送されたカラムデコード回路３０の出力信号を通過させる２入力のＮＡＮＤ５１−１〜５１−５と、ノーマルカラム線ＣＬ０〜ＣＬ３及び冗長カラム線ＲＣＬ０を駆動するためのインバータ５２−１〜５２−５とにより主に構成されている。ＮＡＮＤ５１−１〜５１−４、及びインバータ５２−１〜５２−４により、第１の駆動素子が構成され、ＮＡＮＤ５１−５、及びインバータ５２−５により、第２の駆動素子が構成されている。
【００３９】
カラムデコード切替回路４０の出力ノードＮｄ２１が“Ｈ”レベルである場合、カラムイネーブル信号ＣＬＥが“Ｈ”レベルとなる区間と同期して、ＮＡＮＤ５１−１、及びインバータ５２−１を介して、ノーマルカラム線ＣＬ０が駆動される。以下同様に、ノードＮｄ２２が“Ｈ”レベルである時にノーマルカラム線ＣＬ１が駆動され、ノードＮｄ２３が“Ｈ”レベルである時にノーマルカラム線ＣＬ２が駆動され、ノードＮｄ２４が“Ｈ”レベルである時にノーマルカラム線ＣＬ３が駆動され、ノードＮｄ２５が“Ｈ”レベルである時に冗長カラム線ＲＣＬ０が駆動される。
【００４０】
次に、本実施例１の特徴を明確にするために、先の提案回路の構成及び動作について説明する。
（先の提案回路の構成及び動作）
先の提案回路では、例えば、図１において、カラムデコード回路３０内の３入力ＮＡＮＤ３１−１〜３１−４が、冗長アドレス信号Ａｂが入力されず、カラムアドレスＡＹｉｊのみが入力される２入力ＮＡＮＤ（説明の便宜上、符号３１−１Ｐ〜３１−４Ｐを付しておく）になっている。冗長アドレス信号Ａｂを入力とするインバータ３２−５、冗長セルテストモード信号Ｃを入力するインバータ４１−５及びトランスファゲート４２−９が設けられていない。又、ＮＭＯＳ４４−５のゲートが電源線に接続されている。
【００４１】
このような先の提案回路では、次の（１）、（２）のような試験動作を行う。
（１）  先の提案回路における冗長回路未使用時の動作：図２
図２は、先の提案回路における冗長回路未使用時の動作を示すタイミング波形図である。
冗長メモリセル以外の全メモリセルの試験を実施する場合（冗長カラム線ＲＣＬ０を使用しない場合）の動作は、次のようになる。
【００４２】
ヒューズイネーブル信号ＦＥが“Ｌ”レベルから“Ｈ”レベルに変化すると、ヒューズ配線２１上のヒューズノードＦＮ１〜ＦＮ４が“Ｈ”レベルから“Ｌ”レベルになり、これがインバータ２４−１〜２４−４により反転されて出力ノードＮｄ１〜Ｎｄ４が“Ｈ”になる。その結果、カラムデコード切替回路４０内のインバータ４１−１〜４１−４１−４の出力側が“Ｌ”となり、トランスファーゲート４２−１〜４２−８の内、トランスファゲート４２−１，４２−３，４２−５，４２−７がオンする。トランスファゲート４２−１，４２−３，４２−５，４２−７がオンした後、例えば、カラムデコード回路３０内の２入力ＮＡＮＤ３１−１Ｐ〜３１−４ＰによりカラムアドレスＡＹｉｊがデコードされ、これがインバータ３２−１〜３２−４で反転されて出力ノードＮｄ１１〜Ｎｄ１４の内の出力ノードＮｄ１１が選択されて“Ｈ”レベルになったとすると、トランスファゲート４２−１を通ってノードＮｄ２１が“Ｈ”レベルとなる。次いで、カラムイネーブル信号ＣＬＥが“Ｈ”レベルとなる期間と同期して、ＮＡＮＤ５１−１の出力信号が“Ｈ”レベルから“Ｌ”レベルになり、これがインバータ５２−１で反転されて、ノーマルカラム線ＣＬ０が“Ｌ”レベルから“Ｈ”レベルとなる。同様に、ノードＮｄ２２〜Ｎｄ２４が“Ｈ”レベルとなり、ノードＮｄ２５は“Ｈ”レベルとならないため、ノーマルカラム線ＣＬ０〜ＣＬ３のみが使用されることになる。
【００４３】
（２）  先の提案回路における冗長セルテストモード時の動作：図３
図３は、先の提案回路における冗長セルテストモード時の動作を示すタイミング波形図である。
【００４４】
冗長メモリセルを試験する場合の動作は、次のようになる。
ヒューズイネーブル信号ＦＥが“Ｌ”レベルであるため、ヒューズノードＦＮ１〜ＦＮ４は、ヒューズドライバ２２と、ヒューズクランプ２３内のＰＭＯＳ２３ａと、このＰＭＯＳ２３ａの出力を受けたインバータ２３ｃとＰＭＯＳ２３ｂとから成るラッチ回路とにより、“Ｈ”レベルとなり、これがインバータ２４−１〜２４−４により反転して出力ノードＮｄ１〜Ｎｄ４が“Ｌ”レベルとなる。その結果、カラムデコード切替回路４０内のトランスファゲート４２−１〜４２−８の内、トランスファゲート４２−２，４２−４，４２−６，４２−８がオンし、ノードＮｄ２２，Ｎｄ２３，Ｎｄ２４，Ｎｄ２５の内のいずれかが“Ｈ”レベルとなるため、ノーマルカラム線ＣＬ０は使用されず、ノーマルカラム線ＣＬ１，ＣＬ２，ＣＬ３と冗長カラム線ＲＬＣ０が使用されることになる。
【００４５】
ここで、汎用ＤＲＡＭ等、任意のアドレスを指定できる場合においては、選択デコード出力ノードＮｄ１４が“Ｈ”レベルとなるようなアドレスを指定することで、冗長カラム線ＲＣＬ０のみを選択することが出来る。しかし、図８のようなＦＩＦ０メモリ等のアドレス設定が出来ずにシリアルアクセルのみの半導体記憶装置では、任意のアドレスが指定できないため、選択デコード出力ノードＮｄ１１〜Ｎｄ１４を順次選択することとなり、冗長カラム線ＲＣＬ０のみでなく、ノーマルカラム線ＣＬ１〜ＣＬ３もアクセスする必要がある。そのため、先の提案回路では、上述の［発明が解決しようとする課題］で説明したように、冗長メモリセルの欠陥判定のためだけに全メモリ空間をアクセスすることになるので、テスト時間が増大する。
【００４６】
そこで、本実施例１の回路では、図１に示すように、カラムデコード回路３０内の２入力ＮＡＮＤ３１−１Ｐ〜３１−４Ｐの入力をカラムアドレスＡＹｉｊの２入力から、冗長アドレス信号Ａｂを加えた３入力ＮＡＮＤ３１−１〜３１−４へと変更し、冗長アドレス信号Ａｂを入力とし、カラムデコード切替回路４０に入力されるノードＮｄ１５を出力としているインバータ３２−５と、冗長セルテストモード信号Ｃを入力とするインバータ４１−５と、冗長セルテストモード信号Ｃとインバータ４１−５の出力ノードにより、インバータ３２−５の出力ノードＮｄ１５の接続を切り替えるトランスファゲート４２−９とを追加している。
【００４７】
このような構成にすることにより、本実施例１では、次のような試験動作を行う。
（実施例１の動作）
図４は、本実施例１の図１の動作（冗長セルテストモード）を示すタイミング波形図である。
【００４８】
ヒューズイネーブル信号ＦＥ、冗長セルテストモード信号Ｃ、及び冗長アドレス信号Ａｂが“Ｈ”レベルになり、該ヒューズイネーブル信号ＦＥの“Ｈ”レベルにより、インバータ２２の出力側が“Ｌ”レベルになると共に、ＰＭＯＳ２３ａがオフする。すると、ヒューズノードＦＮ１〜ＦＮ４が“Ｌ”レベルとなり、これがインバータ２４−１〜２４−４により反転されて出力ノードＮｄ１〜Ｎｄ４が“Ｈ”レベルとなる。出力ノードＮｄ１〜Ｎｄ４の“Ｈ”レベルは、インバータ４１−１〜４１−４１−４により反転され、カラムデコード切替回路４０内のトランスファゲート４２−１〜４２−８の内、トランスファゲート４２−１，４２−３，４２−５，４２−７がオンする。冗長アドレス信号Ａｂの“Ｈ”レベルによりＮＡＮＤ３１−１〜３１−４が活性化しているので、ＮＡＮＤ３１−１〜３１−４によりカラムアドレスＡＹｉｊがデコードされ、これがインバータ３２−１〜３２−４で反転される。例えば、インバータ３２−１の出力ノードＮｄ１１が選択された場合は、トランスファゲート４２−１と、カラムイネーブル信号ＣＬＥに同期して活性化するＮＡＮＤ５１−１と、インバータ５２−１とを通して、ノーマルカラム線ＣＬ０が使用される。以下同様に、出力ノードＮｄ１２，Ｎｄ１３，Ｎｄ１４が選択された場合は、それぞれノーマルカラム線ＣＬ１，ＣＬ２，ＣＬ３が使用されることになる。また、冗長セルテストモード信号Ｃは“Ｈ”レベルになっているので、これがインバータ４１−５で反転され、トランスファゲート４２−９がオンし、常にインバータ４１−５の出力ノードＮｄ１５とノードＮｄ２５が接続されている。
【００４９】
ここで、本実施例１の図１の半導体記憶装置は、ＦＩＦ０メモリ等のシリアルアクセスメモリに関するものであるため、ノーマルカラム線ＣＬ０〜ＣＬ３は図４の通り順に選択されるが、ノーマルカラム線ＣＬ３が選択された後、冗長アドレス信号Ａｂを“Ｌ”レベルとすることで、ＮＡＮＤ３１−１〜３１−４の出力側が“Ｈ”レベルなり、これがインバータ３２−１〜３２−４で反転され、この出力ノードＮｄ１１〜Ｎｄ１４が“Ｌ”レベルとなり、冗長アドレス信号Ａｂの“Ｌ”レベルがインバータ３２−５で反転されてこの出力ノードＮｄ１５が“Ｈ”レベルとなり、トランスファゲート４２−９、ＮＡＮＤ５１−５、及びインバータ５２−５を介して冗長カラム線ＲＣＬ０が選択されることになる。
【００５０】
（実施例１の効果）
本実施例１によれば、通常のメモリセルの欠陥テスト時に、通常メモリセルヘのアクセス後に連続して冗長メモリセルをアクセスすることが可能となる。これにより、先の提案書のように、冗長セルテストを別に実施し、不要なメモリセルヘのアクセスをする必要が無くなるため、テスト時間の短縮が可能となる。
【実施例２】
【００５１】
（実施例２の構成）
図５は、本発明の実施例２を示す半導体記憶装置におけるカラムデコーダ部内のデコーダの概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。又、図６は、図５の回路全体を示す構成図である。
【００５２】
図５のデコーダでは、図１のカラムデコード回路３０に代えて、これとは構成の異なるカラムデコード回路３０Ａが設けられている。このカラムデコード回路３０Ａでは、図１の冗長アドレス信号Ａｂに代えて、反転冗長セルテスト信号Ｃｂが用いられ、図１の冗長セルテスト信号Ｃ、インバータ３２−５，４１−５、及びトランスファゲート４２−９が省略され、３入力ＮＡＮＤ３１−４及びインバータ３２−４に代えて、第２のデコード手段（例えば、２入力ＮＡＮＤ３１−４Ａ，３２−４Ａ）が設けられている。２入力ＮＡＮＤ３１−４Ａは、カラムアドレスＡＹｉｊを入力し、この出力信号と反転冗長セルテスト信号Ｃｂとが２入力ＮＡＮＤ３２−４Ａに入力され、このＮＡＮＤ３２−４Ａの出力側がノードＮｄ１４になっている。ＮＡＮＤ３１−１〜３１−３、及びインバータ３２−１〜３２−３により、第１の転送手段が構成されている。その他の構成は、図１と同様である。
【００５３】
更に、図５のデコーダは、一般的に図６のように、複数のブロック（図６では３ブロックが例示されている）として使用されるが、それぞれのブロックの反転冗長セルテスト信号を別信号Ｃｂ１〜Ｃｂ３としている。なお、各ブロックの冗長カラム線は、符号ＲＣＬ０，ＲＣＬ１，ＲＣＬ２で表示されている。
【００５４】
（実施例２の動作）
図７は、本実施例２の図６の動作（冗長セルテストモード）を示すタイミング波形図である。
本実施例２の試験動作では、先の提案回路の動作と同様に、ヒューズイネーブル信号ＦＥが“Ｌ”レベルであるため、冗長ヒューズ２０からの出力ノードＮｄ１〜Ｎｄ４は“Ｌ”レベルとなり、カラムデコード切替回路４０内のトランスファゲート４２−１〜４２−８の内、トランスファゲート４２−２，４２−４，４２−６，４２−８がオンする。この状態にて、反転冗長セルテスト信号Ｃｂ１を“Ｌ”レベルとすることで、カラムデコード回路３ＯＡ内のＮＡＮＤ３１−１〜３１−３，３２−４Ａの出力側が“Ｈ”レベルになり、出力ノードＮｄ１１，Ｎｄ１２，Ｎｄ１３が“Ｌ”レベル、出力ノードＮｄ１４が“Ｈ”レベルとなる。そのため、カラムデコード切替回路４０の出力ノードＮｄ２１〜Ｎｄ２４が“Ｌ”レベル、出力ノードＮｄ２５が“Ｈ”レベルとなり、カラムイネーブル信号ＣＬＥが“Ｈ”レベルとなった場合に、冗長カラム線ＲＣＬ０が選択される。以下同様に、反転冗長セルテスト信号Ｃｂ２，Ｃｂ３を順次“Ｌ”レベルとすることで、各ブロックの冗長カラム線ＲＣＬ１，ＲＣＬ２のみが順に選択される。
【００５５】
（実施例２の効果）
本実施例２によれば、アドレスをシリアルにしか動作できない場合においても、カラムアドレスＡＹｉｊの状態に無関係に冗長メモリセルのみを順次アクセスすることが可能となる。これにより、冗長セルテストの際に、不要なメモリセルヘのアクセスをする必要が無くなるため、テスト時間の短縮が可能となる。又、実施例１の回路と比較して、回路構成素子数が少ないので、レイアウト面積の削減も可能となる。
【実施例３】
【００５６】
本発明は、上記実施例１、２に限定されず、種々の変形が可能である。この変形例である実施例３としては、例えば、次の（ａ）、（ｂ）のようなものがある。
（ａ）  冗長ヒューズ２０、カラムデコード回路３０，３０Ａ、カラムデコード切替回路４０、及びカラムドライバ５０は、図示以外の回路素子で構成しても良い。
（ｂ）  上記実施例のデコーダは、図８以外の他の構成のシリアルアクセス可能な半導体記憶装置に適用出来る。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１を示す半導体記憶装置におけるカラムデコーダ部内のデコーダの概略の回路図である。
【図２】先の提案回路における冗長回路未使用時の動作を示すタイミング波形図である。
【図３】先の提案回路における冗長セルテストモード時の動作を示すタイミング波形図である。
【図４】本発明の実施例１の図１の動作（冗長セルテストモード）を示すタイミング波形図である。
【図５】本発明の実施例２を示す半導体記憶装置におけるカラムデコーダ部内のデコーダの概略の回路図である。
【図６】図５の回路全体を示す構成図である。
【図７】本発明の実施例２の図６の動作（冗長セルテストモード）を示すタイミング波形図である。
【図８】従来の半導体記憶装置の概略を示す構成図である。
【符号の説明】
【００５８】
１                  メモリセルアレイ
４−１，４−２      センスアンプ部
６−１              リードレジスタ部
６−２              ライトレジスタ部
８Ａ−１，８Ｂ−１  データ転送用ＭＯＳトランジスタ
９−１，９−２      カラムデコーダ部
１１                ノーマルセル部
１２                冗長セル部
２０                冗長ヒューズ
３０，３０Ａ        カラムデコード回路
４０                カラムデコード切替回路
５０                カラムドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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