(57)【要約】【課題】例えば液晶表示装置の入出力保護に好適なＴＦＴ構造および回路配置を提供する。【解決手段】本発明の実施の形態によれば、Ｓi薄膜（７１）により形成されたソース領域（７３）、チャネル領域（７４）、およびドレイン領域（７５）を有し、チャネル領域上部にゲート絶縁膜（７６）およびゲート電極（７７）を有するＴＦＴ（７０）であって、チャネル領域の中央部およびソース側端部は実質的に単結晶の半導体により形成され、チャネル領域のドレイン側端部（８２）は多結晶またはアモルファス半導体により形成されているＴＦＴが提供される。かかるＴＦＴを保護回路部（１３６）に使用することにより、保護回路部におけるサージ電圧の吸収を可能にする。【選択図】      図５
2006049862.tif 000002
【特許請求の範囲】
【請求項１】
実質的に単結晶の領域および多結晶またはアモルファス領域とを有する半導体薄膜に形成されたソース領域、チャネル領域、およびドレイン領域、前記チャネル領域の上部に形成されたゲート絶縁膜、およびゲート電極を有する薄膜トランジスタであって、
前記チャネル領域の中央部およびソース側端部は前記実質的に単結晶の半導体薄膜に設けられ、前記チャネル領域のドレイン側端部は前記多結晶半導体またはアモルファス半導体薄膜に設けられていることを特徴とする薄膜トランジスタ。
【請求項２】
実質的に単結晶の領域および多結晶またはアモルファス領域とを有する半導体薄膜に形成されたソース領域、チャネル領域、ドレイン領域、前記チャネル領域の上部に形成されたゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
前記チャネル領域の中央部およびドレイン側端部は前記実質的に単結晶の半導体に設けられ、前記チャネル領域のソース側端部は前記多結晶半導体またはアモルファス半導体に設けられていることを特徴とする薄膜トランジスタ。
【請求項３】
前記多結晶半導体またはアモルファス半導体薄膜は結晶粒の大きさが０．２μまたはそれ以下の微結晶を有することを特徴とする請求項１または請求項２に記載の薄膜トランジスタ。
【請求項４】
半導体薄膜に形成されたソース領域、チャネル領域、ドレイン領域、前記チャネル領域上部に形成されたゲート絶縁膜、およびゲート電極を有する薄膜トランジスタであって、
前記半導体薄膜は結晶化された半導体薄膜により形成され、前記チャネル領域は結晶化された半導体薄膜の成長開始領域および結晶成長領域により形成されていることを特徴とする薄膜トランジスタ。
【請求項５】
前記チャネル領域のドレイン側端部が前記成長開始領域により形成されていることを特徴とする請求項４記載の薄膜トランジスタ。
【請求項６】
前記チャネル領域のソース側端部が前記成長開始領域により形成されていることを特徴とする請求項４記載の薄膜トランジスタ。
【請求項７】
前記成長開始領域は結晶粒の大きさが０．２μまたはそれ以下の微結晶を有することを特徴とする請求項４から６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記半導体はＳｉであることを特徴とする請求項１から請求項７のいずれか１項記載の薄膜トランジスタ。
【請求項９】
少なくとも複数の薄膜トランジスタ用いて構成された、電子装置の入出力保護回路であって、
前記入出力保護回路は入力信号が入力する入出力端部と、入力信号を前記電子装置に伝える入出力回路部と、前記入出力端部と前記入出力回路部との間に配置された保護回路部とを有し、
前記保護回路部は少なくとも請求項１または請求項５記載の薄膜トランジスタを用いて構成されていることを特徴とする入出力保護回路。
【請求項１０】
少なくとも複数の薄膜トランジスタ用いて構成された、電子装置の入出力保護回路であって、
前記入出力保護回路は入力信号が入力する入出力端部と、入力信号を前記電子装置に伝える入出力回路部と、前記入出力端部と前記入出力回路部との間に配置された保護回路部とを有し、
前記入出力回路部は少なくとも請求項２または請求項６記載の薄膜トランジスタを用いて構成されていることを特徴とする入出力保護回路。
【請求項１１】
少なくとも複数の薄膜トランジスタ用いて構成された電子装置の入出力保護回路であって、
前記入出力保護回路は入力信号が入力する入出力端部と、入力信号を前記電子装置に伝える入出力回路部と、前記入出力端部と前記入出力回路部との間に配置された保護回路部とを有し、
前記保護回路部は少なくとも請求項１記載の薄膜トランジスタを用いて構成され、
前記入出力回路部は少なくとも請求項２記載の薄膜トランジスタを用いて構成されている入出力保護回路。
【請求項１２】
少なくとも複数の薄膜トランジスタ用いて構成された電子装置の入出力保護回路であって、
前記入出力保護回路は入力信号が入力する入出力端部と、入力信号を前記電子装置に伝える入出力回路部と、前記入出力端部と前記入出力回路部との間に配置された保護回路部とを有し、
前記保護回路部は少なくとも請求項５記載の薄膜トランジスタを用いて構成され、
前記入出力回路部は少なくとも請求項６記載の薄膜トランジスタを用いて構成されている入出力保護回路。
【請求項１３】
請求項１、２または４のいずれか１項記載の薄膜トランジスタを使用することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば液晶パネル装置の入出力部における保護回路等に好適に使用される薄膜トランジスタ（以下ＴＦＴ（thin film transistor）という）に関し、特に、電流サージや電圧ノイズに関係する静電気に対して保護機能を有するＴＦＴの構造、および静電気対策を有する入出力保護回路に関する。
【背景技術】
【０００２】
液晶表示装置等、従来の電子装置においては、入出力端子と電子装置の入出力回路部の初段トランジスタとの間に通常静電破壊防止回路を設けている。即ち、入出力回路部の初段トランジスタの前に絶縁破壊電圧の低い半導体素子、例えばトランジスタまたはダイオード等、を用いて形成された静電破壊防止回路を設けるのが普通である。
【０００３】
図１５に例えば液晶表示装置に用いられているｎチャネルＴＦＴを用いた入出力保護回路２００の等価回路図を示す。また図１６にはｐチャネルＴＦＴを用いた入出力保護回路２２０の等価回路図を示す。図１５において入出力端子パッド２０１を介して液晶表示パネルの各画素の対向電極等に供給される電圧は、先ずこの入出力保護回路２００に印加される。図１５に示すように、入力された電圧は直列に接続された抵抗Ｒ１１およびＲ１５を通って電子装置の入力回路（図示せず）に入る。この入出力保護回路２００は、入出力保護ＴＦＴ２０３および２０４と、入力抵抗Ｒ１１と、入出力保護ＴＦＴ２０３、２０４のゲートＧとドレインＤ間に接続された抵抗Ｒ１２、Ｒ１３とを有する。サージ電圧は、抵抗Ｒ１１とＲ１５の間に配置された入出力保護ＴＦＴ２０３および２０４により処理される。入出力保護ＴＦＴ２０３はプラスのサージ電圧に対応し、入出力保護ＴＦＴ２０４はマイナスのサージ電圧に対応する。抵抗Ｒ１４は、入出力保護ＴＦＴ２０３で処理しきれなかったサージを処理する。そしてこれらの後部に抵抗Ｒ１５を介して電子装置の入力回路が配置されている。
【０００４】
この従来例においては、入出力保護ＴＦＴ２０３および２０４は図示されていない入力回路のＴＦＴに比べ耐圧の低い、例えばＳＤ（single drain）構造を有するＴＦＴとして形成される。一方、図示されていない入力回路のＴＦＴは耐圧の高いいわゆるＬＤＤ（lightly doped drain）構造を持つＴＦＴとして形成されている。なお、本願明細書においてＳＤ構造とは不純物濃度の低いチャネル領域に不純物濃度の高いドレイン領域が直接隣接する、普通に使用されている通常のＦＥＴ構造を指す。
【０００５】
入出力保護ＴＦＴ２０３の高濃度不純物拡散層から構成されるソースＳは、電源Ｖｓｓに接続されている。また、この入出力保護ＴＦＴ２０３のドレインＤは抵抗Ｒ１２を介してゲートＧに接続されている。また、入出力保護ＴＦＴ２０４における高濃度不純物拡散層から構成されるドレインＤは、電源Ｖddに接続されている。またドレインＤは、抵抗Ｒ１３を介してゲートＧに接続されている。また、入出力保護ＴＦＴ２０３および２０４は例えば液晶パネルの対向電極（図示せず）に電圧を与えるバッファとして作用させることができる。そして、入出力保護ＴＦＴ２０３のドレイン、および入出力保護ＴＦＴ２０４のソースＳは抵抗Ｒ１５を介して所定の電子装置の入力回路に接続されている。図１６は上記の通りｐチャネルトランジスタを使用して形成された入出力保護回路２２０を示す図である。図１５に示すｎチャネルトランジスタを使用して形成された入出力保護回路と同様の機能を有する。
【０００６】
ここで、ＭＯＳＴＦＴのスナップバック（snapback）現象について、図１７および図１８を用いて説明する。図１７に示す構造のｎチャネルＭＯＳＴＦＴにおいては、酸化絶縁膜２１１上に多結晶シリコン層２１７が形成され、その上にゲート絶縁膜２１２が形成され、その上にゲート電極２１３が形成されている。このゲート電極２１３をマスクパターンとして不純物が多結晶シリコン層２１７にドープされて、自己整合的にドレイン領域２１４とソース領域２１５が形成され、マスクされたゲート電極２１３下の多結晶シリコン２１７の領域、即ち、ドレイン領域２１４とソース領域２１５の中間領域が、チャネル領域２１６となっている。
【０００７】
このような構造のｎチャネルＴＦＴにおいて、ソース領域２１５を電源Ｖｓｓに接続し、ドレイン領域２１４とゲート電極２１３とを共通接続し、制御電圧Ｖｃｎｔを与えるようにする。制御電圧Ｖｃｎｔを可変にすることにより、ドレイン領域２１４とソース領域２１５間の印加電圧Ｖｄｓを制御し、ドレイン領域２１４とソース領域２１５に流れる電流Ｉｄｓの変化を調べる。この結果、印加電圧Ｖｄｓと電流Ｉｄｓとの関係は、図１８の実線のように変化する。
【０００８】
ここで、印加電圧Ｖｄｓを一旦、降伏電圧（ブレークアウト電圧）ＢＶｄｓ以上にすると、電流Ｉｄｓが急に流れ始め、印加電圧Ｖｄｓを降伏電圧ＢＶｄｓ以下にしても電流Ｉｄｓは減少しなくなる。そして、より低い印加電圧Ｖｄｓで電流Ｉｄｓが増加するという２次降状が生じる。このような現象をスナップバック現象と呼ぶ。
【０００９】
電圧電流特性において、図１８のＰ点における電圧をホールド（Hold）電圧と呼び、電流をホールド電流と呼ぶ。このようなスナップバック特性は、ＭＯＳＴＦＴのバイポーラアクションと言われている。ＴＦＴのドレイン領域とチャネル領域との不純物濃度差がより大きくなると、図１８において、実線から破線のように電圧電流特性が変化する。なおｐチャネルＴＦＴの場合も、ｎチャネルＴＦＴの場合と同様の特性を有し、図１９のように変化する。
【００１０】
降伏電圧ＢＶｄｓとホールド電圧とを高くしたＬＤＤ構造のＴＦＴを、例えば液晶パネルの駆動用ＴＦＴとして用いることは好適である。しかし、ＬＤＤ構造のＴＦＴを入出力保護用ＴＦＴとして使用するのは逆に耐圧が高い故に不適当である。このため、従来技術においては、入出力保護用ＴＦＴとしてはＳＤ構造のＴＦＴを、そして例えば液晶パネルの駆動用ＴＦＴとしてはＬＤＤ構造のＴＦＴを使用する等、２種類のＴＦＴ形成し使用している。
【非特許文献１】“エキシマレーザを用いた巨大結晶粒Ｓｉ薄膜の形成”、松村正清、表面科学、Ｖｏｌ．２１，Ｎｏ．５，ｐｐ．２７８−２８７，２０００
【非特許文献２】“エキシマレーザ光照射による巨大結晶粒シリコン薄膜”、松村正清、応用物理、第７１巻、第５号、２００２、ｐｐ．５４３−ｐｐ５４７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＬＤＤ構造のＴＦＴとＳＤ構造のＴＦＴを同一基板上に形成するので、かかる構成においては、ＬＤＤ領域形成用のマスクが一枚分余分に必要であった。さらに、ＬＤＤ領域形成のため、工程数およびコストの増加という問題があった。
【００１２】
また、例えば液晶表示装置において各画素の駆動や保護回路等に用いられている複数のＴＦＴは、絶縁基板上に互にアイソレーションして形成されている。それ故に基板電位が固定できず入出力保護回路に流れ込んだ電流の逃げ道が十分確保されない。このためサージ電流が流れることにより、結果的に入出力保護回路を構成する入出力保護ＴＦＴの絶縁膜または接合部において静電破壊が生じ、入出力保護回路の本来の役割が果たせなくなるという問題があった。
【００１３】
また、図１５および図１６に示す構成では、入出力保護回路に流れ込んだ電流の逃げ道が十分確保されていないため、結果的に入出力保護回路を構成する入出力保護ＴＦＴの絶縁膜または接合部において静電破壊が生じ、入出力保護回路の本来の役割が果たせなくなるという問題があった。
【課題を解決するための手段】
【００１４】
上記の問題を解決するために、本発明においては、例えば以下に記載する実施の形態のような独特の構成を有するＴＦＴを採用する。また、かかる独特の構成を有するＴＦＴを使用する保護回路を提供する。
【００１５】
本発明の実施の形態によれば、半導体薄膜に形成されたソース領域、チャネル領域、およびドレイン領域を有し、チャネル領域上部にゲート絶縁膜およびゲート電極を有するＴＦＴであって、チャネル領域の中央部およびソース側端部は実質的に単結晶の半導体に設けられ、チャネル領域のドレイン側端部は多結晶またはアモルファス半導体に設けられているＴＦＴ（第１のＴＦＴ）が提供される。
【００１６】
また、本発明の実施の形態によれば、半導体薄膜に形成されたソース領域、チャネル領域、およびドレイン領域を有し、チャネル領域上部にゲート絶縁膜およびゲート電極を有するＴＦＴであって、チャネル領域の中央部およびドレイン側端部は実質的に単結晶の半導体に設けられ、チャネル領域のソース側端部は多結晶またはアモルファス半導体に設けられているＴＦＴ（第２のＴＦＴ）が提供される。
【００１７】
また、本発明の実施の形態によれば、半導体薄膜に形成されたソース領域、チャネル領域、およびドレイン領域を有し、チャネル領域上部にゲート絶縁膜およびゲート電極を有するＴＦＴであって、上記半導体薄膜は結晶化された半導体薄膜により形成され、チャネル領域は結晶化された半導体薄膜の成長開始領域および結晶成長領域により形成されているＴＦＴが提供される。
【００１８】
また、本発明の実施の形態によれば、少なくとも複数のＴＦＴ用いて構成された電子装置の入出力保護回路であって、入出力保護回路は入力信号が入力する入出力端部と、入力信号を前記電子装置に伝える入出力回路部と、入出力端部と入出力回路部との間に接続された保護回路部とを有し、この保護回路部は少なくとも上記第１のＴＦＴを用いて構成され、入出力回路部は少なくとも上記第２のＴＦＴを用いて構成されている入出力保護回路が提供される。
【００１９】
また、本発明の実施の形態によれば、上記薄膜トランジスタを使用することを特徴とする液晶表示装置が提供される。
【発明の効果】
【００２０】
本発明によれば、ドレイン側ゲート端のチャネル部に結晶欠陥を多く含む多結晶シリコン領域もしくはアモルファスシリコン領域をもつＴＦＴを入出力保護回路に用い、入出力回路そのものには、チャネル部全体が結晶性の良い実質的に単結晶の大粒径化された結晶化半導体領域に形成されたＴＦＴを使用する。このため、ＢＶｓｄ耐圧の異なる２種類のＴＦＴを作り分けるために、マスク数および工程数を増やすことなく保護回路を形成できる。
【００２１】
また、ドレイン側ゲート端のチャネル部に結晶欠陥を多く含む多結晶シリコンもしくはアモルファスシリコン領域をつくることにより、不所望の静電気サージが入力されても多結晶シリコンもしくはアモルファスシリコンの結晶欠陥によって、サージ電流を緩和することで入出力保護ＴＦＴの破壊を防ぐことができる。
【００２２】
さらに、後に説明する位相変調エキシマレーザ結晶化法（ＰＭ−ＥＬＣ）等のＳｉの結晶化技術を用いてＴＦＴを製造することにより、容易に多結晶シリコン領域もしくはアモルファスシリコン領域と実質的に単結晶の大粒径化された結晶化された半導体領域が形成できる。このため２種類のＢＶｓｄ耐圧を有する２種類のＴＦＴを同一基板に容易に形成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を用いて本発明の実施の形態について詳細に説明する。本発明の実施の形態に係る入出力保護用のトランジスタ７０（図５、図６参照）、９０（図７、図８参照）、１１０（図９）は、通常のＴＦＴの製造に使用されているような例えばガラス基板上に一様に形成されたアモルファスＳｉ薄膜を用いて形成されるのではなく、例えば以下に例示する特有の結晶化工程を経た半導体薄膜を使用して形成される。
【００２４】
本発明においては、図５に示すような少なくとも実質的に単結晶の大粒径化された結晶化領域（即ち、横方向結晶成長領域）２０と、多結晶またはアモルファス領域（即ち、結晶成長開始領域）１９とを備えた半導体薄膜（例えばＳｉ薄膜、Ｇｅ薄膜等）７１を使用してＴＦＴを形成する。ＴＦＴのチャネル領域はこの実質的に単結晶の領域２０と多結晶またはアモルファス領域である結晶成長開始領域１９に形成される。この少なくとも実質的に単結晶の領域と多結晶領域とを備えた半導体薄膜として、例えば、図３の写真に示すような、少なくとも互いに隣接し、それぞれが概ねストライプ状の結晶成長開始領域１９、横方向結晶成長領域２０、そして結晶衝突領域２１とを有するＳｉ薄膜を使用することができる。かかるＳｉ薄膜は、以下に述べるような方法により、例えば液晶パネルに使用されるような大きな絶縁基板上に均一に形成することが可能である。
【００２５】
図３の写真に示す結晶成長開始領域１９は、その大きさが概ね０．２μｍ程度の多数の微結晶からなる多結晶領域として形成される。結晶粒界にはキャリアの発生・再結合中心として働く電気的に活性な欠陥が存在する。このような多数の多結晶からなる領域は、不純物を高濃度でドープした部分を除き、ＴＦＴの活性領域として使用するのは一般に望ましくない。しかし、本発明の実施の形態においては、この多結晶領域をＴＦＴのチャネル領域の一部として積極的に活用する。かかる横方向結晶成長領域２０、結晶成長開始領域１９、そして結晶衝突領域２１とを有するＳｉ薄膜を形成する方法の例について以下説明する。
【００２６】
本発明によるＴＦＴは例えば以下に述べるような位相変調エキシマレーザ結晶化法により結晶化されたシリコン薄膜に形成される。シリコン薄膜を形成する基板がガラス基板の場合、単結晶を得るためにシリコンウエハを作製する時のような高温は使用できない。このため、まず任意の方法によりガラス基板に例えば非晶質または多結晶シリコン薄膜を形成する。次にパルス状のエキシマレーザ光をこの非晶質または多結晶シリコン薄膜に照射し、このシリコン薄膜を溶融する。続いて溶融したシリコン薄膜を結晶化させて部分的に単結晶化されたシリコン薄膜を得る。この実施例ではシリコンを用いているが、例えばゲルマニウム、III-V族半導体を使用する等、使用される半導体材料はシリコンに限定されるものではない。
【００２７】
アモルファスシリコンおよび多結晶シリコンを結晶化させる場合、できるだけ大きな面積を持つ単結晶部分からなる大粒径化された結晶領域を得る必要がある。このための一方法として、各ストライプ部分毎に横方向に温度分布を与えるように薄膜を溶融し、その後この温度傾斜を有するまま基板温度を低下させシリコン薄膜を結晶化する方法を用いる。かかる温度分布を得るために、適当なパターンを持つ位相シフトマスクを用いて基板表面に照射されるエキシマレーザの強度に空間分布を持たせ、例えば各ストライプ部分の横方向に温度傾斜を与える手法を採用することができる。
【００２８】
この方法によれば、レーザビームの照射後において、溶融時の温度傾斜に基き基板の各部分の温度がそれぞれ低下し、低温の部分から順次高温部分に向かって横方向の結晶成長が生ずる。このため、最初に生じた多結晶部分から特に成長に適した結晶部分を種とする結晶成長が横方向に拡大し、個々のＴＦＴのチャネル部と同等の大きな複数の単結晶領域即ち大粒径化された結晶化領域が形成される。この方法により、例えば粒径が数μｍ〜１０μｍの大きさの複数の単結晶からなるストライプ状の横方向に結晶が成長した領域を得ることができる。
【００２９】
位相シフトマスク１０を使用した結晶化工程を、図１を参照して説明する。図１において、入射するエキシマレーザ光１１は光強度を均一化する公知のホモジナイズ光学系によりホモジナイズされている。図１（Ａ）に示す位相シフトマスク１０は、透明媒質、例えば、石英基材に厚さの異なる互いに隣合う領域を設けたものである。そして、これら領域間の段差部１２(位相シフト部)において、入射するエキシマレーザ光１１を回折並びに干渉させる。このようにして入射したレーザ光線の強度について周期的な空間分布を付与するものである。
【００３０】
この位相シフトマスク１０は、隣接するパターンを通過したレーザ光が逆位相（１８０°のずれ）となるように構成される。即ち、例えば図２に示すようにストライプ状に交互に配列された領域は、例えば透過光の位相がπの第１のストリップ領域（位相領域）１３ａと、透過光の位相が０の第２のストリップ領域（位相領域）１３ｂとからなる。これらストリップ領域はこの例では例えば１０μｍの幅を有する。
【００３１】
具体的には、例えば波長２４８ｎｍのＫｒＦエキシマレーザを用いた場合、この位相シフトマスク１０は、屈折率が１．５の矩形の石英基板を２４８ｎｍの光に対して位相がπに相当する深さ、即ち２４８ｎｍの深さにパターンエッチングして作製する。このエッチングにより薄く形成された領域が第１のストリップ領域１３ａとなり、エッチングされない領域が第２のストリップ領域１３ｂとなる。ストリップ領域１３ａと１３ｂの段差△ｔが射出されるそれぞれのレーザ光の位相差θに対応する。位相差θは、θ＝２π△ｔ（ｎ−１）／λで与えられる。ここで、λは、レーザ光の波長、ｎは石英基板の屈折率である。
【００３２】
このような構成の位相シフトマスク１０においては、厚い第２の位相領域１３ｂを通過したエキシマレーザ光１１は、薄い第１の位相領域１３ａを通過したエキシマレーザ光に比較して１８０°遅れる。この結果、レーザ光間で、干渉と回折とが生じ、図１（Ｂ）に示すようなレーザ光の強度分布１４が得られる。即ち、位相シフト部を通過した光は、隣接する透過光相互が逆位相となるため、これら領域間の対応する位置で光強度が最小、例えば０となる。このため、光強度が最小の部分１５の温度が最も低くなり、基板表面に図１（Ｂ）に示すような温度分布１６が形成される。
【００３３】
レーザ光の照射が停止されると、まずこの温度の最小の部分１７もしくはこれの近傍の領域において温度が融点以下となり、半導体が結晶化する際に核となる多数の微少な多結晶が発生する。このためこの温度の最小の部分１７においては最初多結晶が生成され、いわゆる上記結晶成長開始領域１９が形成される。しかし、温度傾斜部１８の温度傾斜により順次結晶が横方向に成長する間に、特に成長に適した結晶方位を有する結晶部分が温度の最小の部分から横方向に成長する。このため各温度傾斜部１８において、実質的に大きな単結晶領域からなる大粒径化された結晶化領域、即ち図３に示すように結晶成長開始領域１９から横方向に結晶成長した領域（横方向結晶成長領域）２０、が得られる。加熱温度が最高の部分２２付近において両側から成長してきた単結晶が衝突し多結晶部分即ち結晶衝突領域２１が形成される。
【００３４】
図１（Ｃ）は、このようにして半導体薄膜３０に形成された多結晶からなる結晶成長開始領域１９、結晶成長開始領域１９から横方向に結晶が成長した領域である実質的に大きな単結晶領域からなる大粒径化された結晶化領域２０、そして左右から成長した結晶の衝突領域２１を示す断面図である。
【００３５】
位相シフトマスクを例えば図２に示すように連続するストライプ状（３２ａ、３２ｂ）に形成すると、絶縁基板上にストライプ状に連続する複数の結晶成長開始領域１９、大粒径化された結晶化領域２０、そして結晶衝突領域２１を形成ることができる。図２（Ａ）はかかる位相シフトマスクの平面図であり、図２（Ｂ）は断面図である。図２の位相シフトマスク３２を使用する場合は温度の最小の部分が段差部３３に沿って線状に形成されるが、位相シフトマスクの形状はこれに限定されるものではない。適切に形成された位相シフトマスクパターンを使用することにより、光強度が最小の部分１５即ち温度の最小の部分１７を例えば格子状にまたは点状に形成することも可能である。
【００３６】
上記本発明の実施の形態においては、ＴＦＴのチャネル領域が実質的に単結晶の領域および結晶欠陥を多く含む領域、例えば多結晶半導体領域またはアモルファス半導体領域を含む領域に形成されることを必要とするものである。この実質的に単結晶領域および結晶欠陥を多く含む領域の製造方法は、上記方法に限定されるものではない。例えば、絶縁基板上に全体的にアモルファス半導体薄膜を形成し、単結晶化すべき所定の部分について部分的にレーザ光を照射して溶融および結晶化を行い、実質的に単結晶の領域とアモルファス領域とを形成することも可能である。なお、実質的に単結晶領域と記載したのは、例えば横方向結晶成長領域２０は完全な単結晶として形成されるのではないが、各ＴＦＴの動作領域が横方向結晶成長領域２０の各単結晶領域内に形成できる程度の大きな単結晶部分により形成されるからである。ＴＦＴの動作領域が複数の単結晶部分により形成される場合もあり得る。
【００３７】
図３は実際に結晶化した半導体薄膜の顕微鏡写真を示すが、多結晶からなる結晶成長開始領域１９から横方向に概ね扇状に結晶が成長しているのがわかる。横方向に結晶が成長しゲート幅が１μｍ程度のＴＦＴの寸法と比較すれば実質的に単結晶といえる扇状の大粒径化された結晶化領域２０が形成されているのがわかる。
【００３８】
図４に本発明に係る半導体薄膜の結晶化に使用可能な結晶化装置４０の一実施例を示す。この事例では、レーザ光源としてエキシマレーザ４１（例えば、ＸｅＣｌ、ＫｒＦなど）を用いているが、必ずしもこれらエキシマレーザに限定されるわけではない。図４に示すように、パルスレーザ光４２を射出するエキシマレーザ４１の出射側には、レーザ光４２のエネルギ密度を制御するためのアッテネータ４３と、レーザ光の強度を均一化するホモジナイズ光学系４４とが順次配設されている。アッテネータ４３およびホモジナイズ光学系４４は光学装置において通常使用されているものが使用可能である。このホモジナイズ光学系４４の射出側には、位相シフトマスク４６が配置される。そして位相シフトマスク４６により形成されたレーザ光パターンを等倍もしくは縮小する投影レンズ４７が配置されている。
【００３９】
この投影レンズ４７の射出側には、レーザ光に対し直角方向に移動可能なＸＹステージ４８が配置されている。なおＸＹステージ４８には半導体薄膜４９が形成された絶縁基板５０が配置されることになる。ＸＹステージ４８はレーザ光に対し直角方向に移動するため駆動装置５１に接続されている。ＸＹステージ４８の上部に、半導体薄膜４９の位置を認識するための受光装置５２が設けられている。
【００４０】
上記エキシマレーザ４１、アッテネータ４３、駆動装置５１、および受光装置５２は信号ライン５７を介して制御装置５３にそれぞれ電気的に結合されている。制御装置５３はこれら各装置４１、４３、５１、５２からの信号を処理し、これらに必要な制御信号を生成する信号処理部５５および信号処理に必要な情報およびプログラムを記憶する記憶部５６を有する。制御装置５３は、エキシマレーザ照射により非晶質または多結晶半導体薄膜４９に大粒径化された結晶化領域を形成することを可能とするプログラムを含み、例えば、パルス発光するエキシマレーザ４１の発光制御、アッテネータ４３のエネルギ密度の制御、駆動装置５１によるＸＹステージ４８の移動制御、受光装置５２による半導体薄膜４９の位置認識等を含む結晶化装置に必要な各種の制御を行うことができる。
【００４１】
図５に本発明の第１の実施の形態によるＴＦＴ７０を示す。図５は、例えば液晶表示装置の入出力保護回路として使用可能な半導体薄膜に形成されるＴＦＴの構造と、結晶化された半導体薄膜構造との位置関係を示す。
【００４２】
ＴＦＴ７０は前記位相変調エキシマレーザ結晶化法によってアモルファスシリコンまたは多結晶シリコンが結晶化されたＳｉ薄膜７１に形成されている。このＳｉ薄膜７１は図６に示すように例えばガラス基板、石英基板またはプラスチック基板等の絶縁基板７２上に形成されている。通常の膜形成方法、例えばＣＶＤ法、蒸着、スパッタ法等、により絶縁基板７２上に厚さが例えば３０〜２００ｎｍ程度、望ましくは５０〜１００ｎｍ程度のＳｉ薄膜が形成され、次にＳｉ薄膜は位相変調エキシマレーザ結晶化法によって結晶化される。ＴＦＴ７０は回路構成上の必要に応じて、例えばイオン注入法等により各領域にドープする不純物の種類と濃度を適宜選択することにより、ｐチャネルＴＦＴまたはｎチャネルＴＦＴとすることができる。
【００４３】
位相変調エキシマレーザ結晶化法によって結晶化されたＳｉ薄膜７１は、結晶粒の大きさがおよそ０．２μ程度またはそれ以下の微結晶Ｓｉを含む結晶成長開始領域１９と、結晶が横方向に成長している横方向結晶成長領域２０、そして横方向に成長した結晶同士が衝突する領域２１を有する。入出力保護回路を形成する複数のＴＦＴが適宜これらの領域に形成される。図６は素子分離のためＴＦＴの周辺部がエッチングにより除去され、アイランド状に形成されたＴＦＴ７０の断面図である。
【００４４】
図５に例示するように、入出力保護トランジスタが形成されるＴＦＴ７０のＳｉ薄膜７１は、ソース領域７３、チャネル領域７４、そしてドレイン領域７５を有する。Ｓｉ薄膜７１は各ＴＦＴ７０間のアイソレーションのために各ＴＦＴ７０の周囲がエッチングにより除去され、この例では矩形のＳｉアイランド８３として形成されている。Ｓｉ薄膜７１上に例えばＳｉＯ２からなる厚さが３０〜２００ｎｍのゲート絶縁膜７６、ゲート電極７７、ソース電極７８、ドレイン電極７９、層間絶縁膜８０が形成されている。
【００４５】
各電極としては、例えば厚さが２００〜３００ｎｍの多結晶Ｓｉ、タングステン−モリブデン合金、アルミニウム、その他高融点金属材料を、各電極が必要とする電気特性や仕事関数に応じて選択して使用することができる。ソース電極７８およびドレイン電極７９としてアルミニウム膜を使用する場合には、アルミニウム膜とＳｉ薄膜との間にバリアメタルとしてチタン薄膜を介在させるのが良い。必要な場合、絶縁基板７２上に例えばＳｉＯ２等からなる下地アンダーコート絶縁膜８１を設けることができる。
【００４６】
図５に示すＴＦＴ構造において、多数の微結晶を含み多くの結晶欠陥を有する結晶成長開始領域１９はドレイン領域７５とチャネル領域７４にまたがった構造をしている。このためチャネル領域７４のドレイン側端部８２は結晶成長開始領域１９に形成されている。即ち、チャネル領域７４はソース側端部と中央部の大部分が実質的に単結晶である横方向結晶成長領域２０に形成される。そして、ドレイン側端部８２、例えば図５においてチャネル領域７４のうち右側の約２０％の部分、が結晶成長開始領域１９に形成される。
【００４７】
図５においてはドレイン領域７５は結晶成長開始領域１９および図５においてその右側の横方向結晶成長領域２０’に形成されている。場合によってはドレイン領域７５は、結晶成長開始領域１９のみに形成しても良い。ドレイン領域７５には、およそ２０２０／ｃｍ３の高濃度の不純物がドープされるので、結晶成長開始領域１９および横方向結晶成長領域２０は電気的には同等の低抵抗部分として作用するからである。
【００４８】
図７に例えば液晶表示装置の入出力回路部１３７（図１３参照）の入出力トランジスタ１３３として使用可能な、本発明の第２の実施の形態によるＴＦＴ９０の平面図を示し、図８に断面図を示す。
【００４９】
図７および図８に示す第２の実施の形態において例示されるＴＦＴ９０は、通常は上記第１の実施の形態によるＴＦＴ７０と同一の絶縁基板７２上に同時に形成されたＳｉ薄膜の他の領域に形成される。ＴＦＴ９０は回路構成上の必要に応じて、例えばイオン注入法等により各領域にドープする不純物の種類と濃度を適宜選択し、ｐ形ＴＦＴまたはｎ形ＴＦＴとすることができる。
【００５０】
図７に例示する入出力回路トランジスタとして使用されるＴＦＴ９０のＳｉ薄膜７１は、ソース領域９２、チャネル領域９３、そしてドレイン領域９４を有する。Ｓｉ薄膜７１は各ＴＦＴ間のアイソレーションのために各ＴＦＴの周囲がエッチングにより除去され、この例では矩形のＳｉアイランド８３として形成される。そしてＳｉ薄膜７１上にＳｉＯ２からなるゲート絶縁膜９６、ゲート電極９７、ソース電極９８、ドレイン電極９９、層間絶縁膜１００を有する。必要な場合例えばＳｉＯ２等からなる下地アンダーコート絶縁膜８１を設けることができる。
【００５１】
このＴＦＴ９０の構造は、結晶成長開始領域１９がソース領域９２とチャネル領域９３にまたがって形成される構造をしている。即ち、チャネル領域９３はドレイン側端部と中央部の大部分が実質的に単結晶の横方向結晶成長領域２０に形成され、ソース側端部１０１、例えば図７において左側の約２０％、が結晶成長開始領域１９に形成されている。そして、ドレイン領域９４は中央部の横方向結晶成長領域２０、結晶衝突領域２１およびその右側の横方向結晶成長領域２０‘に形成されている。
【００５２】
図９に第３の実施の形態に係るＴＦＴ１１０の断面構造（図９（Ａ））およびＴＦＴ１１０の半導体アイランドの平面図（図９（Ｂ））を示す。このＴＦＴ１１０は、ドレイン領域１１２、チャネル領域１１３、そしてソース領域１１４を有する。そしてこれらの領域上にＳｉＯ２からなるゲート絶縁膜１１５、ドレイン電極１１６、ゲート電極１１７、ソース電極１１８、層間絶縁膜１１９を有する。必要な場合絶縁基板１２０上に例えばＳｉＯ２等からなる下地アンダーコート絶縁膜１２１を設けることができる。
【００５３】
このＴＦＴ構造において、多数の微結晶を含み多くの結晶欠陥の多い結晶成長開始領域１９はドレイン領域１１２とチャネル領域１１３にまたがった構造をしている。即ち、チャネル領域１１３はドレイン側の結晶成長開始領域１９と中央部の実質的に単結晶の横方向結晶成長領域２０に形成されている。ソース領域１１４は横方向結晶成長領域２０に形成されている。
【００５４】
図１０（Ａ）は、チャネル領域のドレイン側端部に結晶欠陥の多い結晶成長開始領域のあるＴＦＴにおいて、ゲート電極とソース電極を短絡させ、ドレイン電極に電圧を印加した場合のチャネル領域の電位分布および電界分布を示すシミュレーション結果である。
【００５５】
シミュレーションには例えばＳｉｌｖａｃｏ社のＡＴＬＡＳデバイスシミュレータを使用することができる。シミュレーションにおいてチャネル部の移動度は単結晶Ｓｉと同じ６００ｃｍ２／ｖ・ｓ、結晶欠陥部（多結晶領域）についてはａ−Ｓｉと同等の１ｃｍ２／ｖ・ｓとした。ｎ＋層のシート抵抗を計算する条件として不純物濃度を５×１０２０ｃｍ−３、活性化５０％とした。ゲート電極はＭｏＷ（ｍｉｄｇａｐ材料）でありＴＦＴのチャネル部の不純物濃度は２×１０１５ｃｍ−３とした。ＳｉＳｉＯ２界面準位密度は３．０×１０１１ｃｍ−２、固定電荷は３．０×１０１１ｃｍ−２、Ｓｉバルク内の欠陥密度は３．０×１０１１ｃｍ−２とした。印加電圧は、Ｖｇ＝０Ｖ、Ｖｄ＝５Ｖ、Ｖｓ＝Ｇｎｄとした。
【００５６】
図１０（Ａ）において左側にソースが形成され、右側にドレインが形成されている。チャネル領域のドレイン側端部に結晶欠陥の多い領域が存在するとことにより、この部分（図の右側の部分）が非常に大きな抵抗となり、この部分に電界が集中し電位が急上昇している。この場合、電界強度は４×１０５Ｖ／ｃｍ３あることを示している。
【００５７】
図１０（Ｂ）は、チャネル領域のソース側端部に結晶欠陥の多い結晶成長開始領域のあるＴＦＴにおいて、ゲート電極とドレイン電極を短絡させ、ソース電極に電圧を印加した場合の電位分布および電界分布を示すシミュレーション結果である。シミュレーションの条件は図４（Ａ）と同様である。左側にソースが形成され、右側にドレインが形成されている。この場合はチャネル領域のソース側端部での電界の集中は、図４（Ａ）のドレイン部と比較し小さく、電界強度は３×１０５Ｖ／ｃｍ３あることを示している。
【００５８】
実際にチャネル領域のドレイン側端部に結晶欠陥の多い結晶成長開始領域を有するＴＦＴについてソース−ドレイン耐圧を上記シミュレーションと同じ電圧を印加して測定すると、その耐圧は比較的低い。その理由はドレイン側に結晶欠陥のある場合、このドレイン側端部に電界が集中するためと考えられる。一方ソース側に結晶欠陥のあるＴＦＴの場合、ソース−ドレイン耐圧は上記ドレイン側に結晶欠陥のある場合と比較し高いという実測定の結果が得られている。これはドレイン側に結晶欠陥のある場合よりも電界集中が比較的低いためと考えられる。
【００５９】
図１１に、チャネル領域のソース側端部に結晶欠陥を多く含む領域を有するＴＦＴと（実線）、チャネル領域のドレイン側端部に結晶欠陥を多く含む領域を有するＴＦＴ（点線）について特性を比較するため、ソース−ドレイン電圧とドレイン電流の関係について同様にＡＴＬＡＳデバイスシミュレータを使用してミュレーションした結果を示す。チャネル領域のドレイン側端部が結晶欠陥を多く含む多結晶の場合（点線）は、ソース−ドレイン電圧が約２Ｖにおいてドレイン電流が急速に増加し、ソース−ドレイン耐圧はほぼ２Ｖである。これに対しチャネル領域のソース側端部が多結晶の場合（実線）は、ドレイン電流は徐々に増加するが、ソース−ドレイン電圧が５Ｖ以内の範囲では電流の急激な増加は見られずより高い耐圧を有する。
【００６０】
図１２はチャネル領域のソース側端部が多結晶の場合（実線）、そしてチャネル領域のドレイン側端部が多結晶の場合（点線）について、ソース−ドレイン電圧とドレイン電流の関係についての実測した結果である。なおこの測定においてゲート電圧Ｖｇを１〜５Ｖの間で１Ｖづつ変えている。図１２はチャネル領域のドレイン側端部が多結晶の場合の方がドレイン電流がより急増しサージ電圧の吸収効果が高いことを示している。
【００６１】
このようにＴＦＴにおいて、チャネル領域のドレイン側端部に多くの結晶欠陥がある場合とソース側端部に多くの結晶欠陥がある場合とでは、ソース−ドレイン耐圧（ＢＶｄｓ）に非対象性が存在する。チャネル領域のドレイン側に多くの結晶欠陥がある場合には、チャネル領域のソース側に多くの結晶欠陥がある場合と比較し、ソース−ドレイン耐圧（ＢＶｄｓ）が低い。この耐圧の低いＴＦＴを入出力保護トランジスタとして有効に使用することができる。以上はｎ形ＴＦＴに関して説明したが、Ｐ形ＴＦＴにおいても同様である。
【００６２】
図１３に本発明の第４の実施の形態として、液晶表示装置の入出力保護回路１３０に本発明に係るＴＦＴとしてｎ形ＴＦＴを配置した例を示す。パッド１３２は入出力パッドであり入出力端部１３１を構成し、ここに外部回路（図示せず）からの入力信号が送られる。また入力信号の入力時の静電気ノイズも通常このパッド１３２を介して入力される。Ｒ２１〜Ｒ２５は入出力保護回路１３０における配線が有する寄生抵抗を等価回路的に考えた場合の抵抗である。かかる寄生抵抗については、例えば各抵抗値がＲ２１が１００Ω、Ｒ２２が１００Ω、Ｒ２３が１００Ω、Ｒ２４が５０〜１００Ω、Ｒ２５が５００Ωとなるように配線導体の構造が設計される。
【００６３】
Ｒ２２およびＲ２３は保護回路部１３６を形成する入出力保護トランジスタ１３４および１３５のゲートをそれぞれのドレインに短絡させる配線の寄生抵抗である。入出力保護トランジスタ１３４はソースが電源Ｖｓｓ（例えば０〜−５ｖ）に接続され、プラスの電荷をもつ静電気ノイズ時に電流が流れ込むトランジスタである。一方入出力保護トランジスタ１３５は、電源Ｖｄｄ（例えば５〜１０ｖ）に接続され、マイナスの電荷をもつ静電気ノイズ時に電流が流れ込むトランジスタである。保護回路部１３６を形成するＲ２４は入出力回路部１３７を形成するＲ２５に対して抵抗値を低く設定し、入出力保護トランジスタ１３４および１３５を介して流れきらなかったサージ電流を流すための配線の寄生抵抗であり、Ｖｓｓに接続されている。
【００６４】
入出力回路部１３７を形成する入出力トランジスタ１３３としてソース−ドレイン耐圧の高い本発明の第２の実施の形態のトランジスタを配置し、保護回路部１３６を形成する入出力保護トランジスタ１３４および１３５として本発明の第１の実施の形態に示すソース−ドレイン耐圧の低いトランジスタを配置する。これにより例えば静電気ノイズがパッド１３２に入った場合、入出力保護トランジスタ１３４よび１３５が入出力トランジスタ１３３よりも早くオンすることで入出力トランジスタ１３３を保護することができる。
【００６５】
なお入出力トランジスタ１３３は第２の実施の形態２に示すようなチャネル領域のソース側端部に多結晶部分を有するトランジスタに代えて、チャネル領域に多結晶部分を含まないＴＦＴとすることも可能である。またこの入出力保護回路を、入出力保護トランジスタとしてｐ形ＴＦＴを用いて形成することも可能である。
【００６６】
保護回路部１３６はドレイン側ゲート端のチャネル部に結晶欠陥を多く含む多結晶ＳｉもしくはアモルファスＳｉ領域をもつＴＦＴにより構成し、一方入出力回路部１３７はチャネル部に結晶性の良い実質的に単結晶領域をもつＴＦＴにより構成する。かかる構造により電子装置の入力部の保護回路に関し、ＢＶｓｄ耐圧の異なる複数のＴＦＴを従来のＴＦＴ構造のみを使用する工程と比較しマスク数を増やすことなく形成できる。
【００６７】
また、ドレイン側ゲート端のチャネル部に結晶欠陥を多く含む多結晶ＳｉもしくはアモルファスＳｉ領域を形成することにより、大きな静電気サージが電子装置の入力部に印加されても、結晶欠陥領域において、サージ電流を緩和することが可能なため、ＴＦＴの破壊を防ぐことができる。
【００６８】
上記図１３はｎチャネル薄膜トランジスタを使用した場合の実施の形態を示す図であるが、図１４に示すようにｐチャネル薄膜トランジスタを使用して同様の保護回路を形成することができる。
【００６９】
上記保護回路に係るＴＦＴは、例えば上記位相変調結晶化法を用いて結晶化した半導体薄膜を用いて形成することにより、簡便に作製することが出来る。
【００７０】
なお、本発明に係る入出力保護回路は、電子装置に使用される、少なくとも複数の薄膜トランジスタ用いて構成された入出力保護回路であって、入力信号が入力する入出力端部と、入力信号を該電子装置に伝える入出力回路部と、該入出力端部と該入出力回路部との間に配置された保護回路部とを有し、
該保護回路部は、チャネル領域の中央部およびソース側端部は実質的に単結晶の半導体薄膜に設けられ、該チャネル領域のドレイン側端部は多結晶半導体またはアモルファス半導体薄膜に設けられている薄膜トランジスタを用いて構成され、
該入出力回路部は、少なくともチャネル領域の中央部およびドレイン側端部は実質的に単結晶の半導体薄膜に設けられ、チャネル領域のソース側端部は多結晶半導体またはアモルファス半導体薄膜に設けられている薄膜トランジスタを用いて構成されている入出力保護回路として構成することができる。
【００７１】
また、本発明に係る他の入出力保護回路は、電子装置に使用される、少なくとも複数の薄膜トランジスタ用いて構成された入出力保護回路であって、入力信号が入力する入出力端部と、入力信号を該電子装置に伝える入出力回路部と、該入出力端部と該入出力回路部との間に配置された保護回路部とを有し、
該保護回路部は、少なくともチャネル領域のドレイン側端部が成長開始領域により形成されている薄膜トランジスタを用いて構成され、
該入出力回路部は、少なくともチャネル領域のソース側端部が成長開始領域により形成されている薄膜トランジスタを用いて構成されている入出力保護回路として構成することができる。
【００７２】
図２０に、例えば図１３または図１４に例示するような本発明に係る入出力保護回路１３０、１４０を使用する液晶表示装置２５０の具体例を示す。液晶表示装置２５０を形成する薄膜トランジスタや画素の形成領域は３０３および３０３’で示している。液晶表示装置２５０は、図２０（ｂ）に示すように、上下１対の透明基板２９１、２９２、液晶層２９３、複数の画素電極２９４、そして対向電極２９７を含む。
【００７３】
１対の透明基板２９１、２９２としては例えばガラス基板を用いることができる。これら透明基板２９１、２９２は、枠状のシール材３１８を介して接合されている。液晶層２９３は、１対の透明基板２９１、２９２およびシール材３１８により囲まれた領域に密閉して配置される。
【００７４】
前記１対の透明基板２９１、２９２のうちの一方の透明基板、例えば下側の透明基板２９２の内面には、行方向および列方向にマトリックス状に設けられた複数の画素電極２９４と、この複数の画素電極２９４にそれぞれ接続された複数の薄膜トランジスタ２９８と、複数の薄膜トランジスタ２９８と電気的に接続された複数の走査配線２９５および信号配線２９６が設けられている。この実施例においては、薄膜トランジスタ２９８と画素電極２９４がそれぞれ素子形成領域３０３、３０３‘に形成されている。
【００７５】
複数の走査配線２９５は行方向に延在し薄膜トランジスタ２９８のゲートに接続されている。これら走査配線２９５の一端はそれぞれ走査線駆動回路２９９に接続されている。また、複数の信号配線２９６は列方向に延在して各薄膜トランジスタ２９８に接続されている。これら信号配線２９６の一端はそれぞれ信号線駆動回路部分３００に接続されている。走査線駆動回路２９９および信号線駆動回路部分３００は液晶コントローラ３０１に接続されている。液晶コントローラ３０１は外部回路３０２から供給される画像信号及び同期信号を受信し、画素映像信号Ｖｐｉｘ、垂直祖歌制御信号ＹＣＴ、および水平走査制御信号ＸＣＴを発生する。液晶コントローラ３０１の入力部３０６は、例えば図１３または図１４に示す例示するような本発明に係る入出力保護回路３０４を介して、外部回路３０２に接続される。入出力保護回路３０４は、外部回路３０２およびそれとの接続ライン３０５から進入する望ましくない高電圧が、液晶コントローラ３０１に直接加わるのを防止する。
【００７６】
入出力保護回路３０４は液晶コントローラ３０１と共に、液晶表示装置２５０と同一の基板２９２に同一の工程で形成し、液晶表示装置２５０と一体化して形成することができる。また本発明に係る薄膜トランジスタ７０、９０を液晶表示装置２５０の内部回路、例えば走査線駆動回路２９９または信号線駆動回路部分３００等に適宜適用し、それぞれの回路部分を直接保護することもできる。
【００７７】
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上記実施の形態は単なる例示に過ぎず、限定的に解釈されるべきものではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに特許請求の範囲の均等範囲に属する変形や変更は、本発明の範囲内のものである。
【図面の簡単な説明】
【００７８】
【図１】本発明に関する実施の形態としての位相シフトマスクを使用した結晶化工程の原理を示す図である。
【図２】本発明に関する実施の形態としての位相シフトマスクについて例示する図である。
【図３】本発明において使用される結晶化した半導体薄膜の具体例の顕微鏡写真である。
【図４】本発明に係る半導体薄膜の結晶化に使用可能な結晶化装置である。
【図５】本発明の第１の実施の形態の入出力保護用トランジスタの構造を示す平面図である。
【図６】本発明の第１の実施の形態の入出力保護用トランジスタの構造を示す断面図図である。
【図７】本発明の第２の実施の形態の入出力用トランジスタの構造を示す平面図である。
【図８】本発明の第２の実施の形態の入出力用トランジスタの構造を示す断面図である。
【図９】本発明の第３の実施の形態の薄膜トランジスタの構造を示す断面図である。
【図１０】本発明の第１および第２の実施の形態の薄膜トランジスタの構造における内部電界および電位のシミュレーションの図である。
【図１１】本発明の第１および第２の実施の形態の薄膜トランジスタの構造におけるソースドレイン耐圧のシミュレーションの結果を示すである。
【図１２】本発明の第１および第２の実施の形態の薄膜トランジスタの構造におけるソースドレイン耐圧の実測結果を示すである。
【図１３】本発明に係るｎチャネル薄膜トランジスタを使用する第４の実施の形態としての入出力保護回路を示す図である。
【図１４】本発明に係るｐチャネル薄膜トランジスタを使用する入出力保護回路を示す図である。
【図１５】従来技術におけるｎチャネル薄膜トランジスタを使用する入出力保護回路を示す図である。
【図１６】従来技術におけるｐチャネル薄膜トランジスタを使用する入出力保護回路を示す図である。
【図１７】ＭＯＳ  ＦＥＴにおけるスナップバック特性の測定方法を示す図である。
【図１８】ＭＯＳ  ｎチャネルＦＥＴにおけるスナップバック特性を示す図である。
【図１９】ＭＯＳ  ｐチャネルＦＥＴにおけるスナップバック特性を示す図である。
【図２０】本発明により形成された入出力保護回路を使用した液晶表示装置の具体例を示す図である。
【符号の説明】
【００７９】
１０…位相シフトマク、  １１…エキシマレーザ光、  １２…段差部、  １３ａ…第１のストリップ領域（位相領域）、  １３ｂ…第２のストリップ領域（位相領域）、  １４…強度分布、  １５…光強度が最小の部分、  １６…温度分布、  １７…温度の最小の部分、  １８…温度傾斜部、  １９…結晶成長開始領域、  ２０…横方向結晶成長領域（結晶化領域）、  ２１…結晶衝突領域、  ２２…加熱温度が最高の部分、  ３０…半導体薄膜、  ３２…位相シフトマスク、  ３３…段差部、  ４０…結晶化装置、  ４１…エキシマレーザ、  ４２…パルスレーザ光、  ４３…アッテネータ、  ４４…ホモジナイズ光学系、４６…位相シフトマスク、  ４７…投影レンズ、  ４８…ＸＹステージ  ４９…半導体薄膜、  ５０…絶縁基板、  ５１…駆動装置、  ５２…受光装置、  ５３…制御装置、  ５５…信号処理部、  ５６…記憶部、  ５７…信号ライン、  ７０…トランジスタ（ＴＦＴ）、  ７１…半導体薄膜（Ｓｉ薄膜、Ｇｅ薄膜等）、  ７２…絶縁基板、  ７３…ソース領域、  ７４…チャネル領域、  ７５…ドレイン領域、  ７６…ゲート絶縁膜、  ７７…ゲート電極、  ７８…ソース電極、  ７９…ドレイン電極、  ８０…層間絶縁膜、  ８１…下地アンダーコート絶縁膜、  ８２…ドレイン側端部、  ８３…アイランド、  ９０…トランジスタ（ＴＦＴ）、  ９２…ソース領域、  ９３…チャネル領域、  ９４…ドレイン領域、  ９６…ゲート絶縁膜、  ９７…ゲート電極、  ９８…ソース電極、  ９９…ドレイン電極、  １００…層間絶縁膜、  １０１…ソース側端部、  １１０…ＴＦＴ、  １１２…ドレイン領域、  １１３…チャネル領域、  １１４…ソース領域、  １１５…ゲート絶縁膜、  １１６…ドレイン電極、  １１７…ゲート電極、  １１８…ソース電極、  １１９…層間絶縁膜、  １２０…絶縁基板、  １２１…下地アンダーコート絶縁膜、  １３０…入出力保護回路、  １３１…入出力端部、  １３２…パッド、  １３３…入出力トランジスタ、  １３４…入出力保護トランジスタ、  １３５…入出力保護トランジスタ、  １３６…保護回路部、  １３７…入出力回路部、  ２００…入出力保護回路、  ２０１…入出力端子パッド、  ２０３…入出力保護ＴＦＴ、  ２０４…入出力保護ＴＦＴ、  ２１１…酸化絶縁膜、  ２１２…ゲート絶縁膜、  ２１３…ゲート電極、  ２１４…ドレイン領域、  ２１５…ソース領域、  ２１６…チャネル領域、  ２１７…シリコン層、  ２２０…入出力保護回路、  ２５０…液晶表示装置、  ２９１、２９２…透明基板、  ２９３…液晶層、  ２９４…画素電極、  ２９５…走査配線、  ２９６…信号配線、  ２９７…対向電極、  ２９８…薄膜トランジスタ、  ２９９…走査線駆動回路、  ３００…信号線駆動回路、  ３０１…液晶コントローラ、  ３０２…外部回路、  ３０３、３０３’…素子形成領域、  ３０４…入出力保護回路、  ３０５…接続ライン、  ３０６…入力部、  ３１８…シール材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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