(57)【要約】【課題】良好な放熱性を備える半導体装置を提供する。【解決手段】  半導体装置１０は、基板１６上に設置された第１トランジスタ１１と、第１トランジスタ１１上に放熱層１７を介して設置された第２トランジスタ１２と、基板上に設置された第３トランジスタ１３と、第３トランジスタ１１上に放熱層１７を介して設置された第４トランジスタ１４を備える。第１トランジスタ１１は、第２トランジスタが設置される領域に対応して、エミッタ領域の第１の領域を備え、更に第１の領域を包囲するように形成され、エミッタ領域のベース領域に占める面積の割合が第１の領域よりも高い第２の領域を備える。第３トランジスタ１３も第１トランジスタ１１と同様に、エミッタ領域のベース領域に占める面積の割合が異なる領域を備える。【選択図】図２
2006229169.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、支持基板上に設置された第１の半導体素子と、前記第１の半導体素子上に設置された第２の半導体素子と、を備える半導体装置であって、
前記第１の半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体を備え、
前記第１の半導体素子の前記半導体基体は、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占め、且つ前記半導体基体の中心部に形成された第１の領域と、前記第３半導体領域が前記第２半導体領域に対して第１の割合より高い第２の割合で占め、且つ前記第１の領域を包囲するように環状に前記半導体基体の外周部に形成された第２の領域を備えることを特徴とする半導体装置。
【請求項２】
前記第１の領域は、前記第２の半導体素子が設置される領域に対応して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域は、第２の半導体素子とほぼ同じ面積に形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の半導体素子と、前記第２の半導体素子とは交互にスイッチング動作されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の半導体素子と、前記第２の半導体素子の間に放熱層が形成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第３半導体領域は複数であり、相互に離間して形成されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２半導体領域は帯状に形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２半導体領域は複数であり、互いに離間し且つ並んで形成されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２半導体領域の不純物濃度は、前記半導体基体の前記第１の領域で相対的に高く、前記第２の領域で相対的に低いことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体装置は、絶縁膜を介して前記第２半導体領域上に形成された第１の電極を更に備え、該絶縁膜の膜厚は、前記半導体基体の前記第１の領域で相対的に厚く、前記第２の領域で相対的に薄いことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体基体は、第１の領域と第２の領域の間に形成された第３の領域を更に備え、該第３の領域の前記第３半導体領域が前記第２半導体領域に対して占める第３の割合は、第１の割合より高く第２の割合より低いことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第２の半導体素子は、第１導電型の第４半導体領域と、前記第４半導体領域の表面領域に形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面領域に形成された第１導電型の第６半導体領域と、を備える半導体基体を備え、
前記第２の半導体素子の前記半導体基体は、前記第６半導体領域が前記第５半導体領域に対して第４の割合で占め、且つ前記半導体基体の中心部に形成された第４の領域と、前記第６半導体領域が前記第５半導体領域に対して第４の割合より高い第５の割合で占め、且つ前記第４の領域を包囲するように環状に前記半導体基体の外周部に形成された第５の領域を備えることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
支持基板と、支持基板上に設置された第１の半導体素子と、前記第１の半導体素子上に設置された第２の半導体素子と、支持基板上に形成された第３の半導体素子と、前記第３の半導体素子上に設置された第４の半導体素子を備える半導体装置であって、
前記第１の半導体素子及び第３の半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体をそれぞれ備え、
それぞれの前記半導体基体は、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占め、且つ前記半導体基体の中心部に形成された第１の領域と、前記第３半導体領域が前記第２半導体領域に対して第１の割合より高い第２の割合で占め、且つ前記第１の領域を包囲するように環状に前記半導体基体の外周部に形成された第２の領域を備えることを特徴とする半導体装置。  
【請求項１４】
前記第１の半導体素子の前記第１の領域は、第２の半導体素子が設置される領域に形成され、前記第３の半導体素子の前記第１の領域は前記第４の半導体素子が設置される領域に形成されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１の半導体素子と、前記第２の半導体素子との間、前記第３の半導体素子と前記第４の半導体素子の間のそれぞれに放熱層が形成されることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記支持基板上に制御用の半導体素子が更に形成され、該制御用の半導体素子によって前記第１の半導体素子及び前記第４の半導体素子と、前記第２の半導体素子及び前記第３の半導体素子は交互にスイッチングされることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は単一の支持基板上に複数の半導体素子を搭載した半導体装置に関する。
【背景技術】
【０００２】
液晶用のバックライト光源として用いられる冷陰極蛍光放電管を点灯させるため、例えば図８に示すＨ型ブリッジ回路８０が用いられている。
【０００３】
Ｈ型ブリッジ回路８０は、ハイサイド側の第１トランジスタ８１及び第３トランジスタ８３と、ローサイド側の第２トランジスタ８２及び第４トランジスタ８４とを備える。第１トランジスタ８１のエミッタ電極と、第２トランジスタ８２のコレクタ電極との接続点Ａ１と、第３トランジスタ８３のエミッタと第４トランジスタ８４のコレクタとの接続点Ａ２との間に、例えば冷陰極蛍光放電管等の負荷８６が接続される。
【０００４】
Ｈ型ブリッジ回路８０で、制御回路８５によって第１トランジスタ８１及び第４トランジスタ８４と、第２トランジスタ８２及び第３トランジスタ８３とを交互にオンオフさせると、接続点Ａ１と接続点Ａ２との間に交互に電流が流れ負荷８６を作動させることができる。このようにＨ型ブリッジ回路８０において、直流電圧が交流に変換され、例えば冷陰極蛍光放電管を点灯させることができる。
【０００５】
このようなＨ型ブリッジ回路８０を単一の半導体装置に構築する場合、基板上に４つのトランジスタとそれらを制御する制御回路が搭載されるため、半導体装置の平面面積が広くなり、半導体装置のサイズが大きくなるという問題があった。
【０００６】
そこで、例えば特許文献１に開示されているように半導体素子を積層させることによって半導体装置の平面面積を縮小する方法が考えられる。
【特許文献１】特開昭５５−１１１１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に開示された積層方法の半導体装置は、動作時に半導体素子から発せられる熱が良好に放熱されず、熱暴走が起き、素子が破壊される可能性があった。特に下側に設置された半導体素子は、動作時に生じる熱と上側に積載された半導体素子から伝達してくる熱とで、より熱が集中しやすく熱暴走が起きやすくなる。
【０００８】
そこで、半導体素子を積層して平面面積を小さくしつつ、熱が集中し熱暴走を生じさせないよう良好な放熱性を備える半導体装置が望まれている。
【０００９】
本発明は上記実情に鑑みてなされたものであり良好な放熱性を備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点に係る半導体装置は、
支持基板と、支持基板上に設置された第１の半導体素子と、前記第１の半導体素子上に設置された第２の半導体素子と、を備える半導体装置であって、
前記第１の半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体を備え、
前記第１の半導体素子の前記半導体基体は、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占め、且つ前記半導体基体の中心部に形成された第１の領域と、前記第３半導体領域が前記第２半導体領域に対して第１の割合より高い第２の割合で占め、且つ前記第１の領域を包囲するように環状に前記半導体基体の外周部に形成された第２の領域を備えることを特徴とする。
【００１１】
前記第１の領域は、第２の半導体素子が設置される領域に対応して形成されてもよい。
【００１２】
前記第１の領域は、第２の半導体素子とほぼ同じ面積に形成されてもよい。
【００１３】
前記第１の半導体素子と、前記第２の半導体素子とは交互にスイッチング動作されてもよい。
【００１４】
前記第１の半導体素子と、前記第２の半導体素子の間に放熱層が形成されてもよい。
【００１５】
前記第３半導体領域は複数であり、相互に離間して形成されてもよい。
【００１６】
前記第２半導体領域は帯状に形成されてもよい。
【００１７】
前記第２半導体領域は複数であり、互いに離間し且つ並んで形成されてもよい。
【００１８】
前記第２半導体領域の不純物濃度は、前記半導体基体の前記第１の領域で相対的に高く、前記第２の領域で相対的に低くてもよい。
【００１９】
前記半導体装置は、絶縁膜を介して前記第２半導体領域上に形成された第１の電極を更に備え、該絶縁膜の膜厚は、前記半導体基体の前記第１の領域でで相対的に厚く、前記第２の領域で相対的に薄くてもよい。
【００２０】
前記半導体基体は、第１の領域と第２の領域の間に形成された第３の領域を更に備え、該第３の領域の前記第３半導体領域が前記第２半導体領域に対して占める第３の割合は、第１の割合より高く第２の割合より低くてもよい。
【００２１】
前記第２の半導体素子は、第１導電型の第４半導体領域と、前記第４半導体領域の表面領域に形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面領域に形成された第１導電型の第６半導体領域と、を備える半導体基体を備え、
前記第２の半導体素子の前記半導体基体は、前記第６半導体領域が前記第５半導体領域に対して第４の割合で占め、且つ前記半導体基体の中心部に形成された第４の領域と、前記第６半導体領域が前記第５半導体領域に対して第４の割合より高い第５の割合で占め、且つ前記第４の領域を包囲するように環状に前記半導体基体の外周部に形成された第５の領域を備えてもよい。
【００２２】
上記目的を達成するため、本発明の第２の観点に係る半導体装置は、
支持基板と、支持基板上に設置された第１の半導体素子と、前記第１の半導体素子上に設置された第２の半導体素子と、支持基板上に形成された第３の半導体素子と、前記第３の半導体素子上に設置された第４の半導体素子を備える半導体装置であって、
前記第１の半導体素子及び第３の半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、を備える半導体基体をそれぞれ備え、
それぞれの前記半導体基体は、前記第３半導体領域が前記第２半導体領域に対して第１の割合で占め、且つ前記半導体基体の中心部に形成された第１の領域と、前記第３半導体領域が前記第２半導体領域に対して第１の割合より高い第２の割合で占め、且つ前記第１の領域を包囲するように環状に前記半導体基体の外周部に形成された第２の領域を備えることを特徴とする。  
【００２３】
前記第１の半導体素子の前記第１の領域は、第２の半導体素子が設置される領域に形成され、前記第３の半導体素子の前記第１の領域は前記第４の半導体素子が設置される領域に形成されてもよい。
【００２４】
前記第１の半導体素子と、前記第２の半導体素子との間、前記第３の半導体素子と前記第４の半導体素子の間のそれぞれに放熱層が形成されてもよい。
【００２５】
前記支持基板上に制御用の半導体素子が更に形成され、該制御用の半導体素子によって前記第１の半導体素子及び前記第４の半導体素子と、前記第２の半導体素子及び前記第３の半導体素子は交互にスイッチングされてもよい。
【発明の効果】
【００２６】
本発明によれば、エミッタ領域のベース領域に占める面積の割合を素子の中心部と周辺部で変化させた半導体素子を積載させることによって、良好な放熱性を備える半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態に係る半導体装置について図を用いて説明する。
本実施の形態では、半導体装置を構成する半導体素子として絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）を用いた場合を例に挙げて説明する。
【００２８】
本発明の実施の形態に係る半導体装置１０を図１及び図２に示す。図１は半導体装置１０を示す平面図である。図２は図１に示す半導体装置１０のＸ−Ｘ’線断面図である。なお、本発明の半導体装置１０は図８に示すＨ型ブリッジ回路を構成するものである。
【００２９】
半導体装置１０は図１及び図２に示すように、第１トランジスタ１１、第２トランジスタ１２、第３トランジスタ１３、第４トランジスタ１４、制御回路１５、基板１６、放熱層１７、半田層１８、を備え、樹脂封止体２１によって封止される。第１トランジスタ１１、第２トランジスタ１２、第３トランジスタ１３、第４トランジスタ１４はそれぞれＩＧＢＴから構成され、制御回路１５によってスイッチング動作をする。
【００３０】
第１トランジスタ１１は、図２に示すように基板１６上に半田層１８を介して設置される。後述するように第１トランジスタ１１のエミッタ領域は、第１トランジスタ１１の中心部に形成された第１の領域と、第１の領域を包囲するように、第１トランジスタ１１の周辺部に形成された第２の領域とから構成される。エミッタ領域の第１の領域は、第２トランジスタ１２の面積とほぼ同じであり、第２トランジスタ１２が設置される位置に対応して形成される。エミッタ領域の第１の領域と、第２の領域とは、ベース領域に占める面積の割合が異なり、第１の領域がベース領域に占める面積の割合は、第２の領域と比較して小さい。
【００３１】
第２トランジスタ１２は、第１トランジスタ１１上に半田層１８を介して設置された放熱層１７上に、半田層１８を介して設置される。第１トランジスタ１１と第２トランジスタ１２とは放熱層１７を介して電気的に接続される。なお、第２トランジスタ１２は、第１トランジスタ１１と異なりエミッタ領域の面積は均一に形成される。
【００３２】
第３トランジスタ１３は、図２に示すように半田層１８を介して基板１６上に配置される。第３トランジスタ１３のエミッタ領域は、第１トランジスタ１１と同様に第３トランジスタ１３の中心部に形成された第１の領域と、第１の領域を包囲するように、第１トランジスタ１３の周辺部に形成された第２の領域とから構成される。第１の領域は、第４トランジスタ１４の面積とほぼ同じであり、第２トランジスタ１４が設置される位置に対応して形成される。エミッタ領域の第１の領域と、第２の領域とは、ベース領域に占める面積の割合が異なり、第１の領域がベース領域に占める面積の割合は、第２の領域と比較して小さい。
【００３３】
第４トランジスタ１４は、図２に示すように第３トランジスタ１３上に半田層１８を介して設置された放熱層１７上に、半田１８を介して設置される。第３トランジスタ１３と第４トランジスタ１４とは、放熱層１７を介して電気的に接続される。第４トランジスタ１４も、第２トランジスタ１２と同様にエミッタ領域の面積は均一に形成される。
【００３４】
制御回路１５は、図１に示すように第１トランジスタ１１〜第４トランジスタ１４のそれぞれのゲート電極に接続される。制御回路１５によって、第１トランジスタ１１及び第４トランジスタ１４がオンの時、第２トランジスタ１２及び第３トランジスタ１３がオフ、第１トランジスタ１１及び第４トランジスタ１４がオフの時、第２トランジスタ１２及び第３トランジスタ１３がオンという様に、各トランジスタのオン、オフを切り替える。このように制御回路１５により各トランジスタのオンオフが切り替えられることによって、図８に示すＨ型ブリッジ回路の負荷８６に交流電流が流れる。
【００３５】
基板１６は、銅、アルミニウム等の金属板から形成される。第１トランジスタ１１及び第３トランジスタ１３から発せられる熱は、基板１６を介して放熱される。
【００３６】
放熱層１７は、銅、アルミニウム等の金属板から構成され、第１トランジスタ１１と、第２トランジスタとの間及び第３トランジスタ１３と第４トランジスタ１４との間に形成される。それぞれのトランジスタから発せられる熱は、半田層１８を介して放熱層１７に伝達し、放熱される。なお、放熱層１７は金属板に限られず、肉薄の半田層から構成されても良い。
【００３７】
以下、第１トランジスタ１１を図３〜６を用いて詳細に説明する。第３トランジスタ１３は、エミッタ領域の第１の領域が第４トランジスタ１４が設置される領域に対応して形成される以外第１トランジスタ１１と同様の構成を採るため、ここでは第１トランジスタ１１のみを例に挙げて説明する。
【００３８】
図３は第１トランジスタ１１の構成例を示す平面図である。図４は、図３に示す第１トランジスタ１１の一点鎖線で囲んだ領域１１ａを示す平面図である。図５は、図３に示す第１トランジスタ１１の一点鎖線で囲んだ領域１１ｂを示す平面図である。図６は、図４に示す第１トランジスタ１１のＹ−Ｙ’断面図である。なお、Ｎ型エミッタ領域３３の配置の説明を容易にするため、図３では後述するエミッタ電極３５と、ゲート電極３７と、層間絶縁膜３９とを省略しており、またＮ型エミッタ領域３３の形状を図４及び図５と異なり長方形に図示している。図４及び図５では、後述するエミッタ電極３５を省略している。
【００３９】
第１トランジスタ１１は、図６に示すように、半導体基体４１と、エミッタ電極３５と、コレクタ電極３６と、ゲート電極３７と、ゲート絶縁膜３８と、層間絶縁膜３９と、を備える。半導体基体４１は、Ｎ型ベース領域３０と、Ｐ型コレクタ領域３１と、Ｐ型ベース領域３２と、Ｎ型エミッタ領域３３と、Ｎ型バッファ領域３４と、を備える。
【００４０】
Ｎ型ベース領域３０は、例えばリン等のＮ型（第１導電型）の不純物が拡散されたＮ型半導体領域から形成される。Ｎ型ベース領域３０は、例えば、４５μｍ程度の厚さ、２×１０１４cm-3程度の不純物濃度で形成される。
【００４１】
Ｐ型コレクタ領域３１は、例えばボロン等のＰ型（第２導電型）の不純物が拡散されたＰ型半導体領域から構成され、図６に示すようにＮ型バッファ領域３４の下面に形成される。Ｐ型コレクタ領域３１の下面には、コレクタ電極３６が形成される。Ｐ型コレクタ領域３１は、第１トランジスタ１１の動作時にＮ型ベース領域３０内にホール（正孔）を注入し伝導度変調をもたらす。Ｐ型コレクタ領域３１は例えば２００μｍ程度の厚さで形成され、Ｐ型コレクタ領域３１のＰ型不純物濃度は、Ｐ型ベース領域３２の不純物濃度より高く、例えば４×１０１８cm-3程度の不純物濃度で形成される。
【００４２】
Ｐ型ベース領域３２は、Ｐ型の不純物が拡散されたＰ型半導体領域から構成され、図６に示すようにＮ型ベース領域３０の表面領域に形成される。Ｐ型ベース領域３２は図６に示すように帯状に形成されており、相互に離間し、並んで形成される。Ｎ型ベース領域３０とＮ型エミッタ領域３３との間のＰ型ベース領域３２上には、ゲート絶縁膜３８を介してゲート電極３７が形成される。ゲート電極３７にしきい値電圧以上の電圧が印加されると、Ｐ型ベース領域３２内にチャネルが形成される。Ｐ型ベース領域３２は、例えば３μｍ程度の厚さで形成されており、Ｐ型ベース領域３２のＰ型不純物濃度は、Ｐ型コレクタ領域３１の不純物濃度より低く、例えば、２×１０１７cm-3程度の不純物濃度で形成される。
【００４３】
Ｎ型エミッタ領域３３は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ型ベース領域３２の表面領域に形成される。図６に示すようにＮ型エミッタ領域３３の上面に、エミッタ電極３５が形成される。Ｎ型エミッタ領域３３は、例えば０．５μｍ程度の厚さで形成されており、Ｎ型エミッタ領域３３のＮ型不純物濃度はＮ型ベース領域３０より高く、例えば５×１０１９cm-3程度の不純物濃度で形成される。
【００４４】
また、Ｎ型エミッタ領域３３は、図３に示すように第１トランジスタ１１の中心部に、Ｐ型ベース領域３２に占める割合が低く形成された第１の領域と、第１の領域を包囲するように環状に形成され、Ｐ型ベース領域３２に占める割合が第１の領域と比較して高い第２の領域とを備える。Ｎ型エミッタ領域３３の第１の領域は、第２トランジスタ１２が設置される領域に対応して形成される。
【００４５】
具体的には、Ｎ型エミッタ領域３３の第１の領域が形成される第１トランジスタ１１の中心部は、図４に示すようにゲート電極３７、層間絶縁膜３９下のＮ型エミッタ領域３３の幅Ｔｅ１が３μｍ、エミッタ電極３５下のＮ型エミッタ領域３３の幅Ｔｅ２が４．５μｍ、層間絶縁膜３９下の隣り合うエミッタ領域の間隔Ｄｅ１が１２μｍ、エミッタ電極３５下の隣り合うＮ型エミッタ領域３３の間隔Ｄｅ２が１０．５μｍとなるように形成される。
【００４６】
一方、Ｎ型エミッタ領域３３の第２の領域が形成される第１トランジスタ１１の周辺部は、図５に示すように層間絶縁膜３９下のＮ型エミッタ領域３３の幅Ｔｅ１’が６μｍ、エミッタ電極３５下のＮ型エミッタ領域３３の幅Ｔｅ２が４．５μｍ、層間絶縁膜３９下の隣り合うＮ型エミッタ領域３３間隔Ｄｅ１’が９μｍ、エミッタ電極３５下の隣り合うＮ型エミッタ領域３３の間隔Ｄｅ２が１０．５μｍとなるように形成される。
【００４７】
ここでＮ型エミッタ領域３３の面積の割合の違いを説明するため、隣り合うＮ型エミッタ領域３３間の距離を、Ｎ型エミッタ領域３３の幅と隣り合うＮ型エミッタ領域３３間の距離との合計で割って算出したエミッタ間引き率を便宜的に用いる。本実施の形態ではエミッタ電極３５下のＮ型エミッタ領域３３の幅は、等しく形成されるため、層間絶縁膜３９下のＮ型エミッタ領域３３の幅、隣り合うＮ型エミッタ領域３３間の距離を利用する。
【００４８】
具体的には、図４に示す第１トランジスタ１１の中心部ではＮ型エミッタ領域３３の幅Ｔｅ１は、３μｍ、Ｎ型エミッタ領域３３の離間する幅Ｄｅ１は１２μｍであるため、エミッタ間引き率は８０％となる。一方、図５に示す第１トランジスタ１１の周辺部では、Ｎ型エミッタ領域３３の幅Ｔｅ１’は６μｍ、Ｎ型エミッタ領域３３の離間する幅Ｄｅ１’は９μｍであるため、エミッタ間引き率は６０％となる。従って、本実施の形態の第１トランジスタ１１はエミッタ間引き率を用いて表現すると、中心部でエミッタ間引き率が８０％、周辺部でエミッタ間引き率が６０％となるように形成される。
【００４９】
Ｎ型バッファ領域３４は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ型コレクタ領域３１の上面に形成される。Ｎ型バッファ領域３４は、Ｎ型ベース領域３０への正孔の注入を抑制する。
【００５０】
エミッタ電極３５は、アルミニウム等から構成され、Ｎ型エミッタ領域３３等の上面に形成される。エミッタ電極３５と、ゲート電極３７は、シリコン系膜等の層間絶縁膜３９で絶縁される。図４及び５に示すように隣り合う層間絶縁膜３９の間隔は５μｍである。
【００５１】
コレクタ電極３６は、アルミニウム等から構成され、図６に示すようにＰ型コレクタ領域３１の下面に形成される。
【００５２】
ゲート電極３７は、ポリシリコン等から構成され、図６に示すようにＮ型ベース領域３０とＮ型エミッタ領域３３との間のＰ型ベース領域３２上にシリコン系膜等のゲート絶縁膜３８を介して配置される。図４及び５に示すゲート電極３７の幅Ｔｇは、２６μｍである。隣り合うゲート電極３７の幅Ｄｇは、８μｍである。
【００５３】
以上の構成を採る半導体装置１０の第１トランジスタ１１のゲート電極３７に電圧が印加されると、電界が生じ空乏層がゲート絶縁膜３８下のＰ型ベース領域３２の表面領域に形成される。印加される電圧がしきい値電圧以上になると、Ｐ型ベース領域３２の表面領域に反転層（チャネル）が形成される。この結果、Ｎ型エミッタ領域３３からチャネルを介してＮ型ベース領域３０に電子が注入され、またＰ型コレクタ領域３１からＮ型ベース領域３０に正孔が注入される。そしてＮ型エミッタ領域３３とＰ型コレクタ領域３１との間にチャネルとＮ型ベース領域３０を介して電流が流れ、第１トランジスタ１１はオン状態となる。
【００５４】
本実施の形態の第１トランジスタ１１において、第１トランジスタ１１の中心部においてＮ型エミッタ領域３３がＰ型ベース領域３２に占める面積の割合は、周辺部においてＮ型エミッタ領域３３がＰ型ベース領域３２に占める面積の割合より小さくなるように形成される。従って、第１トランジスタ１１がオン状態である際、第１トランジスタ１１の中心部で流れる電流は周辺部と比較して少なく、中心部で発生する熱は周辺部と比較して少なくなる。結果として、第１トランジスタ１１の中心部は、中心部で発生する熱そのものに加えて周辺部で発生する熱が伝達した場合であっても熱暴走を起こしにくくなる。更に、上側に積層された第２トランジスタ１２から発せられる熱が放熱層を介して第１トランジスタ１１に伝達した場合であっても、第２トランジスタ１２が積層される位置に対応して第１トランジスタ１１のエミッタ領域が形成されることから、熱が集中し、熱暴走を起こすことを防ぐことができる。
【００５５】
例えば、半導体素子の周辺部のエミッタ間引き率を６０％とし、中心部のエミッタ間引き率を６０％、８０％、１００％と変化させた場合の、半導体素子の半導体基体の温度分布を図７（ａ）〜（ｃ）に示す。
【００５６】
エミッタ間引き率６０％の場合（間引き率均一）、図７（ａ）に示すように、半導体素子の中心部で発生する熱に加えて、周辺部から発生する熱が加わるため半導体素子の中心部は良好に放熱がなされず、半導体素子周辺から中心に向かって温度が高くなる。この場合、半導体素子の中心部で熱暴走が起こりやすくなる。
【００５７】
一方、エミッタ間引き率１００％の場合、図７（ｃ）に示すように、半導体素子中心部で発生する熱はないため、半導体素子中心部に熱が集中することはなく、半導体素子周辺部のみ温度が高くなる。しかし、エミッタ間引き率１００％の半導体素子は、エミッタ間引き率６０％や８０％の場合と同様の電流容量を確保するため、周辺部のエミッタ領域の面積の割合をエミッタ間引き率６０％の場合と比較して広く形成する必要があるため、特に周辺部の発熱が高くなる。
【００５８】
これに対し、エミッタ間引き率８０％の場合、図７（ｂ）に示すように、半導体素子周辺部から中心へ向かって温度は高くなる。しかし半導体素子中心部で発生する熱が少ないため、周辺部から熱が伝達しても中心部が特に突出して高くなることはない。従って、図７（ｂ）の半導体素子と同様の構成を採る第１トランジスタ１１の中心部も熱が集中することはなく、第１トランジスタ１１が熱暴走することを抑制できる。
【００５９】
また、第１トランジスタ１１のエミッタ領域の第１の領域は、第２トランジスタ１２が設置される領域に対応して形成される。従って、第１トランジスタ１１そのものから発せられる熱だけでなく、放熱層１７を介して第２トランジスタ１２から熱が伝達した場合であっても熱の集中を抑制することができ、熱暴走を抑えることができる。
【００６０】
また、本実施の形態の半導体素子は、特に熱の集中する中心部のみＮ型エミッタ領域３３のＰ型ベース領域３２に占める面積の割合を減らすため、熱の集中しない周辺部の電流量は確保され、第１トランジスタ１１全体の電流容量の減少を低く抑えることが可能である。
【００６１】
更に、本発明の半導体装置１０は、制御回路１５によって、第１トランジスタ１１と第４トランジスタ１４とがオンの時、第２トランジスタ１２と第３トランジスタ１３がオフとなるように交互に動作する。この結果、それぞれ積層されたトランジスタの動作のタイミングがずれ、熱の発生するタイミングがずれることによって、下側に配置された第１トランジスタ１１及び第３トランジスタ１３に熱が集中することを防ぐことができる。
【００６２】
また、本発明の半導体装置１０は、積層されたトランジスタ間に放熱層を形成することによって、放熱層の上下に配置されたそれぞれのトランジスタから発せられる熱を更に良好に放熱させることができる。
【００６３】
本発明では、第１トランジスタ１１と第２トランジスタ１２と、及び第３トランジスタ１３と第４トランジスタ１４とは放熱層１７を介して電気的に接続されるため、別途ワイヤボンディング等を行う必要がなく、半導体装置１０の構造が複雑とならない。
【００６４】
本発明のように素子の中心部と外周部とでエミッタ領域のベース領域に占める割合を変化させることは、第１トランジスタ１１及び第３トランジスタ１３の放熱性を高めるだけでなく、さらに発熱や放熱と密接な関係を持つＦ−ＡＳＯ等の耐量の向上方法としても有効な手段となりうる。
【００６５】
本発明は上述した実施の形態に限られず様々な修正及び応用が可能である。
例えば、上述した実施の形態では第２トランジスタ１２と第４トランジスタ１４とは、第１トランジスタ１１と異なりエミッタ領域が均一に形成される構成を例に挙げて説明した。しかし、これに限られず、第２トランジスタ１２及び第４トランジスタ１４のエミッタ領域も第１トランジスタ１１と同様に適宜変化させることが可能である。
【００６６】
上述した実施の形態では、ＩＧＢＴを例に挙げて説明したが、ＩＧＢＴに限られず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等、単位セルを繰り返して配置する半導体素子に応用することが可能である。
【００６７】
また、上述した実施の形態では、第１トランジスタ１１のエミッタ領域の第１の領域のエミッタ間引き率を８０％、第２の領域のエミッタ間引き率を６０％とする場構成例に挙げて説明したが、これに限られず完成した第１トランジスタ１１に求められる性能、動作環境などに応じて間引き率を変化させることが可能である。例えば、第１の領域のエミッタ間引き率を７０％〜９０％、第２の領域を４０％〜６０％とすることが可能である。
【００６８】
また、エミッタ領域は第１の領域と第２の領域から構成される場合に限られず、第１の領域と第２の領域の間に形成された第３の領域を更に備える構成を採ることも可能である。この場合、エミッタ間引き率は第１の領域、第３の領域、第２の領域と順次減少する。
【００６９】
上述した実施の形態では、セル単位で素子動作の程度を設定するために、セル間引き率による手法を用いているが、これに限られない。例えば、第１トランジスタ１１の中心部の発熱を抑制する、つまり電流量を減少させるためには、第１トランジスタ１１の中心部のしきい値電圧を上昇させる構成を採ることも可能である。例えば、第１トランジスタ１１の中心部のゲート絶縁膜３４を厚くする構成、第１トランジスタ１１の中心部のＰ型ベース領域１３の不純物濃度を高くする構成を採ることができる。この場合、第１トランジスタ１１に求められる性能、動作環境などから、ゲート絶縁膜３４の厚み、Ｐ型ベース領域１３の濃度を調整する。なお、第１トランジスタ１１のエミッタ間引き率を大きくする構成と、ゲート絶縁膜３４の厚みを第１トランジスタ１１の中心部で厚くする構成と、及びＰ型ベース領域１３の不純物濃度を中心部で高くする構成とを適宜組み合わせることも可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態に係る半導体装置の構成例を示す平面図である。
【図２】図１に示す半導体装置のＸ−Ｘ’線断面図である。
【図３】本発明の実施の形態に係る第１トランジスタの構成例を示す平面図である。
【図４】図３に示す第１トランジスタの中心部の領域の構成例を示す平面図である。
【図５】図３に示す第１トランジスタの周辺部の領域の構成例を示す平面図である。
【図６】図４に示す第１トランジスタのＹ−Ｙ’線断面図である。
【図７】エミッタ間引き率を変化させた場合の半導体基体の温度分布を示す図である。
【図８】Ｈ型ブリッジ回路を示す図である。
【符号の説明】
【００７１】
１０  半導体装置
１１  第１トランジスタ
１２  第２トランジスタ
１３  第３トランジスタ
１４  第４トランジスタ
１５  制御回路
１６  基板
１７  放熱層
１８  半田
３０  Ｎ型べース領域
３１  Ｐ型コレクタ領域
３２  Ｐ型ベース領域
３３  Ｎ型エミッタ領域
３４  Ｎ型バッファ領域
３５  エミッタ電極
３６  コレクタ電極
３７  ゲート電極
３８  ゲート絶縁膜
３９  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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