(57)【要約】  【課題】ＥＳＤ保護素子に等価回路を用いるＥＳＤ保護回路のシミュレーション方法において、順方向バイアス及び逆方向バイアスに対して高精度なシミュレーションを行なえるようにする。  【解決手段】ＥＳＤ保護素子の等価回路１０は、ｎ型ＭＯＳＦＥＴ１１、ｎｐｎ型寄生ＢＪＴ１２、電流源１３、基板抵抗１４及び寄生ダイオード１５とを有している。ｎｐｎ型寄生ＢＪＴ１２のエミッタＥはソース端子１６と接続され、コレクタＣはドレイン端子１７と接続され、ベースＢは基板抵抗１４を介して基板端子１９と接続されている。電流源１３は、コレクタＣとベースＢとに接続されて、コレクタＣからベースＢに電流が流れるように配されている。寄生ダイオード１５は、ドレイン端子１７と基板端子１９とに接続されて、基板端子１９からドレイン端子１７に順方向のダイオード電流が流れるように配されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
静電気放電保護回路のシミュレーション方法であって、
ソース及びドレインを有する絶縁ゲート型電界効果型トランジスタを有する静電気放電保護素子を、前記絶縁ゲート型電界効果型トランジスタ、バイポーラトランジスタ、電流源、ダイオード及び基板抵抗を含む等価回路に置き換える工程と、
前記ソース又はドレインに順方向バイアスを印加することにより、前記等価回路に対して第１のシミュレーションを行なう工程と、
前記ソース又はドレインに逆方向バイアスを印加することにより、前記等価回路に対して第２のシミュレーションを行なう工程とを備え、
前記ダイオードは、前記ソース又はドレインに順方向バイアスが印加された場合に、前記順方向バイアスが印加されたソース又はドレインに順方向のダイオード電流が流れるように配置されていることを特徴とする静電気放電保護回路のシミュレーション方法。
【請求項２】
前記等価回路に置き換える工程において、
前記バイポーラトランジスタは、前記ソースと等価なエミッタと、前記ドレインと等価なコレクタと、前記基板抵抗を介して基板端子と接続されたベースとから構成し、
前記電流源は、前記コレクタから前記ベースに電流が流れるように配置し、
前記ダイオードは、前記基板端子と前記ドレインとの間に順方向のダイオード電流が流れるように配置し、
前記第１のシミュレーションを行なう工程において、前記順方向バイアスは前記ドレインに印加することを特徴とする請求項１に記載の静電気放電保護回路のシミュレーション方法。
【請求項３】
前記等価回路に置き換える工程において、
前記バイポーラトランジスタは、前記ソースと等価なエミッタと、前記ドレインと等価なコレクタと、前記基板抵抗を介して基板端子と接続されたベースとから構成し、
前記電流源は、前記エミッタから前記ベースに電流が流れるように配置し、
前記ダイオードは、前記基板端子と前記ソースとの間に順方向のダイオード電流が流れるように配置し、
前記第１のシミュレーションを行なう工程において、前記順方向バイアスは前記ソースに印加することを特徴とする請求項１に記載の静電気放電保護回路のシミュレーション方法。
【請求項４】
前記等価回路に置き換える工程において、
前記電流源として、第１の電流源と第２の電流源とを用いると共に、前記ダイオードとして、第１のダイオードと第２のダイオードとを用い、
前記バイポーラトランジスタは、前記ソースと等価なエミッタと、前記ドレインと等価なコレクタと、前記基板抵抗を介して基板端子と接続されたベースとから構成し、
前記第１の電流源は、前記コレクタから前記ベースに電流が流れるように配置し、
前記第２の電流源は、前記エミッタから前記ベースに電流が流れるように配置し、
前記第１のダイオードは、前記基板端子と前記ドレインとの間に順方向のダイオード電流が流れるように配置し、
前記第２のダイオードは、前記基板端子と前記ソースとの間に順方向のダイオード電流が流れるように配置することを特徴とする請求項１に記載の静電気放電保護回路のシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電保護回路のシミュレーション方法に関し、特に半導体集積回路を静電気放電(ＥＳＤ：Electrostatic Discharge）から保護するための静電気放電保護回路の回路動作及びＥＳＤ耐性を回路シミュレータによりシミュレーションする際の等価回路を用いた静電気放電保護回路のシミュレーション方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化、高機能化に伴い、ＥＳＤ保護回路の素子面積が縮小され、放電経路も複雑化しているため、ＥＳＤ耐量の確保が困難になりつつある。
【０００３】
このＥＳＤ耐量の不足が信頼性評価の段階で判明した場合、後戻り開発によるＴＡＴ（Turn Around Time）の増大を招き、製品開発期間に大きな損失が生じる。
【０００４】
この課題に対し、設計段階におけるＥＳＤ耐性のシミュレーションが提案されており、実現すれば、品種の設計品質の向上と短ＴＡＴ化とが期待できる。
【０００５】
ＥＳＤ耐性の評価法にはいくつかのモデルが知られており、人体に帯電した電荷がデバイス端子に触れることによりそのデバイスを介して放電し、デバイスに熱的な破壊を生じる現象が主なプロセスである人体モデル（Human Body Model：ＨＢＭ）、金属機器に帯電した電荷がデバイス端子に触れることによりそのデバイスを介して放電し、デバイスに電界破壊を生じる現象が主なプロセスであるマシンモデル(machine Model：ＭＭ）、及びデバイス導体部が帯電し、デバイス端子が機器や治工具に触れて放電するデバイス帯電モデル(Charging Device Model：ＣＤＭ）等がある。
【０００６】
一方、ＥＳＤ耐性は、ＥＳＤ保護回路内のＥＳＤ保護素子が持つ放電特性に強く依存するため、ＥＳＤ耐性のシミュレーションにおいて、ＥＳＤ保護素子の放電特性をモデル化することが不可欠である。
【０００７】
図５はｎ型ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor）のｎ型ドレインに対して、逆方向バイアスとなるプラス電圧と順方向バイアスとなるマイナス電圧とを印加した場合の電流電圧特性を模式的に表わしている。ここで、縦軸はドレイン電流Ｉｄを表わし、横軸はドレイン電圧Ｖｄを表わしている。
【０００８】
図５に示すように、ドレイン電圧Ｖｄを０Ｖからプラス電圧方向に上げていくと、まずＭＯＳ領域（線形領域及び飽和領域）及びアバランシェ領域を経ながら電流が増加し、アバランシェブレークダウンに達する。アバランシェブレークダウンが起こる電圧に達すると、ｎ型ＭＯＳＦＥＴに寄生するｎｐｎ型寄生バイポーラトランジスタ（以下、ｎｐｎ型寄生ＢＪＴと称す。）が動作（ターンオン）して、該寄生ＢＪＴ領域において放電に至る。従って、ドレイン電圧Ｖｄの正の領域における電流電圧特性は、いわゆるスナップバック特性を示す。
【０００９】
逆に、ドレイン電圧Ｖｄを０Ｖからマイナス電圧方向に下げていくと、ｎ型ＭＯＳＦＥＴのｎ型ドレイン領域とｐ型基板領域（ｐウェル）との間のｐｎ接合において順方向のダイオード電流が流れるため、図５のダイオード領域に示すようなダイオード特性を示す。
【００１０】
ところで、複数のトランジスタにより構成される静電気保護回路に対してＥＳＤ耐性のシミュレーションを行なう場合には、デバイスシミュレーションと回路シミュレーションとを併せて用いる方法と、回路シミュレーションのみを用いる方法とがある。前者はモデルの精度が比較的に良好ではあるが、解析できる範囲がトランジスタ数個程度と狭く、計算時間が長くなるという問題がある。一方、後者は百万個以上のトランジスタを含む回路を短時間で解析することが可能であるため、半導体製品のレイアウトデータを反映した回路構成でＥＳＤ耐性のシミュレーションを行なうことができる。但し、後者は、回路内のＥＳＤ保護素子におけるスナップバック特性及びダイオード特性等の放電特性を高精度に再現できる等価回路にモデル化する必要がある。
【００１１】
従来、ＥＳＤ耐性を予測するための回路シミュレーション方法に用いられるＥＳＤ保護素子の等価回路として、いくつかの等価回路が提案されている（例えば、特許文献１及び特許文献２を参照）。
【００１２】
以下、従来の等価回路を用いたＥＳＤ保護回路のシミュレーション方法について説明する。
【００１３】
図６は従来のＥＳＤ保護回路のシミュレーション方法に用いるＥＳＤ保護素子の等価回路を示している。ここでは、ＥＳＤ保護素子にｎ型ＭＯＳＦＥＴを用いている。
【００１４】
従来のＥＳＤ保護素子の等価回路１００は、ｎ型ＭＯＳＦＥＴ１０１と、該ｎ型ＭＯＳＦＥＴ１０１の寄生素子であるｎｐｎ型寄生ＢＪＴ１０２と、電流源１０３と、基板抵抗１０４とを有している。
【００１５】
ｎ型ＭＯＳＦＥＴ１０１は、ソース端子１０５と接続されたｎ型ソースＳと、ドレイン端子１０６と接続されたｎ型ドレインＤと、ゲート端子１０７と接続されたゲートＧとにより構成されている。
【００１６】
ｎｐｎ型寄生ＢＪＴ１０２は、ソース端子１０５と接続されたｎ型エミッタＥと、ドレイン端子１０６と接続されたｎ型コレクタＣと、基板端子１０８と基板抵抗１０４を介して接続されたｐ型ベースＢとにより構成されている。
【００１７】
電流源１０３は、入力端子がｎｐｎ型寄生ＢＪＴ１０２のｎ型コレクタＣ（ｎ型ＭＯＳＦＥＴ１０１のドレインＤと等価）と接続され、出力端子がｎｐｎ型寄生ＢＪＴ１０２のｐ型ベースＢと接続されて、コレクタＣからベースＢに電流が流れるように配置されている。
【００１８】
以下、従来のＥＳＤ保護素子の等価回路に対するシミュレーション動作を実際のＥＳＤ保護素子の動作と比較して説明する。
【００１９】
実際のＥＳＤ保護回路におけるｎ型ＭＯＳＦＥＴでは、ドレイン領域に逆方向の静電気放電（以下、サージと称す。）が印加されると、インパクトイオン化電流が流れる。具体的には、基板領域及びソース領域への印加電圧が０Ｖで且つゲート電極にプラス電圧が印加されている状態で、ドレイン領域に逆方向のサージ、すなわちプラス電圧が印加されると、ソース領域からドレイン領域に流れる電子は、ドレイン領域と基板領域との界面に生じる空乏層中に発生する強電界によってインパクトイオン化現象を起こし、ドレイン領域から基板領域にインパクトイオン化電流が流れる。
【００２０】
そこで、従来の等価回路１００は、ｎｐｎ型寄生ＢＪＴ１０２におけるｎ型コレクタＣとｐ型ベースＢとの間に、コレクタＣからベースＢに電流Ｉａが流れるように電流源１０３を配置することにより、インパクトイオン化現象によるインパクトイオン化電流を等価的に反映できるように構成されている。
【００２１】
この等価回路１００を用いて、ドレイン端子１０６にプラス電圧を印加してシミュレーションを行なった場合は、ドレイン端子１０６の電圧が上昇して、コレクタＣから電流源１０３を介してベースＢにインパクトイオン化電流に相当する電流Ｉａが流れ込む。このため、基板抵抗１０４による電圧降下によりｐ型ベースＢの電位が上昇して、ｐ型ベースＢとｎ型エミッタＥ（ｎ型ソースＳと等価）とのｐｎ接合が順方向バイアスとなる。その結果、ｎｐｎ型寄生ＢＪＴ１０２がオン状態となって、スナップバック特性を示しながら放電する。
【００２２】
図７は従来のＥＳＤ保護素子の等価回路を用いた回路シミュレーションによる電流電圧特性と実際のＥＳＤ保護素子を実測して求めた電流電圧特性とを表わしている。縦軸はドレイン電流Ｉｄであり、横軸はドレイン電圧Ｖｄである。
【００２３】
図７に示すように、ｎ型ドレインＤに逆方向バイアスとなるプラス電圧を印加した場合は、シミュレーションの結果と実測の結果とが良く一致していることが確認できる。
【特許文献１】特開２００１-３３９０５２号公報
【特許文献２】特開２００４-０７９９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、図７に示すように、従来のＥＳＤ保護素子の等価回路を用いた回路シミュレーション方法は、ｎ型ドレインＤに対して順方向バイアスとなるマイナス電圧を印加した場合は、シミュレーションの結果と実測の結果とに大きな差が生じる。
【００２５】
これは、図６に示す等価回路１００を用いてシミュレーションを行なった場合に、ドレイン端子１０６に順方向バイアスとなるマイナス電圧を印加すると、基板端子１０８に対してドレイン端子１０６の電位が低くなり、その結果、ｎｐｎ型寄生ＢＪＴ１０２のベースＢとコレクタＣとからなるｐｎ接合に対して順方向のダイオード電流Ｉｂが流れる。このとき、ダイオード電流Ｉｂは、基板端子１０８とｎｐｎ型寄生ＢＪＴ１０２のベースＢとの間に配置された基板抵抗１０４を介して流れる。従って、実際よりも高抵抗な出力抵抗（オン抵抗）が入った状態でシミュレーションされることになるので、図７に示すような、傾きが小さい実線で示すシミュレーション結果となる。
【００２６】
ところが、実際のＥＳＤ保護素子においては、ドレイン領域に対して順方向バイアスとなるマイナス電圧を印加すると、基板領域からドレイン領域に高抵抗な基板抵抗を介することなく順方向のダイオード電流が流れるため、図７に示す傾きが大きい実測値（◇印）で示す結果となる。
【００２７】
従って、従来のＥＳＤ保護素子の等価回路を用いたシミュレーション法は、実際のＥＳＤ保護素子の特性を印加極性の全領域（すなわち順方向バイアス及び逆方向バイアス）にわたって再現することができない。このため、従来のＥＳＤ保護素子の等価回路を用いた回路シミュレーションでは、ＥＳＤ保護素子における等価回路のドレイン又はソースに対して、順方向バイアスを印加した場合は、評価の実測値とシミュレーション結果とが一致しないという問題が生じる。
【００２８】
本発明は、前記従来の問題を解決し、ＥＳＤ保護素子に等価回路を用いるＥＳＤ保護回路のシミュレーション方法において、順方向バイアス及び逆方向バイアスに対して高精度なシミュレーションを行なえるようにすることを目的とする。
【課題を解決するための手段】
【００２９】
前記の目的を達成するため、本発明は、絶縁ゲート型電界効果型トランジスタを有する静電気放電保護回路のシミュレーション方法を、順方向バイアスを印加されたソース又はドレインに順方向のダイオード電流が流れるように、等価回路にダイオードを配置する構成とする。
【００３０】
具体的に、本発明に係る静電気放電保護回路のシミュレーション方法は、ソース及びドレインを有する絶縁ゲート型電界効果型トランジスタを有する静電気放電保護素子を、絶縁ゲート型電界効果型トランジスタ、バイポーラトランジスタ、電流源、ダイオード及び基板抵抗を含む等価回路に置き換える工程と、ソース又はドレインに順方向バイアスを印加することにより、等価回路に対して第１のシミュレーションを行なう工程と、ソース又はドレインに逆方向バイアスを印加することにより、等価回路に対して第２のシミュレーションを行なう工程とを備え、ダイオードは、ソース又はドレインに順方向バイアスが印加された場合に、順方向バイアスが印加されたソース又はドレインに順方向のダイオード電流が流れるように配置されていることを特徴とする。
【００３１】
本発明の静電気放電保護回路のシミュレーション方法は、等価回路に置き換える工程において、バイポーラトランジスタは、ソースと等価なエミッタと、ドレインと等価なコレクタと、基板抵抗を介して基板端子と接続されたベースとから構成し、電流源は、コレクタからベースに電流が流れるように配置し、ダイオードは、基板端子とドレインとの間に順方向のダイオード電流が流れるように配置し、第１のシミュレーションを行なう工程において、順方向バイアスはドレインに印加することが好ましい。
【００３２】
また、本発明の静電気放電保護回路のシミュレーション方法は、等価回路に置き換える工程において、バイポーラトランジスタは、ソースと等価なエミッタと、ドレインと等価なコレクタと、基板抵抗を介して基板端子と接続されたベースとから構成し、電流源は、エミッタからベースに電流が流れるように配置し、ダイオードは、基板端子とソースとの間に順方向のダイオード電流が流れるように配置し、第１のシミュレーションを行なう工程において、順方向バイアスはソースに印加することが好ましい。
【００３３】
また、本発明の静電気放電保護回路のシミュレーション方法は、等価回路に置き換える工程において、電流源として、第１の電流源と第２の電流源とを用いると共に、ダイオードとして、第１のダイオードと第２のダイオードとを用い、バイポーラトランジスタは、ソースと等価なエミッタと、ドレインと等価なコレクタと、基板抵抗を介して基板端子と接続されたベースとから構成し、第１の電流源は、コレクタからベースに電流が流れるように配置し、第２の電流源は、エミッタからベースに電流が流れるように配置し、第１のダイオードは、基板端子とドレインとの間に順方向のダイオード電流が流れるように配置し、第２のダイオードは、基板端子とソースとの間に順方向のダイオード電流が流れるように配置することが好ましい。
【発明の効果】
【００３４】
本発明に係る静電気放電保護回路のシミュレーション方法によると、静電気放電保護素子の等価回路に、ソース又はドレインに順方向バイアスが印加されると、該バイアスが印加されたソース又はドレインに順方向のダイオード電流が流れるようにダイオードを配置するため、等価回路に順方向バイアスを印加した場合の静電気放電特性のシミュレーション結果において、過大な出力抵抗（オン抵抗）を示すことなく、実測の電流電圧特性に近い高精度な特性を再現することができる。これにより、静電気放電保護素子に順方向のバイアスが印加される電位状態が含まれる場合でも、高精度な静電気放電耐性の予測をすることができる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３６】
図１は本発明の第１の実施形態に係るＥＳＤ保護素子の等価回路を示している。ここでは、ＥＳＤ保護素子にｎ型ＭＯＳＦＥＴを用いている。
【００３７】
第１の実施形態に係るＥＳＤ保護素子の等価回路１０は、ｎ型ＭＯＳＦＥＴ１１と、該ｎ型ＭＯＳＦＥＴ１１の寄生素子であるｎｐｎ型寄生バイポーラトランジスタ（ＢＪＴ）１２と、電流源１３と、基板抵抗１４と、寄生ダイオード１５とを有している。
【００３８】
ｎ型ＭＯＳＦＥＴ１１は、ソース端子１６と接続されたｎ型ソースＳと、ドレイン端子１７と接続されたｎ型ドレインＤと、ゲート端子１８と接続されたゲートＧとにより構成されている。
【００３９】
ｎｐｎ型寄生ＢＪＴ１２は、ソース端子１６と接続されたｎ型エミッタＥと、ドレイン端子１７と接続されたｎ型コレクタＣと、基板端子１９と基板抵抗１４を介して接続されたｐ型ベースＢとにより構成されている。
【００４０】
電流源１３は、入力端子がｎｐｎ型寄生ＢＪＴ１２のｎ型コレクタＣ（ｎ型ＭＯＳＦＥＴ１１のドレインＤと等価）と接続され、出力端子がｎｐｎ型寄生ＢＪＴ１２のｐ型ベースＢと接続されて、コレクタＣからベースＢに電流が流れるように配置されている。
【００４１】
寄生ダイオード１５は、陰極がドレイン端子１７と接続され、陽極が基板端子１９と接続されて、基板端子１９からドレイン端子１７に順方向のダイオード電流が流れるように配置されている。
【００４２】
以下、第１の実施形態に係るＥＳＤ保護素子の等価回路に対するシミュレーション動作を実際のＥＳＤ保護素子の動作と比較して説明する。
【００４３】
実際のＥＳＤ保護回路におけるｎ型ＭＯＳＦＥＴは、前述したように、ドレイン領域に逆方向のサージ、すなわちプラス電圧が印加されると、ドレイン領域から基板領域にインパクトイオン化電流が流れる。
【００４４】
そこで、第１の実施形態に係る等価回路１０は、ｎｐｎ型寄生ＢＪＴ１２におけるｎ型コレクタＣ及びｐ型ベースＢとの間に電流源１３を、コレクタＣからベースＢに電流Ｉａａが流れるように配置することにより、インパクトイオン化現象によるインパクトイオン化電流を等価的に反映できるように構成されている。
【００４５】
この等価回路１０を用いて、ドレイン端子１７にプラス電圧を印加してシミュレーションを行なうと、ドレイン端子１７の電圧が上昇して、コレクタＣから電流源１３を介してベースＢにインパクトイオン化電流に相当する電流Ｉａａが流れ込む。このため、基板抵抗１４による電圧降下によりｐ型ベースＢの電位が上昇し、これにより、ｐ型ベースＢとｎ型エミッタＥ（ｎ型ソースＳと等価）とからなるｐｎ接合が順方向バイアスとなる。その結果、等価回路１０は、ｎｐｎ型寄生ＢＪＴ１２がオン状態となって、スナップバック特性を示しながら放電する。
【００４６】
また、実際のＥＳＤ保護回路におけるｎ型ＭＯＳＦＥＴは、ドレイン領域に順方向のサージが印加されると、順方向のダイオード電流が流れる。具体的には、基板領域及びソース領域への印加電圧が０Ｖで且つゲート電極にプラス電圧が印加されている状態で、ドレイン領域に順方向のサージ、すなわちマイナス電圧が印加されると、基板領域とドレイン領域とからなるｐｎ接合に対して順方向のダイオード電流が流れる。
【００４７】
そこで、第１の実施形態に係る等価回路１０は、ドレイン端子１７と基板端子１９との間に、陰極がドレイン端子１７と接続され、陽極が基板端子１９と接続された寄生ダイオード１５を配し、これにより、基板端子１９からドレイン端子１７に順方向のダイオード電流Ｉｃａが流れるようにしている。
【００４８】
この等価回路１０を用いて、ドレイン端子１７にマイナス電圧を印加してシミュレーションを行なうと、ドレイン端子１７の電圧が基板端子１９の電圧よりも低くなるため、基板抵抗１４を通ってｎｐｎ型寄生ＢＪＴ１２におけるベースＢとコレクタＣとからなるｐｎ接合を介して流れ込む順方向のダイオード電流Ｉｂａの他に、基板端子１９から寄生ダイオード１５を介して順方向のダイオード電流Ｉｃａがドレイン端子１７に流れ込む。このとき、基板抵抗１４が高抵抗であるため、ダイオード電流Ｉｂａよりもダイオード電流Ｉｃａの方が多く流れる。従って、寄生ダイオード１５を介して流れ込むダイオード電流Ｉｃａによって、等価回路１０における電流電圧特性が決定される。
【００４９】
図２は本発明の第１の実施形態に係るＥＳＤ保護素子の等価回路を用いた回路シミュレーションによる電流電圧特性と実際のＥＳＤ保護素子を実測して求めた電流電圧特性を表わしている。ここでは、図１に示すＥＳＤ保護素子の等価回路において、ソース端子１６及び基板端子１９の印加電圧を０Ｖとし、且つゲート端子１８にプラス電圧が印加されている状態で、ドレイン端子１７に対して順方向バイアス（マイナス電圧）と逆方向バイアス（プラス電圧）とを印加した場合の電流電圧特性のシミュレーション結果と実測結果とを示している。なお、ＥＳＤ保護素子の等価回路１０として、ｎ型ＭＯＳＦＥＴ１１、ｎｐｎ型寄生ＢＪＴ１２及び寄生ダイオード１５にＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis）により生成された等価回路を用い、ｎ型ＭＯＳＦＥＴ１１のチャネル長Ｌ及びチャネル幅Ｗはそれぞれ０．４μｍ及び１０μｍに設定し、基板抵抗１４は実測値から１９３Ωに設定している。
【００５０】
図２に示すように、ドレイン端子１７に逆方向バイアス（プラス電圧）を印加した場合のスナップバック特性、及びドレイン端子１７に順方向バイアス（マイナス電圧）を印加した場合の順方向のダイオード特性の両特性とも、実測結果（○印）に対して実線で表わしたシミュレーション結果が極めて良く一致している。
【００５１】
このように、第１の実施形態に係るＥＳＤ保護素子の等価回路１０を用いて回路シミュレーションを行なうことにより、実測の電流電圧特性に極めて近い高精度なシミュレーション結果を得ることができる。従って、ＥＳＤ保護回路のシミュレーションによる高精度なＥＳＤ耐性の予測が可能となる。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５３】
図３は本発明の第２の実施形態に係るＥＳＤ保護素子の等価回路を示している。ここでは、ＥＳＤ保護素子にｎ型ＭＯＳＦＥＴを用いている。なお、図３において図１と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００５４】
第２の実施形態に係るＥＳＤ保護素子の等価回路２０における電流源２３は、入力端子がｎｐｎ型寄生ＢＪＴ１２のｎ型エミッタＥ（ｎ型ＭＯＳＦＥＴ１１のソースＳと等価）と接続され、出力端子がｎｐｎ型寄生ＢＪＴ１２のｐ型ベースＢと接続されて、エミッタＥからベースＢに電流が流れるように配置されている。
【００５５】
寄生ダイオード２５は、陰極がソース端子１６と接続され、陽極が基板端子１９と接続されて、基板端子１９からソース端子１６に順方向のダイオード電流が流れるように配置されている。
【００５６】
次に、第２の実施形態に係るＥＳＤ保護素子の等価回路に対するシミュレーション動作を実際のＥＳＤ保護素子の動作と比較して説明する。
【００５７】
実際のＥＳＤ保護回路におけるｎ型ＭＯＳＦＥＴでは、ソース領域に逆方向のサージが印加されると、インパクトイオン化電流が流れる。すなわち、基板領域及びドレイン領域への印加電圧が０Ｖで且つゲート電極にプラス電圧が印加されている状態で、ソース領域に逆方向のサージ、すなわちプラス電圧が印加されると、ドレイン領域からソース領域に流れる電子は、ソース領域と基板領域との界面に生じる空乏層中に発生する強電界によってインパクトイオン化現象を起こし、ソース領域から基板領域にインパクトイオン化電流が流れる。
【００５８】
そこで、第２の実施形態に係る等価回路２０は、ｎｐｎ型寄生ＢＪＴ１２におけるｎ型エミッタＥ及びｐ型ベースＢとの間に電流源２３を、エミッタＥからベース側に電流Ｉａｂが流れるように配置することにより、インパクトイオン化現象によるインパクトイオン化電流を等価的に反映できるように構成されている。
【００５９】
この等価回路２０を用いて、ソース端子１６にプラス電圧を印加してシミュレーションを行なうと、ソース端子１６の電圧が上昇し、エミッタＥから電流源２３を介してベースＢにインパクトイオン化電流に相当する電流Ｉａｂが流れ込み、基板抵抗１４による電圧降下によりｐ型ベースＢの電位が上昇する。これにより、ｐ型ベースＢとｎ型コレクタＣ（ｎ型ドレインＤと等価）とからなるｐｎ接合が順方向バイアスとなる。その結果、ｎｐｎ型寄生ＢＪＴ１２がオン状態となり、スナップバック特性を示しながら放電する。
【００６０】
これに対し、実際のＥＳＤ保護回路におけるｎ型ＭＯＳＦＥＴは、ソース領域に順方向のサージが印加されると、順方向のダイオード電流が流れる。具体的には、基板領域及びドレイン領域への印加電圧が０Ｖで且つゲート電極にプラス電圧が印加されている状態で、ソース領域に順方向のサージ、すなわちマイナス電圧が印加されると、基板領域とソース領域とからなるｐｎ接合に対して順方向のダイオード電流が流れる。
【００６１】
そこで、第２の実施形態に係る等価回路２０は、ソース端子１６と基板端子１９との間に、陰極がソース端子１６と接続され、陽極が基板端子１９と接続された寄生ダイオード２５を配し、これにより、基板端子１９からソース端子１６に順方向のダイオード電流Ｉｃｂが流れるようにしている。
【００６２】
この等価回路２０を用いて、ソース端子１６にマイナス電圧を印加してシミュレーションを行なうと、ソース端子１６の電圧が基板端子１９の電圧よりも低くなるため、基板抵抗１４を通ってｎｐｎ型寄生ＢＪＴ１２におけるベースＢとエミッタＥとからなるｐｎ接合を介して流れ込む順方向のダイオード電流Ｉｂｂの他に、基板端子１９から寄生ダイオード２５を介して順方向のダイオード電流Ｉｃｂがソース端子１６に流れ込む。このとき、基板抵抗１４が高抵抗であるため、ダイオード電流Ｉｂｂよりもダイオード電流Ｉｃｂの方が多く流れる。このため、寄生ダイオード２５を介して流れ込むダイオード電流Ｉｃｂによって、等価回路２０における電流電圧特性が決定される。
【００６３】
従って、図３に示すＥＳＤ保護素子の等価回路２０において、ドレイン端子１７及び基板端子１９への印加電圧を０Ｖとし、且つゲート端子１８にプラス電圧が印加されている状態で、ソース端子１６に対して順方向バイアス（マイナス電圧）と逆方向バイアス（プラス電圧）とを印加した場合の電流電圧特性のシミュレーション結果は、図２で示したシミュレーション結果と同様に、実測結果と良く一致した結果となる。
【００６４】
このように、第２の実施形態に係るＥＳＤ保護素子の等価回路２０を用いてシミュレーションを行なうことにより、実測の電流電圧特性に近極めてい高精度なシミュレーション結果を得ることができる。その結果、ＥＳＤ保護回路のシミュレーションによる高精度なＥＳＤ耐性の予測が可能となる。
【００６５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００６６】
図４は本発明の第３の実施形態に係るＥＳＤ保護素子の等価回路を示している。ここでは、ＥＳＤ保護素子にｎ型ＭＯＳＦＥＴを用いている。なお、図３において図１と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００６７】
図４に示すように、第３の実施形態においては、ｎ型ＭＯＳＦＥＴ１１のドレイン側に第１の電流源３３Ａ及び第１の寄生ダイオード３５Ａが配置され、ｎ型ＭＯＳＦＥＴ１１のソース側に第２の電流源３３Ｂ及び第２の寄生ダイオード３５Ａが配置されている。
【００６８】
具体的には、第１の電流源３３Ａは、入力端子がｎｐｎ型寄生ＢＪＴ１２のｎ型コレクタＣ（ｎ型ＭＯＳＦＥＴ１１のドレインＤと等価）と接続され、出力端子がｎｐｎ型寄生ＢＪＴ１２のｐ型ベースＢと接続されて、コレクタＣからベースＢに電流が流れるように配置されている。
【００６９】
第２の電流源３３Ｂは、入力端子がｎｐｎ型寄生ＢＪＴ１２のｎ型エミッタＥ（ｎ型ＭＯＳＦＥＴ１１のソースＳと等価）に接続され、出力端子がｎｐｎ型寄生ＢＪＴ１２のｐ型ベースＢと接続されて、エミッタＥからベースＢに電流が流れるように配置されている。
【００７０】
第１の寄生ダイオード３５Ａは、陰極がドレイン端子１７と接続され、陽極が基板端子１９と接続されて、基板端子１９からドレイン端子１７に順方向のダイオード電流が流れるように配置されている。
【００７１】
第２の寄生ダイオード３５Ｂは、陰極がソース端子１６に接続され、陽極が基板端子１９と接続されて、基板端子１９からソース端子１６に順方向のダイオード電流が流れるように配置されている。
【００７２】
このように、第３の実施形態に係るＥＳＤ保護素子の等価回路３０は、ソース端子１６とドレイン端子１７の両側に、それぞれ第１の電流源３３Ａ及び第２の電流減３３Ｂと、第１の寄生ダイオード３５Ａ及び第２の寄生ダイオード３５Ｂとが配置されており、ソース端子１６側とドレイン端子１７側との回路構成が電気的に対称に構成されている。このため、ソース端子１６とドレイン端子１７とを考慮せずに、ＥＳＤ保護回路のシミュレーションを行なうことができる。
【００７３】
さらに、第３の実施形態に係るＥＳＤ保護素子の等価回路３０を用いてシミュレーションを行なうと、第１の実施形態及び第２の実施形態と同様に、実測結果に良く一致したシミュレーション結果を得ることができる。
【００７４】
従って、第３の実施形態に係るＥＳＤ保護素子の等価回路３０を用いてシミュレーションを行なうことにより、実測の電流電圧特性に極めて近い高精度なシミュレーション結果を得ることができる。その結果、ＥＳＤ保護回路のシミュレーションによる高精度なＥＳＤ耐性の予測が可能となる。
【００７５】
なお、第１〜第３の各実施形態においては、いずれもｎ型ＭＯＳＦＥＴを用いた場合のＥＳＤ保護素子の等価回路を示しているが、ｎ型ＭＯＳＦＥＴに代えて、ｐ型ＭＯＳＦＥＴ又はｎ型ＭＩＳＦＥＴ等の類似したデバイスを用いてＥＳＤ保護素子の等価回路を構成しても、ＥＳＤ保護回路のシミュレーションによる高精度なＥＳＤ耐性を予測することができる。
【００７６】
また、各等価回路１０、２０、３０において、基板抵抗１４は１つに限られず、複数の抵抗素子が直列又は並列に接続されて構成されていてもよく、それらの抵抗値は可変でも不変でもよい。
【００７７】
また、第１〜第３の各実施形態においては、ゲート電極にプラス電圧が印加される状態について説明したが、これに限定されず、ゲート電極に０Ｖ又はマイナス電圧が印加される状態であってもよい。
【００７８】
また、複数のＥＳＤ保護素子からなるＥＳＤ保護回路に対してシミュレーションを実施する場合は、該保護回路の全体又はその一部をＣＡＤ(Computer Aided Design）のレイアウトデータに基づいてネットリストに変換し、変換されたネットリストに複数のＥＳＤ保護素子の等価回路を取り込むことによって該ＥＳＤ保護回路のＥＳＤ耐性を予測することが可能である。
【産業上の利用可能性】
【００７９】
本発明は、順方向バイアス及び逆方向バイアスに対して高精度なシミュレーションを行なえるという効果を有し、ＥＳＤ保護素子に等価回路を用いるＥＳＤ保護回路のシミュレーション方法等に有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子の等価回路を示す回路図である。
【図２】本発明の第１の実施形態に係るＥＳＤ保護素子の等価回路を用いた回路シミュレーションによる電流電圧特性と実際のＥＳＤ保護素子を実測して求めた電流電圧特性とを表わすグラフである。
【図３】本発明の第２の実施形態に係るＥＳＤ保護素子の等価回路を示す回路図である。
【図４】本発明の第３の実施形態に係るＥＳＤ保護素子の等価回路を示す回路図である。
【図５】ｎ型ＭＯＳＦＥＴのｎ型ドレインに対して、逆方向バイアスとなるプラス電圧と順方向バイアスとなるマイナス電圧を印加した場合の電流電圧特性を模式的に表わしたグラフである。
【図６】従来のＥＳＤ保護素子の等価回路を示す回路図である。
【図７】従来のＥＳＤ保護素子の等価回路を用いた回路シミュレーションによる電流電圧特性と実際のＥＳＤ保護素子を実測して求めた電流電圧特性とを表わすグラフである。
【符号の説明】
【００８１】
１０  等価回路
１１  ｎ型ＭＯＳＦＥＴ
１２  ｎｐｎ型寄生ＢＪＴ
１３  電流源
１４  基板抵抗
１５  寄生ダイオード
１６  ソース端子
１７  ドレイン端子
１８  ゲート端子
１９  基板端子
２０  等価回路
２３  電流源
２５  寄生ダイオード
３０  等価回路
３３Ａ  第１の電流源
３３Ｂ  第２の電流源
３５Ａ  第１の寄生ダイオード
３５Ｂ  第２の寄生ダイオード
【図１】
2006049818.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006049818.tif 000007
【図６】
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【図７】
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