(57)【要約】【課題】  少なくとも垂直方向に２分割したブロック構成を有し、独立して各ブロックを走査するイメージセンサでの撮像時に、動く被写体の一部に現れる不連続性を解消することができる撮像装置を提供する。【解決手段】  エリアイメージセンサ１００は、イメージセンサブロック１０７、１０８別に垂直信号出力線を備え、行方向に画素を走査してフレーム単位で画素データを出力する。１フレーム遅延回路１０９は、エリアイメージセンサ１００の列方向に２分割された一方のイメージセンサブロック１０７が出力する画素データに対して１フレーム分の遅延を与える。画像処理ブロック１１０は、１フレーム遅延回路１０９により遅延を与えられた画素データ及びイメージセンサブロック１０８が出力する画素データを基に再生画像を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
行列状に配列された画素群が少なくとも列方向に２分割された複数のブロックから構成され、各ブロック別に列方向の画素で共有するように接続されている垂直信号出力線を備え、行方向に画素を走査してフレーム単位で画素データを出力する撮像素子と、
前記撮像素子の列方向に２分割された一方のブロックが出力する画素データに対して前記フレーム単位の遅延を与えるフレーム遅延手段と、
前記フレーム遅延手段により遅延を与えられた画素データ及び他方のブロックが出力する画素データを基に画像データを生成する画像データ生成手段と
を具備することを特徴とする撮像装置。
【請求項２】
前記撮像素子の前記画素群は水平方向にも分割されていることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記垂直信号出力線毎に接続されたアナログ／ディジタル変換手段を更に具備することを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記アナログ／ディジタル変換手段は、デュアルスロープ積分方式又はマルチスロープ積分方式によりアナログ／ディジタル変換を行うことを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記撮像素子の受光面上に被写体像を結像するための光学系と、
前記画像データ生成手段が生成した画像データをビデオ信号に変換する変換手段と
を具備することを特徴とする請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、撮像面内をブロック分割してブロック毎に画素値を読み出すイメージセンサを備える撮像装置に関するものである。
【背景技術】
【０００２】
近年、イメージセンサとしては、ＣＣＤイメージセンサとＣＭＯＳイメージセンサとが主流のイメージセンサである。ＣＣＤイメージセンサと比較してＣＭＯＳイメージセンサは低コストで製造可能であり、更に低消費電力動作が可能などの優位点を有する。
【０００３】
このようなＣＭＯＳイメージセンサの一つの方向性として、ＣＣＤイメージセンサと比較して低消費電力動作が可能なことから、ＣＭＯＳイメージセンサのチップ面積（＝受光面積）を大きくし、さらなる多画素化をはかるという動きがある。ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに比べて面積あたりに換算した消費電力が少ないため、システムが許容できる一般的な消費電力の限界が与えられた際には、ＣＭＯＳイメージセンサの方がよりチップ面積を大きく（＝より多画素化）できる。
【０００４】
このような、多画素化により一画面分の画素データの読み出し時間が長くなるため、一画面分の画素データを読み出す時間を短縮する技術が開発されている。例えば、一つのＣＭＯＳイメージセンサの撮像面内を複数のブロックに分割して、分割されたブロックごとに独立して画素データを読み出すことで、一画面分の画素データを読み出す時間を短縮する技術が開発されている（例えば、特許文献１及び２参照。）。例えば特許文献１では、図８に示すように画素一行あたりに二本の信号線をおき、一画素毎に異なる信号線に接続する構成や、図９に示すように一画面を二分割してそれぞれを異なる信号線に接続する構成により、行あたりの走査時間を短縮せずに一画面の読み出しに必要な時間の短縮を実現する技術が開示されている。また、特許文献２には、図１０に示すように４つのイメージセンサブロックを連結して一つの大きなイメージセンサを構成する技術が開示されている。
【０００５】
【特許文献１】特開平８−１１１８２１号公報
【特許文献２】特開２００２−３６９０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、単位画素あたりの面積が徐々に縮小方向に向かう中で、図８のような構成をとることは現実的に好ましくなく、図９や図１０に示した構成が通常の解となる。ここで図９や図１０に示したようなブロック分割された構成のＣＭＯＳイメージセンサにおいては、蓄積時間の開始と終了が一行おきに異なるためブロック間の不整合が生じるという問題がある。図１１は、図９の回路構成における各行の蓄積、および読み出し動作（走査）を示すタイミングダイアグラムを示す図である。また、図１２は、図１０の回路構成における各行の蓄積、および読み出し動作を示すタイミングダイアグラムを示す図である。この図１１及び図１２に示すように、ＣＭＯＳイメージセンサにおいては、各行において画素における蓄積タイミングが異なる走査を各ブロック独立して行う。
【０００７】
図１３は、図９及び図１０に示したブロック分割された構成のＣＭＯＳイメージセンサにおける動く被写体に対する出力画像イメージを示す図である。まず、図１３（ａ）は、動く被写体のイメージを示す図である。図１３（ａ）に示すように、四角形の被写体は右方向に動き、三角形の被写体は下方向に動くとする。このような動く被写体を撮影した場合、図９のＣＭＯＳイメージセンサでは図１３（ｂ）に示すような出力画像イメージとなる。また、図１０のＣＭＯＳイメージセンサでは図１３（ｃ）に示すような出力画像イメージとなる。このように、従来のブロック分割された構成のＣＭＯＳイメージセンサでは、独立して各ブロックを走査するため、ブロックの境界部分に不連続性を有する画像しか得られない。人間の視覚の性質からこの不連続性は特に目立って見えてしまう場合があり、客観的画質の低下につながるという問題点がある。
【０００８】
本発明は、上述した事情を考慮してなされたもので、少なくとも垂直方向に２分割したブロック構成を有し、独立して各ブロックを走査するイメージセンサでの撮像時に、動く被写体の一部に現れる不連続性を解消することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明は、上述した課題を解決すべくなされたもので、本発明による撮像装置においては、行列状に配列された画素群が少なくとも列方向に２分割された複数のブロックから構成され、各ブロック別に列方向の画素で共有するように接続されている垂直信号出力線を備え、行方向に画素を走査してフレーム単位で画素データを出力する撮像素子と、撮像素子の列方向に２分割された一方のブロックが出力する画素データに対してフレーム単位の遅延を与えるフレーム遅延手段と、フレーム遅延手段により遅延を与えられた画素データ及び他方のブロックが出力する画素データを基に画像データを生成する画像データ生成手段とを具備することを特徴とする。
【００１０】
これにより、各行の蓄積時間の開始と終了タイミングが一致しない撮像素子であって、列方向に２分割したブロック構成を有し、独立して各ブロックを走査することで画素データを出力する撮像素子を備えた撮像装置は、列方向に２分割された一方のブロック（最初に画素が読み出される方）からの画素データを１フレーム分遅延させることで、各行における蓄積時間の開始と終了タイミングを連続的に一定に変化したものにすることができる。これにより、少なくとも垂直方向に２分割したブロック構成を有し、独立して各ブロックを走査するイメージセンサでの撮像時に、動く被写体の一部に現れる不連続性を解消することができる。
【００１１】
また、本発明による撮像装置の一態様例においては、上記撮像素子の画素群は水平方向にも分割されていることを特徴とする。
これにより、撮像素子の行方向の画素数が増加した際においても、フレームレートの低下を防ぐことができる。
【００１２】
また、本発明による撮像装置の一態様例においては、上記垂直信号出力線毎に接続されたアナログ／ディジタル変換手段を更に具備することを特徴とする。
これにより、撮像素子の行方向の画素が増加した際においても、高速に垂直信号を出力することが可能なのでフレームレートの低下を防ぐことができる。
【００１３】
また、本発明による撮像装置の一態様例においては、上記アナログ／ディジタル変換手段は、デュアルスロープ積分方式又はマルチスロープ積分方式によりアナログ／ディジタル変換を行うことを特徴とする。
これにより、小面積で高速、高精度なＡＤ変換を実現できるデュアルスロープ積分方式又はマルチスロープ積分方式のアナログ／ディジタル変換回路を利用することで、各画素の微細化に伴い周辺回路の面積を縮小しなくてはならない場合にも対応できる。
【発明の効果】
【００１４】
本発明による撮像装置は、少なくとも垂直方向に２分割したブロック構成を有し、独立して各ブロックを走査するイメージセンサにより、動く被写体を撮像した場合に、被写体の画像の一部に現れる不連続性を解消することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて本発明の実施形態について説明する。
［第１の実施形態］
まず、本発明の第１の実施形態における撮像装置の特徴となる機能構成について説明する。尚、本実施形態における撮像装置は、動画像を撮像する撮像装置であるとする。
【００１６】
図１は、本発明の第１の実施形態における撮像装置の特徴となる機能構成を示す図である。図１において、１００は、エリアイメージセンサ（ＣＭＯＳイメージセンサ）であり、イメージセンサブロック１０７と同様な構成のイメージセンサブロック１０８の２つのブロックから構成されている。１０１は、画素であり、光電変換により電荷を蓄積し、蓄積した電荷に応じた電気信号を出力する。イメージセンサブロック１０７、１０８には、画素１０１と同様の構成の画素が行列状に並べられている。それらが各列で共通の列信号出力線１０２に接続され、列信号処理回路１０３を介して水平出力線１０４に接続されている。水平出力線１０４は、再度信号処理回路１０５を介してエリアイメージセンサ１００外部に信号を出力する出力端子に接続されている。イメージセンサブロック１０７、１０８の各画素は１行ずつ垂直シフトレジスタ１０６によって図１に示す矢印の向きに走査される。
【００１７】
また、１フレーム遅延回路１０９は、イメージセンサブロック１０７が出力する画素データを１フレーム分格納することで、１フレーム遅延させた画素データを出力する。画像処理ブロック１１０は、１フレーム遅延回路１０９が出力する画素データと、イメージセンサブロック１０８が出力する画素データを基に、再生画像データを生成し出力する。
【００１８】
図２は、図１に示した撮像装置におけるエリアイメージセンサ１００からの画素データの読み出しタイミングダイアグラム例を示す図である。図２において、上ブロックがイメージセンサブロック１０７を示し、下ブロックがイメージセンサブロック１０８を示す。尚、図２では上下ブロックとも画素が５行５列の配列となっているが、これは説明及び図面を簡略化したためであり、実際には画素数が数百万画素のエリアイメージセンサであれば数千行数千列となる。
【００１９】
また、本実施形態の撮像装置は、動画像を撮影するため、各エリアセンサブロックの最終行が読み出された後は、次のフレームにおける最初の行を再度読み出す。従来は上下ブロックとも同じ第Ｎフレーム（Ｎは整数）の画像を用いて最終画像を構築していたため、図３（ａ）に示すような動く被写体を撮像すると、図３（ｂ）に示すような不連続性な図形になってしまっていた。
【００２０】
しかし、本実施形態における撮像装置は、１フレーム遅延回路１０９で、上ブロック（イメージセンサブロック１０７）の出力が１フレーム分遅延するので、画像処理ブロック１１０は、上ブロックの第Ｎフレームと、下ブロックの第Ｎ＋１フレームを足し合わせて最終画像を再生する。これにより、図２に示すように、上ブロックにおいてタイミングｔ１で蓄積開始された画素データと、下ブロックにおいてタイミングｔ２で蓄積開始された画素データが足し合わされる。それらの蓄積タイミングは、図２において「蓄積」に下線を付与して示すように、上ブロックと下ブロックの間で連続性のある蓄積タイミングとなっている。すなわち、上ブロックの第Ｎフレームの最終行の蓄積開始・終了時間と、下ブロック第Ｎ＋１フレームの最初の行の蓄積開始・終了時間の時間関係は、各行間におけるずれ時間が等しい。これにより、図３の（ｄ）に示したような連続性を有する（不連続性のない）再生画像を得ることができる。
【００２１】
以上に説明したように、本実施形態における撮像装置は、各行の蓄積時間の開始と終了タイミングが一致しない撮像素子であって、列方向に２分割したブロック構成を有し、独立して各ブロックを走査することで画素データを出力する撮像素子を備えおり、列方向に２分割された一方のブロック（最初に画素が読み出される方）からの画素データを１フレーム分遅延させることで、各行における蓄積時間の開始と終了タイミングを連続的に一定に変化したものにすることができる。これにより、少なくとも垂直方向に２分割したブロック構成を有し、独立して各ブロックを走査するエリアイメージセンサ１００での撮像時に、従来は解消できなかった動く被写体の一部に現れる不連続性を解消することができる。
【００２２】
また、図１では１フレーム遅延回路１０９を備える構成を示したが、この構成に限定されるものではない。たとえば１フレーム遅延のための余分なフレームバッファは大きなフレームバッファの一部をしめるメモリにその機能を持たせてもよい。図１に示したブロック構成図はあくまでも機能を説明するためのものであり、回路構成までを限定するものではない。
【００２３】
また、上述した実施形態ではＣＭＯＳイメージセンサを利用していたが、これに限定されるものではなく、イメージセンサの画素の構成はいかなるものにも限定されない。たとえば画素は、ＣＭＤ、ＢＡＳＩＳなどでもよい。また、各画素を走査して画素データを読み出す機能の構成も、種々の構成が考えられる。例えば、列信号処理回路１０３はゲインアンプやＡＤ変換器、リセットノイズ除去回路などを含んでもよく、また信号処理回路１０５はバッファやリセットノイズ除去、ＣＤＳ、ＡＤ変換などの機能を有してもよい。
【００２４】
特にＡＤ変換器をエリアイメージセンサ１００の画素配列の列毎に搭載することで、画素データを外部に出力する時間を短縮できる。すなわち、列信号処理回路１０３はＡＤ変換器を含む構成であることが好ましい。今後、画素の絶対数が多い場合に、フレームレートを上げるためにブロック分割する手法が主になることが想定され、そのような場合は、フレームレートは「一行分の画素データを列信号処理回路１０３で処理する時間」もしくは「列信号処理回路１０３で処理された画素データを外部に出力する時間」のいずれか遅いほうで決定される。実際の応用を考えると、後者の「列信号処理回路１０３で処理された画素データを外部に出力する時間」を短縮することが必要条件であり、その場合に列信号処理回路１０３にＡＤ変換器を搭載することは特に効果を発揮する。
【００２５】
また、列信号処理回路１０３に搭載するＡＤ変換器の種類においても、様々な形態が考えられるが、図６に一例を示したような、「Ｄｕａｌ−Ｓｌｏｐｅ  Ｉｎｔｅｇｒａｔｉｎｇ  ＡＤ  Ｃｏｎｖｅｒｔｅｒ」（デュアルスロープ積分方式のＡ／Ｄ変換回路）もしくは「Ｍｕｌｔｉ−Ｓｌｏｐｅ  Ｉｎｔｅｇｒａｔｉｎｇ  ＡＤ  Ｃｏｎｖｅｒｔｅｒ」（マルチスロープ積分方式のＡ／Ｄ変換回路）を用いることが好ましい。これにより、回路の面積を小さく抑えながら高速化を図ることができる。イメージセンサの画素は数ミクロンの間隔で規則的に並べられており、その間隔に従ってＡＤ変換器を含む列信号処理回路１０３を配置する必要があり、図６のような構成によりＡＤ変換器の回路面積を小さく保つことはより微細な画素サイズに対応することができる。
【００２６】
［第２の実施形態］
次に、第１の実施形態における撮像装置が備えるエリアイメージセンサ１００とブロックの分割構成が異なる第２の実施形態における撮像装置について説明する。具体的には、第１の実施形態では列に並列方向への分割を行っていなかったため、列数が多いセンサの場合は一列のデータを外部に出力する時間が長くなり、結果としてフレームレートを落としてしまい、所望のレートを達成できない場合が起こり得る。そこで第２の実施形態おける撮像装置として、列方向にも分割し、列数を実効的に減らすことで一列のデータを外部に出力するのに必要な時間を短縮し、所望のフレームレートを達成させることができるイメージセンサを備える撮像装置について説明する。
【００２７】
図４は、第２の実施形態における撮像装置の機能構成ブロックを示す図である。図４に示すように、本実施形態における撮像装置は、エリアイメージセンサ２００を備え、動画像が撮影可能な撮像装置である。エリアイメージセンサ２００は、４分割されたイメージセンサブロック２０１〜２０４から構成されている。また、イメージセンサブロック２０２、２０４の出力は、それぞれ１フレーム遅延回路２０５、２０６を介して画像処理ブロック２０７に入力される。尚、各イメージセンサブロック２０１〜２０４の内部構成は、図１に示したイメージセンサブロック１０７と同様であり説明を省略する。また、画像処理ブロック２０７は、イメージセンサブロック２０１、２０３及び１フレーム遅延回路２０５、２０６の出力する画像データを基に、再生画像を出力する。
【００２８】
図５は、図４に示した撮像装置におけるエリアイメージセンサ２００からの画素データの読み出しタイミングダイアグラム例を示す図である。図５において、右上ブロックがイメージセンサブロック２０２を示し、左上ブロックがイメージセンサブロック２０４を示し、右下ブロックがイメージセンサブロック２０１を示し、左下ブロックがイメージセンサブロック２０３を示す。尚、図４では４ブロックとも画素が５行５列の配列となっているが、これは説明及び図面を簡略化したためであり、実際には画素数が数百万画素のエリアイメージセンサであれば数千行数千列となる。
【００２９】
図５に示すように、イメージセンサブロック２０１〜２０４は、それぞれ同一のタイミングで蓄積の開始と終了が行われる。回路的には走査方向（右左）に分割されているが、走査方向に分割したことは読み出しスピードの向上以外に副産物を生み出さない（不連続な画像の原因とはならない）ために、右左のブロック間で蓄積時間をずらすことは考慮しなくてよい。第１の実施形態と同様の原理で、上下のブロック分割において一方のブロックの出力を遅延させて、他方のブロックの出力と一連性のある出力にできればよい。
【００３０】
尚、上述した実施形態においては、行方向に２分割したブロック構成例や行方向及び列方向にそれぞれ２分割したブロック構成例を示したが、これに限定されるものではなく、行方向及び列方向における分割数は２には限定されない。
【００３１】
［第３の実施形態］
次に、図１や図４に示した撮像装置のより具体的な実施形態として、ビデオカメラの実施形態を第３の実施形態として説明する。
図７は、本発明の第３の実施形態におけるビデオカメラ（撮像装置）の概略構成を示した図である。図７において、１は撮影レンズであり、焦点調節を行うためのフォーカスレンズ１Ａ、ズーム動作を行うズームレンズ１Ｂ、結像用のレンズ１Ｃを備えている。
【００３２】
２は、絞りであり、３は、撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子である。ここで、固体撮像素子３は、第１、第２の実施形態で説明したエリアイメージセンサ１００、２００と同様の構成である。４は、固体撮像素子３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）である。このサンプルホールド回路は、映像信号を出力する。
【００３３】
５は、サンプルホールド回路４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路であり、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路５から出力されたクロマ信号Ｃは、色信号補正回路２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。また、プロセス回路５から出力された輝度信号Ｙと、色信号補正回路２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）２４で変調され、標準テレビジョン信号（例えばＮＴＳＣ信号）として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。
【００３４】
次いで、６はアイリス制御回路で有り、サンプルホールド回路４から供給される映像信号に基づいてアイリス駆動回路７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り２の開口量を制御すべくｉｇメータ８を自動制御するものである。１３、１４は、サンプルホールド回路４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ１３（ＢＰＦ１）、及び第二のバンドパスフィルタ１４（ＢＰＦ２）から出力された信号は、ゲート回路１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路１６でピーク値が検出されてホールドされると共に、論理制御回路１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスレンズ１Ａを制御してフォーカスを合わせている。
【００３５】
また、１８はフォーカスレンズ１Ａの移動位置を検出するフォーカスエンコーダ、１９はズームレンズ１Ｂの焦点距離を検出するズームエンコーダ、２０は絞り２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１７へと供給される。論理制御回路１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ１３、１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１Ａを駆動すべくフォーカス駆動回路９にフォーカスモータ１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。
【００３６】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態における撮像装置の特徴となる機能構成を示す図である。
【図２】図１に示した撮像装置におけるエリアイメージセンサ１００からの画素データの読み出しタイミングダイアグラム例を示す図である。
【図３】図１に示したブロック分割された構成のエリアイメージセンサにおける動く被写体に対する出力画像イメージを示す図である。
【図４】第２の実施形態における撮像装置の機能構成ブロックを示す図である。
【図５】図４に示した撮像装置におけるエリアイメージセンサ２００からの画素データの読み出しタイミングダイアグラム例を示す図である。
【図６】デュアルスロープ積分方式のＡ／Ｄ変換回路の回路例を示す図である。
【図７】本発明の第３の実施形態におけるビデオカメラ（撮像装置）の概略構成を示した図である。
【図８】従来のＣＭＯＳイメージセンサの回路構成例を示す図である。
【図９】従来のＣＭＯＳイメージセンサの回路構成例を示す図である。
【図１０】従来のＣＭＯＳイメージセンサの回路構成例を示す図である。
【図１１】図９の回路構成における各行の蓄積、および読み出し動作（走査）を示すタイミングダイアグラムを示す図である。
【図１２】図１０の回路構成における各行の蓄積、および読み出し動作を示すタイミングダイアグラムを示す図である。
【図１３】図９及び図１０に示したブロック分割された構成のＣＭＯＳイメージセンサにおける動く被写体に対する出力画像イメージを示す図である。
【符号の説明】
【００３８】
１              撮像レンズ
５              プロセス回路
１７            論理制御回路
２４            ＥＮＣ回路
１００、２００  エリアイメージセンサ
１０１          画素
１０２          列信号出力線
１０３          列信号処理回路
１０４          水平出力線
１０５          再度信号処理回路
１０６          垂直シフトレジスタ
１０７、１０８、２０１、２０２、２０３、２０４  イメージセンサブロック
１０９、２０５、２０６  １フレーム遅延回路
１１０、２０７  画像処理ブロック
【図１】
2006094192.tif 000003
【図２】
2006094192.tif 000004
【図３】
2006094192.tif 000005
【図４】
2006094192.tif 000006
【図５】
2006094192.tif 000007
【図６】
2006094192.tif 000008
【図７】
2006094192.tif 000009
【図８】
2006094192.tif 000010
【図９】
2006094192.tif 000011
【図１０】
2006094192.tif 000012
【図１１】
2006094192.tif 000013
【図１２】
2006094192.tif 000014
【図１３】
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