(57)【要約】【課題】水素、水分による強誘電体層の劣化を防止する。【解決手段】強誘電体メモリ１０は、強誘電体層３４を含んで、第１絶縁膜２０上に設けられている強誘電体キャパシタ構造体３０と、強誘電体キャパシタ構造体及び第１絶縁膜を覆って設けられている第１バリア膜４０と、第１バリア膜上に設けられている第２絶縁膜５０と、第２絶縁膜及び第１バリア膜を貫通して設けられている第１埋込みコンタクト６２ａと、第２絶縁膜上に設けられている第１配線層７０と、第１配線層上に設けられている酸化膜７２と、酸化膜、第１配線層、第２絶縁膜を覆って設けられている第２バリア膜８０と、第２バリア膜上に形成されている第３絶縁膜９０と、第３絶縁膜、第２バリア膜、酸化膜を貫通して設けられている第２埋込みコンタクト６４ａと、第３絶縁膜上に設けられている第２配線層７６とを具えている。【選択図】図１
2006147771.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを具える強誘電体メモリであって、
前記メモリセルが具えていて、第１絶縁膜上に設けられている、強誘電体層を含む強誘電体キャパシタ構造体と、
前記強誘電体キャパシタ構造体及び前記第１絶縁膜を覆って設けられている、水素及び水分の透過を防止する第１バリア膜と、
前記第１バリア膜上に設けられている第２絶縁膜と、
前記第２絶縁膜及び前記第１バリア膜を貫通して前記強誘電体キャパシタ構造体に接続されている第１埋込みコンタクトと、
前記第１埋込みコンタクトの上面に接続されて前記第２絶縁膜上に設けられている第１配線層と、
前記第１配線層上に設けられている酸化膜と、
前記酸化膜、前記第１配線層、前記第２絶縁膜を覆って設けられている、水素及び水分の透過を防止する第２バリア膜と、
前記第２バリア膜上に形成されている第３絶縁膜と、
前記第３絶縁膜、前記第２バリア膜及び前記酸化膜を貫通して前記第１配線層に接続されている第２埋込みコンタクトと、
前記第２埋込みコンタクトの上面に接続されて、前記第３絶縁膜上に設けられている第２配線層と
を具えていることを特徴とする強誘電体メモリ。
【請求項２】
前記第１バリア膜及び第２バリア膜は、互いに独立して、酸化アルミニウム、酸化チタン、酸化タンタルを含む群から選択される絶縁性の金属酸化膜であることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記酸化膜は、シリコン酸化膜であることを特徴とする請求項１又は２に記載の強誘電体メモリ。
【請求項４】
第１絶縁膜上に、強誘電体層を含む強誘電体キャパシタ構造体を形成する工程と、
前記強誘電体キャパシタ構造体及び前記第１絶縁膜を覆う、水素及び水分の透過を防止する第１バリア膜を形成する工程と、
前記第１バリア膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第１バリア膜を貫通して前記強誘電体キャパシタ構造体に至る第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを埋め込んで、第１埋込みコンタクトを形成する工程と、
前記第２絶縁膜上に、前記第１埋込みコンタクトの上面に接続して、導体層を形成する工程と、
前記導体層上に、酸化膜層を形成する工程と、
前記導体層及び前記酸化膜層をパターニングして、第１配線層上に酸化膜が積層されている配線構造を形成する工程と、
前記配線構造及び前記第２絶縁膜を覆う、水素及び水分の透過を防止する第２バリア膜を形成する工程と、
前記第２バリア膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜を貫通して、前記第２バリア膜に至る前駆第２コンタクトホールを形成する工程と、
前記前駆第２コンタクトホールから露出する前記第２バリア膜を除去する工程と、
前記前駆第２コンタクトホールから露出する前記酸化膜を除去して、前記前駆第２コンタクトホールと連通し、かつ前記第１配線層の表面を露出させる第２コンタクトホールを形成する工程と、
前記第２コンタクトホールを埋め込む第２埋込みコンタクトを形成する工程と、
前記第３絶縁膜上に、前記第２埋込みコンタクトの上面に接続して、第２配線層を形成する工程と
を含むことを特徴とする強誘電体メモリの製造方法。
【請求項５】
第１絶縁膜上に、強誘電体層を含む強誘電体キャパシタ構造体を形成する工程と、
前記強誘電体キャパシタ構造体及び前記第１絶縁膜を覆う、水素及び水分の透過を防止する第１バリア膜を形成する工程と、
前記第１バリア膜上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第１バリア膜を貫通して前記強誘電体キャパシタ構造体に至る第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを埋め込んで、第１埋込みコンタクトを形成する工程と、
前記第２絶縁膜上に、前記第１埋込みコンタクトの上面に接続して、導体層を形成する工程と、
前記導体層上に、酸化膜層を形成する工程と、
前記導体層及び前記酸化膜層をパターニングして、第１配線層上に酸化膜が積層されている配線構造を形成する工程と、
前記配線構造及び前記第２絶縁膜を覆う、水素及び水分の透過を防止する第２バリア膜を形成する工程と、
前記第２バリア膜に、前記酸化膜を露出する開口部を形成する工程と、
前記第２バリア膜上に、前記開口部を埋め込む第３絶縁膜を形成する工程と、
前記開口部と連通して、前記第３絶縁膜及び前記酸化膜を貫通し、かつ前記第１配線層の表面を露出させる第２コンタクトホールを形成する工程と、
前記第２コンタクトホールを埋め込む第２埋込みコンタクトを形成する工程と、
前記第３絶縁膜上に、前記第２埋込みコンタクトの上面に接続して、第２配線層を形成する工程と
を含むことを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを具える強誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
ＦｅＲＡＭが具える強誘電体層は、酸素化合物材料により形成されている。
【０００４】
例えば、パッシベーション工程で発生する水素が、強誘電体層まで拡散するのを防止することを目的として、強誘電体層に接続される金属配線層上に、酸化アルミニウムからなる水素拡散防止膜が設けられている構成が開示されている（特許文献１参照）。
【０００５】
また、いわゆる強誘電体メモリの上部電極に至るコンタクトを通じて水素又は水分が拡散することに起因する、強誘電体膜（層）のダメージを低減することを目的として、かかるコンタクトの形成後に、導電性水素バリア膜を形成する半導体装置の製造方法が知られている（特許文献２参照）。
【０００６】
さらに、メモリセルキャパシタの特性が、水素や還元性雰囲気によって劣化するのを抑制及び防止する目的で、メモリセルキャパシタの上側を覆う第１水素バリア膜及びメモリセルキャパシタの下側を覆う第２水素バリア膜を設ける半導体記憶装置及びその製造方法が開示されている（特許文献３参照）。
【特許文献１】特開２００２−４３５４１号公報
【特許文献２】特開２００２−２５２３３６号公報
【特許文献３】特開２００３−６８９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献２及び３に開示されているように、強誘電体層を構成する酸素化合物材料は、かかる強誘電体層の周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）によって還元反応を起こしてしまう。この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００８】
上述した特許文献１の構成によれば、金属配線上に、直接、酸化アルミニウム（Ａｌ2Ｏ3）からなる水素拡散防止膜を形成している。
【０００９】
このような水素拡散防止膜を貫通するコンタクトホールを形成する場合には、コンタクトホールの形成前に、後の工程でコンタクトホールと連通される開口部を予め形成しておくか、又はコンタクトホールの形成後に、コンタクトホールから露出する水素拡散防止膜を除去する必要がある。
【００１０】
酸化アルミニウムからなる水素拡散防止膜のエッチングには、一般に、エッチングガスとして、塩素ガス（Ｃｌ2）及び三塩化ホウ素（ＢＣｌ3）ガス、さらにアルゴン（Ａｒ）ガスを混合した混合ガスが用いられる。
【００１１】
例えば、特許文献１の構成によれば、水素拡散防止膜の直下に設けられている配線層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等である。一般に、このような配線層は、ＡｌＳｉＣｕ、ＡｌＣｕといった合金、窒化チタン（ＴｉＮ）等により形成される。
【００１２】
酸化アルミニウムからなる膜のエッチングに使用される塩素ガス及び三塩化ホウ素ガスの混合ガスは、ＡｌＳｉＣｕ、ＡｌＣｕといった合金、窒化チタン（ＴｉＮ）により形成される膜のエッチングにも適用されている。
【００１３】
ここで、酸化アルミニウム膜（水素拡散防止膜）及び窒化チタン（配線層）の同一条件でのエッチング速度を比較する。
【００１４】
エッチング条件は、塩素ガス及び三塩化ホウ素ガスの混合ガスを用いる、酸化アルミニウム膜の一般的なエッチング条件（例えば、塩素ガス流量：５０ｓｃｃｍ（ｃｍ3／分）、三塩化ホウ素ガス流量：５０ｓｃｃｍ、電極印加電力：１００Ｗ（ワット））とする。
【００１５】
酸化アルミニウム膜のエッチングレートは６０ｎｍ／分程度であるのに対して、窒化チタン膜のエッチングレートは４８０ｎｍ／分程度である。このように、エッチングレートは、後者の方が格段に大きく、選択比は０．１２５程度である。
【００１６】
このように、コンタクトホールの形成工程、すなわち水素拡散防止膜の除去工程において、水素拡散防止膜の除去終了直後に、配線層のエッチングが急速に進行して、配線層の膜厚がより薄くなってしまうか、又はコンタクトホールが配線層を貫通してしまうおそれがある。
【００１７】
エッチングの過剰な進行により、配線層の膜厚が薄くなってしまうか、又はコンタクトホールが配線層を貫通してしまった場合には、コンタクトホールを埋め込むコンタクト（プラグ又は配線）と配線層との接触面積が小さくなってしまう。従って、電気的な抵抗が増大してしてしまうため、強誘電体メモリの電気的特性が悪化してしまうおそれがある。
【００１８】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、水素、水分、還元性雰囲気等による強誘電体層の劣化を効果的に防止することができる構成を具える強誘電体メモリを提供することにある。
【００１９】
この発明の他の目的は、製造工程、特に水素、水分、還元性雰囲気等の強誘電体層への到達を防止するための膜のパターニング工程に起因する強誘電体メモリの電気的特性の劣化を防止することができる、強誘電体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
これらの目的の達成を図るため、この発明の強誘電体メモリは、下記のような構成を具えている。
【００２１】
すなわち、強誘電体メモリは、複数のメモリセルを具えている。このメモリセルは、強誘電体キャパシタ構造体を有している。かかる強誘電体キャパシタ構造体は、第１絶縁膜上に設けられている。また、強誘電体キャパシタ構造体は、強誘電体層を含んでいる。
【００２２】
水素及び水分の透過を防止する第１バリア膜は、強誘電体キャパシタ構造体及び第１絶縁膜を覆って設けられている。
【００２３】
第１バリア膜上には、第２絶縁膜が設けられている。
【００２４】
第１埋込みコンタクトは、第２絶縁膜及び第１バリア膜を貫通して強誘電体キャパシタ構造体に接続されている。
【００２５】
第１配線層は、第１埋込みコンタクトの上面に接続されて第２絶縁膜上に設けられている。
【００２６】
酸化膜は、第１配線層上に設けられている。
【００２７】
水素及び水分の透過を防止する第２バリア膜は、酸化膜、第１配線層、第２絶縁膜を覆って設けられている。
【００２８】
第３絶縁膜は、第２バリア膜上に形成されている。
【００２９】
第２埋込みコンタクトは、第３絶縁膜、第２バリア膜及び酸化膜を貫通して第１配線層に接続されている。
【００３０】
第２配線層は、第２埋込みコンタクトの上面に接続されて、第３絶縁膜上に設けられている。
【００３１】
また、この発明の強誘電体メモリの製造方法は、主として下記のような工程を含んでいる。
【００３２】
すなわち、第１絶縁膜上に、強誘電体層を含む強誘電体キャパシタ構造体を形成する。
【００３３】
強誘電体キャパシタ構造体及び第１絶縁膜を覆う、水素及び水分の透過を防止する第１バリア膜を形成する。
【００３４】
第１バリア膜上に、第２絶縁膜を形成する。
【００３５】
第２絶縁膜及び第１バリア膜を貫通して強誘電体キャパシタ構造体に至る第１コンタクトホールを形成する。
【００３６】
第１コンタクトホールを埋め込んで、第１埋込みコンタクトを形成する。
【００３７】
第２絶縁膜上に、第１埋込みコンタクトの上面に接続して、導体層を形成する。
【００３８】
導体層上に、酸化膜層を形成する。
【００３９】
導体層及び酸化膜層をパターニングして、第１配線層上に酸化膜が積層されている配線構造を形成する。
【００４０】
配線構造及び第２絶縁膜を覆う、水素及び水分の透過を防止する第２バリア膜を形成する。
【００４１】
第２バリア膜上に第３絶縁膜を形成する。
【００４２】
第３絶縁膜を貫通して、第２バリア膜に至る前駆第２コンタクトホールを形成する。
【００４３】
前駆第２コンタクトホールから露出する第２バリア膜を除去する。
【００４４】
前駆第２コンタクトホールから露出する酸化膜を除去して、前駆第２コンタクトホールと連通し、かつ第１配線層の表面を露出させる第２コンタクトホールを形成する。
【００４５】
第２コンタクトホールを埋め込む第２埋込みコンタクトを形成する。
【００４６】
第３絶縁膜上に、第２埋込みコンタクトの上面に接続して、第２配線層を形成する。
【発明の効果】
【００４７】
この発明の強誘電体メモリの構成によれば、第１及び第２バリア層により、これら第１及び第２バリア層の上側にそれぞれ設けられている層間絶縁膜等から生じる水素、水分、還元性雰囲気等が、層間絶縁膜毎に個別にブロックされるので、水素、水分、還元性雰囲気等が、強誘電体層に到達して、その特性を劣化させてしまう現象の発生を効果的に防止することができる。
【００４８】
この発明の強誘電体メモリの製造方法によれば、第１配線層上に形成される酸化膜が、第２バリア膜の開口形成時に、エッチングストッパ膜として機能するため、第２バリア膜のエッチング工程において、第１配線層がエッチングされることがない。従って、製造される強誘電体メモリの電気的な特性の劣化を防止することができる。すなわち、製造される強誘電体メモリの歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００４９】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図中、各構成成分は、この発明が理解できる程度に、形状、大きさ及び配置関係を概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
【００５０】
（強誘電体メモリの構成）
図１を参照して、この発明の強誘電体メモリの一構成例につき説明する。
【００５１】
図１は、この発明の強誘電体メモリの構成例を説明するための強誘電体メモリを切断した切り口の要部を示す模式的な図である。
【００５２】
この発明の強誘電体メモリは、後述する第１及び第２バリア膜、並びに配線構造の構成に特徴を有している。その他の構成要素については、従来公知の強誘電体メモリの任意好適な構成要素を、適宜選択して適用することができる。従って、その他の構成要素についての構成及びその製造工程については、その詳細な説明を省略する。
【００５３】
一般的に、強誘電体メモリは、半導体基板に作り込まれている。半導体基板には、複数のメモリセルが、マトリクス状に配列されて形成されるメモリセルアレイ領域と、このメモリセルアレイ領域を囲む周辺回路領域が区画されている。周辺回路領域には、デコーダ回路、冗長回路といった周辺回路が、従来公知のウェハプロセスにより形成される。
【００５４】
図１には、メモリセル領域に設けられている複数のメモリセルのうち、１つのみを示してある。なお、強誘電体キャパシタ構造体３０よりも下側には、上述した半導体基板、半導体基板に作り込まれる複数のトランジスタ等の素子、及びこれらの素子を互いに分離する素子分離領域が存在しているが、これらの構成及びその製造工程については、この発明の要旨ではないので、その詳細な説明は省略する。
【００５５】
トランジスタ等の素子が作り込まれている、半導体基板のメモリセルアレイ領域上及び周辺回路領域上には、第１絶縁膜２０が設けられている。この第１絶縁膜２０は、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＯ3−ＴＥＯＳ膜とも称する。）とするのがよい。
【００５６】
メモリセルアレイ領域である第１絶縁膜２０上には、強誘電体キャパシタ構造体３０が設けられている。強誘電体キャパシタ構造体３０は、従来公知の構成を有している。すなわち、強誘電体キャパシタ構造体３０は、下部電極３２、強誘電体層３４及び上部電極３６が順次に積層された構造を有している。下部電極３２及び上部電極３６は、好ましくは、例えば、白金（Ｐｔ）により形成するのがよい。強誘電体層３４は、例えば、好ましくはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。
【００５７】
第１バリア膜４０は、水素、水分、還元性雰囲気等の透過を防止するための膜である。その膜厚は、選択された膜材料に応じて、水素、水分、還元性雰囲気等の透過を防止することができる程度の膜厚とすればよい。
【００５８】
第１バリア膜４０は、強誘電体キャパシタ構造体３０及び第１絶縁膜２０を覆って設けられている。第１バリア膜４０は、強誘電体キャパシタ構造体３０を水素、水分、還元性雰囲気等から保護するための膜であるので、強誘電体メモリ１０の強誘電体キャパシタ構造体３０が存在する領域上を覆う膜として形成すればよい。
【００５９】
第１バリア膜４０は、好ましくは、酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）を含む群から選択される絶縁性の金属酸化膜の薄膜とするのがよい。
【００６０】
第１バリア膜４０上には、第２絶縁膜５０が設けられている。第２絶縁膜５０は、第１バリア膜４０を覆うようにして、第１絶縁膜２０の上面側の全面に設けられている。
【００６１】
第２絶縁膜５０は、好ましくは、例えば、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＰ−ＴＥＯＳ膜とも称する。）とするのがよい。
【００６２】
この第２絶縁膜５０には、第１コンタクトホール６２が設けられている。第１コンタクトホール６２は、第２絶縁膜５０の表面から、第２絶縁膜５０及び第１バリア膜４０を貫通して強誘電体キャパシタ構造体３０に至るように設けられている。さらに、上述した第１絶縁膜２０より下側に位置するトランジスタ等の素子に接続されるコンタクトホールも第１コンタクトホール６２として設けられている（図示しない。）。
【００６３】
第１コンタクトホール６２は、好ましくは、タングステン（Ｗ）等の導電性材料により埋め込まれて第１埋込みコンタクト６２ａとされている。すなわち、第１埋込みコンタクト６２ａは、第２絶縁膜５０及び第１バリア膜４０を貫通して強誘電体キャパシタ構造体３０に接続されている。
【００６４】
第１埋込みコンタクト６２ａが形成されている第２絶縁膜５０の表面上には、配線構造７４が設けられている。配線構造７４は、第１配線層７０及び酸化膜７２により構成されている。
【００６５】
第１配線層７０は、第２絶縁膜５０上に延在する複数の配線を含んでいる。第１配線層７０は、第１埋込みコンタクト６２ａの上面６２ａａに接続されている。酸化膜７２は、第１配線層７０の上面７０ａをおおい、側面７０ｂを露出させて設けられている。
【００６６】
第１配線層７０は、好ましくは、例えば、ＡｌＳｉＣｕ、ＡｌＣｕ、窒化チタンを含む群から選択される材料により形成される金属配線とするのがよい。
【００６７】
また、酸化膜７２は、後述する第２バリア膜８０のエッチング工程において、エッチングストッパ膜として機能する膜である。すなわち、その材料は、第２バリア膜８０のエッチング工程によりエッチングされない材料を選択すればよい。また、その膜厚は、第２バリア膜８０のエッチング工程によりエッチングされない程度の膜厚とすればよい。酸化膜７２は、好ましくは、例えば、シリコン酸化膜（ＳｉＯ2）とするのがよい。
【００６８】
第２バリア膜８０は、水素、水分、還元性雰囲気等の透過を防止するための膜である。その膜厚は、選択された膜材料に応じて、水素、水分、還元性雰囲気等の透過を防止することができる程度の膜厚とすればよい。第２バリア膜８０は、酸化膜７２、第１配線層７０、第２絶縁膜５０を覆って設けられている。第２バリア膜８０は、強誘電体キャパシタ構造体３０を水素、水分、還元性雰囲気等から保護するための膜であるので、強誘電体メモリ１０の強誘電体キャパシタ構造体３０が存在する領域上を覆う膜として形成すればよい。
【００６９】
第２バリア膜８０は、好ましくは、酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）を含む群から選択される絶縁性の金属酸化膜の薄膜とするのがよい。
【００７０】
第３絶縁膜９０は、第２バリア膜８０上に形成されている。第３絶縁膜９０は、好ましくは、例えば、Ｐ−ＴＥＯＳ膜とするのがよい。
【００７１】
第２コンタクトホール６４は、第３絶縁膜９０の表面から、第２バリア膜８０、酸化膜７２を貫通して第１配線層７０の表面７０ａを露出している。
【００７２】
第２コンタクトホール６４は、好ましくは、タングステン（Ｗ）等の導電性材料により埋め込まれて第２埋込みコンタクト６４ａとされている。
【００７３】
従って、第２埋込みコンタクト６４ａは、第３絶縁膜９０、第２バリア膜８０、酸化膜７２を貫通して第１配線層７０に接続されている。
【００７４】
第２配線層７６は、第２埋込みコンタクト６４ａの上面に接続されて、第３絶縁膜９０上に設けられている。
【００７５】
第２配線層７６は、第３絶縁膜９０上に延在する複数の配線を含んでいる。第２配線層７６は、第２埋込みコンタクトの上面６４ａａに接続されている。
【００７６】
第２配線層７６は、好ましくは、例えば、ＡｌＳｉＣｕ、ＡｌＣｕ、窒化チタンといったいずれかの材料により形成される金属配線とするのがよい。
【００７７】
第２配線層７６より上側に、例えば、さらなる配線層を多層配線構造として設けることもできる（図示しない。）。
【００７８】
（強誘電体メモリの製造方法）
（第１の製造方法）
図２、図３及び図４を参照して、上述した強誘電体メモリ１０の第１の製造方法例について説明する。
【００７９】
また、上述したように、この発明の強誘電体メモリは、第１及び第２バリア膜、並びに配線構造の構成に特徴を有している。従って、これらの製造工程以外の工程については、従来公知の強誘電体メモリが具える構成要素の製造工程と同様にして実施することができるので、その詳細な説明は省略する。
【００８０】
図２（Ａ）は、この発明の強誘電体メモリの製造方法例を説明するための製造途中の強誘電体メモリを切断した切り口の要部を示す模式的な図である。図２（Ｂ）は、図２（Ａ）に続く製造工程の説明図である。
【００８１】
図３（Ａ）及び（Ｂ）は、図２に続く製造工程の説明図である。
【００８２】
図４（Ａ）及び（Ｂ）は、図３に続く製造工程の説明図である。
【００８３】
まず、シリコン基板等の半導体基板を準備する。半導体基板には、マトリクス状に複数の強誘電体メモリが作り込まれる。
【００８４】
半導体基板に、従来公知のウェハプロセスにより、例えば、ＬＯＣＯＳ法により、フィールド酸化膜、次いで、トランジスタ等の素子を作り込む（図示しない）。
【００８５】
次に、半導体基板上全面に、第１絶縁膜２０を成膜する。具体的には、例えばＯ3−ＴＥＯＳ膜を、オゾン（Ｏ3）を用い、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって成膜するのがよい。
【００８６】
次いで、図２（Ａ）に示すように、常法に従って、第１絶縁膜２０上に、強誘電体層３４を含む強誘電体キャパシタ構造体３０を形成する。
【００８７】
具体的には、まず、上述した材料を用いて、下部電極３２、強誘電体層３４及び上部電極３６を成膜して、常法に従ってパターニングを行い積層する。
【００８８】
次に、強誘電体キャパシタ構造体３０及び第１絶縁膜２０を覆う第１バリア膜４０を成膜する。第１バリア膜４０は、常法に従って、例えば、従来公知のスパッタ法により、酸化アルミニウムの薄膜として成膜すればよい。
【００８９】
さらに、第１バリア膜４０上に、第２絶縁膜５０を形成する。第２絶縁膜５０は、常法に従って、例えば、プラズマＣＶＤ法を用いて、Ｐ−ＴＥＯＳ膜として成膜すればよい。
【００９０】
次いで、第２絶縁膜５０及び第１バリア膜４０を貫通して強誘電体キャパシタ構造体３０に至る第１コンタクトホール６２を形成する。この例では、下部電極３２及び上部電極３６にそれぞれ至る２つのコンタクトホールの形成を示してある。さらに、上述した第１絶縁膜２０より下側に位置するトランジスタ等の素子に接続されるコンタクトホールも第１コンタクトホール６２として形成される（図示しない。）。
【００９１】
第１コンタクトホール６２の形成は、常法に従って、ホトレジストを用いたホトリソグラフィ工程及びドライエッチング工程により、行えばよい。
【００９２】
次に、第１コンタクトホール６２を埋め込んで、第１埋込みコンタクト６２ａを形成する。第１埋込みコンタクト６２ａは、常法に従って、タングステン（Ｗ）等の導電性材料により埋め込んで形成すればよい。
【００９３】
次いで、第２絶縁膜５０上に、第１埋込みコンタクト６２ａの上面６２ａａに接続して、導体層７０Ｘを形成する。
【００９４】
導体層７０Ｘは、従来公知のスパッタ工程等により、ＡｌＳｉＣｕ、ＡｌＣｕ、窒化チタンを含む群から選択される材料からなる薄膜として形成すればよい。
【００９５】
さらに、この導体層７０Ｘ上に、酸化膜層７２Ｘを形成する。この酸化膜層７２Ｘは、常法に従って、好ましくは、例えば、シリコン酸化膜の薄膜として形成すればよい。
【００９６】
次に、図２（Ｂ）に示すように、導体層７０Ｘ及び酸化膜層７２Ｘを、常法に従って、順次にパターニングして、酸化膜７２が第１配線層７０の表面７０ａ上に積層され、かつ第１配線層７０の側面７０ｂを露出させている配線構造７４を、第２絶縁膜５０上に延在する配線パターンとして形成する。
【００９７】
さらに、図３（Ａ）に示すように、配線構造７４及び第２絶縁膜５０を覆う第２バリア膜８０を形成する。この第２バリア膜８０は、第１バリア膜４０と同様の材料でかつ同様の工程により形成すればよい。
【００９８】
次に、第２バリア膜８０上に第３絶縁膜９０を形成する。第３絶縁膜９０は、既に説明した第２絶縁膜５０と同様にして形成すればよい。
【００９９】
次いで、図３（Ｂ）に示すように、第３絶縁膜９０を貫通して、第２バリア膜８０に至る前駆第２コンタクトホール６４Ｘを形成する。この前駆第２コンタクトホール６４Ｘは、第２バリア膜８０の表面を露出させて形成する。前駆第２コンタクトホール６４Ｘは、第１コンタクトホール６２と同様の工程により形成すればよい。
【０１００】
次に、図４（Ａ）に示すように、前駆第２コンタクトホール６４Ｘから露出する第２バリア膜８０及び酸化膜７２を順次に除去する。
【０１０１】
この第２バリア膜８０の除去は、酸化膜７２をエッチングストッパ膜として用いるドライエッチング工程により行われる。
【０１０２】
例えば、酸化アルミニウム膜である第２バリア膜８０に対し、シリコン酸化膜である酸化膜７２をエッチングストッパ膜として用いてエッチングを行う。
【０１０３】
具体的には、好ましくは、ガス流量が、三塩化ホウ素ガス：７０ｓｃｃｍ及び塩素ガス：３０ｓｃｃｍである混合放電ガスを用いて、放電圧力：２Ｐａ（パスカル）、電極印加電力：７０Ｗ（ワット）、電極温度：２０℃の条件下で、エッチングを行う。第１配線層７０が、例えば窒化チタンで形成されている場合を想定してみると、上述の条件下における窒化チタン膜に対するシリコン酸化膜のエッチングレートは、１／３から１／４程度と小さいため、かかる条件で酸化アルミニウム膜、すなわち、第２バリア膜８０のエッチングを行ったとしても、酸化膜７２がエッチングストッパ膜として機能するため、このエッチング工程により、第１配線層７０がエッチングされて、第１配線層７０の膜厚がより薄くなってしまうか、又はコンタクトホールが配線層を貫通してしまうという問題の発生を防止することができる。
【０１０４】
次いで、前駆第２コンタクトホール６４ｘから露出する酸化膜７２を除去する。この酸化膜７２の除去は、常法に従って、いわゆる酸化膜エッチングを行えばよい。
【０１０５】
この酸化膜７２の除去工程により、前駆第２コンタクトホール６４Ｘと連通し、かつ第１配線層７０の表面７０ａを露出させる第２コンタクトホール６４が形成される。
【０１０６】
さらに、図４（Ｂ）に示すように、第２コンタクトホール６４を埋め込む第２埋込みコンタクト６４ａを形成する。この第２埋込みコンタクト６４ａは、既に説明した第１埋込みコンタクト６２ａの形成工程と同様の工程により、形成すればよい。
【０１０７】
然る後、第３絶縁膜９０上に延在し、かつ第２埋込みコンタクト６４ａの上面６４ａａに接続される、第２配線層７６を形成する。この第２配線層７６は、既に説明した第１配線層７０の製造工程と同様の工程により形成すればよい。
【０１０８】
最終的には、ウェハプロセスの終了後、半導体基板を、強誘電体メモリ毎に、従来公知のダイシング装置を用いて、ダイシングして、個片化することにより複数個の強誘電体メモリが完成する。
【０１０９】
（第２の製造方法）
図５及び図６を参照して、上述した強誘電体メモリ１０の第２の製造方法例について説明する。
【０１１０】
第２の製造方法は、第２バリア膜に、予め開口部を形成しておく製造方法例である。なお、第１の製造方法と同様の工程については、その詳細な説明を省略する。
【０１１１】
図５（Ａ）に示すように、第２バリア膜８０の形成工程までを、第１の製造方法と同様に行う。
【０１１２】
次に、図５（Ｂ）に示すように、第２バリア膜８０に、酸化膜７２の表面７２ａの一部分を露出する開口部８２を形成する。開口部８２は、後に形成される第２コンタクトホールと連通させることができる径で、かつ第２コンタクトホールが形成される位置に合わせて形成する。この開口部８２の形成工程は、第１の製造方法で説明した工程と同様に、酸化膜７２をエッチングストッパ膜として用いるドライエッチング工程により行われる。
【０１１３】
例えば、酸化アルミニウム膜である第２バリア膜８０を、シリコン酸化膜である酸化膜７２をエッチングストッパ膜として用いてエッチングを行う。
【０１１４】
具体的には、開口部８２を形成する位置に対応する第２バリア膜８０を開口するレジストを、常法に従って、ホトリソグラフィ工程によりパターニングしてマレジストマスクとし、ドライエッチング工程を行って、第２バリア膜８０を貫通する開口部８２を形成すればよい。
【０１１５】
このドライエッチングの条件は、好ましくは、ガス流量が、三塩化ホウ素ガス：７０ｓｃｃｍ及び塩素ガス：３０ｓｃｃｍである混合放電ガスを用いて、放電圧力：２Ｐａ（パスカル）、電極印加電力：７０Ｗ（ワット）、電極温：２０℃として行うのがよい。
【０１１６】
第１の製造方法と同様に、第１配線層７０が、例えば窒化チタンで形成されている場合を想定してみると、上述の条件下における窒化チタン膜に対するシリコン酸化膜のエッチングレートは、１／３から１／４程度と小さいため、かかる条件で酸化アルミニウム膜、すなわち、第２バリア膜８０のエッチングを行ったとしても、酸化膜７２がエッチングストッパ膜として機能するため、このエッチング工程により、第１配線層７０がエッチングされて、第１配線層７０の膜厚がより薄くなってしまうか、又は開口部８２が配線層を貫通してしまうことはない。
【０１１７】
次に、図６（Ａ）に示すように、第２バリア膜８０上に、第１の製造方法と同様の工程で、開口部８２を埋め込む第３絶縁膜９０を形成する。
【０１１８】
次いで、予め形成しておいた開口部８２と連通、すなわち開口部８２内に収まる径であるか、開口部８２と連接させて第３絶縁膜９０及び酸化膜７２を貫通して、第１配線層７０の表面７０ａを露出させる第２コンタクトホール６４を形成する。この工程は、第１の製造方法の前駆第２コンタクトホール６４Ｘの形成工程と同様に行えばよい。この第２コンタクトホール６４を形成するためのホトリソグラフィ工程及びエッチング工程により、酸化膜７２も除去される。すなわち、第２の製造方法によれば、第３絶縁膜９０の表面から第１配線層７０の表面７０ａを露出させる第２コンタクトホールの形成工程を１ステップのエッチングにより行うことができる。
【０１１９】
従って、強誘電体メモリの製造工数を減少させることができる。従って、製造コストをより削減することができる。
【０１２０】
図６（Ｂ）に示すように、以下、第１の製造方法と同様に、第２コンタクトホール６４を埋め込む第２埋込みコンタクト６４ａの形成工程、及び第３絶縁膜９０上に延在し、かつ第２埋込みコンタクト６４ａの上面に接続される、第２配線層７６を形成する。
【図面の簡単な説明】
【０１２１】
【図１】この発明の強誘電体メモリの構成例を説明するための強誘電体メモリを切断した切り口の要部を示す模式的な図である。
【図２】この発明の強誘電体メモリの第１の製造方法例を説明するための製造途中の強誘電体メモリを切断した切り口の要部を示す模式的な図である。
【図３】図２に続く製造工程の説明図である。
【図４】図３に続く製造工程の説明図である。
【図５】この発明の強誘電体メモリの第２の製造方法例を説明するための強誘電体メモリを切断した切り口の要部を示す模式的な図である。
【図６】図５に続く製造工程の説明図である。
【符号の説明】
【０１２２】
１０：強誘電体メモリ
２０：第１絶縁膜
３０：強誘電体キャパシタ構造体
３２：下部電極
３４：強誘電体層
３６：上部電極
４０：第１バリア膜
５０：第２絶縁膜
６２：第１コンタクトホール
６２ａ：第１埋込みコンタクト
６２ａａ：上面
６４：第２コンタクトホール
６４ａ：第２埋込みコンタクト
６４ａａ：上面
６４Ｘ：前駆第２コンタクトホール
７０：第１配線層
７０Ｘ：導体層
７０ａ：表面
７０ｂ：側面
７２：酸化膜
７２ａ：表面
７２Ｘ：酸化膜層
７４：配線構造
７６：第２配線層
８０：第２バリア膜
８２：開口部
９０：第３絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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