(57)【要約】      （修正有）【課題】読み出し時に記憶ノードから高速に読み出せるようにすること。【解決手段】メインセルアレイは、上下方向に延在するセレクトゲートＳＧと、セル領域外であってセレクトゲートＳＧ下にて左右方向に延在する共通ソースＣＳと、セル領域内であってセレクトゲートＳＧ上にて左右方向に延在するワード線Ｗ０〜Ｗ１５と、ワード線とセレクトゲートＳＧが交差する部分の近傍であって、ワード線下に配設された複数の記憶ノードと、前記記憶ノードの情報を選択スイッチ２１を介してセンスアンプ１１に伝達するビット線ＭＧＢと、を備えるとともに、セレクトゲートＳＧに正電圧を印加することによって、セル領域内のセレクトゲートＳＧ下に反転層が形成されるメインセル分割単位２０ａよりなる。リファレンスセルアレイは、メインセル分割単位２０ａと同一構成のリファレンスセル分割単位３０ａよりなる。【選択図】図２
2006338749.tif 000002
【特許請求の範囲】
【請求項１】
メインセルアレイとリファレンスセルアレイからの電位差を増幅するセンスアンプを有する不揮発性半導体記憶装置であって、
前記メインセルアレイは、
第１の方向に延在するセレクトゲートと、
セル領域外であって前記セレクトゲート下にて前記第１の方向と交差する第２の方向に延在する１又は複数の共通ソースと、
前記セル領域内であって前記セレクトゲート上にて前記第２の方向に延在する複数のワード線と、
前記ワード線と前記セレクトゲートが交差する部分の近傍であって、前記ワード線下に配設された複数の記憶ノードと、
前記記憶ノードの情報を選択スイッチを介して前記センスアンプに伝達するビット線と、
を備えるとともに、前記セレクトゲートに正電圧を印加することによって、前記セル領域内の前記セレクトゲート下に反転層が形成される１又は複数のメインセル分割単位よりなり、
前記リファレンスセルアレイは、前記メインセル分割単位と同一構成の１つのリファレンスセル分割単位よりなり、
前記メインセル分割単位の所定の電流経路と、対応する前記リファレンスセル分割単位の電流経路と、の抵抗および容量が同一となるように構成されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メインセル分割単位に配された複数のワード線と電気的に接続するとともに、アドレス信号が入力されることにより当該アドレス信号のアドレスに対応するワード線に電圧を印加する第１のデコーダと、
前記リファレンスセル分割単位に配された複数のワード線と電気的に接続するとともに、アドレス信号が入力されることにより当該アドレス信号のアドレスに対応するワード線に電圧を印加する第２のデコーダと、
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記共通ソースは、前記セル領域外の一端に配された第１の共通ソースと、前記セル領域外の他端に配された第２の共通ソースと、からなり、
前記メインセル分割単位に配された複数のワード線と電気的に接続するとともに、アドレス信号が入力されることにより当該アドレス信号のアドレスに対応するワード線に電圧を印加する第１のデコーダと、
前記リファレンスセル分割単位に配された複数のワード線と電気的に接続するとともに、前記アドレス信号が入力されることにより所定のワード線に電圧を印加する第２のデコーダと、
を備え、
前記第２のデコーダは、
前記アドレス信号のアドレスが前記第１の共通ソースと前記第２の共通ソースの中間地点から前記第１の共通ソースの間に配された第１のワード線群のいずれかのワード線に対応する場合は、対応するワード線に電圧を印加し、
前記アドレス信号のアドレスが前記第１の共通ソースと前記第２の共通ソースの中間地点から前記第２の共通ソースの間に配された第２のワード線群のいずれかのワード線に対応する場合は、対応するワード線の位置のチャネルの抵抗値と一致する前記第１のワード線群のワード線に電圧を印加し、
前記第２のワード線群に電圧を印加しないことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記センスアンプに電気的に接続されるとともに、前記メインセル分割単位に配された第１のビット線と第１の選択スイッチを介して電気的に接続され、かつ、前記リファレンスセル分割単位に配された第２のビット線と第２の選択スイッチを介して電気的に接続される第１のグローバルビット線と、
前記センスアンプに電気的に接続されるとともに、前記メインセル分割単位に配された第３のビット線と第３の選択スイッチを介して電気的に接続され、かつ、前記リファレンスセル分割単位に配された第４のビット線と第４の選択スイッチを介して電気的に接続される前記第２のグローバルビット線と、
前記第１の選択スイッチをＯＮとしたときに、前記第２の選択スイッチをＯＦＦ、前記第３の選択スイッチをＯＦＦ、かつ、前記第４の選択スイッチをＯＮに切り替えるとともに、前記第３の選択スイッチをＯＮとしたときに、前記第１の選択スイッチをＯＦＦ、前記第２の選択スイッチをＯＮ、かつ、前記第４の選択スイッチをＯＦＦに切り替える切替回路と、
を備えることを特徴とする請求項１乃至３のいずれか一に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メインセルアレイとリファレンスセルアレイからの電位差を増幅するセンスアンプを有する不揮発性半導体記憶装置に関し、特に、読み出し時に高速に読み出せる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置において、図１０〜１１に示すような不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置は、メモリセルアレイにおいて、第１の拡散領域１０７と、セレクトゲート１０３と、第２の拡散領域（図１０の１２１）と、フローティングゲート１０６と、コントロールゲート１１１と、を有する（図１０、１１参照）。
【０００３】
第１の拡散領域１０７は、基板１０１表面に一の方向に沿って延在され、互いに離間して並設されている。第１の拡散領域１０７は、ローカルビット線として用いられる。セレクトゲート１０３は、互いに隣り合う第１の拡散領域１０７の間の領域の基板１０１上に絶縁膜１０２を介して配設され、第１の拡散領域１０７の延在方向に沿って延在している。第２の拡散領域（図１０の１２１）は、セル領域外のセレクトゲート１０３下の基板１０１表面に配設され、セル領域外の両外側にてセレクトゲート１０３と交差する方向に延在している。第２の拡散領域（図１０の１２１）は、共通ソースとして用いられる。フローティングゲート１０６は、記憶ノードであり、第１の拡散領域１０７とセレクトゲート１０３との間の領域に絶縁膜１０２を介して配設され、平面方向から見ると島状に配されている。コントロールゲート１１１は、フローティングゲート１０６とセレクトゲート１０３の上に絶縁膜１０８を介して配設され、互いに離間して並設されており、セレクトゲート１０３と交差する方向に延在している。コントロールゲート１１１は、ワード線として用いられる。
【０００４】
セレクトゲート１０３の両側にある第１の拡散領域１０７のうち一方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第１の単位セルを構成し、セレクトゲート１０３の両側にある第１の拡散領域１０７のうち他方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第２の単位セルを構成する。この不揮発性半導体記憶装置では、セレクトゲート１０３に正電圧を印加することによって、セル領域内のセレクトゲート１０３下の基板１０１表面に反転層１２０が形成される。
【０００５】
従来例１に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図１２は、従来例１に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。図１３は、従来例１に係る半導体記憶装置の書込み動作を説明するための模式図である。図１４は、従来例１に係る半導体記憶装置の消去動作を説明するための模式図である。
【０００６】
図１２を参照すると、読み出し動作では、フローティングゲート１０６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、コントロールゲート１１１、セレクトゲート１０３、第２の拡散領域（図１０の１２１）に正電圧を印加することにより、電子ｅが第１の拡散領域１０７からフローティングゲート１０６直下のチャネルを走行し、かつ、セレクトゲート１０３下に形成された反転層１２０を走行し、第２の拡散領域（図１０の１２１）に移動する。一方、フローティングゲート１０６に電子が蓄積された状態（書込状態；しきい値電圧高）では、コントロールゲート１１１、セレクトゲート１０３、第２の拡散領域（図１０の１２１）に正電圧を印加しても、フローティングゲート１０６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかデータ（０／１）を判断することで読み出しが行われる。
【０００７】
図１３を参照すると、書込み動作では、コントロールゲート１１１、第１の拡散領域１０７に正の高電圧を印加し、セレクトゲート１０３のメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加することにより、電子ｅが第２の拡散領域（図１０の１２１）から、セレクトゲート１０３下に形成された反転層１２０を走行し、第１の拡散領域１０７に流れる。その際、一部の電子ｅがセレクトゲート１０３とフローティングゲート１０６の境界の電界によって高エネルギーを持つので、フローティングゲート１０６下の絶縁膜１０５（トンネル酸化膜）を通してフローティングゲート１０６に注入される。
【０００８】
図１４を参照すると、消去動作では、コントロールゲート１１１に負の高電圧を印加し、基板１０１に正の高電圧を印加することにより、電子ｅがフローティングゲート１０６から、フローティングゲート１０６下の絶縁膜１０５（トンネル酸化膜）を通して基板１０１に引き抜かれる。
【０００９】
次に、従来例１に係る不揮発性半導体記憶装置の内部回路について図面を用いて説明する。図１５は、従来例１に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【００１０】
不揮発性半導体記憶装置は、メインセル領域１３０と、リファレンスセル領域１３１と、センスアンプ１３２と、メインセル用デコーダ１３５と、リファレンスセル用デコーダ１３６と、を有する。
【００１１】
メインセル領域１３０には、図１１に示したメモリセル（第１の単位セルと第２の単位セルが１組のもの）がｍ行（Ｘ座標）ｎ列（Ｙ座標）のマトリックス状に配置されている。メインセルにおける第１の拡散領域（図１１の１０７）は、メインセル用ローカルビット線ＭＬＢ、メインセル用ブロック選択スイッチ１３３、及びメインセル用グローバルビット線ＭＧＢを介してセンスアンプ１３２に電気的に接続されている。メインセル領域１３０におけるコントロールゲート（図１１の１１１）は、対応するワード線Ｗ０〜Ｗ１５を介してメインセル用デコーダ１３５に電気的に接続されている。なお、図１５において、ＳＧはセレクトゲートを示し、ＣＳは図１０の第２の拡散領域１２１に相当する共通ソースを示す。
【００１２】
リファレンスセル領域１３１には、図１１に示したメモリセル（第１の単位セルと第２の単位セルが１組のもの）が１つ配置されている。リファレンスセルにおける第１の拡散領域（図１１の１０７）は、リファレンスセル用ブロック選択スイッチ１３４、及びリファレンスセル用グローバルビット線ＲＧＢを介してセンスアンプ１３２に電気的に接続されている。リファレンスセル領域１３１におけるコントロールゲート（図１１の１１１）は、対応するリファレンスセル用ワード線ＲＷを介してリファレンスセル用デコーダ１３６に電気的に接続されている。
【００１３】
センスアンプ１３２は、メインセル用グローバルビット線ＭＧＢとリファレンスセル用グローバルビット線ＲＧＢとの間の電位差を増幅する。センスアンプ１３２は、メインセル用グローバルビット線ＭＧＢごとに設けられる。メインセル用デコーダ１３５は、アドレス信号により指定されたワード線Ｗ０〜Ｗ１５に電圧を印加する。リファレンスセル用デコーダ１３６は、ワード線ＲＷに電圧を印加する。
【００１４】
メインセル用デコーダ１３５及びリファレンスセル用デコーダ１３６にアドレス信号が「１４」の場合について説明すると、読み出し動作では、メインセル領域１３０において太字一点鎖線で囲まれたセルについて、フローティングゲートに電子が蓄積されていない状態（消去状態；しきい値電圧低）では、ＳＧ、ＣＳ及びＷ１４に正電圧を印加し、かつ、メインセル用ブロック選択スイッチ１３３をＯＮにすることにより、ＣＳからの電流が太字点線に示す経路を辿ってセンスアンプ１３２に入力される。一方、リファレンスセル領域１３１ではアドレス信号がどのアドレスかに関係なく、ＳＧ、ＣＳ及びＲＷに正電圧を印加し、かつ、リファレンスセル用ブロック選択スイッチ１３４をＯＮにすることにより、ＣＳからの電流が太字点線に示す経路を辿ってセンスアンプ１３２に入力される。センスアンプ１３２ではメインセル用グローバルビット線ＭＧＢとリファレンスセル用グローバルビット線ＲＧＢとの間の電位差を増幅して、センスアンプ１３２から出力されたデータに基づいて０／１の判断が行われることになる。
【００１５】
また、従来の別の不揮発性半導体記憶装置において、第１メモリセルの情報が伝達される配線群を含む第１カラムツリーと、第２メモリセルの情報が伝達される配線群を含む第２カラムツリーと、データ線の電位と参照データ線の電位との電位差を増幅する差動増幅器とを具備し、第１メモリセルが選択されたとき、第１カラムツリーをデータ線に結合させるとともに第２カラムツリーを参照データ線に結合させ、第２メモリセルが選択されたとき、第２カラムツリーをデータ線に結合させるとともに第１カラムツリーを参照データ線に結合させるカラム切り替えゲートを、さらに具備するものがある（従来例２；特許文献１参照）。従来例２によれば、面積の増加を抑制しつつ、本体側の容量と参照側の容量とをより正確に合わせることができ、かつノイズに強い不揮発性半導体記憶装置を得ることができるというものである。
【００１６】
【特許文献１】特開２００２−８３８６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ここで、従来例１と従来例２を組み合わせることも可能であるが、従来例２のようにメインセル用グローバルビット線ＭＧＢ（カラムツリー）とリファレンスセル用グローバルビット線ＲＧＢ（カラムツリー）の時定数を合わせただけでは、高速な読出しを行うことができない。つまり、メインセル用グローバルビット線ＭＧＢ及びリファレンスセル用グローバルビット線ＲＧＢは通常Ａｌ配線であり抵抗値が数１０Ωであるが、ＳＧ直下の反転層（図１０の１２０、図１５の抵抗記号部分）は通常シリコンであり抵抗値が数１０ｋΩである。メインセル用グローバルビット線ＭＧＢ及びリファレンスセル用グローバルビット線ＲＧＢの抵抗値よりも反転層（図１０の１２０）の抵抗値が非常に大きいので、メインセル領域１３０側は共通ソースＣＳからメモリセルまでの反転層（図１５の抵抗記号部分）の長さ（抵抗ばらつき）の影響を受けるのに対して、リファレンスセル領域１３１側の反転層が常に同一の抵抗値で動作するため、メインセル領域１３０側の反転層とリファレンスセル領域１３１側の反転層の抵抗値が一致しないときには、メインセル領域１３０側の抵抗ばらつきの影響により、リードマージンが小さくなり、読み出し時に高速に読み出すことができなくなる。
【００１８】
本発明の主な課題は、読み出し時に記憶ノードから高速に読み出せるようにすることである。
【課題を解決するための手段】
【００１９】
本発明の第１の視点においては、メインセルアレイとリファレンスセルアレイからの電位差を増幅するセンスアンプを有する不揮発性半導体記憶装置であって、前記メインセルアレイは、第１の方向に延在するセレクトゲートと、セル領域外であって前記セレクトゲート下にて前記第１の方向と交差する第２の方向に延在する１又は複数の共通ソースと、前記セル領域内であって前記セレクトゲート上にて前記第２の方向に延在する複数のワード線と、前記ワード線と前記セレクトゲートが交差する部分の近傍であって、前記ワード線下に配設された複数の記憶ノードと、前記記憶ノードの情報を選択スイッチを介して前記センスアンプに伝達するビット線と、を備えるとともに、前記セレクトゲートに正電圧を印加することによって、前記セル領域内の前記セレクトゲート下に反転層が形成される１又は複数のメインセル分割単位よりなり、前記リファレンスセルアレイは、前記メインセル分割単位と同一構成の１つのリファレンスセル分割単位よりなり、前記メインセル分割単位の所定の電流経路と、対応する前記リファレンスセル分割単位の電流経路と、の抵抗および容量が同一となるように構成されたことを特徴とする。
【００２０】
本発明の前記不揮発性半導体記憶装置において、前記メインセル分割単位に配された複数のワード線と電気的に接続するとともに、アドレス信号が入力されることにより当該アドレス信号のアドレスに対応するワード線に電圧を印加する第１のデコーダと、前記リファレンスセル分割単位に配された複数のワード線と電気的に接続するとともに、アドレス信号が入力されることにより当該アドレス信号のアドレスに対応するワード線に電圧を印加する第２のデコーダと、を備えることが好ましい。
【００２１】
本発明の前記不揮発性半導体記憶装置において、前記共通ソースは、前記セル領域外の一端に配された第１の共通ソースと、前記セル領域外の他端に配された第２の共通ソースと、からなり、前記メインセル分割単位に配された複数のワード線と電気的に接続するとともに、アドレス信号が入力されることにより当該アドレス信号のアドレスに対応するワード線に電圧を印加する第１のデコーダと、前記リファレンスセル分割単位に配された複数のワード線と電気的に接続するとともに、前記アドレス信号が入力されることにより所定のワード線に電圧を印加する第２のでコーダと、を備え、前記第２のデコーダは、前記アドレス信号のアドレスが前記第１の共通ソースと前記第２の共通ソースの中間地点から前記第１の共通ソースの間に配された第１のワード線群のいずれかのワード線に対応する場合は、対応するワード線に電圧を印加し、前記アドレス信号のアドレスが前記第１の共通ソースと前記第２の共通ソースの中間地点から前記第２の共通ソースの間に配された第２のワード線群のいずれかのワード線に対応する場合は、対応するワード線の位置のチャネルの抵抗値と一致する前記第１のワード線群のワード線に電圧を印加し、前記第２のワード線群に電圧を印加しないことが好ましい。
【００２２】
本発明の前記不揮発性半導体記憶装置において、前記センスアンプに電気的に接続されるとともに、前記メインセル分割単位に配された第１のビット線と第１の選択スイッチを介して電気的に接続され、かつ、前記リファレンスセル分割単位に配された第２のビット線と第２の選択スイッチを介して電気的に接続される第１のグローバルビット線と、前記センスアンプに電気的に接続されるとともに、前記メインセル分割単位に配された第３のビット線と第３の選択スイッチを介して電気的に接続され、かつ、前記リファレンスセル分割単位に配された第４のビット線と第４の選択スイッチを介して電気的に接続される前記第２のグローバルビット線と、前記第１の選択スイッチをＯＮとしたときに、前記第２の選択スイッチをＯＦＦ、前記第３の選択スイッチをＯＦＦ、かつ、前記第４の選択スイッチをＯＮに切り替えるとともに、前記第３の選択スイッチをＯＮとしたときに、前記第１の選択スイッチをＯＦＦ、前記第２の選択スイッチをＯＮ、かつ、前記第４の選択スイッチをＯＦＦに切り替える切替回路と、を備えることが好ましい。
【発明の効果】
【００２３】
本発明（請求項１−４）によれば、読み出し時のリファレンスセルとメインセルの電流ばらつきを低減することができる。リファレンスセルの電流経路と、対応するメインセルの電流経路の容量および抵抗値を同一にできるからである。これにより、読み出し時のセル電流のばらつきによらず、マージンを稼ぐことができ、高速な読み出しが可能となる。
【００２４】
本発明（請求項３）によれば、リファレンスセル分割単位において用いるセルが半分になるので、出荷時の装置のテスト時間が短縮でき、トータルのチップコストを低減させることができる。
【００２５】
本発明（請求項４）によれば、グローバルビット線につく寄生容量をメインセルとリファレンスセルで同じにすることができる。また、リファレンスセル専用のグローバルビット線が不要となり、チップサイズを減少させることができる。メイン側とリファレンス側の寄生容量のバランスがとれ、かつ、グローバルビット線の配線間隔を開けることにより、読み出しの高速化を図ることができる。
【発明を実施するための最良の形態】
【００２６】
（実施形態１）
本発明の実施形態１に係る不揮発性半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る不揮発性半導体記憶装置の構成を模式的に示したブロック図であり、（Ａ）は全体、（Ｂ）はメインセルブロック、（Ｃ）リファレンスセルブロックに関するものである。図２は、本発明の実施形態１に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。図３は、本発明の実施形態１に係る不揮発性半導体記憶装置のメインセル用デコーダ及びリファレンスセル用デコーダが電圧を印加するワード線のアドレスとアドレス信号の関係を示した表である。
【００２７】
不揮発性半導体記憶装置は、センスアンプユニット１０と、メインセルブロック２０と、リファレンスセルブロック３０と、を有する（図１（Ａ）参照）。
【００２８】
センスアンプユニット１０は、メインセル用グローバルビット線ＭＧＢと、対応するリファレンスセル用グローバルビット線ＲＧＢとの間の電位差を増幅する複数のセンスアンプ（図２の１１）を備えたユニットである（図１（Ａ）参照）。
【００２９】
メインセルブロック２０は、複数の単位セル（図１１参照）より構成され、消去動作を行ったときに同時にフローティングゲート（図１１の１０７）から電子が引き抜かれる全ての単位セルよりなる。メインセルブロック２０は、１つの不揮発性半導体記憶装置内に複数配設される（図１（Ａ）参照）。メインセルブロック２０上には、複数のメインセル用グローバルビット線ＭＧＢ、および、複数のリファレンスセル用グローバルビット線ＲＧＢが配されている。各メインセルブロック２０には、各メインセル用グローバルビット線ＭＧＢから分岐するとともにメインセル用グローバルビット線ＭＧＢと電気的に接続されたメインセル用ローカルビット線（図２のＭＬＢ）が配設されている。メインセルブロック２０は、１つのブロック内において複数のメインセル分割単位２０ａに区分けされている（図１（Ｂ）参照）。ここで、メインセル分割単位２０ａは、２つの共通ソース（図２のＣＳ）間に挟まれた領域であって１つのメインセル用デコーダ（図２の３５）からのワード線群（例えばＷ０〜Ｗ１５）に属する全ての単位セルからなるメモリセルアレイである。
【００３０】
リファレンスセルブロック３０は、まとまりのあるメインセルブロック２０群につき１つ配設される（図１（Ａ）参照）。リファレンスセルブロック３０上には、複数のリファレンスセル用グローバルビット線ＲＧＢが配されている。リファレンスセルブロック３０には、各リファレンスセル用グローバルビット線ＲＧＢから分岐するとともにリファレンスセル用グローバルビット線ＲＧＢと電気的に接続されたリファレンスセル用ローカルビット線（図２のＲＬＢ）が配されている。リファレンスセルブロック３０は、メインセル分割単位２０ａと同様な構成の１つのリファレンスセル分割単位３０ａよりなる（図１（Ｃ）参照）。
【００３１】
メインセル分割単位２０ａには、図１１に示したメモリセル（第１の単位セルと第２の単位セルが１組のもの）がｍ行（Ｘ座標）ｎ列（Ｙ座標）のマトリックス状に配置されている（図２参照）。メインセル分割単位２０ａには、セル領域の両外側に共通ソースＣＳが配されており、セレクトゲートＳＧの枝線が２つの共通ソースＣＳと交差するように配されている。なお、実施形態１では、メインセル分割単位２０ａにおいて共通ソースＣＳは２つだけでなく片側１つだけであってもよい。メインセル分割単位２０ａにおける第１の拡散領域（図１１の１０７）は、メインセル用ローカルビット線ＭＬＢ、ブロック選択スイッチ２１、及びメインセル用グローバルビット線ＭＧＢを介してセンスアンプ１１に電気的に接続されている。メインセル分割単位２０ａにおけるコントロールゲート（図１１の１１１）は、対応するワード線Ｗ０〜Ｗ１５を介してメインセル用デコーダ２２に電気的に接続されている。なお、図２において、ＳＧは図１０のセレクトゲート１０３に該当し、ＣＳは図１０の第２の拡散領域１２１に対応する共通ソースに該当する。なお、メインセル分割単位２０ａの構成については従来例１のメインセル領域（図１５の１３０）の構成と同様である。
【００３２】
リファレンスセル分割単位３０ａには、メインセル分割単位２０ａと同様に、図１１に示したメモリセル（第１の単位セルと第２の単位セルが１組のもの）がｍ行（Ｘ座標）ｎ列（Ｙ座標）のマトリックス状に配置されており、その両外側に共通ソースＣＳが配されており、セレクトゲートＳＧの枝線が２つの共通ソースＣＳと交差するように配されている。この点、従来例１のリファレンス領域（図１５の１３１）の構成と異なる。なお、メインセル分割単位２０ａの共通ソースＣＳが片側１つだけの場合は、リファレンスセル分割単位３０ａの共通ソースＣＳを片側１つだけとし、メインセル分割単位２０ａの共通ソースＣＳと同様な構成とする。リファレンスセル分割単位３０ａにおける第１の拡散領域（図１１の１０７）は、ブロック選択スイッチ３１、及びリファレンスセル用グローバルビット線ＲＧＢを介してセンスアンプ１１に電気的に接続されている。リファレンスセル分割単位３０ａにおけるコントロールゲート（図１１の１１１）は、対応するリファレンスセル用ワード線ＲＷ０〜ＲＷ１５を介してリファレンスセル用デコーダ３２に電気的に接続されている。なお、図２において、ＳＧは図１０のセレクトゲート１０３に該当し、ＣＳは図１０の第２の拡散領域１２１に対応する共通ソースに該当する。リファレンスセル分割単位３０ａでは、メインセル分割単位２０ａのチャネル領域と同様のチャネル領域を有する。リファレンスセル分割単位３０ａの電流経路は、メインセル分割単位２０ａの電流経路の抵抗・容量を同一にするよう構成されている。
【００３３】
センスアンプ１１は、読み出し用のセンスアンプであり、メインセル用グローバルビット線ＭＧＢと、対応するリファレンスセル用グローバルビット線ＲＧＢが電気的に接続され、メインセル用グローバルビット線ＭＧＢとリファレンスセル用グローバルビット線ＲＧＢとの間の電位差を増幅する。センスアンプ１１は、メインセル用グローバルビット線ＭＧＢごとに設けられる。
【００３４】
メインセル用デコーダ２２は、アドレス信号により指定されたワード線Ｗ０〜Ｗ１５に電圧を印加する。メインセル用デコーダ２２は、メインセルブロック（図１（Ｂ）の２０）のメインセル分割単位（図１（Ｂ）の２０ａ）ごとに設けられる。
【００３５】
リファレンスセル用デコーダ３２は、メインセル用デコーダ２２と同様な構成であり、メインセル用デコーダ２２に入力されたアドレス信号と同一のアドレス信号が入力され、当該アドレス信号により指定されたワード線ＲＷ０〜ＲＷ１５に電圧を印加する。リファレンスセル用デコーダ３２は、リファレンスセルブロック（図１（Ｃ）の３０）に１つ設けられる。なお、リファレンスセル用デコーダ３２が電圧を印加するワード線のアドレスは、メインセル用デコーダ２２が電圧を印加するワード線のアドレスと対応する（図３参照）。
【００３６】
次に、本発明の実施形態１に係る不揮発性半導体記憶装置の読み出し動作の一例について説明する。ここでは、メインセル用デコーダ２２及びリファレンスセル用デコーダ３２に入力されるアドレス信号が「１４」の場合について説明する。
【００３７】
メインセル分割単位２０ａにおいて太字一点鎖線で囲まれたセルについて、フローティングゲートに電子が蓄積されていない状態（消去状態；しきい値電圧低）では、ＳＧ、ＣＳ及びＷ１４に正電圧を印加し、かつ、ブロック選択スイッチ２１をＯＮにすることにより、ＣＳからの電流が太字点線に示す経路を辿ってセンスアンプ１１に入力される（図２参照）。ここでは、Ｗ１４から近い側の共通ソースＣＳから流れる電流の方が、遠い側の共通ソースＣＳから流れる電流より多くなる。
【００３８】
一方、リファレンスセル分割単位３０ａにおいて太字一点鎖線で囲まれたセルについて、フローティングゲートに電子が蓄積されていない状態（消去状態；しきい値電圧低）では、ＳＧ、ＣＳ及びＲＷ１４に正電圧を印加し、かつ、ブロック選択スイッチ３１をＯＮにすることにより、ＣＳからの電流が太字点線に示す経路を辿ってセンスアンプ１１に入力される（図２参照）。ここでは、メインセル分割単位２０ａと同様に、ＲＷ１４から近い側の共通ソースＣＳから流れる電流の方が、遠い側の共通ソースＣＳから流れる電流より多くなる。
【００３９】
センスアンプ１１にてメインセル用グローバルビット線ＭＧＢとリファレンスセル用グローバルビット線ＲＧＢとの間の電位差を増幅して、センスアンプ１１から出力されたデータに基づいて０／１の判断が行われることになる。
【００４０】
実施形態１によれば、メインセル分割単位２０ａとリファレンスセル分割単位３０ａの電流経路（特に、セレクトゲートＳＧ下に形成される反転層）の抵抗値を同一にすることができるので、の抵抗ばらつきによる読み出し電流ばらつきを低減することができ、リードマージンを増やし高速に読み出すことができる。
【００４１】
（実施形態２）
本発明の実施形態２に係る不揮発性半導体記憶装置について図面を用いて説明する。図４は、本発明の実施形態２に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。図５は、本発明の実施形態２に係る不揮発性半導体記憶装置の一対の共通ソース間の反転層の抵抗を１としたときの各ワード線の位置についての抵抗値を示したグラフである。図６は、本発明の実施形態２に係る不揮発性半導体記憶装置のメインセル用デコーダ及びリファレンスセル用デコーダが電圧を印加するワード線のアドレスとアドレス信号の関係を示した第１の表である。図７は、本発明の実施形態２に係る不揮発性半導体記憶装置のメインセル用デコーダ及びリファレンスセル用デコーダが電圧を印加するワード線のアドレスとアドレス信号の関係を示した第２の表である。
【００４２】
実施形態２に係る不揮発性半導体記憶装置は、リファレンスセル用デコーダ（図４の３３）について、実施形態１に係る不揮発性半導体記憶装置と異なる。その他の構成については実施形態１に係る不揮発性半導体記憶装置と同様である。なお、実施形態２では、メインセル分割単位２０ａ及びリファレンスセル分割単位３０ａにおいて共通ソースＣＳは２つ配設されているものに限られる。
【００４３】
ここで、図５を参照すると、２つの共通ソースＣＳ間のチャネル領域（反転層）の抵抗を１としたときの各ワード線（Ｗ０〜Ｗ１５）の位置の抵抗値は、Ｗ７とＷ８の間を頂点として左右対称に下がっている。例えば、Ｗ０の位置の抵抗値はＷ１５の位置の抵抗値と同一であり、以下同様に、Ｗ１とＷ１４、Ｗ２とＷ１３、Ｗ３とＷ１２、Ｗ４とＷ１１、Ｗ５とＷ１０、Ｗ６とＷ９、Ｗ７とＷ８についても、それぞれ抵抗値が同一である。
【００４４】
以上のように、各ワード線（Ｗ０〜Ｗ１５）の位置についての抵抗値に着目して、リファレンスセル用デコーダ３３では、メインセル用デコーダ２２に入力されたアドレス信号と同一のアドレス信号が入力されたときに、アドレス信号が１〜７のときは対応するワード線ＲＷ０〜ＲＷ７に電圧を印加するが、アドレス信号が８〜１５のときはワード線ＲＷ８〜ＲＷ１５に電圧を印加せず、ワード線ＲＷ７〜ＲＷ０に電圧を印加する（図６参照）。つまり、リファレンスセル用デコーダ３３は、２つの共通ソースＣＳの中間地点から一方の共通ソースＣＳの間に配された第１のワード線群（例えば、ＲＷ０〜ＲＷ７）のみを利用し、２つの共通ソースＣＳの中間地点から他方の共通ソースＣＳの間に配された第２のワード線群（例えば、ＲＷ８〜ＲＷ１５）については利用しない。リファレンスセル用デコーダ３３は、入力されたアドレス信号が第２のワード線群のいずれかに対応する場合であっても、第２のワード線群のいずれかのワード線の位置の抵抗値と一致する第１のワード線群のワード線に電圧を印加する。第２のワード線群（例えば、ＲＷ８〜ＲＷ１５）はダミーのワード線となる。なお、利用される第１のワード線群をＲＷ８〜ＲＷ１５とし、利用されない第２のワード線群をＲＷ０〜ＲＷ７としてもよい（図７参照）。
【００４５】
次に、本発明の実施形態２に係る不揮発性半導体記憶装置の読み出し動作の一例について説明する。ここでは、メインセル用デコーダ２２及びリファレンスセル用デコーダ３３に入力されるアドレス信号が「１５」であり、かつ、リファレンスセル用デコーダ３３が図６に示す通りにワード線に電圧を印加する場合について説明する。
【００４６】
メインセル分割単位２０ａにおいて太字一点鎖線で囲まれたセルについて、フローティングゲートに電子が蓄積されていない状態（消去状態；しきい値電圧低）では、ＳＧ、ＣＳ及びＷ１５に正電圧を印加し、かつ、ブロック選択スイッチ２１をＯＮにすることにより、ＣＳからの電流が太字点線に示す経路を辿ってセンスアンプ１１に入力される（図４参照）。
【００４７】
一方、リファレンスセル分割単位３０ａにおいて太字一点鎖線で囲まれたセルについて、フローティングゲートに電子が蓄積されていない状態（消去状態；しきい値電圧低）では、ＳＧ、ＣＳ及びＲＷ０に正電圧を印加し、かつ、ブロック選択スイッチ３１をＯＮにすることにより、ＣＳからの電流が太字点線に示す経路を辿ってセンスアンプ１１に入力される（図４参照）。
【００４８】
センスアンプ１１にてメインセル用グローバルビット線ＭＧＢとリファレンスセル用グローバルビット線ＲＧＢとの間の電位差を増幅して、センスアンプ１１から出力されたデータに基づいて０／１の判断が行われることになる。
【００４９】
実施形態２によれば、実施形態１と同様の効果を奏するとともに、リファレンスセル分割単位３０ａにおいて用いるセルが実施形態１の場合の半分になるので、出荷時の装置のテスト時間が短縮でき、トータルのチップコストを低減させることができる。
【００５０】
（実施形態３）
本発明の実施形態３に係る不揮発性半導体記憶装置について図面を用いて説明する。図８は、本発明の実施形態３に係る不揮発性半導体記憶装置の構成を模式的に示したブロック図であり、（Ａ）は全体、（Ｂ）はメインセルブロックに関するものである。図９は、本発明の実施形態１に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【００５１】
不揮発性半導体記憶装置は、センスアンプユニット４０と、メインセルブロック５０と、を有する（図８（Ａ）参照）。
【００５２】
センスアンプユニット４０は、グローバルビット線ＧＢｉと、グローバルビット線ＧＢｉ＋１との間の電位差を増幅する複数のセンスアンプ（図９の４１）を備えたユニットである（図１（Ａ）参照）。
【００５３】
メインセルブロック５０は、複数の単位セル（図１１参照）より構成され、消去動作を行ったときに同時にフローティングゲート（図１１の１０７）から電子が引き抜かれる全ての単位セルよりなる。メインセルブロック５０は、１つの不揮発性半導体記憶装置内に複数配設される（図８（Ａ）参照）。メインセルブロック５０上には、複数のグローバルビット線ＧＢ（例えば、ｉ番目のグローバルビット線ＧＢｉ、ｉ＋１番目のグローバルビット線ＧＢｉ＋１）が配されている。メインセルブロック５０は、１つのブロック内において、複数のメインセル分割単位５０ａと、１つのリファレンスセル分割単位５０ｂと、に区分けされている（図８（Ｂ）参照）。ここで、メインセル分割単位５０ａは、実施形態１のメインセル分割単位（図１（Ｂ）の２０ａ）と同様である。リファレンスセル分割単位５０ｂは、実施形態１のリファレンスセル分割単位（図１（Ｃ）の３０ａ）と同様である。リファレンスセル分割単位５０ｂの電流経路は、メインセル分割単位５０ａの電流経路の抵抗・容量を同一にするよう構成されている。
【００５４】
グローバルビット線ＧＢｉには、選択スイッチＭＳＷ１を介してローカルビット線ＭＬＢ１が電気的に接続されており、選択スイッチＭＳＷ２を介してローカルビット線ＭＬＢ２が電気的に接続されており、選択スイッチＲＳＷ１を介してローカルビット線ＲＬＢ１が電気的に接続されており、選択スイッチＲＳＷ２を介してローカルビット線ＲＬＢ２が電気的に接続されている（図９参照）。グローバルビット線ＧＢｉ＋１には、選択スイッチＭＳＷ３を介してローカルビット線ＭＬＢ３が電気的に接続されており、選択スイッチＭＳＷ４を介してローカルビット線ＭＬＢ４が電気的に接続されており、選択スイッチＲＳＷ３を介してローカルビット線ＲＬＢ３が電気的に接続されており、選択スイッチＲＳＷ４を介してローカルビット線ＲＬＢ４が電気的に接続されている（図９参照）。
【００５５】
ローカルビット線ＭＬＢ１、ローカルビット線ＭＬＢ２、ローカルビット線ＭＬＢ３、及びローカルビット線ＭＬＢ４は、各メインセル分割単位５０ａ上に配されている（図９参照）。ローカルビット線ＲＬＢ１、ローカルビット線ＲＬＢ２、ローカルビット線ＲＬＢ３、及びローカルビット線ＲＬＢ４は、各リファレンスセル分割単位５０ｂ上に配されている（図９参照）。
【００５６】
センスアンプ４１は、読み出し用のセンスアンプであり、グローバルビット線ＧＢｉと、対応するグローバルビット線ＧＢｉ＋１が電気的に接続され、グローバルビット線ＧＢｉとグローバルビット線ＧＢｉ＋１との間の電位差を増幅する（図９参照）。センスアンプ４１は、グローバルビット線ＧＢｉとグローバルビット線ＧＢｉ＋１の組合せごとに設けられる。
【００５７】
デコーダ５１は、アドレス信号により指定されたワード線Ｗ０〜Ｗ１５に電圧を印加する。デコーダ５２は、メインセル分割単位５０ａごとに設けられる。デコーダ５２は、デコーダ５１と同様な構成であり、デコーダ５１に入力されたアドレス信号と同一のアドレス信号が入力され、当該アドレス信号により指定されたワード線ＲＷ０〜ＲＷ１５に電圧を印加する。デコーダ５２は、リファレンスセル分割単位５０ｂに１つ設けられる。なお、デコーダ５２が電圧を印加するワード線のアドレスは、デコーダ５１が電圧を印加するワード線のアドレスと対応する（図３参照）。
【００５８】
次に、本発明の実施形態３に係る不揮発性半導体記憶装置の読み出し動作の一例について説明する。ここでは、デコーダ５１及びデコーダ５２に入力されるアドレス信号が「０」の場合について説明する。
【００５９】
メインセル分割単位５０ａにおいて太字丸で囲まれたワード線Ｗ０に属するセルからの電流をセンスアンプ４１に供給するためには、グローバルビット線ＧＢｉ＋１に接続される選択スイッチのうちＭＳＷ３のみＯＮとし、ＭＳＷ４、ＲＳＷ３、及びＲＳＷ４をＯＦＦとする。太字丸で囲まれたワード線Ｗ０に属するセルからの電流は、ＭＬＢ３、ＭＳＷ３、ＧＢｉ＋１を介してセンスアンプ４１に入力される。
【００６０】
一方、リファレンスセル分割単位５０ｂにおいて太字丸で囲まれたワード線ＲＷ０セルからの電流をセンスアンプ４１に供給するためには、グローバルビット線ＧＢｉに接続される選択スイッチのうちＲＳＷ１のみＯＮとし、ＭＳＷ１、ＭＳＷ２、及びＲＳＷ２をＯＦＦとする。太字丸で囲まれたワード線ＲＷ０に属するセルからの電流は、ＲＬＢ１、ＲＳＷ１、ＧＢｉを介してセンスアンプ４１に入力される。
【００６１】
センスアンプ４１にてグローバルビット線ＧＢｉとグローバルビット線ＧＢｉ＋１との間の電位差を増幅して、センスアンプ４１から出力されたデータに基づいて０／１の判断が行われることになる。
【００６２】
なお、ＭＳＷ１〜４、ＲＳＷ１〜４の選択スイッチの切替は切替回路（図示せず）によって行われる。
【００６３】
実施形態３によれば、以下のような効果を奏する。
【００６４】
グローバルビット線ＧＢにつく寄生容量をメインセルとリファレンスセルで同じにすることができる。グローバルビット線ＧＢにつく寄生容量として、配線自体の容量に加え、選択スイッチＭＳＷ、ＲＳＷの拡散層容量が形成されるからである。また、リファレンスセル専用のグローバルビット線を設けないようにし、メインセル用の選択スイッチＭＳＷの拡散総容量分の寄生容量を形成するようにすることで、メイン側とリファレンス側の寄生容量のバランスがとれて高速に読み出しができるようになる。
【００６５】
また、リファレンスセル専用のグローバルビット線が不要となり、チップサイズを減少させることができる。つまり、リファレンス専用のグローバルビット線を設けた場合、寄生容量をあわせるためにダミーの選択スイッチを設けることがあるが、リファレンスセル専用のグローバルビット線を設けないようにすることで、ダミーの選択スイッチを設けなくても寄生容量をあわせることができるので、チップサイズの減少につながる。また、メインセクタの上に配されたグローバルビット線の本数が少なくなり、設計の自由度を上げることができる。配線間隔が狭いと隣接配線間に寄生容量が形成されてしまうが、グローバルビット線の配線間隔を開けることで、隣接するグローバルビット線間の寄生容量を減らすことができる。隣接するグローバルビット線間の寄生容量が小さくなることで、同時に読み出しを行っている他のセルの影響が小さくなるので、読み出しの高速化を図ることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態１に係る不揮発性半導体記憶装置の構成を模式的に示したブロック図であり、（Ａ）は全体、（Ｂ）はメインセルブロック、（Ｃ）リファレンスセルブロックに関するものである。
【図２】本発明の実施形態１に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【図３】本発明の実施形態１に係る不揮発性半導体記憶装置のメインセル用デコーダ及びリファレンスセル用デコーダが電圧を印加するワード線のアドレスとアドレス信号の関係を示した表である。
【図４】本発明の実施形態２に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【図５】本発明の実施形態２に係る不揮発性半導体記憶装置の一対の共通ソース間の反転層の抵抗を１としたときの各ワード線の位置についての抵抗値を示したグラフである。
【図６】本発明の実施形態２に係る不揮発性半導体記憶装置のメインセル用デコーダ及びリファレンスセル用デコーダが電圧を印加するワード線のアドレスとアドレス信号の関係を示した第１の表である。
【図７】本発明の実施形態２に係る不揮発性半導体記憶装置のメインセル用デコーダ及びリファレンスセル用デコーダが電圧を印加するワード線のアドレスとアドレス信号の関係を示した第２の表である。
【図８】本発明の実施形態３に係る不揮発性半導体記憶装置の構成を模式的に示したブロック図であり、（Ａ）は全体、（Ｂ）はメインセルブロックに関するものである。
【図９】本発明の実施形態１に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【図１０】従来例１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図１１】従来例１に係る半導体記憶装置の構成を模式的に示した（図１０の）Ｙ−Ｙ´間の部分断面図である。
【図１２】従来例１に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１３】従来例１に係る半導体記憶装置の書込み動作を説明するための模式図である。
【図１４】従来例１に係る半導体記憶装置の消去動作を説明するための模式図である。
【図１５】従来例１に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【符号の説明】
【００６７】
１０、４０  センスアンプユニット
１１、４１  センスアンプ
２０、５０  メインセルブロック
２０ａ、５０ａ  メインセル分割単位
２１  ブロック選択スイッチ
２２  メインセル用デコーダ
３０  リファレンスセルブロック
３０ａ、５０ｂ  リファレンスセル分割単位
３１  ブロック選択スイッチ
３２、３３  リファレンスセル用デコーダ
５１、５２  デコーダ
１０１  基板
１０１ａ  ウェル
１０２  絶縁膜
１０３  セレクトゲート
１０４  絶縁膜
１０５  絶縁膜
１０６  フローティングゲート
１０７  第１の拡散領域
１０８  絶縁膜
１０９  絶縁膜
１１１  コントロールゲート
１２０  反転層
１２１  第２の拡散領域
１３０  メインセル領域
１３１  リファレンスセル領域
１３２  センスアンプ
１３３  メインセル用ブロック選択スイッチ
１３４  リファレンスセル用ブロック選択スイッチ
１３５  メインセル用デコーダ
１３６  リファレンスセル用デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006338749.tif 000014
【図１３】
2006338749.tif 000015
【図１４】
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【図１５】
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