(57)【要約】【課題】２つの問題（電源ノイズ及び放射ノイズ）を低減する機能と、且つ、そこで得られる効果を選定できる機能を有する出力回路を提供すること。【解決手段】ソースが第１の電源に接続され、ドレインが出力端子に接続される第１の伝導タイプの第１のＭＯＳＦＥＴと、ソースが第２の電源に接続され、ドレインが出力端子に接続される第２の伝導タイプの第２のＭＯＳＦＥＴから成る出力回路において、  前記第１のＭＯＳＦＥＴのゲートを制御する第１の制御回路と、前記第２のＭＯＳＦＥＴのゲートを制御する第２の制御回路を持ち、出力端子から第１の制御回路と、第２の制御回路のそれぞれに出力端子の変動の高周波成分を帰還し、第１若しくは第２のＭＯＳＦＥＴのうち、導通状態から非導通状態に変化するＭＯＳＦＥＴについては高周波成分を帰還する手段によらず高速に非導通状態になるように制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソースが第１の電源に接続され、ドレインが出力端子に接続される第１の伝導タイプの第１のＭＯＳＦＥＴと、ソースが第２の電源に接続され、ドレインが出力端子に接続される第２の伝導タイプの第２のＭＯＳＦＥＴから成る出力回路において、
前記第１のＭＯＳＦＥＴのゲートを制御する第１の制御回路と、前記第２のＭＯＳＦＥＴのゲートを制御する第２の制御回路を持ち、出力端子から第１の制御回路と、第２の制御回路のそれぞれに出力端子の変動の高周波成分を帰還し、第１若しくは第２のＭＯＳＦＥＴのうち、導通状態から非導通状態に変化するＭＯＳＦＥＴについては高周波成分を帰還する手段によらず高速に非導通状態になるように制御することを特徴とする出力回路。
【請求項２】
前記帰還手段が容量手段を含むハイパスフィルターであると共に、前記第１ＭＯＳＦＥＴのゲートと第１電源間に第１伝導タイプの第３ＭＯＳＦＥＴを接続し、前記第１ＭＯＳＦＥＴのゲートに第１抵抗の一方を接続し、第１抵抗の他方と第３ＭＯＳＦＥＴのゲートに相反するロジック信号を入力し、前記第２ＭＯＳＦＥＴのゲートと第２電源間に第２伝導タイプの第４ＭＯＳＦＥＴを接続し、前記第２ＭＯＳＦＥＴのゲートに第２抵抗の一方を接続し、第２抵抗の他方と第４ＭＯＳＦＥＴのゲートに相反するロジック信号を入力することを特徴とする請求項１記載の出力回路。
【請求項３】
前記容量手段が、直列にスイッチが繋がる複数の容量素子を並列に接続し、スイッチの閉開により容量手段の大きさを制御可能にしたことを特徴とする請求項１又は２記載の出力回路。
【請求項４】
前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴより駆動力の小さい補助回路の出力が出力端子に接続されたことを特徴とする請求項１〜３の何れかに記載の出力回路。
【請求項５】
前記補助回路が、第１の伝導タイプの第５のＭＯＳＦＥＴと第２の伝導タイプの第６のＭＯＳＦＥＴから成るインバータ回路であることを特徴とする請求項４記載の出力回路。
【請求項６】
前記インバータ回路の出力と出力端子の間に抵抗を設けたことを特徴とする請求項５記載の出力回路。
【請求項７】
前記インバータ回路の入力と入力端子の間に遅延回路を設けたことを特徴とする請求項６記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の出力回路に関するものである。更に詳しくは、半導体集積回路の最終段を構成する出力バッファ部の動作に起因する電源ノイズ及び放射ノイズの低減に関する発明である。
【背景技術】
【０００２】
図８は従来の半導体集積回路における出力回路の一例である。
【０００３】
図８において、入力端子（同図記号３）に入力された信号（論理値；Ｈ若しくはＬ）は、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１から成るインバータ回路で一旦その論理値が反転され論理値がＬ若しくはＨとなる。続いてＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６から成るインバータ回路で反転された論理値が再度反転されて（正転に戻り）出力端子（同図記号４）に出力される。容量１２は本出力回路が駆動する負荷容量を表している。
【０００４】
図８の波形は、出力端子電圧の変化に伴う電流波形及び電源電圧波形である。波形は上から順番に、出力端子電圧波形、貫通電流波形（Ｉ１）、電源から負荷容量１２へ流れる負荷充電時の電流波形（Ｉ２）、負荷容量１２からＧＤへ流れる負荷放電時の電流波形（Ｉ３）、電源端子１の電源電圧波形、そして、ＧＮＤ端子２のＧＮＤ電圧波形である。出力電圧の変化（ＨからＬ、若しくはＬからＨ）に伴い、貫通電流（Ｉ１）が電源端子１からＧＮＤ端子２に流れる。これはＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６のゲートへ入力される（ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１で構成されるインバータ回路の出力）信号の過渡的状態によって発生するものである。この過渡状態では、一時的にＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６が同時にＯＮとなり得る状態があり、瞬間的な電流が流れる。出力電圧がＬからＨへの変化に際しては、負荷容量１２の充電に必要な電流が電源電圧１から流れ込む。これが電流波形Ｉ２である。
【０００５】
一方、出力電圧がＨからＬへの変化に際しては、負荷容量１２の放電に必要な電流がＧＮＤ端子２へ流れ込む。これが電流波形Ｉ３である。貫通電流及び充放電電流は、インバータ回路を構成するトランジスタサイズ及び駆動する負荷容量値に依存する。一般に出力回路は大きな負荷容量を高速に駆動することが要求されるため、これら貫通電流及び負荷充放電電流が大きい。ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１で構成されるインバータ回路でも貫通電流及び負荷容量充放電電流は存在するが、上記理由から本明細では小さいと仮定して無視している。
【０００６】
電源配線及びＧＮＤ配線には配線固有の抵抗成分が存在し、電流量に比例して電源変動が生じる。図８の下から２番目の波形は電源電圧波形である。貫通電流（Ｉ１）及び負荷充電電流（Ｉ２）の合算電流と電源配線の配線抵抗による電圧変動が発生し、理想的な電源電圧値よりも電圧値が降下する。同様に図８の１番下の波形はＧＮＤ電圧波形である。貫通電流（Ｉ１）及び負荷放電電流（Ｉ３）の合算電流とＧＮＤ配線の配線抵抗による電圧変動が発生し、理想的なＧＮＤ電圧値よりも電圧値が上昇する。瞬間的に所望の（回路動作に必要な）電源電圧を下回り、回路誤動作が発生するという第１の問題点がある。
【０００７】
更に、近年の半導体集積回路の動作速度の高速化及び出力ビットの多ビット化に伴い放射ノイズという第２の問題点がある。この放射ノイズは、出力信号の急激な信号変動がもたらす一種の共振である。この共振は半導体集積回路が実装される基板若しくはモジュールの形態及び実装方法等に密接に関連し発生するノイズである。放射ノイズは自身も含め、他の機器の誤動作を誘引するという問題点がある。モジュール全体を電磁シールドする等の解決手段も存在するが、実装形態の制限及び製造コスト等から好ましくなく、半導体集積回路においては急激な信号変化を可能な範囲で回避することが求められる。
【０００８】
両問題、第１の問題点「電源ノイズ」及び第２の問題点「放射ノイズ」の低減を目的に図９及び図１０の回路が公知である。
【０００９】
図９は出力インバータ回路のＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ６のゲートを独立に制御するための回路が追加されている。具体的には、縦列接続されたインバータ回路１３−１及び１３−２があり、その入力が入力端子３に、出力端子がＮＡＮＤ回路１３−３の一方の入力端子に接続されてあり、他方の入力は入力端子３に接続されており、その出力端子がＰＭＯＳトランジスタ１のゲートに接続されている。ゲート信号を波形Ｎ１に示す。同様にＮＭＯＳトランジスタ６のゲートにはＮＯＲ回路１４−３の出力が接続されている。ゲート信号を波形Ｎ２に示す。
【００１０】
図９の波形は上から、入力電圧（３）、Ｎ１電圧波形、Ｎ２電圧波形、出力電圧（４）、電源端子１の電源電圧波形、そしてＧＮＤ端子２のＧＮＤ電圧波形である。本波形の特徴的なところは、波形Ｎ１及びＮ２の立ち上がり及び立下りの位相関係である。Ｎ１がＬからＨへの変化が終了した後にＮ２がＬからＨへ変化する。同様にＮ２がＨからＬへの変化が完了した後にＮ１がＨからＬへ変化する。即ち、両トランジスタ５及び６が同時にＯＮとなる状態を故意的に回避し、ＯＮである一方のトランジスタを先ずＯＦＦさせた後で、他方のトランジスタをＯＮする。従って、図８の従来例で発生していた貫通電流がなくなることで、電源電圧変動を抑圧する効果が期待される。
【００１１】
図１０は放射ノイズの低減を目的に構成された、特許文献１の図５に記載されている半導体記録装置で使用されている出力回路の従来例である。ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ６の各ゲートが独立なインバータ回路（１６と１７及び１８と１９）で駆動されていることと、出力制御回路１５が設けられているのは読み出し信号に起因する記録装置特有の構成であり説明は割愛する。本回路の特徴的なところは、出力端子４とＮＭＯＳトランジスタ６のゲート間に容量２０が設けられ、出力端子４とＰＭＯＳトランジスタ５のゲート間には容量が設けられていない点である。本容量２０を追加したことで、出力の立下り応答時だけ立下り応答の鈍化効果が得られる。
【００１２】
具体的には、ＮＭＯＳトランジスタ６のゲートがＬからＨへの変化に伴い、出力端子電圧はＨからＬへ変化する。この出力変化が容量２０を介してゲート端子がＬからＨへの変化を抑圧する効果として動作する。結果、出力がＨからＬへの応答時の応答速度が鈍化する。図１０の波形は上から、出力電圧波形（４）、貫通電流波形（Ｉ１）、負荷充電電流波形（Ｉ２）、負荷放電電流波形（Ｉ３）、電源端子１の電源電圧波形、そしてＧＮＤ端子２のＧＮＤ電圧波形である。容量２０のフィードバック効果により出力電圧波形（４）の立下り応答が鈍化する。破線は容量２０がない時の応答である。立下り応答が鈍る分、その間は貫通電流が流れる。
【００１３】
一方、容量負荷の放電電流Ｉ３は応答が鈍くなる分ピーク電流は抑えられる。結果として、立下り出力応答時の急激な応答が鈍化されことで放射ノイズ低減効果が得られ、且つ、負荷放電電流のピーク電流値が抑えられることで電源ノイズ低減効果が得られる。
【００１４】
【特許文献１】特開平９−２００１８号公報
【特許文献２】特開平１０−１５５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
近年の半導体集積回路では、動作速度の高速化及び集積度の向上により出力回路の多ビット化が進んでいる。多ビット化された出力回路から多ビットの出力信号が同時且つ急峻に出力されると、特性上好ましくない２種類のノイズ、電源ノイズ及び放射ノイズが発生し易くなる。
【００１６】
電源ノイズは電源電圧及びＧＮＤの定電圧性を欠く電圧振動をもたらすノイズである。例えば、電源電圧３Ｖを使用した半導体集積回路において、電源ノイズにより電源電圧が所望の３Ｖの一定電圧とはならずに、瞬間的には２．６Ｖになったり、又更に別の瞬間には２．８Ｖになったり時々刻々の変化である。又、インダクタンス成分により瞬間的に３．２Ｖ等に電源電圧が変化する場合もある。これら電源電圧変動が大きいと、半導体集積回路において誤動作をもたらすという問題点がある。
【００１７】
放射ノイズは、出力信号の急激な変動がもたらす一種の共振である。この共振は半導体集積回路が実装される基板若しくはモジュールの形態及び実装方法等に密接に関連し発生するノイズである。放射ノイズは自身も含め、他の機器の誤動作を誘引するという問題点がある。モジュール全体を電磁シールドする等の解決手段も存在するが、実装形態の制限及び製造コスト等から好ましくなく、半導体集積回路においては急激な信号変化を可能な範囲で回避することが求められる。
【００１８】
本発明は、上記従来の半導体集積回路の問題点に鑑み、２つの問題（電源ノイズ及び放射ノイズ）を低減する機能と、且つ、そこで得られる効果を選定できる機能を有する出力回路の提供を目的とする。
【課題を解決するための手段】
【００１９】
本発明では次の３手段で課題を解決している。
１）出力回路であるインバータ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート信号を制御する制御回路を各々独立に持つ。その制御回路はトランジスタがＯＦＦからＯＮ、若しくはＯＮからＯＦＦへ変化する時の応答速度を別々に制御する。トランジスタがＯＦＦからＯＮへの応答時は、貫通電流の低減を目的に他方のトランジスタの応答（ＯＮからＯＦＦ）よりも遅れて動作すると共に、出力端子の急激な信号変化を緩やかにすることを目的に出力端子の変動の高周波成分を帰還する。トランジスタがＯＮからＯＦＦへの応答時は、貫通電流の低減を目的に他方のトランジスタの応答（ＯＦＦからＯＮ）よりも高速に動作する手段を有する出力回路。
【００２０】
２）前記制御回路の高周波成分の帰還において、出力端子の信号変化を段階的に緩やかに切り替えることが可能な切替え手段を有する出力回路。
【００２１】
３）前記制御回路及びインバータ回路とは別に、出力端子の急激な信号変化を緩やかにすることを目的に、駆動力が前記インバータ回路の駆動能力より小さい補助回路を持つ。この駆動力の小さい補助回路は、前記インバータ回路の変化に際し、その変化より僅かな時間だけ早く同一の変化を開始する。具体的には、インバータ回路の出力がＬからＨ（若しくはＨからＬ）に変化する場合、駆動力の小さい補助回路の出力は時間的に少し前からＬからＨ（若しくはＨからＬ）に変化する。駆動力の小さい補助回路の変化を、駆動力の大きいインバータ回路より時間的に早く開始することで、駆動力の大きいインバータ回路で一気に駆動される時の応答を緩和することができる。
【発明の効果】
【００２２】
本発明によれば、貫通電流を低減、且つ、出力変動を緩やかにする構成であるため、電源ノイズ及び放射ノイズによる誤動作を防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の実施の形態について図面を参照して説明する。
【００２４】
＜実施の形態１＞
図１は本発明の実施の形態１の出力回路の構成を示す図である。
【００２５】
図１において、１は電源電圧、２はＧＮＤ、３は入力端子、４は出力端子である。入力端子３に入力された信号が第１の制御回路６及び第２の制御回路８に各々入力される。制御回路６の出力は、ＰＭＯＳトランジスタ５のゲート端子に接続されている。同様に、制御回路８の出力はＮＭＯＳトランジスタ７のゲート端子に接続されている。ＰＭＯＳトランジスタ５のソース端子は電源電圧１に接続され、ドレイン端子は出力端子４に接続されている。同様に、ＮＭＯＳトランジスタ７のソース端子はＧＮＤ２に接続され、ドレイン端子は出力端子４に接続されている。出力端子４は各制御回路６及び８へ入力され、出力変動の高周波成分のみが帰還される。
【００２６】
１２は出力回路の負荷容量を示してある。前述の制御回路６及び８は、その出力が接続されるトランジスタの動作によって２種類の出力方法がある。具体的には、出力へ接続されるトランジスタがＯＮからＯＦＦへと変化する場合と、ＯＦＦからＯＮへと変化する場合である。第１の出力方法としてトランジスタがＯＦＦからＯＮへの変化に際しては、貫通電流の低減を目的に他方のトランジスタの応答（ＯＮからＯＦＦ）よりも遅れて動作が開始されると共に、出力端子４の急激な信号変化を緩やかにすることを目的に出力端子の変動の高周波成分が帰還され、制御回路の出力波形を緩やかにする。
【００２７】
第２の出力方法としてトランジスタがＯＮからＯＦＦへの変化に際しては、貫通電流の低減を目的に他方のトランジスタの応答（ＯＦＦからＯＮ）よりも高速に動作する。同図の波形は、出力電圧波形（４）、電源電圧波形（１）及びＧＮＤ電圧波形（２）である。出力電圧波形（４）の破線は、図９記載の従来回路での出力波形である。従来出力に比べ波形の角が取れていることが確認できる。これは出力変動の高周波成分の帰還によるものである。電源電圧波形（１）及びＧＮＤ電圧波形（２）の瞬間的な電圧降下及び電圧上昇は、図９記載の従来回路でのそのと比較して小さくなっていることが確認できる。
【００２８】
＜実施の形態２＞
図２は本発明の実施の形態２の出力回路の構成を示す図である。
【００２９】
出力端子から制御回路への帰還手段が容量６−４及び８−４でなされている。図１で示した実施の形態１と異なるところは、第１及び第２の制御回路が各々記号６−１〜６−４及び８−１〜８−４で表されている点である。入力端子（３）へ入力される入力信号がＬからＨに変化すると、ＮＭＯＳトランジスタ８−１がＯＮとなり、ＮＭＯＳトランジスタ７はＯＦＦとなる。ＮＭＯＳトランジスタ７応答、具体的にはＯＮからＯＦＦへの応答、はＮＭＯＳトランジスタ８−１のみでスイッチングされるため、高速且つゲート端子電圧は低インピーダンスでＧＮＤ端子へ接続される。
【００３０】
一方、ＰＭＯＳトランジスタ５はＯＦＦからＯＮの動作となる。入力信号のＨがＰＭＯＳトランジスタ６−１はＯＦＦとなる。その後、インバータ６−２及び抵抗６−３を介してＰＭＯＳトランジスタ５のゲートが駆動される。入力端子に入力された信号Ｈが、インバータ６−２でＬとなり、ＰＭＯＳトランジスタ５がＯＮとなるため、応答までに遅延が生じると共にゲート端子電圧は抵抗６−３による抵抗成分を持ってＧＮＤに接続される。出力インバータ回路を構成するＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ７が同時に変化（ＯＮ→ＯＦＦ及びＯＦＦ→ＯＮ）するのではなく、ＯＮ→ＯＦＦに変化するトランジスタ（本例ではＮＭＯＳトランジスタ７）の変化が先行し、ＯＦＦ→ＯＮに変化するトランジスタ（本例ではＰＭＯＳトランジスタ５）はインバータ遅延及び抵抗遅延後に変化するので、貫通電流が抑圧される。
【００３１】
又、出力インバータ回路を構成するＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ７のゲート端子のインピーダンスは、ＯＦＦしているトランジスタは低インピーダンスで駆動され、ＯＮしているトランジスタは抵抗（６−３若しくは８−３）固有のインピーダンスを持つ。容量を介した出力端子からの帰還の影響は、ゲートが駆動されているインピーダンスで異なる。具体的には、駆動されているインピーダンスが低いほど、容量を介した帰還の影響が小さい。即ち、ＯＮからＯＦＦへ向かうトランジスタでは、駆動されているゲートは低インピーダンスのため、出力変動によらず高速に変化する。
【００３２】
一方、ＯＦＦからＯＮへ向かうトランジスタでは、駆動されているゲートは抵抗（６−３若しくは８−３）固有のインピーダンスがあるため、出力変動により影響を受け応答が鈍くなる。
【００３３】
＜実施の形態３＞
図３は本発明の実施の形態３の出力回路の構成を示す図である。
【００３４】
図２で示した実施の形態２と異なるところは、帰還容量６−４及び８−４に並列に容量６−５及び８−５がスイッチ６−６及び８−６が設けられている点である。スイッチ６−６及び８−６の閉開により、帰還容量の大きさを制御することで、最適な出力応答を得ることが可能となる。尚、本実施の形態では、スイッチと直列接続された切替え可能な帰還容量を１つとしての例であるが、複数の場合もある。
【００３５】
＜実施の形態４＞  
図４は本発明の実施の形態４の出力回路の構成を示す図である。
【００３６】
図１で示した実施の形態１と異なるところは、入力端子３と出力端子４の間に補助回路９が追加されている点である。本補助回路９の成す効果は、ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ７で構成されるインバータ回路から出力される出力変動の変化開始時の応答に対し、予め（時間的に先行して）出力変動を開始することで、急激な過渡応答による高周波成分を除去することにある。
【００３７】
図１で示した実施の形態１の出力変動の高周波成分の帰還では、変動の発生した時点から変動が完了するまでの間の応答が鈍くなる。具体的には、出力がＬからＨへの変動に対してはＨへの変動が鈍化するが、Ｌからの立ち上がりの瞬間に対しては鈍化することはできずに急激な変化が残る。本補助回路９では、この残りの急激な変化に対し予め（時間的に先行して）出力変動を作り込むことで出力応答から急激な変化を除去している。そのため、本補助回路９の駆動能力は前記インバータ回路のそれよりも小さい。
【００３８】
本実施の形態での出力応答波形を同図の出力電圧（４）に示す。破線は、図９に示した従来例での出力応答波形である。従来例に比べ、変化開始時点に補助回路９による出力変化があり、その後、ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ７による駆動力の大きい強力な出力変化が起こる。この変化は、出力変動の高周波成分が制御回路６及び８に帰還され、出力変動が鈍っている。
【００３９】
＜実施の形態５＞
図５は本発明の実施の形態５の出力回路の構成を示す図である。
【００４０】
出力端子から制御回路への帰還手段が容量６−４及び８−４でなされている。図４で示した実施の形態１と異なるところは、補助回路９がインバータ９−１及びＰＭＯＳトランジスタ９−２とＮＭＯＳトランジスタ９−３で構成されるインバータ回路で表されている点である。入力端子３に入力された信号がインバータ９−１を介してＰＭＯＳトランジスタ９−２及びＮＭＯＳトランジスタ９−３のゲートを駆動し、出力を変動させる。
【００４１】
具体的には、入力信号がＬからＨに変動すると、ＮＭＯＳトランジスタのＯＮに伴いＮＭＯＳトランジスタ７がＯＦＦとなる。その間は未だＰＭＯＳトランジスタ５はＯＦＦのままである。インバータ９−１を介しＰＭＯＳトランジスタ９−２がＯＮとなり、出力電位をＨへと導く。但し、ＰＭＯＳトランジスタ９−２の駆動能力は小さいため、この変化は緩やかなものである。然る後（インバータ６−２及び抵抗６−３による遅延を経てＰＭＯＳトランジスタ５のゲートがＬとなるまでの時間）、駆動能力の大きいＰＭＯＳトランジスタ５がＯＮとなる。
【００４２】
＜実施の形態６＞
図６は本発明の実施の形態６の出力回路の構成を示す図である。
【００４３】
図５で示した実施の形態５と異なるところは、ＰＭＯＳトランジスタ９−２及びＮＭＯＳトランジスタ９−３の共通ドレイン端子と出力端子４との間に抵抗９−４が追加されている点である。本抵抗９−４の追加目的は、次の２つがある。第１の目的は、予め（時間的に先行して）駆動される出力波形の駆動能力を更に低減することである。第２の目的は、貫通電流に対するケアである。抵抗９−４があることで、貫通電流が発生した場合、電流値が低減される。
【００４４】
＜実施の形態７＞
図７は本発明の実施の形態７の出力回路の構成を示す図である。
【００４５】
図６で示した実施の形態６と異なるところは、入力端子３とインバータ９−１の間に遅延回路９−５が追加されている点である。本遅延回路９−５の追加目的は、補助回路の動作開始時間に対し遅延を設けることで、貫通電流が発生しないようにすることである。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１の出力回路を示す図である。
【図２】本発明の実施の形態２の出力回路を示す図である。
【図３】本発明の実施の形態３の出力回路を示す図である。
【図４】本発明の実施の形態４の出力回路を示す図である。
【図５】本発明の実施の形態５の出力回路を示す図である。
【図６】本発明の実施の形態６の出力回路を示す図である。
【図７】本発明の実施の形態７の出力回路を示す図である。
【図８】第１の従来例として出力回路を示す図である。
【図９】第２の従来例として出力回路を示す図である。
【図１０】第３の従来例としての出力回路を示す図である。
【符号の説明】
【００４７】
１      電源電圧
２      ＧＮＤ
３      入力端子
４      出力端子
５，６−１，９−２，１０，１６，１８  ＰＭＯＳトランジスタ
７，８−１，９−３，１１，１７，１９  ＮＭＯＳトランジスタ
６，８  制御回路
６−２，８−２，９−１，１３−１，１３−２，１４−１，１４−２  インバータ
６−３，８−３，９−４  抵抗
６−４，６−５，８−４，８−５，２０  容量
６−６，８−６  スイッチ
９      補助回路
１２    負荷容量
１３−３  ＮＡＮＤ回路
１４−３  ＮＯＲ回路
１５    出力制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006033301.tif 000009
【図８】
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【図９】
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【図１０】
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