(57)【要約】【目的】対向して配置された一方と他方の基板との基板間にてプラズマ放電を発生させて表示制御を行うプラズマディスプレイ装置にて、アドレス電極に電圧を印加するアドレスドライバの長寿命化を実現する。【構成】前面側の基板と背面側の基板とを対向させて配置し、前面側の基板に互いに直交しあうサステイン電極とアドレス電極とを形成したプラズマディスプレイ装置において、発光させるセルを選択するためのアドレスパルスを印加するアドレス電極の電位を、セルの発光を維持するサステイン期間にて一定に保ちつつ、サステイン電極に交流パルスを印加する。【選択図】        図４
2006267773.tif 000002
【特許請求の範囲】
【請求項１】
対向して配置された一対の基板の一方の基板上に、複数のアドレス電極と，当該アドレス電極と絶縁して互いに交差する方向に設けられた複数のサステイン電極とを有し、前記アドレス電極とサステイン電極との交差部に画定された放電セルを選択的にアドレスするアドレス期間と一斉に表示させるサステイン期間とで時間的に分離して駆動するプラズマディスプレイ装置において、
前記サステイン期間中に前記アドレス電極を一定電位に保持する回路と、該サステイン期間中に前記サステイン電極に前記一定電位を基準電位とした正負のパルスを供給する回路を設けたことを特徴とするプラズマディスプレイ装置。
【請求項２】
前記サステイン電極がその配列順序に沿って奇数部と偶数部とが互いに逆位相のサステインパルスを供給する別々のパルス供給回路に接続されたことを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記アドレス電極が前記サステイン電極よりも表示面側に設けられていることを特徴とする請求項１または請求項２のいずれかに記載のプラズマディスプレイ装置。
【請求項４】
前面基板の内面に一方向に延びる第一の電極群と該第一の電極群と交差する方向に延びる第二の電極群とを互いに絶縁して配設し、背面基板の内面に蛍光体を設けた片側２電極構成の交流型プラズマディスプレイ装置を駆動する方法であって、
前記第一の電極と前記第二の電極の各交差部に定まる放電セルを選択するときは、基準電位に対して正と負の電圧を両電極から選択的に印加して放電を発生させ、選択された放電セルを維持発光させるときは第一および第二電極群の一方の電極群を基準電位に保持した状態で他方の電極群からサステイン電圧を供給して維持放電させることを特徴とするプラズマディスプレイ装置の駆動方法。
【請求項５】
前記第一の電極群を２つのグループに分け、第一のグループに含まれる電極群と第二のグループに含まれる電極群に対し、立ち上がりと立ち下がりのタイミングが同じで、かつ波高値が実質的に等しいサステインパルスを同時に印加することを特徴とする請求項４に記載のプラズマディスプレイ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置とその駆動方法に関し、特に一方の基板に互いに直交し合う２群の電極を有する片面２電極交差型構造を持って、メモリ表示を行う交流型プラズマディスプレイ装置とその駆動方法の改良に関する。
【背景技術】
【０００２】
交流型プラズマディスプレイ装置は、電極を誘電体層で被覆し、放電で発生した電荷をその誘電体層上に蓄積してできる壁電荷をメモリ機能として利用する表示デバイスであり、マトリクス配列された放電セルの選択的放電により発生する紫外線で蛍光体を励起して画像を表示する。
【０００３】
一般に交流型（ＡＣ型）プラズマディスプレイ装置としては、いわゆる対向３電極面放電反射型構造のものが良く知られているが、構造の簡素化と製造コストの低減のため片側２電極交差型構造のものも開発されている。この片側２電極交差型構造のプラズマディ擦れプレイパネルは、例えば、特許文献１に示されるようにガス封入空間を規定するように対向配置した一対の基板の前面側の基板内面に複数本のアドレス電極群とそれに交差する方向の複数本のサステイン電極群とを絶縁層を介して積層して設け、さらにその上を誘電体層と保護層で被覆した構成を有する。そして背面側の基板上にはストライプ状または格子状の隔壁で囲まれた蛍光体層が設けられ、前面側基板のアドレス電極群とサステイン電極群との交差部の選択的放電で所望のカラー表示をなすようになっている。
【特許文献１】特開２００１−２８３７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
かくして、上記のような片側２電極交差型構造のパネルによれば、対向３電極型のように背面基板上にアドレス電極を形成する必要がないので、構造が簡単であってコスト面で有利であるが、反面、表示面側で互いに交差する方向に積層されたアドレス電極群とサステイン電極群の両方をアドレス期間とサステイン期間とで使い分ける必要がある。すなわち、この種のプラズマディスプレイ装置で階調表示を実現するために一般的に用いられるＡＤＳサブフィールド方式の駆動を行う際、アドレス期間においてはサステイン電極を順次にスキャンしながらアドレス電極をラインアットアタイム方式で選択駆動し、サステイン期間ではアドレス電極群とサステイン電極群との間に一斉に交番維持パルスを供給しなければならない。そのため、アドレス電極とサステイン電極とのそれぞれに高耐圧の個別ドライバが必要となり、特にアドレス電極側の駆動回路（ドライバ）に３電極構成のパネルでは不要であったサステイン動作との複合機能が要求されるのでアドレス電極側駆動回路（ドライバ）の簡素化が強く望まれる状況にある。
【０００５】
本発明は片側２電極交差型構造を有するプラズマディスプレイ装置の駆動回路（ドライバ）の負荷を下げることを目的とするものであり、さらに詳細にはアドレス電極をアドレス期間とサステイン期間との両方で効果的に駆動することのできる駆動方法を提供する。これにより装置全体の簡素化と低コスト化を図るものである。
【課題を解決するための手段】
【０００６】
本発明は上記のような課題を解決するため、要するに、前面側の基板と背面側の基板とを対向させて配置し、いずれか一方の基板上に互いに交差するサステイン電極とアドレス電極とを相互に絶縁して形成し、これら両電極をアドレス期間とサステイン期間とで時間的に分割駆動するプラズマディスプレイ装置において、アドレス期間中のアドレスパルスを印加するアドレス電極の電位を、セルの発光を維持するサステイン期間中に一定電位に保って駆動することを骨子とするものである。
【０００７】
さらに、具体的には、サステイン期間中にてアドレス電極をグランドレベルに維持した状態でサステイン電極に正負の交番パルス電圧を印加することを特徴とするものである。また、サステイン電極を複数のグループに分け、グループに含まれるサステイン電極の印加波形を別のグループに含まれるサステイン電極の印加波形の逆位相とすることを特徴としたものである。
【発明の効果】
【０００８】
本発明は、２電極構成を有するプラズマディスプレイパネルにて、発光させるセルを選択するための電圧を印加されるアドレス電極に対し、セルの発光を維持するサステイン期間にて印加する電圧を一定にすることにより、アドレス電極に印加する電圧の最大値を大幅に下げることができるとともに、アドレスドライバのスイッチ素子内を流れる電流値を大幅に低減させることができる。これにより、アドレスドライバの長寿命化、さらには、プラズマディスプレイパネルの長寿命化が可能となる。
【発明を実施するための最良の形態】
【０００９】
以下の実施例にて本発明を具体的に説明する。本発明は、対向して配置された一方と他方の基板と、一方の基板に配置されたストライプ状の第一の電極と、第一の電極上に絶縁体層を介して第一の電極と交差する方向に配置されたストライプ状の第二の電極と、他方の基板に放電空間を仕切るために第一の電極あるいは第二の電極と並行に配置された隔壁と、隔壁間の溝内に設けられた蛍光体層とを備えてなるプラズマディスプレイ装置である。
【００１０】
第一の電極と第二の電極との直交部近傍にて放電させるか、あるいは、特許文献１のように第一の電極から突出させた突出部と、第二の電極から突出させた突出部とを設け、突出部の間で放電させるかによって、背面基板の隔壁と前面基板の電極との位置関係は異なる。例えば、第一の電極と第二の電極との直交部近傍にて放電させる場合の隔壁は、隔壁と並行して配置された複数の電極の間に入り込むように位置することが好ましい。また、第一の電極から突出させた突出部と、第二の電極から突出させた突出部との間で放電させる場合は、隔壁が隔壁と並行して配置された電極と平面的に重なるように設けられることが好ましい。
【００１１】
本発明において、一方と他方の基板としては、ガラス、石英、シリコン等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。前面側（表示面側）に配置される基板は透光性を有することが望ましいが、背面側に配置される基板は透光性を有さなくとも良い。
【００１２】
第一の電極及び第二の電極との間に介在させる絶縁体層の材料及び形成方法は、当該分野で公知の材料及び形成方法を適用することができる。この絶縁体の材料としては、例えば低融点ガラス、セラミックなどを使用することができる。絶縁体層は、例えば、上記の材料にバインダーを加えたペースト状の材料を、スクリーン印刷法などで塗布して焼成することにより形成することができる。
【００１３】
隔壁は、好ましくは背面側に位置する他方の基板に、第一と第二の電極の内のいずれか一方の電極と並行するように設けられる。隔壁の材料及び形成方法は、特に限定されず、当該分野で公知の材料及び形成方法を適用することができる。この隔壁の材料としては、例えば低融点ガラス粉末、セラミックなどのフィラー、バインダー、溶剤からなる低融点ガラスペーストなどを使用することができる。隔壁の形成方法としては、スクリーン印刷法やサンドブラスト法などが挙げられる。具体的には、この隔壁は、上記の隔壁材料を用いてスクリーン印刷で隔壁形状を印刷して焼成したり、隔壁材料のグリーンシートか或いは上記の隔壁材料を基板に塗布して乾燥させ、サンドブラストで隔壁形状に切削して焼成することにより形成することができる。
【００１４】
蛍光体層は、隔壁間の溝内に設けられていればよい。この蛍光体層に用いられる３色の蛍光体の材料は、特に限定されず、当該分野で公知の材料を使用することができる。また、蛍光体層の形成方法も当該分野で公知の形成方法を適用することができる。具体的には、例えば、この蛍光体層は、公知の蛍光体粉末を含むペーストを隔壁間の溝内にスクリーン印刷法などで塗布した後、焼成することにより形成することができる。
【００１５】
以下、本発明の実施の詳細を図面を参照して説明する。なお、これによって本発明が限定されるものではない。
＜第一の実施例＞
図１は本発明のプラズマディスプレイ装置の表示パネルの一実施例を示す斜視図である。この図ではパネルの一部を分解して示している。この図に示すように、本プラズマディスプレイ装置１の表示パネルは、透明なガラス又は樹脂製の前面側の基板１１と、ガラス又は樹脂製の背面側の基板１２とを備えている。
【００１６】
前面側の基板１１の内側面には、複数の第一の電極１４が縦方向に平行に配置され、その上（内面側）に絶縁体層１５が形成され、その絶縁体層１５の上（内面側）に、複数の第二の電極１３が第一の電極１４と直交する方向に平行に配置されている。
【００１７】
第二の電極１３は、アドレス期間中はスキャン電極として用いられる一方で、サステイン期間中はセルの発光を維持するための維持（サステイン）放電を発生させる電極として用いられる。したがって、以後、第二の電極１３をサステイン電極１３と呼ぶ。
【００１８】
第一の電極１４は、サステイン電極として用いられるとともに、アドレス期間中は発光させるセルを指定するためのアドレス放電を発生させる電極（データ電極とも呼ばれる）として用いられる。第二の電極１３と区別するために、以後、第一の電極１４をアドレス電極１４と呼ぶ。
【００１９】
サステイン電極１３及びアドレス電極１４は、ＡｇやＣｒ／Ｃｕ／Ｃｒの積層構造等の材料を用いて形成されている。サステイン電極１３の上（内面側）には誘電体層１６と、ＭｇＯからなる保護膜１７が形成されている。
【００２０】
なお、絶縁体層１５と誘電体層１６とは、要求される機能によって呼び名が変わるだけで実質的には同じものである。絶縁体層１５と誘電体層１６は、低融点ガラス、セラミックなどの絶縁体材料又は誘電体材料にバインダーを加えたペースト状の材料を塗布して焼成することにより形成する。
【００２１】
一方、背面側の基板１２の内側面には、放電空間を仕切るための隔壁１８が設けられている。この隔壁１８により仕切られた細長い空間内には、隔壁１８の壁面と背面側の基板１２の上面とを含めてＲＧＢ３色の蛍光体層１９が繰り返しパターンで形成されている。隔壁１８は平面的にみてアドレス電極１４の間に配置される。サステイン電極１３とアドレス電極１４は、隣接する隔壁１８間に交差部をおいてセルを画定するように配置されている。
【００２２】
前面側の基板１１と背面側の基板１２は、周辺が封着され、その中の放電空間には、ネオンやキセノンなどのガスが充填される。
【００２３】
絶縁体層１５は前面側の基板１１の全面に設けるようにしているが、全面に設けるのではなく、アドレス電極１４とサステイン電極１３との交差部だけに設けるようにしてもうよい。また、サステイン電極１３とアドレス電極１４の形状は短冊状で示しているが、これは一例であって別の形状であっても良い。さらに誘電体層１６は特に必要としない場合もある。
【００２４】
図２は図１で示した表示パネルの電極とドライバ（駆動回路）との接続状態を示す説明図である。この図において、２０は表示パネル、２２はサステイン電極１３に走査（スキャン）電圧を印加するスキャンドライバ、２３はサステイン電極１３に維持放電用の電圧を印加するサステインドライバ、２１はアドレス電極１４に電圧を印加するアドレスドライバである。
【００２５】
この図に示すように、サステイン電極１３はスキャンドライバ２２を介してサステインドライバ２３に接続され、また、アドレス電極１４はアドレスドライバ２１に接続され、各ドライバにより電圧が印加される。
【００２６】
サステイン電極１３は、前面側の基板１１の片側から引き出されて、スキャンドライバ２２を介してサステインドライバ２３に接続されている。また、アドレス電極１４も、前面側の基板１１の片側から引き出されて、アドレスドライバ２１に接続されている。図２では、サステイン電極１３とアドレス電極１４とをパネルの片側から引き出しているが、パネル両側から交互に引き出すようにしてもよい。或いは、アドレス電極または両方の電極をパネルの所定位置で１本置きに分割し、画面を２分割または４分割した形で、スキャンドライバ２２、サステインドライバ２３、アドレスドライバ２１を、それぞれパネルの分割電極導出端側に配置する。
【００２７】
図３は本プラズマディスプレイ装置の階調表示の方法を示す説明図である。この図は、１枚の画像を表示するための期間を示している。この期間は通常１フレームと呼ばれるが、１フレームが複数のフィールドからなる場合があるので、以下ではこの期間を１フィールドとして説明する。また、図は階調表示の代表的な方法であるＡＤＳサブフィールド法のフレーム構成を示すものであり、現実の表示パネルに適用して良好な画質を得るためには、さらに細かい期間に分けて電圧を印加することもある。
【００２８】
本プラズマディスプレイ装置の階調表示の方法は、当該分野で通常に用いられている公知の方法、つまり３電極面放電型のプラズマディスプレイ装置で用いられている方法を適用する。ただ異なるのは、それを２電極で行うことである。
【００２９】
概要を説明すると、１フィールドｆを１：２：４：８：１６：３２：６４：１２８に重み付けをした期間の異なる８個のサブフィールドｓｆ１からｓｆ８で構成する。また、各サブフィールドｓｆｎを、画面を構成するすべてのセルに対応した誘電体層（保護層）上の壁電荷状態を、それに引き続くアドレス期間による放電が均一となるように調整するリセット期間ＴＲ、発光させるセル対応の誘電体層上に壁電荷を形成してデータを記憶するアドレス期間ＴＡ、前記アドレス期間ＴＡによって壁電荷の形成されたセルの発光を維持するサステイン期間ＴＳで構成する。
【００３０】
本プラズマディスプレイ装置のようなＡＣ型では、発光させるセルを指定したり、発光表示を行ったりするために、セルを画定する電極上の誘電体層上に壁電荷を蓄積する方法を用いる。この壁電荷を蓄積する主たる部分は、サステイン電極１３上の誘電体層上とアドレス電極１４上の誘電体層上であり、これらの放電電極部間で放電を発生させる。
【００３１】
まず、リセット期間ＴＲに、全てのセルのサステイン電極１３とアドレス電極１４との間で放電（リセット放電）を発生させて、全セルの壁電荷を引き続くアドレス期間において放電が均一となるような状態にする。そしてアドレス期間ＴＡに、サステイン電極１３を走査電極として用いて、ライン順次にスキャンパルスを印加するとともに、これに同期してアドレス電極１４にアドレスパルスを印加することにより、発光させるセルのサステイン電極１３とアドレス電極１４との直交部近傍にて放電を発生させて、選択セルに壁電荷を形成する。
【００３２】
そしてサステイン期間ＴＳに、壁電荷の形成されたセルのみで放電が発生されるような電圧のサステインパルスで、サステイン電極１３とアドレス電極１４との間で表示放電を交互に発生させて、セルの発光を維持する。
【００３３】
サブフィールドｓｆｎ内のサステイン期間ＴＳの長さは、サブフィールドｓｆｎの重みに応じてあらかじめ定めており、サステイン期間ＴＳには、サステイン電極１３とアドレス電極１４との間に、維持放電用のサステインパルスを重み付けされた数だけ印加する。したがって、輝度に応じた発光維持回数のサブフィールドｓｆｎを選択することにより、表示する画像の階調を表現することができる。
【００３４】
なお、図３ではサステインパルス数の少ない順（重み付けの小さい順）にサブフィールドｓｆｎを配置した例を示したが、サブフィールドｓｆｎの並び順は任意に変えることが可能である。
【００３５】
また、アドレス期間ＴＡで発光させたいセルに壁電荷を形成するためのアドレス放電を発生させる説明をしたが、これは発光させるセルの指定にいわゆる書き込みアドレス方式を採用した場合の例であって、リセット期間ＴＲにおいて、サステイン期間ＴＳで全てのセルで放電するような壁電荷状態とした後、発光させたくないセルの壁電荷を消去するためのアドレス放電を発生させる、いわゆる消去アドレス方式を採用して発光させるセルを指定してもよい。
【００３６】
図４（ａ）及び図４（ｂ）は一つのサブフィールドにおいてサステイン電極１３とアドレス電極１４に印加する電圧波形を示している。なお、図は波形の一例を示すものであり、現実の表示パネルに適用して良好な画質を得るためには、他の波形を印加することもある。図４（ａ）は１本のサステイン電極１３に印加する電圧波形を示し、図４（ｂ）は１本のアドレス電極１４に印加する電圧波形を示している。
【００３７】
リセット期間ＴＲでは、全てのサステイン電極１３に放電開始電圧Ｖ２より高い正極性の電圧のリセットパルス４１を同時に印加する。アドレス期間ＴＡでは、サステイン電極１３に走査（スキャン）パルス４２を順次印加し、その間にアドレス電極１４にセル指定用のアドレスパルス４３を印加する。サステイン期間ＴＳでは、サステイン電極１３に交流パルスであるサステインパルス４４を印加する。なお、グランド電位（ＧＮＤ）は本プラズマディスプレイ装置の基準電位である。なお、基準電位はグランド電位（０ボルト）に限定されるものではない。
【００３８】
各期間における電圧印加とそれに伴う壁電荷の状況を説明する。リセット期間ＴＲにおいて、サステイン電極１３に印加するリセットパルス４１は、前のサブフィールドで発光していたセルの誘電体層上に蓄積している壁電荷を消去し、全セルを均一な壁電荷状態（ほぼ零の状態）にするために印加する。リセットパルス４１を印加すると、リセットパルス４１の立ち上がりにおいてサステイン電極１３とアドレス電極１４の直交部近傍にて大きな放電が発生して、多くの壁電荷を形成した後、その多量の壁電荷に電界が生じ、その電位差が放電開始電圧を超えて、いわゆる自己消去放電を起こす。これにより、電極近傍の誘電体層及び蛍光体層上の壁電荷は空間で中和消去し、結果的にセル内の電荷はほぼ零になる。なお、上記リセット期間での印加波形については他にいくつもの変形例があり、放電開始電圧を超えるまで緩やかに上昇するランプ波を用いたり、電圧が上昇するランプ波に続いて逆位相で電圧が減少するランプ波を組み合わせた波形等を用いて壁電荷を初期状態にセットすることができる。
【００３９】
リセットパルス４１の印加後、アドレス期間ＴＡにおいては、サステイン電極１３に負極性のスキャンパルス４２を印加する。この印加時に、アドレス電極１４に正極性のアドレスパルス４３を印加すると、サステイン電極１３とアドレス電極１４の交点に対応するセルでセル指定用の書き込み放電（アドレス放電）が起こる。アドレス期間ＴＡでは、サステイン電極１３にはグランド電位に対して負の電圧を印加するため、放電後は、サステイン電極１３近傍の誘電体層上には正の壁電荷が蓄積される。このセルは発光セルとなる。
【００４０】
一方、サステイン電極１３にスキャンパルス４２を印加した時、アドレス電極１４がグランド電位であれば書き込み放電は起こらないため、壁電荷が蓄積されず、そのセルは非発光セルとなる。
【００４１】
サステイン期間ＴＳにおいては、サステインパルス４４の第一発目をスキャンパルス４２と反対の正極性としてサステイン電極１３に印加すると、アドレス期間ＴＡの放電で蓄積された壁電荷によって形成された電位差とサステイン電圧Ｖ１とを加えた実効電圧差が放電空間に生じる。その実効電圧差が放電開始電圧Ｖ２以上になるように、サステイン電圧Ｖ１を設定しておけば、サステイン期間ＴＳの最初の放電が発生する。一例としてサステイン電圧Ｖ１を１７０Ｖ、放電開始電圧Ｖ２を２００Ｖに設定しておけばよい。
【００４２】
図４（ｂ）に示すとおり、本実施例では、放電を維持するサステイン期間ＴＳにおいてアドレス電極１４の電位をグランド電位に保っている。なお、本実施例では基準電位をグランド電位としているが、この電位はグランド電位に限定されるものではなく、サステイン電極の電位との電位差に壁電荷によって形成された電位差を加えた実効電圧差が放電開始電圧Ｖ２を超えるものであればよい。
【００４３】
なお、サステイン期間内での放電を維持するために、図４（ａ）のようにサステイン電極１３には交流パルスを印加する。具体的には、グランド電位に対して正のサステインパルスＶ１を印加した直後に、グランド電位に対して負のサステインパルスを印加する。このようにグランドレベルに対して同じ絶対電位を有するサステインパルスを正負に交互に印加することで、放電対象セルの放電がそのサブフィールドの重み付けに対応した回数分だけ発生する。
【００４４】
通常、サステイン期間ＴＳにて印加されるサステインパルスＶ１は０〜約１８０ボルトであり、アドレス期間にて印加されるアドレスパルス４３は０〜約８０ボルトである。本実施例を採用することでアドレス電極１４に接続されたアドレスドライバ２１の耐圧は約８０ボルトで良く、これにより、アドレス電極に放電維持のためのサステインパルスを印加する特許文献１のような構成よりも、アドレスドライバの耐圧を半分以下にすることが可能となる。
【００４５】
なお、本実施例では、図１に示すとおり、前面基板１１のアドレス電極１４をサステイン電極１３よりも表示面側（すなわち下層）に形成することが好ましい。この構成にすることで、サステイン期間ＴＳにおける放電時におけるサステインパルスＶ１の電位を下げることができ、プラズマディスプレイ装置全体の消費電力の削減にも繋がる。
【００４６】
サステイン期間ＴＳにおけるサステインパルスの波形としては様々なものが考えられるが、一例を図５から図９に示す。図５に示す波形は、サステイン期間ＴＳにて、サステイン電極１３へグランド電位に対し正の電位を有するサステインパルスＶｓｐが印加され、そのパルスが立ち下がり、グランド電位に達した直後にグランド電位に対し負の電位を有するサステインパルスＶｓｎを印加する。負の電位を有するサステインパルスＶｓｎが立ち上りグランドレベルに戻った後で、グランド電位を一定期間保った後で、正の電位を有するサステインパルスＶｓｐを印加する。この一連の印加を繰り返す波形である。
【００４７】
次の図６に示す波形は、グランド電位に対し正の電位を有するサステインパルスＶｓｐが立ち下がりグランド電位に達した後、また、負の電位を有するサステインパルスＶｓｎが立ち上がりグランド電位に達した後、一定期間、グランドレベルの電位を保つ波形である。
【００４８】
次の図７に示す波形は、グランド電位に対し正の電位を有するサステインパルスと、グランド電位に対し負の電位を有するサステインパルスが繰り返す図４の波形において、各サステインパルスの先頭に細幅のオフセット電位Ｖｏｐが追加されたものである。このようにサステインパルスの先頭に所定の電位を加えることで輝度が向上することが知られている。図８は図５の波形の各パルスの先頭にオフセット電位を追加したものであり、図９の波形は図６の波形の各パルスの先頭にオフセット電位を追加したものとなる。いずれの波形であっても、本実施例の目的であるアドレスドライバの低耐圧化は実現できる。
【００４９】
また、本実施例では背面基板の隔壁をストライプ状としたが、ストライプ状に限定されるものではない。本発明は隔壁の形状に依存されず、格子型、蛇行型などの隔壁形状でも効果があることは言うまでもない。隔壁のパターンに対応してサステイン電極１３およびアドレス電極１４の放電セルを画定する交差部の電極パターンも変更可能である。分岐した突起部でセルを構成する場合、突起部を透明電極として分岐させるのが輝度の点で好ましい。
＜第二の実施例＞
第二の実施例におけるプラズマディスプレイ装置においても、第一の実施例と同様に、前面基板にてサステイン電極とアドレス電極を互いに直交させるように形成した２電極構造の表示パネルを用いる。また、本実施例のプラズマディスプレイ装置の階調表示方法も、第一の実施例と同様に、１枚の画像を表示するための期間である１フィールドを重み付けにより複数のサブフィールドに分け、各々のサブフィールドは、リセット期間ＴＲ、アドレス期間ＴＡ、サステイン期間ＴＳを有している。
【００５０】
本実施例では、奇数ラインに対応するサステイン電極１３ｏｄｄにパルスを印加するドライバと、偶数ラインに対応するサステイン電極１３ｅｖｎにパルスを印加するドライバとに、スキャンドライバおよびサステインドライバを２つに分離する。図１０に示すように、奇数ラインのサステイン電極１３ｏｄｄはスキャンドライバ１０５を介してサステインドライバ１０６に接続され、偶数ラインのサステイン電極１３ｅｖｎはスキャンドライバ１０７を介してサステインドライバ１０８に接続する。また、アドレス電極１０４はアドレスドライバ１０２に接続され、各ドライバにより電圧が印加される。
【００５１】
図１０では、サステイン電極とアドレス電極とをパネルの片側から引き出しているが、パネル両側から１本おきに交互に引き出すようにしてもよい。その場合には、奇数ライン用のスキャンドライバ１０５、１０７、偶数ライン用のサステインドライバ１０６、１０８とアドレスドライバ１０２のそれぞれは、それぞれパネルの両側と上下に配置する。
【００５２】
次に、本実施例の１フィールドにおける駆動波形を図１１に示す。第一実施例と同様に、リセット期間ＴＲでは、全てのサステイン電極に放電開始電圧より高い電圧のリセットパルス１１１を同時に印加する。アドレス期間ＴＡでは、サステイン電極に走査（スキャン）パルス１１２を順次印加し、その間にアドレス電極１０４にセル指定用のアドレスパルス１１３を印加する。サステイン期間ＴＳでは、奇数ラインに対応するサステイン電極に交流パルスであるサステインパルス１１４を印加するとともに、偶数ラインに対応するサステイン電極に前記サステインパルス１１４とは逆位相を有するサステインパルス１１５を印加する。なお、グランド電位（ＧＮＤ）は本プラズマディスプレイ装置の基準電位であればよい。また、基準電位は０ボルトでなくても良いことは言うまでもない。
【００５３】
リセットパルス１１１の印加後、アドレス期間ＴＡにおいては、サステイン電極にスキャンパルス１１２を印加する。この印加時に、アドレス電極１０４にアドレスパルス１１３を印加すると、サステイン電極とアドレス電極１０４の交点に対応するセルでセル指定用の書き込み放電（アドレス放電）が起こる。アドレス期間ＴＡでは、すべてのサステイン電極にはグランド電位に対して負の電圧１１２を印加するため、放電後は、前面基板のサステイン電極部位に積層した誘電体層上には正の壁電荷が蓄積される。このセルは発光セルとなる。一方、サステイン電極にスキャンパルス１１２を印加した時、アドレス電極１０４がグランド電位であれば書き込み放電は起こらないため、壁電荷が蓄積されず、そのセルは非発光セルとなる。
【００５４】
サステイン期間ＴＳにおいては、奇数ラインに対応するサステイン電極に対して、サステインパルス１１４の第一発目の正極性電圧Ｖ３を印加すると、アドレス期間ＴＡの放電で蓄積された壁電荷によって形成された電位差とサステインパルス電圧Ｖ３とを加えた実効電圧差が放電空間に生じる。その実効電圧差が放電開始電圧Ｖ４以上になるように、サステインパルス電圧Ｖ３を設定しておけば、サステイン期間ＴＳの最初の放電が発生する。一例としてサステイン電圧Ｖ３を１７０Ｖ、放電開始電圧Ｖ４を２００Ｖに設定しておけばよい。サステインパルス１１４の印加と同時に、偶数ラインに対応するサステイン電極に対して、サステインパルス１１４と逆位相になる負の電位を有する電圧Ｖ５を印加する。電圧Ｖ３と電圧Ｖ５はグランド電位を基準として同じ絶対電位を有することが望ましい。
【００５５】
次に、図１１において第一サステインパルスが印加されるｔ１時における容量充放電電流およびｐ１時における放電電流の流れを図１２と図１３を参照しながら説明する。図１２に示されるサステイン電極１２２は奇数ラインの電極１３ｏｄｄであり、サステイン電極１２３は偶数ラインの電極１３ｅｖｎである。また、背面基板に形成された隔壁を符号１２５にて示す。図１１のｔ１時において、奇数ラインのサステイン電極１２２（１３ｏｄｄ）に正の電位を有する電圧Ｖ３が印加されて、サステイン電極１２２とアドレス電極１２１との交差部に形成される容量１２９が充電される。これにより、図１３で示すように、容量充放電電流１３２（矢印実線）は正の電位を有するサステイン電極１２２から容量１２９を介して、グランドレベルの電位を有するアドレス電極１２１に流れる。さらに奇数ラインのサステイン電極１２２（１３ｏｄｄ）への電極印加と同時に、偶数ラインのサステイン電極１２３（１３ｅｖｎ）に負の電位を有する電圧が印加されることで、偶数ラインのサステイン電極１２３（１３ｅｖｎ）とアドレス電極１２１との交差部に形成される容量１３０が充電される。これにより、容量充放電電流１３２はグランドレベルの電位を有するアドレス電極１２１から容量１３０を介して、負の電位を有するサステイン電極１２３（１３ｅｖｎ）へ流れる。図１２のｐ１時において、サステイン電極１２２（１３ｏｄｄ）に正の電位を有する電圧が印加されて、放電セル１２４内にて放電１２６が発生する。放電１２６が発生することで、放電セル１２４内は短絡状態となる。これにより、図１３で示すように、放電電流１３１（点線矢印）は正の電位を有するサステイン電極１２２（１３ｏｄｄ）から放電セル１２４を介して、グランドレベルの電位を有するアドレス電極１２１に流れる。さらに、奇数ラインのサステイン電極１２２（１３ｏｄｄ）への電圧印加と同時に、偶数ラインのサステイン電極１２３（１３ｅｖｎ）に負の電位を有する電圧が印加される。これにより、偶数ラインのサステイン電極１２３（１３ｅｖｎ）に対応する放電セル１２７にて放電１２８が発生する。放電１２８が発生することで、放電セル１１７内は短絡状態となる。これにより、放電電流１３１はグランドレベルの電位を有するアドレス電極１２１から放電セル１２７を介して、負の電位を有するサステイン電極１２３に流れる。
【００５６】
このように、奇数ラインのサステイン電極１２２（１３ｏｄｄ）に印加する電圧の電位＋Ｖ３と、偶数ラインのサステイン電極１２３（１３ｅｖｎ）に印加する電圧の電位−Ｖ５を逆の位相にすることで、正の電位を有するサステイン電極１２２からアドレス電極１２１を介して負の電位を有するサステイン電極１２３に容量充放電電流１３２が流れ込むために、アドレスドライバに容量充放電流１３２がほとんど流れ込まない。放電電流１３１に関しても、奇数ラインのサステイン電極１２２に対応する放電セル１２４内で起きる放電と、偶数ラインのサステイン電極１２３に対応する放電セル１２７内で起きる放電とが略同数であった場合にはアドレスドライバに放電電流１３１がほとんど流れ込まない。アドレスドライバに流れ込む放電電流の最大値は、奇数ラインのサステイン電極１２２に対応する放電セル１２４内で起きる放電と、偶数ラインのサステイン電極１２３に対応する放電セル１２７内で起きる放電とのうち、どちらか一方が最大で、他方が最小であった場合となり、このときのアドレスドライバに流れ込む放電電流は、奇数ラインのサステイン電極１２２、偶数ラインのサステイン電極１２３に印加する電圧の電位を同じ位相とした場合の最大値の半分となる。また、図１１のｔ２時においては、放電電流が図１３の放電電流の向きと逆向きに流れることは言うまでもない。
【００５７】
図１４ではサステイン電極とアドレス電極に突出部を形成させた電極構成である。この構成では、奇数ラインに相当するサステイン電極１４２、サステイン電極１４２から突出した突出部１４６、偶数ラインに相当するサステイン電極１４３、サステイン電極１４３から突出した突出部１４５、アドレス電極１４１、アドレス電極から突出した突出部１４５によって構成され、突出部１４４と突出部１４５と、突出部１４６と突出部１４５とにて放電が発生する。１４７、１４８は放電セルを示したものである。この場合であっても、図１２、図１３とは放電セルの位置が異なるものの、図１１におけるｔ１時における容量放電電流およびｐ１における放電電流１４８の流れは、図１３とほぼ同様になる。
【００５８】
放電電流１４８（点線矢印）は正の電位を有するサステイン電極１４２から、放電が発生し電気的に短絡状態となった突出部１４４と突出部１４５との放電セルを介して、グランドレベルの電位を有するアドレス電極１４１に流れる。奇数ラインのサステイン電極１４２への電圧印加と同時に、偶数ラインのサステイン電極１４３に負の電位を有する電圧が印加される。これにより、偶数ラインのサステイン電極１４２に対応する突出部１４６とアドレス電極１４１の突出部１４５の間にて放電が発生する。放電が発生することで、突出部１４６と突出部１４５間の放電セルは電気的に短絡状態となる。これにより、放電電流１４８はグランドレベルの電位を有するアドレス電極１４１から突出部１４５と突出部１４６を介して、負の電位を有するサステイン電極１４３に流れこむ。
【００５９】
なお、本実施例では、奇数ラインのサステイン電極１３ｏｄｄと、偶数ラインのサステイン電極１３ｅｖｎとで逆位相の電位を印加する例を記載したが、サステイン電極群を複数の組に分け、正および負のパルスを印加する電極数が同じであれば同様の効果を得ることができる。つまり、サステイン電極群を同じ本数ずつのＳｅ１、Ｓｅ２、Ｓｅ３、Ｓｅ４の４組に分け、Ｓｅ１の組に含まれる電極の電圧が正に変化し、同時にＳｅ２の組に含まれる電極の電圧が負に変化し、そのときＳｅ３の組とＳｅ４の組に含まれる電極の電位が共に変化しないようにする。Ｓｅ３の組に含まれる電極の電圧が正に変化し、同時にＳｅ４の組に含まれる電極の電圧が負に変化し、そのときＳｅ１の組とＳｅ２の組に含まれる電極の電位が共に変化しないようにする。このような過程を繰り返すことでも容量充放電電力に関しては同様の効果を得ることができる。さらに放電電力に関しても、２つの組の電極に立ち上がり立下がりを同じタイミングにておこなうように電圧を印加する場合に比べて、半分にすることができる。またこれらの各組のサステイン電極は交互に配置する必要はなく、たとえば、表示画面を複数のブロックに分けても同様の効果を得ることができる。このときの放電波形を図１５に示す。
【００６０】
また、本実施例では放電セルを仕切る隔壁について言及していないが、本発明は隔壁の形状に依存されず、ストライプ型、格子型、蛇行型などの隔壁形状でも効果があることは言うまでもない。
＜第三の実施例＞
本発明の第三の実施例を図１６を参照しながら説明する。第三の実施例におけるプラズマディスプレイ装置の構造は、前面基板にてサステイン電極とアドレス電極を互いに直交させるように形成しているが、第一の実施例や第二の実施例と異なるのは、サステイン電極をアドレス電極よりも表示面側に形成している点であり、サステイン電極、アドレス電極に印加する波形は第一実施例あるいは第二実施例と同様である。
【００６１】
図１６に示されるプラズマディスプレイパネルの前面基板１５１は、サステイン電極１５２をアドレス電極１５３よりも表示面側に形成し、サステイン電極１５２とアドレス電極１５３との間に絶縁層１５４を形成する。
【００６２】
このような構成を有することで、交流パルスが印加されるサステイン電極１５２と誘電体層などの予期しない部位との誤放電を防止できる。
【００６３】
なお、絶縁層１５４にコンタクトホールを形成して、サステイン電極１４２から突出した突出部をアドレス電極１４３と同じ層あるいはアドレス電極１４３よりも放電空間に近い層まで引き出して設けることで放電させるための電圧を低く抑えることができる。
【００６４】
背面基板の構成は第一の実施例、第二の実施例と同様の構成でも良く、本発明が隔壁の形状に依存されず、格子型、蛇行型などの如何なる形状でも効果があることは言うまでもない。
【産業上の利用可能性】
【００６５】
本発明によれば、放電を維持するサステイン期間におけるアドレス電極の電位を一定に保つこと、隣り合うサステイン電極に逆位相の電位を印加することで、アドレスドライバの低耐圧化、さらにはプラズマディスプレイ装置全体の長寿命化や消費電力の低減が可能となる。
【図面の簡単な説明】
【００６６】
【図１】本発明の前面基板２電極構造のプラズマディスプレイ装置の構成を示した図である。
【図２】第一の実施例におけるドライバの構成を示した図である。
【図３】本発明の階調表示の方法を示す説明図である。
【図４】本発明の１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図５】本発明の１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図６】本発明の１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図７】本発明の１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図８】本発明の１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図９】本発明の１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図１０】第二の実施例におけるドライバの構成を示した図である。
【図１１】第二の実施例における１サブフィールドにおけるサステイン電極とアドレス電極とに印加する電圧波形の一例を示した図である。
【図１２】第二の実施例における放電空間の放電状態を示した図である。
【図１３】第二の実施例における放電電流の流れを示した図である。
【図１４】第二の実施例における電極が突出部を有した場合の放電電流の流れを示した図である。
【図１５】第二の実施例におけるサステイン電極をグループ分けしたときの駆動波形を示した図である。
【図１６】第三の実施例におけるプラズマディスプレイ装置の前面基板の構成を示した図である。
【符号の説明】
【００６７】
１  プラズマディスプレイ装置
１１、１５１  前面基板
１２  背面基板
１３、１０３、１２２、１２３、１４２、１４３、１５２  サステイン電極
１４、１０４、１２１、１４１、１５３  アドレス電極
１５、１５４  絶縁層
１６、１５５  誘電体層
１７  保護膜
１８、１２５  隔壁
１９  蛍光体
２０、１０１  表示パネル
２１、１０２  アドレスドライバ
２２、１０５、１０７  スキャンドライバ
２３、１０６、１０８  サステイン電極用サステインドライバ
１２４、１２８、１４７、１４８  放電空間
１２６、１２７  放電
１２９、１３０  容量
１３１  放電電流
１３２  容量充放電電流
１４４、１４５、１４６  突出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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