(57)【要約】【課題】本発明は半導体メモリ装置に関し、より詳しくは拡張モードレジスタセッティング時に内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する制御信号を発生してチップの動作速度及びtWRを容易に調節することができる技術を開示する。【解決手段】このため、本発明は内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部５００と、前記内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部６００を含むことを特徴とする。【選択図】図２
2006147124.tif 000002
【特許請求の範囲】
【請求項１】
内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、
前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部と
を含んで構成することを特徴とする半導体メモリ装置。
【請求項２】
前記の内部電源電圧発生部は、
外部電源電圧を昇圧させて前記の内部電源電圧を出力する昇圧部と、
前記複数個の内部電源制御信号に応じて前記昇圧部を制御する電圧制御信号を出力する昇圧電圧制御部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記の昇圧電圧制御部は、
前記内部電源電圧を分配し電圧分配信号を出力する電圧分配部と、
前記電圧分配信号と基準電圧信号を比較し、その比較結果に従い前記電圧制御信号を出力する感知制御部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記電圧分配部は、
内部電源電圧端と接地電圧端とのあいだに直列連結される複数個の抵抗と、
前記複数個の抵抗のうち一つに並列に連結され、前記複数個の内部電源制御信号のうち第１の内部電源制御信号により制御され、前記電圧分配信号のレベルを制御する第１のスイッチング素子と、
前記複数個の抵抗のうち他の一つに並列に連結され、前記複数個の内部電源制御信号のうち第２の内部電源制御信号により制御され、前記電圧分配信号のレベルを制御する第２のスイッチング素子と
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記感知制御部は、
所定の活性化信号により制御され、前記感知制御部をイネーブルさせるイネーブル部と、
前記イネーブル部がイネーブルされると、前記電圧分配信号と前記基準電圧信号のレベルを比較する比較部と、
前記比較部の出力により一定の電流を出力する電流ミラーと、
前記電流ミラー及び前記比較部の共通ノードを介し出力される出力信号を反転する反転手段と
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記電流ミラーは、
該ドレインにぺリ電圧が印加され、ゲートが共通に連結される第１及び第２のスイッチング素子を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記比較部は、
ドレインが前記第１のスイッチング素子のドレインに連結され、前記電圧分配信号により制御される第３のスイッチング素子と、
ドレインが前記第２のスイッチング素子のドレインに連結され、前記基準電圧信号により制御される第４のスイッチング素子と
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、
前記複数個の内部電源制御信号に応じ基準電圧信号レベルを制御して基準電圧制御信号を発生する基準電圧制御部と、
前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部と
を備えることを特徴とする半導体メモリ装置。
【請求項９】
前記基準電圧制御部は、
所定の制御信号によりイネーブルされ、前記複数個の内部電源制御信号に応じ電源電圧を分配して出力する電圧制御部と、
基準電圧信号と前記電圧制御部の出力信号を比較して差動増幅し、前記所定の制御信号を前記電圧制御部に印加する差動増幅部と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記電圧制御部は、
前記差動増幅部の出力信号によりイネーブルされ、電源電圧を複数個の抵抗比に分配して複数個の分配電圧を出力する電圧分配部と、
前記複数個の内部電源制御信号に応じて前記複数個の分配電圧を選択的に前記差動増幅部に印加するスイッチング部と
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記電圧分配部は、
前記差動増幅部の出力信号により制御されて前記電源電圧レベルを出力端に印加するスイッチング素子と、
前記スイッチング素子の出力電圧を分配する複数個の抵抗と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記スイッチング部は、
並列に備えられ、前記複数個の内部電源制御信号によりそれぞれ制御されて前記複数個の分配電圧をそれぞれ印加する複数個のNMOSトランジスタを備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記内部電源電圧駆動部は、
所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、
前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１４】
前記出力部は、
前記所定の制御信号により制御され、前記電源電圧レベルを出力端に印加して前記内部電源電圧を出力する駆動部と、
前記内部電源電圧を分配する電圧分配部と
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記内部電源電圧の出力端に印加されるノイズを防止するノイズ防止部をさらに備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記駆動部は、
電源電圧端と前記内部電源電圧の出力端に並列に連結され、前記所定の制御信号により制御される複数個のスイッチング素子を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記電圧分配部は、
前記内部電源電圧の出力端と接地電圧端との間に直列に連結される複数個のダイオードを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、より詳しくは拡張モードレジスタセッティング時に内部電源電圧の電位を調節する制御信号を発生し、チップの動作速度及びtWR（time to Write Recovery）を容易に調節することができる技術である。
【背景技術】
【０００２】
一般に、半導体メモリ装置はモードレジスタセッティング部（Mode Register Set：以下、MRSと記す）を介し正常モード以外の特定モードに進入する。
【０００３】
図１は、従来の半導体メモリ装置の概略図である。
【０００４】
従来の半導体メモリ装置は、正常アドレスA１〜Anを発生する正常アドレス発生部１０、バンクアドレスB１〜Bnを発生するバンクアドレス部２０、モードレジスタセッティング部命令制御信号MRS_control、拡張モードレジスタセッティング部命令制御信号EMRS_controlなどの命令語を発生する命令語発生部３０、複数個のモードを設けるMRS４０及び拡張モードレジスタセッティング部（Extended Mode Register Set：以下、EMRSと記す）５０を備える。
【０００５】
MRS４０はバースト長、CASレイテンシ、動作モードなどの情報によりDRAM、SDRAMなどの動作モードを定義する。さらに、モードレジスタセッティング部４０はMRS命令制御信号MRS_control等を介しプログラムされ、保存された情報を再度プログラムするか、素子の電源がオフされとなるまで維持する。
【０００６】
EMRS５０はMRS４０と類似の方式で動作し、MRS４０で設けられるモード以外の特定モードを設けて余分のピン（A）を有する。
【０００７】
前記のような構成を有する従来の半導体メモリ装置はパッケージに完成されると、外部電源電圧を上昇させても内部電源電圧は一定の電位を維持することになる。
【０００８】
従って、パッケージに完成した後、必要によって半導体メモリ装置の速度を増加させるためには内部電源電圧を上昇させなければならないが、パッケージに完成された後は外部電源電圧を上昇させても内部電源電圧の電位を変更することができないという問題点がある。
【特許文献１】米国特許第6674684号明細書
【特許文献２】米国特許第6343048号明細書
【特許文献３】米国特許第6633504号明細書
【特許文献４】特開平10-340578号公報
【特許文献５】特開2001-195898号公報
【特許文献６】特開2001-067894号公報
【特許文献７】特開2000-243098号公報
【特許文献８】特開平11-339469号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記のような問題点を解決するための本発明の目的は、拡張モードレジスタセッティング部に内部電源電圧の電位を調節するための内部電源制御信号を発生して内部電源電圧の電位を調節するようにすることにより、パッケージ後にも半導体メモリ装置の動作速度を調節できるようにすることにある。
【課題を解決するための手段】
【００１０】
本発明は、内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部とを含んで構成することを特徴とする。
【００１１】
さらに、本発明は内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、前記複数個の内部電源制御信号に応じ基準電圧信号レベルを制御して基準電圧制御信号を発生する基準電圧制御部と、前記基準電圧制御信号に応じ内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明は、拡張モードレジスタセッティング時に内部電源制御信号を出力してコア電圧、昇圧電圧、ペリ電圧、バルク電圧などの内部回路で用いられる内部電源電圧の電位を調節することにより、パッケージ後も半導体メモリ装置の速度及びtWRを容易に調節することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
前述の目的及びその他の目的と本発明の特徴及び利点は、図面と関連する次の詳細な説明を介しより明らかになるはずである。
【００１４】
以下、図面を参照し、本発明に係る実施の形態を詳しく説明する。
【００１５】
図２は、本発明の実施の形態に係る半導体メモリ装置の概略図である。
【００１６】
半導体メモリ装置は、正常アドレスA１〜Anを発生する正常アドレス発生部１００、バンクアドレスB１〜Bnを発生するバンクアドレス発生部２００、モードレジスタセッティング部命令制御信号MRS_control、拡張モードレジスタセッティング部命令制御信号EMRS_controlなどの命令語を発生する命令語発生部３００、複数個のモードを設けるモードレジスタセッティング部MRS４００、拡張モードレジスタセッティング部EMRS５００及び内部電源電圧発生部６００を備える。
【００１７】
MRS４００はバースト長、CASレイテンシ、動作モードなどの情報によりDRAM、SDRAMなどの動作モードを定義する。さらに、MRS４００はMRS命令制御信号等を介しプログラムされ、保存された情報を再度プログラムするか、素子の電源がオフされとなるまで維持する。
【００１８】
表１〜表５を参照し、MRS４００のアドレス別動作モードを説明する。
【表１】
2006147124.tif 000003
【表２】
2006147124.tif 000004
【表３】
2006147124.tif 000005
【表４】
2006147124.tif 000006
【表５】
2006147124.tif 000007
【００１９】
EMRS５００はMRS４００と類似の方式で動作し、MRS４００で設けられるモード以外の特定モードを設け、内部電源電圧の電位を調節するためのピン（B）と余裕分のピン（C）を有する。このとき、内部電源電圧の電位を調節するためのピン（B）は従来の余裕分のピン（A）の一部を用いる。
【表６】
2006147124.tif 000008
【表７】
2006147124.tif 000009
【表８】
2006147124.tif 000010
【表９】
2006147124.tif 000011
【００２０】
このとき、EMRS５００は従来余裕分として備えていたピンのうち一部を内部回路の内部電源電圧の電位を調節するための内部電源制御信号IVL_CTR１〜IVL_CTRnを出力するピンとして用いる。
【００２１】
内部電源電圧発生部６００は内部電源制御信号IVL_CTR１〜IVL_CTRn、基準電圧信号VREFを用いて内部電源電圧Vinを出力する。ここでは、内部電源電圧Vinは昇圧電圧VPP、コア電圧VCORE、バルク電圧VBB、ペリ電圧VPERI、ビットラインプリチャージ電圧VBLP及びセルプレート電圧VCPなどを意味する。ここで、昇圧電圧VPPはn-typeのセルトランジスタを介しデータを読出し／書込みするための電源であり、コア電圧VCOREはDRAMのコアで用いられる電源で、セルのデータレベルで他の電源の根幹となる電源である。バルク電圧VBBはセルトランジスタの漏洩電流を低減させしきい値電圧Vthの安定性のため用いられる陰の電位を有する電源であり、ペリ電圧VPERIはDRAMのペリ（peripheral）領域に用いられる電源である。ビットラインプリチャージ電圧VBLPはビットラインのプリチャージ用電源で、コア電圧の半程度のレベルに該当し消費電力の減少及び安定性のための電源である。セルプレート電圧VCPはセルプレートにかかる電源で、コア電圧の半程度のレベルに該当しONO構造のセルの信頼性のため用いられる電源である。
【００２２】
図３は、図２に示した内部電源電圧発生部６００の第１の実施の形態に係る細部構成を示す図である。図３は、内部電源電圧のうち昇圧電圧VPPを調節して出力する場合を示している。
【００２３】
内部電源電圧発生部６００は、内部電源昇圧電圧制御部７００及び昇圧部８００を備える。
【００２４】
内部電源昇圧電圧制御部７００は昇圧電圧VPPレベルを感知し、内部電源制御信号IVL_CTR１、IVL_CTR２、基準電圧信号VREF及び活性化信号VPP_ACTにより制御され、昇圧電圧VPPレベルを制御する電圧制御信号VCTRLを出力する。昇圧部８００は、電圧制御信号VCTRLに応じて外部電源電圧を昇圧させ、昇圧電圧VPPを出力する。
【００２５】
図４は、図３に示した内部電源昇圧電圧制御部７００の細部回路図である。
【００２６】
内部電源昇圧電圧制御部７００は、電圧分配部７０１及び感知制御部７０２を備える。
【００２７】
電圧分配部７０１は、複数個の抵抗R１〜R６及びNMOSトランジスタNM１、NM２を備える。
【００２８】
抵抗R１〜R６は昇圧電圧VPP端と接地電圧VSSIとの間に直列に連結され、抵抗R２、R５の両端にNMOSトランジスタNM１、NM２がそれぞれ並列に連結される。このとき、NMOSトランジスタNM１、NM２はEMRS ５００から出力される内部電源制御信号IVL_CTR１、IVL_CTR２により制御され、抵抗R３、R４の共通ノードの電位を決める。
【００２９】
感知制御部７０２は電流ミラー７０３、比較部７０４、インバータIV１及びイネーブル部７０５を備える。
【００３０】
電流ミラー７０３はPMOSトランジスタPM１、PM２を備え、PMOSトランジスタPM１、P２はぺリ電圧VPERI端に該ソースが連結され、該ドレインはNMOSトランジスタNM３、NM４のドレインにそれぞれ連結され、該ゲートがPMOSトランジスタPM１のドレインに共通に連結される。
【００３１】
比較部７０４はNMOSトランジスタNM３、NM４を備え、電圧分配信号DETと基準電圧信号VREFを比較及び増幅する。即ち、NMOSトランジスタNM３、NM４は電圧分配信号DETと基準電圧信号VREFによりそれぞれ制御され、電圧分配信号DETが基準電圧信号VREFより大きければNMOSトランジスタNM３がNM４よりさらに強くターンオンされ、電圧分配信号DETが基準電圧信号VREFより小さければNMOSトランジスタNM４がNM３よりさらに強くターンオンされる。
【００３２】
イネーブル部７０５は、活性化信号VPP_ACTにより制御されるNMOSトランジスタNM５を備えて感知制御部７０２を活性化させる。即ち、NMOSトランジスタNM５は活性化信号VPP_ACTにより制御され、接地電圧レベルを該ドレインに印加する。
【００３３】
インバータIV１は、PMOSトランジスタPM２及びNMOSトランジスタNM４の共通ノードの出力を反転して電圧制御信号VCTRLを出力する。
【００３４】
以下、内部電源電圧発生部６００の動作を説明する。
【００３５】
まず、電圧分配部７０１のNMOSトランジスタNM１、NM２は内部電源制御信号IVL_CTR１、IVL_CTR２により制御され、選択的にターンオンされ抵抗比を調節する。感知制御部７０２は、電圧分配部７０１の抵抗比に従い分配された電圧分配信号DETと基準電圧信号VREFを比較して電圧制御信号VCTRLが出力される。即ち、感知制御部７０２は電圧分配信号DETが基準電圧信号VREFより高ければハイレベルの電圧制御信号VCTRLを出力し、電圧分配信号DETが基準電圧信号VREFより低ければローレベルの電圧制御信号VCTRLを出力する。
【００３６】
昇圧部８００は電圧制御信号VCTRLにより制御され、外部電源電圧を昇圧させて昇圧電圧VPPを出力する。即ち、昇圧部８００は電圧制御信号VCTRLがローレベルであれば、外部電源電圧を昇圧させる。
【００３７】
その後、半導体メモリ装置の速度の増加のため昇圧電圧VPPのレベルをさらに高めようとする場合、電圧分配部７０１はEMRS５００から出力される内部電源制御信号IVL_CTR１、IVL_CTR２によりNMOSトランジスタNM１、NM２を制御して抵抗比率を調節し、電圧分配信号DETを基準電圧信号VREFより低く設けることにより、ローレベルの電圧制御信号VCTRLを出力する。それに従い、昇圧部８００は昇圧電圧VPPをさらに昇圧させて出力する。
【００３８】
図５は、図２に示した内部電源電圧発生部６００の第２の実施の形態に係る細部構成を示す図である。
【００３９】
第２の実施の形態に係る内部電源電圧発生部６００は、基準電圧制御部９００及び内部電源電圧駆動部１０００を備える。
【００４０】
基準電圧制御部９００は、内部電源制御信号IVL_CTR３〜IVL_CTR５と基準電圧信号VREFを用いて基準電圧制御信号VREF_CTRを出力する。内部電源電圧駆動部１０００は、基準電圧制御信号VREF_CTR及びテスト信号TESTを用いて内部電源電圧Vinを発生する。
【００４１】
図６は、図５に示した基準電圧制御部９００の細部回路図である。
【００４２】
基準電圧制御部９００は、差動増幅部９１０及び電圧制御部９２０を備える。
【００４３】
差動増幅部９１０は電流ミラー９１１、比較部９１２及びイネーブル部９１３を備える。電流ミラー９１１はPMOSトランジスタPM３、PM４を備える。PMOSトランジスタPM３、PM４は該ソースが電源電圧端に連結され、該ゲートがPMOSトランジスタPM４のドレイン端に共通に連結される。
【００４４】
比較部９１２はNMOSトランジスタNM６、NM７を備える。NMOSトランジスタNM６、NM７は該ゲートに基準電圧信号VREFとノードN２の信号がそれぞれ印加され、基準電圧信号VREFとノードN２の信号のレベル差を比較・増幅する。
【００４５】
イネーブル部９１３はNMOSトランジスタNM８を備える。NMOSトランジスタNM８は電源電圧VDDにより常にターンオンされ、接地電圧レベルを比較部９１２に印加する。
【００４６】
電圧制御部９２０は、電圧分配部９２１とスイッチング部９２２を備える。
【００４７】
電圧分配部９２１は、電源電圧端と接地電圧端との間に直列に連結されたPMOSトランジスタPM５と抵抗R７〜R１１を備える。PMOSトランジスタPM５はノードN１の信号により制御され、電源電圧レベルを該ドレインに印加する。抵抗R７〜R１１はPMOSトランジスタPM５のドレイン端と接地電圧端との間に直列に連結され、PMOSトランジスタPM５のドレイン端の電圧を分配する。
【００４８】
スイッチング部９２２は、ノードN２と複数個の抵抗R７〜R１１との間に並列に連結される複数個のNMOSトランジスタNM９〜NM１２を備える。NMOSトランジスタNM９、NM１１、NM１２は内部電源制御信号IVL_CTR３〜IVL_CTR５により制御され各ノードN３〜N６の電圧を選択的にノードN２に印加し、NMOSトランジスタNM１０はデフォルト（default）値により制御されノードN４の電圧をノードN２に印加する。即ち、内部電源電圧を調節しない場合はNMOSトランジスタNM１０のみターンオンさせてノードN４の電圧をノードN２に印加し、内部電源電圧を調節しようとする場合はNMOSトランジスタNM９、NM１１、NM１２を制御してそれぞれ別の電圧（N３、N５、N６の電圧）を選択的にノードN２に印加する。
【００４９】
以下、前記のような構成を有する基準電圧制御部９００の動作を説明する。
【００５０】
先ず、比較部９１２は基準電圧信号VREFとノードN２の電圧を比較し、基準電圧信号VREFのレベルがノードN２の電圧レベルより高いとNMOSトランジスタNM６をターンオンさせ、ノードN１を介しローレベルの信号を出力する。それに伴い、PMOSトランジスタPM５がターンオンされて電源電圧レベルが抵抗R７〜R１１の一側に印加され、抵抗R７〜R１１を介し該電源電圧レベルを分配する。一方、基準電圧信号VREFのレベルがノードN２の電圧レベルより低いとNMOSトランジスタNM７をターンオンさせ、それに伴いPMOSトランジスタPM３、PM４がターンオンされノードN１を介しハイレベルの信号を出力する。
【００５１】
このとき、EMRS５００から出力された内部電源制御信号IVL_CTR３が活性化されると、NMOSトランジスタNM９がターンオンされノードN３の電圧がノードN２に印加され、ノードN２の電圧、即ち基準電圧制御信号VREF_CTRのレベルが基準電圧信号VREFレベルより低くなってNMOSトランジスタNM６がターンオンされ、内部電源制御信号IVL_CTR４が活性化されると、NMOSトランジスタNM１１がターンオンされてノードN５の電圧がノードN２に印加され、ノードN２の電圧レベルが基準電圧信号VREFレベルより高くなってNMOSトランジスタNM７がターンオンされる。このような方式で内部電源制御信号IVL_CTR５が活性化されると、ノードN２の電圧レベルが、内部電源制御信号IVL_CTR４が活性化されるときよりさらに高くなる。
【００５２】
図７は、図５に示した内部電源電圧駆動部１０００の細部回路図である。
【００５３】
内部電源電圧駆動部１０００は、EMRS５００から出力された内部電源制御信号IVL_CTR３〜IVL_CTR５により制御された基準電圧制御信号VREF_CTRを用いて内部電源電圧Vinを出力する。
【００５４】
このため、内部電源電圧駆動部１０００はインバータIV２、差動増幅部１１００及び出力部１２００を備える。差動増幅部１１００は電流ミラー１１１０、比較部１１２０及びイネーブル部１１３０を備える。インバータIV２はテスト信号TESTを反転する。テスト信号TESTは正常モード時にはローレベルにディスエーブルされ、テストモード時にハイレベルにイネーブルされる。
【００５５】
電流ミラー１１１０はPMOSトランジスタPM６〜PM９を備える。PMOSトランジスタPM７、PM８は該ソースが電源電圧端に連結され、該ゲートがPMOSトランジスタPM８のドレイン端に共通に連結される。PMOSトランジスタPM６、PM９は該ソースが電源電圧端に連結され、該ゲートがインバータIV２の出力端に連結され、該ドレインがPMOSトランジスタPM７、PM８のドレインにそれぞれ連結されてPMOSトランジスタPM７、PM８の駆動を助ける。
【００５６】
比較部１１２０はNMOSトランジスタNM１３、NM１４を備える。NMOSトランジスタNM１３、NM１４は該ゲートに基準電圧制御信号VREF_CTRと内部電源電圧基準信号Vin_REFがそれぞれ印加され、基準電圧制御信号VREF_CTRと内部電源電圧基準信号Vin_REFのレベル差を比較・増幅する。
【００５７】
イネーブル部１１３０はNMOSトランジスタNM１５を備える。NMOSトランジスタNM１５は基準電圧制御信号VREF_CTRにより制御され、接地電圧レベルを比較部１１２０に印加する。
【００５８】
出力部１２００は駆動部１２１０、電圧分配部１２２０及びノイズ防止部１２３０を備える。駆動部１２１０は、電源電圧端と出力ノードN８との間に並列に連結されるPMOSトランジスタPM１０〜PM１２を備える。このとき、PMOSトランジスタPM１０〜PM１２はノードN７の電圧信号により制御され、電源電圧レベルを出力ノードN８に印加する。
【００５９】
電圧分配部１２２０は、出力ノードN８と接地電圧端との間に直列に連結されるPMOSトランジスタPM１３、PM１４を備える。PMOSトランジスタPM１３、PM１４は該ゲートがドレインに連結されてダイオードの機能を行ない、出力ノードN８の内部電源電圧Vinを分配する。このとき、内部電源電圧Vinは内部電源電圧基準信号Vin_REFの２倍となるようにするのが好ましい。
【００６０】
ノイズ防止部１２３０は、出力ノードN８と接地電圧端との間に直列に連結されるキャパシタCP、CNを備える。キャパシタCP、CNを介し出力ノードN８に印加されるノイズを除去する。このとき、ノイズ防止部１２３０は電圧分配部１２２０と並列に連結される。
【００６１】
以下、前記のような構成を有する内部電源電圧駆動部１０００の動作を説明する。
【００６２】
先ず、比較部１１２０は基準電圧制御信号VREF_CTRと内部電源電圧基準信号Vin_REFを比較し、基準電圧制御信号VREF_CTRのレベルが内部電源電圧基準信号Vin_REFのレベルより高いと、NMOSトランジスタNM１３がターンオンされてノードN７にローレベル信号が印加され、基準電圧制御信号VREF_CTRのレベルが内部電源電圧基準信号Vin_REFのレベルより低いと、NMOSトランジスタNM１４がターンオンされてノードN７にハイレベル信号が印加される。
【００６３】
駆動部１２１０のPMOSトランジスタPM１０〜PM１２はノードN７の信号により制御され、電源電圧レベルを出力ノードN８に印加する。ノイズ防止部１２３０は出力ノードN８の内部電源電圧Vinを分配して内部電源電圧基準信号Vin_REFを出力する。
【００６４】
その後、比較部１１２０は基準電圧制御信号VREF_CTRとノイズ防止部１２３０から出力された内部電源電圧基準信号Vin_REFを再び比較する。
【００６５】
基準電圧制御信号VREF_CTRと内部電源電圧基準信号Vin_REFのレベルが同一になるまで前記のような過程を繰り返し、基準電圧制御信号VREF_CTRが内部電源電圧基準信号Vin_REFのレベルより低くなると、ノードN７にハイレベル信号が印加されて駆動部１２１０はオフとなる。
【００６６】
前記のような過程を介し内部電源電圧基準信号Vin_REFを基準電圧制御信号VREF_CTRのレベルと同一にさせることになり、結局内部電源電圧Vinは内部電源電圧基準信号Vin_REFの２倍となる。このとき、PMOSトランジスタPM１３、PM１４のサイズが同一であるのが好ましい。
【００６７】
このように、基準電圧制御部９００は内部電源制御信号IVL_CTR３〜IVL_CTR５により基準電圧制御信号VREF_CTRを調節し、内部電源電圧駆動部１０００は基準電圧制御信号VREF_CTRの変化に伴い内部電源電圧Vinレベルを変化させて出力する。
【００６８】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００６９】
【図１】従来の半導体メモリ装置の概略図である。
【図２】本発明の実施の形態に係る半導体メモリ装置の概略図である。
【図３】図２に示した内部電源電圧発生部の第１の実施の形態に係る細部構成を示す図である。
【図４】図３に示した昇圧電圧制御部の細部回路図である。
【図５】図２に示した内部電源電圧発生部の第２の実施の形態に係る細部構成を示す図である。
【図６】図５に示した基準電圧制御部の細部回路図である。
【図７】図５に示した内部電源電圧駆動部の細部回路図である。
【符号の説明】
【００７０】
１００  正常アドレス発生部
２００  バンクアドレス発生部
３００  命令語発生部
４００  モードレジスタセッティング部
５００  拡張モードレジスタセッティング部
６００  内部電源電圧発生部
７００  内部電源昇圧電圧制御部
７０１、９２１、１２２０  電圧分配部
７０２  感知制御部
７０３、９１１、１１１０  電流ミラー
７０４、９１２、１１２０  比較部
７０５、９１３、１１３０  イネーブル部
８００  昇圧部
９００  基準電圧制御部
９１０、１１００  差動増幅部
９２０  電圧制御部
９２２  スイッチング部
１０００  内部電源電圧駆動部
１２００  出力部
１２１０  駆動部
１２３０  ノイズ防止部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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