(57)【要約】【課題】消費電力および回路面積が抑制されたデジタル入力対応スイッチング増幅器を実現する。【解決手段】スイッチング増幅器１０は、ＤＡＣ１２の出力が直接にアナログ入力対応スイッチング増幅器１３に伝達される構成になっており、当該アナログ入力対応スイッチング増幅器１３は、入出力間の信号伝達関数がローパスフィルタの特性となるように構成されている。【選択図】図１
2006191176.tif 000002
【特許請求の範囲】
【請求項１】
マルチビットのｍビットデジタル信号をｎビットデジタル信号（ｍ＞ｎ＞１）に変換するデジタルデルタシグマ変調器と、上記ｎビットデジタル信号をアナログ信号に変換するデジタル・アナログ変換器と、上記デジタル・アナログ変換器によって生成されたアナログ信号を増幅するアナログ入力対応スイッチング増幅器とを備えるスイッチング増幅器において、
上記アナログ入力対応スイッチング増幅器の入出力間の信号伝達関数がローパスフィルタの特性を有することを特徴とするスイッチング増幅器。
【請求項２】
上記アナログ入力対応スイッチング増幅器は、アナログ・ループフィルタと、上記アナログ・ループフィルタを通した信号を１ビット信号に変換する１ビット量子化器と、上記１ビット信号を入力とするパワースイッチとを備えており、
上記パワースイッチの出力は上記アナログ・ループフィルタへ帰還されることを特徴とする請求項１に記載のスイッチング増幅器。
【請求項３】
上記アナログ・ループフィルタは離散時間型の積分器を用いて構成されていることを特徴とする請求項２に記載のスイッチング増幅器。
【請求項４】
上記アナログ・ループフィルタは時間連続型の積分器を用いて構成されていることを特徴とする請求項２に記載のデジタル入力対応スイッチング増幅器。
【請求項５】
上記アナログ・ループフィルタは時間連続型の積分器と離散時間型の積分器との両方を用いて構成されていることを特徴とする請求項２に記載のスイッチング増幅器。
【請求項６】
上記アナログ入力対応スイッチング増幅器は、アナログ・ループフィルタと、上記アナログ・ループフィルタを通した信号を１ビット信号に変換する非同期型１ビット量子化器と、上記非同期１ビット信号を入力とするパワースイッチとを備えており、
上記パワースイッチの出力は上記アナログ・ループフィルタへ帰還されることを特徴とする請求項１に記載のスイッチング増幅器。
【請求項７】
上記デジタル・アナログ変換器は、上記デジタル・アナログ変換器における入出力間の関係の非線形性を補正する補正手段を含んでいることを特徴とする請求項１に記載のスイッチング増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
マルチビットデジタル信号を低ビットのオーバサンプリングされたデジタル信号に変換するデジタル変調器と、上記低ビットのデジタル信号をアナログ信号に変換するデジタル・アナログ変換器と、デジタル・アナログ変換器の出力を入力とするスイッチング増幅器とからなるデジタル入力対応スイッチング増幅器に関するものである。
【背景技術】
【０００２】
現在広範に用いられるオーディオ装置ではオーディオ情報がデジタルで保存される。スピーカを駆動するため、保存された情報がデジタル・アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ  Ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ、以下ＤＡＣと書く）でアナログ音声信号に変換される。さらに、高効率アンプを実現するため、スイッチング増幅器が用いられる。
【０００３】
図１０に従来のデジタル入力対応スイッチング増幅器であるスイッチング増幅器２００の１つの構成を示す（非特許文献１参照）。このスイッチング増幅器２００は、デジタルデルタシグマ変調器（以下、ΔΣ変調器と書く）２０１と、ＤＡＣ２０２と、アナログ入力対応スイッチング増幅器２０３とから構成される。
【０００４】
スイッチング増幅器２００においては、デジタルΔΣ変調器２０１によりマルチビットのｍビットデジタル入力信号が低ビットデジタル信号、ここでは１ビット信号に変換され、その１ビット信号がＤＡＣ２０２によりアナログ信号に変換される。アナログ入力対応スイッチング増幅器２０３はＤＡＣ２０２により生成されたアナログ信号を１ビット信号に変換し、生成された１ビット信号を用いてアナログ入力対応スイッチング増幅器２０３内のパワースイッチを制御することにより信号を増幅し、アナログ出力信号として出力する。
【０００５】
また、図１１に示すスイッチング増幅器３００のように、デジタルΔΣ変調器２０１における音声帯域外のノイズを減衰するため、ＤＡＣ２０２の出力をローパスフィルタ（以下、ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒと書く）３０３を通してアナログ入力対応スイッチング増幅器２０３に伝達する構成もある（例えば、特許文献１参照）。
【０００６】
従来から知られているとおり、１ビット出力の代わりにマルチビット出力を使用することにより、デジタルΔΣ変調器の量子化ノイズを減らすこと、および、デジタルΔΣ変調器の安定性を上げることができる。図１２に、その効果を使った従来のデジタル入力対応スイッチング増幅器であるスイッチング増幅器４００のブロック図を示す（非特許文献２参照）。本図で示したスイッチング増幅器４００は、デジタルΔΣ変調器４０１と、ＤＡＣ４０２と、ＬＰＦ４０３と、アナログ入力対応スイッチング増幅器４０４とから構成される。ｍビットデジタル入力信号はデジタルΔΣ変調器４０１により低ビットデジタル信号としてのｎビットデジタル信号（ｍ＞ｎ＞１）に変換される。生成されたｎビットデジタル信号はＤＡＣ４０２およびＬＰＦ４０３を通してアナログ信号に変換される。アナログ入力対応スイッチング増幅器４０４はＤＡＣ４０２により生成されたアナログ信号を１ビット信号に変換し、生成された１ビット信号を用いてアナログ入力対応スイッチング増幅器４０４内のパワースイッチを制御することにより信号を増幅して、アナログ出力信号として出力する。
【特許文献１】米国特許第５，３９６，２４４号明細書（１９９５年３月７日公開）
【非特許文献１】PowerDAC: A Single-Chip Audio DAC with a 70%-Efficient Power Stage in 0.5μm CMOS、Kathleen Philips et al., Proceedings of International Solid-State Circuits Conference 1999,February 1999,Paper 8.5
【非特許文献２】Texas Instruments Audio Solution Guide,1Q 2004,p17-19,PCM1725+TPA2000D4
【非特許文献３】Asynchronous Delta Sigma Modulation, C.J. Kikkert et al., Proceedings of the Institution of Radio and Electronics Engineers, April 1975, pp.83-88
【非特許文献４】A Noise-Shaping Coder Topology for 15+ Bit Converters, L. R. Carley, IEEE Journal of Solid-State Circuits, Vol. 24, No. 2, April 1989, pp.267-273
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１２に示すような従来のデジタル入力対応のスイッチング増幅器４００では、ＤＡＣ４０２によりｎビットデジタル信号がアナログ信号に変換され、ＬＰＦ４０３を通してアナログ入力対応スイッチング増幅器４０４に伝達される。一般にＬＰＦ４０３はアクティブ素子により構成されている。また、ＬＰＦ４０３は必要とするダイナミックレンジを保持する必要があるため、低ノイズ、高速動作が必要となる。従って、一般に、ＬＰＦ４０３の消費電力は大きい。また、回路面積も大きい。
【０００８】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、消費電力および回路面積が抑制されたデジタル入力対応のスイッチング増幅器を実現することにある。
【課題を解決するための手段】
【０００９】
本発明のスイッチング増幅器は、上記課題を解決するために、マルチビットのｍビットデジタル信号をｎビットデジタル信号（ｍ＞ｎ＞１）に変換するデジタルΔΣ変調器と、上記ｎビットデジタル信号をアナログ信号に変換するデジタル・アナログ変換器と、上記デジタル・アナログ変換器によって生成されたアナログ信号を増幅するアナログ入力対応スイッチング増幅器とを備えるスイッチング増幅器において、上記アナログ入力対応スイッチング増幅器の入出力間の信号伝達関数がローパスフィルタの特性を有することを特徴としている。
【００１０】
上記の発明によれば、アナログ入力対応スイッチング増幅器の入出力間の信号伝達関数がローパスフィルタの特性を有するので、アナログ入力対応スイッチング増幅器は、デジタル・アナログ変換器の出力に含まれる、デジタルΔΣ変調器により生じた量子化ノイズのフィルタリング処理を行う。従って、デジタル・アナログ変換器から出力されるアナログ信号を、ローパスフィルタを通してアナログ入力対応スイッチング増幅器に入力する必要がない。アナログ入力対応スイッチング増幅器の前にローパスフィルタを設けなければ、当該ローパスフィルタによる消費電力と占有面積とを削減することができる。
【００１１】
以上により、消費電力および回路面積が抑制されたデジタル入力対応のスイッチング増幅器を実現することができるという効果を奏する。
【００１２】
本発明のスイッチング増幅器は、上記課題を解決するために、上記アナログ入力対応スイッチング増幅器は、アナログ・ループフィルタと、上記アナログ・ループフィルタを通した信号を１ビット信号に変換する１ビット量子化器と、上記１ビット信号を入力とするパワースイッチとを備えており、上記パワースイッチの出力は上記アナログ・ループフィルタへ帰還されることを特徴としている。
【００１３】
上記の発明によれば、アナログ入力対応スイッチング増幅器がΔΣ変調を用いてスイッチング増幅を行う構成となるので、ＰＷＭ（パルス幅変調）を用いるアナログ入力対応スイッチング増幅器と比較して、音声帯域内のノイズを小さくすることができるという効果を奏する。
【００１４】
また、パワースイッチがΔΣ変調を行うループの中に入ることにより、このパワースイッチにおいて信号に混入するノイズや歪を、減少させることができるという効果を奏する。
【００１５】
本発明のスイッチング増幅器は、上記課題を解決するために、上記アナログ・ループフィルタは離散時間型の積分器を用いて構成されていることを特徴としている。
【００１６】
上記の発明によれば、アナログ入力対応スイッチング増幅器は、アナログ・ループフィルタに離散時間型の積分器を用いたΔΣ変調を行うこととなる。離散時間型の積分器を実現するためにスイッチトキャパシタ回路を使用するが、スイッチトキャパシタ回路を用いた積分器のキャパシタに製造ばらつきがあっても積分特性に及ぼす影響は小さいため、キャパシタの容量値の回路特性へのマッチング精度は高い。従って、安定したフィルタ性能が得られるという効果を奏する。
【００１７】
本発明のスイッチング増幅器は、上記課題を解決するために、上記アナログ・ループフィルタは時間連続型の積分器を用いて構成されていることを特徴としている。
【００１８】
上記の発明によれば、アナログ・ループフィルタに時間連続型の積分器を用いるので、アナログ・ループフィルタ内にアンチエイリアスフィルタを実現することができ、量子化ノイズの減衰、および、離散時間型積分器を用いた場合のサンプリングに起因する折り返し歪みの低減を行うことができるという効果を奏する。
【００１９】
本発明のスイッチング増幅器は、上記課題を解決するために、上記アナログ・ループフィルタは時間連続型の積分器と離散時間型の積分器との両方を用いて構成されていることを特徴としている。
【００２０】
上記の発明によれば、アナログ・ループフィルタに複数の積分器を用いる場合、後段側の積分器によりノイズシェーピング特性の零点が決まるので、この積分器を離散時間型とすることにより、積分器を構成する素子の回路特性へのマッチング精度を高める重要性に見合った積分器となる。また、初段の積分器を時間連続型とすることにより、消費電流を減らすことができるとともに、フィードバック信号のサンプリングに起因する折り返し歪みを回避することができるという効果を奏する。
【００２１】
本発明のスイッチング増幅器は、上記課題を解決するために、上記アナログ入力対応スイッチング増幅器は、アナログ・ループフィルタと、上記アナログ・ループフィルタを通した信号を１ビット信号に変換する非同期型１ビット量子化器と、上記非同期１ビット信号を入力とするパワースイッチとを備えており、上記パワースイッチの出力は上記アナログ・ループフィルタへ帰還されることを特徴としている。
【００２２】
上記の発明によれば、アナログ入力対応スイッチング増幅器は、非同期型のΔΣ変調を行うこととなり、クロック信号が不要になる。従って、クロック信号によるノイズやジッタ効果などがなくなるという効果を奏する。また、同じ次数の同期型ΔΣ変調と比較して、ダイナミックレンジが大きくなるという効果を奏する。
【００２３】
本発明のスイッチング増幅器は、上記課題を解決するために、上記デジタル・アナログ変換器は、上記デジタル・アナログ変換器における入出力間の関係の非線形性を補正する補正手段を含んでいることを特徴としている。
【００２４】
上記の発明によれば、デジタル・アナログ変換器によるノイズの発生を抑制することができるという効果を奏する。
【発明の効果】
【００２５】
本発明のスイッチング増幅器は、以上のように、アナログ入力対応スイッチング増幅器の入出力間の信号伝達関数がローパスフィルタの特性を有するので、消費電力および回路面積が抑制されたデジタル入力対応スイッチング増幅器を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本実施形態に係るデジタル入力対応スイッチング増幅器であるスイッチング増幅器１０の構成を示すブロック図である。スイッチング増幅器１０は、マルチビットのｍビットデジタル入力信号をｎビットデジタル信号（ｍ＞ｎ＞１）に変換するデジタルΔΣ変調器１１と、該デジタルΔΣ変調器１１の出力信号をアナログ信号に変換するＤＡＣ１２と、該ＤＡＣ１２により生成された出力アナログ信号を増幅するアナログ入力対応スイッチング増幅器１３とを備えている。
【００２７】
図２に、上記スイッチング増幅器１０の各ブロックのより詳細な構成の一例を示す。同図に示すように、デジタルΔΣ変調器１１は加算器１１１と、デジタル・ループフィルタ１１２と、ｎビット量子化器１１３とを備えている。該加算器１１１によりｍビットデジタル入力と該ｎビット量子化器１１３の出力との差が計算される。またＤＡＣ１２はデジタル部分１２１とアナログ部分１２２とを備えている。デジタル部分１２１とアナログ部分１２２とについては後で詳述される。またアナログ入力対応スイッチング増幅器１３は加算器１３１と、アナログ・ループフィルタ１３２と、１ビット量子化器１３３と、パワースイッチ１３４とを備えている。該加算器１３１により該ＤＡＣ１２の出力と帰還される該パワースイッチ１３４の出力との差が計算され、アナログ入力対応スイッチング増幅器１３がアナログΔΣ変調器のような構成になる。この構成にすることより、該パワースイッチ１３４により混入されたスイッチングノイズを音声帯域外へシェーピングすることが可能である。
【００２８】
図１２に示す従来のデジタル入力対応スイッチング増幅器４００では、ＤＡＣ４０２の出力がＬＰＦ４０３を通してアナログ入力対応スイッチング増幅器４０４に伝達される。本実施形態によると、ＤＡＣ１２の出力が直接にアナログ入力対応スイッチング増幅器１３に伝達される構成になっており、当該アナログ入力対応スイッチング増幅器１３は、入出力間の信号伝達関数がローパスフィルタの特性となるように構成されている。アナログ入力対応スイッチング増幅器１３のアナログ・ループフィルタ１３２は、デジタルΔΣ変調器１１により生じたＤＡＣ１２の出力に含まれる量子化ノイズのフィルタリング処理を行う。
【００２９】
図２に示すデジタルΔΣ変調器１１は簡略なブロック図である。デジタルΔΣ変調器１１を、Ｆｅｅｄ−Ｆｏｒｗａｒｄ型（以下、ＦＦ型と書く）か、Ｄｉｓｔｒｉｂｕｔｅｄ  Ｆｅｅｄｂａｃｋ型（以下、ＤＦＢ型と書く）か、ＭＡＳＨ型か、Ｅｒｒｏｒ  Ｆｅｅｄｂａｃｋ型か、それともその他アーキテクチュアで構成しても本実施形態と同様の効果がある。
【００３０】
図３に、アナログ入力対応スイッチング増幅器１３の一例を示す。同図に示したアナログ入力対応スイッチング増幅器１３は、５次のＤＦＢ型ループフィルタを用いたアナログΔΣ変調器のような構成である。アナログ入力信号は入力ゲインブロックＡｉを通して加算器１３１に入り、離散時間型積分器Ｉ１およびゲインブロックＢ１を通して加算器１３２１に入り、離散時間型積分器Ｉ２およびゲインブロックＢ２を通して加算器１３２２に入り、離散時間型積分器Ｉ３およびゲインブロックＢ３を通して加算器１３２３に入り、離散時間型積分器Ｉ４およびゲインブロックＢ４を通して加算器１３２４に入り、離散時間型積分器Ｉ５およびゲインブロックＢ５を通して１ビット量子化器１３３に入り、１ビット信号に変換される。パワースイッチ１３４は、生成された１ビット信号で制御される。
【００３１】
また、パワースイッチ１３４の出力はゲインブロックＡ１〜Ａ５を通して順に加算器１３１・１３２１〜１３２４へ帰還される。またゲインブロックＢ３の出力はゲインブロックＣ１を通して加算器１３２１へ帰還される。また、ゲインブロックＢ５の出力はゲインブロックＣ２を通して加算器１３２３へ帰還される。
【００３２】
図３に示した構成で作ったアナログ入力対応スイッチング増幅器１３における入出力間、すなわち離散時間型積分器を用いてΔΣ変調を行う構成の入出力間の信号伝達特性（以下、ＳＴＦ：  Ｓｉｇｎａｌ  Ｔｒａｎｓｆｅｒ  Ｆｕｎｃｔｉｏｎと書く）を次式に示す。
【００３３】
【数１】
2006191176.tif 000003
【００３４】
ここで、αはＳＴＦのＤＣゲインであり、polei（i=１〜５）はＳＴＦの極であり、図３に示したブロック図のゲインＡ１〜Ａ５、Ｂ１〜Ｂ５およびＣ１・Ｃ２の値から決まる。
【００３５】
図１に示したアナログ入力対応スイッチング増幅器１３の上記ゲインを適当な値にすることにより、必要とするローパスフィルタ特性を示すＳＴＦを得ることができる。図３に示したΔΣ変調器の一例のＳＴＦ特性を図４に示す。このグラフでは、横軸はアナログ入力対応スイッチング増幅器１３のサンプリング周波数ｆｓで規格化した周波数を表しており、縦軸はＳＴＦにより生じる信号の減衰を表しておりｄＢ単位で表示されている。図４のローパスフィルタ特性により、アナログ入力対応スイッチング増幅器１３はアナログ入力信号に対してローパスフィルタとして機能するため、スイッチング増幅器１０の出力端子に現れるデジタルΔΣ変調器１１の量子化ノイズ成分を減衰させることができる。
【００３６】
なお、ＳＴＦとしては上記式のものに限らず、ローパスフィルタ特性を示すもの全てが含まれ、それはシステムに応じて決定されるものである。
【００３７】
このように、本実施形態によれば、アナログ入力対応スイッチング増幅器１３の入出力間の信号伝達関数がローパスフィルタの特性を有するので、アナログ入力対応スイッチング増幅器１３は、ＤＡＣ１２の出力に含まれる、デジタルΔΣ変調器１１により生じた量子化ノイズのフィルタリング処理を行う。従って、ＤＡＣ１２から出力されるアナログ信号を、ローパスフィルタを通してアナログ入力対応スイッチング増幅器１３に入力する必要がない。アナログ入力対応スイッチング増幅器１３の前にローパスフィルタを設けなければ、当該ローパスフィルタによる消費電力と占有面積とを削減することができる。
【００３８】
以上により、消費電力および回路面積が抑制されたデジタル入力対応のスイッチング増幅器を実現することができる。
【００３９】
また、アナログ入力対応スイッチング増幅器１３は、アナログ・ループフィルタ１３２、１ビット量子化器１３３、および、パワースイッチ１３４を備えていてパワースイッチ１３４の出力がアナログ・ループフィルタ１３２へ帰還されることから分かるように、ΔΣ変調を用いてスイッチング増幅を行う構成となる。従って、ＰＷＭ（パルス幅変調）を用いるアナログ入力対応スイッチング増幅器と比較して、音声帯域内のノイズを小さくすることができる。また、パワースイッチ１３４がΔΣ変調を行うループの中に入ることにより、このパワースイッチ１３４において信号に混入するノイズや歪を、減少させることができる。
【００４０】
また、アナログ・ループフィルタ１３２は離散時間型の積分器を用いて構成されているので、アナログ入力対応スイッチング増幅器１３は、離散時間型の積分器を用いたΔΣ変調を行うこととなる。離散時間型の積分器を実現するためにスイッチトキャパシタ回路を使用するが、スイッチトキャパシタ回路を用いた積分器のキャパシタに製造ばらつきがあっても積分器の特性はキャパシタの容量比とサンプリング時間とで決まるため、積分特性に及ぼす影響は小さく、キャパシタの容量値の回路特性へのマッチング精度は高い。従って、安定したフィルタ性能が得られる。
【００４１】
図５（ａ）に示したグラフは本実施形態のシステムシミュレーション結果の一例であり、パワースイッチ１３４の出力信号のスペクトルを示している。デジタルΔΣ変調器１１は３ビットの３次のＦＦ型で構成し、アナログ入力対応スイッチング増幅器１３は図３に示した５次の離散時間ＤＦＢ型で構成する。デジタル信号およびアナログ信号のサンプリング周波数(動作周波数)は２．８ＭＨｚに設定した。。図５（ａ）に示したグラフの横軸はアナログ入力対応スイッチング増幅器１３のサンプリング周波数ｆｓで規格化した周波数を表し、縦軸はｄＢＦＳ単位で表示される出力を表す。入力は０．７６の振幅を有する１ｋＨｚの正弦波であり、ＯＳＲ（オーバーサンプリング比）は６４である。本実施形態の信号成分／（ノイズ＋歪）の最大値（以下、ＳＮＤＲと書く）は７１．４ｄＢである。
【００４２】
比較のため、図５（ｂ）に従来（図１２）のデジタル入力対応スイッチング増幅器４００の出力スペクトルを示す。デジタルΔΣ変調器４０１およびアナログ入力対応スイッチング増幅器４０４の構成は、図２に示す本実施形態のデジタルΔΣ変調器１１およびアナログ入力対応スイッチング増幅器１３と同じである。ただし、図１２に示すように、アナログ入力対応スイッチング増幅器４０４の入力の前にＬＰＦ４０３が追加されている。このフィルタは離散時間型の３次のＣｈｅｂｉｓｈｅｖタイプ１伝達関数を用いるフィルタである。帯域内の最小ゲインは−１ｄＢ、カットオフ周波数は３０ｋＨｚに設定した。従来のＳＮＤＲは７２．０６ｄＢＦＳである。
【００４３】
また従来および本実施形態の一例の入力許容最大振幅はアナログ入力対応スイッチング増幅器で決まる。このシミュレーションでは、本実施形態および従来の入力許容最大振幅値は０．７６である。入力振幅がこの値より大きくなると、アナログ入力対応スイッチング増幅器が発振する。
【００４４】
図５（ａ）と図５（ｂ）とを比較すれば、本実施形態によりＳＮＤＲは従来のデジタル入力対応スイッチング増幅器とほぼ同じである。ＬＰＦ４０３がある場合（図１２）とない場合（図１）とで、ＳＮＤＲおよび最大入力に差がない。従って、ＬＰＦ４０３を除去することができ、消費電力およびチップ面積（回路面積）を小さくすることができる。
【００４５】
図１に示したアナログ入力対応スイッチング増幅器１３を時間連続型積分器を用いたアナログ・ループフィルタ１３２から構成することもできる。この場合は、ローパスフィルタ特性を持っているループフィルタの設計ができる。従って、時間連続型のアナログ・ループフィルタ１３２により、デジタルΔΣ変調器１１により生じたＤＡＣ１２の出力に含まれる量子化ノイズのフィルタリング処理を行うことができる。また、時間連続型積分器を使うとき、本実施形態のこれまでの構成では、アナログ・ループフィルタ１３２の出力信号はサンプリングされてから量子化器に伝達される。従って、このサンプリングの前にアナログ・ループフィルタ１３２によりフィルタリング処理を行うこととなり、アナログ・ループフィルタ１３２内にアンチエイリアスフィルタを実現することができる。これにより、量子化ノイズの減衰のみならず、離散時間型積分器を用いた場合のサンプリングに起因する折り返し歪みの低減を行うことができる。
【００４６】
また、アナログ・ループフィルタ１３２を、時間連続型積分器と離散時間型積分器との両方を用いて構成することもできる。図６にその構成を示す。図６に示すアナログ入力対応スイッチング増幅器１３は、アナログ・ループフィルタ１３２を３次の積分器で構成しており、初段の積分器Ｉ１に時間連続型積分器を、２段目の積分器Ｉ２および３段目の積分器Ｉ３に離散時間型積分器を用いている。
【００４７】
アナログ入力信号は入力ゲインブロックＡｉを通して加算器１３１に入り、離散時間型積分器Ｉ１およびゲインブロックＢ１を通して加算器１３２８に入り、離散時間型積分器Ｉ２およびゲインブロックＢ２を通して加算器１３２９に入り、離散時間型積分器Ｉ３およびゲインブロックＢ３を通して１ビット量子化器１３３に入り、１ビット信号に変換される。パワースイッチ１３４は、生成された１ビット信号で制御される。
【００４８】
また、パワースイッチ１３４の出力は、ゲインブロックＡ１〜Ａ３を通して順に加算器１３１・１３２８・１３２９へ帰還される。またゲインブロックＢ３の出力はゲインブロックＣ１を通して加算器１３２８へ帰還される。
【００４９】
アナログ・ループフィルタに複数の積分器を用いる場合、後段側の積分器によりノイズシェーピング特性の零点が決まるので、この積分器を上記積分器Ｉ２・Ｉ３のように離散時間型とすることにより、積分器を構成する素子の回路特性へのマッチング精度を高める重要性に見合った積分器となる。また、初段の積分器を上記積分器Ｉ１のように時間連続型とすることにより、消費電流を減らすことができるとともに、フィードバック信号のサンプリングに起因する折り返し歪みを回避することができる。
【００５０】
図７は、アナログ入力対応スイッチング増幅器１３の他の構成例を示すブロック図である。同図に示すアナログ入力対応スイッチング増幅器１３は、入力信号のサンプリングを行わない非同期型ΔΣ変調器を基にした構成である。非同期型のΔΣ変調器はクロック信号を使わないΔΣ変調器である。アナログ入力対応スイッチング増幅器１３への入力信号は時間連続型フィルタを通して、１ビット量子化器１３３としての非同期型コンパレータ１３５に伝達される。
【００５１】
図７に示すように、アナログ入力信号は入力ゲインブロックＡｉを通して加算器１３１に入る。該加算器１３１の出力は時間連続型積分器Ｉ１に入る。該積分器Ｉ１の出力はゲインブロックＢ０を通して時間連続型積分器Ｉ２に入る。また積分器Ｉ２の出力はゲインブロックＣ１を通して加算器１３１へ帰還される。また積分器Ｉ１・Ｉ２の出力は順にゲインブロックＢ２・Ｂ１を通して加算器１３２５に入る。加算器１３２５で計算された和と、ゲインブロックＡ２を通したパワースイッチ１３４の出力との差が加算器１３２６で計算される。計算された差はループのＬＰＦ１３２７を通して非同期型コンパレータ１３５に伝達される。ＬＰＦ１３２７は、抵抗とキャパシタとからなる１次のローパスフィルタが３つ直列に接続された３次のローパスフィルタである。パワースイッチ１３４は、非同期型コンパレータ１３５によって生成された１ビット信号で制御される。またパワースイッチ１３４の出力は、ゲインブロックＡ１を通して加算器１３１へ帰還される。
【００５２】
このアナログ入力対応スイッチング増幅器１３によれば、クロック信号が不要になるので、クロック信号によるノイズやジッタ効果などがなくなる。また、同じ次数の同期型ΔΣ変調と比較して、ダイナミックレンジが大きくなる。
【００５３】
また、図７に示すような非同期型のアナログ入力対応スイッチング増幅器１３を用いることにより、ローパスフィルタ１３２７および積分器Ｉ１・Ｉ２から構成されるＦＦ（フィードフォワード）パスで信号のローパスフィルタリング処理およびアンチエイリアスフィルタリング処理を行うことができる。
【００５４】
次に、図８は、図２に示すＤＡＣ１２の一構成例を示すブロック図である。この構成では、よく知られるＤｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ（以下、ＤＥＭと書く）方式が使われる。ＤＥＭはＤＡＣ１２のアナログ部分１２２により混入される歪を、ＤＡＣ１２のデジタル部分１２１により補正することができる方式である。ＤＡＣ１２がＤＡＣ１２における入出力間の関係の非線形性を補正する補正手段を含んでいることにより、ＤＡＣ１２によるノイズの発生を抑制することができる。
【００５５】
デジタル部分１２１は、デジタルエンコーダとスクランブラ−とを備えている。ｎビットデジタル入力はデジタル部分１２１により２ｎ×１ビットの信号に変換される。生成された１ビット信号はアナログ部分１２２の１ビットＤＡＣでアナログ信号に変換され、すべての１ビットＤＡＣの出力を足し算することよりアナログ出力を生成する。歪を削除するため、使われる１ビットＤＡＣがランダムに選択される。１ビットＤＡＣがランダムにつながれることより、ＤＡＣエラー（歪など）のパワーが広い帯域に広がり、音声帯域内にあるパワーは小さくなる。ランダムに選択するアルゴリズムは数々存在する（例えば、非特許文献４参照）。
【００５６】
次に、図９に示す回路図は、図７に示したアナログ入力対応スイッチング増幅器１３のゲインブロックＡｉ・Ａ１・Ｂ０・Ｃ１、積分器Ｉ１、および、加算器１３１の具体的な構成例の一つである。図９に示した回路図によると、積分器Ｉ１は時間連続型の差動積分器で構成される。パワースイッチ１３４の出力信号は抵抗Ｒへ帰還される。図７に示したゲインブロックＡｉやゲインブロックＡ１のゲインを、上記入力抵抗Ｒおよびアンプ（ＡＭＰ）のフィードバックキャパシタＣで設定できる。図７に示した積分器Ｉ２の出力信号はアンプ（ＡＭＰ）の入力端子に接続された抵抗Ｒｃへ帰還され、上記抵抗Ｒｃおよびアンプ（ＡＭＰ）のフィードバックキャパシタＣでゲインブロックＣ１のゲインを設定できる。アンプ（ＡＭＰ）の差動出力は積分器Ｉ２へ入力される。
【００５７】
また、ＤＡＣ１２のアナログ部分１２２で生成された信号をアンプに入力することにより、ＤＡＣ１２で生成された信号とパワースイッチ１３４の出力信号との差を計算する加算器１３１を実現することができる。また、図９に示すように、ＤＡＣ１２のアナログ部分１２２を電流源で実現することができる。図８に示した１ビットＤＡＣは、図９に示すように電流源のペア（例えば１２２１と１２２４）とスイッチのペア（例えば１２２２と１２２３）とから構成される。ＤＡＣ１２のデジタル部分１２１で生成された１ビット信号（例えばａ０、ａ１）によりスイッチを制御する。例えば、１ビット信号ａ０によりスイッチ１２２２と１２２３のＯＮ／ＯＦＦを制御し、電流源１２２１及び１２２４で生成された電流の流れを制御する。電流源１２２１は、電源端子１２２０に接続されると共に、電流が電源端子１２２０側からアンプ側へ流れるように構成される。電流源１２２４は、グラウンド端子１２２５に接続されると共に、電流がアンプ側からグラウンド端子１２２５側に流れるように構成される。
【００５８】
また、図９に示した１ビットＤＡＣは抵抗でもキャパシタでも構成することができる。
【００５９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００６０】
本発明は、デジタルオーディオアンプに好適に使用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態を示すものであり、スイッチング増幅器の構成を示すブロック図である。
【図２】図１のスイッチング増幅器のさらに詳細な構成を示すブロック図である。
【図３】図２に示すアナログ入力対応スイッチング増幅器の一構成例を示すブロック図である。
【図４】図３に示したアナログ入力対応スイッチング増幅器によるフィルタリング特性を示すグラフである。
【図５】（ａ）は、本実施形態によるスイッチング増幅器のシミュレーション結果を示すグラフであり、（ｂ）は、従来のスイッチング増幅器のシミュレーション結果を示すグラフである。
【図６】図２に示すアナログ入力対応スイッチング増幅器の他の構成例を示すブロック図である。
【図７】図２に示すアナログ入力対応スイッチング増幅器のさらに他の構成例を示すブロック図である。
【図８】図２に示すＤＡＣの一構成例を示すブロック図である。
【図９】図２に示すアナログ入力対応スイッチング増幅器の入力段の一構成例を示すブロック図である。
【図１０】従来技術を示すものであり、１ビットデジタルΔΣ変調器を用いたスイッチング増幅器の構成を示すブロック図である。
【図１１】従来技術を示すものであり、１ビットデジタルΔΣ変調器およびＬＰＦを用いたスイッチング増幅器の構成を示すブロック図である。
【図１２】従来技術を示すものであり、マルチビットデジタルΔΣ変調器およびＬＰＦを用いたスイッチング増幅器の構成を示すブロック図である。
【符号の説明】
【００６２】
１０            スイッチング増幅器
１１            デジタルデルタシグマ変調器
１２            ＤＡＣ（デジタル・アナログ変換器）
１３            アナログ入力対応スイッチング増幅器
１３２          アナログ・ループフィルタ
１３３          １ビット量子化器
１３４          パワースイッチ
１３５          非同期型コンパレータ（非同期型１ビット量子化器）
【図１】
2006191176.tif 000004
【図２】
2006191176.tif 000005
【図３】
2006191176.tif 000006
【図４】
2006191176.tif 000007
【図５】
2006191176.tif 000008
【図６】
2006191176.tif 000009
【図７】
2006191176.tif 000010
【図８】
2006191176.tif 000011
【図９】
2006191176.tif 000012
【図１０】
2006191176.tif 000013
【図１１】
2006191176.tif 000014
【図１２】
2006191176.tif 000015