(57)【要約】【課題】防滴材を塗布しないで、互いに隣接する入力端子間のマイグレーションによる絶縁不良を解消する解消装置とその解消方法を提供する。【解決手段】マイグレーション絶縁不良の解消装置１は、互いに隣接する入力端子２、３と、判定手段４１とを備える。判定手段４１は、入力端子２へ入力した入力電圧ＶＳ１と入力端子３へ入力した入力電圧ＶＳ２とを検出すると共に、これらが第１の時間ｔ１の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これにより入力端子２、３の間にマイグレーションによる絶縁不良が発生したと判定する。これにより、入力端子２、３の間にマイグレーションによる絶縁不良が発生したことを判定でき、この問題を容易に解消できる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１入力端子と、
前記第１入力端子と隣接する第２入力端子と、
前記第１入力端子へ入力した第１入力電圧と前記第２入力端子へ入力した第２入力電圧とを検出すると共に、これらが第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これにより該第１入力端子と該第２入力端子との間にマイグレーションによる絶縁不良が発生したと判定する判定手段とを備えることを特徴とするマイグレーション絶縁不良の解消装置。
【請求項２】
前記判定手段が前記第１入力端子と前記第２入力端子との間に前記マイグレーションによる絶縁不良が発生したと判定した際、前記第１入力端子にハイレベル電圧を出力し且つ前記第２入力端子にロウレベル電圧を出力する電圧モードを行う出力手段を備えることを特徴とする請求項１に記載のマイグレーション絶縁不良の解消装置。
【請求項３】
前記出力手段は、前記電圧モードを第２の時間の間維持することを特徴とする請求項２に記載のマイグレーション絶縁不良の解消装置。
【請求項４】
前記出力手段は、前記電圧モードを前記第２の時間の間維持した後、該電圧モードから、該出力手段が前記第１入力端子と前記第２入力端子とに対して実質的に断線状態となるオープンモードへ切り替わることを特徴とする請求項３に記載のマイグレーション絶縁不良の解消装置。
【請求項５】
前記判定手段は、前記第１入力電圧と前記第２入力電圧とが第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際以外、これにより前記第１入力端子と前記第２入力端子との間にマイグレーションによる絶縁不良が発生していないと判定し、
前記出力手段が前記電圧モードから前記オープンモードへ切り替わった後、前記判定手段は、前記第１入力端子と前記第２入力端子との間に前記マイグレーションによる絶縁不良が発生していないと判定した際、前記マイグレーションによる絶縁不良が発生していたと決定し、
該決定を記憶する記憶手段を備えることを特徴とする請求項４に記載のマイグレーション絶縁不良の解消装置。
【請求項６】
第１入力端子へ入力した第１入力電圧と該第１入力端子と隣接する第２入力端子へ入力した第２入力電圧とが第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これにより該第１入力端子と該第２入力端子との間にマイグレーションによる絶縁不良が発生したと判定するマイグレーション絶縁不良の解消方法。
【請求項７】
前記第１入力端子と第２入力端子との間に前記マイグレーションによる絶縁不良が発生したと判定された際、該第１入力端子にハイレベル電圧を出力し、且つ該第２入力端子にロウレベル電圧を出力することを特徴とする請求項６に記載のマイグレーション絶縁不良の解消方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに隣接する入力端子間のマイグレーションによる絶縁不良を解消する解消装置とその解消方法に関するものである。
【背景技術】
【０００２】
例えば、複数のセンサーの検出値をマイクロコンピューター（パッケージＩＣ）で読み込む場合、読み込むための入力端子が隣接する場合がある。また、パッケージＩＣの入力端子の入力インピーダンスが高抵抗であるため、この互いに隣接する入力端子間に、マイグレーションが発生し易い。
【０００３】
マイグレーションが発生すると、この互いに隣接する入力端子間に絶縁不良が生じ、これにより、正常にセンサー値を読み込めない恐れが生ずる。一般には、この互いに隣接する入力端子間に防滴材を塗布する対策を施すことによって、マイグレーションの発生を防止している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、防滴材を塗布する工程の追加により、コストアップになるという問題が生じている。
【０００５】
この問題は、パッケージＩＣの互いに隣接する入力端子に限らず、互いに隣接する入力端子を備えた回路装置に共通する問題である。
【０００６】
本発明は、上記点に鑑みなされたものであり、防滴材を塗布しないで、互いに隣接する入力端子間のマイグレーションによる絶縁不良を解消する解消装置とその解消方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は上記目的を達成するため、以下の技術的手段を採用する。
【０００８】
請求項１に記載のマイグレーション絶縁不良の解消装置は、第１入力端子と、第１入力端子と隣接する第２入力端子と、第１入力端子へ入力した第１入力電圧と第２入力端子へ入力した第２入力電圧とを検出すると共に、これらが第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これにより第１入力端子と第２入力端子との間にマイグレーションによる絶縁不良が発生したと判定する判定手段とを備える構成とする。
【０００９】
この構成では、判定手段が、互いに隣接する入力端子へ入力した入力電圧が第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これによりこの両入力端子の間にマイグレーションによる絶縁不良が発生したと判定する。これにより、互いに隣接する入力端子の間にマイグレーションによる絶縁不良が発生したことを自動的に判定できる。
【００１０】
請求項２に記載のマイグレーション絶縁不良の解消装置は、判定手段が第１入力端子と第２入力端子との間にマイグレーションによる絶縁不良が発生したと判定した際、第１入力端子にハイレベル電圧を出力し且つ第２入力端子にロウレベル電圧を出力する電圧モードを行う出力手段を備える構成とする。
【００１１】
この構成では、互いに隣接する入力端子の間にマイグレーションによる絶縁不良が発生したことを判定した際、出力手段が両入力端子に対してハイレベル電圧とロウレベル電圧をそれぞれ出力する。
【００１２】
両入力端子間に印加されたハイレベル電圧とロウレベル電圧の差分の電圧によりマイグレーションによる絶縁不良部に電流が流れ、この絶縁不良部が焼き切られる。これにより、防滴材を塗布しないで、このマイグレーションの問題を解消できる。
【００１３】
請求項３に記載のマイグレーション絶縁不良の解消装置は、出力手段が、電圧モードを第２の時間の間維持する構成とする。
【００１４】
この構成では、出力手段が、電圧モードを第２の時間の間維持するため、絶縁不良部を確実に焼き切ることができる。
【００１５】
請求項４に記載のマイグレーション絶縁不良の解消装置は、出力手段が、電圧モードを第２の時間の間維持した後、電圧モードから、出力手段が第１入力端子と第２入力端子に対して実質的に断線状態となるオープンモードへ切り替わる構成とする。
【００１６】
この構成では、出力手段が、電圧モードを第２の時間の間維持した後、電圧モードからオープンモードへ切り替わる。これにより、マイグレーションの問題を解消した後、両入力端子へ入力電圧を正確に入力させることができる。
【００１７】
請求項５に記載のマイグレーション絶縁不良の解消装置は、判定手段が、第１入力電圧と第２入力電圧とが第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際以外、これにより第１入力端子と第２入力端子との間にマイグレーションによる絶縁不良が発生していないと判定し、出力手段が電圧モードからオープンモードへ切り替わった後、判定手段が、第１入力端子と第２入力端子との間にマイグレーションによる絶縁不良が発生していないと判定した際、マイグレーションによる絶縁不良が発生していたと決定し、この決定を記憶する記憶手段を備える構成とする。
【００１８】
この構成では、電圧モードからオープンモードへ切り替わった後、両入力端子間にマイグレーションによる絶縁不良が発生していないと判定した際、マイグレーションによる絶縁不良が発生していたと決定し、この決定を記憶する記憶手段を備える。
【００１９】
これにより、両入力端子間のマイグレーションの発生について、トレーサビリティ（解消装置の製造ロット及びその使用地域等の追跡）を行うことができる。このトレーサビリティの結果をフィードバックする（例えば、使用状況や使用地域に合わせた設計条件を設定する）ことにより、より効果的に上述の効果を発揮できる解消装置を提供することができる。
【００２０】
請求項６に記載のマイグレーション絶縁不良の解消方法は、第１入力端子へ入力した第１入力電圧と第１入力端子と隣接する第２入力端子へ入力した第２入力電圧とが第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これにより該第１入力端子と該第２入力端子との間にマイグレーションによる絶縁不良が発生したと判定する解消方法である。
【００２１】
この解消方法では、互いに隣接する入力端子へ入力した入力電圧が第１の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これによりこの両入力端子の間にマイグレーションによる絶縁不良が発生したと判定する。これにより、互いに隣接する入力端子の間にマイグレーションによる絶縁不良が発生したことを自動的に判定できる。
【００２２】
請求項７に記載のマイグレーション絶縁不良の解消方法は、第１入力端子と第２入力端子との間にマイグレーションによる絶縁不良が発生したと判定された際、１入力端子にハイレベル電圧を出力し、且つ第２入力端子にロウレベル電圧を出力する解消方法である。
【００２３】
この解消方法では、互いに隣接する入力端子の間にマイグレーションによる絶縁不良が発生したとを判定した際、両入力端子に対してハイレベル電圧とロウレベル電圧をそれぞれ出力する。
【００２４】
両入力端子間に印加されたハイレベル電圧とロウレベル電圧の差分の電圧によりマイグレーションによる絶縁不良部に電流が流れ、この絶縁不良部が焼き切られる。これにより、防滴材を塗布しないで、このマイグレーションの問題を解消できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるパッケージ集積回路（ＰＩＣ）１を適用した製品の電気回路構成を例に図面に基づいて説明する。
【００２６】
（回路構成）
図１は、本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるパッケージ集積回路（ＰＩＣ）１を適用した製品の電気回路構成を説明する回路構成図である。
【００２７】
図２は、図１に示したＰＩＣ１の主な電気回路構成を説明する回路構成図である。
【００２８】
ＰＩＣ１は、第１入力端子である入出力切替端子（Ｉ／Ｏポート）２とこれと隣接する第２入力端子である入出力切替端子（Ｉ／Ｏポート）３を含めた複数のＩ／Ｏポート、及び、マイクロプロセッサユニット（ＭＰＵ）４等を備える。ＭＰＵ４は、後述する判定手段４１と出力手段の一部を構成する切替手段４２と記憶手段であるメモリ４３とを備える。
【００２９】
ＰＩＣ１は、各種センサや各種スイッチ等の出力を、複数のＩ／Ｏポートに入力し、ＭＰＵ４により種々の制御等を行うものであり、その一例を、図１に示す。
【００３０】
温度によって抵抗値が変化する温度センサ７を分割抵抗７１に接続し、それらの間の配線位置７４を、インピーダンス変換をするバッファ７２に接続し、保護抵抗７３を介してＩ／Ｏポート２に接続する。同様に、温度によって抵抗値が変化する温度センサ８を、分割抵抗８１に接続し、それらの間の配線位置８４を、インピーダンス変換をするバッファ８２に接続し、保護抵抗８３を介して、Ｉ／Ｏポート２に隣接するＩ／Ｏポート３に接続する。
【００３１】
これにより、センサ出力ＶＳ１、ＶＳ２が、それぞれ、Ｉ／Ｏポート２、３に入力する。センサ出力ＶＳ１、ＶＳ２は、温度センサ７、８の各抵抗値の変化に応じて変化する。また、電源端子５には、電源電圧ＶＤが印加され、接地端子６は、接地される。
【００３２】
次に、本発明の特徴であるＰＩＣ１の内部の主な電気回路構成について説明する。
【００３３】
ＰＩＣ１は、センサ出力ＶＳ１、ＶＳ２が、図２に示すように、それぞれ、Ｉ／Ｏポート２、３に入力し、内部抵抗２２、３２とアナログ／デジタル（Ａ／Ｄ）変換器２１、３１等を介してＭＰＵ４に入力するように構成されている。内部抵抗２２、３２は、Ａ／Ｄ変換器２１、３１を保護する保護抵抗であり、Ａ／Ｄ変換器２１、３１は、センサ出力ＶＳ１、ＶＳ２のアナログ値をデジタル値へ変換するものである。
【００３４】
出力手段の一部を構成する電界効果型トランジスタ（ＦＥＴ）２３、２４の間の配線位置２５は、Ｉ／Ｏポート２と内部抵抗２２の間の配線位置２６に接続され、ＦＥＴ２３、２４の各ゲートＧは、ＭＰＵ４に接続されている。同様に、出力手段の一部を構成するＦＥＴ３３、３４の間の配線位置３５は、Ｉ／Ｏポート３と内部抵抗３２の間の配線位置３６に接続され、ＦＥＴ３３、３４の各ゲートＧは、ＭＰＵ４に接続されている。
【００３５】
出力手段は、ＭＰＵ４の切替手段４２とＦＥＴ２３、２４、３３、３４とから構成される。尚、ＰＩＣ１は、図示しない配線基板に実装されている。
【００３６】
内部抵抗２２、３２は、高抵抗であるため、マイグレーション（エレクトロマイグレーション）が、配線基板上であってＩ／Ｏポート２、３の間に発生する場合がある。この場合に、配線基板上であってＩ／Ｏポート２、３の間に、マイグレーションによる絶縁不良が発生する、即ち、破線で示す実質的に短絡している短絡部９が形成される。
【００３７】
エレクトロマイグレーションは、電界の影響により、金属成分が非金属体上の狭い間隔を横切って移動する現象であり、この金属成分の移動により、非金属体上の狭い間隔に導電性が生じるものである。
【００３８】
配線基板上であって互いに隣接するＩ／Ｏポート２、３の間は、非金属体上の狭い間隔であり、且つ、センサ出力ＶＳ１、ＶＳ２が、Ｉ／Ｏポート２、３に常時入力されている。センサ出力ＶＳ１、ＶＳ２は、互いに異なる電圧であるため、Ｉ／Ｏポート２、３の間には、電界が常時発生している。これにより、Ｉ／Ｏポート２、３の間にマイグレーションが発生して、破線で示す短絡部９が、配線基板上であってＩ／Ｏポート２、３の間に形成される恐れがある。
【００３９】
このため、マイグレーションが発生した場合、Ｉ／Ｏポート２、３へ入力する電圧は、互いに同一である（ＶＳ１＋ＶＳ２）／２となる。また、センサ出力ＶＳ１、ＶＳ２は、それぞれ変動するため、Ｉ／Ｏポート２、３へ入力する電圧は、互いに同一であり且つ同一の値へ同時に変化している（ＶＳ１＋ＶＳ２）／２となる。本発明は、このことを利用したものである。
【００４０】
即ち、ＭＰＵ４の判定手段４１は、Ｉ／Ｏポート２へ入力したセンサ出力ＶＳ１とＩ／Ｏポート３へ入力したセンサ出力ＶＳ２とを常時検出すると共に、これらが第１の時間である判定時間ｔ１（数秒から１分程度）の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これによりＩ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生したと判定するものである。
【００４１】
尚、判定手段４１は、これ以外の状態では、Ｉ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生していないと判定する。また、判定手段４１は、この判定を判定プログラムとして記憶する電気的に書き換え可能な不揮発性メモリもしくはバックアップＲＡＭ（ランダムアクセスメモリ）等を含むメモリ４１ａを内蔵する。
【００４２】
ＭＰＵ４の切替手段４２は、判定手段４１がＩ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生していないと判定した際は、ＦＥＴ２３，２４、３３、３４の各ゲートＧにゲート電圧を印加しないが、絶縁不良が発生したと判定した際に、ＦＥＴ２３，３４の各ゲートＧのみにゲート電圧を、第２の時間である印加時間ｔ２（数１０ｍ秒程度）の間印加する。
【００４３】
前者のＦＥＴ２３，２４、３３、３４の各ゲートＧにゲート電圧を印加しないモードをオープンモードＭＯと称し、後者のＦＥＴ２３，３４の各ゲートＧのみにゲート電圧を印加するモードを電圧モードＭＶと称する。
【００４４】
切替手段４２は、判定手段４１の判定を受けて、オープンモードＭＯと電圧モードＭＶとを切り替えるものであり、この切替制御を切替プログラムとして記憶する電気的に書き換え可能な不揮発性メモリもしくはバックアップＲＡＭ（ランダムアクセスメモリ）等を含むメモリ４２ａを内蔵する。
【００４５】
ＦＥＴ２３，２４、３３、３４は、判定手段４１がＩ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生したと判定した際、電圧（Ｖ２５−Ｖ３５）を、配線位置２５、３５の間に短絡部９を介して印加時間ｔ２の間印加することにより、短絡部９を焼き切るものである。
【００４６】
具体的に、電圧モードＭＶでは、ＦＥＴ２３，３４の各ゲートＧのみにゲート電圧が印加されるため、ＦＥＴ２３，３４は、それぞれ、ソースＳとドレインＤの間で導通し、ＦＥＴ２４，３３は、それぞれ、ソースＳとドレインＤの間で非導通状態を維持する。これにより、配線位置２５には、電源電圧ＶＤがＦＥＴ２３のソースＳとドレインＤの間を介して印加され、配線位置３５は、ＦＥＴ３４のソースＳとドレインＤの間を介して接地される。
【００４７】
この結果、配線位置２５の電圧である電圧Ｖ２５は、ハイベル電圧である電源電圧ＶＤとなり、配線位置３５の電圧である電圧Ｖ３５は、ロウベル電圧である接地電位となる。
【００４８】
一方、オープンモードＭＯでは、ＦＥＴ２３，２４、３３、３４の各ゲートＧにゲート電圧が印加されないため、ＦＥＴ２３，２４、３３、３４は、それぞれ、ソースＳとドレインＤの間で非導通状態を維持する。これにより、配線位置２５、３５は、それぞれ、電源と接地に対して実質的に断線状態となる。
【００４９】
また、切替手段４２が電圧モードＭＶをオープンモードＭＯへ切り替えた後、判定手段４１がマイグレーションによる絶縁不良が発生していないと判定した際、判定手段４１は、マイグレーションによる絶縁不良が発生していたと決定する。ＭＰＵ４のメモリ４３は、この決定を記憶するものである。
【００５０】
メモリ４３は、ＰＩＣ１を適用した製品において、互いに隣接するＩ／Ｏポート２、３の間のマイグレーションの発生について、トレーサビリティ（製品ロット及び製品の使用地域等の追跡）を行うためのものである。
【００５１】
尚、メモリ４１ａ、４２ａを、それぞれ、判定手段４１と切替手段４２に内蔵させないで、メモリ４３がメモリ４１ａ、４２ａの機能を果たすように構成してもよい。
【００５２】
内部抵抗２２，３２は、それぞれ、電圧Ｖ２５、Ｖ３５がＡ／Ｄ変換器２１、３１へ直接印加されないようにＡ／Ｄ変換器２１、３１を保護する抵抗である。また、保護抵抗７３，８３は、それぞれ、電圧Ｖ２５、Ｖ３５がバッファ７２、８２へ直接印加されないようにバッファ７２、８２を保護する抵抗である。
【００５３】
（作動）
上述したように構成された本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるＰＩＣ１の作動について説明する。
【００５４】
図３は、図１中のＰＩＣ１の作動を説明する作動説明図である。図３では、縦軸を電圧Ｖとし、横軸を時間ｔとする。
【００５５】
オープンモードＭＯでは、図２において、ＭＰＵ４の切替手段４２は、ＦＥＴ２３，２４、３３、３４の各ゲートＧにゲート電圧を印加していない。このため、ＦＥＴ２３，２４、３３、３４は、それぞれ、ソースＳとドレインＤの間で非導通状態を維持し、これにより、配線位置２５、３５は、それぞれ、電源と接地に対して実質的に断線状態となっている。
【００５６】
この状態で、温度センサ７、８の各抵抗変化に応じて、センサ出力ＶＳ１、ＶＳ２は、それぞれ独立に変動し、Ｉ／Ｏポート２、３へ入力する。これにより、図３に示すように、配線位置２６の電圧Ｖ２６は、センサ出力ＶＳ１となり、配線位置３６の電圧Ｖ３６は、センサ出力ＶＳ２となり、それぞれ独立に変動する。
【００５７】
電圧Ｖ２６、３６（センサ出力ＶＳ１、ＶＳ２）は、互いに異なる電圧であるため、Ｉ／Ｏポート２、３の間には、電界が常時発生している。さらに、上述したように、内部抵抗２２、３２が高抵抗であるため、Ｉ／Ｏポート２、３の間にマイグレーションが発生して、破線で示す短絡部９が、配線基板上であってＩ／Ｏポート２、３の間に形成される場合がある。
【００５８】
マイグレーションが発生した場合、Ｉ／Ｏポート２、３へ入力する電圧は、図３に示すように、互いに同一である（ＶＳ１＋ＶＳ２）／２となる。即ち、電圧Ｖ２６と電圧Ｖ３６とが互いに等しい（ＶＳ１＋ＶＳ２）／２となる。
【００５９】
また、電圧Ｖ２６、３６は、それぞれ変動するため、電圧Ｖ２６、３６（Ｉ／Ｏポート２、３へ入力する電圧）は、互いに同一であり且つ同一の値へ同時に変化している（ＶＳ１＋ＶＳ２）／２となる。
【００６０】
ＭＰＵ４の判定手段４１は、メモリ４１ａに記憶されている判定プログラムに従って、マイグレーションの発生を判定する。具体的に、判定手段４１は、電圧Ｖ２６、３６（Ｉ／Ｏポート２、３へ入力する電圧）を常時検出すると共に、これらが判定時間ｔ１（数秒から１分程度）の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これによりＩ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生したと判定する。
【００６１】
切替手段４２は、メモリ４２ａに記憶されている切替プログラムに従い、判定手段４１のこの判定を受けて、オープンモードＭＯから電圧モードＭＶへ切り替える。具体的に、切替手段４２は、ＦＥＴ２３，２４、３３、３４の各ゲートＧにゲート電圧を印加していない状態から、ＦＥＴ２３，３４の各ゲートＧのみにゲート電圧を印加する状態に切り替える。
【００６２】
電圧モードＭＶでは、ＦＥＴ２３，３４の各ゲートＧのみにゲート電圧が印加されるため、ＦＥＴ２３，３４は、それぞれ、ソースＳとドレインＤの間で導通し、ＦＥＴ２４，３３は、それぞれ、ソースＳとドレインＤの間で非導通状態を維持する。これにより、配線位置２５（配線位置２６）には、電源電圧ＶＤがＦＥＴ２３のソースＳとドレインＤの間を介して印加され、配線位置３５（配線位置３６）は、ＦＥＴ３４のソースＳとドレインＤの間を介して接地される。
【００６３】
この結果、電圧Ｖ２６は、電源電圧ＶＤとなり、Ｖ３６は、０ボルト（接地電位）となる。このため電源電圧ＶＤが、配線位置２５、３５の間に短絡部９を介して印加され、短絡部９に電流が流れ、除去時間ｔＭの後に短絡部９が焼き切られる。これにより、短絡部９は、除去され、Ｉ／Ｏポート２、３には、図３中の破線で示すように、それぞれ、センサ出力ＶＳ１、ＶＳ２が入力する。しかし、電圧モードＭＶでは、ＦＥＴ２３，３４の各作用により、電圧Ｖ２６は、電源電圧ＶＤで維持され、Ｖ３６は、０ボルト（接地電位）で維持される。
【００６４】
ここで、Ａ／Ｄ変換器２１、３１は、内部抵抗２２，３２により、電圧Ｖ２６（電源電圧ＶＤ）が直接印加しないように保護されている。また、バッファ７２、８２は、保護抵抗７３，８３により、電圧Ｖ２６（電源電圧ＶＤ）が直接印加しないように保護されている。
【００６５】
切替手段４２は、除去時間ｔＭより長く設定されている印加時間ｔ２（数１０ｍ秒程度）の間電圧モードＭＶを維持した後、電圧モードＭＶからオープンモードＭＯへ切り替える（戻す）。これにより、電圧Ｖ２６は、センサ出力ＶＳ１となり、Ｖ３６は、センサ出力ＶＳ２となる。
【００６６】
この結果、防滴材を塗布しないで、互いに隣接するＩ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生する問題を解消できる。
【００６７】
このオープンモードＭＯで、判定手段４１がマイグレーションが発生していないと判定した場合、判定手段４１は、Ｉ／Ｏポート２、３の間にマイグレーションによる絶縁不良が発生していたと決定し、メモリ４３がこの決定を記憶する。
【００６８】
これにより、本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるＰＩＣ１を適用した製品において、互いに隣接するＩ／Ｏポート２、３の間のマイグレーションの発生について、トレーサビリティ（ＰＩＣ１の製造ロット及びその使用地域等の追跡）を行うことができる。
【００６９】
このトレーサビリティの結果をフィードバックする（例えば、使用状況や使用地域に合わせた設計条件を設定する）ことができる。これにより、本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるＰＩＣ１を適用した製品を、より効果的に上述の効果を発揮できる製品として提供することができる。例えば、マイグレーションが発生しやすい地域（高温多湿地域）では、判定時間ｔ１を短く設定し、印加時間ｔ２を長く設定する等である。
【００７０】
以上説明した本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるＰＩＣ１は、第１入力端子であるＩ／Ｏポート２と、Ｉ／Ｏポート２と隣接する第２入力端子であるＩ／Ｏポート３と、判定手段４１とを備える。判定手段４１は、Ｉ／Ｏポート２へ入力した第１入力電圧であるセンサ出力ＶＳ１とＩ／Ｏポート３へ入力した第２入力電圧であるセンサ出力ＶＳ２とを検出すると共に、これらが第１の時間である判定時間ｔ１の間互いに同一であり且つ同一の値へ同時に変化していることを検出した際、これにより、Ｉ／Ｏポート２、３との間にマイグレーションによる絶縁不良が発生したと判定する。
【００７１】
これにより、Ｉ／Ｏポート２、３との間にマイグレーションによる絶縁不良が発生したことを自動的に判定できる。このため、防滴材を塗布しないで、このマイグレーションの問題を解消できるマイグレーション絶縁不良の解消装置を容易に提供することができる。
【００７２】
尚、既存のＰＩＣ１を用いて、本発明を説明したが、これに限るものではない。本発明の特徴は、互いに隣接する入力端子へ入力する電圧が所定の時間の間互いに同一であり且つ同一の値へ同時に変化していることを検出した場合、この互いに隣接する入力端子の間にマイグレーションによる絶縁不良が発生したと判定する判定手段を備えることである。
【００７３】
このため、互いに隣接する入力端子２、３と判定手段４１とが単一のチップである必要はなく、複数のチップの組み合わせで構成することができ、例えば、それらを、カスタムＩＣとして構成することができる。
【００７４】
このことは、切替手段４２とメモリ４３についても同様であり、互いに隣接する入力端子２、３と判定手段４１と切替手段４２とメモリ４３とが単一のチップである必要はなく、複数のチップの組み合わせで構成することができ、例えば、それらが、カスタムＩＣとして構成することができる。
【００７５】
本発明は、１組の互いに隣接する入力端子にのみ適用するものではなく、複数組の互いに隣接する入力端子に対しても適用することができるものである。
【００７６】
また、温度センサ７、８に限らず、他のセンサ、何らかの信号等の電圧や電流を出力するものならば、これに対して本発明を適用できる。
【００７７】
また、電圧モードＭＶで、配線位置２６を電源電圧ＶＤとし、配線位置３６を接地電位としたが、この逆に制御することもできる。
【００７８】
また、出力手段の一部を、ＦＥＴ２３、２４、３３、３４から構成しているが、これに限るものではない。互いに隣接する入力端子に対して、その一方にハイレベル電圧とその他方にロウレベル電圧を出力することができ、且つ、これらの入力端子に対して実質的に断線状態とできるものであれば、これに対しても本発明を適用できる。
【図面の簡単な説明】
【００７９】
【図１】図１は、本発明の一実施形態によるマイグレーション絶縁不良の解消装置であるパッケージ集積回路（ＰＩＣ）１を適用した製品の電気回路構成を説明する回路構成図である。
【図２】図２は、図１に示したＰＩＣ１の主な電気回路構成を説明する回路構成図である。
【図３】図３は、図１中のＰＩＣ１の作動を説明する作動説明図である。
【符号の説明】
【００８０】
１    パッケージＩＣ（パッケージ集積回路、マイグレーション絶縁不良の解消装置）
２、３    Ｉ／Ｏポート（入出力切替端子、第１入力端子、第２入力端子）
２１、３１    Ａ／Ｄ変換器（アナログ／デジタル変換器）
２２、３２    内部抵抗
２３、２４、３３、３４    電界効果型トランジスタ（ＦＥＴ，出力手段）
２５、２６、３５、３６、７４、８４    配線位置
４    ＭＰＵ（マイクロプロセッサユニット）
４１    判定手段
４１ａ    メモリ
４２    切替手段（出力手段）
４２ａ    メモリ
４３    メモリ（記憶手段）
５    電源端子
６    接地端子
７、８    温度センサ
７１、８１    分割抵抗
７２、８２    バッファ
７３、８３    保護抵抗
９    短絡部
ＶＳ１、ＶＳ２    センサ出力（第１入力電圧、第２入力電圧）
ＶＤ    電源電圧（ハイベル電圧）
Ｖ２５、Ｖ３５    電圧（ハイベル電圧、ロウレベル電圧）
Ｖ２６、Ｖ３６    電圧
ＭＶ    電圧モード
ＭＯ    オープンモード
ｔ１    判定時間（第１の時間）
ｔ２    印加時間（第２の時間）
ｔＭ    除去時間
【図１】
2006267044.tif 000003
【図２】
2006267044.tif 000004
【図３】
2006267044.tif 000005