(57)【要約】【課題】  従来では、ベース領域と隣接する溝端部からの結晶欠陥により、コレクタ−ベース間の接合リーク電流が発生するという問題があった。【解決手段】  本発明では、溝部８の上端部１８から離間距離ｔ１を有するように、シリコン酸化膜１５及びＴＥＯＳ膜１６に開口部１７を形成する。開口部１７を利用して、ベース取り出し電極２１を形成する。そして、ベース取り出し電極２１から固相拡散により外部ベース領域１９を形成する。このとき、外部ベース領域１９と溝部８の上端部１８とは離間距離ｔ２を有する。この製造方法により、コレクタ−ベース間の接合リーク電流の発生を抑制することができる。【選択図】  図７
2006049685.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上面に、所望の領域に第１の開口部が設けられた第１の絶縁膜を形成し、該第１の開口部を介して前記半導体層に溝を形成する工程と、
前記溝近傍領域から前記半導体層の上端部が露出するように、前記第１の絶縁膜の一部を除去する工程と、
前記第１の絶縁膜を耐エッチングマスクとして用い、前記半導体層の上端部を除去するように前記半導体層をエッチングする工程と、
前記溝を第２の絶縁膜で埋設した後、前記第１の絶縁膜をストッパー膜として前記第２の絶縁膜を研磨する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層上面に第３の絶縁膜を堆積し、少なくとも前記溝を埋設する前記第２の絶縁膜と前記半導体層との境界領域上面を覆うように、選択的に前記第３の絶縁膜を除去した後、前記半導体層上面にシリコン膜を選択的に形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体層表面からコレクタ拡散層、ベース拡散層及びエミッタ拡散層を形成し、トランジスタを形成する半導体装置の製造方法において、
前記ベース拡散層が形成される領域に第２の開口部を設けるように、前記第３の絶縁膜を除去した後、前記第２の開口部に位置する前記シリコン膜から、前記シリコン膜に注入された不純物を前記半導体層に固相拡散させ、前記ベース拡散層を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ベース拡散層が前記境界領域から離間するように固相拡散させることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ法を用い、コレクタ−ベース間の接合リーク電流を防止する技術に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法に替えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い、半導体層表面の平坦性及び微細化を実現する製法がある。該ＳＴＩ法では、ドライエッチングにより形成した溝を絶縁膜で埋設し、該絶縁膜上面からトレンチを形成する。そして、トレンチ内壁に熱酸化膜を形成し、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＣＶＤ酸化膜を埋設する。その後、溝と隣接するようにベース領域を形成し、該ベース領域と電気的に接続するポリシリコン層をＣＶＤ酸化膜上面に形成するものがある（例えば、特許文献１参照。）。
【特許文献１】特開平９−８１１９号公報（第７−９頁、第１−１０図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置の製造方法では、ＲＩＥ法によりエピタキシャル層をエッチングして溝を形成した後、熱酸化法によるシリコン酸化膜及びＣＶＤ法によるシリコン酸化膜により、該溝を埋設する。そして、溝端部と隣接するようにベース領域を形成した後、ベース電極となるポリシリコン層を溝端部上面に形成する。特に、溝端部には、後工程での熱応力等のストレスにより、結晶欠陥が発生し易い。そして、該結晶欠陥により、コレクタ−ベース間の接合リーク電流が発生するという問題があった。また、結晶欠陥の度合いによっては、コレクタ−ベース間のＰＮ接合が破壊され、コレクタ−エミッタ間のリーク電流が発生するという問題があった。
【課題を解決するための手段】
【０００４】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層上面に、所望の領域に第１の開口部が設けられた第１の絶縁膜を形成し、該第１の開口部を介して前記半導体層に溝を形成する工程と、前記溝近傍領域から前記半導体層の上端部が露出するように、前記第１の絶縁膜の一部を除去する工程と、前記第１の絶縁膜を耐エッチングマスクとして用い、前記半導体層の上端部を除去するように前記半導体層をエッチングする工程と、前記溝を第２の絶縁膜で埋設した後、前記第１の絶縁膜をストッパー膜として前記第２の絶縁膜を研磨する工程とを有することを特徴とする。従って、本発明では、溝の上端部及び下端部に位置する半導体層をエッチングにより除去する工程を有する。この製造方法により、該上端部の半導体層への熱応力及び電界の集中を緩和することができる。そして、該下端部の半導体層から結晶欠陥が発生することを低減することができる。
【０００５】
また、本発明の半導体装置の製造方法では、前記半導体層上面に第３の絶縁膜を堆積し、少なくとも前記溝を埋設する前記第２の絶縁膜と前記半導体層との境界領域上面を覆うように、選択的に前記第３の絶縁膜を除去した後、前記半導体層上面にシリコン膜を選択的に形成する工程とを有することを特徴とする。従って、本発明では、第３の絶縁膜により、溝を埋設する第２の絶縁膜と半導体層との境界領域上面を覆う。そして、該境界領域上面に直接当接しないように、シリコン膜を形成する。この製造方法により、該上端部の半導体層への熱応力及び電界の集中を緩和することができる。
【０００６】
また、本発明の半導体装置の製造方法では、前記半導体層表面からコレクタ拡散層、ベース拡散層及びエミッタ拡散層を形成し、トランジスタを形成する半導体装置の製造方法において、前記ベース拡散層が形成される領域に第２の開口部を設けるように、前記第３の絶縁膜を除去した後、前記第２の開口部に位置する前記シリコン膜から、前記シリコン膜に注入された不純物を前記半導体層に固相拡散させ、前記ベース拡散層を形成することを特徴とする。従って、本発明では、溝を埋設する第１の絶縁膜と半導体層との境界領域上面と離間した領域からベース拡散層を形成できる。この製造方法により、コレクタ−ベース間の接合リーク電流の発生を低減することができる。
【０００７】
また、本発明の半導体装置の製造方法では、前記ベース拡散層が前記境界領域から離間するように固相拡散させることを特徴とする。従って、本発明では、溝端部から結晶欠陥が発生した場合でも、該結晶欠陥を避けることができる。この製造方法により、コレクタ−ベース間の接合リーク電流の発生を低減することができる。
【発明の効果】
【０００８】
本発明では、少なくともコレクタ拡散層とベース拡散層とを離間させる溝の端部上面を覆うように、絶縁膜を選択的に形成する。そして、ベース拡散層と電気的に接続するシリコン膜が、溝端部と、直接、当接しない構造とする。この製造方法により、溝端部から結晶欠陥が発生した場合でも、コレクタ−ベース間の接合リーク電流の発生を低減することができる。
【０００９】
また、本発明では、多結晶シリコン膜に注入された不純物を固層拡散させ、ベース拡散層を形成する。そして、溝端部上面を覆う絶縁膜により、溝端部と離間した領域からベース拡散層を形成でき、ベース拡散層と溝端部とを離間させることができる。この製造方法により、溝端部から結晶欠陥が発生した場合でも、コレクタ−ベース間の接合リーク電流の発生を低減することができる。
【００１０】
また、本発明では、半導体層表面から溝を形成し、溝の端部に位置する半導体層をエッチングした後に、前記溝を絶縁膜で埋設する。この製造方法により、溝端部等から結晶欠陥の発生を抑制でき、コレクタ−ベース間の接合リーク電流の発生を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１〜図１２を参照し、詳細に説明する。
【００１２】
図１から図１２は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、ＮＰＮ型のトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｎチャネル型のＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００１３】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面から、公知のフォトリソグラフィ技術により、Ｎ型の埋込拡散層２を形成する。その後、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層３を成長させる。
【００１４】
その後、エピタキシャル層３の表面にシリコン酸化膜を形成する。公知のフォトリソグラフィ技術により、Ｎ型の拡散領域４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００１５】
尚、本実施の形態での基板１及びエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。また、本実施の形態でのＮ型の拡散領域４が本発明の「コレクタ拡散層」に対応する。
【００１６】
次に、図２に示す如く、エピタキシャル層３表面にシリコン酸化膜５を形成し、シリコン酸化膜５の上面にシリコン窒化膜６を形成する。そして、公知のフォトリソグラフィ技術により、溝部８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、シリコン酸化膜５及びシリコン窒化膜６を除去した後、ドライエッチングによりエピタキシャル層３を５０００Å程度除去する。エピタキシャル層３には、その表面から溝部８が形成される。
【００１７】
尚、本実施の形態での溝部８が本発明の「溝」に対応し、本発明の「溝」は、エピタキシャル層３表面に対して窪んだ構造であれば良く、任意の製造方法により形成されても良い。また、本実施の形態でのシリコン酸化膜５及びシリコン窒化膜６が本発明の「第１の絶縁膜」に対応するが、本発明の「第１の絶縁膜」は、溝部８の形成の際に、また、ＣＭＰ法による研磨の際に利用できる膜であれば良い。
【００１８】
次に、図３に示す如く、フォトレジストを除去した後、溝部８の上端部７が露出するように、シリコン酸化膜５及びシリコン窒化膜６の一部を除去する。そして、シリコン窒化膜６をエッチングマスクとして用い、例えば、等方性のドライエッチングを行う。このエッチング工程により、溝部８の上端部７及び下端部９に位置するエピタキシャル層３が除去される。そして、溝部８の上端部７及び下端部９の形状は、エッチング前の形状よりも鈍角な形状となる。実際には、溝部８の上端部７及び下端部９の形状は、丸め形状となる。
【００１９】
つまり、本実施の形態では、溝部８の上端部７及び下端部９に位置するエピタキシャル層３を除去する際に、熱酸化法に替えてエッチングにより行うことで、Ｎ型の埋込拡散層２が必要以上に這い上がり、あるいは、這い下がることを抑制することができる。尚、Ｎ型の埋込拡散層２の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法を用いる場合でも良い。また、このエッチング工程により、溝部８形成時のエッチングダメージも除去できる。
【００２０】
次に、図４に示す如く、エピタキシャル層３上面に、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法により、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１０を堆積する。このとき、溝部８を埋設するように、ＮＳＧ膜１０を、例えば、６０００Å程度堆積する。
【００２１】
ＮＳＧ膜１０の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐａｒａｔｕｒｅ  Ｏｘｉｄｅ）膜１１を堆積する。このとき、ＨＴＯ膜１１を、例えば、３０００Å〜５０００Åの範囲内で堆積する。そして、ＨＴＯ膜１１は、ＮＳＧ膜１０よりも段差被覆性に優れた膜である。一方、ＮＳＧ膜１０は、ＨＴＯ膜１１よりも埋め込み特性に優れており、上述したように、溝部８の埋設に用いられる。
【００２２】
尚、本実施の形態でのＮＳＧ膜１０及びＨＴＯ膜１１が本発明の「第２の絶縁膜」に対応するが、本発明の「第２の絶縁膜」は溝部８を埋め込む膜であれば良い。また、本発明の「第２の絶縁膜」としては、少なくともＮＳＧ膜１０のみでも良い。
【００２３】
次に、図５に示す如く、公知のフォトリソグラフィ技術により、ＨＴＯ膜１１上面からドライエッチングにより、トレンチ１２を形成する。そして、トレンチ１２は、例えば、６μｍ程度の深さとなるように形成される。尚、トレンチ１２を形成する工程時に、ＨＴＯ膜１１もその表面から除去され、トレンチ１２形成後には、ＨＴＯ膜１１の膜厚も薄くなる。ここで、ＨＴＯ膜１１の膜厚を上述した範囲内で堆積するのは、ＨＴＯ膜１１の膜厚が３０００Åよりも薄い場合には、エッチング不良の問題が発生することもあるからである。一方、ＨＴＯ膜１１の膜厚が５０００Åよりも厚い場合には、ＮＳＧ膜１０及びＨＴＯ膜１１をパターニングするのが困難となることもあるからである。
【００２４】
その後、トレンチ１２内及びＨＴＯ膜１１の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜１３を堆積する。ＨＴＯ膜１３は３０００Å程度堆積され、トレンチ１２の内壁からトレンチ１２の一部が埋設される。その後、ＨＴＯ膜１３上面に、ＣＶＤ法により、多結晶シリコン膜１４を堆積する。多結晶シリコン膜１４は８０００Å程度堆積され、トレンチ１２内は多結晶シリコン膜１４により完全に埋設される。本実施の形態では、トレンチ１２に対し、ＨＴＯ膜１３を埋設した後に、多結晶シリコン膜１４を埋設する。この製造方法により、エピタキシャル層３上面への多結晶シリコン膜１４の堆積量を低減できる。そして、後工程のＣＭＰ法では、多結晶シリコン膜１４の研磨量を低減でき、高価なＣＭＰ法を用いた工程時間を短縮することができる。
【００２５】
次に、図６に示す如く、シリコン窒化膜６をストッパー膜として用い、ＣＭＰ法により、ＮＳＧ膜１０、ＨＴＯ膜１１、１３及び多結晶シリコン膜１４を研磨し、少なくともそれらの一部を除去する。この工程により、溝部８はＮＳＧ膜１０で埋設され、トレンチ１２はＨＴＯ膜１３及び多結晶シリコン膜１４で埋設された構造が得られる。その後、シリコン窒化膜６を約１６０℃のリン酸により除去した後、シリコン酸化膜５をバッファードフッ酸（ＢＨＦ）により除去する。
【００２６】
そして、エピタキシャル層３の表面にＣＶＤ法によりシリコン酸化膜１５を堆積した後、その上面を被覆するように、ＣＶＤ法によりＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜１６を堆積する。このとき、図示はしていないが、同一基板１に分離領域により複数の素子形成領域が形成され、その１つの素子形成領域にはＭＯＳトランジスタが形成されている。そして、シリコン酸化膜１５は、ＭＯＳトランジスタのゲート電極の保護膜として形成されるシリコン酸化膜と共用される。上述したように、シリコン酸化膜１５及びＴＥＯＳ膜１６は、ＣＶＤ法により堆積される。この製造方法により、Ｎ型の埋込拡散層２が、ＣＶＤ法による熱環境下において、必要以上に這い上がり、あるいは、這い下がることを抑止することができる。
【００２７】
尚、シリコン酸化膜１５は、必ずしもＣＶＤ法により堆積される場合に限定するものではない。Ｎ型の埋込拡散層２の這い上がりによる耐圧特性に影響を与えない範囲であれば、熱酸化法により形成される場合でも良い。また、本実施の形態でのシリコン酸化膜１５及びＴＥＯＳ膜１６が本発明の「第３の絶縁膜」に対応するが、本発明の「第３の絶縁膜」は溝部８の上端部１８（図７参照）とベース取り出し電極２１（図７参照）とを離間する膜であれば良い。
【００２８】
次に、ＮＰＮ型のトランジスタの外部ベース領域１９（図７参照）及び活性ベース領域２０（図７参照）の形成領域に開口部１７を形成するように、シリコン酸化膜１５及びＴＥＯＳ膜１６を選択的に除去する。図示したように、開口部１７は、溝部８の上端部１８から一定の離間距離ｔ１を有するように形成される。ここで、上端部１８は、図２で上述したように、溝部の上端部７をエッチングにより除去することで、新たに形成される上端部のことをいう。そして、上端部１８は、シリコン酸化膜１８と当接しているエピタキシャル層３の境界領域のことをいう。この構造により、ＴＥＯＳ膜１６上面に形成されるベース取り出し電極２１（図７参照）と溝部８の上端部１８とが当接することを防ぐことができる。そして、溝部８の上端部１８からエピタキシャル層３に結晶欠陥が発生した場合でも、該結晶欠陥を介してコレクタ−ベース間の接合リーク電流の発生を低減することができる。
【００２９】
次に、図７に示す如く、エピタキシャル層３の上面にアモルファスシリコン（ａ−Ｓｉ）膜を２０００Å程度堆積する。そして、その略全面に、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）をイオン注入する。ここで、予め、ａ−Ｓｉ形成ガス（Ｈ２とシリコンより成るガス、例えばシラン）に不純物を入れても良いし、不純物をデポジションしても良い。尚、本実施の形態では、ａ−Ｓｉ膜を拡散源として使用すると共に、ベース取り出し電極２１として活用する。そのため、抵抗値の制御や外部ベース領域１９の濃度制御を正確に行うことができるイオン注入が好ましい。
【００３０】
その後、ａ−Ｓｉ膜を被覆するように、プラズマＣＶＤ法により、ＴＥＯＳ膜２２を２０００Å程度堆積する。ここで、ＴＥＯＳ膜２２は、ａ−Ｓｉ膜がＰｏｌｙ−Ｓｉに変換されないように、低温で堆積され、ａ−Ｓｉ膜は、次工程のエッチング工程終了までａ−Ｓｉ状態で維持される。
【００３１】
次に、公知のフォトリソグラフィ技術により、活性ベース領域２０の形成領域に開口部２３を形成するように、ａ−Ｓｉ膜及びＴＥＯＳ膜２２をエッチングにより、選択的に除去する。そして、パターニングされたａ−Ｓｉ膜は、ベース取り出し電極２１として利用される。
【００３２】
ここで、本実施の形態では、ａ−Ｓｉ膜をＰｏｌｙ−Ｓｉに変換させないでパターニングするため、ベース取り出し電極２１及び活性ベース領域２０表面は、なだらかな表面に成る。つまり、活性ベース領域２０が形成される表面に凸凹が形成されていないため、活性ベース領域２０の拡散深さは何処をとってもほぼ均一となる。また、ベース取り出し電極２１の側壁に凸凹がないことで、後工程において、成長させるシリコン酸化膜２４やスペーサ２６（図８参照）の形状に影響を与えることもない。
【００３３】
次に、ベース取り出し電極２１の側壁やエピタキシャル層３表面に１００〜２００Å程度のシリコン酸化膜２４を形成する。そして、ベース取り出し電極２１中の不純物がエピタキシャル層３に固相拡散され、外部ベース領域１９が形成される。このとき、上述したように、外部ベース電極２１がエピタキシャル層３と当接する領域は、溝部８の上端部１８から一定の離間距離ｔ１を有している。そして、外部ベース領域１９は、溝部８の上端部１８から離間距離ｔ２を有するように形成される。つまり、本実施の形態では、一定の離間距離ｔ１を有するように、シリコン酸化膜１５及びＴＥＯＳ膜１６に開口部１７を形成し、固相拡散法を用いる。この製造方法では、エピタキシャル層３に不純物を、イオン注入した後、拡散させる製造方法と比較して、より位置精度良く、外部ベース領域１９を形成できる。
【００３４】
その後、公知のフォトリソグラフィ技術により、活性ベース領域２０を形成する部分に開口部が設けられたフォトレジスト２５を選択マスクとして形成する。そして、シリコン酸化膜２４を介して、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）を加速電圧１０〜３０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入する。フォトレジスト２５を除去し、イオン注入した不純物を拡散する。ここで、エピタキシャル層３表面の接続領域は凸凹に成らず、平坦性を維持しているので、コンタクト抵抗を低減することができる。尚、本実施の形態での外部ベース領域１９が本発明の「ベース拡散層」に対応する。しかしながら、上述したように、外部ベース領域１９及び活性ベース領域２０により、本実施の形態のベース領域を構成している。
【００３５】
次に、図８に示す如く、活性ベース領域２０に対応する、ベース取り出し電極２１及びＴＥＯＳ膜２２の側壁にスペーサ２６を形成する。このとき、スペーサ２６は、ａ−Ｓｉ膜またはＰｏｌｙ−Ｓｉ膜で形成され、異方性エッチングにより形成される。その後、活性ベース領域２０表面のシリコン酸化膜２４を、例えば、ウェットエッチングにより除去する。
【００３６】
露出した活性ベース領域２０上面を含め、Ｐｏｌｙ−Ｓｉまたはａ−Ｓｉから成るシリコン膜を堆積する。そして、シリコン膜には、エミッタ取り出し電極の抵抗値、エミッタ領域の不純物濃度が考慮され、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、公知のフォトリソグラフィ技術により、シリコン膜をエッチングにより、選択的に除去し、エミッタ取り出し電極２７を形成する。ここで、ベース取り出し電極２１とエミッタ取り出し電極２７とは、ＴＥＯＳ膜２２及びシリコン酸化膜２４により絶縁されている。
【００３７】
次に、図９に示す如く、エピタキシャル層３表面に、例えば、減圧ＣＶＤ法により、ＴＥＯＳ膜２８を堆積する。そして、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域４が露出するように、シリコン酸化膜１５及びＴＥＯＳ膜１６、２８をドライエッチングで選択的に除去する。このとき、Ｎ型の拡散領域４のみが露出するように、エッチング条件を設定できる。そのため、エピタキシャル層３の表面がオーバーエッチングされることを大幅に低減することができる。
【００３８】
次に、図１０に示す如く、公知のフォトリソグラフィ技術により、ベース取り出し電極２１の一部が露出するように、ＴＥＯＳ膜１６、２８をドライエッチングで選択的に除去する。このとき、ベース取り出し電極２１上面に堆積されたＴＥＯＳ膜１６、２８の膜厚のみを考慮して、エッチングの条件を設定できる。そのため、ベース取り出し電極２１の表面がオーバーエッチングされることを大幅に低減することができる。
【００３９】
その後、エミッタ取り出し電極２１上面及び側面のＴＥＯＳ膜２８を除去する。そして、露出しているＮ型の拡散領域４上面、ベース取り出し電極２１上面及びエミッタ取り出し電極２７上面に、選択的にコバルト層を形成し、アニール処理した後に、コバルト層を除去する。この処理時の加熱環境下において、露出しているＮ型の拡散領域４表面、ベース取り出し電極２１表面及びエミッタ取り出し電極２７表面には、コバルトシリサイド（ＣｏＳｉ２）膜２９が形成される。
【００４０】
尚、コバルト層を堆積し、アニール処理時の加熱環境下において、エミッタ取り出し電極２７内に注入し、拡散された不純物が、エミッタ取り出し電極２７から固相拡散する。そして、活性ベース領域２０の表面にＮ型のエミッタ領域３０を形成する。尚、本実施の形態でのＮ型のエミッタ領域３０が本発明の「エミッタ拡散層」に対応する。
【００４１】
次に、図１１に示す如く、エピタキシャル層３上面に、ＣＶＤ法により、シリコン窒化膜（図示せず）を堆積する。その後、シリコン窒化膜上面に液体ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を塗布し、ＳＯＧ膜３１を形成する。そして、ＳＯＧ膜３１上面に、減圧ＣＶＤ法により、ＴＥＯＳ膜３２を堆積する。
【００４２】
ＴＥＯＳ膜３２表面の平坦性を確保するために、ＣＭＰ法により、基板１の表面側からエッチバックする。そして、公知のフォトリソグラフィ技術により、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、ＳＯＧ膜３１、ＴＥＯＳ膜３２等にコンタクトホール３３、３４、３５を形成する。
【００４３】
このとき、図示の如く、コレクタ電極用のコンタクトホール３３の深さが最も深く、コンタクトホール３３を形成するエッチング条件で、コンタクトホール３３、３４、３５を同時に形成する。上述したように、Ｎ型の拡散領域４表面、ベース取り出し電極２１表面及びエミッタ取り出し電極２７表面には、コバルトシリサイド膜２９が形成されている。そして、コバルトシリサイド膜２９をドライエッチングの際のエッチングストッパー膜として利用する。その結果、同一工程でコンタクトホール３３、３４、３５を形成しても、特に、ベース取り出し電極２１表面及びエミッタ取り出し電極２７表面がオーバーエッチングされることを防ぐことができる。その後、露出したコバルトシリサイド膜２９表面、コンタクトホール３３、３４、３５側壁及びＴＥＯＳ膜３２表面に、バリアメタル膜３６を形成する。
【００４４】
最後に、図１２に示す如く、コンタクトホール３３、３４、３５内をタングステン（Ｗ）膜３７で埋設する。そして、Ｗ膜３７及びバリアメタル膜３６上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術により、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、コレクタ電極３８、エミッタ電極３９、ベース電極４０を形成する。
【００４５】
上述したように、本実施の形態では、ベース取り出し電極２１を形成する工程の前に、エピタキシャル層３上面にシリコン酸化膜１５及びＴＥＯＳ膜を形成する工程を有する。この製造方法により、溝部８の上端部１８とベース取り出し電極２１とが、直接、当接しない構造を実現できる。そして、溝部８形成後の熱処理工程による熱応力が作用し、溝部８の上端部１８から結晶欠陥が発生した場合でも、該結晶欠陥により、コレクタ−ベース間の接合リーク電流の発生を抑制することができる。
【００４６】
更に、ベース取り出し電極２１を利用し、固相拡散により外部ベース領域１９を形成することで、外部ベース領域１９と溝部８の上端部１８とは離間距離ｔ２を有する。つまり、溝部８の上端部１８から結晶欠陥が発生した場合でも、該結晶欠陥を避けるように、外部ベース領域１９を形成することができる。
【００４７】
また、Ｎ型の埋込拡散層２を形成した後に、例えば、熱酸化法等の高温処理工程を低減する。そして、Ｎ型の埋込拡散層２が、後工程の熱処理により必要以上に這い上がり、あるいは、這い下がることを防止する。この製造方法により、エピタキシャル層３の厚みを薄くできるので、工程負荷を低減できる。また、エピタキシャル層３の厚みを薄くすることで、分離領域を構成するトレンチ１２の深さを浅くでき、工程負荷を低減できる。
【００４８】
また、Ｎ型の拡散領域４表面、ベース取り出し電極２１表面及びエミッタ取り出し電極２７表面に形成されたコバルトシリサイド膜２９は、コンタクトホール３３、３４、３５を形成する際のエッチングストッパー膜として用いられる。そして、コバルトシリサイド膜２９は、マスクずれが考慮され、コンタクトホール領域よりも広い領域に形成される。特に、ベース取り出し電極２１では、電流は基板１と水平方向にも流れるので、コバルトシリサイド膜２９により低抵抗化を実現できる。
【００４９】
また、上述した製造方法により形成された半導体装置では、エピタキシャル層３の厚みを薄くしても、ベース領域の底面からコレクタ領域の上面までの幅を確保でき、所望の耐圧特性を得ることができる。更に、エピタキシャル層３の厚みが薄くなることで、コレクタ領域での抵抗値が下がり、高周波特性も向上させることができる。一方、Ｎ型の埋込拡散層２の這い下がりを低減することで、半導体基板とコレクタ領域との間の寄生容量が低減し、高周波特性を維持することができる。
【００５０】
尚、本実施の形態では、気相成長法として、例えば、ＣＶＤ法を用いる場合について説明したが、ＣＶＤ法に限定するものではない。その他にも、蒸着等の物理的気相成長法を用いる場合でも良い。つまり、熱酸化法のように、半導体基板に高温の熱処理を加える工程を大幅に低減できる製法であれば良い。また、シリサイドとして、コバルトシリサイド膜を用いる場合について説明したが、この場合に限定するものではない。例えば、コバルトシリサイド膜に替えて、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等を用いても、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５２】
２  Ｎ型の埋込拡散層
３  エピタキシャル層
４  Ｎ型の拡散領域
８  溝部
１０  ＮＳＧ膜
１１  ＨＴＯ膜
１２  トレンチ
１３  ＨＴＯ膜
１４  多結晶シリコン膜
１５  シリコン酸化膜
１６  ＴＥＯＳ膜
１８  上端部
２１  ベース取り出し電極
２２  ＴＥＯＳ膜
２７  エミッタ取り出し電極
２８  ＴＥＯＳ膜
２９  コバルトシリサイド膜
３３  コンタクトホール
３４  コンタクトホール
３５  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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