(57)【要約】【課題】ダイナミックランダムアクセスメモリを使用した半導体システムにおいて、高速データ転送と低消費電力を両立させる。【解決手段】アドレシング部１０１及びアドレスビット設定部１０２を備え、連続アドレスを同一バンクへマッピングする領域と各々異なるバンクへマッピングする領域との２種類のアドレシング方法を実行する。【選択図】図１
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【特許請求の範囲】
【請求項１】
指定バンク単位でセルフリフレッシュ可能な複数バンクを有するＤＲＡＭのアドレシング方法であって、
アクセスアドレスの設定領域によりバンク選択方法を変更することを特徴とするアドレシング方法。
【請求項２】
指定バンク単位でセルフリフレッシュ可能な複数バンクを有するＤＲＡＭと前記ＤＲＡＭにアクセス要求するマスタ装置との間の制御を行うメモリアクセス装置であって、
前記マスタ装置からのアクセス要求アドレスを前記ＤＲＡＭのバンクアドレスとロウアドレスとカラムアドレスにデコードするアドレシング手段と、
前記アクセス要求アドレスの最上位側ビットの値により前記ＤＲＡＭのバンクを選択するアドレスビット位置をそれぞれ指定するアドレスビット設定手段と、
を備えることを特徴とするメモリアクセス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話やＰＤＡ（個人用携帯情報端末）などのデータ処理装置の低消費電力で高速データ転送可能なアドレシング方法に関する。
【背景技術】
【０００２】
従来、低消費電力特性を要求される携帯電話やＰＤＡなどのシステムにおいて、待機状態にあるアプリケーションソフトは、未起動時であってもメモリ上のシステム関連データを保持する必要があるため、全メモリデータを保持している。
【０００３】
図５は、従来のメモリアドレシング方法のＣＰＵアドレスビット列のビット構成図である。マスタ装置のＣＰＵは、ＤＲＡＭ等のメモリに対する物理アドレスのアドレシングをリニアアドレスで割り当て、保持する必要のあるデータ容量分のバンクのみを指定し、データ保持する。その際、ＣＰＵアドレスビットを使用してメモリの情報データをアクセスする。ＣＰＵアドレスビットは、最上位ＭＳ側から最下位ＬＳ側に向かって順に、メモリアドレシングの対象とするバンクを選択する情報であるバンク選択ビット２０−２、バンク位置を特定するための情報であるロウアドレス２０−３及びカラムアドレス２０−４、及び連続転送データ量を指定するＤＲＡＭバースト長アドレスビット数２０−５を有する。メモリとしてＤＲＡＭを使用する場合、低消費電力のため非アクセス時にはページを閉じるためオートプリチャージ付きリード／ライトコマンドでアクセスを行うか、アクセス後にプリチャージコマンドを発行する。
【０００４】
図６は、従来のメモリアドレシング方法によるＣＰＵアドレス空間からＤＲＡＭアドレス空間へのデータ転送を説明するための概念図である。選択された領域が図中左側に示すＣＰＵアドレス空間のデータ保持領域３０−１において、例えば右上がり斜線で示すデータ保持システムデータ領域を図中右側に示すＤＲＡＭアドレス空間にマッピングする場合、ＤＲＡＭの各バンクの選択はバンク選択ビット２０−２の値により決定する。この場合、アドレシング及びＤＲＡＭに対するアクセスは、データ保持領域３０−１の先頭部分（右下がり斜線部）にバンクを選択するアドレスビット情報をまとめて設定する。ＣＰＵアドレス空間のデータ保持領域３０−１の固定領域は、矢印で示すバンク情報に対応するバンクを図中右側に示すＤＲＡＭの、例えばバンク０、１、２、３の同一バンクへマッピングする。データ保持が必要なシステムデータ領域はこの領域設定に配置する。
【０００５】
次に、シリアルデータ領域３０−２の情報データを転送する場合、アドレシング及びＤＲＡＭに対するアクセスは図示のＣＰＵアドレス空間の右下がり斜線部分で示されるように、マスタ装置のＣＰＵの転送データの連続アドレスは、各バンクの選択ビット２０−２に対応して矢印で示す方向にＤＲＡＭのバンク、例えばバンク４、５、６、７へまとめてマッピングされる。
【０００６】
図７は、従来のメモリアドレシング方法のアクセスタイミングを示す。例えば、アクセスａに対するバンク１のアクティブコマンドａ４０−１及びオートプリチャージ付リードコマンドａ４０−２は、クロック信号ＣＬＫと同期した物理的データ転送に要するレイテンシ４５の遅延時間を経て、アクセスａに対するデータ４６−１を出力し、アイドル待ち状態４７となる。
【０００７】
次いで、アクセスｂに対するバンク２のアクティブコマンドｂ４２−１及びオートプリチャージ付リードコマンドｂ４２−２は、アクセスａに対するデータ出力後、アクセスｂに対するデータ４６−２を出力する。
【０００８】
以下同様に、例えばアクセスｃに対するバンク３のアクティブコマンドｃ４４−１及びオートプリチャージ付リードコマンドｃ４４−２は、アクセスｂに対するデータ出力後、アクセスｃに対するデータを出力する。
【０００９】
しかしながら、上記従来のメモリアドレシング方法にあっては、メモリに複数バンクを有し、指定バンク単位でセルフリフレッシュ可能なＤＲＡＭを使用して全てのメモリのデータを保持する場合、待機時の消費電力が大きいという事情があった。また、保持する必要のあるデータ容量分のバンクのみデータ保持するには待機時の消費電力は小さくなるが、マスタ装置から要求されるアドレスに対し、メモリに対する物理アドレスのアドレシングをリニアアドレスで割り当てているため、連続したアドレスへのアクセス時、プリチャージ後のアイドル遷移までの待ち時間と次のコマンド発行時間により、メモリアクセスのレイテンシが大きくなり高速性が失われるという事情があった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のメモリアドレシング方法にあっては、メモリに複数バンクを有し指定バンク単位でセルフリフレッシュ可能なＤＲＡＭを使用する場合、全てのメモリのデータを保持するには待機時の消費電力が大きいという事情があった。また、保持する必要のあるデータ容量分のバンクのみデータ保持するには待機時の消費電力は小さくなるが、マスタ装置から要求されるアドレスに対し、メモリに対する物理アドレスのアドレシングをリニアアドレスで割り当てているため、連続したアドレスへのアクセス時、プリチャージ後のアイドル遷移までの待ち時間と次のコマンド発行時間により、メモリアクセスのレイテンシが大きくなり高速性が失われるという事情があった。
【００１１】
本発明は、メモリに複数バンクを有するＤＲＡＭを使用するシステムにおいて、待機時及び非アクセス時の低消費電力性とアプリケーション動作時の高速性を両立することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のアドレシング方法は、アクセスアドレスの設定領域によりバンク選択方法を変更する。
【００１３】
この構成により、バンクを選択したアドレシング方法が可能となる。
【００１４】
本発明のメモリアクセス装置は、マスタ装置からのアクセス要求アドレスをＤＲＡＭのバンクアドレスとロウアドレスとカラムアドレスにデコードするアドレシング手段と、アクセス要求アドレスの最上位側ビットの値によりＤＲＡＭのバンクを選択するアドレスビット位置をそれぞれ指定するアドレスビット設定手段とを具備する。
【００１５】
この構成により、マスタ装置からのアクセス要求アドレスをＤＲＡＭのバンクアドレスとロウアドレスとカラムアドレスにデコードし、アクセス要求アドレスの最上位側ビットの値によりＤＲＡＭのバンクを選択してアドレスビット位置をそれぞれ指定したメモリアクセスが実現できる。
【発明の効果】
【００１６】
本発明によれば、バンクを選択したアドレシングにより、マスタ装置がＣＰＵなどのアクセス要求の多くが連続したアドレスとなる場合、バス帯域優先のアドレス領域に対する連続アドレスのアクセスにおいて、バンクを選択するアドレスビット位置を最下位側に設定し連続アクセスをＤＲＡＭの異なるバンクへのインターリーブアクセスにより実行するので、高速なメモリアドレシングを実現することができる。また、データ保持を行うアドレス領域に対してはＤＲＡＭのバンクを選択するアドレスビット位置を最上位側に設定し同一バンクへのアクセスを実行し該当バンクのデータを保持するので、待機時及び非アクセス時の低消費電力特性のメモリアドレシングを実現することができる。
【発明を実施するための最良の形態】
【００１７】
次に、具体的に本発明のメモリアドレシング方法の実施形態を示す。
図１は、本実施形態のシステムの構成を示すブロック図である。ＣＰＵ１００は、アクセス要求されたアドレスに対して、既に領域選択ビット数及び領域ごとにアドレシング方法が設定されているアドレスビット設定部１０２の値を参照する。次いで、アドレシング部１０１で領域ごとにアクセス要求されたアドレスに対してＤＲＡＭ１０５ａ、１０５ｂの各メモリモジュールであるバンク、各バンクのロウ及びカラムのアドレス等のアドレスを解読する。ＤＲＡＭ１０５ａ、１０５ｂは、複数バンクを有し、バンク単位でセルフリフレッシュ可能である。解読され特定されたこれらのアドレスの情報は、ＤＲＡＭ制御設定部１０４から制御情報を得ることによって、ＤＲＡＭ１０５ａ、１０５ｂに対するアクセスタイミングを生成するＤＲＡＭインターフェース部１０３を介してＤＲＡＭ１０５ａ、１０５ｂからアクセスされる。ＤＲＡＭ制御設定部１０４は、ＤＲＡＭに対するアクセスタイミングを設定する。ＤＲＡＭ１０５ａ、１０５ｂをアクセスすることによって得た情報データは、ＤＲＡＭインターフェース部１０３を介して得た情報データ信号１０３ｓによりＣＰＵ１００が処理する。本発明のメモリアドレシング方法は、ＤＲＡＭ１０５ａ、１０５ｂを複数のグループに分けて、各グループに交互にアクセスし、見かけ上のメモリへのアクセス速度を向上させるために、インターリーブ方式のアクセス可能なように複数バンクを有する。ＤＲＡＭチップ単体の指定バンク単位で自動的にリフレッシュを行うセルフリフレッシュによりデータ保持が可能なＤＲＡＭ１０５ａ、１０５ｂを有する。このＤＲＡＭ１０５ａ、１０５ｂのメモリに対してアクセス要求を発生するマスタ装置Ｍとの間でやりとりする情報データは、メモリアクセス装置のメモリアドレシング方法によって制御される。マスタ装置Ｍからのアクセス要求アドレスをＤＲＡＭ１０５ａ、１０５ｂのバンクアドレス、ロウアドレス、及びカラムアドレスにデコードするアドレシング部１０１、アクセス要求アドレスの最上位側ビットの値によりＤＲＡＭ１０５ａ、１０５ｂの各バンクを選択するアドレスビット位置をそれぞれ指定するアドレスビット設定部１０２を具備する。
【００１８】
この構成によりシステム上のＤＲＡＭ１０５ａ、１０５ｂのバンク数に合わせるため領域を選択するためのアドレスの最上位ＭＳ側ビットのビット幅と、その値で示されるそれぞれの領域のアドレシング方法を設定し、マスタ装置Ｍからのアクセス要求アドレスの値により、データ保持する領域に対してはマスタ装置Ｍからのアクセス要求アドレスに対してバンクを選択するアドレスビットを最上位側ビットとする。これによりＤＲＡＭ１０５ａ、１０５ｂのアドレスをリニアアドレスでアドレシングし、その指定した空間はデータ保持するアドレス領域とする。またバス帯域優先を行う領域に対してはマスタ装置からのアクセス要求アドレスに対してバンクを選択するアドレスビットを最下位側のＤＲＡＭバースト長分のアドレスビットを除いたビットとすることにより、ＤＲＡＭバースト長単位でマスタ装置からのアクセス要求アドレスが連続したアドレスの場合にも異なるバンクへのアドレシングとなり、その指定した空間はバス帯域優先を行うアドレス領域とする。
【００１９】
図２は、ＣＰＵアドレス空間のうち、（Ａ）にデータ保持アドレス領域のアドレシングブロックの構成を示すビット構成を示し、（Ｂ）にバス帯域優先アドレス領域のアドレシングブロックの内容を示すビット構成図を示す。データ保持アドレス領域アドレシングブロック５２の最上位ビット位置は、領域選択するビット数分を参照し領域を選択するための領域選択ビット５２−１を有する。領域選択ビットの下位ビット位置には、設定するＤＲＡＭ１０５ａ、１０５ｂの各バンクを指定するバンク選択ビット５２−２を有する。さらに最下位ビット位置に向かって、ＤＲＡＭ１０５ａ、１０５ｂの各バンクの位置を示すロウアドレスビット５２−３及びカラムアドレスビット５２−４、及びＤＲＡＭ１０５ａ、１０５ｂから１回のアドレス出力で連続データのバースト転送するバースト長アドレスビット５２−５を有する。バス帯域優先アドレシングブロック５４は、最上位から最下位に向かうビット位置に、領域選択ビット数分を参照し領域を選択するための領域選択ビット５４−１、ＤＲＡＭ１０５ａ、１０５ｂの各バンクの位置を示すロウアドレスビット５４−２及びカラムアドレスビット５４−３、ＤＲＡＭ１０５ａ、１０５ｂの各バンクを指定するバンク選択ビット５４−４、及びＤＲＡＭ１０５ａ、１０５ｂから１回のアドレス出力で連続データのバースト転送するバースト長アドレスビット５４−５を有する。
【００２０】
図３は、本実施形態のＣＰＵアドレス空間とＤＲＡＭアドレス空間の対応関係を説明する概念図である。以上のように構成されたアドレシングブロックにおいて、まず、情報データがアクセス要求されると、マスタ装置ＭのＣＰＵ１００は、アドレスビット設定部１０２に設定されたアクセス要求されたアドレスのアドレスビット列を参照し、最上位側の領域選択ビット数分を参照し領域を選択する。選択された領域が図中左側に示すＣＰＵアドレス空間のデータ保持領域６０−１において、例えば右上がり斜線で示すデータ保持システムデータ領域を図中右側に示すＤＲＡＭアドレス空間にマッピングする場合、ＤＲＡＭ１０５ａ、１０５ｂの各バンクの選択は領域選択ビット数を除いたアドレスビット列の最上位側のビットに位置するバンク選択ビット５２−２の値により決定する。この場合、アドレシング及びＤＲＡＭ１０５ａ、１０５ｂに対するアクセスは、データ保持領域６０−１の先頭部分（右下がり斜線部）にバンクを選択するアドレスビット情報をまとめて設定する。ＣＰＵアドレス空間のデータ保持領域６０−１の固定領域は、矢印で示すバンク情報に対応するバンクを図中右側に示すＤＲＡＭ１０５ａ、１０５ｂの、例えばバンク０、１、２、３の同一バンクへのマッピングとなる。データ保持が必要なシステムデータ領域はこの領域設定に配置する。
【００２１】
次に、選択された領域がバス帯域優先領域の場合、ＤＲＡＭ１０５ａ、１０５ｂの各バンクの選択はバンク選択ビット５４−４の値で決定する。この場合、バンク選択ビット５４−４の上位に、領域選択ビットを付加し、バス帯域優先領域設定する。アドレシング及びＤＲＡＭ１０５ａ、１０５ｂに対するアクセスは図示のＣＰＵアドレス空間のバス帯域優先アドレス領域６０−２の右下がり斜線部分で示されるように、マスタ装置ＭのＣＰＵ１００の連続アドレスの各々は、矢印で示す方向にＤＲＡＭ１０５ａ、１０５ｂのそれぞれ異なる各バンク、例えばバンク４、５、６、７と対応してマッピングされる。
【００２２】
このように、バス帯域優先アドレス領域６０−２を設けて複数の信号線でデータ処理し、ＤＲＡＭを複数のグループに分けて、各グループに交互にアクセスするインターリーブ方式アクセスを実行するので、見かけ上のメモリのアクセス速度が向上する。
【００２３】
図４は、本実施形態のメモリアドレシング方法のアクセスタイミングの一例を示す。例えば、アクセスａに対するバンク１のアクティブコマンドａ７０−１及びオートプリチャージ付リードコマンドａ７０−２は、クロック信号ＣＬＫと同期した物理的なデータ転送に要するレイテンシ７７の遅延時間を経て、アクセスａに対するデータ７８−１を出力する。次いで、アクセスｂに対するバンク２のアクティブコマンドｂ７２−１及びオートプリチャージ付リードコマンドｂ７２−２は、アクセスａに対するデータ出力の後、アクセスｂに対するデータ７８−２を出力する。
【００２４】
次いで、アクセスｃに対するバンク３のアクティブコマンドｃ７４−１及びオートプリチャージ付リードコマンドｃ７４−２は、アクセスｂに対するデータ出力後、アクセスｃに対するデータ７８−３を出力する。次いで、アクセスｄに対するバンク１のアクティブコマンドｄ７６−１及びオートプリチャージ付リードコマンドｄ７６−２は、アクセスｃに対するデータ出力の後、アクセスｄに対するデータ７８−４を出力する。
【００２５】
以上説明したように、マスタ装置ＭのＣＰＵ１００から連続アドレスアクセスのアクセスタイミングである場合、バス帯域優先領域のアドレシングは、連続アドレスがそれぞれ異なる各バンクと対応してマッピングされることによって、従来のものに比べて連続アドレスアクセスにおける高速性の点で優れた効果が得られる。また、データ保持が必要な領域も設定可能となっているため、従来のものと同等の低消費電力性も併せ持つという利点がある。
【産業上の利用可能性】
【００２６】
本発明のアドレシング方法は、バンクを選択したアドレシングにより、マスタ装置がＣＰＵなどのアクセス要求の多くが連続したアドレスとなる場合、バス帯域優先のアドレス領域に対する連続アドレスのアクセスにおいて、バンクを選択するアドレスビット位置を最下位側に設定し連続アクセスをＤＲＡＭの異なるバンクへのインターリーブアクセスにより実行するので、高速なメモリアドレシングを実現することができ、また、データ保持を行うアドレス領域に対してはＤＲＡＭのバンクを選択するアドレスビット位置を最上位側に設定し同一バンクへのアクセスを実行し該当バンクのデータを保持するので、待機時及び非アクセス時の低消費電力特性のメモリアドレシングを実現することができるという効果を有し、携帯電話やＰＤＡなどのデータ処理装置の低消費電力で高速データ転送可能なアドレシング方法等として有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係るシステムの構成を示すブロック図
【図２】ＣＰＵアドレス空間のうち、（Ａ）はデータ保持アドレス領域のアドレシングブロックの構成を示すビット構成図、（Ｂ）はバス帯域優先アドレス領域のアドレシングブロックの内容を示すビット構成図
【図３】ＣＰＵアドレス空間とＤＲＡＭアドレス空間の対応関係を説明する概念図
【図４】メモリアドレシング方法のアクセスタイミングの一例を示す図
【図５】従来のメモリアドレシング方法のＣＰＵアドレスビット列のビット構成図
【図６】従来のメモリアドレシング方法によるＣＰＵアドレス空間からＤＲＡＭアドレス空間へのデータ転送を説明するための概念図
【図７】従来のメモリアドレシング方法のアクセスタイミングを示す図
【符号の説明】
【００２８】
１００  ＣＰＵ
１０１  アドレシング部
１０２  アドレスビット設定部
１０３  ＤＲＡＭインターフェース部
１０４  ＤＲＡＭ制御設定部
１０５ａ、１０５ｂ  ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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