(57)【要約】      （修正有）【課題】  ドレイン−基板コンタクト間導通を防止できる、高信頼性を有する半導体装置及びその製造方法を提供する。【解決手段】  半導体基板Ｓに高濃度Ｎ型ソース領域８およびＰ型基板領域３を貫通し、かつ低濃度Ｎ型ドレイン領域２に達する複数のトレンチＴにゲート絶縁膜４を介してゲート電極５が埋め込まれている半導体装置において、半導体基板Ｓ内のＰ型基板領域３上に選択的に設けられた高濃度Ｎ型ソース領域８と、この領域８に隣接するように選択的に設けられた高濃度Ｐ型基板領域７と、基板表面領域の低濃度Ｎ型ドレイン領域２との間に中濃度Ｐ型基板領域１３とを備えること。【選択図】      図１
2006229182.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における下部に形成されていると共に部分的に前記半導体基板の表面まで延びている第１導電型の第１の半導体領域と、
前記半導体基板における前記第１の半導体領域の上に形成された第２導電型の第２の半導体領域と、
前記半導体基板における前記第２の半導体領域の上に形成された第１導電型の第３の半導体領域と、
前記第３の半導体領域と隣接するように前記半導体基板における前記第２の半導体領域の上に形成された第２導電型の第４の半導体領域と、
前記第２の半導体領域及び前記第３の半導体領域を貫通して前記第１の半導体領域に達するトレンチと、
前記トレンチの壁面上に形成されたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記第４の半導体領域と当該第４の半導体領域の側方に位置する前記第１の半導体領域とによって挟まれている部分の前記半導体基板における前記第２の半導体領域の上に形成された第２導電型の第５の半導体領域をさらに備え、
前記第１の半導体領域における前記半導体基板の表面まで延びている部分の上面、前記第３の半導体領域の上面、前記第４の半導体領域の上面及び前記第５の半導体領域の上面はそれぞれ、前記半導体基板の表面となっており、
前記第５の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第５の半導体領域は前記第４の半導体領域と接していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第５の半導体領域は、前記第１の半導体領域における前記半導体基板の表面まで延びている部分と接していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第４の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第５の半導体領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極の上面は、前記第３の半導体領域の上面と下面との間に位置することを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体装置において、
前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜をさらに備え、
前記絶縁膜の上面は、前記第３の半導体領域の上面と下面との間に位置することを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記第１の半導体領域は、不純物濃度が相対的に高い第１導電型の第６の半導体領域と、前記第６の半導体領域上に設けられ且つ不純物濃度が相対的に低い第１導電型の第７の半導体領域とを有することを特徴とする半導体装置。
【請求項９】
半導体基板に第１の導電型の第１の半導体領域を形成する工程（ａ）と、
前記第１の半導体領域内に第２導電型の第２の半導体領域を形成する工程（ｂ）と、
前記第２の半導体領域の上部に、第１導電型の第３の半導体領域と、前記第３の半導体領域と隣接する第２導電型の第４の半導体領域と、前記第４の半導体領域と前記第１の半導体領域のうち前記第４の半導体領域の側方に位置する部分とによって挟まれる第２導電型の第５の半導体領域とを形成する工程（ｃ）と、
前記半導体基板に、前記第１の半導体領域の所定の部位に達するトレンチを形成する工程（ｄ）と、
前記トレンチの壁面上にゲート絶縁膜を形成する工程（ｅ）と、
前記トレンチ内における前記ゲート絶縁膜の上にゲート電極を形成する工程（ｆ）とを備え、
前記工程（ｃ）において、前記第５の半導体領域の不純物濃度を前記第２の半導体領域の不純物濃度よりも高くすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記第４の半導体領域の不純物濃度を前記第２の半導体領域の不純物濃度よりも高くすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記第５の半導体領域の不純物濃度を前記第４の半導体領域の不純物濃度よりも低くすることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９〜１１のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記ゲート電極を、当該ゲート電極の上面が前記第３の半導体領域の上面と下面との間に位置するように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９〜１２のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）よりも後に、前記第２の半導体領域及び前記第５の半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９〜１３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｅ）との間に、前記トレンチの壁面を犠牲酸化して酸化膜を形成した後、当該酸化膜を除去する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）よりも後に、前記第５の半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記トレンチ内に導体膜を埋め込む工程（ｆ１）と、前記導体膜にエッチング処理を行なって前記ゲート電極を形成する工程（ｆ２）とを含み、
前記工程（ｆ１）と前記工程（ｆ２）との間に、イオン注入により第２導電型不純物を前記導体膜を介して前記半導体基板に導入することによって前記第５の半導体領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチＭＩＳ（Metal-Insulator-Semiconductor ）ゲート構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板中に形成されたトレンチ（trench：溝）内にゲート電極を埋め込むことにより形成されるトレンチゲート構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）やＭＩＳＦＥＴ（Field Effect Transistor ）等の半導体装置に応用され、特に電力用等の用途に有利な構造である。例えば、トレンチゲート構造を有するＩＧＢＴは、ＭＩＳＦＥＴの高入力インピーダンス特性とバイポーラ・トランジスタの低飽和電圧特性とを併せ持ち、無停電電源装置や各種のモータ駆動装置等に広範囲で利用されている。
【０００３】
図１０は、特許文献１に開示されている、従来のトレンチＭＩＳ（Metal-Insulator-Semiconductor ）ゲート構造を有する半導体装置の断面図である。図１０に示す従来の半導体装置は、全てのマスキングステップに対して平坦な表面を持つ一方、垂直なゲート電極へのコンタクトを形成することを可能としている。具体的には、第１導電型（Ｎ型）の高濃度ドレイン領域１１０及び低濃度ドレイン領域１１１の積層構造の上方に、上向き開口トレンチによって離隔された第２導電型（Ｐ型）の本体領域１２０ａ及び１２０ｂが形成されている。ここで、高濃度ドレイン領域１１０に対してドレインコンタクト１１７が取られる。また、本体領域１２０ａ及び１２０ｂのそれぞれにおける上向き開口トレンチの近傍には第１導電型のソース領域１２１ａ及び１２１ｂが形成されている。ソース領域１２１ａ及び１２１ｂのそれぞれの上並びに本体領域１２０ａ及び１２０ｂのそれぞれ上にはソース・本体コンタクトを取るためのメタルコンタクト１１８及び１１９が形成されている。
【０００４】
尚、上向き開口トレンチは、ソース領域１２１ａとソース領域１２１ｂとの間及び本体領域１２０ａと本体領域１２０ｂとの間を通って低濃度ドレイン領域１１１内に延在している。上向き開口トレンチの壁面に沿ってゲート絶縁膜１３２が形成されていると共に、上向き開口トレンチの上部を除く他の部分にはゲート絶縁膜１３２を介してゲート電極（垂直ゲート）１３３が埋め込まれている。ここで、ゲート電極１３３の上面は、ソース領域１２１ａ及び１２１ｂのそれぞれの高さの範囲内に位置する。また、ゲート電極１３３の上面上に位置する上向き開口トレンチ上部には絶縁膜１３５が埋め込まれており、該絶縁膜１３５の表面はメタルコンタクト１１８及び１１９のそれぞれの表面と面一になるように平坦化されている。
【０００５】
また、図示は省略しているが、図１０に示す構造体の上には絶縁膜が形成されており、それによって、平坦な表面を持つトランジスタが得られる。このようにして得られるトレンチＭＩＳゲート構造を有する半導体装置（ＭＩＳＦＥＴ）によると、製造が容易である。しかも、本体領域１２０ａ及び１２０ｂにおけるトレンチ側方のゲート絶縁膜１３２の近傍には、垂直方向に延びるチャネル領域１２２ｃ１及び１２２ｃ２が形成される。チャネル領域１２２ｃ１は、下方に設けられた低濃度ドレイン領域１１１と、上方に設けられたソース領域１２１ａとによって挟まれている。チャネル領域１２２ｃ２は、下方に設けられた低濃度ドレイン領域１１１と、上方に設けられたソース領域１２１ｂとによって挟まれている。このように、チャネル領域１２２ｃ１及び１２２ｃ２が垂直方向に延びていることによって、キャリアが垂直下方向に継続して流れるため、オン抵抗の低減が可能である。
【特許文献１】特許第２６６２２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置においては、集積回路の微細化が進み、ゲート電極が埋め込まれるトレンチ同士の間隔が狭くなると、本体領域１２０ａ及び１２０ｂとドレインコンタクト１１７との間に高電位差がかかるため、ドレイン側から延びてきた空乏層が本体領域１２０ａ及び１２０ｂのうちの低濃度領域にまで拡がってしまう。その結果、ドレイン−基板コンタクト（ソース・本体コンタクト）間に導通が生じる危険性がある。
【０００７】
前記に鑑み、本発明の目的は、ドレイン−基板コンタクト間導通を防止できる、高信頼性を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板における下部に形成されていると共に部分的に前記半導体基板の表面まで延びている第１導電型の第１の半導体領域と、前記半導体基板における前記第１の半導体領域の上に形成された第２導電型の第２の半導体領域と、前記半導体基板における前記第２の半導体領域の上に形成された第１導電型の第３の半導体領域と、前記第３の半導体領域と隣接するように前記半導体基板における前記第２の半導体領域の上に形成された第２導電型の第４の半導体領域と、前記第２の半導体領域及び前記第３の半導体領域を貫通して前記第１の半導体領域に達するトレンチと、前記トレンチの壁面上に形成されたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の上に形成されたゲート電極とを備え、前記第４の半導体領域と当該第４の半導体領域の側方に位置する前記第１の半導体領域とによって挟まれている部分の前記半導体基板における前記第２の半導体領域の上に形成された第２導電型の第５の半導体領域をさらに備え、前記第１の半導体領域における前記半導体基板の表面まで延びている部分の上面、前記第３の半導体領域の上面、前記第４の半導体領域の上面及び前記第５の半導体領域の上面はそれぞれ、前記半導体基板の表面となっており、前記第５の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高い。
【０００９】
本発明の半導体装置によると、第２導電型の第４の半導体領域（基板領域の一部）と、第１導電型の第１の半導体領域の基板表面近傍部分（つまりドレイン領域）との間に、基板領域本体である第２導電型の第２の半導体領域よりも不純物濃度が高い第２導電型の第５の半導体領域（基板領域の一部）が介在している。このため、ドレイン領域から延びてくる空乏層の拡がりを抑制することが可能になる。従って、ドレイン−基板コンタクト間のリーク電流（導通）を防止することが可能になる。
【００１０】
本発明の半導体装置において、前記第５の半導体領域は前記第４の半導体領域と接していてもよい。また、この場合、前記第５の半導体領域は、前記第１の半導体領域における前記半導体基板の表面まで延びている部分と接していてもよい。
【００１１】
本発明の半導体装置において、前記第４の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高いことが好ましい。
【００１２】
このようにすると、基板コンタクト抵抗を低減することができる。
【００１３】
本発明の半導体装置において、前記第５の半導体領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低いことが好ましい。
【００１４】
このようにすると、ドレイン−基板コンタクト間の耐圧の劣化を防止することができる。
【００１５】
本発明の半導体装置において、前記ゲート電極の上面は、前記第３の半導体領域の上面と下面との間に位置することが好ましい。
【００１６】
このようにすると、トレンチの上部に位置するソース領域の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。
【００１７】
本発明の半導体装置において、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜をさらに備え、前記絶縁膜の上面は、前記第３の半導体領域の上面と下面との間に位置することが好ましい。
【００１８】
このようにすると、ゲート電極の上に絶縁膜を介してソース電極を形成することができるため、トレンチの両側に形成されたソース領域同士をソース電極によって容易に接続することができる。
【００１９】
本発明の半導体装置において、前記第１の半導体領域は、不純物濃度が相対的に高い第１導電型の第６の半導体領域と、前記第６の半導体領域上に設けられ且つ不純物濃度が相対的に低い第１導電型の第７の半導体領域とを有することが好ましい。
【００２０】
このようにすると、チャネル領域となる第２の半導体領域は、不純物濃度が相対的に低い第１導電型の第７の半導体領域と接する一方、不純物濃度が相対的に高い第１導電型の第６の半導体領域からは離間して設けられるため、オン電流の低減を図ることができる。
【００２１】
本発明に係る半導体装置の製造方法は、半導体基板に第１の導電型の第１の半導体領域を形成する工程（ａ）と、前記第１の半導体領域内に第２導電型の第２の半導体領域を形成する工程（ｂ）と、前記第２の半導体領域の上部に、第１導電型の第３の半導体領域と、前記第３の半導体領域と隣接する第２導電型の第４の半導体領域と、前記第４の半導体領域と前記第１の半導体領域のうち前記第４の半導体領域の側方に位置する部分とによって挟まれる第２導電型の第５の半導体領域とを形成する工程（ｃ）と、前記半導体基板に、前記第１の半導体領域の所定の部位に達するトレンチを形成する工程（ｄ）と、前記トレンチの壁面上にゲート絶縁膜を形成する工程（ｅ）と、前記トレンチ内における前記ゲート絶縁膜の上にゲート電極を形成する工程（ｆ）とを備え、前記工程（ｃ）において、前記第５の半導体領域の不純物濃度を前記第２の半導体領域の不純物濃度よりも高くする。
【００２２】
すなわち、本発明に係る半導体装置の製造方法は、前述の本発明に係る半導体装置を製造するための方法であるので、前述の本発明に係る半導体装置と同様の効果が得られる。
【００２３】
本発明の半導体装置の製造方法において、前記工程（ｃ）において、前記第４の半導体領域の不純物濃度を前記第２の半導体領域の不純物濃度よりも高くすることが好ましい。
【００２４】
このようにすると、基板コンタクト抵抗を低減することができる。
【００２５】
本発明の半導体装置の製造方法において、前記工程（ｃ）において、前記第５の半導体領域の不純物濃度を前記第４の半導体領域の不純物濃度よりも低くすることが好ましい。
【００２６】
このようにすると、ドレイン−基板コンタクト間の耐圧の劣化を防止することができる。
【００２７】
本発明の半導体装置の製造方法において、前記工程（ｆ）において、前記ゲート電極を、当該ゲート電極の上面が前記第３の半導体領域の上面と下面との間に位置するように形成することが好ましい。
【００２８】
このようにすると、トレンチの上部に位置するソース領域の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。
【００２９】
本発明の半導体装置の製造方法において、前記工程（ｅ）よりも後に、前記第２の半導体領域及び前記第５の半導体領域を形成することが好ましい。
【００３０】
このようにすると、ゲート絶縁膜形成工程（例えば酸化工程）に起因する第２導電型不純物の絶縁膜中への過剰な吸い出しを防ぐことができる。従って、チャネル領域となる基板領域（第２の半導体領域）の不純物濃度を容易に制御できるので、所望のＶｔを得ることが可能になる。
【００３１】
本発明の半導体装置の製造方法において、前記工程（ｄ）と前記工程（ｅ）との間に、前記トレンチの壁面を犠牲酸化して酸化膜を形成した後、当該酸化膜を除去する工程をさらに備えていることが好ましい。
【００３２】
このようにすると、トレンチの壁面を平滑化することができる。また、トレンチ壁面の犠牲酸化よりも後に、第２の半導体領域からなるチャネル領域を形成した場合には、当該犠牲酸化に起因する第２の半導体領域中の不純物の酸化膜中への過剰な吸い出しを防ぐことができる。従って、チャネル領域の不純物濃度をより容易に制御できるので、所望のＶｔをより確実に得ることが可能になる。
【００３３】
本発明の半導体装置の製造方法において、前記工程（ｆ）よりも後に、前記第５の半導体領域を形成することが好ましい。
【００３４】
このようにすると、トレンチ内のゲート絶縁膜上をゲート電極によって覆いながら第５の半導体領域を形成できるため、ゲート絶縁膜にダメージ等を与えることなく第５の半導体領域を形成することができる。
【００３５】
本発明の半導体装置の製造方法において、前記工程（ｆ）は、前記トレンチ内に導体膜を埋め込む工程（ｆ１）と、前記導体膜にエッチング処理を行なって前記ゲート電極を形成する工程（ｆ２）とを含み、前記工程（ｆ１）と前記工程（ｆ２）との間に、イオン注入により第２導電型不純物を前記導体膜を介して前記半導体基板に導入することによって前記第５の半導体領域を形成することが好ましい。
【００３６】
このようにすると、イオン注入に起因するゲート絶縁膜の膜質の劣化を防止しながら、ゲート絶縁膜形成工程（例えば酸化工程）に起因する第２導電型不純物の絶縁膜中への過剰な吸い出しを防ぐことができる。
【発明の効果】
【００３７】
本発明によると、ドレイン領域から延びてくる空乏層の拡がりを抑制し、それによってドレイン−基板コンタクト間のリーク電流（導通）を防止することが可能になるので、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、以下に示す実施形態においては、一例として縦型トレンチゲート構造を有するＭＩＳＦＥＴを挙げているが、本発明は、縦型トレンチＩＧＢＴ、縦型ＭＩＳＦＥＴ又は横型トレンチＭＩＳＦＥＴ等のトレンチＭＩＳゲート構造を有する半導体装置全般に適用できる。また、以下の説明においては、一例として第１導電型をＮ型、第２導電型をＰ型とするが、第１導電型がＰ型で第２導電型がＮ型であっても良い。
【００３９】
（実施形態）
−半導体装置の構造−
図１は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図であり、図２（ａ）は、図１に示す構造を正面側から見た断面図であり、図２（ｂ）は、図１に示す構造を右側面側から見た断面図である。尚、図１及び図２（ａ）、（ｂ）においては、構造を見やすくするために、コンタクト電極１０の下側に設けられるバリアメタル層の図示を省略している。
【００４０】
図１（ａ）に示すように、本実施形態の半導体装置は、シリコンからなる半導体基板Ｓの少なくとも裏面近傍領域に形成された高濃度Ｎ型ドレイン領域１と、半導体基板Ｓ内における高濃度Ｎ型ドレイン領域１の上に設けられ且つ部分的に半導体基板Ｓの表面まで達する低濃度Ｎ型ドレイン領域２と、半導体基板Ｓ内における低濃度Ｎ型ドレイン領域２の上に設けられたＰ型基板領域３と、半導体基板Ｓ内におけるＰ型基板領域３の上に選択的に設けられた高濃度Ｎ型ソース領域８と、半導体基板Ｓ内におけるＰ型基板領域３の上に高濃度Ｎ型ソース領域８と隣接するように選択的に設けられた高濃度Ｐ型基板領域７と、半導体基板Ｓ内におけるＰ型基板領域３の上に高濃度Ｐ型基板領域７と基板表面領域の低濃度Ｎ型ドレイン領域２とによって挟まれるように選択的に設けられた中濃度Ｐ型基板領域１３を備えている。すなわち、中濃度Ｐ型基板領域１３は、Ｐ型基板領域３上において、高濃度Ｐ型基板領域７を挟んで高濃度Ｎ型ソース領域８から離れる方向に形成されている。ここで、半導体基板Ｓは、高濃度Ｎ型ドレイン領域１が形成されたシリコン基板と該シリコン基板上に形成されたシリコンエピタキシャル層とから構成されており、本実施形態では当該シリコンエピタキシャル層が低濃度Ｎ型ドレイン領域２となる。
【００４１】
尚、高濃度Ｐ型基板領域７におけるＰ型不純物の濃度はＰ型基板領域３よりも高い。また、中濃度Ｐ型基板領域１３におけるＰ型不純物の濃度はＰ型基板領域３よりも高く且つ高濃度Ｐ型基板領域７よりも低い。また、高濃度Ｎ型ソース領域８、高濃度Ｐ型基板領域７及び中濃度Ｐ型基板領域１３はそれぞれ半導体基板Ｓの表面に達するように形成されている。
【００４２】
また、半導体基板Ｓには、高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達する複数のトレンチＴが互いに平行に形成されている。トレンチＴの上部を除く部分の壁面に沿ってゲート絶縁膜４が形成されていると共に、トレンチＴの当該部分にゲート絶縁膜４を介してゲート電極５が埋め込まれている。また、トレンチＴ内におけるゲート電極５の上には埋め込み絶縁膜６が形成されている。ここで、ゲート電極５の上面は、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置する。さらに、埋め込み絶縁膜６の上面も、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置している。すなわち、埋め込み絶縁膜６の厚さは、高濃度Ｎ型ソース領域８の高さよりも小さい。
【００４３】
また、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上には当該各領域の上面と接するようにシリサイド層９が形成されている。ここで、シリサイド層９は、トレンチＴの上部の壁面に沿ってゲート絶縁膜４の上端と接するように形成されている。
【００４４】
また、中濃度Ｐ型基板領域１３の上及び基板表面領域の低濃度Ｎ型ドレイン領域２の上には、例えば酸化膜からなる保護絶縁膜１１が形成されている。
【００４５】
さらに、シリサイド層９及び保護絶縁膜１１のそれぞれの上並びにトレンチＴ内における埋め込み絶縁膜６の上には、例えばＡｌ層からなるコンタクト電極１０が形成されている。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続されている。
【００４６】
尚、図１には示されていないが、このコンタクト電極１０の下側におけるシリサイド層９、保護絶縁膜１１及び埋め込み絶縁膜６のそれぞれの表面上にバリアメタル層が形成されていてもよい。
【００４７】
図３は、本発明の特徴である中濃度Ｐ型基板領域１３が形成されている領域の半導体基板Ｓにおける、深さ方向のＮｅｔ不純物濃度分布を示している。ここで、Ｎｅｔ不純物濃度分布とは、同一領域内にＰ型不純物とＮ型不純物とが存在する場合、相対的に高濃度の一導電型不純物（例えばＰ型不純物）の不純物濃度から、相対的に低濃度の他導電型不純物（例えばＮ型不純物）の不純物濃度を差し引いた、残りの一導電型不純物（例えばＰ型不純物）の不純物濃度を意味する。尚、図３において、比較例として、中濃度Ｐ型基板領域１３が形成されていない場合（中濃度Ｐ型基板領域１３に代わりＰ型基板領域３が存在している場合）における、深さ方向のＮｅｔ不純物濃度分布を併せて示している。
【００４８】
図３に示すように、比較例のＮｅｔ不純物濃度分布では、半導体基板Ｓの表面付近でＰ型不純物濃度の急激な低下が見られ、その結果、極端な場合には当該表面付近がＮ型領域に反転してしまう。これに対して、本実施形態のＮｅｔ不純物濃度分布においては、中濃度Ｐ型基板領域１３を形成した構成によって、半導体基板Ｓの表面付近におけるＰ型不純物濃度の低下が抑制されていると共に中濃度Ｐ型基板領域１３と対応するピーク濃度が半導体基板Ｓの表面付近に存在している。
【００４９】
−製造工程−
図４（ａ）〜（ｆ）、図５（ａ）〜（ｆ）、図６（ａ）〜（ｆ）及び図７（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。特に、図４（ａ）、（ｃ）、（ｅ）、図５（ａ）、（ｃ）、（ｅ）、図６（ａ）、（ｃ）、（ｅ）及び図７（ａ）、（ｃ）は、図１に示す構造を正面側から見た断面構成を示しており、図４（ｂ）、（ｄ）、（ｆ）、図５（ｂ）、（ｄ）、（ｆ）、図６（ｂ）、（ｄ）、（ｆ）及び図７（ｂ）、（ｄ）は、図１に示す構造を右側面側から見た断面構成を示している。
【００５０】
まず、図４（ａ）、（ｂ）に示すように、半導体基板Ｓにその裏面側から、例えば濃度約３×１０19ａｔｏｍｓ／ｃｍ3 のＮ型不純物を含む高濃度Ｎ型ドレイン領域１（例えば厚さ５００μｍ）、及び例えば濃度約３×１０16ａｔｏｍｓ／ｃｍ3 のＮ型不純物を含む低濃度Ｎ型ドレイン領域２（例えば厚さ３〜５μｍ）を順次形成する。例えば、高濃度Ｎ型ドレイン領域１の形成されたシリコン基板上に、エピタキシャル成長によってシリコンエピタキシャル層からなる低濃度Ｎ型ドレイン領域２を形成することにより、半導体基板Ｓを形成してもよい。その後、半導体基板Ｓ上に、例えば酸化膜からなる厚さ２５０ｎｍの保護絶縁膜１１を形成した後、保護絶縁膜１１上に、トレンチゲート形成領域に開口を有するフォトレジストマスク５１を形成する。その後、フォトレジストマスク５１を用いたドライエッチング法によって、保護絶縁膜１１、及び半導体基板Ｓにおける低濃度Ｎ型ドレイン領域２の一部分をそれぞれ選択的にエッチングすることにより、低濃度Ｎ型ドレイン領域２中における例えば深さ１．３μｍ程度の部位まで達するトレンチＴ（例えば幅２５０ｎｍ程度）を形成する。このとき、フォトレジストマスク５１を用いて保護絶縁膜１１をエッチングした後、フォトレジストマスク５１を除去し、その後、開口が形成された保護絶縁膜１１をマスクとして、半導体基板Ｓにおける低濃度Ｎ型ドレイン領域２の一部分を選択的にエッチングしてもよい。
【００５１】
尚、図４（ｂ）に示す、保護絶縁膜１１は、後述するイオン注入工程で注入保護膜として利用されるが、該イオン注入工程の実施後においては保護絶縁膜１１を除去してもよいし又は工程数削減のために残存させてもよい。
【００５２】
次に、図４（ｃ）、（ｄ）に示すように、トレンチＴの壁面に犠牲酸化膜１２を形成する。その後、ウェットエッチングにより犠牲酸化膜１２を除去する。これにより、トレンチＴの壁面を平滑化することができる。
【００５３】
次に、図４（ｅ）、（ｆ）に示すように、熱酸化法により、トレンチＴの壁面上に例えばシリコン酸化膜からなる厚さ３０ｎｍのゲート絶縁膜４を形成する。
【００５４】
次に、図５（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、ゲート電極５となる例えば厚さ４００ｎｍ程度のポリシリコン膜５Ａを、トレンチＴが埋まるように堆積する。その後、ポリシリコン膜５ＡにＮ型不純物をイオン注入した後、ポリシリコン膜５Ａに対して、注入した不純物を活性化するための活性化アニール（例えば処理温度９５０℃程度）を施す。
【００５５】
次に、図５（ｃ）、（ｄ）に示すように、ポリシリコン膜５Ａ上に、後工程で形成するソース領域及び高濃度Ｐ型基板領域を含む所定の領域に開口を有するフォトレジストマスク５２を形成する。その後、フォトレジストマスク５２を用いたイオン注入法により、低濃度Ｎ型ドレイン領域２の上部に、ポリシリコン膜５Ａ及び保護絶縁膜１１を介してＰ型不純物であるボロンを導入し、それによって接合深さがトレンチＴの深さよりも浅い例えば１μｍ程度のＰ型基板領域３を形成する。ここで、イオン注入条件は、注入エネルギーが例えば４００〜６００ｋｅＶであり、ドーズ量が例えば６．０×１０12ｉｏｎｓ／ｃｍ2 である。続いて、フォトレジストマスク５２を用いたイオン注入法により、Ｐ型基板領域３の上部に、ポリシリコン膜５Ａ及び保護絶縁膜１１を介してＰ型不純物であるボロンを導入し、それによってＰ型不純物のピーク濃度深さが例えば０．２〜０．３μｍ程度の中濃度Ｐ型基板領域１３を形成する。ここで、イオン注入条件は、注入エネルギーが例えば２００〜３００ｋｅＶであり、ドーズ量が例えば５．０×１０12ｉｏｎｓ／ｃｍ2 である。尚、図３に示すように、中濃度Ｐ型基板領域１３におけるＰ型不純物のピーク濃度は、Ｐ型基板領域３におけるＰ型不純物のピーク濃度よりも高い。
【００５６】
次に、図５（ｅ）、（ｆ）に示すように、ポリシリコン膜５Ａをエッチバックすることにより、保護絶縁膜１１上のポリシリコン膜５Ａを除去し、さらにトレンチＴの上部のポリシリコン膜５Ａを所定の深さまで除去する。これにより、トレンチＴ内における上部を除く部分にポリシリコン膜５Ａを埋め込み、それによってゲート電極５を形成する。ここで、半導体基板Ｓの上面からゲート電極５の上面までの高低差は約２００〜５００ｎｍの範囲にあることが望ましい。このようにすると、トレンチＴの上部に位置するソース領域の側面を露出させることができるため、ソース領域の側面にソース電極を形成することができるので、ソースコンタクトの低抵抗化を図ることができる。
【００５７】
次に、図６（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、埋め込み絶縁膜６となるＢＰＳＧ（boro-phospho silicate glass ）膜６Ａを、トレンチＴが埋まるように堆積した後、ＢＰＳＧ膜６Ａをリフローするための熱処理（例えば処理温度８５０℃程度）を行なう。
【００５８】
次に、図６（ｃ）、（ｄ）に示すように、ＢＰＳＧ膜６Ａをエッチバックして保護絶縁膜１１の表面を露出させる。このとき、トレンチＴ内に残存するＢＰＳＧ膜６Ａの表面は、保護絶縁膜１１の表面とほぼ面一になるように平坦化される。その後、保護絶縁膜１１上に、トレンチゲート構造ＭＩＳトランジスタ形成領域に開口を有するフォトレジストマスク５３を形成する。このとき、フォトレジストマスク５３は、中濃度Ｐ型基板領域１３の端部上にオーバーラップするように形成される。その後、フォトレジストマスク５３を用いて、保護絶縁膜１１及びトレンチＴ内のＢＰＳＧ膜６Ａをそれぞれエッチバックして半導体基板Ｓ（中濃度Ｐ型基板領域１３）の表面を露出させる。さらに、トレンチＴ内に残存するＢＰＳＧ膜６Ａを、その上面が半導体基板Ｓの上面から所定の深さに位置するように除去する。これにより、トレンチＴ内のゲート電極５の上面を覆う埋め込み絶縁膜６が形成される。ここで、半導体基板Ｓの上面から埋め込み絶縁膜６の上面までの高低差は約５０〜３５０ｎｍの範囲にあることが望ましい。尚、本実施形態では、保護絶縁膜１１上のＢＰＳＧ膜６Ａをエッチバックした後、フォトレジストマスク５３を形成したが、これに代えて、ＢＰＳＧ膜６Ａをエッチバックする前にＢＰＳＧ膜６Ａ上にフォトレジストマスク５３を形成し、その後、ＢＰＳＧ膜６Ａ及び保護絶縁膜１１をそれぞれエッチバックしてもよい。
【００５９】
次に、図６（ｅ）、（ｆ）に示すように、半導体基板Ｓ上に、高濃度Ｐ型基板領域を形成するための所定の領域に開口を有するフォトレジストマスク５４を形成する。その後、フォトレジストマスク５４を用いたイオン注入法により、中濃度Ｐ型基板領域１３を含むＰ型基板領域３の表面部の一部に選択的にＰ型不純物を導入し、それによって高濃度Ｐ型基板領域７を形成する。このとき、高濃度Ｐ型基板領域７の接合深さは、中濃度Ｐ型基板領域１３の接合深さよりも深く形成される。また、高濃度Ｐ型基板領域７におけるＰ型不純物のピーク濃度は、Ｐ型基板領域３におけるＰ型不純物のピーク濃度よりも高い。また、中濃度Ｐ型基板領域１３におけるＰ型不純物のピーク濃度は、Ｐ型基板領域３におけるＰ型不純物のピーク濃度よりも高く且つ高濃度Ｐ型基板領域７におけるＰ型不純物のピーク濃度よりも低い。
【００６０】
次に、図７（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、ソース領域を形成する領域に開口を有し且つ高濃度Ｐ型基板領域７及び保護絶縁膜１１を覆うフォトレジストマスク５５を形成する。その後、フォトレジストマスク５５を用いたイオン注入法により、中濃度Ｐ型基板領域１３を含むＰ型基板領域３の表面部の一部に選択的にＮ型不純物（具体的にはヒ素及びリン）を導入し、それによって高濃度Ｎ型ソース領域８を形成する。このとき、高濃度Ｎ型ソース領域８を、その接合深さが埋め込み絶縁膜６の下面（ゲート電極５の上面）よりも深くなるように形成する。これにより、高濃度Ｎ型ソース領域８と、該ソース領域８と隣接する高濃度Ｐ型基板領域７と、該基板領域７と基板表面領域の低濃度Ｎ型ドレイン領域２とによって挟まれる中濃度Ｐ型基板領域１３とがＰ型基板領域３上に設けられた、本発明の構造が完成する。ここで、ヒ素のイオン注入条件は、注入エネルギーが例えば１４０ｋｅＶであり、ドーズ量が例えば４．０×１０15ｉｏｎｓ／ｃｍ2 である。また、リンのイオン注入条件は、注入エネルギーが例えば１９０ｋｅＶであり、ドーズ量が例えば４．０×１０15ｉｏｎｓ／ｃｍ2 である。尚、ゲート−ソース間のオーバーラップ量を確保するために、ゲート電極５の上面は、高濃度Ｎ型ソース領域８の高さの範囲内にあることが好ましい。すなわち、本実施形態では、ゲート電極５を、トレンチＴの上部を除く部分に形成するため、高濃度Ｎ型ソース領域８を深く形成する必要がある。
【００６１】
次に、図７（ｃ）、（ｄ）に示すように、半導体基板Ｓの露出表面上、つまり高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上に選択的にシリサイド層９を形成した後、ゲート電極５（埋め込み絶縁膜６）及びシリサイド層９を覆うように例えばＡｌ層からなるコンタクト電極１０を形成する。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続される。ここで、中濃度Ｐ型基板領域１３と基板表面領域の低濃度Ｎ型ドレイン領域２とは保護絶縁膜１１によって覆われている。尚、図７（ｃ）及び（ｄ）には示していないが、コンタクト電極１０となるＡｌ層を形成する前に、半導体基板Ｓ上の全面にバリアメタル層を形成してもよい。
【００６２】
その後、図示は省略しているが、半導体基板Ｓ上に、層間絶縁膜、コンタクトプラグ、及びコンタクトプラグに接続される配線等を周知の技術を用いて形成する。
【００６３】
以上に説明した本実施形態によると、次のような効果が得られる。
【００６４】
すなわち、本実施形態の半導体装置の構造において、本発明の中濃度Ｐ型基板領域１３が設けられていないとすると、ソースコンタクトを形成するための高濃度Ｐ型基板領域７と基板表面領域の低濃度Ｎ型ドレイン領域２との間に低濃度のＰ型基板領域３が介在することになる。この場合、高濃度Ｐ型基板領域７と基板表面領域の低濃度Ｎ型ドレイン領域２との間に高電位差がかかるため、ドレイン側から延びてきた空乏層が低濃度のＰ型基板領域３にまで拡がってしまう。その結果、ドレイン−基板コンタクト間に導通が生じる危険性がある。それに対して、本実施形態においては、高濃度Ｐ型基板領域７と基板表面領域の低濃度Ｎ型ドレイン領域２との間に中濃度Ｐ型基板領域１３が設けられているため、ドレイン領域から延びてくる空乏層の拡がりを抑制することが可能になる。従って、ドレイン−基板コンタクト間のリーク電流（導通）を防止することが可能になるので、半導体装置の信頼性を向上させることができる。
【００６５】
また、本実施形態によれば、図４（ｃ）、（ｄ）に示した犠牲酸化工程や、図４（ｅ）、（ｆ）に示したゲート酸化工程よりも後に、Ｐ型基板領域３（つまりチャネル領域）、高濃度Ｐ型基板領域７及び中濃度Ｐ型基板領域１３を形成するため、前記の酸化工程に起因するＰ型不純物の酸化膜中への過剰な吸い出しを防ぐことができる。従って、チャネル領域の不純物濃度を容易に制御できるので、所望のＶｔを得ることが可能になる。
【００６６】
また、本実施形態によれば、Ｐ型基板領域３、高濃度Ｐ型基板領域７及び中濃度Ｐ型基板領域１３のそれぞれを形成するためのＰ型不純物を、ポリシリコン膜５Ａ及び保護絶縁膜１１を介して半導体基板Ｓにイオン注入するため、イオン注入に起因するゲート絶縁膜４の膜質の劣化を防止しながら、トレンチＭＩＳゲート構造を有する半導体装置を製造することができる。
【００６７】
尚、本実施形態において、半導体基板Ｓに代えて、単一のシリコン基板又は絶縁性基板上にエピタキシャル層等の半導体層が設けられたものを用いてもよい。
【００６８】
また、本実施形態において、埋め込み絶縁膜６としてＢＰＳＧ膜を用いたが、これに代えて、他の種類の絶縁膜を用いてもよい。
【００６９】
また、本実施形態において、ゲート電極５となるポリシリコン膜５Ａの形成後に、Ｐ型基板領域３及び中濃度Ｐ型基板領域１３を形成し、その後、ポリシリコン膜５Ａをエッチングしてゲート電極５を形成した。しかし、これに代えて、ゲート絶縁膜４の形成後、Ｐ型基板領域３及び中濃度Ｐ型基板領域１３を形成し、その後、ポリシリコン膜５Ａの形成及びゲート電極５の形成を行なってもよい。或いは、中濃度Ｐ型基板領域１３の形成をゲート電極５の形成後に行なってもよい。
【００７０】
また、本実施形態において、高濃度Ｐ型基板領域７、高濃度Ｎ型ソース領域８及び中濃度Ｐ型基板領域１３のそれぞれを形成する順番は特に限定されるものではない。
【００７１】
また、本実施形態において、一例としてＮチャネル型ＭＩＳトランジスタを用いて説明したが、本発明は、Ｐチャネル型ＭＩＳトランジスタにも適用することができ、その場合にも同様な効果を得ることができる。
【００７２】
また、本実施形態において、トレンチＴが、半導体基板Ｓのうち高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達するように設けられていた。しかし、これに代えて、例えば図８（ａ）、（ｂ）に示すように、トレンチＴが、半導体基板Ｓのうち高濃度Ｎ型ソース領域８、Ｐ型基板領域３及び低濃度Ｎ型ドレイン領域２を貫通し且つ高濃度Ｎ型ドレイン領域１に達するように十分深く設けられていても、本実施形態と同様の効果が得られる。ここで、図８（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図８（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。
【００７３】
また、本実施形態において、ドレイン領域は、高濃度Ｎ型ドレイン領域１と、高濃度Ｎ型ドレイン領域１上に設けられた低濃度Ｎ型ドレイン領域２とを有していた。しかし、これに代えて、例えば図９（ａ）、（ｂ）に示すように、低濃度Ｎ型ドレイン領域２を設けなくてもよい。すなわち、Ｐ型基板領域３が、低濃度Ｎ型ドレイン領域２の代わりに、高濃度Ｎ型ドレイン領域１の直上に形成されており、トレンチＴが、高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ高濃度Ｎ型ドレイン領域１に達するように設けられていてもよい。この場合にも本実施形態と同様の効果が得られる。ここで、図９（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図９（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。
【００７４】
また、本実施形態において、中濃度Ｐ型基板領域１３は、高濃度Ｐ型基板領域７と接すると共に基板表面領域の低濃度Ｎ型ドレイン領域２と接していたが、これに代えて、中濃度Ｐ型基板領域１３と基板表面領域の低濃度Ｎ型ドレイン領域２との間に、Ｐ型基板領域３の一部分が介在していてもよい。
【産業上の利用可能性】
【００７５】
本発明は、特に電力等の用途に使用される、高耐圧トレンチＭＩＳゲート構造を有するＭＩＳＦＥＴやＩＧＢＴ等の半導体装置に利用することができる。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の一実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図である。
【図２】図２（ａ）は、図１に示す構造を正面側から見た断面図であり、図２（ｂ）は、図１に示す構造を右側面側から見た断面図である。
【図３】図３は、本発明の一実施形態に係るトレンチゲート構造を有する半導体装置における深さ方向のＮｅｔ不純物濃度分布を示す図である。
【図４】図４（ａ）〜（ｆ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図４（ａ）、（ｃ）、（ｅ）は、図１に示す構造を正面側から見た断面構成を示しており、図４（ｂ）、（ｄ）、（ｆ）は、図１に示す構造を右側面側から見た断面構成を示している。
【図５】図５（ａ）〜（ｆ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図５（ａ）、（ｃ）、（ｅ）は、図１に示す構造を正面側から見た断面構成を示しており、図５（ｂ）、（ｄ）、（ｆ）は、図１に示す構造を右側面側から見た断面構成を示している。
【図６】図６（ａ）〜（ｆ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図６（ａ）、（ｃ）、（ｅ）は、図１に示す構造を正面側から見た断面構成を示しており、図６（ｂ）、（ｄ）、（ｆ）は、図１に示す構造を右側面側から見た断面構成を示している。
【図７】図７（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図７（ａ）、（ｃ）は、図１に示す構造を正面側から見た断面構成を示しており、図７（ｂ）、（ｄ）は、図１に示す構造を右側面側から見た断面構成を示している。
【図８】図８（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置のバリエーションを示す図であり、図８（ａ）は、図１に示す構造を正面側から見た断面構成の変形例を示しており、図８（ｂ）は、図１に示す構造を右側面側から見た断面構成の変形例を示している。
【図９】図９（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置のバリエーションを示す図であり、図９（ａ）は、図１に示す構造を正面側から見た断面構成の変形例を示しており、図９（ｂ）は、図１に示す構造を右側面側から見た断面構成の変形例を示している。
【図１０】図１０は、従来のトレンチＭＩＳゲート構造を有する半導体装置の構造を示す断面図である。
【符号の説明】
【００７７】
１    高濃度Ｎ型ドレイン領域
２    低濃度Ｎ型ドレイン領域
３    Ｐ型基板領域
４    ゲート絶縁膜
５    ゲート電極
５Ａ  ポリシリコン膜
６    埋め込み絶縁膜
６Ａ  ＢＰＳＧ膜
７    高濃度Ｐ型基板領域
８    高濃度Ｎ型ソース領域
９    シリサイド層
１０    コンタクト電極
１１    保護絶縁膜
１２    犠牲酸化膜
１３    中濃度Ｐ型基板領域１３
５１、５２、５３、５４、５５    フォトレジストマスク
Ｔ    トレンチ
Ｓ    半導体基板
【図１】
2006229182.tif 000003
【図２】
2006229182.tif 000004
【図３】
2006229182.tif 000005
【図４】
2006229182.tif 000006
【図５】
2006229182.tif 000007
【図６】
2006229182.tif 000008
【図７】
2006229182.tif 000009
【図８】
2006229182.tif 000010
【図９】
2006229182.tif 000011
【図１０】
2006229182.tif 000012