(57)【要約】【課題】  アナログ差動信号をサンプリング及びホールドするスイッチトキャパシタ回路のサンプリング期間を短縮することを目的とする。【解決手段】  差動アンプ３０の入力端子３ａに接続されたキャパシタＣ１と、差動アンプ３０の入力端子３ｂに接続されたキャパシタＣ３と、アナログ差動信号Ａｉｐ，Ａｉｍのレベル反転を検出するコンパレータ３１と、上記信号Ａｉｐ，Ａｉｍの一方をキャパシタＣ１に供給するとともに、他方をキャパシタＣ３に供給し、コンパレータ３１の出力に基づいて、これらの信号を入れ替える信号入替回路ＰＸとを備え、キャパシタＣ１，Ｃ３の電荷量の変動を抑制する。【選択図】  図１
2006033304.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子及び第２入力端子を有する差動アンプと、
上記差動アンプの第１入力端子に第１電極が接続された第１キャパシタと、
上記差動アンプの第２入力端子に第１電極が接続された第２キャパシタと、
アナログ差動信号のレベル反転を検出する反転検出回路と、
上記アナログ差動信号を構成する一方の信号を上記第１キャパシタの第２電極に供給するとともに、他方の信号を上記第２キャパシタの第２電極に供給し、上記反転検出回路の出力に基づいて、上記一方及び他方の信号を入れ替える第１の信号入替回路とを備えたことを特徴とするスイッチトキャパシタ回路。
【請求項２】
上記第１の信号入替回路は、
上記第１キャパシタの第２電極に上記アナログ差動信号の非反転信号を供給する第１スイッチング素子と、
上記第１キャパシタの第２電極に上記アナログ差動信号の反転信号を供給する第２スイッチング素子と、
上記第２キャパシタの第２電極に上記非反転信号を供給する第３スイッチング素子と、
上記第２キャパシタの第２電極に上記反転信号を供給する第４スイッチング素子とを有することを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
上記第１の信号入替回路は、
上記第１及び第２スイッチング素子を上記第１キャパシタの第２電極に接続する第５スイッチング素子と、
上記第３及び第４スイッチング素子を上記第２キャパシタの第２電極に接続する第６スイッチング素子とを有することを特徴とする請求項２に記載のスイッチトキャパシタ回路。
【請求項４】
上記反転検出回路は、上記アナログ差動信号を構成する非反転信号及び反転信号を比較するコンパレータからなることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項５】
上記差動アンプの第１入力端子に第１電極が接続された第３キャパシタと、
上記差動アンプの第２入力端子に第１電極が接続された第４キャパシタと、
上記第３キャパシタの第２電極を上記差動アンプの第１出力端子に接続し、フィードバック回路を形成する第７スイッチング素子と、
上記第４キャパシタの第２電極を上記差動アンプの第２出力端子に接続し、フィードバック回路を形成する第８スイッチング素子と、
上記アナログ差動信号を構成する一方の信号を上記第３キャパシタの第２電極に供給するとともに、他方の信号を上記第４キャパシタの第２電極に供給し、上記反転検出回路の出力に基づいて、上記一方及び他方の信号を入れ替える第２の信号入替回路とを備えたことを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項６】
アナログ差動信号のサンプリング及びホールドを行うスイッチトキャパシタ回路を有する複数の変換ステージをシリアル接続し、各変換ステージにおけるデジタル変換により得られた低解像度のデジタル信号に基づいて、高解像度のデジタル信号を生成するパイプラインＡ／Ｄ変換器において、
ｎ段目の変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号のレベル反転を検出する反転検出回路と、
上記反転検出回路の出力に基づいて、ｎ段目の変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号の一方及び他方の信号を入れ替える信号入替回路とを備えたことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項７】
ｎ＋１段目の変換ステージは、上記反転検出回路の出力に基づいて、ｎ段目の変換ステージから入力されたアナログ差動信号をデジタル信号に変換するサブＡ／Ｄ変換器を備えたことを特徴とする請求項６に記載のパイプラインＡ／Ｄ変換器。
【請求項８】
上記反転検出回路は、１段目の変換ステージに入力されるアナログ差動信号のレベル反転を検出し、
上記信号入替回路は、上記反転検出回路の出力に基づいて、１段目の変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号の信号入替を行うことを特徴とする請求項６に記載のパイプラインＡ／Ｄ変換器。
【請求項９】
サンプリング及びホールドを行うスイッチトキャパシタ回路を有し、ホールド中のアナログ差動信号を１段目の変換ステージへ供給する入力サンプリング回路を備え、
上記反転検出回路が、上記入力サンプリング回路のスイッチトキャパシタ回路への入力信号に基づいて、１段目の変換ステージに入力されるアナログ差動信号のレベル反転を検出することを特徴とする請求項８に記載のパイプラインＡ／Ｄ変換器。
【請求項１０】
上記信号入替回路が、上記入力サンプリング回路のスイッチトキャパシタ回路への入力信号を切り替え、
入力サンプリング回路から１段目の変換ステージへ、信号入替後のアナログ差動信号を供給することを特徴とする請求項９に記載のパイプラインＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路及びパイプラインＡ／Ｄ変換器に係り、更に詳しくは、スイッチング素子を用いてキャパシタの充放電を制御し、アナログ差動信号のサンプリング及びホールドを行うスイッチトキャパシタ回路の改良、並びに、スイッチトキャパシタ回路を利用したパイプラインＡ／Ｄ変換器の改良に関する。
【背景技術】
【０００２】
変換レート及び変換精度を両立させ、高集積化が比較的容易なＡ／Ｄ変換処理方式として、パイプライン方式が従来から知られている（例えば、特許文献１）。パイプライン方式は、アナログ信号を低解像度のデジタル信号に変換する複数のステージを備え、各ステージにおいてＡ／Ｄ変換処理を順に実行し、高解像度のデジタル信号を生成する方法である。このようなパイプライン方式を採用したＡ／Ｄ変換器は、パイプラインＡ／Ｄ変換器と呼ばれている。
【０００３】
図１７は、従来のパイプラインＡ／Ｄ変換器の概略構成例を示したブロック図である。このパイプラインＡ／Ｄ変換器は、シリアル接続された複数の変換ステージ１１〜１５と、複数の遅延回路１６と、加算回路１７とにより構成され、アナログ信号Ａ１をデジタル信号Ｄｏｕｔに変換することができる。
【０００４】
アナログ信号Ａ１は、第１ステージ１１において、１．５ビットのデジタル信号Ｄ１に変換される。その際、デジタル変換されなかった信号成分は、その振幅が２倍に増幅され、アナログ信号Ａ２として第２ステージ１２へ出力される。同様にして、第２〜第４ステージ１２〜１４では、直前のステージから入力されたアナログ信号Ａ２〜Ａ４を１．５ビットのデジタル信号Ｄ２〜Ｄ４に変換するとともに、未変換成分の振幅を２倍に増幅し、アナログ信号Ａ３〜Ａ５として、直後のステージへ出力している。最終ステージである第５ステージ１５では、第４ステージ１４から入力されたアナログ信号Ａ５を２ビットのデジタル信号Ｄ５に変換している。
【０００５】
最終ステージ１５を除く各ステージ１１〜１４では、アナログ信号Ａ１〜Ａ４が入力されるサンプリング期間と、アナログ信号Ａ２〜Ａ５を出力するホールド期間とが、交互に繰り返されている。また、隣接するステージ１１〜１４は、一方がサンプリング期間であれば、他方がホールド期間となるように制御されている。ここでは、サンプリング期間及びホールド期間が、クロック信号の半周期（半クロック）ごとに入れ替わるものとする。この場合、アナログ信号Ａ１は、半クロックずつ遅延しながら、アナログ信号Ａ２〜Ａ５として、ステージ１１〜１５間を順に伝搬していくことになり、デジタル信号Ｄ１〜Ｄ５は、半クロックの時間遅れを有する信号として順次に生成される。
【０００６】
遅延回路１６は、デジタル信号を半クロック遅延させるラッチ回路であり、各ステージ１１〜１５から出力されるデジタル信号Ｄ１〜Ｄ５を同期させて、加算回路１７に入力している。加算回路１７では、これらのデジタル信号Ｄ１〜Ｄ５が順に１ビットずらして加算され、６ビットのデジタル信号Ｄｏｕｔが求められる。
【０００７】
図１８は、図１７の第ｉステージ（ｉ＝２〜４）の一構成例を示したブロック図である。各ステージは、サブＡ／Ｄ変換器２０、サブＤ／Ａ変換器２１、Ｓ／Ｈ（Sample & Hold）処理部２２、増幅処理部２３及び演算処理部２４からなる。アナログ信号Ａｉは、サンプリング期間に前段ステージから入力される。このアナログ信号Ａｉに基づいて、ホールド期間中に、アナログ信号Ａｉ＋１が後段ステージへ出力されるとともに、デジタル信号Ｄｉが遅延回路１６へ出力される。
【０００８】
サブＡ／Ｄ変換器２０は、アナログ入力信号Ａｉをデジタル変換し、１．５ビットのデジタル信号Ｄｉを生成している。例えば、アナログ入力信号Ａｉの変化範囲が−Ｖref〜Ｖrefであれば、その電圧レベルを±１／（４×Ｖref）と比較し、１０，０１又は００のいずれかのデジタル信号Ｄｉが生成される。このデジタル信号Ｄｉは、ホールド期間中、サブＡ／Ｄ変換器２０によってホールドされている。
【０００９】
サブＤ／Ａ変換器２１は、このデジタル信号Ｄｉを再びアナログ信号Ａｄに変換し、演算処理部２４へ出力している。なお、アナログ信号Ａｄは、デジタル信号Ｄｉの２倍をアナログ変換した信号に相当し、Ｖref、０又は−Ｖrefのいずれかがアナログ信号Ａｄとして出力される。
【００１０】
Ｓ／Ｈ処理部２２は、サンプリング期間中に入力されるアナログ信号Ａｉをサンプリングし、次のホールド期間が終了するまでホールドしている。ホールド中のアナログ信号Ａｉは、増幅処理部２３において増幅され、演算処理部２４へ入力される。演算処理部２４は、この増幅信号からアナログ信号Ａｄを減算するアナログ減算手段であり、得られた差分信号が、アナログ信号Ａｉ＋１として出力される。
【００１１】
上述したＳ／Ｈ処理部２２、増幅処理部２３及び演算処理部２４は、スイッチトキャパシタ回路２５として実現される。スイッチトキャパシタ回路２５は、キャパシタと、当該キャパシタの充放電を制御するスイッチング素子からなるアナログ回路であり、これらのブロック２２〜２４は、スイッチトキャパシタ回路２５が有する機能を模式的に示したものである。
【００１２】
図１９は、図１８のスイッチトキャパシタ回路２５の一構成例を示した回路図である。このスイッチトキャパシタ回路２５は、差動アンプ３０と、キャパシタＣ１〜Ｃ４と、スイッチング素子Ｓ１１〜Ｓ１４及びＳ２１〜Ｓ２４により構成される。また、図１８におけるアナログ信号Ａｉ，Ａｉ＋１，Ａｄは、いずれも１組の非反転信号及び反転信号からなる差動信号であり、図１９では、非反転信号の符号末尾には「ｐ」が付され、反転信号の符号末尾には「ｍ」が付されている。
【００１３】
スイッチング素子Ｓ１１〜Ｓ１４は、クロック信号に基づいて、サンプリング期間に２端子間を導通させ、ホールド期間に開放させる回路である。一方、スイッチング素子Ｓ２１〜Ｓ２４は、クロック信号に基づいて、サンプリング期間に２端子間を開放させ、ホールド期間に導通させる回路である。
【００１４】
差動アンプ３０の第１入力端子３ａに接続されたキャパシタＣ１，Ｃ２は、サンプリング期間中、スイッチング素子Ｓ１１，Ｓ１２を介して非反転信号Ａｉｐがそれぞれ印加される。一方、ホールド期間中、キャパシタＣ１には、スイッチング素子Ｓ２１を介して非反転信号Ａｄｐが印加され、キャパシタＣ２は、スイッチング素子Ｓ２２を介して差動アンプ３０の第１出力端子３０ｃに接続される。この場合、キャパシタＣ１，Ｃ２の容量が同一であれば、ホールド期間中、非反転信号Ａｉ＋１ｐとして（２Ａｉｐ−Ａｄｐ）が出力される。
【００１５】
反転信号側の動作も非反転信号側の動作と全く同様である。すなわち、キャパシタＣ３，Ｃ４の容量が同一であるとすれば、ホールド期間中、反転信号Ａｉ＋１ｍとして（２Ａｉｍ−Ａｄｍ）が出力される。
【特許文献１】特開２０００−２０１０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図１７のパイプラインＡ／Ｄ変換器において、ある時点におけるアナログ信号Ａ１に注目すれば、当該アナログ信号Ａ１が第１ステージ１１に入力されてから、その変換結果としてのデジタル信号Ｄｏｕｔが得られるまでに2.5クロックが必要となる。しかしながら、各ステージ１１〜１５における処理は互いに並列実行されているため、１クロック周期ごとに異なるアナログ信号Ａ１についてＡ／Ｄ変換を行うことができる。このため、パイプラインＡ／Ｄ変換器は、変換レート及び変換精度を両立させることができる。
【００１７】
この様なパイプラインＡ／Ｄ変換器において、より高い変換レートを実現しようとすれば、クロック周期を短縮化し、各ステージ１１〜１５における処理時間を短縮させる必要がある。しかしながら、キャパシタＣ１〜Ｃ４の充放電期間が確保されない場合には、変換精度を著しく低下させてしまうことになる。このため、各ステージ１１〜１４に入力されるアナログ信号Ａｉが最も大きく変化する場合におけるキャパシタＣ１〜Ｃ４の充放電時間が、パイプラインＡ／Ｄ変換器の変換レートの限界を規定していた。
【００１８】
本発明は、上記の事情に鑑みてなされたものであり、アナログ差動信号をサンプリング及びホールドするスイッチトキャパシタ回路におけるサンプリング期間を短縮することを目的とする。また、スイッチトキャパシタ回路を用いたパイプラインＡ／Ｄ変換器の変換レートを向上させることを目的とする。
【課題を解決するための手段】
【００１９】
第１の本発明によるスイッチトキャパシタ回路は、第１入力端子及び第２入力端子を有する差動アンプと、差動アンプの第１入力端子に第１電極が接続された第１キャパシタと、差動アンプの第２入力端子に第１電極が接続された第２キャパシタと、アナログ差動信号のレベル反転を検出する反転検出回路と、第１及び第２キャパシタの第２電極に供給されるアナログ差動信号について信号入替を行う第１の信号入替回路とを備えて構成される。
【００２０】
上記第１の信号入替回路は、アナログ差動信号を構成する一方の信号を第１キャパシタの第２電極に供給するとともに、他方の信号を第２キャパシタの第２電極に供給する回路であり、上記反転検出回路の出力に基づいて、上記一方及び他方の信号を入れ替えて、第１及び第２キャパシタに供給する。
【００２１】
アナログ差動信号が大きく変動した場合、その非反転信号及び反転信号は電圧レベルが逆転することになる。このレベル反転を反転検出回路が検出し、第１の信号入替回路が、第１及び第２キャパシタに供給される非反転信号及び反転信号を入れ替えることによって、第１及び第２キャパシタの充放電時間を短縮することができる。つまり、サンプリングホールド回路として用いられる場合のサンプリング時間を短縮させることができる。
【００２２】
第２の本発明によるスイッチトキャパシタ回路は、上記構成に加えて、上記第１の信号入替回路が、上記第１キャパシタの第２電極に上記アナログ差動信号の非反転信号を供給する第１スイッチング素子と、上記第１キャパシタの第２電極に上記アナログ差動信号の反転信号を供給する第２スイッチング素子と、上記第２キャパシタの第２電極に上記非反転信号を供給する第３スイッチング素子と、上記第２キャパシタの第２電極に上記反転信号を供給する第４スイッチング素子とを有する。この様な構成により、第１の信号入替回路を実現することができる。
【００２３】
また、第３の本発明によるスイッチトキャパシタ回路は、上記構成に加えて、上記第１の信号入替回路が、上記第１及び第２スイッチング素子を上記第１キャパシタの第２電極に接続する第５スイッチング素子と、上記第３及び第４スイッチング素子を上記第２キャパシタの第２電極に接続する第６スイッチング素子とを有する。
【００２４】
この様な構成により、第１及び第２キャパシタの第２電極に接続されるスイッチング素子の数を抑制することができる。このため、信号切替回路を付加することにより、第１及び第２キャパシタの容量が変動するのを抑制することができる。
【００２５】
また、第４の本発明によるスイッチトキャパシタ回路は、上記構成に加えて、上記反転検出回路が、上記アナログ差動信号を構成する非反転信号及び反転信号を比較するコンパレータからなる。この様な構成により、反転検出回路を実現することができる。
【００２６】
また、第５の本発明によるスイッチトキャパシタ回路は、上記差動アンプの第１入力端子に第１電極が接続された第３キャパシタと、上記差動アンプの第２入力端子に第１電極が接続された第４キャパシタと、上記第３キャパシタの第２電極を上記差動アンプの第１出力端子に接続し、フィードバック回路を形成する第７スイッチング素子と、上記第４キャパシタの第２電極を上記差動アンプの第２出力端子に接続し、フィードバック回路を形成する第８スイッチング素子と、第３及び第４キャパシタの第２電極に供給されるアナログ差動信号について信号入替を行う第２の信号入替回路とを備えて構成される。
【００２７】
上記第２の信号入替回路は、アナログ差動信号を構成する一方の信号を第３キャパシタの第２電極に供給するとともに、他方の信号を第４キャパシタの第２電極に供給する回路であり、上記反転検出回路の出力に基づいて、上記一方及び他方の信号を入れ替えて、第３及び第４キャパシタに供給する。この様な構成により、第３及び第４キャパシタの充放電時間を短縮することができる。
【００２８】
また、第６の本発明によるパイプラインＡ／Ｄ変換器は、アナログ差動信号のサンプリング及びホールドを行うスイッチトキャパシタ回路を有する複数の変換ステージをシリアル接続し、各変換ステージにおけるデジタル変換により得られた低解像度のデジタル信号に基づいて高解像度のデジタル信号を生成するパイプラインＡ／Ｄ変換器であって、ｎ段目の変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号のレベル反転を検出する反転検出回路と、上記反転検出回路の出力に基づいて、ｎ段目の変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号の一方及び他方の信号を入れ替える信号入替回路とを備えて構成される。なお、ｎは任意の自然数からなる。
【００２９】
この様な構成により、ｎ段目の変換ステージに入力されるアナログ差動信号のレベル反転を検出し、当該変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号について信号入替を行うことによって、上記スイッチトキャパシタ回路におけるキャパシタの充放電時間を短縮することができる。つまり、ｎ段目のステージにおけるサンプリング時間を短縮させることができる。
【００３０】
また、第７の本発明によるパイプラインＡ／Ｄ変換器は、上記構成に加えて、ｎ＋１段目の変換ステージが、上記反転検出回路の出力に基づいて、ｎ段目の変換ステージから入力されたアナログ差動信号をデジタル信号に変換するサブＡ／Ｄ変換器を備えて構成される。この様な構成により、ｎ段目のステージにおいてアナログ差動信号の信号入替が行われた場合でも、ｎ＋１段目のステージにおいて正しくデジタル変換を行うことができる。
【００３１】
また、第８の本発明によるパイプラインＡ／Ｄ変換器は、上記構成に加えて、上記反転検出回路が、１段目の変換ステージに入力されるアナログ差動信号のレベル反転を検出し、上記信号入替回路が、上記反転検出回路の出力に基づいて、１段目の変換ステージのスイッチトキャパシタ回路に入力されるアナログ差動信号の信号入替を行うように構成される。サンプリング時間不足が変換精度に最も影響を与えるステージは、１段目のステージであることから、この様な構成により、変換精度の高いパイプラインＡ／Ｄ変換器を実現することができる。
【００３２】
また、第９の本発明によるパイプラインＡ／Ｄ変換器は、上記構成に加えて、サンプリング及びホールドを行うスイッチトキャパシタ回路を有し、ホールド中のアナログ差動信号を１段目の変換ステージへ供給する入力サンプリング回路を備え、上記反転検出回路が、上記入力サンプリング回路のスイッチトキャパシタ回路への入力信号に基づいて、１段目の変換ステージに入力されるアナログ差動信号のレベル反転を検出するように構成される。この様な構成により、１段目のステージにアナログ差動信号が入力されるよりも前に、レベル反転検出を行うことができるので、上記サンプリング期間を更に短縮することができる。
【００３３】
また、第１０の本発明によるパイプラインＡ／Ｄ変換器は、上記信号入替回路が、上記入力サンプリング回路のスイッチトキャパシタ回路への入力信号を切り替え、入力サンプリング回路から１段目の変換ステージへ、信号入替後のアナログ差動信号を供給するように構成される。この様な構成により、１段目のステージにアナログ差動信号が入力されるよりも前に、アナログ差動信号の信号入替を行って、信号入替後のアナログ差動信号を第１ステージに供給することができる。従って、上記サンプリング期間を更に短縮することができる。
【発明の効果】
【００３４】
本発明によれば、アナログ差動信号をサンプリング及びホールドするスイッチトキャパシタ回路におけるサンプリング期間を短縮することができる。また、パイプラインＡ／Ｄ変換器を構成する各ステージのサンプリング時間を短縮させて、変換レートを向上させることができる。
【発明を実施するための最良の形態】
【００３５】
実施の形態１．
図１は、本発明の実施の形態１によるスイッチトキャパシタ回路の一構成例を示した図である。このスイッチトキャパシタ回路は、差動アンプ３０と、コンパレータ３１と、４個のキャパシタＣ１〜Ｃ４と、１２個のスイッチング素子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４及びＳ３１〜Ｓ３４とにより構成される。
【００３６】
上記スイッチトキャパシタ回路は、アナログ差動信号Ａｉ及びＡｄが入力され、アナログ差動信号Ａｉ＋１を出力している。これらのアナログ差動信号は、いずれも非反転信号及び反転信号により構成され、非反転信号には符号末尾に「ｐ」が付され、反転信号には符号末尾に「ｍ」が付されている。また、従来のスイッチトキャパシタ回路（図１９）と同様、上記スイッチトキャパシタ回路には、サンプリング期間及びホールド期間を規定するクロック信号（不図示）が入力され、サンプリング期間及びホールド期間が交互に繰り返される。
【００３７】
差動アンプ３０は、アナログ差動信号を増幅する増幅回路であり、非反転信号が第１入力端子３ａに入力され、その増幅信号が第１出力端子３ｃから出力される。また、反転信号が第２入力端子３ｂに入力され、その増幅信号が第２出力端子３ｄから出力される。
【００３８】
キャパシタＣ１，Ｃ２の第１電極は、ともに差動アンプ３０の第１入力端子３ａに接続されている。また、キャパシタＣ１の第２電極は、スイッチング素子Ｓ１１、Ｓ２１及びＳ３１に接続され、キャパシタＣ２の第２電極は、スイッチング素子Ｓ１２，Ｓ２２及びＳ３２に接続されている。
【００３９】
同様にして、キャパシタＣ３，Ｃ４の第１電極は、ともに差動アンプ３０の第２入力端子３ｂに接続されている。また、キャパシタＣ３の第２電極は、スイッチング素子Ｓ１３、Ｓ２３及びＳ３３に接続され、キャパシタＣ４の第２電極は、スイッチング素子Ｓ１４，Ｓ２４及びＳ３４に接続されている。
【００４０】
コンパレータ３１は、非反転信号Ａｉｐ及び反転信号Ａｉｍの電圧レベルを比較し、その比較結果を示す比較信号ＣＰｉを出力している。一般に、アナログ差動信号を構成する非反転信号及び反転信号は、同相成分及び逆相成分からなる。つまり、非反転信号は、同相成分及び逆相成分の和からなり、反転信号はこれらの差からなる。このため、逆相成分の符号が変化すれば、両信号の電圧レベルは逆転する。本明細書では、この電圧レベルの逆転をアナログ差動信号の「レベル反転」と呼ぶことにする。コンパレータ３１は、アナログ差動信号Ａｉのレベル反転を検出する反転検出回路であり、反転検出結果として比較信号ＣＰｉが生成される。
【００４１】
スイッチング素子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜Ｓ３４は、２端子間の導通及び開放を制御可能な周知の回路、例えば、ＭＯＳからなるスイッチング回路である。以下、本明細書では、スイッチング素子Ｓ１１〜１４の総称として符号Ｓ１ｘを、スイッチング素子Ｓ２１〜２４の総称として符号Ｓ２ｘを、スイッチング素子Ｓ３１〜Ｓ３４の総称として符号Ｓ３ｘを用いる。
【００４２】
スイッチング素子Ｓ２ｘは、クロック信号に基づいて制御され、サンプリング期間中は開放状態となり、ホールド期間中は導通状態となる。一方、スイッチング素子Ｓ１ｘ，Ｓ３ｘは、クロック信号及び比較信号ＣＰｉに基づいて制御され、サンプリング期間中にのみ導通状態となる。具体的には、ホールド期間中のスイッチング素子Ｓ１ｘ，Ｓ３ｘは、いずれも開放状態であり、サンプリング期間中は、比較信号ＣＰｉに基づいて、スイッチング素子Ｓ１ｘ及びスイッチング素子Ｓ３ｘのいずれか一方が導通状態となり、他方は開放状態となる。
【００４３】
スイッチング素子Ｓ１１，１２は、非反転信号ＡｉｐをキャパシタＣ１，Ｃ２の第２電極にそれぞれ印加するための回路である。また、スイッチング素子Ｓ３１，３２は、反転信号ＡｉｍをキャパシタＣ１，Ｃ２の第２電極にそれぞれ印加するための回路である。つまり、サンプリング期間中のキャパシタＣ１，Ｃ２には、比較信号ＣＰｉに基づいて、非反転信号Ａｉｐ及び反転信号Ａｉｍのいずれか一方が印加される。
【００４４】
同様にして、スイッチング素子Ｓ１３，１４は、反転信号ＡｉｍをキャパシタＣ３，Ｃ４の第２電極にそれぞれ印加するための回路である。また、スイッチング素子Ｓ３３，３４は、非反転信号ＡｉｐをキャパシタＣ３，Ｃ４の第２電極にそれぞれ印加するための回路である。従って、サンプリング期間中のキャパシタＣ３，Ｃ４には、非反転信号Ａｉｐ及び反転信号Ａｉｍのうち、キャパシタＣ１，Ｃ２に印加されていない信号が印加される。
【００４５】
図中に破線で示した信号入替回路ＰＸは、上記スイッチング素子Ｓ１ｘ，Ｓ３ｘにより構成され、非反転信号Ａｉｐ及び反転信号Ａｉｍの伝搬経路を切り替えて、キャパシタＣ１〜Ｃ４に供給される信号Ａｉｐ，Ａｉｍを入れ替える回路である。すなわち、キャパシタＣ１への入力信号はスイッチング素子Ｓ１１，Ｓ３１により、キャパシタＣ２への入力信号はスイッチング素子Ｓ１２，Ｓ３２により、キャパシタＣ３への入力信号はスイッチング素子Ｓ１３，Ｓ３３により、キャパシタＣ４への入力信号はスイッチング素子Ｓ１４，Ｓ３４によりそれぞれ切り替えられる。この切替動作は比較信号ＣＰｉに基づいて行われ、非反転信号Ａｉｐ及び反転信号Ａｉｍの一方がキャパシタＣ１，Ｃ２に供給され、他方がキャパシタＣ３，Ｃ４に供給される。本明細書では、この様な非反転信号及び反転信号間の入れ替え処理をアナログ差動信号の「信号入替」と呼ぶことにする。
【００４６】
スイッチング素子Ｓ２１は、ホールド期間中に、非反転信号ＡｄｐをキャパシタＣ１の第２電極に印加するための回路である。また、スイッチング素子Ｓ２３は、ホールド期間中に、反転信号ＡｄｍをキャパシタＣ３の第２電極に印加するための回路である。
【００４７】
スイッチング素子Ｓ２２は、差動アンプ３０の第１出力端子３ｃをキャパシタＣ２の第２電極に接続するための回路である。つまり、ホールド期間中は、キャパシタＣ２が、差動アンプ３０の第１入力端子３ａ及び第１出力端子３ｃ間に接続され、フィードバックループが形成される。
【００４８】
同様にして、スイッチング素子Ｓ２４は、差動アンプ３０の第２出力端子３ｄをキャパシタＣ４の第２電極に接続するための回路である。つまり、ホールド期間中は、キャパシタＣ４が、差動アンプ３０の第２入力端子３ｂ及び第２出力端子３ｄ間に接続され、フィードバックループが形成される。
【００４９】
図２は、図１のスイッチトキャパシタ回路の動作の一例を示したタイミングチャートである。図中の（ａ）はクロック信号、（ｂ）はアナログ差動信号Ａｉ、（ｃ）はコンパレータ３１の比較信号ＣＰｉ、（ｄ）〜（ｆ）はスイッチング素子Ｓ１ｘ，Ｓ３ｘ，Ｓ２ｘの状態、（ｇ）はキャパシタＣ１，Ｃ２の電荷量、（ｈ）はキャパシタＣ３，Ｃ４の電荷量である。
【００５０】
このスイッチトキャパシタ回路では、クロック信号が低レベルとなるサンプリング期間に、スイッチング素子Ｓ１ｘ，Ｓ３ｘのいずれか一方が導通し、キャパシタＣ１〜Ｃ４の充放電が行われる。一方、クロック信号が高レベルとなるホールド期間に、スイッチング素子Ｓ２ｘが導通し、所定のアナログ差動信号Ａｉ＋１が差動アンプ３０から出力される。例えば、Ｃ１＝Ｃ２，Ｃ３＝Ｃ４の場合には、アナログ差動信号Ａｉ＋１として、（２Ａｉ−Ａｄ）が出力される。
【００５１】
コンパレータ３１は、アナログ差動信号Ａｉを構成する非反転信号Ａｉｐ及び反転信号Ａｉｍの電圧レベルが、Ａｉｐ≧Ａｉｍであれば低レベルの比較信号ＣＰｉを出力し、Ａｉｐ<Ａｉｍであれば高レベルの比較信号ＣＰｉを出力する。そして、サンプリング期間中は、比較信号ＣＰｉが低レベルであればスイッチング素子Ｓ１ｘが導通し、高レベルであればスイッチング素子Ｓ３ｘが導通する。従って、上記信号Ａｉｐ，Ａｉｍのうち、高レベルの信号が、常にキャパシタＣ１，Ｃ２に供給され、低レベルの信号が、常にキャパシタＣ３，Ｃ４に供給される。
【００５２】
図中の（ｇ），（ｈ）では、本実施の形態によるスイッチトキャパシタ回路（図１）の動作を実線で示すとともに、比較例として、従来のスイッチトキャパシタ回路（図１９）の動作を一点鎖線で示している。本実施の形態では、アナログ差動信号Ａｉが大きく変化する場合にはレベル反転を伴うことを利用して、レベル反転時にアナログ差動信号Ａｉの信号入替を行うことにより、キャパシタＣ１〜Ｃ４の電荷量の変動を抑制している。
【００５３】
従来のスイッチトキャパシタ回路では、アナログ差動信号Ａｉに応じて、キャパシタＣ１〜Ｃ４の電荷量も変動し、アナログ差動信号Ａｉが大きく変化すれば、キャパシタＣ１〜Ｃ４の充放電時間が長くなる。これに対し、本実施の形態によるスイッチトキャパシタ回路では、アナログ差動信号Ａｉがレベル反転すれば、信号入替回路ＰＸが、非反転信号Ａｉｐ及び反転信号Ａｉｐを入れ替えて、各キャパシタＣ１〜Ｃ４に供給している。このため、アナログ信号Ａｉのレベル反転時における充放電時間が、レベル非反転時における最大充放電時間よりも長くなることはない。
【００５４】
つまり、信号入替回路ＰＸによって、キャパシタＣ１〜Ｃ４に対する充放電電荷量の最大値を１／２に低減することができ、キャパシタＣ１〜Ｃ４の最大充放電時間を大幅に短縮することができる。スイッチトキャパシタ回路のサンプリング期間は、キャパシタＣ１〜Ｃ４の最大充放電時間によって決定されることから、最大充放電時間を短縮すれば、サンプリング時間を短縮することができ、スイッチトキャパシタ回路を高速動作させることができる。
【００５５】
実施の形態２．
実施の形態１では、キャパシタＣ１〜Ｃ４の第２電極に対し、それぞれ２つのスイッチング素子を接続し、信号入替を行うスイッチトキャパシタ回路の例について説明した。このスイッチトキャパシタ回路は、従来のスイッチトキャパシタ回路（図１９）に比べ、キャパシタＣ１〜Ｃ４の寄生容量が増大し、アナログ差動信号Ａｉ＋１の誤差を増大させる原因となる。そこで、本実施の形態では、上記寄生容量を抑制したスイッチトキャパシタ回路について説明する。
【００５６】
図３は、本発明の実施の形態２によるスイッチトキャパシタ回路の一構成例を示した図である。このスイッチトキャパシタ回路は、差動アンプ３０と、コンパレータ３１と、４個のキャパシタＣ１〜Ｃ４と、１２個のスイッチング素子Ｓ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ４１，Ｓ４２，Ｓ５１及びＳ５２とにより構成される。なお、スイッチング素子Ｓ４１，４２の総称として符号Ｓ４ｘを、スイッチング素子Ｓ５１，Ｓ５２の総称として符号Ｓ５ｘを用いる。
【００５７】
スイッチング素子Ｓ１ｘ，Ｓ２ｘの動作は、従来のスイッチトキャパシタ回路と同様である。すなわち、スイッチング素子Ｓ１ｘは、サンプリング期間中は導通状態となり、ホールド期間中は開放状態となる。また、スイッチング素子Ｓ２ｘは、サンプリング期間中は開放状態となり、ホールド期間中は導通状態となる。
【００５８】
スイッチング素子Ｓ１１，Ｓ１２は、一方の端子が、キャパシタＣ１，Ｃ２の第２電極にそれぞれ接続され、他方の端子が互いに接続され、当該接続点がスイッチング素子Ｓ４１及びＳ５１に接続されている。スイッチング素子Ｓ４１は、上記接続点に非反転信号Ａｉｐを供給する回路であり、スイッチング素子Ｓ５１は、上記接続点に反転信号Ａｉｍを供給する回路である。つまり、キャパシタＣ１に対する信号Ａｉｐ，Ａｉｍの供給は、いずれもスイッチイング素子Ｓ１１を介して行われ、キャパシタＣ２に対する信号Ａｉｐ，Ａｉｍの供給は、いずれもスイッチイング素子Ｓ１２を介して行われる。
【００５９】
全く同様にして、スイッチング素子Ｓ１３，Ｓ１４は、一方の端子が、キャパシタＣ３，Ｃ４の第２電極にそれぞれ接続され、他方の端子が互いに接続され、当該接続点がスイッチング素子Ｓ４２及びＳ５２に接続されている。スイッチング素子Ｓ４２は、上記接続点に非反転信号Ａｉｐを供給する回路であり、スイッチング素子Ｓ５２は、上記接続点に反転信号Ａｉｍを供給する回路である。つまり、キャパシタＣ３に対する信号Ａｉｐ，Ａｉｍの印加は、いずれもスイッチイング素子Ｓ１３を介して行われ、キャパシタＣ４に対する信号Ａｉｐ，Ａｉｍの印加は、いずれもスイッチイング素子Ｓ１４を介して行われる。
【００６０】
図中に破線で示した信号入替回路ＰＸは、上記スイッチング素子Ｓ４ｘ，Ｓ５ｘにより構成され、非反転信号Ａｉｐ及び反転信号Ａｉｍの伝搬経路を切り替えることにより、キャパシタＣ１〜Ｃ４に供給される信号Ａｉｐ，Ａｉｍを入れ替える回路である。すなわち、キャパシタＣ１，Ｃ２への入力信号は、ともにスイッチング素子Ｓ４１，Ｓ５１により切り替えられ、キャパシタＣ３，Ｃ４への入力信号は、ともにスイッチング素子Ｓ４２，Ｓ５２により切り替えられる。この切替動作は比較信号ＣＰｉに基づいて行われ、非反転信号Ａｉｐ及び反転信号Ａｉｍの一方がキャパシタＣ１，Ｃ２に供給され、他方がキャパシタＣ３，Ｃ４に供給される。
【００６１】
図４は、図３のスイッチトキャパシタ回路の動作の一例を示したタイミングチャートである。図中の（ａ）はクロック信号、（ｂ）はアナログ差動信号Ａｉ、（ｃ）はコンパレータ３１の比較信号ＣＰｉ、（ｄ）〜（ｇ）はスイッチング素子Ｓ１ｘ，Ｓ２ｘ，Ｓ４ｘ，Ｓ５ｘの状態である。
【００６２】
本実施の形態によれば、各キャパシタＣ１〜Ｃ４の第２電極に接続されるスイッチング素子の数を増大させることなく、アナログ差動信号Ａｉの信号入替を行うための信号入替回路ＰＸをスイッチトキャパシタ回路に導入することができる。
【００６３】
各キャパシタＣ１〜Ｃ４の第２電極に接続されているスイッチング素子の数が増大すれば、寄生容量が増大し、各キャパシタＣ１〜Ｃ４の容量を所望の値にすることが困難になる。スイッチトキャパシタ回路の増幅率は、キャパシタＣ１〜Ｃ４の容量に基づいて定められることから、キャパシタＣ１〜Ｃ４の容量誤差は、アナログ信号Ａｉ＋１の誤差として現われる。これに対し、本実施の形態によるスイッチトキャパシタ回路では、アナログ信号Ａｉ＋１の誤差を増大させることなく、サンプリング時間を短縮させることができる。
【００６４】
実施の形態３．
図５は、本発明の実施の形態３によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。また、図６は、図５における第ｉステージ（ｉ＝２〜４）の一構成例を示したブロック図である。
【００６５】
各ステージ１２〜１４は、サブＡ／Ｄ変換器２０Ｎ、サブＤ／Ａ変換器２１Ｎ及びスイッチトキャパシタ回路２５Ｎにより構成される。
【００６６】
スイッチトキャパシタ回路２５Ｎには、例えば図１又は図３の回路が用いられる。すなわち、Ｓ／Ｈ処理部２２、増幅処理部２３及び演算処理部２４に加えて、アナログ差動信号Ａｉのレベル反転を検出するコンパレータ３１と、アナログ差動信号Ａｉの信号入替を行う信号入替回路ＰＸとを有し、アナログ差動信号Ａｉに基づいて、アナログ差動信号Ａｉ＋１及び比較信号ＣＰｉを生成している。
【００６７】
アナログ差動信号Ａｉは、第（ｉ−１）ステージから入力され、アナログ差動信号Ａｉ＋１は第（ｉ＋１）ステージへ出力される。また、比較信号ＣＰｉは、第ｉステージよりも後段の各ステージへ出力される。なお、この比較信号ＣＰｉは、図示しない遅延回路によって半クロックずつ遅延させて、各ステージへ順次に入力される。
【００６８】
サブＡ／Ｄ変換器２０Ｎは、第ｉステージよりも前段の各ステージで生成された比較信号ＣＰ１〜ＣＰｉ−１に基づいて、アナログ差動信号Ａｉをデジタル信号Ｄｉに変換している。より前段のステージにおいて信号入替が行われていた場合、第ｉステージに入力されるアナログ差動信号Ａｉは、非反転信号Ａｉｐ及び反転信号Ａｉｍが入れ替えられている。このため、サブＡ／Ｄ変換器２０Ｎは、まず、アナログ差動信号Ａｉをデジタル変換したデジタル信号をＤｄを求めた後、比較信号ＣＰ１〜ＣＰｉ−１に基づいて、このデジタル信号Ｄｄを補正し、正しいデジタル信号Ｄｉを求めている。
【００６９】
サブＤ／Ａ変換器２１Ｎは、コンパレータ３１の比較信号ＣＰｉに基づいて、補正前のデジタル信号Ｄｄをアナログ変換し、アナログ差動信号Ａｄを生成している。第ｉステージの信号入替回路ＰＸにおいて信号入替が行われた場合、増幅処理部２３から演算処理部２４への入力信号は、信号入替後の信号である。このため、サブＤ／Ａ変換器２１Ｎも、比較信号ＣＰｉに基づいて、アナログ差動信号Ａｄの信号入替を行っている。なお、Ｄ／Ａ変換器２１Ｎは、複数の基準電圧のいずれかを選択的に出力するスイッチング回路により構成されるため、信号入替後のアナログ差動信号Ａｄを生成することは容易に実現することができる。
【００７０】
図７は、図５における第１ステージの一構成例を示したブロック図である。第１ステージ１１は、前段ステージから比較信号が入力されないため、サブＡ／Ｄ変換器２０Ｎに代えて、従来のサブＡ／Ｄ変換器２０が用いられ、サブＤ／Ａ変換器２１Ｎには、デジタル信号Ｄ１が入力される。その他の構成は、ステージ１２〜１４と同様である。
【００７１】
なお、最終ステージである第５ステージは、サブＡ／Ｄ変換器２０Ｎのみにより構成され、補正前のデジタル信号Ｄｄは使用されない。
【００７２】
本実施の形態によれば、パイプラインＡ／Ｄ変換器を構成する各ステージ１１〜１４（最終ステージ１５を除く）が、アナログ差動信号のサンプリング及びホールドを行うスイッチトキャパシタ回路２５Ｎをそれぞれ有している。また、これらの各ステージ１１〜１４は、アナログ差動信号Ａｉのレベル反転を検出するコンパレータ３１と、上記コンパレータ３１の出力に基づいて、アナログ差動信号Ａｉの信号入替を行う信号入替回路ＰＸとをそれぞれ有している。
【００７３】
このため、各ステージ１１〜１４において、アナログ差動信号のレベル反転を検出し、当該ステージ内のスイッチトキャパシタ回路２５Ｎに入力されるアナログ差動信号について信号入替を行って、当該スイッチトキャパシタ回路２５Ｎを構成するキャパシタの充放電時間を短縮することができる。従って、各ステージにおけるサンプリング時間を短縮し、変換レートを向上させることができる。
【００７４】
実施の形態４．
実施の形態３では、各ステージ１１〜１４において信号入替を可能にしたパイプラインＡ／Ｄ変換器の例について説明したが、１以上の任意のステージにおいて信号入替が可能となるように構成してもよい。本実施の形態では、第１ステージ１１において信号入替が行われるパイプラインＡ／Ｄ変換器の例について説明する。
【００７５】
図８は、本発明の実施の形態４によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。図９は、図８の第ｉステージ（ｉ＝２〜４）の一構成例を示したブロック図である。
【００７６】
第１ステージ１１は、コンパレータ３１及び信号入替回路ＰＸを有する図７の回路（実施の形態３）が採用され、アナログ差動信号Ａ１のレベル反転時には信号入替が行われる。一方、より後段の各ステージ１２〜１５は、コンパレータ３１及び信号入替回路ＰＸを備えることなく構成され、サブＡ／Ｄ変換器２０Ｎでは、比較信号ＣＰ１に基づいてアナログ信号Ａｉのデジタル変換が行われ、サブＡ／Ｄ変換器２１では、補正前のデジタル信号Ｄｄがアナログ信号Ａｄに変換される。
【００７７】
本実施の形態では、第１ステージ１１において信号入替が行われるパイプラインＡ／Ｄ変換器の例について説明したが、パイプラインＡ／Ｄ変換器を構成する一部のステージであって、１以上の任意のステージにおいて、入力されるアナログ差動信号のレベル反転検出及び信号入替が可能となるように構成することもできる。その場合、最初に信号入替が行われるステージよりも前段のステージには、従来の回路（図１８）が使用される。
【００７８】
この様にして、任意のステージが信号入替可能に構成され、当該ステージよりも後段のステージでは当該信号入替を考慮したＡ／Ｄ変換が行われることにより、上記後段のステージの回路構成を簡略化することができ、パイプラインＡ／Ｄ変換器の回路規模を縮小させることができる。
【００７９】
なお、パイプラインＡ／Ｄ変換器の場合、各ステージにおけるサンプリング時間不足が変換精度に与える影響は、より前段ステージほど大きくなる。このため、ステージ１１〜１４のいずれかに１つにおいて信号入替を行う場合、第１ステージ１１おいて信号入替を行うことが特に望ましい。
【００８０】
実施の形態５．
実施の形態４では、第１ステージ１１のサンプリング期間中に、レベル反転検出及び信号入替がともに行われるパイプラインＡ／Ｄ変換器の例について説明した。これに対し、本実施の形態では、第１ステージ１１のサンプリング期間よりも先に、レベル反転検出を行うことにより、サンプリング期間を更に短縮可能にするパイプラインＡ／Ｄ変換器について説明する。
【００８１】
図１０は、本発明の実施の形態５によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。このパイプラインＡ／Ｄ変換器は、複数のステージ１１〜１５がシリアル接続されるとともに、第１ステージ１１の前段に、入力サンプリング回路１０が設けられている。
【００８２】
この入力サンプリング回路１０には、アナログ入力信号Ａ０及びリファレンス電圧ＶＲが入力されている。アナログ入力信号Ａ０はＡ／Ｄ変換対象となる外部入力信号であり、シングルエンド信号からなる。リファレンス電圧ＶＲは、アナログ入力信号Ａ０の基準電位を与える外部入力電圧である。
【００８３】
上記入力サンプリング回路１０は、アナログ入力信号Ａ０について、アナログ差動信号への変換、サンプリング及びホールドを行うスイッチトキャパシタ回路を備え、当該スイッチトキャパシタ回路の出力信号が、アナログ差動信号Ａ１として第１ステージ１１へ供給される。なお、入力サンプリング回路１０のサンプリング期間及びホールド期間は、クロック信号に基づいて交互に繰り返され、入力サンプリング回路１０及び第１ステージ１１の一方がサンプリング期間であれば、他方がホールド期間となるように制御される。
【００８４】
また、入力サンプリング回路１０は、サンプリング期間にアナログ入力信号Ａ０をリファレンス電圧ＶＲと比較するコンパレータを備え、次のホールド期間に第１ステージ１１へ出力されるアナログ差動信号Ａ１について、レベル反転検出を行っている。レベル反転検出結果である比較信号ＣＰ０は、遅延回路１６により半クロックずつ遅延させて、各ステージ１１〜１５へ順次に入力される。つまり、第１ステージ１１に対しては、アナログ差動信号Ａ１の信号入替を指示し、また、他のステージ１２〜１５に対しては、アナログ差動信号Ａ２〜Ａ５について信号入替を考慮したＡ／Ｄ変換を指示している。
【００８５】
第１ステージ１１では、アナログ差動信号Ａ１をＡ／Ｄ変換することにより、デジタル信号Ｄ１が求められる。また、比較信号ＣＰ０に基づいてアナログ差動信号Ａ１の信号入替が行われる。他のステージ１２〜１５では、比較信号ＣＰ０に基づいてＡ／Ｄ変換が行われ、デジタル信号Ｄ２〜Ｄ５が求められる。
【００８６】
図１１は、図１０の第１ステージ１１の一構成例を示した図である。この第１ステージ１１を図７（実施の形態３）の場合と比較すれば、スイッチトキャパシタ回路２５Ｎ’が、コンパレータ３１を備えていない点で異なる。信号入替回路ＰＸ及びサブＤ／Ａ変換器２１Ｎは、入力サンプリング回路１０からの比較信号ＣＰ０に基づいて動作している。
【００８７】
他のステージ１２〜１５は、比較信号ＣＰ１に代えて、比較信号ＣＰ０が入力される点を除けば、実施の形態４の場合と同様であるため、説明を省略する。
【００８８】
図１２は、図１０の入力サンプリング回路１０の一構成例を示した図である。この入力サンプリング回路１０は、差動アンプ３２と、４個のキャパシタＣ５〜Ｃ８と、７個のスイッチング素子Ｓ６１〜Ｓ６４及びＳ７１〜Ｓ７３とにより構成される。なお、スイッチング素子S６３及びS６４は、３端子の接続及び開放を行うスイッチング回路である。また、スイッチング素子Ｓ６１〜６４の総称として符号Ｓ６ｘを、スイッチング素子Ｓ７１〜７３の総称として符号Ｓ７ｘを用いる。
【００８９】
キャパシタＣ５，Ｃ７の第１電極は、ともに差動アンプ３２の第１入力端子３ａに接続され、キャパシタＣ５，Ｃ７の第２電極は、スイッチング素子Ｓ６１，Ｓ７２にそれぞれ接続されている。スイッチング素子Ｓ６１は、アナログ入力信号Ａ０をキャパシタＣ５に供給する回路である。スイッチング素子Ｓ７２は、差動アンプ３２の第１出力端子３ｃをキャパシタＣ７に接続するための回路であり、導通時には、差動アンプ３０の第１入力端子３ａ及び第１出力端子３ｃ間にフィードバックループが形成される。
【００９０】
キャパシタＣ６，Ｃ８の第１電極は、ともに差動アンプ３２の第２入力端子３ｂに接続され、キャパシタＣ６，Ｃ８の第２電極は、スイッチング素子Ｓ６２，Ｓ７３にそれぞれ接続されている。スイッチング素子Ｓ６２は、リファレンス電圧ＶＲをキャパシタＣ６に供給する回路である。スイッチング素子Ｓ７３は、差動アンプ３２の第２出力端子３ｃをキャパシタＣ８に接続するための回路であり、導通時には、差動アンプ３０の第２入力端子３ｂ及び第２出力端子３ｄ間にフィードバックループが形成される。
【００９１】
スイッチング素子６３は、差動増幅器３２の両入力端子３ａ，３ｂに基準電圧Ｖ０を印加する回路であり、スイッチング素子６４は、差動増幅器３２の両出力端子３ｃ，３ｄに基準電圧Ｖ０を印加する回路である。当該基準電圧Ｖ０がアナログ差動信号Ａ１の同相成分となる。スイッチング素子Ｓ７１は、キャパシタＣ５及びＣ６の第２電極を短絡させるための回路である。
【００９２】
サンプリング期間中は、スイッチング手段Ｓ６ｘが導通状態となり、スイッチング手段Ｓ７ｘが開放状態となる。このとき、キャパシタＣ５，Ｃ６には、アナログ入力信号Ａ０，リファレンス電圧ＶＲがそれぞれ印加される。また、差動増幅器の入出力端子３ａ〜３ｄには、基準電圧Ｖ０が印加される。一方、ホールド期間中は、スイッチング手段Ｓ６ｘが開放状態となり、スイッチング手段Ｓ７ｘが導通状態となり、アナログ差動信号Ａ１を構成する非反転信号Ａ１ｐ及び反転信号Ａ１ｍが出力される。
【００９３】
コンパレータ３３は、アナログ入力信号Ａ０及びリファレンス電圧ＶＲの電圧レベルを比較し、その比較結果を示す比較信号ＣＰ０を出力している。すなわち、次のホールド期間に第１ステージへ出力されるアナログ差動信号Ａ１のレベル反転は、当該サンプリング期間中にアナログ入力信号Ａ０及び基準電圧ＶＲに基づいて検出される。
【００９４】
本実施の形態によれば、第１ステージ１１の前段に入力サンプリング回路１０が設けられ、当該入力サンプリング回路１０の入力信号に基づいて、アナログ差動信号Ａ１のレベル反転を検出している。このため、第１ステージ１１にアナログ差動信号Ａ１が入力されるよりも先に、そのレベル反転の検出を行うことができ、実施の形態４の場合と比較すれば、サンプリング期間を短縮することができる。
【００９５】
なお、入力サンプリング回路１０を設けることによって、第１ステージ１１には、ホールドされたアナログ差動信号Ａ１が入力されることから、第１ステージ１１のサブＡ／Ｄ変換器２０及びスイッチトキャパシタ回路２５Ｎ’の動作タイミングの相違によって生ずるアナログ差動信号Ａｉ＋１の誤差も抑制することができる。
【００９６】
実施の形態６．
実施の形態５では、入力サンプリング回路１０において、アナログ差動信号Ａ１のレベル反転検出を行うパイプラインＡ／Ｄ変換器の例について説明した。これに対し、本実施の形態では、入力サンプリング回路１０において、アナログ差動信号Ａ１のレベル反転検出及び信号入替が行われるパイプラインＡ／Ｄ変換器について説明する。
【００９７】
図１３は、本発明の実施の形態６による入力サンプリング回路１０の一構成例を示した図である。図１２と比較すれば、スイッチング素子Ｓ８１及びＳ８２を更に備えている点で異なる。スイッチング素子Ｓ８１は、リファレンス電圧ＶＲをキャパシタＣ５の第２電極に印加する回路である。また、スイッチング素子Ｓ８２は、アナログ入力信号Ａ０をキャパシタＣ６の第２電極に印加する回路である。
【００９８】
図中に破線で示した信号入替回路ＰＸは、上記スイッチング素子Ｓ６１，６２，８１及び８２により構成され、アナログ入力信号Ａ０及びリファレンス電圧ＶＲの伝搬経路を切り替えて、キャパシタＣ５，Ｃ６に供給される信号Ａ０，ＶＲを入れ替える回路である。この信号入替回路ＰＸによる信号切替によって、アナログ差動信号Ａ１の非反転信号Ａｉｐ及び反転信号Ａｉｍを入れ替えることができる。
【００９９】
キャパシタＣ５への入力信号はスイッチング素子Ｓ６１，Ｓ８１により、キャパシタＣ６への入力信号はスイッチング素子Ｓ６２，Ｓ８２によりそれぞれ切り替えられる。これらのスイッチング素子は、クロック信号及び比較信号ＣＰ０に基づいて制御され、ホールド期間中は、いずれのスイッチング素子も開放状態となり、サンプリング期間中は、比較信号ＣＰ０に基づいて、スイッチング素子Ｓ６１，Ｓ６２と、スイッチング素子Ｓ８１，Ｓ８２のいずれか一方が導通状態となり、他方が開放状態となる。
【０１００】
本実施の形態によれば、第１ステージ１１よりも前段でサンプリング及びホールドを行っている入力サンプリング回路１０において、アナログ差動信号Ａ１のレベル反転検出及び信号入替がともに行われる。このため、第１ステージ１１のサンプリング期間の開始前に、アナログ差動信号Ａｉのレベル反転検出及び信号入替が完了している。このため、実施の形態５の場合と比較して、サンプリング期間を更に短縮することができる。
【０１０１】
また、上述した通り、ステージ１１〜１５内のキャパシタＣ１，Ｃ３に寄生容量が付加された場合、当該ステージの出力誤差となって現われる。これに対し、入力サンプリング回路１０では、キャパシタＣ５，Ｃ６に寄生容量が付加されても、入力サンプリング回路１０の出力誤差とならず、パイプラインＡ／Ｄ変換器の変換精度に影響を与えない。このため、入力サンプリング回路１０に信号入替回路ＰＸを設けることにより、ステージ１１〜１５内に信号入替回路ＰＸを設ける場合に比べ、寄生容量に起因する変換精度の低下を抑制することができる。
【０１０２】
また、入力サンプリング回路１０は、ホールド期間中にスイッチング素子Ｓ７１が導通し、キャパシタＣ５，Ｃ６の第２電極を短絡している。このため、キャパシタＣ５，Ｃ６が同一容量であれば、これらのキャパシタＣ５，Ｃ６に入力されるアナログ入力信号Ａ０及びリファレンス電圧ＶＲを入れ替えても、充放電時間には影響がない。
【０１０３】
実施の形態７．
上記実施の形態６では、各ステージ１１〜１５において、入力サンプリング回路１０による信号入替を考慮したＡ／Ｄ変換がそれぞれ行われるパイプラインＡ／Ｄ変換器の例について説明した。これに対し、本実施の形態では、各ステージ１１〜１５において求められたデジタル信号Ｄｉを加算した後、上記信号入替を考慮した補正処理を行うパイプラインＡ／Ｄ変換器について説明する。
【０１０４】
図１４は、本発明の実施の形態７によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。入力サンプリング回路１０は、レベル反転検出及び信号入替が行われる図１３に示された回路からなる。各ステージ１１〜１５は、従来のパイプラインＡ／Ｄ変換器を構成しているステージと同じ回路からなる。
【０１０５】
補正回路１８は、比較信号ＣＰ０に基づいて、加算回路１７のデジタル信号Ｄｏｕｔを補正し、入力サンプリング回路１０における信号入替を考慮した正しいデジタル信号Ｄｏｕｔ’を生成する演算回路である。
【０１０６】
比較信号ＣＰ０及びデジタル信号Ｄ１〜Ｄ５は、順に半クロックの時間遅れを有する信号として生成される。デジタル信号Ｄ１〜Ｄ５は、遅延回路１６により同期させた後、加算回路１７で加算され、デジタル信号Ｄｏｕｔが生成される。更に、遅延回路１６により比較信号ＣＰ０をデジタル信号Ｄｏｕｔに同期させて、これらの信号を補正回路１８に入力している。補正回路１８では、出力信号Ｄｏｕｔの各ビットについて、比較信号ＣＰ０との排他的論理和が求められ、信号入替を考慮した正しいデジタル信号Ｄｏｕｔ’が生成される。
【０１０７】
上述した各パイプラインＡ／Ｄ変換器は、いずれも１つの集積回路として実現することができ、アナログ回路及びデジタル回路はシリコン基板上で分離して配置される。すなわち、アナログ回路からなる入力サンプリング回路１０及びステージ１１〜１５は、アナログ領域にレイアウトされ、デジタル回路からなる遅延回路１６及び加算回路１７は、デジタル領域にレイアウトされている。
【０１０８】
図１０のパイプラインＡ／Ｄ変換器（実施の形態５）では、遅延回路１６により比較信号ＣＰ０を遅延させながら、入力サンプリング回路１０及び各ステージ１１〜１５間を伝搬させている。つまり、比較信号ＣＰ０は、デジタル回路を介してアナログ回路間を伝搬しているため、アナログ領域及びデジタル領域を配線が往復しなければならず、配線長が長くなるという問題が生ずる。これに対し、図１４のパイプラインＡ／Ｄ変換器では、比較信号ＣＰ０を各ステージ１１〜１５へ伝搬させないため、配線長を短くすることができ、集積回路の集積度を向上させることができる。
【０１０９】
実施の形態８．
上記実施の形態７では、入力サンプリング回路１０内で信号入替が行われるパイプラインＡ／Ｄ変換器において、当該信号入替を考慮した補正処理をデジタル信号Ｄｉの加算後に行う場合の例について説明した。これに対し、本実施の形態では、第１ステージ１１内で信号入替が行われるパイプラインＡ／Ｄ変換器において、同様の補正処理を行う場合について説明する。
【０１１０】
図１５は、本発明の実施の形態８によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。このパイプラインＡ／Ｄ変換器を図１４の場合（実施の形態７）と比較すれば、入力サンプリング回路１０を備えておらず、また、補正回路１８に第１ステージ１１からの比較信号ＣＰ１が入力されている点で異なる。
【０１１１】
比較信号ＣＰ１は、遅延回路１６により遅延させて、加算回路１７からのデジタル信号Ｄｏｕｔに同期して補正回路１８に入力される。補正回路１８では、比較信号ＣＰ１に基づいて、デジタル信号Ｄｏｕｔの補正処理が行われている。すなわち、デジタル信号Ｄｏｕｔの各ビットについて、比較信号ＣＰ１との排他的論理和を求め、信号入替を考慮した正しいデジタル信号Ｄｏｕｔ’が生成される。
【０１１２】
この場合、加算器１７に入力される各デジタル信号Ｄｉは、いずれも補正処理を要する信号（未補正の信号）でなければならない。つまり、比較信号ＣＰ１が高レベルであり、第１ステージ１１において信号入替が行われている場合には、加算回路１７で加算される全てのデジタル信号Ｄｉが、信号入替後のアナログ信号をＡ／Ｄ変換した信号でなければならない。
【０１１３】
ステージ１２〜１５として、従来の回路（図１８）を採用すれば、各ステージ１２〜１５からは未補正のデジタル信号Ｄ２〜Ｄ５が出力される。ところが、第１ステージ１１として、図７の回路（実施の形態３）を採用すれば、第１ステージ１１から補正処理を要しない正しいデジタル信号Ｄ１が出力されることになる。このため、図１５の第１ステージ１１は、この正しいデジタル信号を未補正のデジタル信号に変換し、デジタル信号Ｄ１として出力するように構成されている。
【０１１４】
図１６は、図１５の第１ステージ１１の一構成例を示した図である。この第１ステージを図７（実施の形態３）の場合と比較すれば、サブＡ／Ｄ変換器２０及びサブＤ／Ａ変換器２１Ｎに代えて、サブＡ／Ｄ変換器２０Ｎ及びサブＤ／Ａ変換器２１を備えている点で異なる。
【０１１５】
サブＡ／Ｄ変換器２０Ｎは、同一ステージ内のコンパレータ３１で生成された比較信号ＣＰ１に基づいて、アナログ差動信号Ａ１をデジタル信号Ｄ１に変換している。サブＡ／Ｄ変換器２０Ｎに入力されるアナログ信号Ａ１は、信号入替回路ＰＸの入力信号であるが、このサブＡ／Ｄ変換器２０Ｎは、デジタル信号Ｄ１として、信号入替回路ＰＸの出力信号をデジタル変換することにより得られる信号を生成している。すなわち、サブＡ／Ｄ変換器２０Ｎは、まず、アナログ差動信号Ａ１をデジタル変換して、正しいデジタル信号を生成する。次に、比較信号ＣＰ１に基づいて、このデジタル信号を逆補正し、未補正のデジタル信号Ｄ１を生成している。
【０１１６】
なお、サブＡ／Ｄ変換器２０Ｎで生成されるデジタル信号Ｄ１は、信号入替回路ＰＸによる信号入替を考慮した信号であるため、サブＤ／Ａ変換器２１には、従来のサブＤ／Ａ変換器と同じ回路を使用することができる。
【０１１７】
本実施の形態によれば、入力サンプリング回路１０を有しないパイプラインＡ／Ｄ変換器であっても、比較信号ＣＰ１を各ステージ１１〜１５間で伝搬させることなく、アナログ信号の信号入替を行うことができる。このため、実施の形態７の場合と同様にして、アナログ領域及びデジタル領域を往復する配線を削減し、配線長を短くすることができ、集積回路の集積度を向上させることができる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態１によるスイッチトキャパシタ回路の一構成例を示した図である。
【図２】図１のスイッチトキャパシタ回路の動作の一例を示したタイミングチャートである。
【図３】本発明の実施の形態２によるスイッチトキャパシタ回路の一構成例を示した図である。
【図４】図３のスイッチトキャパシタ回路の動作の一例を示したタイミングチャートである。
【図５】本発明の実施の形態３によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。
【図６】図５における第ｉステージ（ｉ＝２〜４）の一構成例を示したブロック図である。
【図７】図５における第１ステージの一構成例を示したブロック図である。
【図８】本発明の実施の形態４によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。
【図９】図８の第ｉステージ（ｉ＝２〜４）の一構成例を示したブロック図である。
【図１０】本発明の実施の形態５によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。
【図１１】図１０の第１ステージ１１の一構成例を示した図である。
【図１２】図１０の入力サンプリング回路１０の一構成例を示した図である。
【図１３】本発明の実施の形態６による入力サンプリング回路１０の一構成例を示した図である。
【図１４】本発明の実施の形態７によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。
【図１５】本発明の実施の形態８によるパイプラインＡ／Ｄ変換器の一構成例を示したブロック図である。
【図１６】図１５の第１ステージ１１の一構成例を示した図である。
【図１７】従来のパイプラインＡ／Ｄ変換器の概略構成例を示したブロック図である。
【図１８】図１７の第ｉステージ（ｉ＝２〜４）の一構成例を示したブロック図である。
【図１９】図１８のスイッチトキャパシタ回路２５の一構成例を示した回路図である。
【符号の説明】
【０１１９】
Ａ０  アナログ入力信号
Ａ１〜Ａ５，Ａｉ  アナログ差動信号
Ｃ１〜Ｃ８  キャパシタ
Ｓ１１〜Ｓ８２  スイッチング素子
１０  入力サンプリング回路
１１〜１５  ステージ
１６  遅延回路
１７  加算回路
１８  補正回路
２０，２０Ｎ  サブＡ／Ｄ変換器
２１，２１Ｎ  サブＤ／Ａ変換器
２５，２５Ｎ  スイッチトキャパシタ回路
３０，３２  差動アンプ
３０ａ  第１入力端子
３０ｂ  第２入力端子
３０ｃ  第１出力端子
３０ｄ  第２出力端子
３１，３３  コンパレータ
ＣＰ０〜ＣＰ４，ＣＰｉ  比較信号
Ｄ１〜Ｄ５，Ｄｉ，Ｄｄ  デジタル信号（低解像度）
Ｄｏｕｔ，Ｄｏｕｔ’  デジタル信号（高解像度）
ＰＸ  信号入替回路
【図１】
2006033304.tif 000003
【図２】
2006033304.tif 000004
【図３】
2006033304.tif 000005
【図４】
2006033304.tif 000006
【図５】
2006033304.tif 000007
【図６】
2006033304.tif 000008
【図７】
2006033304.tif 000009
【図８】
2006033304.tif 000010
【図９】
2006033304.tif 000011
【図１０】
2006033304.tif 000012
【図１１】
2006033304.tif 000013
【図１２】
2006033304.tif 000014
【図１３】
2006033304.tif 000015
【図１４】
2006033304.tif 000016
【図１５】
2006033304.tif 000017
【図１６】
2006033304.tif 000018
【図１７】
2006033304.tif 000019
【図１８】
2006033304.tif 000020
【図１９】
2006033304.tif 000021