(57)【要約】【課題】  電源電圧が変動しても、安定した電流を供給する。【解決手段】  定電流を出力する定電流源回路において、電源電圧ＶＤＤが供給されるカレントミラー回路１０と、カレントミラー回路１０に縦列に接続され、カレントミラー回路１０に流れる電流を決定するためのカレントミラー回路２０と、電源電圧ＶＤＤが低下したとき、カレントミラー回路２０のＮＰＮバイポーラトランジスタＱ１、Ｑ２に流れる電流Ｉ0が遮断しないよう動作する動作停止防止回路３０とを備えることを特徴とする。【選択図】  図１
2006215934.tif 000002
【特許請求の範囲】
【請求項１】
定電流を出力する定電流源回路において、
電源電圧が供給されるカレントミラー回路と、
前記カレントミラー回路に縦列に接続され、前記カレントミラー回路に流れる電流を決定するための少なくとも一つのバイポーラトランジスタと、
前記電源電圧が低下したとき、前記バイポーラトランジスタに流れる前記電流が遮断しないよう動作する動作停止防止回路と、
を備えることを特徴とする定電流源回路。
【請求項２】
前記カレントミラー回路は、少なくとも一対のＭＯＳトランジスタで構成されていることを特徴とする請求項１記載の定電流源回路。
【請求項３】
前記動作停止防止回路は、前記電源電圧と前記バイポーラトランジスタのコレクタ電圧との電位差が、前記各ＭＯＳトランジスタのしきい値電圧以上となるよう動作することを特徴とする請求項２記載の定電流源回路。
【請求項４】
前記動作停止防止回路は、その一端に前記電源電圧が供給され、他端に前記カレントミラー回路と前記バイポーラトランジスタとの接続部に接続されており、前記接続部に印加されている電圧の降下速度より前記電源電圧の降下速度が速いときに、前記接続部の電圧を基準電位に接続させることを特徴とする請求項１記載の定電流源回路。
【請求項５】
前記動作停止防止回路は、前記接続部に印加されている電圧と前記電源電圧の差が所定の電圧より小さいことにより、前記接続部に印加されている電圧の降下速度より前記電源電圧の降下速度が速いことを検出する検出手段を有することを特徴とする請求項４記載の定電流源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は定電流源回路に関し、特に定電流を出力する定電流源回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路を構成する個々の回路に定電流を供給するための、定電流源回路（定電流源）が知られている。（例えば、特許文献１参照）。
図４は、従来の定電流源回路を示す回路図である。
【０００３】
図４に示す定電流源回路は、一対のＰＭＯＳトランジスタＭ９１、Ｍ９２で構成されたカレントミラー回路９１と、一対のＮＰＮトランジスタＱ９１、Ｑ９２で構成されたカレントミラー回路９２と、抵抗Ｒ９０、Ｒ９１、Ｒ９２とにより構成され、各ＮＰＮトランジスタＱ９１、Ｑ９２に流れる電流（エミッタ電流）Ｉは、カレントミラー回路９２の出力電流（定電流）となる。
【０００４】
この回路において、電源電圧ＶＤＤが低下した場合、ＮＰＮトランジスタＱ９２の電流Ｉにより、ベース・コレクタ間のダイオード接合容量の電荷が減少することによって、ＮＰＮトランジスタＱ９２のベース・コレクタ間の電圧、すなわち、ポイントＰ９１の電圧Ｖ９１が低下して、回路全体の電圧バランスをとろうとする。この電圧Ｖ９１の最大低下速度は、ＮＰＮトランジスタＱ９２の電流Ｉによって決定される。
【特許文献１】特開平１１−２３１９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の定電流源回路では、ＮＰＮトランジスタＱ９２に充電されている電荷の放電経路は、抵抗Ｒ９０を介してＧＮＤへ抜ける経路以外に無いため、電源電圧ＶＤＤの電圧降下が速い（大きい）場合は、ポイントＰ９１の電圧Ｖ９１の電位の低下が電源電圧ＶＤＤの電圧低下に追従できなくなる場合がある。
【０００６】
この場合、ＰＭＯＳトランジスタＭ９１、Ｍ９２のゲート・ソース間電圧ＶＳＧが減少していき、電圧ＶＳＧとＰＭＯＳトランジスタＭ９１、Ｍ９２のしきい値電圧（ＰＭＯＳトランジスタＭ９１、Ｍ９２を駆動する電圧）とが等しくなる時点で、ＰＭＯＳトランジスタＭ９１、Ｍ９２がオフ（遮断）される。
【０００７】
すると、ＮＰＮトランジスタＱ９１、Ｑ９２にベース電流が供給されなくなるため、電流（エミッタ電流）Ｉも流れなくなり、電圧Ｖ９１は、それ以上低下しなくなる。
以上の結果、ＰＭＯＳトランジスタＭ９１、Ｍ９２のゲート・ソース間電圧ＶＳＧが、ＰＭＯＳトランジスタＭ９１、Ｍ９２のしきい値電圧を超えることができずに、ＰＭＯＳトランジスタＭ９１、Ｍ９２、ＮＰＮトランジスタＱ９１、Ｑ９２がオフしたままの状態で落ち着いてしまい、出力電流が流れなくなり、定電流源回路が停止した状態になるという問題があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、安定して電流を供給する定電流源回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記問題を解決するために、定電流を出力する定電流源回路において、電源電圧が供給されるカレントミラー回路と、前記カレントミラー回路に縦列に接続され、前記カレントミラー回路に流れる電流を決定するための少なくとも一つのバイポーラトランジスタと、前記電源電圧が低下したとき、前記バイポーラトランジスタに流れる前記電流が遮断しないよう動作する動作停止防止回路とを備えることを特徴とする定電流源回路が提供される。
【００１０】
上記の構成によれば、前記電源電圧が急激に低下した場合でもバイポーラトランジスタに電流が流れることが保証されるため、安定して電流を供給することができる。
【発明の効果】
【００１１】
本発明によれば、動作停止防止回路を備えることにより、電源電圧が低下したときにおいても、バイポーラトランジスタに充電されている電荷の放電経路が確保され、バイポーラトランジスタのエミッタ電流を一定とすることができ、安定して電流を供給することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
（第１の実施の形態）
図１は、第１の実施の形態の定電流源回路を示す回路図である。
【００１３】
図１に示す定電流源回路は、定電流Ｉ0を出力する回路であって、カレントミラー回路１０と、カレントミラー回路１０に縦列に接続されたカレントミラー回路２０と、動作停止防止回路３０と、抵抗Ｒ０、Ｒ１、Ｒ２とを有している。
【００１４】
カレントミラー回路１０は、ＰＭＯＳトランジスタＭ１、Ｍ２を有している。
ＰＭＯＳトランジスタＭ１、Ｍ２は、各ゲート同士およびＰＭＯＳトランジスタＭ２のゲートとドレインとが接続されている。ＰＭＯＳトランジスタＭ１のソースは、抵抗Ｒ１を介して電源電圧ＶＤＤの供給線に接続されている。また、ＰＭＯＳトランジスタＭ２のソースは、抵抗Ｒ２を介して電源電圧ＶＤＤの供給線に接続されている。
【００１５】
なお、ＰＭＯＳトランジスタＭ１、Ｍ２は、それぞれＰＮＰトランジスタに置き換えることもできる。
カレントミラー回路２０は、ＮＰＮトランジスタ（バイポーラトランジスタ）Ｑ１、Ｑ２を有している。
【００１６】
ＮＰＮトランジスタＱ１、Ｑ２は、双方のベース同士およびＮＰＮトランジスタＱ１のコレクタとベースとが接続されている。ＮＰＮトランジスタＱ２のエミッタには、抵抗Ｒ０の一端が接続されている。抵抗Ｒ３の他端およびＮＰＮトランジスタＱ１のエミッタは、共にＧＮＤに接続されている。ＮＰＮトランジスタＱ１、Ｑ２は、それぞれのエミッタ面積をＡ１、Ａ２とすると、両者のエミッタ面積比がｎ（ｎ＝Ａ２／Ａ１）となるように形成されているものとする。なお、ＮＰＮトランジスタＱ１と、ＮＰＮトランジスタＱ２および抵抗Ｒ１とを左右入れ替えてカレントミラー回路２０を構成することもできる。
【００１７】
そして、ＮＰＮトランジスタＱ１のコレクタとＰＭＯＳトランジスタＭ１のドレインとが接続され、ＮＰＮトランジスタＱ２のコレクタとＰＭＯＳトランジスタＭ２のドレインとが接続されている。
【００１８】
動作停止防止回路３０は、ＰＭＯＳトランジスタＭ３、Ｍ４と、ＮＭＯＳトランジスタＭ５、Ｍ６と、抵抗Ｒ３とを有している。
ＰＭＯＳトランジスタＭ３は、ゲート（他端）が、ＰＭＯＳトランジスタＭ２とＮＰＮトランジスタＱ２との接続部であるポイントＰ１に接続され、ソース（一端）が電源電圧ＶＤＤに接続されている。
【００１９】
ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５は、インバータ回路を構成しており、これらのゲートは、それぞれ、ＰＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５のドレインは、それぞれ、ＮＭＯＳトランジスタＭ６のゲートに接続されている。すなわち、このインバータ回路は、ＰＭＯＳトランジスタＭ３の出力を反転してＮＭＯＳトランジスタＭ６に出力する。
【００２０】
ＮＭＯＳトランジスタＭ６は、前述したインバータ回路の出力電圧によりオン／オフするものであり、そのドレインが、ポイントＰ１に接続され、ソースがＧＮＤに接続されている。
【００２１】
次に、上記のように構成される定電流源回路の基本動作について説明する。
ＮＰＮトランジスタＱ１、Ｑ２に流れる各電流をＩ0、ＮＰＮトランジスタＱ１、Ｑ２の各ベース・エミッタ間電圧を、それぞれ、Ｖｄ１、Ｖｄ２とすると、次式（１）が成立する。
【００２２】
Ｖｄ１＝Ｉ0＊Ｒ３＋Ｖｄ２・・・（１）
一方、Ｖｄ１、Ｖｄ２は、以下に示す式（２）および式（３）で与えられる。
Ｖｄ１＝ＶT＊ｌｎ（Ｉ0／Ｉs）・・・（２）
Ｖｄ２＝ＶT＊ｌｎ（Ｉ0／ｎＩs）・・・（３）
ただし、ＶT＝ｋＴ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量）であり、Ｉsは飽和電流値（定数）である。
【００２３】
そして、式（２）および式（３）を式（１）に代入すると、ＮＰＮトランジスタＱ１、Ｑ２に流れる電流Ｉ0は次式で与えられる。
Ｉ0＝（ＶT／Ｒ３）＊ｌｎ（ｎ）・・・（４）
すなわち、電流Ｉ0は、抵抗Ｒ３の抵抗値に反比例する。
【００２４】
この電流Ｉ0は、カレントミラー回路２０の出力電流となる。
この出力電流Ｉ0は、カレントミラー回路１０に入力されて（供給されて）、折り返され、例えば、ポイントＰ１に接続される図示しない出力端子から出力される。
【００２５】
上記のような構成の定電流源回路において電源電圧ＶＤＤが変動（変化）したときには、図１中ポイントＰ１の電圧Ｖ１が変動することにより、定電流源回路全体の電圧バランスが保たれる。この内容を具体的に説明する。図１において直列に接続された抵抗Ｒ２、ＰＭＯＳトランジスタＭ２、ＮＰＮトランジスタＱ２および抵抗Ｒ０において、抵抗Ｒ２に印加される電圧は、Ｒ２・Ｉ0であり、ＰＭＯＳトランジスタＭ２のソース・ドレイン間に印加される電圧ＶＳＤは、ＶＳＧ（Ｉ0）であり、ＮＰＮトランジスタＱ２のベース・エミッタ間に印加される電圧Ｖｄ２は、前述したように、ＶT＊ｌｎ（Ｉ0／ｎＩS）であり、抵抗Ｒ０に印加される電圧は、Ｒ０＊Ｉ0である。これらは、いずれも電流Ｉ0により一意に決定されるため、電源電圧ＶＤＤの変動に関わらず一定である。
【００２６】
よって、電源電圧ＶＤＤが降下したとき、ＮＰＮトランジスタＱ２のベース・コレクタ間の電圧ＶＣＢ、すなわち、ポイントＰ１における電圧Ｖ１のみが降下する。
次に、ＰＭＯＳトランジスタＭ３の作用について、説明する。
【００２７】
電流Ｉ0がゼロの場合、ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧は、ＰＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース間電圧ＶＳＧ１と等しい。また、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３のしきい値電圧Ｖｔｈは、いずれも等しく、これらのＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３は、電源電圧ＶＤＤと、電圧Ｖ１との電位差により、オン／オフする。
【００２８】
前述したように、電源電圧ＶＤＤが急激に降下したときは（ここで、「急激に」とは、電圧Ｖ１の降下速度より、電源電圧ＶＤＤの電圧の降下速度が速く、電圧Ｖ１の電圧降下が電源電圧ＶＤＤの電圧降下に追従できないことを言う。）、この電位差が減少し、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３が略同時にオフする。すなわち、ＰＭＯＳトランジスタＭ３は、ポイントＰ１に印加されている電圧Ｖ１の降下速度より電源電圧ＶＤＤの降下速度が速いことを検出する検出手段を構成している。
【００２９】
次に、図２を用いて電源電圧が低下したときの本発明の定電流源回路の動作について説明する。
図２は、図１に示す定電流源回路における、電源電圧が低下したときの各部の様子を示す波形図である。
【００３０】
図２に示すように、ＰＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース間電圧ＶＳＧ１は、電源電圧ＶＤＤとポイントＰ１の電圧Ｖ１との電位差で表される。
区間ｔ１―ｔ２では、電源電圧ＶＤＤの低下がなく、電源電圧ＶＤＤと電圧Ｖ２との電位差が、所定値以上に保たれ、ゲート・ソース間電圧ＶＳＧ１は、トランジスタＭ１、Ｍ２のゲートがオンするしきい値電圧Ｖｔｈより大きい状態となっている。
【００３１】
その後、時間ｔ２において、電源電圧ＶＤＤが急激に低下したとき、ゲート・ソース間電圧ＶＳＧ１が減少していき、電圧ＶＳＧ１より、しきい値電圧Ｖｔｈが小さくなる時点（時間ｔ２１）で、ＰＭＯＳトランジスタＭ１、Ｍ２がオフ（遮断）される。
【００３２】
すると、従来は、前述したように、ＮＰＮトランジスタＱ１、Ｑ２にベース電流が供給されなくなるため、電流（エミッタ電流）Ｉ0も流れなくなり、電圧Ｖ１は、それ以上低下しなくなる。この結果、電圧ＶＳＧ１が増加せず、ＰＭＯＳトランジスタＭ１、Ｍ２、ＮＰＮトランジスタＱ１、Ｑ２がオフしたままの状態で落ち着いてしまい、出力電流が流れなくなり、定電流源回路が停止した状態になっていた。
【００３３】
しかし、本実施の形態では、ＰＭＯＳトランジスタＭ１、Ｍ２がオフすると同時にＰＭＯＳトランジスタＭ３がオフし、ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５で構成されるインバータ回路に、Ｌｏ信号が入力される。そして、このインバータ回路の出力がＨｉとなり、ＮＭＯＳトランジスタＭ６がオンする。
【００３４】
これにより、放電経路が形成され、ポイントＰ１に印加されている電圧Ｖ１が、ＮＭＯＳトランジスタＭ６を介してＧＮＤに放電される。これにより、ポイントＰ１の電圧降下が、電源電圧ＶＤＤの電圧降下に追従することができるようになり、ゲート・ソース間電圧ＶＳＧ１が増加し、時間ｔ２２において再びしきい値電圧Ｖｔｈを超えることができ、ＮＰＮトランジスタＱ１、Ｑ２にベース電流が供給され、定電流源回路が、再起動する。
【００３５】
以上説明したように、本発明によれば、動作停止防止回路３０を設けたことにより、電源電圧ＶＤＤが急激に低下したときでも、ＮＰＮトランジスタＱ２に充電されている電荷の放電経路が確保され、電圧Ｖ１が低下するため（要求される電位レベルに移行するため）、ゲート・ソース間電圧ＶＳＧ１が増加し、時間ｔ２２において再びしきい値電圧Ｖｔｈを超えることができ、定電流源回路を容易かつ確実に再起動させることができる。
【００３６】
（第２の実施の形態）
次に、本発明の定電流源回路の第２の実施の形態について説明する。
図３は、第２の実施の形態の定電流源回路を示す回路図である。
【００３７】
以下、図３に基づいて説明するが、前述した第１の実施の形態と相違する点を中心に説明し、同様の事項についてはその説明を省略する。
第２の実施の形態の定電流源回路は、カレントミラー回路１０の代わりに、カレントミラー回路４０を備えている点が、第１の実施の形態と異なっている。
【００３８】
図３に示すカレントミラー回路４０は、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３で構成されるＣＭＯＳ構成が、電源電圧ＶＤＤおよびＮＰＮトランジスタＱ１のコレクタに直列に接続され、他方、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１４で構成されるＣＭＯＳ構成が、電源電圧ＶＤＤおよびＮＰＮトランジスタＱ２のコレクタに直列に接続されている。すなわち、２つのＣＭＯＳ構成が電源電圧ＶＤＤに並列に接続され、各々のＣＭＯＳ構成の中間接点が、ＮＭＯＳトランジスタＭ１３、Ｍ１４のゲートおよびＰＭＯＳトランジスタＭ１１、Ｍ１２のゲートに接続されている。
【００３９】
ＮＰＮトランジスタＱ１、Ｑ２に流れる電流、すなわち前述した式（４）で示される電流は、カレントミラー回路４０に入力されて折り返され、ＰＭＯＳトランジスタＭ１５のドレインから出力される。すなわち、カレントミラー回路４０からは、抵抗Ｒ３の抵抗値に反比例する電流Ｉ0が定電流として出力される。
【００４０】
このような変形例においても、第１の実施の形態の定電流源回路と同様の効果が得られる。
なお、ＰＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１５は、それぞれ、ＰＮＰトランジスタに置き換えることもでき、ＮＭＯＳトランジスタＭ１３、Ｍ１４は、それぞれ、ＮＰＮトランジスタに置き換えることもできる。
【００４１】
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
【図面の簡単な説明】
【００４２】
【図１】第１の実施の形態の定電流源回路を示す回路図である。
【図２】図１に示す定電流源回路における、電源電圧が低下したときの各部の様子を示す波形図である。
【図３】第２の実施の形態の定電流源回路を示す回路図である。
【図４】従来の定電流源回路を示す回路図である。
【符号の説明】
【００４３】
１０  カレントミラー回路
２０  カレントミラー回路
３０  動作停止防止回路
４０  カレントミラー回路
９１  カレントミラー回路
９２  カレントミラー回路
Ｉ、Ｉ0  電流
Ｍ１、Ｍ２、Ｍ１１、Ｍ１２  ＰＭＯＳトランジスタ
Ｍ１３、Ｍ１４  ＮＭＯＳトランジスタ
Ｑ１、Ｑ２  ＮＰＮバイポーラトランジスタ
Ｖ１  電圧
ＶＤＤ  電源電圧
【図１】
2006215934.tif 000003
【図２】
2006215934.tif 000004
【図３】
2006215934.tif 000005
【図４】
2006215934.tif 000006