(57)【要約】【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。【解決手段】  半導体集積回路は、位相周波数比較回路とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する電圧を電流に変換し、変換後の電流をこれら複数のＣＤＲ回路に分配する。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相周波数比較回路とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、前記発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを有する半導体集積回路において、
前記ＰＬＬ回路は前記ループフィルタから出力され前記発振回路の発振周波数を制御する制御電圧を電流に変換する電圧電流変換回路と、前記変換後の電流を前記複数のＣＤＲ回路に分配する経路を備えたことを特徴とする半導体集積回路。
【請求項２】
前記ＣＤＲ回路は、前記分配された電流によりその発振周波数が制御される発振回路を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ＣＤＲ回路は、前記分配された電流を電圧に変換する電流電圧変換回路を備えるとともに、変換後の電圧によりその発振周波数が制御される電圧制御型発振回路を有することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に複数のシリアル伝送チャネルで使用するクロックの同期をとるためのＰＬＬ回路および複数のＣＤＲ回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ネットワーク分野では、シリアル伝送を中心とした伝送技術が発達してきた。現在、ネットワークにおけるシリアル伝送は、送信側では伝送するデータ列にクロック情報（符号化データ）を埋め込んでデータを伝送し、受信側では伝送されたデータからクロックを復元することによりトランシーバー間の同期をとる方式が主流となっている。
【０００３】
ネットワークで結ばれた遠隔地の間でクロックを同期させるために、ネットワーク機器は通常ＰＬＬ（フェーズ・ロックド・ループ）回路とＣＤＲ（クロック・データリカバリ）回路を備えている。
【０００４】
図７は従来の一般的なＰＬＬ回路の一例の概略図である。ＰＬＬ回路７０は、図７に示すように、位相周波数比較器（ＰＦＤ）７１、チャージポンプ（ＣＰ）７２、ループフィルタ（ＬＦ）７３、電圧電流変換回路（Ｖ−Ｉ）７４、発振回路（ＯＳＣ）７５および分周器（ＤＩＶ）７６で構成される。ＰＬＬ回路７０には外部からリファレンスクロックＲＥＦＣＬＫが入力され、このリファレンスクロックＲＥＦＣＬＫと発振回路７５の発振出力信号ＧＣＬＫを分周した信号ＤＩＶＣＬＫとの位相差および周波数差が位相周波数比較器７１で比較される。位相周波数比較器７１からは位相・周波数差に応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮがチャージポンプ７２へ出力される。チャージポンプ７２では位相周波数比較器７１からのアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じてループフィルタ７３に電荷を充電もしくは放電する。ループフィルタ７３の容量に蓄積されている電荷によって定まる制御電圧ＶＴＵＮＥは、電圧電流変換回路７４で周波数制御電流ＩＣＴＲＬに変換され発振回路７５の発振周波数を制御する。
【０００５】
このようにリファレンスクロックＲＥＦＣＬＫと発振回路７５の発振出力信号ＧＣＬＫとの間の位相・周波数差が検出され、これに応じて発振回路７５の発振周波数が繰り返し変更されることにより、リファレンスクロックＲＥＦＣＬＫと発振出力信号ＧＣＬＫとの間の位相および周波数の同期がとられる。
【０００６】
図８はＣＤＲ回路を用いてシリアルデータをパラレルデータに変換する従来のシリアル／パラレル変換回路（Ｓ／Ｐ）の一例の概略図である。シリアル／パラレル変換回路８０は、図に示すように、位相比較器（ＰＤ）８２、位相制御ブロック８３を備えたＣＤＲ回路８１とデシリアライザ８４で構成されている。位相比較器８２はシリアルデータＲＸＰ，ＲＸＮ（ＲＸＰとＲＸＮは差動データ）の立ち上がりおよび立ち下りエッジを検出し、シリアルデータＲＸＰ，ＲＸＮとＰＬＬ回路により生成された順次９０°位相の異なるクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢとの位相差を制御ブロック８３に伝達する。位相制御ブロック８３ではシリアルデータＲＸＰ，ＲＸＮとクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相が同期するようにこれらクロックの位相をシフトする。位相制御ブロック８３で位相を調整されたクロックＦＣＬＫＩ，ＦＣＬＫＩＢはデシリアライザ８４に送られ、デシリアライザ８４では位相制御ブロック８３からのクロックに同期してシリアルデータをパラレルデータに変換する。
【０００７】
図９は従来のシリアル／パラレル変換回路の他の例の概略図である。このシリアル／パラレル変換回路９０は、図８に示す位相制御ブロック８３の代わりにＰＬＬ回路と同様のコースループ（Ｃｏａｒｓｅ  Ｌｏｏｐ）９２、位相比較器から制御するファインループ（Ｆｉｎｅ  Ｌｏｏｐ）９１およびデシリアライザ９３で構成されている。コースループ９２は上述したＰＬＬ回路と同様の動作を行い、低い周波数のリファレンスクロックＲＥＦＣＬＫと発振回路９１５で発生させた発振出力信号を分周した信号ＤＩＶＣＬＫとの位相差を比較し、発振回路９１５の発振周波数を制御する。ファインループ９１はリファレンスクロックＲＥＦＣＬＫとシリアルデータＲＸＰ，ＲＸＮの周波数が一致している際に、発振回路９１５で生成された高速のクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相とシリアルデータＲＸＰ，ＲＸＮの位相とが合致するように調整を行う。ファインループ９１で位相が調整された高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢはデシリアライザ９３に送られ、デシリアライザ９３ではファインループ９１からの高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【０００８】
ところで、近年ネットワーク上のトラフィックの増大に伴い、複数のシリアル伝送チャネルを束ねて使用するという方式がとられる。これらの複数のシリアル伝送チャネル同士は互いのクロック周波数を合わせてデータのやりとりを行う必要があり、以下のように大きく２つの方式によって実現されている。
【０００９】
第１の方法は、１つのＰＬＬ回路から複数チャネルにクロックを供給するという方式である。図１０にその概念図を示す。ここでは、シリアル／パラレル変換回路８０は図８に示すものを使用している。この方式では、各チャネルのクロックの周波数を完全に合わせることが出来るという利点がある。
【００１０】
しかし、半導体製造プロセスの微細化が進むにつれて、配線幅や配線間隔が狭くなり配線抵抗や配線間容量が増大する傾向にある。したがって、クロック周波数が数ＧＨｚから数十ＧＨｚと高速になるにつれて、例えば、レイアウト上離れた位置にあるチャネルにおいては、クロックの振幅の減少やジッタの発生など、信号品質の劣化が免れないという問題がある。従って、リファレンスクロック配線経路中にバッファを挿入する、シールド用の配線を設ける等、半導体チップ上でのクロック配線等にレイアウト上の制約が生じる。
【００１１】
第２の方法は、各チャネルに図９に示すようなシリアル／パラレル変換回路を配置し、そのリファレンスクロックを共通化するという方式である。図１１にその概念図を示す。この方式では、それぞれのチャネル内で高速クロックを発生させることから、レイアウト位置に依存するクロックの劣化は前述の第１の方法に比較して少なくできる。
【００１２】
しかし、リファレンスクロックを共有するため、駆動する負荷容量の影響等、上述の高速クロックほどではないにせよ、依然としてクロック配線のレイアウトには制約が生じる。また、各チャネル毎にコースループとファインループを配置するため、レイアウト面積、消費電力ともに増大するという問題がある。さらに、各コースループは低い周波数のリファレンスクロックで同期をとるため、発振回路の周波数ゲインを大きくする必要があり、これがジッタの発生を招く要因となる。
【００１３】
ここで、上記第２の方法については、従来から様々な技術が提案されている。例えば、特許文献１には、リファレンスクロック伝達ブロックを各チャネルに埋め込み、チャネルを並び替えるだけでリファレンスクロック配線レイアウトを可能とする技術が開示されている。
【００１４】
また、特許文献２には、チップ最外周にリファレンスクロック配線専用の領域を設け、チップ内部で発生するノイズを抑え、かつリファレンスクロック配線を短くする技術が開示されている。
【００１５】
さらに、特許文献３には、レシーバのＰＬＬ回路にリファレンスクロックと帰還クロックとを比較するループと、シリアルデータと帰還クロックとを比較するループの２つを設け、起動時とデータ同期時に２つのループを切り替えて、かつ、シリアルデータと同期をとっている際には、発振回路のチューニング電流発生回路の電流を抑えることで、発振回路の周波数変動を少なくする技術が開示されている。
【特許文献１】特開２０００−２４３９３９号公報
【特許文献２】特開２００４−１５０３２号公報
【特許文献３】特開平１１−２０５１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記特許文献１及び特許文献２の方式では、レイアウト上の制約を少なくし、クロック配線の周辺回路によるノイズの影響を抑えることができるものの、クロック自体を各チャネルに分配していることから、レイアウト面積、消費電力増大等の問題が依然として残る。また、電圧制御発振回路のゲインを大きくする必要があることから、ジッタ発生の問題も存在する。
【００１７】
また、上記特許文献３の方式では、シリアルデータに同期している際に、リファレンスクロックを用いず、かつチューニング電流を減らすことで、発振回路の周波数変動を抑えてジッタの発生を減らすようにしている。しかし、一定期間シリアルデータが入力されない状態では、一旦リファレンスクロックのループに切り替えシリアルデータの受信と同時に再びループを切り替える動作を行うため、リファレンスクロックにはある程度ジッタの少ないものを使用する必要がある。従って、依然としてリファレンスクロック配線のレイアウト上の制約およびリファレンスクロック分配経路中に配置されるバッファの消費電力増大の問題が存在する。
【００１８】
本発明の目的は、前記従来技術に基づく問題点を解消し、複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、位相周波数比較器とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、その発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを有する半導体集積回路において、
上記ＰＬＬ回路は上記ループフィルタから出力され上記発振回路の発振周波数を制御する制御電圧を電流に変換する電圧電流変換回路と、変換後の電流を上記複数のＣＤＲ回路に分配する経路を備える半導体集積回路を提供するものである。
【００２０】
ここで、上記ＣＤＲ回路は、上記分配された電流によりその発振周波数が制御される発振回路を有することが好ましい。
【００２１】
さらに、上記ＣＤＲ回路は、上記分配された電流を電圧に変換する電流−電圧変換回路を備えるとともに、変換後の電圧によりその発振周波数が制御される電圧制御型発振回路を有することが好ましい。
【発明の効果】
【００２２】
本発明の半導体集積回路は、各チャネルにクロックではなくＰＬＬ回路の発振回路の発振周波数（中心周波数）を制御する電流を分配するため、従来問題となっていたクロック配線のレイアウトを考慮する必要がない。すなわち、制御電流はクロストークなど配線上のノイズの影響を受けることがないため、ＰＬＬ回路から離れた位置にあるＣＤＲ回路においても信号の劣化は生じない。従って、シールド配線や配線経路中にバッファを配置する必要がなく、その分消費電力を減らすことができる。また、ＣＤＲ回路内の発振回路は、ＰＬＬ回路からミラーされた電流を使ってその発振周波数を制御（シリアルデータとの位相調整）するので、周波数ゲインを小さく設計することができ、ジッタの発生を少なくすることができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路について詳細に説明する。
【００２４】
図１は、本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。図１に示す半導体集積回路１０は、ＰＬＬ回路（ＰＬＬ）１１とＣＤＲ回路を適用した複数のシリアル／パラレル変換回路（Ｓ／Ｐ）１２を備えている。
【００２５】
図１に示すＰＬＬ回路１１には、リファレンスクロックＲＥＦＣＬＫが入力され、同一の電流値であって、複数の周波数制御電流ＩＣＴＲＬ＿ＰＬＬが出力される。シリアル／パラレル変換回路１２には、それぞれ、ＰＬＬ回路１１からの周波数制御電流ＩＣＴＲＬ＿ＰＬＬとシリアルデータＲＸＰ＜Ｎ：０＞、ＲＸＮ＜Ｎ：０＞が入力される。後述するように、周波数制御電流ＩＣＴＲＬ＿ＰＬＬは、ＰＬＬ回路１１内のループフィルタの出力電圧が電圧電流変換回路で変換された発振回路の発振周波数を制御する周波数制御電流ＩＣＴＲＬ＿ＰＬＬをミラーしたものであり、シリアル／パラレル変換回路１２の数だけ存在する。
【００２６】
図２は、本発明の半導体集積回路で使用されるＰＬＬ回路の一実施形態の概略図である。図に示すとおり、ＰＬＬ回路２０（図１におけるＰＬＬ回路１１）は位相周波数比較器（ＰＦＤ）２１、チャージポンプ（ＣＰ）２２、ループフィルタ（ＬＦ）２３、電圧電流変換回路（Ｖ−Ｉ）２４、発振回路（ＯＳＣ）２５および分周器（ＤＩＶ）２６を備えている。この発振回路２５は、周波数制御電流ＩＣＴＲＬ＿ＰＬＬでその発振周波数が制御される電流制御型発振回路である。
【００２７】
位相周波数比較器２１には、外部からリファレンスクロックＲＥＦＣＬＫおよび発振回路２５の発振出力信号を分周器２６で分周した信号ＤＩＶＣＬＫが入力される。位相周波数比較器２１では、リファレンスクロックＲＥＦＣＬＫと分周信号ＤＩＶＣＬＫとの位相差および周波数差が比較され、位相・周波数差に応じてアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮが出力される。チャージポンプ２２では、位相周波数比較器２１から入力されたアップパルス信号ＵＰおよびダウンパルス信号ＤＯＷＮに応じて、ループフィルタ２３を構成する容量（図示せず）へ電荷を充電、もしくは放電する。ループフィルタ２３では、容量に蓄積された電荷により発振回路２５の制御電圧ＶＴＵＮＥが生成され、この電圧は電圧電流変換回路２４で周波数制御電流ＩＣＴＲＬ＿ＰＬＬ変換される。発振回路２５は、この周波数制御電流ＩＣＴＲＬ＿ＰＬＬによりその発振周波数が制御される。
【００２８】
図３は図２に示す電圧電流変換回路の内部構成を示す一実施形態の概略図である。電圧電流変換回路３０は、コンパレータ３１、カウンタ３２、電流分配回路３３を備える。電流分配回路３３は、図３に示すように相対的な電流が１、１／２、１／４、１／８、１／１６、１／３２、１／６４となる複数の電流素子３５と、これらの電流素子をＯＮまたはＯＦＦするスイッチ３６が配置された複数の定電流源３４を備える。
【００２９】
コンパレータ３１には、あらかじめ設定した参照電圧ＶＴＨＨ、ＶＴＨＬおよび制御電圧ＶＴＵＮＥが入力される。コンパレータ３１では、これら参照電圧ＶＴＨＨ、ＶＴＨＬと制御電圧ＶＴＵＮＥが比較され、ＶＴＵＮＥ＞ＶＴＨＨの時にカウントアップ信号ＣＯＵＮＴ＿ＵＰを出力し、ＶＴＵＮＥ＜ＶＴＨＬの時にカウントダウン信号ＣＯＵＮＴ＿ＤＯＷＮを出力する。
【００３０】
カウンタ３２では、コンパレータ３１からのカウントアップ信号ＣＯＵＮＴ＿ＵＰおよびカウントダウン信号ＣＯＵＮＴ＿ＤＯＷＮにより、定電流源３４を構成するそれぞれの電流素子３５をＯＮまたはＯＦＦする制御信号１ＯＮ，１／２ＯＮ，・・・，１／６４ＯＮを出力する。
【００３１】
各電流素子３５は、対応するスイッチ３６がカウンタ３２からの制御信号１ＯＮ，１／２ＯＮ，・・・，１／６４ＯＮによりＯＮすることにより電流を生成し、定電流源３４からはこれら電流素子３５により生成された全ての電流が合計され発振回路２５の周波数制御電流ＩＣＴＲＬ＿ＰＬＬとして出力される。また、定電流源３４はＣＤＲ回路の数だけ用意されており、すべて同一のカウンタ３２で制御される。電流分配回路３３は、カウンタ３２により制御されたこれら同一の電流値である周波数制御電流ＩＣＴＲＬ＿ＰＬＬを各ＣＤＲ回路に分配する。
【００３２】
図４は電圧電流変換回路の内部構成を示す別の実施形態の概略図である。図４に示す電圧電流変換回路４０は、差動アンプ４１および各ＣＤＲ回路に電流を分配するカレントミラー４２を備える。差動アンプ４１では、あらかじめ設定された参照電圧ＶＴＨと制御電圧ＶＴＵＮＥの差に応じて電圧ＶＨ、ＶＬを生成する。例えば、ＶＴＵＮＥ＞ＶＴＨの場合、ＰＭＯＳトランジスタ（以下、ＰＭＯＳ）４１２、ＮＭＯＳトランジスタ（以下、ＮＭＯＳ）４１７，４１９を介して流れる電流は、ＰＭＯＳ４１４、ＮＭＯＳ４１８，４１９を介して流れる電流より多くなり、ＶＨ，ＶＬのレベルが上昇する。これとは逆に、ＶＴＵＮＥ＜ＶＴＨの場合には、ＶＨ，ＶＬのレベルが下降する（図中のＶＢ１，ＶＢ２，ＶＢ３はバイアス電圧）。
【００３３】
カレントミラー４２は、ＶＤＤとＧＮＤ間をＰＭＯＳ４２１，４２２とＮＭＯＳ４２３，４２４を直列に接続された同一形状の複数の定電流源で構成される。ＰＭＯＳ４２１のゲートにはＶＨが入力され、ＮＭＯＳ４２４のゲートにはＶＬが入力され、これらＶＨ，ＶＬのレベルによってＰＭＯＳ４２２とＮＭＯＳ４２３のドレイン同士が接続された出力端子から周波数制御電流ＩＣＴＲＬ＿ＰＬＬが出力される。このように、カレントミラー４２では、差動アンプから入力されるＶＨ，ＶＬにより周波数制御電流が制御され、同一の電流値を有するＣＤＲ回路の個数分の周波数制御電流ＩＣＴＲＬ＿ＰＬＬが生成され、分配される。
【００３４】
なお、上述した本発明の実施形態では、ＰＬＬ回路における発振回路（ＯＳＣ）は、従来の電流制御型発振回路（ＩＣＯ）を用いているが、制御電圧ＶＴＵＮＥで制御される電圧制御型発振回路（ＶＣＯ）を使用することも可能である。電圧制御型発振回路を使用する場合には、図２に示す制御電圧ＶＴＵＮＥは電圧制御型発振回路に直接入力されるとともに電圧電流変換回路に入力され、電圧電流変換回路は同一の電流値を有するＣＤＲ回路の個数分の周波数制御電流ＩＣＴＲＬ＿ＰＬＬを生成する。
【００３５】
また、位相周波数比較器、チャージポンプ、ループフィルタおよび分周器も従来公知のものを使用することができる。さらに、電圧電流変換回路は上述した実施例を組合わせたものや、従来公知の方式のものにＣＤＲ回路の個数分のカレントミラーを組合わせたものでも実現可能である。
【００３６】
図５は本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す一実施形態の概略図である。シリアル／パラレル変換回路（Ｓ／Ｐ）５０は位相比較器（ＰＤ）５２、チャージポンプ（ＣＰ）５３、ループフィルタ（ＬＦ）５４、電圧電流変換回路（Ｖ−Ｉ）５５、発振回路（ＯＳＣ）５６を備えたＣＤＲ回路５１とデシリアライザ５７で構成される。
【００３７】
位相比較器５２では、発振回路５６で発生したクロック信号ＧＣＬＫＩ、ＧＣＬＫＱ、ＧＣＬＫＩＢ、ＧＣＬＫＱＢの位相とシリアルデータＲＸＰ、ＲＸＮの位相が比較され、クロックの位相が早い場合にはアーリー信号ＥＡＲＬＹが出力され、クロックの位相が遅い場合にはレイト信号ＬＡＴＥが出力される。チャージポンプ５３では、アーリー信号ＥＡＲＬＹおよびレイト信号ＬＡＴＥをもとに制御電圧ＶＴＵＮＥ＿ＦＩＮＥを出力する。制御電圧ＶＴＵＮＥ＿ＦＩＮＥはループフィルタ５４で平滑化され、電圧電流変換回路５５で周波数制御電流ＩＣＴＲＬ＿ＦＩＮＥに変換される。発振回路５６には、ＰＬＬ回路からミラーされ供給されたＩＣＴＲＬ＿ＰＬＬとＩＣＴＲＬ＿ＦＩＮＥの合計の電流が入力される。このようにして位相を調整された高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢはデシリアライザ５７に送られ、デシリアライザ５７では、この高速のクロックＧＣＬＫＩ，ＧＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【００３８】
本実施形態におけるＣＤＲ回路は、従来のコースループとファインループで構成されたＣＤＲ回路と比較し、コースループを構成する回路が不要となるため、レイアウト面積、消費電力ともに減少させることが可能となる。また、発振回路５６は、ＰＬＬ回路で使用するものよりも周波数ゲインが小さいものを使用することも可能であり、このようにするとジッタの発生を少なくすることができる。
【００３９】
図６は本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す別の実施形態の概略図である。同図のシリアル／パラレル変換回路（Ｓ／Ｐ）６０は、発振回路（ＯＳＣ）６４、位相比較器（ＰＤ）６２、位相制御ブロック６３を備えるＣＤＲ回路６１とデシリアライザ６５で構成される。発振回路６４にはＰＬＬ回路からの周波数制御電流ＩＣＴＲＬ＿ＰＬＬが入力されるので、ＰＬＬ回路内の発振回路と同じ周波数で発振する。位相制御ブロック６３では、位相比較器６２から入力されたアーリー信号ＥＡＲＬＹ、レイト信号ＬＡＴＥにより、発振回路６４で生成されたクロックＧＣＬＫＩ，ＧＣＬＫＱ，ＧＣＬＫＩＢ，ＧＣＬＫＱＢの位相をシリアルデータＲＸＰ，ＲＸＮの位相と一致するよう調整する。このようにして位相を調整された高速のクロックＦＣＬＫＩ，ＦＣＬＫＩＢはデシリアライザ６５に送られ、デシリアライザ６５では、この高速のクロックＦＣＬＫＩ，ＦＣＬＫＩＢに同期してシリアルデータをパラレルデータに変換する。
【００４０】
発振回路６４は一般的な電流制御型のものを使用できるが、ＰＬＬ回路で使用するものよりも周波数ゲインが小さいものを使用することも可能である。このようにすることでジッタの発生を少なくすることができる。また、位相制御ブロック６３および位相比較器６２は従来公知のものを使用することができる。
【００４１】
なお、ＣＤＲ回路は発振回路の周波数をＰＬＬ回路からの周波数制御電流ＩＣＴＲＬ＿ＰＬＬで制御する方式であればよく、前述した２つの実施形態を組合わせたものや、従来公知の構成のものでもよい。さらに、ＣＤＲ回路内に電流電圧変換回路を備え、供給された周波数制御電流ＩＣＴＲＬ＿ＰＬＬを制御電圧に変換し、発振回路を電圧制御型回路で構成するようにしても良い。
【００４２】
本発明は、基本的に以上のようなものである。
【００４３】
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。
【図２】本発明の半導体集積回路で使用されるＰＬＬ回路の一実施形態の概略図である。
【図３】図２に示す電圧電流変換回路の内部構成を示す一実施形態の概略図である。
【図４】本発明の電圧電流変換回路の内部構成を示す別の実施形態の概略図である。
【図５】本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す一実施形態の概略図である。
【図６】本発明の半導体集積回路を構成するシリアル／パラレル変換回路の内部構成を表す別の実施形態の概略図である。
【図７】従来の一般的なＰＬＬ回路の一例の概略図である。
【図８】従来の一般的なシリアル／パラレル変換回路の一例の概略図である。
【図９】従来の一般的なシリアル／パラレル変換回路の他の例の概略図である。
【図１０】従来の複数チャネルにクロックを供給する方式の一例の概念図である。
【図１１】従来の各シリアルリンクでリファレンスクロックを共通化する方式の一例の概念図である。
【符号の説明】
【００４５】
１１，２０，７０  ＰＬＬ回路
１２，５０，６０，８０，９０  シリアル／パラレル変換回路
２１，７１，９２１  位相周波数比較器
２２，５３，７２，９１２，９２２  チャージポンプ
２３，５４，７３，９１３，９２３  ループフィルタ
２４，３０，４０，５５，７４，９１４，９２４  電圧電流変換回路
２５，５６，６４，９１５  発振回路
２６，７６，９２５  分周器
３１  コンパレータ
３２  カウンタ
３３  電流分配回路
３４  定電流源
３５  電流素子
４１  差動アンプ
４２  カレントミラー
４１１，４１２，４１３，４１４，４２１，４２２  ＰＭＯＳトランジスタ
４１５，４１６，４１７，４１８，４１９，４２３，４２４  ＮＭＯＳトランジスタ
５１，６１，８１，９１  ＣＤＲ回路
５２，６２，８２，９１１  位相比較器
５７，６５，８４，９３  デシリアライザ
６３，８３  位相制御ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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