(57)【要約】  【課題】  短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することを目的とする。  【解決手段】  各メモリーチップ１０２がメモリーチップ間で共通に入出力される信号配線をインターフェースする複数のチップ配線用パッド１１を備え、各メモリーチップ１０２内でこのチップ配線用パッド１１とメモリーチップを動作させるために必要な信号を入力するための複数のパッドを任意の配線層で配線接続しておき、これらのパッドを用いて外部配線によって各メモリーチップ１０２を直列に接続することにより、共通する信号配線が削減されるので、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することができる。【選択図】図１
2006049586.tif 000002
【特許請求の範囲】
【請求項１】
基板に複数の半導体チップを搭載する半導体装置であって、
前記半導体チップは、
前記半導体チップの通常動作に用いる複数の第１のパッドと、
更に別の複数の第２のパッドと、
前記第１のパッドと前記第２のパッド間を前記半導体チップ内の配線層にて接続するパッド間配線とを備え、
前記半導体チップを基板に実装することにより、基板の配線と前記パッド間配線により、各半導体チップ間の配線接続が形成されることを特徴とする半導体装置。
【請求項２】
基板に複数の半導体チップを搭載する半導体装置であって、
前記半導体チップは、
前記半導体チップの必要な複数の第１のパッドと、
更に別の複数の第２のパッドと、
前記第２のパッド間を前記半導体チップ内の配線層にて接続するパッド間配線とを備え、
前記半導体チップを基板に実装することにより、基板の配線と前記パッド間配線により、各半導体チップ間の配線接続が形成されることを特徴とする半導体装置。
【請求項３】
前記パッド間配線が配線中にバッファ回路を介することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記パッド間配線はバッファ回路を介する配線とバッファ回路を介さない配線を有することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
前記半導体チップのパッドと前記基板の配線との接続をメタルバンプを介して行うことを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置。
【請求項６】
前記パッド間配線が最上位配線層で形成されることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
【請求項７】
前記パッド間配線をパッドを構成する配線層で行うことを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置。
【請求項８】
前記半導体装置が前記複数のメモリーチップと前記ロジックチップを１つのパッケージに搭載したマルチチップモジュールであることを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが搭載されてモジュール化された半導体装置に関するものである。
【背景技術】
【０００２】
近年、システムの高度化とプロセスの微細化の進展に伴って、大規模ロジック回路とＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を１チップ化したＤＲＡＭ混載システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）やＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）が開発されている。しかしその一方で、製品サイクルの短期化や低コスト化が市場の主流となってきており、半導体開発期間の短縮や費用の低減が重要な課題である。このため、ロジック回路やＤＲＡＭなど異種機能部分を同一プロセスで開発するＤＲＡＭ混載システムＬＳＩやＳｏＣでは、上記課題を解決することは困難になりつつある。この課題を解決するために、必要不可欠な技術として最近注目されているのが、ＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）と呼ばれる技術である。この技術はＤＲＡＭ混載システムＬＳＩやＳｏＣが開発される以前から実用化されている技術であり、開発済みのさまざまな種類の半導体チップ複数個を同一基板上に搭載し、半導体チップ間を基板上の配線を用いることで電気的に接続し、モジュール化するものである（例えば、特許文献１参照）。しかしながら、現在、特に携帯型機器の市場においては、半導体チップの搭載数が増加する一方で半導体チップを搭載するための基板面積は限界になりつつある。
【０００３】
以下、従来のＭＣＭの構成についてＤＲＡＭ混載システムＬＳＩを例に図１０、図１１を用いて説明する。
図１０は従来のＭＣＭの構成を説明するためのブロック図である。
【０００４】
図１０において、１００はＭＣＭ基板、１０１はロジックチップ、１０２はメモリーチップ、１０３はデーターバス配線、１０４はアドレスバス配線、１０５はＤＲＡＭ制御信号（例えば、ＣＬＫなど）配線、１０６はＭＣＭパッド、１０７はＭＣＭ基板の第１層目の配線、１０８はＤＲＡＭチップセレクト信号配線、１０９はメモリーチップのＩ／Ｏパッドであるメモリーパッドであり、メモリーチップの通常動作時において必要な信号を入出力するための通常入出力パッドである。１０３のデーターバス配線と１０４のアドレスバス配線と１０５のＤＲＡＭ制御信号配線は、１０１のロジックチップから各メモリーチップに共通して送信される信号用の配線であり、それぞれ、１０１のロジックチップを起点として半導体チップ搭載基板上の配線を介して各メモリーチップに分配され、電気的に結線されている。
【０００５】
図１１は従来のＭＣＭでの各搭載チップの配線方法の具体例を示す概念図である。
図１１において、１００はＭＣＭ基板、１０１はロジックチップ、１０２はメモリーチップ、１０３はデーターバス配線、１０４はアドレスバス配線、１０５はＤＲＡＭ制御信号（例えば、ＣＬＫなど）配線、１０６はＭＣＭパッド、１０７はＭＣＭ基板の第１層目の配線、１０８はＤＲＡＭチップセレクト信号配線、１０９はメモリーチップを動作させるために必要な信号を入力するためのメモリーパッド、１１１はＭＣＭ基板の第２層目の配線、１１３はスルーホールコンタクトである。１０１のロジックチップからの信号配線の内、１０２のメモリーチップの制御に無関係な信号配線は１０７のＭＣＭ基板の第１層目の配線で１０６のＭＣＭパッドと電気的に接続されている。一方、１０２のメモリーチップの制御に必要な信号配線の内、１０３のデーターバス配線と１０４のアドレス配線と１０５のＤＲＡＭ制御信号（例えば、ＣＬＫなど）配線は１０７のＭＣＭ基板の第１層目の配線から１１３のスルーホールコンタクトを介して１１１のＭＣＭ基板の第２層目の配線を通じて複数のメモリーチップ内の１０９のメモリーチップを動作させるために必要な信号を入力するためのメモリーパッドと電気的に接続されている。１０３のデーターバス配線は各搭載メモリー共通であり、１０２のメモリーチップの制御に必要な信号配線の内、１０８のＤＲＡＭチップセレクト信号配線だけは、データー読み出し時のデーター衝突を避ける必要があるため、１０７のＭＣＭ基板の第１層目の配線で１０２の複数のメモリーチップに個別に配線されている。
【０００６】
ここで、ＭＣＭを小型化し配線長の短縮化を目的とした発明の一例を以下に示す。
【特許文献１】特開平１１−２８８９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながらこのような構成では、搭載する半導体チップ数の増加に伴い、データーバス配線の本数およびアドレスバス配線の本数が増加し、各々の配線長が長くなる。このため、寄生インダクタンスや寄生容量が増え信号遅延時間が大きくなる。また、配線数の増加は、半導体チップを搭載するための基板面積や層数の増加につながり基板コストが増大するという問題点があった。
【０００８】
この発明の目的は、上記問題点を解決するものであり、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明の請求項１記載の半導体装置は、基板に複数の半導体チップを搭載する半導体装置であって、前記半導体チップは、前記半導体チップの通常動作に用いる複数の第１のパッドと、更に別の複数の第２パッドと、前記第１のパッドと前記第２のパッド間を前記半導体チップ内の配線層にて接続するパッド間配線とを備え、前記半導体チップを基板に実装することにより、基板の配線と前記パッド間配線により、各半導体チップ間の配線接続が形成されることを特徴とする。
【００１０】
請求項２記載の半導体装置は、基板に複数の半導体チップを搭載する半導体装置であって、前記半導体チップは、前記半導体チップの必要な複数の第１のパッドと、更に別の複数の第２パッドと、前記第２のパッド間を前記半導体チップ内の配線層にて接続するパッド間配線とを備え、前記半導体チップを基板に実装することにより、基板の配線と前記パッド間配線により、各半導体チップ間の配線接続が形成されることを特徴とする。
【００１１】
請求項３記載の半導体装置は、請求項１または請求項２記載の半導体装置において、前記パッド間配線が配線中にバッファ回路を介することを特徴とする。
請求項４記載の半導体装置は、請求項１または請求項２記載の半導体装置において、前記パッド間配線がバッファ回路を介する配線とバッファ回路を介さない配線を有することを特徴とする。
【００１２】
請求項５記載の半導体装置は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の半導体装置において、前記半導体チップのパッドと前記基板の配線との接続をメタルバンプを介して行うことを特徴とする。
【００１３】
請求項６記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記パッド間配線が最上位配線層で形成されることを特徴とする。
【００１４】
請求項７記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体装置において、前記パッド間配線をパッドを構成する配線層で行うことを特徴とする。
【００１５】
請求項８記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記半導体装置が前記複数のメモリーチップと前記ロジックチップを１つのパッケージに搭載したマルチチップモジュールであることを特徴とする。
【００１６】
以上により、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することができる。
【発明の効果】
【００１７】
各半導体チップが半導体チップ間で共通に入出力される信号配線をインターフェースする複数のチップ間配線用パッドを備え、各半導体チップ内でこのチップ間配線用パッドと半導体チップに通常動作時において必要な信号を入出力するための複数の通常入出力パッド、または、チップ間配線用パッドどうしを任意の配線層で配線接続しておき、これらのパッドを用いて外部配線によって各半導体チップを直列に接続することにより、共通する信号配線が削減されるので、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
まず、本発明の半導体装置の概略を説明する。
本発明の半導体装置は基板に複数の半導体チップを搭載しており、半導体チップの内いくつかの半導体チップは、半導体チップに通常動作時において必要な信号を入出力するための複数の通常入出力パッドと制御信号等の共通する信号を別の半導体チップに信号を伝達するための複数のチップ間配線用パッドと、通常入出力パッドと複数のチップ間配線用パッドを接続する配線を備えている。つまり、通常入出力パッドに入力された共通の信号は、内部回路に入力すると共に、この半導体チップ内の配線を介してチップ間配線用パッドから出力される。出力された共通の信号は、他の半導体チップの通常入出力パッドに基板上の配線を用いて接続され、この接続を必要な半導体チップ全てに対して直列に行うことにより、共通の信号を各半導体チップに供給するために必要な基板上の配線が削減されるので、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することができる。
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるＭＣＭの構成を説明するためのブロック図を示したものである。
【００２０】
図１において、１０９はメモリーパッドであり、従来からメモリーチップに設けられ、通常動作時において必要な信号を入出力するための複数の通常入出力パッドである。１１は１０９のメモリーパッド以外に本発明において設けられたパッドであり、別の半導体チップに信号を伝達するためのチップ間配線用パッドである。１０は半導体チップ内配線であり、１０９のメモリーパッドと１１のチップ間配線用パッドを接続する。１００はＭＣＭ基板、１０１はロジックチップ、１０２はメモリーチップ、１０３はデーターバス配線、１０４はアドレスバス配線、１０５はＤＲＡＭ制御信号（例えば、ＣＬＫなど）配線、１０６はＭＣＭパッド、１０７はＭＣＭ基板の第１層目の配線、１０８はＤＲＡＭチップセレクト信号配線、１０９はメモリーチップを動作させるために必要な信号を入力するためのメモリーパッド、１５はバッファ回路である。ここで、１０３のデーターバス配線、１０４のアドレスバス配線、１０５のＤＲＡＭ制御信号配線は、１０１のロジックチップから各メモリーチップに共通して供給される信号である。また、１０８のＤＲＡＭチップセレクト信号配線だけは、データー読み出し時のデーター衝突を避ける必要があるため、各メモリーチップに個別に配線されている。さらに、１０１のロジックチップと接続されるメモリーチップ数が多くなるにつれ、メモリーチップの制御に必要な信号は、遅延や波形の乱れを修正し別の半導体チップに正しく伝達する必要が高まるため、１５のバッファ回路を１０９のメモリーチップを動作させるために必要な信号を入力するためのメモリーパッドと１１のチップ間配線用パッド間に挿入する必要がある。ただし、１０１のロジックチップからメモリーチップを制御する信号の内、メモリーチップの動作モードを決定するなど、入力レベルを固定する信号については、この限りではない。
【００２１】
上記のように構成された半導体装置について、具体的な各搭載チップの間の結線を図２、図３、図４を用いて説明する。
図２は本発明の実施の形態１におけるＭＣＭでの各搭載チップの配線方法の具体例を示す概念図である。図３は本発明の実施の形態１におけるメモリーチップのパッド配列の具体例を示す概念図である。図４は本発明のＭＣＭでの各搭載チップの配線方法の具体例を示す断面図であり、実施の形態１では図２におけるＡ−Ａ‘間の断面図である。
【００２２】
図２において、従来例を示す図１０と同一の機能を有するものは同一の番号を付与し説明を省略する。１０は半導体チップ内配線、１１は別の半導体チップに信号を伝達するためのチップ間配線用パッドである。１０１のロジックチップからの信号配線の内、１０２のメモリーチップの制御に無関係な信号配線は１０７のＭＣＭ基板の第１層目の配線で１０６のＭＣＭパッドに電気的に接続される。一方、１０１のロジックチップからの信号配線である１０２のメモリーチップの制御に必要な信号配線の内、１０３のデーターバス配線と１０４のアドレス配線と１０５のＤＲＡＭ制御信号（例えば、ＣＬＫなど）配線は、１０７のＭＣＭ基板の第１層目の配線で１０９のメモリーパッドと隣のメモリーチップの１１のチップ間配線用パッドに電気的に接続（または、１０７のＭＣＭ基板の第１層目の配線で１１のチップ間配線用パッドと隣のメモリーチップの１０９のメモリーパッドに電気的に接続）されており、さらに、１０９のメモリーパッドと１１のチップ間配線用パッドは同一メモリーチップ内で１０の半導体チップ内配線により電気的に接続されている。
【００２３】
図３において、メモリーチップの制御に必要な信号は、遅延や波形の乱れを修正し別のメモリーチップに正しく伝達する必要があるため、１０９のメモリーパッドと１１のチップ間配線用パッドを１５のバッファ回路を介して１０の半導体チップ内配線で電気的に接続している。ただし、メモリーチップの動作モードを決定するなど、入力レベルを固定する信号については１５のバッファ回路を介することなく、１０９のメモリーパッドと１１のチップ間配線用パッドを１０の半導体チップ内配線で電気的に接続している。このようなパッド構成とすることで図２で説明した通り、１０１のロジックチップや１０２のメモリーチップからの信号をさらに別のメモリーチップへ伝達することができる。
【００２４】
さらに、図４を用いて詳細に解説する。
図４において、４０はシリコン基板、４１は絶縁膜、１０は半導体チップ内配線、４３は１０の半導体チップ内配線とＭＣＭの第１層目配線を電気的に接続するための接続用メタルバンプ、１００はＭＣＭ基板、１０２はメモリーチップ、１０７はＭＣＭ基板の第１層目の配線で図１においける１０３のデーターバス配線、１０４のアドレスバス配線を示している。
【００２５】
以上に示すように、１０７のＭＣＭ基板の第１層目の配線、つまり、１０３のデーターバス配線や１０４のアドレス配線、１０５のＤＲＡＭ制御信号（例えば、ＣＬＫなど）配線は、４３の接続用メタルバンプを介して１０の半導体チップ内配線と電気的に接続される。１０の半導体チップ内配線は、当該メモリーチップの端にまで延びでおり、４３の接続用メタルバンプと１０７のＭＣＭ基板の第１層目の配線を介して別のメモリーチップと接続される。このような構造にすることにより、次々に信号を次段のメモリーチップに伝達することができる。つまり、１つの信号を次々に次段のメモリーチップに伝達する場合、１０の半導体チップ内配線を利用することでＭＣＭ基板上の配線は１層で済む。したがって、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することができる。
【００２６】
ここでは、１０７のＭＣＭ基板の第１層目の配線のみを用いて入出力パッド間の接続を行うことにより、使用する配線層数を削減したが、その他の層の配線（例えば、最上層の配線パターンやパッドを構成している配線層）を用いたとしても、結果的に配線効率を向上し、配線領域を削減できる構成であれば良い。
（実施の形態２）
図１のように構成された半導体装置について、実施の形態２における具体的な各搭載チップの間の結線を図４、図５、図６〜図９を用いて説明する。
【００２７】
図４は、本発明のＭＣＭでの各搭載チップの配線方法の具体例を示す断面図であり、実施の形態２では図５におけるＡ−Ａ‘間の断面図となる。図４については本発明の実施の形態１で詳細に説明されているためここでは省略する。図５は本発明の実施の形態２におけるＭＣＭでの各搭載チップの配線方法の具体例を示す概念図であり、図２と同一の機能を有するものは同一の番号を付与し説明を省略する。図６〜図９は、本発明の実施の形態２におけるＭＣＭでの各搭載メモリーチップのパッド配列の具体例を示す概念図である。
【００２８】
図５において、１０１のロジックチップからの信号配線の内、１０２のメモリーチップの制御に必要な信号配線は、１０７のＭＣＭ基板の第１層目の配線で１０９のメメモリーパッドおよび接続されたメモリーチップと隣接するメモリーチップの１１のチップ間配線用パッドに電気的に接続（または、１０７のＭＣＭ基板の第１層目の配線で１１のチップ間配線用パッドおよび接続されたメモリーチップと隣接するメモリーチップの１０９のメモリーパッドと電気的に接続）されており、さらに、１１のチップ間配線用パッドは同一メモリーチップ内で対応する１つの１１のチップ間配線用パッドと１０の半導体チップ内配線により電気的に接続されている。
【００２９】
図６において、１１のチップ間配線用パッドに入力された信号を、内部回路を介さず別のメモリーチップにそのまま伝達させるために、１１のチップ間配線用パッドを２個利用してお互いを１０の半導体チップ内配線で電気的に接続することで、図５で説明した通り、１０１のロジックチップや他のメモリーチップからの信号を別のメモリーチップへ伝達することができる。
【００３０】
図７は、図６において、メモリーチップの制御に必要な信号を、遅延や波形の乱れを修正し別のメモリーチップに正しく伝達するために、１０の半導体チップ内配線の途中にバッファ回路を挿入した概念図である。
【００３１】
図８は、図６において、メモリーチップの制御に必要な信号を、遅延や波形の乱れを修正し別のメモリーチップに正しく伝達するために、１０の半導体チップ内配線の途中にバッファ回路を挿入し、さらに、信号を伝達できる方向を定めた場合の概念図である。
【００３２】
図９は、図７において、メモリーチップの制御に必要な信号を、遅延や波形の乱れを修正し別のメモリーチップに正しく伝達するために、１０の半導体チップ内配線の途中にバッファ回路を挿入した配線と挿入しない配線を有する場合の概念図である。
【００３３】
このように、別の半導体チップに信号を伝達するためのチップ間配線用パッドを２個利用し、お互いを半導体チップ内配線で電気的に接続することにより、他のチップからの信号を別のチップへ伝達する場合、通常入出力パッドであるメモリーパッドを介さないため搭載される半導体チップの性能の劣化を抑制することができる。また、半導体チップ内配線の途中にバッファ回路を設けることで、信号遅延や信号波形の乱れを修正し正しい信号を別の半導体チップに伝達することも可能である。さらに、１つの信号を次々に次段半導体チップに伝達する場合、１０の半導体チップ内配線を利用することでＭＣＭ基板上の配線は１層で済むため、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することができる。
【００３４】
以上の実施の形態では、半導体装置に搭載される半導体チップとしてメモリーチップを例に説明したが、その他の任意の半導体チップを用いて同様に実施することができる。
【産業上の利用可能性】
【００３５】
本発明の半導体装置は、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することができ、複数の半導体チップが搭載されてモジュール化された半導体装置等に有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１におけるＭＣＭの構成を説明するためのブロック図
【図２】本発明の実施の形態１におけるＭＣＭでの各搭載チップの配線方法の具体例を示す概念図
【図３】本発明の実施の形態１におけるＭＣＭでの各搭載メモリーチップのパッド配列の具体例を示す概念図
【図４】本発明のＭＣＭでの各搭載チップの配線方法の具体例を示す断面図
【図５】本発明の実施の形態２におけるＭＣＭでの各搭載チップの配線方法の具体例を示す概念図
【図６】本発明の実施の形態２におけるＭＣＭでの各搭載メモリーチップのパッド配列の具体例を示す概念図
【図７】本発明の実施の形態２におけるＭＣＭでの各搭載メモリーチップのパッド配列の具体例を示す概念図
【図８】本発明の実施の形態２におけるＭＣＭでの各搭載メモリーチップのパッド配列の具体例を示す概念図
【図９】本発明の実施の形態２におけるＭＣＭでの各搭載メモリーチップのパッド配列の具体例を示す概念図
【図１０】従来のＭＣＭの構成を説明するためのブロック図
【図１１】従来のＭＣＭでの各搭載チップの配線方法の具体例を示す概念図
【符号の説明】
【００３７】
１０    半導体チップ内配線
１１    チップ間配線用パッド
１５    バッファ回路
４０    シリコン基板
４１    絶縁膜
４３    接続用メタルバンプ
１００    ＭＣＭ基板
１０１    ロジックチップ
１０２    メモリーチップ
１０３    データーバス配線
１０４    アドレスバス配線
１０５    ＤＲＡＭ制御信号配線
１０６    ＭＣＭパッド
１０７    ＭＣＭ基板の第１層目の配線
１０８    ＤＲＡＭチップセレクト信号配線
１０９    メモリーパッド
１１１    ＭＣＭ基板の第２層目の配線
１１３    スルーホールコンタクト
【図１】
2006049586.tif 000003
【図２】
2006049586.tif 000004
【図３】
2006049586.tif 000005
【図４】
2006049586.tif 000006
【図５】
2006049586.tif 000007
【図６】
2006049586.tif 000008
【図７】
2006049586.tif 000009
【図８】
2006049586.tif 000010
【図９】
2006049586.tif 000011
【図１０】
2006049586.tif 000012
【図１１】
2006049586.tif 000013