(57)【要約】【課題】ＴｉＮストレージノードを有するシリンダ構造のキャパシタを製造するためのウェットディップアウト時に、バンカー欠陥の発生を防止できる半導体メモリ装置の製造方法を提供すること。【解決手段】半導体基板２１の上に層間絶縁膜２２を形成するステップと、ストレージノードコンタクトプラグ２３を形成するステップと、層間絶縁膜２２上にストレージノードコンタクトプラグ２３の上部を開放させるトレンチホールを有する第１のウェット損傷防止膜２５及び犠牲膜の積層膜を形成するステップと、トレンチホールの内部にストレージノード２９を形成するステップと、ストレージノード２９内部を満たす第２のウェット損傷防止膜３１を形成するステップと、犠牲膜を除去するステップと、第１及び第２のウェット損傷防止膜２５、３１を除去するステップと、ストレージノード２９上に誘電膜及びプレートを順に形成するステップとを含む。【選択図】図２Ｅ
2006191025.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に層間絶縁膜を形成する第1ステップと、
前記層間絶縁膜を貫通するストレージノードコンタクトプラグを形成する第２ステップと、
前記層間絶縁膜上に、前記ストレージノードコンタクトプラグの上部を開放させるトレンチホールを有する、第１のウェット損傷防止膜及び犠牲膜の積層膜を形成する第３ステップと、
前記トレンチホールの内部にシリンダ状のストレージノードを形成する第４ステップと、
シリンダ状の前記ストレージノードによって画定される空間の内部を満たす第２のウェット損傷防止膜を形成する第５ステップと、
前記犠牲膜をウェットディップアウトによって除去する第６ステップと、
前記第１のウェット損傷防止膜及び前記第２のウェット損傷防止膜を除去する第７ステップと、
前記ストレージノード上に誘電膜及びプレートを順に形成する第８ステップと
を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項２】
前記第１のウェット損傷防止膜及び第２のウェット損傷防止膜が、非晶質カーボンで形成されることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項３】
前記非晶質カーボンが、５０℃以上６００℃以下の温度範囲で形成されることを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項４】
前記第１のウェット損傷防止膜が、５nm以上１０００nm以下の範囲の厚さに形成することを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項５】
前記第１及び第２のウェット損傷防止膜を除去する前記第７ステップが、酸素プラズマを用いて行われるステップであることを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
【請求項６】
前記第１及び第２のウェット損傷防止膜を除去する前記第７ステップにおいて、前記第１及び第２のウェット損傷防止膜が、同時に除去されることを特徴とする請求項５に記載の半導体メモリ装置の製造方法。
【請求項７】
前記第１のウェット損傷防止膜が非晶質カーボンで形成され、
前記第２のウェット損傷防止膜が感光膜で形成されることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項８】
前記第１のウェット損傷防止膜が、５０℃以上６００℃以下の温度範囲で、５nm以上１０００nm以下の範囲の厚さに形成された非晶質カーボンであることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
【請求項９】
前記感光膜が、露光光源に応じて、ＫｒＦ用感光膜、ＡｒＦ用感光膜、Ｅ−Ｂｅａｍ用感光膜、Ｘ−ｒａｙ用感光膜、ＥＵＶ用感光膜、及びイオンビーム用感光膜からなる群の中から選択される感光膜であることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
【請求項１０】
前記第１のウェット損傷防止膜が、酸素プラズマを用いて除去されることを特徴とする請求項７に記載の半導体メモリ装置の製造方法。
【請求項１１】
前記第１及び第２のウェット損傷防止膜を除去する前記第７ステップにおいて、前記第１及び第２のウェット損傷防止膜が同時に除去されることを特徴とする請求項１０に記載の半導体メモリ装置の製造方法。
【請求項１２】
前記第１のウェット損傷防止膜及び犠牲膜の積層膜を形成する前記第３ステップにおいて、エッチングバリア膜をさらに形成し、該エッチングバリア膜の上に前記積層膜を形成することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項１３】
前記第３ステップにおいて、前記エッチングバリア膜を窒化膜で形成することを特徴とする請求項１２に記載の半導体メモリ装置の製造方法。
【請求項１４】
前記シリンダ状のストレージノードを形成する前記第４ステップが、
前記トレンチホールを含む前記積層膜の表面上にストレージノード用導電膜を形成するステップと、
前記ストレージノード用導電膜上に、前記トレンチホールの内部を満たすように保護膜を形成するステップと、
前記トレンチホールの内部を除いた残りの部分に形成された前記保護膜を選択的に除去するステップと、
前記トレンチホールの内部を除いた残りの部分に形成された前記ストレージノード用導電膜を選択的に除去するステップと
を含むことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【請求項１５】
前記保護膜が、感光膜またはＵＳＧで形成されることを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項１６】
前記ストレージノードが、ＴｉＮで形成されることを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項１７】
前記ストレージノードが、ＴｉＮで形成されることを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置の最小線幅が減少し、集積度が増大するのに伴い、キャパシタが形成される面積も段々狭くなりつつある。このように、キャパシタが形成される面積が狭くなっても、セル内のキャパシタはセル当りに要求される最小限のキャパシタンスを確保しなければならない。
【０００３】
このように、狭い面積上に高いキャパシタンスを有するキャパシタを形成するために、シリコン酸化膜（比誘電率εが、ε＝３．８）及び窒化膜（ε＝７）の代わりに、Ｔａ２Ｏ５、Ａｌ２Ｏ３、またはＨｆＯ２などの高い誘電率を有する物質を誘電体膜として用いる方法、ストレージノードをシリンダ型、コンケイブ（concave）型など立体的に形成する方法、ストレージノードの表面にＭＰＳ（Meta stable-Poly Silicon）を成長させて、ストレージノードの有効表面積を１．７〜２倍程度増大させる方法、ストレージノードとプレートとを金属膜で形成する方法（Metal Insulator Metal）などが提案された。
【０００４】
最近では、１２８Ｍｂｉｔ以上の集積度を有するＤＲＡＭのＭＩＭ構造で形成されるキャパシタにおいて、ストレージノードとしてＴｉＮを採用する方法が提案された。
【０００５】
図１Ａ及び図１Ｂは、従来の技術に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造において、ストレージノードとしてＴｉＮを採用した製造方法を説明するための断面図である。
【０００６】
図１Ａに示されているように、半導体メモリ装置を製造するためには、まず、ワードライン、トランジスタ及びビットラインが形成された半導体基板１１の上に層間絶縁膜１２を形成する。形成された層間絶縁膜１２をエッチングして半導体基板１１の一部を露出させるストレージノードコンタクトホールを形成し、このストレージノードコンタクトホールにポリシリコンを埋め込んでストレージノードコンタクトプラグ１３を形成する。
【０００７】
次に、ストレージノードコンタクトプラグ１３及び層間絶縁膜１２の上にエッチングバリア膜１４と犠牲膜１５とを積層する。この時、後続して行われる犠牲膜１５のエッチング時にエッチングバリアの役割を果たすように、エッチングバリア膜１４を窒化膜で形成することができる。また、犠牲膜１５は、ＢＰＳＧまたはＵＳＧのようなシリコン酸化膜で形成され、ストレージノードが形成される３次元構造を提供する役割を果たす。
【０００８】
次に、マスク形成と犠牲膜１５のドライエッチング、そして、エッチングバリア膜１４のドライエッチングを行って３次元形状を有するトレンチホール１６を形成する。
【０００９】
トレンチホール１６を含む半導体基板全面にＣＶＤまたはＰＶＤ法でチタニウム（Ｔｉ）を蒸着した後、焼鈍を行ってチタニウムシリサイドを形成し、未反応のチタニウムをウェットにて除去するという順序でバリアメタル１７を形成する。
【００１０】
バリアメタル１７が形成された状態の半導体基板全面にストレージノードとして使用されるＴｉＮを蒸着した後、ストレージノード分離工程を行ってトレンチホール１６の内壁にシリンダ形状を有するＴｉＮストレージノード１８を形成する。
【００１１】
上記のように、ポリシリコンで形成したストレージノードコンタクトプラグ１３の表面にチタニウムシリサイドでバリアメタル１７を形成することにより、ＴｉＮストレージノード１８とストレージノードコンタクトプラグ１３との間の接触抵抗を低減することができる。
【００１２】
続いて、図１Ｂに示されているように、犠牲膜１５をウェットディップアウトしてシリンダ形状のＴｉＮストレージノード１８の内壁及び外側壁をすべて露出させる。最後に、ＴｉＮストレージノード１８上に誘電膜及びプレート（何れも図示せず）を順に形成して、シリンダ構造を有するＭＩＭキャパシタを完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のような従来の製造方法では、犠牲膜１５のウェットディップアウトの際、ウエハー内の一部、例えばエッチングバリア膜１４の下の層間絶縁膜１２にウェットケミカル（図１Ｂにおいて符号「１９」で示す）が浸透してウェット損傷が発生する。このウェット損傷とは、通常バンカー欠陥（Bunker shaped defect）（図1Ｂにおいて符号「２０」で示す)と呼ばれる。また、従来の技術では、エッチングバリア膜１４として使用される窒化膜とＴｉＮストレージノード１８との接触面に沿ってウェットケミカルが流れ込んで、バンカー欠陥を発生させることもある。
【００１４】
このようなバンカー欠陥２０は、ＴｉＮストレージノード１８を形成するＴｉＮが典型的な柱状結晶構造（Columnar structure）を有するため、ウエハー内の一部の場所でストレージノードコンタクトプラグ１３と接触する部分のＴｉＮストレージノード１８の結晶粒間にウェットケミカル１９が浸透して発生する現象である。
【００１５】
このようなバンカー欠陥２０が発生すれば、リフレッシュ特性の劣化（例えば、ＩＤＤ ｆａｉｌ）の直接的な原因となるので、当該チップ自体が不良と判断される。特に、バンカー欠陥は、ポリシリコンを使用するＳＩＳ（Silicon Insulator Silicon)キャパシタでは現れなかったＴｉＮ自体の問題であって、ＤＲＡＭキャパシタにおいて、ＭＩＭキャパシタのストレージノードとしてＴｉＮを採用する限り、避けられない致命的な問題として残っている。
【００１６】
本発明は、上記した従来技術の問題を解決するために案出されたものであって、ＴｉＮストレージノードを有するシリンダ構造のキャパシタ製造における、ウェットディップアウト時に、ウェットケミカルがストレージノードの下部構造に損傷を与えて発生するバンカー欠陥を防止できるシリンダ構造のキャパシタを有する半導体メモリ装置の製造方法を提供することに、その目的がある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明のシリンダ構造のキャパシタを有する半導体メモリ装置の製造方法は、半導体基板の上に層間絶縁膜を形成するステップと、前記層間絶縁膜を貫通するストレージノードコンタクトプラグを形成するステップと、前記層間絶縁膜上に、前記ストレージノードコンタクトプラグの上部を開放させるトレンチホールを有する、第１のウェット損傷防止膜及び犠牲膜の積層膜を形成するステップと、前記トレンチホールの内部にシリンダ状のストレージノードを形成するステップと、シリンダ状の前記ストレージノードによって画定される空間の内部を満たす第２のウェット損傷防止膜を形成するステップと、前記犠牲膜をウェットディップアウトによって除去するステップと、前記第１のウェット損傷防止膜及び前記第２のウェット損傷防止膜を除去するステップと、前記ストレージノード上に誘電膜及びプレートを順に形成するステップとを含むことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ウェット損傷防止膜に非晶質カーボンを使用して、ウェットディップアウト時に、ウェットケミカルによる下部構造の損傷を防止することによって、バンカー欠陥の発生を防止し、半導体メモリ装置の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付された図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００２０】
図２Ａ〜図２Ｇは、本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【００２１】
図２Ａに示されているように、半導体基板２１の上に層間絶縁膜２２を形成した後、層間絶縁膜２２を貫通するストレージノードコンタクトホールを形成し、このストレージノードコンタクトホールに埋め込まれたストレージノードコンタクトプラグ２３を形成する。層間絶縁膜２２は、形成前にワードラインを含むトランジスタ、ビットラインが形成された多層構造を有するが、ここでは具体的な構造の図示を省略している。
【００２２】
そして、ストレージノードコンタクトプラグ２３は、ストレージノードコンタクトホールを満たすまで、ストレージノードコンタクトホール及び層間絶縁膜２２の全面にポリシリコン膜を蒸着した後、エッチバックまたはＣＭＰ（Chemical Mechanical Polishing）によって形成する。
【００２３】
次に、ストレージノードコンタクトプラグ２３が埋め込まれた層間絶縁膜２２上にエッチングバリア膜２４、第１のウェット損傷防止膜２５及び犠牲膜２６を順に積層して形成する。
【００２４】
ここで、エッチングバリア膜２４は、後続の犠牲膜２６のドライエッチング時に、エッチングバリアの役割を果たすものであって、窒化膜で形成され、第１のウェット損傷防止膜２５は、後続のウェットディップアウト時に、ウェットケミカルが下部構造に浸透するのを防止するためのものであって、非晶質カーボン（Amorphous Carbon)で形成される。そして、犠牲膜２６は、ストレージノードが形成される３次元構造を提供するためのものであって、ＢＰＳＧ、ＵＳＧ、ＴＥＯＳ、またはＨＤＰ酸化膜で形成される。
【００２５】
前記第１のウェット損傷防止膜２５として使用される非晶質カーボンは、５０℃〜６００℃の温度範囲で５nm〜１０００nmの範囲の厚さに形成する。
【００２６】
次に、図２Ｂに示されているように、犠牲膜２６のドライエッチング、第１のウェット損傷防止膜２５のドライエッチング及びエッチングバリア膜２４のドライエッチングを順次行って、ストレージノードコンタクトプラグ２３の上を開放させるトレンチホール２７を形成する。
【００２７】
上記のようなトレンチホール２７の形成の際、感光膜を用いて犠牲膜２６上にマスクを形成した後、マスクをエッチングバリアとして犠牲膜２６と第１のウェット損傷防止膜２５とをドライエッチングし、マスク除去後にエッチングバリア膜２４を選択的にドライエッチングし、トレンチホール２７を形成する。一方、犠牲膜２６の高さが高い場合には、エッチングを容易に行うために、犠牲膜２６のドライエッチング時に、ポリシリコンからなるハードマスク（Hard mask）を用いることもできる。
【００２８】
次に、ＴｉＮストレージノードを形成する前に、バリアメタル２８を形成する。
【００２９】
バリアメタル２８は、チタニウムシリサイドで形成されており、トレンチホール２７を含む全面にＰＶＤまたはＣＶＤ法でチタニウム（Ｔｉ）を蒸着した後、焼鈍を行ってチタニウムシリサイドを形成し、未反応のチタニウムをウェットエッチングで除去し、バリアメタル２８を形成される。ここで、バリアメタル２８であるチタニウムシリサイドは、ストレージノードコンタクトプラグ２３として使用されるポリシリコンのシリコン（Ｓｉ）とチタニウム（Ｔｉ）とが反応して形成されたものであって、ストレージノードコンタクトプラグ２３の周囲の絶縁物質（層間絶縁膜２２）ではチタニウムシリサイドが形成されない。
【００３０】
上記のように、バリアメタル２８であるチタニウムシリサイドを形成すれば、ストレージノードコンタクトプラグ２３と後続の処理によって形成されるＴｉＮストレージノードとが接触する面の電気抵抗を低くすることができる。
【００３１】
次に、図２Ｃに示されているように、ストレージノード分離工程を行ってトレンチホール２７の内部にシリンダ状のＴｉＮストレージノード２９を形成する。
【００３２】
ストレージノード分離工程は、まず第１に、トレンチホール２７を含む犠牲膜２６の表面上に、ストレージノードとして使用されるＴｉＮのストレージノード用導電膜を蒸着によって形成する。この時、ＴｉＮは、ＣＶＤ、ＰＶＤ、またはＡＬＤ法を用いて蒸着する。
【００３３】
第２に、トレンチホール２７を満たすように、より正確にはトレンチホール２７の表面に形成されたＴｉＮによって画定された空間を満たすように、ＴｉＮの表面上に第１の感光膜３０を、塗布によって形成する。
【００３４】
この時、第１の感光膜３０は、後続のエッチバックの際、トレンチホール２７の内部を保護するための保護膜の役割を果たすものであって、感光膜の他にＵＳＧ（Undoped Silicate Glass）のような酸化膜を用いることもできる。
【００３５】
第３に、第１の感光膜３０をエッチバックして、犠牲膜２６の表面上の第１の感光膜３０を除去する。従って、第１の感光膜３０はトレンチホール２７、より正確にはトレンチホール２７の表面に形成されたＴｉＮによって画定された空間内部にのみ残留し、これにより、ＴｉＮはトレンチホール２７内を除いた残りの部分、即ち、犠牲膜２６の表面に形成された部分が露出される。
【００３６】
上記したように、第１の感光膜３０をエッチバックして残留させた後、トレンチホール２７内を除いた犠牲膜２６の表面のＴｉＮをエッチバックまたはＣＭＰ処理してＴｉＮストレージノード２９を形成する。
【００３７】
前述したように、ストレージノード分離工程においては、ＴｉＮをエッチバックまたはＣＭＰ処理で除去する時、研磨材やエッチングされた粒子などの不純物がシリンダ形状のＴｉＮストレージノード２９の内壁部に付着する恐れがあるため、ステップカバレッジの良い第１の感光膜３０で、ＴｉＮを除くトレンチホール２７の内部空間を完全に満たしてから行うことが好ましい。
【００３８】
次に、図２Ｄに示されているように、ＴｉＮストレージノード２９によって画定されるシリンダ状の空間内部に残留している第１の感光膜３０を除去し、第１の感光膜３０が除去されて露出されたＴｉＮストレージノード２９のシリンダ状の空間内部を満たすまで全面に第２のウェット損傷防止膜３１を塗布によって形成する。
【００３９】
この時、第２のウェット損傷防止膜３１は、後続のウェットディップアウト工程の際、ＴｉＮストレージノード２９のシリンダ状の空間内部にウェットケミカルが浸透するのを防止する目的で形成されたものであって、非晶質カーボンや、第1の感光膜と同じ、若しくは異なる感光膜で形成することができる。
【００４０】
第２のウェット損傷防止膜３１が非晶質カーボンで形成されている場合には、図２Ｅに示されているように、ディスカム（Descum）処理を行い、第２のウェット損傷防止膜３１として形成した非晶質カーボンを部分的に除去し、第２のウェット損傷防止膜３１をＴｉＮストレージノード２９のシリンダ状空間内部をほぼ満たす形態で残留させる。この時、第２のウェット損傷防止膜３１を部分的に除去するために、酸素プラズマ（Ｏ２ｐｌａｓｍａ）を使用する。
【００４１】
前記第２のウェット損傷防止膜３１が感光膜で形成されている場合には、図２Ｅに示されているように、第２のウェット損傷防止膜３１に対しブランク露光（Blank exposure）を行った後、現像して第２のウェット損傷防止膜３１をＴｉＮストレージノード２９のシリンダ内部をほぼ満たす形態で残留させる。ここで、ブランク露光には、イマージョン（Immersion）露光技術を用いる。
【００４２】
この時、前述した第１の感光膜３０と第２のウェット損傷防止膜３１とは共に感光膜であって、露光光源に応じて、ＫｒＦ用感光膜、ＡｒＦ用感光膜、Ｅ−Ｂｅａｍ（電子ビーム）用感光膜、Ｘ−ｒａｙ（Ｘ線）用感光膜、ＥＵＶ（Extreme Ultra Violet：極端紫外光）用感光膜、及びイオンビーム用感光膜からなる群の中から選択された膜として形成することができる。
【００４３】
上記のように、第２のウェット損傷防止膜３１を部分的に除去、または、第２のウェット損傷防止膜３１に対してブランク露光及び現象作業を行った後には、犠牲膜２６の表面とＴｉＮストレージノード２９と上部表面とが露出される。
【００４４】
次に、フルウェットディップアウト（Full wet dip out）を行って犠牲膜２６を除去する。この時、犠牲膜２６を除去するために、フッ酸溶液を用いる。
【００４５】
上記のようなフルウェットディップアウト時に使用するウェットケミカル、即ち、フッ酸溶液は、犠牲膜２６を除去すると共に、ウェットケミカルに脆弱な結晶粒構造を有するＴｉＮストレージノード２９の方へ浸透することができるが、犠牲膜２６の下方に第１のウェット損傷防止膜２５を形成し、シリンダ状の空間内部に第２のウェット損傷防止膜３１を予め形成しているので、フッ酸溶液はＴｉＮストレージノード２９の底部の方へ浸透することができない。
【００４６】
即ち、第１及び第２のウェット損傷防止膜２５、３１として使用された非晶質カーボンや感光膜は、フッ酸溶液のようなウェットケミカルに対して選択比を有する物質、即ちエッチング速度が犠牲膜２６と大きく異なる物質であって、フルウェットディップアウト工程時に、フッ酸溶液によりエッチングされない。
【００４７】
従って、第１のウェット損傷防止膜２５を形成することにより、シリンダ状のＴｉＮストレージノード２９の外壁側からエッチングバリア膜２４とＴｉＮストレージノード２９との接触面に沿ってウェットケミカルが浸透することを防止でき、同時に、ＴｉＮストレージノード２９の内壁側に第２のウェット損傷防止膜３１を形成することにより、ＴｉＮストレージノード２９の底側に浸透するウェットケミカルをも防止できる。
【００４８】
次に、図２Ｆに示されているように、犠牲膜２６の除去後に露出された第１のウェット損傷防止膜２５を除去する。この時、第１のウェット損傷防止膜２５が非晶質カーボンであるから、酸素プラズマを用いて第１のウェット損傷防止膜２５を除去することができる。
【００４９】
上記において、第２のウェット損傷防止膜３１が非晶質カーボンである場合には、上記第１のウェット損傷防止膜２５が除去される時に、第２のウェット損傷防止膜３１も共に除去することができる。また、第２のウェット損傷防止膜３１が感光膜である場合にも、第１のウェット損傷防止膜２５を除去するために導入した酸素プラズマが感光膜を除去することが知られているので、第１のウェット損傷防止膜２５の除去時に、第２のウェット損傷防止膜３１も同時に除去することができる。
【００５０】
このように、本発明では第２のウェット損傷防止膜３１が非晶質カーボンである場合や感光膜である場合に、第１のウェット損傷防止膜２５と第２のウェット損傷防止膜３１とを同時に除去できるので、製造工程を単純化できる付加的な効果を得ることができる。
【００５１】
上記のように、ウェットディップアウトによりシリンダ状のＴｉＮストレージノード２９の内壁及び外側壁がすべて露出される（図２Ｆ参照）。
【００５２】
次に、図２Ｇに示されているように、内壁及び外側壁がすべて露出されたＴｉＮストレージノード２９上に誘電膜３２とプレート３３とを順次形成して、シリンダ構造を有するＭＩＭキャパシタを完成する。この時、誘電膜３２は、ＯＮＯ、ＨｆＯ２、Ａｌ２Ｏ３、またはＴａ２Ｏ５で形成し、プレート３３は、ＴｉＮ、Ｗ、Ｐｔ、またはＲｕで形成する。
【００５３】
上述した実施の形態によれば、第１及び第２のウェット損傷防止膜２５、３１を形成して、犠牲膜２６のウェットディップアウト工程時に、ウェットケミカルがＴｉＮストレージノード２９の結晶粒を介して下部構造に浸透すること、またはＴｉＮストレージノード２９とエッチングバリア膜２４との接触面を介して下部構造に浸透することを防止するので、バンカー欠陥の発生が根本的に抑制される。
【００５４】
上記のように、第１及び第２のウェット損傷防止膜２５、３１を形成することによって得られるウェットケミカルの浸透防止効果は、ストレージノードがＴｉＮで形成されている場合に限らず、ＴｉＮ以外のＰｔ、Ｒｕなどの金属膜のストレージノードを採用するシリンダ構造のＭＩＭキャパシタに関しても得ることができる。
【００５５】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５６】
【図１Ａ】従来の技術に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図１Ｂ】従来の技術に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ａ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ｂ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ｃ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ｄ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ｅ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ｆ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【図２Ｇ】本発明の実施の形態に係るシリンダ構造のＭＩＭキャパシタを有する半導体メモリ装置の製造方法を説明するための各工程における断面図である。
【符号の説明】
【００５７】
２１      半導体基板
２２      層間絶縁膜
２３      ストレージノードコンタクトプラグ
２４      エッチングバリア膜
２５      第１のウェット損傷防止膜
２６      犠牲膜
２８      バリアメタル
２９      ＴｉＮストレージノード
３０      第１の感光膜
３１      第２のウェット損傷防止膜
【図１Ａ】
2006191025.tif 000003
【図１Ｂ】
2006191025.tif 000004
【図２Ａ】
2006191025.tif 000005
【図２Ｂ】
2006191025.tif 000006
【図２Ｃ】
2006191025.tif 000007
【図２Ｄ】
2006191025.tif 000008
【図２Ｅ】
2006191025.tif 000009
【図２Ｆ】
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【図２Ｇ】
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