(57)【要約】【課題】  下部電極の側面からの電界に起因する強誘電体キャパシタの特性低下を防止した、強誘電体メモリとその製造方法、さらに電子機器を提供する。【解決手段】  基体１０上に形成された下部電極１２と、下部電極１２を覆って形成された強誘電体層１４と、強誘電体層１４上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法である。基体１０上に下部電極１２を形成し、下部電極１２の側壁部１２ａにＳｉを含有する絶縁材料を形成し、下部電極１２及び絶縁材料（反応層１３ｂ）を覆うように、鉛を含有する強誘電体材料（ゾルゲル層１４ｃ）を配し、強誘電体材料を熱処理することでこれを結晶化し、強誘電体層１４とするとともに、絶縁材料を拡散させることで下部電極１２の側壁面１２ａと強誘電体層１４との間にボイド部１３を形成する。【選択図】      図４
2006147774.tif 000002
【特許請求の範囲】
【請求項１】
基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリであって、
前記強誘電体層が鉛を含有する強誘電体材料からなり、
前記下部電極の側壁と強誘電体層との間にボイド部が形成されていることを特徴とする強誘電体メモリ。
【請求項２】
前記鉛を含有する強誘電体材料は、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含むことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
請求項１又は２記載の強誘電体メモリがマトリクス状に配列されてなることを特徴とする強誘電体メモリ装置。
【請求項４】
基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
前記基体上に下部電極を形成する工程と、
前記下部電極の側壁部にＳｉを含有する絶縁材料を形成する工程と、
前記下部電極及び前記絶縁材料を覆うように、鉛を含有する強誘電体材料を配する工程と、
前記強誘電体材料を熱処理することで該強誘電体材料を結晶化し、強誘電体層とするとともに、前記絶縁材料を拡散させることで前記下部電極の側壁と強誘電体層との間にボイド部を形成する工程と、
前記強誘電体層上に上部電極を形成する工程と、
を備えたことを特徴とする強誘電体メモリの製造方法。
【請求項５】
前記鉛を含有する強誘電体材料は、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含むことを特徴とする請求項４記載の強誘電体メモリの製造方法。
【請求項６】
請求項４又は５記載の製造方法によって得られた強誘電体メモリをマトリクス状に配列することを特徴とする強誘電体メモリ装置の製造方法。
【請求項７】
請求項１又は２に記載の強誘電体メモリ、あるいは請求項３記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体メモリとその製造方法、強誘電体メモリ装置とその製造方法、及び電子機器に関する。
【背景技術】
【０００２】
セルトランジスタを備えず、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。そのようなメモリセルアレイの一例として、強誘電体キャパシタが、第１信号電極（下部電極）と、該第１信号電極と交差する方向に配列された第２信号電極（上部電極）と、少なくとも前記第１信号電極と前記第２電極との交差領域に配置されたＰＺＴ等の強誘電体層と、を含んで構成されたものが知られている。（例えば、特許文献１参照）。
【特許文献１】特開２００２−６４１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記のメモリセルアレイを構成する強誘電体メモリでは、図８に示すように、強誘電体キャパシタ１に電圧が印加されると、下部電極２の側壁面２ｂからも強誘電体層３に電界がかかるため、強誘電体キャパシタ１の特性が低下してしまう。すなわち、図８中の矢印Ａで示すような下部電極２の上面２ａからの電界のみであれば、強誘電体キャパシタ１はそのヒステリシスループの角型性が良好になる。しかし、図８中の矢印Ｂで示すような下部電極２の側壁面２ａからの電界が加わると、この部位でのヒステリシスループの角型性が良好でないため、強誘電体キャパシタ１全体でのヒステリシスループの角型性が損なわれてしまうからである。さらに、このような下部電極２の側壁面２ｂからの電界に起因して、疲労特性（ファティーグ特性）が低下するといった課題もある。
【０００４】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、下部電極の側面からの電界に起因する強誘電体キャパシタの特性低下を防止した、強誘電体メモリとその製造方法、さらにはこの強誘電体メモリを備えた強誘電体メモリ装置とその製造方法、及び電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の強誘電体メモリは、基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリであって、前記強誘電体層が鉛を含有する強誘電体材料からなり、前記下部電極の側壁と強誘電体層との間にボイド部が形成されていることを特徴としている。
【０００６】
この強誘電体メモリによれば、下部電極の側壁と強誘電体層との間にボイド部が形成されているので、このボイド部の誘電率が１に近くなることにより、このボイド部がその上に形成された強誘電体層より十分に低い誘電率となる。したがって、このボイド部により、下部電極の側壁面からの電界は、ほとんどこのボイド部にかかる。よって、このように下部電極の側壁面からの電界の影響が抑えられることから、強誘電体キャパシタのヒステリシスループの角型性が向上し、さらには、疲労特性（ファティーグ特性）の低下も抑えられる。
【０００７】
また、前記強誘電体メモリにおいては、前記鉛を含有する強誘電体材料は、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含んでいるのが好ましい。
このようにすれば、強誘電体層が、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）に比べ、より良好な強誘電体特性を有するものとなる。
【０００８】
本発明の強誘電体メモリ装置は、前記の強誘電体メモリがマトリクス状に配列されてなることを特徴としている。
この強誘電体メモリ装置によれば、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置となることから、非常に簡単な構造で高い集積度が得られる。
【０００９】
本発明の強誘電体メモリの製造方法は、基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、前記基体上に下部電極を形成する工程と、前記下部電極の側壁部にＳｉを含有する絶縁材料を形成する工程と、前記下部電極及び前記絶縁材料を覆うように、鉛を含有する強誘電体材料を配する工程と、前記強誘電体材料を熱処理することで該強誘電体材料を結晶化し、強誘電体層とするとともに、前記絶縁材料を拡散させることで前記下部電極の側壁と強誘電体層との間にボイド部を形成する工程と、前記強誘電体層上に上部電極を形成する工程と、を備えたことを特徴としている。
【００１０】
この強誘電体メモリの製造方法によれば、下部電極の側壁部にＳｉを含有する絶縁材料を形成し、さらに下部電極及び前記絶縁材料を覆うように強誘電体材料を配した後、強誘電体材料を熱処理することで該強誘電体材料を結晶化し、強誘電体層とするとともに、前記絶縁材料を拡散させることで前記下部電極の側壁と強誘電体層との間にボイド部を形成するので、このボイド部の誘電率が１に近くなることにより、このボイド部がその上に形成された強誘電体層より十分に低い誘電率となる。したがって、前述したようにこのボイド部により、下部電極の側壁面からの電界がほとんどこのボイド部にかかる。よって、このように下部電極の側壁面からの電界の影響を抑えることができることから、強誘電体キャパシタのヒステリシスループの角型性を向上し、さらには、疲労特性（ファティーグ特性）の低下を抑えることもできる。
【００１１】
また、前記強誘電体メモリの製造方法においては、前記鉛を含有する強誘電体材料は、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含んでいるのが好ましい。
このようにすれば、強誘電体層が、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）に比べ、より良好な強誘電体特性を有するものとなる。
【００１２】
本発明の強誘電体メモリ装置の製造方法は、前記の製造方法によって得られた強誘電体メモリをマトリクス状に配列することを特徴としている。
この強誘電体メモリ装置の製造方法によれば、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置が得られることから、得られる強誘電体メモリ装置は非常に簡単な構造で高い集積度を有するものとなる。
【００１３】
本発明の電子機器は、前記の強誘電体メモリ、あるいは前記の強誘電体メモリ装置を備えたことを特徴としている。
この電子機器によれば、前述したように強誘電体キャパシタのヒステリシスループの角型性が向上し、さらには、疲労特性（ファティーグ特性）の低下も抑えられた強誘電体メモリ、あるいはこれを有する強誘電体メモリ装置を備えているので、特にメモリ特性に優れたものとなる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を詳しく説明する。
図１は、本発明の強誘電体メモリ装置の一実施形態を示す図であり、図１中符号１０００は強誘電体メモリ装置である。強誘電体メモリ装置１０００は、本発明の強誘電体メモリをマトリクス状に配列したメモリセルアレイ１００と、周辺回路部２００とを備えて構成されたものである。周辺回路部２００は、後述する本発明の強誘電体メモリ（メモリセル）に対し、選択的に情報の書き込みもしくは読み出しを行うための各種回路を有したもので、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを有したものである。このような周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを上げることができる。
【００１５】
次に、本発明の強誘電体メモリの一実施形態について、図２を用いて説明する。図２は、図１のＡ−Ａ線に沿ってメモリセルアレイ１００の一部を模式的に示した断面図であり、図２中符号１５は強誘電体メモリである。図１に示したメモリセルアレイ１００では、行選択のための複数の下部電極（ワード線）１２と、列選択のための複数の上部電極（ビット線）１６とが互いに直交するように形成されている。なお、下部電極１２をビット線、上部電極１６をワード線とすることもできる。
【００１６】
図２に示した強誘電体メモリ１５において、下部電極１２は、基体１０上に並列して形成されたもので、Ｐｔ、Ｉｒ、Ｒｕ等の金属の単体、またはこれら金属を主体とした複合材料によって形成されたものである。なお、この下部電極１２や前記上部電極１６に、後述する強誘電体層中の強誘電体元素が拡散すると、電極と強誘電体層との界面部に組成ずれが生じ、ヒステリシスループの角型性が低下する。したがって、下部電極１２や上部電極１６には強誘電体元素が拡散しない緻密性が要求される。そこで、これら下部電極１２や上部電極１６の緻密性を上げるため、例えば、製造時に質量の重いガスでスパッタ成膜したり、Ｙ、Ｌａ等の酸化物を貴金属電極中に分散させるなどの手法を採用してもよい。なお、本実施形態では下部電極１２は白金（Ｐｔ）からなっており、その側壁面１２ａが、基体１０側に行くに連れて漸次幅が広くなるよう、４０〜７５°程度、本実施形態では約５０°のテーパ角を有するテーパ形状に形成されている。
【００１７】
そして、この下部電極１２を覆って強誘電体層１４が形成されている。強誘電体層１４は、後述するように前記下部電極の上面（上面部）１２ｂに接する部位の近傍がペロブスカイト型の結晶構造に結晶化された結晶領域１４ａとなっている。また、これ以外の部分では、結晶化されることなく非晶質になっていたり、あるいは、結晶化されていてもその結晶構造がパイロクロア型等のペロブスカイト型ではない結晶層を含んだ、Ｓｉ拡散領域１４ｂとなっている。
この強誘電体層１４は、鉛を含有する強誘電体材料によって形成されたもので、具体的には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されている。
【００１８】
ここで、特にニオブが加えられてなる強誘電体材料については、以下の一般式で示すことができる。
ＡＢ１−ｘ Ｎｂｘ Ｏ３
この一般式において、Ａ元素は、少なくともＰｂを有してなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなっている。そして、ニオブ（Ｎｂ）については、前記ｘが（０．０５≦ｘ＜４）の範囲となるように配合されている。
ここで、一般式中のＡ元素については、Ｐｂのみでなく、（Ｐｂ１−ｙＬｎｙ）としてもよい。ただし、Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ 、Ｙｂ及びＬｕのうちから選択された一あるいは複数の元素であり、前記ｙは、０＜ｙ≦０．２ の範囲とするのが好ましい。
なお、本実施形態では、強誘電体層１４を形成する強誘電体材料として、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系材料に、ＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３ （ＰＺＴＮ）を用いている。
【００１９】
このようなＰＺＴＮでは、ＮｂがＴｉとほぼ同じサイズ（イオン半径が近く、原子半径は同一である。）で、重さが２倍あり、格子振動による原子間の衝突によっても格子から原子が抜けにくくなっている。また、原子価は、＋５価で安定であり、たとえＰｂが抜けても、Ｎｂ５＋ によりＰｂ抜けの価数を補うことができる。また結晶化時に、Ｐｂ抜けが発生したとしても、サイズの大きなＯが抜けるより、サイズの小さなＮｂが入る方が容易である。
【００２０】
また、Ｎｂは＋４価も存在するため、Ｔｉ４＋の代わりに十分機能するものとなる。さらに、実際にはＮｂは共有結合性が非常に強く、Ｐｂも抜け難くなっていると考えられる（Ｈ．Ｍｉｙａｚａｗａ，Ｅ．Ｎａｔｏｒｉ，Ｓ．Ｍｉｙａｓｈｉｔａ；Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３９（２０００）５６７９）。
【００２１】
これまでも、ＰＺＴへのＮｂドーピングは、主にＺｒリッチの稜面体晶領域で行われてきたが、その量は、０．２〜０．０２５ｍｏｌ％（Ｊ．Ａｍ．Ｃｅｒａｍ．Ｓｏｃ，８４（２００１）９０２；Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔ，８３（１９９９）１３４７）程度と、極僅かなものである。このようにＮｂを多量にドーピングすることができなかった要因は、Ｎｂを例えば１０モル％添加すると、結晶化温度が８００℃以上に上昇してしまうことによるものであったと考えられる。
【００２２】
そこで、強誘電体層１４を形成する際には、さらにＰｂＳｉＯ３シリケートを、例えば１〜５モル％の割合で添加するのが好ましい。これにより、ＰＺＴＮの結晶化エネルギーを軽減させることができる。すなわち、強誘電体層１４の材料としてＰＺＴＮを用いる場合には、後述するようにＰＺＴの材料中にＮｂを添加するとともに、ＰｂＳｉＯ３等のシリケートを添加することで、ＰＺＴＮの結晶化温度を低下させるのが好ましい。
【００２３】
このような下部電極１２とこれを覆う強誘電体層１４との間には、下部電極１２の側壁面（側壁部）１２ａ、１２ａと強誘電体層１４との間に、サイドウォール状のボイド部１３が形成されている。このボイド部１３は、後述するように、Ｓｉ含有絶縁材料が強誘電体材料中に拡散したことによって形成された空孔（ボイド）を有したもので、比較的大きな空孔からなっていたり、小さな空孔（ボイド）を多数有した状態に形成されていたり、あるいは大きな空孔と小さな空孔とを有した状態に形成されたものである。このようなボイド部１３は、空孔（ボイド）部分の誘電率（比誘電率）がほぼ１であることにより、大きな空孔からなる場合はもちろん、小さな空孔を多数有した状態に形成されている場合にも、このボイド部１３はその誘電率が１に近くなり、その上に形成された強誘電体層１４に比べて誘電率が十分に低くなっている。
【００２４】
そして、前記強誘電体層１４上には、図１に示したように下部電極１２に直交して上部電極１６が形成されている。上部電極１６は、下部電極１２と同様、Ｐｔ、Ｉｒ、Ｒｕ等の金属の単体、またはこれら金属を主体とした複合材料によって形成されたものである。そして、このような下部電極１２、強誘電体層１４、上部電極１６によって強誘電体キャパシタが形成されており、さらに、この強誘電体キャパシタと、前記ボイド部１３とを備えることにより、本発明の強誘電体メモリ１５が構成されている。
【００２５】
次に、このような構成からなる強誘電体メモリ１５を備えた強誘電体メモリ装置１０００の製造方法を説明する。
まず、図３（ａ）に示すように、Ｓｉ基板からなる基体１０上に下部電極１２形成用の第１導電層１７を形成する。ここで、基体１０としては、例えばＭＯＳトランジスタなどの半導体素子が形成された領域を含む構造など、強誘電体メモリ装置１０００の種類によって適宜な構造のものが用いられる。
【００２６】
第１導電層１７は、例えばＴｉＯｘを４０ｎｍの厚さに成膜してＴｉＯｘ層１７ａを形成し、さらにその上にＰｔを２００ｎｍの厚さに成膜してＰｔ層１７ｂを形成することで、得られる。ここで、ＴｉＯｘ層１７ａは、Ｓｉ基板からなる基体１０の表層部に形成されたシリコン酸化層（ＳｉＯ２層）上に、Ｐｔ層１７ｂを良好に接合させるための密着層として機能するものである。
【００２７】
なお、第１導電層１７の材質としては、前述したように強誘電体キャパシタの電極となり得るものであれば、Ｐｔ以外のものを用いることもできる。具体的には、前述したように、Ｉｒ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘや、ＬａＳｒＣｏＯｘ等を用いることもできる。また、第１導電層１７は、単層であってもよい。このような第１導電層１７の形成方法としては、スパッタ法が好適に用いられるが、真空蒸着やＣＶＤ等の成膜法、またはこれらの方法の組み合わせなどを採用することもできる。
【００２８】
次に、第１導電層１７の上面に、レジストマスク（図示せず）をその全面に形成し、さらにリソグラフィによってラインパターンのマスク６０を形成する。また、レジスト以外のマスクとして、いわゆるハードマスクを用いることもできる。このハードマスク６０の材質としては、第１導電層１７をパターニングする際にマスクとして機能し得る材質であれば、特に限定されることなく、例えば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。
【００２９】
前記マスク層として酸化シリコンを用いた場合の形成方法としては、例えばＣＶＤ法が用いられる。マスク層の膜厚としては、下部電極１２の膜厚の１．０〜２倍程度が好ましく、例えば４００ｎｍとされる。マスク層のエッチング方法としては、公知の技術を用いることができ、例えばＲＩＥ（反応性イオンエッチング）が用いられる。その場合に、エッチングガスとしてはＣＨＦ３とＡｒとの混合ガスを用いることができる。
【００３０】
次に、前記マスク６０を用いて第１導電層１７をパターニングすることにより、図３（ｂ）に示すように下部電極１２を形成し、酸素プラズマなどでレジストマスクを除去する。エッチング方法としては、例えばＩＣＰ（誘導結合プラズマ）等の高密度プラズマを用いた、高密度プラズマドライエッチングが用いられる。その場合に、エッチングガスとしては、Ｃｌ２とＡｒとの混合ガスを用いることができ、１．０Ｐａ以下の低圧力下、５００Ｗのバイアス電力で行うことができる。このようなエッチングによって下部電極１２を形成すると、得られた下部電極１２は、その側壁面１２ａが約５０°のテーパ角となるテーパ形状に形成される。なお、エッチング方法については、前記の方法に限定されることなく、ＲＩＥ等を用いることもできる。
酸化シリコンのハードマスクを使用した場合には、Ｃｌ２とＯ２の混合ガスを使用し、前記のドライエッチング方法にてパターニングを行うことができる。ハ−ドマスクを使用したほうが、レジストマスクを使用する場合よりテーパー角を大きくすることができる。例えば、酸化シリコンを用いた場合には約７０°にすることができる。マスク層６０としてハードマスクを使用した場合には、この後、ハードマスクをドライエッチングまたはウェットエッチングによって選択的に除去しても良いし、後述するエッチバック工程において除去しても良い。
【００３１】
次いで、ＣＶＤ法によってＳｉ含有絶縁材料、本実施形態ではＳｉＯ２を、図３（ｃ）に示すように前記下部電極１２を覆った状態で厚さ６００ｎｍ程度に成膜し、ＳｉＯ２層１３ａを形成する。なお、Ｓｉ含有絶縁材料としては、ＳｉＯ２に代えてＳｉＯＮやＳｉ３Ｎ４等を用いることもできる。また、ＳｉＯ２はＳｉＯｘとして表される珪素酸化物の代表例として示したもので、一般式ＳｉＯｘで表される珪素酸化物を用いることができるのはもちろんである。
【００３２】
続いて、前記ＳｉＯ２層１３ａをエッチバックすることにより、図４（ａ）に示すように下部電極１２の上面部１２ｂを露出させ、かつその側壁面１２ａ上に前記ＳｉＯ２層１３ａからなるサイドウォール状の反応層１３ｂを形成する。すなわち、このようにＳｉ含有絶縁材料を成膜し、さらにこれをエッチバックすることにより、下部電極１２の側壁部にＳｉ含有絶縁材料を付着させる。エッチバックについては、例えばＲＩＥなどのドライエッチングによって行うことができる。具体的には、ＣＨＦ３／Ｏ２ガスを用いて１０Ｐａ、５００ＷのＲＦ電力で行うことができる。また、ハードマスクとして酸化シリコンを使った場合には、このエッチバック工程により、ＳｉＯ２層１３ａとハードマスク６０を同時に除去することが可能である。
【００３３】
次いで、図４（ｂ）に示すように、前記の下部電極１２及び反応層１３ｂを覆った状態に、前記の強誘電体材料を配する。強誘電体材料を配するにあたっては、特にゾルゲル法が好適に用いられる。すなわち、強誘電体層１４として前記のＰＺＴＮ層を形成する場合、例えばＰｂＺｒＯ３用ゾルゲル溶液、ＰｂＴｉＯ３用ゾルゲル溶液、およびＰｂＮｂＯ３用ゾルゲル溶液を混合したものに、さらにＰｂＳｉＯ３用ゾルゲル溶液を添加したものを用いる。ＰＺＴＮ膜は、構成元素にＮｂを含むため、結晶化温度が高い。したがって、前述したように結晶化温度を低減させるため、ＰｂＳｉＯ３用ゾルゲル溶液をさらに添加しているのである。本実施形態では、前記のゾルゲル混合溶液を、下部電極１２及び反応層１３ｂを覆った状態にスピンコート法で塗布する。具体的には、２５００ｒｐｍで３層塗布することにより、およそ１５０ｎｍの膜厚のゾルゲル層１４ｃを形成する。
なお、強誘電体材料を配する方法としては、前記のゾルゲル材料を用いたスピンコート法に限定されることなく、ディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法等を用いることもできる。また、その場合に、ゾルゲル材料に代えてＭＯＤ材料を用いることもできる。
【００３４】
次いで、酸素雰囲気にて５５０℃〜６５０℃の温度範囲で熱処理（ＲＴＡ処理）を５〜６０分程度行い、ゾルゲル層１４ｃを強誘電体層１４とする。この熱処理によってゾルゲル層１４ｃは、図４（ｃ）に示すように下部電極の上面１２ｂに接する部位がペロブスカイト型の結晶構造に結晶化し、結晶領域１４ａとなる。
【００３５】
また、下部電極１２の側壁面１２ａ上の前記反応層１３ｂは、ＳｉおよびＯがその上のゾルゲル層１４ｃ中に拡散する。この結果、下部電極１２の側壁面１２ａ上は、反応層１３ｂを構成していた元素が拡散したことによってボイド部１３となる。このボイド部１３は、前述したように、比較的大きな空孔からなっていたり、小さな空孔（ボイド）を多数有した状態となっていたり、あるいは大きな空孔と小さな空孔とを有した状態となっている。したがって、このボイド部１３は、前述したように誘電率が１に近くなり、強誘電体層１４より十分に低いものとなる。
【００３６】
また、このように反応層１３ｂを構成していた元素が拡散することで、特に前記ゾルゲル層１４ｃにおける前記反応層１３ｂ上に位置する部位、すなわち反応層１３ｂに接する部位は、Ｓｉ拡散領域１４ｂとなる。このＳｉ拡散領域１４ｂは、Ｓｉが拡散したことによって結晶化されることなく鉛ガラスや非晶質となったり、あるいは結晶化されていてもその結晶構造がペロブスカイト型とはならずにパイロクロア型となる。したがって、Ｓｉ拡散領域１４ｂは前記の結晶領域１４ａに比べ、強誘電体膜としての特性が格段に劣るものとなる。
【００３７】
その後、前記強誘電体層１４上にＰｔからなる第２導電層（図示せず）を２００ｎｍの厚さに成膜し、続いて前記下部電極１２を形成した手法と同様にして、該下部電極１２と交差するようにライン状にパターニングし、図２に示したように上部電極１６を形成する。これにより、本発明に係る強誘電体キャパシタを形成し、強誘電体メモリ１５を得る。また、このように強誘電体メモリ１５を得ることにより、図１に示したようなクロスポイント型のメモリセルアレイ１００を形成する。
さらに、このようなメモリセルアレイ１００とは別に、あるいは部分的に工程を共有することによって周辺回路部２００を形成し、これによって強誘電体メモリ装置１０００を得る。
【００３８】
このようにして得られた強誘電体メモリ１５にあっては、下部電極１２の側壁面１２ａと強誘電体層１４との間にボイド部１３が形成されており、このボイド部１３がその上に形成された強誘電体層１４より十分に低い誘電率となる。したがって、このボイド部１３によって下部電極１２の側壁面１２ａからの電界の発生が抑えられ、これにより下部電極１２の側壁面１２ａからＳｉ拡散領域１４ｂへの電界の影響が抑えられ、よって、強誘電体キャパシタのヒステリシスループの角型性が向上し、さらには、疲労特性（ファティーグ特性）の低下も抑えられる。
【００３９】
また、特に強誘電体材料としてＮｂを含んでなるＰＺＴＮを用いているので、得られた強誘電体層１４における結晶領域１４ａは、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）に比べ、より良好な強誘電体特性を有するものとなり、したがって強誘電体メモリ１５自体がより良好なものとなる。
【００４０】
また、このような強誘電体メモリ１５をマトリクス状に配列してなる強誘電体メモリ装置１０００にあっては、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置となることから、非常に簡単な構造で高い集積度が得られる。
【００４１】
（実験例）
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示した工程にしたがって強誘電体メモリ１５を作製した。また、比較のため、ＳｉＯ２からなる反応層１３ｂを形成せず、それ以外は前記強誘電体メモリ１５の製造と同様にして、強誘電体メモリを作製した。
作製した各強誘電体メモリについて、それぞれの強誘電体キャパシタのヒステリシスループの角型性を調べた。図５に、各強誘電体キャパシタのＱ−Ｖ特性を示す。なお、図５においては、本発明の強誘電体メモリ１５の特性図を実施例と記し、従来の強誘電体メモリの特性図を従来例と記している。
図５に示したように、明らかに本発明の実施例の方が、角型性に優れていることが確認された。これにより、本発明の実施例のものは、従来例のものに比べてメモリ特性に優れていることが分かった。
【００４２】
また、前記の実施例および従来例の各強誘電体メモリについて、キャパシタの分極値とサイクルタイムとの関係から疲労特性（ファティーグ特性）を調べた。得られた結果を図６に示す。図６より、本発明の実施例の方が従来例に比べ、サイクルタイムの増加に伴う標準化した分極値（Ｐｒ）の低下が少なく、したがって、本発明の実施例の方が従来例に比べて疲労特性にも優れていることが分かった。
【００４３】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り、種々の変更が可能である。例えば、前記実施形態では、本発明の強誘電体メモリ装置として、本発明の強誘電体メモリをマトリクス状に配列したメモリセルアレイ１００を備えてなる構成としたが、本発明はこれに限定されることなく、従来公知の１Ｔ１Ｃ型や２Ｔ２Ｃ型などの強誘電体メモリ装置にも適用可能である。
【００４４】
次に、前記の強誘電体メモリ、あるいは前記の強誘電体メモリ装置を構成要素として備えた電子機器の一例を説明する。
図７は、このような電子機器の一例としての携帯電話を示す斜視図であり、図７中符号１００１は携帯電話である。
この携帯電話１００１（電子機器）は、前記の強誘電体メモリあるいは強誘電体メモリ装置を備えているので、特にメモリ特性について良好なものとなり、その信頼性が高いものとなる。
【００４５】
また、他の電子機器の例として、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々なものに適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の強誘電体メモリ装置の一実施形態を示す図である。
【図２】本発明の強誘電体メモリの一実施形態の概略構成を示す側断面図である。
【図３】（ａ）〜（ｃ）は強誘電体メモリの製造工程を説明するための図である。
【図４】（ａ）〜（ｃ）は強誘電体メモリの製造工程を説明するための図である。
【図５】各強誘電体キャパシタのＱ−Ｖ特性を示すグラフである。
【図６】疲労特性を示すグラフである。
【図７】電子機器の一例を示す斜視図である。
【図８】従来の強誘電体メモリにおける課題を説明するための模式図である。
【符号の説明】
【００４７】
１０…基体、１２…下部電極、１２ａ…側壁面（側壁部）、１２ｂ…上面（上面部）、
１３…ボイド部、１３ａ…ＳｉＯ２層、１３ｂ…反応層、１４…強誘電体層、
１４ａ…結晶領域、１４ｂ…Ｓｉ拡散領域、１４ｃ…ゾルゲル層、
１５…強誘電体メモリ、１６…上部電極、
１００…メモリセル、１０００…強誘電体メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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