(57)【要約】【課題】従来の１チップデュアル型ＭＯＳＦＥＴは、ドレイン領域を共通とした２つのＭＯＳＦＥＴのチップを並べる構造のため、ドレイン領域における抵抗値が高く、装置のオン抵抗低減に限界があった。【解決手段】本発明は、第１ソース電極が接続する第１ＭＯＳトランジスタと、第２ソース電極が接続する第２ＭＯＳトランジスタを１チップ上で隣り合わせて交互に配置する。第１ソース電極および第２ソース電極にはそれぞれ異なる電位が印加され、両ＭＯＳトランジスタは１つのゲート端子によりオンオフ制御される。電流はトレンチ周囲に沿って流れるためオン抵抗を低減できる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
ドレイン領域となる半導体基板と、
前記ドレイン領域に設けられ、１つのゲート端子に印加される制御信号で制御される複数のＭＯＳトランジスタを具備し、
隣り合う２つの前記ＭＯＳトランジスタは、それぞれ異なる電位が印加される２つのソース端子に接続することを特徴とする半導体装置。
【請求項２】
前記複数のＭＯＳトランジスタを１つのチップに集積化し、前記ゲート端子およびソース端子を外部に導出することを特徴とする請求項１に記載の半導体装置。
【請求項３】
ドレイン領域となる一導電型半導体層上に設けた逆導電型のチャネル層と、前記チャネル層を貫通し前記ドレイン領域に達するトレンチと、前記トレンチ内壁に設けた絶縁膜と、前記トレンチ内に埋設したゲート電極と、前記トレンチに隣接する前記チャネル層表面に設けた一導電型のソース領域を有し、隣り合う前記トレンチで囲まれた領域に複数のＭＯＳトランジスタが形成される半導体装置であって、
前記ＭＯＳトランジスタは第１ソース電極に接続する第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタに隣り合い第２ソース電極に接続する第２ＭＯＳトランジスタからなり、前記第１ソース電極および第２ソース電極にそれぞれ異なる電位が印加されることを特徴とする半導体装置。
【請求項４】
１つのチップ上に前記第１ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタを交互に配置することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極に接続する１つのゲートパッド電極を有することを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記トレンチの側壁および底部に沿って電流経路が形成されることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に双方向の電流経路の切り替えが可能なスイッチング素子の小型化および低オン抵抗化を実現する半導体装置に関する。
【背景技術】
【０００２】
スイッチング素子として、オンオフの切り替えを行うのみでなく、例えば二次電池の保護回路に採用されるスイッチング素子の如く、電流経路の方向（電流が流れる方向）を切り替える、スイッチング素子についても開発が進んでいる。
【０００３】
図５は、双方向の電流経路を切り替えるスイッチング素子の一例を示す。
【０００４】
図５（Ａ）は、スイッチング素子の回路図である。双方向スイッチング素子３０は、第１ＭＯＳＦＥＴ３１および第２ＭＯＳＦＥＴ３２を直列に接続する。そして、それぞれのゲート端子Ｇ１、Ｇ２にそれぞれゲート信号を印可して両ＭＯＳＦＥＴを制御する。そして、第１ソース端子Ｓ１、第２ソース端子Ｓ２に印加する電位差に応じて電流経路を切り替える。
【０００５】
第１ＭＯＳＦＥＴ３１および第２ＭＯＳＦＥＴ３２はそれぞれ寄生ダイオードを有している。例えば、制御信号により第１ＭＯＳＦＥＴ３１をオフし、第２ＭＯＳＦＥＴ３２をオンする。そして第１ソース端子Ｓ１を第２ソース端子Ｓ２より高電位にすることで、第１ＭＯＳＦＥＴ３１の寄生ダイオードと第２ＭＯＳＦＥＴによりａ方向の電流経路を形成する。
【０００６】
そしてこのようなスイッチング素子は一般的に、１つのチップに２つのＭＯＳＦＥＴを集積化するなどして実現されている。
【０００７】
図５（Ｂ）は、上記の半導体装置３０の一例を示す平面図である。
【０００８】
半導体装置３０は、第１ＭＯＳＦＥＴ３１、第２ＭＯＳＦＥＴ３２を１チップに集積化したものである。第１ＭＯＳＦＥＴ３１は各トランジスタに接続する第１ソース電極３５と第１ゲートパッド電極３３を有する。また、第２ＭＯＳＦＥＴ３２も各トランジスタに接続する第２ソース電極３６と第２ゲートパッド電極３４とを有する。
【０００９】
２つのＭＯＳＦＥＴの基板（ドレイン領域）は共通である。第１ＭＯＳＦＥＴ３１、第２ＭＯＳＦＥＴ３２はチップの中心線Ｘ−Ｘに対して例えば線対称に配置され、第1ゲートパッド電極３３、第２ゲートパッド電極３４は独立してチップのコーナー部分に配置される。
【００１０】
図５（Ｃ）（Ｄ）は上記のＭＯＳＦＥＴ３０の実装例を示す図であり、図５（Ｃ）が平面図、図５（Ｄ）が図５（Ｃ）のｃ−ｃ線断面図である。
【００１１】
図のごとくチップ３０は、第１ソース電極３５、第２ソース電極３６および第１ゲートパッド電極３３、第２ゲートパッド電極３４がリードフレーム３７と対向するフリップチップ方式により実装される。
【００１２】
すなわち、第１ソース電極３５、第２ソース電極３６および第１ゲートパッド電極３３、第２ゲートパッド電極３４にそれぞれ接続する半田バンプ３９をチップ表面に設ける。そして半田バンプ３９を介してリードフレーム３７に電気的に接続される。ＭＯＳＦＥＴ３０とリードフレーム３７は樹脂層３８等により被覆され、ソース端子３７ｓ１、３７ｓ２、ゲート端子３７ｇ１、３７ｇ２が外部に導出する（例えば特許文献１参照。）。
【特許文献１】特開２００２−１１８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図６は図５（Ｂ）のＭＯＳＦＥＴ３０のｂ−ｂ線断面図である。各ＭＯＳＦＥＴ３１、３２は、例えばｎ＋型半導体基板上１３１にドレイン領域となるｎ−型半導体層１３２を設け、その表面に設けられたｐ型のチャネル層１３３を有する。チャネル層１３３にはトレンチ１３４が設けられ、トレンチ１３４内にはゲート酸化膜１３５を介してゲート電極１３６が埋設される。トレンチ１３４に隣接してｎ＋型のソース領域１３７を配置し、ソース領域１３７間にはｐ＋型のボディ領域１３８が設けられる。隣り合うトレンチ１３４に囲まれた領域に、ＭＯＳトランジスタが形成される。
【００１４】
第１ＭＯＳＦＥＴ３１および第２ＭＯＳＦＥＴ３２は、同一基板１３１上に設けられ、すなわちドレイン領域１３２が共通となっている。一方第１ＭＯＳＦＥＴ３１のソース領域１３７は、第１ＭＯＳＦＥＴ３１上を覆う第１ソース電極３５に接続し、第１ＭＯＳＦＥＴ３１のゲート電極１３６はチップ外に延在され第１ゲートパッド電極３３に接続する。同様に、第２ＭＯＳＦＥＴ３２のソース領域１３７は、第２ＭＯＳＦＥＴ３２上を覆う第２ソース電極３６に接続し、第２ＭＯＳＦＥＴ３２のゲート電極１３６はチップ外に延在され第２ゲートパッド電極３４に接続する（図５（Ｂ）参照）。
【００１５】
例えばゲート電極１３６（ゲート端子）には印加される制御信号により、例えば第１ＭＯＳＦＥＴ３１をオフし、第２ＭＯＳＦＥＴ３２をオンする。このとき第１ソース電極３５の電位を第２ソース電極３６の電位より高くすることにより、図の矢印の如く電流経路が形成される。第１ＭＯＳＦＥＴ３１をオンし、第２ＭＯＳＦＥＴ３２をオフして第１ソース電極３５の電位を第２ソース電極３６の電位より低くすると逆の電流経路が形成される。
【００１６】
しかし、この場合、ドレイン領域１３２および基板１３１を通過して一方のＭＯＳＦＥＴから他方のＭＯＳＦＥＴに流れる。つまり電流経路の距離が長くなり、ドレイン領域における抵抗が高くなってしまう。図５（Ｃ）（Ｄ）の如きフリップチップ実装は、リードフレームにチップ裏面を固着し、ソース電極およびゲートパッド電極と、外部端子となるリードフレームをボンディングワイヤで接続するワイヤボンド方式の実装の場合と比較して外部端子との接続抵抗の低減はできる。しかしフリップチップ実装は、基板における抵抗が影響するため、半導体装置のオン抵抗の低減が進まない問題があった。
【００１７】
また、ワイヤボンド方式の場合ドレイン側に固着するフレームが抵抗低減に寄与するが、基板に電流が流れることに変わりなく、電流経路が長いため低オン抵抗化にも限界があった。
【課題を解決するための手段】
【００１８】
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域となる半導体基板と、前記ドレイン領域に設けられ、１つのゲート端子に印加される制御信号で制御される複数のＭＯＳトランジスタを具備し、隣り合う２つの前記ＭＯＳトランジスタは、それぞれ異なる電位が印加される２つのソース端子に接続することにより解決するものである。
【００１９】
また、前記複数のＭＯＳトランジスタを１つのチップに集積化し、前記ゲート端子およびソース端子を外部に導出することを特徴とするものである。
【００２０】
第２に、ドレイン領域となる一導電型半導体層上に設けた逆導電型のチャネル層と、前記チャネル層を貫通し前記ドレイン領域に達するトレンチと、前記トレンチ内壁に設けた絶縁膜と、前記トレンチ内に埋設したゲート電極と、前記トレンチに隣接する前記チャネル層表面に設けた一導電型のソース領域を有し、隣り合う前記トレンチで囲まれた領域に複数のＭＯＳトランジスタが形成される半導体装置であって、前記ＭＯＳトランジスタは第１ソース電極に接続する第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタに隣り合い第２ソース電極に接続する第２ＭＯＳトランジスタからなり、前記第１ソース電極および第２ソース電極にそれぞれ異なる電位が印加されることにより解決するものである。
【００２１】
また、１つのチップ上に前記第１ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタを交互に配置することを特徴とするものである。
【００２２】
また、前記ゲート電極に接続する１つのゲートパッド電極を有することを特徴とするものである。
【００２３】
また、前記トレンチの側壁および底部に沿って電流経路が形成されることを特徴とするものである。
【発明の効果】
【００２４】
本発明に依れば、異なるソース電位が印加される２つのＭＯＳトランジスタを１つのチップに集積化するため、電流は基板を通過せず、トレンチの側壁および底部に沿って流すことができる。従って例えばフリップチップ方式で実装する場合もドレイン領域における抵抗の増大を抑制できる。また、ワイヤボンド方式の場合も、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ間の電流経路を縮小できるので、装置のオン抵抗を低減できる。
【００２５】
また、第１ゲートパッド電極は共通で１つ設ければよい。つまり、１チップに２個のＭＯＳＦＥＴを集積化する、いわゆるデュアル型ＭＯＳＦＥＴと異なり、１つのゲートパッド電極分のセル密度を向上させることができる。従ってこれによっても装置のオン抵抗を低減できる。
【００２６】
更に、半導体装置の外部端子は３端子となり、外部端子数を削減することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態を、ｎチャネル型ＭＯＳＦＥＴを例に図１から図４を参照して詳細に説明する。
【００２８】
図１は、本実施形態の半導体装置２０を示す回路概要図である。
【００２９】
本実施形態の半導体装置２０は、ドレイン領域となる半導体基板に複数のＭＯＳトランジスタ２１、２２を配置したＭＯＳＦＥＴである。ＭＯＳＦＥＴ２０は１つのゲート端子Ｇに接続し、ゲート端子Ｇに印加される制御信号で制御される。
【００３０】
ＭＯＳトランジスタ２１、２２は１つのチップ上に集積化され、外部に導出する端子は、１つのゲート端子と、第１ソース端子Ｓ１、第２ソース端子Ｓ２である。また複数のＭＯＳトランジスタ２１、２２のドレインは共通で接続しておりドレイン端子として外部に導出することはない。
【００３１】
第１ソース端子Ｓ１および第２ソース端子Ｓ２には異なる電位が印加される。複数のＭＯＳトランジスタのうち、第１ソース端子Ｓ１に接続するトランジスタが第１ＭＯＳトランジスタ２１であり、第２ソース端子Ｓ２に接続するトランジスタが第２ＭＯＳトランジスタ２２である。
【００３２】
第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２のそれぞれのゲート電極は、１つのゲート端子Ｇに接続し、ゲート端子Ｇに印加される制御信号により、オン、オフが同時に切り替わる。
【００３３】
すなわち、制御信号により第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２が同時にオンする。そして例えば第１ソース端子Ｓ１が第２ソース端子Ｓ２より高電位の場合、矢印ａ方向に電流が流れる。一方、電位関係が逆の場合、矢印ｂ方向に電流が流れる。
【００３４】
本実施形態の第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２は、同一基板上に隣り合い交互に配置される。
【００３５】
図２を参照してより詳細に説明する。図２（Ａ）は、本実施形態のＭＯＳＦＥＴ２０の平面図であり、図２（Ｂ）は図２（Ａ）のａ−ａ線断面図である。尚、図２（Ａ）においては、ソース電極を構成する金属層を省略してある。
【００３６】
ＭＯＳＦＥＴ２０は、ｎ＋型の半導体基板１の上にｎ−型の半導体層からなるドレイン領域２を設け、その上にｐ型のチャネル層３を設ける。チャネル層３からドレイン領域２まで到達するトレンチ４を設け、トレンチ４の内壁をゲート酸化膜５で被膜する。そしてトレンチ４内にポリシリコン等の導電材料を埋設しゲート電極６を設ける。
【００３７】
トレンチ４に隣接したチャネル層３表面にはｎ＋型のソース領域７が形成され、隣り合う２つのソース領域７間のチャネル層３表面にはｐ＋型のボディ領域８が配置される。これにより、トレンチ４で囲まれた領域に、第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２が配置される。図２（Ａ）では各トランジスタを四角で示す。
【００３８】
少なくともゲート電極６上は、層間絶縁膜９で覆われ、各ＭＯＳトランジスタのソース領域７およびボディ領域８が露出する。そして、第１ＭＯＳトランジスタ２１のソース領域７およびボディ領域８には第１ソース電極１１がコンタクトする。また第２ＭＯＳトランジスタ２２のソース領域７およびボディ領域８には第２ソース電極１２がコンタクトする。
【００３９】
第１ソース電極１１は第１ソース端子Ｓ１に接続し、第２ソース電極１２は第２ソース端子Ｓ２に接続する。第１ソース端子Ｓ１および第２ソース端子Ｓ２にはそれぞれ異なるソース電位が印加される。
【００４０】
図２（Ａ）において、ハッチングの領域が第１ＭＯＳトランジスタ２１であり、白抜きの領域が第２ＭＯＳトランジスタ２２である。このように、本実施形態の第１ＭＯＳトランジスタと第２ＭＯＳトランジスタは隣り合って交互に配置される。
【００４１】
第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２のゲート電極６は、チップの周辺部に引き出され、ゲート連結電極２４を介してゲートパッド電極２５に接続する。つまり、ゲート端子Ｇに印加された制御信号は、ゲートパッド電極を介して各ゲート電極６に印加される。
【００４２】
ゲートパッド電極２５は図の如く１つであり、制御信号により第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２が同時にオン、オフする。両トランジスタがオンの状態では、すべてのトレンチ４に沿ったチャネル層３にチャネル領域（不図示）が形成される。
【００４３】
本実施形態では、隣り合う第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタに異なるソース電位が印加される。従って、トランジスタのオン時には、矢印のごとくトレンチ４の側壁および底部に沿って電流経路が形成され、隣り合うＭＯＳトランジスタ間に電流が流れる。
【００４４】
例えば、第１ソース端子Ｓ１が第２ソース端子Ｓ２より高電位の場合、第１ＭＯＳトランジスタ２１から隣り合う第２ＭＯＳトランジスタ２２に向かう電流経路（矢印）が形成される。一方電位関係が逆の場合は、第２ＭＯＳトランジスタ２２から隣り合う第１ＭＯＳトランジスタ２１に向かい、矢印の逆向きの電流経路が形成される。
【００４５】
従って、ｎ＋型半導体基板１を迂回することなく、第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２間に電流を流せる。トレンチ４周囲に形成される電流経路の距離は例えば５μｍ以下である。つまり、不純物濃度が高いとはいえ数十から数百μｍの基板１を電流経路とするより抵抗を低減できる。
【００４６】
そして、第１ソース電極１１、第２ソース電極１２およびゲートパッド電極２５にボンディングワイヤを熱厚着してリードフレーム等と接続するワイヤボンド方式、あるいは図５（Ｃ）（Ｄ）に示すフリップチップ方式等既知の方法により、実装される。
【００４７】
従って、例えばフリップチップ方式で実装する場合にも、ドレイン領域における抵抗を大幅に低減でき、装置のオン抵抗低減に寄与できる。
【００４８】
また、ゲートパッド電極２５は１つでよいので、従来（図５（Ｂ））必要としていたゲートパッド電極の占有面積を１／２にできる。従って同じチップサイズであればその分セル密度を向上させることができるので、これによっても装置のオン抵抗を低減できる。
【００４９】
図３は、本実施形態の第１ソース電極１１および第２ソース電極１２の概要を説明する平面図である。図３においては、四角で示した領域が各ソース電極であり、第１ソース電極１１をハッチングで示し、第２ソース電極１２を白抜きで示す。尚、図３（Ａ）および図３（Ｂ）は、トレンチ４を基板表面において格子状にパターンニングした場合である。
【００５０】
図３（Ａ）のごとく、第１ソース電極１１は第１ＭＯＳトランジスタ２１上に配置され、第２ソース電極１２は、第２ＭＯＳトランジスタ２２上に配置される。そしてこれらは隣り合い交互に配置される。そして両ＭＯＳトランジスタに対して１つのゲートパッド電極２５が配置される。
【００５１】
図３（Ｂ）は、第１ソース電極１１および第２ソース電極１２上に設ける２層目のソース電極を示す。
【００５２】
ワイヤボンドや、バンプ電極など外部端子との接続手段を設ける際には、図の如く、２層目のソース電極を設ける。２層目の第１ソース電極１３は、絶縁膜を介して１層目の複数の第１ソース電極１１および第２ソース電極１２を覆って設けられる。そして絶縁膜に設けたコンタクトホール（不図示）を介して１層目の第１ソース電極１１とコンタクトする。
【００５３】
同様に、２層目の第２ソース電極１４は、絶縁膜を介して１層目の複数の第１ソース電極１１および第２ソース電極１２を覆って設けられ、そして絶縁膜に設けたコンタクトホール（不図示）を介して１層目の第２ソース電極１２とコンタクトする。
【００５４】
図３（Ｃ）はトレンチ４を基板表面においてストライプ状にパターンニングした場合の、１層目のソース電極の概要図である。隣り合うトレンチ４によって第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２はストライプ状のセルとなる。つまり、第１ＭＯＳトランジスタ２１および第２ＭＯＳトランジスタ２２にそれぞれ接続する第１ソース電極１１および第２ソース電極１２は、図の如くストライプ状で交互に配置される。尚、２層目のソース電極は、図３（Ｂ）と同様である。
【００５５】
このように本実施形態のＭＯＳＦＥＴ２０によれば、１つのゲート端子で２つのＭＯＳトランジスタを動作させ、双方向の電流経路を切り替えるスイッチング素子を実現できる。以下、その動作について、上記のＭＯＳＦＥＴ２０を保護回路に採用する場合を例に説明する。
【００５６】
図４は、二次電池の保護回路の一例を示す回路図である。
【００５７】
保護回路５２は、二次電池５１と直列に接続され、スイッチング素子であるＭＯＳＦＥＴ２０と、制御回路５４とを備える。
【００５８】
ＭＯＳＦＥＴ２０は、二次電池５１と直列に接続され、二次電池５１の過充電および過放電を阻止する。つまり、ＭＯＳＦＥＴ２０には、双方向の電流経路が形成される。
【００５９】
制御回路５４は、ＭＯＳＦＥＴ２０のゲート端子Ｇに制御信号を印可する１つの充放電制御端子５９を備える。
【００６０】
制御回路５４は、充放電動作の場合は、ＭＯＳＦＥＴ２０をオンに切り替え、二次電池５１の充電方向および二次電池５１の放電方向に電流が流れるようにする。
【００６１】
また、例えば、ＭＯＳＦＥＴ２０の第１ソース端子Ｓ１側をプラス端子、第２ソース端子Ｓ２側をマイナス端子とし、過充電状態でプラス端子、マイナス端子間にＡＣアダプタなどの電源が接続している状態を判定する。そして、ＭＯＳＦＥＴ２０をオフして電流経路を遮断する。
【００６２】
更に、過放電状態でプラス端子、マイナス端子間に負荷が接続している状態を判定する。そして、ＭＯＳＦＥＴ２０をオフして電流経路を遮断する。
【００６３】
このような過充電および過放電状態は、制御回路５４によって、例えばマイナス端子の電位を判定することにより制御できる。
【００６４】
つまり、正常な放電時にはプラス端子およびマイナス端子に、負荷が接続し、所定の電圧まで放電（例えば携帯端末の操作など）を行う。
【００６５】
そして、この状態で過放電となった場合には、電流経路を遮断する必要がある。この場合例えば、電池５１の電位が１Ｖであり、電池の負極電位を０Ｖとする。
【００６６】
制御回路５４はマイナス端子の電位を判定し、正電位の場合、過放電状態で負荷が接続している状態と判断する。そして制御回路５４は、ＭＯＳＦＥＴ２０をオフ状態とする。
【００６７】
一方、この状態（過放電状態）から充電を行う場合、ＡＣアダプタなどの電源をプラス端子およびマイナス端子間に接続し、充電方向に電流を流せばよい。この場合例えば、プラス端子の電位が３Ｖ、マイナス端子の電位が−１Ｖになるとする。
【００６８】
制御回路５４はマイナス端子の電位を判定し、負電位の場合、過放電状態でＡＣアダプタが接続している状態と判断する。そして制御回路５４は、ＭＯＳＦＥＴ２０をオン状態とする。これにより矢印のごとく充電方向に電流が流れる。
【００６９】
正常な充電時にはプラス端子、マイナス端子にＡＣアダプタなどの電源が接続し、矢印の方向に充電電流が供給され二次電池の充電を行う。
【００７０】
そして、この状態で過充電となった場合には、電流経路を遮断する必要がある。この場合例えば、プラス端子が４Ｖ、マイナス端子が−１Ｖであるとする。
【００７１】
制御回路５４はマイナス端子の電位を判定し、負電位の場合、過充電状態でＡＣアダプタが接続している状態と判断する。そして制御回路５４は、ＭＯＳＦＥＴ２０をオフ状態とする。
【００７２】
一方この状態（過充電状態）から放電を行う場合、負荷を両端子に接続し、放電方向に電流を流せばよい。この場合例えばプラス端子が４Ｖ、マイナス端子１Ｖになるとする。
【００７３】
制御回路５４はマイナス端子の電位を判定し、正電位の場合、過充電状態で負荷が接続していると判断する。そして制御回路５４は、ＭＯＳＦＥＴ２０をオン状態とする。これにより矢印の放電方向に電流が流れる。
【００７４】
以上、本実施形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の半導体装置を説明する回路概要図である。
【図２】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の半導体装置を説明する平面図である。
【図４】本発明の半導体装置の一例を示す回路図である。
【図５】従来の半導体装置を説明する（Ａ）回路図、（Ｂ）平面図、（Ｃ）平面図、（Ｃ）断面図である。
【図６】従来の半導体装置を説明する断面図である。
【符号の説明】
【００７６】
１      ｎ＋型半導体基板
２      ドレイン領域
３      チャネル層
４      トレンチ    
５      ゲート酸化膜
６      ゲート電極
７      ソース領域
８      ボディ領域
９    層間絶縁膜
１１    第１ソース電極
１２    第２ソース電極
１３    ２層目の第１ソース電極
１４    ２層目の第２ソース電極
２０    ＭＯＳＦＥＴ
２１    第１ＭＯＳトランジスタ
２２    第２ＭＯＳトランジスタ
２４    ゲート連結電極
２５    ゲートパッド電極
３０    スイッチング素子
３１    第１ＭＯＳＦＥＴ
３２    第２ＭＯＳＦＥＴ
３３    第１ゲートパッド電極
３４    第２ゲートパッド電極
３５    第１ソース電極
３６    第２ソース電極    
３７    外部端子
３８    樹脂層
３９    半田バンプ
５１    電池
５２    保護回路
５４    制御回路
５９    制御端子
１３１      ｎ＋型半導体基板
１３２      ドレイン領域
１３３      チャネル層
１３４      トレンチ    
１３５      ゲート酸化膜
１３６      ゲート電極
１３７      ソース領域
１３８      ボディ領域
１３９    層間絶縁膜
【図１】
2006147700.tif 000003
【図２】
2006147700.tif 000004
【図３】
2006147700.tif 000005
【図４】
2006147700.tif 000006
【図５】
2006147700.tif 000007
【図６】
2006147700.tif 000008