(57)【要約】【課題】  カスコード形態のクラスＡＢ制御端を備える差動増幅回路を提供する。【解決手段】  入力回路、出力回路及び制御回路を備える差動増幅回路である。入力回路は、入力信号の電圧差に応答して差動電流を発生させる。出力回路は、出力ノードで出力信号を発生させる。制御回路は、入力回路と出力回路との間に連結され、静止電流を利用して出力回路をバイアスする少なくとも二つのトランジスタのカスコード連結を有するフローティング電流源を備える。フローティング電流源は、入力信号間の電圧差が０である場合、静止電流を利用して出力回路をバイアスする。これにより、差動増幅回路は、従来の差動増幅回路に比べて、クラスＡＢ動作を制御するフローティング電流源のトランジスタがカスコード構造を有することにより、差動増幅回路の直流利得が増加する。また、直流利得の増加により、差動増幅回路のオフセットが減少する。【選択図】図１
2006094533.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧差に応答して差動電流を発生させる入力回路と、
出力ノードで出力信号を発生させる出力回路と、
前記入力回路及び前記出力回路との間に連結され、静止電流を利用して前記出力回路をバイアスする少なくとも二つのトランジスタのカスコード連結を有する、フローティング電流源を備える制御回路と、を備えることを特徴とする差動増幅回路。
【請求項２】
前記フローティング電流源は、
前記入力信号間の電圧差が０である場合、前記静止電流を利用して前記出力回路をバイアスすることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記制御回路は、
前記入力回路から出力される前記差動電流に応答して、前記出力信号を決定するために前記出力回路を通過する出力電流を調節する電流加算回路を更に備えることを特徴とする請求項１に記載の差動増幅回路。
【請求項４】
前記電流加算回路は、
電源電圧と第１ノードとの間に連結される第１電流ミラー回路と、
接地電圧と第２ノードとの間に連結される第２電流ミラー回路と、を備えることを特徴とする請求項３に記載の差動増幅回路。
【請求項５】
前記出力ノードと前記第１電流ミラー回路の側面との間に連結される第１補償キャパシタと、
前記出力ノードと前記第２電流ミラー回路の側面との間に連結される第２補償キャパシタと、を更に備えることを特徴とする請求項４に記載の差動増幅回路。
【請求項６】
前記入力回路は、
フォールデッドカスコードＯＴＡであることを特徴とする請求項４に記載の差動増幅回路。
【請求項７】
前記入力回路は、
差動連結されるＮＭＯＳトランジスタであって、前記ＮＭＯＳトランジスタのうち、何れか一つのドレインは、前記第１電流ミラー回路の第１側面に連結され、前記ＮＭＯＳトランジスタのうち、他の一つのドレインは、前記第１電流ミラー回路の第２側面に連結される前記差動連結されるＮＭＯＳトランジスタと、
差動連結されるＰＭＯＳトランジスタであって、前記ＰＭＯＳトランジスタのうち、何れか一つのドレインは、前記第２電流ミラー回路の第１側面に連結され、前記ＰＭＯＳトランジスタのうち、他の一つのドレインは、前記第２電流ミラー回路の第２側面に連結される前記差動連結されるＰＭＯＳトランジスタと、を備え、
前記入力信号は、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのゲートに交互に印加されることを特徴とする請求項６に記載の差動増幅回路。
【請求項８】
前記出力ノードと前記第１電流ミラー回路の第２側面との間に連結される第１補償キャパシタと、
前記出力ノードと前記第２電流ミラー回路の第２側面との間に連結される第２補償キャパシタと、を更に備えることを特徴とする請求項７に記載の差動増幅回路。
【請求項９】
前記フローティング電流源は、
前記第１ノードと第２ノードとの間に連結されることを特徴とする請求項４に記載の差動増幅回路。
【請求項１０】
前記フローティング電流源は、
上部ＮＭＯＳトランジスタと下部ＮＭＯＳトランジスタとを備え、前記上部ＮＭＯＳトランジスタのドレインが前記第１ノードに連結され、前記下部ＮＭＯＳトランジスタのソースが前記第２ノードに連結される第１カスコードと、
上部ＰＭＯＳトランジスタと下部ＰＭＯＳトランジスタとを備え、前記上部ＰＭＯＳトランジスタのソースが前記第１ノードに連結され、前記下部ＰＭＯＳトランジスタのドレインが前記第２ノードに連結される第２カスコードと、を備えることを特徴とする請求項９に記載の差動増幅回路。
【請求項１１】
前記電源電圧と、前記上部ＮＭＯＳトランジスタ及び前記上部ＰＭＯＳトランジスタのゲートとの間に少なくとも一つのダイオードが直列連結される第１ブランチと、
前記接地電圧と、前記下部ＮＭＯＳトランジスタ及び前記下部ＰＭＯＳトランジスタのゲートとの間に少なくとも一つのダイオードが直列連結される第２ブランチと、を備えることを特徴とする請求項１０に記載の差動増幅回路。
【請求項１２】
前記出力回路は、
前記電源電圧と前記出力ノードとの間に連結され、ゲートが前記第１ノードに連結されるＰＭＯＳトランジスタと、
前記電源電圧と前記出力ノードとの間に連結され、ゲートが前記第２ノードに連結されるＮＭＯＳトランジスタと、を備えることを特徴とする請求項４に記載の差動増幅回路。
【請求項１３】
入力信号の電圧差に応答して差動電流を発生させる入力回路と、
出力ノードで出力信号を発生させる出力回路と、
静止電流とカスコードの負荷とを利用して前記出力回路をバイアスする手段と、を備えることを特徴とする差動増幅回路。
【請求項１４】
前記出力回路は、
前記入力信号間の電圧差が０である場合、前記静止電流を利用して前記出力回路をバイアスすることを特徴とする請求項１３に記載の差動増幅回路。
【請求項１５】
前記制御回路は、
前記入力回路から出力される前記差動電流に応答して、前記出力信号を決定するために前記出力回路を通過する出力電流を調節する手段を更に備えることを特徴とする請求項１３に記載の差動増幅回路。
【請求項１６】
前記調節手段は、
電流加算回路を備えることを特徴とする請求項１５に記載の差動増幅回路。
【請求項１７】
前記入力回路は、
フォールデッドカスコードＯＴＡであることを特徴とする請求項１３に記載の差動増幅回路。
【請求項１８】
差動信号を増幅させる方法において、
入力信号の電圧差に応答して差動電流を発生させるステップと、
出力ノードで出力信号を発生させるステップと、
静止電流とカスコードの負荷とを利用して出力回路をバイアスするステップと、を含むことを特徴とする増幅方法。
【請求項１９】
前記入力信号間の電圧差が０である場合、前記静止電流を利用して前記出力回路をバイアスするステップを更に含むことを特徴とする請求項１８に記載の増幅方法。
【請求項２０】
入力回路から出力される前記差動電流に応答して、前記出力信号を決定するために前記出力回路を通過する出力電流を調節するステップを更に含むことを特徴とする請求項１８に記載の増幅方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に係り、特に、カスコード形態のクラスＡＢ制御構造を有することにより増幅回路の利得を増加させ、オフセットを改善させた差動増幅回路に関する。
【背景技術】
【０００２】
一般的に、ＣＭＯＳトランジスタを備えるプッシュプル増幅回路が広く使用されている。通常、音響増幅器として多く利用されている増幅回路は、アナログ増幅回路とデジタル増幅回路とに大別される。
アナログ増幅回路には、Ａ級（ｃｌａｓｓ Ａ）、Ｂ級（ｃｌａｓｓ Ｂ）及びＡＢ級（ｃｌａｓｓ ＡＢ）増幅回路があり、デジタル増幅回路には、Ｄ級（ｃｌａｓｓ Ｄ）増幅回路がある。音響増幅器においては、その間、高効率よりは線形性が更に強調され、したがって、アナログ増幅器である線形増幅器が、音響増幅器の主流をなしている。
最近まで音響増幅器には、線形性に優れたＡ級、Ｂ級及びＡＢ級の増幅回路が使用されてきた。このような形態の増幅器は、高出力の増幅器を実現する場合に大きな電力の損失が発生する。
【０００３】
すなわち、アナログ増幅器は、線形性が良いという長所がある一方、効率が悪いという短所がある。アナログ増幅器のうち、このような特徴がよく表れるＡ級増幅器は、増幅器の最大出力より更に大きな損失が存在する増幅器であって、その効率が２５％を超えないという構造的な短所がある。
このような問題を克服するために選択されているプッシュプルのＢ級増幅器は、エネルギ損失を減らすために、二つのトランジスタをエミッタフォロワの形態に結合して使用する。しかし、効率は比較的高いが、信号の低いレベルでクロスオーバー歪が発生するという短所がある。
【０００４】
また、Ｂ級増幅器に存在する二つのトランジスタは、交互にオン／オフされるが、小電流が流れる時にはオン／オフが容易であるが、大電流が流れる時にはオン／オフが高速で行われ難い。したがって、Ｂ級増幅器は、平常時はバイアス電流が全く流れないため、特に、大電流の領域では高速のオン／オフが難しく、高調波歪（Ｔｏｔａｌ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏｒｔｉｏｎ：ＴＨＤ）が悪くなる。
【０００５】
Ａ級とＢ級との中間形態であるＡＢ級増幅器は、スタティック状態でもある程度の電流が流れるが、この電流の大きさは、Ａ級増幅器に比べては非常に小さく、Ｂ級増幅器に比べては非常に大きい。
したがって、バイアス電流を多く流せば流すほど、特性はＡ級増幅器に近づき、逆にバイアス電流を少なく流せば流すほど、特性はＢ級増幅器に近づく。ＡＢ級増幅器の一例として、特許文献１が挙げられる。特許文献１には、フローティングクラスＡＢ制御端を備える。
【０００６】
クラスＡＢ制御端は、差動増幅回路のクロスオーバーポイントを調節し、出力信号の歪を防止するために、一定量の出力静止電流を発生させる。また、正のフィードバックによって高い利得を維持できる。
このようなＡＢ級増幅器では、スタティック状態及び動作状態で、所望の電流が流れ、高い増幅器利得が得られるように、差動増幅回路を制御する必要がある。
【特許文献１】米国特許第５，３１１，１４５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が達成しようとする技術的課題は、クラスＡＢ制御端をカスコード形態に構成することにより利得を増加させ、オフセットを減少させうる差動増幅回路を提供することにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の実施形態に係る差動増幅回路は、入力回路、出力回路及び制御回路を備える。
入力回路は、入力信号の電圧差に応答して差動電流を発生させる。出力回路は、出力ノードで出力信号を発生させる。
制御回路は、入力回路と出力回路との間に連結され、静止電流を利用して出力回路をバイアスする少なくとも二つのトランジスタのカスコード連結を有するフローティング電流源を備える。
【０００９】
フローティング電流源は、入力信号間の電圧差が０である場合、静止電流を利用して出力回路をバイアスする。
制御回路は、入力回路から出力される差動電流に応答して、出力信号を決定するために出力回路を通過する出力電流を調節する電流加算回路を更に備える。
電流加算回路は、電源電圧と第１ノードとの間に連結される第１電流ミラー回路と、接地電圧と第２ノードとの間に連結される第２電流ミラー回路と、を備える。
差動増幅回路は、出力ノードと第１電流ミラー回路の側面との間に連結される第１補償キャパシタと、出力ノードと第２電流ミラー回路の側面との間に連結される第２補償キャパシタと、を更に備える。入力回路は、フォールデッドカスコードＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａｍｐｌｉｆｉｅｒ）である。
【００１０】
入力回路は、差動連結されるＮＭＯＳトランジスタであって、ＮＭＯＳトランジスタのうち、何れか一つのドレインは、第１電流ミラー回路の第１側面に連結され、ＮＭＯＳトランジスタのうち、他の一つのドレインは、第１電流ミラー回路の第２側面に連結される差動連結されるＮＭＯＳトランジスタと、差動連結されるＰＭＯＳトランジスタであって、ＰＭＯＳトランジスタのうち、何れか一つのドレインは、第２電流ミラー回路の第１側面に連結され、ＰＭＯＳトランジスタのうち、他の一つのドレインは、第２電流ミラー回路の第２側面に連結される差動連結されるＰＭＯＳトランジスタと、を備え、入力信号は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートに交互に印加される。
【００１１】
差動増幅回路は、出力ノードと第１電流ミラー回路の第２側面との間に連結される第１補償キャパシタと、出力ノードと第２電流ミラー回路の第２側面との間に連結される第２補償キャパシタと、を更に備える。
【００１２】
フローティング電流源は、第１ノードと第２ノードとの間に連結される。フローティング電流源は、上部ＮＭＯＳトランジスタと下部ＮＭＯＳトランジスタとを備え、上部ＮＭＯＳトランジスタのドレインが第１ノードに連結され、下部ＮＭＯＳトランジスタのソースが第２ノードに連結される第１カスコードと、上部ＰＭＯＳトランジスタと下部ＰＭＯＳトランジスタとを備え、上部ＰＭＯＳトランジスタのソースが第１ノードに連結され、下部ＰＭＯＳトランジスタのドレインが第２ノードに連結される第２カスコードと、を備える。
【００１３】
出力回路は、電源電圧と、上部ＮＭＯＳトランジスタ及び上部ＰＭＯＳトランジスタのゲートとの間に少なくとも一つのダイオードが直列連結される第１ブランチと、接地電圧と、下部ＮＭＯＳトランジスタ及び下部ＰＭＯＳトランジスタのゲートとの間に少なくとも一つのダイオードが直列連結される第２ブランチと、を備える。
出力回路は、電源電圧と出力ノードとの間に連結され、ゲートが、第１ノードに連結されるＰＭＯＳトランジスタと、電源電圧と出力ノードとの間に連結され、ゲートが、第２ノードに連結されるＮＭＯＳトランジスタと、を備える。
【００１４】
前記技術的課題を達成するための本発明の他の実施形態に係る差動増幅回路は、入力信号の電圧差に応答して差動電流を発生させる入力回路、出力ロードで出力信号を発生させる出力回路、及び静止電流とカスコードの負荷とを利用して出力回路をバイアスする手段を備える。
前記技術的課題を達成するための本発明の更に他の実施形態に係る差動増幅方法は、入力信号の電圧差に応答して差動電流を発生させるステップ、出力ノードで出力信号を発生させるステップ、及び静止電流とカスコードの負荷とを利用して出力回路をバイアスするステップを含む。
【発明の効果】
【００１５】
本発明に係る差動増幅回路は、従来の差動増幅回路に比べて、クラスＡＢ動作を制御するフローティング電流源のトランジスタがカスコード構造を有することにより、差動増幅回路の直流利得（ＤＣ ｇａｉｎ）が増加する。また、直流利得の増加により、差動増幅回路のオフセットが減少する。
【発明を実施するための最良の形態】
【００１６】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的とを十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。
【００１７】
図１は、本発明の実施形態に係る差動増幅回路を示す回路図である。
図１を参照すれば、本発明の実施形態に係る差動増幅回路１００は、入力回路１１０、電流加算回路１２０、出力回路１３０及びフローティング電流源１４０を備える。
入力回路１１０は、第１トランジスタＩＴＲ１を介して第１差動増幅器として電源電圧ＶＤＤに連結される一対の第１差動トランジスタＤＴＲ１１、ＤＴＲ１２と、第２トランジスタＩＴＲ２を介して第２差動増幅器として接地電圧ＶＳＳに連結される一対の第２差動トランジスタＤＴＲ２１、ＤＴＲ２２とを備える。ここで、接地電圧ＶＳＳは、一例としてグラウンドノードでありうる。
入力回路１１０は、フォールデッドカスコードＯＴＡである。フォールデッドカスコードＯＴＡは、電圧の差を電流に変換させて伝達する機能を行う。
【００１８】
第１トランジスタＩＴＲ１は、電源電圧ＶＤＤに第１端が連結され、ゲートに第１バイアス電圧ＢＶ１が印加される。第１差動トランジスタＤＴＲ１１、ＤＴＲ１２は、入力信号ＩＮＰ、ＩＮＮの差を増幅させる第１差動増幅器として機能する。第１差動トランジスタＤＴＲ１１、ＤＴＲ１２は、第１端が、第１トランジスタＩＴＲ１の第２端に連結され、第２端が、電流加算回路１２０に連結される。
【００１９】
第２トランジスタＩＴＲ２は、接地電圧ＶＳＳに第１端が連結され、ゲートに第４バイアス電圧ＢＶ４が印加される。第２差動トランジスタＤＴＲ２１、ＤＴＲ２２は、入力信号ＩＮＰ、ＩＮＮの差を増幅させる第２差動増幅器として機能する。第２差動トランジスタＤＴＲ２１、ＤＴＲ２２は、第１端が、第２トランジスタＩＴＲ２の第２端に連結され、第２端が、電流加算回路１２０に連結される。
【００２０】
電流加算回路１２０は、一対の第１差動トランジスタＤＴＲ１１、ＤＴＲ１２の一端と、一対の第２差動トランジスタＤＴＲ２１、ＤＴＲ２２の一端とに連結される。電流加算回路１２０は、第１電流ミラー回路１２１及び第２電流ミラー回路１２３を備える。
【００２１】
第１電流ミラー回路１２１は、電源電圧ＶＤＤと第１ノードＮ１との間に連結される。更に詳細に説明すれば、第１電流ミラー回路１２１は、第１バイアス電圧ＢＶ１に応答して制御される第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２と、第２バイアス電圧ＢＶ２に応答して制御される第３制御トランジスタＣＴＲ３及び第４制御トランジスタＣＴＲ４とを備える。
【００２２】
第１制御トランジスタＣＴＲ１及び第３制御トランジスタＣＴＲ３は、電源電圧ＶＤＤに直列連結され、第２制御トランジスタＣＴＲ２及び第４制御トランジスタＣＴＲ４は、電源電圧ＶＤＤと第１ノードＮ１との間に直列連結される。
【００２３】
第２電流ミラー回路１２３は、接地電圧ＶＳＳと第２ノードＮ２との間に連結される。第２電流ミラー回路１２３は、第３バイアス電圧ＢＶ３に応答して制御される第５制御トランジスタＣＴＲ５及び第６制御トランジスタＣＴＲ６と、第５制御トランジスタＣＴＲ５と接地電圧ＶＳＳとの間に連結される第７制御トランジスタＣＴＲ７と、第６制御トランジスタＣＴＲ６と接地電圧ＶＳＳとの間に連結される第８制御トランジスタＣＴＲ８と、を備える。
【００２４】
第５制御トランジスタＣＴＲ５の一端が、第３制御トランジスタＣＴＲ３の一端に連結され、第６制御トランジスタＣＴＲ６の一端は、第２ノードＮ２に連結される。
入力回路１１０の第２差動トランジスタＤＴＲ２２のドレインは、電流ミラー回路１２１の左側面の第１制御トランジスタＣＴＲ１のドレインに連結される。入力回路１１０の第２差動トランジスタＤＴＲ２１のドレインは、電流ミラー回路１２１の右側面の第２制御トランジスタＣＴＲ２のドレインに連結される。
【００２５】
入力回路１１０の第１差動トランジスタＤＴＲ１２のドレインは、電流ミラー回路１２３の左側面の第７制御トランジスタＣＴＲ７のドレインに連結される。入力回路１１０の第１差動トランジスタＤＴＲ１１のドレインは、電流ミラー回路１２３の右側面の第８制御トランジスタＣＴＲ８のドレインに連結される。
入力回路１１０と電流加算回路１２０とは、差動増幅回路１００を駆動するための電流を制御する。すなわち、入力回路１１０は、入力信号ＩＮＰ、ＩＮＮの差を電流に変換して電流加算回路１２０に印加し、電流加算回路１２０は、二つの電流ミラー回路１２１、１２３を利用して、第１ノードＮ１及び第２ノードＮ２の電圧レベルを制御する。
入力回路１１０と電流加算回路１２０とが、第１バイアス電圧ＢＶ１ないし第４バイアス電圧ＢＶ４によって制御される、装着された電流ソースの形態を維持する。
【００２６】
出力回路１３０は、出力ノードＮＯＵＴに連結される第１出力トランジスタＰＵＴＲ及び第２出力トランジスタＰＤＴＲを備え、第１出力トランジスタＰＵＴＲ及び第２出力トランジスタＰＤＴＲのゲートが、それぞれ電流加算回路１２０の第１ノードＮ１及び第２ノードＮ２に連結される。
出力回路１３０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に第１電流源ＩＢ１と、少なくとも一つのダイオードとが直列連結される第１ブランチ、及び電源電圧ＶＤＤと接地電圧ＶＳＳとの間に第２電流源ＩＢ２と、少なくとも一つのダイオードとが直列連結される第２ブランチを更に備える。
【００２７】
第１ブランチに連結される少なくとも一つのダイオードは、トランジスタＭ１、Ｍ２である。第２ブランチに連結される少なくとも一つのダイオードは、トランジスタＭ３、Ｍ４である。第１ブランチと第２ブランチとは、後述するフローティング電流源１４０に一定の電圧を供給する機能を行う。
【００２８】
第１出力トランジスタＰＵＴＲは、第１端が電源電圧ＶＤＤに連結され、第２端が、出力ノードＮＯＵＴに連結され、ゲートが、第１ノードＮ１に連結される。第２出力トランジスタＰＤＴＲは、第１端が接地電圧ＶＳＳに連結され、第２端が出力ノードＮＯＵＴに連結され、ゲートが第２ノードＮ２に連結される。
【００２９】
第１補償キャパシタＣ１が、出力ノードＮＯＵＴと第１電流ミラー回路１２１との右側に連結される。第２補償キャパシタＣ２が、出力ノードＮＯＵＴと第２電流ミラー回路１２３との右側に連結される。
【００３０】
フローティング電流源１４０は、電流加算回路１２０の第１ノードＮ１と第２ノードＮ２との間に連結され、差動増幅回路１００の直流利得を向上させる。以下、フローティング電流源１４０の構造を更に詳細に説明する。
フローティング電流源１４０は、第１バイアストランジスタＢＴＲ１ないし第４バイアストランジスタＢＴＲ４を備える。第１バイアストランジスタＢＴＲ１及び第２バイアストランジスタＢＴＲ２は、第１ノードＮ１と第２ノードＮ２との間に直列連結される。
【００３１】
第３バイアストランジスタＢＴＲ３及び第４バイアストランジスタＢＴＲ４は、第１ノードＮ１と第２ノードＮ２との間に直列連結される。第１バイアストランジスタＢＴＲ１及び第２バイアストランジスタＢＴＲ２と、第３バイアストランジスタＢＴＲ３及び第４バイアストランジスタＢＴＲ４とは、互いに並列連結される。
ここで、第１バイアストランジスタＢＴＲ１及び第２バイアストランジスタＢＴＲ２は、ＮＭＯＳトランジスタであり、第３バイアストランジスタＢＴＲ３及び第４バイアストランジスタＢＴＲ４は、ＰＭＯＳトランジスタである。
【００３２】
第１バイアストランジスタＢＴＲ１及び第３バイアストランジスタＢＴＲ３のゲートは、第１ブランチの少なくとも一つのダイオードと第１電流源ＩＢ１との連結ノードである第３ノードＮ３に連結される。第２バイアストランジスタＢＴＲ２及び第４バイアストランジスタＢＴＲ４のゲートは、第２ブランチの少なくとも一つのダイオードと第２電流源ＩＢ２との連結ノードである第４ノードＮ４に連結される。
【００３３】
フローティング電流源１４０は、クラスＡＢ動作の制御のために、トランジスタが、カスコードの形態に更に連結される。フローティング電流源１４０のトランジスタが、カスコードの形態に連結されることにより全体抵抗が増加して、差動増幅回路１００の直流利得が増加する。また、直流利得の増加により、オフセットが減少する効果がある。
【００３４】
以上、図１の実施形態のみについて記述したが、当業者ならば、本発明の思想及び範囲を逸脱しないかぎり、多様な変形及び修正が可能であるということは周知の事実である。例えば、前記で説明された極性と逆の極性の半導体素子を使用して、同じ結果を得ることができる。また、前記で説明された電界効果トランジスタの代りに、バイポーラトランジスタを使用することも可能である。
【００３５】
図２は、図１の差動増幅回路の動作状態を説明する回路図である。
図２は、入力信号ＩＮＰ、ＩＮＮの電圧レベルが同じである場合である。入力信号ＩＮＰ、ＩＮＮの電圧レベルが同じであれば、図２の差動増幅回路２００は、クラスＡＢ動作を行わずに、出力ノードＮＯＵＴに静止電流ＩＱが流れる。
【００３６】
第１バイアス電圧ＢＶ１により、第１トランジスタＩＴＲ１に２Ｉの電流が流れ、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２に３Ｉの電流が流れると仮定して、差動増幅回路１００の動作を説明する。
入力信号ＩＮＰ、ＩＮＮの電圧差がない場合、電流加算回路１２０の第１電流ミラー回路１２１及び第２電流ミラー回路１２３には、入力信号ＩＮＰ、ＩＮＮのレベルに関係なく、第１バイアス電圧ＢＶ１によって３Ｉの固定された電流が流れる。
【００３７】
第１電流ミラー回路１２１を流れる電流のうち、一定量Ｉが第２差動トランジスタＤＴＲ２１、ＤＴＲ２２に流れ、第３制御トランジスタＣＴＲ３から第５制御トランジスタＣＴＲ５に２Ｉの電流が流れ、フローティング電流源１４０にも２Ｉの電流が流れる。
第１差動トランジスタＤＴＲ１１、ＤＴＲ１２から第２電流ミラー回路１２３に、一定の電流量Ｉを有する電流が印加され、第１バイアス電圧ＢＶ１により、第１制御トランジスタＣＴＲ１及び第２制御トランジスタＣＴＲ２で発生した電流は、そのまま第７制御トランジスタＣＴＲ７及び第８制御トランジスタＣＴＲ８に流れる。この時、第１ノードＮ１及び第２ノードＮ２の電圧レベルは、一定のレベルを維持する。
【００３８】
第１電流ミラー回路１２１で発生した電流が、第２電流ミラー回路１２３に何れも流れるため、補償キャパシタＣに電流は流れない。これは、補償キャパシタＣに電荷が充電または放電されないということを意味する。出力ノードＮＯＵＴには、第１出力トランジスタＰＵＴＲ及び第２出力トランジスタＰＤＴＲと、第１ブランチ及び第２ブランチのダイオードのサイズ比率によって、静止電流ＩＱが流れる。
静止電流ＩＱのレベルは、ダイオードトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４及びフローティング電流源１４０からのバイアスにより決定される。
【００３９】
図３は、図１の差動増幅回路の他の動作状態を説明する回路図である。
図３は、正の入力信号ＩＮＰの電圧レベルが、負の入力信号ＩＮＮの電圧レベルより大きい場合である。正の入力信号ＩＮＰの電圧レベルが、負の入力信号ＩＮＮの電圧レベルより大きければ、第２差動トランジスタＤＴＲ２１、ＤＴＲ２２のうち、何れか一つの差動トランジスタＤＴＲ２１と、第１差動トランジスタＤＴＲ１１、ＤＴＲ１２のうち、何れか一つの差動トランジスタＤＴＲ１２とがターンオンされる。
【００４０】
そして、ターンオンされた差動トランジスタＤＴＲ１２、ＤＴＲ２１を介して、それぞれ２Ｉの電流が流れる。２Ｉの電流は、ターンオンされた第２差動トランジスタＤＴＲ２１と連結された第１電流ミラー回路１２１のノードから流れる。もちろん、ターンオンされていない差動トランジスタＤＴＲ１１、ＤＴＲ２２を介しては、電流が流れない。
【００４１】
ターンオンされた第２差動トランジスタＤＴＲ２１に流れる２Ｉの電流は、補償キャパシタＣ１、Ｃ２に充電された電荷によって発生する電流である。補償キャパシタＣ１、Ｃ２に充電された電荷によって、補償キャパシタＣ１、Ｃ２から第１電流ミラー回路１２１と第２電流ミラー回路１２３とにそれぞれ２Ｉの電流が流れる。
【００４２】
第２差動トランジスタＤＴＲ２１と連結された第１電流ミラー回路１２１のノードから、第２差動トランジスタＤＴＲ２１に電流が流れ続けるため、第２差動トランジスタＤＴＲ２１と連結された第１電流ミラー回路１２１のノードの電圧レベルが低くなり、第１ノードＮ１の電圧レベルも低くなる。
【００４３】
それにより、第１出力トランジスタＰＵＴＲがターンオンされる程度が更に大きくなり、出力ノードＮＯＵＴには、補償キャパシタＣ１、Ｃ２で放電された電荷量を充電させるために電流が流れる。この電流が、差動増幅回路１００の増幅動作によって発生するダイナミック電流である。
フローティング電流源１４０の第１バイアストランジスタＢＴＲ１ないし第４バイアストランジスタＢＲＲ４が、カスコード構造をなすため、フローティング電流源１４０の全体抵抗値が増加し、差動増幅回路１００の直流利得が増加しうる。
【００４４】
図４は、図１の差動増幅回路の他の動作状態を説明する回路図である。
図４は、正の入力信号ＩＮＰの電圧レベルが、負の入力信号ＩＮＮの電圧レベルより小さい場合である。正の入力信号ＩＮＰの電圧レベルが、負の入力信号ＩＮＮの電圧レベルより小さければ、第２差動トランジスタＤＴＲ２１、ＤＴＲ２２のうち、何れか一つの差動トランジスタＤＴＲ２２と、第１差動トランジスタＤＴＲ１１、ＤＴＲ１２のうち、何れか一つの差動トランジスタＤＴＲ１１とがターンオンされる。
【００４５】
そして、ターンオンされた差動トランジスタＤＴＲ２２、ＤＴＲ１１を介して、それぞれ２Ｉの電流が流れる。２Ｉの電流は、ターンオンされた第１差動トランジスタＤＴＲ１１と連結された第２電流ミラー回路１２３のノードに印加される。
第１差動トランジスタＤＴＲ１１から第２電流ミラー回路１２３に電流が流れ続けるため、第１差動トランジスタＤＴＲ１１と連結された第２電流ミラー回路１２３のノードの電圧レベルが高まり、第２ノードＮ２の電圧レベルも高まる。
【００４６】
それにより、第２出力トランジスタＰＤＴＲがターンオンされる程度が更に大きくなり、出力ノードＮＯＵＴには、補償キャパシタＣ１、Ｃ２に充電された電荷により補償キャパシタＣ１、Ｃ２から電流が流れる。この電流が、差動増幅回路１００の増幅動作によって発生するダイナミック電流である。
放電された補償キャパシタＣ１、Ｃ２を充電するために、第１電流ミラー回路１２１から補償キャパシタＣ１、Ｃ２に２Ｉの電流が流れ、フローティング電流源１４０にはＩの電流が流れる。
【００４７】
正の入力信号ＩＮＰの電圧レベルが、負の入力信号ＩＮＮの電圧レベルより小さな場合にも、フローティング電流源１４０の第１バイアストランジスタＢＴＲ１ないし第４バイアストランジスタＢＲＲ４がカスコード構造をなすため、フローティング電流源１４０の全体抵抗値が増加し、差動増幅回路１００の直流利得が増加しうる。
【００４８】
本発明の他の実施形態に係る差動増幅回路は、入力回路、出力回路及び制御回路を備える。入力回路は、第１バイアス電圧に応答し、入力信号の電圧差を電流に変換して、第１ノード及び第２ノードの電圧レベルを制御する。
出力回路は、第１ノード及び第２ノードの電圧レベルの変化に応答して、出力電流を外部に出力する。制御回路は、第１動作モードでは、出力回路に流れる静止電流の電流量を制御し、第２動作モードでは、第１出力ノード及び第２出力ノードの電圧レベルの変化に応答して、出力電流の電流量を制御する。
【００４９】
制御回路は、第１ノードと第２ノードとの間に連結されるフローティング電流源を備える。フローティング電流源は、第１ノードと第２ノードとの間に直列連結される第１バイアストランジスタ及び第２バイアストランジスタと、第１ノードと第２ノードとの間に直列連結される第３バイアストランジスタ及び第４バイアストランジスタと、を備える。
第１バイアストランジスタ及び第２バイアストランジスタと第３バイアストランジスタ及び第４バイアストランジスタとは、互いに並列連結される。
【００５０】
入力回路は、フォールデッドカスコードＯＴＡである。入力回路は、図１の入力回路１１０と同じ構造及び機能を行う。
第１動作モードは、入力信号の電圧レベルが同じであり、出力回路に静止電流が流れる動作モードであり、第２動作モードは、入力信号の電圧レベルが異なり、出力回路から出力電流が出力または流入される動作モードである。
第１バイアス電圧は、外部から印加される直流電圧であり、入力回路に一定の電流が流れるように制御する。出力回路は、プルアップトランジスタ及びプルダウントランジスタを備える。
【００５１】
プルアップトランジスタは、電源電圧に第１端が連結され、ゲートが第１ノードに連結され、第２端が出力ノードに連結される。プルダウントランジスタは、出力ノードに第１端が連結され、ゲートが第２ノードに連結され、第２端が接地電圧に連結される。
プルアップトランジスタは、図１の第１出力トランジスタＰＵＴＲであり、プルダウントランジスタは、図１の第２出力トランジスタＰＤＴＲである。すなわち、出力回路は、図１の第１出力トランジスタＰＵＴＲ及び第２出力トランジスタＰＤＴＲのみを備える。
【００５２】
制御回路は、フローティング電流源、電源電圧と接地電圧との間に第１電流源と、少なくとも一つのダイオードとが直列連結されする第１ブランチ、及び電源電圧と接地電圧との間に第２電流源と、少なくとも一つのダイオードとが直列連結される第２ブランチを備える。
第１バイアストランジスタ及び第３バイアストランジスタのゲートが、第１ブランチの少なくとも一つのダイオードと第１電流源との連結ノードである第３ノードに連結される。
【００５３】
第２バイアストランジスタ及び第４バイアストランジスタのゲートが、第２ブランチの少なくとも一つのダイオードと第２電流源との連結ノードである第４ノードに連結される。制御回路のフローティング電流源は、図１のフローティング電流源１４０と同じ構造及び機能を行い、第１ブランチ及び第２ブランチも、図１の第１ブランチ及び第２ブランチと同じ構造及び機能を行う。
【００５４】
本発明の他の実施形態に係る差動増幅回路の動作は、図１の差動増幅回路１００と同じであるため、その詳細な説明を省略する。
以上のように、図面及び明細書で最良の実施形態が開示された。ここでは、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００５５】
本発明は、差動増幅回路に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る差動増幅回路を示す回路図である。
【図２】図１の差動増幅回路の動作状態を説明する回路図である。
【図３】図１の差動増幅回路の他の動作状態を説明する回路図である。
【図４】図１の差動増幅回路の他の動作状態を説明する回路図である。
【符号の説明】
【００５７】
１００    差動増幅回路
１１０    入力回路
１２０    電流加算回路
１２１    第１電流ミラー回路
１２３    第２電流ミラー回路
１３０    出力回路
１４０    フローティング電流源
ＩＴＲ１    第１トランジスタ
ＩＴＲ２    第２トランジスタ
ＶＤＤ    電源電圧
ＶＳＳ    接地電圧
ＤＴＲ１１、ＤＴＲ１２    第１差動トランジスタ
ＤＴＲ２１、ＤＴＲ２２    第２差動トランジスタ
ＢＶ１ないしＢＶ４    第１バイアス電圧ないし第４バイアス電圧
ＩＮＰ、ＩＮＮ    入力信号
Ｎ１ないしＮ４    第１ノードないし第４ノード
ＣＴＲ１ないしＣＴＲ８    第１制御トランジスタないし第８制御トランジスタ
ＢＴＲ１ないしＢＴＲ４    第１バイアストランジスタないし第４バイアストランジスタ
ＮＯＵＴ    出力ノード
ＰＵＴＲ    第１出力トランジスタ
ＰＤＴＲ    第２出力トランジスタ
ＩＢ２    第２電流源
ＩＢ１    第１電流源
Ｍ１、Ｍ２、Ｍ３、Ｍ４    トランジスタ
Ｃ１    第１補償キャパシタ
Ｃ２    第２補償キャパシタ
【図１】
2006094533.tif 000003
【図２】
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【図３】
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【図４】
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