(57)【要約】【課題】半導体メモリ装置の書込み動作時に不要なプリチャージ動作を省略して不要な電流の消耗を防止する。【解決手段】本発明に係る半導体メモリ装置のローカル入出力ラインプリチャージ回路は、書込み動作が連続するとき、活性化される書込み連続信号に応答しローカル入出力ライン対をプリチャージさせるプリチャージ制御信号を出力するプリチャージ制御部と、前記プリチャージ制御信号に応じて前記ローカル入出力ライン対をプリチャージ及び均等化する均等化部と、前記均等化部の出力に従いグローバル入出力ライン対のデータ信号を前記ローカル入出力ライン対に出力するデータ出力部を含んで構成することを特徴とする。【選択図】図３
2006147122.tif 000002
【特許請求の範囲】
【請求項１】
書込み動作が連続するとき、活性化される書込み連続信号に応答しローカル入出力ライン対をプリチャージさせるプリチャージ制御信号を出力するプリチャージ制御部と、
前記プリチャージ制御信号に応じて前記ローカル入出力ライン対をプリチャージ及び均等化する均等化部と、
前記均等化部の出力に従いグローバル入出力ライン対のデータ信号を前記ローカル入出力ライン対に出力するデータ出力部と
を含んで構成することを特徴とする半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項２】
前記プリチャージ制御部は、
前記書込み連続信号とプリチャージ時に活性化されるプリチャージ信号の論理演算を行なう論理演算部を備えることを特徴とする請求項１に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項３】
前記論理演算部の出力を反転する第１の反転部と、
前記プリチャージ信号を反転する第２の反転部とをさらに含んで構成することを特徴とする請求項２に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項４】
前記均等化部は、
前記プリチャージ制御信号により制御され、ローカル入出力ラインにプリチャージ電圧レベルを印加する第１のスイッチング素子と、
前記プリチャージ制御信号により制御され、ローカル入出力ラインバーにプリチャージ電圧レベルを印加する第２のスイッチング素子と、
前記プリチャージ制御信号により制御され、前記ローカル入出力ライン対を均等化する第３のスイッチング素子と
を備えることを特徴とする請求項２に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項５】
前記データ出力部は、
書込みドライバイネーブル信号と書込みドライバ停止信号を組み合わせて出力する書込みドライバ制御部と、
前記書込みドライバ制御部の出力により制御され、グローバル入出力ラインのデータをローカル入出力ラインに出力するローカル入出力ライン出力部と、
前記書込みドライバ制御部の出力により制御され、グローバル入出力ラインバーのデータをローカル入出力ラインバーに出力するローカル入出力ラインバー出力部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項６】
前記書込みドライバ制御部は、
前記書込みドライバイネーブル信号と前記書込みドライバ停止信号の論理演算を行なう論理演算部と、
前記論理演算部の出力を反転する反転部と
を備えることを特徴とする請求項５に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項７】
前記ローカル入出力ライン出力部は、
前記グローバル入出力ラインバーのデータ信号を出力するグローバル入出力ラインバー出力部と、
前記グローバル入出力ラインバー出力部の出力信号、前記書込みドライバ制御部の出力信号、及び前記プリチャージ信号により駆動されるプルアップドライバと、
前記プルアップドライバの出力信号をラッチするラッチ部と、
前記ラッチ部の出力を駆動するローカル入出力ライン駆動部と
を備えることを特徴とする請求項５に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【請求項８】
前記ローカル入出力ライン出力部は、
前記グローバル入出力ラインのデータ信号を出力するグローバル入出力ライン出力部と、
前記グローバル入出力ライン出力部の出力信号、前記書込みドライバ制御部の出力信号、及び前記プリチャージ信号により駆動されるプルダウンドライバと、
前記プルダウンドライバの出力信号をラッチするラッチ部と、
前記ラッチ部の出力を駆動するローカル入出力ラインバー駆動部と
を備えることを特徴とする請求項５に記載の半導体メモリ装置のローカル入出力ラインプリチャージ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置のローカル入出力ラインプリチャージ回路に関し、より詳しくは連続した書込みモード時にはローカル入出力ラインプリチャージ動作を省略して電流の消耗を低減させる技術である。
【背景技術】
【０００２】
一般に、半導体メモリ装置は読出し及び書込み動作時にローカル入出力ライン対をプリチャージする動作を行なう。即ち、ローカル入出力ライン対はグローバル入出力ライン対からデータ信号を受信して内部回路に伝達する。このとき、読出し命令或は書込み命令毎にローカル入出力ライン対をプリチャージさせた後、グローバル入出力ライン対からデータ信号を受信してこそ正確なデータ信号を内部回路に伝達することができる。
【０００３】
図１は、従来の半導体メモリ装置のローカル入出力ラインプリチャージ回路の構成を示す図である。
【０００４】
従来のローカル入出力ラインプリチャージ回路はプリチャージ制御部１０、均等化部２０及びデータ出力部３０を備える。
【０００５】
プリチャージ制御部１０は反転手段ＩＶ１、ＩＶ２を備え、プリチャージ信号ＬＩＯ＿ＲＳＴを駆動してプリチャージ制御信号ＩＯＥＱを出力する。
【０００６】
均等化部２０は、プリチャージ制御信号ＩＯＥＱにより制御され、ローカル入出力ライン対ＬＩＯ、ＬＩＯｂを均等化させる。このため、均等化部２０はプリチャージ制御信号ＩＯＥＱにより制御されるＮＭＯＳトランジスタＮＭ１〜ＮＭ３を備える。ＮＭＯＳトランジスタＮＭ１、ＮＭ２はドレインにプリチャージ電圧ＶＢＬＰが印加され、ソースはローカル入出力ライン対ＬＩＯ、ＬＩＯｂにそれぞれ連結され、ＮＭＯＳトランジスタＮＭ３は該ドレインとソースがＮＭＯＳトランジスタＮＭ１、ＮＭ２のソースにそれぞれ連結され、ローカル入出力ライン対ＬＩＯ、ＬＩＯｂを均等化させる。
【０００７】
データ出力部３０は、書込み或は読出し動作時にグローバル入出力ライン対ＧＩＯ、ＧＩＯｂのデータ信号をローカル入出力ライン対ＬＩＯ、ＬＩＯｂに出力する。このため、データ出力部３０は書込みドライバ制御部３１、グローバル入出力ラインバー出力部３２、グローバル入出力ライン出力部３３、プルアップドライバ３４、プルダウンドライバ３５、ラッチ部３６、３７、ローカル入出力ライン駆動部３８及びローカル入出力ラインバー駆動部３９を備える。
【０００８】
書込みドライバ制御部３１は、ＮＡＮＤゲートＮＤ１及びインバータＩＶ３を備える。
【０００９】
ＮＡＮＤゲートＮＤ１は書込みドライバイネーブル信号ＢＷＥＮと書込みドライバ停止信号ＢＡＹＢＤのＮＡＮＤ演算を行ない、インバータＩＶ３はＮＡＮＤゲートＮＤ１の出力を反転する。
【００１０】
グローバル入出力ラインバー出力部３２はデータマスキングバー信号ＷＤＭｂ、ＮＡＮＤゲートＮＤ１の出力信号ＢＷＥＮ１に応じてグローバル入出力ラインＧＩＯのデータ信号を出力する。このため、グローバル入出力ラインバー出力部３２はグローバル入出力ラインバー駆動部４１及びラッチ部４２を備える。
【００１１】
グローバル入出力ラインバー駆動部４１はデータマスキングバー信号ＷＤＭｂ及びグローバル入出力ラインバー信号ＧＩＯｂによりそれぞれ制御され、電源電圧ＶＤＤレベルをドレインに印加するＰＭＯＳトランジスタＰＭ１、ＰＭ２とグローバル入出力ラインバー信号ＧＩＯｂ、データマスキングバー信号ＷＤＭｂ、及びＮＡＮＤゲートＮＤ１の出力信号ＢＷＥＮ１により各々制御されるＮＭＯＳトランジスタＮＭ４〜ＮＭ６を備える。ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ４〜ＮＭ６は電源電圧端と接地電圧端との間に直列に連結され、ＰＭＯＳトランジスタＰＭ２は電源電圧端とＰＭＯＳトランジスタＰＭ１のドレイン端との間に連結される。
【００１２】
ラッチ部４２は各出力端が互いの入力端に連結されるインバータＩＶ４、ＩＶ５を備え、グローバル入出力ラインバー駆動部４１の出力端を一定のレベルに維持させる。
【００１３】
グローバル入出力ライン出力部３３はデータマスキングバー信号ＷＤＭｂ、ＮＡＮＤゲートＮＤ１の出力信号ＢＷＥＮ１に応じてグローバル入出力ラインＧＩＯのデータ信号を出力する。このため、グローバル入出力ライン出力部３３はデータマスキングバー信号ＷＤＭｂ及びグローバル入出力ライン信号ＧＩＯによりそれぞれ制御され、電源電圧ＶＤＤレベルをドレインに印加するＰＭＯＳトランジスタＰＭ３、ＰＭ４とグローバル入出力ライン信号ＧＩＯ、データマスキングバー信号ＷＤＭｂ、及びＮＡＮＤゲートＮＤ１の出力信号ＢＷＥＮ１によりそれぞれ制御されるＮＭＯＳトランジスタＮＭ７〜ＮＭ９を備える。ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ７〜ＮＭ９は電源電圧端と接地電圧端との間に直列に連結され、ＰＭＯＳトランジスタＰＭ４は電源電圧端とＰＭＯＳトランジスタＰＭ３のドレイン端との間に連結される。
【００１４】
ラッチ部４４は、各出力端が互いの入力端に連結されるインバータＩＶ６、ＩＶ７を備えてグローバル入出力ライン駆動部４３の出力端を一定のレベルに維持させる。
【００１５】
プルアップドライバ３４は、電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ５とＮＭＯＳトランジスタＮＭ１０、ＮＭ１１を備える。このとき、ＰＭＯＳトランジスタＰＭ５はインバータＩＶ１の出力により制御されて電源電圧レベルをノードＮ１に印加し、ＮＭＯＳトランジスタＮＭ１０、ＮＭ１１はノードＮ１と接地電圧端との間に直列に連結され、ＮＭＯＳトランジスタＮＭ１０はインバータＩＶ３の出力信号ＢＷＥＮ２により制御され、ＮＭＯＳトランジスタＮＭ１１はグローバル入出力ラインバー出力部３２の出力信号により制御されて接地電圧レベル信号をノードＮ１に印加する。
【００１６】
プルダウンドライバ３５は、電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ１２、ＮＭ１３を備える。
【００１７】
このとき、ＰＭＯＳトランジスタＰＭ６はインバータＩＶ１の出力により制御されて電源電圧レベルをノードＮ２に印加し、ＮＭＯＳトランジスタＮＭ１２、ＮＭ１３はノードＮ２と接地電圧端との間に直列に連結され、ＮＭＯＳトランジスタＮＭ１２はインバータＩＶ３の出力により制御され、ＮＭＯＳトランジスタＮＭ１３はグローバル入出力ライン出力部３３３の出力信号により制御されて接地電圧レベル信号をノードＮ２に印加する。
【００１８】
ラッチ部３６、３７はそれぞれインバータＩＶ８〜ＩＶ１１を備え、ノードＮ１、Ｎ２の電位をそれぞれ一定のレベルに維持させた後出力する。
【００１９】
ローカル入出力ライン駆動部３８はインバータＩＶ１２、ＰＭＯＳトランジスタＰＭ７、ＮＭＯＳトランジスタＮＭ１４を備える。このとき、インバータＩＶ１２はラッチ部３７の出力を反転し、ＰＭＯＳトランジスタＰＭ７はインバータＩＶ１２の出力により制御されてコア電圧ＶＣＯＲＥレベルをノードＮ３に印加し、ＮＭＯＳトランジスタＮＭ１４はラッチ部３６の出力により制御されて接地電圧レベルをノードＮ３に印加する。
【００２０】
ローカル入出力ラインバー駆動部３９はインバータＩＶ１３、ＰＭＯＳトランジスタＰＭ８及びＮＭＯＳトランジスタＮＭ１５を備える。このとき、インバータＩＶ１３はラッチ部３６の出力を反転し、ＰＭＯＳトランジスタＰＭ８はインバータＩＶ１３の出力により制御されてコア電圧ＶＣＯＲＥレベルをノードＮ４に印加し、ＮＭＯＳトランジスタＮＭ１５はラッチ部３７の出力により制御されて接地電圧レベルをノードＮ４に印加する。
【００２１】
前記のような構成を有する従来のローカル入出力ラインプリチャージ回路は、書込み動作及び読出し動作時にローカル入出力ライン対を一定のレベルにプリチャージした後、書込みドライバや入出力センスアンプ等を動作させてローカル入出力ライン対のレベルを変更する。
【００２２】
しかし、書込みドライバはローカル入出力ライン対がプリチャージされていなくともローカル入出力ライン対のレベルを変更することができるにも拘わらず、図２に示されているように、連続する書込み動作時にローカル入出力ライン対にプリチャージした後、データを載せて再びプリチャージした後データを載せる方法を繰り返す。それに伴い、従来の技術は書込み動作時に不要なプリチャージ過程を繰り返すことにより電流の消耗が大きくなるという問題点がある。
【特許文献１】米国特許第６６６１７２１号明細書
【特許文献２】米国特許第６４００６２９号明細書
【特許文献３】米国特許第２００４０００１３６０  Ａ１号明細書
【特許文献４】米国特許第５９７４５１４号明細書
【特許文献５】米国特許第６２０５０６９号明細書
【特許文献６】米国特許第６４８７１３２号明細書
【特許文献７】日本特開平４−２９１０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
前記のような問題点を解決するための本発明の目的は、半導体メモリ装置の書込み動作時に不要なプリチャージ動作を省略して不要な電流の消耗を防止することにある。
【課題を解決するための手段】
【００２４】
本発明は、書込み動作が連続するとき、活性化される書込み連続信号に応答しローカル入出力ライン対をプリチャージさせるプリチャージ制御信号を出力するプリチャージ制御部と、前記プリチャージ制御信号に応じて前記ローカル入出力ライン対をプリチャージ及び均等化する均等化部と、前記均等化部の出力に従いグローバル入出力ライン対のデータ信号を前記ローカル入出力ライン対に出力するデータ出力部とを含んで構成することを特徴とする。
【発明の効果】
【００２５】
本発明は半導体メモリ装置の連続した書込み動作時にプリチャージ動作を省略することにより電流の消耗を低減させるという効果が得られる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【発明を実施するための最良の形態】
【００２６】
前述の目的及びその他の目的と本発明の特徴及び利点は、図面と関連した次の詳細な説明を介しより明らかになるはずである。
以下、図面を参照して本発明に係る実施の形態を詳しく説明する。
【００２７】
図３は、本発明の実施の形態に係る半導体メモリ装置のローカル入出力ラインプリチャージ回路の構成を示す図である。
【００２８】
半導体メモリ装置のローカル入出力ラインプリチャージ回路はプリチャージ制御部１００、均等化部２００及びデータ出力部３００を備える。
プリチャージ制御部１００はＯＲゲートＯＲ、反転手段ＩＶ１４、ＩＶ１５を備える。
【００２９】
ＯＲゲートＯＲはプリチャージ信号ＬＩＯ＿ＲＳＴと書込み連続信号ＷＲ１２ＢＷＥＮのＯＲ演算を行ない、インバータＩＶ１５はＯＲゲートＯＲの出力を反転させてプリチャージ制御信号ＩＯＥＱを出力し、インバータＩＶ１４はプリチャージ信号ＬＩＯ＿ＲＳＴを反転させる。このとき、プリチャージ信号ＬＩＯ＿ＲＳＴはプリチャージ時にハイレベルにイネーブルされ、書込み連続信号ＷＲ１２ＢＷＥＮは書込み命令が連続するときハイレベルにイネーブルされる。
【００３０】
均等化部２００は、プリチャージ制御信号ＩＯＥＱにより制御されてローカル入出力ライン対ＬＩＯ、ＬＩＯｂを均等化させる。このため、均等化部２００はプリチャージ制御信号ＩＯＥＱにより制御されるＮＭＯＳトランジスタＮＭ１６〜ＮＭ１８を備える。ＮＭＯＳトランジスタＮＭ１６、ＮＭ１７はドレインにプリチャージ電圧ＶＢＬＰが印加され、ソースはローカル入出力ライン対ＬＩＯ、ＬＩＯｂにそれぞれ連結され、ＮＭＯＳトランジスタＮＭ１８は該ドレインとソースがＮＭＯＳトランジスタＮＭ１６、ＮＭ１７のソースにそれぞれ連結されてローカル入出力ライン対ＬＩＯ、ＬＩＯｂを均等化させる。
【００３１】
データ出力部３００は、書込み或は読出し動作時にグローバル入出力ライン対ＧＩＯ、ＧＩＯｂのデータ信号をローカル入出力ライン対ＬＩＯ、ＬＩＯｂに出力する。このため、データ出力部３００は書込みドライバ制御部４００、ローカル入出力ライン出力部５００及びローカル入出力ラインバー出力部６００を備える。
【００３２】
書込みドライバ制御部４００は、ＮＡＮＤゲートＮＤ２及びインバータＩＶ１６を備える。ＮＡＮＤゲートＮＤ２は書込みドライバイネーブル信号ＢＷＥＮと書込みドライバ停止信号ＢＡＹＢＤのＮＡＮＤ演算を行ない、インバータＩＶ１６はＮＡＮＤゲートＮＤ２の出力を反転する。
【００３３】
ここで、書込みドライバイネーブル信号ＢＷＥＮはドライバ５２０、６２０を駆動させるための信号であり、書込みドライバ停止信号ＢＡＹＢＤはドライバ５２０、６２０の動作を停止させる信号である。
【００３４】
ローカル入出力ライン出力部５００はグローバル入出力ラインバー出力部５１０、プルアップドライバ５２０、ラッチ部５３０及びローカル入出力ライン駆動部５４０を備える。
【００３５】
グローバル入出力ラインバー駆動部５１０はデータマスキングバー信号ＷＤＭｂ、ＮＡＮＤゲートＮＤ２の出力信号ＢＷＥＮ１に応じてグローバル入出力ラインバーＧＩＯｂのデータ信号を出力する。このため、グローバル入出力ラインバー出力部５１０はグローバル入出力ラインバー駆動部５１１及びラッチ部５１２を備える。ここで、データマスキングバー信号ＷＤＭｂはデータ信号をマスキングするための信号であり、ハイレベルにイネーブルされると入力されたグローバル入出力ライン対のデータをローカル入出力ライン対に伝達しないようにして書込み動作を行なうことができなくする。
【００３６】
グローバル入出力ラインバー駆動部５１１はデータマスキングバー信号ＷＤＭｂ及びグローバル入出力ラインバー信号ＧＩＯｂによりそれぞれ制御され、電源電圧ＶＤＤレベルをドレインに印加するＰＭＯＳトランジスタＰＭ９、ＰＭ１０とグローバル入出力ラインバー信号ＧＩＯｂ、データマスキングバー信号ＷＤＭｂ、及びＮＡＮＤゲートＮＤ２の出力信号ＢＷＥＮ１によりそれぞれ制御されるＮＭＯＳトランジスタＮＭ１９〜ＮＭ２１を備える。ＰＭＯＳトランジスタＰＭ９とＮＭＯＳトランジスタＮＭ１９〜ＮＭ２１は電源電圧端と接地電圧端との間に直列に連結され、ＰＭＯＳトランジスタＰＭ１０は電源電圧端とＰＭＯＳトランジスタＰＭ９のドレイン端との間に連結される。
【００３７】
ラッチ部５１２は各出力端が互いの入出端に連結されるインバータＩＶ１７、ＩＶ１８を備え、グローバル入出力ラインバー駆動部５１１の出力端を一定のレベルに維持させる。
【００３８】
プルアップドライバ５２０は、電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ１３とＮＭＯＳトランジスタＮＭ２５、ＮＭ２６を備える。このとき、ＰＭＯＳトランジスタＰＭ１３はインバータＩＶ１４の出力により制御されて電源電圧レベルをノードＮ５に印加し、ＮＭＯＳトランジスタＮＭ２５、ＮＭ２６はノードＮ５と接地電圧端との間に直列に連結され、ＮＭＯＳトランジスタＮＭ２５はインバータＩＶ１６の出力信号ＢＷＥＮ２により制御され、ＮＭＯＳトランジスタＮＭ２６はグローバル入出力ラインバー出力部５１０の出力信号により制御され、接地電圧レベル信号をノードＮ５に印加する。
【００３９】
ラッチ部５３０はそれぞれインバータＩＶ２１、ＩＶ２２を備え、インバータＩＶ２１の出力端がインバータＩＶ２２の入力端に連結され、インバータＩＶ２２の出力端がインバータＩＶ２１の入力端に連結される構造を有し、ノードＮ５の電位を一定のレベルに維持させる。
【００４０】
ローカル入出力ライン駆動部５４０は、インバータＩＶ２５と電源電圧端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ１５及びＮＭＯＳトランジスタＮＭ２９を備える。このとき、インバータＩＶ２５はラッチ部６３０の出力を反転し、ＰＭＯＳトランジスタＰＭ１５はインバータＩＶ２５の出力により制御されてコア電圧ＶＣＯＲＥレベルをノードＮ７に印加し、ＮＭＯＳトランジスタＮＭ２９はラッチ部５３０の出力により制御されて接地電圧レベルをノードＮ７に印加する。
【００４１】
ローカル入出力ライン出力部６００はグローバル入出力ライン出力部６１０、プルダウンドライバ６２０、ラッチ部６３０及びローカル入出力ラインバー駆動部６４０を備える。
【００４２】
グローバル入出力ライン出力部６１０はデータマスキングバー信号ＷＤＭｂ、ＮＡＮＤゲートＮＤ２の出力信号に応じてグローバル入出力ラインＧＩＯのデータ信号を出力する。
【００４３】
グローバル入出力ライン駆動部６１１は、データマスキングバー信号ＷＤＭｂ及びグローバル入出力ライン信号ＧＩＯによりそれぞれ制御され、電源電圧ＶＤＤレベルをドレインに印加するＰＭＯＳトランジスタＰＭ１１、ＰＭ１２とグローバル入出力ライン信号ＧＩＯ、データマスキングバー信号ＷＤＭｂ、及びＮＡＮＤゲートＮＤ２の出力信号ＢＷＥＮ１によりそれぞれ制御されるＮＭＯＳトランジスタＮＭ２２〜ＮＭ２４を備える。ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ２２〜ＮＭ２４は電源電圧端と接地電圧端との間に直列に連結され、ＰＭＯＳトランジスタＰＭ１２は電源電圧端とＰＭＯＳトランジスタＰＭ１１のドレイン端との間に連結される。
【００４４】
ラッチ部６１２は各出力端が互いの入力端に連結されるインバータＩＶ１９、ＩＶ２０を備え、グローバル入出力ライン駆動部６１１の出力端を一定のレベルに維持させる。
【００４５】
プルダウンドライバ６２０は電源電圧ＶＤＤ端と接地電圧端との間に直列に連結されるＰＭＯＳトランジスタＰＭ１４とＮＭＯＳトランジスタＮＭ２７、ＮＭ２８を備える。このとき、ＰＭＯＳトランジスタＰＭ１４はインバータＩＶ１４の出力により制御されて電源電圧レベルをノードＮ６に印加し、ＮＭＯＳトランジスタＮＭ２７、ＮＭ２８はノードＮ６と接地電圧端との間に直列に連結され、ＮＭＯＳトランジスタＮＭ２７はインバータＩＶ１６の出力により制御され、ＮＭＯＳトランジスタＮＭ２８はグローバル入出力ライン出力部６１０の出力信号により制御されて接地電圧レベルをノードＮ６に印加する。
【００４６】
ラッチ部６３０はそれぞれインバータＩＶ２３、ＩＶ２４を備え、インバータＩＶ２３の出力端がインバータＩＶ２４の入力端に連結され、インバータＩＶ２４の出力端がインバータＩＶ２３の入力端に連結される構造を有し、ノードＮ６の電位を一定のレベルに維持させる。
【００４７】
ローカル入出力ラインバー駆動部６４０はインバータＩＶ２６、ＰＭＯＳトランジスタＰＭ１６及びＮＭＯＳトランジスタＮＭ３０を備える。このとき、インバータＩＶ２６はラッチ部５３０の出力を反転し、ＰＭＯＳトランジスタＰＭ１６はインバータＩＶ２６の出力により制御されてコア電圧ＶＣＯＲＥレベルをノードＮ８に印加し、ＮＭＯＳトランジスタＮＭ３０はラッチ部６３０の出力により制御されて接地電圧レベルをノードＮ８に印加する。
【００４８】
以下、図４を参照してローカル入出力ラインプリチャージ回路の動作を説明する。
【００４９】
先ず、データ出力部３００はグローバル入出力ライン対ＧＩＯ、ＧＩＯｂのデータ信号をローカル入出力ライン対ＬＩＯ、ＬＩＯｂに出力する。
【００５０】
図４に示されているように、書込み命令ＷＴが３回連続して印加されたあと読出し命令ＲＤが印加される場合、書込み動作が行なわれるあいだ書込み連続信号ＷＴ１２ＢＷＥＮがハイレベルにイネーブルされる。
【００５１】
プリチャージ制御部１００は、書込み連続信号ＷＲ１２ＢＷＥＮとプリチャージ信号ＬＩＯ＿ＲＳＴが全てローレベルである場合にのみ、均等化部２００を駆動するためのハイレベルのプリチャージ制御信号ＩＯＥＱを出力し、書込み動作時には書込み連続信号ＷＲ１２ＢＷＥＮが引続きハイレベルであるので、ローレベルのプリチャージ制御信号ＩＯＥＱを出力する。
【００５２】
それに従い、均等化部２００はプリチャージ制御信号ＩＯＥＱがハイレベルであればローカル入出力ライン対ＬＩＯ、ＬＩＯｂをプリチャージ電圧ＶＢＬＰレベルにプリチャージさせ、プリチャージ制御信号ＩＯＥＱがローレベルであればデータ出力部３００のデータ信号をローカル入出力ライン対ＬＩＯ、ＬＩＯｂに出力する。
【００５３】
このように、本発明に係るローカル入出力ラインプリチャージ回路は連続する書込み動作時にはローレベルのプリチャージ制御信号ＩＯＥＱを出力してプリチャージなく書込み動作を行ない、読出し動作時にはハイレベルのプリチャージ制御信号ＩＯＥＱを出力してプリチャージを行なう。
これは、書込みドライバ（図示せず）がローカル入出力ライン対をプリチャージしなくても、ローカル入出力ライン対を望むレベルに変更することができる充分な駆動能力があるため可能である。
【図面の簡単な説明】
【００５４】
【図１】従来の半導体メモリ装置のローカル入出力ラインプリチャージ回路の構成を示す図である。
【図２】図１に示したローカル入出力ラインプリチャージ回路の入出力波形図である。
【図３】本発明の実施の形態に係る半導体メモリ装置のローカル入出力ラインプリチャージ回路の構成を示す図である。
【図４】図３に示したローカル入出力ラインプリチャージ回路の入出力波形図である。
【符号の説明】
【００５５】
１００   プリチャージ制御部
２００   均等化部
３００   データ出力部
４００   書込みドライバ制御部
５００   ローカル入出力ライン出力部
５１０   グローバル入出力ラインバー出力部
５１１   グローバル入出力ラインバー駆動部
５１２、５３０、６１２、６３０   ラッチ部
５２０   プルアップドライバ
５４０   ローカル入出力ライン駆動部
６００   ローカル入出力ラインバー出力部
６１０   グローバル入出力ライン出力部
６１１   グローバル入出力ライン駆動部
６２０   プルダウンドライバ
６４０   ローカル入出力ラインバー駆動部
【図１】
2006147122.tif 000003
【図２】
2006147122.tif 000004
【図３】
2006147122.tif 000005
【図４】
2006147122.tif 000006