(57)【要約】【課題】半導体基板上でトランジスタ等と混載される高抵抗の抵抗素子を、製造工数を増やすことなく、しかもより制御性よく形成することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上に、素子分離膜３を介してトランジスタＴＲ１が形成されるトランジスタ形成領域と抵抗素子Ｒ１が形成される抵抗素子形成領域とが区画形成されており、抵抗素子形成領域には、抵抗素子Ｒ１として半導体基板１中の低濃度拡散層１４ｃを利用した拡散抵抗が形成される。抵抗素子形成領域には、トランジスタＴＲ１のゲート電極を形成するゲート電極材料（ポリシリコン）からなって抵抗素子Ｒ１としての通電方向と直交する複数の線状パターン１１ａが等間隔に配列されており、それら複数の線状パターン１１ａの下方の各隣接する領域に形成された拡散抵抗が半導体基板１中で電気的に接続される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とが区画形成されてなり、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗が形成されてなる半導体装置であって、
前記抵抗素子形成領域には、前記トランジスタのゲート電極を形成するゲート電極材料からなって前記抵抗素子としての通電方向と直交する複数の線状パターンが等間隔に配列されてなり、それら複数の線状パターンの下方の各隣接する領域に形成された拡散抵抗が前記半導体基板中で電気的に接続されてなる
ことを特徴とする半導体装置。
【請求項２】
半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とが区画形成されてなり、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗が形成されてなる半導体装置であって、
前記抵抗素子形成領域には、前記トランジスタのゲート電極を形成するゲート電極材料からなって前記抵抗素子としての通電方向と直交する複数の線状パターンが等間隔に配列されてなるとともに、それら各線状パターンの下方の各隣接する領域に拡散抵抗が形成されてなり、前記各線状パターンへのバイアス電圧の印加に基づいてそれら拡散抵抗の各々が前記半導体基板中で電気的に接続される
ことを特徴とする半導体装置。
【請求項３】
前記抵抗素子形成領域に配列された前記各線状パターンは、その各端部の少なくとも一方が前記抵抗素子としての通電方向と平行に敷設された同一のゲート電極材料によって電気的に接続されてなる
請求項２に記載の半導体装置。
【請求項４】
前記抵抗素子形成領域に配列された前記各線状パターンは、その各端部の両方が前記抵抗素子としての通電方向と平行に敷設された同一のゲート電極材料によって電気的に接続されてなり、前記抵抗素子としての幅を決定する各拡散抵抗の長さが前記平行に敷設されたゲート電極材料によって規制されてなる
請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極材料による前記複数の線状パターンは、その線幅が前記トランジスタにおいて最小チャネル長さを確保し得る最小ゲート長よりも狭く形成されてなる
請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記抵抗素子にはその電極部として、当該抵抗素子としての通電方向について両端に位置する拡散抵抗とそれぞれ電気的に接続されて且つ、前記各拡散抵抗よりも高濃度の不純物が拡散された不純物拡散層が形成されてなり、少なくともそれら電極部を形成する不純物拡散層には、前記トランジスタのソース・ドレイン領域を形成する不純物拡散層と共々、シリサイドが形成されてなる
請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極材料による前記複数の線状パターンの各側壁にはサイドウォールが形成されてなり、それら各線状パターンの配列間隔は、前記サイドウォールの幅の２倍以下に設定されてなる
請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極材料がポリシリコンからなる
請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とを区画形成し、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗を形成する半導体装置の製造方法であって、
各々絶縁膜で覆われた半導体基板上の前記トランジスタ形成領域および前記抵抗素子形成領域のそれぞれに前記トランジスタのゲート電極を形成するゲート電極材料を堆積形成する工程と、
前記堆積形成したゲート電極材料をエッチング加工して、前記トランジスタ形成領域にゲート電極を形成するとともに、前記抵抗素子形成領域に前記抵抗素子としての通電方向と直交する複数の線状パターンを等間隔に配列形成する工程と、
前記エッチング加工されたゲート電極材料をマスクとして前記半導体基板中に不純物を注入し、同半導体基板中に不純物拡散層を形成する工程と、
前記複数の線状パターンの下方の各隣接する領域に形成されている不純物拡散層の前記半導体基板中での物理的な接続を促すべく同半導体基板を熱処理する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とを区画形成し、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗を形成する半導体装置の製造方法であって、
各々絶縁膜で覆われた半導体基板上の前記トランジスタ形成領域および前記抵抗素子形成領域のそれぞれに前記トランジスタのゲート電極を形成するゲート電極材料を堆積形成する工程と、
前記堆積形成したゲート電極材料をエッチング加工して、前記トランジスタ形成領域にゲート電極を形成するとともに、前記抵抗素子形成領域に前記抵抗素子としての通電方向と直交する等間隔の複数の線状パターンがその両端において同抵抗素子としての通電方向と平行に延びる帯状の線に連結されてなる枠状のパターンを形成する工程と、
前記エッチング加工されたゲート電極材料をマスクとして前記半導体基板中に不純物を注入し、同半導体基板中に不純物拡散層を形成する工程と、
前記複数の線状パターンの下方の各隣接する領域に形成されている不純物拡散層の前記半導体基板中での物理的な接続を促すべく同半導体基板を熱処理する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記抵抗素子形成領域への前記枠状のパターンのエッチング形成が、前記抵抗素子形成領域と前記素子分離膜との前記抵抗素子としての通電方向に平行な境界線を同抵抗素子としての通電方向と平行に延びる前記帯状の線によって覆う態様にて行われる
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記抵抗素子形成領域への前記各線状パターンのエッチング形成が、同線状パターンの線幅を前記トランジスタにおいて最小チャネル長さを確保し得る最小ゲート長よりも狭くする態様にて行われる
請求項９〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記エッチング加工されたゲート電極材料をマスクとした前記半導体基板中への不純物の注入が、前記抵抗素子としての通電方向に対する不純物イオンの斜め注入によって行われる
請求項９〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
請求項９〜１３のいずれか一項に記載の半導体装置の製造方法において、
前記半導体基板を熱処理する工程に先立つ工程として、前記エッチング加工されたゲート電極材料の各側壁にサイドウォールを形成する工程と、該サイドウォールの形成後に再び前記半導体基板中に不純物を注入して、前記抵抗素子の電極部および前記トランジスタのソース・ドレイン領域とする不純物拡散層を形成する工程とをさらに備え、前記半導体基板を熱処理する工程の後工程として、前記エッチング加工されたゲート電極材料の表面並びに前記抵抗素子の電極部および前記トランジスタのソース・ドレイン領域とする不純物拡散層の表面に選択的にシリサイドを形成する工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項１５】
前記抵抗素子形成領域への前記各線状パターンのエッチング形成が、それら各線状パターンの配列間隔を前記サイドウォールの幅の２倍以下とする態様にて行われる
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
請求項９〜１５のいずれか一項に記載の半導体装置の製造方法において、
前記抵抗素子形成領域に存在するゲート電極材料にバイアス電圧を印加するための配線を施す工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項１７】
前記ゲート電極材料としてポリシリコンを用いる
請求項９〜１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタ等の素子を備える半導体基板と同一の基板に拡散抵抗を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）等の半導体装置にあっては通常、トランジスタ等の能動素子とともに当該回路を構成するキャパシタや抵抗素子といった各種素子が同一の半導体基板上に混載されることが多い。そして近年、半導体装置としての高集積化、高密度化、高速化に対する要求の高まりとともに、このような各種素子についても、その小型化、微細化に関する要求が高まりつつある。
【０００３】
一般にトランジスタの電極部が形成される領域、すなわちコンタクトホールが形成される領域は、高速化の観点からもより低抵抗であることが望ましい。このため、トランジスタの電極部分を低抵抗化する技術として、基板上の領域に選択的に高融点金属を反応させて高導電率のシリサイドを形成するサリサイド技術が知られている。
【０００４】
一方で、このような半導体装置に形成される抵抗素子としては、基板中に形成される不純物拡散層、すなわち導電領域を用いる拡散抵抗がある。このような拡散抵抗は一般に、上記基板中に高濃度で接合深さの深い拡散層を形成すれば低抵抗となり、また低濃度で接合深さの浅い拡散層を形成すれば高抵抗となる。
【０００５】
また、抵抗素子のうち、特に入出力回路や電源電圧を制御する回路が形成される領域における抵抗は、より高抵抗であることが望ましく、かつ、これらの抵抗は、より少ない面積で形成できることが求められている。
【０００６】
ここで、従来、トランジスタとこのような高抵抗の抵抗素子とを同一の半導体基板上に備える半導体装置としては、例えば特許文献１〜３に記載されている装置が知られている。これら特許文献１〜３に記載されている装置も含めて、このような半導体装置の製造に一般に採用されている製造方法の一例を、図１７〜図２０を参照して説明する。
【０００７】
図１７（ａ）〜（ｆ）は、こうした半導体装置の断面構造をその製造プロセスにしたがって模式的に示したものである。なおこのうち、図１７（ａ）、（ｃ）および（ｆ）に示す断面構造については、それぞれ対応する平面構造をそれぞれ図１８、図１９および図２０に示している。
【０００８】
まず、図１７（ａ）および図１８に示されるように、シリコンからなる基板１にはウェル２が形成されており、そのウェル２が、例えば周知のＳＴＩ構造やＬＯＣＯＳ法を用いて形成された素子分離膜３により分離されることによって、同基板１上にはそれぞれ抵抗素子形成領域とトランジスタ形成領域とが区画形成されている。そして、基板１におけるこれら抵抗素子形成領域およびトランジスタ形成領域の表面に酸化膜（ゲート酸化膜）４を成膜した後、さらに例えばポリシリコン膜を成膜、次いでパターニングし、トランジスタ形成領域のみにトランジスタのゲート電極となるゲート電極材料（ポリシリコン）層７１ｂを形成する。そして、このゲート電極材料層７１ｂをマスクとして基板１全面に不純物をイオン注入する。
【０００９】
これにより、図１７（ｂ）に示されるように、基板１中の上記抵抗素子形成領域には低濃度拡散層７４ａが形成されるとともに、同基板１中の上記トランジスタ形成領域にはトランジスタのＬＤＤ層となる低濃度拡散層７４ｂが形成される。次いで、上記基板１全面に絶縁膜を堆積した後、抵抗素子形成領域を部分的に覆うかたちでレジスト９０を成膜する。そして、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを施して上記レジスト９０から表出している絶縁膜を除去した後、さらに上記基板１が露出するまでエッチバックすると、上記ゲート電極材料層７１ｂの側壁にサイドウォール７３ｂが形成される。ちなみにこのとき、抵抗素子形成領域上の上記レジスト９０の下部には、絶縁膜７３ａが残留する。
【００１０】
次いで、上記レジスト９０を除去した後、図１７（ｃ）および図１９に示されるように、上記絶縁膜７３ａ、サイドウォール７３ｂおよびゲート電極材料層７１ｂをマスクとして基板１全面に不純物をイオン注入する。
【００１１】
これにより、図１７（ｄ）に示されるように、抵抗素子形成領域の上記基板１中に高濃度拡散層７５ａが形成されるとともに、トランジスタ形成領域の上記基板１中にはトランジスタのソース・ドレイン領域となる高濃度拡散層７５ｂが形成される。そして、基板１を熱処理すると、同基板１中の低濃度拡散層７４ａ、７４ｂ、および高濃度拡散層７５ａ、７５ｂ中の不純物が活性化される。
【００１２】
次いで、図１７（ｅ）に示されるように、上記基板１全面にチタン膜７７を堆積し、熱処理する。これにより、上記チタン膜７７と接触しているシリコンからなる基板１表面およびポリシリコンからなるゲート電極材料層７１ｂ表面においてのみ、選択的にシリサイド反応が起こる。そしてこの後、未反応のチタン膜７７を除去すると、図１７（ｆ）および図２０に示されるように、上記基板１上の領域に選択的にシリサイド７７ａおよび７７ｂが形成される。具体的には、抵抗素子形成領域には、低濃度拡散層７４ａからなって拡散抵抗として機能する抵抗素子Ｒ７と、高濃度拡散層７５ａからなるこの抵抗素子Ｒ７の電極部ＲＡ７とが形成され、トランジスタ形成領域にはトランジスタＴＲ７が形成される。そしてこの半導体装置では、抵抗素子形成領域の高濃度拡散層７５ａ上にシリサイド７７ａが形成されるとともに、トランジスタ形成領域のゲート電極材料層７１ｂおよびソース・ドレイン領域である高濃度拡散層７５ｂ上にシリサイド７７ｂがそれぞれ形成されることで、これら各電極部の低抵抗化が図られている。なお、抵抗素子形成領域の低濃度拡散層７４ａ上にはシリサイドが形成されないため、抵抗素子Ｒ７は高抵抗に維持されている。
【００１３】
このように、上記半導体装置の製造方法では、抵抗素子Ｒ７が形成される領域に部分的に絶縁膜７３ａを形成し、同抵抗素子Ｒ７上へのシリサイドの形成を抑制することによって、高抵抗の抵抗素子の形成を図っている。そして、この絶縁膜７３ａの形成は、レジスト９０等のマスクを用いたパターニングによって行うようにしている。
【００１４】
一方、このような製造方法に対し、同種の半導体装置において、上述のマスクを用いたパターニングを要することなく高抵抗の抵抗素子を形成する方法も従来から知られており、例えば特許文献４に記載されている方法がある。次に、この特許文献４に記載されている半導体装置も含めた同種の一般的な半導体装置についてその製造プロセスの概要および構造を図２１〜図２７を参照して説明する。
【００１５】
これらの図のうち、図２１は、この半導体装置の平面構造を模式的に示したものであり、図２２は同図２１のＧ−Ｇ線に沿った断面構造を、また図２３は同２１のＨ−Ｈ線に沿った断面構造をそれぞれ示したものである。これら図２１〜図２３に示されるように、この半導体装置は、トランジスタＴＲ８と、拡散抵抗からなる高抵抗の抵抗素子Ｒ８およびその電極部ＲＡ８とを同一基板１上に備えており、その構造は先に図１７〜図２０を参照して説明した半導体装置と類似であるが、抵抗素子Ｒ８の構造が異なっている。すなわち、基板１上の抵抗素子形成領域には、例えばポリシリコン膜から形成されるゲート電極材料層８１ａが、所定幅を有し、且つ互いに間隙を有するようなパターン状に配置されている。そして、基板１中のこの間隙に対応する部分には低濃度拡散層８４ａが形成されている。また、この間隙の幅は、サイドウォール８３ａおよび８３ｂを形成するために堆積される絶縁膜の膜厚の２倍程度になるように設定されている。そして、ゲート電極材料層８１ａの側壁およびこのゲート電極材料層８１ａパターンの間隙部分を埋め込む態様でサイドウォール８３ａが形成されている。
【００１６】
一方、図２４（ａ）〜（ｅ）は、先の図２２に対応する半導体装置の断面構造を、その製造プロセスにしたがって模式的に示したものである。また、図２５（ａ）〜（ｅ）は、先の図２３に対応する半導体装置の断面構造を、これら図２４（ａ）〜（ｅ）にそれぞれ対応させるかたちで示したものである。さらにこのうち、図２４（ａ）および図２５（ａ）、あるいは図２４（ｃ）および図２５（ｃ）については、それぞれ対応する平面構造を、図２６および図２７に示している。以下、先の図１７（ａ）〜（ｆ）にて説明したプロセスと同様のプロセスについてはその詳細を割愛しつつ、こうした半導体装置の製造方法について説明する。
【００１７】
まず、図２４（ａ）、図２５（ａ）および図２６に示されるように、基板１上は、素子分離膜３によって、抵抗素子形成領域とトランジスタ形成領域とが区画形成されている。そして、基板１表面のこれらそれぞれの領域に酸化膜（ゲート酸化膜）４を成膜した後、さらに例えばポリシリコン膜を成膜、次いでパターニングし、トランジスタ形成領域にゲート電極材料層８１ｂを形成する。なおこのとき、先に説明した例とは異なり、抵抗素子形成領域にも、同じくゲート電極材料層８１ａを、所定幅を有し且つ互いに所定の間隙を有する態様でパターン状に形成する。このゲート電極材料層８１ａのパターンの間隙は、後工程でサイドウォール８３ａを形成するために堆積される絶縁膜の膜厚の２倍程度に設定されている。そして、これらゲート電極材料層８１ａおよび８１ｂをマスクとして基板１全面に不純物をイオン注入する。
【００１８】
こうして、図２４（ｂ）および図２５（ｂ）に示されるように、抵抗素子形成領域には、低濃度拡散層８４ａが形成されるとともに、トランジスタ形成領域には、トランジスタＴＲ８のＬＤＤ層となる低濃度拡散層８４ｂが形成される。ここで、抵抗素子形成領域に形成される低濃度拡散層８４ａは、ゲート電極材料層８１ａのパターンの間隙部分に沿うかたちで、基板１中に形成されている。次いで、上記基板１全面に絶縁膜を堆積した後、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを施して、同基板１が露出するまでエッチバックすると、上記ゲート電極材料層８１ａ、８１ｂの側壁にはサイドウォール８３ａ、８３ｂが形成され、上記ゲート電極材料層８１ａのパターンの間隙部分にはサイドウォール８３ａが埋めこまれる。
【００１９】
次いで、図２４（ｃ）、図２５（ｃ）および図２７に示されるように、上記ゲート電極材料層８１ａ、８１ｂおよびサイドウォール８３ａ、８３ｂをマスクとして、基板１全面に不純物をイオン注入する。
【００２０】
これにより、図２４（ｄ）および図２５（ｄ）に示されるように、抵抗素子形成領域に高濃度拡散層８５ａが形成されるとともに、トランジスタ形成領域にはトランジスタＴＲ８のソース・ドレイン領域となる高濃度拡散層８５ｂが形成される。そして、上記基板１を熱処理すると、同基板１中の低濃度拡散層８４ａ、８４ｂ、および高濃度拡散層８５ａ、８５ｂ中の不純物が活性化される。
【００２１】
次いで、図２４（ｅ）および図２５（ｅ）に示されるように、基板１全面にチタン膜８７を堆積した後、先に説明した例と同様にサリサイド処理を行うことにより、同基板１上に選択的にシリサイド８７ａおよび８７ｂが形成される。こうして、最終的に、先の図２１〜図２３に示される構造の半導体装置が得られる。
【００２２】
このように、上記半導体装置の製造方法では、抵抗素子Ｒ８が形成される領域にサイドウォール８３ａを形成することで、同抵抗素子Ｒ８上へのシリサイドの形成が防止され、高抵抗の抵抗素子が得られる。そして、このサイドウォール８３ａの形成は、トランジスタＴＲ８のサイドウォール８３ｂを形成する工程と同一の工程で行うことで、新たにマスクによるパターニング工程等の追加を要することなく、高抵抗の抵抗素子を形成することができるようになる。
【特許文献１】特開平５−２５９１１５号公報
【特許文献２】特開平１０−９８１８６号公報
【特許文献３】特開２０００−３１２９５号公報
【特許文献４】特開２０００−１９６０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
このように、上記特許文献１〜４に記載されている半導体装置の製造方法では、サリサイド技術により半導体装置としての低抵抗化を図りつつ、抵抗素子上へのシリサイドの形成を防止することで、高抵抗の抵抗素子Ｒ７あるいはＲ８を形成している。
【００２４】
しかしながら、上記特許文献１〜３に記載されている方法では、高抵抗の抵抗素子Ｒ７を形成する領域に選択的に、あらかじめシリサイドの形成を防止する絶縁膜を形成する必要があるため、例えばマスクを用いたホトリソグラフィ工程等の追加が必要になる。また、このような製造プロセスでは、抵抗素子Ｒ７の長さは、抵抗素子形成領域に形成される低濃度拡散層７４ａの長さにより決定される。すなわち、上記絶縁膜のホトリソグラフィ工程において決定されている。このため、抵抗素子Ｒ７を所望の抵抗値とするためには、この長さを所望の長さに形成する必要があり、より精度の高いホトリソグラフィ技術およびエッチング技術が要求されることとなる。また同様に、このような製造プロセスでは、抵抗素子Ｒ７の幅は、上記基板１上に形成される素子分離膜３の開口幅により決定されている。このため、このような素子分離膜３を例えばＬＯＣＯＳ法により形成するような場合には、バーズビークの発生等によりその寸法ばらつきが生じ、抵抗素子Ｒ７の抵抗値にもばらつきが生じることとなる。
【００２５】
これに対して、上記特許文献４に記載されている製造方法では、マスクを用いたホトリソグラフィ工程の追加なしで、抵抗素子形成領域上に絶縁膜からなるサイドウォール８３ａを残留させることが可能になり、製造プロセスの工程数については改善が図られている。しかしながら、低濃度拡散層８４ａ上のゲート電極材料層８１ａの間隙を埋め込むかたちでサイドウォール８３ａを形成するためには、上記ゲート電極材料層８１ａのパターンの間隙が、上記サイドウォール８３ａを形成するために堆積される絶縁膜の膜厚の少なくとも２倍以下に規定される必要がある。したがって、この半導体装置では、形成可能な抵抗素子Ｒ８の形状が制限され、ひいてはその抵抗値も自ずと制限されることになる。
【００２６】
この発明は、上記実情に鑑みてなされたものであり、半導体基板上でトランジスタ等と混載される高抵抗の抵抗素子を、製造工数を増やすことなく、しかもより高い自由度をもって制御性よく形成することのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
こうした目的を達成するため、請求項１に記載の発明では、半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とが区画形成されており、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗が形成される半導体装置として、前記抵抗素子形成領域には、前記トランジスタのゲート電極を形成するゲート電極材料からなって前記抵抗素子としての通電方向と直交する複数の線状パターンを等間隔に配列し、それら複数の線状パターンの下方の各隣接する領域に形成された拡散抵抗が前記半導体基板中で電気的に接続される構造とした。
【００２８】
半導体装置としてのこのような構造によれば、上記ゲート電極材料からなる線状パターンの下方に形成される拡散抵抗を、上記線状パターンと同程度に制御性よく微細なパターンを有するかたちで形成することができるようになる。また、こうして形成される拡散抵抗が半導体基板中で電気的に接続される構造とすることで、上記線状パターンの数や長さに応じた物理的に所望の大きさ、並びに所望の抵抗値を有する抵抗素子をより高い自由度をもって高精度に形成することができるようになる。
【００２９】
また、請求項２に記載の発明では、半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とが区画形成されており、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗が形成される半導体装置として、前記抵抗素子形成領域には、前記トランジスタのゲート電極を形成するゲート電極材料からなって前記抵抗素子としての通電方向と直交する複数の線状パターンを等間隔に配列するとともに、それら各線状パターンの下方の各隣接する領域に拡散抵抗を形成し、前記各線状パターンへのバイアス電圧の印加に基づいてそれら拡散抵抗の各々が前記半導体基板中で電気的に接続される構造とした。
【００３０】
こうした構造によっても、基板中の不純物拡散層を利用した拡散抵抗を、上記線状パターンと同程度に制御性よく微細なパターンを有するかたちで形成することができるようになる。しかも上記構造によれば、このような拡散抵抗がたとえ基板中で互いに物理的に接続されずに離間するかたちで形成されたとしても、上記ゲート電極材料からなる各線状パターンへのバイアス電圧の印加によって、例えばトランジスタのオン制御のようにこれら拡散抵抗の各々が基板中で電気的に接続されるようになる。このため、この場合も、上記線状パターンの数や長さに応じた物理的に所望の大きさ、並びに所望の抵抗値を有する抵抗素子をより高い自由度をもって高精度に形成することができるようになる。また、このように各線状パターンにバイアス電圧を印加することによって、同ゲート電極材料の電位が固定されるようになるため、同ゲート電極材料中への電荷の蓄積や、これに起因して生じる拡散抵抗の抵抗値変化が抑制されて、上記抵抗素子をより安定した状態に維持することができるようにもなる。
【００３１】
また、この請求項２に記載の構造に関しては、例えば請求項３に記載の発明によるように、
（イ）前記抵抗素子形成領域に配列された前記各線状パターンは、その各端部の少なくとも一方が前記抵抗素子としての通電方向と平行に敷設された同一のゲート電極材料によって電気的に接続される構造。
あるいは、請求項４に記載の発明によるように、
（ロ）前記抵抗素子形成領域に配列された前記各線状パターンは、その各端部の両方が前記抵抗素子としての通電方向と平行に敷設された同一のゲート電極材料によって電気的に接続され、前記抵抗素子としての幅を決定する各拡散抵抗の長さが前記平行に敷設されたゲート電極材料によって規制される構造。
とすることが特に有効である。
【００３２】
すなわち、上記（イ）の構造のように、抵抗素子形成領域に配列された上記ゲート電極材料の各線状パターンの各端部の少なくとも一方が電気的に接続されれば、請求項２に記載の発明の効果に加えて、上記ゲート電極材料にバイアス電圧を印加する箇所を１箇所に絞ることが可能となり、その配線構造の簡略化を図ることができるようになる。
【００３３】
また、上記（ロ）の構造のように、上記ゲート電極材料の各線状パターンの各端部の両方が電気的に接続され、上記拡散抵抗の長さが上記ゲート電極材料によって規制される構造とすれば、請求項２または３に記載の発明の効果に加えて、各拡散抵抗の長さ、すなわち抵抗素子としての通電方向と直交する側の幅を、素子分離膜の形成精度によることなくより制御性よく且つ微細に形成することができるようになる。
【００３４】
また、これら請求項１〜４のいずれかに記載の構造において、請求項５に記載の発明によるように、前記ゲート電極材料による前記複数の線状パターンは、その線幅が前記トランジスタにおいて最小チャネル長さを確保し得る最小ゲート長よりも狭く形成される構造とすることが望ましい。このような構造とすることで、上記各線状パターンの下方の各隣接する領域に形成される拡散抵抗の各々も、こうした線幅に対応するかたちで近接されることとなり、それら拡散抵抗の各々を容易に短絡させることができるようになる。すなわち、各拡散抵抗の電気的な接続をより容易に実現することができるようになる。
【００３５】
また、上記請求項１〜５のいずれかに記載の構造において、請求項６に記載の発明によるように、前記抵抗素子にはその電極部として、当該抵抗素子としての通電方向について両端に位置する拡散抵抗とそれぞれ電気的に接続されて且つ、前記各拡散抵抗よりも高濃度の不純物が拡散された不純物拡散層を形成し、少なくともそれら電極部を形成する不純物拡散層には、前記トランジスタのソース・ドレイン領域を形成する不純物拡散層と共々、シリサイドを形成する構造とすることで、同電極部の低抵抗化を図ることができ、ひい  ては半導体装置としての高速化を図ることができるようになる。
【００３６】
またこの場合、請求項７に記載の発明によるように、前記ゲート電極材料による前記複数の線状パターンの各側壁にはサイドウォールが形成され、それら各線状パターンの配列間隔は、前記サイドウォールの幅の２倍以下に設定される構造とすることが特に有効である。このような構造によれば、上記各線状パターンの間隙が埋めこまれるかたちで上記サイドウォールが形成されるようになるため、こうしたサイドウォール上にはシリサイドが形成されることもない。すなわち、上記各線状パターンの間隙下部、すなわち上記半導体基板中に形成される拡散抵抗上におけるシリサイドの形成を抑制することができ、こうした拡散抵抗を高抵抗に維持することも容易となる。
【００３７】
また、上記請求項１〜７のいずれかに記載の構造において、請求項８に記載の発明によるように、前記ゲート電極材料としてはポリシリコンを用いることが有効である。このポリシリコンは、一般にトランジスタのゲート電極の形成に汎用される材料であることから、当該半導体装置を製造するうえでコスト的に有利となり、また上記線状パターン等の形成に際しても高い制御性が維持される。
【００３８】
一方、半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とを区画形成し、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗を形成する半導体装置の製造方法として、請求項９に記載の発明では、
（ａ）各々絶縁膜で覆われた半導体基板上の前記トランジスタ形成領域および前記抵抗素子形成領域のそれぞれに前記トランジスタのゲート電極を形成するゲート電極材料を堆積形成する。
【００３９】
（ｂ）前記堆積形成したゲート電極材料をエッチング加工して、前記トランジスタ形成領域にゲート電極を形成するとともに、前記抵抗素子形成領域に前記抵抗素子としての通電方向と直交する複数の線状パターンを等間隔に配列形成する。
【００４０】
（ｃ）前記エッチング加工されたゲート電極材料をマスクとして前記半導体基板中に不純物を注入し、同半導体基板中に不純物拡散層を形成する。
（ｄ）前記複数の線状パターンの下方の各隣接する領域に形成されている不純物拡散層の前記半導体基板中での物理的な接続を促すべく同半導体基板を熱処理する。
といった工程を備える。
【００４１】
このような製造方法によれば、トランジスタ形成領域にゲート電極を形成する工程と同一工程にて抵抗素子形成領域に上記ゲート電極材料からなる線状パターンを形成することができるようになる。このため、マスクを用いたフォトリソグラフィ工程やエッチング工程などの工数増を要することなく、上記線状パターンそのものをマスクとして上記基板中に不純物拡散層を形成することができるようになる。また、上記線状パターンによって、不純物拡散層、すなわち上記拡散抵抗の各々の形状が決定されることから、上記エッチング加工で得られる精度と同程度に高精度に、所望とする抵抗素子を形成することができるようになる。すなわち、こうした線状パターンを任意の形状に設定することで、高精度且つ所望の抵抗値を有する抵抗素子を容易に形成することができるようになる。
【００４２】
また同様に、半導体基板上に、素子分離膜を介してトランジスタが形成されるトランジスタ形成領域と抵抗素子が形成される抵抗素子形成領域とを区画形成し、前記抵抗素子形成領域には、前記抵抗素子として基板中の不純物拡散層を利用した拡散抵抗を形成する半導体装置の製造方法として、請求項１０に記載の発明では、
（ａ）各々絶縁膜で覆われた半導体基板上の前記トランジスタ形成領域および前記抵抗素子形成領域のそれぞれに前記トランジスタのゲート電極を形成するゲート電極材料を堆積形成する。
【００４３】
（ｂ）前記堆積形成したゲート電極材料をエッチング加工して、前記トランジスタ形成領域にゲート電極を形成するとともに、前記抵抗素子形成領域に前記抵抗素子としての通電方向と直交する等間隔の複数の線状パターンがその両端において同抵抗素子としての通電方向と平行に延びる帯状の線に連結される枠状のパターンを形成する。
【００４４】
（ｃ）前記エッチング加工されたゲート電極材料をマスクとして前記半導体基板中に不純物を注入し、同半導体基板中に不純物拡散層を形成する。
（ｄ）前記複数の線状パターンの下方の各隣接する領域に形成されている不純物拡散層の前記半導体基板中での物理的な接続を促すべく同半導体基板を熱処理する。
といった工程を備える。
【００４５】
このような製造方法によっても、トランジスタ形成領域にゲート電極を形成する工程と同一工程にて抵抗素子形成領域に上記ゲート電極材料からなる線状パターンを形成することができる。このため、マスクを用いたフォトリソグラフィ工程やエッチング工程などの工数増を要することなく、上記線状パターンそのものをマスクとして上記基板中に不純物拡散層を形成することができるようになる。また、上記線状パターンが枠状に形成されることによって、不純物拡散層、すなわち拡散抵抗の幅および長さの両方が上記線状パターンによって規制されることから、こうした拡散抵抗の各々を上記エッチング加工で得られる精度と同程度に、高精度に形成することができるようになる。すなわちこの場合も、こうした上記枠状のパターンを任意の形状に設定することで、高精度且つ所望の抵抗値を有する抵抗素子を容易に形成することができるようになる。
【００４６】
またこの場合には、請求項１１に記載の発明によるように、前記抵抗素子形成領域への前記枠状のパターンのエッチング形成が、前記抵抗素子形成領域と前記素子分離膜との前記抵抗素子としての通電方向に平行な境界線を同抵抗素子としての通電方向と平行に延びる前記帯状の線によって覆う態様にて行われることが望ましい。
【００４７】
このように製造方法によれば、上記線状パターンの下方の各隣接する領域に形成される不純物拡散層、すなわち拡散抵抗の各々は、上記素子分離膜と接することなく形成されるようになる。このため、こうした素子分離膜を例えばＬＯＣＯＳ法を用いて形成した場合にバーズビーグ等が懸念されたとしても、こうした影響を受けることなく上記抵抗素子の形状を高精度に維持することができるようになる。
【００４８】
また、これら請求項９〜１１のいずれか一項に記載の製造方法に関しては、請求項１２に記載の発明によるように、前記抵抗素子形成領域への前記各線状パターンのエッチング形成が、同線状パターンの線幅を前記トランジスタにおいて最小チャネル長さを確保し得る最小ゲート長よりも狭くする態様にて行われることが特に有効である。
【００４９】
このような製造方法によれば、上記各線状パターンの下方の各隣接する領域に形成される拡散抵抗の各々も、こうした線状パターンの線幅に対応するかたちで近接されることとなり、それら拡散抵抗の各々の物理的な接続がより促進され、ひいてはそれら拡散抵抗の電気的な接続もより容易に実現されるようになる。
【００５０】
また、これら請求項９〜１２のいずれか一項に記載の半導体装置の製造方法に関しては、請求項１３に記載の発明によるように、前記エッチング加工されたゲート電極材料をマスクとした前記半導体基板中への不純物の注入が、前記抵抗素子としての通電方向に対する不純物イオンの斜め注入によって行われることが特に望ましい。
【００５１】
このような製造方法によれば、前記半導体基板中に注入される不純物は、マスクとして用いられる上記ゲート電極材料の下部に入り込む態様で導入される。このため、上記各線状パターンの下方の各隣接する領域に形成されている不純物拡散層からなる拡散抵抗の各々の物理的な接続がさらに促進されるようになる。
【００５２】
また、これら請求項９〜１３のいずれか一項に記載の半導体装置の製造方法に関しては、請求項１４に記載の発明によるように、前記（ｄ）の工程に先立つ工程として、
（ｄ１）前記エッチング加工されたゲート電極材料の各側壁にサイドウォールを形成する。
【００５３】
（ｄ２）該サイドウォールの形成後に再び前記半導体基板中に不純物を注入して、前記抵抗素子の電極部および前記トランジスタのソース・ドレイン領域とする不純物拡散層を形成する。
といった工程とをさらに備え、前記（ｄ）の工程の後工程として、
（ｄ３）前記エッチング加工されたゲート電極材料の表面並びに前記抵抗素子の電極部および前記トランジスタのソース・ドレイン領域とする不純物拡散層の表面に選択的にシリサイドを形成する。
といった工程をさらに備えることが望ましい。
【００５４】
このような製造方法によれば、トランジスタのゲート電極材料の側壁にサイドウォールを形成する工程と同一工程にて、上記不純物拡散層からなる拡散抵抗が形成される領域上にサイドウォールを形成することができるようになる。そして、後工程、すなわち上記基板上の選択的な領域へのシリサイドの形成工程においては、これらサイドウォール上にシリサイドは形成されないことから、上記拡散抵抗を高抵抗に維持することができるようになる。またこのとき、シリサイドは上記基板上の選択的な領域、すなわち上記抵抗素子の電極部および上記トランジスタのソース・ドレイン領域とする不純物拡散層の表面に形成されるため、これら領域の低抵抗化を図ることができ、ひいては半導体装置としての高速化を図ることができるようになる。
【００５５】
また、この場合、請求項１５に記載の発明によるように、前記抵抗素子形成領域への前記各線状パターンのエッチング形成が、それら各線状パターンの配列間隔を前記サイドウォールの幅の２倍以下とする態様にて行うことがさらに望ましい。このような製造方法によれば、上記各線状パターンの間隙が埋め込まれるかたちで上記サイドウォールが形成されるようになる。このため、上記各線状パターンの間隙下部、すなわち上記半導体基板中に形成される拡散抵抗上におけるシリサイドの形成を抑制することができ、こうした拡散抵抗を高抵抗に維持することができるようになる。
【００５６】
また、これら請求項９〜１５のいずれか一項に記載の製造方法に関しては、請求項１６に記載の発明によるように、
（ｅ）前記抵抗素子形成領域に存在するゲート電極材料にバイアス電圧を印加するための配線を施す。
といった工程をさらに備えるようにしてもよい。
【００５７】
このような製造方法によれば、上記不純物拡散層からなる拡散抵抗の各々がたとえ基板中で互いに物理的に接続されずに離間するかたちで形成されたとしても、上記ゲート電極材料からなる各線状パターンへのバイアス電圧の印加によって、これら拡散抵抗の各々を基板中で電気的に接続することができるようになる。このため、上記線状パターンの配設態様などについての自由度をさらに高めることができ、ひいては、拡散抵抗としての抵抗値の設定にかかる自由度も向上されるようになる。また、このように上記ゲート電極材料にバイアス電圧を印加することによって、同ゲート電極材料の電位が固定されることになるため、同ゲート電極材料中への電荷の蓄積や、これに起因して生じる拡散抵抗の抵抗値変化が抑制されて、上記抵抗素子をより安定した状態に維持することができるようになる。
【００５８】
また、これら請求項９〜１６のいずれか一項に記載の製造方法に関しては、請求項１７に記載の発明によるように、前記ゲート電極材料としてはポリシリコンを用いることが有効である。上述のように、このポリシリコンは、一般にトランジスタのゲート電極の形成に汎用される材料であることから、当該半導体装置を製造する上でコスト的に有利となり、また上記線状パターンや枠状のパターン等の形成に際しても高い制御性が維持される。
【発明を実施するための最良の形態】
【００５９】
（第１の実施の形態）
以下、この発明にかかる半導体装置の第１の実施の形態について、図１〜図３を参照して説明する。図１は、この実施の形態にかかる半導体装置の平面図を模式的に示したものであり、図２および図３は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面構造をそれぞれ示したものである。この実施の形態にかかる半導体装置も、基本的には先の図２１〜図２３に例示するような態様で、ＭＯＳ型トランジスタと抵抗素子とを同一の半導体基板上に備える半導体装置である。なお、これ以降の図において、先の図２１〜図２３に示した要素と同一の要素には各々同一の符号を付して説明することにする。
【００６０】
これら図１〜図３に示されるように、この半導体装置は、トランジスタＴＲ１と、拡散抵抗からなる高抵抗の抵抗素子Ｒ１およびその電極部ＲＡ１とを同一の半導体基板１上に備えている。これらトランジスタＴＲ１と、抵抗素子Ｒ１およびその電極部ＲＡ１とは、上記基板１上で素子分離膜３によって区画形成された領域にそれぞれ形成されている。
【００６１】
このうちトランジスタＴＲ１は、大きくは上記基板１上に酸化膜（ゲート酸化膜）４を介して形成されるトランジスタのゲート電極１１ｂと、同基板１中に形成されてトランジスタのＬＤＤ層（電界緩和層）となる低濃度拡散層（ｎ−）１４ｂと、トランジスタのソース・ドレイン領域となる高濃度拡散層（ｎ＋）１５ｂとからなる。このゲート電極１１ｂはポリシリコンからなり、その側壁には絶縁膜からなるサイドウォール１３ｂが形成されている。また、ゲート電極１１ｂおよび高濃度拡散層１５ｂ上にはシリサイド１７ｂが形成されており、これらトランジスタＴＲ１の各電極部の低抵抗化が図られている。
【００６２】
一方、抵抗素子Ｒ１は、上記基板１上に酸化膜４を介して形成されて上記ゲート電極１１ｂを形成するゲート電極材料（ポリシリコン）からなる線状パターン１１ａの下方の基板１中に形成されている低濃度拡散層１４ｃを利用した拡散抵抗からなる。そしてこの線状パターン１１ａは、上記抵抗素子Ｒ１としての通電方向と直交しており、それぞれ等間隔に配列されている。そしてこれら各線状パターン１１ａの線幅は、上記トランジスタＴＲ１において最小チャネル長さを確保し得る最小ゲート長よりも狭く形成されている。また、上記各線状パターン１１ａの各側壁には絶縁膜からなるサイドウォール１３ａが形成されており、これら各線状パターン１１ａの配列間隔は、同サイドウォールの幅の２倍以下に設定されている。すなわち、これら各線状パターン１１ａの間隙が埋めこまれるかたちでサイドウォール１３ａが形成されており、これら各線状パターン１１ａおよびサイドウォール１３ａの下方の基板１中に低濃度拡散層１４ｃが形成されている。この低濃度拡散層１４ｃの上記抵抗素子Ｒ１としての通電方向について両端には、上記抵抗素子Ｒ１の電極部ＲＡ１となる高濃度拡散層（ｎ＋）１５ａが形成されており、その上にはシリサイド１７ａが形成されることによって電極部ＲＡ１の低抵抗化が図られている。これと同様にポリシリコンからなる上記各線状パターン１１ａ上にもシリサイド１７ａが形成されているのに対して、上記サイドウォール１３ａ上にはシリサイドが形成されていない。このように、上記低濃度拡散層１４ｃ上には選択的にシリサイドが形成されているため、上記低濃度拡散層１４ｃからなる拡散抵抗の抵抗値は高抵抗に維持されている。
【００６３】
次に、図４〜図７を参照して、この実施の形態にかかる半導体装置の製造方法について説明する。図４（ａ）〜（ｅ）は、この実施の形態にかかる半導体装置の断面構造のうち先の図２に対応する断面構造をその製造プロセスにしたがって模式的に示したものである。また、図５（ａ）〜（ｅ）は、この実施の形態にかかる半導体装置の断面構造のうち先の図３に対応する断面構造をその製造プロセスにしたがって模式的に示したものである。さらにこのうち、図４（ａ）および図５（ａ）、あるいは図４（ｃ）および図５（ｃ）については、それぞれ対応する平面構造を、図６および図７に示している。
【００６４】
まず、図４（ａ）、図５（ａ）および図６に示されるように、シリコンからなる半導体基板１にＰ型不純物として例えばホウ素イオンをイオン注入法により１×１０13／ｃｍ2程度で導入し、約１０００〜１０５０℃で熱処理を行うことにより、基板１上にウェル２を形成する。このウェル２が形成された上記基板１上には例えばＳＴＩ（シャロー・トレンチ分離）技術を用いて素子分離膜３を形成する。このＳＴＩ技術による素子分離膜３の形成工程の詳細は図示しないが、具体的には以下のように行う。まず８５０〜９００℃で基板１を熱酸化して厚さ４０〜５０ｎｍの熱酸化膜を形成した後、ＬＰＣＶＤ法（低圧気相化学堆積法法）によりシリコン窒化膜を成膜し、ホトレジストマスクを用いて基板１の素子分離膜３が形成される領域を除く表面を覆う。この状態で、上記熱酸化膜およびシリコン窒化膜のドライエッチングを行い、さらに上記ホトレジストマスクを用いて上記基板１のドライエッチングを行い、０．４〜０．６ｎｍの深さに掘ることによりトレンチを形成する。その後、上記ホトレジストマスクを除去し、熱酸化を行った後、例えばＣＶＤ法（化学気相堆積法）により厚さ０．８〜１．５μｍ程度の埋込酸化膜を堆積して、これを１０００〜１０５０℃で熱処理した後、ＣＭＰ（化学的機械的研磨）処理によりシリコン窒化膜をストッパとして研磨し、その後、同シリコン窒化膜を除去する。これにより上記素子分離膜３が形成される。
【００６５】
そして、このように形成される素子分離膜３によって、上記基板１上に抵抗素子Ｒ１およびその電極部ＲＡ１が形成される抵抗素子形成領域と、トランジスタＴＲ１が形成されるトランジスタ形成領域とが区画形成される。次に、基板１上に例えば８５０℃のウェット熱酸化処理や９５０〜１０５０℃のドライ酸化処理等を施し、抵抗素子形成領域およびトランジスタ形成領域に表出する基板１の表面に厚さ数ｎｍ〜２０ｎｍのシリコン酸化膜等の絶縁膜からなる酸化膜（ゲート酸化膜）４を成膜する。
【００６６】
次に、上記素子分離膜３および酸化膜４上の全面に例えばＣＶＤ法により厚さ１８０〜２００ｎｍ程度のポリシリコン膜を堆積形成する。このポリシリコン膜としては、例えば燐などの不純物がドープされたものを用い、その不純物濃度が１×１０20〜３×１０20／ｃｍ3程度となるように調整することができる。そして、このポリシリコン膜上にホトレジスト膜（図示略）を形成し、このホトレジスト膜をマスクとしてドライエッチング装置等を用いて、上記ポリシリコン膜をエッチングし、ポリシリコンをパターニングする。そして上記ホトレジスト膜を例えばプラズマアッシング装置により除去した後、キャロス洗浄処理等を行い、上記エッチング工程にて発生する異物などを除去する。
【００６７】
このエッチング工程で抵抗素子形成領域に形成されるポリシリコン膜は、上記抵抗素子Ｒ１としての通電方向と直交する複数の線状パターン１１ａからなり、これら各線状パターン１１ａが等間隔に配列されている。そして、これら各線状パターン１１ａの線幅は、上記トランジスタＴＲ１において最小のチャネル長さを確保し得る最小ゲート長さよりも狭く設定されている。また、各線状パターン１１ａの配列間隔は、後工程で形成されるサイドウォール１３ａを形成するために堆積される絶縁膜の膜厚の２倍以下に設定されている。
【００６８】
このように、抵抗素子形成領域にポリシリコンからなる複数の線状パターン１１ａが形成されるとともに、トランジスタ形成領域にゲート電極１１ｂが形成される。そして、例えば８５０℃程度でウェット酸化処理を施すことによって、上記線状パターン１１ａおよびゲート電極１１ｂの側面に１０ｎｍ程度の酸化膜（図示略）を形成する。
【００６９】
次に、トランジスタのＬＤＤ層（電界緩和層）を形成するために、基板１上にホトレジスト（図示略）を塗布してこれを露光装置によりパターニングする。そして、上記線状パターン１１ａ、ゲート電極１１ｂ、および上記ホトレジストをマスクとして、例えば燐イオンを注入する場合には、基板１中に例えば燐イオンを加速エネルギー４０〜７０ｋｅＶの条件で、基板１中に形成される不純物拡散層の濃度が１×１０17〜１×１０18／ｃｍ3程度となるようにイオン注入する。また、例えばホウ素イオンを注入する場合には、加速エネルギー２０〜４０ｋｅＶ程度の条件で同様にイオン注入する。このときさらに、トランジスタの種類（例えばＣＭＯＳ等）や目的とするＬＤＤ層に応じて、トランジスタ形成領域にさらに複数回のホトリソグラフィ工程およびイオン注入工程を繰り返すことにより、所定の導電型、接合深さおよび不純物濃度を有するＬＤＤ層を形成するようにすることもできる。そして上記ホトレジストをアッシング等により除去した後、洗浄することにより、図４（ｂ）および図５（ｂ）に示されるように、抵抗素子形成領域の上記各線状パターン１１ａ間に対応する基板１中に低濃度拡散層（ｎ−）１４ａが形成され、トランジスタ形成領域の基板１中には低濃度拡散層（ｎ−）１４ｂが形成される。すなわち、ここで形成される低濃度拡散層１４ａは、上記各線状パターン１１ａの線幅にほぼ対応する間隙を介して互いに離間するかたちで形成される。
【００７０】
次いで、上記基板１全面に、例えばＣＶＤ法により厚さ１００〜１５０ｎｍ程度の酸化膜あるいは窒化膜等からなる絶縁膜を成膜する。そしてこの絶縁膜を周知の異方性のドライエッチング処理を行うと、抵抗素子形成領域の上記各線状パターン１１ａの側壁に上記絶縁膜が残留してサイドウォール１３ａが形成され、これによって上記各線状パターン１１ａの間隙が埋めこまれる。またこのとき、トランジスタ形成領域のゲート電極１１ｂの側壁にもサイドウォール１３ｂが形成される。また上記工程では、こうしたサイドウォールが形成されない領域上の酸化膜４は、エッチバックにより除去されて基板１表面が露出するようになる。そして、こうして露出したシリコンからなる基板１上面を保護する目的で、上記基板１上面に８５０℃程度のドライ酸化処理またはウェット酸化処理を施すことにより厚さ５ｎｍ程度の保護膜（図示略）を形成する。
【００７１】
次いで、図４（ｃ）、図５（ｃ）および図７に示されるように、トランジスタＴＲ１のソース・ドレイン領域を形成するために基板１上にホトレジスト（図示略）を塗布してこれをパターニングし、サイドウォール１３ａ、１３ｂ、線状パターン１１ａ、ゲート電極１１ｂ、および上記ホトレジストをマスクとして、基板１中に不純物をイオン注入する。この工程では、例えばＮチャネルトランジスタのソース・ドレイン領域の抵抗を形成する場合には、高濃度拡散層の濃度が１×１０19〜１×１０20／ｃｍ3程度となるように、砒素イオンを加速エネルギー４０〜７０ｋｅＶの条件でイオン注入する。また例えばＰチャネルトランジスタのソース・ドレイン領域の抵抗を形成する場合には、二フッ化硼素イオンを加速エネルギー３０〜４０ｋｅＶの条件でイオン注入する。このようにして、基板１上の抵抗素子形成領域のうち、各線状パターン１１ａおよびサイドウォール１３ａの形成されていない領域に上記抵抗素子Ｒ１の電極部ＲＡ１となる高濃度拡散層（ｎ＋）１５ａが形成され、トランジスタ形成領域にはソース・ドレイン領域となる高濃度拡散層（ｎ＋）１５ｂが形成される。
【００７２】
次に、上記ホトレジストを除去した後に、基板１を８５０℃程度でアニール処理することにより、上記基板１中に等間隔に形成された低濃度拡散層１４ａがそれぞれ隣接する低濃度拡散層１４ａと電気的に接続されて、図４（ｄ）および図５（ｄ）に示されるように、低濃度拡散層（ｎ−）１４ｃが形成される。このアニール処理により、こうして形成された低濃度拡散層１４ｃと、低濃度拡散層１４ｂ、高濃度拡散層１５ａ、１５ｂ中の不純物が活性化される。そして、ウェット処理あるいはドライエッチングを施すことにより、上述した保護膜を除去してシリコンからなる基板１上面およびポリシリコンからなる各線状パターン１１ａおよびゲート電極１１ｂの上面を露出させる。
【００７３】
次に、図４（ｅ）および図５（ｅ）に示されるように、上記基板１全面に、例えばスパッタリング法により高融点金属膜として例えばチタン膜１７を堆積する。次いで、上記基板１を６５０〜７００℃程度で熱処理すると、基板１上の選択的な領域でシリサイド化反応が起こる。すなわち、上記チタン膜１７は、サイドウォール１３ａ、１３ｂ、素子分離膜３とは反応せず、その他の領域ではシリサイド反応が起こってシリサイド化合物（チタン酸シリサイド）が形成される。そして、ウェットエッチング処理により未反応のチタン膜１７を除去し、８００℃程度の熱処理を行うことにより、最終的に先の図１〜図３に示されるように、基板１上の選択的な領域にのみシリサイド１７ａ、１７ｂが形成される。すなわち、低濃度拡散層１４ｃの上部のうち、サイドウォール１３ａ上部にはシリサイドが形成されないことで、抵抗素子Ｒ１が高抵抗に維持されるようになる。
【００７４】
また、こうして最終的に得られる抵抗素子Ｒ１は、その通電方向と平行に形成される拡散抵抗の長さが、上記各線状パターン１１ａにより決定されることから、上記拡散抵抗の長さを、上記各線状パターン１１ａのエッチング精度と同程度に高精度に形成することができる。
【００７５】
このように、この実施の形態にかかる半導体装置の製造方法では、抵抗素子形成領域に線状パターン１１ａを微細に形成する技術と、基板１上に選択的にシリサイド１７ａ、１７ｂを形成するサリサイド技術とを用いることによって、半導体装置としての低抵抗化を図りながら、高精度且つ高抵抗の抵抗素子Ｒ１を形成を実現している。
【００７６】
以上説明したように、この実施の形態にかかる半導体装置および半導体基板の製造方法によれば、以下に列記するような効果が得られるようになる。
（１）上記基板１中の抵抗素子形成領域には、前記抵抗素子Ｒ１としての通電方向と直交し、ポリシリコンからなる複数の線状パターン１１ａを等間隔に配列し、それら複数の線状パターン１１ａの下方の各隣接する領域に形成された低濃度拡散層１４ａが電気的に接続されて低濃度拡散層１４ｃを形成する構造とした。このように線状パターン１１ａに用いるポリシリコンは、一般にトランジスタのゲート電極の形成に汎用される材料であることから、当該半導体装置を製造するうえでコスト的に有利となる。また上記線状パターン等の形成に際しても高い制御性が維持され、上記抵抗素子Ｒ１のうち、特にその通電方向と平行に形成される拡散抵抗の長さを、上記線状パターンと同程度に制御性よく微細なパターンにて形成することができるようになる。またこうして形成される拡散抵抗が上記基板１中で電気的に接続される構造とすることで、上記線状パターンの数や長さに応じて物理的に所望の大きさ、並びに所望の抵抗値を有する抵抗素子をより高い自由度をもって高精度に形成することができるようになる。
【００７７】
（２）上記複数の線状パターン１１ａは、その線幅が前記トランジスタＴＲ１において最小チャネル長さを確保し得る最小ゲート長よりも狭く形成される構造とした。これにより、各線状パターン１１ａの下方の各隣接する領域に形成される低濃度拡散層１４ａの各々も、こうした線幅に対応するかたちで近接されることとなり、それら低濃度拡散層１４ａの各々を容易に短絡させることができるようになる。すなわち、各低濃度拡散層１４ａの電気的な接続をより容易に実現することができるようになる。
【００７８】
（３）上記抵抗素子Ｒ１にはその電極部ＲＡ１として、当該抵抗素子Ｒ１としての通電方向について両端に位置する低濃度拡散層１４ａとそれぞれ電気的に接続されて、且つ前記低濃度拡散層１４ａよりも高濃度の不純物が拡散された高濃度拡散層１５ａを形成する構造とした。そして少なくともそれら電極部ＲＡ１を形成する高濃度拡散層１５ａには、前記トランジスタＴＲ１のソース・ドレイン領域を形成する高濃度拡散層１５ｂと共々、シリサイド１７ａ、１７ｂを形成する構造とした。これにより、同電極部の低抵抗化を図ることができ、ひいては半導体装置としての高速化を図ることができるようになる。
【００７９】
（４）上記複数の線状パターン１１ａの各側壁にはサイドウォール１３ａが形成され、それら各線状パターン１１ａの配列間隔は、上記サイドウォール１３ａの幅の２倍以下に設定される構造とした。これにより、上記各線状パターン１１ａの間隙が埋めこまれるかたちで上記サイドウォール１３ａが形成されるようになる。こうしたサイドウォール１３ａ上にはシリサイドが形成されることがないため、上記各線状パターン１１ａの間隙下部、すなわち上記基板１中に形成される低濃度拡散層１４ｃ上におけるシリサイドの形成を抑制することができ、こうした拡散抵抗を高抵抗に維持することが可能となる。
【００８０】
（５）また、その製造に際しては、まず、各々絶縁膜で覆われた上記基板１上の前記トランジスタ形成領域および前記抵抗素子形成領域のそれぞれにトランジスタＴＲ１のゲート電極を形成するポリシリコンを堆積形成する。その後、堆積形成したポリシリコン膜をエッチング加工して、上記トランジスタ形成領域にゲート電極１１ｂを形成するとともに、上記抵抗素子形成領域に上記抵抗素子Ｒ１としての通電方向と直交する複数の線状パターン１１ａを等間隔に配列形成する。そして、前記エッチング加工された線状パターン１１ａ、ゲート電極１１ｂをマスクとして上記基板１中に不純物を注入し、同基板１中に低濃度拡散層１４ａ、１４ｂを形成する。そして、上記複数の線状パターン１１ａの下方の各隣接する領域に形成されている低濃度拡散層１４ａの上記基板１中での物理的な接続を促すべく同基板を熱処理し、低濃度拡散層１４ｃを形成した。このような製造方法によると、上記トランジスタＴＲ１のゲート電極を形成する工程と同一工程にて上記線状パターン１１ａを形成することができるようになる。このため、新たな工程増を要することなく、上記線状パターン１１ａそのものをマスクとして上記基板１中に低濃度拡散層１４ａを形成することができるようになる。また、上記線状パターン１１ａによって、低濃度拡散層１４ａ、すなわち上記拡散抵抗の各々の形状が決定されることから、上記エッチング加工で得られる精度と同程度に高精度に、所望とする抵抗素子Ｒ１を形成することができるようになる。すなわち、こうした線状パターンを任意の形状に設定することで、高精度且つ所望の抵抗値を有する抵抗素子を容易に形成することができるようになる。また、上記ゲート電極材料として採用するポリシリコンは、上述のように一般にトランジスタのゲート電極の形成に汎用される材料であることから、当該半導体装置を製造する上でコスト的に有利となり、また上記線状パターン１１ａの形成に際しても高い制御性が維持される。
【００８１】
（６）また、上記基板１を熱処理する工程に先立つ工程として、まず上記エッチング加工された線状パターン１１ａの各側壁にサイドウォール１３ａを形成する。その後、再び上記基板１中に不純物を注入して、上記抵抗素子Ｒ１の電極部ＲＡ１および上記トランジスタＴＲ１のソース・ドレイン領域とする高濃度拡散層１５ａ、１５ｂを形成した。また、同じく上記基板１を熱処理する工程の後に、上記エッチング加工された線状パターン１１ａの表面並びに上記抵抗素子Ｒ１の電極部ＲＡ１および上記トランジスタＴＲ１のソース・ドレイン領域とする高濃度拡散層１５ａ、１５ｂの表面に選択的にシリサイド１７ａ、１７ｂを形成した。このような製造方法によれば、トランジスタＴＲ１のゲート電極１１ｂの側壁にサイドウォール１３ｂを形成する工程と同一工程にて、上記拡散抵抗が形成される領域上にサイドウォール１３ａを形成することができるようになる。そして、後工程、すなわち上記基板１上の選択的な領域へのシリサイド１７ａ、１７ｂの形成工程においては、これらサイドウォール１３ａ、１３ｂ上にシリサイド１７ａ、１７ｂが形成されないことから、上記拡散抵抗を高抵抗に維持することができるようになる。またこのとき、シリサイド１７ａ、１７ｂは上記基板１上の選択的な領域、すなわち上記抵抗素子Ｒ１の電極部ＲＡ１および上記トランジスタＴＲ１のソース・ドレイン領域とする高濃度拡散層１５ａ、１５ｂの表面に形成されるため、これら領域の低抵抗化を図ることができ、ひいては半導体装置としての高速化を図ることができるようになる。
【００８２】
（第２の実施の形態）
次に、この発明にかかる半導体装置の第２の実施の形態について、図８〜図１０を参照して説明する。図８は、この実施の形態にかかる半導体装置の平面図を模式的に示したものであり、図９および図１０は、図１のＣ−Ｃ線およびＤ−Ｄ線に沿った断面構造についてそれぞれ示すものである。この実施の形態にかかる半導体装置も、半導体装置としての基本的な部分の構成は先の第１の実施の形態と類似であるが、抵抗素子の構造およびその製造方法が先の第１の実施の形態と異なっている。なお、これら各図において、先の図１〜図７に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明についてはこれを割愛する。
【００８３】
これら図８〜図１０に示されるように、この実施の形態にかかる半導体装置は、トランジスタＴＲ２と、拡散抵抗からなる高抵抗の抵抗素子Ｒ２およびその電極部ＲＡ２とを同一の基板１上に備えている。これらトランジスタＴＲ２と、抵抗素子Ｒ２およびその電極部ＲＡ２とは、上記基板１上で素子分離膜３によって区画形成された領域にそれぞれ形成されている。
【００８４】
このうちトランジスタＴＲ３の構造は、先の第１の実施の形態で示した構造と同様である。すなわち、大きくは、基板１上にゲート酸化膜４を介して形成されたゲート電極２１ｂと、同基板１中に形成されてトランジスタＴＲ３のＬＤＤ層（電界緩和層）となる低濃度拡散層２４ｂと、ソース・ドレイン領域となる高濃度拡散層２５ｂとからなる。そして、このゲート電極２１ｂの側壁にはサイドウォール２３ｂが形成されており、さらに同ゲート電極２１ｂおよび高濃度拡散層２５ｂ上にはシリサイド２７ｂが形成されている。
【００８５】
一方、抵抗素子Ｒ２は、上記基板１上に酸化膜４を介して形成されるポリシリコンからなる線状パターン２１ａの下方に形成されている低濃度拡散層２４ａを利用した拡散抵抗からなる。このポリシリコンからなる線状パターン２１ａの形状や配設態様は、先の第１の実施の形態と同様であり、これら各線状パターン２１ａの線幅は、上記トランジスタＴＲ２において最小のチャネル長さを確保し得る最小ゲート長さよりも狭く設定されている。また、各線状パターン２１ａの配列間隔は、後工程で形成されるサイドウォール２３ａを形成するために堆積される絶縁膜の膜厚の２倍以下に設定されており、この間隙はサイドウォール２３ａで埋め込まれている。そして、このサイドウォール２３ａの下方の基板１中に低濃度拡散層２４ａが、隣接する低濃度拡散層２４ａと離間するかたちで形成されている。また、上記低濃度拡散層２４ａの上記抵抗素子Ｒ２としての通電方向について両端には、上記抵抗素子Ｒ２の電極部ＲＡ２となる高濃度拡散層２５ａが形成されている。そして、この高濃度拡散層２５ａおよび線状パターン２１ａ上にはシリサイド２７ａが形成されている。
【００８６】
ここで、この実施の形態にかかる半導体装置では、上記各線状パターン２１ａ上に形成されるシリサイド２７ａのそれぞれに給電端子Ｔからバイアス電圧が印加されている。これによって基板１中に互いに離間して形成されている低濃度拡散層２４ａの各々が短絡し、これらが電気的に接続されるようになる。
【００８７】
次に、この実施の形態にかかる半導体装置の製造方法について説明する。この実施の形態にかかる半導体装置の製造方法は、基本的に先の第１の実施の形態にて説明した製造方法と同様である。すなわち、基板１上のトランジスタ形成領域および抵抗素子形成領域に、酸化膜（ゲート酸化膜）４を介してゲート電極材料（ポリシリコン）を堆積形成する。次いで、上記堆積形成したゲート電極材料をエッチング加工して、トランジスタ形成領域にゲート電極２１ｂを形成するとともに、抵抗素子形成領域にポリシリコンからなる線状パターン２１ａを等間隔に配列形成する。次いで、上記各線状パターン２１ａ、ゲート電極２１ｂをマスクとして基板１中に不純物をイオン注入して、基板１中に低濃度拡散層（ｎ−）２４ａ、２４ｂを形成する。そして、これら各線状パターン２１ａ、ゲート電極２１ｂの側壁にそれぞれサイドウォール２３ａ、２３ｂを形成し、再び基板１中に不純物をイオン注入し、上記抵抗素子Ｒ２の電極部ＲＡ２およびトランジスタＴＲ２のソース・ドレイン領域とする（ｎ＋）高濃度拡散層２５ａ、２５ｂを形成する。そしてこれら抵抗素子Ｒ２の電極部ＲＡ２およびトランジスタＴＲ２の各電極部上にシリサイド２７ａ、２７ｂを形成する。
【００８８】
そして、この実施の形態にかかる半導体装置の製造方法では、抵抗素子形成領域に形成された各線状パターン２１ａに、給電端子Ｔからバイアス電圧を印加するための配線を形成する。すなわち、上述のように等間隔に配列形成された各線状パターン２１ａの上部に形成されたシリサイド２７ａにバイアス電圧が印加される。これにより、基板１中に互いに物理的に接続されずに離間するかたちで形成されている低濃度拡散層（ｎ−）２４ａが、例えばトランジスタのオン制御のように電気的に接続されるようになる。また、このように各線状パターン２１ａにバイアス電圧が印加されることによって、ポリシリコンからなるこれら線状パターン２１ａの電位が固定されることになり、同各線状パターン２１ａ中への電荷の蓄積や、これに起因して生じる拡散抵抗の抵抗値の変化が抑制されるようになる。このため、形成される抵抗素子Ｒ２がより安定した状態に維持されるようになる。
【００８９】
以上説明したように、この第２の実施の形態にかかる半導体装置およびその製造方法によっても、第１の実施の形態による前記（１）〜（６）の効果と同等、もしくはそれに準じた効果が得られるとともに、さらに、以下のような効果が得られるようにもなる。
【００９０】
（７）上記基板１中の抵抗素子形成領域には、前記抵抗素子Ｒ２としての通電方向と直交し、ポリシリコンからなる複数の線状パターン２１ａを等間隔に配列し、それら各線状パターン２１ａの下方の各隣接する領域に低濃度拡散層２４ａが形成される構造とした。そしてこれら低濃度拡散層２４ａの各々が、前記各線状パターン２１ａへのバイアス電圧の印加に基づいて基板１中で電気的に接続される構造とした。これにより、基板１中の低濃度拡散層２４ａを利用した拡散抵抗を、上記線状パターン２１ａと同程度に制御性よく微細なパターンを有するかたちで形成することができるようになる。しかも上記構造によれば、このような拡散抵抗がたとえ基板１中で互いに物理的に接続されずに離間するかたちで形成されたとしても、上記各線状パターン２１ａのバイアス電圧の印加によって、例えばトランジスタのオン制御のようにこれら拡散抵抗の各々が基板中で電気的に接続されるようになる。このため、上記線状パターンの数や長さに応じた物理的に所望の大きさ、並びに所望の抵抗値を有する抵抗素子をより高い自由度をもって高精度に形成することができるようになる。また、このように各線状パターン２１ａにバイアス電圧を印加することによって、これらポリシリコンからなる線状パターン２１ａの電位が固定されるようになるため、同各線状パターン２１ａ中への電荷の蓄積や、これに起因して生じる拡散抵抗の抵抗値変化が抑制されて、上記抵抗素子Ｒ２をより安定した状態に維持することができるようにもなる。
【００９１】
（その他の実施の形態）
なお、この発明にかかる半導体装置およびその製造方法は、上記第１および第２の実施の形態として示した構造あるいは製造方法に限らず、これらを適宜変更した、以下の態様にて実施することもできる。
【００９２】
・上記各実施の形態では、半導体基板１上に抵抗素子形成領域とトランジスタ形成領域とを区画形成する素子分離膜３をＳＴＩ技術により形成することとしたが、その形成方法は任意であり、例えばＬＯＣＯＳ法により形成するようにしてもよい。
【００９３】
・上記第１の実施の形態では、先の図１に例示したように、抵抗素子形成領域に形成されるゲート電極材料からなり所定の線幅を有する複数の線状パターン１１ａが等間隔に各々独立して配列されることとした。これに代えて、図１１〜図１３に示されるように、上記各線状パターン１１ａの各端部のうちの一方、あるいは両方が、上記抵抗素子としての通電方向と平行に敷設された同一のゲート電極材料によって電気的に接続される構造としてもよい。ここで、図１１は、こうした半導体装置の平面構造を模式的に示したものであり、図１２、図１３（ａ）および（ｂ）は、それぞれ図１１のＥ−Ｅ線、Ｆ−Ｆ線およびＦ’−Ｆ’線に沿った断面構造をそれぞれ示したものである。これら各図を参照してこうした半導体装置の構造について説明する。この半導体装置は、トランジスタＴＲ３と、抵抗素子Ｒ３およびその電極部ＲＡ３とを同一の基板１上に備えており、半導体装置としての基本的な構造は先の各実施の形態と同様である。しかしながら、抵抗素子形成領域に形成されるゲート電極材料からなるパターンが抵抗素子Ｒ３としての通電方向と平行に延びる帯状の線によって上記線状パターンを連結した枠状のパターン３１ａとなっている。またこれに伴い、その下方の基板１中に形成される低濃度拡散層３４ｃの構造も上記各実施の形態とは異なっている。すなわち、上記低濃度拡散層３４ｃの形状のうち、抵抗素子Ｒ３としての通電方向と直交する側の幅が上記枠状のパターン３１ａによって規制されており、この低濃度拡散層３４ｃは素子分離膜３に接することなく形成されている。次に、図１４および図１５を参照してこの半導体装置の製造方法について説明する。図１４および図１５は先の図１１に対応する平面構造を、その製造プロセスにしたがって模式的に示したものである。この半導体装置の製造方法も先の各実施の形態に示した製造方法に基本的には準じたものである。すなわちまず、図１４に示されるように、基板１上のトランジスタ形成領域および抵抗素子形成領域に、酸化膜（ゲート酸化膜）４を介してゲート電極材料層を堆積形成する。次いで、上記堆積形成したゲート電極材料層をエッチング加工して、トランジスタ形成領域にゲート電極３１ｂを形成するとともに、抵抗素子形成領域成領域にゲート電極材料からなる上記枠状のパターン３１ａを形成する。このとき、上記抵抗素子形成領域と素子分離膜３との上記抵抗素子としての通電方向に平行な境界線が覆われるような態様で上記枠状のパターン３１ａを形成する。次いで、これら枠状のパターン３１ａおよびゲート電極３１ｂをマスクとして基板１中に不純物をイオン注入して、基板１中に低濃度拡散層（ｎ−）３４ｂ、３４ｃを形成する。そして、図１５に示されるようにこれら枠状のパターン３１ａおよびゲート電極３１ｂの側壁にそれぞれサイドウォール３３ａ、３３ｂを形成し、再び基板１中に不純物をイオン注入することによって、上記抵抗素子Ｒ３の電極部ＲＡ３およびトランジスタＴＲ３のソース・ドレイン領域とする高濃度拡散層（ｎ＋）３５ａ、３５ｂを形成する。そして、先の図１１に示したように、最終的にこれら抵抗素子Ｒ３の電極部ＲＡ３およびトランジスタＴＲ３の各電極部上にシリサイド３７ａ、３７ｂを形成する。このように、上記ゲート電極材料からなる枠状のパターン３１ａが形成されることで、拡散抵抗の幅および長さの両方が規制されるようになり、こうした拡散抵抗の各々を同枠状のパターン３１ａのエッチング加工で得られる精度と同程度に高精度に形成することができるようになる。また、こうした枠状のパターン３１ａを任意の形状に設定することで、高精度且つ所望の抵抗値を有する抵抗素子を容易に形成することができるようになる。また、上記拡散抵抗の各々は、素子分離膜３と接することがないため、素子分離膜３を例えばＬＯＣＯＳ法をもちいて形成した場合にバーズビークが懸念されたとしても、こうした影響を受けることなく上記抵抗素子Ｒ３の形状を高精度に維持することができるようになる。
【００９４】
・また、こうしたゲート電極材料からなる枠状のパターンは、上記第２の実施の形態に示した半導体装置にも適用することもできる。この場合には、こうしたゲート電極材料からなるパターンにバイアス電圧を印加する箇所を１箇所に絞ることができるとともに、その配線構造の簡略化を図ることができるようになる。こうした構造の半導体装置について、図１６にその平面構造を模式的に示して説明する。この半導体装置は、トランジスタＴＲ４と、抵抗素子Ｒ４とその電極部ＲＡ４とを同一の基板１上に備えており、抵抗素子形成領域にはゲート電極材料からなる枠状のパターンが形成され、トランジスタ形成領域にはゲート電極が形成されている。また、これらの側壁にはそれぞれサイドウォール４３ａ、４３ｂが形成されている。そして、抵抗素子Ｒ４の電極部ＲＡ４とする高濃度拡散層（ｎ＋）４５ａ、およびトランジスタＴＲ４のソース・ドレイン領域とする高濃度拡散層（ｎ＋）４５ｂをはじめとする各電極部上には選択的にシリサイド４７ａ、４７ｂが形成されている。そして、ゲート電極材料からなる枠状パターン上に形成されているシリサイド４７ａの１箇所には、給電端子Ｔから上記バイアス電圧を印加するための配線を形成する。これにより、ゲート電極材料からなるパターンにバイアス電圧を印加する箇所を１箇所に絞ることができ、その配線構造の簡略化を図ることができるようになる。そして、こうしたバイアス電圧の印加によって、基板１中に形成されている低濃度拡散層（ｎ−）が電気的により確実に接続されるとともに、ゲート電極材料からなるパターンの電位が固定されて、抵抗素子Ｒ４としての抵抗値もより安定した状態に維持されるようになる。
【００９５】
・上記各実施の形態では、拡散抵抗となる低濃度拡散層（ｎ−）およびトランジスタのＬＤＤ層とする低濃度拡散層（ｎ−）を形成するために、基板中にイオン注入する工程を備えることとしたが、このイオン注入を、上記抵抗素子としての通電方向に対する不純物イオンの斜め注入によって行われるようにしてもよい。具体的には、基板１に対して例えば３０〜４０°程度の角度をなすように斜め方向からイオンを注入することにより、基板中に注入される不純物が、上記ゲート電極材料からなるパターン（線状パターン２１ａ、あるいは枠状のパターン３１ａ等の線状部）の下部に入り込む態様で導入されるようになる。このため、上記各線状パターンの下方の隣接する領域に形成されている低濃度拡散層からなる拡散抵抗の各々の物理的な接続がさらに促進されるようになる。
【００９６】
・上記各実施の形態は、例えばトランジスタの短チャネル効果を抑制する構造として知られ、トランジスタのソース・ドレイン領域端にさらに上記基板１と同導電型の不純物拡散層を有するＨａｌｏ構造のトランジスタにも適用することができる。このＨａｌｏ構造のトランジスタにおいては、基板中への不純物の導入を、不純物イオンの斜め注入により行う方法が一般的に採用されることから、上述したように抵抗素子形成領域への不純物イオンの斜めイオン注入を採用した場合には、こうしたトランジスタ領域への不純物の注入を同一工程にて行うことも可能になる。
【００９７】
・上記各実施の形態で、ウェル２の形成、低濃度拡散層および高濃度拡散層の形成はそれぞれ基板中に不純物をイオン注入することにより行うこととした。これら各工程で導入される不純物はｐ型またはｎ型の導電型を与えるものであればその種類は任意である。例えば、ｐ型の不純物であればホウ素、インジウム等、ｎ型の不純物であれば燐、砒素、アンチモン等を適宜採用することができる。
【００９８】
・上記各実施の形態で採用された半導体装置を構成する各種材料や、成膜方法、パターニング方法などの製造方法についてはこれらに限定されるものではない。例えばゲート電極材料はポリシリコンに限られず、これと同程度に制御性よくパターニングされる材料であればよい。また、例えばシリサイド形成に際して成膜されるチタン膜についても高融点金属材料であれば他の任意の材料を採用することができる。
【図面の簡単な説明】
【００９９】
【図１】この発明にかかる半導体装置の第１の実施の形態についてその平面構造を模式的に示す平面図。
【図２】図１のＡ−Ａ線に沿った断面構造を模式的に示す断面図。
【図３】図１のＢ−Ｂ線に沿った断面構造を模式的に示す断面図。
【図４】（ａ）〜（ｅ）は、同第１の実施の形態の半導体装置の製造方法についてその製造手順を模式的に示す断面図。
【図５】（ａ）〜（ｅ）は、同第１の実施の形態の半導体装置の製造方法についてその製造手順を模式的に示す断面図。
【図６】図４（ａ）に対応する半導体装置の平面構造を模式的に示す平面図。
【図７】図４（ｃ）に対応する半導体装置の平面構造を模式的に示す平面図。
【図８】この発明にかかる半導体装置の第２の実施の形態についてその平面構造を模式的に示す平面図。
【図９】図８のＣ−Ｃ線に沿った断面構造を示す断面図。
【図１０】図８のＤ−Ｄ線に沿った断面構造を示す断面図。
【図１１】この発明にかかる半導体装置の一実施の形態についてその平面構造を模式的に示す平面図。
【図１２】図１１のＥ−Ｅ線に沿った断面構造を模式的に示す断面図。
【図１３】（ａ）は、図１１のＦ−Ｆ線に沿った断面構造を模式的に示す断面図。（ｂ）は、図１１のＦ’−Ｆ’線に沿った断面構造を模式的に示す断面図。
【図１４】この発明にかかる半導体装置の一実施の形態の半導体装置の製造方法についてその製造手順を模式的に示す平面図。
【図１５】この発明にかかる半導体装置の一実施の形態の半導体装置の製造方法についてその製造手順を模式的に示す平面図。
【図１６】この発明にかかる半導体装置の一実施の形態についてその平面構造を模式的に示す平面図。
【図１７】（ａ）〜（ｆ）は従来の半導体装置の製造方法についてその製造手順を模式的に示す断面図。
【図１８】図１７（ａ）に対応する半導体装置の平面構造を模式的に示す平面図。
【図１９】図１７（ｃ）に対応する半導体装置の平面構造を模式的に示す平面図。
【図２０】図１７（ｆ）に対応する半導体装置の平面構造を模式的に示す平面図。
【図２１】従来の半導体装置の構造について、その平面構造を模式的に示す平面図。
【図２２】図２１のＧ−Ｇ線に沿った断面構造を模式的に示す断面図。
【図２３】図２１のＨ−Ｈ線に沿った断面構造を模式的に示す断面図。
【図２４】（ａ）〜（ｅ）は従来の半導体装置の製造方法についてその製造手順を模式的に示す断面図。
【図２５】（ａ）〜（ｅ）は従来の半導体装置の製造方法についてその製造手順を模式的に示す断面図。
【図２６】図２４（ａ）に対応する半導体装置の平面構造を模式的に示す平面図。
【図２７】図２４（ｃ）に対応する半導体装置の平面構造を模式的に示す平面図。
【符号の説明】
【０１００】
１…半導体基板、２…ウェル、３…素子分離膜、４…酸化膜（ゲート酸化膜）、１１ａ…線状パターン、１１ｂ…ゲート電極、１３ａ、１３ｂ…サイドウォール、１４ａ〜１４ｃ…低濃度拡散層、１５ａ、１５ｂ…高濃度拡散層、１７…チタン膜、１７ａ、１７ｂ…シリサイド、２１ａ…線状パターン、２１ｂ…ゲート電極、２３ａ、２３ｂ…サイドウォール、２４ａ、２４ｂ…低濃度拡散層、２５ａ、２５ｂ…高濃度拡散層、２７ａ、２７ｂ…シリサイド、３１ａ…枠状のパターン、３１ｂ…ゲート電極、３３ａ、３３ｂ…サイドウォール、３４ｂ、３４ｃ…低濃度拡散層、３５ａ、３５ｂ…高濃度拡散層、３７ａ、３７ｂ…シリサイド、４３ａ、４３ｂ…サイドウォール、４７ａ、４７ｂ…シリサイド、７１ａ、７１ｂ…ゲート電極材料層、７３ａ、７３ｂ…サイドウォール、７４ａ、７４ｂ…低濃度拡散層、７５ａ、７５ｂ…高濃度拡散層、７７…チタン膜、７７ａ、７７ｂ…シリサイド、８１ａ…ゲート電極材料層、８１ｂ…ゲート電極、８３ａ、８３ｂ…サイドウォール、８４ａ、８４ｂ…低濃度拡散層、８５ａ、８５ｂ…高濃度拡散層、８７…チタン膜、８７ａ、８７ｂ…シリサイド、９０…レジスト、Ｒ１〜Ｒ４、Ｒ７、Ｒ８…抵抗素子、ＴＲ１〜ＴＲ４、ＴＲ７、ＴＲ８…トランジスタ、ＲＡ１〜ＲＡ４、ＲＡ７、ＲＡ８…電極部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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