(57)【要約】【課題】  一時メモリ等の回路規模を増さずにアナログ信号処理を可能とする。【解決手段】  二次元状に配列された、複数色の色信号を出力する複数の画素を有する画素部１０４と、画素が一方向に配されて構成される画素群の複数から色信号を画素群ごとに、一方向と異なる他方向に複数画素づつ順次出力させる走査手段１０２，１０３と、を有し、走査手段は、順次出力する複数画素の組み合わせを出力毎に一方向に１つづつずらして、同一画素の信号が重複して出力されるように走査を行い、後に出力される同一画素の信号を非破壊読み出しによって読み出してなり、非破壊読み出しされる信号は、前回の同画素信号読み出し時のブランキング期間に読み出した同画素のノイズ信号を用いてノイズ補正が行われてなる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
二次元状に配列された、複数色の色信号を出力する複数の画素を有する画素部と、前記画素が一方向に配されて構成される画素群の複数から色信号を画素群ごとに、該一方向と異なる他方向に複数画素づつ順次出力させる走査手段と、を有し、
前記走査手段は、順次出力する複数画素の組み合わせを出力毎に前記一方向に１つづつずらして、同一画素の信号が重複して出力されるように走査を行い、後に出力される該同一画素の信号を非破壊読み出しによって読み出してなり、
前記非破壊読み出しされる信号は、前回の同画素信号読み出し時のブランキング期間に読み出した同画素のノイズ信号を用いてノイズ補正が行われてなる撮像素子。
【請求項２】
被写体像を撮像して、撮像によって生じた信号を読み出す撮像部と、
前記撮像部からの信号に対して色処理を行う色処理手段と、
前記色処理手段からの信号をディジタル信号に変換するアナログディジタル変換手段と、
前記アナログディジタル変換手段からのディジタル信号を出力するための第１の出力手段と、
前記色処理手段からのアナログ信号を前記アナログディジタル変換手段を介さずに出力するための第２の出力手段と、を同一半導体基板上に集積化した撮像素子であって、
前記第１の出力手段及び前記第２の出力手段より、前記撮像素子外部に信号を出力することを特徴とする撮像素子。
【請求項３】
被写体像を撮像して、撮像によって生じた信号を読み出す撮像部と、
前記撮像部からの信号に対して色処理を行う色処理手段と、
前記色処理手段からの信号をディジタル信号に変換するアナログディジタル変換手段と、
前記アナログディジタル変換手段からの信号を記憶するための記憶手段と、
前記アナログディジタル変換手段を介してない前記色処理手段からの信号を画像表示するための表示手段と、
を有することを特徴とする撮像装置。
【請求項４】
請求項１又は２に記載の撮像素子を備えた撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及びその撮像素子を用いた撮像装置に係わり、内部にアナログ画像信号処理回路を内蔵した撮像素子及びその撮像素子を用いた撮像装置に関する。
【背景技術】
【０００２】
撮像素子から読出された信号はＡＤ変換され、そのデータをカメラＤＳＰ（Digital Signal Processor）で画像処理するのが普通である。しかし、今後、ＩＭＴ−２０００の通信インフラが整備されると携帯電話等に動画像が配信される様になる。
【０００３】
携帯電話等は、特に小型、低消費電力が要求される。近年発売された携帯電話に搭載された撮像素子はＣＣＤが主流であるが、今後ＣＭＯＳセンサが低消費電力性および周辺回路の内蔵による特徴ゆえに主流になる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は撮像素子に最適な信号読出し方法を提供することにより高解像度で低モアレの画質を得ることにある。
【０００５】
また本発明の他の目的は、撮像素子に最適な周辺回路構成を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の撮像素子は、二次元状に配列された、複数色の色信号を出力する複数の画素を有する画素部と、前記画素が一方向に配されて構成される画素群の複数から色信号を画素群ごとに、該一方向と異なる他方向に複数画素づつ順次出力させる走査手段と、を有し、
前記走査手段は、順次出力する複数画素の組み合わせを出力毎に前記一方向に１つづつずらして、同一画素の信号が重複して出力されるように走査を行い、後に出力される該同一画素の信号を非破壊読み出しによって読み出してなり、
前記非破壊読み出しされる信号は、前回の同画素信号読み出し時のブランキング期間に読み出した同画素のノイズ信号を用いてノイズ補正が行われてなる撮像素子である。
【０００７】
上記本発明について図２の実施形態を参照して説明すると、本発明の撮像素子は、二次元状に配列された、複数色の色信号を出力する複数の画素１０を有する画素部と、画素１０が一方向（図２では行方向；すなわち、画素Ｇ11，Ｂ21，Ｇ31…の配列方向）に配されて構成される画素群（例えば、一つの画素群は画素Ｇ11，Ｂ21，Ｇ31…からなる）の複数から色信号を画素群ごとに、該一方向と異なる他方向（図２では列方向；すなわち、画素Ｇ11，Ｒ12，Ｇ13…の配列方向）に複数画素（例えば画素Ｇ11と画素Ｂ21、画素Ｒ12と画素Ｇ22）づつ順次出力させる走査手段１０２，１０３と、を有し、
走査手段１０２，１０３は、順次出力する複数画素の組み合わせを出力毎に前記一方向に１つづつずらして（先の出力を画素Ｇ11と画素Ｂ21からとすると、後の出力を画素Ｂ21と画素Ｇ31とする）、同一画素の信号が重複して出力されるように走査を行い、後に出力される該同一画素（画素Ｂ21）の信号を非破壊読み出しによって読み出してなる撮像素子である。  
【０００８】
また本発明の撮像素子は、被写体像を撮像して、撮像によって生じた信号を読み出す撮像部と、
前記撮像部からの信号に対して色処理を行う色処理手段と、
前記色処理手段からの信号をディジタル信号に変換するアナログディジタル変換手段と、
前記アナログディジタル変換手段からのディジタル信号を出力するための第１の出力手段と、
前記色処理手段からのアナログ信号を前記アナログディジタル変換手段を介さずに出力するための第２の出力手段と、を同一半導体基板上に集積化した撮像素子であって、
前記第１の出力手段及び前記第２の出力手段より、前記撮像素子外部に信号を出力することを特徴とするものである。
【０００９】
本発明の撮像装置は、被写体像を撮像して、撮像によって生じた信号を読み出す撮像部と、
前記撮像部からの信号に対して色処理を行う色処理手段と、
前記色処理手段からの信号をディジタル信号に変換するアナログディジタル変換手段と、
前記アナログディジタル変換手段からの信号を記憶するための記憶手段と、
前記アナログディジタル変換手段を介してない前記色処理手段からの信号を画像表示するための表示手段と、
を有することを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、撮像部の後段に対して最適な読み出し信号を得ることができる。
【００１１】
また本発明によれば、画像信号のアナログデータとＡＤデータの両方を出力可能としたことでいろんな種類の携帯機器に対応できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１３】
本発明の撮像装置の全体ブロック図を図１に示す。
【００１４】
図１において、１００はアナログ処理回路，ＡＤコンバータ等を、例えば、ＣＭＯＳプロセス等で同一半導体基板上に集積化した撮像素子、２００は汎用マイコンでＭＰＵやメモリ、Ｉ／Ｆを内蔵している。３００は表示系であり撮像素子１００からの信号により撮影状況をモニタするためにある。
【００１５】
本撮像素子１００により、カメラＤＳＰ−ＩＣは不要で、マイコンとの組み合わせで携帯機器に利用できる簡便性がある。
【００１６】
撮像素子１００は、被写体像を撮像して、撮像によって生じた信号を読み出す撮像部として、エリア状に設けられた画素部１０４と画素部１０４を駆動する垂直（Ｖ）走査回路１０３、画素のバラツキを補正し、光電変換信号を一時的に蓄積する一時メモリ１０５、一時メモリ１０５に蓄積された信号の水平読出し制御を行う水平（Ｈ）走査回路１０２、読出されたＲ（赤）信号、Ｇ（緑）信号、Ｂ（青）信号の増幅と同時化を行うアンプ・同時化回路１０６を有し、又撮像部からの信号に対して色処理を行う色処理部として、Ｒ，Ｇ，Ｂ信号から求めたＡＥ情報により、ゲインをコントロールするＡＧＣ（オートゲインコントロール）回路１０７、Ｒ，Ｇ，Ｂ信号のホワイトバランスを調整するホワイトバランス（ＷＢ）回路１０８、γ補正回路１０９、γ補正されたＲ，Ｇ，Ｂ信号の演算により輝度信号Ｙの形成と、色差信号Ｒ−Ｙ，Ｂ−Ｙを形成するマトリックス回路１１０を有し、さらに輝度信号、色差信号をアナログディジタル変換するＡＤコンバータ１１２、マトリックス回路１１０の出力から表示装置３００の駆動信号を形成するドライバ１１１、撮像素子１００内のタイミングパルスを発生し、タイミングを調整するタイミングジェネレータ１０１、ＡＤコンバータ１１２からの信号を撮像素子外部に出力するための出力部４００、ドライバ１１１からの信号を撮像素子外部に出力するための出力部５００、を有する。
【００１７】
次に画素部１０４、一時メモリ１０５、アンプ・同時化回路１０６をより詳しく説明するための回路ブロック図を図２に示す。画素部１０４にはＲ，Ｇ，Ｂ各色のフィルタがモザイク状に配置されている。
【００１８】
ここで水平ラインの画素行Ｖ１とＶ２が選択駆動されるとして説明する。
【００１９】
一時メモリ１０５には垂直２画素分の画素バラツキ補正と補正後の信号をメモリする回路ブロック２０が水平方向画素数分ある。
【００２０】
回路ブロック２０−１では画素Ｇ11と画素Ｂ21の画素バラツキが補正された信号が一時蓄積され、回路ブロック２０−２では画素Ｒ12と画素Ｇ22の画素バラツキが補正された信号が一時蓄積される。これらの信号を１列分毎にＧ11／Ｂ21，Ｇ22／Ｒ12が順次アンプ・同時化回路１０６内のアンプ１１４に読出される。アンプ１１４では４つの信号Ｇ11，Ｂ21，Ｇ22，Ｒ12が増幅され、後段のスイッチ（ＳＷ）回路１１５とサンプルホールド（Ｓ／Ｈ）回路１１６，１１７に入力される。この信号の模式図を図３に示す。
【００２１】
Ｖ１行のＧ11信号とＶ２行のＧ22信号はスイッチ回路１１５で水平クロック毎にスイッチングされ点順次信号に変換される。Ｒ12信号とＢ21信号は１列毎に存在するので水平クロックの１／２の繰り返し周波数であるが、サンプルホールド回路１１６，１１７で１クロック分サンプルホールドされ、結果的に図３の様にＲ，Ｇ，Ｂ信号は同時化されたことになる。
【００２２】
すなわち、アンプ・同時化回路１０６には、まずＧ11，Ｂ21信号が入力され、次にＲ12，Ｇ12信号が入力されるが、Ｂ21信号はサンプルホールド回路１１６で１クロック分サンプルホールドされ、Ｇ22，Ｂ21，Ｒ12信号が同時化されてアンプ・同時化回路１０６から出力される。次にＧ13，Ｂ23信号が入力されるが、Ｒ12信号はサンプルホールド回路１１７で１クロック分サンプルホールドされ、Ｇ13，Ｂ23，Ｒ12信号が同時化されてアンプ・同時化回路１０６から出力される。
【００２３】
このようにして、２画素行分のＲ，Ｇ，Ｂ信号が同時化されたので各色毎にＡＧＣ，ＷＢ，γ処理が可能となる。
【００２４】
次に図４に画素と一時メモリの具体的実施例を示す回路図を、図５に図４の回路のタイミング図を示す。なお、ここでは１つのフォトダイオードに対して増幅用トランジスタやリセット用トランジスタを１つづつ配置して画素を構成した例を示したが、例えば図１０に示すように、複数の（ここでは４つ）フォトダイオードに対して増幅用トランジスタやリセット用トランジスタ等の共通回路部分をを１つづつ配置して共有してもよい。この場合は４つの画素が一つの単位セルを構成する構成となる。
【００２５】
一つの画素は、光電変換素子となるフォトダイオードＰＤ、フォトダイオードＰＤからの信号を転送する転送用トランジスタＭＴＸ、転送された信号を増幅して読み出す増幅用トランジスタＭＳＦ、画素を選択して増幅用トランジスタＭＳＦから信号を読み出すための選択用トランジスタＭＳＥＬ、増幅用トランジスタＭＳＦの入力部をリセットするリセット用トランジスタＭＲＥＳから構成される。制御信号φP，φC，φSはそれぞれ転送用トランジスタＭＴＸ，リセット用トランジスタＭＲＥＳ，選択用トランジスタＭＳＥＬを制御する信号である。
【００２６】
一方向に配列された画素（Ｇ11，Ｂ21，…）は一本の垂直出力線ＶＬに接続され、垂直出力線ＶＬは一時メモリの回路ブロック２０に接続され、各画素からの信号が順次一時メモリの回路ブロック２０に入力される。
【００２７】
一時メモリの回路ブロック２０は、各画素（Ｇ11，Ｂ21，…）からの信号の画素バラツキを除去した後に、画素バラツキが除去された信号を蓄積容量ＣＴ2，ＣＴ1に保持し、蓄積容量ＣＴ2，ＣＴ1から二行分の信号（Ｇ11とＢ21，…）を同時に二本の水平出力線ＨＬ1，ＨＬ2にそれぞれ出力するものである。
【００２８】
ここでは回路ブロック２０の画素バラツキ補正回路はクランプ型バラツキ補正方式を構成例としてあげた。この回路では、クランプ容量ＣＰ２（ＣＰ１）の他端（蓄積容量ＣＴ2接続側）を短絡した状態で、画素のバラツキ（Ｎ）をクランプ容量ＣＰ２（ＣＰ１）の入力端（画素接続側）に転送し、この後他端を開放し、次に画素バラツキ成分を含む画素信号（Ｓ＋Ｎ）をクランプ容量の入力端に転送した時に、他端には画素のバラツキ成分が補正された光電変換信号（Ｓ）のみが現れ、その光電変換信号が蓄積容量ＣＴ2（ＣＴ1 ）に蓄積される。
【００２９】
図５において、φV1期間には上記画素バラツキ補正とＧ11，Ｒ12信号のメモリが行われる。
【００３０】
まず、ｔ1期間において、制御信号φC，φS，φT2，φCT2をＨレベルとして、リセット用トランジスタＭＲＥＳ，選択用トランジスタＭＳＥＬ，トランジスタＭ21，トランジスタＭ22をオンして、容量ＣＰ２の他端（容量ＣＴ2接続側）を所定の電位とした状態で、画素リセット時の信号（画素バラツキ）をクランプ容量ＣＰ２の入力端（画素接続側）に転送する。その後、制御信号φCT2をＬレベルとして、トランジスタＭ22をオフしてクランプ容量ＣＰ２の他端（容量ＣＴ2接続側）を浮遊状態とする。
【００３１】
次に、ｔ2期間において、制御信号φPをＨレベルとして転送用トランジスタＭＴＸをオンしてフォトダイオードＰＤからの信号を増幅用トランジスタＭＳＦの入力部に転送し、増幅用トランジスタＭＳＦにより増幅された信号をクランプ容量ＣＰ２の入力端（画素接続側）に転送する。このとき、上述したようにクランプ容量ＣＰ２の他端（容量ＣＴ2接続側）には画素バラツキが補正された光電変換信号のみが現れ、メモリＣＴ2に画素バラツキが補正された光電変換信号が蓄積される。
【００３２】
次のφV2期間に同様に、画素バラツキ補正とＢ21，Ｇ22信号のメモリが行われる。
【００３３】
メモリされた信号は次の水平有効走査線期間にアンプ・同時化回路１０６に読出される。
【００３４】
次のφＶ３，φＶ４期間に同様な動作が行われ、メモリされた信号が同様にアンプ・同時化回路１０６に読出される。
【００３５】
図６のタイミング図により本撮像素子の非破壊読出しを利用した垂直解像度向上について述べる。
【００３６】
図５のタイミング図では垂直走査の組み合わせをＶ１とＶ２，Ｖ３とＶ４と２列の画素行毎に駆動する例を述べた。
【００３７】
図６のタイミング図では垂直走査の組み合わせをＶ１とＶ２，Ｖ２とＶ３…と１行毎に画素行の組み合わせを変える場合である。１行毎に画素行の組み合わせを変える（画素ズラシ駆動）ので、垂直走査線数は図５の駆動方法に対し２倍になる。
【００３８】
本実施例では２画素行の中で１画素行は同じ信号を使う必要がある。図５のタイミング図では、フォトダイオードからの光電変換信号の読み出しの前に増幅トランジスタＭＳＦの入力部をリセットするので、次のブランキング期間において、同一画素から同じ信号を読み出すことができず、同じ信号を別のメモリに蓄積しておく必要がある。同じ信号を別のメモリに蓄積させるには最低もう１列のバラツキ補正メモリが必要で、さらにその回路の出力を複雑に切換える必要がある。
【００３９】
図６の実施例では、クランプ回路のバラツキ保存性を利用し、信号は非破壊読出しを行うことにより、画素ズラシ駆動を可能とした。
【００４０】
図６の１水平走査期間のブランキング期間（ＨＢＬＫ１）にφＶ１，φＶ２走査を行ない、次の水平走査期間のブランキング期間（ＨＢＬＫ２）にφＶ２走査に関しては画素信号の非破壊読出し、φＶ３走査も次のブランキング期間（ＨＢＬＫ３）で非破壊読出しを行なっている。すなわち、ブランキング期間（ＨＢＬＫ２）におけるφＶ２走査においては、制御信号φCをＨレベルとせず、リセットを行わずにクランプ容量に保持されている信号を、画素Ｂ21，Ｇ22からの信号として読み出す（非破壊読み出しを行う）。ブランキング期間（ＨＢＬＫ２）におけるφＶ３走査はリセットを伴う信号読み出しを行う。次のブランキング期間（ＨＢＬＫ３）におけるφＶ３走査においても同様な非破壊読み出しを行う。
【００４１】
本タイミングにより一時メモリ回路を増設することなく画素ズラシ駆動が可能となった。
【００４２】
図７は本発明の他のバラツキ補正回路を利用した実施例の回路図を示す。
【００４３】
図７のバラツキ補正回路はスライス型ノイズ補正回路と呼ばれており、特開平０９−２４７５４６号公報に詳しく述べられている。図８の等価回路、図９のタイミング図は前記公開公報のそれぞれ図３、図５に記載された図である。
【００４４】
図７はそのバラツキ補正回路を改良した実施例であり、図６のタイミングと同じ様な動作で、非破壊読出しする画素の画素バラツキを２度利用する。
【００４５】
以下、図７を用いてその構成及び動作を説明する。
【００４６】
図７に示すように、垂直出力線ＶＬはトランジスタＭ41のゲートに接続される。トランジスタＭ41のドレイン側は容量ＣP及びトランジスタＭ42が接続され、トランジスタＭ41のソース側は、それぞれトランジスタＭ43、Ｍ44を介して容量ＣＴ1、ＣＴ2に接続される。
【００４７】
バラツキを補正するには、ブランキング期間（ＨＢＬＫ１）のφV1期間において、トランジスタＭ42 をオンし、さらにトランジスタＭ43、Ｍ44、Ｍ45、Ｍ46をオンしリセットした後、画素Ｇ11からのリセットノイズ転送期間に容量ＣPに負パルスを印加してトランジスタＭ41のチャネル電位φｎを超えた電荷を容量ＣＴ1に転送し、この電荷をトランジスタＭ45をオンして排出する。ここで、容量ＣPにはリセットノイズが転送される。
【００４８】
画素Ｇ11からの信号出力期間に再度、容量ＣPに負パルスを印加してトランジスタＭ41のチャネル電位φｓを超えた電荷を容量ＣＴ1に転送する。ここで容量ＣＴ1に転送された電荷はＣP×（φｓ−φｎ）となりノイズが除去（バラツキが補正）された信号となる。
【００４９】
同様にして、ブランキング期間（ＨＢＬＫ１）のφV２期間において、画素Ｂ21からノイズが除去（バラツキが補正）された信号が容量ＣＴ2に蓄積される。その後、ノイズが除去された画素Ｇ11からの信号、ノイズが除去された画素Ｂ21からの信号が容量ＣＴ1，ＣＴ2から水平出力線に順次出力される。
【００５０】
ブランキング期間（ＨＢＬＫ２）のφV２期間において、図６に示したタイミングと同様な動作で非破壊読み出しを行う。
【００５１】
この実施例ではバラツキ電圧が保存されるので非破壊読出しを行なっても高精度なバラツキ補正が可能である。さらにバラツキ電圧を保存する蓄積容量を２回読みに兼用するので回路規模を小さくする効果がある。
【００５２】
なお本発明による色信号の同時化は、補色の色信号、すなわちＹｅ（黄），Ｃｙ（シアン），Ｍｇ（マゼンダ），Ｇ（緑）信号についても適用することができる。
【００５３】
以上の様に、モザイクフィルタを用いたカラー信号分離方式であっても一時メモリ等の回路規模は増さずにアナログ信号処理が可能となる。
【００５４】
また画像の垂直相関性を利用した画素ズラシ駆動により垂直解像度が向上するとともにモアレなどの発生を抑制できる。
【００５５】
また撮像素子内に表示装置駆動用のドライバを内蔵したので新たに表示ドライバが不要となる。
【図面の簡単な説明】
【００５６】
【図１】本発明の撮像装置の一実施例の全体ブロック図である。
【図２】画素部、一時メモリ、アンプ・同時化回路の構成を説明するための回路ブロック図である。
【図３】アンプ・同時化回路の信号同時化動作を示す図である。
【図４】画素と一時メモリの具体的実施例を示す回路図である。
【図５】図４の回路の動作を示すタイミング図である。
【図６】非破壊読出しを利用する場合の回路の動作を示すタイミング図である。
【図７】本発明の他のバラツキ補正回路を利用した実施例の回路図である。
【図８】特開平０９−２４７５４６号公報に述べられたスライス型ノイズ補正回路を示す等価回路である。
【図９】図８の回路のタイミングを示す図である。
【図１０】本発明に用いられる他の画素部の構成を示す図である。
【符号の説明】
【００５７】
１００  撮像素子
１０１  タイミングジェネレータ
１０２  水平走査回路
１０３  垂直走査回路
１０４  画素部
１０５  一時メモリ
１０６  アンプ・同時化処理回路
１０７  ＡＧＣ回路
１０８  ホワイトバランス回路
１０９  γ補正回路
１１０  マトリックス回路
１１１  ドライバ
１１２  ＡＤコンバータ
２００  汎用マイコン
３００  表示系
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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