(57)【要約】【課題】  アーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援すること。【解決手段】  バスインターフェース設計支援装置１は、想定するバスインターフェースが論理合成された場合に発生する、各種の複雑性に基づく性能劣化要因が格納された複雑性解析ライブラリを記憶している。そして、バスインターフェースの設計において、バスプロトコルとして論理的に充足するべき条件に加え、そのバスプロトコルが論理合成された場合に、実装上の性能劣化要因となるリーク電流の影響を、複雑性解析ライブラリを参照して反映させる。これにより、リーク電流による影響の観点からも、必要な性能を実現可能なバスインターフェースがチップ上のレイアウトとして取得できる。そのため、バスアーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することが可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援装置であって、
前記アーキテクチャに関する条件を充足するシステムのモデルを生成するシステムモデル生成手段と、
論理合成における複雑性に関する情報を格納した複雑性情報格納手段と、
前記複雑性に関する情報を参照し、前記システムモデル生成手段によって生成されたシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析手段と、
を含むことを特徴とするシステム設計支援装置。
【請求項２】
前記複雑性に関する情報は、複雑性の要因と該要因に基づく性能劣化との関係を示す情報を含むことを特徴とする請求項１記載のシステム設計支援装置。
【請求項３】
前記複雑性に関する情報は、論理合成された場合におけるチップ上の配線率、微細化度および電源電圧を複雑性の要因として含むことを特徴とする請求項１または２記載のシステム設計支援装置。
【請求項４】
前記複雑性に関する情報は、実装上の基板におけるアルミ層数を複雑性の要因として含むことを特徴とする請求項１から３のいずれか１項に記載のシステム設計支援装置。
【請求項５】
前記アーキテクチャに関する条件は、バスインターフェースの設計条件を含み、
前記複雑性解析手段は、複雑性の要因が、該バスインターフェースのデータ転送速度に及ぼす影響において許容範囲内であるか否かを判定することを特徴とする請求項１から４のいずれか１項に記載のシステム設計支援装置。
【請求項６】
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援装置であって、
論理合成における複雑性に関する情報を格納した複雑性情報格納手段と、
前記複雑性に関する情報を参照し、外部から入力された、前記アーキテクチャに関する条件を充足するシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析手段と、
を含むことを特徴とするシステム設計支援装置。
【請求項７】
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援プログラムであって、
論理合成における複雑性に関する情報を格納した複雑性情報格納手段を有するコンピュータに、
前記アーキテクチャに関する条件を充足するシステムのモデルを生成するシステムモデル生成機能と、
前記複雑性に関する情報を参照し、前記システムモデル生成機能によって生成されたシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析機能と、
を実現させることを特徴とするシステム設計支援プログラム。
【請求項８】
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援プログラムであって、
論理合成における複雑性に関する情報を格納した複雑性情報格納手段を有するコンピュータに、
前記複雑性に関する情報を参照し、外部から入力された、前記アーキテクチャに関する条件を充足するシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析機能を実現させることを特徴とするシステム設計支援プログラム。
【請求項９】
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援方法であって、
論理合成における複雑性に関する情報を格納した複雑性情報格納手段をコンピュータに備え、
前記コンピュータが、前記複雑性に関する情報を参照し、前記アーキテクチャに関する条件を充足するシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析ステップを実行することを特徴とするシステム設計支援方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援装置、システム設計支援プログラムおよびシステム設計支援方法に関する。
【背景技術】
【０００２】
従来、システムＬＳＩ（Large Scale Integration）の設計等を行う場合、デバイス間においてデータの転送を行うためのバスインターフェースについては、設計者がデバイス間における転送要求速度を予想し、適切と考えられるバスプロトコルを選択する方法が取られていた。
一方、近年、システムＬＳＩの設計を自動化する技術が提案されつつあり、バスインターフェースについても、設計を自動化することが試みられている。
【０００３】
例えば、特許文献１には、動作記述から周辺回路とデータ転送を行うために、プロトコルが決められたバスに接続するためのインターフェース回路を自動生成する技術が開示されている。
特許文献１に記載された技術では、アプリケーション毎に種々のＣＰＵを採用した場合の動作を記述した動作モデルとなるライブラリを用意しておき、各ライブラリの性能テーブルにおいて、各ライブラリの性能指数が表されている。また、動作のうち、ソフトウェアによる部分とハードウェアによる部分とがライブラリに登録されている。そして、各アプリケーションを各ライブラリで順次置換しながら動作シミュレーションを行うことで、半導体集積回路の性能が評価でき、最適なインターフェースを合成するというものである。ここで、特許文献１に記載された技術においては、性能、電力、コストの３つのパラメータと、その下位概念となるサブパラメータを用いて、設計者の意図を反映する仕様が決定される。
【特許文献１】特開２００１−４４２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、設計されたバスインターフェースが実装される場合、チップ内部の構成が複雑になる程、ライン間クロストークあるいはラジエーションノイズの影響が増大する等、配線の複雑性に起因する性能劣化要因が顕在化することとなる。
しかしながら、特許文献１に記載された技術においては、バスインターフェースの設計と論路合成とが統合的に行われていなかったため、このような配線の複雑性といった要素が反映されることなくバスインターフェースが設計されることとなり、予期された性能を実現できない事態が発生する可能性があった。
【０００５】
また、このような事態は、バスインターフェースの設計に限らず、アーキテクチャの設計を行い、それを実現するために論理合成を行う場合に共通する問題である。
即ち、従来の技術においては、アーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することができなかった。
本発明の課題は、アーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明は、
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援装置であって、前記アーキテクチャに関する条件を充足するシステムのモデルを生成するシステムモデル生成手段（例えば、図７のステップＳ１〜Ｓ４および図８のステップＳ１０１におけるバスインターフェースの生成を実行する制御部１２）と、論理合成における複雑性に関する情報（例えば、図１の記憶部１３が記憶する複雑性解析ライブラリ）を格納した複雑性情報格納手段（例えば、図１の記憶部１３）と、前記複雑性に関する情報を参照し、前記システムモデル生成手段によって生成されたシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析手段（例えば、図８の複雑性解析・回路データ生成処理を実行する制御部１２）とを含むことを特徴としている。
このような構成により、バスアーキテクチャに関する条件および論理合成における複雑性による影響の観点から、必要な性能を実現可能なシステムがチップ上のレイアウトとして取得できる。
【０００７】
したがって、アーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することが可能となる。
また、前記複雑性に関する情報は、複雑性の要因（例えば、配線率や微細化度等）と該要因に基づく性能劣化（例えば、リーク電流による性能劣化）との関係を示す情報を含むことを特徴としている。
【０００８】
これにより、複雑性が増すことにより、実装上、性能が劣化することを適切に考慮してシステムの設計を行うことが可能となる。
また、前記複雑性に関する情報は、論理合成された場合におけるチップ上の配線率、微細化度および電源電圧を複雑性の要因として含むことを特徴としている。
これにより、論理合成された場合の複雑性を規定する主たる要因を適切に考慮してシステムの設計を行うことが可能となる。
【０００９】
また、前記複雑性に関する情報は、実装上の基板におけるアルミ層数を複雑性の要因として含むことを特徴としている。
これにより、配線率に影響を与え得る基板のアルミ層数を考慮してシステムの設計を行うことが可能となる。
前記アーキテクチャに関する条件は、バスインターフェースの設計条件を含み、前記複雑性解析手段は、複雑性の要因が、該バスインターフェースのデータ転送速度に及ぼす影響において許容範囲内であるか否かを判定することを特徴としている。
【００１０】
このような構成により、バスインターフェースの設計を行う際に、バスプロトコル等、バスアーキテクチャに関する条件に加え、バスインターフェースが論理合成された場合の複雑性を考慮してシステムの設計を行うことが可能となる。
また、本発明は、
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援装置であって、論理合成における複雑性に関する情報を格納した複雑性情報格納手段と、前記複雑性に関する情報を参照し、外部から入力された、前記アーキテクチャに関する条件を充足するシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析手段とを含むことを特徴としている。
【００１１】
また、本発明は、
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援プログラムであって、論理合成における複雑性に関する情報を格納した複雑性情報格納手段を有するコンピュータに、前記アーキテクチャに関する条件を充足するシステムのモデルを生成するシステムモデル生成機能と、前記複雑性に関する情報を参照し、前記システムモデル生成機能によって生成されたシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析機能とを実現させることを特徴としている。
【００１２】
また、本発明は、
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援プログラムであって、論理合成における複雑性に関する情報を格納した複雑性情報格納手段を有するコンピュータに、前記複雑性に関する情報を参照し、外部から入力された、前記アーキテクチャに関する条件を充足するシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析機能を実現させることを特徴としている。
【００１３】
また、本発明は、
アーキテクチャに関する条件を含む設計条件を適用してシステム設計を支援するシステム設計支援方法であって、論理合成における複雑性に関する情報を格納した複雑性情報格納手段をコンピュータに備え、前記コンピュータが、前記複雑性に関する情報を参照し、前記アーキテクチャに関する条件を充足するシステムのモデルを論理合成する場合における複雑性の要因が、許容範囲内にあるか否かを判定する複雑性解析ステップを実行することを特徴としている。
【００１４】
このように、本発明によれば、アーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明に係るバスインターフェース設計支援装置の実施の形態を説明する。
まず、構成を説明する。
図１は、本発明に係るバスインターフェース設計支援装置１の機能構成を示すブロック図である。
図１において、バスインターフェース設計支援装置１は、入力部１１と、制御部１２と、記憶部１３と、ＲＡＭ（Random Access Memory）１４と、ＶＲＡＭ（Video Random Access Memory）１５と、表示部１６とを含んで構成される。
【００１６】
入力部１１は、カーソルキーや数字入力キー等を備えたキーボード及びマウス等のポインティングデバイスを含み、キーボードにおいて押下されたキーの押下信号やマウスの位置信号を制御部１２に出力する。例えば、後述するバスインターフェース設計支援処理において、設計対象となるバスインターフェースの設計条件（デバイス間の処理優先順位、回路規模の制約、バストポロジの制約、バス幅、バスクロック周波数等）や、論理合成において複雑性に関わる条件（プロセスルール、電源電圧等の条件）が、ユーザによって入力部１１から入力される。
【００１７】
制御部１２は、バスインターフェース設計支援装置１全体を制御するもので、ＣＰＵ（Central Processing Unit）等のプロセッサによって構成される。この制御部１２は、入力部１１から入力される各種の指示信号に従って、記憶部１３に記憶された各種処理に関するプログラムを読み出して実行する。例えば、制御部１２は、記憶部１３に記憶されたバスインターフェース設計支援処理プログラムを読み出し、バスインターフェース設計支援処理（後述）を実行する。
【００１８】
そして、制御部１２は、各種プログラム等を実行した処理結果を記憶部１３やＲＡＭ１４の所定の領域に格納したり、表示部１６に表示させたりする。
記憶部１３は、ハードディスク等の不揮発性の記憶装置で構成される。この記憶部１３は、バスインターフェース設計支援処理において参照されるバスプロトコルライブラリや複雑性解析ライブラリ、設計対象であるバスインターフェースを適用するプロセッサにおいて実行されるサンプルプログラムのソースファイル、バスインターフェース設計支援装置１の制御のための各種処理に関するプログラムを記憶する。
【００１９】
ここで、バスプロトコル、バスプロトコルライブラリおよび複雑性解析ライブラリについて説明する。
バスプロトコルは、各種バスの規格が定義された情報であり、具体的には、信号の定義（例えば、クロック信号、セレクト信号、リード／ライト指示信号、リードイネーブル信号あるいはライトイネーブル信号等）、各信号の入出力タイミング、バス幅（ビット幅）およびその信号内容（アドレス、データ、制御信号等）、転送速度インデックス（データ転送速度を示す指標）、インターフェース部の回路規模インデックス（インターフェース回路の回路規模を示す指標）が規定されている。なお、スプリットトランザクションを採用する場合には、チャネル設定の仕組みとして、トランザクションに付与するＩＤ情報がさらに定義される。
【００２０】
図２は、基本的な構成のバス（以下、「簡易バス」という。）に関するバスプロトコルの一例を示す模式図であり、図３は、ＡＨＢ（AMBA（Advanced Microcontroller Bus Architecture） High Performance Bus）に関するバスプロトコルの一例を示す模式図である。
図２において、簡易バスの信号定義は、図２（ａ）に示すように、ＣＬＫ（クロック）、ＳＥＬ（スレーブ選択信号：ハイレベルなら該当スレーブが選択され、読み書きが行われる）、ＲＷ（リード／ライト識別信号：ハイレベルなら書き込み、ローレベルなら読み出し動作）、ＡＤＤＲ（アドレス信号）、ＷＤＡＴＡ（書き込みデータ）、ＲＤＡＴＡ（読み出しデータ）となっており、これらの信号について、図２（ｂ）に示すタイミングチャートに従う入出力タイミングが規定されている。なお、転送速度と回路規模とはトレードオフの関係にあり、ここでは具体的な数値を示していないが、例えば、簡易バスの転送速度を過度に高速化すると、その効果に比して回路規模の増大が著しいものとなる。そのため、転送速度インデックスとしては、低速度から中速度を示す数値（例えば、低速度を示す“１”から高速度を示す“５”までの５段階のランク付けにおいて、“１”〜“３”）をバスプロトコルに規定すること等が可能である。また、回路規模インデックスとしては、小規模から中規模を示す数値（例えば、小規模を示す“１”から大規模を示す“５”までの５段階のランク付けにおいて、“１”〜“３”）をバスプロトコルに規定すること等が可能である。
【００２１】
また、図３において、ＡＨＢの信号定義は、図３（ａ）に示すように、ＨＣＬＫ（クロック）、ＨＡＤＤＲ（アドレス信号）、ＨＲＤＡＴＡ（読み出しデータ）、ＨＷＤＡＴＡ（書き込みデータ）、Ｃｏｎｔｒｏｌ（制御信号）、ＨＲＥＳＰ（応答信号）となっており、これらの信号について、図３（ｂ）に示すタイミングチャートに従う入出力タイミングが規定されている。なお、ＡＨＢの場合、簡易バスに比して制御がやや複雑になるため、転送速度が過度に低速度である場合、高速・高効率といったＡＨＢを採用する利点が相殺されることとなる。そのため、転送速度インデックスとしては、中速度から高速度を示す数値（例えば、低速度を示す“１”から高速度を示す“５”までの５段階のランク付けにおいて、“３”〜“５”）をバスプロトコルに規定すること等が可能である。また、回路規模インデックスとしては、中規模から大規模を示す数値（例えば、小規模を示す“１”から大規模を示す“５”までの５段階のランク付けにおいて、“３”〜“５”）をバスプロトコルに規定すること等が可能である。
【００２２】
バスプロトコルライブラリとは、複数種類のバスプロトコルが格納されているデータベースであり、バスインターフェース設計支援処理において、バスプロトコルライブラリに格納されたバスプロトコルのうち、与えられた設計条件に適合するいずれかのバスプロトコルが選択される。
なお、バスプロトコルにおける転送速度および回路規模のランクは、バスプロトコルライブラリに格納された他のバスプロトコルに基づくバスとの比較において、相対的に位置付けられるものである。そのため、簡易バスおよびＡＨＢについて述べた上述のランクは、バスプロトコルライブラリに格納された他のバスプロトコルとの関係によって相対的に変化する。
【００２３】
複雑性解析ライブラリとは、想定するバスインターフェースが論理合成された場合に発生する、各種の複雑性に基づく性能劣化要因が格納されたデータベースであり、バスインターフェース設計支援処理において、バスの設計条件に基づいて生成されたバスインターフェースを実装した場合に、必要な性能を実現できるか否かを検証するために参照される。
【００２４】
具体的には、複雑性解析ライブラリには、バスインターフェースを論理合成した場合のチップにおける配線率を示す指標値が格納された配線率テーブル、微細化度を示す指標値が格納された微細化度テーブル、電源電圧の指標値が格納された電源電圧テーブルが含まれている。
図４は、配線率を示す指標値が格納された配線率テーブルを示す図である。
【００２５】
配線率は、チップ全体に占める配線面積の割合である平均配線率（例えば図４中のＡ１〜Ａ４）と、チップにおいて最も配線密度の高い所定領域の配線密度である最高配線密度（例えば、図４中のＭ１〜Ｍ３）とによって決定されるものであり、平均配線率および最高配線密度の関係から、配線率テーブルによって所定の配線率の指標値（例えば、図４中のＷ１〜Ｗ１２）が与えられる。
【００２６】
また、図５は、微細化度を示す指標値が格納された微細化度テーブルを示す図である。
微細化度は、論理合成に用いるプロセスルール（具体的には０．３５μｍ、０．１３μｍ等の値を示す図５中のＰ１〜Ｐ３）とリーク電流の特性（スタンダードプロセス、低リークプロセス等）とによって決定されるものであり、プロセスルールおよびリーク電流の特性の関係から、微細化度テーブルによって所定の指標値（例えば、図５中のＬ１〜Ｌ６）が与えられる。
【００２７】
また、図６は、電源電圧を示す指標値が格納された電源電圧テーブルを示す図である。
電源電圧についても、その電圧値の高さ（例えば、３．３Ｖあるいは５Ｖ等）から、電源電圧テーブルによって所定の指標値（例えば、図６中のＢ１，Ｂ２）が与えられる。
図１に戻り、ＲＡＭ１４は、制御部１２における処理に伴う各種データを記憶するもので、制御部１２により実行される各種処理において生成されたデータを一時的に格納する。
ＶＲＡＭ１５は、表示部１６で表示される表示データを格納するビデオメモリである。
表示部１６は、例えばドットマトリクスタイプのカラー液晶表示セル等から構成され、ＶＲＡＭ１５に格納された各種データを表示する。
【００２８】
次に、動作を説明する。
図７は、制御部１２が実行するバスインターフェース設計支援処理を示すフローチャートである。
バスインターフェース設計支援処理は、入力部１１によって処理の実行が指示入力されることに対応して開始される。
【００２９】
図７において、バスインターフェース設計支援処理が開始されると、制御部１２は、バスインターフェースの設計条件および論理合成における複雑性に関わる条件（採用するプロセスルール、リーク電流の特性および電源電圧）の設定を受け付け（ステップＳ１）、バスインターフェースの設計における優先条件の設定を受け付ける（ステップＳ２）。ここで、優先条件とは、スピードを優先する（大きいバス幅を選択する、高い動作クロック速度を選択する、アドレスバスとデータバスとを分離するといった条件を優先する）、回路規模を優先する（より簡易でインターフェース回路が小規模となるバスプロトコルを優先する）といった条件である。
【００３０】
そして、制御部１２は、設計対象となるバスの性能を解析する（ステップＳ３）。即ち、制御部１２は、設計対象となるバスインターフェースが適用されるシステムにおいて実行されるアプリケーションのサンプルプログラムを解析し、バスに接続されたメモリにおける特定のメモリ領域（接続される各デバイスのドライバに対応する領域）のアドレスへのアクセスをカウントする。具体的には、サンプルプログラムに含まれる命令を解析し、ロード命令およびストア命令の数をカウントする。そして、制御部１２は、カウントされたアクセス数を基に、必要なデータ転送速度を算出する。
【００３１】
次に、制御部１２は、記憶部１３に記憶されたバスプロトコルライブラリを参照し、ステップＳ１において設定された設計条件に従って、ステップＳ３において算出されたデータ転送速度を充足するバスプロトコルを選択する（ステップＳ４）。
次いで、制御部１２は、ステップＳ１において設定された複雑性に関する条件を反映させて、ステップＳ４において選択されたバスプロトコルに従うバスインターフェースの設計データを生成し、チップ上にレイアウトする処理（複雑性解析・回路データ生成処理）を実行する（ステップＳ５）。
そして、制御部１２は、バスインターフェース生成処理を終了する。
【００３２】
次に、バスインターフェース設計支援処理のサブフローである複雑性解析・回路データ生成処理について説明する。
図８は、複雑性解析・回路データ生成処理を示すフローチャートである。
複雑性解析・回路データ生成処理は、バスインターフェース設計支援処理において呼び出されることによって開始される。
【００３３】
図８において、複雑性解析・回路データ生成処理が開始されると、制御部１２は、設計条件および優先条件を反映させて、バスインターフェース設計支援処理のステップＳ４において選択されたバスプロトコルに従うバスインターフェースの設計データを生成して、チップにおけるレイアウト（配置配線）を行い（ステップＳ１０１）、バスインターフェース設計支援処理のステップＳ１において設定された複雑性に関わる条件を取得する（ステップＳ１０２）。
【００３４】
次に、制御部１２は、生成されたバスインターフェースの設計データから、チップにおける平均配線率を算出し（ステップＳ１０３）、さらに、最大配線密度の領域を特定する（ステップＳ１０４）。
そして、制御部１２は、配線率テーブルを参照して平均配線率および最大配線密度から配線率（指標値）を決定し（ステップＳ１０５）、続いて、プロセスルールおよびリーク電流の特性を基に微細化度テーブルを参照して微細化度の指標値を決定する（ステップＳ１０６）。
【００３５】
さらに、制御部１２は、電源電圧テーブルを参照して電源電圧の指標値を決定する（ステップＳ１０７）。
そして、制御部１２は、配線率、微細化度および電源電圧の指標値からリーク電流による影響が基準値を超えるものであるか否かの判定を行う（ステップＳ１０８）。
ここで、リーク電流による影響は、微細化度および電源電圧に大きく依存するものであるため、これらの要因を適切に反映させてステップＳ１０８の判定を行う必要がある。そのため、例えば、数値としてレベル分けされた微細化度の指標値および電源電圧の指標値を加算することにより、これらの要因を反映した指標値（以下、「リーク主要因」と言う。）を算出し、配線率とリーク主要因との関係から、リーク電流の影響を示す新たな指標値（以下、「リークレベル」と言う。）を与えるリーク電流テーブル（図９参照）を参照して、リーク電流のレベルを定めることが可能である。そして、このリークレベルと、予め定められた基準値とを比較することにより、ステップＳ１０８の判定を行うことが可能である。
【００３６】
なお、図９は、配線率（Ｗ１〜Ｗ１２）とリーク主要因（Ｒ１〜Ｒｎ）との関係からリークレベル（ＲＬ１〜ＲＬｘ）を与えるリーク電流テーブルを示す図である。
次に、ステップＳ１０８において、リーク電流による影響が基準値を超えるものであると判定した場合、制御部１２は、バスプロトコルの変更、バスインターフェースの設計データの再生成あるいはチップにおける再レイアウトのいずれかの処理を行い（ステップＳ１０９）、ステップＳ１０３の処理に戻る。
【００３７】
ここで、ステップＳ１０９において、いずれの処理を行うかについては、ユーザに選択させる画面表示を行って、ユーザからの選択入力により決定することや、３つの処理に優先順位を設定しておき、その優先順位の順に自動的に選択して処理を行うこと等が可能である。
ステップＳ１０８において、リーク電流による影響が基準値を超えるものでないと判定した場合、制御部１２は、複雑性解析・回路データ生成処理を終了し、バスインターフェース設計支援処理に戻る。
【００３８】
これにより、適切なバスプロトコルを採用したバスインターフェースの回路をチップ化するためのレイアウトが決定される。
以上のように、本発明を適用したバスインターフェース設計支援装置１は、想定するバスインターフェースが論理合成された場合に発生する、各種の複雑性に基づく性能劣化要因が格納された複雑性解析ライブラリを記憶している。そして、バスインターフェースの設計において、バスプロトコルとして論理的に充足するべき条件に加え、そのバスプロトコルが論理合成された場合に、実装上の性能劣化要因となるリーク電流の影響を、複雑性解析ライブラリを参照して反映させる。
【００３９】
これにより、リーク電流による影響の観点からも、必要な性能を実現可能なバスインターフェースがチップ上のレイアウトとして取得できる。
したがって、バスアーキテクチャの設計から論理合成までの条件を統合的に適用してシステム設計を支援することが可能となる。
また、設計されたバスインターフェースに対する信頼性を向上させることが可能であると共に、チップの製造工程において、複雑な設計に起因するマスク代価格の上昇、パターン修正等のリスクを回避することが可能となる。
なお、本実施の形態における配線率テーブル、微細化度テーブル、電源電圧テーブルおよびリーク電流テーブル等の各種テーブルに格納される指標値は、最終的にリーク電流の影響を基準値との関係において適切に判定できるものであれば良いが、実際に使用される製造ラインや半導体の製膜技術等の特性から実測値を取得し、その値に即した指標値とすることが望ましい。
【００４０】
また、本実施の形態においては考慮の対象としていないが、ゲートサイズや配線幅が配線率に影響することに鑑み、配線率の指標値を決定する際に、基板におけるアルミ層の数を反映させることとしても良い。
さらに、本実施の形態においては、バスインターフェースの設計と複雑性の解析とを１つの装置上で行うものとして説明したが、複雑性の解析機能（複雑性解析・回路データ生成処理における機能）のみを行う装置とし、他の装置において設計されたバスインターフェースを検証することにより、論理合成における条件を適用してシステム設計を支援する装置とすることも可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明に係るバスインターフェース設計支援装置１の機能構成を示すブロック図である。
【図２】簡易バスに関するバスプロトコルの一例を示す模式図である。
【図３】ＡＨＢに関するバスプロトコルの一例を示す模式図である。
【図４】配線率を示す指標値が格納された配線率テーブルを示す図である。
【図５】微細化度を示す指標値が格納された微細化度テーブルを示す図である。
【図６】電源電圧を示す指標値が格納された電源電圧テーブルを示す図である。
【図７】制御部１２が実行するバスインターフェース設計支援処理を示すフローチャートである。
【図８】複雑性解析・回路データ生成処理を示すフローチャートである。
【図９】配線率とリーク主要因との関係からリークレベルを与えるリーク電流テーブルを示す図である。
【符号の説明】
【００４２】
１  バスインターフェース設計支援装置、１１  入力部、１２  制御部、１３  記憶部、１４  ＲＡＭ、１５  ＶＲＡＭ、１６  表示部
【図１】
2006215852.tif 000003
【図２】
2006215852.tif 000004
【図３】
2006215852.tif 000005
【図４】
2006215852.tif 000006
【図５】
2006215852.tif 000007
【図６】
2006215852.tif 000008
【図７】
2006215852.tif 000009
【図８】
2006215852.tif 000010
【図９】
2006215852.tif 000011