(57)【要約】【課題】耐ノイズ性の高い差動信号を用いて高速通信、高精度測距等に用いられる短パルスを生成するパルス生成器を提供する。【解決手段】  本発明のパルス生成器１は、デジタルパターン生成部２、高速差動Ｉ／Ｏ部３、及びＤＣブロック部４から構成される。デジタルパターン生成部２に保存されたパルスパターン情報をもとに、例えば０と１の組み合わせによるパルスパターン５を生成して高速差動Ｉ／Ｏ部３に出力する。高速差動Ｉ／Ｏ部３は、デジタルパターン生成部２から入力したパルスパターン５をもとに差動信号６を生成してＤＣブロック部４に出力する。ＤＣブロック部４では、入力された差動信号６に基づいてパルス信号８を出力する。【選択図】      図１
2006191484.tif 000002
【特許請求の範囲】
【請求項１】
高速通信等に用いられる短パルスを所定のパルスパターンに従って生成するパルス生成器であって、
所定の基準電圧を中心にお互いに反対方向に所定幅だけ変化しているＰ信号とＮ信号からなる差動信号を前記パルスパターンに従って反転させて出力する高速差動Ｉ／Ｏ部と、
前記高速差動Ｉ／Ｏ部から前記Ｐ信号あるいは前記Ｎ信号のいずれかを入力してパルス信号を生成するＤＣブロック部と
からなることを特徴とするパルス生成器。
【請求項２】
前記パルスパターンを保存又は設定可能なデジタルパターン生成部を追加し、
前記デジタルパターン生成部で前記パルスパターンを変更することで前記パルス信号の発生周期、パルス形状及びパルス幅の変更を可能とする、
ことを特徴とする請求項１に記載のパルス生成器。
【請求項３】
高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを生成するパルス生成器であって、
前記Ｂｉ−ｐｈａｓｅパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、
前記周期パターンを入力して所定のビット分シフトした別の周期パターンを生成するビットシフト部と、
前記周期パターンに従って前記差動信号を反転させて出力する第一の高速差動Ｉ／Ｏ部と、
前記別の周期パターンに従って別の前記差動信号を反転させて出力する第二の高速差動Ｉ／Ｏ部と、
前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、
前記別の差動信号のＮ信号を入力して別のパルス信号を生成する第二のＤＣブロック部と、
前記第一のＤＣブロック部で生成した前記パルス信号と前記第二のＤＣブロック部で生成した前記別のパルス信号とを入力し合成して前記Ｂｉ−ｐｈａｓｅパルスを生成するＲＦ合成器と
からなることを特徴とするパルス生成器。
【請求項４】
前記第一のＤＣブロック部は前記差動信号のＮ信号を入力して前記別のパルス信号を生成し、
前記第二のＤＣブロック部は前記別の差動信号のＰ信号を入力して前記パルス信号を生成する、
ことを特徴とする請求項３に記載のパルス生成器。
【請求項５】
前記第一のＤＣブロック部は２つのＤＣブロック素子を有して前記差動信号のＰ信号及びＮ信号を前記２つのＤＣブロック素子のそれぞれに入力して２種類のパルス信号を生成し、
前記第二のＤＣブロック部は別の２つのＤＣブロック素子を有して前記別の差動信号のＰ信号及びＮ信号を前記別の２つのＤＣブロック素子のそれぞれに入力して別の２種類のパルス信号を生成し、
前記ＲＦ合成器に代えて、前記第一のＤＣブロック部で前記差動信号のＰ信号から生成された前記２種類のパルス信号の一方と前記第二のＤＣブロック部で前記別の差動信号のＮ信号から生成された前記別の２種類のパルス信号の他方とを入力し合成して前記Ｂｉ−ｐｈａｓｅパルスを生成する第一のＲＦ合成器と、
前記第一のＤＣブロック部で前記差動信号のＮ信号から生成された前記２種類のパルス信号の他方と前記第二のＤＣブロック部で前記別の差動信号のＰ信号から生成された前記別の２種類のパルス信号の一方とを入力し合成して別の前記Ｂｉ−ｐｈａｓｅパルスを生成する第ニのＲＦ合成器と、
外部から入力する通信データに基づいて前記第一のＲＦ合成器から入力する前記Ｂｉ−ｐｈａｓｅパルスか前記第二のＲＦ合成器から入力する前記別のＢｉ−ｐｈａｓｅパルスかのいずれかを選択して出力するＲＦスイッチとを追加する
ことを特徴とする請求項３または請求項４に記載のパルス生成器。
【請求項６】
高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを出力するパルス生成器であって、
外部から入力する通信データに基づいてパルスパターンを生成するセレクタ部と、
前記パルスパターンに従って前記差動信号を反転させて出力する第一から第四までの高速差動Ｉ／Ｏ部と、
前記第一の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、
前記第ニの高速差動Ｉ／Ｏ部から前記差動信号のＮ信号を入力してパルス信号を生成する第ニのＤＣブロック部と、
前記第三の高速差動Ｉ／Ｏ部から前記差動信号のＮ信号を入力してパルス信号を生成する第三のＤＣブロック部と、
前記第四の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第四のＤＣブロック部と、
前記第一から第四までのＤＣブロック部で生成された前記パルス信号を入力して合成するＲＦ合成器とを備え、
前記セレクタ部で生成される前記パルスパターンは、前記通信データに基づいて前記第一又は第三の高速差動Ｉ／Ｏ部のいずれかを選択して前記差動信号を反転させて出力させ、所定のビット後にそれぞれ前記第二又は第四の高速差動Ｉ／Ｏ部で前記差動信号を反転させて出力させるよう構成している、
ことを特徴とするパルス生成器。
【請求項７】
高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを出力するパルス生成器であって、
前記Ｂｉ−ｐｈａｓｅパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、
前記周期パターンに従って前記差動信号を反転させて出力する高速差動Ｉ／Ｏ部と、
前記差動信号のＰ信号又はＮ信号を入力してパルス信号を生成するＤＣブロック部と、
前記ＤＣブロック部から出力される前記パルス信号を整形するフィルタ部と、
前記フィルタ部で整形された信号を入力して前記Ｂｉ−ｐｈａｓｅパルスを生成する微分回路と
からなることを特徴とするパルス生成器。
【請求項８】
前記ＤＣブロック部は２つのＤＣブロック素子を内設し、
別のフィルタ部と別の微分回路、及びＲＦスイッチを追加し、
前記２つのＤＣブロック素子の一方は前記高速差動Ｉ／Ｏ部からＰ信号を入力する一方、前記２つのＤＣブロック素子の他方は前記高速差動Ｉ／Ｏ部からＮ信号を入力し、
前記２つのＤＣブロック素子の一方から出力される前記パルス信号を前記フィルタ部及び前記微分回路を経由させて前記Ｂｉ−ｐｈａｓｅパルスを生成し、
前記２つのＤＣブロック素子の他方から出力される前記パルス信号を前記別のフィルタ部及び別の微分回路を経由させて別の前記Ｂｉ−ｐｈａｓｅパルスを生成し、
前記Ｂｉ−ｐｈａｓｅパルスと前記別のＢｉ−ｐｈａｓｅパルスとを前記ＲＦスイッチに入力して外部から前記ＲＦスイッチに別に入力した通信データに基づいていずれかを選択させる
ことを特徴とする請求項７に記載のパルス生成器。
【請求項９】
高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを出力するパルス生成器であって、
外部から入力する通信データに基づいてパルスパターンを生成するセレクタ部と、
前記パルスパターンに従って前記差動信号を反転させて出力する第一及び第二の高速差動Ｉ／Ｏ部と、
前記第一の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、
前記第ニの高速差動Ｉ／Ｏ部から前記差動信号のＮ信号を入力してパルス信号を生成する第ニのＤＣブロック部と、
前記第一及び第二のＤＣブロック部で生成された前記パルス信号をそれぞれ入力して波形を整形する第一及び第二のフィルタ部と、
前記第一及び第二のフィルタ部で整形された信号をそれぞれ入力して前記Ｂｉ−ｐｈａｓｅパルスを生成する第一及び第二の微分回路と、
前記第一及び第二の部分回路で生成された前記Ｂｉ−ｐｈａｓｅパルスを入力して合成するＲＦ合成器とを備え、
前記セレクタ部で生成される前記パルスパターンは、前記通信データに基づいて前記第一又は第ニのいずれかの高速差動Ｉ／Ｏ部の前記差動信号を反転させるよう構成している、
ことを特徴とするパルス生成器。
【請求項１０】
ＰＰＭ（Ｐｕｌｓｅ  Ｐｏｓｉｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ）パルスを出力するパルス生成器であって、
前記ＰＰＭパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、
前記周期パターンを入力して変調データに基づく所定のビット分シフトした別の周期パターンを生成するビットシフト部と、
前記周期パターンに従って前記差動信号を反転させて出力する第一の高速差動Ｉ／Ｏ部と、
前記別の周期パターンに従って別の前記差動信号を反転させて出力する第二の高速差動Ｉ／Ｏ部と、
前記第一の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、
前記第ニの高速差動Ｉ／Ｏ部から前記別の差動信号のＰ信号を入力して別のパルス信号を生成する第ニのＤＣブロック部と、
外部から入力する通信データに基づいて前記第一のＤＣブロック部から入力する前記パルス信号か前記第ニのＤＣブロック部から入力する前記別のパルス信号かのいずれかを選択して出力するＲＦスイッチと
からなることを特徴とするパルス生成器。
【請求項１１】
外部から入力する通信データに基づいてパルスパターンを生成するセレクタ部と、
前記パルスパターンに従って前記差動信号を反転させて出力する第一及び第二の高速差動Ｉ／Ｏ部と、
前記第一及び第二の高速差動Ｉ／Ｏ部からそれぞれ前記差動信号のＰ信号を入力してパルス信号を生成する第一及び第二のＤＣブロック部と、
前記第一及び第二のＤＣブロック部で生成された前記パルス信号を入力して合成するＲＦ合成器とを備え、
前記セレクタ部で生成される前記パルスパターンは、前記通信データに基づいて、前記第一の高速差動Ｉ／Ｏ部の前記差動信号を反転させるか、又は第ニの高速差動Ｉ／Ｏ部を変調データに基づく所定のビット分だけ遅らせて前記差動信号を反転させるように構成している、
ことを特徴とする請求項１０に記載のパルス生成器。
【請求項１２】
所定のパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、
前記周期パターンに従って前記差動信号を反転させて出力する第一及び第二の高速差動Ｉ／Ｏと、
前記第一の高速差動Ｉ／ＯからＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、
前記第二の高速差動Ｉ／ＯからＮ信号を入力して別のパルス信号を生成する第二のＤＣブロック部と、
前記第一のＤＣブロック部で生成した前記パルス信号と前記第二のＤＣブロック部で生成した前記別のパルス信号とを入力し合成するＲＦ合成器とを備え、
前記周期パターンは前記第一の高速差動Ｉ／Ｏと前記第二の高速差動Ｉ／Ｏのそれぞれに対して個別のパターンが設定されている
ことを特徴とするパルス生成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐ノイズ性の高い差動信号を用いてパルスを生成するパルス生成器及びパルス生成方法に関するものであり、特に超広帯域通信及び高精度測距に用いられる短パルスを生成するパルス生成器及びパルス生成方法の技術分野に関するものである。
【背景技術】
【０００２】
近年、新しいコンセプトの無線通信技術として、数ＧＨｚの帯域を利用した超広帯域無線システムであるＵＷＢ（Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）無線システムが注目されている。ＵＷＢは、パルス幅がナノ秒程度かそれ以下の超短パルス波を利用したインパルス無線方式である。該インパルスの位置や、位相、振幅などに情報を変調することで通信が可能となる。さらに、ＵＷＢ無線システムではインパルスの送信した時間と該送信波が所定の物体表面で反射し、再び送信源で受信されるまでの時間を計測することによって、所定の物体とＵＷＢ波送信源間の測距が高精度に可能であるという特徴がある。
【０００３】
従来、この通信、ならびに測距に適したインパルス波を生成する方法として、コンデンサやスイッチを用いた方法が良く知られている。また、特に通信用のＵＷＢに使用されるインパルス波の生成方法として、例えば非特許文献１に記載されているような方法が開示されている。非特許文献１に記載の方法では、発信器とオン／オフスイッチを用いて、所望の周波数で所望の帯域幅を持つパルス波を生成している。この他、高周波対応のＤＡコンバータを用いて短パルスを生成する方法も知られている。
【０００４】
一方、最近、ギガイーサネット（登録商標）等の物理層チップや、ＬＣＤディスプレイ装置と他の制御デバイス間の通信を高速、安定に行うことを目的としてＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）などの低電圧差動信号を用いた高速シリアル通信が用いられている。低電圧差動信号を用いる理由として、低電圧化で高速信号生成の負荷を低減しデータの高速化を達成する一方、振幅の低下で弱まった各パルスにおいて、耐ノイズ性を増強するため、信号を差動パルスとして取り扱うことにより、伝送路で信号に付加されてしまうコモンモードノイズを低減する技術である。
【０００５】
前記ＬＤＶＳを用いた場合には、１vの基準電圧に対し、振幅４００〜８００ｍV（８００〜１６００ｍＶｐｐ）の差動パルスを用いて、100ps程度のパルス幅の信号を生成することができる。この高速差動Ｉ／Ｏを用いることで、高速シリアル通信を実施した場合には10Gbps程度の通信が可能である。このような通常の高速シリアル伝送信号は、連続的に８Ｂ―１０Ｂ変換等の技術を用いてＤＣバランスを考慮した連続波シリアル伝送波形である。
【０００６】
【非特許文献１】「Ｇａｔｅｄ  ＵＷＢ  Ｐｕｌｓｅ  Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｉｏｎ」、Ｙｕｎ  Ｈｗａ  Ｃｈｏｉ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＵＷＢＳＴ＆ＩＷＵＷＢＳ’０４、Ｋｙｏｔｏ、ｐｐ.１２２−１２４．
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＵＷＢシステムに求められる波形は、所定の発生間隔で生成されるインパルス波形である必要がある。該インパルス波として、例えば５ＧＨｚ以上のＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）帯域となるパルスを利用する場合、ベースバンド帯域におけるパルス幅は約400ｐｓ以下でなければならず、該パルスを所定の間隔、例えば１０μｓ間隔で正確に生成する必要がある。上記従来のコンデンサを用いて充放電させる方法では、気温や周辺回路の影響によるジッタや、振幅変動も大きく、上記の短パルスを安定して発生させるのはきわめて困難である。
【０００８】
また、非特許文献１に記載の短パルスを生成する方法では、スイッチの特性ばらつきや、高度な高周波フィルタが波形を決定するため、パルス波の波形等を柔軟に調整することが困難である。
さらに、高周波対応のＤＡコンバータを用いてパルス波を生成する方法もあるが、高周波対応のＤＡコンバータはディジタル振幅データ生成が非常に高速でなければならない上、ＤＡコンバータ自体が高価であり、コスト面で大きな課題となっていた。
【０００９】
そこで、本発明はこれらの問題を解決するためになされたものであり、パルス発生を安定して制御することで、耐ノイズ性の高い差動Ｉ／Ｏ信号を用いてパルスを生成するパルス生成器を提供するものであり、特に距離計測と通信を同時に行うシステムに最適な短パルスを生成するパルス生成器を提供する。
【課題を解決するための手段】
【００１０】
この発明のパルス生成器の第１の態様は、高速シリアル通信等に用いられる連続パルスの短パルスを所定のパルスパターンに従って生成するパルス生成器であって、所定の基準電圧を中心にお互いに反対方向に所定幅だけ変化しているＰ信号とＮ信号からなる差動信号を前記パルスパターンに従って反転させて出力する高速差動Ｉ／Ｏ部と、前記高速差動Ｉ／Ｏ部から前記Ｐ信号あるいは前記Ｎ信号のいずれかを入力してパルス信号を生成するＤＣブロック部とからなることを特徴とするパルス生成器である。
【００１１】
第２の態様は、前記パルスパターンを保存又は設定可能なデジタルパターン生成部を追加し、前記デジタルパターン生成部で前記パルスパターンを変更することで前記パルス信号の発生周期、パルス形状及びパルス幅の変更を可能とする、ことを特徴とするパルス生成器である。
【００１２】
第３の態様は、高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを生成するパルス生成器であって、前記Ｂｉ−ｐｈａｓｅパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、前記周期パターンを入力して所定のビット分シフトした別の周期パターンを生成するビットシフト部と、前記周期パターンに従って前記差動信号を反転させて出力する第一の高速差動Ｉ／Ｏ部と、前記別の周期パターンに従って別の前記差動信号を反転させて出力する第二の高速差動Ｉ／Ｏ部と、前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、前記別の差動信号のＮ信号を入力して別のパルス信号を生成する第二のＤＣブロック部と、前記第一のＤＣブロック部で生成した前記パルス信号と前記第二のＤＣブロック部で生成した前記別のパルス信号とを入力し合成して前記Ｂｉ−ｐｈａｓｅパルスを生成するＲＦ合成器とからなることを特徴とするパルス生成器である。
【００１３】
第４の態様は、前記第一のＤＣブロック部は前記差動信号のＮ信号を入力して前記別のパルス信号を生成し、前記第二のＤＣブロック部は前記別の差動信号のＰ信号を入力して前記パルス信号を生成することを特徴とするパルス生成器である。
【００１４】
第５の態様は、前記第一のＤＣブロック部は２つのＤＣブロック素子を有して前記差動信号のＰ信号及びＮ信号を前記２つのＤＣブロック素子のそれぞれに入力して２種類のパルス信号を生成し、前記第二のＤＣブロック部は別の２つのＤＣブロック素子を有して前記別の差動信号のＰ信号及びＮ信号を前記別の２つのＤＣブロック素子のそれぞれに入力して別の２種類のパルス信号を生成し、前記ＲＦ合成器に代えて、前記第一のＤＣブロック部で前記差動信号のＰ信号から生成された前記２種類のパルス信号の一方と前記第二のＤＣブロック部で前記別の差動信号のＮ信号から生成された前記別の２種類のパルス信号の他方とを入力し合成して前記Ｂｉ−ｐｈａｓｅパルスを生成する第一のＲＦ合成器と、前記第一のＤＣブロック部で前記差動信号のＮ信号から生成された前記２種類のパルス信号の他方と前記第二のＤＣブロック部で前記別の差動信号のＰ信号から生成された前記別の２種類のパルス信号の一方とを入力し合成して別の前記Ｂｉ−ｐｈａｓｅパルスを生成する第ニのＲＦ合成器と、外部から入力する通信データに基づいて前記第一のＲＦ合成器から入力する前記Ｂｉ−ｐｈａｓｅパルスか前記第二のＲＦ合成器から入力する前記別のＢｉ−ｐｈａｓｅパルスかのいずれかを選択して出力するＲＦスイッチとを追加することを特徴とするパルス生成器である。
【００１５】
第６の態様は、高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを出力するパルス生成器であって、外部から入力する通信データに基づいてパルスパターンを生成するセレクタ部と、前記パルスパターンに従って前記差動信号を反転させて出力する第一から第四までの高速差動Ｉ／Ｏ部と、前記第一の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、前記第ニの高速差動Ｉ／Ｏ部から前記差動信号のＮ信号を入力してパルス信号を生成する第ニのＤＣブロック部と、前記第三の高速差動Ｉ／Ｏ部から前記差動信号のＮ信号を入力してパルス信号を生成する第三のＤＣブロック部と、前記第四の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第四のＤＣブロック部と、前記第一から第四までのＤＣブロック部で生成された前記パルス信号を入力して合成するＲＦ合成器とを備え、前記セレクタ部で生成される前記パルスパターンは、前記通信データに基づいて前記第一又は第三の高速差動Ｉ／Ｏ部のいずれかを選択して前記差動信号を反転させて出力させ、所定のビット数後にそれぞれ前記第二又は第四の高速差動Ｉ／Ｏ部で前記差動信号を反転させて出力させるよう構成していることを特徴とするパルス生成器である。
【００１６】
第７の態様は、高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを出力するパルス生成器であって、前記Ｂｉ−ｐｈａｓｅパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、前記周期パターンに従って前記差動信号を反転させて出力する高速差動Ｉ／Ｏ部と、前記差動信号のＰ信号又はＮ信号を入力してパルス信号を生成するＤＣブロック部と、前記ＤＣブロック部から出力される前記パルス信号を整形するフィルタ部と、前記フィルタ部で整形された信号を入力して前記Ｂｉ−ｐｈａｓｅパルスを生成する微分回路とからなることを特徴とするパルス生成器である。
【００１７】
第８の態様は、前記ＤＣブロック部は２つのＤＣブロック素子を内設し、別のフィルタ部と別の微分回路、及びＲＦスイッチを追加し、前記２つのＤＣブロック素子の一方は前記高速差動Ｉ／Ｏ部からＰ信号を入力する一方、前記２つのＤＣブロック素子の他方は前記部高速差動Ｉ／Ｏ部からＮ信号を入力し、前記２つのＤＣブロック素子の一方から出力される前記パルス信号を前記フィルタ部及び前記微分回路を経由させて前記Ｂｉ−ｐｈａｓｅパルスを生成し、前記２つのＤＣブロック素子の他方から出力される前記パルス信号を前記別のフィルタ部及び別の微分回路を経由させて別の前記Ｂｉ−ｐｈａｓｅパルスを生成し、前記Ｂｉ−ｐｈａｓｅパルスと前記別のＢｉ−ｐｈａｓｅパルスとを前記ＲＦスイッチに入力して外部から前記ＲＦスイッチに別に入力した通信データに基づいていずれかを選択させることを特徴とするパルス生成器である。
【００１８】
第９の態様は、高速通信等に用いられるＢｉ−ｐｈａｓｅパルスを出力するパルス生成器であって、外部から入力する通信データに基づいてパルスパターンを生成するセレクタ部と、前記パルスパターンに従って前記差動信号を反転させて出力する第一及び第二の高速差動Ｉ／Ｏ部と、前記第一の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、前記第ニの高速差動Ｉ／Ｏ部から前記差動信号のＮ信号を入力してパルス信号を生成する第ニのＤＣブロック部と、前記第一及び第二のＤＣブロック部で生成された前記パルス信号をそれぞれ入力して波形を整形する第一及び第二のフィルタ部と、前記第一及び第二のフィルタ部で整形された信号をそれぞれ入力して前記Ｂｉ−ｐｈａｓｅパルスを生成する第一及び第二の微分回路と、前記第一及び第二の部分回路で生成された前記Ｂｉ−ｐｈａｓｅパルスを入力して合成するＲＦ合成器とを備え、前記セレクタ部で生成される前記パルスパターンは、前記通信データに基づいて前記第一又は第ニのいずれかの高速差動Ｉ／Ｏ部の前記差動信号を反転させるよう構成していることを特徴とするパルス生成器である。
【００１９】
第１０の態様は、ＰＰＭ（Ｐｕｌｓｅ  Ｐｏｓｉｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ）パルスを出力するパルス生成器であって、前記ＰＰＭパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、前記周期パターンを入力して送信データに基づく所定のビット分シフトした別の周期パターンを生成するビットシフト部と、前記周期パターンに従って前記差動信号を反転させて出力する第一の高速差動Ｉ／Ｏ部と、前記別の周期パターンに従って別の前記差動信号を反転させて出力する第二の高速差動Ｉ／Ｏ部と、前記第一の高速差動Ｉ／Ｏ部から前記差動信号のＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、前記第ニの高速差動Ｉ／Ｏ部から前記別の差動信号のＰ信号を入力して別のパルス信号を生成する第ニのＤＣブロック部と、外部から入力する通信データに基づいて前記第一のＤＣブロック部から入力する前記パルス信号か前記第ニのＤＣブロック部から入力する前記別のパルス信号かのいずれかを選択して出力するＲＦスイッチとからなることを特徴とするパルス生成器である。
【００２０】
第１１の態様は、外部から入力する通信データに基づいてパルスパターンを生成するセレクタ部と、前記パルスパターンに従って前記差動信号を反転させて出力する第一及び第二の高速差動Ｉ／Ｏ部と、前記第一及び第二の高速差動Ｉ／Ｏ部からそれぞれ前記差動信号のＰ信号を入力してパルス信号を生成する第一及び第二のＤＣブロック部と、前記第一及び第二のＤＣブロック部で生成された前記パルス信号を入力して合成するＲＦ合成器とを備え、前記セレクタ部で生成される前記パルスパターンは、前記通信データに基づいて、前記第一の高速差動Ｉ／Ｏ部の前記差動信号を反転させるか、又は第ニの高速差動Ｉ／Ｏ部を変調データに基づく所定のビット分だけ遅らせて前記差動信号を反転させるように構成している、ことを特徴とするパルス生成器である。
【００２１】
第１２の態様は、所定のパルスを所定の周期で発生させるための周期パターンを生成する周期パターン生成部と、前記周期パターンに従って前記差動信号を反転させて出力する第一及び第二の高速差動Ｉ／Ｏと、前記第一の高速差動Ｉ／ＯからＰ信号を入力してパルス信号を生成する第一のＤＣブロック部と、前記第二の高速差動Ｉ／ＯからＮ信号を入力して別のパルス信号を生成する第二のＤＣブロック部と、前記第一のＤＣブロック部で生成した前記パルス信号と前記第二のＤＣブロック部で生成した前記別のパルス信号とを入力し合成するＲＦ合成器とを備え、前記周期パターンは前記第一の高速差動Ｉ／Ｏと前記第二の高速差動Ｉ／Ｏのそれぞれに対して個別のパターンが設定されていることを特徴とするパルス生成器である。
【発明の効果】
【００２２】
以上説明したように本発明によれば、高周波帯域での通信等に用いられる短パルスの生成に高速差動が可能なＬＶＤＳを適用することにより、耐ノイズ性の高い差動信号から前記短パルスを生成するパルス生成器を提供する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好ましい実施の形態を図面に基づいて説明する。
図１は、本発明のパルス生成器１の最も基本的な構成からなる第一の実施形態の概略図である。デジタルパターン生成部２は、内部にパルスパターン情報を保存しており、前記パルスパターン情報をもとに例えば０と１の組み合わせによるパルスパターン５を生成して高速差動Ｉ／Ｏ部３に出力する。
【００２４】
高速差動Ｉ／Ｏ部３は、デジタルパターン生成部２から入力したパルスパターン５をもとに差動信号６を生成してＤＣブロック部４に出力する。ＤＣブロック部４に内設されたＤＣブロック素子として、以下ではコンデンサを用いるものとする。差動信号６の例を図２に示す。差動信号６は、所定の電圧Ｖ０を中心に振幅が同じで向きが逆のＮ信号６ＮとＰ信号６Ｐの２つの信号で構成され、例えばＰ信号６ＰがＮ信号６Ｎより高い場合を１、Ｐ信号６ＰがＮ信号６Ｎより低い場合を０に対応させることができる。
【００２５】
図２には、高速差動Ｉ／Ｏ部３への入力信号であるパルスパターン５も合わせて示している。差動信号６として、所定の電圧Ｖ０を中心に前記振幅をＶ／２として互いに反対方向に変動するＮ信号６ＮとＰ信号６Ｐが示されている。同図において、パルスパターン５に基づく差動信号６の変動は、パルスパターン５の信号が０のときはＮ信号６ＮがＰ信号６Ｐより高く、パルスパターン５の信号が１のときは差動信号６が反転してＮ信号６ＮがＰ信号６Ｐより低くなるようにしている。
【００２６】
高速差動Ｉ／Ｏは高速作動が可能なことから、差動信号６を高速に反転させることが可能である。そのため、例えば３．１２５Ｇｂｐｓのデータ転送における１ビットあたりの占有時間３２０ｐｓの間だけ差動信号６を反転させることも容易に行える。すなわち、図２においてパルスパターン５が１となる占有時間７の期間のみ、Ｐ信号６ＰがＮ信号６Ｎより高くなるようにすることが可能である。
【００２７】
本発明の第一の実施形態では、高速差動Ｉ／Ｏ部３から出力される差動信号６の２つの信号のうちの一方のみを用いる。例えば差動信号６の２つの信号のうちＰ信号６Ｐを用いるものとし、Ｐ信号６ＰをＤＣブロック部４に出力する。ＤＣブロック部４は、差動Ｉ／Ｏ部３から入力したＰ信号６Ｐに対し、直流成分である電圧Ｖ０をカットしてパルス信号８を出力する。
【００２８】
なお、図１のＤＣブロック部４には、パルス信号を出力しないＤＣブロック素子、例えばコンデンサも表示してあるが、当該パルス信号を出力しないＤＣブロック素子を内設する必要はなく、また当該ＤＣブロック素子に高速差動Ｉ／Ｏ部３からＰ信号又はＮ信号を出力する必要もない。以下の実施形態においても、パルス信号を出力しないＤＣブロック素子が記載されているものについては、上記と同様にこれを省略することができる。
【００２９】
ＤＣブロック部４の出力信号であるパルス信号８を、図２の最下段に示している。同図に示す通り、本発明の第一の実施形態では、高速差動Ｉ／Ｏ部３で生成される差動信号６を用いることにより、パルスパターン５が１となる時点のみパルスを発生させることが可能となっている。
【００３０】
高速差動Ｉ／Ｏ部３で生成される差動信号６は、例えば３２０ｐｓといった短時間で切換えが可能なことから、本発明の第一の実施形態により、３２０ｐｓといった短パルスを生成することが可能である。また、デジタルパターン生成部２に保存される前記パターン情報を任意に変更することが可能であり、これにより短パルスを発生させる周期等を容易に調整することができる。
【００３１】
なお、図２に示すパルス信号８の振幅９は、高速差動Ｉ／Ｏ部３の差動電圧を変更することで容易に調整することができる。従って、例えばデジタルパターン生成部２に前記差動電圧も合わせて保存しておき、パルスパターン５とともに前記差動電圧を高速差動Ｉ／Ｏ部３に出力してパルス信号８の振幅９を変更させるようにすることも可能である。
【００３２】
本発明のパルス生成方法によれば、パルス信号８のパルス幅を変更することも容易に行える。１ビット当りのパルス幅を固定したまま、前記パルス幅を変更した実施例を図３に示す。同図では、パルスパターン１１の設定値が連続して２回「１」となっている。パルスパターン１１をこのように設定することで、差動信号１２が反転する期間がほぼ２倍となり、その結果パルス信号１３のパルス幅を略２倍にすることができる。
【００３３】
本発明の第二の実施形態を図４を用いて説明する。第二の実施形態では、短パルス信号としてＢｉ−ｐｈａｓｅパルスを出力するパルス生成器を提供するものである。そのために、本実施形態ではＬＶＤＳの出力としてＰ信号に加えてＮ信号も使用する。
【００３４】
図４において、パルス生成器２１は、周期パターン生成部２２、ビットシフト部２３、第一の高速差動Ｉ／Ｏ部２４、第二の高速作動Ｉ／Ｏ部２５、第一のＤＣブロック部２６、第二のＤＣブロック部２７、第一のＲＦ合成器２８、第二のＲＦ合成器２９、ＲＦスイッチ３０、及び通信データ部３１から構成される。
【００３５】
周期パターン生成部２２は、所定の周期でパルス発生を要求するパルスパターン３２を生成し、これをビットシフト部２３と第一の高速差動Ｉ／Ｏ部２４に出力する。ビットシフト部２３は、周期パターン生成部２２からパルスパターン３２を入力すると、パルスパターン３２を所定のビット数（以下では１ビットとする）ずつ後方にずらした別のパルスパターン３３を生成し、これを第二の高速差動Ｉ／Ｏ部２５に出力する。
【００３６】
第一の高速差動Ｉ／Ｏ部２４は、パルスパターン３２に基づいて所定の周期でＰ信号とＮ信号が反転する差動信号３４を生成し、これを第一のＤＣブロック部２６に出力する。また、第二の高速差動Ｉ／Ｏ部２５は、ビットシフト部２３から別のパルスパターン３３を入力し、第一の高速差動Ｉ／Ｏ部２４と同様に別のパルスパターン３３に基づいて差動信号３５を生成して第二のＤＣブロック部２７に出力する。第二の高速差動Ｉ／Ｏ部２５から出力される差動信号３５は、第一の高速差動Ｉ／Ｏ部２４から出力される差動信号３４より１ビット分遅れてＰ信号及びＮ信号が反転している。
【００３７】
第一のＤＣブロック部２６は、第一の高速差動Ｉ／Ｏ部２４から差動信号３４のＰ信号３４ＰとＮ信号３４Ｎをともに入力し、それぞれをＤＣブロック素子２６Ｐ、２６Ｎの一方の接続端に接続する。そして、ＤＣブロック素子２６Ｐの他方の接続端を第一のＲＦ合成器２８の入力端２８Ｐに接続する一方、ＤＣブロック素子２６Ｎの他方の接続端を第二のＲＦ合成器２９の入力端２９Ｎに接続する。
【００３８】
また第二のＤＣブロック部２７は、第一のＤＣブロック部２６と同様に、第二の高速差動Ｉ／Ｏ部２５から差動信号３５のＰ信号３５ＰとＮ信号３５Ｎをともに入力し、それぞれをＤＣブロック素子２７Ｐ、２７Ｎの一方の接続端に接続する。そして、ＤＣブロック素子２７Ｐの他方の接続端を第二のＲＦ合成器２９の入力端２９Ｐに接続する一方、ＤＣブロック素子２７Ｎの他方の接続端を第一のＲＦ合成器２８の入力端２８Ｎに接続する。ＤＣブロック部２６、２７は、入力した差動信号３４，３５に応じて上にピークあるいは下にピークのパルス信号を生成する。
【００３９】
第一のＲＦ合成器２８は、第一のＤＣブロック部２６のＤＣブロック素子２６Ｐから入力したパルス信号３６Ｐと第二のＤＣブロック部２７のＤＣブロック素子２７Ｎから入力したパルス信号３７Ｎとを合成してＢｉ−ｐｈａｓｅ信号３８を生成する。同様に第二のＲＦ合成器２９は、第一のＤＣブロック部２６のＤＣブロック素子２６Ｎから入力したパルス信号３６Ｎと第二のＤＣブロック部２７のＤＣブロック素子２７Ｐから入力したパルス信号３７Ｐとを合成してＢｉ−ｐｈａｓｅ信号３９を生成する。
【００４０】
ＲＦスイッチ３０は、第一のＲＦ合成器２８から入力したＢｉ−ｐｈａｓｅ信号３８あるいは第二のＲＦ合成器２９から入力した別のＢｉ−ｐｈａｓｅ信号３９のいずれかを、通信データ部３１から入力した選択信号４０に基づいて選択して送信する。通信データ部３１は、所定の通信情報に基づいてＢｉ−ｐｈａｓｅ信号３８あるいはＢｉ−ｐｈａｓｅ信号３９のいずれかを選択させる選択信号４０をＲＦスイッチ３０に出力する。選択信号４０は、例えば「０」と「１」からなるデータ列であって、「１」の場合にはＢｉ−ｐｈａｓｅ信号３８を選択させ、「０」の場合にはＢｉ−ｐｈａｓｅ信号３９を選択させるようにすることができる。
【００４１】
上記の通り構成された本発明のパルス生成器２１の第二の実施形態において、生成されるＢｉ−ｐｈａｓｅ信号３８及びＢｉ−ｐｈａｓｅ信号３９の概要を図５を用いて説明する。
【００４２】
Ｂｉ−ｐｈａｓｅ信号３８は、ＤＣブロック部２６から出力されるパルス信号３６ＰとＤＣブロック部２７から出力されるパルス信号３７Ｎとを合成したものであり、上にピークの波形の後に下にピークの波形が合成された信号となる。同様に、Ｂｉ−ｐｈａｓｅ信号３９は、ＤＣブロック部２６から出力されるパルス信号３６ＮとＤＣブロック部２７から出力されるパルス信号３７Ｐとを合成したものであり、下にピークの波形の後に上にピークの波形が合成された信号である。このように生成されたＢｉ−ｐｈａｓｅ信号３８及びＢｉ−ｐｈａｓｅ信号３９は、高速通信用の信号等に利用することができる。
【００４３】
本発明の第三の実施形態を図６を用いて説明する。本実施形態は、第二の実施形態と同様にＢｉ−ｐｈａｓｅパルスを出力するパルス生成器を提供するものである。
【００４４】
図６において、パルス生成器４１は、通信データ部４２、セレクタ部４３、第一の高速差動Ｉ／Ｏ部４４、第二の高速差動Ｉ／Ｏ部４５、第三の高速差動Ｉ／Ｏ部４６、第四の高速差動Ｉ／Ｏ部４７、第一のＤＣブロック部４８、第二のＤＣブロック部４９、第三のＤＣブロック部５０、第四のＤＣブロック部５１、及びＲＦ合成器５２から構成される。
【００４５】
本実施形態では、第一の高速差動Ｉ／Ｏ部４４から出力されるＰ信号と第二の高速差動Ｉ／Ｏ部４５から出力されるＮ信号とから、第二の実施形態で説明したＢｉ−ｐｈａｓｅ信号３８と同様の信号を生成する。同様に、第三の高速差動Ｉ／Ｏ部４６から出力されるＮ信号と第四の高速差動Ｉ／Ｏ部４７から出力されるＰ信号とから、第二の実施形態で説明したＢｉ−ｐｈａｓｅ信号３９と同様の信号を生成する。
【００４６】
上記の通りＢｉ−ｐｈａｓｅ信号を生成するためには、第二の高速差動Ｉ／Ｏ部４５と第四の高速差動Ｉ／Ｏ部４７から出力される差動信号は、第一の高速差動Ｉ／Ｏ部４４と第三の高速差動Ｉ／Ｏ部４６から出力される差動信号より所定のビット分（以下では１ビットとする）遅れた差動信号とする必要がある。
【００４７】
通信データ部４２は、第二の実施例と同様に、所定の通信情報に基づいて前記２種類のＢｉ−ｐｈａｓｅ信号のいずれかを選択させる選択信号５３をセレクタ部４３に出力する。
【００４８】
セレクタ部４３は、通信データ部４２から入力した選択信号５３に基づき第一の高速差動Ｉ／Ｏ部４４から第四の高速差動Ｉ／Ｏ部４７までのそれぞれに出力するパルスパターンを生成する。また、上記の通り１ビット分遅れた信号を同時に作成するために、選択信号５３の１ビットの信号に対し各高速差動Ｉ／Ｏ部に出力する前記パルスパターンとしてそれぞれ２ビット分の信号を生成する。
【００４９】
セレクタ部４３で生成される前記パルスパターンの例を図７に示す。選択信号５３が「１」の時は、第一の高速差動Ｉ／Ｏ部４４に出力されるパルスパターンは「１  ０」となり、第二の高速差動Ｉ／Ｏ部４５に出力されるパルスパターンは「０  １」となる。この時、第三及び第四の高速差動Ｉ／Ｏ部には、ともに「０  ０」が出力される。同様に選択信号５３が「０」の時は、第三の高速差動Ｉ／Ｏ部４６には「１  ０」、第四の高速差動Ｉ／Ｏ部４７には「０  １」がそれぞれ出力され、第一及び第二の高速差動Ｉ／Ｏ部には、ともに「０  ０」が出力される。
【００５０】
図６の４４から４７までの各高速差動Ｉ／Ｏ部は、上記の通り生成された各パルスパターンを入力して前記差動信号を生成し、生成された前記差動信号を４８から５１までの各ＤＣブロック部に入力してパルス信号に変換させる。
【００５１】
第一のＤＣブロック部４８は、第一の高速差動Ｉ／Ｏ部４４から入力した前記差動信号のうちＰ信号を入力するＤＣブロック素子の出力のみをパルス信号５４としてＲＦ合成器５２に出力する。同様に、第二のＤＣブロック部４９は第二の高速差動Ｉ／Ｏ部４５のＮ信号を、第三のＤＣブロック部５０は第三の高速差動Ｉ／Ｏ部４６のＮ信号を、第四のＤＣブロック部５１は第四の高速差動Ｉ／Ｏ部４７のＰ信号を、それぞれ入力するＤＣブロック部の出力をそれぞれパルス信号５４、５５，５６，５７としてＲＦ合成器５２に出力する。
【００５２】
ＲＦ合成器５２は、図６の４８〜５１の各ＤＣブロック部から入力したパルス信号５４〜５７を合成してＢｉ−ｐｈａｓｅ信号５８を生成して送信する。ＲＦ合成器５２では４つの信号を合成するが、図７を用いて上記で説明した通り、実際には１つのパルス信号と所定のビット数（ここでは１ビット）だけ遅れたピークの向きが逆の別のもう一つのパルス信号が合成されるだけである。
【００５３】
本実施形態により、第二の実施形態と同様に２種類のＢｉ−ｐｈａｓｅ信号を生成することができる。又、本実施形態では前記ＲＦスイッチを用いる必要がなく、前記ＲＦ合成器も１台ですむといった効果がある。
【００５４】
本発明の第四の実施形態を図８を用いて説明する。本実施形態は、微分回路を用いて前記Ｂｉ−ｐｈａｓｅパルスを生成するパルス生成器を提供するものである。
図８において、パルス生成器６１は、周期パターン生成部６２、高速差動Ｉ／Ｏ部６３、ＤＣブロック部６４、第一のフィルタ部６５、第二のフィルタ部６６、第一の微分回路６７、第二の微分回路６８、ＲＦスイッチ６９、及び通信データ部７０から構成される。
【００５５】
周期パターン生成部６２は、前記第一の実施形態及び第二の実施形態に用いられたものと同様に、所定の周期のパルスパターン７１を高速差動Ｉ／Ｏ部６３に出力する。高速差動Ｉ／Ｏ部６３は、入力したパルスパターン７１に基づいて、前記所定の周期でＰ信号とＮ信号を反転させた差動信号７２を生成してＤＣブロック部６４に出力する。
【００５６】
ＤＣブロック部６４は、高速差動Ｉ／Ｏ部６３から入力した差動信号７２のＰ信号７２Ｐ及びＮ信号７２ＮをそれぞれＤＣブロック素子６４Ｐ及び６４Ｎに入力し、それぞれ上に凸のパルス信号７３Ｐ及び下に凸の７３Ｎを生成する。生成されたパルス信号７３Ｐ及び７３Ｎは、それぞれ第一のフィルタ部６５及び第二のフィルタ部６６を経由して第一の微分回路６７及び第二の微分回路６８に出力される。
【００５７】
第一のフィルタ部６５及び第二のフィルタ部６６は、ＤＣブロック部６４から入力したパルス信号７３Ｐ及び７３Ｎの波形を整形してそれぞれパルス信号７４Ｐ、７４Ｎを生成する。第一のフィルタ部６５及び第二のフィルタ部６６に設定された各種制御パラメータは、第一の微分回路６７及び第二の微分回路６８で生成されるＢｉ−ｐｈａｓｅ信号の波形が適切なものとなるよう調整されている。
【００５８】
第一の微分回路６７及び第二の微分回路６８は、それぞれパルス信号７４Ｐ、７４Ｎを入力し、パルス信号７４Ｐ、７４Ｎの波形の傾きに対応したＢｉ−ｐｈａｓｅ信号７５Ｐ、７５Ｎを生成する。生成されたＢｉ−ｐｈａｓｅ信号７５Ｐ及び７５Ｎの一実施例を、第一のフィルタ部６５と第二のフィルタ部６６から出力されるパルス信号７４Ｐ、７４Ｎと比較したものを図９に示す。
【００５９】
図９において、上に凸のパルス信号７４Ｐに対して上に凸の後下に凸となるＢｉ−ｐｈａｓｅ信号７５Ｐが生成され、下に凸のパルス信号７４Ｎに対しては下に凸の後上に凸となるＢｉ−ｐｈａｓｅ信号７５Ｎが生成されることが示されている。
【００６０】
第一の微分回路６７及び第二の微分回路６８で生成されたＢｉ−ｐｈａｓｅ信号７５Ｐ、７５Ｎは、ＲＦスイッチ６９に出力される。ＲＦスイッチ６９は、入力したＢｉ−ｐｈａｓｅ信号７５Ｐあるいは７５Ｎのいずれかを、通信データ部７０から入力した選択信号７６に基づいて選択し送信する。
【００６１】
通信データ部７０は、これまでの実施形態で用いられたものと同様に、所定の通信情報に基づいてＢｉ−ｐｈａｓｅ信号７５Ｐあるいは７５Ｎのいずれかを選択させる選択信号７６をＲＦスイッチ６９に出力する。
【００６２】
本実施形態では、微分回路６７，６８を用いることで高速作動Ｉ／Ｏ部が１台のみで２種類のＢｉ−ｐｈａｓｅ信号７５Ｐ、７５Ｎを生成することができる。このように、本発明の第四の実施形態によれば、簡略な構成でＢｉ−ｐｈａｓｅ信号を生成することができ、低コストを実現できるという大きな効果が得られる。
【００６３】
本発明の第五の実施形態を図１０を用いて説明する。本実施形態も、第四の実施形態と同様に、微分回路を用いてＢｉ−ｐｈａｓｅパルスを出力するパルス生成器を提供する。第四の実施形態ではＲＦスイッチ６９を用いて２種類のＢｉ−ｐｈａｓｅ信号のいずれかを選択させていたが、本実施形態ではＲＦスイッチ６９に代えてＲＦ合成器を用いている。
【００６４】
図１０において、パルス生成器８１は、通信データ部８２、セレクタ部８３、第一の高速差動Ｉ／Ｏ部８４、第二の高速差動Ｉ／Ｏ部８５、第一のＤＣブロック部８６、第二のＤＣブロック部８７、第一のフィルタ部８８、第二のフィルタ部８９、第一の微分回路９０、第二の微分回路９１、及びＲＦ合成器９２から構成される。
【００６５】
上記各構成要素のうちセレクタ部８３以外の構成要素の機能は、他の実施形態で説明したものと同じである。セレクタ部８３は、上記第三の実施形態で用いたセレクタ部４３と異なり、所定のビット分、例えば１ビット分遅れた信号を作成する必要がないため、生成するパルスパターン９４の内容も上記第三の実施形態とは異なる。
【００６６】
セレクタ部８３で生成する前記パルスパターンの例を図１１に示す。通信データ部８２から入力した選択信号９３が「１」の時は、第一の高速差動Ｉ／Ｏ部８４に出力されるパルスパターンは「１」となり、第二の高速差動Ｉ／Ｏ部８５に出力されるパルスパターンは「０」となる。同様に選択信号９３が「０」の時は、第一の高速差動Ｉ／Ｏ部８４には「０」、第二の高速差動Ｉ／Ｏ部８５には「１」がそれぞれ出力される。
【００６７】
本実施形態では、第一の高速差動Ｉ／Ｏ部８４から出力される差動信号９５についてはＰ信号９５Ｐのみを用い、第二の高速差動Ｉ／Ｏ部８５から出力される差動信号９６についてはＮ信号９６Ｎのみを用いる。Ｐ信号９５Ｐは、ＤＣブロック部８６、フィルタ部８８を経由して、微分回路９０で一方のＢｉ−ｐｈａｓｅ信号９７に変換され、同様にＮ信号９６Ｎは、ＤＣブロック部８７、フィルタ部８９を経由して、微分回路９１で他方のＢｉ−ｐｈａｓｅ信号９８に変換される。
【００６８】
ＲＦ合成器９２は、一方のＢｉ−ｐｈａｓｅ信号９７と他方のＢｉ−ｐｈａｓｅ信号９８を合成するが、実際にはセレクタ部８３で選択されたいずれかの信号のみが入力されるため、ＲＦ合成器９２の出力信号もＢｉ−ｐｈａｓｅ信号９７かＢｉ−ｐｈａｓｅ信号９８のいずれかの信号が出力されることになる。
【００６９】
本発明の第六の実施形態を図１２を用いて説明する。本実施形態は、ＰＰＭ（Ｐｕｌｓｅ  Ｐｏｓｉｔｉｏｎ  Ｍｏｄｕｌａｔｉｏｎ）パルスを出力するパルス生成器を提供する。本実施形態で提供するＰＰＭパルスは、パルスの位置にデータを変調する方式のため、データに応じた所定のビット数、パルスの送出間隔を制御する。本実施例では、連続する２つのパルスのいずれか一方のみを出力する方式を示す。例えば、二値ＰＰＭの場合を図１３に示す。データが「１」の場合、基準パルス送出間隔よりもやや早めにパルスを送出する（ａ）のような波形が、またデータが「０」の場合、基準パルス送出間隔よりもやや遅めにパルスを送出する（ｂ）のような波形がパルスとして送出される。
【００７０】
図１２に示す本実施形態のパルス生成器１０１は、周期パターン生成部１０２、ビットシフト部１０３、第一の高速差動Ｉ／Ｏ部１０４、第二の高速差動Ｉ／Ｏ部１０５、第一のＤＣブロック部１０６、第二のＤＣブロック部１０７、ＲＦスイッチ１０８、及び通信データ部１０９から構成される。これらの各構成要素の機能は、上記で説明した他の実施形態に用いられるものと同じである。
【００７１】
本実施形態では、第一の高速差動Ｉ／Ｏ部１０４及び第二の高速差動Ｉ／Ｏ部１０５から出力される差動信号１１０、１１１のうちともにＰ信号のみを用いる。よって、第一のＤＣブロック部１０６で生成されるパルス信号１１２、及び第二のＤＣブロック部１０７で生成されるパルス信号１１３とも上に凸の波形となるが、第二のＤＣブロック部１０７で生成されるパルス信号１１３は第一のＤＣブロック部１０６で生成されるパルス信号１１２よりも１ビット分だけ遅れて出力される。すなわち、パルス信号１１２は図１３の（ａ）に相当する信号となり、パルス信号１１３は図１３の（ｂ）に相当する信号となる。
【００７２】
ＲＦスイッチ１０８では、通信データ部１０９から入力される選択信号１１４に従ってパルス信号１１２又はパルス信号１１３を選択して出力する。本発明のパルス生成器を上記のような構成とすることにより、通信データ部１０９に提供される通信データに従って所望のＰＰＭパルス信号を送信することが可能となる。
【００７３】
本発明の第七の実施形態を図１４を用いて説明する。本実施形態は、第六の実施形態と同様にＰＰＭパルスを出力するパルス生成器を提供する。本実施形態では、第六の実施形態のＲＦスイッチ１０８に代えてＲＦ合成器を用いている。
【００７４】
図１４において、パルス生成器１２１は、通信データ部１２２、セレクタ部１２３、第一の高速差動Ｉ／Ｏ部１２４、第二の高速差動Ｉ／Ｏ部１２５、第一のＤＣブロック部１２６、第二のＤＣブロック部１２７、及びＲＦ合成器１２８から構成される。
【００７５】
本実施形態のセレクタ部１２３で生成する前記パルスパターンは、第二の高速差動Ｉ／Ｏ部１２５で生成する差動信号１３１を第一の高速差動Ｉ／Ｏ部１２４で生成する差動信号１３０よりも所定のビット数、例えば１ビット分遅らせるために、図１５のようなデータ構造としている。
【００７６】
すなわち、通信データ部１２２から選択信号１２９として「１」が入力されると、第一の高速差動Ｉ／Ｏ部１２４で最初の１ビット分に対応する差動信号１３０のみが生成され、図１３（ａ）に相当するＰＰＭ信号１３２がＲＦ合成器１２８から出力される。また、通信データ部１２２から選択信号１２９として「０」が入力されると、第二の高速差動Ｉ／Ｏ部１２５で２番目の１ビット分に対応する差動信号１３１のみが生成され、図１３（ｂ）に相当するＰＰＭ信号１３３がＲＦ合成器１２８から出力される。
【００７７】
本発明のパルス生成器を、上記のようにＲＦスイッチの代わりにＲＦ合成器を用いる構成としても、前記第六の実施形態と同様に所望のＰＰＭパルス信号を送信することが可能となる。
【００７８】
本発明の第八の実施形態を図１６を用いて説明する。第八の実施形態では、上に凸のパルスと下に凸のパルスを任意に組み合わせたパルス信号が生成可能なパルス生成器を提供するものである。
【００７９】
図１６において、パルス生成器１４１は、周期パターン生成部１４２、第一の高速差動Ｉ／Ｏ部１４３、第二の差動Ｉ／Ｏ部１４４、第一のＤＣブロック部１４５、第二のＤＣブロック部１４６及びＲＦ合成器１４７から構成される。
【００８０】
周期パターン生成部１４２は、所定の周期で第一の高速差動Ｉ／Ｏ部１４３と第二の差動Ｉ／Ｏ部１４４に対して別々のパルス発生を要求するそれぞれのパルスパターン１４８と１４９を生成する。パルスパターン１４８と１４９の一実施例を図１７に示す。
【００８１】
第一のＤＣブロック部１４５は、第一の高速差動Ｉ／Ｏ１４３からＰ信号のみを入力してパルス信号を生成する一方、第二のＤＣブロック部１４６は、第二の高速差動Ｉ／Ｏ１４４からＮ信号のみを入力して別のパルス信号を生成する。
【００８２】
図１７に示すパルスパターン１４８を第一のＤＣブロック部１４５に入力した場合には、第一のＤＣブロック部１４５で生成される前記パルス信号は、５ビット目と９ビット目で上に凸のパルスを発生させた信号となる。また、図１７に示すパルスパターン１４９を第二のＤＣブロック部１４６に入力した場合には、第二のＤＣブロック部１４６で生成される前記別のパルス信号は、４ビット目と７ビット目で下に凸のパルスを発生させた信号となる。
【００８３】
ＲＦ合成器１４７は、前記第一のＤＣブロック部で生成した前記パルス信号と前記第二のＤＣブロック部で生成した前記別のパルス信号とを入力して合成する。図１７に示すパルスパターン１４８及び１４９を用いた場合には、ＲＦ合成器１４７で合成された信号は、４ビット目で下に凸のパルス、５ビット目で上に凸のパルス、７ビット目で下に凸のパルス、９ビット目で上に凸のパルス、の４つのパルス群からなる信号となる。
【００８４】
このように本実施形態では、周期パターン生成部１４２で生成されるパルスパターンを任意に設定することで、任意のパルス信号を生成することが可能となる。
【図面の簡単な説明】
【００８５】
【図１】図１は、本発明のパルス生成器の最も基本的な構成からなる第一の実施形態の概略を説明する図である。
【図２】図２は、本発明のパルス生成器において、パルスパターンを基に生成される差動信号及びパルスの一実施例を示す図である。
【図３】図３は、本発明のパルス生成器において、パルス幅を変更した実施例を示す。
【図４】図４は、本発明のパルス生成器の第二の実施形態の概略を説明する図である。
【図５】図５は、本発明のパルス生成器で生成されるＢｉ−ｐｈａｓｅ信号の概要を説明する図である。
【図６】図６は、本発明のパルス生成器の第三の実施形態の概略を説明する図である。
【図７】図７は、本発明のパルス生成器の第三の実施形態において、セレクタ部で生成されるパルスパターンの一実施例を示す図である。
【図８】図８は、本発明のパルス生成器の第四の実施形態の概略を説明する図である。
【図９】図９は、本発明のパルス生成器の第四の実施形態において生成されるＢｉ−ｐｈａｓｅパルスの一実施例を示す図である。
【図１０】図１０は、本発明のパルス生成器の第五の実施形態の概略を説明する図である。
【図１１】図１１は、本発明のパルス生成器の第五の実施形態において、セレクタ部で生成されるパルスパターンの一実施例を示す図である。
【図１２】図１２は、本発明のパルス生成器の第六の実施形態の概略を説明する図である。
【図１３】図１３は、本発明のパルス生成器の第六の実施形態で生成するＰＰＭパルスの一実施例を示す図である。
【図１４】図１４は、本発明のパルス生成器の第七の実施形態の概略を説明する図である。
【図１５】図１５は、本発明のパルス生成器の第七の実施形態において、セレクタ部で生成されるパルスパターンの一実施例を示す図である。
【図１６】図１６は、本発明のパルス生成器の第八の実施形態の概略を説明する図である。
【図１７】図１７は、本発明の第八の実施形態の周期パターン生成部で生成されるパルスパターンの一実施例を説明する図である。
【符号の説明】
【００８６】
１、２１、４１、６１、８１、１０１、１２１、１４１・・・パルス生成器
２・・・デジタルパターン生成部
３・・・高速差動Ｉ／Ｏ部
４・・・ＤＣブロック部
５、１１、３２、３３、７１、９４、１４８、１４９・・・パルスパターン
６、１２、３４、３５、３６，３７、７２、９５、９６、１１０、１１１、１３０、１３１・・・差動信号
７・・・占有時間
８、１３、３６、３７、５４、５５、５６、５７、７３，７４，７５、１１２、１１３、１３２，１３３・・・パルス信号
９・・・振幅
２２、６２、１０２、１４２・・・周期パターン生成部
２３、１０３・・・ビットシフト部
２４、４４、８４、１０４、１２４、１４３・・・第一の高速差動Ｉ／Ｏ部
２５、４５、８５、１０５、１２５、１４４・・・第二の高速差動Ｉ／Ｏ部
２６、４８、８６、１０６、１２６、１４５・・・第一のＤＣブロック部
２７、４９、８７、１０７、１２７、１４６・・・第二のＤＣブロック部
２８・・・第一のＲＦ合成器
２９・・・第二のＲＦ合成器
３０、６９、１０８・・・ＲＦスイッチ
３１、４２、７０、８２、１０９、１２２・・・通信データ部
３８、３９、５８、７５、９７、９８・・・Ｂｉ−ｐｈａｓｅ信号
４０、５３、７６、９３、１１４、１２９・・・選択信号
４３、８３、１２３・・・セレクタ部
４６・・・第三の高速差動Ｉ／Ｏ部
４７・・・第四の高速差動Ｉ／Ｏ部
５０・・・第三のＤＣブロック部
５１・・・第四のＤＣブロック部
５２、９２、１２８・・・ＲＦ合成器
６３・・・高速差動Ｉ／Ｏ部
６４・・・ＤＣブロック部
２６Ｐ、２６Ｎ、２７Ｐ、２７Ｎ、６４Ｐ、６４Ｎ・・・ＤＣブロック素子
６５、８８・・・第一のフィルタ部
６６、８９・・・第二のフィルタ部
６７、９０・・・第一の微分回路
６８、９１・・・第二の微分回路
１４７・・・ＲＦ合成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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