(57)【要約】【課題】積層された半導体集積回路の検査において、テスタを用いずに検査を実施する方法を提供する。【解決手段】本発明の検査システムでは、積層された半導体集積回路の階層の中に検査用半導体集積回路が設けられ、検査用半導体集積回路は、指定の検査モード動作をスタートさせる検査制御回路と、検査制御回路から指定された検査モードのパターンを発生させるパターン発生器と、各信号のタイミングを調整するタイミング発生器と、信号の波形整形を行う波形整形回路と、検査結果の期待値と、タイミング発生器から出力される信号の期待値とを比較する論理比較回路と、論理比較回路から送られてきた結果がすべてＰＡＳＳしていることを判定する良品判定回路と、良品／不良品の判定を受けて、検査制御回路に現状の検査状態を伝達する検査結果格納不揮発性メモリとを内蔵する。【選択図】  図２
2006162521.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体集積回路を積層したパッケージの電気的試験を行う検査システムであって、
積層された前記複数の半導体集積回路の階層の中に独立した検査用半導体集積回路が設けられ、
前記検査用半導体集積回路は、
指定の検査モード動作をスタートさせる検査制御回路と、
前記検査制御回路から指定された検査モードのパターンを発生させるパターン発生器と、
各信号のタイミングを調整するタイミング発生器と、
前記パターン発生器から出力される信号および前記タイミング発生器から出力される信号の波形整形を行う波形整形回路と、
前記複数の半導体集積回路から出力される検査結果の期待値と、タイミング発生器から出力される信号の期待値とを比較する論理比較回路と、
前記論理比較回路から送られてきた結果がすべてＰＡＳＳしていることを判定する良品判定回路と、
良品／不良品の判定結果を電源立ち下げ後も保持する検査結果格納回路とを内蔵することを特徴とする検査システム。
【請求項２】
請求項１に記載の検査システムであって、
前記検査用半導体集積回路は検査パターン格納不揮発性メモリと、不揮発性メモリアドレス制御回路とをさらに備え、
前記検査パターン格納不揮発性メモリは、検査パターンと検査期待値パターンと品種別検査条件設定データとを内蔵し、
前記不揮発性メモリアドレス制御回路は、前記検査パターン格納不揮発性メモリにアドレス値を出力し、前記検査パターン格納不揮発性メモリから前記検査パターンと前記検査期待値パターンと前記品種別検査条件設定データとを前記パターン発生器または前記検査制御回路に出力させることを特徴とする検査システム。
【請求項３】
請求項１に記載の検査システムであって、
前記検査制御回路は、遅延回路、ＧＮＤ制御レジスタおよび電源切り替えスイッチ回路をさらに備え、
前記ＧＮＤ制御レジスタは、前記検査モード選択回路から、検査がすべて完了し、通常動作状態になっていることを伝える信号を受け取り、電源をＧＮＤに切り替えるフラグをセットし、
前記遅延回路は、前記ＧＮＤ制御レジスタによって前記フラグがセットされた後に、一定時間間隔を保持し、
前記電源切り替えスイッチ回路は、前記遅延回路によって前記一定時間間隔が保持された後に、前記検査用半導体集積回路の電源をＧＮＤに切り替えることを特徴とする検査システム。
【請求項４】
請求項１に記載の検査システムであって、
前記検査用半導体集積回路は、カウンタ回路および半導体集積回路修復制御回路をさらに備え、
前記カウンタ回路は、前記複数の半導体集積回路の実使用時間をカウントして前記検査制御回路に送り、
前記検査制御回路は、前記カウンタ回路からのカウントが一定の数に達したときに前記指定の検査モード動作を開始し、
前記半導体集積回路修復制御回路は、前記良品判定回路からの信号をうけて、不具合があった場合に一連の修復動作を制御することを特徴とする検査システム。
【請求項５】
請求項１に記載の検査システムであって、
前記検査用半導体集積回路は、検査結果を出力する発光回路をさらに備えることを特徴とする検査システム。
【請求項６】
請求項１に記載の検査システムであって、
前記パッケージは、前記複数の半導体集積回路のそれぞれを個別に積層するものであって、
積層された前記複数の半導体集積回路のうちの最上段に前記検査用半導体集積回路を配置し、
検査完了後に、前記検査用半導体集積回路を取り除くことを特徴とする検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層された半導体集積回路の検査システムに関するものである。
【背景技術】
【０００２】
図１９は、従来の半導体集積回路のテスト方式を模式的に示す図である。従来では、半導体集積回路のテスト方式として、図１９に示すようなテスタ１９０２において発生させたテストパターンデータを半導体集積回路１９０１へ入力し、半導体集積回路１９０１から出力された結果と期待値とを比較して良品/不良品を判定する方式が一般的であった。また、別の方法としては、半導体集積回路１９０１内に自己を検査するための回路（パターン発生回路、期待値比較回路）を搭載するＢＩＳＴ（Built in self test）方式があった。
【０００３】
しかし、近年では、半導体集積回路の規模拡大に伴い検査時間が大幅に伸び、ＢＩＳＴ回路も複雑化、大規模化する傾向があり、検査コストの占める割合が非常に大きくなっている。その結果、前記検査時間、検査コスト増加による問題点を改善するためのひとつの方式として特許文献１の検査手法が提案されている。この検査手法では、プローブカードもしくはテストされる半導体チップが形成されるウエハ上にテスト回路を構成し、テスト回路とテストされる半導体チップとを電気的に接続してテストを行なうことで、テスタを用いることなくテストを行なう方法が開示されている。
【特許文献１】特開2001−210685号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の検査手法はウエハ状態に適用するに限られており、積層した状態での検査には対応できない構成となっている。また、検査結果を格納しておく回路が存在せず、検査結果を判定するための制御装置（具体的には、特許文献１の図１における制御装置３）が別途必要であって、単純な装置で検査を実施することができない。
【０００５】
本発明は上記従来の問題を解決するもので、電源電圧とＲＥＳＥＴ信号を与えるだけの単純な制御でテスタを用いずに検査を実施することができる検査用半導体集積回路（以下では、検査チップと称する）を提案し、検査チップを半導体集積回路に積層して一つのパッケージとして検査することで、容易に組立品の検査時間短縮、検査コスト低減を実現し、さらに組立後の検査バリエーションを向上することができる検査システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この目的を達成するために、本発明の半導体集積回路は、複数の半導体集積回路を積層したパッケージの電気的試験を行う検査システムであって、積層された前記複数の半導体集積回路の階層の中に独立した検査用半導体集積回路が設けられ、前記検査用半導体集積回路は、電源立ち上げ後のリセット動作を受けて、指定の検査モード動作をスタートさせる検査制御回路と、前記検査制御回路から指定された検査モードのパターンを発生させるパターン発生器と、各信号のタイミングを調整するタイミング発生器と、前記パターン発生器から出力される信号および前記タイミング発生器から出力される信号の波形整形を行う波形整形回路と、前記複数の半導体集積回路から出力される検査結果の期待値と、タイミング発生器から出力される信号の期待値とを比較する論理比較回路と、前記論理比較回路から送られてきた結果がすべてＰＡＳＳしていることを判定する良品判定回路と、良品／不良品の判定結果を電源立ち下げ後も保持する検査結果格納回路とを内蔵する。
【０００７】
このような検査システムでは、電源電圧とＲＥＳＥＴ信号を与えるだけでテスタ装置を用いずに複数の半導体集積回路を同時に検査することができるため、１個あたりの検査時間および検査コストが削減される。例えば、Ｎ個の半導体集積回路を同時に検査した場合には、１個あたりの検査時間および検査コストが１／Ｎ相当に削減される。さらに、各検査モードを順次選択していくシステムであるため、検査項目を細分化して各検査モードに割り振ることでどの項目で検査がＦＡＩＬしたのかを分類することができ、解析が容易となる。
【０００８】
本発明の検査システムにおいて、前記検査用半導体集積回路は検査パターン格納不揮発性メモリと、不揮発性メモリアドレス制御回路とをさらに備え、前記検査パターン格納不揮発性メモリは、検査パターンと検査期待値パターンと品種別検査条件設定データとを内蔵し、前記不揮発性メモリアドレス制御回路は、前記検査パターン格納不揮発性メモリにアドレス値を出力し、前記検査パターン格納不揮発性メモリから前記検査パターンと前記検査期待値パターンと前記品種別検査条件設定データとを前記パターン発生器または前記検査制御回路に出力させてもよい。
【０００９】
この検査システムでは、前記検査パターン格納不揮発性メモリに格納されるデータを入れ替えることにより異なる半導体集積回路間で検査チップを共用できるため、検査チップの在庫数の削減と、半導体集積回路別に検査チップを設計する開発期間の削減とが可能となり、ＴＯＴＡＬのコストを削減することが可能となる。特に、積層パッケージの特徴となる半導体集積回路の組み合わせ変更に合わせて検査も容易に変更させることができるため、このシステムは、検査バリエーションを増やす上で有効な手段となる。
【００１０】
本発明の検査システムにおいて、前記検査制御回路は、遅延回路、ＧＮＤ制御レジスタおよび電源切り替えスイッチ回路をさらに備え、前記ＧＮＤ制御レジスタは、前記検査モード選択回路から、検査がすべて完了し、通常動作状態になっていることを伝える信号を受け取り、電源をＧＮＤに切り替えるフラグをセットし、前記遅延回路は、前記ＧＮＤ制御レジスタによって前記フラグがセットされた後に、一定時間間隔を保持し、前記電源切り替えスイッチ回路は、前記遅延回路によって前記一定時間間隔が保持された後に、前記検査用半導体集積回路の電源をＧＮＤに切り替えてもよい。この検査システムでは、検査チップにノイズを遮断するシールド効果が追加されるため、検査時以外の実使用期間では検査チップがＧＮＤ固定のシールド板の役割を果たし、積層される半導体集積回路の対ノイズ特性を向上することが可能となる。
【００１１】
本発明の検査システムにおいて、前記検査用半導体集積回路は、カウンタ回路および半導体集積回路修復制御回路をさらに備え、前記カウンタ回路は、前記複数の半導体集積回路の実使用時間をカウントして前記検査制御回路に送り、前記検査制御回路は、前記カウンタ回路からのカウントが一定の数に達したときに前記指定の検査モード動作を開始し、前記半導体集積回路修復制御回路は、前記良品判定回路からの信号をうけて、不具合があった場合に一連の修復動作を制御してもよい。この検査システムでは、製品出荷後にも定期的に検査および修復が可能となるため、経時変化に伴って生じる不具合をも検出することができる。
【００１２】
本発明の検査システムにおいて、前記検査用半導体集積回路は、検査結果を出力する発光回路をさらに備えていてもよい。この検査システムでは、検査結果を直に確認することが可能であり、ＰＡＳＳ／ＦＡＩＬ判定を電気的な検査システムで行う必要がなくなり、検査工数の削減を図ることができる。
【００１３】
本発明の検査システムにおいて、個別のパッケージを積層する半導体集積回路であって、積層された前記複数の半導体集積回路のうちの最上段に前記検査用半導体集積回路を配置し、検査完了後に、前記検査用半導体集積回路を取り除いてもよい。
【００１４】
本発明の検査システムにおいて、前記パッケージは、前記複数の半導体集積回路のそれぞれを個別に積層するものであって、積層された前記複数の半導体集積回路のうちの最上段に前記検査用半導体集積回路を配置し、検査完了後に、前記検査用半導体集積回路を取り除いてもよい。この検査システムでは、検査チップを取り外しするができるため、検査チップを使い回しが可能となり、コストをより削減することが可能となる。
【発明の効果】
【００１５】
本発明では、テスタ装置を用いずに複数の半導体集積回路を同時に検査することができるため、検査時間および検査コストの削減が可能となる。また、検査チップが独立した形態で積層されているため、検査チップを積層するか積層しないかの選択が可能であり、パッケージの高さが制限されているユーザーに対しては、検査チップを取り除き、従来どおりのテスタを用いた検査で対応するオプション機能が容易に実現できる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下に、本発明の第１の実施形態の検査システムについて、図面を参照しながら説明する。
【００１７】
図１は、第１の実施形態における半導体集積回路の構造を示す断面図である。図１に示すように、本実施形態の半導体集積回路１００は、積層されてパッケージ化された状態の半導体集積回路であって、検査チップ１０１と、フラッシュメモリ１０３と、ＤＲＡＭ１０６と、システム制御用のマイクロコントローラ１０８と、各素子１０１、１０３、１０６、１０８を個別に設置したパッケージ１０２、１０４、１０７、１０９と、各素子１０１、１０３、１０６、１０８を外部と接続するビア１０５と、各パッケージ１０２、１０４、１０７、１０９を搭載するベース基板１１０と、ベース基板１１０の裏面上に設けられた半田ボール１１１とを備えている。なお、図１では、検査チップ１０１の他に、システム制御用のマイクロコントローラ１０８、ＤＲＡＭ１０６、フラッシュメモリ１０３が積層されている半導体集積回路１００を例にして示したが、本実施形態の半導体集積回路１００は他の素子を有していてもよい。
【００１８】
図２は、図１に示す検査チップ１０１の回路構成を示す図である。図２に示すように、検査チップ１０１は、電源立ち上げ後のリセット動作を受けて、検査結果格納不揮発性メモリ２０６に格納されている現状の検査状態を読出し、指定の検査モード動作をスタートさせる検査制御回路２０４と、検査制御回路２０４から指定された検査モードのパターンを発生させるパターン発生器２０５と、各信号のタイミングを調整するタイミング発生器２０２と、パターン発生器２０２から出力される信号およびタイミング発生器２０２から出力される信号を入力して波形整形する波形整形回路２０１と、検査制御回路２０４を介して波形整形回路２０１から出力される検査パターン信号により各素子１０３、１０６、１０８（図１に示す）が検査動作を行い、検査動作を実行した各素子１０３、１０６、１０８（図１に示す）から出力される検査結果およびタイミング発生器２０２から出力される信号を受けて、これらの期待値を比較する論理比較回路２０３と、論理比較回路２０３から送られてきた結果がすべてＰＡＳＳしているか否かを判定する良品判定回路２０７と、良品判定回路２０７の良品／不良品の判定を受けて次段階の検査へ進めるためのデータが書き込まれる検査結果格納不揮発性メモリ２０６とを備えている。
【００１９】
図３は、図２に示す検査制御回路２０４の内部構成を示す図である。図３に示すように、検査制御回路２０４は、良品判定回路２０７からＰＡＳＳ／ＦＡＩＬ情報を読出し格納する検査結果格納レジスタ（初期値は０設定）３０３と、検査結果格納不揮発性メモリ２０６の検査状態と検査結果格納レジスタ３０３のデータとを読出し検査モードを選択する検査モード選択回路３０２と、検査モード選択回路３０２の信号を受けて、フラッシュメモリ１０４、ＤＲＡＭ１０７およびシステム制御用のマイクロコントローラ１０９を検査できる状態に設定し、フラッシュメモリ１０４、ＤＲＡＭ１０７およびシステム制御用のマイクロコントローラ１０９を検査するために必要な検査パターン信号の出力、検査結果入力を制御する各検査用端子接続切替回路３０１とを備えている。
【００２０】
図４、図５および図６は、第１の実施形態における検査の流れを表したフローチャート図である。図４は初回の検査モード０の場合を示し、図５は検査モード０がＰＡＳＳした後に実施される次の検査モード１の場合を示し、図６はすべての検査が終了した後の通常動作状態の場合を示している。
【００２１】
まず、最初に図４の検査の流れを説明する。半導体集積回路１００が組み立てられた状態では検査結果格納不揮発性メモリ２０６は初期化されており、「００００」が格納されている。また、電源を立ち上げた後には、通常、検査結果格納レジスタ３０３に「００」が格納されている。その後、ＲＥＳＥＴ信号をＨ→Ｌ→Ｈに変化させることで検査結果格納レジスタ３０３には「１１」が書込まれ、検査結果格納レジスタ３０３に「１１」が格納されることで検査がスタートする。このとき、検査モード選択回路３０２は、検査結果格納不揮発性メモリ２０６から「００００」のデータを読出し、検査モード０を選択する。その後、検査モード０の検査を実施した後で、良品判定回路２０７はＰＡＳＳ／ＦＡＩＬの結果を検査結果格納不揮発性メモリ２０６と検査結果格納レジスタ３０３とに送信する。ＰＡＳＳの場合は、検査結果格納レジスタ３０３は「００」、検査結果格納不揮発性メモリ２０６は「０００１」に書き換えられる。その後、一定時間（検査が確実に完了する時間）経過したことを確認して電源を立ち下げ次の工程に進む。ＦＡＩＬした場合は検査結果格納レジスタ３０３に「０１」が入力され、ＲＥＳＥＴ信号が入力されるまで動作がＳＴＯＰする。
【００２２】
次に、図５の検査の流れを説明する。動作は図４に示すものとまったく同じであり、検査結果格納不揮発性メモリ２０６から前工程で書込まれた「０００１」が読み出される。この「０００１」を受けて検査モード選択回路３０２は検査モード１を選択する。検査モード１を実施した後、ＰＡＳＳの場合は、検査結果格納レジスタ３０３は「００」、検査結果格納不揮発性メモリ２０６は「００１１」に書き換えられる。ＦＡＩＬした場合は検査結果格納レジスタ３０３に「０１」が入力され、ＲＥＳＥＴ信号が入力されるまで動作がＳＴＯＰする。
【００２３】
なお、以上の説明では、検査モード０と検査モード１との間に電源の立ち上げおよび立ち下げを行ったが、検査モード０を行った後に、ＲＥＳＥＴ信号入力だけを行い、検査モード１を実施しても問題ない。
【００２４】
次に、図６の検査の流れを説明する。電源を立ち上げた後、検査結果格納不揮発性メモリ２０６から前工程で書込まれた「１１１１」が読み出される。このとき、検査モード選択回路３０２では検査結果格納レジスタ３０３の値に関係なく検査がすべて完了（ＰＡＳＳ）したと判断して、各検査用端子接続切替回路３０１から制御されていたフラッシュメモリ１０４、ＤＲＡＭ１０７およびシステム制御用のマイクロコントローラ１０９は検査モードから抜けて通常動作に移行する。
【００２５】
そして、検査の最後に、積層された最下段のシステム制御用のマイクロコントローラ１０９と半田ボール１１１がコンタクトされているかを簡易テスタで検査する時に検査結果格納不揮発性メモリ２０６に格納されているデータを読出し、今まで実施した検査チップによる検査がＰＡＳＳしているかどうかを確認する。
【００２６】
本実施形態の検査システムでは、電源電圧とＲＥＳＥＴ信号を与えるだけで、マイクロコントローラ１０８、ＤＲＡＭ１０６およびフラッシュメモリ１０３といった複数の素子を順に検査することができる。これにより、テスタを用いずに検査が可能となると共に、複数の製品を同時に検査することが可能となり、１個あたりの検査時間および検査コストが削減される。さらに、各検査モード０、１を順次選択していくシステムであるため、検査項目を細分化して各検査モード０、１に割り振ることでどの項目で検査がＦＡＩＬしたのかを分類することができる。これにより、解析が容易となる。また、検査チップが個別にパッケージされた状態で積層されているため、パッケージの高さが制限されているユーザーに対しては、個別にパッケージされた検査チップを取り除き、従来どおり、検査チップを積層しない検査システム（テスタを用いて検査するシステム）に戻す選択が容易に実現できる。
【００２７】
（第２の実施形態）
以下に、本発明の第２の実施形態における検査システムについて、図面を参照しながら説明する。
【００２８】
図７は、第２の実施形態における検査チップの回路構成を示す回路図である。図７に示す回路は、図２に示す検査チップに検査パターン格納不揮発性メモリ７０８と不揮発性メモリアドレス制御回路７０９とが追加されたものである。
【００２９】
検査パターン格納不揮発性メモリ７０８は、半導体集積回路を検査するための検査パターンと検査期待値パターンと品種別検査条件設定データを格納しており、検査パターン格納不揮発性メモリ７０８に格納されるデータを書き換えることによって異なる複数の製品に対応できるようになっている。不揮発性メモリアドレス制御回路７０９は、検査パターン格納不揮発性メモリ７０８から検査パターンと検査期待値パターンと品種別検査条件設定データを読み出すために必要なアドレス値を出力する回路であり、検査モードに合わせて指定されたアドレスを順にインクリメントして検査パターン格納不揮発性メモリ７０８に出力する。
【００３０】
図８は、検査パターン格納不揮発性メモリ７０８に格納されるデータを表した図である。図８に示すように、検査パターン格納不揮発性メモリ７０８は、特定のアドレスに検査モード別の検査パターンと検査期待値パターンと品種別検査条件設定データを格納する。
【００３１】
図９は、品種別に検査条件を設定するデータの内容を示すタイミングチャート図である。図８で示した検査パターン格納不揮発性メモリ７０８の品種別検査条件設定データ領域には図９に示すように、品種間で異なる検査用制御信号タイミング、検査用制御信号出力端子、検査結果信号入力端子および検査結果期待値比較タイミングが格納される。
【００３２】
図１０は、第２の実施形態における検査の流れを表したフローチャート図である。図１０に示すように、本実施形態の検査では、電源を立ち上げた後にまずリセット動作が行われる。その後、不揮発性メモリアドレス制御回路７０９は検査パターン格納不揮発性メモリ７０８に格納されている品種別検査条件設定データを読み出すために、品種別検査条件設定データの領域を指すアドレスを出力し、検査パターン格納不揮発性メモリ７０８から、検査制御回路７０４およびタイミング発生器７０２に品種間で異なる検査用制御信号タイミング、検査用制御信号出力端子、検査結果信号入力端子および検査結果期待値比較タイミングのデータが出力される。その後、品種別検査条件設定データが読み出された後に検査モードを選択する制御に移行し、検査パターン格納不揮発性メモリ７０８は選択された検査モードに合わせてテストパターン発生器７０５に品種別の検査パターンおよび検査期待値を出力する。そして、以降は第１の実施形態と同じくテストパターン発生器７０５は波形整形回路７０１に検査パターンを、論理比較回路７０３に検査期待値を出力し、検査チップでは、そのデータを基に検査が実施される。
【００３３】
本実施形態の検査システムでは、検査チップを異なる製品間で共用できるため、検査チップの在庫数の削減と、製品別に検査チップを設計する開発期間の削減とが可能となり、ＴＯＴＡＬのコストを削減することが可能となる。特に、積層パッケージの特徴となる半導体集積回路の組み合わせ変更に合わせて検査も容易に変更させることができるため、このシステムは、検査バリエーションを増やす上で有効な手段となる。
【００３４】
（第３の実施形態）
以下に、本発明の第３の実施形態における検査システムについて、図面を参照しながら説明する。
【００３５】
図１１（ａ）〜（ｃ）は、第３の実施形態における半導体集積回路の構造を示す断面図である。本実施形態の半導体集積回路では、図１１（ａ）に示すように、上方から受けるノイズ１１１２ａが検査チップ１１０２ａによってノイズ１１１３ａに低減され、図１１（ｂ）に示すように、下方から受けるノイズ１１１２ｂを検査チップ１１０２ｂによりノイズ１１１３ｂに低減され、図１１（ｃ）に示すように、同じパッケージ内に積層されているチップ１１０９ｃから出されるノイズ１１１２ｃが検査チップ１１１３ｃによって低減されている。
【００３６】
図１２は、第３の実施形態における検査制御回路の回路構成を示す回路図である。図１２に示す回路は、図３に示す検査制御回路に、遅延回路１２０４、ＧＮＤ制御レジスタ１２０５および電源切り替えスイッチ回路１２０６が追加されたものである。
【００３７】
検査が全て完了し、通常動作の状態になると、ＧＮＤ制御レジスタ１２０５は、検査モード選択回路１２０２から通常動作状態になっていることを伝える信号を受け取り、電源をＧＮＤに切り替えるフラグをセットする。遅延回路１２０４は、ＧＮＤ制御レジスタ１２０５がフラグをセットした後、一定時間間隔を保持させるために設けられている。そして、電源切り替えスイッチ回路１２０６は、遅延回路１２０４によって一定時間遅延することにより状態を安定させた後で、検査チップの電源をＧＮＤに切り替える。このとき、遅延回路１２０４、ＧＮＤ制御レジスタ１２０５および電源切り替えスイッチ回路１２０６の電源はそれぞれ個別に設けられており、これらが同時にＧＮＤにならないようになっている。
【００３８】
図１３は、第３の実施形態における検査の流れを表したフローチャート図である。図１３に示すように、本実施形態の検査では、電源を立ち上げた後にまずリセット動作が行われる。その後、第１の実施形態の方法により、検査結果格納不揮発性メモリ２０６（図２に示す）および検査結果格納レジスタ１２０３（図１２に示す）の結果により検査がすべて完了したことを確認し通常動作に入る。このとき、ＧＮＤ制御レジスタ１２０５には電源をＧＮＤに切り替えるフラグがセットされる。ここで、検査チップをＧＮＤに落とすと検査チップが正常に動作しなくなるので、誤動作を避けるために一部の回路は電源を落とさないで保持しておく必要がある。電源を落とさない回路を少なくするために検査チップのＧＮＤ制御をＧＮＤ制御レジスタ１２０５に切り替えるが、このとき確実に制御を移行するため、遅延回路１２０４でＧＮＤ制御を一定時間確保し、その後、電源切り替えスイッチ回路１２０６で半導体集積回路の電源をＧＮＤに落とす。その後、積層された半導集積回路の電源が落とされるまで検査チップの電源はＧＮＤになったままとなる。
【００３９】
本実施形態の検査システムでは、検査チップにノイズを遮断するシールド効果が追加されるため、検査時以外の実使用期間では検査チップがＧＮＤ固定のシールド板の役割を果たし、積層される素子の対ノイズ特性を向上することが可能となる。
【００４０】
なお、検査チップ内の電源ライン（図示せず）はシールド効果を高めるために隅々まで引き回されている状態となっていることが好ましい。
【００４１】
（第４の実施形態）
以下に、本発明の第４の実施形態における検査システムについて、図面を参照しながら説明する。
【００４２】
図１４は、第４の実施形態における検査チップの回路構成を示す回路図である。図１４に示す回路は、図２に示す検査チップにカウンタ回路１４１０と半導体集積回路修復制御回路１４１１と検査制御回路内に修復するための検査モードを選択する検査制御回路１４０４とが追加されたものである。
【００４３】
カウンタ回路１４１０は、電源が投入されてから実使用時間中に一定の時間間隔でカウントＵＰしていく回路であり、指定のカウント数（例えば時間に換算して３年など）までカウントされたときに検査モードをスタートさせる信号を検査制御回路１４０４に送る。検査制御回路１４０４では、第１の実施形態で述べた検査モードと同じように修復確認の検査をスタートする。半導体集積回路修復制御回路１４１１は、良品判定回路１４０７からの信号を受けてＦＡＩＬした場合、あらかじめ用意されているメモリ修復制御回路１４１２および修復用不揮発性メモリ１４１３を用いて不揮発性メモリ１４１４を修復するための制御を実施する。
【００４４】
図１５は第４の実施形態における検査の流れを表したフローチャート図である。図１５に示すように、本実施形態の検査では、電源を立ち上げた後にまずリセット動作が行われる。その後、通常動作を実施し、それに合わせて、カウンタ回路１４１０は規定周期のパルスにより１カウントずつカウントを数えていく。その後、カウンタが例えば６５５３６までカウントＵＰされた場合、カウントを０にリセットして検査モードが実施される。なお、図１５は動作をシンプルに説明するためのフローチャートであり、実際には実使用中に検査モードに入れることはできないので、不揮発性メモリ等にフラグを記憶させ、電源立ち下げまたは電源立ち上げ後の通常動作が一旦切れるときに検査モードを実施することになる。検査の結果がＰＡＳＳした場合はそのまま通常動作に復帰し、ＦＡＩＬした場合は、あらかじめ用意されている修復動作が実施される。ここで、修復に関してのシステムは、既に一般的な技術であり、本実施形態では、出荷検査で実施されているものと同じシステムを追加しておく必要がある。
【００４５】
本実施形態の検査システムでは、製品出荷後にも定期的に検査/修復が可能となるため、経時変化に伴って生じる不具合をも検出/修復することができる。
【００４６】
（第５の実施形態）
以下に、本発明の第５の実施形態における検査システムについて、図面を参照しながら説明する。
【００４７】
図１６は、第５の実施形態における半導体集積回路の構造を示す断面図である。図１６に示すように、本実施形態の半導体集積回路は、図１に示す半導体集積回路にＬＥＤ回路１６１４が追加された構造を有する。
【００４８】
図１７は、第５の実施形態における検査チップの回路構成を示す回路図である。図１７に示すように、本実施形態の検査チップは、図２に示す検査チップにＬＥＤ回路１７１２が追加されたものである。ＬＥＤ回路１７１２は、検査結果格納不揮発性メモリ１７０６と検査結果格納レジスタ１７０４とのデータを読出し、検査結果格納不揮発性メモリ１７０６に格納されているデータが最後の検査まで終了した後であって検査結果格納レジスタ１７０４のデータが「００」の時に発光するようになっている。このように、検査チップのシステムは、電源立ち上げ後からＲＥＳＥＴが実施されるまでの期間だけ発光するように消費電力を抑えるものとなっている。
【００４９】
本実施形態の検査システムでは、検査結果を直に確認することが可能であり、ＰＡＳＳ／ＦＡＩＬ判定を電気的な検査システムで行う必要がなくなり、検査工数の削減を図ることができる。
【００５０】
また、本実施形態では、ＬＥＤ回路１７１２をテストモードごとに追加して検査モードがＰＡＳＳする度に発光するシステムにしてもよい。この場合には、本実施形態では、検査結果格納不揮発性メモリ１７０６の結果を受けて、最後に簡易テスタ等を用いてＰＡＳＳ／ＦＡＩＬ判定を行う工数が不要になる。そのため、その分の工数削減が図れる。特に、第１の実施形態で説明した最後に実施するシステム制御用のマイクロコントローラ１０９と半田ボール１１１がコンタクトされている検査をシステム制御用のマイクロコントローラ１０９の検査に含めて実施した場合、には最後に実施する検査がすべて不要となるため、本実施形態はさらに有効となる。
【００５１】
（第６の実施形態）
以下に、本発明の第６の実施形態における検査システムについて、図面を参照しながら説明する。
【００５２】
図１８は、第６の実施形態における半導体集積回路の構造を示す断面図である。図１８に示すように、本実施形態の半導体集積回路では、検査チップ１８０１が切り離せるようになっており、それ以外の構造は図１に示す半導体集積回路と同様である。
【００５３】
図１８に示す半導体集積回路において、フラッシュメモリ１８０４、ＤＲＡＭ１８０７およびシステム制御用のマイクロコントローラ１８０９は個別にパッケージされており、各パッケージ同士が切り離しできないように接続されている。検査チップ１８０１は、フラッシュメモリ１８０４、ＤＲＡＭ１８０７およびシステム制御用のマイクロコントローラ１８０９の上に配置されている。検査チップ１８０１の下面上には、導通材からなる突起物１８１５が設けられており、半導体集積回路の上方から圧力を加えることによって、検査チップ１８０１とフラッシュメモリ１８０４、ＤＲＡＭ１８０７およびシステム制御用のマイクロコントローラ１８０９とが接続される。
【００５４】
本実施形態の検査システムでは、検査チップ１８０１は出荷検査が完了した時点で検査される半導体集積回路から切り離すことが可能であるため、検査チップを使い回しすることができる。したがって、検査チップ分のコストをさらに削減することが可能となる。
【産業上の利用可能性】
【００５５】
本発明にかかる検査システムは、テスタ装置を用いずに積層された半導体装置を検査することができ、検査時間および検査コストの削減が可能な点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００５６】
【図１】第１の実施形態における半導体集積回路の構造を示す断面図である。
【図２】図１に示す検査チップ１０１の回路構成を示す図である。
【図３】図２に示す検査制御回路２０４の内部構成を示す図である。
【図４】第１の実施形態における検査の流れを表したフローチャート図である。
【図５】第１の実施形態における検査の流れを表したフローチャート図である。
【図６】第１の実施形態における検査の流れを表したフローチャート図である。
【図７】第２の実施形態における検査チップの回路構成を示す回路図である。
【図８】検査パターン格納不揮発性メモリ７０８に格納されるデータを表した図である。
【図９】品種別に検査条件を設定するデータの内容を示すタイミングチャート図である。
【図１０】第２の実施形態における検査の流れを表したフローチャート図である。
【図１１】（ａ）〜（ｃ）は、第３の実施形態における半導体集積回路の構造を示す断面図である。
【図１２】第３の実施形態における検査制御回路の回路構成を示す回路図である。
【図１３】第３の実施形態における検査の流れを表したフローチャート図である。
【図１４】第４の実施形態における検査チップの回路構成を示す回路図である。
【図１５】第４の実施形態における検査の流れを表したフローチャート図である。
【図１６】第５の実施形態における半導体集積回路の構造を示す断面図である。
【図１７】第５の実施形態における検査チップの回路構成を示す回路図である。
【図１８】第６の実施形態における半導体集積回路の構造を示す断面図である。
【図１９】従来の半導体集積回路のテスト方式を模式的に示す図である。
【符号の説明】
【００５７】
１００      半導体集積回路
１０１      検査チップ
１０２、１０４、１０７、１０９      パッケージ
１０３      フラッシュメモリ
１０５      ビア
１０６      ＤＲＡＭ
１０８      マイクロコントローラ
１０９      マイクロコントローラ
１１０      ベース基板
１１１      半田ボール
２０１      波形整形回路
２０２      タイミング発生器
２０２      パターン発生器
２０３      論理比較回路
２０４      検査制御回路
２０５      パターン発生器
２０６      検査結果格納不揮発性メモリ
２０７      良品判定回路
３０１      検査用端子接続切替回路
３０２      検査モード選択回路
７０１      波形整形回路
７０２      タイミング発生器
７０３      論理比較回路
７０４      検査制御回路
７０５      テストパターン発生器
７０８      検査パターン格納不揮発性メモリ
７０９      不揮発性メモリアドレス制御回路
１１０２ａ、１１０２ｂ    検査チップ
１１０９ｃ    チップ
１１１２ａ、１１１２ｂ、１１１２ｃ、１１１３ａ、１１１３ｂ    ノイズ
１１１３ｃ    検査チップ
１２０２      検査モード選択回路
１２０３      検査結果格納レジスタ
１２０４      遅延回路
１２０５      ＧＮＤ制御レジスタ
１２０６      電源切り替えスイッチ回路
１４０４      検査制御回路
１４０７      良品判定回路
１４１０      カウンタ回路
１４１１      半導体集積回路修復制御回路
１４１２      メモリ修復制御回路
１４１３      修復用不揮発性メモリ
１４１４      不揮発性メモリ
１６１４      ＬＥＤ回路
１７０４      検査結果格納レジスタ
１７０６      検査結果格納不揮発性メモリ
１７１２      ＬＥＤ回路
１８０４      フラッシュメモリ
１８０７      ＤＲＡＭ
１８０９      マイクロコントローラ
１８１５      突起物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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