(57)【要約】【課題】フォトダイオードの電荷保存の能力を低下させることなく電荷伝達の特性が向上したＣＭＯＳイメージセンサー及びその製造方法を提供する。【解決手段】トランジスタの第１ソース／ドレイン領域と共有するフォトダイオード領域と、前記伝達トランジスタが形成される第１導電型基板の全面に第２導電型不純物を注入して、前記基板の表面に第２導電型イオン領域を形成する段階と、前記フォトダイオード領域のみが開放されるようにした状態で不純物を低濃度で注入して、前記フォトダイオード領域に対応する前記基板の内部に低濃度の第２導電型イオン領域を形成する段階と、熱工程によって前記低濃度の第２導電型イオン領域が前記第２導電型のイオン領域まで拡散されるようにする段階とを備える。【選択図】図５
2006191034.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージセンサーの製造方法において、
トランジスタの第１ソース／ドレイン領域と共有するフォトダイオード領域と、前記伝達トランジスタが形成される第１導電型基板の全面に第２導電型不純物を注入して、前記基板の表面に第２導電型イオン領域を形成する段階と、
前記フォトダイオード領域のみが開放されるようにした状態で不純物を低濃度で注入して、前記フォトダイオード領域に対応する前記基板の内部に低濃度の第２導電型イオン領域を形成する段階と、
熱工程によって前記低濃度の第２導電型イオン領域が前記第２導電型のイオン領域まで拡散されるようにする段階とを備えることを特徴とするＣＭＯＳイメージセンサーの製造方法。
【請求項２】
前記第２導電型のイオン領域を形成した後、前記トランジスタのゲート電極の両側にスペーサーを形成させる段階を更に備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項３】
前記スペーサーを形成した後、前記トランジスタの第２ソース／ドレイン領域のみが開放されるようにパターニングされた感光膜及び前記トランジスタのゲート電極の一側に形成されたスペーサーをマスクにして、第１導電型の不純物を高濃度で注入することで、前記第２ソース／ドレイン領域に高濃度の第２導電型イオン領域を形成する段階を更に備えることを特徴とする請求項２に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項４】
前記高濃度の第２導電型イオン領域は、前記第２導電型イオン領域より更に深く形成されることを特徴とする請求項３に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項５】
前記フォトダイオード領域の低濃度の第２導電型イオン領域は、前記第２導電型イオン領域より深く形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項６】
前記低濃度の第２導電型イオン領域が熱工程によって拡散される前に、前記フォトダイオード領域のみ開放されるようにした状態で第１導電型の不純物を注入して、前記フォトダイオード領域に対応する前記基板の表面に前記第２導電型イオン領域より薄い厚さの第１導電型イオン領域を形成する段階を更に備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項７】
前記低濃度の第２導電型イオン領域が熱工程によって拡散された後に、前記フォトダイオード領域のみ開放されるようにした状態で第１導電型の不純物を注入して、前記フォトダイオード領域に対応する前記基板の表面に前記第２導電型のイオン領域より薄い厚さの第１導電型イオン領域を形成する段階を更に備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項８】
前記第１導電型イオン領域は、第１導電型の不純物をドーピング濃度１×Ｅ16／ｃｍ3以下にして注入することで形成されることを特徴とする請求項６又は請求項７に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項９】
前記第２導電型イオン領域は、第２導電型の不純物をドーピング濃度１×Ｅ16／ｃｍ3〜１×Ｅ17／ｃｍ3にして注入することで形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項１０】
前記第２導電型イオン領域を形成するために用いられる前記第２導電型の不純物は、リン又はヒ素であることを特徴とする請求項９に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項１１】
前記低濃度の第２導電型イオン領域は、第２導電型の不純物をドーピング濃度１×Ｅ16／ｃｍ3以下にして注入することで形成されることを特徴とする請求項９に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項１２】
前記トランジスタは伝達トランジスタであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項１３】
トランジスタ領域及び前記トランジスタの第１ソース／ドレイン領域と共有するフォトダイオード領域を含む第１導電型の半導体基板と、
前記フォトダイオード領域に対応する前記半導体基板内に形成され、上部の第２導電型イオン領域と、下部の低濃度の第２導電型イオン領域とを含む第２導電型の拡散領域と、
前記フォトダイオード領域に対応する前記半導体基板の表面に形成された第１導電型のイオン領域とを含むことを特徴とするＣＭＯＳイメージセンサー。
【請求項１４】
前記トランジスタは、前記半導体基板上に形成されたゲート電極をさらに含み、前記ゲート電極の両側壁にはスペーサーがそれぞれ形成され、前記第２導電型イオン領域は、前記第１ソース／ドレイン側の前記スペーサーの下に当る位置まで及ぶことを特徴とする請求項１３に記載のＣＭＯＳイメージセンサー。
【請求項１５】
前記上部の第２導電型イオン領域は、ドーピング濃度が１×Ｅ16／ｃｍ3〜１×Ｅ17／ｃｍ3の第２導電型の不純物を含むことを特徴とする請求項１３に記載のＣＭＯＳイメージセンサー。
【請求項１６】
前記第２導電型の不純物は、リン又はヒ素を含むことを特徴とする請求項１５に記載のＣＭＯＳイメージセンサー。
【請求項１７】
前記下部の低濃度の第２導電型イオン領域は、ドーピング濃度が１×Ｅ16／ｃｍ3以下の第２導電型の不純物を含むことを特徴とする請求項１５に記載のＣＭＯＳイメージセンサー。
【請求項１８】
前記トランジスタは伝達トランジスタであることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサーに関し、より具体的には、伝達特性が改善されたＣＭＯＳイメージセンサー及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサーは、光エネルギーを電気的な信号に変換する数多くの画素を含む集積回路が内装された半導体素子として、デジタルカメラ、ＰＣカメラ、指紋認識装備、携帯電話、おもちゃ、宇宙航空分野、超小型飛行体の映像撮影装置などに広く用いられている。
【０００３】
ＣＭＯＳイメージセンサーとしては、４つのトランジスタ（Ｔｒ）と、１つのフォトダイオードとが１つの画素を構成する４−Ｔｒ構造が最も多用されるが、４−Ｔｒ構造の場合、ＣＣＤ（Charge Coupled Device）と同様に、出力端として浮遊拡散ノードを用いるので、イメージラグ（image lagging）が発生する可能性が高い。このようなイメージラグの問題を解決するために、フォトダイオードの上端にフォトゲートという電極を載せ、蓄積された信号が出力ノードによく伝達されるようにする構造が提案されていたが、フォトゲートをポリ電極として用いる場合、製造された素子の光応答特性が悪くなるという短所があり、これを克服するために透過電極を用いなければならないという不具合がある。
【０００４】
従来において４−Ｔｒ構造のＣＭＯＳイメージセンサーの画素で伝達トランジスターとフォトダイオードは、図１のように形成される。
【０００５】
図１に示したように、４−Ｔｒ構造のＣＭＯＳイメージセンサーの画素の伝達トランジスタ５は、基板のＰ型ウェル１０上に分離酸化膜又はゲート酸化膜２を形成し、このゲート酸化膜２上にゲート電極４を形成した後、Ｐ型ウェルの内部にイオン注入工程で形成されるソース／ドレイン領域１２、１４から構成される。
【０００６】
伝達トランジスタ５の第１ソース／ドレイン領域１２は、フォトダイオードＰＤ領域と共有される。伝達トランジスタ５の第２ソース／ドレイン領域１４は、ＬＤＤ（Lightly Doped Drain）構造からなっている。
【０００７】
ＬＤＤ構造は、ゲート電極４の側壁に形成されている絶縁膜スペーサー６がイオン注入工程で基板の表面の一部の領域にはイオンが注入されないようにする障壁層の役割を果たすようにすることで生成され得るが、図１の伝達トランジスタ５ではゲート電極４の左側にあるスペーサーによって第２ソース／ドレイン領域１４に高濃度のＮ＋領域と、低濃度のＮ−領域１６とが形成される。第２ソース／ドレイン領域１４でＮ＋領域は、ドーピング濃度が１×Ｅ20〜21／ｃｍ3で、Ｎ−領域１６のドーピング濃度は１×Ｅ19〜20／ｃｍ3である。
【０００８】
一方、フォトダイオード側に形成されている第１ソース／ドレイン領域１２には、高濃度のドーピングによるフォトダイオードの漏洩電流を防止するために、高濃度のドーピングを行わず、Ｎ−領域１６と同一の濃度のＮ型ドーピングを行う（これを「ＰＤＮ領域」ともいう）。その後、ゲート電極４の右側にあるスペーサーを障壁層にして、フォトダイオードＰＤ領域の基板の表面に低濃度のＰ型不純物を注入して、Ｐ−型のＰＤＰ領域１８を形成する。ＰＤＰ領域１８は表面の漏洩を減らすためのものである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、かかる従来の構造においては、基板の表面側のチャンネル領域（即ち、ゲート電極４の直ぐ下の基板領域）と接するＰＤＮ領域１２の濃度が相対的に低く、伝達トランジスタ５のチャンネルを形成する時に電荷（主に電子）の伝達能力が落ちて、ＣＭＯＳイメージセンサーの特性に悪い影響を与えるようになる。
【００１０】
これを防止するために、ドーピング濃度やエネルギーを調節してシリコン基板の表面側のＰＤＮ濃度を高めるようになると、電荷伝達の能力は高められるが、フォトダイオード固有の電荷保存能力や光電子の収集能力に直接的な影響を及ぼすので、この方法を採択することは難しい。
【００１１】
本発明は上記のような問題点を解決するために成されたものであって、その目的は、フォトダイオードの電荷保存の能力を低下させることなく電荷伝達の特性が向上したＣＭＯＳイメージセンサー及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサーの製造方法は、トランジスタの第１ソース／ドレイン領域と共有するフォトダイオード領域と、前記伝達トランジスタが形成される第１導電型基板の全面に第２導電型不純物を注入して、前記基板の表面に第２導電型イオン領域を形成する段階と、前記フォトダイオード領域のみが開放されるようにした状態で不純物を低濃度で注入して、前記フォトダイオード領域に対応する前記基板の内部に低濃度の第２導電型イオン領域を形成する段階と、熱工程によって前記低濃度の第２導電型イオン領域が前記第２導電型のイオン領域まで拡散されるようにする段階とを備えることを特徴とする。
【００１３】
また、上記目的を達成するための他の側面として、本発明に係るＣＭＯＳイメージセンサーは、トランジスタ領域及び前記トランジスタの第１ソース／ドレイン領域と共有するフォトダイオード領域を含む第１導電型の半導体基板と、前記フォトダイオード領域に対応する前記半導体基板内に形成され、上部の第２導電型イオン領域と、下部の低濃度の第２導電型イオン領域とを含む第２導電型の拡散領域と、前記フォトダイオード領域に対応する前記半導体基板の表面に形成された第１導電型のイオン領域とを含むことを特徴とする。
【発明の効果】
【００１４】
本発明に係るＣＭＯＳイメージセンサー及びその製造方法によれば、伝達トランジスタのチャンネル領域と接する第１ソース／ドレイン領域（即ち、ＰＤ領域側）には、Ｎ−２領域とＰＤＮ領域１７０が拡散されたＰＤＮ／Ｎ−２拡散領域１８０が存在するため、フォトダイオードの光電荷保存の能力を損傷させずにソース／ドレインのチャンネル抵抗及び高い電位障壁を低めることができ、したがって、電荷伝達の能力を改善することができる。
【００１５】
ＣＭＯＳイメージセンサーにおいてはＰＤで生成された光電子を如何に損失なく伝達トランジスタへ伝達するかが非常に重要であり、本発明のように電荷伝達の能力が改善されれば、ＣＭＯＳイメージセンサーの特性を大きく向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係るＣＭＯＳイメージセンサー及びその製造方法を添付の図面に基づいてより詳細に説明する。
【００１７】
図２は本発明が適用されるＣＭＯＳイメージセンサーの単位素子のセンサー画素の回路構成図で、図３はセンサー画素のレイアウト図である。図２と図３を参照してＣＭＯＳイメージセンサーの単位素子のセンサー画素の動作について説明する。
【００１８】
センサー画素は、図２と図３から分かるように、１つのフォトダイオード３０と、４つのトランジスタ、即ち、伝達トランジスタ３２、リセットトランジスタ３６、駆動トランジスタ３８、選択トランジスタ４０から構成されている。
【００１９】
伝達トランジスタ３２とリセットトランジスタ３６がターンオンになると、ＶＤＤがフォトダイオード３０に伝達される。それから、伝達トランジスタ３２とリセットトランジスタ３６をターンオフし、一定の時間フォトダイオード３０で光集積の時間を有するが、光集積は外部から受光部のフォトダイオード３０に光が入射すると、これに比例して電子−正孔（Electron Hole Pair：ＥＨＰ）が生成される過程をいう。このように生成された信号電荷によって伝達トランジスタ３２のソースは、その電位が生成された信号電荷の量に比例して変わる。
【００２０】
伝達トランジスタ３２のゲートに入力される信号Ｔｘによって（例えば、高電圧のＴｘ信号によって）伝達トランジスタ３２がターンオンになると、蓄積された信号電子は浮遊拡散ノード３４、ＦＤに伝達され、伝達される信号電荷量に比例してＦＤノード３４の電位が変わる。ＦＤノード３４の電位変化によって駆動トランジスタ３８のソース電位の変化をもたらす。
【００２１】
駆動トランジスタ３８は、ソースフォロワートランジスタとして、一種の信号増幅器の役割を果たし、雑音や残留電荷量を改善する役割も果たす。この際、選択トランジスタ４０がゲート信号Ｓｘによってターンオンになると、出力Ｖoutによってデータを読み込む。
【００２２】
リセットトランジスタ３６はゲート信号Ｒｘによってターンオン／ターンオフが制御されるが、リセットトランジスタ３６がターンオンになると、ＦＤノード３４はＶＤＤとなり、基準値を検出し、次に感知した信号を待つ。即ち、リセット信号はセンサー画素を初期化する役割を果たす。
【００２３】
このようなセンサー画素の動作の説明から分かるように、伝達トランジスタ３２の電荷伝達能力はフォトダイオード３０で感知した光信号を最終の出力端Ｖoutで電気的な信号として出力するのに非常に重要であり、これは全体のＣＭＯＳイメージセンサーの特性に大きな影響を与える。特に、フォトダイオード３０で生成されたＥＨＰは、伝達トランジスタ３２がターンオンになる瞬間伝達トランジスタ３２のソースに入力され、チャンネルを介して伝達トランジスタ３２のドレイン（即ち、ＦＤノード）に伝達されるが、このような伝達トランジスタ３２のＥＨＰ伝達特性が悪いと、伝達過程で電荷が損失されたり、変形したりする。
【００２４】
図４Ａないし図４Ｄは、本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
まず、図４Ａを参照すると、基板又はＰ型ウェル１００に分離酸化膜又はゲート酸化膜１１０を塗布し、その上にゲート電極１２０を形成する。ゲート酸化膜１１０と、ゲート電極１２０は通常的な方法で形成可能である。その後、感光膜を塗布し、露光及び現像工程によって第２ソース／ドレイン領域１４０のみ開放されるように感光膜パターン層１３１０を形成する。
【００２５】
感光膜パターン層１３１をマスクにして１次イオン注入１３２を行い、第２ソース／ドレイン領域にＮ−領域１４０を形成する。ここで、１次イオン注入１３２は、例えばヒ素Ａｓを１０ｋｅＶエネルギーを用いて３×Ｅ14／ｃｍ2（又はＥ19／ｃｍ3）の濃度で進行することができる。
【００２６】
次に、図４ｂから分かるように、感光膜１３１を除去し、基板の全面に２次イオン注入１３４の工程を行い、Ｎ−２領域を形成する。２次イオン注入１３４は非常に低い濃度、例えばドーピング濃度１×Ｅ16／ｃｍ3〜１×Ｅ17／ｃｍ3（又は１×Ｅ11／ｃｍ2〜５×Ｅ11／ｃｍ2）で基板の表面に薄く行われる。
【００２７】
このように非常に低いドーピング濃度で行われる２次イオン注入１３４は、追加のフォトリソグラフィ工程なしで基板の全面に対して行われるので、第２ソース／ドレイン領域１４０と、ＰＤ領域（第１ソース／ドレイン領域）に共にＮ−２領域１５０が形成される。
【００２８】
Ｎ−２領域１５０を形成する２次イオン注入１３４は、注入イオンをリンでする場合は、例えばドーピング濃度を１×Ｅ16／ｃｍ3〜１×Ｅ17／ｃｍ3にし、イオン注入エネルギーを１０ＫｅＶ〜５０ＫｅＶにする。また、注入イオンをヒ素でする場合には、ドーピング濃度を１×Ｅ16／ｃｍ3〜１×Ｅ17／ｃｍ3にし、イオン注入エネルギーを３０ＫｅＶ以下にすることができる。
【００２９】
その後、図４ｃから分かるように、ゲート電極１２０の側壁にスペーサー１２２を形成した後、感光膜１３５をパターン形成してＰＤ領域は遮り、第２ソース／ドレイン領域のみ露出されるようにした状態で３次イオン注入１３６を行ってＮ＋領域１６０を形成する。
Ｎ＋領域１６０は、ＭＯＳトランジスタで通常的なソース／ドレイン領域に対応し、ＬＤＤ構造で形成される。前記３次イオン注入１３６は、例えばイオン注入をヒ素（Ａｓ）、エネルギーを６５ＫｅＶ、ドーピング濃度を１×Ｅ20／ｃｍ3〜１×Ｅ21／ｃｍ3の範囲で行うことができる。
【００３０】
ゲート電極１２０のスペーサー１２２はゲート電極上に酸化膜を塗布した後、この酸化膜を異方性エッチングして、側壁にのみ酸化膜が残るようにする通常的な方法で形成される。
【００３１】
図４ｄを参照すると、感光膜１３７をパターン形成して、伝達トランジスタの第２ソース／ドレイン領域は遮断され、かつＰＤ領域が開放されるようにした状態で４次イオン注入１３８を行い、第１ソース／ドレイン領域の基板の内部にＰＤＮ領域１７０を形成する。
４次イオン注入１３８は、例えばリン（Ｐ）を注入イオンにし、１００〜１６０ＫｅＶのエネルギー、１×Ｅ16／ｃｍ3（又は３×Ｅ12／ｃｍ2）以下のドーピング濃度で行うことができる。
【００３２】
その後、図４ｅに示したように、感光膜１３９ａをパターン形成して、伝達トランジスタの第２ソース／ドレイン領域は遮断し、ＰＤ領域は開放した状態で５次イオン注入１３９ｂを行い、基板の表面に低濃度のＰＤＰ領域１９０を形成する。５次イオン注入１３９ｂは、例えばＢＦ２を注入イオンにし、２０ＫｅＶのエネルギー、１×Ｅ16／ｃｍ3（又は２×Ｅ12／ｃｍ2）以下のドーピング濃度で行うことができる。ＰＤＰイオン注入１３９ｂによってゲート電極１２０が部分的に露出しても問題とはならない。
【００３３】
ＰＤＰ領域１９０を形成した後に熱工程を行うと、伝達トランジスタ及びＰＤ領域のドーパントプロファイルが図５に示したようになる。一方、熱工程以後のＰＤＮ／Ｎ−２拡散領域１８０が図５のようなプロファイルを示すことは、基板の内部に一定の深さで形成されていたＰＤＮ領域１７０が熱工程によってドーパントがガウス分布で上下に拡散されるからである。
【００３４】
残りのドーピング領域１４０、１５０、１９０は、シリコン基板１００の表面に形成されているため、熱工程の以後にもそのプロファイルをそのまま維持しながら拡散されるのに対し、ＰＤＮ／Ｎ−２拡散領域１８０は、ＰＤＮ領域１７０が基板の内部で上下に拡散されながら形成されるため、図５のプロファイルを表す。
【００３５】
図５から分かるように、本発明に係るＣＭＯＳイメージセンサーの画素で伝達トランジスタは、Ｐ型基板１００に形成された第１ソース／ドレイン領域（ＰＤ）、第２ソース／ドレイン領域と、基板上に形成されたゲート電極１２０を含み、ゲート電極１２０の下の第１ソース／ドレイン領域１４０、１６０と、第２ソース／ドレイン領域（ＰＤ）の間にはゲート電極１２０に所定のバイアス電圧が印加された場合、チャンネル領域が形成され、第１ソース／ドレイン領域１４０、１６０には基板の内部から基板の表面側に拡散されたＰＤＮ／Ｎ−２拡散領域が形成されており、チャンネル領域はフォトダイオード領域側の基板の表面に形成されているＰＤＮ／Ｎ−２拡散領域と接している。また、Ｎ−２領域は、ゲート電極１２０のスペーサー１２２の下の基板領域を経て、ゲート電極１２２の下のチャンネル領域まで及んでいる。
【００３６】
一方、本発明の他の実施例によれば、前記Ｎ−２イオン注入を行う段階は、基板の内部にＰＤＮ領域１７０を形成した後に行うこともできる。即ち、ＰＤＮ領域１７０を形成した後、伝達トランジスタの第２ソース／ドレイン領域は遮断し、ＰＤ領域のみ開放されるように感光膜１３７のパターンを形成した後、イオン注入を行い、Ｎ−２イオン注入を行うことも可能である。このような実施例によれば、Ｎ−２イオン注入によって形成される領域は、図４ｂに示したように、第１ソース／ドレイン領域と、第２ソース／ドレイン領域に共に形成されるのではなく、第１ソース／ドレイン領域（即ち、ＰＤ領域側）にのみ形成される。
【００３７】
本発明のさらに他の実施例によれば、前記第２ソース／ドレイン領域に前記Ｎ＋イオン注入を行う段階は、基板の内部にＰＤＮ領域１７０を形成した後に行うこともできる。
【００３８】
本発明のさらに他の実施例によれば、基板の内部のＰＤＮ領域１７０を熱工程によって拡散させた後、前記Ｎ−２イオン注入を行う段階を行うことで、ＰＤＮ／Ｎ−２拡散領域１８０を形成する。
【００３９】
以上、図面を参照して本発明の実現例について説明したが、これは該当技術分野で通常の知識を有する者が本発明を容易に理解してそのまま再現できるようにするためのもので、発明の範囲を制限するものではない。該当技術分野で通常の知識を有する者であれば発明の思想と範囲を外れない限りで上記説明した具体的な実施例を多様に変形したり修正できることは勿論である。
【００４０】
例えば、上記の実施例は全てＬＤＤ構造のソース／ドレイン領域を中心として説明したため、第２ソース／ドレイン領域にＮ−イオン注入を行う段階と、ゲート電極の側壁にスペーサーを形成する段階とが含まれているが、本発明は必ずしもＬＤＤ構造にのみ限定されるものではないので、このような段階は省略が可能である。
【図面の簡単な説明】
【００４１】
【図１】従来技術に係るＣＭＯＳイメージセンサーの断面図である。
【図２】本発明に係るＣＭＯＳイメージセンサーの回路構成図である。
【図３】本発明に係るＣＭＯＳイメージセンサーのレイアウト図である。
【図４Ａ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４Ｂ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４Ｃ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４Ｄ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図４Ｅ】本発明に係るＣＭＯＳイメージセンサーの製造方法を示す工程断面図である。
【図５】本発明によって製造されたＣＭＯＳイメージセンサーの断面図である。
【図１】
2006191034.tif 000003
【図２】
2006191034.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
2006191034.tif 000008
【図４Ｄ】
2006191034.tif 000009
【図４Ｅ】
2006191034.tif 000010
【図５】
2006191034.tif 000011