(57)【要約】【課題】エピタキシャル層の表面にトレンチを形成し、トレンチ内にトランスファトランジスタを形成して、デッドゾーンと暗電流の特性を同時に向上させることのできるＣＭＯＳイメージセンサとその製造方法を提供する。【解決手段】本発明に係るＣＭＯＳイメージセンサは、フォトダイオード領域とトランジスタ領域とが区画される第１導電型半導体基板と、トランジスタ領域のうち、トランスファトランジスタ領域の第１導電型半導体基板に形成されるトレンチと、トレンチの内部に形成されるトランスファトランジスタのゲート電極と、フォトダイオード領域の半導体基板内に形成される第２導電型不純物領域と、第２導電型不純物領域の表面に形成される第１導電型不純物領域とを含む。【選択図】図４Ｍ
2006191095.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード領域とトランジスタ領域とが区画される第１導電型半導体基板と、
前記第１導電型半導体基板のトランジスタ領域中のトランスファトランジスタの領域に形成されるトレンチと、
前記トレンチの内部に形成される前記トランスファトランジスタのゲート電極と、
前記フォトダイオード領域の半導体基板内に形成される第２導電型不純物領域と、
前記第２導電型不純物領域の表面に形成される第１導電型不純物領域と
を含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記トランスファトランジスタ領域を除いた他のトランジスタ領域の前記半導体基板上に形成される複数のゲート電極と、
前記各ゲート電極の間の前記半導体基板に形成されるソース／ドレイン不純物領域と
を更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記各トランジスタのゲート電極の下側の前記半導体基板に形成される閾値電圧調節用の不純物イオン注入領域を更に含むことを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記各ゲート電極の側壁に形成されるスペーサを更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
第１導電型不純物領域は、前記スペーサの下部領域まで拡張されて形成されていることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
フォトダイオード領域とトランジスタ領域とが区画される第１導電型半導体基板の全面に第１絶縁膜を形成し、トランジスタ領域のうちトランスファトランジスタ形成領域上の前記第１絶縁膜を選択的に除去する段階と、
前記第１絶縁膜が除去された部分の前記半導体基板にトレンチを形成する段階と、
前記トレンチの下部領域に前記トランスファトランジスタの閾値電圧調節用の不純物イオン注入領域を形成する段階と、
前記トレンチ内にゲート絶縁膜と前記トランスファトランジスタのゲート電極を形成する段階と
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記閾値電圧調節用の不純物イオン注入領域を形成する段階の前に、前記トレンチの内壁に酸化膜を形成する段階を更に含み、前記ゲート絶縁膜を形成する段階の前に、前記酸化膜を除去する段階を更に含むことを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記半導体基板の全面に第２絶縁膜を堆積し、前記トランスファトランジスタを除いたトランジスタ形成領域上の前記第１と第２絶縁膜を除去する段階と、
前記第１と第２絶縁膜が除去された前記半導体基板上に複数のゲート絶縁膜と複数のゲート電極を形成する段階と、
前記第１と第２絶縁膜を全て除去する段階と
を更に含むことを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記第１絶縁膜を形成する段階の前に、前記トランスファトランジスタ領域を除いた前記トランジスタ領域の前記第１導電型半導体基板に閾値電圧調節用の不純物イオン注入領域を形成する段階を更に含むことを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記各ゲート電極の側壁にスペーサを形成する段階を更に含むことを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記フォトダイオード領域の前記半導体基板内に第２導電型不純物領域を形成する段階と、
前記第２導電型不純物領域の表面に第１導電型不純物領域を形成する段階と、
前記ゲート電極の間の前記半導体基板にソース／ドレイン不純物領域を形成する段階と、
を更に含むことを特徴とする請求項８に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサとその製造方法に関し、特に、デッドゾーンと暗電流の特性を同時に向上させるためのＣＭＯＳイメージセンサとその製造方法に関する。
【背景技術】
【０００２】
一般的に、イメージセンサは、光学的な映像を電気的な信号に変換させる半導体素子であり、電荷結合素子(Charge  coupled  device：ＣＣＤ)とＣＭＯＳイメージセンサとが知られている。
【０００３】
ＣＣＤは駆動方式が複雑で、電力消費が大きいばかりでなく、多段階のフォトリソグラフィ工程が要求されるので、製造工程が複雑であるという短所を有する。また、ＣＣＤは制御回路、信号処理回路、アナログ／デジタル変換回路(Ａ／Ｄコンバータ)などを一つのチップに集積させ難いので、製品の小型化が困難であるという問題があるために、最近ではＣＣＤの短所を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目を浴びている。
【０００４】
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数に相当するＭＯＳトランジスタを半導体基板に形成して、そのＭＯＳトランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
【０００５】
ＣＭＯＳイメージセンサはＣＭＯＳ製造技術を用いるので、省電力で、フォトリソグラフィ工程の段階が少ないために製造工程が単純であるという長所を有する。また、ＣＭＯＳイメージセンサは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができ、製品の小型化が容易である。
【０００６】
このような長所のため、ＣＭＯＳイメージセンサは現在、デジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用分野で広く用いられている。
【０００７】
一般的なＣＭＯＳイメージセンサを図１と図２を参照して具体的に説明する。図１は、４つのトランジスタを含む４Ｔ型ＣＭＯＳイメージセンサの単位画素のレイアウトを示す図で、図２は、図１に示したＣＭＯＳイメージセンサの単位画素に対する等価回路図である。
【０００８】
図１と図２に示したように、一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、アクティブ領域１０が区画され、アクティブ領域１０のうち幅の広い部分に一つのフォトダイオード２０が形成され、アクティブ領域１０の残りの部分にオーバーラップするように４つのトランジスタのゲート電極１１０、１２０、１３０、１４０が形成される。
【０００９】
即ち、ゲート電極１１０、１２０、１３０、１４０によってそれぞれトランスファトランジスタ(Ｔｘ)、リセットトランジスタ(Ｒｘ)、ドライブトランジスタ(Ｄｘ)と、選択トランジスタ(Ｓｘ)のゲート電極が形成される。
【００１０】
各トランジスタのアクティブ領域１０には各ゲート電極１１０、１２０、１３０、１４０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
【００１１】
したがって、リセットトランジスタ(Ｒｘ)とドライブトランジスタ(Ｄｘ)の間のソース／ドレイン領域には電源電圧(Ｖｄｄ)が印加され、選択トランジスタ(Ｓｘ)の一側のソース／ドレイン領域には電源電圧(Ｖｓｓ)が印加される。
【００１２】
トランスファトランジスタ(Ｔｘ)は、フォトダイオードで生成された光電荷をフローティング拡散領域(Floationg  Diffusion  layer：ＦＤ)に搬送する機能を行い、リセットトランジスタ(Ｒｘ)は、フローティング拡散領域の電位調節とリセット機能を行い、ドライブトランジスタ(Ｄｘ)はソースフォロワの機能を行い、セレクトトランジスタ(Ｓｘ)は単位画素の信号を読むためのスイッチングの役割を果たす。
【００１３】
かかる構成を有する従来のＣＭＯＳイメージセンサの製造方法を図３Ａないし図３Ｇに基づいて具体的に説明する。ここで、図３Ａないし図３Ｇは、図１に示したＣＭＯＳイメージセンサの単位画素のＩ−Ｉ’線上の断面図である。
【００１４】
まず、図３Ａに示したように、Ｐ型半導体基板１に低濃度のＰ型(Ｐ−)エピタキシャル層２を形成後、アクティブ領域と素子分離領域とを区画するマスクを用いて露光し現像して、素子分離領域のエピタキシャル層２を所定の深さにエッチングすることで、トレンチを形成する。
【００１５】
エピタキシャル層２上に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程を行ってトレンチを酸化膜で埋め込んで、素子分離領域に素子分離膜３を形成する。
【００１６】
そして、アクティブ領域のエピタキシャル層２の表面に不純物イオンを注入して、Ｐ型不純物領域４を形成する。第１Ｐ型不純物領域４は、トランスファトランジスタ(Ｔｘ)のチャンネル領域では閾値電圧を調節するための用途として用いられ、フォトダイオード領域では表面電圧を固定するための用途として用いられる。
【００１７】
図３Ｂに示したように、基板の全面にゲート絶縁膜と導電層を順次形成し、ゲート絶縁膜と導電層を選択的にドライエッチングして、トランスファトランジスタを始めとした各種のトランジスタのゲート絶縁膜５とゲート電極６を形成する。
【００１８】
図３Ｃに示したように、全面に感光膜７を堆積し、露光と現像工程でフォトダイオード領域が露出するように感光膜７パターンを形成する。即ち、感光膜７パターンは、素子分離膜３に隣接したアクティブ領域の一部をカバーし、ゲート電極６の一部を露出させるように形成する。そして、高エネルギーイオン注入工程でＮ型不純物イオンを、露出させたフォトダイオード領域のエピタキシャル層２に注入して、フォトダイオードＮ型不純物領域８を形成した後、感光膜７パターンを除去する。
【００１９】
図３Ｄに示したように、フォトダイオードＮ型不純物領域８を形成した状態で、フォトダイオード領域が露出するように感光膜パターン９を形成した後、フォトダイオードＮ型不純物領域７の表面にＰ型不純物イオンを注入して、フォトダイオード第２Ｐ型不純物領域１０を形成したり、次のような方法で第２Ｐ型不純物領域１０を形成する。
【００２０】
即ち、図３Ｅに示したように、フォトダイオードＮ型不純物領域８を形成した状態で、全面に絶縁膜を堆積しエッチバックして、ゲート電極６の側面に側壁絶縁膜１１を形成し、フォトダイオード領域が露出するように感光膜パターン９を形成した後、フォトダイオードＮ型不純物領域８の表面にＰ型不純物イオンを注入して、フォトダイオード第２Ｐ型不純物領域１０を形成する。
【００２１】
図３Ｆに示したように、感光膜パターン９を除去して、マスクを用いた高濃度のＮ型不純物イオン注入工程で各トランジスタのソース／ドレイン領域１２を形成する。
【００２２】
このような工程後、図示してはいないが、カラーフィルタ層とマイクロレンズなどを形成して、ＣＭＯＳイメージセンサを製造する。
【００２３】
上述したような従来技術に係るＣＭＯＳイメージセンサでは、フォトダイオードが光の信号を電気的な信号に変換して光電荷を生成し、生成された光電荷はトランスファトランジスタ(Ｔｘ)がターンオンされると、フローティング拡散領域に移動して、ドライブトランジスタ(Ｄｘ)をゲーティングする。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、図３Ｄで説明したように、スペーサの形成前にＰ型不純物イオンを注入する場合には、スペーサの下部のエピタキシャル層までピンニングさせるので、ＣＭＯＳイメージセンサの暗電流の特性は向上するが、Ｐ型不純物のドーピング濃度が増加する。このため、トランスファトランジスタのソース領域の電位障壁が増加して、光電荷の伝送効率が低下し、光が入射し始めてから一定時間の間、信号が発生しないデッドゾーンが現れるという問題があった。
【００２５】
また、図３Ｆで説明したように、ゲート電極の側壁にスペーサを形成した後、Ｐ型不純物イオンを注入する場合には、光電荷の伝送効率は向上するが、スペーサを形成するためのドライエッチング工程時にフォトダイオードの表面にダメージが生じ、暗電流が増加するという問題があった。
【００２６】
本発明は上記のような問題点を解決するためのもので、エピタキシャル層の表面にトレンチを形成し、トレンチ内にトランスファトランジスタを形成して、デッドゾーンと暗電流の特性を同時に向上させることのできるＣＭＯＳイメージセンサとその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２７】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサは、フォトダイオード領域とトランジスタ領域とが区画される第１導電型半導体基板と、第１導電型半導体基板のトランジスタ領域中のトランスファトランジスタの領域に形成されるトレンチと、トレンチの内部に形成されるトランスファトランジスタのゲート電極と、フォトダイオード領域の半導体基板内に形成される第２導電型不純物領域と、第２導電型不純物領域の表面に形成される第１導電型不純物領域とを含むことを特徴とする。
【００２８】
また、ＣＭＯＳイメージセンサは、トランスファトランジスタ領域を除いた他のトランジスタ領域の半導体基板上に形成される複数のゲート電極と、各ゲート電極の間の半導体基板に形成されるソース／ドレイン不純物領域とを更に含むことを特徴とする。
【００２９】
また、ＣＭＯＳイメージセンサは、各トランジスタのゲート電極の下側の半導体基板に形成される閾値電圧調節用の不純物イオン注入領域を更に含むことを特徴とする。
【００３０】
また、ＣＭＯＳイメージセンサは、各ゲート電極の側壁に形成されるスペーサを更に含み、第１導電型不純物領域は、スペーサの下部領域まで拡張されて形成されていることを特徴とする。
【００３１】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とトランジスタ領域とが区画される第１導電型半導体基板の全面に第１絶縁膜を形成し、トランジスタ領域のうちトランスファトランジスタ形成領域上の第１絶縁膜を選択的に除去する段階と、第１絶縁膜が除去された部分の半導体基板にトレンチを形成する段階と、トレンチの下部領域にトランスファトランジスタの閾値電圧調節用の不純物イオン注入領域を形成する段階と、トレンチ内にゲート絶縁膜とトランスファトランジスタのゲート電極を形成する段階とを含むことを特徴とする。
【００３２】
また、ＣＭＯＳイメージセンサの製造方法は、閾値電圧調節用の不純物イオン注入領域を形成する段階の前に、トレンチの内壁に酸化膜を形成する段階を更に含み、ゲート絶縁膜を形成する段階の前に、酸化膜を除去する段階を更に含むことを特徴とする。
【００３３】
また、ＣＭＯＳイメージセンサの製造方法は、半導体基板の全面に第２絶縁膜を堆積し、トランスファトランジスタを除いたトランジスタ形成領域上の第１と第２絶縁膜を除去する段階と、第１と第２絶縁膜が除去された半導体基板上に複数のゲート絶縁膜と複数のゲート電極を形成する段階と、第１と第２絶縁膜を全て除去する段階とを更に含むことを特徴とする。
【００３４】
また、ＣＭＯＳイメージセンサの製造方法は、第１絶縁膜を形成する段階の前に、トランスファトランジスタ領域を除いた他のトランジスタ領域の第１導電型半導体基板に閾値電圧調節用の不純物イオン注入領域を形成する段階を更に含み、各ゲート電極の側壁にスペーサを形成する段階を更に含むことを特徴とする。
【００３５】
また、ＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域の半導体基板内に第２導電型不純物領域を形成する段階と、第２導電型不純物領域の表面に第１導電型不純物領域を形成する段階と、ゲート電極の間の半導体基板にソース／ドレイン不純物領域を形成する段階とを更に含むことを特徴とする。
【発明の効果】
【００３６】
本発明に係るＣＭＯＳイメージセンサの製造方法によって製造されたＣＭＯＳイメージセンサは、エピタキシャル層の表面部にトレンチを形成した後、トレンチ内にトランスファトランジスタのゲート電極を形成するので、トランスファトランジスタのゲート電極のスペーサの下部領域までＰ型不純物領域が形成され、エピタキシャル層の表面に存在するダングリングボンドなど、暗電流の発生原因を除去できるため、ＣＭＯＳイメージセンサの暗電流を減少させることができる。
【００３７】
また、本発明によれば、フォトダイオードの表面のＰ型不純物領域がトランスファトランジスタのチャンネル領域より高い位置に存在するので、トランスファトランジスタソース領域の電位障壁が高くならず、光電荷運搬の効率が向上して、デッドゾーンの特性を改善できるという効果がある。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の一実施形態によるＣＭＯＳイメージセンサの製造工程を図４Ａないし図４Ｍに基づいて詳細に説明する。
【００３９】
図４Ａに示したように、Ｐ型半導体基板３１に低濃度のＰ型(Ｐ−)エピタキシャル層３２を形成する。そして、アクティブ領域と素子分離領域とを区画するマスクパターンを形成して、素子分離領域のエピタキシャル層３２を所定の深さにエッチングして、トレンチを形成する。
トレンチが埋め込まれるように基板に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程でトレンチ領域にのみ残るようにパターニングして、素子分離領域に素子分離膜３３を形成する。
【００４０】
そして、アクティブ領域のエピタキシャル層３２のうち、フォトダイオード領域とトランスファトランジスタ領域を除いたリセットトランジスタ形成領域に閾値電圧調節用の不純物イオン注入領域３４を形成する。
【００４１】
図４Ｂに示したように、エピタキシャル層３２の全面に酸化膜または窒化膜などの第１絶縁膜３５を形成する。
【００４２】
図４Ｃに示したように、マスクとエッチング工程を用いてトランスファトランジスタ形成領域上の第１絶縁膜３５を選択的に除去した後、第１絶縁膜３５が除去された部分のエピタキシャル層３２を所定の深さにエッチングして、トレンチ３６を形成する。
【００４３】
図４Ｄに示したように、マスクと不純物イオン注入工程を用いて、トレンチ３６のエピタキシャル層３２にトランスファトランジスタの閾値電圧調節用の不純物イオン注入領域３８を形成する。 
【００４４】
好ましい実施形態において、トレンチ領域の結晶格子のダメージの復旧とトランスファトランジスタの閾値電圧調節用の不純物イオンの注入時に、エピタキシャル層３２の表面を保護するために、トレンチ３６の内壁に熱酸化工程を用いて酸化膜３７を形成する。
【００４５】
図４Ｅに示したように、酸化膜３７を除去し、トレンチ３６の内壁にゲート絶縁膜３９を形成し、トレンチ３６を埋め込むために、基板の全面にポリシリコンなどの導電層４０を堆積する。
【００４６】
図４Ｆに示したように、化学機械研磨(ＣＭＰ)工程を用いて、第１絶縁膜３５の表面が露出するように導電層４０を平坦化して、トレンチ３６内にトランスファトランジスタのゲート電極４０ａを形成する。
【００４７】
図４Ｇに示したように、ゲート電極４０ａを含む第１絶縁膜３５の全面に酸化膜または窒化膜などの第２絶縁膜４１を堆積する。
【００４８】
図４Ｈに示したように、トランスファトランジスタを除いたリセットトランジスタ、ドライブトランジスタ、セレクトトランジスタのゲート電極を形成する部分の第１、第２絶縁膜３５、４１を選択的に除去する。図面ではリセットトランジスタの形成位置のみを示した。
【００４９】
図４Ｉに示したように、第１、第２絶縁膜３５、４１が除去されたエピタキシャル層３２の表面にゲート絶縁膜４２を形成し、全面にポリシリコンなどの導電層を厚く堆積した後、化学機械研磨工程を用いて、第２絶縁膜４１の表面が露出するように導電層を平坦化することで、リセットトランジスタを始めとした残りの各トランジスタのゲート電極４０ｂを形成する。
【００５０】
図４Ｊに示したように、第１、第２絶縁膜３５、４１をウェットエッチング工程で全て除去する。
【００５１】
図４Ｋに示したように、全面に感光膜４３を堆積し、露光と現像工程でフォトダイオード領域が露出するように感光膜４３をパターニングする。
即ち、感光膜４３パターンは、素子分離膜３３に隣接したアクティブ領域の一部をカバーするとともに、フォトダイオード領域のほかにトランスファトランジスタのゲート電極４０ａの一部を露出させるように形成する。そして、高エネルギーイオン注入工程でＮ型不純物イオンを露出したフォトダイオード領域のエピタキシャル層３２に注入して、フォトダイオードＮ型不純物領域４４を形成する。
【００５２】
図４Ｌに示したように、感光膜４３パターンを除去し、感光膜４５を堆積し露光と現像して、フォトダイオード領域が露出するように、感光膜４５をパターニングする。そして、パターニングされた感光膜４５をマスクに用いて、フォトダイオードＮ型不純物領域３９の表面にＰ型不純物イオンを注入して、フォトダイオードＰ型不純物領域４６を形成する。
【００５３】
図４Ｍに示したように、感光膜４５を除去した後、全面に絶縁膜を堆積し、異方性エッチングして、各ゲート電極４０ａ、４０ｂの側壁にスペーサ４７を形成する。そして、ゲート電極４０ａ、４０ｂとスペーサ４７をマスクに用いたゲート電極の間のアクティブ領域にＮ型不純物イオンを注入して、フローティング拡散領域と各トランジスタのソース／ドレイン不純物領域４８ａ、４８ｂを形成する。
【００５４】
このような工程後、図示してはいないが、カラーフィルター層とマイクロレンズなどを形成して、ＣＭＯＳイメージセンサを製造する。
【００５５】
以上で説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更と修正が可能なことが分かる。したがって、本発明の技術的な範囲は実施形態に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
【図面の簡単な説明】
【００５６】
【図１】一般的なＣＭＯＳイメージセンサの単位画素の等価回路図である。
【図２】図１に示したＣＭＯＳイメージセンサの単位画素のレイアウトを示す図面である。
【図３Ａ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｂ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｃ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｄ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｅ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３Ｆ】従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ａ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｂ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｃ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｄ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｅ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｆ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｇ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｈ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｉ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｊ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｋ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｌ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４Ｍ】本発明の一実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００５７】
３１  基板、３２  エピタキシャル層、４０ａ  トランスファトランジスタのゲート電極、４０ｂ  他のトランジスタのゲート電極、４４  フォトダイオードＮ型不純物領域、４６  フォトダイオードＰ型不純物領域
【図１】
2006191095.tif 000003
【図２】
2006191095.tif 000004
【図３Ａ】
2006191095.tif 000005
【図３Ｂ】
2006191095.tif 000006
【図３Ｃ】
2006191095.tif 000007
【図３Ｄ】
2006191095.tif 000008
【図３Ｅ】
2006191095.tif 000009
【図３Ｆ】
2006191095.tif 000010
【図４Ａ】
2006191095.tif 000011
【図４Ｂ】
2006191095.tif 000012
【図４Ｃ】
2006191095.tif 000013
【図４Ｄ】
2006191095.tif 000014
【図４Ｅ】
2006191095.tif 000015
【図４Ｆ】
2006191095.tif 000016
【図４Ｇ】
2006191095.tif 000017
【図４Ｈ】
2006191095.tif 000018
【図４Ｉ】
2006191095.tif 000019
【図４Ｊ】
2006191095.tif 000020
【図４Ｋ】
2006191095.tif 000021
【図４Ｌ】
2006191095.tif 000022
【図４Ｍ】
2006191095.tif 000023