(57)【要約】【課題】  回路構成を複雑化することなく容易にＡ／Ｄ変換精度を高める。【解決手段】  ２値加重キャパシタＣ０（他のキャパシタも同様）は、互いに第１電極と第２電極とを逆にして並列接続したキャパシタＣ０ａとＣ０ｂとから構成されている。キャパシタＣ０ａは、コモンライン３側を第１電極とするＮ個（Ｎ≧１）の単位キャパシタから構成され、キャパシタＣ０ｂは、スイッチＳＷ０側を第１電極とするＮ個の単位キャパシタから構成されている。基準電圧Ｖrefは、基準電圧ＶrefPと基準電圧ＶrefMの中央値に設定されている。コモンライン３の電圧Ｖcomが基準電圧Ｖrefに近付くほど、キャパシタＣ０〜Ｃ８間の静電容量の比精度が向上する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一端がコモンラインに接続された複数のキャパシタからなるキャパシタアレイと、
前記各キャパシタごとにその他端に変換対象電圧、第１の基準電圧および第２の基準電圧の何れかを印加するように切り替え動作を行うスイッチ手段と、
前記コモンラインの電圧と第３の基準電圧とを比較する比較手段と、
前記コモンラインに前記第３の基準電圧を印加した状態で前記変換対象電圧により前記各キャパシタを充電するサンプリング処理の後、前記比較手段の比較結果に応じて前記スイッチ手段を順次切り替えながらＡ／Ｄ変換値を生成する制御手段とを備え、
前記第３の基準電圧は、前記第１の基準電圧と前記第２の基準電圧のほぼ中央値に設定されており、
前記各キャパシタは、互いに第１電極と第２電極とを逆にして並列接続または直列接続された複数のキャパシタから構成されていることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記各キャパシタは、ほぼ等しい静電容量を持つ２つのキャパシタから構成されていることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記各キャパシタは、単位容量を有する単位キャパシタが複数接続された状態に構成されていることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項４】
前記各キャパシタにおいて、前記コモンライン側を前記第１電極とする単位キャパシタの数と前記コモンライン側を前記第２電極とする単位キャパシタの数とが等しいことを特徴とする請求項３記載のＡ／Ｄ変換器。
【請求項５】
前記各キャパシタは、前記第１電極と第２電極の少なくとも一方がポリシリコンにより構成されたものまたはＭＯＳ構造を有するものであることを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタアレイを備えた逐次比較型のＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
この種のＡ／Ｄ変換器は、一端が共通に接続された複数のキャパシタからなるキャパシタアレイを備え、各キャパシタの他端にＡ／Ｄ変換対象電圧を印加した後基準電圧を印加し、その時の電荷の再分配結果に基づいてＡ／Ｄ変換コードを逐次求めるようになっている。各キャパシタ間での電荷の再分配結果を利用しているため、キャパシタ相互間の静電容量の比が所定値からずれるとＡ／Ｄ変換値に誤差が生じる。
【０００３】
特許文献１には、一端が上記共通接続点に接続された補正用キャパシタを設け、キャパシタアレイの各キャパシタの容量誤差と各キャパシタの他端に入力される電圧に基づいて補正電圧を生成し、それを補正用キャパシタの他端に供給するＡ／Ｄ変換器が開示されている。この構成によれば、キャパシタの静電容量誤差に起因するＡ／Ｄ変換誤差を補償することができる。
【特許文献１】特開昭５９−８３４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１記載のＡ／Ｄ変換器は、補正用キャパシタおよび補正電圧生成手段を必要とし回路構成が複雑化する。また、適切な補正電圧を決定することが難しく、補正電圧を生成するための補正データの検出を実際のＡ／Ｄ変換の前後に随時実行することが必要となる。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、回路構成を複雑化することなく容易にＡ／Ｄ変換精度を高めることができる遂次比較型のＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載した手段によれば、サンプリング処理において、コモンライン（各キャパシタの一端）に第３の基準電圧が印加され、各キャパシタの他端にＡ／Ｄ変換対象電圧が印加されて各キャパシタが充電される。その後、逐次比較処理において、コモンラインの電圧と第３の基準電圧との比較結果に応じてスイッチ手段が順次切り替えられてＡ／Ｄ変換値が得られる。
【０００７】
逐次比較処理におけるスイッチ手段の切り替えにより、各キャパシタの他端には第１の基準電圧と第２の基準電圧の何れか一方の電圧が印加され、各キャパシタの電荷が再分配されてコモンラインの電圧が決定される。このとき、キャパシタ相互間の静電容量の比が所定値からずれるとコモンラインの電圧にもずれが生じる。キャパシタ相互間の静電容量の比精度（相対精度）は、コモンラインの電圧が第３の基準電圧付近となるときに最も要求される。
【０００８】
そこで、本発明では、（１）第３の基準電圧を、第１の基準電圧と第２の基準電圧のほぼ中央値に設定するとともに、（２）各キャパシタを、互いに第１電極と第２電極とを逆にして並列接続または直列接続（逆極性接続）した複数のキャパシタ（直並列キャパシタと称す）から構成している。（１）の構成によれば、キャパシタ相互間の比精度が最も要求される場合つまりコモンラインの電圧が第３の基準電圧付近となる場合において、各キャパシタに印加される電圧の絶対値は全て等しくなる。そして、（２）の構成によれば、各キャパシタにおいて逆極性接続されている各直並列キャパシタへの印加電圧の向きが互いに逆になることから、上記絶対値を持つ電圧の下では、キャパシタアレイを構成する全キャパシタはその電圧の極性（正負）にかかわらず電圧特性が打ち消される。
【０００９】
その結果、コモンラインの電圧が第３の基準電圧に近づくほどキャパシタ相互間の静電容量の比精度が高まる。電荷再分配を用いた逐次比較型のＡ／Ｄ変換器では、比較ステップの進行途中においてコモンラインの電圧が第３の基準電圧に近づく場合がある他、比較ステップが進行するに従ってコモンラインの電圧が徐々に第３の基準電圧に近づく。従って、逐次比較型のＡ／Ｄ変換器にとって上記電圧特性の打消作用は極めて都合がよく、追加的な補正手段等を用いることなく容易に高精度のＡ／Ｄ変換値を得られる。
【００１０】
請求項２に記載した手段によれば、各キャパシタは、ほぼ等しい静電容量を持つ２つの直並列キャパシタから構成されているので、各キャパシタの電圧特性をほぼ完全に打ち消すことができる。
【００１１】
請求項３に記載した手段によれば、各キャパシタは、単位容量を有する単位キャパシタが複数接続された状態に構成されているので、例えば２のべき乗に重み付けされた静電容量を有するキャパシタを用いる場合でも、キャパシタ相互間の静電容量の比精度の低下を極力防止できる。
【００１２】
請求項４に記載した手段によれば、各キャパシタにおいて、コモンライン側を第１電極とする単位キャパシタの数とコモンライン側を第２電極とする単位キャパシタの数とが等しいので、各キャパシタの電圧特性を完全に打ち消すことができる。
【００１３】
請求項５に記載した手段によれば、各キャパシタは、第１電極と第２電極の少なくとも一方がポリシリコンにより構成されたものまたはＭＯＳ構造を有するものであるので、配線容量を用いる場合と比較して同じ静電容量を得るのに小さいレイアウト面積とすることができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図６を参照しながら説明する。
図１は、半導体集積回路装置（ＣＭＯＳＩＣ）として製造された電荷再分配型の逐次比較Ａ／Ｄ変換器の電気的構成を示している。このＡ／Ｄ変換器１は、４ビットの分解能を有している。
【００１５】
キャパシタアレイ２は、２値加重キャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８から構成されている。各キャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８は、それぞれ単位容量を持つ複数の単位キャパシタが並列接続されて構成されており、これらの静電容量比は１：１：２：４：８とされている。単位キャパシタは、ポリシリコンを上下電極（第１電極、第２電極）としてＳｉＯ2を挟んだ構造となっている。後述するように単位キャパシタの静電容量はその端子間電圧に応じて変化する（すなわち電圧特性を持つ）が、本実施形態ではキャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８の静電容量について高い比精度（相対精度）が必要となる電圧条件に近付くほど、電圧特性が打ち消されて上記理想的な静電容量比が得られるようになっている。
【００１６】
回路構成をより詳しく説明すると、キャパシタＣ０は、コモンライン３とスイッチＳＷ０との間に互いに第１電極と第２電極とを逆にして並列接続（以下、逆並列接続という）したキャパシタＣ０ａとＣ０ｂとから構成されている。キャパシタＣ０ａは、コモンライン３側を第１電極とするＮ個（Ｎ≧１）の単位キャパシタから構成され、キャパシタＣ０ｂは、スイッチＳＷ０側を第１電極とするＮ個の単位キャパシタから構成されている。
【００１７】
同様に、キャパシタＣ１は、コモンライン３とスイッチＳＷ１との間に逆並列接続され且つＮ個の単位キャパシタからなるキャパシタＣ１ａとＣ１ｂとから構成されており、キャパシタＣ２は、コモンライン３とスイッチＳＷ２との間に逆並列接続され且つ２Ｎ個の単位キャパシタからなるキャパシタＣ２ａとＣ２ｂとから構成されている。また、キャパシタＣ４は、コモンライン３とスイッチＳＷ４との間に逆並列接続され且つ４Ｎ個の単位キャパシタからなるキャパシタＣ４ａとＣ４ｂとから構成されており、キャパシタＣ８は、コモンライン３とスイッチＳＷ８との間に逆並列接続され且つ８Ｎ個の単位キャパシタからなるキャパシタＣ８ａとＣ８ｂとから構成されている。
【００１８】
スイッチ回路４（スイッチ手段に相当）を構成する５つのスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ８は、それぞれ上記キャパシタＣ０〜Ｃ８の各一端を入力ライン５、基準電圧ＶrefP（第１の基準電圧に相当）が入力される基準電圧供給ライン６または基準電圧ＶrefM（第２の基準電圧に相当）が入力される基準電圧供給ライン７に選択的に接続するようになっている。入力ライン５には、入力端子８を介してＡ／Ｄ変換の対象である入力電圧Ｖin（変換対象電圧に相当）が与えられるようになっている。なお、本実施形態では、スイッチＳＷ０が基準電圧供給ライン６側に切り替えられることはないため、当該切り替えができない構成であってもよい。
【００１９】
コンパレータ９（比較手段に相当）は、上記コモンライン３の電圧Ｖcomと基準電圧供給ライン１０の基準電圧Ｖref（第３の基準電圧に相当）とを比較し、その比較結果信号を制御回路１１に対し出力するようになっている。コモンライン３と基準電圧供給ライン１０との間には、スイッチＳＷｃが設けられている。基準電圧Ｖrefは、基準電圧ＶrefPと基準電圧ＶrefMの中央値に設定されている。本実施形態では、基準電圧ＶrefP、ＶrefM、Ｖrefをそれぞれ５Ｖ、０Ｖ、２．５Ｖに設定している。
【００２０】
制御回路１１（制御手段に相当）は、後述するサンプリング処理と逐次比較処理とを含むＡ／Ｄ変換の全般を制御する回路であり、その内部に逐次比較レジスタＳＡＲ（successive approximation register）を備えている。上述したスイッチＳＷ０〜ＳＷ８、ＳＷｃは、アナログスイッチから構成されており、制御回路１１からの信号によりオンオフするようになっている。
【００２１】
次に、本実施形態の作用について図２ないし図６も参照しながら説明する。
Ａ／Ｄ変換器１の変換動作は、従来のＡ／Ｄ変換器と同様である。図２（ａ）は、サンプリング処理におけるスイッチＳＷ０〜ＳＷ８の切り替え状態を示しており、図２（ｂ）は、第１回目の比較処理におけるスイッチＳＷ０〜ＳＷ８の切り替え状態を示している。
【００２２】
サンプリング処理において、制御回路１１は、スイッチＳＷｃをオンにしてコモンライン３を基準電圧Ｖrefとし、スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ８を全て入力電圧Ｖin側に切り替える。これにより、キャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８は、電圧（Ｖin−Ｖref）により充電される。制御回路１１は、充電に十分な時間が経過した後スイッチＳＷｃをオフに切り替える。これにより、キャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８は充電電荷をホールドする。
【００２３】
続いて、制御回路１１は逐次比較処理を実行する。図３は、制御回路１１が実行する４ビットの逐次比較処理のシーケンスを示している。判断ステップに示す「負」とは、コモンライン３の電圧Ｖcomが基準電圧Ｖrefよりも低い場合つまりコンパレータ９の出力信号がＨレベルの場合を示し、「正」はその逆の場合を示している。
【００２４】
ＭＳＢ（第４ビット目）を決定するための第１回目の比較処理では、図２（ｂ）に示すようにスイッチＳＷ８を基準電圧ＶrefP側に切り替え、その他のスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ４を基準電圧ＶrefM側に切り替える。これにより、サンプリング処理で各キャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８に充電された電荷が再分配され、コモンライン３の電圧Ｖcomが定まる。制御回路１１は、コンパレータ９の出力信号がＨレベルのときには逐次比較レジスタＳＡＲのＭＳＢを１に設定し、スイッチＳＷ８をＶrefP側に保持する。逆に、コンパレータ９の出力信号がＬレベルのときには逐次比較レジスタＳＡＲのＭＳＢを０に設定し、スイッチＳＷ８をＶrefM側に切り替える。
【００２５】
続く第３ビット目を決定するための第２回目の比較処理では、上記スイッチ状態からスイッチＳＷ４を基準電圧ＶrefP側に切り替える。スイッチＳＷ８は基準電圧ＶrefP側（ＭＳＢ＝１）またはＶrefM側（ＭＳＢ＝０）であり、スイッチＳＷ０、ＳＷ１、ＳＷ２は基準電圧ＶrefM側に切り替えられている。これにより、再び各キャパシタ間で電荷が再分配され、コモンライン３の電圧Ｖcomが定まる。制御回路１１は、コンパレータ９の出力信号がＨレベルのときには逐次比較レジスタＳＡＲの第３ビットを１に設定し、スイッチＳＷ４をＶrefP側に保持する。逆に、コンパレータ９の出力信号がＬレベルのときには逐次比較レジスタＳＡＲの第３ビットを０に設定し、スイッチＳＷ４をＶrefM側に切り替える。同様にして、制御回路１１は、第２ビット目を決定するための第３回目の比較処理、ＬＳＢ（第１ビット目）を決定するための第４回目の比較処理を行う。
【００２６】
図４は、遂次比較処理におけるコモンライン３の電圧Ｖcomの変化を示している。図中の一点鎖線、実線、二点鎖線は、それぞれ入力電圧Ｖinが０Ｖ、３．８Ｖ、５Ｖの場合を示している。この図４から分かるように、遂次比較処理では、比較処理の進行途中においてコモンライン３の電圧Ｖcomが基準電圧Ｖrefに近づく場合がある他（例えばＶin＝３．８Ｖの比較２回目）、比較処理が進行するに従ってコモンライン３の電圧Ｖcomが徐々に基準電圧Ｖrefに近づく。
【００２７】
ところで、ポリシリコンを上下電極（第１電極、第２電極）としてＳｉＯ2を挟んだ構造を持つ単位キャパシタは、静電容量について例えば図５に示す電圧特性を有している。すなわち、第１電極と第２電極のリン濃度が等しい場合には、図５（ａ）に示すように第１電極に対する第２電極の電圧Ｖｃの絶対値が大きくなるほど静電容量が減少する特性を有している。この場合、電圧Ｖｃの極性（正負）によらず対象な特性となる。これに対し、第１電極と第２電極のリン濃度が異なる場合には、電圧印加時の空乏層の形成度合いが異なるため、図５（ｂ）に示すように電圧Ｖｃについて正負非対象な特性となる。
【００２８】
そこで、Ａ／Ｄ変換器１に対し上記電圧特性が及ぼす影響について検討する。
本実施形態のＡ／Ｄ変換器１は、上述したように以下の２つの特徴を備えている。
（１）基準電圧Ｖref（２．５Ｖ）は、基準電圧ＶrefP（５Ｖ）とＶrefM（０Ｖ）との中央値である。
（２）キャパシタＣ０〜Ｃ８は、それぞれ、互いに第１電極と第２電極とを逆にして並列接続（逆並列接続）した複数の単位キャパシタから構成されている。コモンライン３側を第１電極とする単位キャパシタの数とコモンライン３側を第２電極とする単位キャパシタの数とは等しい。
【００２９】
制御回路１１が遂次比較処理においてスイッチＳＷ０〜ＳＷ８を切り替えると、キャパシタＣ０〜Ｃ８の間で電荷の再分配が行われ、その結果コモンライン３の電圧Ｖcomの電圧が定まる。このことから、Ａ／Ｄ変換の精度を高めるには、キャパシタＣ０〜Ｃ８の絶対的な静電容量値ではなく、キャパシタＣ０〜Ｃ８相互間の静電容量の比精度を高めることが必要になる。
【００３０】
コンパレータ９は、コモンライン３の電圧Ｖcomと基準電圧供給ライン１０の基準電圧Ｖrefとを比較し、制御回路１１は、その比較結果に基づいて各ビットの値を決定する。このことから、キャパシタ相互間の静電容量に高い比精度が要求されるのは、コモンライン３の電圧Ｖcomが基準電圧Ｖrefに近付くとき（等しいとき）である。逆に、コモンライン３の電圧Ｖcomと基準電圧Ｖrefとの電圧差が大きいときには、静電容量の比精度に誤差が生じても結果的にコンパレータ９の出力には影響しない。
【００３１】
コモンライン３の電圧Ｖcomが基準電圧Ｖrefに等しいとき、上記（１）の構成により、スイッチＳＷ１〜ＳＷ８が基準電圧ＶrefP側と基準電圧ＶrefM側の何れに切り替えられていても、キャパシタＣ０〜Ｃ８に印加される電圧の絶対値は全て等しくなる（２．５Ｖ）。従って、キャパシタＣ０〜Ｃ８を構成する単位キャパシタが図５（ａ）に示す正負対象の電圧特性を有していれば、上記（２）の構成を備えていなくても、最も比精度の要求される条件の下でキャパシタＣ０〜Ｃ８の静電容量は全てＣｘとなり、Ａ／Ｄ変換の精度を高めることができる。
【００３２】
しかしながら、実際のＩＣの製造プロセスでは第１電極と第２電極のリン濃度が若干異なる場合があり、キャパシタＣ０〜Ｃ８を構成する単位キャパシタは図５（ｂ）に示す正負非対象の電圧特性となる。この場合には、単位キャパシタに印加される電圧の絶対値が等しくても、その電圧極性によって静電容量に差が生じる（＋２．５ＶのときＣｙ、−２．５ＶのときＣｚ）。これに対しては、上記（２）の構成を採用することにより、キャパシタＣ０〜Ｃ８の極性依存性を打ち消して、電圧特性を正負対象の特性にすることができる。これは、各キャパシタＣ０〜Ｃ８について、単位キャパシタの半数ずつに互いに逆極性の電圧が印加され、それら半数ずつの単位キャパシタの電圧特性が互いに相殺し合うからである。
【００３３】
このように、上記（１）と（２）の構成を同時に備えた本実施形態のＡ／Ｄ変換器１によれば、単位キャパシタがどのような電圧特性を有していても、コモンライン３の電圧Ｖcomが基準電圧Ｖrefに近付く電圧条件の下で、スイッチＳＷ０〜ＳＷ８の切り替え状態にかかわらずキャパシタＣ０〜Ｃ８相互間の静電容量の比精度を高めることができる。上記電圧条件はコンパレータ９の出力信号が反転する電圧条件に合致するので、電荷再分配型の逐次比較Ａ／Ｄ変換器１にとって上記電圧特性の打消作用は極めて都合がよく、追加的な補正手段を設けることなく容易に非直線性誤差の小さい高精度のＡ／Ｄ変換値を得ることができる。また、電圧特性を打ち消すことにより、単位面積あたりの容量値が小さい配線容量（図８（ｃ）、（ｄ）参照）に替えて容量値の大きい２層ポリシリコンキャパシタを用いることができるので、レイアウト面積を小さくすることができる。
【００３４】
なお、こうした電圧特性の打消作用は、電荷再分配型の逐次比較Ａ／Ｄ変換器に上記（１）と（２）の構成を適用して初めて得られるものであり、他の回路にそのまま適用しても同様の作用が得られるものではない。そこで、参照回路例として、上述した（２）の逆並列接続の構成を図６に示すスイッチトキャパシタ乗算器に適用した場合について検討する。
【００３５】
スイッチトキャパシタ乗算器は、キャパシタＣ１００とＣ１０１、オペアンプＯＰ、キャパシタＣ１００に対して電荷を充放電するためのスイッチＳＷ１００とＳＷ１０１、キャパシタＣ１０１に対して電荷を充放電するためのスイッチＳＷ１０２とＳＷ１０３、およびオペアンプＯＰの直流帰還路を確保しオペアンプＯＰの直流動作を安定化するためのスイッチＳＷ１０４から構成されている。
【００３６】
本実施形態と同様に、キャパシタＣ１００は、逆並列接続されたキャパシタＣ１００ａとＣ１００ｂから構成され、キャパシタＣ１０１は、逆並列接続されたキャパシタＣ１０１ａとＣ１０１ｂから構成されている。スイッチＳＷ１００、ＳＷ１０３およびＳＷ１０４は同じオンオフ状態φ１をとり、スイッチＳＷ１０１およびＳＷ１０２は同じオンオフ状態φ２をとる。オンオフ状態φ１、φ２の０がオフ、１がオンである。
【００３７】
図６（ａ）に示すように、（φ１、φ２）＝（１、０）の状態で、キャパシタＣ１００にはＣ１００・Ｖinの電荷が充電され、キャパシタＣ１０１は完全に放電される。続いて、図６（ｂ）に示す（φ１、φ２）＝（０、１）の状態に切り替わると、キャパシタＣ１００の電荷がキャパシタＣ１０１に移動する。その結果、出力電圧Ｖoutは、（Ｃ１００／Ｃ１０１）・Ｖinとなる。このとき、キャパシタＣ１００の端子間電圧は０Ｖで、キャパシタＣ１０１の端子間電圧は出力電圧Ｖoutに等しくなる。端子間電圧が異なるため、上述した（２）の構成をスイッチトキャパシタ乗算器に適用しても、図５に示す電圧特性を打ち消すことはできず、キャパシタＣ１００とＣ１０１との比精度を高めることはできない。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について図７を参照しながら説明する。
図７は、電荷再分配型の逐次比較Ａ／Ｄ変換器の電気的構成を示しており、図１と同一部分には同一符号を付している。このＡ／Ｄ変換器１２は、図１に示すＡ／Ｄ変換器１と比べてキャパシタアレイ１３の構成のみが異なっている。すなわち、キャパシタアレイ１３を構成するキャパシタＣ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８は、それぞれ単位容量を持つ複数の単位キャパシタが直並列接続されて構成されている。
【００３９】
キャパシタＣ０は、第１電極と第２電極とを逆にして直列接続したキャパシタＣ０ａとＣ０ｂとから構成されている。キャパシタＣ０ａは、コモンライン３側を第１電極とするＮ個（Ｎ≧１）の単位キャパシタが並列接続されて構成されており、キャパシタＣ０ｂは、スイッチＳＷ０側を第１電極とするＮ個の単位キャパシタが並列接続されて構成されている。キャパシタＣ１、Ｃ２、Ｃ４、Ｃ８についても同様に構成されている。
【００４０】
本実施形態によっても、コモンライン３の電圧Ｖcomが基準電圧Ｖrefに近付く電圧条件の下で、スイッチＳＷ０〜ＳＷ８の切り替え状態にかかわらずキャパシタＣ０〜Ｃ８相互間の静電容量の比精度を高めることができ、回路構成を複雑化することなく容易にＡ／Ｄ変換精度を高めることができる。
【００４１】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態では、キャパシタが２層ポリシリコンからなる単位キャパシタから構成されている場合を例に説明したが、図８に示す種々の単位キャパシタから構成されている場合であっても同様の作用および効果が得られる。この図８において、（ａ）は第１電極がアルミ（「ＡＬ」で示す）、第２電極がポリシリコン（「Ｐｏｌｙ」で示す）で構成されたキャパシタ、（ｂ）は第１電極がアルミとポリシリコン、第２電極がアルミで構成されたキャパシタ、（ｃ）と（ｄ）は第１電極と第２電極がともにアルミで構成されたキャパシタ、（ｅ）と（ｆ）はＭＯＳ構造を有するキャパシタである。
【００４２】
キャパシタアレイを構成するキャパシタは、２値加重キャパシタではなく等しい容量値を持つキャパシタであってもよい。
キャパシタアレイを構成するキャパシタは、逆並列接続と逆直列接続とを組み合わせてなるものであってもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態を示す逐次比較Ａ／Ｄ変換器の電気的構成図
【図２】（ａ）はサンプリング処理時の各スイッチの切り替え状態を示す図、（ｂ）は第１回目の比較処理時の各スイッチの切り替え状態を示す図
【図３】４ビットの逐次比較処理のシーケンスを示す図
【図４】遂次比較処理におけるコモンラインの電圧変化を示す図
【図５】（ａ）は第１電極と第２電極のリン濃度が等しい場合の単位キャパシタの電圧特性を示す図、（ｂ）は第１電極と第２電極のリン濃度が異なる場合の単位キャパシタの電圧特性を示す図
【図６】参考例として示すスイッチトキャパシタ乗算器の回路図
【図７】本発明の第２の実施形態を示す図１相当図
【図８】その他の実施形態を示すキャパシタの模式的な断面図
【符号の説明】
【００４４】
図面中、１、１２はＡ／Ｄ変換器、２、１３はキャパシタアレイ、３はコモンライン、４はスイッチ回路（スイッチ手段）、９はコンパレータ（比較手段）、１１は制御回路（制御手段）、Ｃ０、Ｃ１、Ｃ２、Ｃ４、Ｃ８はキャパシタ、ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ８はスイッチ（スイッチ手段）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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