(57)【要約】【課題】半導体装置の性能を向上させることが可能な技術を提供する。【解決手段】半導体基板１には、ＮＭＯＳトランジスタ１１，３１とＰＭＯＳトランジスタ２１，４１とが形成されている。ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３とは、それぞれ、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する膜から成る。ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、下層膜３３ａと、その上に積層された、ゲート電極３４と接触する上層膜３３ｂとから成る。ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３とは異なる材料から成り、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の上層膜３３ａとは同じ材料から成る。【選択図】図１
2006229117.tif 000002
【特許請求の範囲】
【請求項１】
第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＮＭＯＳトランジスタと、  
ＰＭＯＳトランジスタと
を備え、
前記第１のＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、
前記第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、
前記第１のＮＭＯＳトランジスタの前記膜と、前記ＰＭＯＳトランジスタの前記膜とは異なる材料から成り、
前記第１のＮＭＯＳトランジスタの前記膜と、前記第２のＮＭＯＳトランジスタの前記第２の膜とは同じ材料から成る、半導体装置。
【請求項２】
第１のＮＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＰＭＯＳトランジスタと
を備え、
前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、
前記第２のＰＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、
前記第１のＮＭＯＳトランジスタの前記膜と、前記第１のＰＭＯＳトランジスタの前記膜とは異なる材料から成り、
前記第１のＰＭＯＳトランジスタの前記膜と、前記第２のＰＭＯＳトランジスタの前記第２の膜とは同じ材料から成る、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第１のＮＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＮＭＯＳトランジスタを更に備え、
前記第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、
前記第１のＮＭＯＳトランジスタの前記膜と、前記第２のＮＭＯＳトランジスタの前記第２の膜とは同じ材料から成る、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第２のＮＭＯＳトランジスタの前記第１の膜は、前記ＰＭＯＳトランジスタの前記膜と同じ材料から成る、半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
前記第２のＰＭＯＳトランジスタの前記第１の膜は、前記第１のＮＭＯＳトランジスタの前記膜と同じ材料から成る、半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記第２のＰＭＯＳトランジスタの前記第１の膜は、前記第１のＮＭＯＳトランジスタの前記膜と同じ材料から成り
前記第２のＮＭＯＳトランジスタの前記第１の膜は、前記第１のＰＭＯＳトランジスタの前記膜と同じ材料から成る、半導体装置。
【請求項７】
第１及び第２のＭＯＳトランジスタがそれぞれ形成される第１及び第２領域を備える半導体装置の製造方法であって、
（ａ）前記第１のＭＯＳトランジスタのゲート絶縁膜となる第１の絶縁膜材料を半導体基板上に全面に形成する工程と、
（ｂ）前記第１のＭＯＳトランジスタのゲート電極となる第１の電極材料を前記第１の絶縁膜材料上に全面に形成する工程と、
（ｃ）前記第１領域には前記第１の電極材料及び前記第１の絶縁膜材料を残しつつ、前記第２領域における前記第１の電極材料及び前記第１の絶縁膜材料を除去する工程と、
（ｄ）前記工程（ｃ）の実行によって得られる構造上に、前記第２のＭＯＳトランジスタのゲート絶縁膜となる第２の絶縁膜材料と、前記第２のＭＯＳトランジスタのゲート電極となる第２の電極材料とをこの順で全面に堆積する工程と、
（ｅ）前記第２領域には前記第２の絶縁膜材料及び前記第２の電極材料を残しつつ、前記第１領域における前記第２の絶縁膜材料及び前記第２の電極材料を除去する工程と
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを微細化し、ＣＭＯＳ集積回路の集積度及び性能を向上させるためには、当該ＭＯＳトランジスタのゲート絶縁膜を薄膜化する必要がある。しかし、ゲート絶縁膜の材料として、シリコン酸化膜やシリコン窒化酸化膜を使用した場合には、薄膜化に伴ってゲート電極と半導体基板との間に流れる直接トンネル電流が増大し、消費電力が大きくなるという問題が生じる。
【０００３】
そこで、非特許文献１や特許文献１，２においては、ゲート絶縁膜の材料として高誘電体膜を使用する技術が提案されており、当該技術によって、リーク電流の増加を抑制しつつ、ゲート絶縁膜の酸化膜（ＳｉＯ2）換算膜厚、つまりゲート絶縁膜の実効膜厚を低減することができる。
【０００４】
なお、本出願人による未公開の特許出願「特願２００４−２０３７１２号」の明細書等にも、ゲート絶縁膜の材料として高誘電体膜を使用する技術が開示されている。
【０００５】
【非特許文献１】C. Hobbs et al.,“Fermi Level Pinning at the PolySi/Metal Oxide Interface”, 2003 Symposium on VLSI Technology Digest of Technical Papers, p.9
【特許文献１】特開２００３−２３１００号公報
【特許文献２】特開２００３−３０９１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１にも記載されているように、例えば、ゲート電極の材料としてポリシリコンを使用し、ゲート絶縁膜の材料としてハフニウム（Ｈｆ）やアルミニウム（Ａｌ）を含む高誘電体材料を使用した場合には、ＰＭＯＳトランジスタやＮＭＯＳトランジスタのしきい値電圧が十分に低下せず、これらのトランジスタを含む半導体装置の性能が低下することがある。
【０００７】
また一般的に、ＣＭＯＳ集積回路においては、内部回路と、外部とのインターフェイスとなる入出力回路とは異なる電源電圧で動作し、入出力回路の方が内部回路よりも高い電圧が印加される。そのため、入出力回路の方が内部回路よりも厚いゲート絶縁膜が使用される。このように、ゲート絶縁膜が薄いＭＯＳトランジスタと、ゲート絶縁膜が厚いＭＯＳトランジスタとを備える半導体装置においても、ゲート絶縁膜の材料として高誘電体膜を使用した場合には、両方のＭＯＳトランジスタにおいてそれらのしきい値電圧が十分に低下せず、半導体装置の性能が低下することがある。
【０００８】
また、２つのＭＯＳトランジスタにおいてゲート絶縁膜の材料として異なった材料を使用する場合には、一方のＭＯＳトランジスタのゲート絶縁膜となる絶縁膜材料を形成する際に、既に形成された、他方のＭＯＳトランジスタのゲート絶縁膜となる絶縁膜材料が損傷することがあり、その結果、半導体装置の性能が低下することがある。
【０００９】
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体装置の性能を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の第１の半導体装置は、第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、前記第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、前記第１のＮＭＯＳトランジスタの前記膜と、前記ＰＭＯＳトランジスタの前記膜とは異なる材料から成り、前記第１のＮＭＯＳトランジスタの前記膜と、前記第２のＮＭＯＳトランジスタの前記第２の膜とは同じ材料から成る。
【００１１】
また、この発明の第２の半導体装置は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＰＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、前記第２のＰＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、前記第１のＮＭＯＳトランジスタの前記膜と、前記第１のＰＭＯＳトランジスタの前記膜とは異なる材料から成り、前記第１のＰＭＯＳトランジスタの前記膜と、前記第２のＰＭＯＳトランジスタの前記第２の膜とは同じ材料から成る。
【００１２】
また、この発明の半導体装置の製造方法は、第１及び第２のＭＯＳトランジスタがそれぞれ形成される第１及び第２領域を備える半導体装置の製造方法であって、（ａ）前記第１のＭＯＳトランジスタのゲート絶縁膜となる第１の絶縁膜材料を半導体基板上に全面に形成する工程と、（ｂ）前記第１のＭＯＳトランジスタのゲート電極となる第１の電極材料を前記第１の絶縁膜材料上に全面に形成する工程と、（ｃ）前記第１領域には前記第１の電極材料及び前記第１の絶縁膜材料を残しつつ、前記第２領域における前記第１の電極材料及び前記第１の絶縁膜材料を除去する工程と、（ｄ）前記工程（ｃ）の実行によって得られる構造上に、前記第２のＭＯＳトランジスタのゲート絶縁膜となる第２の絶縁膜材料と、前記第２のＭＯＳトランジスタのゲート電極となる第２の電極材料とをこの順で全面に堆積する工程と、（ｅ）前記第２領域には前記第２の絶縁膜材料及び前記第２の電極材料を残しつつ、前記第１領域における前記第２の絶縁膜材料及び前記第２の電極材料を除去する工程とを備える。
【発明の効果】
【００１３】
この発明の第１の半導体装置によれば、第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいては、ゲート絶縁膜が含む、ゲート電極と接触する膜が異なる材料で形成されているため、第１のＮＭＯＳトランジスタの当該膜の材料と、ＰＭＯＳトランジスタの当該膜の材料とを個別に選定することができる。従って、ゲート絶縁膜におけるゲート電極に接触する部分の材料がＭＯＳトランジスタのしきい値電圧に影響を与えることから、第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能が向上する。
【００１４】
更に、第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１のＮＭＯＳトランジスタのゲート絶縁膜が含む高誘電率の膜と同じ材料から成る第２の膜を含んでいるため、当該第２のＮＭＯＳトランジスタのしきい値電圧も適切な値に設定することができるとともに、当該第２のＮＭＯＳトランジスタのゲート絶縁膜の実効膜厚を低減しつつ、製造コストを低減できる。
【００１５】
また、この発明の第２の半導体装置によれば、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタにおいては、ゲート絶縁膜が含む、ゲート電極と接触する膜が異なる材料で形成されているため、第１のＮＭＯＳトランジスタの当該膜の材料と、第１のＰＭＯＳトランジスタの当該膜の材料とを個別に選定することができる。従って、ゲート絶縁膜におけるゲート電極に接触する部分の材料がＭＯＳトランジスタのしきい値電圧に影響を与えることから、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタのしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能が向上する。
【００１６】
更に、第２のＰＭＯＳトランジスタのゲート絶縁膜は、第１のＰＭＯＳトランジスタのゲート絶縁膜が含む高誘電率の膜と同じ材料から成る第２の膜を含んでいるため、当該第２のＰＭＯＳトランジスタのしきい値電圧も適切な値に設定することができるとともに、当該第２のＰＭＯＳトランジスタのゲート絶縁膜の実効膜厚を低減しつつ、製造コストを低減できる。
【００１７】
また、この発明の半導体装置の製造方法によれば、工程（ｅ）を実行する際には、第１領域における第１の絶縁膜材料は第１の電極材料で覆われている。従って、第１領域における前記第２の絶縁膜材料及び前記第２の電極材料を除去する際に、第１のＭＯＳトランジスタのゲート絶縁膜となる第１の絶縁膜材料が損傷を受けることを抑制できる。その結果、本半導体装置の性能を向上することができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、ゲート絶縁膜の膜厚が比較的小さいＭＯＳトランジスタが形成されている薄膜領域と、ゲート絶縁膜の膜厚が比較的大きいＭＯＳトランジスタが形成されている厚膜領域とを備えている。例えば、薄膜領域には、集積回路における内部回路などのように、ＭＯＳトランジスタのゲート電極に比較的小さいゲート電圧が印加される回路が形成され、厚膜領域には、集積回路における入出力回路などのように、ＭＯＳトランジスタのゲート電極に比較的大きいゲート電圧が印加される回路が形成されている。
【００１９】
図１に示されるように、本実施の形態１に係る半導体装置は、例えばシリコン基板から成る半導体基板１を備えている。半導体基板１の上面内には、例えばシリコン酸化膜から成る素子分離絶縁膜２が形成されており、当該素子分離絶縁膜２によって複数のＭＯＳトランジスタ間は電気的に絶縁される。
【００２０】
薄膜領域における半導体基板１の上面内には、ｐ型のウェル領域３とｎ型のウェル領域４とが形成されており、当該ウェル領域３，４にはＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１がそれぞれ形成されている。一方、厚膜領域における半導体基板１の上面内には、ｐ型のウェル領域５とｎ型のウェル領域６とが形成されており、当該ウェル領域５，６にはＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４１がそれぞれ形成されている。
【００２１】
ウェル領域３の上面内には、ＮＭＯＳトランジスタ１１が有する２つのｎ型のソース・ドレイン領域１２が互いに離れて形成されており、ウェル領域４の上面内には、ＰＭＯＳトランジスタ２１が有する２つのｐ型のソース・ドレイン領域２２が互いに離れて形成されている。また、ウェル領域５の上面内には、ＮＭＯＳトランジスタ３１が有する２つのｎ型のソース・ドレイン領域３２が互いに離れて形成されており、ウェル領域６の上面内には、ＰＭＯＳトランジスタ４１が有する２つのｐ型のソース・ドレイン領域４２が互いに離れて形成されている。
【００２２】
ソース・ドレイン領域１２間のウェル領域３上にはゲート絶縁膜１３を介してゲート電極１４が形成されており、ソース・ドレイン領域２２間のウェル領域４上にはゲート絶縁膜２３を介してゲート電極２４が形成されている。また、ソース・ドレイン領域３２間のウェル領域５上にはゲート絶縁膜３３を介してゲート電極３４が形成されており、ソース・ドレイン領域４２間のウェル領域６上にはゲート絶縁膜４３を介してゲート電極４４が形成されている。ゲート電極１４，２４，３４，４４は、例えば、ポリシリコン、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、あるいはタングステン（Ｗ）から成る。
【００２３】
ゲート絶縁膜１３及びゲート電極１４の側面上にはＮＭＯＳトランジスタ１１のサイドウォール１５が形成されており、ゲート絶縁膜２３及びゲート電極２４の側面上にはＰＭＯＳトランジスタ２１のサイドウォール２５が形成されている。また、ゲート絶縁膜３３及びゲート電極３４の側面上にはＮＭＯＳトランジスタ３１のサイドウォール３５が形成されており、ゲート絶縁膜４３及びゲート電極４４の側面上にはＰＭＯＳトランジスタ４１のサイドウォール４５が形成されている。サイドウォール１５，２５，３５，４５は例えばシリコン窒化膜から成る。
【００２４】
半導体基板１上には、素子分離絶縁膜２、ＮＭＯＳトランジスタ１１，３１及びＰＭＯＳトランジスタ２１，４１を覆って層間絶縁膜５０が形成されている。層間絶縁膜５０内にはそれを貫通して、ソース・ドレイン領域１２，２２，３２，４２にそれぞれ達する複数のコンタクトプラグ５１が形成されている。そして、層間絶縁膜５０上には、複数のコンタクトプラグ５１にそれぞれ接触する複数の配線５２が形成されている。例えば、層間絶縁膜５０はシリコン酸化膜から成り、コンタクトプラグ５１はポリシリコンから成り、配線５２はアルミニウムから成る。
【００２５】
本実施の形態１に係る薄膜領域では、ＭＯＳトランジスタのゲート絶縁膜の構造は例えば１層構造である。ＮＭＯＳトランジスタ１１のゲート絶縁膜１３は、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率が高い膜から成り、当該膜は、例えば酸化ハフニウム（ＨｆＯ2）や、そのシリコン化合物あるいはその窒化物から成る。また、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３とは異なる、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率が高い膜から成り、当該膜は、例えば酸化アルミニウム（Ａｌ2Ｏ3）やその窒化物から成る。
【００２６】
一方、本実施の形態１に係る厚膜領域では、ＭＯＳトランジスタのゲート絶縁膜の構造は例えば２層構造であり、厚膜領域におけるゲート絶縁膜は薄膜領域におけるゲート絶縁膜よりも厚く形成されている。ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、半導体基板１上に形成された下層膜３３ａと、その上に積層され、ゲート電極３４と接触する上層膜３３ｂとから成る。下層膜３３ａは、例えばシリコン酸化膜やシリコン窒化酸化膜から成り、上層膜３３ｂは、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る。従って、ゲート絶縁膜１３が酸化ハフニウムから成る場合には、ゲート絶縁膜３３における上層膜３３ｂも酸化ハフニウムから成る。
【００２７】
また、ＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、半導体基板１上に形成された下層膜４３ａと、その上に積層され、ゲート電極４４と接触する上層膜４３ｂとから成る。下層膜４３ａは、例えばシリコン酸化膜やシリコン窒化酸化膜から成り、上層膜４３ｂは、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る。従って、ゲート絶縁膜２３が酸化アルミニウムから成る場合には、ゲート絶縁膜４３における上層膜４３ｂも酸化アルミニウムから成る。
【００２８】
次に、図１に示される半導体装置の製造方法について説明する。図２〜１０は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず図２に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成し、その後、ウェル領域３〜６を形成する。そして、露出している半導体基板１の上面全面に、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の下層膜３３ａ及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の下層膜４３ａとなる絶縁膜材料６３を形成する。絶縁膜材料６３は、例えばシリコン酸化膜から成り、半導体基板１の上面を熱酸化することによって形成される。なお、絶縁膜材料６３に対して窒化処理を行っても良い。
【００２９】
次に図３に示されるように、厚膜領域を覆うフォトレジスト６４を半導体基板１上に形成し、当該フォトレジスト６４をマスクに用いて露出している絶縁膜材料６３に対してウェットエッチングを行う。これにより、薄膜領域における絶縁膜材料６３が除去される。そして、フォトレジスト６４を除去する。
【００３０】
次に図４に示されるように、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３及びＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の上層膜３３ｂとなる絶縁膜材料７３を全面に形成する。絶縁膜材料７３は、例えば酸化ハフニウムや、そのシリコン化合物あるいはその窒化物から成る。
【００３１】
次に図５に示されるように、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域とを覆うフォトレジスト７４を絶縁膜材料７３上に形成し、当該フォトレジスト７４をマスクに用いて、露出している絶縁膜材料７３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域の絶縁膜材料７３と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域の絶縁膜材料７３が除去される。そして、フォトレジスト７４を除去する。
【００３２】
次に図６に示されるように、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の上層膜４３ｂとなる絶縁膜材料８３を全面に形成する。絶縁膜材料８３は、例えば酸化アルミニウムやその窒化物から成る。
【００３３】
次に図７に示されるように、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域とを覆うフォトレジスト８４を絶縁膜材料８３上に形成し、当該フォトレジスト８４をマスクに用いて、露出している絶縁膜材料８３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域の絶縁膜材料８３と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域の絶縁膜材料８３が除去される。そして、フォトレジスト８４を除去する。
【００３４】
次に図８に示されるように、ゲート電極１４，２４，３４，４４となる電極材料９４を全面に形成する。電極材料９４は、例えばポリシリコン、窒化タンタル、窒化チタン、あるいはタングステンから成る。そして、電極材料９４及び絶縁膜材料６３，７３，８３をパターンニングする。これにより、図９に示されるように、絶縁膜材料７３から成るゲート絶縁膜１３と、絶縁膜材料８３から成るゲート絶縁膜２３とが形成されるとともに、電極材料９４から成るゲート電極１４，２４が形成される。同時に、下層膜３３ａが絶縁膜材料６３から成り、上層膜３３ｂが絶縁膜材料７３から成るゲート絶縁膜３３と、下層膜４３ａが絶縁膜材料６３から成り、上層膜４３ｂが絶縁膜材料８３から成るゲート絶縁膜４３とが形成されるとともに、電極材料９４から成るゲート電極３４，４４が形成される。
【００３５】
次に、エクステンション領域を形成する必要があれば不純物のハロー注入を行う。そして、図１０に示されるように、サイドウォール１５，２５，３５，４５を形成し、その後、ソース・ドレイン領域１２，２２，３２，４２を形成する。
【００３６】
次に、必要があればシリサイド処理を実行し、層間絶縁膜５０、コンタクトプラグ５１及び配線５２を順次形成する。これにより、図１に示される半導体装置が完成する。
【００３７】
以上のように、本実施の形態１に係る半導体装置では、薄膜領域におけるＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１においては、ゲート電極１４，２４とそれぞれ接触するゲート絶縁膜１３，２３が異なる材料で形成されているため、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３の高誘電体材料と、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３の高誘電体材料を個別に選定することができる。従って、上述の非特許文献１に記載されている内容からも理解できるようにゲート絶縁膜におけるゲート電極に接触する部分の高誘電体材料がＭＯＳトランジスタのしきい値電圧に影響を与えることから、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１のしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能を向上させることができる。
【００３８】
例えば、ゲート電極１４，２４がポリシリコンで形成されている場合には、ゲート絶縁膜１３を酸化ハフニウムで形成し、ゲート絶縁膜２３を酸化アルミニウムで形成することによって、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１の両方のしきい値電圧を十分に低減することができ、本半導体装置の性能を向上させることができる。
【００３９】
また、厚膜領域におけるＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４１においても、ゲート電極３４，４４とそれぞれ接触する、ゲート絶縁膜３３の上層膜３３ｂ及びゲート絶縁膜４３の上層膜４３ｂが異なる材料で形成されているため、ＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４１のしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能を向上させることができる。
【００４０】
また、厚膜領域におけるＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、薄膜領域におけるＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ高誘電率材料から成る、ゲート電極３４と接触する上層膜３３ｂを含んでいるため、当該ＮＭＯＳトランジスタ３１のしきい値電圧も適切な値に設定することができるとともに、当該ＮＭＯＳトランジスタ３１のゲート絶縁膜３３の実効膜厚を低減しつつ、製造コストを低減できる。
【００４１】
また、本実施の形態１では、厚膜領域におけるＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、薄膜領域におけるＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ高誘電率材料から成る、ゲート電極４４と接触する上層膜４３ｂを含んでいるため、当該ＰＭＯＳトランジスタ４１のしきい値電圧も適切な値に設定することができるとともに、当該ＰＭＯＳトランジスタ４１のゲート絶縁膜４３の実効膜厚を低減しつつ、製造コストを低減できる。
【００４２】
なお、ゲート絶縁膜１３，２３、ゲート絶縁膜３３の上層膜３３ｂ、及びゲート絶縁膜４３の上層膜４３ｂの材料としては、酸化ジルコニウム（ＺｒＯ2）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）、酸化チタン（ＴｉＯ2）、もしくは酸化プラセオジム（ＰｒＯx）からなる高誘電体材料を採用することもできる。
【００４３】
また、図２〜１０に示される製造方法以外の方法でも本半導体装置を製造することができる。図１１〜１４は、本実施の形態１に係る半導体装置の他の製造方法を工程順に示す断面図である。まず、上述の製造方法の一部を利用して図４に示される構造までを作製する。次に図１１に示されるように、ゲート電極１１，３１となる電極材料１０４ａを全面に形成する。電極材料１０４ａは、例えばポリシリコン、窒化タンタル、窒化チタン、あるいはタングステンから成る。そして、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域とを覆うフォトレジスト１０５を電極材料１０４ａ上に形成する。
【００４４】
次に、フォトレジスト１０５をマスクに用いて、露出している電極材料１０４ａ及びその下の絶縁膜材料７３に対して、ドライエッチング、ウェットエッチング、あるいはそれらの両方を実行し、フォトレジスト１０５を除去する。これにより、図１２に示されるように、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域の電極材料１０４ａ及びその下の絶縁膜材料７３と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域の電極材料１０４ａ及びその下の絶縁膜材料７３が除去される。
【００４５】
次に図１３に示されるように、図１２に示される構造の表面全面に上述の絶縁膜材料８３を形成する。そして、ゲート電極２４，４４となる電極材料１０４ｂを絶縁膜材料８上に全面に形成する。
【００４６】
次に、図１３に示される構造を、その上方からＣＭＰ等で研磨して、当該構造の表面を平坦化する。これにより、図１４に示されるように、ＮＭＯＳトランジスタ１１，３１が形成される領域の不要な絶縁膜材料８３及び電極材料１０４ｂは除去される。その後、図９，１０を参照して説明した製造方法と同様に、電極材料１０４ａ，１０４ｂ及び絶縁膜材料６３，７３，８３をパターンニングして、ゲート絶縁膜１３，２３，３３，４３及びゲート電極１４，２４，３４，４４を形成し、サイドウォール１５，２５，３５，４５、ソース・ドレイン領域１２，２２，３２，４２、層間絶縁膜５０、コンタクトプラグ５１及び配線５２を順次形成する。
【００４７】
以上のような製造方法においては、絶縁膜材料８３よりも先に、絶縁膜材料７３上に電極材料１０４ａを形成しているため、絶縁膜材料８３及び電極材料１０４ｂ形成後に、それらのうちのＮＭＯＳトランジスタ１１，３１が形成される領域の不要な部分を除去する際には、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域での絶縁膜材料７３や、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域での絶縁膜材料７３は電極材料１０４ａで覆われている。
【００４８】
一方、図２〜１０に示される製造方法では、図６に示されるように、電極材料９４を形成する前に絶縁膜材料７３上に全面に絶縁膜材料８３を形成しているため、図７に示されるように、ＮＭＯＳトランジスタ１１，３１が形成される領域における不要な絶縁膜材料８３を除去する際には、当該絶縁膜材料８３の下に存在する必要な絶縁膜材料７３が損傷を受けることがある。その結果、本半導体装置の性能が劣化することがある。
【００４９】
図１１〜図１４に示す製造方法では、ＮＭＯＳトランジスタ１１，３１が形成される領域の不要な絶縁膜材料８３及び電極材料１０４ｂを除去する際には、当該ＮＭＯＳトランジスタ１１，３１が形成される領域での絶縁膜材料７３は電極材料１０４ａで覆われているため、当該絶縁膜材料７３が損傷を受けることを抑制できる。従って、ＮＭＯＳトランジスタ１１，３１の性能の劣化を抑制でき、その結果、本半導体装置の性能を向上することができる。
【００５０】
実施の形態２．
図１５は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の下層膜３３ａの替わりに下層膜３３ｃを設けて、ＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の下層膜４３ａの替わりに下層膜４３ｃを設けたものである。
【００５１】
本実施の形態２に係るＮＭＯＳトランジスタ３１の下層膜３３ｃは、薄膜領域のＰＭＯＳトランジスタ２１におけるゲート絶縁膜２３と同じ材料から形成されており、ＰＭＯＳトランジスタ４１の下層膜４３ｃは、薄膜領域のＮＭＯＳトランジスタ１１におけるゲート絶縁膜１３と同じ材料から形成されている。従って、本実施の形態２に係る半導体装置では、ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る下層膜３３ｃと、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る上層膜３３ｂとで構成されており、ＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る下層膜４３ｃと、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る上層膜４３ｂとで構成されている。その他の構造については実施の形態１に係る半導体装置と同様であるためその説明は省略する。
【００５２】
次に、図１５に示される半導体装置の製造方法について説明する。図１６〜２４は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず図１６に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成し、その後、ウェル領域３〜６を形成する。そして、露出している半導体基板１の上面全面に、ＮＭＯＳトランジスタ１１におけるゲート絶縁膜１３及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の下層膜４３ｃとなる上述の絶縁膜材料７３を形成する。
【００５３】
次に図１７に示されるように、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域とを覆うフォトレジスト１１０を素子分離絶縁膜２及び絶縁膜材料７３上に形成し、当該フォトレジスト１１０をマスクに用いて、露出している絶縁膜材料７３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域の絶縁膜材料７３と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域の絶縁膜材料７３が除去される。そして、フォトレジスト１１０を除去する。
【００５４】
次に図１８に示されるように、ＰＭＯＳトランジスタ２１におけるゲート絶縁膜２３、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の下層膜３３ｃ、及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の上層膜４３ｂとなる上述の絶縁膜材料８３を全面に形成する。そして図１９に示されるように、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域と厚膜領域とを覆うフォトレジスト１１１を絶縁膜材料８３上に形成し、当該フォトレジスト１１１をマスクに用いて、露出している絶縁膜材料８３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域の絶縁膜材料８３が除去される。そして、フォトレジスト１１１を除去する。
【００５５】
次に図２０に示されるように、ゲート電極１１，２１，４１となる電極材料１１４ａを全面に形成する。電極材料１１４ａは、例えばポリシリコン、窒化タンタル、窒化チタン、あるいはタングステンから成る。次に、薄膜領域と、厚膜領域でのＰＭＯＳトランジスタ４１が形成される領域とを覆うフォトレジスト１１２を電極材料１１４ａ上に形成し、当該フォトレジスト１１２をマスクに用いて、露出している電極材料１１４ａに対してウェットエッチングあるいはドライエッチングを実行する。そして、フォトレジスト１１２を除去する。これにより、図２１に示されるように、厚膜領域でのＮＭＯＳトランジスタ３１が形成される領域の電極材料１１４ａが除去されて、当該領域における絶縁膜材料８３が露出する。
【００５６】
次に図２２に示されるように、図２１の構造の表面全面に、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の上層膜３３ｂとなる絶縁膜材料１２３を形成する。絶縁膜材料１２３は、例えば酸化ハフニウムや、そのシリコン化合物あるいはその窒化物から成る。そして、ゲート電極３４となる電極材料１１４ｂを絶縁膜材料１２３の表面全面に形成する。
【００５７】
次に、図２２に示される構造を、その上方からＣＭＰ等で研磨して、当該構造の表面を平坦化する。これにより、図２３に示されるように、薄膜領域及びＰＭＯＳトランジスタ４１が形成される領域の不要な絶縁膜材料１２３及び電極材料１１４ｂは除去される。
【００５８】
次に、図２４に示されるように、実施の形態１に係る製造方法と同様に、電極材料１１４ａ，１１４ｂ及び絶縁膜材料７３，８３，１２３をパターンニングして、ゲート絶縁膜１３，２３，３３，４３及びゲート電極１４，２４，３４，４４を形成する。その後、サイドウォール１５，２５，３５，４５、ソース・ドレイン領域１２，２２，３２，４２、層間絶縁膜５０、コンタクトプラグ５１及び配線５２を順次形成する。これにより、図１５に示される半導体装置が完成する。
【００５９】
以上のように、本実施の形態２に係る半導体装置では、厚膜領域におけるＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率の高い高誘電体膜の積層構造を有しているため、当該ゲート絶縁膜３３の実効膜厚を更に低減できる。その結果、ＮＭＯＳトランジスタ３１の駆動能力を向上することができ、当該ＮＭＯＳトランジスタ３１を含む回路の高速化が可能となる。
【００６０】
更に、ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る上層膜３３ｂと、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る下層膜３３ｃとを含んでいるため、製造コストを更に低減できる。
【００６１】
また、本実施の形態２に係る半導体装置では、厚膜領域におけるＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率の高い高誘電体膜の積層構造を有しているため、当該ゲート絶縁膜４３の実効膜厚を更に低減できる。その結果、ＰＭＯＳトランジスタ４１の駆動能力を向上することができ、当該ＰＭＯＳトランジスタ４１を含む回路の高速化が可能となる。
【００６２】
更に、ＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る下層膜４３ｃと、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る上層膜４３ｂとを含んでいるため、製造コストを更に低減できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６４】
１  半導体基板、１１，３１  ＮＭＯＳトランジスタ、２１，４１  ＰＭＯＳトランジスタ、１３，２３，３３，４３  ゲート絶縁膜、３３ａ，３３ｃ，４３ａ，４３ｃ  下層膜、３３ｂ，４３ｂ  上層膜、７３，８３  絶縁膜材料、１０４ａ，１０４ｂ  電極材料。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006229117.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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