(57)【要約】【課題】プログラマブルデバイスを備える電子機器において、メーカーやデバイスの違いに関わらず、コンフィギュレーションの終了タイミング等を判別可能にする。【解決手段】電子機器１００は、記憶デバイス１に記憶されたコンフィギュレーションデータ（論理回路情報）をコンフィギュレーションデバイス２によりプログラマブルデバイスに書き込み、プログラマブルデバイスのプログラマブル領域に、コンフィギュレーションの終了を判断するためのテストを行う第１のテスト回路５を備え、コンフィギュレーションデータには、第１のテスト回路５の回路情報が含まれている。制御部７は、第１のテスト回路の出力結果から、コンフィギュレーションが正常に終了したか否かを判定し、当該コンフィギュレーションが正常に終了したと判定した場合に、プログラマブルデバイス３へのアクセスを開始する処理を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラマブルデバイスと、前記プログラムデバイスの任意の論理回路を定義するためのコンフィギュレーションデータを記憶する書き換え可能な記憶デバイスと、前記記憶デバイスに記憶されたコンフィギュレーションデータを前記プログラマブルデバイスに書き込むコンフィギュレーションデバイスと、を備える電子機器において、
前記プログラマブルデバイスのプログラマブル領域に、前記コンフィギュレーションデバイスによるコンフィギュレーションの終了を判断するためのテストを行う第１のテスト回路を備え、
前記コンフィギュレーションデータには、前記第１のテスト回路の回路情報が含まれ、
前記第１のテスト回路の出力結果から、前記コンフィギュレーションが正常に終了したか否かを判定し、当該コンフィギュレーションが正常に終了したと判定した場合に、前記プログラマブルデバイスへのアクセスを開始する処理を行う制御部を備えることを特徴とする電子機器。
【請求項２】
前記プログラマブル領域に、前記コンフィギュレーション終了後の論理回路動作をテストする第２のテスト回路を備え、
前記コンフィギュレーションデータには、前記第２のテスト回路の回路情報が更に含まれ、
前記制御部は、前記第２のテスト回路の出力結果から、前記コンフィギュレーションが正常に終了した後の論理回路動作が正常であるか否かを判定し、当該論理回路動作が正常であると判定した場合に、前記プログラマブルデバイスへのアクセスを開始する処理を行うことを特徴とする請求項１に記載の電子機器。
【請求項３】
前記制御部は、前記第１のテスト回路が、所定時間、前記コンフィギュレーションの終了を示す動作をしたか否かを判定し、
前記制御部により、所定時間、前記コンフィギュレーションの終了を示す動作をしなかったと判定された場合、当該コンフィギュレーションの異常を通知する表示を行う表示部を備えることを特徴とする請求項１又は２に記載の電子機器。
【請求項４】
前記制御部は、前記第２のテスト回路が、所定時間、テストの終了を示す動作をしたか否かを判定し、
前記制御部により、所定時間、前記テストの終了を示す動作をしなかったと判定された場合、前記コンフィギュレーションが行われた論理回路の異常動作を通知する表示を行う表示部を備えることを特徴とする請求項２に記載の電子機器。
【請求項５】
前記制御部ではＣＰＵが用いられることを特徴とする請求項１〜４の何れか一項に記載の電子機器。
【請求項６】
前記コンフィギュレーションデバイスとしてＣＰＵが用いられることを特徴とする請求項１〜５の何れか一項に記載の電子機器。
【請求項７】
前記記憶デバイスとして、データの書き換えが可能な可搬性の記録媒体が用いられることを特徴とする請求項１〜６の何れか一項に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルデバイスを備える電子機器に関する。
【背景技術】
【０００２】
近年、複写機や複合機等の各種の電子機器において、ハードウェアを電気的に書き換え可能にし、フィールド（使用現場）で論理構成が設定可能なプログラマブルデバイス（又はプログラマブルロジックデバイス）が用いられている。このようなプログラマブルデバイスとしては、ＣＰＵ（Central Processing Unit）の制御下で使用されるＦＰＧＡ（Field Programmable Gate Array）等がある。プログラマブルデバイスを備えた電子機器を動作させるためには、プログラマブルデバイスに回路情報（コンフィギュレーションデータ）を書き込む必要がある（例えば、特許文献１参照。）。
【特許文献１】特開２００１−３２５１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、プログラマブルデバイスに回路情報を書き込む（コンフィギュレーション）手段は、メーカーやデバイスによって異なる上に、一つのデバイスについて、ＪＴＡＧ(Joint Test Action Group)方式、ＲＯＭ方式等の複数の手段が用意されているため、コンフィギュレーションの終了タイミングや、コンフィギュレーション終了後の回路動作仕様は、メーカー毎、デバイス毎に異なっていた。
【０００４】
本発明の課題は、プログラマブルデバイスを備える電子機器において、メーカーやデバイスの違いに関わらず、コンフィギュレーションの終了タイミングや、コンフィギュレーション終了後のプログラマブルデバイスの動作を判別可能にすることである。
【課題を解決するための手段】
【０００５】
請求項１に記載の発明は、プログラマブルデバイスと、前記プログラムデバイスの任意の論理回路を定義するためのコンフィギュレーションデータを記憶する書き換え可能な記憶デバイスと、前記記憶デバイスに記憶されたコンフィギュレーションデータを前記プログラマブルデバイスに書き込むコンフィギュレーションデバイスと、を備える電子機器において、前記プログラマブルデバイスのプログラマブル領域に、前記コンフィギュレーションデバイスによるコンフィギュレーションの終了を判断するためのテストを行う第１のテスト回路を備え、前記コンフィギュレーションデータには、前記第１のテスト回路の回路情報が含まれ、前記第１のテスト回路の出力結果から、前記コンフィギュレーションが正常に終了したか否かを判定し、当該コンフィギュレーションが正常に終了したと判定した場合に、前記プログラマブルデバイスへのアクセスを開始する処理を行う制御部を備えることを特徴としている。
【０００６】
請求項２に記載の発明は、請求項１に記載の電子機器において、前記プログラマブル領域に、前記コンフィギュレーション終了後の論理回路動作をテストする第２のテスト回路を備え、前記コンフィギュレーションデータには、前記第２のテスト回路の回路情報が更に含まれ、前記制御部は、前記第２のテスト回路の出力結果から、前記コンフィギュレーションが正常に終了した後の論理回路動作が正常であるか否かを判定し、当該論理回路動作が正常であると判定した場合に、前記プログラマブルデバイスへのアクセスを開始する処理を行うことを特徴としている。
【０００７】
請求項３に記載の発明は、請求項１又は２に記載の電子機器において、前記制御部は、前記第１のテスト回路が、所定時間、前記コンフィギュレーションの終了を示す動作をしたか否かを判定し、前記制御部により、所定時間、前記コンフィギュレーションの終了を示す動作をしなかったと判定された場合、当該コンフィギュレーションの異常を通知する表示を行う表示部を備えることを特徴としている。
【０００８】
請求項４に記載の発明は、請求項２に記載の電子機器において、前記制御部は、前記第２のテスト回路が、所定時間、テストの終了を示す動作をしたか否かを判定し、前記制御部により、所定時間、前記テストの終了を示す動作をしなかったと判定された場合、前記コンフィギュレーションが行われた論理回路の異常動作を通知する表示を行う表示部を備えることを特徴としている。
【０００９】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載の電子機器において、前記制御部ではＣＰＵが用いられることを特徴としている。
【００１０】
請求項６に記載の発明は、請求項１〜５の何れか一項に記載の電子機器において、前記コンフィギュレーションデバイスとしてＣＰＵが用いられることを特徴としている。
【００１１】
請求項７に記載の発明は、請求項１〜６の何れか一項に記載の電子機器において、前記記憶デバイスとして、データの書き換えが可能な可搬性の記録媒体が用いられることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、プログラマブルデバイスのプログラマブル領域に備えられた第１のテスト回路により、プログラマブルデバイスへのコンフィギュレーションの終了を判断するようにしたことにより、コンフィギュレーションの正常終了を、デバイスのメーカーに依存せずに確認することができる。
【００１３】
また、プログラマブルデバイスのプログラマブル領域に備えられた第２のテスト回路により、コンフィギュレーション後の論理回路動作をテストするようにしたことにより、コンフィギュレーション後の論理回路動作が正常であるか否かを、メーカーが用意した機能に依存せずに確認することができる。
【００１４】
更に、コンフィギュレーション終了後のプログラムされた論理回路が正常に動作していることを制御部が確認してから、プログラマブルデバイスへのアクセスを開始することにより、電子機器内の電気回路基板全体を確実に動作させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
まず、本実施形態における構成について説明する。
【００１６】
図１に、本発明の実施形態に係る電子機器１００の主要部構成を示す。電子機器１００は、例えば、複写機、複合機等の各種の電子機器であり、図１に示すように、記憶デバイス１、コンフィギュレーションデバイス２、プログラマブルデバイス３、制御部７、非同期リセット信号生成部８、表示部９により構成され、コンフィギュレーションデバイス２、プログラマブルデバイス３、制御部７、表示部９の各部は、バス１０に接続されている。
【００１７】
記憶デバイス１は、不揮発性メモリ、ハードディスク等の記録媒体により構成され、プログラマブルデバイス３の回路情報（以下、コンフィギュレーションデータという。）を記憶する。また、記憶デバイス１の記録媒体として、例えば、コンパクトフラッシュ（登録商標）、スマートメディア（登録商標）等のデータの書き換えが可能で可搬性を有するメモリカードを用いるようにしてもよい。
【００１８】
コンフィギュレーションデバイス２は、ＣＰＵ（Central Processing Unit）等により構成され、記憶デバイス１に記憶されたコンフィギュレーションデータをプログラマブルデバイス３に書き込む処理（コンフィギュレーション）を行う。なお、コンフィギュレーションデバイス２は、ＰＣ（Personal Computer）や、コンフィギュレーション専用のデバイスであってもよい。また、コンフィギュレーションデバイス２は、プログラマブルデバイス３に内蔵された機能を利用してコンフィギュレーションを行うようにしてもよい。
【００１９】
プログラマブルデバイス３は、ＦＰＧＡ（Field Programmable Gate Array）等の電気的に書き換え可能なハードウェアデバイスであり、そのプログラマブル領域４に、第１のテスト回路５及び第２のテスト回路６を備えている。
【００２０】
第１のテスト回路５は、コンフィギュレーションデバイス３によるコンフィギュレーションの終了を判断するための回路である。図２に、第１のテスト回路５の内部構成の一例を示す。第１のテスト回路５は、図２に示すように、セット入力端子ＳＥＴを有するＤ型のフリップフロップ５１、５３と、リセット入力端子ＲＥＳＥＴを有するＤ型のフリップフロップ５２、５４と、インバータ５５、５６、ＡＮＤ回路５ａにより構成される。なお、第１のテスト回路５を構成するフリップフロップの個数（ｎ個）は特に限定さないが、個数が多いほど、第１のテスト回路５の信頼性を向上させることになる。
【００２１】
フリップフロップ５１〜５４の出力端子Ｑは、各々のフリップフロップのデータ入力端子Ｄに接続されるとともに、バス１０を介して制御部７に接続され、フリップフロップ５２及び５４の出力端子Ｑは、それぞれ、インバータ５５、５６の入力端子に接続される。また、フリップフロップ５１及び５３の出力端子Ｑと、インバータ５５及び５６の出力端子は、ともにＡＮＤ回路５ａの入力端子に接続される。
【００２２】
コンフィギュレーション終了後、非同期リセット信号生成部８から非同期リセット（セット）信号が各フリップフロップのリセット入力端子ＲＥＳＥＴ（セット入力端子ＳＥＴ）に入力されると、各フリップフロップは初期化される。コンフィギュレーションが正常に終了した場合は、初期化により、フリップフロップ５１及び５３の出力端子Ｑから「１」（Ｈレベル）、フリップフロップ５２及び５４の出力端子Ｑから「０」（Ｌレベル）が出力され、制御部７に対し、Ｆ/Ｆ初期値データとして「１０１０」が出力されることになる。
【００２３】
また、フリップフロップ５２、５４の出力端子Ｑからの出力信号は、それぞれ、インバータ５５、５６により反転され、フリップフロップ５１及び５３の出力信号と、インバータ５５及び５６の出力信号がＡＮＤ回路５ａに入力される。ＡＮＤ回路５ａは、入力されたこれらの信号の論理積を計算し、計算結果を出力する。ＡＮＤ回路５ａの出力信号は、プログラマブルデバイス３へのコンフィギュレーションが正常に終了したか否かを示しており、正常終了の場合「１」となり、異常終了の場合「０」となる。即ち、コンフィギュレーションが正常に終了した場合は、ＡＮＤ回路５ａにＦ/Ｆ初期値データとして「１１１１」が入力されるため、出力信号は正常終了を示す「１」となり、コンフィギュレーションが正常に終了しなかった場合は、ＡＮＤ回路５ａには「１１１１」以外の信号が入力されるため、出力信号は異常終了を示す「０」となる。以下、ＡＮＤ回路５ａの出力信号を「Ｆ/Ｆチェック結果信号ｆｃ」と呼ぶことにする。
【００２４】
このように、第１のテスト回路５では、予め設定された期待値データ（本実施形態では「１１１１」）とＦ/Ｆ初期値データが比較され、比較結果が出力される。なお、第１のテスト回路５の回路構成は、予め設定された期待値データとＦ/Ｆ初期値データが比較可能な回路であればよく、図２に示した回路構成に限定されない。
【００２５】
Ｆ/Ｆチェック結果信号ｆｃは、第２のテスト回路６、制御部７及び非同期リセット信号生成部８に出力される。Ｆ/Ｆチェック結果信号ｆｃが出力されると、非同期リセット（セット）信号は解除される。
【００２６】
第２のテスト回路６は、コンフィギュレーション後の論理回路動作が正常であるか否かをテストするための回路である。図３に、第２のテスト回路６の内部構成を示す。第２のテスト回路６は、図３に示すように、状態管理部６１、状態遷移部６２、比較データ部６３、比較部６４により構成される。
【００２７】
状態管理部６１は、０〜１５の１６通りの状態を管理しており、状態を指定するためのカウンタを備え、状態遷移部６２、比較データ部６３及び比較部６４に対し、各状態での論理回路の動作テストを指示する状態信号を出力する。ここで１６通りの「状態」は、図４（ｂ）に示すように、１６通りの４ビットのデータ（期待値データ）に対応する。例えば、状態「０」は「００００」、状態「１」は「０００１」、状態「１４」は「１１１０」、状態「１５」は「１１１１」のように対応する。
【００２８】
この状態管理部６１は、第１のテスト回路５からコンフィギュレーションの正常終了を示すＦ/Ｆチェック結果信号ｆｃが入力され、非同期リセット信号が解除されると、状態遷移部６２、比較データ部６３及び比較部６４に対し、初期状態「０」における論理回路の動作テストの開始を指示する。一つの状態（例えば、状態「０」）に対応する動作テストが終了し、比較部６４からイネーブル信号が入力されると、状態管理部６１は、状態を指定するカウンタ値をインクリメントし、状態遷移部６２、比較データ部６３及び比較部６４に対し、次の状態（例えば、状態「１」）での動作テストを指示する状態信号を出力する。
【００２９】
状態遷移部６２は、状態を指定するためのカウンタを備え、比較部６３からイネーブル信号が入力される度に、現在のカウンタ値（初期値は０）をインクリメントして次の状態のデータに遷移し、遷移されたデータを比較部６４に出力する。状態遷移部６２におけるデータの状態遷移の様子を図４（ａ）に示す。図４（ａ）では、状態０、１、２、…、１４、１５の順にデータが遷移していることを示している。
【００３０】
比較データ部６３は、図４（ｂ）に示すように、状態毎の期待値データを示す参照テーブルを格納しており、状態管理部６１から状態信号が入力されると、その状態信号が示す状態の期待値データを参照テーブルから抽出し、抽出された期待値データを比較部６４に出力する。
【００３１】
比較部６４は、状態遷移部６２から入力されたデータと、比較データ部６３から入力された期待値データを比較し、両者が一致した場合、状態管理部６１及び状態遷移部６２にイネーブル信号を出力する。また、比較部６４は、第２のテスト回路６の動作状況を示すステータスチェック結果信号ｓｃを制御部７に出力する。比較部６４から出力されるステータスチェック結果信号ｓｃは、例えば、第２のテスト回路６が動作中である場合は「００」、エラーが発生したとき（即ち、状態遷移部６２から入力されたデータと比較データ部６３から入力された期待値データが一致しなかった場合）は「０１」、全ての状態（０〜１５）の動作テストが正常に終了した場合は「１０」とする。なお、ここでは、ステータスチェック結果信号ｓｃが２ビットである場合を示したが、ビット数は特に限定されない。比較部６４からエラーを示すステータスチェック結果信号「０１」が出力された場合、第２のテスト回路６の動作が停止する。
【００３２】
図１に戻り、制御部７は、ＣＰＵ（Central Processing Unit）、Ｉ／Ｏポート７１等により構成され、第１のテスト回路５におけるテスト開始後の所定時間内に、第１のテスト回路５から入力されるＦ/Ｆ初期値データと、予め設定された期待値データとを比較することにより、コンフィギュレーションが正常に終了したか否かを判定する。制御部７は、前記所定時間内に期待値データと一致するＦ/Ｆ初期値データが入力されなかった場合、コンフィギュレーションが正常に終了しなかったと判定し、プログラマブルデバイス３へのアクセスは行わず、表示部９に対し、コンフィギュレーションの異常終了を通知するメッセージの表示を指示する。
【００３３】
また、制御部７は、第２のテスト回路６におけるテスト開始後の所定時間内に第２のテスト回路６から入力されたステータスチェック結果信号ｓｃから、コンフィギュレーション後の論理回路が正常に動作しているか否かを判定する。制御部７は、コンフィギュレーションが正常に終了したと判定し、且つ、コンフィギュレーション後の論理回路が正常に動作していると判定した場合、プログラマブルデバイス３へのアクセスを開始する。
【００３４】
制御部７は、前記所定時間内に論理回路の正常終了を示すステータスチェック結果信号ｓｃが入力されなかった場合、コンフィギュレーション後の論理回路の動作が異常であると判定し、プログラマブルデバイス３へのアクセスは行わず、表示部９に対し、コンフィギュレーション後の論理回路の動作異常を通知するメッセージの表示を指示する。
【００３５】
非同期リセット信号生成部８は、制御部７から指示に従って非同期リセット（セット）信号を生成し、プログラマブルデバイス３に出力する。また、非同期リセット信号生成部８は、第１のテスト回路５からＦ/チェック結果信号ｆｃが入力されると、非同期リセット（セット）信号の出力を解除する。
【００３６】
表示部９は、ＬＣＤ（Liquid Crystal Display）等の表示画面を備え、制御部７から入力される制御信号に従って所要の表示処理を行う。
【００３７】
次に、実施形態における動作について説明する。
まず、図５（ａ）のフローチャートを参照し、電子機器１００の電源投入時にプログラマブルデバイス３において実行される処理について説明する。
【００３８】
電子機器１００に電源が投入されると、まず、プログラマブルデバイス３にコンフィギュレーションデータが書き込まれ（ステップＳ１）、コンフィギュレーションされた論理回路の動作モードへ移行する（ステップＳ２）。次いで、非同期リセット（セット）信号が第１のテスト回路５に入力されると、第１のテスト回路５の各フリップフロップが初期値にセットされ、Ｆ/Ｆ初期値データと期待値データが比較され（ステップＳ３）、比較結果を示すＦ/Ｆチェック結果信号ｆｃが出力される。
【００３９】
ステップＳ３において、Ｆ/Ｆ初期値データと期待値データが一致しなかった場合（ステップＳ３；ＮＧ）、コンフィギュレーションの異常終了（初期値エラー）を示すＦ/Ｆチェック結果信号ｆｃが出力される（ステップＳ４）。ステップＳ３において、Ｆ/Ｆ初期値データと期待値データが一致した場合（ステップＳ３；ＯＫ）、コンフィギュレーションの正常終了を示すＦ/Ｆチェック結果信号ｆｃが出力される。
【００４０】
コンフィギュレーションの正常終了が確認された後、非同期リセット（セット）信号が解除されると（ステップＳ５；ＹＥＳ）、第２のテスト回路６において状態遷移が行われ、各状態遷移のデータと期待値データが比較される（ステップＳ６）。
【００４１】
ステップＳ６において、各状態遷移のデータと期待値データが一致しなかった場合（ステップＳ６；ＮＧ）、コンフィギュレーション後の論理回路の動作エラーを示すステータスチェック結果信号ｓｃが出力される（ステップＳ７）。ステップＳ６において、各状態遷移のデータと期待値データが一致した場合（ステップＳ６；ＯＫ）、コンフィギュレーション後の論理回路の動作が正常であることを示すステータスチェック結果信号ｓｃが制御部７へ出力され、制御部７のＣＰＵからプログラマブルデバイス３へのアクセスが開始され（ステップＳ８）、プログラマブルデバイス３の動作が開始される（ステップＳ９）。
【００４２】
次に、図５（ｂ）のフローチャートを参照して、電子機器１００の電源投入時に制御部７において実行される処理について説明する。
【００４３】
電子機器１００に電源が投入されると、まず、第１のテスト回路５におけるテスト開始後の所定時間内に第１のテスト回路５から入力されるＦ/Ｆ初期値データと、予め設定された期待値データとを比較することにより、コンフィギュレーションが正常に終了したか否かが判定される（ステップＳ２０）。
【００４４】
ステップＳ２０において、前記所定時間内に期待値データと一致するＦ/Ｆ初期値データが入力されなかった場合（ステップＳ２０；ＮＧ）、コンフィギュレーションが正常に終了しなかったと判定され、表示部９に対し、コンフィギュレーションの異常終了を通知するメッセージの表示（エラー表示）が指示される（ステップＳ２１）。
【００４５】
ステップＳ２０において、前記所定時間内に期待値データと一致するＦ/Ｆ初期値データが入力された場合（ステップＳ２０；ＯＫ）、コンフィギュレーションが正常に終了したと判定され、第２のテスト回路６におけるテスト開始後の所定時間内に第２のテスト回路６から入力されるステータスチェック結果信号ｓｃから、コンフィギュレーション後の論理回路が正常に動作しているか否かが判定される（ステップＳ２２）。
【００４６】
ステップＳ２２において、前記所定時間内に論理回路の正常終了を示すステータスチェック結果信号ｓｃが入力されなかった場合（ステップＳ２２；ＮＧ）、プログラマブルデバイス３へのアクセスは行われず、表示部９に対し、コンフィギュレーション後の論理回路の動作異常を通知するメッセージの表示（エラー表示）が指示される（ステップＳ２３）。
【００４７】
ステップＳ２２において、前記所定時間内に論理回路の正常終了を示すステータスチェック結果信号ｓｃが入力された場合（ステップＳ２２；ＯＫ）、プログラマブルデバイス３へのアクセスが開始され（ステップＳ２４）、電子機器１００としての動作が開始される（ステップＳ２５）。
【００４８】
以上のように、本実施形態の電子機器１００によれば、プログラマブルデバイス３のプログラマブル領域４に備えられた第１のテスト回路５により、プログラマブルデバイス３へのコンフィギュレーションの終了を判断するようにしたことにより、コンフィギュレーションの正常終了を、デバイスのメーカーに依存せずに確認することができる。また、コンフィギュレーション終了後、第１のテスト回路５への非同期リセット（セット）信号が正しいタイミングで入力されていることを容易に確認することができる。
【００４９】
また、プログラマブルデバイス３のプログラマブル領域４に備えられた第２のテスト回路６により、コンフィギュレーション後の論理回路動作をテストするようにしたことにより、コンフィギュレーション後の論理回路動作が正常であるか否かを、メーカーが用意した機能に依存せずに確認することができる。
【００５０】
更に、コンフィギュレーション終了後のプログラムされた論理回路が正常に動作していることを制御部７のＣＰＵが確認してから、プログラマブルデバイス３へのアクセスを開始することにより、電子機器１００内の電気回路基板全体を確実に動作させることができる。
【００５１】
なお、上述の実施形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００５２】
例えば、上述の実施形態では、一つのプログラマブルデバイス３のプログラマブル領域４に一組のテスト回路（第１のテスト回路５及び第２のテスト回路６）を搭載した場合を示したが、一つのプログラマブル領域に複数組のテスト回路を搭載した電子機器においても上述の実施形態と同様の効果を得ることができる。図６に、プログラマブルデバイス３のプログラマブル領域４に二組のテスト回路Ａ及びＢが搭載された電子機器２００の構成を示す。なお、図６の電子機器２００では、電子機器１００と同一の構成要素には同一の符号を付している。各テスト回路の第１のテスト回路５から出力されるＦ/Ｆ初期値データはWired ORに入力され、制御部７に出力される。
【００５３】
また、複数のプログラマブルデバイスを備え、各プログラマブルデバイスのプログラマブル領域に一組のテスト回路を搭載した電子機器においても上述の実施形態と同様の効果を得ることができる。このような構成を有する電子機器３００の例を図７に示す。電子機器３００は、プログラマブルデバイス３１及び３２を備え、プログラマブルデバイス３１のプログラマブル領域４１に第１のテスト回路５及び第２のテスト回路６を備え、プログラマブルデバイス３２のプログラマブル領域４２に第１のテスト回路５及び第２のテスト回路６を備えている。電子機器３００においても、電子機器２００と同様に、各プログラマブルデバイスのプログラマブル領域に搭載された第１のテスト回路５から出力されるＦ/Ｆ初期値データはWired ORに入力され、制御部７に出力される。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る電子機器の主要部構成を示すブロック図。
【図２】第１のテスト回路の回路構成を示す図。
【図３】第２のテスト回路の回路構成を示す図。
【図４】状態遷移部でのデータの遷移（ａ）と、各状態に対応する期待値データを格納した参照テーブルを示す図（ｂ）。
【図５】本実施形態の電子機器において実行される処理を示すフローチャート。
【図６】電子機器の他の構成例を示す図。
【図７】電子機器の他の構成例を示す図。
【符号の説明】
【００５５】
１  記憶デバイス
２  コンフィギュレーションデバイス
３  プログラマブルデバイス
４  プログラマブル領域
５  第１のテスト回路
５１、５２、５３、５４  フリップフロップ
５５、５６  インバータ
５ａ  ＡＮＤ回路
６  第２のテスト回路
６１  状態管理部
６２  状態遷移部
６３  比較データ部
６４  比較部
７  制御部
８  非同期リセット信号生成部
９  表示部
１０  バス
１００、２００、３００  電子機器
【図１】
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【図２】
2006170773.tif 000004
【図３】
2006170773.tif 000005
【図４】
2006170773.tif 000006
【図５】
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【図６】
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【図７】
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