(57)【要約】【課題】  新たに回路を追加することなく、かつ、表示パターンに依存することなく、データ線の保持電位変動を低減可能な表示装置用駆動装置を提供する。【解決手段】  表示装置用駆動装置において、１走査期間をＰ期間とそれに続くＤ期間とに分け、Ｐ期間において、本来のデータ電圧と等しいプリチャージ電圧を１ブロック内のデータ線に時分割で印加し、その後のＤ期間において、再度、本来のデータ電圧を印加する動作とした。これにより、あるデータ線に着目すると、１走査期間内において同じデータ電圧が２度印加される事になる。従って、プリチャージ電圧と本来のデータ電圧の差が等しくなり、保持電位の変動を解消することが可能となる。【選択図】  図５
2006267675.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線とデータ線を有するアクティブマトリクス型の表示部に対し、前記走査線には選択状態を示す走査電圧を１走査期間毎に印加し、前記データ線には表示データに応じたデータ電圧を印加する表示装置用駆動装置であって、
複数本を１ブロックとするデータ線群に対し、時分割でデータ電圧を印加する回路を有し、
前記１走査期間をプリチャージ期間とそれに続く時分割駆動期間とに分け、前記プリチャージ期間において、前記データ電圧と等しいプリチャージ電圧を１ブロック内のデータ線に時分割で印加し、前記時分割駆動期間において、再度、前記データ電圧を前記１ブロック内のデータ線に時分割で印加する、ことを特徴とする表示装置用駆動装置。
【請求項２】
請求項１記載の表示装置用駆動装置において、
前記１走査期間の開始時から、前記データ電圧と等しいプリチャージ電圧が印加されるまでの間、固定電位をプリチャージ電圧として印加する、ことを特徴とする表示装置用駆動装置。
【請求項３】
請求項２記載の表示装置用駆動装置において、
前記固定電位のプリチャージ電圧は１レベルであり、データ電圧の振幅の範囲内である、ことを特徴とする表示装置用駆動装置。
【請求項４】
請求項２記載の表示装置用駆動装置において、
前記固定電位のプリチャージ電圧は２レベル以上であり、前記表示データに応じて、前記２レベル以上の固定電位からプリチャージ電圧を選択する、ことを特徴とする表示装置用駆動装置。
【請求項５】
請求項１記載の表示装置用駆動装置において、
前記１ブロックを構成するデータ線は、赤表示、緑表示、青表示に対応した３本であり、
この中の２本については、前記プリチャージ期間を２分割して、前記データ電圧と等しいプリチャージ電圧を順次印加し、残りの１本については、前記時分割駆動期間を３分割した第１期間に前記データ電圧を印加し、前記時分割駆動期間の第２、第３期間において、プリチャージが完了した２本のデータ線に、再度、データ電圧を順次印加する、ことを特徴とする表示装置用駆動装置。
【請求項６】
請求項５記載の表示装置用駆動装置において、
前記１走査期間の開始時から、前記データ電圧と等しいプリチャージ電圧が印加されるまでの間、固定電位をプリチャージ電圧として印加する、ことを特徴とする表示装置用駆動装置。
【請求項７】
請求項６記載の表示装置用駆動装置において、
前記固定電位のプリチャージ電圧は１レベルであり、データ電圧の振幅の範囲内である、ことを特徴とする表示装置用駆動装置。
【請求項８】
請求項６記載の表示装置用駆動装置において、
前記固定電位のプリチャージ電圧は２レベル以上であり、前記表示データに応じて、前記２レベル以上の固定電位からプリチャージ電圧を選択する、ことを特徴とする表示装置用駆動装置。
【請求項９】
請求項１記載の表示装置用駆動装置において、
前記１ブロックを構成するデータ線は、赤表示、緑表示、青表示に対応した３本であり、
この中の１本については、前記プリチャージ期間にて前記データ電圧と等しいプリチャージ電圧を印加し、残りの２本については、前記時分割駆動期間を３分割した中の２期間において前記データ電圧を順次印加し、前記時分割駆動期間の残りの１期間において、プリチャージが完了したデータ線に、再度、前記データ電圧を順次印加する、ことを特徴とする表示装置用駆動装置。
【請求項１０】
請求項９記載の表示装置用駆動装置において、
前記１走査期間の開始時から、前記データ電圧と等しいプリチャージ電圧が印加されるまでの間、固定電位をプリチャージ電圧として印加する、ことを特徴とする表示装置用駆動装置。
【請求項１１】
請求項１０記載の表示装置用駆動装置において、
前記固定電位のプリチャージ電圧は１レベルであり、データ電圧の振幅の範囲内である、ことを特徴とする表示装置用駆動装置。
【請求項１２】
請求項１０記載の表示装置用駆動装置において、
前記固定電位のプリチャージ電圧は２レベル以上であり、前記表示データに応じて、前記２レベル以上の固定電位からプリチャージ電圧を選択する、ことを特徴とする表示装置用駆動装置。
【請求項１３】
請求項１記載の表示装置用駆動装置において、
前記１ブロックを構成するデータ線群に対して時分割でデータ電圧を印加する各種モードを設定するレジスタを有し、
外部ＣＰＵから前記レジスタのモード設定が可能である、ことを特徴とする表示装置用駆動装置。
【請求項１４】
複数の走査線とデータ線を有するアクティブマトリクス型の表示部に対し、前記走査線には選択状態を示す走査電圧を１走査期間毎に印加し、前記データ線には表示データに応じたデータ電圧を印加する表示装置用駆動方法であって、
複数本を１ブロックとするデータ線群に対し、時分割でデータ電圧を印加するステップを有し、
前記１走査期間をプリチャージ期間とそれに続く時分割駆動期間とに分け、前記プリチャージ期間において、前記データ電圧と等しいプリチャージ電圧を１ブロック内のデータ線に時分割で印加し、前記時分割駆動期間において、再度、前記データ電圧を前記１ブロック内のデータ線に時分割で印加する、ことを特徴とする表示装置用駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ液晶等を用いたアクティブマトリクス型の表示装置用駆動装置に係り、１水平期間においてデータ電圧を時分割で出力する駆動方式において、データ線に保持されたデータ電圧の変動を抑制可能な駆動方法および駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
一般に、複数の走査線と複数のデータ線がマトリクス状に配列されたアクティブマトリクス型の表示装置において、走査線には選択状態を示す走査電圧が１走査期間毎に順次印加され、データ線には選択された走査線上の表示データに応じたデータ電圧が印加される。ここで、データ線駆動回路の回路規模を削減する方式として、１走査期間内においてデータ線を時分割駆動する方式が知られている。この方式は、複数本のデータ線を１ブロックとし、１ブロック内のデータ線に対応したデータ電圧を時分割出力する回路（マルチプレクサ）を設ける一方、出力されたデータ電圧を分配する回路（デ・マルチプレクサ）を設け、１ブロック内のデータ線に順次データ電圧を印加する方式である。この方式によれば、複数のデータ線を一つの駆動回路で駆動できるため、省回路規模化を図ることが可能である。
【０００３】
しかし、上記の方式においては、データ電圧の印加が終了したデータ線はフローティング状態となるため、それ以降のデータ電圧出力の影響を受けて保持電位が変動する課題があった。これは、隣接するデータ線が容量結合しているためである。これを改善する方式として、特許文献１記載の電気光学装置がある。この電気光学装置では、１走査期間の開始時に１ブロック内の全てのデータ線にプリチャージ電圧を印加するプリチャージ期間（以下、Ｐ期間と呼ぶ）を設け、かつ、プリチャージ電圧は、印加するデータ電圧の平均値としていることを特徴とする。この方式によれば、その後の時分割駆動期間（以下、Ｄ期間と呼ぶ）において、データ線には既に本来のデータ電圧により近い電圧が印加されることになり、本来のデータ電圧になるまでの電位変動が減少する。データ線の電位変動が少ない場合、それと容量結合している他のデータ線への影響も緩和することから、上記課題である、フローティング状態にあるデータ線の保持電位の変動を低減する事が可能となる。
【特許文献１】特開２００４−１９１５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記した特許文献１記載の方法においては、データ電圧の平均値を算出するための回路を新たに追加する必要があり、回路規模の増大を招く課題があった。また、表示データによっては、平均値から大きくずれたデータ電圧を印加するケースも考えられることから、保持電圧変動の低減効果に、表示パターン依存性が存在する課題があった。
【０００５】
そこで、本発明の目的は、上記した課題を解決すべく、新たに回路を追加することなく、かつ、表示パターンに依存することなく、データ線の保持電位変動を低減可能な表示装置用駆動装置を提供することである。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
上記した様に、フローティング状態にあるデータ線の保持電位の変動を低減するには、プリチャージ電圧と本来のデータ電圧との電位差が少ないほど効果的である。つまり、プリチャージ電圧を本来のデータ電圧と等しくできれば、保持電位の変動を解消できると考えることができる。この点に着目し、本発明の表示装置用駆動装置では、Ｐ期間において、本来のデータ電圧と等しいプリチャージ電圧を１ブロック内のデータ線に時分割で印加し、その後のＤ期間において、再度、本来のデータ電圧を時分割で印加する動作とした。これにより、あるデータ線に着目すると、１走査期間内において同じデータ電圧が２度印加される事になる。従って、プリチャージ電圧と本来のデータ電圧の差が等しくなり、保持電位の変動を解消することが可能となる。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
本発明によれば、時分割駆動におけるデータ電圧の出力動作を変更するのみで、全てのデータ線において、プリチャージ電圧と本来のデータ電圧とを等しくすることができるので、新たに回路を追加することなく、かつ、表示パターンに依存することなく、データ線の保持電位変動を低減可能な表示装置用駆動装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１２】
以下、本発明の第１の実施例に係る表示装置用駆動装置の構成と動作を、図１、図２を用いて説明する。
【００１３】
まず、図１は本発明の第１の実施例に係る表示装置用駆動装置のブロック構成であり、１０１は駆動回路、１０２はシステムインタフェース（ＩＦ）部、１０３はレジスタ部、１０４はメモリ制御部、１０５は表示メモリ部、１０６はタイミング生成部、１０７はマルチプレクサ部（ＭＵＸ）、１０８は基準電圧生成部、１０９はデータ電圧生成部、１１０はデータ電圧選択部（６４ｔｏ１）、１１１はオペアンプ部（Ｏｐ−ＡＭＰ）、１１２はデ・マルチプレクサ部（ＤｅＭＵＸ）、１１３は走査線駆動部、１１４は表示部、１１５はＣＰＵである。
【００１４】
駆動回路１０１は、いわゆる表示メモリ内蔵型のコントローラ・ドライバであり、本発明の実現手段を含む。ここで、本発明の駆動回路１０１は、表示メモリ内蔵型に限定するものではなく、メモリを内蔵しないタイプにも適用可能である。また、本実施例においては、１ブロックのデータ線の本数は３本とし、それぞれが、Ｒ線（赤表示）、Ｇ線（緑表示）、Ｂ線（青表示）に対応しているものとする。また、本実施例において、表示データの有する階調情報は、ＲＧＢ各６ビット（＝６４階調）とする。
【００１５】
以下、駆動回路１０１の内部ブロックの構成と動作について説明する。
【００１６】
システムインタフェース部１０２は、ＣＰＵ１１５が出力する表示データ及びインストラクションを受け、レジスタ部１０３へ出力する動作を行う。ここで、インストラクションとは、駆動回路１０１の内部動作を決定するための情報であり、フレーム周波数、駆動ライン数、駆動電圧等の各種パラメータを含む。また、本発明の特徴である、時分割駆動の各期間の長さに関する情報も含まれているものとする。
【００１７】
レジスタ部１０３は、インストラクションのデータを格納し、これを各ブロックへ出力するブロックである。例えば、前記のフレーム周波数、駆動ライン数、データ電圧切り換えタイミングに関するインストラクションは、タイミング生成部１０６へ出力され、駆動電圧に関するインストラクションは、基準電圧生成部１０８へ出力される。なお、表示データも一旦レジスタ部１０３に格納され、表示位置を指示するインストラクションと共に、メモリ制御部１０４へ出力される。
【００１８】
メモリ制御部１０４は、表示メモリ部１０５のライト及びリード動作を行うブロックである。まず、ライト動作時には、レジスタ部１０３から転送される表示位置のインストラクションに基づき、表示メモリ部１０５のアドレスを選択する信号を出力する。これと同時に表示データを表示メモリ部１０５へ転送する。この動作により、表示メモリ部１０５の所定のアドレスに表示データをライトすることができる。一方、リード動作時には、表示メモリ部１０５における所定のワード線群を１本づつ順次に選択する動作を繰り返す。この動作により、選択されたワード線上の表示データを、ビット線を介して一斉にリードすることができる。なお、リードするワード線の範囲、１回の選択期間（１走査期間と等価）、選択動作の繰り返し周期（１フレーム期間と等価）等の設定は、インストラクションにて指示されるものとする。
【００１９】
表示メモリ部１０５は、表示部１１４の走査線とデータ線に相当するワード線とビット線を有し、上記した表示データのライト動作及びリード動作を行う。なお、リードされた表示データは、マルチプレクサ部１０７へ出力される。
【００２０】
タイミング生成部１０６は、内蔵の発信器が生成する基準クロックに基づき、１走査期間や１フレーム期間を指示する信号群を自己生成して出力する共に、本発明の特徴であるＰ期間とＤ期間の出力タイミングを指示するＳＲ、ＳＧ、ＳＢ信号を出力する。
【００２１】
マルチプレスサ部１０７は、表示メモリ部１０５が出力する表示データをマルチプレクスするためのスイッチで構成され、前述のＳＲ信号がアクティブ（本実施例では“ハイ”レベル）の時にはＲデータ、ＳＧ信号がアクティブの時にはＧデータ、ＳＢ信号がアクティブの時にはＢデータを選択して出力する。
【００２２】
基準電圧生成部１０８は、入力の電源電圧Ｖｃｉから、駆動回路１０１内で必要な電圧レベルを生成するブロックである。なお、電圧レベルの生成は、チャージポンプ回路等を適用することで実現可能である。
【００２３】
データ電圧生成部１０９は、基準電圧生成部１０８から入力される電圧を分圧し、６４レベルのデータ電圧を生成して、データ電圧選択部１１０へ出力する。
【００２４】
データ電圧選択部１１０は、マルチプレクサ部１０７が出力する表示データの値に従い、６４レベルのデータ電圧のうちから１レベルを選択し、データ電圧として出力する。
【００２５】
オペアンプ部１１１は、データ電圧選択部１１０の出力をインピーダンス変換するためのバッファであり、ボルテージフォロア回路によって構成される。
【００２６】
デ・マルチプレクサ部１１２は、オペアンプ部１１１が出力するデータ電圧をデ・マルチプレクスしてデータ線に出力するためのスイッチで構成され、前述のＳＲ信号がアクティブ（本実施例では“ハイ”レベル）の時にはＲ線、ＳＧ信号がアクティブの時にはＧ線、ＳＢ信号がアクティブの時にはＢ線に、それぞれデータ電圧を出力する。
【００２７】
走査線駆動部１１３は、後述する表示部１１４の走査線に対し、１走査期間に同期して選択状態を示す走査電圧（本実施例では“ハイ”レベル）を線順次に出力するためのブロックである。ここで、先頭の走査線に“ハイ”レベルを出力するタイミングは、表示メモリ部１０５における先頭のワード線をリードするタイミングに同期している。また、線順次出力の切り替わりタイミングは、１走査期間の始まりに対して僅かに早い。この時間差はいわゆるホールド時間と呼ばれるものであり、表示部１１４における画素への書き込み電圧を確定させるために必要である。
【００２８】
表示部１１４は、データ線と走査線の交点に位置する各画素部にスイッチング用のトランジスタが配置された、いわゆるアクティブマトリクス型と呼ばれるフラットパネルである。トランジスタのソース端子は、データ線を介してデ・マルチプレクサ部１１２の出力に接続され、ゲート端子は走査線を介して走査線駆動部１１３の出力に接続される。また、トランジスタのドレイン端子は、表示素子に接続される。なお、表示素子の対向側は、共通のコモン電極が接続され、コモン電極へは基準電圧生成部１０８からＶｃｏｍ電圧が出力される。従って、選択状態にある走査線においては、前述のデータ電圧とＶｃｏｍ電圧との差が表示素子への印加電圧となる。なお、表示素子の種類は液晶や有機ＥＬ等が代表的であるが、電圧によって表示輝度が制御可能であれば、その他の素子を用いても構わない。
【００２９】
次に、駆動回路１０１における、時分割駆動の動作タイミングを、図２を用いて説明する。まず、マルチプレクサ部１０７は、前述のＳＲ、ＳＧ、ＳＢ信号の“ハイ”レベルに連動し、１走査期間内でＢ→Ｇ→Ｒ→Ｇ→Ｂの順番で表示データを時分割して出力する。ここで、同じデータ電圧を２度印加するには、Ｒ→Ｇ→Ｂ→Ｒ→Ｇ→Ｂの６位相が最も考え易いが、位相の数が多くなる程１回あたりの出力期間が短くなり、データ電圧の整定に対する時間マージンが減少する。
【００３０】
そこで、本発明においては、１回目の出力をＢ→Ｇ→Ｒ、２回目の出力をＲ→Ｇ→Ｂの順番とすることで、Ｒの１回目と２回目を共通化し、１位相分を削減することにした。以下、この方式を５位相方式と呼ぶ。さらに、デ・マルチプレクサ部１１２は、マルチプレクサ部１０７の出力に連動し、Ｂ線→Ｇ線→Ｒ線→Ｇ線→Ｂ線の順番で、データ電圧ＶＲ、ＶＧ、ＶＢを出力する。なお、５位相方式における各期間の長さは、前述した様に、ＣＰＵ１１５からのインストラクションによって変更可能であり、駆動する表示部１１４の負荷に合わせ、最適に設定することが望ましい。
【００３１】
以上の結果、Ｒ線にデータ電圧が印加される時点（３番目の位相）において、既にＧ線とＢ線には本来のデータ電圧がプリチャージされており、その後再び、Ｇ線とＢ線に本来のデータ電圧が印加される。従って、プリチャージ電圧から本来のデータ電圧への電位変動は無い。また、この動作の実現にあたっては、タイミング生成部１０６の信号のタイミングを変更するのみであり、新たな回路追加は不要である。このことから、本発明の表示装置用駆動装置は、本発明の目的である、新たに回路を追加することなく、かつ、表示パターンに依存することなく、データ線の保持電位変動を低減することが可能である。
【００３２】
なお、図２において、１走査期間の最後には、どのデータ線にも出力しない期間を設けているが、これは、走査線駆動部１１３の動作にて説明した、ホールド時間を確保するためのものである。
【００３３】
なお、本実施例において、データ電圧を印加する順番はＢ→Ｇ→Ｒ→Ｇ→Ｂとしたが、これに限られる訳ではなく、例えばＲ→Ｇ→Ｂ→Ｇ→Ｒ等の順番であっても良い。
【実施例２】
【００３４】
次に、本発明の第２の実施例に係る表示装置用駆動装置の構成と動作を、図３〜図５を用いて説明する。
【００３５】
先に述べたように、本発明の第１の実施例では、Ｂ→Ｇ→Ｒ→Ｇ→Ｂの順番にデータ電圧を印加する方式を示した。本実施例において、１走査期間の開始直後にはＢ線を駆動することになるが、この期間、Ｇ線とＲ線への出力はハイ・インピーダンスとなるため、前の走査期間で印加された電位が保持される。ここで、Ｖｃｏｍ電圧を例えば１走査期間毎に交流化させる、いわゆるＶｃｏｍ交流駆動を想定した場合、Ｖｃｏｍ電極とデータ線が互いに容量結合していることから、Ｖｃｏｍ電圧の遷移に連動してデータ線の保持電位も遷移し、場合によっては遷移後の保持電位がデータ電圧の振幅レンジを超えることも考えられる。つまり、Ｖｃｏｍ交流駆動においては、データ線の保持電位がＶｃｏｍの交流化によって変動するため、次に印加するデータ電圧との電位差が拡大し、データ電圧の整定に対する時間マージンが減少することが予想される。
【００３６】
そこで、本発明の第２の実施例は、１走査期間の開始から１回目のデータ電圧が印加されるまでに時間が空くデータ線については、固定電位をプリチャージし、その後印加される本来のデータ電圧との電位差を少なくすることで、データ電圧の整定時間を早めることにした。なお、固定電位の選定にあたっては、データ電圧の振幅レンジ内にあり、出力インピーダンスが低い電源電圧Ｖｃｉとした。
【００３７】
図３は、本発明の第２の実施例のブロック構成である。図３において、２０１は駆動回路、２０２はタイミング生成部、２０３はデ・マルチプレクサ部であり、その他のブロックについては、図１で示した本発明の第１の実施例の構成要素と同じであることから、図１と同じ番号を記してある。
【００３８】
タイミング生成部２０２は、本発明の第１の実施例のタイミング生成部１０６と同様、各種タイミング信号を自己生成して出力する。タイミング生成部１０６と異なる部分は、Ｐ期間での出力タイミングを指示するＰＲ、ＰＧ、ＰＢ信号を生成して出力する点である。
【００３９】
デ・マルチプレクサ部２０３は、図４に示す様に、オペアンプ部１１１が出力するデータ電圧をデ・マルチプレクスしてデータ線に出力するためのスイッチと、電源電圧であるＶｃｉを出力するためのスイッチで構成される。データ電圧の出力動作については、本発明の第１の実施例のデ・マルチプレクサ１１２と同様であり、プリチャージ機能として、前述のＰＲ信号がアクティブ（本実施例では“ハイ”レベル）の時にはＲ線、ＰＧ信号がアクティブの時にはＧ線、ＰＢ信号がアクティブの時にはＢ線に、それぞれＶｃｉを出力する動作を追加した。
【００４０】
以下、本発明の第２の実施例の駆動回路２０１における、時分割駆動の動作タイミングを、図５を用いて説明する。まず、マルチプレクサ部１０７は、前述のＳＲ、ＳＧ、ＳＢ信号の“ハイ”レベルに連動し、１走査期間内でＢ→Ｇ→Ｒ→Ｇ→Ｂの順番で表示データを時分割して出力する。デ・マルチプレクサ部２０３は、マルチプレクサ部１０７の出力に連動し、Ｂ線→Ｇ線→Ｒ線→Ｇ線→Ｂ線の順番で、データ電圧ＶＲ、ＶＧ、ＶＢを出力する。ここで、１走査期間の開始からＶＧ及びＶＲが出力されるまでの期間、ＰＧ及びＰＲ信号は“ハイ”となっており、この期間、Ｇ線とＲ線にはＶｃｉ電圧が出力される。これにより、Ｇ線及びＲ線に１回目のデータ電圧が出力される時点において、既にＧ線とＲ線にはＶｃｉレベルがプリチャージされていることになる。
【００４１】
以上の結果、本発明の第２の実施例の表示装置用駆動装置は、本発明の第１の実施例の特徴に加え、１走査期間の開始から１回目のデータ電圧が印加されるまでに時間が空くデータ線については、固定電位であるＶｃｉがプリチャージされる。これにより、１回目のデータ電圧が印加される前後の電位差が少なくなり、データ電圧の整定時間を早めることができる。よって、時分割駆動における動作マージンの向上が可能である。
【００４２】
なお、本実施例ではプリチャージのレベルをＶｃｉとしたが、これに限られる訳ではなく、その他の電圧を用いても良い。
【実施例３】
【００４３】
次に、本発明の第３の実施例に係る表示装置用駆動装置の構成と動作を、図６〜図８を用いて説明する。
【００４４】
本発明の第３の実施例は、本発明の第２の実施例で示した固定電位のプリチャージレベルを２種類とし、１回目のデータ電圧が印加される前後の電位差をより少なくして、時分割駆動における動作マージンの更なる向上を図ったものである。本実施例において、２種類のプリチャージレベルは電源電圧ＶｃｉとＧＮＤとし、どちらにプリチャージさせるかについては、表示データを用いて制御することを特徴とする。
【００４５】
図６は、本発明の第３の実施例のブロック構成である。図６において、３０１は駆動回路、３０２はデ・マルチプレクサ部であり、その他のブロックについては、図３で示した本発明の第２の実施例の構成要素と同じであることから、図３と同じ番号を記してある。
【００４６】
デ・マルチプレクサ部３０２は、図７に示す様に、オペアンプ部１１１が出力するデータ電圧をデ・マルチプレクスしてデータ線に出力するためのスイッチと、電源電圧ＶｃｉとＧＮＤのいずれかを選択して出力するためのスイッチ３０３と、選択された電源電圧を出力するためのスイッチで構成される。データ電圧の出力動作とプリチャージの動作については、本発明の第２の実施例のデ・マルチプレクサ部２０３と同様である。
【００４７】
図８に示す時分割駆動の動作タイミングにおいて、選択スイッチ３０３は、電源電圧ＶｃｉとＧＮＤを表示データに応じて切り換えるが、この動作を最も簡単に実現するには、例えば表示データの最上位ビットを用い、最上位ビットが“０”ならはＧＮＤを、“１”ならばＶｃｉとすれば良い。ただし、この場合、選択された固定電圧と本来のデータ電圧とが、必ずしも最小の電圧差となるとは限らない。この場合、複数ビットの表示データを用いてＶｃｉとＧＮＤの閾値を判定すれば、固定電圧と本来のデータ電圧をより少なくすることが可能である。
【００４８】
また、前記したＶｃｏｍ交流駆動の場合、表示データとデータ電圧の関係は、Ｖｃｏｍ電圧のレベルによって逆転するため、表示データのみではＶｃｉとＧＮＤの閾値を判定することができない。この場合は、Ｖｃｏｍ電圧のレベルを制御する信号を判定条件に加えることで、正しい閾値判定が可能となる。
【００４９】
以上の結果、本発明の第３の実施例の表示装置用駆動装置は、本発明の第１及び２の実施例の特徴に加え、１走査期間の開始から１回目のデータ電圧が印加されるまでに時間が空くデータ線については、表示データに応じてＶｃｉまたはＧＮＤの固定電位がプリチャージされる。これにより、１回目のデータ電圧が印加される前後の電位差が少なくなり、データ電圧の整定時間を早めることができる。よって、時分割駆動における動作マージンの向上が可能である。
【００５０】
なお、本実施例では２種類のプリチャージのレベルをＶｃｉ及びＧＮＤとしたが、これに限られる訳ではなく、その他の電圧を用いても良い。また、３種類以上のプリチャージレベルを設けることも可能である。
【実施例４】
【００５１】
次に、本発明の第４の実施例に係る表示装置用駆動装置の構成と動作を、図９を用いて説明する。
【００５２】
本発明の第１〜３の実施例で述べた様に、本発明の特徴は１走査期間を５位相に分割して駆動することであるが、例えばデータ線の駆動負荷が重い場合、データ電圧の整定時間が長くなり、１回の分割期間でデータ電圧が整定しきれないことも考えられる。そこで、本発明の第４の実施例は、１走査期間を４分割することで１分割期間の時間を長くし、その時に最適な駆動方法を示したものである。
【００５３】
図９は、本発明の第４の実施例における時分割駆動の動作タイミングを示したものである。なお、本実施例にて述べる表示装置用駆動装置のブロック構成は、例えば図３で示したものと同じであることから、ここでは省略し、図３を参照して説明する。まず、マルチプレクサ部１０７は、前述のＳＲ、ＳＧ、ＳＢ信号の“ハイ”レベルに連動し、１走査期間内でＢ→Ｒ→Ｇ→Ｂの順番で表示データを時分割して出力する。デ・マルチプレクサ部２０３は、マルチプレクサ部１０７の出力に連動し、Ｂ線→Ｒ線→Ｇ線→Ｂ線の順番で、データ電圧ＶＲ、ＶＧ、ＶＢを出力する。ここで、１走査期間の開始からＶＲ及びＶＧが出力されるまでの期間、ＰＲ及びＰＧ信号は“ハイ”となっており、この期間、Ｒ線とＧ線にはＶｃｉ電圧が印加される。つまり、先述の５位相方式に対し、１回目のＧ線へのデータ電圧印加（２番目の位相）が省略された形となっている。以下、この方式を４位相方式と呼ぶ。
【００５４】
ここで、図１０〜図１２は、各方式における、データ線保持電圧の変動量をイメージ化したものである。図１２に示すように、４位相方式の場合、Ｇ線へのデータ電圧印加が１回のみであるため、この電圧印加により、既に電圧印加が終了しているＲ線の保持電位が変動する。しかし、図１０に示す、ＲＧＢ各線を全て固定電位にプリチャージする単純方式と比較すると、１走査期間の終了時には、データ線保持電圧変動のピークを半分に低減できていることが分かる。なお、図１１は５位相方式の場合であり、データ線保持電圧の変動は見られない。
【００５５】
以上述べた本発明の第４の実施例の表示装置用駆動装置は、１走査期間を４分割で駆動する場合、Ｒ線にデータ電圧が印加される時点（２番目の位相）において、既にＢ線には本来のデータ電圧がプリチャージされており、その後、Ｇ線とＢ線に本来のデータ電圧が印加される。従って、Ｂ線については、プリチャージ電圧から本来のデータ電圧への電位変動は無い。したがって、ＲＧＢ各線を全て固定電位にプリチャージする単純方式と比べ、データ線の保持電位変動を低減することが可能である。
【００５６】
なお、本実施例において、データ線への出力順番はＢ→Ｒ→Ｇ→Ｂの順番としたが、これに限られる訳ではなく、例えばＲ→Ｂ→Ｇ→Ｒ等の順番であっても良い。
【００５７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
例えば、本発明の実施例の全般において、１ブロックのデータ線の本数を３本としたが、これに限られる訳ではなく、Ｎ本（Ｎは２以上の整数）としても良い。
【００５９】
また、表示データの有する階調情報は、ＲＧＢ各６ビット（＝６４階調）としたが、もちろんこれに限られる訳ではない。
【００６０】
また、本実施例では、データ選電圧択部、オペアンプ部、デ・マルチプレクサ部等の構成要素を駆動回路内に設けたが、この構成に限られる訳でなく、表示部１１４側にあっても良い。
【００６１】
さらに、本発明の第１〜第４の実施例の動作をＣＰＵからのインストラクション等で切り換えることは、容易に実現可能であり、プリチャージを行わない３位相方式との切り換えも可能である。
【００６２】
さらに、本発明の実施例では、駆動タイミング等の情報をレジスタに記憶させることを前提に説明したが、これに限られる訳ではなく、例えば端子設定としても良い。
【００６３】
また、本発明の第１〜第４の実施例による方式、すなわち１ブロックを構成するデータ線群に対して時分割でデータ電圧を印加する各種モードを、外部のＣＰＵ１１５からレジスタ部１０３に設定し、各モードを変更可能とすることもできる。
【産業上の利用可能性】
【００６４】
本発明は、ＴＦＴ液晶等を用いたアクティブマトリクス型の表示装置用駆動装置に係り、１水平期間においてデータ電圧を時分割で出力する駆動方式において、データ線に保持されたデータ電圧の変動を抑制可能な駆動方法および駆動回路に適用して有効である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施例に係る表示装置用駆動装置において、この表示装置用駆動装置のブロック構成を示す図である。
【図２】本発明の第１の実施例に係る表示装置用駆動装置において、駆動回路における時分割駆動の動作タイミングを示す図である。
【図３】本発明の第２の実施例に係る表示装置用駆動装置において、この表示装置用駆動装置のブロック構成を示す図である。
【図４】本発明の第２の実施例に係る表示装置用駆動装置において、デ・マルチプレクサ部の構成を示す図である。
【図５】本発明の第２の実施例に係る表示装置用駆動装置において、駆動回路における時分割駆動の動作タイミングを示す図である。
【図６】本発明の第３の実施例に係る表示装置用駆動装置において、この表示装置用駆動装置のブロック構成を示す図である。
【図７】本発明の第３の実施例に係る表示装置用駆動装置において、デ・マルチプレクサ部の構成を示す図である。
【図８】本発明の第３の実施例に係る表示装置用駆動装置において、駆動回路における時分割駆動の動作タイミングを示す図である。
【図９】本発明の第４の実施例に係る表示装置用駆動装置において、駆動回路における時分割駆動の動作タイミングを示す図である。
【図１０】本発明の第１〜４の実施例に係る表示装置用駆動装置において、各方式におけるデータ線保持電圧の変動量をイメージ化した単純プリチャージを示す図である。
【図１１】本発明の第１〜４の実施例に係る表示装置用駆動装置において、各方式におけるデータ線保持電圧の変動量をイメージ化した５位相出力方式を示す図である。
【図１２】本発明の第１〜４の実施例に係る表示装置用駆動装置において、各方式におけるデータ線保持電圧の変動量をイメージ化した４位相出力方式を示す図である。
【符号の説明】
【００６６】
１０１，２０１，３０１…駆動回路、１０２…システムインタフェース部、１０３…レジスタ部、１０４…メモリ制御部、１０５…表示メモリ部、１０６，２０２…タイミング生成部、１０７…マルチプレクサ部、１０８…基準電圧生成部、１０９…データ電圧生成部、１１０…データ電圧選択部、１１１…オペアンプ部、１１２，２０３，３０２…デ・マルチプレクサ部、１１３…走査線駆動部、１１４…表示部、１１５…ＣＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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