(57)【要約】【課題】  サージに対する応答特性の向上を図る。【解決手段】  バリスタ基板と、第１及び第２の外部電極と、バリスタ基板の第１の面上に形成され、第１及び第２の外部電極に接続され、当該第１及び第２の外部電極の幅より広い幅を有する信号用の導体層と、バリスタ基板の第１の面に対向する第２の面上に形成されるグランド用の導体層とを有する。このようにすれば信号用の導体層は低インピーダンス化され、さらに低ＥＳＬを実現することができる。従って、静電気等のサージに対する応答特性を向上させることができる。【選択図】  図１
2006049532.tif 000002
【特許請求の範囲】
【請求項１】
バリスタ基板と、
第１及び第２の外部電極と、
前記バリスタ基板の第１の面上に形成され、前記第１及び第２の外部電極に接続され、当該第１及び第２の外部電極の幅より広い幅を有する信号用の導体層と、
前記バリスタ基板の前記第１の面に対向する第２の面上に形成されるグランド用の導体層と、
を有するチップバリスタ。
【請求項２】
前記信号用の導体層の上面側に設けられる第２のバリスタ基板と、
前記第２のバリスタ基板の、前記信号用の導体層と接する面とは反対の面上に形成されるグランド用の第２の導体層と、
をさらに有する請求項１記載のチップバリスタ。
【請求項３】
前記信号用の導体層の上面側にダミー層をさらに有する請求項１記載のチップバリスタ。
【請求項４】
前記グランド用の導体層の、前記バリスタ基板と接する面とは反対の面側に絶縁層又はダミー層をさらに有する請求項１又は３記載のチップバリスタ。
【請求項５】
前記バリスタ基板の第１及び第２の面が長方形である場合、当該第１及び第２の面の長辺側に前記第１及び第２の外部電極が設けられる
請求項１乃至４のいずれか１つ記載のチップバリスタ。
【請求項６】
前記グランド用の導体層に接続され、前記バリスタ基板の側面に設けられたグランド電極をさらに有する請求項１乃至５のいずれか１つ記載のチップバリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップバリスタに関する。
【背景技術】
【０００２】
バリスタは、加える電圧に対して、その電気抵抗が非直線的に変化する素子であり、主に静電気等のサージ吸収のため等に広く用いられている。しかし、バリスタには等価直列インダクタンス（ＥＳＬ）成分が含まれており、このＥＳＬ成分が大きい場合には、急な電圧変化に対して応答が遅れるため、サージ吸収の効果が低くなるという問題がある。
【０００３】
これに対して特開２０００−２３２００６号公報には、印加電圧の変化に対する応答遅れが小さく、かつ静電容量の小さなチップ型電子部品を提供することを目的とした技術が開示されている。すなわち、コンデンサとＳｉＣバリスタを一体化させて素子本体を形成し、さらにその両端面に形成された外部電極によりコンデンサとＳｉＣバリスタとを並列に接続するチップ型電子部品が開示されている。応答遅れを小さくすると言う点については触れられているが、ＥＳＬを小さくするという事項については述べられていない。
【０００４】
また、実開平５−４４１０号公報には、バリスタ機能を有する誘電体の一方面にストリップ導体を形成し、他方面に接地電極を形成し、ストリップライン導体の上端に電極的に接続されるように端子電極を誘電体の両端面に形成してなるバリスタ機能付ストリップラインが開示されている。しかし、本公報にはバリスタの応答特性及びＥＳＬについては何ら触れられておらず、さらに、線路のインピーダンスと整合させることを目的としている。
【特許文献１】特開２０００−２３２００６号公報
【特許文献２】実開平５−４４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上で述べたように、従来技術においてサージに対する応答特性の向上のためバリスタのＥＳＬの低減について考慮しているものはない。
【０００６】
従って、本発明の目的は、サージに対する応答特性の向上を図ることが可能な新規なバリスタを提供することである。
【０００７】
また、本発明の他の目的は、低ＥＳＬを実現するバリスタを提供することである。
【０００８】
さらに、本発明の他の目的は、バリスタにおける通過損失（利得）について所望の周波数特性を実現するための技術を提供することである。
【課題を解決するための手段】
【０００９】
本発明のチップバリスタは、バリスタ基板と、第１及び第２の外部電極と、バリスタ基板の第１の面上に形成され、第１及び第２の外部電極に接続され、当該第１及び第２の外部電極の幅より広い幅を有する信号用の導体層と、バリスタ基板の第１の面に対向する第２の面上に形成されるグランド用の導体層とを有する。
【００１０】
このように、本発明のチップバリスタは、バリスタ基板を、信号用の導体層とグランド用の導体層で挟む層構造を有する。このような層構造の上、第１及び第２の外部電極の幅より信号用の導体層の幅を広くすることによって、低インピーダンス化され、さらに低ＥＳＬを実現することができる。従って、静電気等のサージに対する応答特性を向上させることができる。
【００１１】
なお、併せて本発明のチップバリスタは、通過損失（利得）について、信号用の導体層の信号伝搬方向の長さ、バリスタ基板の厚み、上で述べた信号用の導体層の幅（導体層の厚みではない）、バリスタ基板の誘電率、誘電損（tanδ）などによって決まる所定の周波数特性を有することが分かっている。すなわち、サージに対する応答特性の良いバリスタとしてだけではなく、通過損失（利得）について所定の周波数特性を有する素子としても作用する。
【００１２】
また、上で述べた信号用の導体層の上面側に設けられる第２のバリスタ基板と、第２のバリスタ基板の、信号用の導体層と接する面とは反対の面上に形成されるグランド用の第２の導体層とをさらに有するようにしてもよい。このようにすることによっても、さらに上で述べた通過損失（利得）の周波数特性を変更することができる。
【００１３】
さらに、上で述べた信号用の導体層の上面側にダミー層をさらに有するようにしてもよい。このようにすればチップバリスタの強度を補強することができる。
【００１４】
さらに、グランド用の導体層の、バリスタ基板と接する面とは反対の面側に絶縁層又はダミー層をさらに有するようにしてもよい。例えば実装されるプリント配線基板への搭載態様、強度の補助状況によって層構造を変更することも可能である。
【００１５】
さらに、バリスタ基板の第１及び第２の面が長方形である場合、当該第１及び第２の面の長辺側に第１及び第２の外部電極が設けられるようにしてもよい。このようにすれば、信号用の導体層の幅が広くなり、また信号伝搬方向の長さは短くなるため、チップバリスタの信号減衰効果が高められ、通過利得カーブにおける共振周波数を高周波数側にシフトさせることができる。すなわちフィルタとしての効果を効率的に出すためには、このような方向に外部電極を形成することが好ましい。
【００１６】
さらに、グランド用の導体層に接続され、バリスタ基板の側面に設けられたグランド電極をさらに有するようにしてもよい。バリスタチップを搭載するプリント配線基板等によっては、グランド用の導体層をそのまま使用して接地しずらい場合もある。そのような場合には、このようにバリスタ基板の側面に設けたグランド電極を用いて接地すればよい。なお、グランド用の導体層又はそれに接続される電極をなるべく多くの部分でグランドに接地させる方が特性上好ましい。
【発明の効果】
【００１７】
本発明によれば、バリスタのサージに対する応答特性の向上を図ることが可能となる。
【００１８】
また、別の観点として、低ＥＳＬを実現することも可能となる。
【００１９】
さらに、別の観点として、バリスタにおける通過損失（利得）について所望の周波数特性を実現することも可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態に係るチップバリスタの基本的な構成を図１（ａ）及び（ｂ）に示す斜視図を用いて説明する。図１（ａ）及び（ｂ）に示した例では、チップバリスタ１０には、ほぼ直方体のバリスタ基板９の上面に信号用の導体層１が、下面にグランド用の導体層３が形成されている。信号用の導体層１は、外部電極１ａと、図１（ａ）及び（ｂ）では見えないが外部電極１ｂと接続されている。図１（ａ）及び（ｂ）では、外部電極１ａ及び１ｂは、バリスタ基板９の上面及び下面の短辺に接続している側面２ａ及び２ｂに形成されている。なお、信号用の導体層１は、バリスタ基板９の上面のほぼ全面に形成されており、その幅Ｗは上面の短辺の長さとほぼ同じである。一方、接続されている外部電極１ａ及び１ｂの幅は、信号用の導体層１の幅Ｗより狭くなっている。外部電極１ａ及び１ｂの幅は、図１（ａ）及び（ｂ）に示すものよりも例えばプリント配線基板等との接続のため広くすることも可能であるが、信号用の導体層１の幅Ｗより必ず狭くなっている。なお、その場合であっても、バリスタ基板９の側面２ａ及び２ｂにおける外部電極１ａ及び１ｂから信号用の導体層１に接続するまで伸びる、バリスタ基板９の上面の導体部分の幅は、狭くしておく方が好ましい。すなわち、信号用の導体層１との接続部にくびれを設けることが好ましい。
【００２１】
バリスタ基板９の下面に形成されたグランド用の導体層３は、バリスタ基板９の下面のほぼ全面に形成されている。但し、図１（ａ）及び（ｂ）においては、外部電極１ａ及び１ｂの折り返し部分を収容するため、くぼみ５ａ及び５ｂが設けられている。また、グランド用の導体層３には、バリスタ基板９の上面及び下面の長辺に接続される側面４ａ及び４ｂに、折り返し部分３ａ及び３ｂが接続されている。このような折り返し部分３ａ及び３ｂにより、プリント配線基板等のグランドと接続する場合もある。また、図１（ａ）及び（ｂ）では、折り返し部分３ａ及び３ｂは、バリスタ基板９の側面４ａ及び４ｂの大きな部分を占めているが、側面４ａ及び４ｂの一部分のみ（１箇所に限定されない）を折り返し部分３ａ及び３ｂとしてグランド用の電極を形成するようにしても良い。
【００２２】
次に、図２（ａ）及び（ｂ）にチップバリスタの第２の構成例の斜視図を示す。図２（ａ）及び（ｂ）に示した例では、チップバリスタ２０には、ほぼ直方体のバリスタ基板１９の上面に信号用の導体層１１が、下面にグランド用の導体層１３が形成されている。信号用の導体層１１は、外部電極１１ａと、図２（ａ）及び（ｂ）では見えないが外部電極１１ｂと接続されている。図２（ａ）及び（ｂ）では、バリスタ基板１９の上面及び下面の長辺に接続している側面１４ａ及び１４ｂに外部電極１１ａ及び１１ｂが形成されている。なお、信号用の導体層１１は、グランド用の電極１３ａ及び１３ｂの折り返し部分を除き、バリスタ基板１９の上面のほぼ全面に渡って形成されており、その幅Ｗは、上面の長辺の長さとあまり変わらない。一方、接続されている外部電極１１ａ及び１１ｂの幅は、信号用の導体層１１の幅Ｗより狭くなっている。外部電極１１ａ及び１１ｂの幅は、図２（ａ）及び（ｂ）に示すものよりも例えばプリント配線基板等との接続のため広くすることも可能であるが、信号用の導体層１１の幅Ｗより必ず狭くなっている。なお、その場合であっても、バリスタ基板１９の側面１４ａ及び１４ｂにおける外部電極１１ａ及び１１ｂから信号用の導体層１１に接続するまで伸びる、バリスタ基板１９の上面の導体部分の幅は、狭くしておく方が好ましい。すなわち、信号用の導体層１１との接続部分においてくびれを構成することが好ましい。
【００２３】
バリスタ基板１９の下面に形成されたグランド用の導体層１３は、バリスタ基板１９の下面のほぼ全面に形成されている。但し、図２（ａ）及び（ｂ）においては、外部電極１１ａ及び１１ｂの折り返し部分を収容するため、くぼみ１５ａ及び１５ｂが設けられている。また、グランド用の導体層１３には、バリスタ基板１９の上面及び下面の短辺に接続される側面１２ａ及び１２ｂに、グランド用の電極１３ａ及び１３ｂが形成されており、さらに、バリスタ基板１９の上面及び下面ならびに側面１４ａ及び１４ｂの一部に当該グランド用の電極１３ａ及び１３ｂの折り返し部分が形成されている。このようなグランド用の電極１３ａ及び１３ｂの折り返し部分により、プリント配線基板等のグランドと接続する場合もある。また、図２（ａ）及び（ｂ）では、グランド用の電極１３ａ及び１３ｂは、バリスタ基板１９の側面１２ａ及び１２ｂの全面を覆っているが、側面１２ａ及び１２ｂの一部分のみをグランド用の電極１３ａ及び１３ｂとして形成するようにしても良い。また、グランド用の電極１３ａ及び１３ｂに接続されている折り返し部分は、必要に応じて設ければよく、なくとも良い。
【００２４】
後に詳しく述べるが、信号用の導体層の幅Ｗ、信号用の導体層の信号伝搬方向の長さＬ、バリスタ基板の厚み、バリスタ基板の誘電率及び誘電損（tanδ）などによって、チップバリスタの通過損失（利得）についての周波数特性が制御できる。
【００２５】
図１及び図２に示したチップバリスタ１０及び２０については、単層のバリスタ基板に、信号用の導体層及びグランド用の導体層を上下面に設けて挟むような構成となっている。バリスタ基板は、通常のセラミックバリスタと同様の材料及び製法にて生成される。また、導体層及び電極についても、通常のように導電ペーストの印刷・焼付けなどによって形成される。
【００２６】
次に、図１及び図２に示したチップバリスタにおけるＥＳＬの低減効果及びサージに対する応答特性の向上について図３乃至図１２を用いて説明する。図３に通常のチップバリスタと本実施の形態に係るチップバリスタの通過損失についての周波数特性を示す。すなわち、図４に示すように、チップバリスタ４１の一端を接地し、他端を入力端子及び出力端子に接続し、所定の入力信号を入力端子に入力した場合において、出力端子で測定される出力信号の通過損失についての周波数特性を図３に表す。図３において横軸は周波数［ＭＨｚ］であり、縦軸は通過損失［ｄＢ］（但し、数値が小さいほど通過損失が大きい）を表している。図３において、カーブ３１は、通常のチップバリスタ（ここでは６５０ｐＦ、８Ｖ）の特性を示しており、約３５０ＭＨｚに最大損失（約４５ｄＢ）となる周波数が存在するＶ字型のカーブである。一方、カーブ３２は、本実施の形態に係るチップバリスタ（５７９ｐＦ、バリスタ基板幅１２．５ｍｍ、信号用の導体層の幅３．０４ｍｍ）の特性を示しており、損失の極大及び極小（共振）が幾つかの周波数において繰り返されるような形状のカーブである。最初に損失が極大となるのは、約２９０ＭＨｚである。また、通常のチップバリスタでは、周波数が高くなると通過損失は減少するのに対して、本実施の形態に係るチップバリスタでは上下する部分はあるが周波数が高くなると、全体的には損失が大きくなる。このように通常のチップバリスタと本実施の形態に係るチップバリスタでは、通過損失の周波数特性に大きな差がある。
【００２７】
そこで、できるだけ本実施の形態に係るチップバリスタを通常のチップバリスタの特性に近付けようとすると、４５０ｐＨのインダクタを本実施の形態に係るチップバリスタに直列に接続する必要がある。すなわち、図５に示すように、インダクタ４３の一端を接地し、他端を本実施の形態に係るチップバリスタ４２の一端に接続する。当該チップバリスタ４２の他端については入力端子及び出力端子に接続する。そして、図３及び図４の場合と同様に、所定の入力信号を入力端子に入力した場合において、出力端子で測定される出力信号の通過損失についての周波数特性を表すと、図６のようになる。図６において横軸は周波数［ＭＨｚ］であり、縦軸は通過損失［ｄＢ］を表す。なお、カーブ３１は、通常のチップバリスタの周波数特性を示し、カーブ３３は、図５に示すように本実施の形態に係るチップバリスタ４２に４５０ｐＨのインダクタ４３を直列に接続した場合における周波数特性を示している。そうすると、完全に一致することはないが、カーブ３３においては最初に損失が極大となる周波数がカーブ３１の損失が最大となる周波数とほぼ同じ約３４０ＭＨｚであり、カーブ３３は、上下する部分はあるが周波数が高くなるとカーブ３１に収束するように変化するようになっている。すなわち、通常のチップバリスタより本実施の形態に係るチップバリスタ４２は、ＥＳＬが約４５０ｐＨ小さいことが推定される。
【００２８】
一方、ＥＳＬが小さいということは、図７乃至図１２に示すようにサージに対する応答特性に影響がある。例えば図７に示すように、インダクタ７２（ここでは２．２ｎＨ）の一端が接地され、その他端が通常のチップバリスタ７１の一端に接続され、通常のチップバリスタ７１の他端が入力端子及び出力端子に接続され、さらに静電気に相当する信号が入力端子に入力される場合において、出力端子に現れる出力電圧を測定するものとする。なお、静電気に相当する電圧として８ｋＶを入力し、出力電圧については抵抗分割にて約１／１２５にした結果を測定している。その場合、例えば図８に示すような信号波形が得られる。なお、縦軸は出力電圧［ｍＶ］、横軸は時間［ｎｓ］を表している。図７の場合には、約１．５ｎｓにおいて出力電圧は約６５０ｍＶで最大となっている。
【００２９】
一方、図９に示すように、ツェナーダイオード７３のアノードが接地され、カソードが入力端子及び出力端子に接続され、さらに静電気に相当する同じ信号が入力端子に入力される場合においては、図１０に示すような信号波形が得られる。なお、縦軸及び横軸は図８と同じである。すなわち、約１．９ｎｓにおいて出力電圧は約６５０ｍＶで最大となっている。波形は異なるが通常のチップバリスタ７１に２．２ｎＨのインダクタ７２を直列に接続した場合と、ツェナーダイオード７３を用いた場合とは、出力電圧の最大値がほぼ同じであって、サージに対する応答性も同等であると言える。
【００３０】
さらに、図１１に示すように、通常のチップバリスタ７１の一端が接地され、他端が入力端子及び出力端子に接続され、さらに静電気に相当する同じ信号が入力端子に入力される場合においては、図１２に示すような信号波形が得られる。なお、縦軸及び横軸は図８と同じである。すなわち、約１．３ｎｓにおいて出力電圧は約３５０ｍＶで最大となっている。このように、通常のチップバリスタ７１のみの電圧応答特性が、サージ吸収という観点からは好ましく、通常のチップバリスタ７１に２．２ｎＨのインダクタ７２を直列に接続した場合に比してサージに対する電圧応答特性が向上したと言える。すなわち、ＥＳＬが小さければ小さいほどサージに対する電圧応答特性が向上する。
【００３１】
図３乃至図６を用いて説明したように、通常のチップバリスタより本実施の形態に係るチップバリスタの方がＥＳＬが小さいことが分かっており、さらに図７乃至図１２を用いて説明したように、ＥＳＬが小さいほどサージに対する電圧の応答特性がよいことが分かっているので、本実施の形態におけるチップバリスタは、さらに電圧の応答特性が向上する。すなわち、サージ吸収能力が高くなる。
【００３２】
次に、本実施の形態に係るチップバリスタを別の観点から評価してみる。例えば、本実施の形態に係るチップバリスタを、そのバリスタ基板の上面に信号用の導体層が形成され、下面にグランド用の導体層が形成された単純な構成としてみなして、信号用の導体層の幅Ｗ及び信号伝搬方向の長さＬ（以下長さＬと略す）を変化させた場合における周波数特性について検討する。図１３（ａ）に示すように、信号用の導体層を、（１）幅Ｗ２５ｍｍ×長さＬ２５ｍｍ（＝６２５ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝７９４０ｐＦ）、（２）幅Ｗ１５ｍｍ×長さＬ２５ｍｍ（＝３７５ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝４７０６ｐＦ）、（３）幅Ｗ１０ｍｍ×長さＬ２５ｍｍ（＝２５０ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝３１７５ｐＦ）、（４）幅Ｗ５．０ｍｍ×長さＬ２５ｍｍ（＝１２５ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝１８２６ｐＦ）というように形成した場合について、本実施の形態に係るチップバリスタの通過損失についての周波数特性を図１３（ｂ）に示す。なお、グランド用の導体層については、２５ｍｍ×２５ｍｍで全ての場合において同じであるものとする。
【００３３】
図１３（ｂ）に示すように、縦軸は通過損失［ｄＢ］を、横軸は周波数［ＭＨｚ］を示す。（１）乃至（４）のいずれのカーブについても、通過損失は、約１５０ＭＨｚまで単調に増加しており（数値は減少）、それ以上の周波数では何度も極大及び極小（共振）を繰り返すカーブ形状を有している。但し、幅Ｗが狭くなるほど通過損失は少なくなっている。逆に言えば、幅Ｗが広くなるほど信号の反射が大きくなって、通過損失が増加する。伝送線路であれば通過損失は少ない方がよいが、フィルタとして作用することを期待する場合には通過損失は大きくなった方がよい場合もある。すなわち、フィルタとして作用することを期待する場合には、信号用の導体層の幅Ｗを広くすることが好ましい。
【００３４】
また、図１４（ａ）に示すように、信号用の導体層を、（５）幅Ｗ１２．５ｍｍ×長さＬ１２．５ｍｍ（＝１５６ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝１９９７ｐＦ）、（６）幅Ｗ８．０ｍｍ×長さＬ１２．５ｍｍ（＝１００ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝１３９３ｐＦ）、（７）幅Ｗ５．０４ｍｍ×長さＬ１２．５ｍｍ（＝６３ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値８９７ｐＦ）、（８）幅Ｗ３．０４ｍｍ×長さＬ１２．５ｍｍ（＝３８ｍｍ2。信号用の導体層とグランド用の導体層との間の容量値＝５７９ｐＦ）というように形成した場合について、本実施の形態に係るチップバリスタの通過損失についての周波数特性を図１４（ｂ）に示す。なお、グランド用の導体層については、１２．５ｍｍ×１２．５ｍｍで全ての場合において同じであるものとする。
【００３５】
図１４（ｂ）に示すように、縦軸は通過損失［ｄＢ］を、横軸は周波数［ＭＨｚ］を示す。（５）乃至（８）のいずれのカーブについても、通過損失は、約２８０ＭＨｚまで単調に増加しており、それ以上の周波数では何度も極大及び極小（共振）を繰り返すカーブ形状を有している。図１３（ｂ）との比較から、長さＬが１２．５ｍｍに短くなると、通過損失が最初に極大となる周波数が高くなることがわかる。すなわち、長さＬが短くなると、共振周波数が高周波数側にシフトする。また、図１３（ｂ）と同じように、幅Ｗが狭くなるほど通過損失は少なくなっている。このように所望の周波数特性を得るためには、幅Ｗ及び長さＬを調整する必要がある。
【００３６】
また、図１５に、信号用の導体層を、（１１）幅Ｗ及び長さＬが２５ｍｍ、（１２）幅Ｗ及び長さＬが１２．５ｍｍ、（１３）幅Ｗ及び長さＬが６．２ｍｍとして形成し、バリスタ基板の厚みを０．４ｍｍとした場合において、本実施の形態に係るチップバリスタの通過損失についての周波数特性を示す。この図を見ると、最初に通過損失が極大となる周波数及びその場合の損失量は、（１１）では約１３０ＭＨｚで約３９ｄＢ、（１２）では約２８０ＭＨｚで約３３ｄＢ、（１３）では約５００ＭＨｚで約２８ｄＢとなっている。すなわち、（１１）から（１３）へ、周波数は高くなっているが、通過損失は減少している。図１３及び図１４についても述べたが、幅Ｗが狭くなれば通過損失が少なくなり、長さＬが短くなれば共振周波数が高周波数側にシフトする。
【００３７】
さらに、図１６に、信号用の導体層を、（１４）幅Ｗ及び長さＬが６．２ｍｍ、（１５）幅Ｗ及び長さＬが３．２ｍｍ、（１６）幅Ｗ及び長さＬが１．６ｍｍとして形成し、バリスタ基板の厚みを０．１ｍｍとした場合において、本実施の形態に係るチップバリスタの通過損失についての周波数特性を示す。図１５の（１３）と図１６の（１４）とは幅Ｗ及び長さＬは同じでバリスタ基板の厚みのみ異なる。この例では、最初に通過損失が極大となる周波数は約６００ＭＨｚでほぼ同じであるが、その場合の通過損失が（１３）において約２８ｄＢであるのに対して（１４）においては約３７ｄＢとなり、通過損失が増大する。すなわち、バリスタ基板の厚みを薄くすると通過損失を大きくする効果がある。また、図１６の（１４）乃至（１６）を見れば、図１５における（１１）乃至（１３）と同様に、幅Ｗが狭くなれば通過損失が少なくなり、長さＬが短くなれば共振周波数が高周波数側にシフトする。
【００３８】
次に、図１７に、（２１）バリスタ基板の厚みを０．４ｍｍ（信号用の導体層とグランド用の導体層間の容量＝４５１ｐＦ）、（２２）バリスタ基板の厚みを０．２ｍｍ（信号用の導体層とグランド用の導体層間の容量８５７ｐＦ）、（２３）バリスタ基板の厚みを０．１ｍｍ（信号用の導体層とグランド用の導体層の容量１２６５ｐＦ）として形成し、信号用の導体層及びグランド用の導体層の幅Ｗ及び長さＬを６．２ｍｍ（＝３８ｍｍ2）として形成した場合における周波数特性を示す。図１５及び図１６の比較において述べたように、最初に通過損失が極大となる周波数は、バリスタ基板の厚みによってはあまり変化していない。ここでは約６００ＭＨｚである。一方、通過損失は、（２３）の場合には約３８ｄＢ、（２２）の場合には約３３ｄＢ、（２１）の場合には約２７ｄＢとなっており、厚みが厚くなるほど通過損失が少なくなっている。信号用の導体層の幅Ｗ及び長さＬが同じであれば、バリスタ基板の厚みが薄くなるほど容量が大きくなり、その効果がインピーダンスの低下で通過損失の増加という形で現れている。
【００３９】
これまでの説明からすると、従来技術の欄で述べた特許文献１のようにバリスタとキャパシタを組み合わせた構成のように見えるが、図１８を見れば、本実施の形態に係るチップバリスタは、キャパシタやマイクロストリップラインとは異なることがわかる。図１８では、縦軸は位相［°］を示しており、横軸は周波数［ＭＨｚ］を示している。図１８において本実施の形態に係るチップバリスタの位相のカーブ（３３）では、徐々に位相遅れが増加しているが、約５００ＭＨｚ付近で急速に位相遅れが発生して−１８０°を超えている。それ以上の高周波数帯では位相の回転が何回か生じている。マイクロストリップライン（５０Ω、３０ｍｍ）の位相カーブ（３２）では、約２０ＭＨｚまで位相遅れはないが、それ以降には徐々に遅れ始め、約２．８ＧＨｚで１８０°を超える位相遅れとなる。一方、２２μＦのチップキャパシタの位相カーブ（３１）では、低周波数帯域において９０°の位相遅れから徐々に位相遅れが少なくなり、約１ＭＨｚで位相進みが発生する。そして、約４０ＭＨｚ以上の周波数では遅れ始め、約３．５ＧＨｚで１８０°を超える位相遅れとなる。このように位相の周波数特性を見れば、本実施の形態に係るバリスタは、単純なバリスタとキャパシタの組み合わせとはいえないものであることがわかる。
【００４０】
次に本実施の形態に係るチップバリスタにおけるバリスタ基板の誘電率εrの影響を図１９を用いて評価する。ここでは信号用の導体層の幅Ｗ及び長さＬが１２．５ｍｍである場合を示す。図１９において、縦軸は通過損失［ｄＢ］、横軸は周波数［ＭＨｚ］を表す。図１９の例では、誘電率εrが５３０である場合をカーブ（４２）として示す。一方、誘電率εrを２６７に減少させた場合をカーブ（４３）として示す。また、誘電率εrを１０６０に増加させた場合をカーブ（４１）として示す。これらのカーブを比較すると、カーブ（４１）の場合最初に通過損失が極大となる周波数が約１９０ＭＨｚ、その場合の通過損失が約３７ｄＢ、カーブ（４２）の場合最初に通過損失が極大となる周波数が約３００ＭＨｚ、その場合の通過損失が約３３ｄＢ、カーブ（４３）の場合最初に通過損失が極大となる周波数が約４００ＭＨｚ、その場合の通過損失が約３１ｄＢとなっている。すなわち、誘電率εrが増加すると通過損失は増加し、一方、誘電率εrが減少すると共振周波数が高周波数帯域にシフトする。なお誘電損（tanδ）も大きいほど通過損失が大きくなることがわかっている。
【００４１】
以上のように、本実施の形態におけるチップバリスタについて所望の周波数特性を得るためには、信号用の導体層の幅Ｗ、長さＬ、バリスタ基板の厚み、誘電率、及び誘電損を調整する必要がある。なお、小さなチップ体積でフィルタとしての機能を高めるためには、図２のように長辺に外部電極を設ける方がよい。
【００４２】
以上本実施の形態に係るチップバリスタの基本的な特性について述べたが、実際のチップ構造については様々な変形が可能である。この変形について図２０乃至図２３を用いて説明する。図２０（ａ）乃至（ｃ）は、図２に示したようにバリスタ基板の上面及び下面の長辺中央部に外部電極が設けられる場合に、グランド用の導体層をどのようにプリント配線基板などのグランドに接地するかについての可能なバリエーションを模式的に示す。図２０（ａ）では、上面に形成された信号用の導体層１１は外部電極１１ａ及び１１ｂによりプリント配線基板等の信号線のパッドにハンダ付けされる。一方、下面に形成されたグランド用の導体層１３は、プリント配線基板等のグランドのパッドにそのままハンダ付けされる。このように本実施の形態に係るチップバリスタ２０をプリント配線基板等に搭載することが好ましい。
【００４３】
また、図２０（ｂ）では、上面に形成された信号用の導体層１１については図２０（ａ）と同様にプリント配線基板等の信号線のパッドにハンダ付けされるが、グランド用の導体層１３については下面ではなく、バリスタ基板１９の側面１２ａ及び１２ｂに形成されたグランド用の電極１３ａ及び１３ｂにてプリント配線基板等のグランドのパッドにハンダ付けされる。図２０（ａ）のようにプリント配線基板等に搭載できない場合であっても、図２０（ｂ）のように搭載することができれば図２０（ａ）と同様の特性を得られる。
【００４４】
さらに、図２０（ｃ）では、上面に形成された信号用の導体層１１については図２０（ａ）と同様にプリント配線基板等の信号線のパッドにハンダ付けされるが、グランド用の導体層１３については下面ではなく、バリスタ基板１９の側面であってその上面から見て四隅の部分にグランド用の電極１３ｃ，１３ｄ，１３ｅ及び１３ｆを設けて、このグランド用の電極１３ｃ，１３ｄ，１３ｅ及び１３ｆにてプリント配線基板等のグランドのパッドにハンダ付けされる。このように本実施の形態に係るチップバリスタ２０をプリント配線基板等に搭載することができれば、図２０（ａ）の場合より通常のチップバリスタの場合の特性に近くなるが、まだ本実施の形態における特徴を保持した特性が得られる。
【００４５】
また、図２１に示すように、上面に形成された信号用の導体層１１については図２０（ａ）と同様にプリント配線基板等の信号線のパッドにハンダ付けされるが、グランド用の導体層１３についてはその一部１３ｉ，１３ｊ，１３ｋ及び１３ｌにおいてプリント配線基板等のグランドのパッドにハンダ付けする場合もある。なお、グランド用の導体層１３の一部１３ｉ，１３ｊ，１３ｋ及び１３ｌのみが外部に露出されるように、例えば十字形状のセラミックカバー層１６がグランド用の導体層１３の外側（図２１では上）に形成される。セラミックカバー層は、例えば絶縁層である。また、チップバリスタ２０の強度を上げるために信号用の導体層１１の上（図２１では下側）にダミー層１７を形成するようにしてもよい。ダミー層１７は、電気的特性に影響を与えずに強度を上げることを目的とするので、セラミックカバー層としてもよい。
【００４６】
また、図１（ａ）及び（ｂ）に示したように、バリスタ基板９の上面及び下面の短辺に外部電極１ａ及び１ｂが設けられる場合には、図２２に示すように、上面に形成された信号用の導体層１は外部電極１ａ及び１ｂによりプリント配線基板等の信号線のパッドにハンダ付けされる。一方、グランド用の導体層３は、バリスタ基板９の側面に設けられた折り返し部分３ａ及び３ｂにて、プリント配線基板等のグランドのパッドにハンダ付けされる。このようにしても、本実施の形態における特徴を保持した特性を得ることができる。
【００４７】
また、図２３に示すような変形も可能である。この変形例に係るチップバリスタ３０は、図２に示した本実施の形態に係るチップバリスタ２０をベースにして、信号用の導体層１１の上側に第２のバリスタ基板２２を形成し、さらにこの第２のバリスタ基板２２の上側にグランド用の導体層２１を形成した構造を有する。図２３にはこの変形例の断面図を示す。図２３の例では、第１のバリスタ基板１９の下面にグランド用の導体層１３を形成し、上面に信号用の導体層１１を形成する。また信号用の導体層１１の上面には第２のバリスタ基板２２が設けられ、第２のバリスタ基板２２の上面にはグランド用の導体層２１が形成される。バリスタ基板１９又は２２を上から見た場合に把握される長方形の長辺を含む、本チップバリスタ３０の側面には、信号用の導体層１１と第１のバリスタ基板１９と第２のバリスタ基板２２とを接続する外部電極１８ａ及び１８ｂが形成される。なお、図２３では図示されていないが、バリスタ基板１９又は２２を上から見た場合に把握される長方形の短辺を含む、本チップバリスタ３０の側面には、グランド用の導体層１３及び２１を接続してプリント配線基板等のグランドに接地するための電極も形成されている。このようにすれば、バリスタ基板の厚みを薄くしたのと同様の効果があり、バリスタ基板を薄くできない場合にはチップバリスタの強度補強の意味も含めて図２３のような構成を採用すると良い。なお、さらに絶縁体等のセラミックカバー層等をグランド用の導体層１３及び２１もしくはそのいずれかの外側に形成するようにしても良い。
【００４８】
図２３では図２に示したチップバリスタ２０をベースにした例を説明したが、図１に示したチップバリスタ１０をベースにして図２３に示したような構成のチップバリスタを形成することも可能である。その際、バリスタ基板を上から見た場合に把握される長方形の短辺を含む、チップバリスタの側面には、信号用の導体層と第１及び第２のバリスタ基板を接続する外部電極が形成され、長辺を含む、チップバリスタ側面には、グランド用の導体層をプリント配線基板等のグランドに接地するための電極が形成される。
【００４９】
以上本発明の実施の形態を述べたが、本発明はこれに限定されない。バリスタ基板の上面に信号用の導体層を、下面にグランド用の導体層を設ける構成を有し、低ＥＳＬを実現し、さらに上で述べた通過損失の周波数特性（すなわちフィルタ機能）を実現するものであれば、どのような実装上の変形を行うことも可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態におけるチップバリスタの（ａ）上面斜視図、（ｂ）下面斜視図である。
【図２】本発明の別の実施の形態におけるチップバリスタの（ａ）上面斜視図、（ｂ）下面斜視図である。
【図３】通常のバリスタと本実施の形態に係るチップバリスタの通過損失の周波数特性を示す図である。
【図４】図３の測定を行う場合の回路図である。
【図５】本実施の形態に係るチップバリスタにインダクタを直列に接続して測定を行う場合の回路図である。
【図６】通常のバリスタと図５に示した回路の通過損失の周波数特性を示す図である。
【図７】通常のバリスタにインダクタを直列に接続して測定を行う場合の回路図である。
【図８】静電気に相当する信号を図７の回路に入力した際の出力電圧の時間変化を表す図である。
【図９】ツェナーダイオードの応答特性を測定するための回路図である。
【図１０】静電気に相当する信号を図９の回路に入力した際の出力電圧の時間変化を表す図である。
【図１１】通常のバリスタの応答特性を測定するための回路図である。
【図１２】静電気に相当する信号を図１１の回路に入力した際の出力電圧の時間変化を表す図である。
【図１３】（ａ）は信号用の導体層の形状の模式図、（ｂ）は各形状についての通過損失の周波数特性を表す図である。
【図１４】（ａ）は信号用の導体層の形状の模式図、（ｂ）は各形状についての通過損失の周波数特性を表す図である。
【図１５】信号用の導体層の形状を変化させた場合における通過損失の周波数特性を表すための図である。
【図１６】信号用の導体層の形状を変化させた場合における通過損失の周波数特性を表すための図である。
【図１７】バリスタ基板の厚みを変化させた場合における通過損失の周波数特性を表すための図である。
【図１８】本発明の実施の形態に係るバリスタと、キャパシタと、マイクロストリップラインとの位相の周波数特性を示す図である。
【図１９】バリスタ基板の誘電率を変化させた場合における通過損失の周波数特性を表すための図である。
【図２０】（ａ）乃至（ｃ）は、可能な電極構成のバリエーションを示す図である。
【図２１】本発明の実施の形態において可能な電極のバリエーションの一つと、層構造の他の実施の形態を示す図である。
【図２２】本発明の実施の形態において可能な電極のバリエーションの一つを示す図である。
【図２３】本発明の実施の形態における層構造の他の実施の形態を示す図である。
【符号の説明】
【００５１】
１，１１  信号用の導体層
３，１３  グランド用の導体層
９，１９  バリスタ基板
１ａ，１ｂ，１１ａ，１１ｂ  外部電極
１０，２０  チップバリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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