(57)【要約】【課題】入力信号を処理する回路への供給クロックを最高動作時に必要な周波数に合わせて一定の周波数で供給しており、各回路の動作状況によっては過剰に周波数を供給している場合があり、無駄な電力がかかっていた。【解決手段】クロック生成回路１４、周波数判定回路１２、信号処理回路１５を備える事により、光ディスク再生装置等からの入力信号、例えばＭＰ３やＷＭＡなどを再生する際の信号処理回路１５のクロック周波数を処理能力に合わせたクロック周波数を常時供給するため低消費電力が実現できる。【選択図】図１
2006147134.tif 000002
【特許請求の範囲】
【請求項１】
任意の周波数のクロック信号を生成するクロック生成回路と、
入力信号の情報を示すヘッダを読み取り、前記クロック生成回路が出力するクロック信号の周波数を切り換えるための制御信号を出力する周波数判定回路と、
前記入力信号を処理する信号処理回路と、を備え、
前記周波数判定回路が出力する制御信号を元に、前記クロック生成回路は、前記周波数判定回路と、前記信号処理回路に、それぞれ供給されるクロック信号を生成する、
ことを特徴とするクロック周波数制御装置。
【請求項２】
請求項１に記載のクロック周波数制御装置において、
前記入力信号は、データ単位を構成するフレームよりなり、各フレームは、メインデータと、該入力信号のフレームの情報を格納しているフレームヘッダと、に分かれており、
前記周波数判定回路と、前記信号処理回路には、それぞれ同一のクロック信号が、供給され、
前記周波数判定回路は、前記フレームの情報を格納している前記フレームヘッダの内容を解析し、
前記フレームヘッダの解析を行う際、前記クロック生成回路より前記周波数判定回路へ供給されるクロック信号は、最高周波数に設定しておき、
前記フレームヘッダ内の情報を用いて、前記メインデータの動作周波数の判定を行い、
前記メインデータを処理する際は、前記信号処理回路は、必要最低限の周波数で動作する、
ことを特徴とするクロック周波数制御装置。
【請求項３】
請求項１に記載のクロック周波数制御装置において、
前記周波数判定回路は、前記入力信号のフレームヘッダに記載されているサンプリング周波数、ビットレート等の属性情報に応じて、該入力信号に対して前記信号処理回路が動作すべきである必要動作周波数を記録しているテーブルを持つ、
ことを特徴とするクロック周波数制御装置。
【請求項４】
請求項１に記載のクロック周波数制御装置において、
前記入力信号の前記メインデータを処理する前記信号処理回路の動作クロック信号と、
前記入力信号のフレームヘッダを解析する周波数判定回路の動作クロック信号とが、別々に供給されており、
前記入力信号のフレームヘッダに格納されている該入力信号の前記フレーム情報により、前記信号処理回路により前記入力信号を処理するクロック周波数を制御する、
ことを特徴とするクロック周波数制御装置。
【請求項５】
請求項１に記載のクロック周波数制御装置において、
前記周波数判定回路は、前記入力信号を入力するとともに、前記メインデータを出力し、
該周波数判定回路から出力された前記メインデータを格納するバッファメモリを備えた、
ことを特徴とするクロック周波数制御装置。
【請求項６】
請求項１ないし５のいずれかに記載のクロック周波数制御装置において、
前記クロック生成回路は、
水晶発振出力信号を分周する分周回路と、
前記分周回路から出力された周波数が異なるクロック信号を、前記周波数判定回路から出力された制御信号により選択するクロック選択回路と、を有する、
ことを特徴とするクロック周波数制御装置。
【請求項７】
請求項１ないし５のいずれかに記載のクロック周波数制御装置において、
前記クロック生成回路は、
水晶発振出力信号を逓倍するＰＬＬ回路と、
前記ＰＬＬ回路から出力された信号を、分周する分周回路と、
前記分周回路から出力された周波数が異なるクロック信号を、前記周波数判定回路から出力された制御信号により選択するクロック選択回路を有する、
ことを特徴とするクロック周波数制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＤ再生装置等の信号処理回路に用いられるクロック信号の周波数を、再生中に自動的に制御し低消費電力を実現するクロック周波数制御装置に関するものである。
【背景技術】
【０００２】
従来、クロック信号が供給される周辺回路の動作状態においてクロック信号を切り替えるクロック制御回路（例えば、特許文献１参照）が提案されている。
【０００３】
他方、音楽信号を音声圧縮技術を用いてデータ量を減らし、例えばＣＤ−Ｒ等の光ディスクや半導体メモリに記録または再生する音声処理回路のオーディオプレーヤーが実現化されている。
【特許文献１】特開２０００−６６７５９号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述のクロック制御回路がクロック信号を供給する周辺回路として前述の音声処理回路を想定した場合、以下のような課題を有していた。
【０００５】
音声処理回路が処理の対象とする音声圧縮技術はさまざまな方法があり、方法によってエンコードまたはデコードに要するデータ処理量が大きく変わる。また、その処理量は例えば、一つの曲を再生する場合でも時々刻々変化するため、クロック制御回路が出力するクロック周波数の切り替え制御が困難であった。
【０００６】
本発明は、周辺回路として音声処理回路を用いた場合でも、動作状況に応じてクロック周波数を判定し常に必要最低限の周波数で動作することにより、低消費電力化を実現するクロック周波数制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の請求項１に係るクロック周波数制御装置は、任意の周波数のクロック信号を生成するクロック生成回路と、入力信号の情報を示すヘッダを読み取り、前記クロック生成回路が出力するクロック信号の周波数を切り換えるための制御信号を出力する周波数判定回路と、前記入力信号を処理する信号処理回路と、を備え、前記周波数判定回路が出力する制御信号を元に、前記クロック生成回路は、前記周波数判定回路と、前記信号処理回路に、それぞれ供給されるクロック信号を生成する、ことを特徴とするものである。
【０００８】
本発明の請求項２に係るクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記入力信号は、データ単位を構成するフレームよりなり、各フレームは、メインデータと、該入力信号のフレームの情報を格納しているフレームヘッダと、に分かれており、前記周波数判定回路と、前記信号処理回路には、それぞれ同一のクロック信号が、供給され、前記周波数判定回路は、前記フレームの情報を格納している前記フレームヘッダの内容を解析し、前記フレームヘッダの解析を行う際、前記クロック生成回路より前記周波数判定回路へ供給されるクロック信号は、最高周波数に設定しておき、前記フレームヘッダ内の情報を用いて、前記メインデータの動作周波数の判定を行い、前記メインデータを処理する際は、前記信号処理回路は、必要最低限の周波数で動作する、ことを特徴とするものである。
【０００９】
本発明の請求項３に係るクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記周波数判定回路は、前記入力信号のフレームヘッダに記載されているサンプリング周波数、ビットレート等の属性情報に応じて、該入力信号に対して前記信号処理回路が動作すべきである必要動作周波数を記録しているテーブルを持つ、ことを特徴とするものである。
【００１０】
本発明の請求項４に係るクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記入力信号の前記メインデータを処理する前記信号処理回路の動作クロック信号と、前記入力信号のフレームヘッダを解析する周波数判定回路の動作クロック信号とが、別々に供給されており、前記入力信号のフレームヘッダに格納されている該入力信号の前記フレーム情報により、前記信号処理回路により前記入力信号を処理するクロック周波数を制御する、ことを特徴とするものである。
【００１１】
本発明の請求項５に係るクロック周波数制御装置は、請求項１に記載のクロック周波数制御装置において、前記周波数判定回路は、前記入力信号を入力するとともに、前記メインデータを出力し、該周波数判定回路から出力された前記メインデータを格納するバッファメモリを備えた、ことを特徴とするものである。
【００１２】
本発明の請求項６に係るクロック周波数制御装置は、請求項１ないし５のいずれかに記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数判定回路から出力された制御信号により選択するクロック選択回路と、を有する、ことを特徴とするものである。
【００１３】
本発明の請求項７に係るクロック周波数制御装置は、請求項１ないし５のいずれかに記載のクロック周波数制御装置において、前記クロック生成回路は、水晶発振出力信号を逓倍するＰＬＬ回路と、前記ＰＬＬ回路から出力された信号を、分周する分周回路と、前記分周回路から出力された周波数が異なるクロック信号を、前記周波数判定回路から出力された制御信号により選択するクロック選択回路を有する、ことを特徴とするものである。
【発明の効果】
【００１４】
この発明によるクロック周波数制御装置では、入力信号を処理する信号処理回路への供給クロックを最大周波数を必要とする動作モードにあわせる事なく、フレーム毎に適切な周波数を供給することが出来る。この結果、信号処理回路は必要最低限の周波数で動作するため、従来に比べて低消費電力での動作が可能となる。また、入力信号のフレームヘッダを解析した後にメインデータをバッファメモリにためることによりトラックバッファとして利用可能で、入力信号の処理とクロックの位相を容易に合わせる事も可能である。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
まず、図１、図２、図３、図４、図５および図６を用いて本発明の実施の形態１について説明する。
【００１６】
図１は、実施の形態１におけるクロック周波数制御装置のブロック図である。図１において、１１は入力信号ノードである。本実施の形態１では、入力信号１０が圧縮オーディオビットストリームの一つであるＭＰ３（ＭＰＥＧ１  Ａｕｄｉｏ  Ｌａｙｅｒ３）のビットストリームである場合を例にとり説明する。１２は周波数判定回路であり、入力信号１１を用いて制御信号１３を出力する。１４はクロック生成回路であり、周波数判定回路１２が出力する制御信号１３を元にクロック信号１を生成し出力する。１５は信号処理回路であり、クロック生成回路１４が出力したクロック信号１により、入力信号１０のデコードの処理を行う。
【００１７】
図２は、本実施の形態１における入力信号１１であるＭＰ３の圧縮オーディオビットストリームの基本構造図である。入力信号１０はフレーム２１をデータ単位とし、フレーム２１には図２で示すようにフレーム内に記録されているデータの内容を示すヘッダ（フレームヘッダ）２２と、音楽データが記録されているメインデータ２３とで構成されている。１つのフレーム２１のサイズは不定だが、デコード結果は必ず同じサンプル数のＰＣＭデータとなる。ヘッダ２２は、フレーム同期を取るためのフレームシンクと、メインデータ２３に記録されている音楽データの属性であるサンプリング周波数、ビットレート、モード（ＬＰ，ＳＰ等を示す）などの情報が含まれる。
図３は、周波数判定回路１２に内蔵されたテーブルの内容の一例を示す図である。
【００１８】
以上のように構成されたクロック周波数制御装置について以下、動作を説明する。外部から入力した入力信号１０は、周波数判定回路１２と信号処理回路１５とに入力される。周波数判定回路１２は、入力信号１０のヘッダ２２に記録されている情報から信号処理回路１５がメインデータ２３に記録されているデータを処理するのに必要な動作周波数を以下の方法にて検出する。
【００１９】
すなわち、ヘッダ２２には、メインデータ２３に記録されているデータのビット幅や圧縮率、サンプリング周波数等の属性情報が記録されている。信号処理回路１５を構成する際、ビット幅、サンプリング周波数等に応じて必要な処理速度、言い換えると必要なクロック周波数が決まる。周波数判定回路１２は、各属性ごとに必要なクロック周波数を図３に示すようなテーブルとして持ち、入力信号１０のヘッダ２２との比較を行うことにより、入力信号１０に対応した制御信号１３を出力する。クロック生成回路１４は制御信号１３に応じたクロック信号１を出力し、信号処理回路１５はクロック信号１に応じた周波数で入力信号１０１のデコード処理を行う。
【００２０】
ここで、周波数判定回路１２の構成について説明する。図４は、本実施の形態１における周波数判定回路１２の詳細なブロック図である。図４において、周波数判定回路１２は、ヘッダ検出回路１２ａ、属性情報抽出回路１２ｂ、テーブル記憶回路１２ｃ、比較回路１２ｄで構成されている。ヘッダ検出回路１２ａは入力信号１０を構成するフレーム２１のヘッダ２２を検出する。属性情報抽出回路１２ｂはヘッダ２２からメインデータ２３の属性情報を抽出する。テーブル記憶回路１２ｃは図３に示すテーブルを記憶する。比較回路１２ｄは抽出された属性情報とテーブルの内容とを比較することで、入力信号１０の周波数を判定し、その判定結果に応じた制御信号１３を出力する。
【００２１】
次に、クロック生成回路１４の構成について説明する。図５は、本実施の形態１におけるクロック生成回路１４の詳細ブロック図である。図５において、クロック生成回路１４は、ＰＬＬ回路４１、分周回路４２、クロック選択回路４３で構成されている。ＰＬＬ回路４１は、基準クロック信号ｒｃを入力し逓倍の周波数を持つクロック信号ｍｒｃを生成する。ＰＬＬ回路４１が生成したクロック信号は分周回路３２で複数の異なる周波数を持ったクロック信号ｄｃ１、ｄｃ２、ｄｃ３に分周され、クロック選択回路４３に入る。クロック選択回路４３は周波数判定回路１２が出力した制御信号１３に従い分周回路４２が出力するクロック信号の内１つを出力する。
【００２２】
次に、周波数判定回路１２の動作について図６を用いて詳しく説明する。図６は本実施の形態１のクロック周波数制御装置の動作を説明する時系列で表した波形図である。図６において、（ａ）は周波数判定回路１２に入力される入力信号１０、（ｂ）は周波数判定回路１２と信号処理回路１５に供給されるクロック信号１、（ｃ）は制御信号１３であり、周波数判定回路１２の判定結果は周波数Ａ、周波数Ｂ（但し、周波数Ｂ＞周波数Ａ）がある。
【００２３】
図６より明らかなように、フレーム２１αのヘッダ２２αにはメインデータ２３αの周波数が周波数Ａである旨が記録されているので、周波数判定回路１２はヘッダ２２αを解析し、制御信号１３として、入力信号１０のヘッダ２２αに相当する期間は周波数Ｂを示し、メインデータ２３αに相当する期間は周波数Ａを示す信号を発生する。
【００２４】
次のフレーム２１βのヘッダ２２βにはメインデータ２３βの周波数が周波数Ｂである旨が記録されているので、制御信号１３として、周波数判定回路１２はヘッダ２２βを解析し、入力信号１０のヘッダ２２2に相当する期間は周波数Ｂを示し、メインデータ２３βに相当する期間も周波数Ｂを示す信号を発生する。
【００２５】
ここではフレーム２１１の先頭、すなわちヘッダ２２でテーブル上の一番高い周波数Ｂに設定する。これは、クロック信号の切り替えに要する時間が生じるので、高い周波数のクロック信号を必要とするデータが入ってきた場合クロック信号を下げているとメインデータ２３のデコード処理に必要な数のクロック信号を１フレームの期間内に供給することが出来ず、信号処理回路の動作が破綻してしまう可能性がある。周波数判定回路１２でヘッダ２２解析後、制御信号１３として周波数Ａが出力され、クロック信号１が切り替わる。
【００２６】
入力信号に占めるヘッダの割合は少ないので、フレームヘッダでテーブル上の一番高い周波数である周波数Ｂに設定しても消費電力の増加は少なく抑えられ、メインデータが必要とするクロック信号の周波数が高いか低いかに応じて信号処理回路に供給するクロック信号の周波数を随時変更でき、消費電力を低減することが可能となる。
【００２７】
なお、フレーム２１αはメインデータ２３αのクロック信号が低く、フレーム２１βのヘッダ２２βの処理に移る際にクロック信号の周波数の切り替えに時間を要するが、フレームヘッダの解析に要するクロック信号の個数はメインデータのデコード処理に必要な数のクロック信号に比べ少ないので、上記のような問題は生じない。
【００２８】
このように、本実施の形態１のクロック周波数制御装置によれば、入力信号１０をデコードする際、周波数判定回路１２内でオーディオデータのビット幅、サンプリング周波数等によって決められるクロック周波数が記録されているテーブルの内容と、フレームヘッダに予め記録されているフレームの周波数情報とを比較し、その比較結果に応じて信号処理回路に供給するクロック信号の周波数を切り替えるようにしたので、入力信号に応じた必要最低限の周波数で入力信号１０をデコードすることが可能となり、消費電力を低減することができる。
【００２９】
（実施の形態２）
次に実施の形態２について、図７、図８、図９を用いて説明する。図７は、実施の形態２におけるクロック周波数制御装置のブロック図、図８は本実施の形態２のクロック周波数制御装置の動作を説明した波形図、図９は本実施の形態２のバッファメモリのブロック図である。
【００３０】
図７において、１１〜１５は、図１で説明したものと同様の機能を有するものであり、４１〜４３は図５で説明した機能と同じものである。図７において、入力信号ノード１１と、信号処理回路１５との間にバッファメモリ６１を挿入している。
【００３１】
すなわち、ヘッダ２２解析後メインデータ２３を処理する際の周波数を決定する制御信号１３が出力され、クロック選択回路４３でクロック信号を選択し必要とする動作周波数のクロック信号に切り替わるが、この時クロック信号の切り替えに要する時間、すなわち入力信号１０のデコードが始まってから制御信号１３の設定、及びクロック生成回路４３のクロック切替完了までの時間を考慮して、入力信号ノード１０と信号処理回路１５との間にデータを遅延させる目的でバッファメモリ６１を挿入している。
【００３２】
図８において、（ａ）は周波数判定回路１２に入力される入力信号１０、（ｂ）は信号処理回路１５に入力される信号１０ａ、（ｃ）は周波数判定回路１２と信号処理回路１５に供給されるクロック信号１、（ｄ）は制御信号１３であり、その値は周波数Ａ、周波数Ｂがある。
【００３３】
図９において、バッファメモリ６１は、バッファメモリ本体６１ａ、書き込み回路６１ｂ、読み出し回路６１ｃ、書き込みアドレス制御回路６１ｄ、読み出しアドレス制御回路６１ｅで構成されている。書き込み回路６１ｂは入力信号１０をバッファメモリ本体６１ａに書き込む。読み出し回路６１ｃはバッファメモリ本体６１ａに記憶されたデータを読み出し、入力信号１０ａとして出力する。書き込みアドレス制御回路６１ｄはバッファメモリ本体６１ａの書き込みアドレスを制御する。読み出しアドレス制御回路６１ｅはバッファメモリ本体６１ａの読み出しアドレスを制御する。
【００３４】
以上のように構成されたクロック周波数制御装置について、以下、図７ないし図９を用いて動作について説明する。
周波数判定回路１２は入力信号１０を構成するフレーム２１のヘッダ２２を解析した後、メインデータ２３を処理する際の周波数を決定する制御信号１３を出力する。クロック選択回路４３は制御信号１３に応じてクロック信号を選択し必要な動作クロック信号に切り替わるが、この時、クロック切り替えに要する時間、すなわち入力信号１０のデコードが始まってから制御信号１３の設定、及びクロック生成回路４３のクロック切替完了までの時間を考慮して、入力信号ノード１１と信号処理回路１５の入力との間に、データを遅延させる目的でバッファメモリ６１を挿入している。
【００３５】
バッファメモリ６１は書き込みアドレス制御回路６１ｄおよび読み出しアドレス制御回路６１ｅによりその書き込みアドレスおよび読み出しアドレスを制御している。書き込み回路６１ｂによりデータを書き込み、一定時間経過後に同じアドレスからデータを読み出すように読み出しアドレス制御回路６１ｅを設定することにより、バッファメモリ６１を遅延素子として使用することができる。
【００３６】
従って、バッファメモリ６１による入力信号１０の遅延時間Ｔを、入力信号１０が周波数判定回路１２に入力されてから制御信号１３を生成するまでの遅延時間Ｔ１、および、この制御信号１３に応じてクロック選択回路４３がクロック信号を選択して出力するまでの遅延時間Ｔ２の和に等しくなるように、書き込みアドレス制御回路６１ｄおよび読み出しアドレス制御回路６１ｅを予め設定しておくことにより、図８に示すように、バッファメモリ６１を介して信号処理回路１５に入力される入力信号１０ａのヘッダ２２αaとメインデータ２３αaとが切り替わるタイミングと周波数Ｂのクロック信号が周波数Ａのクロック信号に切り替わるタイミングとを一致させることができ、これらが一致しないためにメインデータ２３αaが発生する期間の一部で周波数Ｂのクロック信号を発生してしまうことがなくなり、その分消費電力を削減できる。
【００３７】
このように、本実施の形態２のクロック周波数制御装置によれば、実施の形態１と同様に構成されたクロック周波数制御装置において、入力信号１０をバッファメモリ６１を介して信号処理回路１５に入力するようにしたので、信号処理回路１５でデコード処理を行う期間と一致するように入力信号に最適な周波数のクロック信号を信号処理回路１５に供給することができ、消費電力をより低減できる。
【００３８】
（実施の形態３）
次に、実施の形態３として、周波数判定回路１２への供給クロックをクロック信号１、信号処理回路１５への供給クロックをクロック信号２とした場合の制御について、図１０、図１１、図１２および図１３を用いて説明する。
【００３９】
図１０は実施の形態３におけるクロック周波数制御装置のブロック図、図１１は本実施の形態３における周波数判定回路のブロック図、図１２は本実施の形態３におけるクロック選択回路のブロック図、図１３はクロック周波数制御装置を説明する波形図である。
【００４０】
図１０において、本実施の形態３では、クロック信号が２系統、すなわち、フレームヘッダの解析を行う周波数判定回路１２に供給されるクロック信号１と入力信号のデコードを行う信号処理回路１５に供給されるクロック信号２とがある。周波数判定回路１２は入力されるクロック信号１により入力信号１０を構成するフレームのヘッダの解析を行い、入力信号１０のヘッダ２２に記録されている情報から制御信号１３を出力する。また、周波数判定回路１２は信号処理回路１５で入力信号１０をデコードするために制御信号１３に基づいてクロック選択回路４３で供給できる最大の周波数を設定する。クロック選択回路４３は周波数判定回路１２が出力する制御信号１３に基づいて信号処理回路１５に最適なクロック信号２を選択し、信号処理回路１５に出力する。
【００４１】
また、図１１の周波数判定回路１２において、１２ａ〜１２ｄは、図１で説明したものと同様の機能を有するものである。１２ｅはフレームシンク検出回路であり、入力信号１０を構成するフレームのヘッダに含まれるフレームシンクを検出する。１２ｆはモノマルチ回路であり、フレーム検出回路１２ｅが出力する検出信号をトリガとして、１フレームのヘッダに相当する期間のワンショットパルスを発生する。このため、モノマルチ回路１２ｆは、フレームのヘッダの期間とメインデータの期間とで論理レベルが反転したイネーブル信号１３ａを出力する。
【００４２】
さらに、図１２のクロック選択回路において、４３ｂは図５のクロック選択回路１４に相当するクロック選択回路本体、４３はイネーブル信号１３ａに応じてクロック選択回路本体４３ｂが選択したクロック信号を、クロック信号１あるいはクロック信号２のいずれかとして出力するセレクタである。
【００４３】
図１３において、（ａ）は入力信号１０、（ｂ）は周波数判定回路１２に供給されるクロック信号１、（ｃ）は制御信号１３であり、周波数判定回路１２は周波数Ａ、周波数Ｂの２種類の制御信号を出力する。（ｄ）は信号処理回路１５に供給されるクロック信号２を停止するためのイネーブル信号１３ａであり、信号が「Ｈ」のときはクロック信号２を供給し、「Ｌ」の時はクロック信号２を停止させる。（ｅ）は信号処理回路１５に供給されるクロック信号２である。
【００４４】
以上のように構成されたクロック周波数制御装置について、図１３を用い動作を説明する。
本実施の形態３において、周波数判定回路１２、信号処理回路１５は先に記載した実施の形態１と同様の機能を持つものである。
本実施の形態３では、周波数判定回路１２と信号処理回路１５に供給されるクロック信号は、クロック信号１と、クロック信号２の２系統に分れている。
【００４５】
まず、初期状態において、クロック生成回路１４のクロック選択回路４３ａはクロック信号１を周波数判定回路１２に供給するものとする。クロック信号１が供給されることにより周波数判定回路１２内のフレームシンク検出回路１２ｅはフレーム２１のヘッダ２２に記録されているフレームシンクを検出し、モノマルチ回路１２ｆはこの検出信号によりヘッダ２２に相当する期間「Ｌ」となるワンショットパルスをイネーブル信号１３ａとして出力する。このイネーブル信号１３ａ中のワンショットパルスによりクロック選択回路４３ａ内のセレクタ４３ｃはクロック信号１を選択する。クロック信号１が供給されることで、周波数判定回路１２はヘッダ２２を解析し、信号処理回路１５で処理するクロック信号の動作周波数を判定する制御信号１３を出力する。クロック選択回路４３ａ内のセレクタ４３ｃはイネーブル信号１３ａが「Ｈ」になると、クロック信号２を選択する。
【００４６】
次に、クロック選択回路４３ａでは、周波数判定回路１２より出力された制御信号１３を受け取ると、クロック選択回路本体４３ｂは制御信号１３に応じた周波数の分周信号を選択し、セレクタ４３ｃを介してクロック信号２として信号処理回路１５へ出力する。信号処理回路１５はクロック信号２に従って、メインデータ２３のデコード処理を行う。次のフレームのフレームシンクを検出すると、クロック信号２をイネーブルにするクロックイネーブル信号が「Ｌ」となり、信号処理回路１５へのクロック信号２の供給が停止する。
【００４７】
このように、本実施の形態３のクロック周波数制御装置によれば、クロック信号を周波数判定回路に供給するクロック信号１と信号処理回路に供給するクロック信号２との２系統とし、周波数判定回路によりヘッダを解析する際はクロック信号２を停止する制御を行い、また、信号処理回路によりメインデータを処理する際はクロック信号１を停止する制御を行うようにしたので、実施の形態１よりも更に消費電力を低減するのに有効である。
【００４８】
（実施の形態４）
次に、実施の形態４として、実施の形態３と実施の形態２とを組み合わせることで、さらに消費電力の低減を図ったものについて、図１４、図１５を用いて説明する。
【００４９】
図１４は実施の形態４におけるクロック周波数制御装置のブロック図、図１５はクロック周波数制御装置を説明する波形図である。
図１４において、１１〜１５は、図１０で説明したものと同様の機能を有するものであり、４１〜４３ａは図１０で説明した機能と同じものである。図１４において、入力信号ノード１１と、信号処理回路１５との間にバッファメモリ６１を挿入している。
【００５０】
すなわち入力信号１０のデコードが始まってから制御信号１３の設定、及びクロック生成回路４３のクロック切替完了までの時間を考慮して、入力信号ノード１０と信号処理回路１５との間にデータを遅延させる目的でバッファメモリ６１を挿入している。
【００５１】
図１５において、（ａ）は周波数判定回路１２に入力される入力信号１０、（ｂ）は信号処理回路１５に入力される信号１０ａ、（ｃ）は周波数判定回路１２に供給されるクロック信号１、（ｄ）は制御信号１３であり、その値は周波数Ａ、周波数Ｂがある。（ｅ）は信号処理回路１５に供給されるクロック信号２を停止するためのイネーブル信号１３ａであり、信号が「Ｈ」のときはクロック信号２を供給し、「Ｌ」の時はクロック信号２を停止させる。（ｆ）は信号処理回路１５に供給されるクロック信号２である。
【００５２】
本実施の形態４のクロック周波数制御装置は、実施の形態３と同様に構成されたクロック周波数制御装置に、入力信号１０を遅延させて信号処理回路１５に入力するバッファメモリ６１を設けたものである。
【００５３】
このバッファメモリ６１による入力信号１０の遅延時間Ｔを、入力信号１０が周波数判定回路１２に入力されてから制御信号１３を生成するまでの遅延時間Ｔ１、および、この制御信号１３に応じてクロック選択回路４３ａがクロック信号を選択して出力するまでの遅延時間Ｔ２の和に等しくなるように、書き込みアドレス制御回路６１ｄおよび読み出しアドレス制御回路６１ｅを予め設定しておくことにより、図１５に示すように、バッファメモリ６１を介して信号処理回路１５に入力される入力信号１０ａのヘッダ２２αaとメインデータ２３αaとが切り替わるタイミングと周波数Ｂのクロック信号が周波数Ａのクロック信号に切り替わるタイミングとを一致させることができ、これらが一致しないためにメインデータ２３αaが発生する期間の一部で周波数Ｂのクロック信号を発生してしまうことがなくなり、その分消費電力を削減できる。
【００５４】
このように、本実施の形態４のクロック周波数制御装置によれば、実施の形態３と同様に構成されたクロック周波数制御装置において、周波数判定回路によりヘッダを解析する際はクロック信号２を停止する制御を行い、また、信号処理回路によりメインデータを処理する際はクロック信号１を停止する制御を行うとともに、入力信号１０をバッファメモリ６１を介して信号処理回路１５に入力するようにしたので、信号処理回路１５でデコード処理を行う期間と一致するように入力信号に最適な周波数のクロック信号を信号処理回路１５に供給することができ、実施の形態３よりも消費電力を更に低減できる。
【００５５】
（実施の形態５）
次に、実施の形態５について、図１６、図１７、図１８および図１９を用いて説明する。
図１６は本実施の形態５によるクロック周波数制御装置のブロック図、図１７は本実施の形態５における周波数判定回路のブロック図、図１８は本実施の形態５におけるバッファメモリの記憶内容を示す図、図１９は本実施の形態５によるバッファメモリのブロック図である。
【００５６】
図１６において、１１〜１５は、図１で説明したものと同様の機能のものであり、４１〜４３は図４で説明した機能のものと同じである。図１６において、入力信号ノード１１と、信号処理回路１５との間にバッファメモリ６２を挿入している。
【００５７】
図１７において、入力信号１０は周波数判定回路１２の内部で２つに分岐され、一方はヘッダ検出回路１２ａに入力され、他方は周波数判定回路１２内をスルーで通過し、バッファメモリ６２に入力される。
図１８において、バッファメモリ６２は各フレームの制御信号および入力信号をフレームごとに記憶する。
【００５８】
図１９において、バッファメモリ６２は、バッファメモリ本体６２ａ、書き込み回路６２ｂ、読み出し回路６２ｃ、書き込みアドレス制御回路６２ｄ、読み出しアドレス制御回路６２ｅ、書き込みアドレス制御回路６２ｄ、およびオーバーフロー検出回路６２ｆからなる。
【００５９】
バッファメモリ本体６２ａ、書き込み回路６２ｂ、読み出し回路６２ｃ、書き込みアドレス制御回路６２ｄ、読み出しアドレス制御回路６２ｅ、書き込みアドレス制御回路６２ｄは図９のバッファメモリ本体６１ａ、書き込み回路６１ｂ、読み出し回路６１ｃ、書き込みアドレス制御回路６１ｄ、読み出しアドレス制御回路６１ｅと同様の機能を有する。オーバーフロー検出回路６２ｆは読み出しアドレス制御回路６２ｅおよび書き込みアドレス制御回路６２ｄのアドレスを監視することでバッファメモリ本体６２ａのオーバーフローを検出する。
【００６０】
本実施の形態５の周波数制御装置は、入力信号１０のヘッダ２２に記載されているビットレート、サンプリング周波数等の情報を解析を行う周波数判定回路１２への供給クロック信号と入力信号のデコードを行う信号処理回路１５への供給クロック信号とを有している。これらクロック信号は同一のクロック信号を分岐したものである。周波数判定回路１２はヘッダ２２の解析結果に応じて信号処理回路１５に供給するクロック信号の周波数を判定し、その判定結果に応じた制御信号１３を入力信号１０とともにバッファメモリ６２にと格納する。
【００６１】
図１８はバッファメモリ６２に制御信号１３および入力信号１０を書き込んだ時の構成を表した図である。バッファメモリ６２にはフレーム単位で制御信号１３と入力信号１０が書き込まれる。読み出しの際に、入力信号１０は信号処理回路１５に出力し、周波数判定回路１２で生成された制御信号１３はクロック選択回路４３に出力する。制御信号１３によりクロック選択回路４３で信号処理回路１５に出力するクロックが切り替り、信号処理回路１５で必要最低限の周波数で入力信号１０のデコード処理を行う。
【００６２】
以上のように構成されたクロック周波数制御装置について図１６、図１７、図１８および図１９を用いて、動作の説明をする。
【００６３】
実施の形態３で説明したように、入力信号１０が周波数判定回路１２に入力されると、ヘッダ２２に記録されている情報を解析することにより各フレームに必要な動作周波数の制御信号１３が出力されバッファメモリ６２に格納される。また入力信号１０はそのままの形で出力されバッファメモリ６２に格納される。このようにしてバッファメモリ６２には、図１８に示すように、フレーム単位毎に制御信号１３と入力信号１０とを格納することになる。
【００６４】
ここで、バッファメモリ６２への書き込みが読み出しよりも早くバッファメモリ６２がオーバーフローした時は、バッファメモリ６２はオーバーフロー検出回路６２ｆが書き込みアドレスと読み出しアドレスとを比較することでオーバーフローの発生を検出し、書き込みアドレス制御回路６２ｄと読み出しアドレス制御回路６２ｆとを制御することでバッファメモリ６２への書き込みを一時的に停止する。このようにバッファメモリ６２は一般的なショックプルーフメモリと同等の動作を行う。
【００６５】
次に、バッファメモリ６２からの読み出しは、まず制御信号１３を読み出してクロック選択回路４３に入力し、クロック信号２が切り替った後に入力信号１０ｂを読み出し、信号処理回路１５へ出力する。
【００６６】
このバッファメモリ６２にフレーム単位毎に制御信号１３と入力信号１０とを格納することにより、フレームごとに変動するデータ量の差異を吸収するトラックバッファとしてバッファメモリ６２を利用可能であり、また、バッファメモリ６２からの出力時に制御信号１３と入力信号１０との入力時のばらつきを吸収できるため、これらの位相を揃えることができる。
【００６７】
このように、本実施の形態５によれば、入力信号１０を周波数判定回路１２でヘッダ２２の解析結果による制御信号１３と入力信号１０とをバッファメモリ６２に格納することで、フレームごとに変動するデータ量の差異を吸収するトラックバッファとしてバッファメモリ６２を利用可能であり、また、入力信号１０を処理する際にエラーが発生してもデータを間欠なく再生することが可能であり、バッファメモリ６２からの読み出しを調整することにより適切なタイミングで信号処理回路へのクロック供給を行うことができ、より有効に低消費電力での動作を行うことが可能である。
【００６８】
（実施の形態６）
次に、実施の形態６として、実施の形態５と実施の形態３とを組み合わせることで、さらに消費電力の低減を図ったものについて、図２０、図２１、図２２を用いて説明する。
【００６９】
図２０は実施の形態６におけるクロック周波数制御装置のブロック図、図２１は実施の形態６におけるクロック選択回路のブロック図、図２２は本実施の形態６におけるバッファメモリの記憶内容を示す図である。
図２０において、１１〜１５は、図１６で説明したものと同様の機能を有するものであり、４１〜４３ａは図１０で説明した機能と同じものである。
【００７０】
図２１において、クロック選択回路４３ａを構成するクロック選択回路本体４３ｂ、セレクタ４３ｃにはバッファメモリ６２により遅延された制御信号１３ｂ、イネーブル信号１３ｃが入力される。
【００７１】
図２２において、バッファメモリ６２にはフレーム毎に入力信号、制御信号、イネーブル信号が貯えられる。
本実施の形態６のクロック周波数制御装置は、実施の形態５と同様に構成されたクロック周波数制御装置において、バッファメモリ６２に記憶する信号として、入力信号１０、制御信号１３の他に、周波数判定回路１２で生成したイネーブル信号１３ａを加え、バッファメモリ６２で遅延した入力信号１０ｂを信号処理回路１５により信号処理するととも
に、バッファメモリ６２で遅延した制御信号１３ｂおよびイネーブル信号１３ｃによりクロック選択回路４３ｃが出力するクロック信号の周波数の選択およびクロック信号１、２のいずれかの供給を行うようにしたものである。
【００７２】
このように、本実施の形態６のクロック周波数制御装置によれば、実施の形態５と同様に構成されたクロック周波数制御装置において、周波数判定回路によりヘッダを解析する際はクロック信号２を停止する制御を行い、また、信号処理回路によりメインデータを処理する際はクロック信号１を停止する制御を行うとともに、入力信号、制御信号、イネーブル信号をバッファメモリ６２に格納し、読み出すようにしたので、実施の形態１よりも更に消費電力を低減するのに有効であり、バッファメモリ６２からの読み出しを調整することにより適切なタイミングで信号処理回路へのクロック供給を行うことができ、より有効に低消費電力での動作を行うことが可能である。
【００７３】
なお、上記各実施の形態では、ＭＰ３を信号処理する信号処理回路を周辺回路とするクロック周波数制御装置を例にとって説明したが、ＷＭＡ（Ｗｉｎｄｏｗｓ（登録商標）  Ｍｅｄｉａ  Ａｕｄｉｏ）等、他の音声圧縮技術を用いて圧縮した圧縮オーディオビットストリームの信号処理を行う信号処理回路を周辺回路とするものに適用してもよい。
【００７４】
また、情報圧縮技術を用いて圧縮したビットストリームとして、例えばＭＰＥＧ２やＭＰＥＧ４などの動画像のビットストリームの信号処理を行う信号処理回路を周辺回路とするものに適用してもよい。
【００７５】
さらに、上記各実施の形態では、水晶発振器からの基準信号をＰＬＬ回路で逓倍してから分周するようにしているが、充分高い周波数の基準信号が得られる場合には、ＰＬＬ回路を省略してもよい。
【産業上の利用可能性】
【００７６】
本発明は、クロック発生回路、分周回路、周波数判定回路、信号処理回路を備える事により、光ディスク再生装置等により読み出された圧縮データ、例えばＭＰ３やＷＭＡなどを再生する際の信号処理回路のクロック周波数を処理能力に合わせたクロックを供給するため低消費電力が実現でき、その産業上の利用可能性は非常に広く且つ大きい。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１におけるブロック図
【図２】本発明の実施の形態１におけるＭＰ３の圧縮オーディオビットストリームの基本的なデータ構造を示す図
【図３】本発明の実施の形態１における制御信号を決定するテーブルを示す図
【図４】本発明の実施の形態１における周波数判定回路の詳細ブロック図
【図５】本発明の実施の形態１におけるクロック生成回路の詳細ブロック図
【図６】本発明の実施の形態１における周波数制御装置を説明する波形図
【図７】本発明の実施の形態２におけるクロック周波数制御装置のブロック図
【図８】本発明の実施の形態２におけるクロック周波数制御装置を説明する波形図
【図９】本発明の実施の形態２におけるバッファメモリのブロック図
【図１０】本発明の実施の形態３におけるクロック周波数制御装置のブロック図
【図１１】本発明の実施の形態３における周波数判定回路の詳細ブロック図
【図１２】本発明の実施の形態３におけるクロック生成回路の詳細ブロック図
【図１３】本発明の実施の形態３におけるクロック周波数制御装置を説明する波形図
【図１４】本発明の実施の形態４におけるクロック周波数制御装置のブロック図
【図１５】本発明の実施の形態４におけるクロック周波数制御装置を説明する波形図
【図１６】本発明の実施の形態５におけるクロック周波数制御装置のブロック図
【図１７】本発明の実施の形態５における周波数判定回路の詳細ブロック図
【図１８】本発明の実施の形態５におけるバッファメモリに関する図
【図１９】本発明の実施の形態５におけるバッファメモリのブロック図
【図２０】本発明の実施の形態６におけるクロック周波数制御装置のブロック図
【図２１】本発明の実施の形態６におけるクロック選択回路のブロック図
【図２２】本発明の実施の形態６におけるバッファメモリに関する図
【符号の説明】
【００７８】
１，２  クロック信号
１０，１０ｂ  入力信号
１１    入力信号ノード
１２    周波数判定回路
１２ａ  ヘッダ検出回路
１２ｂ  属性情報抽出回路
１２ｃ  テーブル記憶回路
１２ｄ  比較回路
１２ｅ  フレームシンク検出回路
１２ｆ  モノマルチ回路
１３，１３ｂ    制御信号
１３ａ  クロックイネーブル信号
１４    クロック生成回路
１５    信号処理回路
２１，２１α，２１β    フレーム
２２，２２α，２２β    ヘッダ
２３，２３α，２３β    メインデータ
４１    ＰＬＬ回路
４２    分周回路
４３，４３ａ    クロック選択回路
４３ｂ  クロック選択回路本体
４３ｃ  セレクタ
６１，６２    バッファメモリ
６１ａ，６２ａ  バッファメモリ本体
６１ｂ，６２ｂ  書き込み回路
６１ｃ，６２ｃ  読み出し回路
６１ｄ，６２ｄ  書き込みアドレス制御回路
６１ｅ，６２ｅ  読み出しアドレス制御回路
６２ｆ  オーバーフロー検出回路
【図１】
2006147134.tif 000003
【図２】
2006147134.tif 000004
【図３】
2006147134.tif 000005
【図４】
2006147134.tif 000006
【図５】
2006147134.tif 000007
【図６】
2006147134.tif 000008
【図７】
2006147134.tif 000009
【図８】
2006147134.tif 000010
【図９】
2006147134.tif 000011
【図１０】
2006147134.tif 000012
【図１１】
2006147134.tif 000013
【図１２】
2006147134.tif 000014
【図１３】
2006147134.tif 000015
【図１４】
2006147134.tif 000016
【図１５】
2006147134.tif 000017
【図１６】
2006147134.tif 000018
【図１７】
2006147134.tif 000019
【図１８】
2006147134.tif 000020
【図１９】
2006147134.tif 000021
【図２０】
2006147134.tif 000022
【図２１】
2006147134.tif 000023
【図２２】
2006147134.tif 000024