(57)【要約】【課題】少なくともイメージ領域ではＳＴＩ絶縁膜の形成のためのエッチング工程が省略され、このようなエッチング工程の省略によって低照度の環境で電気的な信号性能が向上したＣＭＯＳイメージセンサとその製造方法を提供する。【解決手段】本発明に係るＣＭＯＳイメージセンサは、回路領域の電気的な隔離のためにはＳＴＩ絶縁膜を形成し、イメージ領域の電気的な隔離のためにはローカル酸化工程によってフィールド酸化膜を形成する。即ち、イメージ領域と回路領域とを含む第１導電型基板と、回路領域の電気的な隔離のために第１導電型基板に形成されるＳＴＩ絶縁膜と、イメージ領域の電気的な隔離のために第１導電型基板に形成されるフィールド酸化膜とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
イメージ領域と回路領域とを含む第１導電型基板と、
前記回路領域の電気的な隔離のために前記第１導電型基板に形成されるトレンチ分離絶縁膜と、
前記イメージ領域の電気的な隔離のために前記第１導電型基板に形成されるフィールド酸化膜と
を含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記フィールド酸化膜は熱酸化膜で形成され、その周縁上にはＣＶＤ酸化膜が更に形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記回路領域に相当する前記第１導電型基板上にはゲート電極が形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記ゲート電極は前記第１導電型基板上に順次積層されるゲート酸化膜とポリゲートを含むことを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記ゲート酸化膜はＣＶＤ酸化膜で形成され、前記ゲート酸化膜の両側部は前記フィールド酸化膜上に形成されることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第１導電型基板内に形成された第１導電型ウェルを更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記イメージ領域に相当する前記第１導電型基板に形成される第２導電型フォトダイオードを更に含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項８】
前記第１導電型はＰ型で、前記第２導電型はＮ型であることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記フィールド酸化膜の下には高濃度の不純物イオン領域が形成されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項１０】
前記不純物イオンは前記第１導電型であることを特徴とする請求項９に記載のＣＭＯＳイメージセンサ。
【請求項１１】
イメージ領域と回路領域とを含む第１導電型基板に前記回路領域の電気的な隔離のためにトレンチ分離絶縁膜を形成する段階と、
前記イメージ領域の電気的な隔離のために前記第１導電型基板にフィールド酸化膜を形成する段階と
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記フィールド酸化膜を形成する段階は、前記第１導電型基板上にパッド酸化膜を形成する段階と、前記パッド酸化膜上に窒化膜を形成する段階と、前記フィールド酸化膜が形成される部分に相当する前記第１導電型基板の部分が露出するように、前記パッド酸化膜と前記窒化膜を選択的にエッチングする段階と、前記基板の全体に対して熱酸化工程を行うことで、前記露出させた第１導電型基板の部分に熱酸化膜を形成する段階と
を含むことを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
前記回路領域に相当する前記第１導電型半導体基板上にゲート電極を形成する段階を更に含むことを特徴とする請求項１２に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１４】
前記ゲート電極を形成する段階は、前記熱酸化膜が形成された第１導電型半導体基板の全面にＣＶＤ工程を介してＣＶＤ酸化膜層を形成する段階と、前記ＣＶＤ酸化膜上にポリシリコン層を形成する段階と、エッチング後に残った前記ＣＶＤ酸化膜層が前記熱酸化膜とオーバーラップする部分が存在するように、前記回路領域の以外の領域上に存在する前記ポリシリコン層と前記ＣＶＤ酸化膜層とを選択的にエッチングする段階を含むことを特徴とする請求項１３に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１５】
前記第１導電型基板内に第１導電型ウェルを形成する段階を更に含むことを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１６】
前記フィールド酸化膜の下に第１導電型不純物イオンを注入する段階を更に含むことを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１７】
前記イメージ領域に相当する前記第１導電型基板に第２導電型イオンを注入することで、フォトダイオードを形成する段階を更に含むことを特徴とする請求項１１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１８】
前記第１導電型はＰ型で、前記第２導電型はＮ型であることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサとその製造方法に関する。
【背景技術】
【０００２】
図１は従来技術に係るＣＭＯＳイメージセンサを示す断面図で、図２は従来技術に係るＣＭＯＳイメージセンサのアクティブ領域を示す断面図である。
図１と図２によれば、Ｐ型基板１内にＰ型ウェル２を形成し、Ｐ型ウェル２の表面内にＣＭＯＳイメージセンサのピクセルを互いに電気的に区分するための隔離領域として薄いトレンチ隔離(ＳＴＩ)領域３を形成する。
【０００３】
次いで、Ｐ型ウェル２内の各セル領域４内にＮ型フォトダイオード５を形成し、各セル領域４のうち、Ｎ型フォトダイオード５に隣接してＰ型ウェル２の表面内にソースとドレイン領域として用いるための不純物領域６を形成する。
【０００４】
次いで、不純物領域６の上側に相当するＰ型ウェル２の表面の上側にポリシリコンゲート電極７を形成する。未説明の符号Ｖｃは不純物領域６に印加される電圧源で、８はゲート絶縁膜である。
【０００５】
上述したように、従来技術ではＣＭＯＳトランジスタを構成するためのポリシリコンゲート電極の使用時に、設計ルールが小さい場合にはＳＴＩ技術を用いてＣＭＯＳイメージピクセルの相互間を隔離する。
【０００６】
このＳＴＩ技術は、Ｐ型ウェル２の表面内にエッチングを行ってトレンチを形成し、酸化膜のような絶縁膜を成長または堆積させた後、エッチバックのような工程を行なってトレンチ内に絶縁膜を残すことで、ピクセルを隔離するための隔離領域を形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、この方法では平らなシリコン基板１のシリコン表面がエッチングされ屈曲が生じ、トレンチ内の酸化膜とシリコン基板１の間の傾斜面や屈曲面で機械的、電気的なストレスが発生するために、この部分での欠陥密度が高くなる。
したがって、イメージセンサに不利なリーク電流が発生したり、映像の暗欠陥が発生するなどの問題がある。
【０００８】
本発明は上記のような問題点を解決するために案出したもので、ＳＴＩ絶縁膜の形成のためのエッチングを省略可能にすることで、性能向上の主要な障害物となる暗信号を減らして、低照度時の信号性能を向上させることのできるＣＭＯＳイメージセンサとその製造方法を提供することが目的である。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明に係るＣＭＯＳイメージセンサは、イメージ領域と回路領域とを含む第１導電型基板と、回路領域の電気的な隔離のために第１導電型基板に形成されるＳＴＩ絶縁膜と、イメージ領域の電気的な隔離のために第１導電型基板に形成されるフィールド酸化膜とを含むことを特徴とする。
【００１０】
回路領域に相当する第１導電型基板上にはゲート酸化膜とポリゲートを含むゲート電極が形成され、ゲート酸化膜の両側部はフィールド酸化膜上に形成されることが好ましい。
【００１１】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサの製造方法は、イメージ領域と回路領域とを含む第１導電型基板に回路領域の電気的な隔離のためにＳＴＩ絶縁膜を形成する段階と、イメージ領域の電気的な隔離のために第１導電型基板にフィールド酸化膜を形成する段階とを含むことを特徴とする。
【００１２】
フィールド酸化膜を形成する段階は、第１導電型基板上にパッド酸化膜を形成する段階と、パッド酸化膜上に窒化膜を形成する段階と、フィールド酸化膜が形成される部分に相当する第１導電型基板の部分が露出するように、パッド酸化膜と窒化膜を選択的にエッチングする段階と、基板の全体に対して熱酸化工程を行うことで、露出させた第１導電型基板の部分に熱酸化膜を形成する段階とを含むことが好ましい。
【００１３】
熱酸化膜が形成された第１導電型半導体基板の全面にＣＶＤ工程を介してＣＶＤ酸化膜層を形成する段階と、ＣＶＤ酸化膜上にポリシリコン層を形成する段階と、エッチング後に残ったＣＶＤ酸化膜層が熱酸化膜とオーバーラップする部分が存在するように、回路領域の以外の領域上に存在するポリシリコン層とＣＶＤ酸化膜層を選択的にエッチングする段階を順次行うことで、回路領域にゲート電極を形成することが好ましい。
【発明の効果】
【００１４】
本発明に係るＣＭＯＳイメージセンサとその製造方法には次のような効果がある。
【００１５】
第一に、ゲート電極と基板の間の寄生容量を減らすことで、カップリングによるノイズを減らすことができる。
【００１６】
第二に、各ピクセルの内部のピクセル間の隔離のためのシリコン基板の表面の歪曲を最小化することで、暗信号や暗欠陥を減らすことができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面に基づいて本発明の好適な実施の形態を詳細に説明する。
【００１８】
図３は本発明に係るＣＭＯＳイメージセンサを示す断面図である。
Ｐ型基板１０内にＰ型ウェル(図示せず)を形成し、Ｐ型ウェルの表面内にＣＭＯＳイメージセンサのイメージ領域を互いに電気的に区分するために、チャンネルストップ(ＣＳ)領域が形成される。このチャンネルストップ(ＣＳ)領域はローカル酸化工程（ＬＯＣＯＳ）を経てフィールド領域にフィールド酸化膜を形成した後、フィールド酸化膜の下部にチャンネルストップイオンを注入することで形成される。
【００１９】
Ｐ型ウェル内の各ピクセル領域内にＮ型フォトダイオード１９とソース／ドレイン領域２０をそれぞれ形成する。ソース／ドレイン領域２０の上側にポリシリコンゲート電極１６を形成する。未説明の符号Ｖｄは、ソース／ドレイン領域２０に印加される電圧源で、１５ａはゲート酸化膜である。
【００２０】
図４Ａないし図４Ｆは、本発明による製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
図４Ａに示したように、Ｐ型基板１０内にＰ型イオンを注入して、Ｐ型ウェル(図示せず)を形成し、Ｐ型基板１０上にパッド酸化膜１１と窒化膜１２を順次積層する。
次いで、フィールド領域に対応する窒化膜１２の部分のみが露出するように感光膜パターン１３を形成する。
【００２１】
図４Ｂに示したように、感光膜パターン１３をマスクにして窒化膜１２とパッド酸化膜１１を選択的にエッチングした後、感光膜パターン１３を除去して、パッド酸化膜パターン１１ａと窒化膜パターン１２ａを形成する。
結果的に、フィールド領域に対応する基板１０の部分のみが露出する。
【００２２】
次いで、図４Ｃに示したように、基板１０の全体に対して熱酸化工程を行うことで、露出された基板１０の部分にフィールド酸化膜を形成させて、窒化膜パターン１２ａとパッド酸化膜パターン１１ａを除去する。
【００２３】
図４Ｄに示したように、フィールド酸化膜１４が形成された基板１０の全面にＣＶＤ工程を介してゲート酸化膜層１５を堆積させ、このように形成されたゲート酸化膜層１５上にポリシリコン層１６を形成させる。
【００２４】
図４Ｅに示したように、フィールド酸化膜１４に対応するポリシリコン層１６の部分が露出するように、ポリシリコン層１６上に感光膜パターン１７を形成した後、感光膜パターン１７をマスクにしてチャンネルストップイオンを高濃度で注入する。
チャンネルストップイオンは基板１０と同一のＰ型イオンであることが好ましい。
【００２５】
結果的に、イオン注入されたＰ型イオンは、フィールド酸化膜１４の下に高濃度のＰ型イオン領域１８を形成し、これはフィールド酸化膜１４と共にチャンネルストップ領域を構成する。
【００２６】
次いで、図４Ｆに示したように、感光膜パターン１７をマスクにしてポリシリコン層１６とゲート酸化膜層１５を選択的にエッチングすることで、回路領域に対応する基板１０の部分上にゲート酸化膜１５ａとポリゲート１６ａを形成する。
本発明の好適な実施形態によれば、ゲート酸化膜１５ａの両側部は、フィールド酸化膜１４とオーバーラップするように形成されることが好ましい。
【００２７】
次いで、通常の工程によって、基板１０のピクセル領域内にＮ型フォトダイオード(図３の１９)とソース／ドレイン領域(図３の２０)を順次形成させる。
【００２８】
上述したように、本実施形態においては、ＣＭＯＳ型イメージセンサの隔離領域を形成する際に、ピクセルの内部の領域では従来のＳＴＩの代わりに、ゲート酸化膜とＣＶＤ即ち化学気相成長法による酸化膜を用いる。
【００２９】
このような場合、ＣＭＯＳイメージセンサの各ピクセルに相当する内部の領域には、ＳＴＩ工程のようなシリコン基板のエッチング工程が必要なく、ＳＴＩ素子分離膜とシリコン基板の間のストレスが最小化する。
【００３０】
即ち、回路領域の部分では既存のＳＴＩ工程を用いるが、イメージ領域ではローカル酸化工程のようなスロープエッチングなどの方式でゲート酸化膜と化学気相成長酸化膜を用いて、ＳＴＩ工程を代替する。
【００３１】
一方、以上で説明した本発明は、上述した実施例と添付の図面に限定されるものではなく、本発明の技術的な思想を外れない範囲内で様々な置換、変形と変更が可能であることは本発明の属する技術分野で通常の知識を有するものには自明なことである。
【図面の簡単な説明】
【００３２】
【図１】従来技術に係るＣＭＯＳイメージセンサを示す断面図である。
【図２】従来技術に係るＣＭＯＳイメージセンサのアクティブ領域を示す断面図である。
【図３】本発明に係るＣＭＯＳイメージセンサを示す断面図である。
【図４Ａ】本発明の製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
【図４Ｂ】本発明の製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
【図４Ｃ】本発明の製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
【図４Ｄ】本発明の製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
【図４Ｅ】本発明の製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
【図４Ｆ】本発明の製造方法を示すＣＭＯＳイメージセンサのアクティブ領域の工程断面図である。
【符号の説明】
【００３３】
１０  Ｐ型基板
１１  Ｐ型ウェル
１２  チャンネル停止領域
１３  ピクセル領域
１４  Ｎ型フォトダイオード
１５  不純物領域
１６  ゲート電極
１７  ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2006191107.tif 000009
【図４Ｅ】
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【図４Ｆ】
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