(57)【要約】【課題】  フラッシュメモリ素子の読出しに際して、ページバッファの動作によるセルへのピーク電流を減らして、パワーダウン及びそれによるチップの誤動作を防止する。【解決手段】  フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つ以上のグループに分割し、前記ページバッファをグループ単位で順次駆動して各セルの記憶状態を読み出す
フラッシュメモリ素子の読出し方法。
【請求項２】
ディスチャージ信号に応じて、読出し動作のために選択されたメモリセルにビットラインを介して接地電圧を供給するための第１トランジスタと、
互いに異なる電位で印加される制御信号に基づいて前記ビットラインをプリチャージし、前記ビットラインに連結されたセルの記憶状態による電位を入出力ノードに供給するための第２トランジスタと、
プリチャージ信号に前記入出力ノードに所定の電圧を供給して前記ビットラインをプリチャージするための第３トランジスタと、
プログラム時のプログラム信号に応じて、プログラム情報が選択ビットラインを介して前記メモリセルアレイの選択されたセルに供給されるようにするための第４トランジスタと、
前記メモリセルアレイの選択されたセルからの出力データを保持し、前記出力データをデータラインへ出力するためのラッチと、
初期化信号に基づいて前記ラッチを初期化するための第５トランジスタと、
前記入出力ノードの電位及び反転信号に応じて、前記ラッチに保持された出力データを反転させるための第６トランジスタとを備えてページバッファが構成され、複数の前記ページバッファからなるフラッシュメモリ素子が提供される段階と、
前記各トランジスタを駆動するための信号を分割して、前記複数のページバッファを複数のグループに分割し、前記分割された信号をグループ単位で順次印加して、前記ページバッファをグループ単位で順次駆動する段階と
を含んでなるフラッシュメモリ素子の読出し方法。
【請求項３】
前記第１、第２、第３及び第６トランジスタを駆動するための信号の中の少なくとも一つ以上の信号を、分割しようとする前記ページバッファのグループの数だけ分割する
ことを特徴とする請求項２に記載のフラッシュメモリ素子の読出し方法。
【請求項４】
選択されたメモリセルに連結されたビットラインに所定の電圧を供給して前記ビットラインをプリチャージする段階と、
前記所定の電圧の供給を中断し、前記メモリセルの記憶状態に応じて前記ビットラインの電位を変化させる段階と、
前記メモリセルの記憶状態による電位を保持した後出力する段階とを含んでなり、
前記選択されたセルを読み出すためにページバッファが動作し、複数の前記ページバッファで構成されて複数のページバッファが選択されたセルの記憶状態を読み出すフラッシュメモリ素子の読出し方法において、
複数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つ以上のグループに分割し、前記ページバッファをグループ単位で駆動するが、一つのグループが一つの段階を終了する以前に別のグループが同一の段階を開始するようにして、前記複数のページバッファグループを順次駆動することにより、所定のセルの記憶状態を読み出すことを特徴とするフラッシュメモリ素子の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリ素子の読出し方法に係り、特に、多数のページバッファを所定のグループに分割して、グループ単位で順次駆動することにより、過度なパワー消耗による誤作動を防止することが可能な、ＮＡＮＤ型フラッシュメモリ素子の読出し方法
【背景技術】
【０００２】
最近、電気的にプログラム（書込み）と消去が可能で、かつ一定の周期でデータを再作成するリフレッシュ動作が不要な半導体メモリ素子の需要が増加している。そして、多くのデータを記憶することが可能な大容量メモリ素子の開発のために、メモリセルの高集積化技術が揮発されている。メモリセルの高集積化のために、複数のセルを直列に連結して１本のストリングを構成し、２本のストリングが１つのコンタクト(contact)を共有するＮＡＮＤ型フラッシュメモリが開発された。ＮＡＮＤ型フラッシュメモリ素子の消去及びプログラムは、ＦＮトンネリング方式を用いてフローティングゲートに対して電子を注入または放出しながらメモリセルのしきい値電圧を制御することにより行われる。したがって、消去されたセルは、フローティングゲートから電子が放出されてネガティブのしきい値電圧を有し、プログラムされたセルは、フローティングゲートに電子が注入されてポジティブのしきい値電圧を有する。ところが、ＮＡＮＤ型フラッシュメモリ装置の場合、電荷利得(gain)または電荷損失(loss)による不良が発生し、このような特性と関連していろいろな検証を行っている。このような、正常的なプログラム及び消去を検証するための読出し動作を行い、またはプログラムのためのデータ書込みを行うために、ページバッファが使用される。
【０００３】
ページバッファは、メモリセルアレイの各ストリングに連結され、選択されたページのメモリセルに記憶されたデータを一時的に保持し、または選択されたページのメモリセルの情報を感知及び増幅して、メモリセルの記憶状態を読み出す動作を行う。
【０００４】
このようにＮＡＮＤ型フラッシュメモリ素子の選択セルの情報を読み出すためには、典型的には、１つのチップにある全てのページバッファを同時に動作させ、選択されたブロックの全てのワードラインをイネーブルし、セルを選択するための信号に応じて一つのセルが選択されてセルの情報を読み出す。この際、選択されたブロックの全てのワードラインをイネーブルするため、ページバッファからセルへ電流が流れる。２ｋ＋６４バイトの全てのページバッファが同時に動作して最大の電流が流れると、瞬間的に流れるピーク電流が大きくなって、チップ内のパワーダウンを誘発し、これによりチップの誤動作を引き起こすおそれがある。この場合、ピーク電流は、同時に動作するページバッファの数の増加に伴って増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、ページバッファが動作した場合のセルへの電流を減らして、パワーダウン及びそれによるチップの誤動作を防止することが可能な、フラッシュメモリ素子の読出し方法を提供することにある。
【０００６】
この発明の他の目的は、複数のページバッファを所定数のグループに分割してグループ別に順次ページバッファを駆動することにより、ページバッファが動作した場合のセルへ一度に流れる電流を減らして、パワーダウン及びそれによるチップの誤動作を防止することが可能な、フラッシュメモリ素子の読出し方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一実施例に係るフラッシュメモリ素子の読出し方法は、複数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つ以上のグループに分割し、前記ページバッファをグループ単位で順次駆動して各セルの記憶状態を読み出す。
【０００８】
この発明の他の実施例に係るフラッシュメモリ素子の読み出し方法は、ディスチャージ信号に応じて、読出し動作のために選択されたメモリセルにビットラインを介して接地電圧を供給するための第１トランジスタと、互いに異なる電位で印加される制御信号に基づいて前記ビットラインをプリチャージさせ、前記ビットラインに連結されたセルの記憶状態による電位を入出力ノードに供給するための第２トランジスタと、プリチャージ信号に前記入出力ノードに所定の電圧を供給して前記ビットラインをプリチャージするための第３トランジスタと、プログラムの際にプログラム信号に応じてプログラム情報が選択ビットラインを介して前記メモリセルアレイの選択セルに供給されるようにするための第４トランジスタと、前記メモリセルアレイの選択セルからの出力データを保持し、前記出力データをデータラインへ出力するためのラッチと、初期化信号に基づいて前記ラッチを初期化するための第５トランジスタと、前記入出力ノードの電位及び反転信号に応じて、前記ラッチに保持された出力データを反転させるための第６トランジスタとを備えてページバッファが構成され、多数の前記ページバッファからなるフラッシュメモリ素子が提供される段階と、前記トランジスタを駆動するための信号を分割して、前記多数のページバッファを複数のグループに分割し、前記分割された信号をグループ単位で順次印加して、前記ページバッファをグループ単位で順次駆動させる段階とを含む。
【０００９】
前記第１、第２、第３及び第６トランジスタを駆動するための信号の中の少なくとも一つ以上の信号を、分割しようとする前記ページバッファのグループ数だけ分割する。
【００１０】
この発明の他の実施例に係るフラッシュメモリ素子の読出し方法は、選択されたメモリセルに連結されたビットラインに所定の電圧を供給して前記ビットラインをプリチャージする段階と、前記所定の電圧の供給を中断し、前記メモリセルの記憶状態に応じて前記ビットラインの電位を変化させる段階と、前記メモリセルの記憶状態による電位を保持した後出力する段階とを含んでなり、前記選択されたセルを読み出すためにページバッファが動作し、複数の前記ページバッファで構成されて複数のページバッファが選択されたセルの記憶状態を読み出すフラッシュメモリ素子の読出し方法において、複数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つ以上のグループに分割し、前記ページバッファをグループ単位で駆動するが、一つのグループが一つの段階を終了する以前に別のグループが同一の段階を開始するようにして、前記複数のページバッファグループを順次駆動することにより、所定のセルの記憶状態を読み出す。
【発明の効果】
【００１１】
この発明によれば、 複数のページバッファを所定数のグループに分割し、グループ別に順次ページバッファを駆動することにより、全ページバッファを同時駆動した場合に発生する電流の過多消耗によるパワー損失問題を解決することができるため、パワーの損失によるフラッシュメモリ素子の読出しにおける誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。
【００１３】
図１は、この発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の読出し方法を説明するためのフラッシュメモリ素子の一部分の概略構成図である。
【００１４】
図１を参照すると、ページバッファコントローラ１０で生成された第１及び第２制御信号Ｓ１及びＳ２に基づいて、多数のページバッファ１１〜１ｎが２つのグループに分けられて動作する。すなわち、第１制御信号Ｓ１に基づいて奇数番目のページバッファ（１１、１３、‥‥、１（ｎ−１））が動作し、第２制御信号Ｓ２に基づいて偶数番目のページバッファ（１２、１４、‥‥、１ｎ）が動作する。なお、この場合、ｎは偶数として説明している。
【００１５】
図２は、この発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の読出し方法を説明するためのページバッファの構成回路図であり、図１の概略構成図を回路的に具体化したものである。ここで、ページバッファコントローラ（図１の１０）は図示していないが、複数のページバッファに入力される全ての信号（図２において、左側から供給されている各信号）は、ページバッファコントローラから生成された信号である。また、図２には多数のページバッファの中で、便宜上４つのページバッファ１００、２００、３００、４００を示した。次に、その構成を説明する。
【００１６】
図２を参照すると、メモリセルアレイの第１イーブンビットラインBLe<0>と第１オッドビットラインBLo<0>が第１ページバッファ１００に連結され、第２イーブンビットラインBLe<1>と第２オッドビットラインBLo<1>が第２ページバッファ２００に連結され、第３イーブンビットラインBLe<2>と第３オッドビットラインBLo<2>が第３ページバッファ３００に連結され、第４イーブンビットラインBLe<3>と第４オッドビットラインBLo<3>が第４ページバッファ４００に連結されるが、第１及び第３ページバッファ１００及び３００などの奇数番目のページバッファがある時点で同時に駆動され、第２及び第４ページバッファ２００及び４００などの偶数番目のページバッファが別の時点で同時に駆動される。
【００１７】
次に、ページバッファの詳細構成について説明する。第１ＮＭＯＳトランジスタＮ１０１、Ｎ２０１、Ｎ３０１及びＮ４０１は、信号DISCHe<0>〜<1>に基づいてそれぞれ駆動され、信号VIRPWRによる電圧をメモリセルアレイのビットラインBLe<0>〜<3>にそれぞれ印加する。第２ＮＭＯＳトランジスタＮ１０２、Ｎ２０２、Ｎ３０２及びＮ４０２は、信号DISCHo<0>〜<1>に基づいてそれぞれ駆動され、信号VIRPWRによる電圧をメモリセルアレイのビットラインBLo<0>〜<3>にそれぞれ印加する。第３ＮＭＯＳトランジスタＮ１０３、Ｎ２０３、Ｎ３０３及びＮ４０３は、信号BSLe<0>〜<1>に基づいてそれぞれ駆動され、ビットラインBLe<0>〜<3>とノードＳＯ１、ＳＯ２、ＳＯ３及びＳＯ４をそれぞ連結させる。第４ＮＭＯＳトランジスタＮ１０４、Ｎ２０４、Ｎ３０４及びＮ４０４は、信号ＢLSo<0>〜<1>に基づいてそれぞれ駆動され、ビットラインBLo<0>〜<3>とノードＳＯ１、ＳＯ２、ＳＯ３及びＳＯ４をそれぞれ連結させる。第１ＰＭＯＳトランジスタＰ１０１、Ｐ２０１、Ｐ３０１及びＰ４０１は、信号PRECHb<0>〜<1>に基づいてそれぞれ駆動され、ノードＳＯ１、ＳＯ２、ＳＯ３及びＳＯ４に電源電圧Ｖｃｃをそれぞれ供給させる。第５ＮＭＯＳトランジスタＮ１０５、Ｎ２０５、Ｎ３０５及びＮ４０５は、信号PGMに基づいて駆動され、プログラムされるべき情報を選択されたビットラインBLe<0>〜<3>及びBLo<0>〜<3>に伝送させる。第６ＮＭＯＳトランジスタＮ１０６、Ｎ２０６、Ｎ３０６及びＮ４０６は、ノードＳＯ１、ＳＯ２、ＳＯ３及びＳＯ４の電位に応じて駆動される。ラッチ１０１、２０１、３０１及び４０１は、メモリセルアレイからのデータを保持し、またはプログラムされるべきデータを保持する。第７ＮＭＯＳトランジスタＮ１０７、Ｎ２０７、Ｎ３０７及びＮ４０７は、信号MLCH<0>〜<1>に基づいてそれぞれ駆動され、ラッチ１０１、２０１、３０１及び４０１に保持されたデータを反転させる。第８ＮＭＯＳトランジスタＮ１０８、Ｎ２０８、Ｎ３０８及びＮ４０８は、信号MRSTに基づいてそれぞれ駆動され、ラッチ１０１、２０１、３０１及び４０１をそれぞれ初期化する。第９ＮＭＯＳトランジスタＮ１０９、Ｎ２０９、Ｎ３０９及びＮ４０９は、信号PBD0に基づいて駆動され、プログラムされるべきデータをラッチ１０１、２０１、３０１及び４０１にそれぞれ保持させる。
【００１８】
次に、上記のように構成されるこの発明に係るＮＡＮＤ型フラッシュメモリ素子の読出し方法を、図３の動作タイミング波形図を用いて説明する。
【００１９】
１）ｔ１時点以前：ラッチの初期化
信号DISCHe<0>及びDISCHe<1>が低レベルで印加されると、第１ＮＭＯＳトランジスタＮ１０１、Ｎ２０１、Ｎ３０１及びＮ４０１がターンオフされ、信号DISCHo<0>及びDISCHe<1>が高レベルで印加されると、第２ＮＭＯＳトランジスタＮ１０２、Ｎ２０２、Ｎ３０２及びＮ４０２がターンオンされる。したがって、信号VIRPWRの電位が第２ＮＭＯＳトランジスタＮ１０２、Ｎ２０２、Ｎ３０２及びＮ４０２を介してビットラインBLo<0>〜<3>へ供給されるが、読出し動作時の信号VIRPWRは０Ｖの電圧を保つので、ビットラインBLo<0>〜<3>に０Ｖの電圧が供給される。そして、信号MRSTが高レベルで印加されて第８ＮＭＯＳトランジスタＮ１０８、Ｎ２０８、Ｎ３０８及びＮ４０８がターンオンされるので、ラッチ１０１、２０１、３０１及び４０１が初期化される。
【００２０】
２）ｔ１時点〜ｔ３時点：奇数番目のページバッファに連結されたビットラインのプリチャージ
信号PRECHb<0>が低レベルで印加されると、第１及び第３ページバッファ１００及び３００を含む奇数番目のページバッファの第１ＰＭＯＳトランジスタＰ１０１及びＰ３０１がターンオンされて電源電圧ＶｃｃがノードＳＯ１及びＳＯ３に印加されるので、ノードＳＯ１及びＳＯ３は高レベルを保つ。そして、信号BSLe<0>が第１電圧Ｖ１の電位で印加され、信号BSLo<0>が低レベルで印加されると、ビットラインBLe<0>及びBLe<2>には、第１電圧Ｖ１と第３ＮＭＯＳトランジスタＮ１０３及びＮ３０３のしきい値電圧Ｖｔを差し引いた電圧（Ｖ１−Ｖｔ）が印加され、ビットラインBLe<0>及びBLe<2>がプリチャージされる。したがって、ビットラインBLe<0>及びBLe<2>に連結されたセルがプログラムセルであれば、ビットラインBLe<0>及びBLe<2>はＶ１−Ｖｔの電位を保ち、ビットラインBLe<0>及びBLe<2>に連結されたセルが消去セルであれば、ビットラインBLe<0>及びBLe<2>の電位は段々低くなって低レベルを保つ。
【００２１】
３）ｔ２時点〜ｔ４時点：偶数番目のページバッファに連結されたビットラインのプリチャージ
信号PRECHb<1>が低レベルで印加されると、第２及び第４ページバッファ２００及び４００を含む偶数番目のページバッファの第１ＰＭＯＳトランジスタＰ２０１及びＰ４０１がターンオンされて電源電圧ＶｃｃがノードＳＯ２及びＳＯ４に印加されるので、ノードＳＯ２及びＳＯ４は高レベルを保つ。そして、信号BSLe<1>が第１電圧Ｖ１の電位で印加され、信号BSLo<1>が低レベルで印加されると、ビットラインBLe<1>及びBLe<3>には、第１電圧Ｖ１と第３ＮＭＯＳトランジスタＮ２０３及びＮ４０３のしきい値電圧Ｖｔを差し引いた電圧（Ｖ１−Ｖｔ）が印加され、ビットラインBLe<1>及びBLe<3>がプリチャージされる。したがって、ビットラインBLe<1>及びBLe<3>に連結されたセルがプログラムセルであれば、ビットラインBLe<1>及びBLe<3>はＶ１−Ｖｔの電位を保ち、ビットラインBLe<1>及びBLe<3>に連結されたセルが消去セルであれば、ビットラインBLe<1>及びBLe<3>の電位は段々低くなって低レベルを保つ。
【００２２】
４）ｔ３時点〜ｔ５時点：奇数番目のページバッファに連結されたセルのエバリュエーション
信号BSLe<0>が低レベルに遷移して印加されると、ビットラインBLe<0>及びBLe<2>の電位は、ビットラインBLe<0>及びBLe<2>に連結されたセルがプログラムセルの場合にはＶ１−Ｖｔの電位を保ち、ビットラインBLe<0>及びBLe<2>に連結されたセルが消去セルの場合にはＶ１−Ｖｔから段々減少して低レベルを保つ。したがって、ノードＳＯ１及びＳＯ３は、プログラムセルの場合には高レベルを保ち、消去セルの場合には電位が段々低くなって低レベルを保つ。
【００２３】
５）ｔ４時点〜ｔ６時点：偶数番目のページバッファに連結されたセルのエバリュエーション
信号BSLe<1>が低レベルに遷移して印加されると、ビットラインBLe<1>及びBLe<3>の電位は、ビットラインBLe<1>及びBLe<3>に連結されたセルがプログラムセルの場合にはＶ１−Ｖｔの電位を保ち、ビットラインBLe<1>及びBLe<3>に連結されたセルが消去セルの場合にはＶ１−Ｖｔから段々減少して低レベルを保つ。したがって、ノードＳＯ２及びＳＯ４は、プログラムセルの場合には高レベルを保ち、消去セルの場合には電位が段々低くなって低レベルを保つ。
【００２４】
６）ｔ５時点〜ｔ６時点：奇数番目のページバッファに連結されたセルのセンシング
信号BSLe<0>が印加される前に信号PRECHb<0>が高レベルで印加されると、第１ＰＭＯＳトランジスタＰ１０１及びＰ３０１がターンオフされ、信号BSLe<0>が第１電圧Ｖ１より低い第２電圧Ｖ２の電位で印加されると、第３ＮＭＯＳトランジスタＮ１０３及びＮ３０３がターンオンされる。こうすると、メモリセルがプログラムセルの場合、ビットラインBLe<0>及びBLe<2>の電位はＶ１−Ｖｔの電位を保ち、ノードＳＯ１及びＳＯ３の電位は高レベルを保つ。しかし、メモリセルが消去状態の場合、ビットラインBLe<0>及びBLe<2>の電位は段々減少して低レベルを保ち、ノードＳＯ１及びＳＯ３の電位は低レベルを保つ。そして、信号MLCH<0>が高レベルで印加されると、メモリセルがプログラムセルの場合、ノードＱ１０１及びＱ３０１は低レベルを保ち、これによりノードＱｂ１０１及びＱｂ３０１は高レベルを保つ。これは、メモリセルがプログラムセルの場合、ノードＳＯ１及びＳＯ３が高レベルを保って第６ＮＭＯＳトランジスタＮ１０６及びＮ３０６がターンオンされ、信号MLCH<0>によって第７ＮＭＯＳトランジスタＮ１０７及びＮ３０７がターンオンされてノードＱ１０１及びＱ３０１が低レベルを保つためである。これに反し、メモリセルが消去セルの場合、ノードＳＯ１及びＳＯ３が低レベルを保ち、ノードＱｂ１０１及びＱｂ３０１も低レベルを保つ。したがって、ノードＱｂ１０１及びＱｂ３０１の電位を検出してメモリセルの記憶状態をセンシングする。
【００２５】
７）ｔ６時点〜ｔ７時点：偶数番目のページバッファに連結されたセルのセンシング
信号BSLe<1>が印加される以前に信号PRECHb<1>が高レベルで印加されると、第１ＰＭＯＳトランジスタＰ２０１及びＰ４０１がターンオフされ、信号BSLe<1>が第１電圧Ｖ１より低い第２電圧Ｖ２の電位で印加されると、第３ＮＭＯＳトランジスタＮ２０３及びＮ４０３がターンオンされる。こうすると、メモリセルがプログラムセルの場合、ビットラインBLe<1>及びBLe<3>の電位はＶ１−Ｖｔの電位を保ち、ノードＳＯ２及びＳＯ４の電位は高レベルを保つ。しかし、メモリセルが消去状態の場合、ビットラインBLe<1>及びBLe<3>の電位はだんだん減少して低レベルを保ち、ノードＳＯ２及びＳＯ４の電位は低レベルを保つ。そして、信号MLCH<1>が高レベルで印加されると、メモリセルがプログラムセルの場合、ノードＱ２０１及びＱ４０１は低レベルを保ち、これによりノードＱｂ２０１及びＱｂ４０１は高レベルを保つ。これは、メモリセルがプログラムセルの場合、ノードＳＯ２及びＳＯ４が高レベルを保って第６ＮＭＯＳトランジスタＮ２０６及びＮ４０６がターンオンされ、信号MLCH<1>によって第７ＮＭＯＳトランジスタＮ２０７及びＮ４０７がターンオンされてノードＱ２０１及びＱ４０１が低レベルを保つためである。これに反し、メモリセルが消去セルの場合、ノードＳＯ２及びＳＯ４が低レベルを保ち、ノードＱｂ２０１及びＱｂ４０１も低レベルを保つ。したがって、ノードＱｂ２０１及びＱｂ４０１の電位を検出してメモリセルの記憶状態をセンシングする。
【００２６】
上述したように、信号DISCHe及びDISCHo、信号BSLe及びBSLo、信号ORECHb及び信号MLCHを分類して多数のページバッファを２つのグループに分け、これら信号の生成時点を調節して奇数番目のページバッファの動作と動作の間に偶数番目のページバッファを動作させることにより、ピーク電流を１／２に減少させる。これにより、パワーの減少による誤動作を予防することができる。
【００２７】
上述の実施例では、多数のページバッファを２つのグループに分割することを説明したが、これに限定されず、２つより多いグループに分割して動作させることが可能である。そうするためには、前記各信号を分割するグループの数だけ増やして生成すればよい。例えば、ページバッファを４つのグループに分割し、４つのグループ単位で順次異なる時点に駆動させると、ピーク電流を１／４に減少させることができる。
【図面の簡単な説明】
【００２８】
【図１】この発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の読出し方法を説明するためのフラッシュメモリ素子の一部分の概略構成図である。
【図２】この発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の読出し方法を説明するためのページバッファの構成回路図である。
【図３】この発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の読出し方法を説明するための動作タイミング波形図である。
【符号の説明】
【００２９】
１０  …  ページバッファコントローラ
１１〜１ｎ  …  ページバッファ
１００〜４００  …  ページバッファ
Ｎ１０１、Ｎ２０１、Ｎ３０１及びＮ４０１  …  第１ＮＭＯＳトランジスタ
Ｎ１０２、Ｎ２０２、Ｎ３０２及びＮ４０２  …  第２ＮＭＯＳトランジスタ
Ｎ１０３、Ｎ２０３、Ｎ３０３及びＮ４０３  …  第３ＮＭＯＳトランジスタ
Ｎ１０４、Ｎ２０４、Ｎ３０４及びＮ４０４  …  第４ＮＭＯＳトランジスタ
Ｎ１０５、Ｎ２０５、Ｎ３０５及びＮ４０５  …  第５ＮＭＯＳトランジスタ
Ｎ１０６、Ｎ２０６、Ｎ３０６及びＮ４０６  …  第６ＮＭＯＳトランジスタ
Ｎ１０７、Ｎ２０７、Ｎ３０７及びＮ４０７  …  第７ＮＭＯＳトランジスタ
Ｎ１０８、Ｎ２０８、Ｎ３０８及びＮ４０８  …  第８ＮＭＯＳトランジスタ
Ｐ１０１、Ｐ２０１、Ｐ３０１及びＰ４０１  …  第１ＰＭＯＳトランジスタ
１０１、２０１、３０１及び４０１  …  ラッチ
【図１】
2006147121.tif 000003
【図２】
2006147121.tif 000004
【図３】
2006147121.tif 000005