(57)【要約】      （修正有）【課題】ＬＳＩテスターのテスト用端子に接続されていない入出力端子が存在する場合であっても、入力モード時における、その入出力端子のレベルが安定し、出力モード時の貫通電流を低減させることができる終端抵抗回路を提供する。【解決手段】  ＬＳＩの信号ピンは入出力端子、入出力回路、終端抵抗回路とテスト用抵抗とを備えて構成されている。終端抵抗回路は、その信号線に接続されている終端抵抗と、その終端抵抗と直列に接続され、信号線と終端抵抗との接続を制御する第１制御スイッチとを備えている。テスト用抵抗は、終端抵抗に並列に接続されている。また、そのテスト抵抗と信号線と間には、その接続を制御する第２制御スイッチが備えられている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
テストモードでテストされる半導体集積回路であって、
信号線と、
終端抵抗と、
前記終端抵抗と前記信号線との接続を制御する第１制御スイッチと、
テスト抵抗と、
前記テスト抵抗と前記信号線との接続を制御する第２制御スイッチと、
を具備し、
前記第１制御スイッチは、前記テストモードでテスト開始信号に応答して前記終端抵抗と前記信号線との接続を禁止し、
前記第２制御スイッチは、前記テストモードで前記テスト開始信号に応答して前記テスト抵抗と前記信号線とを接続する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記テスト抵抗の抵抗値は、前記終端抵抗の抵抗値よりも大きい抵抗値であり、
前記テストモードで前記信号線に供給される信号レベルに応じて決定される
半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記テスト抵抗は、
前記信号線に接続される入出力端子が開放されているときの前記信号線の電位を特定し、かつ、前記入出力端子が開放されているときに前記信号線に供給される信号レベルに応じて、前記信号線から前記テスト抵抗に流れる電流を抑制する
半導体集積回路。
【請求項４】
請求項２または３に記載の半導体集積回路において、さらに、
前記信号線に接続される入出力バッファを備え、
前記信号線には、前記テストモード時に前記入出力バッファから前記信号レベルが供給され、
前記テスト抵抗は、前記信号レベルに応答して前記信号線から前記テスト抵抗に流れる電流を抑制する
半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、さらに、前記テスト開始信号を出力する制御回路を具備し、
前記制御回路は、前記テストモードと通常モードとを判断し、
前記通常モードから前記テストモードに切り替えるための切り替え命令を受信したときに前記テスト開始信号を生成して出力する
半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記制御回路は、前記テストモードから前記通常モードに切り替えるための通常モード切り替え命令を受信したときにテスト終了信号を生成し、
前記第１制御スイッチは、前記テスト終了信号に応答して前記終端抵抗と前記信号線とを接続し、
前記第２制御スイッチは、前記テスト開始信号に応答して前記テスト抵抗と前記信号線との接続を禁止する
半導体集積回路。
【請求項７】
請求項１から６の何れか１項に記載の半導体集積回路において、
前記終端抵抗は、第１抵抗と第２抵抗とを含み、
前記第１抵抗は、前記信号線と接地線との間に接続され、
前記第２抵抗は、前記信号線と電源線との間に接続され、
前記第１制御スイッチは、前記テスト開始信号に応答して前記第１抵抗と前記信号線との接続および前記第２抵抗と前記信号線との接続を禁止する
半導体集積回路。
【請求項８】
信号線と、終端抵抗と、前記終端抵抗と前記信号線との接続を制御する第１制御スイッチと、テスト抵抗と、前記テスト抵抗と前記信号線との接続を制御する第２制御スイッチとを具備し、テストモードでテストされる半導体集積回路のテスト方法であって、
（ａ）前記テストモードでテスト開始信号に応答して前記終端抵抗と前記信号線との接続を禁止するステップと、
（ｂ）前記テストモードで前記テスト開始信号に応答して前記テスト抵抗と前記信号線とを接続するステップ
を具備する半導体集積回路のテスト方法。
【請求項９】
請求項８に記載の半導体集積回路のテスト方法において、
前記（ｂ）ステップは、
前記テスト抵抗として、前記終端抵抗の抵抗値に比較して大きい抵抗値であり、前記信号線に供給される信号レベルに応じて決定される抵抗値であるテスト抵抗を使用するステップ
を具備する半導体集積回路のテスト方法。
【請求項１０】
請求項８に記載の半導体集積回路のテスト方法において、
前記（ｂ）ステップは、
前記テスト抵抗として、
前記終端抵抗の抵抗値に比較して大きい抵抗値であり、前記入出力端子が開放されているときの前記信号線の電位を特定し、かつ、前記入出力端子が開放されているときに前記信号線に供給される信号レベルに対応して前記信号線から前記テスト抵抗を介して流れる電流を抑制する抵抗値であるテスト抵抗を使用するステップ
を具備する半導体集積回路のテスト方法。
【請求項１１】
請求項９または１０に記載の半導体集積回路のテスト方法において、さらに、
（ｃ）テストモードと通常モードとを判断するステップと、
（ｄ）前記通常モードから前記テストモードに切り替えるための切り替え命令を受信したときに前記テスト開始信号を生成して出力するステップ
を具備する半導体集積回路のテスト方法。
【請求項１２】
請求項１１に記載の半導体集積回路のテスト方法において、さらに、
（ｅ）前記テストモードから前記通常モードに切り替えるための通常モード切り替え命令を受信したときにテスト終了信号を生成するステップと、
（ｆ）前記テスト終了信号に応答して前記終端抵抗と前記信号線とを接続するステップと、
（ｇ）前記テスト終了信号に応答して前記テスト抵抗と前記信号線との接続を禁止するステップ
を具備する半導体集積回路のテスト方法。
【請求項１３】
請求項８から１２の何れか１項に記載の半導体集積回路のテスト方法において、
前記終端抵抗は、第１抵抗と第２抵抗とを含み、
前記（ａ）ステップは、
前記テスト開始信号に応答して前記第１抵抗と前記信号線との接続を禁止するステップと、
前記テスト開始信号に応答して前記第２抵抗と前記信号線との接続を禁止するステップ
を具備する半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に終端抵抗回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴って、数多くの入出力端子を備えたＬＳＩ（以下、大規模ＬＳＩと呼ぶ。）が製造されてきている。製造されたＬＳＩが正常に動作することを確認するために、ＬＳＩテスターを使用したＬＳＩテストが行われている。ＬＳＩテスターは、テスト用端子を備え、そのテスト用端子にＬＳＩの入出力端子を接続してＬＳＩテストが行われている。
【０００３】
一般的に、ＬＳＩの入出力端子には終端抵抗が備えられている。特に、最近のＬＳＩではチップ上に終端抵抗が採用されている（例えば、非特許文献１参照。）。図１は、上記非特許文献１に記載されているテブナン終端抵抗を備えた入出力回路の構成を示す回路図である。図１に示されている入出力回路は、ＤＤＲ−２規格に対応して構成されている。図１に示されている入出力回路では、伝送線路の特性インピーダンスに応じて、低抵抗で、かつ、異なる抵抗値（例えば７５Ω、１００Ω）のテブナン終端抵抗を２組備えている。
【０００４】
図１に示されている入出力回路において、上述のＬＳＩテストを実行する場合、スイッチＳＷ１およびスイッチＳＷ２を開いてから、ＬＳＩテストが実行されている。テスト対象のＬＳＩの入出力端子が少数の場合、その入出力端子の全てをテスト用端子に接続することができる。しかし、テストの対象が大規模ＬＳＩである場合、その大規模ＬＳＩの入出力端子数がＬＳＩテスターのテスト用端子の数を超えてしまうことがある。この場合、ＬＳＩテストを複数回に分けて行うことにより、すべての入出力端子のテストを行う必要がある。そのため大規模ＬＳＩには、テスト用端子に接続されずＬＳＩテスターでは制御することができない入出力端子が存在してしまうことになる。
【０００５】
テスト用端子に接続されていない入出力端子は、入出力回路が入力モードになってテストが実行されている場合に、その信号レベルが不定になってしまう。入力モードにおける入出力端子のレベルを安定させるために、テブナン終端抵抗を構成する抵抗のどちらか一方（例えば、図１に示されているＶｓｓ側の抵抗Ｒｖａｌ１）を接続した場合、入出力回路が出力モードになった時に、その抵抗を介して多量の貫通電流が流れてしまい、消費電流が大幅に増大してしまう。
【０００６】
大規模ＬＳＩをテストする場合に、テスト用端子に接続されていない入出力端子をなくすためには、その大規模ＬＳＩの入出力端子の数に対応するだけのテスト用端子を備えるＬＳＩテスターを構成する必要がある。しかしながら、そのようなＬＳＩテスターを備えるには莫大なコストがかかってしまう。
【０００７】
ＬＳＩテストを行う場合に、ＬＳＩテスターのテスト用端子に接続されていない入出力端子が存在する場合であっても、入力モード時における、その入出力端子のレベルが安定し、かつ、出力モード時の貫通電流を低減させることができる技術が望まれている。
【０００８】
【非特許文献１】ＤＤＲ−２  ＳＤＲＡＭ  Ｔｅｃｎｏｌｏｇｙ  ａｎｄ  Ｄｅｓｉｎｇ  Ｔｒｅｎｄｓ  （ＤｅｓｉｇｎＣｏｎ  ２００３）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、ＬＳＩテスターのテスト用端子に接続されていない入出力端子が存在する場合であっても、入力モード時における、その入出力端子のレベルが安定し、かつ、出力モード時の貫通電流を低減させることができる終端抵抗回路を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
上記課題を解決するために、半導体集積回路の入出力回路（１０）を以下のように構成する。この入出力回路（１０）は、ＬＳＩの信号ピンである入出力端子（Ｔ１）と、その入出力端子（Ｔ１）に接続されている信号線（５）を備えている。さらに、その入出力回路（１０）は、終端抵抗回路（１）を備えて構成されている。終端抵抗回路（１）は、その信号線（５）に接続されている終端抵抗（Ｒ２、Ｒ３）と、その終端抵抗（Ｒ２、Ｒ３）と信号線（５）との間に接続され、信号線（５）と終端抵抗（Ｒ２、Ｒ３）との接続を制御する第１制御スイッチ（ＳＷ１、ＳＷ２）とを備えている。また終端抵抗回路（１）は、テスト用抵抗（Ｒ１）を備えている。そのテスト用抵抗（Ｒ１）は、信号線（５）と設置線との間に接続されている。さらに、そのテスト抵抗と信号線と間には、その接続を制御する第２制御スイッチ（ＳＷ１）が備えられている。
その入力回路（１０）において、ＬＳＩテスト開始時には、テスト開始信号が供給される。このとき、その第１制御スイッチ（ＳＷ１、ＳＷ２）は、テスト開始信号に応答して前記終端抵抗と前記信号線との接続を禁止する。同時に、前記第２制御スイッチ（ＳＷ１）は、前記テスト開始信号に応答して前記テスト抵抗（Ｒ３）と前記信号線（５）とを接続する。
【００１２】
このとき、そのテスト抵抗は、終端抵抗の抵抗値に比較して大きい抵抗値であることが望ましい。さらに望ましくは、入出力端子（Ｔ１）が開放されているときには、信号線（５）の電位を特定することができると同時に、入出力端子（Ｔ１）が開放されているときに、テスト抵抗の後段に備えられている入出力バッファ（２）から信号線に供給される信号レベルに対応して、その信号線（５）からテスト抵抗（Ｒ１）を介して流れる電流を抑制する抵抗であるとよい。
【００１３】
これによって、そのテスト用抵抗は、入出力端子が開放されているとき（入出力端子がオープンピンの状態のとき）にプルダウン抵抗として作用して信号線５のレベルを安定させ、かつ、そのときに、入出力バッファから流れる電流を抑止できる。
【発明の効果】
【００１４】
本発明のよると、ＬＳＩテスト時に、ＬＳＩテスターのテスト用端子に接続されていない入出力端子が存在する場合であっても、入力モード時における、その入出力端子のレベルが安定させることができる。また、その場合に、出力モード時の貫通電流を低減させることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、図面を参照して本発明を実施するための形態について説明を行う。図２は、本発明の終端抵抗回路１を備える入出力回路１０である。図２に示されている入出力端子Ｔ１は、ＬＳＩの入出力ピンの一つを示しているものとする。また、以下の実施の形態において、その入出力回路１０を搭載する半導体装置がメモリインターフェースとして使用される場合を例に説明を行う。なお、これは、本発明の終端抵抗回路を備える入出力回路を搭載する半導体装置の構成を限定するものではない。
【００１６】
図２を参照すると、その入出力回路１０は、終端抵抗回路１と、入出力バッファ回路３と、制御回路４と、入出力端子Ｔ１とを含んで構成されている。入出力バッファ回路３は、第１バッファ２１と第２バッファ２２とによって構成され、第１バッファ２１の出力端は第３ノードＮ３を介して第２バッファ２２の入力および入出力端子Ｔ１に接続されている。ＬＳＩ使用時に入出力端子Ｔ１を介して入力される入力信号は、信号線５を伝送して入出力バッファ回路３に供給される。また、入出力バッファ回路３から出力される出力信号は、その信号線５を伝送して入出力端子Ｔ１に供給される。
【００１７】
終端抵抗回路１は、本発明の終端抵抗回路である。図２を参照すると、終端抵抗回路１は、テブナン終端抵抗回路２と、テスト用抵抗Ｒ１と、テスト用スイッチＳＷ１とを含んで構成されている。また、そのテブナン終端抵抗回路２は、テブナン第１抵抗Ｒ２と、テブナン第１スイッチＳＷ２と、テブナン第２抵抗Ｒ３と、テブナン第２スイッチＳＷ３とを備えている。
【００１８】
テスト用抵抗Ｒ１は、入出力端子Ｔ１接続される信号線５の電位を特定するための抵抗である。図２に示されているように、テスト用抵抗Ｒ１は、テスト用スイッチＳＷ１に接続されている。そのテスト用スイッチＳＷ１は、第１ノードＮ１とテスト用抵抗Ｒ１との間に接続され、第１制御信号Ｓ１に応答してテスト用抵抗Ｒ１と信号線５との接続を制御している。このテスト用抵抗Ｒ１の抵抗値は、入出力端子Ｔ１が開放されているとき（入出力端子Ｔ１がオープンピンの状態のとき）にプルダウン抵抗として作用して信号線５のレベルを安定させ、かつ、そのときに、第１バッファ２１から流れる電流を抑止できる程度に十分な抵抗値であることが好ましい。特にＤＤＲ−II規格では、テブナン第１抵抗Ｒ２（または、テブナン第２抵抗Ｒ３）の抵抗値が７５Ωや１５０オームなど低抵抗値で規格されているので、その値の２０〜３００倍程度の抵抗値であることが好ましい。
【００１９】
つまり、入出力端子Ｔ１が双方向の端子であるため、入出力端子Ｔ１を入力端子として見たときには、テスト用抵抗Ｒ１が、プルダウン抵抗として作用し、入出力端子Ｔ１を出力端子として見たときには、テスト用抵抗Ｒ１によって、信号線５がハイインピーダンスであるように作用するような抵抗値であればよい。以下に述べる本実施形態においては、テスト用抵抗Ｒ１は、数ＫΩの抵抗値を有する抵抗で構成されている場合を例に説明を行う。
【００２０】
テブナン第１スイッチＳＷ２は、入力される第２制御信号Ｓ２に応答して信号線５とテブナン第１抵抗Ｒ２との接続を制御する制御スイッチである。同様に、テブナン第２スイッチＳＷ３は、入力される第３制御信号Ｓ３に応答して信号線５とテブナン第２抵抗Ｒ３との接続を制御している。図２に示されているように、テブナン第１スイッチＳＷ２は、第２ノードＮ２とテブナン第１抵抗Ｒ２との間に接続されている。また、テブナン第２スイッチＳＷ３は、第２ノードＮ２とテブナン第２抵抗Ｒ３との間に接続されている。また、以下に述べる本実施形態において、テブナン第１抵抗Ｒ２の抵抗値およびテブナン第２抵抗Ｒ３の抵抗値は、ＤＤＲ−II規格に対応している値（例えば７５Ω）である場合を例に説明を行う。
【００２１】
制御回路４は、上述の制御信号（Ｓ１〜Ｓ３）を出力する制御回路である。制御回路４は、外部から供給されるモード切り替え命令に応答して、そのＬＳＩがテストモードであるのか通常モードであるのかを判断している。例えば、現在のモードをテストモードと判断した場合、そのモードに対応する制御信号（テスト開始信号）を出力している。終端抵抗回路１は、制御回路４から出力される制御信号に基づいて、テスト用抵抗Ｒ１、テブナン第１抵抗Ｒ２およびテブナン第２抵抗Ｒ３と信号線５との接続状態を切り替えている。例えば、テブナン第１スイッチＳＷ２とテブナン第２スイッチＳＷ３とがＰチャネルＭＯＳトランジスタで構成され、テスト用スイッチＳＷ１がＮチャネルＭＯＳトランジスタで構成されている場合、各々の制御信号（Ｓ１〜Ｓ３）にテスト開始信号としてＨｉｇｈレベルを供給することで、終端抵抗回路１をテストモード状態にすることができる。
【００２２】
図３は、本実施の形態の入出力回路１０のＬＳＩテスト時の接続状態を示す回路図である。制御回路４は、ＬＳＩテスト時にテスト開始信号を生成し、テスト開始信号となる制御信号（Ｓ１〜Ｓ３）を出力する。図３に示されているように、制御回路４は、ＬＳＩテスト時においては、テスト開始信号としての第２制御信号Ｓ２および第３制御信号Ｓ３によって、テブナン第１スイッチＳＷ２とテブナン第２スイッチＳＷ３とを開いた状態し、第１制御信号Ｓ１によって、テスト用スイッチＳＷ１を閉じた状態にする。そのため、入出力端子Ｔ１とテスト用抵抗Ｒ１とが第１ノードＮ１を介して接続され、また、入出力端子Ｔ１と第１バッファ２１および第２バッファ２２とが第３ノードＮ３を介して接続されるような接続状態になる。従って、テスト用抵抗Ｒ１は、ＬＳＩテスト時に第１ノードＮ１と接地線ＧＮＤとの間に接続されることになる。
【００２３】
このとき、ＬＳＩテスター（図示されず）が備えているテスト用端子と入出力端子Ｔ１とが接続されていないとする。ＬＳＩテストに使用するＬＳＩテストパターンによって、入出力端子Ｔ１は入力ピンとして作用する場合と出力ピンとして作用する場合がある。終端抵抗回路１は、入出力端子Ｔ１が入力ピンであるとしてＬＳＩテストが行われているにもかかわらず、上記のように入出力端子Ｔ１がテスト用端子に接続されていない場合でも、テスト用抵抗Ｒ１を接続することで信号線５のレベルがグランドレベルとなる。したがって、終端抵抗回路１は、信号線５に接続されたテスト用抵抗Ｒ１によって信号線５のレベルを安定させている。また、入出力端子Ｔ１が出力ピンであるとしてＬＳＩテストが行われている場合、テスト用抵抗Ｒ１と信号線５とを接続することで終端抵抗回路１は、第１バッファ２１からの電流が接地線に流れることを抑止している。
【００２４】
図４は、本実施の形態の入出力回路１０の通常動作時の接続状態を示す回路図である。制御回路４は、テストモードから通常モードに切り替わったことに応答して、テスト終了信号を生成し、テスト終了信号となる制御信号（Ｓ１〜Ｓ３）を出力する。図４に示されているように、終端抵抗回路１は、通常動作時には、制御回路４から出力されるテスト終了信号としての第２制御信号Ｓ２、第３制御信号Ｓ３に応答してテブナン第１スイッチＳＷ２およびテブナン第２スイッチＳＷ３を閉じる。このときテスト用スイッチＳＷ１は、第１制御信号Ｓ１に応答して開くことでテスト用抵抗Ｒ１と信号線５との接続を遮断する。テブナン第１スイッチＳＷ２とテブナン第２スイッチＳＷ３が閉じることで、テブナン終端抵抗回路２は通常のテブナン終端抵抗を構成している。そのときにテスト用抵抗Ｒ１と信号線５とは接続されていないので、入出力回路１０は上記のＤＤＲ−II規格に対応する終端抵抗回路１を構成することができる。
【００２５】
図５は、本実施の形態の入出力回路１０の他の構成を示す回路図である。図５を参照すると、他の構成における入出力回路１０は、終端抵抗回路１と、入出力バッファ回路３と、制御回路４と、入出力端子Ｔ１とを含んでいる。図５に示されているように、その終端抵抗回路１は、テブナン終端抵抗回路２と、テスト用抵抗Ｒ４と、テスト用スイッチＳＷ４とを含んで構成されている。図５に示される入出力回路１０は、テストモード時に第１制御信号Ｓ１に応答してテスト用スイッチＳＷ４を閉じている。それによってテスト用抵抗Ｒ４は、ＬＳＩテストのときの信号線５のレベルを電源側に固定している。それによって、入出力端子Ｔ１がテスト用端子に接続されていないときに、入出力端子Ｔ１が入力ピンであるとしてＬＳＩテストが行われている場合に、信号線５のレベルを電源側のレベルに合わせることができる。
【００２６】
ＬＳＩの入出力回路１０に備えられた終端抵抗を、上記のような構成にすることで、ＬＳＩテスト時に入出力端子がＬＳＩテスターに接続されていないときであっても信号線５
のレベルを安定させることができる。また、入出力端子Ｔ１が出力ピンであるとしてテストが行われているときには、出力インピーダンスのほうがテスト用抵抗Ｒ１抵抗値に比較して大幅に低いので、テブナン終端抵抗回路２からはテスト用抵抗Ｒ１が接続されていないように作用する。
【００２７】
テスト用抵抗Ｒ１（またはテスト用抵抗Ｒ４）を備えることによって、入出力回路が、入力モードと出力モードが複雑に切り替わるときでも、出力モード時にはテブナン第１抵抗Ｒ２、テブナン第２抵抗Ｒ３ともにオフ状態にし、入力モード時にはテブナン第１抵抗Ｒ２をオン状態にし、テブナン第２抵抗Ｒ３をオフ状態にするという複雑な制御を行う必要がなくなる。したがって、複雑なテストパターンを用いることなくＬＳＩテストを行うことができ、ＬＳＩテストに費やす時間を短縮することもでき、ＬＳＩテストのコストを低減させることが可能になる。また、テストプログラムの作成に係る時間も短縮できる。
【００２８】
さらに、テスト用抵抗Ｒ１を備えることで、テブナン終端抵抗回路２から余分な電流が流れ出してしまうことを防止しているので、ＬＳＩテストに係る消費電力を低減させることが可能になる。また、大規模ＬＳＩの全ての入出力端子Ｔ１をテスト用端子に接続させることが可能なＬＳＩテスターは高価であるが、そのようなＬＳＩテスターを用意する必要が無いのでコストを大幅に削減することが可能である。また、そのようなＬＳＩテスター（大規模ＬＳＩの全ての入出力端子Ｔ１をテスト用端子に接続させることが可能なＬＳＩテスター）でＬＳＩテストを行う場合であっても、本発明の終端抵抗回路１は、そのテスト動作に対して影響を与えることがない。したがって、どのようなＬＳＩテスターを使用しても適切なテスト結果を得ることができる。
【００２９】
なお、以上述べてきた実施の形態において、終端抵抗回路１に備えられたテブナン終端抵抗回路２が１つのテブナン抵抗で構成されている場合を説明してきたが、これは、本発明におけるテブナン終端抵抗回路２の構成を限定するものではない。例えば、テブナン終端抵抗回路２を図１に示されるような回路構成にした場合であっても、本願発明は十分にその効果を発揮することが可能である。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来の入出力回路の構成を示す回路図である。
【図２】図２は、本実施の形態の入出力回路１０の構成を示す回路図である。
【図３】図３は、本実施の形態の入出力回路１０のＬＳＩテスト時の構成を示す回路図である。
【図４】図４は、本実施の形態の入出力回路１０の通常動作時の構成を示す回路図である。
【図５】図５は、本実施の形態の入出力回路１０の他の構成を示す回路図である。
【符号の説明】
【００３１】
１０…入出力回路
１…終端抵抗回路
２…テブナン
３…入出力バッファ回路
４…制御回路
５…信号線
２１…第１バッファ
２２…第２バッファ
Ｒ１…テスト用抵抗
Ｒ２…テブナン第１抵抗
Ｒ３…テブナン第２抵抗
Ｒ４…テスト用抵抗
ＳＷ１…テスト用スイッチ
ＳＷ２…テブナン第１スイッチ
ＳＷ３…テブナン第２スイッチ
ＳＷ４…テスト用スイッチ
Ｔ１…入出力端子
Ｎ１…第１ノード
Ｎ２…第２ノード
Ｎ３…第３ノード
Ｓ１…第１制御信号
Ｓ２…第２制御信号
Ｓ３…第３制御信号
【図１】
2006162295.tif 000003
【図２】
2006162295.tif 000004
【図３】
2006162295.tif 000005
【図４】
2006162295.tif 000006
【図５】
2006162295.tif 000007