(57)【要約】【課題】基準電圧の立ち上げ時間を短縮できる半導体集積回路を提供する。【解決手段】半導体集積回路は、電源１３と、基準電圧ＶＲＥＦを生成する基準電圧発生回路１１と、前記電源１３と出力端子１２との間に設けられ、その動作電流により前記基準電圧の電圧値を上昇させて前記出力端子に出力するトリガ回路１４とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電源と、
基準電圧を生成する基準電圧発生回路と、
前記電源と出力端子との間に設けられ、その動作電流により前記基準電圧の電圧値を上昇させて前記出力端子に出力するトリガ回路とを具備すること
を特徴とする半導体集積回路。
【請求項２】
前記トリガ回路は、電流経路の一端が前記電源に接続され、他端が前記出力端子に接続されたトランジスタと、
入力されたトリガ信号を反転して前記トランジスタの制御端子に出力するインバータ回路とを備えること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第１電源と、
第２電源と、
基準電圧を出力端子に出力する基準電圧発生回路と、
前記基準電圧発生回路が動作する際に前記基準電圧の近傍の一定レベルの電圧を前記出力端子に出力するリミッタ回路と、前記基準電圧発生回路が動作する際に前記第１電源と前記リミッタ回路との間および前記第２電源と前記リミッタ回路との間を導通させるスイッチ回路とを備えるトリガ回路とを具備すること
を特徴とする半導体集積回路。
【請求項４】
前記リミッタ回路は、前記出力端子と前記スイッチ回路との間にダイオード接続された複数のトランジスタを備えること
を特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記一定レベルの電圧の電圧値は、
前記複数のトランジスタ閾値電圧×前記トランジスタの個数、
により決定されること
を特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、例えば、電源アナログ回路の基準電圧源等に使用されるものである。
【背景技術】
【０００２】
従来より、例えば、レギュレータ電圧検知回路や電流制限比較回路等の基準電圧源として、バンドギャップ回路が広く使われている（例えば、特許文献１参照）。このバンドギャップ回路（基準電圧発生回路）から出力される基準電圧（ＶＲＥＦ）の出力レベルは、通常動作時において、例えば、１．２５Ｖ程度に安定して出力されることが要求される。ただし、ここでは、基準電圧源に外部から供給する電源電圧が、例えば、２．７Ｖ〜３．６Ｖ程度であることを前提としている。
【０００３】
しかし、上記基準電圧（ＶＲＥＦ）が、所望の出力レベル（１．２５Ｖ程度）にまで立ち上がるためには、例えば、数１００μｓ程度の相当の立ち上げ時間が必要であるという問題があった。
【０００４】
さらに、電源電圧の電圧値の変動を考慮する必要もあるため、基準電圧が安定するまでの期間として相当のマージンを取らざるを得えないという問題があった。
【０００５】
上記のように従来の半導体集積回路では、基準電圧の立ち上げ時間が増大するという事情があった。
【特許文献１】特開２００２−９９３３６号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は上記のような事情に鑑みて、基準電圧の立ち上げ時間を短縮できる半導体集積回路を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、電源と、基準電圧を生成する基準電圧発生回路と、前記電源と出力端子との間に設けられ、その動作電流により前記基準電圧の電圧値を上昇させて前記出力端子に出力するトリガ回路とを具備する半導体集積回路を提供できる。
【０００８】
この発明の一態様によれば、第１電源と、第２電源と、基準電圧を出力端子に出力する基準電圧発生回路と、前記基準電圧発生回路が動作する際に前記基準電圧の近傍の一定レベルの電圧を出力端子に出力するリミッタ回路と、前記基準電圧発生回路が動作する際に前記第１電源と前記リミッタ回路との間および前記第２電源と前記リミッタ回路との間を導通させるスイッチ回路とを備えるトリガ回路とを具備する半導体集積回路を提供できる。
【発明の効果】
【０００９】
この発明によれば、基準電圧の立ち上げ時間を短縮できる半導体集積回路が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体集積回路について、図１及び図２を用いて説明する。図１は、この実施形態に係る半導体集積回路を模式的に示す回路図である。図２は、この実施形態に係る半導体集積回路の基準電圧を示すタイミングチャート図である。
【００１２】
図示するように、この実施形態に係る半導体集積回路は、バンドギャップ回路（基準電圧発生回路）１１、電源１３、およびトリガ回路１４を備えている。
【００１３】
バンドギャップ回路（基準電圧発生回路）１１は、出力端子１２に基準電圧ＶＲＥＦを出力するように構成されている。上記基準電圧ＶＲＥＦの電圧値は、例えば、１．２５Ｖ程度である。
【００１４】
電源１３は、バンドギャップ回路１１の外部から、出力端子１２に電源電圧を供給するように構成されている。この電源１３の電源電圧の値は、基準電圧ＶＲＥＦの電圧値（１．２５Ｖ程度）よりも大きく、例えば、２．７Ｖ〜３．６Ｖ程度である。
【００１５】
トリガ回路１４は、基準電圧ＶＲＥＦを強制的に立ち上げるように、電源１３と出力端子１２との間に設けられている。このトリガ回路１４は、インバータ回路１５およびプルアップ用のＰＭＯＳトランジスタＰ１を備えている。
【００１６】
インバータ回路１５は、トリガ回路１４に入力されたトリガ信号Ｉ１を反転して、トランジスタＰ１に出力する。
【００１７】
ＰＭＯＳトランジスタＰ１は、その動作電流を利用して基準電圧ＶＲＥＦを強制的に立ち上げるもので、ゲートはインバータ回路１５の出力に接続され、ソースは電源１３に接続され、ドレインは出力端子１２に接続されている。
【００１８】
次に、この実施形態に係る半導体集積回路の動作について、図２に示すタイミングチャート図を参照して説明する。
【００１９】
まず、時刻ｔ１の際に、バンドギャップ回路１１から出力電圧が出力されると同時に、トリガ信号Ｉ１をトリガ回路１４に発信する。そして、インバータ回路１５により反転されたトリガ信号がトランジスタＰ１のゲートに入力されると、このトランジスタＰ１はオンする。そして、トランジスタＰ１の動作電流によって、強制的に電圧が立ち上げられた基準電圧ＶＲＥＦが出力端子１２から出力される。
【００２０】
続いて、時刻ｔ１〜時刻ｔ２（トリガ時間ΔＴ１）間、トランジスタＰ１をオンさせて、基準電圧ＶＲＥＦの電圧値を上昇させる。ここで、このトリガ時間ΔＴ１は、例えば、トランジスタＰ１の電流駆動能力等を考慮して、あらかじめ設定された時間である。
【００２１】
続いて、時刻ｔ２の際に、トリガ信号Ｉ１の発信を止め、トランジスタＰ１をオフさせる。そして、基準電圧ＶＲＥＦをバンドギャップ回路１１からの出力電圧のみとし、基準電圧ＶＲＥＦの電圧を緩やかに上昇させる。
【００２２】
続いて、時刻ｔ２〜時刻ｔ３（マージン時間ΔＴ２）間、電源１３による電源電圧の変動を考慮して、この状態を保持する。
【００２３】
結果、時刻ｔ３の際に、出力端子１２から所望の電圧値（１．２５Ｖ程度）の基準電圧ＶＲＥＦを出力する。
【００２４】
上記のように、この実施形態に係る半導体集積回路は、電源１３と出力端子１２と間に基準電圧ＶＲＥＦを強制的に立ち上げるトリガ回路１４が設けられている。即ち、トリガ時間ΔＴ１の間、トランジスタＰ１をオンさせて、その動作電流により基準電圧ＶＲＥＦの電圧値を上昇させ、所望の基準電圧値（１．２５Ｖ程度）近傍まで強制的に立ち上げることができる。
【００２５】
そのため、図２中の破線１６に示すバンドギャップ回路１１のみにより基準電圧ＶＲＥＦの電圧値を上昇させる場合に比べ、基準電圧ＶＲＥＦの立ち上げ時間を短縮できる点で有利である。その結果、所望の出力レベルに安定するための時間（トリガ時間ΔＴ１＋マージン時間ΔＴ２）を、例えば、数１０μｓ程度に短縮できる。
【００２６】
また、上記トリガ回路１４は、インバータ回路１５とトランジスタＰ１のみで構成されているため、微細化に対して有利である。
【００２７】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路について、図３及び図４を用いて説明する。図３は、この実施形態に係る半導体集積回路を模式的に示す回路図である。図４は、この実施形態に係る半導体集積回路の基準電圧を示すタイミングチャート図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００２８】
図示するように、この実施形態に係る半導体集積回路は、電源１３と接地電源ＧＮＤとの間に設けられ、上記トリガ時間ΔＴ１、マージン時間ΔＴ２を短縮するように構成されたトリガ回路２０を備えている点で、上記第１の実施形態と相違している。
【００２９】
このトリガ回路２０は、リミッタ回路２１およびスイッチ回路２２を備えている。
【００３０】
リミッタ回路２１は、出力端子１２に基準電圧ＶＲＥＦの近傍の一定電圧レベルの電圧を出力するように構成され、出力端子１２とスイッチ回路２２と間にダイオード接続されたＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２を備えている。
【００３１】
ＮＭＯＳトランジスタＮ１のゲートおよびドレインは、出力端子１２に接続されている。ＮＭＯＳトランジスタＮ２のゲートおよびドレインは、ＮＭＯＳトランジスタＮ１のソースに接続され、ソースはスイッチ回路２２に接続されている。
【００３２】
スイッチ回路２２は、電源１３と出力端子１２との間、および接地電源ＧＮＤとリミッタ回路２１との間のオン／オフを制御するように構成され、インバータ回路１５、スイッチ用のＮＭＯＳトランジスタＮ３、プルアップ用のＰＭＯＳトランジスタＰ１を備えている。
【００３３】
インバータ回路１５の入力端はトランジスタＮ３のゲートに接続され、出力端はトランジスタＰ１のゲートに接続され、トリガ信号Ｉ２を反転してトランジスタＰ１に出力する。
【００３４】
スイッチ用のＮＭＯＳトラジスタＮ３のソースは接地電源ＧＮＤに接続され、ドレインはトランジスタＮ２のソースに接続され、トリガ信号Ｉ２が入力された際にリミッタ回路２１と接地電源ＧＮＤを導通させる。
【００３５】
プルアップ用のＰＭＯＳトラジスタＰ１のソースは電源１３に接続され、ドレインは出力端子１２に接続され、反転されたトリガ信号Ｉ２が入力された際にリミッタ回路２１と電源１３とを導通させると共にその動作電流によって基準電圧ＶＲＥＦを強制的に立ち上げる。
【００３６】
尚、上記プルアップ用のトランジスタＰ１の電流駆動能力ＩＰ１が、ダイオード接続されたトランジスタＮ１、Ｎ２の電流駆動能力の合計（ＩＮ１＋ＩＮ２）よりも小さくなるように（電流駆動能力ＩＰ１＜電流駆動能力（ＩＮ１＋ＩＮ２））構成する必要がある。この場合には、例えば、トランジスタＮ１、Ｎ２、Ｐ１のゲート幅等のディメンジョンを選択して、トランジスタＮ１、Ｎ２、Ｐ１の電流駆動能力を制御する必要がある。
【００３７】
次に、この実施形態に半導体集積回路の動作について、図４に示すタイミングチャート図を参照して説明する。
【００３８】
まず、時刻ｔ１の際に、バンドギャップ回路１１から出力電圧が出力端子１２に出力されると同時に、トリガ信号Ｉ２をトリガ回路２０に発信する。このトリガ信号Ｉ２がトランジスタＮ３のゲートに入力されるとトランジスタＮ３はオンしてリミッタ回路２１と接地電源ＧＮＤ間が導通すると共に、反転されたトリガ信号Ｉ２がトランジスタＰ１のゲートに入力されるとトランジスタＮ３はオンしてリミッタ回路２１と接地電源ＧＮＤ間が導通する。
【００３９】
そのため、トランジスタＰ１の動作電流により基準電圧ＶＲＥＦの電圧値が強制的に立ち上げられると共に、リミッタ回路２１が発生する一定レベルの電圧値が基準電圧ＶＲＥＦとして出力端子１２に出力される。
【００４０】
ここで、上記一定レベルの電圧値（接地電源ＧＮＤ−出力端子１２間）は、
トランジスタＮ１、Ｎ２の閾値電圧Ｖth×そのトランジスタ数、により決定される。
【００４１】
本例の場合、例えば、トランジスタＮ１、Ｎ２が等しく、それぞれ閾値電圧Ｖthを０．６Ｖとした場合には、一定レベルの電圧値は、
０．６Ｖ×２（個）＝１．２Ｖ程度、となる。
【００４２】
続いて、時刻ｔ１〜時刻ｔ２（トリガ時間ΔＴ１）間、トランジスタＰ１、Ｎ１、Ｎ２をオンさせて、基準電圧ＶＲＥＦの電圧値を上昇させる。ここで、このトリガ時間ΔＴ１は、例えば、トランジスタＰ１、Ｎ１、Ｎ２の電流駆動能力ＩＰ１等を考慮して、あらかじめ設定された時間である。
【００４３】
ここで、トリガ時間ΔＴ１中に、電源１３の電位変動によって、電源電圧値が基準電圧値よりも大きく（電源電圧値＞ＶＲＥＦ）となった場合であっても、上記一定レベルの電圧値（１．２Ｖ程度）によって、ダイオード接続されたトランジスタＮ１、Ｎ２がオンとなる。そのため、電源電圧の変動を受けること無く、一定レベルの電圧値を出力端子１２に得ることができる。結果、以後のマージン時間ΔＴ２を短縮している。
【００４４】
続いて、時刻ｔ２の際に、トリガ信号Ｉ２の発信を止め、トランジスタＰ１、Ｎ１、Ｎ２をオフさせる。
【００４５】
続いて、時刻ｔ２〜時刻ｔ３（マージン時間ΔＴ２）間、電源１３による電源電圧の変動を考慮して、この状態を保持する。
【００４６】
結果、時刻ｔ３の際に、出力端子１２から所望の電圧値（１．２５Ｖ程度）の基準電圧ＶＲＥＦを出力する。
【００４７】
上記のような構成によれば、上記第１の実施形態と同様の効果が得られる。
【００４８】
さらに、この実施形態に係る半導体集積回路は、電源１３と接地電源ＧＮＤとの間に出力端子１２を介して、トリガ回路２０を備えている。このトリガ回路２０は、時刻ｔ１の際に、トランジスタＮ１、Ｎ２の閾値電圧Ｖth×そのトランジスタ数により決される一定レベルの電圧を出力端子１２に出力する。
【００４９】
そのため、バンドギャップ回路１１の動作と共に、上記一定レベルの電圧値を得ることができ、所望の電圧値のごく近傍の電圧値が出力端子１２から出力できるため、トリガ時間ΔＴ１をさらに短縮できる点で有利である。
【００５０】
ここで、図４中の破線２５−１に示すように、上記第１の実施形態に係る半導体集積回路のトリガ時間ΔＴ１が長すぎる場合には、所望の電圧値(１．２５Ｖ)を超えて電源１３の電源電圧値(２．７Ｖ〜３．６Ｖ)にまで上昇してしまうため、所望の電圧値に下がるまでの相当の時間が必要である。一方、破線２５−２に示すように、上記第１の実施形態に係る半導体集積回路のトリガ時間ΔＴ１が短すぎる場合には、所望の電圧値よりも低いため、バンドギャップ回路１１のみの出力電圧によって所望の電圧値に上昇するまで待たなくてはならず、相当の時間が必要である。
【００５１】
そして、このトリガ時間ΔＴ１は、例えば、トランジスタＰ１の電流駆動能力等を考慮して、あらかじめ設定された時間である。しかも、この回路それ自体が、基準電圧ＶＲＥＦを生成するものであるため、ある基準電圧を参照して、トリガ時間ΔＴ１を最適化することは難しい。その結果、それ以後のマージン時間ΔＴ２を大きくとることによって、この変動分を吸収する必要があり、このマージン時間ΔＴ２を短縮することは難しい。
【００５２】
しかし、この実施形態に係る半導体集積回路によれば、トリガ時間ΔＴ１中に、電源１３の電位変動によって、電源電圧値が基準電圧値よりも大きく（電源電圧値＞ＶＲＥＦ）となった場合であっても、ダイオード接続されたトランジスタＮ１、Ｎ２がオンとなり、
基準電圧値よりも大きくなった電圧を接地電源ＧＮＤに放電する。
【００５３】
そのため、電源１３の電源電圧の変動を受けて、電源１３の電源電圧値(２．７Ｖ〜３．６Ｖ)にまで上昇することを防止でき、一定レベルの電圧値を出力端子１２に得ることができる。結果、電源１３による電源電圧の変動を考慮してこの状態を保持する時間のマージン時間ΔＴ２を短縮できる点で有利である。
【００５４】
以上のように、この実施形態に係る半導体集積回路によれば、トリガ時間ΔＴ１およびマージン時間ΔＴ２を短縮できる。そのため、上記第１の実施形態に係る半導体集積回路に比べ、時間ΔＴ３を削除することができる。結果、上記第１の実施形態に係る半導体集積回路に比べ、基準電圧が所望の出力レベルになるための時間を、例えば、２／３程度に短縮できる点で有利である。
【００５５】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路について、図５及び図６を用いて説明する。図５は、この実施形態に係る半導体集積回路を模式的に示す回路図である。図５は、この実施形態に係る半導体集積回路の基準電圧を示すタイミングチャート図である。この実施形態に係る半導体集積回路は、上記第２の実施形態で説明した基準電圧ＶＲＥＦを電源１３の電源電圧側から生成するものである。この説明において、上記第２の実施形態と重複する部分の説明を省略する。
【００５６】
図示するように、この実施形態に係る半導体集積回路は、電源１３と接地電源ＧＮＤとの間に設けられたトリガ回路３０を備えている。
【００５７】
そして、トリガ回路３０は、リミッタ回路３１およびスイッチ回路３２を備えている点で上記第２の実施形態と相違している。
【００５８】
リミッタ回路３１は、出力端子１２に基準電圧ＶＲＥＦの近傍の一定レベルの電圧を出力するように構成され、出力端子１２とスイッチ回路３２と間にダイオード接続されたＰＭＯＳトランジスタＰ２およびＰＭＯＳトランジスタＰ３を備えている。
【００５９】
ＰＭＯＳトランジスタＰ２のソースはスイッチ回路３２に接続され、ゲートおよびドレインはＰＭＯＳトランジスタＰ３のソースに接続されている。ＰＭＯＳトランジスタＰ３のゲートおよびドレインは、出力端子１２に接続されている。
【００６０】
スイッチ回路３２は、接地電源ＧＮＤと出力端子１２との間、および電源１３とリミッタ回路３１との間のオン／オフを制御するように構成され、インバータ回路１５、スイッチ用のＰＭＯＳトランジスタＰ１、プルダウン用のＮＭＯＳトランジスタＮ４を備えている。
【００６１】
インバータ回路１５の入力端はトランジスタＮ４のゲートに接続され、出力端はトランジスタＰ１のゲートに接続され、トリガ信号Ｉ３を反転してトランジスタＰ１に出力する。
【００６２】
スイッチ用のＰＭＯＳトラジスタＰ１のソースは電源１３に接続され、ドレインはトランジスタＰ２のソースに接続され、反転されたトリガ信号Ｉ３が入力された際に、電源１３とリミッタ回路３１とを導通させる。
【００６３】
プルダウン用のＮＭＯＳトラジスタＮ４のソースは接地電源ＧＮＤに接続され、ドレインは出力端子１２に接続され、トリガ信号Ｉ３が入力された際に、リミッタ回路３１と接地電源ＧＮＤとを導通させると共にその動作電流によって基準電圧ＶＲＥＦを強制的に立ち上げる。
【００６４】
尚、上記プルダウン用のトランジスタＮ４の電流駆動能力ＩＮ４が、ダイオード接続されたトランジスタＰ２、Ｐ３の電流駆動能力の合計（ＩＰ２＋ＩＰ３）よりも小さくなるように（電流駆動能力ＩＮ４＜電流駆動能力（ＩＰ２＋ＩＰ３））構成する必要がある。この場合には、例えば、トランジスタＰ２、Ｐ３のゲート幅等のディメンジョンを選択して、トランジスタＮ４、Ｐ２、Ｐ３の電流駆動能力を制御する必要がある。
【００６５】
次に、この実施形態に係る半導体集積回路の動作について、図４に示すタイミングチャート図を参照して説明する。
【００６６】
図示するように、この実施形態に半導体集積回路の動作は、基準電圧ＶＲＥＦを電源１３の電源電圧側から生成する点で相違しているが、実質的には上記第２の実施形態と同様である。
【００６７】
ここで、時刻ｔ１の際には、上記と同様、リミッタ回路３１により一定レベルの電圧値が基準電圧ＶＲＥＦとして出力端子１２に出力される。
【００６８】
ここで、上記一定レベルの電圧値（電源１３−出力端子１２間）は、
トランジスタＰ２、Ｐ３の閾値電圧Ｖth×そのトランジスタ数、により決定される。
【００６９】
本例の場合、例えば、トランジスタＰ２、Ｐ３が等しく、それぞれ閾値電圧Ｖthを０．６Ｖとした場合には、一定レベルの電圧値は、
０．６Ｖ×２（個）＝１．２Ｖ程度、となる。
【００７０】
上記のような構成によれば、上記第２の実施形態と同様の効果が得られる。
【００７１】
さらに、必要に応じて、この実施形態のように基準電圧ＶＲＥＦを電源１３の電源電圧側から生成する構成とすることも可能である。
【００７２】
尚、上記第２、第３の実施形態に示したリミット回路２１、３１のダイオード接続されたトランジスタＮ１、Ｎ２、Ｐ２、Ｐ３の数はこれに限らず、さらに複数あっても良いことは勿論である。
【００７３】
さらに、このトランジスタＮ１、Ｎ２、Ｐ２、Ｐ３の閾値電圧Ｖthの値は、上記０．６Ｖに限らず、例えば、０．６２Ｖ等に設定し、合計の電圧レベルが所望の電源電圧ＶＲＥＦの電圧値（１．２５Ｖ程度）により近似させることも可能である。閾値電圧Ｖthの値は、例えば、トランジスタＮ１、Ｎ２、Ｐ２、Ｐ３のゲート幅、ソース／ドレインの不純物濃度等を制御することにより、精密に設定することが可能である。
【００７４】
このように、電圧レベルが所望の電源電圧ＶＲＥＦの電圧値により近似させた場合には、トリガ時間ΔＴ１およびマージン時間ΔＴ２をさらに短縮することができる点で有利である。また、トランジスタＮ１、Ｎ２、Ｐ２、Ｐ３の閾値電圧Ｖthの値は全て同一にする必要はなく、それぞれ個別独立に設定することも可能である。
【００７５】
以上に説明したように、上記第１の実施形態に係る半導体集積回路によれば、基準電圧ＶＲＥＦの立ち上げ時間を短縮できるため、トリガ時間ΔＴ１を短縮できる。さらに、上記第２、第３の実施形態に係る半導体集積回路によれば、電源電圧の変動に影響を受けることなく一定レベルのトリガ電圧を生成できるため、さらに加えてマージン時間ΔＴ２を短縮できる。
【００７６】
従って、上記第１乃至第３に係る半導体集積回路を、例えば、電源アナログ回路等の基準電圧源として適用した場合には、その電源アナログ回路を含むシステム回路全体の動作開始時間を短縮できる。そのため、システム回路全体の動作の高速化に対して有利である。
【００７７】
以上、第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７８】
【図１】この発明の第１の実施形態に係る半導体集積回路を示す回路図。
【図２】この発明の第１の実施形態に係る半導体集積回路の基準電圧を示すタイミングチャート図。
【図３】この発明の第２の実施形態に係る半導体集積回路を示す回路図。
【図４】この発明の第２の実施形態に係る半導体集積回路の基準電圧を示すタイミングチャート図。
【図５】この発明の第１の実施形態に係る半導体集積回路を示す回路図。
【図６】この発明の第１の実施形態に係る半導体集積回路の基準電圧を示すタイミングチャート図。
【符号の説明】
【００７９】
１１…バンドギャップ回路、１２…出力端子、１３…電源、１４…トリガ回路、１５…インバータ回路、Ｐ１…ＰＭＯＳトランジスタ（プルアップ用）、Ｉ１…トリガ信号、ＶＲＥＦ…基準電圧。
【図１】
2006338131.tif 000003
【図２】
2006338131.tif 000004
【図３】
2006338131.tif 000005
【図４】
2006338131.tif 000006
【図５】
2006338131.tif 000007
【図６】
2006338131.tif 000008