(57)【要約】【課題】電気的特性に優れた強誘電体メモリ装置の簡易な製造方法。【解決手段】半導体基板１１を準備する。半導体基板上に、第１絶縁膜３０を形成する。コンタクトホール３２を形成する。第１絶縁膜及びコンタクトホールの側面を覆う第１前駆導電性水素バリア膜３４Ｘを形成する。コンタクトホール内を埋め込むプラグ膜３６Ｘを形成する。プラグ膜を削り取って、コンタクトホールを埋め込むプラグ３６を形成する。プラグの頂面上に配置されている強誘電体キャパシタ構造体４０を形成する。加熱処理を行って、第１部分領域３４Ｘａを導電性水素バリア膜３４ａとし、第２部分領域３４Ｘｂを絶縁性水素バリア膜３４ｂとして水素バリア膜３４を形成する。【選択図】図１
2006351614.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する工程と、
前記メモリセル素子が設けられている前記半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜の表面から前記メモリセル素子に至るコンタクトホールを形成する工程と、
前記第１絶縁膜の表面及び前記コンタクトホールの側面及び底面を覆う第１前駆導電性水素バリア膜を形成する工程と、
前記第１前駆導電性水素バリア膜の表面上を覆い、かつ前記コンタクトホール内を埋め込むプラグ膜を形成する工程と、
前記プラグ膜を、前記第１前駆導電性水素バリア膜の表面が露出するまで削り取って、前記コンタクトホールを埋め込むプラグを形成する工程と、
露出した前記第１前駆導電性水素バリア膜の表面及び前記プラグの頂面を覆う下部電極膜、当該下部電極膜上を覆う強誘電体膜、及び当該強誘電体膜上を覆う上部電極膜を順次に積層する積層工程と、
前記下部電極膜、前記強誘電体膜及び前記上部電極膜を、前記第１前駆導電性水素バリア膜の表面が露出するまでパターニングして、下部電極、強誘電体層、上部電極がこの順に積層されていて、かつ前記プラグの前記頂面上に配置されている積層体を有する強誘電体キャパシタ構造体を形成する工程と、
酸素雰囲気中で加熱処理を行って、前記第１前駆導電性水素バリア膜のうち、前記強誘電体キャパシタ構造体の直下に位置する第１部分領域を第１導電性水素バリア膜とし、かつ前記第１前駆導電性水素バリア膜のうち、前記強誘電体キャパシタ構造体から露出する第２部分領域を絶縁性水素バリア膜として、前記第１導電性水素バリア膜及び前記絶縁性水素バリア膜からなる水素バリア膜を形成する工程と
を含むことを特徴とする強誘電体メモリ装置の製造方法。
【請求項２】
前記下部電極を形成する工程は、プラチナを材料とする単層の電極を形成する工程であることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。
【請求項３】
前記第１前駆導電性水素バリア膜を形成する工程は、チタン、タンタル、及び窒化チタンを含む群から選択される材料を用いて前記第１前駆導電性水素バリア膜を形成する工程であることを特徴とする請求項１又は２に記載の強誘電体メモリ装置の製造方法。
【請求項４】
前記第１前駆導電性水素バリア膜を形成する工程は、窒化チタンを材料として用いて前記第１前駆導電性水素バリア膜を形成する工程であることを特徴とする請求項３に記載の強誘電体メモリ装置の製造方法。
【請求項５】
前記プラグを形成する工程は、前記プラグ膜を前記第１絶縁膜の表面が露出するまで削り取って、前記コンタクトホール内を覆う第１導電性水素バリア膜及び当該第１導電性水素バリア膜により覆われている前記コンタクトホールを埋め込むプラグを形成する工程であり、
当該プラグを形成する工程の後に、露出した前記第１絶縁膜の表面及び前記プラグの頂面を覆う第２前駆導電性水素バリア膜を形成する工程をさらに含み、
前記積層工程は、前記第２前駆導電性水素バリア膜上に、下部電極膜、当該下部電極膜上を覆う強誘電体膜、及び当該強誘電体膜上を覆う上部電極膜を順次に積層する工程であり、
前記強誘電体キャパシタ構造体を形成する工程は、前記下部電極膜、前記強誘電体膜及び前記上部電極膜を、前記第２前駆導電性水素バリア膜の表面が露出するまでパターニングして、下部電極、強誘電体層、上部電極がこの順に積層されていて、かつ前記プラグの前記頂面上に配置されている積層体を有する当該強誘電体キャパシタ構造体を形成する工程であり、
前記水素バリア膜を形成する工程は、酸素雰囲気中で加熱処理を行って、前記第２前駆導電性水素バリア膜のうち、前記強誘電体キャパシタ構造体から露出する露出領域を絶縁性水素バリア膜とし、かつ前記第２前駆導電性水素バリア膜のうち、前記強誘電体キャパシタ構造体の直下に位置する前記第２前駆導電性水素バリア膜の被覆領域を第２導電性水素バリア膜として、前記第１導電性水素バリア膜、前記第２導電性水素バリア膜及び前記絶縁性水素バリア膜からなる水素バリア膜を形成する工程であることを特徴とする請求項１〜４のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項６】
前記プラグを形成する工程は、前記プラグ膜を、エッチバックすることにより削り取る工程であることを特徴とする請求項１〜５のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【請求項７】
前記プラグを形成する工程は、前記プラグ膜を、化学的機械研磨法により削り取る工程であることを特徴とする請求項１〜６のいずれか一項に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有するメモリ装置の製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
ＦｅＲＡＭが具える強誘電体層は、いわゆるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）といった酸素化合物材料により形成されている。この強誘電体層は、その周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）又は埋込みコンタクト（プラグ）を形成する際に発生する水素によって還元反応を起こしてしまう。そして、この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００４】
例えば、強誘電体又は高誘電体からなる容量膜を、内部拡散する水素から保護するために、かかる容量膜の下側に水素バリア膜を形成するに際し、層間絶縁膜にコンタクトプラグを形成した後に、導電性水素バリア膜を成膜し、この導電性水素バリア膜上であってコンタクトプラグの直上である領域にマスクを設けて加熱処理を行うことにより、マスクに覆われていた領域のみを導電性水素バリア膜として残し、マスクから露出していた領域を選択的に酸化することにより絶縁性水素バリア膜とする容量素子（強誘電体メモリ）の製造方法が知られている（特許文献１参照。）。
【特許文献１】特開２００４−２３０７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されているように、マスクを用いて導電性水素バリア膜を絶縁性水素バリア膜に変換する場合には、最下層にＴｉＡｌＮ層を含む下部電極のパターニング（エッチング）工程時に、下部電極の輪郭よりも外側に残存する導電性水素バリア膜が存在すると、最下層のＴｉＡｌＮ層のエッチング時に、導電性水素バリア膜との適切な選択比が取れずに、この露出した水素バリア膜が削られてしまうおそれがある。
【０００６】
結果として、水素バリア膜の水素又は水分に対するバリア効果が弱まるか又はバリア効果が得られず、浸透してくる水素又は水分によって強誘電体層（強誘電体又は高誘電体からなる容量膜）が劣化してしまうおそれがある。
【０００７】
よって、下部電極のパターニングに際しては、下部電極が残存する導電性水素バリア膜を完全に覆うように、下部電極の導電性水素バリア膜上に延在する方向の平面的な面積（以下、単に平面的なサイズとも称する。）が大きくなるように、すなわち、下部電極の平面的な輪郭が、絶縁性水素バリア膜上に至るように、下部電極の平面的なサイズに、いわゆる合わせ余裕を持たせる必要があった。
【０００８】
従って、今後の製造プロセスのさらなる微細化に対応するためには、プロセスに合わせて、常に合わせ余裕を考慮しなくてはならないため、設計及び実施が複雑かつ煩雑になってしまう。
【０００９】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、簡易な工程で水素バリア膜により水素又は水分の浸透を確実かつ効果的に防止しつつ、製造プロセスのさらなる微細化及びメモリセルのさらなる微小化にも対応可能な強誘電体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
これらの目的の達成を図るため、この発明の強誘電体メモリ装置の製造方法は、下記のような工程を含んでいる。
【００１１】
すなわち、複数のメモリセル素子がマトリクス状に設けられているメモリセルアレイ領域を有する複数のチップ領域を含む半導体基板を準備する。
【００１２】
メモリセル素子が設けられている半導体基板上に、第１絶縁膜を形成する。
【００１３】
第１絶縁膜の表面からメモリセル素子に至るコンタクトホールを形成する。
【００１４】
第１絶縁膜及びコンタクトホールの側面及び底面を覆う第１前駆導電性水素バリア膜を形成する。
【００１５】
第１前駆導電性水素バリア膜の表面上を覆い、かつコンタクトホール内を埋め込むプラグ膜を形成する。
【００１６】
プラグ膜を、第１前駆導電性水素バリア膜の表面が露出するまで削り取って、コンタクトホールを埋め込むプラグを形成する。
【００１７】
露出した第１前駆導電性水素バリア膜の表面及びプラグの頂面を覆う下部電極膜、下部電極膜上を覆う強誘電体膜、及び強誘電体膜上を覆う上部電極膜を順次に積層する。
【００１８】
下部電極膜、強誘電体膜及び上部電極膜を、第１前駆導電性水素バリア膜の表面が露出するまでパターニングして、下部電極、強誘電体層、上部電極がこの順に積層されていて、かつプラグの頂面上に配置されている積層体を有する強誘電体キャパシタ構造体を形成する。
【００１９】
酸素雰囲気中で加熱処理を行って、第１前駆導電性水素バリア膜のうち、強誘電体キャパシタ構造体の直下に位置する第１部分領域を第１導電性水素バリア膜とし、かつ第１前駆導電性水素バリア膜のうち、強誘電体キャパシタ構造体から露出する第２部分領域を絶縁性水素バリア膜として、第１導電性水素バリア膜及び絶縁性水素バリア膜からなる水素バリア膜を形成する。
【発明の効果】
【００２０】
この発明の強誘電体メモリ装置の製造方法によれば、特に下部電極を単層のプラチナ電極とした場合に、下部電極（強誘電体キャパシタ構造体）のエッチング工程に際して、水素バリア膜が削られてしまうことがないため、水素バリア効果を損なうことなく信頼性の高い強誘電体メモリ装置を効率的に、かつ歩留まりよく製造することができる。
【００２１】
また、この発明の強誘電体メモリ装置の製造方法によれば、導電性水素バリア膜のサイズは、下部電極（強誘電体キャパシタ構造体）の平面的なサイズに、自己整合的に一致するため、従来必要であったいわゆる合わせ余裕を考慮する必要がなくなる。従って、今後の製造プロセスの微細化にもさらなる工夫を要せずに対応することができる。
【００２２】
さらに、この発明の強誘電体メモリ装置の製造方法によれば、絶縁性水素バリア膜の形成に際してマスク工程が不要であるため、製造コストをより削減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
【００２４】
（第１の実施の形態）
〈強誘電体メモリ装置の構成例〉
図１を参照して、この発明の強誘電体メモリ装置の構成例につき説明する。
【００２５】
図１は、この発明の強誘電体メモリ装置を切断したメモリセルアレイ領域の切り口を示す模式的な図である。
【００２６】
この発明の強誘電体メモリ装置１００は、後述する強誘電体キャパシタ構造体４０の下側に位置する水素バリア膜３４の構成に特徴を有している。その他の構成要素については、従来公知の強誘電体メモリ装置の任意好適な構成要素を適宜選択して適用することができる。
【００２７】
図１に示すように、強誘電体メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。半導体基板１１は、このメモリセルアレイ領域１以外に、例えば、後述するメモリセルアレイ領域１内に設けられる構造を電気的に制御する機能を有する構成を含む、いわゆるロジック回路領域等の他の領域を有していてもよい（図示しない。）。
【００２８】
ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。
【００２９】
メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。これらメモリセル素子１０は、従来公知の素子分離工程により形成された素子分離構造５、例えばこの例ではＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により、互いに素子分離されている。
【００３０】
メモリセルアレイ領域１には、強誘電体層４６を含むメモリセル（強誘電体キャパシタ構造体）がマトリクス状に複数配設されている。ここでは２つの強誘電体キャパシタ構造体４０を含む部分領域を図示して説明する。
【００３１】
メモリセル素子１０は、例えばスイッチトランジスタであり、従来公知の構成を有している。例えばトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。
【００３２】
メモリセル素子拡散領域１２は、例えば任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセル素子ゲート電極１４は、メモリセル素子拡散領域１２と組み合わされてメモリセル素子１０とされている。メモリセル素子拡散領域１２及びメモリセル素子ゲート電極１４は、従来公知の任意好適な構成として組み合わせることができる。
【００３３】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＴＥＯＳ膜とも称する。）とするのがよい。
【００３４】
この第１絶縁膜３０には、メモリセルアレイ領域１に設けられているコンタクトホール３２が設けられている。コンタクトホール３２は、第１絶縁膜３０の表面３０ａからメモリセル素子１０（メモリセル拡散領域１２）に至っている。
【００３５】
水素バリア膜３４は、コンタクトホール３２の側面及び底面と、第１絶縁膜３０の表面３０ａ上とを一体として連続的に覆って設けられている。以下、コンタクトホール３２が水素バリア膜３４により覆われて画成する凹部を、単にホールとも称する。水素バリア膜３４は、好ましくはチタン（Ｔｉ）又はタンタル（Ｔａ）を含む単層の金属膜又は複数層が積層された積層膜とするのがよい。この水素バリア膜３４の膜厚は、１００ｎｍ程度とすればよい。
【００３６】
水素バリア膜３４が設けられているホール内は、例えばタングステン（Ｗ）により埋め込まれ、プラグ３６とされている。
【００３７】
水素バリア膜３４上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の強誘電体キャパシタ構造体と同様の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、少なくとも下部電極４４、強誘電体層４６、上部電極４８を含む複数層の積層体により構成されている。
【００３８】
下部電極４４は、プラグ３６の頂面３６ａ上を覆うように設けられている。よって、下部電極４４、ひいては強誘電体キャパシタ構造体４０は、プラグ３６に電気的に接続されている。
【００３９】
強誘電体キャパシタ構造体４０は、任意好適な密着層、酸化防止層といった他の層を含むこともできる（図示しない。）。
【００４０】
下部電極４４は、好ましくはプラチナ（Ｐｔ）を材料とする単層の電極とするのがよい。
【００４１】
下部電極４４上には下部電極４４と同様の平面形状を有する強誘電体層４６が積層されている。強誘電体層４６は、好ましくは、例えばＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。
【００４２】
強誘電体層４６上には、強誘電体層４６と同様の平面形状を有する上部電極４８が設けられている。上部電極４８は、好ましくは、例えばプラチナの膜とするのがよい。
【００４３】
水素バリア膜３４は、導電性である第１部分領域３４Ｘａと絶縁性である第２部分領域３４Ｘｂとを含んでいる。
【００４４】
第１部分領域３４Ｘａは、水素バリア膜３４のうち、下部電極４４の直下に位置する領域であって、コンタクトホール３２の側面及び底面を一体として連続的に覆う部分を含んでいる。この第１部分領域３４Ｘａを導電性水素バリア膜３４ａと称する。導電性水素バリア膜３４ａは、好ましくは窒化チタン（ＴｉＮ）の膜とするのがよい。
【００４５】
導電性水素バリア膜３４ａの上面側からみたときのサイズ及び形状は、下部電極４４をその上面側からみたときの輪郭、すなわち平面的なサイズ及び形状にほぼ一致するサイズ及び形状とされている。
【００４６】
第２部分領域３４Ｘｂは、水素バリア膜３４のうち、第１部分領域３４ａ（導電性水素バリア膜３４ａ）以外の領域である。すなわち、下部電極４４から露出する第２部分領域３４Ｘｂは、絶縁性水素バリア膜３４ｂと称される。絶縁性水素バリア膜３４ｂは、酸化チタン（ＴｉＯ）の膜とするのがよい。詳細は後述するが、絶縁性水素バリア膜３４ｂは、導電性の膜（例えばＴｉＮの膜）を成膜した後に、所定の領域を酸化処理して絶縁性の膜に変換することにより形成される。従って、導電性水素バリア膜３４ａ及び絶縁性水素バリア膜３４ｂは、連続的な一体の膜として設けられている。
【００４７】
この強誘電体キャパシタ構造体４０より上側に位置する構成要素は、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線といった任意好適な構成とすることができる。これらの構成については、この発明の要旨ではないのでその詳細な説明は省略する。
【００４８】
〈強誘電体メモリ装置の製造方法〉
図２及び図３を参照して、この発明の強誘電体メモリ装置の製造方法について説明する。
【００４９】
なお、この発明の製造方法は、強誘電体キャパシタ構造体がマトリクス状に配列されるメモリセルアレイ領域における製造工程に特徴を有している。例えば、メモリセルアレイ領域に隣接するメモリセルの動作を制御するロジック回路領域等の構成及びその製造工程は、従来と変わるところがない。
【００５０】
従って、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の強誘電体メモリ装置のうち、１つの強誘電体メモリのメモリセルアレイ領域の一部分のみを図示して説明する。
【００５１】
図２（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す概略的な製造工程図である。
【００５２】
図３（Ａ）及び（Ｂ）は、図２（Ｃ）に続く製造工程図である。
【００５３】
図２（Ａ）に示すように、まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１を含む複数のチップ領域を、マトリクス状に区画しておく。
【００５４】
半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。
【００５５】
具体的には、例えばＬＯＣＯＳ法によるフィールド酸化膜、いわゆるＳＴＩといった素子分離構造５を形成する。
【００５６】
次いで、トランジスタ等の構成要素であるメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。
【００５７】
次に、メモリセル素子１０が作り込まれているメモリセルアレイ領域１を含む半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。
【００５８】
具体的には、第１絶縁膜３０の成膜工程は、例えば、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うシリコン酸化膜の成膜工程とするのがよい。第１絶縁膜３０の膜厚は７００ｎｍ程度とすればよい。
【００５９】
図２（Ｂ）に示すように、第１絶縁膜３０に、第１絶縁膜３０の表面３０ａからメモリセル素子１０に至るコンタクトホール３２を形成する。コンタクトホール３２は、従来公知のホトリソグラフィ工程及びエッチング工程により形成すればよい。
【００６０】
次に、図２（Ｃ）に示すように、コンタクトホール３２の側面及び底面と、第１絶縁膜３０の表面３０ａとにわたる第１前駆導電性水素バリア膜３４Ｘを成膜する。
【００６１】
第１前駆導電性水素バリア膜３４Ｘは、単層の導電性の金属膜とするのがよい。例えばチタン、タンタル及びこれらを含む化合物膜が挙げられる。第１前駆導電性水素バリア膜３４Ｘは、具体的には、Ｔｉ、ＴｉＮ、ＴｉＡｌ、ＴｉＡｌＮ、Ｔａ、ＴａＡｌ、ＴａＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ又はＴａＳｉＮの単層の膜とすることができるが、好ましくは、例えばＴｉＮの単層の膜として成膜すればよい。
【００６２】
第１前駆導電性水素バリア膜３４Ｘは、複数種類の導電性の金属膜を積層した積層膜とすることもできる。この場合には、密着性、水素の浸透防止性等を考慮して、上からＴｉＮ／Ｔｉ、Ｔｉ／ＴｉＮ、ＴｉＮ／Ｔｉ／ＴｉＮ、ＴｉＡｌ／Ｔｉ、ＴａＮ／Ｔａの積層構造とすればよい。
【００６３】
第１前駆導電性水素バリア膜３４Ｘは、例えばスパッタ法等の従来公知の成膜方法により、常法に従って成膜すればよい。第１前駆導電性水素バリア膜３４Ｘの膜厚は、後述する加熱処理工程において、膜全体を酸化することができる任意好適な膜厚、例えば１００ｎｍ程度とすればよい。
【００６４】
次いで、例えばタングステン（Ｗ）といった導電性材料を用いて、第１前駆導電性水素バリア膜３４Ｘ上を覆い、かつホール（コンタクトホール３２）を埋め込むプラグ膜３６Ｘを、スパッタ法等により、膜厚６００ｎｍ程度になるよう常法に従って成膜する。
【００６５】
図３（Ａ）に示すように、プラグ膜３６Ｘを第１前駆導電性水素バリア膜３４Ｘの表面３４Ｘ’が露出するまで削り取って、プラグ３６を形成する。この工程により、プラグ３６の頂面３６ａは、表面３４Ｘ’の高さレベルと等しくされる。
【００６６】
この工程は、従来公知のエッチング工程により、いわゆるエッチバック工程を行うのがよい。このエッチバック工程は、例えば、ＳＦ6ガス流量を７０ｓｃｃｍとし、圧力を０．２６７Ｐａ（２ｍＴｏｒｒ）とし、印加電力を５０Ｗとし、かつＭｇアノード電流を２５０ｍＡとして行うことができる。
【００６７】
また、この工程は、好ましくは、例えば常法に従うＣＭＰ法（化学的機械研磨法）により実施することもできる。
【００６８】
図３（Ａ）に示すように、第１前駆導電性水素バリア膜３４Ｘ上に、プラグ３６の頂面３６ａを覆う下部電極膜４４Ｘを、この下部電極膜４４Ｘ上に強誘電体膜４６Ｘを、及び強誘電体膜４６Ｘ上に上部電極膜４８Ｘを順次に成膜する。
【００６９】
具体的には、下部電極膜４４Ｘ及び上部電極膜４８Ｘは、好ましくは、常法に従うスパッタ工程により成膜すればよい。下部電極膜４４Ｘ及び上部電極４８Ｘとしては、上述したように、プラチナをターゲット材料として、アルゴンガスを用いて、印加電力１０００ワット、基板温度２００℃の条件で成膜する。膜厚は２００ｎｍ程度とすればよい。
【００７０】
このとき、下部電極膜４４Ｘは、単層のプラチナ膜として形成するのがよい。
【００７１】
強誘電体膜４６Ｘは、常法に従って、従来公知のゾルゲル法により成膜すればよい。
【００７２】
具体的には、ＳＢＴ溶解液を下部電極膜４４Ｘ上に、スピンオン工程により塗布する。次に７００℃で結晶化アニールを行う。さらにＳＢＴ溶解液を重ねて塗布し、７００℃で２度目の結晶化アニールを行う。さらにまた、ＳＢＴ溶解液を重ねて塗布し、今度は８００℃で３度目の結晶化アニールを行えばよい。
【００７３】
図３（Ｂ）に示すように、これら下部電極膜４４Ｘ、強誘電体膜４６Ｘ、及び上部電極膜４８Ｘを、図示しないマスクパターンをマスクとして、常法に従うドライエッチング工程によりパターニングする。
【００７４】
このとき、上述したように下部電極膜４４Ｘをプラチナを材料とする単層の構造としておけば、下部電極膜４４Ｘのエッチング工程時に、第１前駆導電性水素バリア膜３４Ｘに対する選択比を適切なものとすることができる。従って、下部電極膜４４Ｘのエッチング工程時に、第１前駆導電性水素バリア膜３４Ｘが不所望に削られてしまう現象を防止することができる。
【００７５】
この工程により、プラグ３６上に載っていて、プラグ３６と電気的に接続されている強誘電体キャパシタ構造体４０が形成される。
【００７６】
強誘電体キャパシタ構造体４０は、下部電極４４、強誘電体層４６、及び上部電極４８の積層体を含む構造体とされる。
【００７７】
次いで、半導体基板（ウェハ）１１の加熱処理工程を行う。この工程は、強誘電体キャパシタ構造体４０から露出する、第１前駆導電性水素バリア膜３４Ｘの第２部分領域３４Ｘｂのみを酸化することにより、当初導電性であった第１前駆導電性水素バリア膜３４Ｘの第２部分領域３４Ｘｂを絶縁性に転換（変質）して絶縁性水素バリア膜３４ｂを形成する。具体的には、導電性のＴｉＮ膜はＴｉＯ膜に変換される。同様に、ＴｉＡｌ膜はＴｉＡｌＯ膜に、Ｔａ膜はＴａＯ膜に、ＴａＮ膜はＴａＯ膜に転換される。なお、第２部分領域３４Ｘｂ外の下部電極に覆われている第１部分領域３４Ｘａには、導電性の部分が残存して第１導電性水素バリア膜３４ａとなる。
【００７８】
この工程は、強誘電体層４６の劣化を回復するためのいわゆる回復アニール工程も兼ねている。従って、加熱処理の条件は、第２部分領域３４Ｘｂの酸化が膜の厚み方向及び延在方向の両方において完全に行われ、かつ強誘電体層の回復が確実に行える条件とすればよい。この工程は、具体的には、好ましくは、例えば酸素雰囲気下、５５０℃から８５０℃の範囲で３０分間〜９０分間、好ましくは６０分間程度加熱処理することにより行うのがよい。
【００７９】
この発明の要旨ではないのでその詳細な説明は省略するが、引き続き、強誘電体キャパシタ構造体４０より上側に位置する構成要素、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線、この配線を第１層目の配線層として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返して実施することにより、所望の多層配線構造を形成することができる。
【００８０】
然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、基板１１に予め設定されていた複数のチップ領域を切り出して個片化する。
【００８１】
このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の構造を有する複数個の強誘電体メモリ装置１００を１枚の基板１１から製造することができる。
【００８２】
（第２の実施の形態）
〈強誘電体メモリ装置の構成例〉
図４を参照して、この発明の強誘電体メモリ装置のさらなる構成例及びその製造法につき説明する。
【００８３】
図４（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の強誘電体メモリ装置を切断して示した切り口を示す図２（Ｃ）に続く概略的な製造工程図である。
【００８４】
まず、図４（Ｃ）を参照して、この発明のさらなる強誘電体メモリ装置につき説明する。
【００８５】
なお、この例の強誘電体メモリ装置１００は、後述する強誘電体キャパシタ構造体４０の下側に位置する水素バリア膜３４の構成に特徴を有している。その他の構成要素については、既に説明した第１の実施の形態の構成と何ら変わるところがない。従って、ここでは水素バリア膜３４を中心として説明し、その他の構成要素については同一番号を付してその詳細な説明を省略する。
【００８６】
図４（Ｃ）に示すように、この例の強誘電体メモリ装置は、半導体基板１１を具えている。半導体基板１１には、メモリセルアレイ領域１が区画されている。
【００８７】
メモリセルアレイ領域１には、複数のメモリセル素子１０が設けられている。
【００８８】
メモリセルアレイ領域１には、強誘電体層４６を含むメモリセル（強誘電体キャパシタ構造体）がマトリクス状に複数配設されている。
【００８９】
メモリセル素子１０は、例えばトランジスタの構成要素として、図示例では複数のメモリセル素子拡散領域１２、メモリセル素子ゲート電極１４等を有している。
【００９０】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１、すなわち、メモリセル素子１０が設けられている半導体基板１１上側全面には、第１絶縁膜３０が設けられている。
【００９１】
メモリセルアレイ領域１の第１絶縁膜３０には、コンタクトホール３２が設けられている。
【００９２】
水素バリア膜３４は、第１導電性水素バリア膜３４ａ、絶縁性水素バリア膜３４ｂ及び第２導電性水素バリア膜３４ｃを含んでいる。
【００９３】
これらのうち、第１導電性水素バリア膜３４ａは、コンタクトホール３２内、すなわちコンタクトホール３２の側面及び底面を覆っている。第１導電性水素バリア膜３４ａの上端面は、第１絶縁膜３０の表面３０ａの高さと揃っている。以下、コンタクトホール３２が第１導電性水素バリア膜３４ａにより覆われて画成する凹部を、単に（コンタクト）ホールとも称する。
【００９４】
第１導電性水素バリア膜３４ａが設けられているホール内は、例えばタングステンといった導電性の金属により埋め込まれ、プラグ３６とされている。
【００９５】
第１絶縁膜３０の表面３０ａ及びプラグ３６の頂面３６ａ上には、絶縁性水素バリア膜３４ｂ及び第２導電性水素バリア膜３４ｃが一体として設けられている。
【００９６】
この第２導電性水素バリア膜３４ｃ上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、少なくとも下部電極４４、強誘電体層４６、上部電極４８を含む複数層の積層体により構成されている。
【００９７】
下部電極４４は、プラグ３６の頂面３６ａ上から第２導電性水素バリア膜上に至ってこれらを覆うように設けられている。よって、下部電極４４、ひいては強誘電体キャパシタ構造体４０は、第２導電性水素バリア膜３４ｃを経てプラグ３６に電気的に接続されている。
【００９８】
第２導電性水素バリア膜３４ｃの上面側からみたときのサイズ及び形状は、下部電極４４をその上面側からみたときの輪郭、すなわち平面的なサイズ及び形状にほぼ一致するサイズ及び形状とされている。
【００９９】
従って、プラグ３６は第１導電性水素バリア膜３４ａ及び第２導電性水素バリア膜３４ｃにより囲まれて封止されることになる。
【０１００】
下部電極４４から露出する第１絶縁膜３０の表面３０ａ上には絶縁性水素バリア膜３４ｂが設けられている。
【０１０１】
絶縁性水素バリア膜３４ｂ及び第２導電性水素バリア膜３４ｃは、連続的な一体の膜である。この一体の膜のうち、第２導電性水素バリア膜３４ｃに相当し、下部電極４４により被覆されている領域を被覆領域３４Ｙａと称し、その他の領域を露出領域３４Ｙｂとも称する（詳細は後述する。）。
【０１０２】
下部電極４４上には下部電極４４と同様の平面形状を有する強誘電体層４６が積層されている。強誘電体層４６上には、強誘電体層４６と同様の平面形状を有する上部電極４８が設けられている。
【０１０３】
すなわち、この下部電極４４、強誘電体層４６、上部電極４８を含む複数の積層体により強誘電体キャパシタ構造体４０が構成されている。
【０１０４】
この強誘電体キャパシタ構造体４０より上側に位置する構成要素は、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線といった任意好適な構成とすることができる。
【０１０５】
この第２の実施の形態の半導体装置によれば、下部電極直下の水素バリア膜が第１及び第２導電性水素バリア膜３４ａ及び３４ｃで２重に設けられることとなり、プラグ３６がこれらに封止される。従って、プラグを経路とする水素の水素バリア効果をより向上させることができる。
【０１０６】
〈強誘電体メモリ装置の製造方法〉
次に、この例の強誘電体メモリ装置の製造方法について説明する。
【０１０７】
なお、この例の製造方法は、第１の実施の形態の製造方法の説明において図２（Ｃ）を参照して説明したプラグ膜３６Ｘの形成工程までは全く同一である。従って、ここでは第１の実施の形態の図２（Ｃ）までの説明を引き継ぐ形で以後の工程につき詳細に説明する。また、特に断りがない限り、第１の実施の形態と同一の工程については、同様の材料及び条件により実施できる。従って、同一番号を付した構成要素についての詳細な説明については省略する場合もある。
【０１０８】
図２（Ｃ）に示すように、例えばタングステン（Ｗ）といった導電性材料を用いて、第１前駆導電性水素バリア膜３４Ｘ上を覆い、かつホール（コンタクトホール３２）を埋め込むプラグ膜３６Ｘを、スパッタ法等により、膜厚６００ｎｍ程度になるよう常法に従って成膜する。
【０１０９】
次に、図４（Ａ）に示すように、プラグ膜３６Ｘを第１絶縁膜３０の表面３０ａが露出するまで削り取って、プラグ３６を形成する。この工程により、プラグ３６の頂面３６ａは、表面３０ａの高さレベルと等しくされる。また、コンタクトホール３２の表面を覆う第１導電性水素バリア膜３４ａが形成される。
【０１１０】
この工程は、従来公知のエッチング工程により、いわゆるエッチバック工程を行うのがよい。このエッチバック工程は、タングステン膜に対して行われる第１工程として、例えばＳＦ6ガス流量を７０ｓｃｃｍとし、圧力を０．２６７Ｐａ（２ｍＴｏｒｒ）とし、印加電力を５０Ｗとし、かつＭｇアノード電流を２５０ｍＡとする条件で行い、次いで第１前駆導電性水素バリア膜に対して行われる第２工程として、例えばＣＨ2Ｆ2／Ｃｌ2ガス流量をそれぞれ１５／２００ｓｃｃｍとし、圧力を０．５３４Ｐａ（４ｍＴｏｒｒ）とし、印加電力を７０Ｗとし、かつアノード電流を２５０ｍＡとする条件で行えばよい。
【０１１１】
また、これら第１及び第２工程は、好ましくは、例えば常法に従う一連のＣＭＰ工程として実施することもできる。
【０１１２】
次に、図４（Ｂ）に示すように、露出した第１絶縁膜３０の表面３０ａ、プラグ３６の頂面３６ａ及び第１導電性水素バリア膜３４ａの露出面を覆う第２前駆導電性水素バリア膜３４Ｙを形成する。この第２前駆導電性水素バリア膜３４Ｙは、第１の実施の形態で説明した第１前駆導電性水素バリア膜３４Ｘと同様の材料及び条件で成膜すればよい。
【０１１３】
さらに、第２前駆導電性水素バリア膜３４Ｙの表面３４Ｙ’上であって、プラグ３６の頂面３６ａの直上に、下部電極膜４４Ｘを、この下部電極膜４４Ｘ上に強誘電体膜４６Ｘを、及び強誘電体膜４６Ｘ上に上部電極膜４８Ｘを順次に成膜する。
【０１１４】
図４（Ｃ）に示すように、これら下部電極膜４４Ｘ、強誘電体膜４６Ｘ、及び上部電極膜４８Ｘを、図示しないマスクパターンをマスクとして、常法に従うドライエッチング工程によりパターニングする。
【０１１５】
このとき、下部電極膜４４Ｘをプラチナを材料とする単層の構造としておけば、下部電極膜４４Ｘのエッチング工程時に、第２前駆導電性水素バリア膜３４Ｙに対する選択比を適切なものとすることができる。従って、下部電極膜４４Ｘのエッチング工程時に、第２前駆導電性水素バリア膜３４Ｙが不所望に削られてしまう現象を防止することができる。
【０１１６】
この工程により、プラグ３６の直上に位置する第２前駆導電性水素バリア膜３４Ｙに載っていて、プラグ３６とは電気的に接続されている強誘電体キャパシタ構造体４０が形成される。
【０１１７】
すなわち、強誘電体キャパシタ構造体４０は、下部電極４４、強誘電体層４６、及び上部電極４８の積層体を含む構造体とされる。
【０１１８】
次いで、半導体基板（ウェハ）１１の加熱処理工程を行う。この工程は、強誘電体キャパシタ構造体４０から露出する、第２前駆導電性水素バリア膜３４Ｙの露出領域３４Ｙｂのみを酸化することにより、当初導電性であった第２前駆導電性水素バリア膜３４Ｙの露出領域３４Ｙｂを絶縁性に転換（変質）して絶縁性水素バリア膜３４ｂを形成する。なお、露出領域３４Ｙｂ外の下部電極に覆われている領域は被覆領域３４Ｙａとなり、この領域には第２水素バリア膜３４ｃが形成されることとなる。
【０１１９】
具体的には、導電性のＴｉＮ膜はＴｉＯ膜に変換される。同様に、ＴｉＡｌ膜はＴｉＡｌＯ膜に、Ｔａ膜はＴａＯ膜に、ＴａＮ膜はＴａＯ膜に転換される。
【０１２０】
この工程は、強誘電体層４６の劣化を回復するためのいわゆる回復アニール工程も兼ねている。従って、加熱処理の条件は、露出領域３４Ｙｂの酸化が膜の厚み方向及び延在方向の両方において完全に行われ、かつ強誘電体層の回復が確実に行える条件とすればよい。この工程は、具体的には、好ましくは、例えば酸素雰囲気下、５５０℃から８５０℃の範囲で３０分間〜９０分間、好ましくは６０分間程度加熱処理することにより行うのがよい。
【０１２１】
引き続き、強誘電体キャパシタ構造体４０より上側に位置する構成要素、例えば、さらなる水素バリア膜、層間絶縁膜、コンタクトホール、上部電極又は素子に接続される１層又は２層以上の配線、この配線を第１層目の配線層として、配線層を覆う層間絶縁膜、層間絶縁膜に形成されるヴィアホール、ヴィアホールを埋込み、下層の配線と接続されるプラグ、プラグに接続されるさらなる配線層を形成する工程を繰り返して実施することにより、所望の多層配線構造を形成することができる。
【０１２２】
然る後、図示しないスクライブラインに沿って、従来公知のダイシング装置を用いてダイシングすることにより、基板１１に予め設定されていた複数のチップ領域を切り出して個片化する。
【０１２３】
このようにして、いわゆる半導体チップの形態を有し、それぞれ同一の上述した第２の実施の形態の装置構造を有する複数個の強誘電体メモリ装置を１枚の基板１１から製造することができる。
【０１２４】
この第２の実施の形態の半導体装置の製造方法によれば、第１絶縁膜３０の表面３０ａ上の第１前駆導電性水素バリア膜３４Ｘを除去した後に、第２導電性水素バリア膜３４ｃ（第２前駆導電性水素バリア膜３４Ｙ）を形成するので、膜厚をより均一に揃えることができる。従って、後続の製造工程のプロセスの安定性向上、キャパシタ特性の向上、歩留まりの向上といったさらなる効果が得られる。
【図面の簡単な説明】
【０１２５】
【図１】この発明の強誘電体メモリ装置の一部分を切断した部分的な切り口を示す模式的な図である。
【図２】（Ａ）図、（Ｂ）図及び（Ｃ）図は、ウェハレベルで製造途中の強誘電体メモリ装置を切断した切り口を示す概略的な製造工程図である。
【図３】（Ａ）図及び（Ｂ）図は、図２（Ｃ）に続く、製造工程図である。
【図４】（Ａ）図、（Ｂ）図及び（Ｃ）図は、図２（Ｃ）に続く、製造工程図である。
【符号の説明】
【０１２６】
１：メモリセルアレイ領域
５：素子分離構造
１０：メモリセル素子
１１：半導体基板
１２：メモリセル素子拡散領域
１４：メモリセル素子ゲート電極
３０：第１絶縁膜
３０ａ：表面
３２：コンタクトホール
３４：水素バリア膜
３４ａ：第１導電性水素バリア膜
３４ｂ：絶縁性水素バリア膜
３４ｃ：第２導電性水素バリア膜
３４Ｘ：第１前駆導電性水素バリア膜
３４Ｘ’、３４Ｙ’：表面
３４Ｘａ：第１部分領域
３４Ｘｂ：第２部分領域
３４Ｙ：第２前駆導電性水素バリア膜
３４Ｙａ：被覆領域
３４Ｙｂ：露出領域
３６：プラグ
３６Ｘ：プラグ膜
３６ａ：頂面
４０：強誘電体キャパシタ構造体
４４：下部電極
４４Ｘ：下部電極膜
４６：強誘電体層
４６Ｘ：強誘電体膜
４８：上部電極
４８Ｘ：上部電極膜
１００：強誘電体メモリ装置
【図１】
2006351614.tif 000003
【図２】
2006351614.tif 000004
【図３】
2006351614.tif 000005
【図４】
2006351614.tif 000006