(57)【要約】【課題】ＪＩもしくはＳＩを用いた半導体集積回路の設計方法であって、寄生バイポーラトランジスタの影響やサージに対するガードリングを入れた効果等をシミュレーションにより予め解析することができ、製品コストを低減することのできる半導体集積回路の設計方法を提供する。【解決手段】半導体基板の表層部において集積回路を構成する複数の半導体素子を、ＣＡＤ上でレイアウトする第１ステップＳ１と、ＣＡＤ上のレイアウト図から、半導体素子以外の寄生バイポーラトランジスタを抽出する第２ステップＳ２と、寄生バイポーラトランジスタの回路パラメータを、デバイスシミュレータ（ＴＣＡＤ）により抽出する第３ステップＳ３と、寄生バイポーラトランジスタを集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う第４ステップＳ４とを有する半導体集積回路の設計方法とする。【選択図】        図１
2006134955.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層部において集積回路を構成する複数の半導体素子を、ＣＡＤ上でレイアウトする第１ステップと、
前記ＣＡＤ上のレイアウト図から、前記半導体素子以外の寄生バイポーラトランジスタを抽出する第２ステップと、
前記寄生バイポーラトランジスタの回路パラメータを、デバイスシミュレータ（ＴＣＡＤ）により抽出する第３ステップと、
前記寄生バイポーラトランジスタを前記集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う第４ステップとを有することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記第２ステップにおける寄生バイポーラトランジスタの抽出に、デザインルールチェック（ＤＲＣ）を用いることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記半導体基板が、ｐ導電型であり、
前記第２ステップにおいて抽出する寄生バイポーラトランジスタが、前記複数の半導体素子を構成する各導電型領域の中で、外部端子に直接繋がる第１の半導体素子におけるｎ導電型領域をエミッタとし、前記第１の半導体素子に隣接する第２の半導体素子におけるｎ導電型領域をコレクタとし、前記ｐ導電型半導体基板をベースとするＮＰＮトランジスタであり、
前記第４ステップにおける回路動作解析が、前記外部端子にサージを入力した誤動作解析であることを特徴とする請求項１または２に記載の半導体集積回路の設計方法。
【請求項４】
前記第１ステップにおいて、前記第１の半導体素子における外部端子に対して、外部ダミーレイヤーを割り当てることを特徴とする請求項３に記載の半導体集積回路の設計方法。
【請求項５】
前記第１の半導体素子が、ＭＯＳ型トランジスタであり、
前記外部端子が、前記ＭＯＳ型トランジスタのドレインであることを特徴とする請求項３または４に記載の半導体集積回路の設計方法。
【請求項６】
前記第４ステップにおいて誤動作が発生した場合に、前記第１の半導体素子と第２の半導体素子の間で、電位固定を行うことを特徴とする請求項３乃至５のいずれか一項に記載の半導体集積回路の設計方法。
【請求項７】
前記第４ステップにおいて誤動作が発生した場合に、前記第１の半導体素子と第２の半導体素子の間隔を広げることを特徴とする請求項３乃至５のいずれか一項に記載の半導体集積回路の設計方法。
【請求項８】
前記第４ステップにおいて誤動作が発生した場合に、前記第１の半導体素子と第２の半導体素子の間に、ｎ導電型のガードリングを挿入することを特徴とする請求項３乃至５のいずれか一項に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合分離（ＪＩ；Junction-Isolation）もしくは自己分離（ＳＩ；Self-Isolation）を用いた半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
ＪＩもしくはＳＩを用いて、ｐ導電型半導体基板の表層部に複数の半導体素子がレイアウトされた半導体集積回路においては、外部端子に繋がる半導体素子のｎ導電型領域に負入力などのサージが印加されると、ｎ導電型領域がｐ導電型半導体基板に対して順バイアスされる。このため、電子が、ｎ導電型領域からｐ導電型の半導体基板に注入される。通常、ｐ導電型半導体基板は不純物濃度が１×１０１５／ｃｍ３程度と低いため、ｐ導電型の半導体基板基板に注入された電子は、ホールと再結合することなく、電子電流となって基板内部まで拡散していく。
【０００３】
ここで、集積回路を構成する半導体素子として、前記外部端子に隣接して正規のＮＰＮトランジスタがある場合を考察する。前記サージによって基板内部に拡散した電子電流が、ＪＩもしくはＳＩを用いた半導体集積回路おいて必然的に発生する寄生バイポーラトランジスタを介して正規トランジスタに到達すると、正規トランジスタがオフ状態であっても正規トランジスタのコレクタに電流が流れる。この電子電流が流入して発生するコレクタ電流が大きい場合には、コレクタに繋がる外部抵抗による電位降下が起き、正規トランジスタはオフ状態からオン状態に変わってしまい、正規トランジスタを含んだ回路が誤動作する。また、正規トランジスタがオフ状態からオン状態に完全に反転しないまでも、正規トランジスタの出力電流が変動することで次段のトランジスタの入力に影響を与え、さらにそれが増幅されることでノイズが伝播して回路全体に悪影響が及ぶ。
【０００４】
こうした回路誤動作を防止する手段として、例えば、Proceedings of 2004 ISPSD & ICs, pp.423-426（非特許文献１）では、外部端子に繋がる正規の半導体素子の周囲に、ｎ導電型ウェルなどの寄生防止のガードリングを形成する方法が開示されている。このｎ導電型ウェルを高電位に固定することで、サージによって半導体基板に注入された電子電流を吸収させることができる。また、特開平１１−１４５３０８号公報（特許文献１）では、ＣＡＤ（Computer Aided Design）データをもとにデザインルールチェック(ＤＲＣ)を行い、ガードリングを隙間なくレイアウトする方法が開示されている。
【非特許文献１】Proceedings of 2004 ISPSD & ICs, pp.423-426
【特許文献１】特開平１１−１４５３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したサージによる電子電流をガードリングに吸収させる方法は、サージの影響をある程度低減することはできるものの、必ずしも上記集積回路の誤動作防止を保証するものではない。これは、寄生バイポーラトランジスタの解析手法がまだ確立されていないためである。従って、これまでガードリングは入出力部など経験的に起こりやすい個所に配置し、ガードリングを入れた効果の検証は製品チップを試作して評価してきた。しかしながら、この方法は、誤動作がまだ解消されなければ半導体素子間の距離をさらに離すなどマスクの全層設計変更を伴うレイアウト修正を繰り返す必要があり、非常に非効率的で、これが製品コスト低減の障害となっている。
【０００６】
そこで本発明は、ＪＩもしくはＳＩを用いた半導体集積回路の設計方法であって、寄生バイポーラトランジスタの影響やサージに対するガードリングを入れた効果等をシミュレーションにより予め解析することができ、製品コストを低減することのできる半導体集積回路の設計方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、半導体基板の表層部において集積回路を構成する複数の半導体素子を、ＣＡＤ上でレイアウトする第１ステップと、前記ＣＡＤ上のレイアウト図から、前記半導体素子以外の寄生バイポーラトランジスタを抽出する第２ステップと、前記寄生バイポーラトランジスタの回路パラメータを、デバイスシミュレータ（ＴＣＡＤ）により抽出する第３ステップと、前記寄生バイポーラトランジスタを前記集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う第４ステップとを有することを特徴とした半導体集積回路の設計方法としている。
【０００８】
上記半導体集積回路の設計方法によれば、ＪＩもしくはＳＩを用いた半導体集積回路おいて必然的に発生する寄生バイポーラトランジスタについて、その影響を定量的に把握し、寄生バイポーラトランジスタが組み込まれた回路動作を、製品チップの試作前に予め評価することができる。従って、製品チップの試作評価を繰り返すことなく、集積回路を構成する複数の半導体素子を効率的にレイアウトすることができ、これによって製品コストを低減することができる。
【０００９】
また、上記半導体集積回路の設計方法では、寄生バイポーラトランジスタを組み入れた回路動作解析に関して、ＴＣＡＤではなく、より短時間に行えるＳＰＩＣＥを用いている。従って、これによっても評価時間を短縮することができ、製品コストを低減することができる。
【００１０】
請求項２に記載の発明は、上記半導体集積回路の設計方法において、前記第２ステップにおける寄生バイポーラトランジスタの抽出に、デザインルールチェック（ＤＲＣ）を用いることを特徴としている。
【００１１】
寄生バイポーラトランジスタは、ＣＡＤ上のレイアウト図から設計者の判断により抽出することができる。一方、この寄生バイポーラトランジスタに関する設計者の判断材料をデザインルールにデータベース化し、ＤＲＣを用いることで、寄生バイポーラトランジスタの抽出を自動化することができる。これによって、上記半導体集積回路の設計時間をより短縮することができ、製品コストをさらに低減することができる。
【００１２】
請求項３に記載のように、上記半導体集積回路の設計方法においては、例えば、前記半導体基板が、ｐ導電型であり、前記第２ステップにおいて抽出する寄生バイポーラトランジスタが、前記複数の半導体素子を構成する各導電型領域の中で、外部端子に直接繋がる第１の半導体素子におけるｎ導電型領域をエミッタとし、前記第１の半導体素子に隣接する第２の半導体素子におけるｎ導電型領域をコレクタとし、前記ｐ導電型半導体基板をベースとするＮＰＮトランジスタであり、前記第４ステップにおける回路動作解析が、前記外部端子にサージを入力した誤動作解析とすることができる。
【００１３】
これにより、負入力やＥＳＤ（Electro Static Discharge）といったサージによる誤動作の有無を、製品チップの試作前に予め評価することができる。従って、製品チップの試作評価を繰り返すことなく、当該半導体集積回路の動作検証を効率的に行うことができ、これによって製品コストを低減することができる。
【００１４】
また、上記解析においては、ＪＩもしくはＳＩを用いた半導体集積回路おいて必然的に発生する寄生バイポーラトランジスタの中で、外部端子へのサージ入力に対して影響の大きな寄生バイポーラトランジスタが抽出される。このように回路動作に影響を与える寄生バイポーラトランジスタを限定することで、解析時間を短縮することができ、これによって製品コストを低減することができる。
【００１５】
請求項４に記載のように、上記外部端子にサージを入力して誤動作解析する場合には、前記第１ステップにおいて、前記第１の半導体素子における外部端子に対して、外部ダミーレイヤーを割り当てることで、ＴＣＡＤを用いたシミュレーション解析が容易になる。
【００１６】
請求項５に記載のように、上記外部端子にサージを入力した誤動作解析では、例えば、前記第１の半導体素子が、ＭＯＳ型トランジスタであり、前記外部端子が、前記ＭＯＳ型トランジスタのドレインとすることができる。
【００１７】
請求項６〜８に記載のように、前記第４ステップにおいて誤動作が発生した場合には、前記第１の半導体素子と第２の半導体素子の間で電位固定を行う、前記第１の半導体素子と第２の半導体素子の間隔を広げる、および前記第１の半導体素子と第２の半導体素子の間にｎ導電型のガードリングを挿入する等のレイアウト変更により、誤動作を解消することができる。
【００１８】
この場合には、上記いずれかのレイアウト変更を組み入れて再び請求項１に記載の解析を行うことで、製品チップを試作することなく、サージに対する上記レイアウト変更の効果をシミュレーションすることができる。従って、上記半導体集積回路の設計方法によれば、製品チップを試作することなく当該半導体集積回路のサージに対する誤動作防止を保証することができると共に、製品コストを低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２０】
図１は、本発明の半導体集積回路の設計方法に関する設計フロー図である。
【００２１】
図１に示す半導体集積回路の設計方法は、基本的に、４つのステップＳ１〜Ｓ４を有している。第１ステップＳ１では、半導体基板の表層部において集積回路を構成する複数の半導体素子をＣＡＤ上でレイアウトする。すなわち、集積回路を構成する複数の半導体素子について、各導電型領域のＣＡＤデータ（位置、サイズ、形状）を入力し、複数の半導体素子をＣＡＤ上でレイアウトする。また、各導電型領域の属性（表面濃度、拡散深さ）も入力して、デバイスシミュレータ（ＴＣＡＤ）上で３次元のチップモデルを作成する。尚、外部端子に繋がる半導体素子には、その属性を表わすダミーレイヤー（外部ダミー）をＣＡＤ上で入れる。第２ステップＳ２では、ＣＡＤ上のレイアウト図から正規の半導体素子以外の寄生バイポーラトランジスタを抽出する。第３ステップＳ３では、寄生バイポーラトランジスタの回路パラメータを、ＴＣＡＤにより抽出する。すなわち、寄生バイポーラトランジスタのデバイス計算（例えば、Ｉｃ−Ｉｂ特性）を実施し、得られた波形から、回路シミュレータ(ＳＰＩＣＥ)に用いる回路パラメータを抽出する。第４ステップＳ４では、寄生バイポーラトランジスタを集積回路に組み入れて、ＳＰＩＣＥにより回路動作解析を行う。すなわち、抽出した寄生バイポーラトランジスタを正規回路に組み込み、通常の回路動作検証、および外部端子に負入力を想定したサージ波形を入力して、回路の動作検証を行う。
【００２２】
第４ステップＳ４において誤動作が発生しないことが確認できれば、製品チップの試作に移行する。また、第４ステップにおいて誤動作が発生した場合には、第１ステップＳ１に戻って、基板電位の固定、素子間隔の拡大およびガードリング挿入等のレイアウト修正を行い、誤動作が解消するまでステップを繰り返す。
【００２３】
図１に示す半導体集積回路の設計方法によれば、ＪＩもしくはＳＩを用いた半導体集積回路おいて必然的に発生する寄生バイポーラトランジスタについて、その影響を定量的に把握し、寄生バイポーラトランジスタが組み込まれた回路動作を、製品チップの試作前に予め評価することができる。従って、製品チップの試作評価を繰り返すことなく、集積回路を構成する複数の半導体素子を効率的にレイアウトすることができ、これによって製品コストを低減することができる。
【００２４】
また、上記半導体集積回路の設計方法では、寄生バイポーラトランジスタを組み入れた回路動作解析に関して、ＴＣＡＤではなく、より短時間に行えるＳＰＩＣＥを用いている。従って、これによっても評価時間を短縮することができ、製品コストを低減することができる。
【００２５】
次に、図１に示す半導体集積回路の設計方法について、具体的な実施例を示す。
【００２６】
図２は、図１における第１ステップＳ１と第２ステップの一例である。図２（ａ）は、ＣＡＤ上にレイアウトされた半導体集積回路１０１を示す模式的な平面図であり、図２（ｂ）は、図２（ａ）における一点鎖線Ａ−Ａでの断面図である。
【００２７】
図２（ａ）の半導体集積回路１０１では、集積回路を構成する半導体素子として、破線で囲った外部素子ダミー（入出力保護ダイオード）１１、ＭＯＳトランジスタダミー（ＰチャンネルおよびＮチャンネルＭＯＳトランジスタ）１２、パワー素子ダミー１３およびバイポーラトランジスタダミー（ＮＰＮトランジスタ）１４が示されている。尚、図２（ａ）における斜線の網目部分は、ｎ導電型領域およびｐ導電型領域へのコンタクトコンタクトを示し、パワー素子ダミー１３における四角の網目部分は、パワー素子の各セルが形成された領域を示している。
【００２８】
図２（ａ）に示す半導体集積回路１０１からは、多数の寄生バイポーラトランジスタを抽出することができる。図２（ａ）の半導体集積回路１０１は半導体基板がｐ導電型であるが、寄生のＮＰＮトランジスタを例にとると、例えば、外部端子に直接繋がる外部素子ダミー１１におけるｎ導電型領域をエミッタとし、外部素子ダミー１１に隣接するバイポーラトランジスタダミー１４におけるｎ導電型領域をコレクタとし、外部素子ダミー１１のｐ導電型領域（ｐ導電型半導体基板）をベースとする図２（ｂ）のＮＰＮトランジスタＱ１が抽出される。この寄生のＮＰＮトランジスタＱ１以外にも、図２（ａ）の半導体集積回路１０１からは、パワー素子ダミー１３のｎ導電型領域をエミッタとする寄生のＮＰＮトランジスタや、ＭＯＳトランジスタダミー１２におけるｎ導電型領域をコレクタとする寄生のＮＰＮトランジスタを抽出することができる。
【００２９】
図３と図４に、別の半導体集積回路１０２を示す。図３は、ＣＡＤ上にレイアウトされた半導体集積回路１０２を示す模式的な平面図であり、図４は、図３における一点鎖線Ｂ−Ｂでの断面図である。
【００３０】
図３の半導体集積回路１０２では、集積回路を構成する半導体素子として、破線で囲った入出力保護素子２１およびロジック素子（ＰチャンネルおよびＮチャンネルＭＯＳトランジスタ）２２が示されている。尚、入出力保護素子２１はＭＯＳ型トランジスタを用いたものであり、このＭＯＳ型トランジスタのドレインが外部端子に直接繋がっている。
【００３１】
図３に示す半導体集積回路１０２からは、寄生バイポーラトランジスタとして、外部端子に直接繋がる入出力保護素子２１におけるｎ導電型領域をエミッタとし、入出力保護素子２１に隣接するロジック素子（ＰチャンネルＭＯＳトランジスタ）２２におけるｎ導電型領域をコレクタとし、入出力保護素子２１のｐ導電型領域（ｐ導電型半導体基板）をベースとする図４のＮＰＮトランジスタＱ２が抽出される。また、別の寄生バイポーラトランジスタとして、外部端子に直接繋がるロジック素子（ＰチャンネルＭＯＳトランジスタ）２２におけるｐ導電型領域をエミッタとし、ロジック素子（ＰチャンネルＭＯＳトランジスタ）２２に隣接する入出力保護素子２１におけるｐ導電型領域をコレクタとし、ロジック素子（ＰチャンネルＭＯＳトランジスタ）２２のｎ導電型領域をベースとする図４のＰＮＰトランジスタＱ３を抽出することができる。
【００３２】
この２つの寄生バイポーラトランジスタＱ２，Ｑ３は、外部端子にサージを入力した誤動作解析において、ＪＩもしくはＳＩを用いた半導体集積回路おいて必然的に発生する寄生バイポーラトランジスタの中で、外部端子に隣接する影響の大きな寄生バイポーラトランジスタである。後で図３と図４に示す半導体集積回路１０２を用いて外部端子にサージを入力した時の誤動作解析を説明するが、このように回路動作に影響を与える寄生バイポーラトランジスタを限定することで、解析時間を短縮することができ、これによって製品コストを低減することができる。
【００３３】
以上示したように、寄生バイポーラトランジスタは、ＣＡＤ上のレイアウト図から設計者の判断により抽出することができる。一方、この寄生バイポーラトランジスタに関する設計者の判断材料をデザインルールにデータベース化し、デザインルールチェック（ＤＲＣ）を用いることで、図１の第２ステップＳ２における寄生バイポーラトランジスタの抽出を自動化することができる。これによって、半導体集積回路の設計時間をより短縮することができ、製品コストを低減することができる。
【００３４】
次に、図１の第３ステップＳ３以降について、図３の半導体集積回路１０２の外部端子にサージを入力した時の誤動作解析を例にして説明する。
【００３５】
外部端子にサージを入力して誤動作解析する場合には、図１の第１ステップＳ１において、外部端子に対して、外部ダミーレイヤーを割り当てておく。これにより、ＴＣＡＤを用いたシミュレーション解析が容易になる。
【００３６】
図５に、図１における第３ステップＳ３の実施結果の一例を示す。
【００３７】
図５（ａ）は、ＴＣＡＤを用いてシミュレートした寄生ＰＮＰトランジスタの電流増幅特性（ガンメルプロット）である。また、図５（ｂ）は、図５（ａ）のガンメルプロットから市販の汎用ソフトを用いて抽出した、寄生ＰＮＰトランジスタのＳＰＩＣＥ回路パラメータである。
【００３８】
図６に、図３と図４に示す半導体集積回路１０２について、図１における第４ステップＳ４の実施結果の一例を示す。図６（ａ）は、図４の寄生バイポーラトランジスタを組み入れた等価回路図である。図中の破線で囲った部分は、ＥＳＤサージの等価回路を示している。
【００３９】
図６（ｂ）は、図６（ａ）の寄生バイポーラトランジスタを組み入れて、誤動作解析した結果である。ＥＳＤによるサージ印加時の影響は約２００ｎｓで収まるが、その後寄生バイポーラトランジスタがラッチアップして、定常的に１．４Ａの電流が流れ続ける。
【００４０】
図１の第４ステップＳ４において、誤動作が発生しないことを確認できれば、製品チップの試作に移行する。しかしながら、図６（ｂ）では寄生バイポーラトランジスタのラッチアップが発生しているので、再び図１の第１ステップＳ１に戻ってレイアウトを修正する。
【００４１】
図７と図８に、レイアウト修正後の半導体集積回路１０３を示す。図７は、ＣＡＤ上にレイアウトされた半導体集積回路１０３を示す模式的な平面図であり、図８は、図７における一点鎖線Ｃ−Ｃでの断面図である。
【００４２】
図７と図８に示す半導体集積回路１０３では、図３と図４に示す半導体集積回路１０２に較べて、寄生バイポーラトランジスタのラッチアップを防止するために、入出力保護素子２１とロジック素子（ＰチャンネルＭＯＳトランジスタ）２２の間で、図中の点線で囲った電位固定２３が追加されている。
【００４３】
図９に、図７と図８に示す半導体集積回路１０３について、図１における第４ステップＳ４の実施結果を示す。図９（ａ）は、図８の寄生バイポーラトランジスタを組み入れた等価回路図である。
【００４４】
図９（ｂ）は、図９（ａ）の寄生バイポーラトランジスタを組み入れて、誤動作解析した結果である。入出力保護素子２１とロジック素子（ＰチャンネルＭＯＳトランジスタ）２２の間で電位固定２３し、ＥＳＤによるサージ電流が抜ける経路を追加したことで、図９（ｂ）では図６（ｂ）に較べて、寄生バイポーラトランジスタによる誤動作（ラッチアップ）の発生が防止されている。
【００４５】
尚、図７〜図９では、図１の第４ステップＳ４において誤動作が発生した場合に、外部端子に直接繋がる第１の半導体素子と第１の半導体素子に隣接する第２の半導体素子の間で電位固定２３を行うレイアウト変更を示した。しかしながら、これに限らず、第１の半導体素子と第２の半導体素子の間隔を広げる、および第１の半導体素子と第２の半導体素子の間にｎ導電型のガードリングを挿入する等のレイアウト変更により、誤動作を解消することができる。
【００４６】
以上示したように、図１に示す本発明の半導体集積回路の設計方法によれば、負入力やＥＳＤ（Electro Static Discharge）といったサージによる誤動作の有無を、製品チップの試作前に予め評価することができる。従って、製品チップの試作評価を繰り返すことなく、当該半導体集積回路の動作検証を効率的に行うことができ、これによって製品コストを低減することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体集積回路の設計方法に関する設計フロー図である。
【図２】図１における第１ステップＳ１と第２ステップの一例で、（ａ）は、ＣＡＤ上にレイアウトされた半導体集積回路１０１を示す模式的な平面図であり、（ｂ）は、（ａ）における一点鎖線Ａ−Ａでの断面図である。
【図３】ＣＡＤ上にレイアウトされた別の半導体集積回路を示す模式的な平面図である。
【図４】図３における一点鎖線Ｂ−Ｂでの断面図である。
【図５】図１における第３ステップＳ３の実施結果の一例で、（ａ）は、ＴＣＡＤを用いてシミュレートした寄生ＰＮＰトランジスタの電流増幅特性であり、（ｂ）は、（ａ）から抽出した寄生ＰＮＰトランジスタのＳＰＩＣＥ回路パラメータである。
【図６】図１における第４ステップＳ４の実施結果の一例で、（ａ）は、図４の寄生バイポーラトランジスタを組み入れた等価回路図であり、（ｂ）は、（ａ）の寄生バイポーラトランジスタを組み入れて誤動作解析した結果である。
【図７】レイアウト修正後のＣＡＤ上にレイアウトされた半導体集積回路を示す模式的な平面図である。
【図８】図７における一点鎖線Ｃ−Ｃでの断面図である。
【図９】（ａ）は、図８の寄生バイポーラトランジスタを組み入れた等価回路図であり、（ｂ）は、（ａ）の寄生バイポーラトランジスタを組み入れて誤動作解析した結果である。
【符号の説明】
【００４８】
Ｓ１〜Ｓ４  設計フローにおけるステップ
１０１〜１０３  半導体集積回路
１１〜１４，２１，２２  （正規の）半導体素子
Ｑ１〜Ｑ３  寄生バイポーラトランジスタ
２３  電位固定
【図１】
2006134955.tif 000003
【図２】
2006134955.tif 000004
【図３】
2006134955.tif 000005
【図４】
2006134955.tif 000006
【図５】
2006134955.tif 000007
【図６】
2006134955.tif 000008
【図７】
2006134955.tif 000009
【図８】
2006134955.tif 000010
【図９】
2006134955.tif 000011