(57)【要約】【課題】不揮発性メモリ装置及びそれのための高速検証方法を提供する。【解決手段】本発明による不揮発性メモリ装置は、不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する。同時に実行されるプログラム状態または消去状態の検証動作は、前記不揮発性メモリ装置のメモリセルからデータを感知する感知増幅器、前記感知増幅器によって感知された前記データを貯蔵するラッチ、前記ラッチに貯蔵されている前記データを貯蔵する入出力バッファ、及び前記感知増幅器が第２メモリセルを感知する間、以前に感知された第１メモリセルに対するプログラム／消去検証を実行するように前記感知増幅器、前記ラッチ、及び前書き込み出力バッファを制御するプログラム／消去検証回路によって実行される。【選択図】図４
2006107711.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置において、
メモリセルアレイに対するプログラム動作または消去動作の後、選択されたメモリセルのデータを感知するデータ感知部と、
前記感知されたデータを貯蔵するデータ貯蔵部と、
前記データ感知部が新しいプログラムデータまたは新しい消去データを感知する間、前記データ貯蔵部に貯蔵されているデータに対するプログラム状態または消去状態を検証する検証部とを含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記検証部は前記データ貯蔵部に対するデータ入出力を制御することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記検証部は前記データのそれぞれのビットに対するプログラム状態または消去状態を検証することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記検証部は前記データの複数個のビットに対するプログラム状態または消去状態を一括的に検証することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
不揮発性メモリ装置において、
不揮発性メモリ装置のメモリセルアレイをプログラムまたは消去するためのデータを貯蔵する第１データ貯蔵部と、
前記第１データ貯蔵部に貯蔵されたデータを利用したメモリセルアレイのプログラム動作または消去動作の後、選択されたメモリセルのデータを感知するデータ感知部と、
前記感知されたデータを貯蔵する第２データ貯蔵部と、
前記第２データ貯蔵部に貯蔵されたデータを前記第１データ貯蔵部に貯蔵し、前記データ感知部が新しいプログラムデータまたは新しい消去データを感知する間、前記第１データ貯蔵部に貯蔵されたデータに対するプログラム状態または消去状態を検証する検証部とを含むことを特徴とする不揮発性メモリ装置。
【請求項６】
前記検証部は前記第１データ貯蔵部及び前記第２データ貯蔵部に対するデータ入出力を制御することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記検証部は前記データのそれぞれのビットに対するプログラム状態または消去状態を検証することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項８】
前記検証部は前記データの複数個のビットに対するプログラム状態または消去状態を一括的に検証することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項９】
前記第１データ貯蔵部は入出力バッファであることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項１０】
前記第２データ貯蔵部はラッチ回路であることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項１１】
不揮発性メモリ装置のデータ検証方法において、
不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階を含むことを特徴とする不揮発性メモリ装置の検証方法。
【請求項１２】
前記以前に感知されたデータはすぐ直前に感知されたデータであることを特徴とする請求項１１に記載の不揮発性メモリ装置の検証方法。
【請求項１３】
外部から印加された第１データ貯蔵部のデータを利用して前記プログラム動作または消去動作を実行する段階をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の検証方法。
【請求項１４】
前記データ感知結果は第２データ貯蔵部に貯蔵されることを特徴とする請求項１３に記載の不揮発性メモリ装置の検証方法。
【請求項１５】
前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階は、
前記第２データ貯蔵部に貯蔵されたデータを前記第１データ貯蔵部に貯蔵する段階と、
新しいデータが感知される間、前記第１データ貯蔵部に貯蔵されたデータに対するプログラム状態または消去状態を検証する段階とを含むことを特徴とする請求項１４に記載の不揮発性メモリ装置の検証方法。
【請求項１６】
前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階では、前記データのそれぞれのビット別にプログラム状態または消去状態が検証されることを特徴とする請求項１１に記載の不揮発性メモリ装置の検証方法。
【請求項１７】
前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階では、前記データの複数個のビットに対するプログラム状態または消去状態が一括的に検証されることを特徴とする請求項１１に記載の不揮発性メモリ装置の検証方法。
【請求項１８】
不揮発性メモリ装置のデータ検証方法において、
第１データ貯蔵部に貯蔵されたデータを利用してメモリセルアレイに対するプログラム動作または消去動作を実行する段階と、
選択されたメモリセルのデータを感知する段階と、
前記感知されたデータを第２データ貯蔵部に貯蔵する段階と、
前記第２データ貯蔵部に貯蔵されたデータを前記第１データ貯蔵部に貯蔵する段階と、
新しいデータに対する感知動作と、前記第１データ貯蔵部に貯蔵されたデータに対するプログラム状態または消去状態を検証する動作を同時に実行する段階とを含むことを特徴とする不揮発性メモリ装置の検証方法。
【請求項１９】
不揮発性メモリ装置において、
前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する手段を含むことを特徴とする不揮発性メモリ装置。
【請求項２０】
前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する手段は、
前記不揮発性メモリ装置のメモリセルからデータを感知する感知増幅器と、
前記感知増幅器によって感知された前記データを貯蔵するラッチと、
前記ラッチに貯蔵されている前記データを貯蔵する入出力バッファと、
前記感知増幅器が第２メモリセルを感知する間、以前に感知された第１メモリセルに対するプログラム／消去検証を実行するように、前記感知増幅器、前記ラッチ、及び前書き込み出力バッファを制御するプログラム／消去検証回路とを含むことを特徴とする請求項１９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に係り、さらに具体的にはフラッシュメモリ装置及びそれのプログラム／消去検証方法に関する。
【背景技術】
【０００２】
電気的にプログラム及び消去、読み出し動作が可能な不揮発性半導体メモリ装置のうち、特に、ＮＯＲ型フラッシュメモリ装置（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はプログラム及び読み出し動作時の速度が顕著に速くて、高速動作を要するユーザーから多くの呼応を得ている。
【０００３】
図１はフラッシュメモリセルの断面図である。
【０００４】
フラッシュメモリセルはＰ型半導体基板２上にチャンネル領域を間に置いてＮ＋不純物で形成されたソース及びドレインと、前記チャンネル領域上に１００［Å］以下の薄い絶縁膜７を間に置いて形成されるフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）６と、絶縁膜９を間に置いて前記フローティングゲート６と絶縁された制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）８が形成されている。前記ソース３、ドレイン４、フローティングゲート６、制御ゲート８、および半導体基板２上にはプログラム及び消去、読み出し動作時に要求される電圧を印加するための電源端子Ｖｓ、Ｖｇ、Ｖｄ、Ｖｂが接続されている。
【０００５】
一般的に、フラッシュメモリ装置はドレイン領域４と隣接したチャンネル領域で発生されたフローティングゲートへのホットエレクトロンインジェクション（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）によってプログラムされる。前記電子注入はソース領域３と前記Ｐ型半導体基板２とを接地させ、制御ゲート電極Ｖｇに高い高電圧１０［Ｖ］を印加し、そして前記ドレイン領域にホットエレクトロンを発生させるために適する量の電圧５［Ｖ］〜６［Ｖ］を印加することで行われる。このような電圧印加によってフラッシュメモリセルがプログラムされれば、マイナスの電荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）がフローティングゲート６に十分に蓄積される。そして、前記フローティングゲートに蓄積されたマイナスの電荷は一連の読み出し動作が実行される間、前記プログラムされたフラッシュメモリセルのスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を高める役割を実行する。
【０００６】
続いて、フラッシュメモリセルの消去動作をよく見れば、フラッシュメモリセルは半導体基板２（すなわち、バルク領域）から制御ゲートに発生されたＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）によって消去される。Ｆ−Ｎトンネリングはマイナスの高電圧−１０［Ｖ］を前記制御ゲート８に印加し、前記バルク領域と制御ゲート８との間にＦ―Ｎトンネリングを発生させるために適する量の電圧５［Ｖ］を印加することで行われる。この際、ドレイン領域は消去の効果を極大化させるために高インピーダンス状態（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ ｓｔａｔｅ）（例えば、フローティング状態；ｆｌｏａｔｉｎｇ ｓｔａｔｅ）で維持される。前記のような消去条件による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖｓ、及びＶｂに印加すれば、前記制御ゲート８とバルク領域との間には強い電界が形成される。それによって、Ｆ−Ｎトンネリングが発生するようになり、フローティングゲート内のマイナス電荷はソース領域３に放出される。Ｆ−Ｎトンネリングは６〜７［ＭＶ／ｃｍ］の電界が絶縁膜の間に印加された時に発生するようになり、前記Ｆ−Ｎトンネリングはフローティングゲート６とバルク領域２との間に１００［Å］以下の薄い絶縁膜７が形成されているので可能となる。
【０００７】
フラッシュメモリの構成において、それぞれのバルク領域はメモリ装置の高集積化のために複数個のセルがともに連結されている。これによって、消去時複数個のセルが同時に消去される。消去単位はそれぞれのバルク領域が分離している領域（例えば、６４［Ｋｂｙｔｅ］；以下、セクタ（ｓｅｃｔｏｒ）という）によって決められる。消去動作によってスレッショルド電圧が低くなったフラッシュメモリセルは、読み出し動作のために制御ゲート８に一定の電圧が印加されれば、ドレイン領域４からソース領域３に電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）が形成される。この際、フラッシュメモリセルは“ｏｎ”されたという。それのスレッショルド電圧は約１［Ｖ］〜３［Ｖ］の間の分布を有する。
【０００８】
プログラム及び消去動作が実行された後、これらの動作がよく実行されたか否かを判読しなければならず、このためにはプログラム検証（ｐｒｏｇｒａｍ ｖｅｒｉｆｙ）、消去検証（ｅｒａｓｅ ｖｅｒｉｆｙ）動作が必要である。
【０００９】
図２はプログラム及び消去動作によるセルのスレッショルド電圧変化を示す図である。
【００１０】
図２を参照すると、ＮＯＲ型のフラッシュメモリ装置はプログラム時にはセルが６［Ｖ］〜８［Ｖ］のスレッショルド電圧を有するようにし、消去時には１［Ｖ］〜３［Ｖ］のスレッショルド電圧を有するように調節する。消去動作とは、プログラムセルのスレッショルド電圧を低めることであり、最大スレッショルド電圧が３［Ｖ］になる時まで消去を実行する。例えば、消去されたセルが４［Ｖ］のスレッショルド電圧を有すれば、一定の時間を置いて３［Ｖ］までスレッショルド電圧を低める。そして、消去されたセルが１［Ｖ］以下の低いスレッショルド電圧を有する場合には、該当のセルのスレッショルド電圧を高めるようになる。メモリセルが１［Ｖ］以下のスレッショルド電圧状態に消去されることをオーバー消去（ｏｖｅｒ ｅｒａｓｅ）といい、消去復元（ｅｒａｓｅ ｒｅｐａｉｒ）過程を通じてスレッショルド電圧が１［Ｖ］以上に上昇するようになる。
【００１１】
上述のように、メモリセルに対するプログラム動作及び消去動作を正しく実行するためには、プログラム動作及び消去動作が正常に実行されたか否かを判別する検証（ｖｅｒｉｆｙ）動作が必ず実行されなければならない。これによって、プログラムされなかったセルに対してはプログラムをさらに進行させることができ、消去が足りないか、過消去されたセルのスレッショルド電圧を調節することができるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、不揮発性半導体メモリ装置のプログラム状態または消去状態に対する検証を高速で実行することができる装置及びその方法を提供することにある。
【００１３】
本発明の他の課題は、不揮発性半導体メモリ装置に対するプログラム動作または消去動作をより効率的に実行することができる装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述の課題を達成するために本発明による揮発性メモリ装置は、メモリセルアレイに対するプログラム動作または消去動作の後、選択されたメモリセルのデータを感知するデータ感知部、前記感知されたデータを貯蔵するデータ貯蔵部、及び前記データ感知部が新しいプログラムデータまたは新しい消去データを感知する間、前記データ貯蔵部に貯蔵されているデータに対するプログラム状態または消去状態を検証する検証部を含むことを特徴とする。
【００１５】
この実施形態において、前記検証部は前記データ貯蔵部に対するデータ入出力を制御することを特徴とする。
【００１６】
この実施形態において、前記検証部は前記データのそれぞれのビットに対するプログラム状態または消去状態を検証することを特徴とする。
【００１７】
この実施形態において、前記検証部は前記データの複数個のビットに対するプログラム状態または消去状態を一括的に検証することを特徴とする。
【００１８】
上述の課題を達成するために、本発明による不揮発性メモリ装置は、不揮発性メモリ装置のメモリセルアレイをプログラムまたは消去するためのデータを貯蔵する第１データ貯蔵部、前記第１データ貯蔵部に貯蔵されたデータを利用したメモリセルアレイのプログラム動作または消去動作の後、選択されたメモリセルのデータを感知するデータ感知部、前記感知されたデータを貯蔵する第２データ貯蔵部、及び前記第２データ貯蔵部に貯蔵されたデータを前記第１データ貯蔵部に貯蔵し、前記データ感知部が新しいプログラムデータまたは新しい消去データを感知する間、前記第１データ貯蔵部に貯蔵されたデータに対するプログラム状態または消去状態を検証する検証部を含むことを特徴とする。
【００１９】
この実施形態において、前記検証部は前記第１データ貯蔵部及び前記第２データ貯蔵部に対するデータ入出力を制御することを特徴とする。
【００２０】
この実施形態において、前記検証部は前記データのそれぞれのビットに対するプログラム状態または消去状態を検証することを特徴とする。
【００２１】
この実施形態において、前記検証部は前記データの複数個のビットに対するプログラム状態または消去状態を一括的に検証することを特徴とする。
【００２２】
この実施形態において、前記第１データ貯蔵部は入出力バッファであることを特徴とする。
【００２３】
この実施形態において、前記第２データ貯蔵部はラッチ回路であることを特徴とする。
【００２４】
上述の課題を達成するために、本発明による不揮発性メモリ装置のデータ検証方法は、不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階を含むことを特徴とする。
【００２５】
この実施形態において、前記以前に感知されたデータはすぐ直前に感知されたデータであることを特徴とする。
【００２６】
この実施形態において、外部から印加された第１データ貯蔵部のデータを利用して前記プログラム動作または消去動作を実行する段階をさらに含むことを特徴とする。
【００２７】
この実施形態において、前記データ感知結果は第２データ貯蔵部に貯蔵されることを特徴とする。
【００２８】
この実施形態において、前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階は、前記第２データ貯蔵部に貯蔵されたデータを前記第１データ貯蔵部に貯蔵する段階、及び新しいデータが感知される間、前記第１データ貯蔵部に貯蔵されたデータに対するプログラム状態または消去状態を検証する段階を含むことを特徴とする。
【００２９】
この実施形態において、前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階では、前記データのそれぞれのビット別にプログラム状態または消去状態が検証されることを特徴とする。
【００３０】
この実施形態において、前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する段階では、前記データの複数個のビットに対するプログラム状態または消去状態が一括的に検証されることを特徴とする。
【００３１】
上述の課題を達成するために、本発明による不揮発性メモリ装置のデータ検証方法は、第１データ貯蔵部に貯蔵されたデータを利用してメモリセルアレイに対するプログラム動作または消去動作を実行する段階と、選択されたメモリセルのデータを感知する段階と、前記感知されたデータを第２データ貯蔵部に貯蔵する段階と、前記第２データ貯蔵部に貯蔵されたデータを前記第１データ貯蔵部に貯蔵する段階と、新しいデータに対する感知動作と、前記第１データ貯蔵部に貯蔵されたデータに対するプログラム状態または消去状態を検証する動作を同時に実行する段階とを含むことを特徴とする。
【００３２】
上述の課題を達成するために、本発明による不揮発性メモリ装置は、前記不揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する手段を含むことを特徴とする。
【００３３】
この実施形態において、前記揮発性メモリ装置で現在選択されたメモリセルに対するデータ感知と、前記不揮発性メモリ装置の他のメモリセルで以前に感知されたデータに対するプログラム状態または消去状態の検証とを同時に実行する手段は、前記不揮発性メモリ装置のメモリセルからデータを感知する感知増幅器と、前記感知増幅器によって感知された前記データを貯蔵するラッチと、前記ラッチに貯蔵されている前記データを貯蔵する入出力バッファと、前記感知増幅器が第２メモリセルを感知する間、以前に感知された第１メモリセルに対するプログラム／消去検証を実行するように、前記感知増幅器、前記ラッチ、及び前書入出力バッファを制御するプログラム／消去検証回路とを含むことを特徴とする。
【発明の効果】
【００３４】
本発明によると、不揮発性半導体メモリ装置のプログラム状態または消去状態に対する検証を高速で実行することができ、それによって、不揮発性半導体メモリ装置に対するプログラム動作または消去動作をより効率的に実行することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明による実施形態を添付の図を参照して詳細に説明する。
【００３６】
本発明の新規の不揮発性メモリ装置ではプログラム／消去データに対する感知と、感知された結果に対する検証とがパイプライン方式で同時に実行される。その結果、プログラム／消去検証に要する時間が最小化され、リソースの無駄使いが最小化されて、メモリ装置に対するプログラム動作または消去動作が効率的に実行されることができる。
【００３７】
図３は本発明の望ましい実施形態による半導体メモリ装置の構成を示すブロック図である。一般的に、半導体メモリ装置はメモリセルで構成されたアレイ領域と、前記アレイ領域の行及び列を選択するための周辺回路を具備する。もし、前記アレイ領域が複数個のアレイブロックに分離する場合、それによって該当する周辺回路もそれにそれぞれ対応するように分離する。このようなアレイ領域の構成はこの分野の通常的な知識を持った者などに自明である。以下説明されるアレイ領域は複数個のアレイブロックのうちの一つのアレイブロック及びここに係わる周辺回路（特に、プログラム／消去検証に係わる周辺回路）のみを示す。
【００３８】
図３を参照すると、ＮＯＲ型フラッシュメモリ装置１００はメモリセルアレイ１０、入出力バッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ ｂｕｆｆｅｒ ）２０、書き込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）３０、列選択部４０、感知増幅部（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）６０、感知ラッチ（ｓｅｎｓｅ ｌａｔｃｈ）７０、及びプログラム／消去検証部８０を含む。
【００３９】
メモリセルアレイ１０は図１に示したような断面構造を有するセルで構成される。入出力バッファ２０はメモリセルアレイ１０に書き込まれるデータと、メモリセルアレイ１０から感知されたデータを貯蔵する。書き込みドライバ３０は入出力バッファ２０から入力されたデータを利用してセルアレイ１０に対するプログラム動作または消去動作を実行する。書き込みドライバ３０の内部には入出力バッファ２０から受け入れたプログラムされるデータまたは消去されるデータを貯蔵するラッチ（図示しない）が具備されている。列選択部４０は書き込みドライバ３０によってプログラムされるセルアレイ１０または消去されるセルアレイ１０のビットライン（図示しない）を選択する。
【００４０】
感知増幅部６０はセルアレイ１０の特定セルに貯蔵されたデータを感知及び増幅する。感知増幅部６０によって感知及び増幅されたデータは感知ラッチ７０を通じて入出力バッファ２０の該当のアドレスに貯蔵される。感知ラッチ７０は感知増幅部６０によって感知及び増幅されたデータ（以下、感知データという）を貯蔵する。回路の構成を簡単にするために感知ラッチ７０の全体の大きさは入出力バッファ２０の全体の大きさよりは小さく構成される。例えば、入出力バッファ２０はプログラムデータ及び消去データを全部貯蔵するように３２ワードの大きさを有するように構成され、感知ラッチ７０は８ワードの大きさを有するように構成される。
【００４１】
プログラム／消去検証部８０は感知増幅部６０がｉ番目のプログラム／消去データを感知する間、入出力バッファ２０からすぐ以前に感知されたプログラム／消去データ（すなわち、（ｉ−１）番目のプログラム／消去データ）を受け入れて、これに対するパス／フェイル（ｐａｓｓ／ｆａｉｌ）の可否を検証する。すなわち、感知増幅部６０のデータ感知動作と、感知されたデータに対するプログラム／消去検証部８０の検証動作がパイプライン方式で同時に進行される。その結果、プログラム／消去検証に要する時間が最小化され、リソースの無駄使いも最小化される。このためにプログラム／消去検証部８０は単一装置で構成されて、プログラム及び消去に対する検証を全部実行することもでき、プログラム検証のための構成と消去検証のための構成がそれぞれ別個の装置で構成されることもできる。
【００４２】
書き込みドライバ３０によってセルアレイ１０に対するプログラム動作または消去動作が実行された後、感知増幅部６０は該当のプログラム／消去データを感知及び増幅する。その後、感知増幅部６０は、プログラム／消去検証部８０の制御に応答して、感知されたデータを感知ラッチ７０に貯蔵する。感知ラッチ７０は、プログラム／消去検証部８０の制御に応答して、感知増幅部６０から入力された感知データを入出力バッファ２０の該当のアドレスに転送（ｔｒａｎｓｆｅｒ）する。その後、感知ラッチ７０は感知増幅部６０から入力された新しい感知結果を貯蔵する。入出力バッファ２０は、プログラム／消去検証部８０の制御に応答して、感知ラッチ７０から転送された感知データをプログラム／消去検証部８０に伝達する。プログラム／消去検証部８０は感知増幅部６０がｉ番目のプログラム／消去データを感知する間、入出力バッファ２０からすぐ以前に感知されたプログラム／消去データ（すなわち、（ｉ−１）番目のプログラム／消去データを受け入れて、これに対するパス／フェイルの可否を検証する。この際、プログラム／消去検証部８０はそれぞれのビットに対するプログラム状態または消去状態を検証することもでき、ワイヤードＯＲ（ｗｉｒｅｄ−ＯＲ）方式のように複数個のビットに対するプログラム状態または消去状態を一括的に検証することもできる。
【００４３】
このように、本発明による半導体メモリ装置１００はプログラム／消去データに対する感知と、感知された結果に対する検証をパイプライン方式で同時に実行する。その結果、プログラム／消去検証に要する時間が最小化され、リソースの無駄使いも最小化される。本発明によるプログラム／消去検証過程は次のようである。
【００４４】
図４は本発明の望ましい実施形態によるプログラム／消去検証方法を示すフローチャートであり、図５は本発明の望ましい実施形態によるプログラム／消去検証タイミングを示す図である。図４及び図５には入出力バッファ２０が３２ワードで構成され、感知ラッチ７０が８ワードで構成された場合を例としてあげたものであり、回路の構成に応じて入出力バッファ２０及び感知ラッチ７０の大きさは変形可能である。また、図４及び図５には４ステップで構成された感知及び検証過程が図示されているが、入出力バッファ２０及び感知ラッチ７０の構成に応じて感知及び検証されるステップ数も調節可能である。
【００４５】
図４及び図５を参照すると、まず感知増幅部６０はプログラム／消去検証部８０の制御に応答してプログラムされたデータまたは消去されたデータを感知する第１感知動作を実行する（６１０段階）。第１感知動作によって感知された第１感知結果ＳＥＮＳＥ１はプログラム／消去検証部８０の制御に応答して感知ラッチ７０に貯蔵された後、入出力バッファ２０の該当のアドレスに転送される。この際の動作タイミングは図５の一番目の感知センシング１ｓｔ ＶｅｒｉｆｙＳｅｎｓｉｎｇ区間と同様である。
【００４６】
続いて、感知増幅部６０はプログラム／消去検証部８０の制御に応答してプログラムされたデータまたは消去されたデータを感知する第２感知動作を実行する（６２０段階）。これと同時に、プログラム／消去検証部８０は入出力バッファ２０から第１感知結果ＳＥＮＳＥ1を受け入れて、これに対するプログラム／消去検証を実行する（８１０段階）。図５に示したように、第２感知動作２ｎｄ ＶｅｒｉｆｙＳｅｎｓｉｎｇが実行される間、第１感知結果ＳＥＮＳＥ１に対する検証動作１ｓｔ ＰＦ＿Ｃｈｅｃｋがパイプライン方式で同時に実行される。この際、第２感知結果ＳＥＮＳＥ２はプログラム／消去検証部８０の制御に応答して感知ラッチ７０に貯蔵された後、入出力バッファ２０の該当のアドレスに転送される。そして、プログラム／消去検証部８０ではビット単位のプログラム状態または消去状態の検証が実行されることもでき、ワイヤードＯＲ（ｗｉｒｅｄ−ＯＲ）方式のように複数個のビットに対するプログラム状態または消去状態の検証が一括的に実行されることもできる。
【００４７】
続いて、感知増幅部６０はプログラム／消去検証部８０の制御に応答してプログラムされたデータまたは消去されたデータを感知する第３感知動作を実行する（６３０段階）。これと同時に、プログラム／消去検証部８０は入出力バッファ２０から第２感知結果ＳＥＮＳＥ２を受け入れて、これに対するプログラム／消去検証を実行する（８２０段階）。図５に示したように、第３感知動作３ｒｄ ＶｅｒｉｆｙＳｅｎｓｉｎｇが実行される間、第２感知結果ＳＥＮＳＥ２に対する検証動作２ｎｄ ＰＦ＿Ｃｈｅｃｋがパイプライン方式で同時に実行される。この際、第３感知結果ＳＥＮＳＥ３はプログラム／消去検証部８０の制御に応答して感知ラッチ７０に貯蔵された後、入出力バッファ２０の該当のアドレスに転送される。
【００４８】
続いて、上述の方式と同一の方式で第４感知動作４ｔｈ ＶｅｒｉｆｙＳｅｎｓｉｎｇと、第３感知結果ＳＥＮＳＥ３に対する第３検証動作３ｒｄ ＰＦ＿Ｃｈｅｃｋがパイプライン方式で同時に実行される（６４０段階及び８３０段階）。その後、第４感知結果ＳＥＮＳＥ４に対する第４検証動作４ｔｈ ＰＦ＿Ｃｈｅｃｋが実行される（８４０段階）。上述のように、前記のような一連のプログラム／消去データに対する感知及び検証過程は入出力バッファ２０が３２ワードで構成され、感知ラッチ７０が８ワードで構成された場合を例としてあげたものであり、回路の構成に応じて感知及び検証されるステップ数はいくらでも調節可能である。
【００４９】
上述のように、本発明による半導体メモリ装置１００はプログラム／消去データに対する感知と、感知された結果に対する検証をパイプライン方式で実行する。その結果、プログラム／消去検証に要する時間が最小化され、リソースの無駄使いが最小化される。それによって、不揮発性半導体メモリ装置に対するプログラム動作または消去動作が効率的に実行されることができる。
【００５０】
以上のように、図と明細書で最適実施形態が開示された。ここで特定の用語が使われたが、これはただ本発明を説明するための目的として使われたもので、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使われたものではない。したがって、本技術分野の通常の知識を持った者であれば、今後多様な変形及び均等な他の実施形態が可能であるという点を理解するであろう。したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって決められなければならないであろう。
【図面の簡単な説明】
【００５１】
【図１】フラッシュメモリセルの断面図である。
【図２】半導体メモリ装置のプログラム及び消去動作によるセルのスレッショルド電圧変化を示す図である。
【図３】本発明の望ましい実施形態による半導体メモリ装置の構成を示すブロック図である。
【図４】本発明の望ましい実施形態によるプログラム／消去検証方法を示すフローチャートである。
【図５】本発明の望ましい実施形態によるプログラム／消去検証タイミングを示す図である。
【符号の説明】
【００５２】
１０  メモリセルアレイ
２０  入出力バッファ
３０  書き込みドライバ
４０  列選択部
６０  感知増幅部
７０  感知ラッチ
８０  プログラム／消去検証部
【図１】
2006107711.tif 000003
【図２】
2006107711.tif 000004
【図３】
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【図４】
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【図５】
2006107711.tif 000007