(57)【要約】【課題】ノードに雑音を導入せずに電圧制御発振の特性を測定し、初期化することのできるＰＬＬ回路を提供する。【解決手段】システムは、アップ及びダウン信号を受信し、その信号に基づいてその出力の電圧を維持するチャージポンプ２３０と、チャージポンプ２３０に結合され、第１のモードまたは第２のモードのいずれかでチャージポンプ２３０へアップ及びダウン信号を供給するように制御する制御回路２２０とを備えたＰＬＬ回路２００を有する。制御回路２２０は、第１のモードでは位相周波数検出器２１０から受信された信号をアップ及びダウン信号として通過させ、第２のモードでは位相周波数検出器２１０から受信された少なくとも１つの信号を無効にしてチャージポンプ２３０の出力の電圧を選択可能な試験電圧へ駆動するように構成される。【選択図】      図２
2006042352.tif 000002
【特許請求の範囲】
【請求項１】
位相ロックループ（ＰＬＬ）回路で構成されるシステムであって、
アップ及びダウン信号を受信し、それらの信号に基づいて、その出力における電圧を維持するチャージポンプと、
前記チャージポンプに結合され、第１のモードまたは第２のモードのいずれかで前記チャージポンプへ前記アップ及びダウン信号を供給するように構成される制御回路と、
を具備し、前記制御回路は、
前記第１のモードにおいて、位相周波数検出器から受信された信号を前記アップ及びダウン信号として通過させるように構成され、
前記第２のモードにおいて、前記位相周波数検出器から受信された前記信号の少なくとも１つを無効にして前記チャージポンプの出力における電圧を選択可能な試験電圧へ駆動するように構成される、システム。
【請求項２】
前記チャージポンプの出力に結合される電圧制御発振器と前記位相周波数検出器とを更に具備し、前記電圧制御発振器は、前記チャージポンプの出力における電圧に対応する周波数を有する信号を発生する請求項１に記載のシステム。
【請求項３】
前記電圧制御発振器の出力に結合される分周器を更に具備し、前記分周器は、前記電圧制御発振器の出力信号を受信し、第１の係数により分割される前記電圧制御発振器の前記出力信号の周波数に等しい周波数を有するフィードバック信号を発生するように構成され、前記位相周波数検出器は、前記フィードバック信号を受信するために前記分周器に結合され、前記フィードバック信号と基準信号との比較に基づいて前記制御回路に与えられる信号を発生するように構成される請求項２に記載のシステム。
【請求項４】
前記制御回路は１以上の制御信号を受信するように構成され、前記制御回路は前記制御信号に基づいて前記第１及び第２のモードの一方に入るように構成され、
前記制御回路は、前記１以上の制御信号に基づいて複数の可能な電圧から前記試験電圧を選択するように構成され、
前記複数の可能な電圧は、最小の電圧、最大の電圧、及び前記最小の電圧と前記最大の電圧との間の範囲内にある複数の電圧を含む請求項１に記載のシステム。
【請求項５】
位相ロックループ（ＰＬＬ）回路で実行される方法であって、
第１のモードにおいて、アップ及びダウン信号を前記ＰＬＬ回路のチャージポンプに供給する工程と、ここで、前記アップ及びダウン信号を位相周波数検出器から受信し、前記アップ及びダウン信号を、前記制御回路を通して前記チャージポンプへ通過させることと、前記アップ及びダウン信号は、前記チャージポンプの出力における電圧を、電圧制御発振器の出力で位相ロック信号を発生する電圧へ駆動するように構成されることと、
第２のモードにおいて、前記アップ及びダウン信号の少なくとも一方を無効にし、前記チャージポンプの出力における電圧を選択可能な試験電圧へ駆動する工程と、
を具備する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相ロックループ回路に関し、特に、これらの回路を初期化して回路内の電圧制御発振器の特性を測定するためのシステム及び方法に関する。
【背景技術】
【０００２】
位相ロックループ回路、即ちＰＬＬは、基準信号にロックされる信号を発生するために発振器を制御するように設計される。換言すると、発振器により発生された信号は基準信号と同位相に維持される。発振器の信号は、基準信号と同一の周波数を有してもよく、或いは基準信号の多数倍またはその数分の１の周波数であってもよい。
【０００３】
図１を参照すると、従来技術に従う例示的な回路の構造が示される。ＰＬＬ回路１００は、位相周波数検出器１１０、チャージポンプ１２０、電圧制御発振器１３０、分周器１４０、キャパシタ１５０を含む。ＰＬＬ回路１００は、基準クロック信号ＲＥＦ＿ＣＬＫを受信し、出力信号ＰＬＬ＿ＯＵＴを発生し、それはこの場合クロック信号とも呼ばれる。ＰＬＬ＿ＯＵＴの周波数は、分周器１４０により決定されるように、ＲＥＦ＿ＣＬＫの倍数である。これを以下更に詳細に説明する。
【０００４】
図１から認められるように、位相周波数検出器１１０は、基準クロック信号ＲＥＦ＿ＣＬＫと、フィードバッククロック信号ＦＢ＿ＣＬＫとを受信する。位相周波数検出器１１０は、これらの２つの信号を比較し、フィードバッククロック信号の周波数が基準クロック信号よりも高いか低いかを決定する。フィードバッククロック信号の周波数が基準クロック信号の周波数よりも高いならば、位相周波数検出器１１０は「ダウン」信号ＤＮをアサート（assert）する。他方で、フィードバッククロック信号の周波数が基準クロック信号の周波数よりも低いならば、位相周波数検出器１１０は「アップ」信号ＵＰをアサートする。
【０００５】
位相周波数検出器１１０により発生されるＵＰ及びＤＷ信号はチャージポンプ１２０に与えられる。これらの信号は、チャージポンプ１２０によって、チャージポンプ内の電流源と電流ドレインを制御するために使用される。ＵＰ信号がアサートされると、チャージポンプ１２０は電流源をその出力へ結合する。ＤＮ信号がアサートされると、チャージポンプ１２０は電流ドレインをその出力へ結合する。従って、ＵＰまたはＤＮのいずれがアサートされるかに従って、チャージポンプ１２０の出力は、実効的に電流源または電流ドレインとして作用する。
【０００６】
チャージポンプ１２０の出力は電圧制御発振器１３０の入力に結合される。チャージポンプ１２０と電圧制御発振器１３０との間の接続は、電圧制御ノード（ＶＣ）と呼ばれることがある。電圧制御発振器１３０により発生される発振の周波数を制御するのがこのノードの電圧であるので、このノードは電圧制御ノードと呼ばれる。電圧制御ノードを電流源または電流ドレインに交互に結合することにより、ノードにおける電荷（及び対応する電圧）を制御することができ、それによって電圧制御発振器１３０により発生される発振（即ちＰＬＬ回路１００の出力）の周波数を制御する。
【０００７】
電圧制御発振器１３０の周波数は電圧制御ノードの電圧に従うので、ＰＬＬ回路１００は典型的にこのノードの電圧変化に対して非常に敏感である。電圧制御ノードはそれ故、キャパシタ１５０を通して接地される。これは（特に高周波数の）ノードの電圧の発振を接地へ分路し、ノードの電圧を安定するように機能する。これはまた、電圧制御発振器１３０により発生された発振の周波数を安定させる。
【０００８】
ＰＬＬ回路１００の設計は、幾つかの構造に対して適切であるが、ＰＬＬを更に有用にする付加的な特徴を与えることが有効となる。例えば、ＰＬＬの特徴を有することが通常有用である。換言すると、電圧制御ノードの電圧と出力信号の周波数との対応を知ることが有用である。このプロセスは簡単ではあるが、研究所の環境では非常に時間がかかる。製造環境では、ＰＬＬの特徴付けは非常に難しい。ＰＬＬ全体を特徴付けする代りとして、電圧制御発振器の周波数対電圧特性を単に決定することが有用となる可能性がある。この情報は、ＰＬＬ回路が可能な電圧／周波数を通して適切に動作するか否かを決定するための別の手段を提供することができる。
【０００９】
しかしながら、通常はこの情報はノードの電圧を制御するため、回路を電圧制御ノードに結合することによって得られる。この電圧はその後、電圧の範囲を横切って変化（例えば段階的に）され、電圧制御発振器により発生される対応する周波数が測定されることができる。このデータは、電圧制御発振器の周波数対電圧特性を示すためにグラフにされることができる。しかしながら、この方法に関する問題の１つは、付加的な回路が電圧制御ノードで雑音を発生し、それによってＰＬＬ回路の性能を劣化することである。
【００１０】
別の所望の特徴はＰＬＬ回路の初期化に関する。回路がオンにされるとき、電圧制御ノードの電圧は知られていない。その電圧は、最小の電圧（例えば接地）と最大の電圧（例えばＶｄｄ）との間のどこかにある。これは問題が生じる可能性があり、何故なら、電圧がその最大値であるならば、電圧制御発振器１３０により発生される信号がその最大の周波数となるためである。ＰＬＬ回路１００のコンポーネントはそれ故、電圧制御ノードの電圧と、電圧制御発振器１３０により発生される信号の周波数がそれらの最大値であっても、正確に動作するように設計されなければならない。そうでなければ、ＰＬＬ回路１００はロックしない（即ち故障である）。通常、高い電圧と周波数を処理するために分周器１４０のような高性能のコンポーネントを設計することは更に困難であるので、これはコンポーネント及び回路を設計する難しさ、複雑度及び／または価格を増加させる可能性がある。
【００１１】
通常のＰＬＬ回路設計は、回路が初期化されるときに、そのノードの電圧をプルダウンするために、電圧制御ノードに結合された機構を含むことがある。例えば幾つかの通常の設計では、電圧制御ノードは、初期化信号によりオン及びオフが切換えられるトランジスタを通って接地される。回路が初期化されるとき、このトランジスタは、電圧制御ノードを接地するためにオンに切換えられ、それによって電圧をプルダウンする。回路の初期化後、トランジスタは、電圧制御ノードを接地から解除するためにオフに切換えられる。この機構は、回路が高い周波数で初期化することを防止するのに有効であるが、電圧制御ノードで雑音を導入する欠点も有する。
【００１２】
それ故、これらの特徴を提供するための通常の手段に固有の欠点がない状態で、これらの特徴を提供するシステム及び／または方法を提供することが望まれる。
【発明の開示】
【課題を解決するための手段】
【００１３】
先に概説した１以上の問題は本発明の種々の実施形態により解決されることができる。一般的に説明すると、本発明は、これらの回路内の電圧制御発振器の特性を測定し、回路を初期化するシステム及び方法を具備し、ここで、電圧制御ノードに雑音を導入する回路はこのノードに結合されない。
【００１４】
本発明の第１の視点は、位相ロックループ（ＰＬＬ）回路中に構成されるシステムを具備する。そのシステムは、チャージポンプと、そのチャージポンプを駆動するように構成された制御回路とを含む。制御回路は、正常の動作モードである第１のモード、または試験モード或いは初期化モードである第２のモードのいずれかでチャージポンプへ「アップ」及び「ダウン」信号を提供するように構成される。第１のモードでは、制御回路は、位相周波数検出器から受信された信号をアップ及びダウン信号としてチャージポンプへ通過させる。第２のモードでは、制御回路は、位相周波数検出器から受信された少なくとも１つの信号を無効にし、その出力で選択可能な試験電圧を発生するようにチャージポンプを駆動する。この電圧は、対応する周波数で出力信号を発生するために電圧制御発振器により使用される。
【００１５】
制御回路は１組の制御入力に基づいて動作する。１実施形態では、制御入力はアップ制御信号とダウン制御信号とを含む。アップ制御信号がアサートされるならば、対応する電流源トランジスタをオンに切換えるためにチャージポンプへアップ信号がアサートされる。ダウン制御信号がアサートされるならば、対応する電流ドレイントランジスタをオンに切換えるためにチャージポンプへダウン信号がアサートされる。それによって制御回路は、その出力で最小、最大、または中間範囲の電圧を発生するようにチャージポンプを駆動する。１実施形態では、別々の試験と初期化制御入力が制御回路に与えられる。別の実施形態では、複数のセットの制御ロジックが制御回路中に構成され、並列電流源トランジスタと並列電流ドレイントランジスタを駆動し、それによって最小及び最大の電圧に加えてチャージポンプの出力において複数の中間電圧を発生する。
【００１６】
本発明の第２の視点は、ＰＬＬ回路を動作するための方法を含む。その方法は、アップ及びダウン信号がＰＬＬ回路のチャージポンプに与えられる第１のモード（正常の動作モード）で動作することを含み、ここでアップ及びダウン信号は、位相周波数検出器からチャージポンプへ送られ、チャージポンプの出力の電圧を、電圧制御発振器の出力で位相ロック信号を発生する電圧へ駆動する。この方法はまた、アップ及びダウン信号の少なくとも一方が無効にされ、チャージポンプの出力の電圧を、選択可能な試験電圧へ駆動する第２のモード（試験または初期化モード）で動作することも含む。試験モードでは、選択される電圧は、最小、最大、または中間の電圧であってもよい。初期化モードでは、電圧はＶｄｄよりも低い値へ駆動され、この値は典型的に最小値であるが、代わりに中間値であってもよい。
【００１７】
複数の付加的な実施形態もまた可能である。本発明のその他の目的及び利点は以下の詳細な説明と、添付図面の参照により明白になるであろう。
【発明を実施するための最良の形態】
【００１８】
本発明は種々の変形及び代替形態を取るが、その特定の実施形態を図面及び付随する詳細な説明の例によって示す。しかしながら、図面及び詳細な説明は、本発明を説明した特定の実施形態に限定することを意図するものではないことを理解すべきである。この説明は代わりに特許請求の範囲により規定される本発明の技術的範囲内に入る全ての変形、等価物、及び別の実施形態をカバーすることを意図する。
【００１９】
本発明の１以上の実施形態を以下説明する。以下説明するこれら及び任意の他の実施形態は例示であり、本発明の技術的範囲を限定するものではなく本発明の説明を意図するものであることに注意すべきである。
【００２０】
ここで説明するように、本発明の種々の実施形態は、ＰＬＬ回路の電圧制御発振器の入力における電圧制御ノードの電圧を制御するために、ＰＬＬ回路内のチャージポンプを制御するためのシステム及び方法を含む。これらのシステム及び方法は、制御された方法により、電圧制御発振器の特性の測定とＰＬＬ回路の初期化の両者を可能にするために使用されることができる。
【００２１】
１実施形態では、ＰＬＬ回路は、基本的に図１に関して前述したように位相周波数検出器、チャージポンプ、電圧制御発振器、分周器を含む。しかしながら、この実施形態のＰＬＬ回路は、位相周波数検出器とチャージポンプとの間に結合される制御回路を含む。この制御回路は、ＰＬＬ回路が正常の動作モードか、または試験モードかのいずれか一方で機能することを可能にする。
【００２２】
ＰＬＬ回路が正常の動作モードで機能するとき、制御回路は透明であり、ＰＬＬ回路は制御回路が存在しないかのように動作する。試験モードでは、制御回路は、位相周波数検出器によって通常チャージポンプに与えられる信号を無効にし、代わりに電圧制御ノードの電圧を１以上の選択可能な電圧に駆動する信号をチャージポンプに提供するように動作する。これらの電圧は、最小の電圧（例えば接地電圧）と最大の電圧（例えばＶｄｄ）と、最小と最大の電圧に対して中間の１以上の電圧とを含むことができる。
【００２３】
１実施形態では、制御回路は、１対の制御入力ＵＰ＿ＣＴＲＬとＤＮ＿ＣＴＲＬとを受信するように構成される。これらの制御入力の両者がローであるとき、ＰＬＬ回路は正常の動作モードで動作する。これらの制御入力の一方または両方がハイのとき、ＰＬＬ回路は試験モードで動作する。試験モードでは、各制御入力は通常、周波数検出器によりチャージポンプに与えられる信号（即ちＵＰとＤＮ）の対応する１つの信号を無効にする。従って、制御回路は、チャージポンプの出力の電圧をその最大値へ駆動するようにアサートされたＵＰ信号を維持でき、それによって電圧制御発振器の出力をその最大周波数へ駆動する。代わりに、制御回路は、チャージポンプの出力の電圧をその最小値へ駆動するようにアサートされたＤＮ信号を維持でき、それによって電圧制御発振器の出力をその最小周波数へ駆動する。更に別のものとして、制御回路は、ＵＰ及びＤＮ信号の両者を同時にアサートでき、チャージポンプの出力の電圧をその中間値に駆動し、それによって電圧制御発振器の出力を対応する中間の周波数へ駆動する。このようにして、電圧制御発振器の周波数応答における３つの点が決定されることができる。
【００２４】
１実施形態では、その制御回路は初期化制御入力を受信するように構成される。ＰＬＬ回路が初期化される（例えばパワーオンリセットである）とき、この制御入力はハイである。これにより制御回路は、ＵＰ信号をローに維持しながら、チャージポンプへＤＮ信号をアサートする。これは電圧制御ノードの電圧をその最小値へ下げるように駆動する。電圧制御発振器はそれ故、最小の周波数を有する出力信号を発生する。電圧制御発振器は最初に、潜在的に最大の周波数信号ではなく、周波数信号から最小値の入力を発生するので、ＰＬＬ回路のコンポーネントを設計する難しさが減少される。前述したように、電圧制御ノードの電圧は他の実施形態では中間値に駆動されてもよい。
【００２５】
本発明の例示的な実施形態に係るＰＬＬ回路が図２に示される。この実施形態では、ＰＬＬ回路２００は、図１に示されるＰＬＬ回路１００と類似して、位相周波数検出器２１０、チャージポンプ２３０、電圧制御発振器２４０、分周器２５０、キャパシタ２６０を含む。しかしながら、図２の実施形態では、更に制御回路２２０を含む。制御回路２２０は、位相周波数検出器２１０とチャージポンプ２３０との間に位置する。
【００２６】
制御回路２２０は、位相周波数検出器２１０により発生されるＵＰ及びＤＮ信号と、１組の制御入力とを受信するように構成される。これらの入力信号に基づいて、制御回路２２０は、位相周波数検出器２１０により発生されるＵＰ及びＤＮ信号の代わりに、チャージポンプ２３０へ与えられる新しいセットの信号ＵＰ１、ＤＮ１を発生する。制御入力に従って、新しい信号ＵＰ１とＤＮ１は夫々ＵＰとＤＮと同一であるか、これらは異なっている。
【００２７】
制御回路２２０への制御入力は２つの異なる動作モードに対応する。これらのモードの一方は正常の動作モードである。このモードでは、位相周波数検出器２１０から受信されたＵＰ及びＤＮ信号は、基本的に制御回路２２０を通過し、信号ＵＰ１とＤＮ１としてチャージポンプ２３０へ与えられる（以下更に詳細に説明するように、信号ＵＰはＵＰ１としてチャージポンプ２３０へ与えられる前に反転されることに注意する）。この例では、制御回路２２０は隣接するコンポーネントに対して実効的に透明である。換言すると、チャージポンプ２３０は、位相周波数検出器２１０により発生される２つの信号により制御され、ＰＬＬ回路２００は制御回路２２０が存在しないかのように動作する。
【００２８】
ＰＬＬ回路２００が動作する他方のモードは試験モードである。この試験モードでは、位相周波数検出器２１０により発生されるＵＰ及びＤＮ信号は制御回路２２０により無効にされる。これらの信号は実効的に２つの新しい信号（ＵＰ１及びＤＮ１）により置換され、これらの信号は、チャージポンプ２３０に電圧制御ノードの電圧を試験電圧へ駆動させるように構成される。この試験電圧は１組の可能な試験電圧から選択可能である。例えば最大の電圧（例えばＶｄｄ）は試験電圧として選択されることができる。この電圧制御ノードの最大の電圧は、電圧制御発振器２４０を対応する最大周波数で発振させるようにする。試験電圧は、代りに電圧制御ノードの最小の可能な電圧（例えば接地電圧）または最小と最大の電圧の間の幾つかの中間電圧であるように選択されることができる。最小または中間の電圧の選択により、電圧制御発振器２４０は夫々最小または中間の周波数で発振する。
【００２９】
注意すべき点として、電圧制御ノードの電圧はキャパシタ２６０上の電荷に対応する（ここではＱ＝ＣＶ）。電圧制御ノードはそれ故、関連する電荷または電圧を有するとして代りに説明されることができる。従って、電圧制御ノードに関する説明は、チャージポンプに関するときはキャパシタの充電電荷に言及される可能性があり、電圧制御発振器に関するときはキャパシタの電圧に言及される可能性がある。
【００３０】
別の注意すべき点として、試験電圧は、ＰＬＬ回路２００の出力が基準クロック信号で位相ロックされる定常状態の電圧とは異なる。この定常状態の電圧は直接的に選択されるのではなく、試行錯誤によって実効的に発見される。換言すると、電圧制御ノードの電圧は、対応する周波数を有する出力信号ＰＬＬ＿ＯＵＴを電圧制御発振器２４０に発生させる幾つかの初期値を有する。この周波数が所望よりも高いならば、電圧制御ノードの電圧は減少される。この周波数が所望よりも低いならば、電圧は増加される。この反復的なプロセスを通して、電圧制御ノードの電圧は、電圧制御発振器２４０に所望の周波数で出力信号を発生させるために必要ないかなる電圧にも到達する。従って、ある意味で、出力信号の周波数は電圧制御ノードの電圧を駆動する。
【００３１】
他方で、試験電圧はＰＬＬ回路２００の出力により駆動されない。試験電圧は可能な電圧範囲から選択され、その後、電圧制御ノードの試験電圧と、出力信号周波数との関係を決定するために出力信号ＰＬＬ＿ＯＵＴが測定される。注意すべき点として、試験電圧はこの実施形態では特別な予め定められた値を取る必要はない。試験電圧を選択する目的は電圧制御発振器２４０の特性に関する幾つかの情報を提供することである。それ故、この実施形態では、電圧制御ノードの電圧が、最大値（ほぼＶｄｄ）、最小値（ほぼ接地）、または中間の中間範囲値（ほぼＶｄｄ／２）へ選択的に駆動されることを知ることで十分である。
【００３２】
図３を参照すると、１実施形態に係る制御回路３２０とチャージポンプ３３０の構造が示される。制御回路３２０とチャージポンプ３３０は、ＰＬＬ回路２００で使用されることのできるタイプのコンポーネントの例である（即ち制御回路３２０は制御回路２２０の例示であり、チャージポンプ３３０はチャージポンプ２３０の例示である）。
【００３３】
この実施形態では、チャージポンプ３３０は２つのトランジスタ３３１、３３２から構成される。トランジスタ３３１のソースはＶｄｄの電圧源に結合される。トランジスタ３３１のドレインはトランジスタ３３２のソースに結合される。トランジスタ３３２のドレインは接地される。チャージポンプ３３０の出力はトランジスタ３３１、３３２間のノードに接続される（即ちこれはトランジスタ３３１のドレインとトランジスタ３３２のソースに接続される）。それ故、トランジスタ３３１はチャージポンプ３３０の出力を電流源に切換え可能に結合する。即ち、トランジスタ３３１は、チャージポンプ３３０の出力と電流源とを交互に結合及び遮断するためにオンとオフに切換える。他方で、トランジスタ３３２は出力と電流ドレインとを切換え可能に結合する。トランジスタ３３１、３３２のゲートはチャージポンプ３３０の夫々の入力に接続される。信号ＵＰ１はトランジスタ３３１のゲートに与えられ、信号ＤＮ１はトランジスタ３３２のゲートに与えられる。
【００３４】
動作において、トランジスタ３３１、３３２は、電圧制御ノードを接地してキャパシタ上の電荷を増加または減少するためにオンとオフに切換えられ、それによって電圧制御発振器により発生される信号の周波数を制御する電圧を増加または減少させる。典型的にトランジスタ３３１、３３２はパルスでオンに切換えられる。換言すると、キャパシタ上の電荷を増加または減少することが必要なとき、トランジスタのうち適切な１つのトランジスタがある間隔でオンに切換えられ、その後オフに切換えられる。
【００３５】
図３を再度参照すると、チャージポンプ３３０は制御回路３２０から信号ＵＰ１及びＤＮ１を受信することが示される。制御回路３２０は、位相周波数検出器から受信された信号ＵＰ及びＤＮ信号と２つの付加的な制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬに基づいて信号ＵＰ１とＤＮ１を発生する。制御回路３２０は、２つのＮＯＲゲート３２１、３２２と、インバータ３２３とを含む。ＮＯＲゲート３２１は、位相周波数検出器信号ＵＰと制御信号ＵＰ＿ＣＴＲＬを入力として受信する。ＮＯＲゲート３２１の出力は、信号ＵＰ１としてチャージポンプ３３０へ与えられる。ＮＯＲゲート３２２は、位相周波数検出器信号ＤＮと制御信号ＤＮ＿ＣＴＲＬを入力として受信する。ＮＯＲゲート３２２の出力はその後、インバータ３２３へ与えられる。インバータ３２３の出力はその後、信号ＤＮ１としてチャージポンプ３３０へ与えられる。
【００３６】
制御回路３２０は以下のように動作する。制御信号ＵＰ＿ＣＴＲＬとＤＮ＿ＣＴＲＬの両者がローレベルならば、ＰＬＬ回路は正常の動作モードで機能する。即ち、ＵＰ及びＤＮ信号は信号ＵＰ１及びＤＮ１としてチャージポンプ３３０へ通過され、ここでＤＮ１はＤＮと同一であり、ＵＰ１はＵＰの反転である。どちらかの制御信号がハイならば、ＰＬＬ回路は試験モードで動作する。これらの信号のうちいずれがハイで、いずれがローである（存在するならば）かに従って、チャージポンプ３３０は電圧制御ノードの電荷／電圧を最小、最大、または中間値へ駆動させることができる。
【００３７】
注意すべき点として、ここで使用される「通過」は、ＵＰ及びＤＮ信号が夫々アサートされるとき、ＵＰ１及びＤＮ１信号のアサーション（assertion）を示す。ＵＰ及びＤＮ（ここではＵＰ１とＤＮ１）信号がアサートされるとき、電流源と電流ドレイントランジスタは夫々オンに切換えられる。この明細書で詳細に説明される実施形態では、ＵＰ及びＤＮ信号はこれらがハイレベルであるときアサートされ、これらがローレベルであるとき脱アサートされる。これらの実施形態のチャージポンプは、ＰＭＯＳ電流源トランジスタ（そのゲートのロー信号によりオンに切換えられる）と、ＮＭＯＳ電流ドレイントランジスタ（そのゲートのハイ信号によりオンに切換えられる）とから構成されるので、ＵＰ１はアサートされるときローで、ＤＮ１はアサートされるときハイである。他の実施形態では、これらがアサートされるときの信号の状態（ハイ／ロー）は変化できる。
【００３８】
また、注意すべき点として、位相周波数検出器は、電圧制御ノードの電荷／電圧を増加するために信号ＵＰをアサートし、電圧制御ノードの電荷／電圧を減少するために信号ＤＮをアサートする。この実施形態では、位相周波数検出器はローからハイになり、その後、ローへ戻るパルスを発生することによりこれらの各信号を「アサート」する。正常の動作では、制御回路３２０は、これらの信号を夫々ＵＰ１及びＤＮ１としてチャージポンプ３３０へ与える前に、信号ＵＰを反転させるが、信号ＤＮを反転させない。トランジスタ３３１は、そのゲートに与えられる信号（ＵＰ１）がローであるときにオンに切換えられ、且つ信号がハイでなるときにオフに切換えられるＰＭＯＳトランジスタであるので、信号ＵＰの反転が必要である。他方で、トランジスタ３３２は、そのゲートに与えられる信号（ＤＮ１）がハイであるときにオンに切換えられ、且つ信号がローであるときにオフに切換えられるＮＭＯＳトランジスタであり、ＤＮの反転は必要ではない。
【００３９】
位相周波数検出器は、基準及びフィードバック信号の比較に基づいてＵＰとＤＮ信号を発生する。位相周波数検出器は、ＦＢ＿ＣＬＫ信号の上昇エッジがＲＥＦ＿ＣＬＫ信号の上昇エッジよりも後であることを検出したとき、ＵＰ信号中にパルスを発生する。結果として、正常の動作モードでは、トランジスタ３３１は短い間隔でオンに切換えられ、電流が電圧源から電圧制御ノードに流れることを可能にし、幾らかの量の電荷を電圧制御ノードキャパシタに付加する。位相周波数検出器は、ＦＢ＿ＣＬＫ信号の上昇エッジがＲＥＦ＿ＣＬＫ信号の上昇エッジよりも、前であることを検出したとき、ＤＮ信号中にパルスを発生する。正常の動作モードでは、これはトランジスタ３３２を短い間隔でオンに切換えさせる。この場合、電流は電圧制御ノードから接地に流れ、幾らかの量だけ電圧制御ノードキャパシタの電荷を減少させる。従って、位相周波数検出器により発生されるＵＰ及びＤＮ信号は、フィードバッククロック信号が基準クロック信号に一致するまで、正常の動作で電圧制御ノードの電荷／電圧を段階的に増加または減少させる。
【００４０】
前述したように、制御回路３２０は、ＰＬＬ回路が正常の動作モードで機能するとき、実効的に透明である。このモードでは、位相周波数検出器は、制御回路３２０を通ってチャージポンプ３３０へ転送させるＵＰ及びＤＮ信号を発生し、電圧制御ノードの電圧を電圧制御発振器の出力が位相ロックされるレベルへ駆動する。ＰＬＬ回路が試験モードで動作するとき、位相周波数検出器は前述したように信号ＵＰ及びＤＮを発生し続ける。しかしながら、制御回路３２０は、これらの信号の一方または両方を無効にし、それによってＰＬＬ回路は、基準信号でロックされる周波数以外の周波数を有する出力信号を発生する。ＰＬＬ回路はそれによって選択可能な試験電圧へ駆動されることができる。
【００４１】
前述したように、ＰＬＬ回路は制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬの一方または両方がハイのとき、試験モードで動作する。ＵＰ＿ＣＴＲＬがローで、ＤＮ＿ＣＴＲＬがハイであるならば、制御回路３２０は、ＤＮ＿ＣＴＲＬをアサートし、チャージポンプ３３０により電圧制御ノードの電荷／電圧を最小の可能な値に近いレベルへ駆動させる。ＵＰ＿ＣＴＲＬがハイで、ＤＮ＿ＣＴＲＬがローであるならば、制御回路３２０は、ＵＰ＿ＣＴＲＬをアサートし、チャージポンプ３３０により電圧制御ノードの電荷／電圧を最大の可能な値に近いレベルへ駆動させる。ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬが両方ともハイであるならば、制御回路３２０は、ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬの両者をアサートし、チャージポンプ３３０により電圧制御ノードの電荷／電圧を最小と最大値のほぼ間の中間レベルに駆動させる。勿論、電圧制御発振器は、選択された電圧制御ノードの電荷／電圧に対応して、最小、最大、または中間の周波数で出力信号を発生する。制御信号値の関数として出力信号周波数は以下の真理値表で要約される。
【表１】
2006042352.tif 000003
【００４２】
ＰＬＬ回路の動作と試験モードとを図４を参照して以下説明する。図４はＰＬＬ回路内の種々の点における信号を時間の関数として示した図である。図面に示される信号は、制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬ、チャージポンプ入力信号ＵＰ１及びＤＮ１、電圧制御ノードの電圧（ＶＣ）、電圧制御発振器により発生された出力信号ＰＬＬ＿ＯＵＴを含む。
【００４３】
図４の左側を参照すると、先の真理値表のライン３に対応して、信号ＵＰ＿ＣＴＲＬはハイで、信号ＤＮ＿ＣＴＲＬはローである。ＵＰ＿ＣＴＲＬがハイであるので、ＮＯＲゲート３２１の出力（即ちＵＰ１）はローである。位相周波数検出器がＵＰ信号で１以上のパルスを発生しても、ＵＰ＿ＣＴＲＬは依然としてハイで、ＵＰ１はローのままである。ＤＮ＿ＣＴＲＬがローであるので、ＮＯＲゲート３２２とインバータ３２３の出力は位相周波数検出器から受信される信号ＤＮに従う。電圧制御ノードの電荷／電圧がこの状態ではアップに駆動されるので、電圧制御発振器はロックされる周波数よりも高い周波数の出力信号を発生する可能性が高い。従って、位相周波数検出器は、フィードバック及び基準信号の位相の差を検出し（ＦＢ＿ＣＬＫの上昇エッジはＲＥＦＥＲＥＮＣＥ＿ＣＬＫの上昇エッジよりも早期である）、電圧制御ノードの電荷／電圧を出力信号ＰＬＬ＿ＯＵＴが位相ロックされるレベルへ駆動するために信号ＤＮに一連のパルスを発生する。
【００４４】
信号ＵＰ１はローのままであるので、チャージポンプ３３０の出力は電流源に結合したままである。信号ＤＮ１は一連のパルスを含むので、チャージポンプ３３０の出力は周期的に電流ドレインに結合される。信号ＵＰ１の一定状態はＤＮ１のパルスよりも優位であるので、電圧制御ノードの電荷／電圧は最大値（この実施形態ではＶｄｄ）近くのレベルまでアップ駆動される。しかしながら、ＤＮ１のパルスは電圧レベルが実際に最大値に到達するのを妨げることができる。図４に示されるように、電圧制御ノードの電圧は最初にほぼ接地電位付近にあり、その後増加して、時間ｔ１でＶｄｄの近くの最大値に到達する。ＵＰ＿ＣＴＲＬがハイである限り、電圧制御ノードの電圧はこの最大値に近い状態のままである。出力信号ＰＬＬ＿ＯＵＴの周波数は、電圧制御ノードの電圧レベルに従って、時間ｔ０から時間ｔ１で増加し、時間ｔ１からｔ２まで最大の周波数の状態であることが認められる。
【００４５】
時間ｔ２で、制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬは反転され、それによってＵＰ＿ＣＴＲＬはローで、ＤＮ＿ＣＴＲＬはハイである。これは先の真理値表のライン２に対応する。ＤＮ＿ＣＴＲＬはハイであるので、ＮＯＲゲート３２２の出力はローである。信号ＤＮがハイかローかにかかわりなく、このゲートの出力はローのままである。（インバータ３２３への入力である）ＮＯＲゲート３２２の出力はローのままであるので、インバータ３２３の出力（ＤＮ１）はハイのままである。従って、トランジスタ３３２はオンに切換えられた状態であり、チャージポンプ３３０の出力を電流ドレインに結合する。
【００４６】
ＵＰ＿ＣＴＲＬはローであるので、ＮＯＲゲート３２１の出力は位相周波数検出器から受信されたＵＰ信号に従う。特に、ＮＯＲゲート３２１の出力（ＵＰ１）はＵＰ信号を反転した信号である。この状態では、電圧制御ノードの電圧レベルはダウン駆動されるので、位相周波数検出器が、フィードバックと基準信号との間に位相差が存在することを決定し（ＦＢ＿ＣＬＫの上昇エッジはＲＥＧＥＲＥＮＣＥ＿ＣＬＫの上昇エッジよりも後である）、一連のパルスをＵＰ信号中に発生する可能性が高い。ＵＰ１信号の対応するパルスは、周期的にトランジスタ３３１をオンとオフに切換え、チャージポンプ３３０の出力と電流源とを結合及び結合遮断を行う。
【００４７】
トランジスタ３３２はオンに切換えられた状態のままであり、トランジスタ３３１は周期的にのみオンに切換えられるので、チャージポンプ３３０は電流ドレインとして作用する。電圧制御ノードの電荷／電圧はそれ故、最小値までプルダウンされる。この実施形態では、最小値はほぼ接地電位であるが、実際にはチャージポンプ３３０の出力を電流源に結合するＵＰ１信号の周期的なパルスのため、接地電位に到達しない。従って制御信号が（時間ｔ２で）切り換えられるときにほぼＶｄｄである電圧制御ノードの電荷／電圧は、減少し始め、その後ほぼ時間ｔ３で最小値に到達することが認められる。制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬが夫々ロー状態とハイ状態である限り、電圧制御ノードの電荷／電圧は最小レベルの状態のままである。出力信号ＰＬＬ＿ＯＵＴの周波数は時間ｔ２の最大の周波数から時間ｔ３の最小の周波数まで減少し、その後、制御信号が時間ｔ４で切換えられるまで最小の周波数の状態であることが認められる。
【００４８】
時間ｔ４で、制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬの両者はハイである。ＵＰ＿ＣＴＲＬはハイであるので、ＮＯＲゲート３２１の出力はローである。この信号（ＵＰ１）は位相周波数検出器信号ＵＰの変化にかかわりなく、ローのままである。同様に、ＤＮ＿ＣＴＲＬはハイであるので、ＮＯＲゲート３２２の出力はローである。この信号は位相周波数検出器から受信された信号ＤＮの変化にかかわりなく、ローのままである。このロー信号はインバータ３２３により反転され、従って信号ＤＮ１はハイである。
【００４９】
ＵＰ１はローであるので、ＰＭＯＳトランジスタ３３１はオンに切換えられ、チャージポンプ３３０の出力を電流源に結合する。ＤＮ１はハイであるので、ＮＭＯＳトランジスタ３３２は同様にオンに切換えられる。これはチャージポンプ３３０の出力を電流ドレインに結合する。トランジスタ３３１とトランジスタ３３２の両者がオンに切換えられるので、電圧制御ノードの電圧は、最小（接地）と最大（Ｖｄｄ）との間のある中間レベルにある。両トランジスタの抵抗が同じならば、中間電圧は（Ｖｄｄ−接地）／２である。
【００５０】
時間ｔ４で最小レベルである電圧制御ノードの電圧レベルは、ほぼ時間ｔ５で中間電圧に到達するまで増加することが図４から認められる。電圧が初期的にこのレベルを超えているならば、中間レベルに到達するまで減少する。出力信号ＰＬＬ＿ＯＵＴの周波数が時間ｔ４の最小値から時間ｔ５の中間の周波数になることも認められる。両者の制御信号がハイ状態のままである限り、電圧制御ノードの電圧は中間レベルの状態である（信号ＰＬＬ＿ＯＵＴは中間の周波数のままである）。
【００５１】
図２及び３に関して説明する実施形態はそれ故、電圧制御発振器とＰＬＬ回路の性能を特徴付けする音響情報を得るための機構を提供する。注意すべき点として、この実施形態はまた、例えばパワーオンリセットにおける回路の初期化を制御するために使用されることができる。本発明の背景技術で説明したように、電圧制御ノードの電圧（従って出力信号の周波数）が初期化中に非常に高くなるのを防止することが望ましい。同様に、制御信号は、試験モードで（即ちＤＮ＿ＣＴＲＬのアサートにより）出力信号の最小及び中間の周波数を決定するために使用され、制御信号は、電圧制御ノードの電圧を減少するために初期化中に使用されることができ、それによって初期化中に可能な出力信号周波数を減少させる。
【００５２】
図５を参照すると、試験信号と初期化信号とを別々に構成するＰＬＬ回路の制御回路及びチャージポンプの別の構造が示される。注意すべき点として、制御回路５２０及びチャージポンプ５３０は、ＰＬＬ回路２００で使用されることのできる別の例示的なコンポーネントである。また、注意すべき点として、チャージポンプ５３０はチャージポンプ３３０と同一である。それ故、チャージポンプ５３０の動作はチャージポンプ３３０に関して前述した動作と同一である。図５の実施形態と図３の実施形態との違いは制御回路５２０の構造内にある。それ故、以下の説明は制御回路５２０の構造と動作に注目する。
【００５３】
制御回路５２０は、２つのインバータと、２つのＮＡＮＤゲートと、２つのＯＲゲートと、１つのＮＯＲゲートを含む７つの論理ゲートからなる。これらのゲートは、ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬ信号と、２つの付加的な制御信号ＶＣＯ＿ＴＥＳＴ及びＶＣＯ＿ＩＮＩＴを使用するように構成される。これらの信号は、チャージポンプ５３０へ与えられる信号ＵＰ１とＤＮ１を発生するために、位相周波数検出器から受信されたＵＰ及びＤＮ信号と結合される。
【００５４】
制御信号ＶＣＯ＿ＴＥＳＴ及びＶＣＯ＿ＩＮＩＴは選択的にアサートされ、ＰＬＬ回路を３つのモード、即ち正常の動作モード、試験モード、初期化モードのうちの１つで動作させる。正常の動作モードでは、位相周波数検出器から受信されるＵＰ及びＤＮ信号は、図２及び３に関して前述した方法と同じ方法で、制御回路５２０を通ってチャージポンプ５３０へ送られる。試験モードでは、制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬは、チャージポンプ５３０によって電圧制御ノードの電圧を選択された（即ち最小、中間、または最大）電圧へ駆動するために、制御回路５２０により使用される。初期化モードでは、制御回路５２０はチャージポンプ５３０に電圧を最大よりも下のレベル（即ち最小または中間レベル）へ駆動させる。
【００５５】
ＰＬＬ回路は、ＶＣＯ＿ＴＥＳＴ及びＶＣＯ＿ＩＮＩＴの両者がローであるときに正常の動作モードである。この場合、ＮＯＲゲート５２１への両入力はローで、従ってこのゲートの出力はハイである。この信号はインバータ５２２により反転され、各ＯＲゲート５２３、５２５へ入力として与えられる。この入力はローであるので、ＯＲゲート５２３、５２５は単に他の入力を通過するだけであり、それによってＵＰがＯＲゲート５２３の出力で与えられ、ＤＮがＯＲゲート５２５の出力で与えられる。ＯＲゲート５２３、５２５の出力は夫々ＮＡＮＤゲート５２４、５２６に与えられる。制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬも夫々ＮＡＮＤゲート５２４、５２６に与えられる。この実施形態では、制御信号ＵＰ＿ＣＴＲＬ及びＤＮ＿ＣＴＲＬは両者とも正常の動作モードではハイで、それによってＮＡＮＤゲート５２４、５２６は単にＵＰ及びＤＮ信号を反転するように動作する。反転されたＵＰ信号は、ＮＡＮＤゲート５２４によってＵＰ１としてチャージポンプ５３０へ与えられる。反転されたＤＮ信号は、ＤＮ１としてチャージポンプ５３０へ与えられる前に再度インバータ５２７により反転される。
【００５６】
ＰＬＬ回路は、ＶＣＯ＿ＴＥＳＴがローで、ＶＣＯ＿ＩＮＩＴがハイのとき、初期化モードに入る。この場合、ＮＯＲゲート５２１の出力はローである。この信号はインバータ５２２により反転され、結果的なハイ信号はＯＲゲート５２３、５２５へ入力として与えられる。それ故、ＯＲゲート５２３、５２５は夫々の出力でハイ信号を発生する。これらの信号はＮＡＮＤゲート５２４、５２６へ入力として与えられる。制御信号ＵＰ＿ＣＴＲＬは初期化モードにおいてローで、ＮＡＮＤゲート５２４の出力はハイである。これはチャージポンプ５３０のＰＭＯＳトランジスタをオフに切換え、チャージポンプの出力を電流源から遮断する。他方で、制御信号ＤＮ＿ＣＴＲＬはハイで、従ってＮＡＮＤゲート５２６の出力はローである。この信号はインバータ５２７により反転され、ハイ信号はチャージポンプ５３０のＮＭＯＳトランジスタのゲートに与えられる。これはこのトランジスタをオンに切換え、チャージポンプ５３０の出力を電流ドレインに結合する。チャージポンプ５３０の出力は電流ドレインに結合され、電流源から結合が遮断されるので、電圧制御ノードの電圧はプルダウンされる。電圧制御発振器はそれ故、この実施形態では低い周波数で初期化し、従って、ＰＬＬ回路コンポーネントの設計は高い周波数で初期化される可能性に適合する必要はない。
【００５７】
ＶＣＯ＿ＴＥＳＴがハイで、ＶＣＯ＿ＩＮＩＴがローであるとき、ＰＬＬ回路は試験モードに入る。この場合、ＮＯＲゲート５２１の出力はローである。この信号はインバータ５２２により反転され、結果的なハイ信号はＯＲゲート５２３、５２５へ入力として与えられる。それ故、ＯＲゲート５２３、５２５はそれらの夫々の出力でハイ信号を発生する。これらの信号はＮＡＮＤゲート５２４、５２６へ入力として与えられる。ＮＡＮＤゲート５２４、５２６も夫々制御信号ＵＰ＿ＣＴＲＬとＤＮ＿ＣＴＲＬを入力として受信する。これらの制御入力の値は、ＰＬＬ回路の電圧制御発振器が最小、中間、または最大レベルのいずれで試験されるかを決定する。ＵＰ＿ＣＴＲＬがローで、ＤＮ＿ＣＴＲＬがハイであるならば、ＮＡＮＤゲート５２４とインバータ５２７の両者はハイ信号でそれらの出力を発生する。これによってチャージポンプ５３０は、電圧制御ノードの電荷／電圧を最小レベルに駆動し、それに応じて電圧制御発振器に最小の周波数で出力信号を発生させる。ＵＰ＿ＣＴＲＬがハイで、ＤＮ＿ＣＴＲＬがローであるならば、ＮＡＮＤゲート５２４とインバータ５２７の両者はロー信号でそれらの出力を発生する。これによってチャージポンプ５３０は、電圧制御ノードの電荷／電圧を最大レベルに駆動し、それによって電圧制御発振器に最大の周波数で出力信号を発生させる。ＵＰ＿ＣＴＲＬとＤＮ＿ＣＴＲＬの両者がハイであるならば、ＮＡＮＤゲート５２４はその出力でロー信号を発生し、インバータ５２７はハイ信号を発生する。これはチャージポンプ５３０の両方のトランジスタをオンに切換え、電圧制御ノードの電荷／電圧を中間レベルに駆動させる。これはそれに応じて電圧制御発振器に中間周波数で出力信号を発生させる。
【００５８】
注意すべき点として、この実施形態では、ＶＣＯ＿ＴＥＳＴ信号またはＶＣＯ＿ＩＮＩＴ信号のいずれかのアサーションによって、ＯＲゲート５２３、５２５は、位相周波数検出器から受信された信号ＵＰとＤＮの値にかかわりなく、それらの出力でハイ信号を発生する。結果として、信号ＵＰ１も信号ＤＮ１もパルスをもたない。これらの各信号はハイかローである。結果として、電圧制御ノードで得られることのできる最小及び最大の電圧は、チャージポンプへの一方の入力が一定であり他方がパルスされる図３で示されるような実施形態で可能であるよりも、夫々電力供給電圧及び接地に対して近い。
【００５９】
付加的な制御信号ＶＣＯ＿ＴＥＳＴ信号及びＶＣＯ＿ＩＮＩＴを構成せずに、更に高い最大の電圧と更に低い最小の電圧を電圧制御ノードで得ることが望ましければ、図３の実施形態の変更が行われることができる。このような変更が図６に示される。
【００６０】
図６は制御回路６２０及びチャージポンプ６３０を示す。チャージポンプ６３０の構造は、図３に関して前述したように、チャージポンプ３３０の構造と同じである。制御回路６２０は、制御回路３２０と同一の入力信号（ＵＰ、ＤＮ、ＵＰ＿ＣＴＲＬ、ＤＮ＿ＣＴＲＬ）を受信し、同一の出力信号（ＵＰ１、ＤＮ１）を提供するが、構造はやや異なっている。制御回路６２０は、１対のＮＯＲゲート６２１、６２２及びインバータ６２３を含み、それらは制御回路３２０のＮＯＲゲート３２１、３２２及びインバータ３２３と基本的に同一方法で構成される。しかしながら制御回路６２０は、ＵＰ及びＤＮ信号のパルスがチャージポンプ６３０を通過するのを防止する１組の論理ゲートも含む。
【００６１】
制御回路６２０では、制御回路６２０のＵＰ＿ＣＴＲＬ制御信号は、制御回路３２０で示される方法と同じ方法でＮＯＲゲート６２１へ入力として与えられる。同様に、ＤＮ＿ＣＴＲＬ制御信号は、制御回路３２０で示される方法と同じ方法でＮＯＲゲート６２２へ入力として与えられる。しかしながらＮＯＲゲート６２１、６２２の他方の入力部は、位相周波数検出器からのＵＰ及びＤＮ信号を受信しない。その代わりにＵＰ信号は、ＡＮＤゲート６２５へ入力として与えられる。ＤＮ＿ＣＴＲＬ制御信号は反転され、他方の入力としてＡＮＤゲート６２５へ与えられる。ＡＮＤゲート６２５の出力はその後、入力としてＮＯＲゲート６２１へ与えられる。同様に、位相周波数検出器から受信されるＤＮ信号は入力としてＡＮＤゲート６２７へ与えられる。ＵＰ＿ＣＴＲＬ制御信号は反転され、他方の入力としてＡＮＤゲート６２７へ与えられ、ＡＮＤゲート６２５の出力は入力としてＮＯＲゲート６２２へ与えられる。これらの付加的な論理ゲートの効果として、最小の電圧／周波数が試験されるとき、ＵＰ信号のパルスが電流源トランジスタをオンに切換えることを防止し、最大の電圧／周波数が試験されるとき、ＤＮ信号のパルスが電流ドレイントランジスタをオンに切換えることを防止する。換言すると、これらの信号はアサートされていないレベルで一定に保持される。
【００６２】
前述の実施形態は、ＰＬＬ回路の電圧制御発振器の周波数応答が３つの点、即ち最小電圧／周波数、最大電圧／周波数、中間電圧／周波数で試験されることを可能にするように設計される。他の実施形態が付加的な点での電圧制御発振器の特性を試験することを可能にするように設計されることができる。このような１実施形態が図７に示される。
【００６３】
図７を参照すると、ＰＬＬ回路の制御回路及びチャージポンプの別の実施形態が示される。この設計は制御回路とチャージポンプの両者に対する変更を含む。制御回路７２０及びチャージポンプ７３０のコンポーネントは、これらが複数のこれらのコンポーネントのセットを含む点を除いて、制御回路５２０及びチャージポンプ５３０のコンポーネントに対応するものとして観察されることができる。例えば、制御回路５２０はＯＲゲート５２３とＮＡＮＤゲート５２４を含むが、制御回路７２０は第１のセットの論理ゲート（ＯＲゲート７２３ａとＮＡＮＤゲート７２４ａ）と、第２のセットの論理ゲート（ＯＲゲート７２３ｂとＮＡＮＤゲート７２４ｂ）と、潜在的に付加的なセットである同一のゲート（７２３ｃと７２４ｃ等）を含み、それらは夫々同一である。以下の説明の都合上、図７の実施形態において、コンポーネントの各「セット」は、参照符号に付加された同一の小文字を有するコンポーネント（例えば７２３ａ、７２４ａ、７３１ａ、．．．）からなる。異なる小文字が付加された同一の参照符号を有するコンポーネントは、参照符号のみによって集合的に示される場合がある。特定のセットのコンポーネントを説明する場合、説明するセット中の対応するコンポーネントを示すために小文字が付加されていない参照符号を使用する可能性がある。
【００６４】
制御回路７２０の各コンポーネントのセットは、１対のＯＲゲートと、１対のＮＡＮＤゲートと、１つのインバータからなる。ＯＲゲート７２３は、位相周波数検出器からのＵＰ信号と、ＮＯＲゲート７２１及びインバータ７２２の出力を受信する。ＯＲゲート７２３の出力はその後、対応する制御信号と共にＮＡＮＤゲート７２４へ入力される（ＮＡＮＤゲート７２４ａは信号ＵＰ＿ＣＴＲＬ＿ａを受信し、ＮＡＮＤゲート７２４ｂは信号ＵＰ＿ＣＴＲＬ＿ｂを受信する）。ＮＡＮＤゲート７２４の出力（ＵＰ１）は、その後、入力としてチャージポンプ７３０へ与えられ、ここで対応するトランジスタ（７３１）をオンとオフに切換えるために使用される。制御回路７２０はまた、位相周波数検出器からのＤＮ信号とインバータ７２２からの信号を入力として受信するＯＲゲート７２５を含む。ＯＲゲート７２５の出力は、対応する制御信号ＤＮ＿ＣＴＲＬと共に、入力としてＮＡＮＤゲート７２６へ与えられる。再び各セットのＮＡＮＤゲート（７２６）は異なる制御信号を受信する（即ちゲート７２６ａは信号ＤＮ＿ＣＴＲＬ＿ａを受信し、ゲート７２６ｂは信号ＤＮ＿ＣＴＲＬ＿ｂを受信する）。ＮＡＮＤゲート７２６の出力はその後、反転され、信号ＤＮ１としてチャージポンプ７３０へ与えられ、これは対応するトランジスタ（７３２）をオンとオフに切換えるために使用される。
【００６５】
図７に示されるように、制御回路７２０により発生される信号（ＵＰ１ａ、ＵＰ１ｂ、．．．、ＤＮ１ａ、ＤＮ１ｂ、．．．）は、チャージポンプの出力を電流源と電流ドレインとに結合するチャージポンプ７３０内のトランジスタ（７３１ａ、７３１ｂ、．．．、７３２ａ、７３２ｂ、．．．）を制御するために使用される。注意すべき点として、トランジスタ７３１はチャージポンプ７３０の電流源と出力との間で並列に結合される。同様に、トランジスタ７３２はチャージポンプ７３０の電流ドレインと出力との間で並列に結合される。この設計は選択された数のトランジスタをオンに切換えることを可能にし、それによって増加する選択可能な量の電流が電流源からチャージポンプ出力またはチャージポンプ出力から電流ドレインへ流れることを可能にする。チャージポンプ７３０の各トランジスタがオンに切換えられるか否かは対応する制御信号の状態により決定される。例えば、制御信号ＵＰ＿ＣＴＲＬ＿ａがハイであるならば、トランジスタ７３１ａはオンに切換えられ、その他も同様である。
【００６６】
この実施形態では、最大電圧／周波数は、トランジスタ７３１の１つをオンに切換え、全てのトランジスタ７３２をオフに切換えることにより試験されることができる。同様に、最小電圧／周波数は、トランジスタ７３２の１つをオンに切換え、全てのトランジスタ７３１をオフに切換えることにより試験されることができる。中間の電圧／周波数は、同数のトランジスタ７３１、７３２（例えばトランジスタ７３１の１つとトランジスタ７３２の１つ）をオンに切換えることにより試験されることができる。付加的なレベルの電圧／周波数は、異なる数のトランジスタ７３１、７３２（例えばトランジスタ７３１の１つとトランジスタ７３２の２つ）をオンに切換えることにより試験されることができる。例えば２つのセットのコンポーネント（ａ及びｂ）が存在するならば、トランジスタ７３１の１つとトランジスタ７３２の２つのオン切換えによりほぼＶｄｄ／３である電圧が電圧制御ノードで発生する。２つのセットのコンポーネントで選択可能である電圧制御ノードの電圧は以下の表に示される。付加的なセットのコンポーネントが使用されるならば、付加的な電圧レベルが実現されることができる。
【表２】
2006042352.tif 000004
【００６７】
注意すべき点として、トランジスタは、試験モード（及び潜在的な初期化ノード）では選択的にオンとオフに切換えられる。正常の動作モードでは、全てのトランジスタ７３１は、位相周波数検出器から受信されたＵＰ信号に従って、ユニットとしてオンまたはオフに切換えられ、全てのトランジスタ７３２は、位相周波数検出器のＤＮ信号に従って、ユニットとしてオンまたはオフに切換えられる。
【００６８】
前述の実施形態に関連して説明された回路の特定の構造は例示的であることに注意すべきである。他の実施形態では制御回路のロジックはチャージポンプの構造のように変化できる。ＰＬＬ回路の全体的な構造もまた他の実施形態では変化できる。
【００６９】
当業者は情報及び信号が任意の種々の異なる技術を使用して表されることができることを理解するであろう。例えば、前述の説明を通して参照したデータ、命令、コマンド、情報、信号、ビット、シンボル、チップは電圧、電流、電磁波、磁界または粒子、光フィールドまたは粒子、或いは任意のその組合せにより表されることができる。情報及び信号はワイヤ、金属トレース、貫通孔、光ファイバ等を含めた任意の適切な転送媒体を使用して、説明したシステムのコンポーネント間で通信されることができる。
【００７０】
当業者は更に、ここで開示した実施形態に関して説明した種々の例示的な論理ブロック、モジュール、回路、アルゴリズムステップが電子ハードウェア、コンピュータソフトウェア、またはその両者の組合せとして構成されてもよいことを認識するであろう。このハードウェアとソフトウェアとの交換能力を明白に示すため、種々の例示的なコンポーネント、ブロック、モジュール、回路、ステップをそれらの機能に関して一般的に前述した。このような機能がハードウェアまたはソフトウェアのいずれとして構成されるかは特定の応用と、システム全体に課された設計制約に従う。当業者は各特定の応用に対して、説明した機能を種々の方法で実行できるが、このような実行の決定は本発明の技術的範囲からの逸脱として解釈されるべきではない。
【００７１】
ここで開示した実施形態に関して説明した種々の例示的な論理ブロック、モジュール、回路は、特定用途用集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、汎用目的のプロセッサ、デジタル信号プロセッサ（ＤＳＰＳ）または他のロジック、ディスクリートなゲートまたはトランジスタロジック、ディスクリートなハードウェアコンポーネント、或いはここで説明した機能を実行するように設計された任意のその組合せによって構成または実行されることができる。汎用目的のプロセッサは任意の通常のプロセッサ、制御装置、マイクロ制御装置、状態マシン等であってもよい。プロセッサはまたコンピュータ装置の組合せ、例えばＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１以上のマイクロプロセッサ、或いは任意の他のこのような構造として構成されることもできる。
【００７２】
ここで開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、直接的にハードウェア、プロセッサにより実行されるソフトウェア（プログラム命令）、またはその２つの組合わせで実施されてもよい。ソフトウェアはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取出し可能なディスク、ＣＤ−ＲＯＭ、または技術で知られるその他の形態の記憶媒体中に存在してもよい。例示的な記憶媒体はプロセッサに結合され、このようなプロセッサは情報を記憶媒体から読み出し、そこに情報を書込むことができる。その代りとして、記憶装置はプロセッサに一体化されることもできる。プロセッサ及び記憶媒体は例えばＡＳＩＣ中に存在してもよい。ＡＳＩＣはユーザ端末に存在してもよい。プロセッサ及び記憶媒体は代わりにユーザ端末またはその他の装置でディスクリートなコンポーネントとして存在することもできる。
【００７３】
本発明により与えられる効果及び利点を特定の実施形態に関して説明した。これらの効果及び利点、ならびに行われ、または更に明白にされるその他のエレメントまたは限定は、特許請求の範囲に記載された任意または全ての特徴は臨界的で必要とされるまたは基本的特性として解釈されるべきではない。ここで使用されるように、用語「具備する」、「具備している」または任意の他のその変形は排他的ではなく、これらの用語に付随するエレメントまたは限定を含むとして解釈されることを意図する。従って、システム、方法または、１組のエレメントを含むその他の実施形態はこれらのエレメントだけに限定されることを意図するものではなく、記載されていないか、請求された実施形態に固有ではないその他のエレメントを含むことができる。
【００７４】
当業者が本発明を実行または使用可能にするために前述の実施形態について説明した。これらの実施形態に対する種々の変形は当業者にとって容易に明白であり、ここで規定される一般原理は本発明の技術的範囲を逸脱せずに他の実施形態に適用されることができる。従って、本発明はここで示された実施形態に限定されず、ここで説明し特許請求の範囲で列挙される原理及び新規な特徴と一貫して最も広い範囲に従うことを意図する。
【００７５】
なお、発明の開示に記載の本発明の第１の視点に係るシステム及び第２の視点に係る方法は、下記のように構成することができる。
【００７６】
（１）第１の視点に係るシステムにおいて、前記制御回路は１以上の制御信号を受信するように構成され、前記制御回路は前記制御信号に基づいて前記第１及び第２のモードの一方に入るように構成される。
【００７７】
（２）上記（１）のシステムにおいて、前記制御信号はアップ制御信号とダウン制御信号とを含み、前記アップ制御信号がアサートされるとき、前記制御回路は前記チャージポンプへ与えられる前記アップ信号がアサートされるように構成され、前記ダウン制御信号がアサートされるとき、前記制御回路は前記チャージポンプへ与えられる前記ダウン信号がアサートされるように構成される。
【００７８】
（３）上記（１）のシステムにおいて、前記制御信号は試験信号と、初期化信号と、アップ制御信号と、ダウン制御信号とを含み、前記制御回路は、前記試験信号及び前記初期化信号に基づいて前記第１のモードと前記第２のモードに交互に入るように構成され、前記試験電圧は、前記アップ制御信号と前記ダウン制御信号とに基づいて、複数の可能な電圧から選択可能である。
【００７９】
（４）第１の視点に係るシステムにおいて、前記制御回路及び前記チャージポンプは、複数のコンポーネントのセットを含み、各セットは、
前記位相周波数検出器からの信号の一つとアップ制御信号を受信し、前記チャージポンプ中の対応する電流源トランジスタをオン及びオフに切換えるためにアップ信号を発生するように構成されるアップ制御ロジックと、
前記位相周波数検出器からの信号の一つとダウン制御信号を受信し、前記チャージポンプ中の対応する電流ドレイントランジスタをオン及びオフに切換えるためにダウン信号を発生するように構成されるダウン制御ロジックと、を含み、
前記制御回路は、前記チャージポンプのトランジスタを選択的にオン及びオフに切換えて、前記チャージポンプを駆動して、前記チャージポンプの出力に複数の中間電圧を発生するように構成される。
【００８０】
（５）第２の視点に係る方法において、前記第１のモードは正常の動作モードであり、前記第２のモードは試験モードである。
【００８１】
（６）第２の視点に係る方法において、前記第１のモードは正常の動作モードであり、前記第２のモードは初期化モードである。
【００８２】
（７）第２の視点に係る方法において、前記第１のモードにおいて、前記アップ及びダウン信号を位相周波数検出器から受信し、前記アップ及びダウン信号を、前記制御回路を通して前記チャージポンプへ通過させる工程を更に含む。
【００８３】
（８）上記（５）の方法において、前記アップ及びダウン信号の前記制御回路の通過は、前記アップ及びダウン信号の少なくとも１つを反転させる工程を含む。
【００８４】
（９）第２の視点に係る方法において、１以上の制御信号を受信し、前記１以上の制御信号に従って前記第１及び第２のモードに交互に入る工程を更に含む。
【００８５】
（１０）上記（９）の方法において、前記試験電圧は、前記１以上の制御信号に基づいて、複数の可能な電圧から選択される。
【００８６】
（１１）上記（１０）の方法において、前記複数の可能な電圧は、最小の電圧、最大の電圧、及び前記最小の電圧と前記最大の電圧との間の範囲内にある単数または複数の電圧を含む。
【００８７】
（１２）第２の視点に係る方法において、前記アップ及びダウン信号の少なくとも１つを無効にして前記チャージポンプの出力における電圧を選択可能な試験電圧に駆動する工程は、前記アップ及びダウン信号の少なくとも１つを一定のレベルに維持し、前記チャージポンプ中の対応するトランジスタをオン状態に維持する工程を含む。
【図面の簡単な説明】
【００８８】
【図１】従来技術に従う例示的なＰＬＬ回路の構造を示す図。
【図２】本発明の１実施形態に係るＰＬＬ回路の構造を示す図。
【図３】本発明の１実施形態に係るＰＬＬ回路の制御回路とチャージポンプの構造を示す図。
【図４】図３のＰＬＬ回路内の種々の点における信号を時間の関数として示す図。
【図５】１実施形態に従って試験信号と初期化信号を別々に構成する図３のＰＬＬ回路の制御回路及びチャージポンプの別の構造を示す図。
【図６】１実施形態に従ってＰＬＬ回路の位相周波数検出器からのパルスを阻止する図３のＰＬＬ回路の制御回路及びチャージポンプの別の構造を示す図。
【図７】１実施形態に従って複数の中間試験電圧を可能にするための複数のセットのコンポーネントを構成する図３のＰＬＬ回路の制御回路及びチャージポンプの別の構造を示す図。
【図１】
2006042352.tif 000005
【図２】
2006042352.tif 000006
【図３】
2006042352.tif 000007
【図４】
2006042352.tif 000008
【図５】
2006042352.tif 000009
【図６】
2006042352.tif 000010
【図７】
2006042352.tif 000011