(57)【要約】【課題】擬似差動電流モード受信機が開示される。【解決手段】擬似差動電流モード受信機は、受信されたデータ電流をバッファリングして、入力インピーダンスは減少させ出力インピーダンスは増加させることによって、バッファリングされたデータ電流を生成するためのレギュレイティドカスコードバッファーを含む。又、信号変換機は、バッファリングされたデータ電流とレファレンス電流の差を示す出力信号を生成する。レファレンス電流も入力インピーダンスは減少させ出力インピーダンスは増加させることによって、レギュレイティドカスコードバッファーによってバッファリングされる。【選択図】図１
2006174458.tif 000002
【特許請求の範囲】
【請求項１】
受信されたデータ電流をバッファリングしてバッファリングされたデータ電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加されたレギュレイティドカスコードバッファーと、
前記バッファリングされたデータ電流とレファレンス電流間の差を示す出力信号を生成する信号変換機と、
を含むことを特徴とする擬似差動電流モード受信機。
【請求項２】
前記擬似差動電流モード受信機は、
前記レファレンス電流をバッファリングしてバッファリングされたレファレンス電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加された更に他のレギュレイティドカスコードバッファーと、
前記バッファリングされたレファレンス電流を複製して複製されたレファレンス電流を生成する電流ミラーと、を更に含み、
前記信号変換機は、前記バッファリングされたデータ電流と前記複製されたレファレンス電流間の差を出力電圧に変換する電流／電圧変換機であることを特徴とする請求項１記載の擬似差動電流モード受信機。
【請求項３】
前記レギュレイティドカスコードバッファーは、同じ回路構成を有することを特徴とする請求項２記載の擬似差動電流モード受信機。
【請求項４】
前記レギュレイティドカスコードバッファーは、マッチされたＭＯＳＦＥＴを具備することを特徴とする請求項３記載の擬似差動電流モード受信機。
【請求項５】
前記受信されたレファレンス電流及び前記受信されたデータ電流は、前記レギュレイティドカスコードバッファーから流出されることを特徴とする請求項２記載の擬似差動電流モード受信機。
【請求項６】
前記レギュレイティドカスコードバッファーのそれぞれは、
ソースは前記受信されたデータ電流に連結され、ドレインは前記電流ミラー及び前記電流／電圧変換機に連結される第１ＮＭＯＳＦＥＴと、
ゲートは前記第１ＮＭＯＳＦＥＴのソースに連結され、ソースは低電力電圧に連結され、ドレインは前記第１ＮＭＯＳＦＥＴのゲートに連結される第２ＮＭＯＳＦＥＴと、
ドレインは前記第１ＮＭＯＳＦＥＴのゲート及び前記第２ＮＭＯＳＦＥＴのドレインに連結され、ゲートは前記第１ＮＭＯＳＦＥＴのソース及び前記第２ＮＭＯＳＦＥＴのゲートに連結される第１ＰＭＯＳＦＥＴと、
前記第１ＰＭＯＳＦＥＴのソースに連結される電流電源と、を含むことを特徴とする請求項５記載の擬似差動電流モード受信機。
【請求項７】
前記電流電源は、
ソースは高電力電圧に連結され、ゲートはバイアスのための前記電流ミラーに連結され、ドレインは前記第１ＰＭＯＳＦＥＴのソースに連結される第２ＰＭＯＳＦＥＴを含むことを特徴とする請求項６記載の擬似差動電流モード受信機。
【請求項８】
前記受信されたレファレンス電流及び前記受信されたデータ電流は、前記レギュレイティドカスコードバッファーに流入されることを特徴とする請求項２記載の擬似差動電流モード受信機。
【請求項９】
前記レギュレイティドカスコードバッファーのそれぞれは、
ソースは前記受信されたデータ電流に連結され、ドレインは前記電流ミラー及び前記電流／電圧変換機に連結される第１ＰＭＯＳＦＥＴと、
ゲートは前記第１ＰＭＯＳＦＥＴのソースに連結され、ソースは高電力電圧に連結され、ドレインは前記第１ＰＭＯＳＦＥＴのゲートに連結される第２ＰＭＯＳＦＥＴと、
ドレインは前記第１ＰＭＯＳＦＥＴのゲート及び前記第２ＰＭＯＳＦＥＴのドレインに連結され、ゲートは前記第１ＰＭＯＳＦＥＴのソース及び前記第２ＰＭＯＳＦＥＴのゲートに連結される第１ＮＭＯＳＦＥＴと、
前記第１ＮＭＯＳＦＥＴのソースに連結される電流電源と、を含むことを特徴とする請求項８記載の擬似差動電流モード受信機。
【請求項１０】
前記電流電源は、
ソースは低電力電圧に連結され、ゲートはバイアスのための前記電流ミラーに連結され、ドレインは前記第１ＮＭＯＳＦＥＴのソースに連結される第２ＮＭＯＳＦＥＴを含むことを特徴とする請求項９記載の擬似差動電流モード受信機。
【請求項１１】
前記擬似差動電流モード受信機は、
レファレンス電圧から前記レファレンス電流を生成するレファレンス電流発生器を更に含むことを特徴とする請求項１記載の擬似差動電流モード受信機。
【請求項１２】
前記受信されたデータ電流は、前記レギュレイティドカスコードバッファーから流出され、前記バッファリングされたデータ電流は前記信号変換機から流出され、前記レファレンス電流は前記信号変換機に流入され、前記信号変換機は前記バッファリングされたデータ電流と前記複製されたレファレンス電流間の差を出力電圧に変換するための電流／電圧変換機であることを特徴とする請求項１１記載の擬似差動電流モード受信機。
【請求項１３】
前記レギュレイティドカスコードバッファーは、
ソースは前記受信されたデータ電流に連結され、ドレインは前記レファレンス電流発生器及び前記電流／電圧変換機に連結される第１ＮＭＯＳＦＥＴと、
ゲートは前記第１ＮＭＯＳＦＥＴのソースに連結され、ソースは低電力電圧に連結され、ドレインは前記第１ＮＭＯＳＦＥＴのゲートに連結される第２ＮＭＯＳＦＥＴと、
ドレインは前記第１ＮＭＯＳＦＥＴのゲート及び前記第２ＮＭＯＳＦＥＴのドレインに連結され、ゲートは前記第１ＮＭＯＳＦＥＴのソース及び前記第２ＮＭＯＳＦＥＴのゲートに連結される第１ＰＭＯＳＦＥＴと、
前記第１ＰＭＯＳＦＥＴのソースに連結される電流電源と、を含むことを特徴とする請求項１２記載の擬似差動電流モード受信機。
【請求項１４】
前記電流電源は、
ソースは高電力電圧に連結され、ゲートはバイアスのための前記レファレンス電流発生器に連結され、ドレインは前記第１ＰＭＯＳＦＥＴのソースに連結される第２ＰＭＯＳＦＥＴを含むことを特徴とする請求項１３記載の擬似差動電流モード受信機。
【請求項１５】
前記受信されたデータ電流は前記レギュレイティドカスコードバッファーに流入され、前記バッファリングされたデータ電流は前記信号変換機に流入され、前記レファレンス電流は前記信号変換機から流出され、前記信号変換機は前記バッファリングされたデータ電流と前記複製されたレファレンス電流間の差を出力電圧に変換するための電流／電圧変換機であることを特徴とする請求項１１記載の擬似差動電流モード受信機。
【請求項１６】
前記レギュレイティドカスコードバッファーは、
ソースは前記受信されたデータ電流に連結され、ドレインは前記レファレンス電流発生器及び前記電流／電圧変換機に連結される第１ＰＭＯＳＦＥＴと、
ゲートは前記第１ＰＭＯＳＦＥＴのソースに連結され、ソースは高電力電圧に連結され、ドレインは前記第１ＰＭＯＳＦＥＴのゲートに連結される第２ＰＭＯＳＦＥＴと、
ドレインは前記第１ＰＭＯＳＦＥＴのゲート及び前記第２ＰＭＯＳＦＥＴのドレインに連結され、ゲートは前記第１ＰＭＯＳＦＥＴのソース及び前記第２ＰＭＯＳＦＥＴのゲートに連結される第１ＮＭＯＳＦＥＴと、
前記第１ＮＭＯＳＦＥＴのソースに連結される電流電源と、を含むことを特徴とする請求項１５記載の擬似差動電流モード受信機。
【請求項１７】
前記電流電源は、
ソースは低電力電圧に連結され、ゲートはバイアスのための前記レファレンス電流発生器に連結され、ドレインは前記第１ＮＭＯＳＦＥＴのソースに連結される第２ＮＭＯＳＦＥＴを含むことを特徴とする請求項１６記載の擬似差動電流モード受信機。
【請求項１８】
受信されたレファレンス電流をバッファリングしてバッファリングされたレファレンス電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加されたレギュレイティドカスコードバッファーと、
前記バッファリングされたレファレンス電流を複製して複製されたレファレンス電流を生成する電流ミラーと、
それぞれ受信されたデータ電流をバッファリングしてバッファリングされたデータ電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加された多数の付加的なレギュレイティドカスコードバッファーと、
前記バッファリングされたデータ電流と前記複製されたレファレンス電流間の差をそれぞれの出力電圧に変換する電流／電圧変換機と、を含むことを特徴とする擬似差動電流モード送／受信システム。
【請求項１９】
前記擬似差動電流モード送／受信システムは、
前記レギュレイティドカスコードバッファーが受信する前記レファレンス電流と前記データ電流を生成するためのデータ伝送器と、
前記データ伝送器と前記レギュレイティドカスコードバッファーのうちのいずれか一つとの間に前記レファレンス電流と前記データ電流のうち、一つが伝送される多数の伝送線と、を更に含むことを特徴とする請求項１８記載の擬似差動電流モード送／受信システム。
【請求項２０】
前記レギュレイティドカスコードバッファーは、同じ回路構成を有することを特徴とする請求項１８記載の擬似差動電流モード送／受信システム。
【請求項２１】
前記受信されたレファレンス電流及び前記受信されたデータ電流のそれぞれは、前記レギュレイティドカスコードバッファーから流出されることを特徴とする請求項１８記載の擬似差動電流モード送／受信システム。
【請求項２２】
前記レギュレイティドカスコードバッファーのそれぞれは、
ソースは前記受信されたデータ電流又は前記受信されたレファレンス電流に連結され、ドレインは前記電流ミラー及び前記電流／電圧変換機に連結される第１ＮＭＯＳＦＥＴと、
ゲートは前記第１ＮＭＯＳＦＥＴのソースに連結され、ソースは低電力電圧に連結され、ドレインは前記第１ＮＭＯＳＦＥＴのゲートに連結される第２ＮＭＯＳＦＥＴと、
ドレインは前記第１ＮＭＯＳＦＥＴのゲート及び前記第２ＮＭＯＳＦＥＴのドレインに連結され、ゲートは前記第１ＮＭＯＳＦＥＴのソース及び前記第２ＮＭＯＳＦＥＴのゲートに連結される第１ＰＭＯＳＦＥＴと、
前記第１ＰＭＯＳＦＥＴのソースに連結される電流電源と、を含むことを特徴とする請求項２０記載の擬似差動電流モード送／受信システム。
【請求項２３】
前記受信されたレファレンス電流及び前記受信されたデータ電流のそれぞれは、前記レギュレイティドカスコードバッファーに流入されることを特徴とする請求項１８記載の擬似差動電流モード送／受信システム。
【請求項２４】
前記レギュレイティドカスコードバッファーのそれぞれは、
ソースは前記受信されたデータ電流又は前記受信されたレファレンス電流に連結され、ドレインは前記電流ミラー及び前記電流／電圧変換機に連結される第１ＰＭＯＳＦＥＴと、
ゲートは前記第１ＰＭＯＳＦＥＴのソースに連結され、ソースは高電力電圧に連結され、ドレインは前記第１ＰＭＯＳＦＥＴのゲートに連結される第２ＰＭＯＳＦＥＴと、
ドレインは前記第１ＰＭＯＳＦＥＴのゲート及び前記第２ＰＭＯＳＦＥＴのドレインに連結され、ゲートは前記第１ＰＭＯＳＦＥＴのソース及び前記第２ＰＭＯＳＦＥＴのゲートに連結される第１ＮＭＯＳＦＥＴと、
前記第１ＮＭＯＳＦＥＴのソースに連結される電流電源と、を含むことを特徴とする請求項２３記載の擬似差動電流モード送／受信システム。
【請求項２５】
入力インピーダンスは減少させ出力インピーダンスは増加させ、受信されたデータ電流をバッファリングしてバッファリングされたデータ電流を生成する段階と、
前記バッファリングされたデータ電流とレファレンス電流間の差を示す出力信号を生成する段階と、を含むことを特徴とするデータ電流処理方法。
【請求項２６】
入力インピーダンスは減少させ出力インピーダンスは増加させ、受信されたレファレンス電流をバッファリングしてバッファリングされたレファレンス電流を生成する段階と、
前記バッファリングされたレファレンス電流を複製して複製されたレファレンス電流を生成する段階と、
前記バッファリングされたデータ電流と前記複製されたレファレンス電流間の差を出力電圧に変換する段階と、を更に含むことを特徴とする請求項２５記載のデータ電流処理方法。
【請求項２７】
レファレンス電圧から前記レファレンス電流を生成する段階を更に含むことを特徴とする請求項２５記載のデータ電流処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータの電流モード送／受信に係り、特に、雑音の効果を最小化して、入力インピーダンスは減少され出力インピーダンスは増加された擬似差動電流モード受信機に関する。
【背景技術】
【０００２】
一般的に、信号は印刷回路基板（ＰＣＢ）やメタルラインのような伝送線を通じて伝送される。そのような信号は、一般的に電圧モード又は電流モードで送／受信される。電圧モードデータ伝送では、２．７Ｖ〜３．３Ｖ範囲の電圧レベルを有する信号が受信されると論理「ハイ」を有すると解釈され、０Ｖ〜０．６Ｖ範囲の電圧レベルを有する信号が受信されると論理「ロー」を有すると解釈される。しかし、電圧モードでは、抵抗−キャパシタ遅延がデータ伝送中に信号の歪曲を引き起こして、これは特に高速動作で更に引き起こされる。
【０００３】
電圧モードとは対照的に、電流モードでは、電流レベルが論理状態を示すのに利用される。電流モード送／受信では、１７ｍＡ〜２３ｍＡ範囲の電流レベルを有する信号が受信されると論理「ハイ」を有すると解釈され、０ｍＡ〜６ｍＡ範囲の電流レベルを有する信号が受信されると論理「ロー」を有すると解釈される。
【０００４】
信号伝送中に示される抵抗−キャパシタ遅延は、電流レベルに影響を及ぼさないので、電流モードでのデータ伝送は抵抗−キャパシタ遅延に敏感ではない。
【０００５】
擬似差動電流モードデータ送／受信の場合には、送信機がレファレンス電流をデータ電流と共に伝送する。そうすると、受信機はレファレンス電流とデータ電流を比較して論理状態を決定する。向上された動作のためには、レファレンス電流とデータ電流の雑音が同一化されることが好ましい。そのような同一化された雑音は、レファレンス電流とデータ電流の差によって消える。又、より改善された動作のために、擬似差動電流モード受信機は、小さい入力インピーダンスと大きい出力インピーダンスを有することが好ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記のような問題点を解決するための本発明の目的は、レファレンス電流及びデータ電流のミスマッチ（ｍｉｓｓ  ｍａｔｃｈ）を減少させることができ、小さい入力インピーダンスを有して効果的に電流モード信号を受信することができる擬似差動電流モード受信機を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明の一特徴によると、受信されたデータ電流をバッファリングしてバッファリングされたデータ電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加されたレギュレイティドカスコードバッファー、及び前記バッファリングされたデータ電流とレファレンス電流間の差を示す出力信号を生成する信号変換機を含むことを特徴とする擬似差動電流モード受信機が提供される。
【０００８】
前記目的を達成するための本発明の他の特徴によると、受信されたレファレンス電流をバッファリングしてバッファリングされたレファレンス電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加されたレギュレイティドカスコードバッファー、前記バッファリングされたレファレンス電流を複製して複製されたレファレンス電流を生成する電流ミラー、それぞれ受信されたデータ電流をバッファリングしてバッファリングされたデータ電流を生成して、入力インピーダンスは減少され出力インピーダンスは増加された多数の付加的なレギュレイティドカスコードバッファー、及び前記バッファリングされたデータ電流と前記複製されたレファレンス電流間の差をそれぞれの出力電圧に変換する電流／電圧変換機を含むことを特徴とする擬似差動電流モード送／受信システムが提供される。
【０００９】
前記目的を達成するための本発明の更に他の特徴によると、入力インピーダンスは減少させ出力インピーダンスは増加させ、受信されたデータ電流をバッファリングしてバッファリングされたデータ電流を生成する段階、及び前記バッファリングされたデータ電流とレファレンス電流間の差を示す出力信号を生成する段階を含むことを特徴とするデータ電流処理方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好ましい実施形態を添付図面を参照して詳細に説明する。
【００１１】
図１は、本発明による擬似差動電流モード受信機１００のブロック図を示す。
【００１２】
擬似差動電流モード受信機１００は、第１レギュレイティドカスコードバッファー１０２、第２レギュレイティドカスコードバッファー１０４、レファレンス電流ミラー１０６、及び電流／電圧変換機１０８を含む。
【００１３】
図２は、図１の擬似差動電流モード受信機１００の動作過程を示す流れ図である。
【００１４】
図１及び図２を参照すると、第１レギュレイティドカスコードバッファー１０２は、データ電流ＩＤＡＴＡの入力を受けてこれをバッファリングして、入力インピーダンスは減少させ出力インピーダンスは増加させながら、バッファリングされたデータ電流Ｉｆ’を生成する（図２の段階１１２）。又、第２レギュレイティドカスコードバッファー１０４は、レファレンス電流ＩＲＥＦの入力を受けてこれをバッファリングして、入力インピーダンスは減少させ出力インピーダンスは増加させながら、バッファリングされたレファレンス電流Ｉｆ’を生成する（図２の段階１１４）。
【００１５】
又、レファレンス電流ミラー１０６は、バッファリングされたレファレンス電流Ｉｆ’を複製して複製されたレファレンス電流Ｉｆを生成する（図２の段階１１６）。電流／電圧変換機１０８は、バッファリングされたデータ電流Ｉｉｎ及び複製されたレファレンス電流Ｉｆの差を変換して出力電圧ＶＯＵＴを生成する。例えば、出力電圧ＶＯＵＴは、受信されたデータ電流ＩＤＡＴＡが受信されたレファレンス電流ＩＲＥＦより大きいか否かによって、受信されたデータ電流ＩＤＡＴＡの論理状態を示す。
【００１６】
図３は、本発明の第１実施形態による擬似差動電流モード受信機１００Ａの回路図である。
【００１７】
図３での擬似差動電流モード受信機１００Ａは、図１での擬似差動電流モード受信機１００と同様に動作して、同様な構成、即ち、第１レギュレイティドカスコードバッファー１０２Ａ、第２レギュレイティドカスコードバッファー１０４Ａ、レファレンス電流ミラー１０６Ａ、及び電流／電圧変換機１０８Ａを含む。
【００１８】
図３での第１レギュレイティドカスコードバッファー１０２Ａは、ＰＭＯＳＦＥＴであるＭＰ１１及びＭＰ１２と、ＮＭＯＳＦＥＴであるＭＮ１１及びＭＮ１２を含む。ＭＯＳＦＥＴ（ＭＮ１１、ＭＮ１２、ＭＰ１１）は、レギュレイティドカスコード構造で連結され、第１レギュレイティドカスコードバッファー１０２Ａを形成する。ＰＭＯＳＦＥＴ（ＭＰ１２）は、第１レギュレイティドカスコードバッファー１０２Ａ内でバイアス電流を提供する。
【００１９】
レギュレイティドカスコード構成において、ＮＭＯＳＦＥＴ（ＭＮ１１）のソースは低い供給電圧Ｖｓｓ（図３の例では、接地ノードである）に連結され、ゲートはデータ電流ＩＤＡＴＡを受信するＤＡＴＡ端子に連結される。ＰＭＯＳＦＥＴ（ＭＰ１１）のドレインは、ＮＭＯＳＦＥＴ（ＭＮ１１）のドレインに連結され、ゲートはＤＡＴＡ端子に連結される。ＮＭＯＳＦＥＴ（ＭＮ１２）のソースはＤＡＴＡ端子に連結され、ゲートはＭＯＳＦＥＴ（ＭＮ１１、ＭＰ１１）のドレインに連結される。
【００２０】
ＰＭＯＳＦＥＴ（ＭＰ１１）のソースは、ＰＭＯＳＦＥＴ（ＭＰ１２）からバイアス電流の印加を受ける。ＰＭＯＳＦＥＴ（ＭＰ１２）のソースは高い供給電圧ＶＤＤに連結され、ドレインはＰＭＯＳＦＥＴ（ＭＰ１１）のソースに連結される。ＮＭＯＳＦＥＴ（ＭＮ１２）のドレインは電流／電圧変換機１０８Ａの入力ノード１２０に連結される。
【００２１】
このような図３の第１レギュレイティドカスコードバッファー１０２Ａによって、ＤＡＴＡ端子は第１レギュレイティドカスコードバッファー１０２Ａから出力されるデータ電流ＩＤＡＴＡをＤＡＴＡ端子で小さい入力インピーダンスを有しながら受信する。即ち、第１レギュレイティドカスコードバッファー１０２Ａは、受信されたデータ電流ＩＤＡＴＡと実質的に電流レベルが同じバッファリングされたデータ電流Ｉｉｎを生成する。又、バッファリングされたデータ電流Ｉｉｎは、大きい出力インピーダンスを有するＮＭＯＳＦＥＴ（ＭＮ１２）のドレインを通じて生成される。
【００２２】
図３の第２レギュレイティドカスコードバッファー１０４Ａは、ＰＭＯＳＦＥＴ（ＭＰ２１、ＭＰ２２）とＮＭＯＳＦＥＴ（ＭＮ２１、ＭＮ２２）を含む。第２レギュレイティドカスコードバッファー１０４ＡのＭＯＳＦＥＴ（ＭＰ２１、ＭＰ２２、ＭＮ２１、ＭＮ２２）は、それぞれ第１レギュレイティドカスコードバッファー１０２ＡのＭＯＳＦＥＴ（ＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２）と類似に互いに連結され動作する。即ち、ＭＯＳＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＰ２１）は、レギュレイティドカスコード構造で連結され、第２レギュレイティドカスコードバッファー１０４Ａを形成する。ＰＭＯＳＦＥＴ（ＭＰ２２）は、第２レギュレイティドカスコードバッファー１０４Ａ内でバイアス電流を提供する。
【００２３】
このような図３の第２レギュレイティドカスコードバッファー１０４Ａによって、ＲＥＦ（レファレンス）端子は、第２レギュレイティドカスコードバッファー１０４Ａから出力されるレファレンス電流ＩＲＥＦをＲＥＦ端子で小さい入力インピーダンスを有しながら受信する。即ち、第２レギュレイティドカスコードバッファー１０４Ａは、受信されたレファレンス電流ＩＲＥＦと実質的に電流レベルが同じバッファリングされたレファレンス電流Ｉｆ’を生成する。又、バッファリングされたレファレンス電流Ｉｆ’は、大きい出力インピーダンスを有するＮＭＯＳＦＥＴ（ＭＮ２２）のドレインを通じて生成される。
【００２４】
図３を更に参照すると、擬似差動電流モード受信機１００Ａは、ＰＭＯＳＦＥＴ（ＭＰ３１）とミラーＰＭＯＳＦＥＴ（ＭＰ３２）がダイオード連結されたレファレンス電流ミラー１０６Ａを含む。ダイオード連結されたＰＭＯＳＦＥＴ（ＭＰ３１）のソースは、高い供給電圧ＶＤＤに連結され、ゲートとドレインは互いに連結される。ＰＭＯＳＦＥＴ（ＭＰ３２）のソースは高い供給電圧ＶＤＤに連結され、ドレインは電流／電圧変換機１０８Ａの入力ノード１２０に連結される。
【００２５】
ダイオード連結されたＰＭＯＳＦＥＴ（ＭＰ３１）を通じて流れるバッファリングされたレファレンス電流Ｉｆ’は複製されＰＭＯＳＦＥＴ（ＭＰ３２）を通じて流れ、ＰＭＯＳＦＥＴ（ＭＰ３２）は複製されたレファレンス電流Ｉｆを電流／電圧変換機１０８Ａの入力ノード１２０に提供する。即ち、複製されたレファレンス電流Ｉｆは、受信されたレファレンス電流ＩＲＥＦと実質的に同じ電流レベルを有するが、電流／電圧変換機１０８Ａの入力ノード１２０に流れる。
【００２６】
電流／電圧変換機１０８Ａの入力ノード１２０に流入される複製されたレファレンス電流Ｉｆ及び流出されるバッファリングされたデータ電流Ｉｉｎで、電流／電圧変換機１０８Ａは各電流の差異を示す出力電圧Ｖｏｕｔを生成する。電流／電圧変換機１０８Ａは、当該技術分野に知られた多様な方法によって具現されることができる。
【００２７】
図３において、第１レギュレイティドカスコードバッファー１０２Ａと第２レギュレイティドカスコードバッファー１０４ＡのＰＭＯＳＦＥＴ（ＭＰ１２、ＭＰ２２）のそれぞれを通じてバイアス電流を生成するために、ＰＭＯＳＦＥＴ（ＭＰ１２、ＭＰ２２）のゲートは、ダイオード連結されたＰＭＯＳＦＥＴ（ＭＰ３１）のゲートにも連結される。但し、本発明は、図４に示すように、ＰＭＯＳＦＥＴ（ＭＰ１２、ＭＰ２２）のための電流源等を利用して多様に具現されることができる。
【００２８】
図４は、本発明の第２実施形態による擬似差動電流モード受信機１００Ｂの回路図である。
【００２９】
擬似差動電流モード受信機１００Ｂは、第１レギュレイティドカスコードバッファー１０２Ｂ、第２レギュレイティドカスコードバッファー１０４Ｂ、レファレンス電流ミラー１０６Ｂ、及び電流／電圧変換機１０８Ｂを含む。図４での擬似差動電流モード受信機１００Ｂは、図３での擬似差動電流モード受信機１００Ａと類似に動作する。
【００３０】
しかし、図４の擬似差動電流モード受信機１００Ｂは、図３のＰＭＯＳＦＥＴ（ＭＰ１２）の代わりに、第１レギュレイティドカスコードバッファー１０２Ｂ内でバイアス電流を提供するための第１バイアス電流電源１３２を含む。又、図４の擬似差動電流モード受信機１００Ｂは、図３のＰＭＯＳＦＥＴ（ＭＰ２２）の代わりに、第２レギュレイティドカスコードバッファー１０４Ｂ内でバイアス電流を提供するための第２バイアス電流電源１３４を含む。
【００３１】
図３又は図４のどんな場合でも、レギュレイティドカスコードバッファー１０２Ａ、１０２Ｂ、１０４Ａ、１０４Ｂは、ＤＡＴＡ端子又はＲＥＦ端子で小さい入力インピーダンスを提供し、電流／電圧変換機１０８Ａ又は電流／電圧変換機１０８Ｂの入力ノード１２０で大きい出力インピーダンスを提供する。
【００３２】
図５及び図６は、レギュレイティドカスコードバッファー１０２Ａ、１０２Ｂ、１０４Ａ、１０４Ｂの一例１０２Ａである小信号等価回路(small signal models)である。
【００３３】
図５及び図６を参照すると、ＮＭＯＳＦＥＴ（ＭＮ１２）において、ｇｍ１はトランスコンダクタンスを、Ｖｇｓ１はゲート−ソース電圧を、ｒｏ１はドレイン−ソース抵抗を示す。又、ＮＭＯＳＦＥＴ（ＭＮ１１）において、ｇｍ２はトランスコンダクタンスを、Ｖｇｓ２はゲート−ソース電圧を、ｒｏ２はドレイン−ソース抵抗を示す。又、ＰＭＯＳＦＥＴ（ＭＰ１１）において、ｇｍ３はトランスコンダクタンスを、Ｖｇｓ３はゲート−ソース電圧を、ｒｏ３はドレイン−ソース抵抗を示す。
【００３４】
図５を参照すると、ＤＡＴＡ端子（又は、類似にＲＥＦ端子）でのテブナン等価(Thevenin-equivalent)入力インピーダンスＲｉ（入力電圧ｖｉと入力電流ｉの比）は、次のように誘導される。
【００３５】
【数１】
2006174458.tif 000003
【００３６】
従って、ＮＭＯＳＦＥＴ（ＭＮ１１）及びＰＭＯＳＦＥＴ（ＭＰ１１）のトランスコンダクタンスｇｍ２、ｇｍ３によって入力インピーダンスＲｉが小さくなる。ＤＡＴＡ端子又はＲＥＦ端子での入力インピーダンスは、レギュレイティドカスコードバッファー１０２Ａ、１０２Ｂ、１０４Ａ、１０４Ｂのそれぞれに対しても、同様に減少される。
【００３７】
図６を参照すると、ＮＭＯＳＦＥＴ（ＭＮ１２）（又は、類似にＮＭＯＳＦＥＴ（ＭＮ２２））のドレインでのテブナン等価出力インピーダンスＲｏ（出力電圧ｖｏと入力電圧ｖｉの比）は、次のように誘導される。
【００３８】
【数２】
2006174458.tif 000004
【００３９】
従って、ＮＭＯＳＦＥＴ（ＭＮ１１）及びＰＭＯＳＦＥＴ（ＭＰ１１）のトランスコンダクタンスｇｍ２、ｇｍ３によって出力インピーダンスＲｏが増加する。ＮＭＯＳＦＥＴ（ＭＮ１２）又はＮＭＯＳＦＥＴ（ＭＮ２２）のドレインでの出力インピーダンスは、レギュレイティドカスコードバッファー１０２Ａ、１０２Ｂ、１０４Ａ、１０４Ｂのそれぞれに対しても類似に増加される。
【００４０】
このように、擬似差動電流モード受信機（１００Ａ又は１００Ｂ）は、データ電流ＩＤＡＴＡ及びレファレンス電流ＩＲＥＦを受信して、小さい入力インピーダンス及び大きい出力インピーダンスに処理する。又、擬似差動電流モード受信機（１００Ａ又は１００Ｂ）での雑音の効果は、図３での第１及び第２レギュレイティドカスコードバッファー１０２Ａ、１０４Ａ又は図４での第１及び第２レギュレイティドカスコードバッファー１０２Ｂ、１０４Ｂに対して、実質的に同じ等価回路を使用することで最小化される。
【００４１】
又、そのような雑音の効果を最小化するためには、第１及び第２レギュレイティドカスコードバッファーの装置が、できる限り多く、互いに同じ素子を使用してマッチされなければならない。従って、第１レギュレイティドカスコードバッファー（１０２Ａ又は１０２Ｂ）でのＭＯＳＦＥＴ（ＭＮ１１、ＭＮ１２、ＭＰ１１、ＭＰ１２）は、それぞれ第２レギュレイティドカスコードバッファー（１０４Ａ又は１０４Ｂ）でのＭＯＳＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＰ２１、ＭＰ２２）とマッチされる。
【００４２】
そのようなマッチングは、ＭＯＳＦＥＴのサイズやドーピング特性に対するマッチングである。図４において、第１レギュレイティドカスコードバッファー１０２Ｂの第１バイアス電流電源１３２は、第２レギュレイティドカスコードバッファー１０４Ｂの第２バイアス電流電源１３４とマッチされる。
【００４３】
図３での第１及び第２レギュレイティドカスコードバッファー１０２Ａ、１０４Ａ又は図４での第１及び第２レギュレイティドカスコードバッファー１０２Ｂ、１０４Ｂ間のマッチングであって、バッファリングされたデータ電流Ｉｉｎ及び複製されたレファレンス電流Ｉｆで生成される雑音が同一化される。電流／電圧変換機（１０８Ａ又は１０８Ｂ）がバッファリングされたデータ電流Ｉｉｎ及び複製されたレファレンス電流Ｉｆの差異を決定する場合に、そのように同一化された雑音が消去される。
【００４４】
図３及び図４は、それぞれ擬似差動電流モード受信機（１００Ａ又は１００Ｂ）を示すが、それぞれのデータ電流ＩＤＡＴＡ及びレファレンス電流ＩＲＥＦは、各受信機から流出される。図７及び図８は、それぞれ擬似差動電流モード受信機（１００Ｃ又は１００Ｄ）を示すが、それぞれのデータ電流ＩＤＡＴＡ及びレファレンス電流ＩＲＥＦは各受信機に流入される。
【００４５】
図７は、本発明の第３実施形態による擬似差動電流モード受信機１００Ｃの回路図である。
【００４６】
擬似差動電流モード受信機１００Ｃは、第１レギュレイティドカスコードバッファー１０２Ｃ、第２レギュレイティドカスコードバッファー１０４Ｃ、レファレンス電流ミラー１０６Ｃ、及び電流／電圧変換機１０８Ｃを含む。図７の擬似差動電流モード受信機１００Ｃは、擬似差動電流モード受信機１００Ｃに流入されるデータ電流ＩＤＡＴＡ及びレファレンス電流ＩＲＥＦを収容するが、図３の擬似差動電流モード受信機１００Ａと類似に動作する。
【００４７】
従って、図３と図７を比較すると、電流の流れの方向とＭＯＳＦＥＴの導電率は互いに逆である。即ち、図７及び図８でのＭＯＳＦＥＴ（ＭＰ１１’、ＭＰ１２’、ＭＮ１１’、ＭＮ１２’、ＭＮ３２’、ＭＰ２１’、ＭＰ２２’、ＭＮ２１’、ＭＮ２２’、ＭＮ３１’）は図３及び図４でのＭＯＳＦＥＴ（ＭＮ１１、ＭＮ１２、ＭＰ１１、ＭＰ１２、ＭＰ３２、ＭＮ２１、ＭＮ２２、ＭＰ２１、ＭＰ２２、ＭＰ３１）と逆の導電率を有する。
【００４８】
同様に、図８は、本発明の第４実施形態による擬似差動電流モード受信機１００Ｄの回路図である。
【００４９】
擬似差動電流モード受信機１００Ｄは、第１レギュレイティドカスコードバッファー１０２Ｄ、第２レギュレイティドカスコードバッファー１０４Ｄ、レファレンス電流ミラー１０６Ｄ、及び電流／電圧変換機１０８Ｄを含む。図８の擬似差動電流モード受信機１００Ｄは、擬似差動電流モード受信機１００Ｄに流入されるデータ電流ＩＤＡＴＡ及びレファレンス電流ＩＲＥＦを収容するが、図４の擬似差動電流モード受信機１００Ｂと類似に動作する。従って、図４と図８を比較すると、電流の流れの方向とＭＯＳＦＥＴの導電率は互いに逆である。
【００５０】
図９は、本発明の第５実施形態による擬似差動電流モード受信機１００Ｅの回路図である。
【００５１】
図９の擬似差動電流モード受信機１００Ｅは、図３の第１レギュレイティドカスコードバッファー１０２Ａ及び電流／電圧変換機１０８Ａと類似に動作するレギュレイティドカスコードバッファー１０２Ｅ及び電流／電圧変換機１０８Ｅを含む。但し、図９の擬似差動電流モード受信機１００Ｅは、擬似差動電流モード受信機１００Ｅ内で電流／電圧変換機１０８Ｅの入力ノード１２０に流入されるレファレンス電流Ｉｆを生成するレファレンス電流発生器１５２を含む。
【００５２】
図９を参照すると、レファレンス電流発生器１５２はＰＭＯＳＦＥＴ（ＭＰ４２）を含む。ＰＭＯＳＦＥＴ（ＭＰ４２）のソースは高い供給電圧ＶＤＤに連結され、ドレインは電流／電圧変換機１０８Ｅの入力ノード１２０に連結される。ＰＭＯＳＦＥＴ（ＭＰ４２）のゲートには、レファレンス電圧ＶＲＥＦが印加される。レファレンス電圧ＶＲＥＦは、電流／電圧変換機１０８Ｅの入力ノード１２０に流入されるレファレンス電流Ｉｆのレベルを決定する。レファレンス電圧ＶＲＥＦは、チップ上で生成されるか、外部から提供されることができる。
【００５３】
電流／電圧変換機１０８Ｅは、レファレンス電流発生器１５２から生成されたレファレンス電流Ｉｆとバッファリングされたデータ電流Ｉｉｎの差異から出力電圧ＶＯＵＴを発生する。擬似差動電流モード受信機１００Ｅは、レファレンス電流Ｉｆが維持差動電流モード受信機１００Ｅ内で生成される間、送信機からデータ電流ＩＤＡＴＡを受信する。データ電流ＩＤＡＴＡは、図９の擬似差動電流モード受信機１００Ｅから流出される。
【００５４】
図１０は、本発明の第６実施形態による擬似差動電流モード受信機１００Ｆの回路図である。
【００５５】
図１０の擬似差動電流モード受信機１００Ｆは、図７の第１レギュレイティドカスコードバッファー１０２Ｃ及び電流／電圧変換機１０８Ｃと類似に動作するレギュレイティドカスコードバッファー１０２Ｆ及び電流／電圧変換機１０８Ｆを含む。但し、図１０の擬似差動電流モード受信機１００Ｆは、擬似差動電流モード受信機１００Ｆ内で電流／電圧変換機１０８Ｆの入力ノード１２０に流入されるレファレンス電流Ｉｆを生成するレファレンス電流発生器１５４を含む。
【００５６】
図１０を参照すると、レファレンス電流発生器１５４はＮＭＯＳＦＥＴ（ＭＮ４２）を含む。ＮＭＯＳＦＥＴ（ＭＮ４２）のソースは低い供給電圧ＶＳＳに連結され、ドレインは電流／電圧変換機１０８Ｆの入力ノード１２０に連結される。ＮＭＯＳＦＥＴ（ＭＮ４２）のゲートにはレファレンス電圧ＶＲＥＦが印加される。レファレンス電圧ＶＲＥＦは、電流／電圧変換機１０８Ｆの入力ノード１２０から流出されるレファレンス電流Ｉｆのレベルを決定する。レファレンス電圧ＶＲＥＦは、チップ上で生成されるか、外部から提供されることができる。
【００５７】
電流／電圧変換機１０８Ｆは、レファレンス電流発生器１５４から生成されたレファレンス電流Ｉｆとバッファリングされたデータ電流Ｉｉｎの差異から出力電圧ＶＯＵＴを発生する。擬似差動電流モード受信機１００Ｆは、レファレンス電流Ｉｆが擬似差動電流モード受信機１００Ｆ内で生成される間、送信機からデータ電流ＩＤＡＴＡを受信する。データ電流ＩＤＡＴＡは、図１０の擬似差動電流モード受信機１００Ｆに流入される。
【００５８】
又、本発明は実施形態によって、レギュレイティドカスコードバッファー１０２Ｅ内でバイアス電流を提供するためのＰＭＯＳＦＥＴ（ＭＰ１２）が一般的な電流電源に代替されることができる。同様に、本発明は実施形態によって、レギュレイティドカスコードバッファー１０２Ｆ内でバイアス電流を提供するためのＮＭＯＳＦＥＴ（ＭＮ１２）が一般的な電流電源に代替されることができる。
【００５９】
図１１は、本発明の一実施形態による擬似差動電流モード送／受信システム２００を示す。
【００６０】
擬似差動電流モード送／受信システム２００は、データ送信機２０２、伝送線２０４、及びデータ受信機２０６を含む。データ送信機２０２は、レファレンス電流伝送機２０８と多数のデータ電流伝送機２１０、２１２を含む。
【００６１】
レファレンス電流伝送機２０８は、第１ＮＭＯＳＦＥＴ（ＭＲ１）を含む。第１ＮＭＯＳＦＥＴ（ＭＲ１）のソースは低い供給電圧ＶＳＳに連結され、ゲートは高い供給電圧ＶＤＤに連結される。第１ＮＭＯＳＦＥＴ（ＭＲ１）を通じて流れる電流のレベルはＩＲＥＦ−ΔＩである。又、レファレンス電流伝送機２０８は、第２ＮＭＯＳＦＥＴ（ＭＲ２）を含む。第２ＮＭＯＳＦＥＴ（ＭＲ２）のソースは、低い供給電圧ＶＳＳに連結され、ゲートは高い供給電圧ＶＤＤに連結される。第２ＮＭＯＳＦＥＴ（ＭＲ２）を通じて流れる電流のレベルはΔＩである。
【００６２】
例えば、Ｎ番目データ電流伝送機２１２のようなデータ電流伝送機２１０、２１２のそれぞれは、第１ＮＭＯＳＦＥＴ（ＭＴＮ１）を含む。第１ＮＭＯＳＦＥＴ（ＭＴＮ１）のソースは低い供給電圧ＶＳＳに連結され、ゲートは高い供給電圧ＶＤＤに連結される。第１ＮＭＯＳＦＥＴ（ＭＴＮ１）を通じて流れる電流のレベルはＩＲＥＦ−ΔＩである。又、Ｎ番目データ電流伝送機２１２は、第２ＮＭＯＳＦＥＴ（ＭＴＮ２）を含む。第２ＮＭＯＳＦＥＴ（ＭＴＮ２）のソースは低い供給電圧ＶＳＳに連結され、ゲートはデータ電圧ＶＤＴ［Ｎ］に連結される。
【００６３】
データ電圧ＶＤＴ［Ｎ］は、第２ＮＭＯＳＦＥＴ（ＭＴＮ２）を通じて流れる電流のレベルを決定する。データ電圧ＶＤＴ［Ｎ］が論理ハイ状態である場合には、第２ＮＭＯＳＦＥＴ（ＭＴＮ２）を通じて流れる電流のレベルは２ΔＩになる。仮に、データ電圧ＶＤＴ［Ｎ］が論理ロー状態である場合には、第２ＮＭＯＳＦＥＴ（ＭＴＮ２）がターンオフされ、第２ＮＭＯＳＦＥＴ（ＭＴＮ２）を通じて流れる電流は実質的に０になる。
【００６４】
電流伝送機２０８、２１０、２１２は、それぞれ伝送線２１４、２１６、２１８に連結される。レファレンス電流伝送機２０８に連結された伝送線２１４を通じてＩＲＥＦレベルの電流が流れる。データ電流伝送機２１０、２１２に連結された伝送線２１６、２１８のそれぞれを通じてＩＲＥＦ±ΔＩレベルの電流が流れる。仮に、あるデータ電流伝送機２１２内のデータ電圧ＶＤＴ［Ｎ］が論理ハイ状態である場合には、対応される伝送線２１８を通じてＩＲＥＦ＋ΔＩレベルの電流が流れる。仮に、あるデータ電流伝送機２１２内のデータ電圧ＶＤＴ［Ｎ］が論理ロー状態である場合には、対応される伝送線２１８を通じてＩＲＥＦ−ΔＩレベルの電流が流れる。
【００６５】
伝送線２１４、２１６、２１８のそれぞれは、レギュレイティドカスコードバッファー２２０、２２２、２２４のそれぞれに連結される。図１１の実施形態において、レファレンス電流及びデータ電流は、データ受信機２０６から流出され伝送線２１４、２１６、２１８を通じて伝送される。図１１でのレファレンス電流ＩＲＥＦを受信するレギュレイティドカスコードバッファー２２０は、図３のレギュレイティドカスコードバッファー１０４Ａ又は図４のレギュレイティドカスコードバッファー１０４Ｂと類似に構成される。データ電流ＩＯ、ＩＮを受信するレギュレイティドカスコードバッファー２２２、２２４のそれぞれは、図３のレギュレイティドカスコードバッファー１０２Ａ又は図４のレギュレイティドカスコードバッファー１０２Ｂと類似に構成される。
【００６６】
結局、擬似差動電流モード送／受信システム２００は、データ受信機２０６に流入されるレファレンス電流ＩＲＥＦ及びデータ電流ＩＯ、ＩＮを具備する。この場合に、レファレンス電流ＩＲＥＦを受信するレギュレイティドカスコードバッファー２２０は、図７のレギュレイティドカスコードバッファー１０４Ｃ又は図８のレギュレイティドカスコードバッファー１０４Ｄと類似に構成される。又、データ電流ＩＯ、ＩＮを受信するレギュレイティドカスコードバッファー２２２、２２４のそれぞれは、図７のレギュレイティドカスコードバッファー１０２Ｃ又は図８のレギュレイティドカスコードバッファー１０２Ｄと類似に構成される。
【００６７】
又、データ受信機２０６は、レギュレイティドカスコードバッファー２２０からバッファリングされたレファレンス電流Ｉｆ’を受信するレファレンス電流ミラー２２６を含む。レファレンス電流ミラー２２６は、バッファリングされたレファレンス電流Ｉｆ’を複製して、複製されたレファレンス電流Ｉｆを生成する。データ受信機２０６は、電流／電圧変換機２２８、２３０を更に含む。電流／電圧変換機２２８、２３０のそれぞれは、レファレンス電流ミラー２２６及びデータ電流を受信するレギュレイティドカスコードバッファー２２２、２２４のそれぞれに連結される。
【００６８】
例えば、Ｎ番目電流／電圧変換機２３０のような電流／電圧変換機のそれぞれは、対応されるレギュレイティドカスコードバッファー２２４によって生成されたバッファリングされたデータ電流ＩｉｎＮ及び複製されたレファレンス電流Ｉｆを受信する。その後、電流／電圧変換機２３０は、ＩｉｎＮとＩｆ間の差（即ち、±ΔＩ）を示す対応される出力電圧ＶＤＸ［Ｎ］を生成する。このような方式で、出力電圧ＶＤＸ［Ｎ］は対応されるデータ電流伝送機２１２からデータ電流ＩＮを生成するのに使用されるデータ電圧ＶＤＴ［Ｎ］の論理状態を示す。
【００６９】
このように、擬似差動電流モード送／受信システム２００は、小さい入力インピーダンス及び大きい出力インピーダンスを提供するために、データ受信機２０６でレギュレイティドカスコードバッファー２２０、２２２、２２４を利用する。又、レファレンス電流ミラー２２６は、レギュレイティドカスコードバッファー２２２、２２４によって効率的に共有され、レファレンス電流がデータ送信機２０２から伝送される。又、雑音の影響を減少させるために、レギュレイティドカスコードバッファー２２０、２２２、２２４は、実質的に等価である回路で構成されることができる。
【００７０】
擬似差動電流モード送／受信システム２００は、ディスプレイシステムの一部になることができる。例えば、ＬＣＤシステムでデータ送信機２０２はタイミングコントローラになり、データ受信機２０６はＬＣＤシステムのソースドライバーになる。即ち、擬似差動電流モード送／受信システム２００は、高速シリアルデータインターフェースの一部になることができる。又、擬似差動電流モード送/受信システム２００は、他のデータ送／受信アプリケーションのためにも使用されることができる。
【００７１】
実施形態を通じて本発明の技術思想を説明したが、本発明の技術思想は前述した実施形態に限定されない。
【産業上の利用可能性】
【００７２】
前述したように、本発明の擬似差動電流モード受信機は、伝送されたレファレンス電流及びデータ電流を同じ方法でバッファリングして、レファレンス電流及びデータ電流間のミスマッチを減少させることができる。又、電流モード受信時の入力インピーダンスを減少させ、効果的に電流モード信号を受信することができる。従って、伝送される信号の歪曲にもかかわらず、効果的な受信が可能であり、伝送線や電源などを通じた雑音に対しても強い特性を有する。
【００７３】
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７４】
【図１】本発明による擬似差動電流モード受信機のブロック図である。
【図２】図１の擬似差動電流モード受信機の動作過程を示す流れ図である。
【図３】本発明の第１実施形態による擬似差動電流モード受信機の回路図である。
【図４】本発明の第２実施形態による擬似差動電流モード受信機の回路図である。
【図５】レギュレイティドカスコードバッファーの小信号等価回路である。
【図６】レギュレイティドカスコードバッファーの小信号等価回路である。
【図７】本発明の第３実施形態による擬似差動電流モード受信機の回路図である。
【図８】本発明の第４実施形態による擬似差動電流モード受信機の回路図である。
【図９】本発明の第５実施形態による擬似差動電流モード受信機の回路図である。
【図１０】本発明の第６実施形態による擬似差動電流モード受信機の回路図である。
【図１１】本発明の一実施形態による擬似差動電流モード送／受信システムを示す図である。
【符号の説明】
【００７５】
１０２  第１レギュレイティドカスコードバッファー
１０４  第２レギュレイティドカスコードバッファー
１０６  レファレンス電流ミラー
１０７  電流／電圧変換機
【図１】
2006174458.tif 000005
【図２】
2006174458.tif 000006
【図３】
2006174458.tif 000007
【図４】
2006174458.tif 000008
【図５】
2006174458.tif 000009
【図６】
2006174458.tif 000010
【図７】
2006174458.tif 000011
【図８】
2006174458.tif 000012
【図９】
2006174458.tif 000013
【図１０】
2006174458.tif 000014
【図１１】
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