(57)【要約】【課題】  電界効果トランジスタなどのトランジスタの交流動作を表すトランジスタの測定評価装置とその方法を提供する。【解決手段】  トランジスタの等価回路を寄生素子部とコアトランジスタ部とに分離し、測定して得られたインピーダンス周波数特性をインピーダンス変換して、３素子回路構造に基づき該インピーダンスの周波数軌跡から前記トランジスタの寄生素子を導出し、その後コアトランジスタの素子パラメータを求めることにより、短時間に精度良い等価回路を求める。【選択図】図１
2006112860.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタの測定評価装置であって、
前記トランジスタの測定データを入力する入力手段と、
前記測定データを記憶する記憶手段と、
前記記憶手段に記憶された測定データから前記トランジスタを寄生素子部とコアトランジスタ部とに分離し、前記測定データのパラメータを変換して得られたインピーダンス周波数特性の軌跡から前記トランジスタの寄生素子を導出する制御手段と、
を有するトランジスタの測定評価装置。
【請求項２】
前記制御手段は、前記各寄生素子の値を複数素子が並列接続された第１のインピーダンスが第２のインピーダンスと直列接続された回路構成のインピーダンス軌跡から導出する
請求項１記載のトランジスタの測定評価装置。
【請求項３】
前記制御手段は、前記第１のインピーダンスの複数素子が抵抗と容量素子を有すると共に、前記第２のインピーダンスが抵抗素子を有する
請求項１記載のトランジスタの測定評価装置。
【請求項４】
前記制御手段は、前記トランジスタが電界効果トランジスタ有し、前記各寄生素子が、ソース、ゲート、ドレインを有する
請求項１記載のトランジスタの測定評価装置。
【請求項５】
前記制御手段は、前記各寄生素子のソース、ゲート、ドレインを、前記第１と第２の合成インピーダンスの周波数特性の低周波数の始点と高周波の終点から求める
請求項４記載のトランジスタの測定評価装置。
【請求項６】
前記制御手段は、前記各寄生素子のソース、ゲート、ドレインを、前記第１と第２の合成インピーダンスの周波数軌跡の円の始点と終点から求める
請求項４記載のトランジスタの測定評価装置。
【請求項７】
前記制御手段は、前記コアトランジスタの各パラメータを前記測定で得られたデータから前記各寄生素子を減算処理したパラメータの周波数特性から求める
請求項１記載のトランジスタの測定評価装置。
【請求項８】
前記制御手段は、前記コアトランジスタの各パラメータをＳ（スキャッタリング）パラメータからインピーダンス変換したＹパラメータの周波数特性から求める
請求項７記載のトランジスタの測定評価装置。
【請求項９】
データを記憶する記憶手段と、前記データをプログラムにしたがって演算処理する制御手段により、寄生素子と該寄生素子を除いたコアトランジスタを有するトランジスタの測定評価方法であって、
前記制御手段は、
前記トランジスタの周波特性を測定し、インピーダンス変換する第１のステップと、
前記インピーダンス変換したパラメータから前記寄生抵抗を求める第２のステップと、
前記インピーダンスパラメータから前記第２のステップで得られた前記寄生抵抗を減算する第３のステップと、
前記第３のステップで得られたインピーダンスパラメータを変換してアドミッタンスパラメータを求め、該アドミッタンスパラメータから他の寄生抵抗を求める第４のステップと、
前記インピーダンスパラメータから前記第４のステップで得られた他の寄生抵抗を減算する第５のステップと、
前記第５で得られたパラメータを変換する第６のステップと、
前記第６のステップで得られたパラメータから前記コアトランジスタの構成素子の値を求める第７のステップと
を有するトランジスタの測定評価方法。
【請求項１０】
前記制御手段は、
前記第１のインピーダンス変換をＳパラメータからＺパラメータに変換する
請求項９記載のトランジスタの測定評価方法。
【請求項１１】
前記制御手段は、
前記トランジスタを電界トランジスタとし、前記寄生抵抗と他の寄生抵抗を前記電界効果のゲート、ソース、ドレイン抵抗とする
請求項９記載のトランジスタの測定評価方法。
【請求項１２】
前記制御手段は、
前記第２のステップのインピーダンス変換したパラメータをＺパラメータとし、該パラメータから前記各寄生素子のソース、ゲート、ドレインを求める
請求項９記載のトランジスタの測定評価方法。
【請求項１３】
前記制御手段は、前記Ｚパラメータを用いて第１と第２の合成インピーダンスの周波数特性の低周波数の始点と高周波の終点から求める
請求項９記載のトランジスタの測定評価方法。
【請求項１４】
前記制御手段は、前記各寄生素子のソース、ゲート、ドレインを、前記第１と第２の合成インピーダンスの周波数軌跡の円の始点、終点と半径から求める
請求項１３記載のトランジスタの測定評価方法。
【請求項１５】
前記制御手段は、前記コアトランジスタの各パラメータを測定データから前記各寄生素子を減算処理した周波数特性データから求める
請求項９記載のトランジスタの測定評価方法。
【請求項１６】
前記制御手段は、前記各パラメータをＳ（スキャッタリング）パラメータからインピーダンス変換したＹパラメータの周波数特性から求める
請求項１５記載のトランジスタの測定評価方法。
【請求項１７】
トランジスタの測定評価方法であって、該トランジスタの等価回路を寄生素子部とコアトランジスタ部とに分離し、測定して得られたパラメータを変換したインピーダンス周波数特性の軌跡から前記トランジスタの寄生素子を導出する
トランジスタの測定評価方法。
【請求項１８】
前記寄生素子を導出する際、該各寄生素子の値は複数素子が並列接続された第１のインピーダンスが第２のインピーダンスと直列接続された回路構成のインピーダンス軌跡から導出された
請求項１７記載のトランジスタの測定評価方法。
【請求項１９】
前記第１７のインピーダンスの複数素子は抵抗と容量素子を有すると共に、前記第２のインピーダンスは抵抗素子を有する
請求項１７記載のトランジスタの測定評価方法。
【請求項２０】
前記トランジスタは電界効果トランジスタ有し、前記各寄生素子は、ソース、ゲート、ドレインを有する
請求項１７記載のトランジスタの測定評価方法。
【請求項２１】
前記各寄生素子のソース、ゲート、ドレインは、前記第１と第２のインピーダンスを合成した周波数特性の低周波数の始点と高周波の終点から求める
請求項２０記載のトランジスタの測定評価方法。
【請求項２２】
前記各寄生素子のソース、ゲート、ドレインは、前記第１と第２のインピーダンスを合成した周波数軌跡の円の始点と終点から求める
請求項２０記載のトランジスタの測定評価方法。
【請求項２３】
前記コアトランジスタの各パラメータは前記測定で得られたデータから前記各寄生素子を減算処理したパラメータの周波数特性から求める
請求項１７記載のトランジスタの測定評価方法。
【請求項２４】
前記コアトランジスタの各パラメータはＳ（スキャッタリング）パラメータからインピーダンス変換したＹパラメータの周波数特性から求める
請求項２３記載のトランジスタの測定評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタなどのトランジスタの交流動作を表すトランジスタの測定評価装置とその方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；電界効果トランジスタ）などのトランジスタの交流動作を表すことができる正確なモデルができないことが問題となっており、集積回路などを製造する場合、目標の性能を得ることができないなどの結果を招いている。
多くの場合トランジスタの動作を表す手段として動作点バイアスの等価回路を用いるのが一般的である。たとえばＦＥＴでは動作点バイアス下の等価回路パラメータを求める場合、そのゲート、ドレイン、ソースなどの寄生抵抗は、コールドバイアスと呼ばれる条件下の測定値から算出される値が使用されている。
【０００３】
図２２に従来例のＭＯＳＦＥＴ等価回路の具体構成例を示す。ここでは、ＦＥＴパッケージなどの外部の寄生容量、寄生インダクタンスを除いた素子構造に限定した等価回路を示す。
ＦＥＴの入力端子ＴＧと内部ゲートＧ０間に抵抗Ｒｇが接続され、内部Ｇ０と内部ソースＳ０間に直列にゲート・ソース間容量Ｃｇｓと合わせこみ抵抗Ｒｇｓが接続されている。またＳ０とソース出力端子ＴＳ間に寄生ソース抵抗Ｒｓが接続されている。
内部ゲートＧ０と内部ドレインＤ０間には直列にゲート・ドレイン間容量Ｃｄｇと抵抗Ｒｇｄが接続されている。
内部ドレインＤ０と内部ソースＳ０間に並列にコンダクタンスｇｍ、ドレイン・ソース抵抗ｒｄｓ、ドレイン・ソース容量Ｃｄｓが接続されている。
さらに、内部ドレインＤ０とＦＥＴ出力端子ＴＤ間に寄生ドレイン抵抗Ｒｄが接続されている。
寄生ソース抵抗Ｒｓと寄生ドレイン抵抗Ｒｄはバイアス依存性の無い抵抗部分であり、ＲｇｓとＲｇｄはバイアス依存性があり動作周波数の応じて合わせこむ必要がある。
【０００４】
また、ＦＥＴを実際使用するバイアス条件に設定して、たとえばＳ（Ｓｃａｔｔｅｒｉｎｇ）パラメータを測定しても、動作バイアスが異なるとＳパラメータが異なってしまい、このＳパラメータから求めた等価回路は使用できなくなる欠点がある。
【０００５】
ＦＥＴの等価回路を求めるため、上述の動作状態におけるパラメータの測定に加えてコールドバイアス法も用いる。このコールバイアス方法は、異なるゲート電圧をＦＥＴに加え、その状態において、各素子のパラメータを測定している。たとえば、ＦＥＴにおいては増幅作用があるためｇｍの抽出が困難であり、またバイアスを調整してドレイン電圧を０Ｖ近傍まで下げてｇｍを無視できる動作状態に設定し、他のパラメータを抽出している。しかしながら、この方法を用いた各素子のパラメータの定数は誤差が大きい欠点がある。
【０００６】
従来法ではドレイン、ソース抵抗などのバイアス依存性が高い抵抗成分に対しても、コールドバイアス条件で得られるバイアスによって変化しない抵抗値を適用する基本的な間違いをしていたため、出来上がった等価回路モデルの動作と実際のＦＥＴの動作とは必ずしも一致しなかった。目標となる動作点バイアス以外から得られた等価回路パラメータに使用することも問題であった。
【０００７】
このように、従来の等価回路モデルの動きと実際のＦＥＴ動作の不一致を等価回路の安易な複雑化で対応しており、複雑か下回路パラメータ算出のため大掛かりなソフトウェアを使用し、多くの手間と時間をかけている。
【特許文献１】特開平３−１０５２６８号公報
【特許文献２】特開平６−２６６７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記課題に鑑みてなされたものであり、その目的はトランジスタの交流動作を表す正確な等価回路モデルの導出するトランジスタ測定評価装置とその方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、トランジスタの測定評価装置であって、前記トランジスタの測定データを入力する入力手段と、前記測定データを記憶する記憶手段と、前記記憶手段に記憶された測定データから前記トランジスタを寄生素子部とコアトランジスタ部とに分離し、前記測定データのパラメータを変換して得られたインピーダンス周波数特性の軌跡から前記トランジスタの寄生素子を導出する制御手段とを有する。
【００１０】
本発明は、データを記憶する記憶手段と、前記データをプログラムにしたがって演算処理する制御手段により、寄生素子と該寄生素子を除いたコアトランジスタを有するトランジスタの測定評価方法であって、前記制御手段は、前記トランジスタの周波特性を測定し、インピーダンス変換する第１のステップと、前記インピーダンス変換したパラメータから前記寄生抵抗を求める第２のステップと、前記インピーダンスパラメータから前記第２のステップで得られた前記寄生抵抗を減算する第３のステップと、前記第３のステップで得られたインピーダンスパラメータを変換してアドミッタンスパラメータを求め、該アドミッタンスパラメータから他の寄生抵抗を求める第４のステップと、前記インピーダンスパラメータから前記第４のステップで得られた他の寄生抵抗を減算する第５のステップと、前記第５で得られたパラメータを変換する第６のステップと、前記第６のステップで得られたパラメータから前記コアトランジスタの構成素子の値を求める第７のステップとを有する。
【発明の効果】
【００１１】
従来の等価回路の解析では、所望のバイアス条件でＳパラメータ周波数特性のほかコールドバイアス条件などのＳパラメータが必要であったが、今回提示した等価回路においては、所望の動作点でのＳパラメータの測定だけでよく、またパラメータを最適化するためのオプティマイザなどの特殊ソフトウェアが不要である。その結果、モデリングに費やす時間と手間がかからない。
また、等価回路の構成が比較的簡単であり、設計者にとって使用しやすくなり、また周波数帯域などの予測が簡単になった。
さらに、等価回路の精度良く実測値と一致するため、高精度な回路設計を短時間に実現することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の電界効果トランジスタの等価回路１０について図１を用いて説明する。
図１に本発明の実施形態例であるＭＯＳＦＥＴ等価回路の具体構成例を示す。ここでは、ＦＥＴパッケージなどの外部の寄生容量、寄生インダクタンスを除いた素子構造に限定した等価回路を示す。
ＭＯＳＦＥＴの入力端子ＴＧと内部ゲートＧ０間に等価ゲート抵抗Ｒｇが接続され、内部ゲートと内部Ｇ０と内部ソースＳ０間にゲート・ソース間容量Ｃｇｓが接続されている。また内部Ｓ０とソース出力端子ＴＳ間に等価ソース抵抗Ｒｓが接続されている。
内部ゲートＧ０と内部ドレイン間Ｄ０には直列にゲート・ドレイン間容量Ｃｄｇが接続されている。
内部ドレインＤ０と内部ソースＳ０間に並列にコンダクタンスｇｍ、ドレイン・ソース抵抗ｒｄｓ、ドレイン・ソース容量Ｃｄｓが接続されている。
さらに、内部ドレインＤ０とＦＥＴ出力端子ＴＤ間に等価ドレイン抵抗Ｒｄが接続されている。
【００１３】
図１のＭＯＳＦＥＴの等価回路をＺパラメータとＹパラメータを用いると、図２に示す等価回路となる。ここではＭＯＳＦＥＴの例について説明するが、これ以外のＦＥＴたとえば、ＪＦＥＴ，ＨＥＭＴ，ＳＢＦＥＴなどであっても良い。
等価ゲート抵抗ＺｇはＲｇに、等価ソース抵抗ＺｓはＲｓに、等価ドレイン抵抗ＺｄはＲｇにそれぞれ対応する。
Ｙパラメータにおいて、ＹｇｓはＣｇｓが、ＹｇｄはＣｇｄが、ＹｄｓにはＣｄｓとＲｄｓが並列接続されたアドミッタンスが、またＹｇｍにはｇｍがそれぞれ対応する。
ＺインピーダンスのＺｇ，Ｚｓ，Ｚｄを除いたＹパラメータで構成されるＦＥＴのコア部分を図３に示し、ここでは便宜上コア（Ｃｏｒｅ）ＦＥＴと称することにする。
このように、トータルのＦＥＴ等価回路はコアＦＥＴに抵抗分と誘導分のＺｇ，Ｚｓ，Ｚｄを直列に足したものである。
図１，２，３で示したＦＥＴ等価回路は、図２２に示した従来例の等価回路、またそのパラメータ算出方法と類似しているが、構成要素（素子）の値やその扱いが異なる。
とくに、等価ゲート、ソース、ドレイン抵抗は従来例と異なり、直流バイアスに依存しないという仮定を持たないところに大きな特徴がある。
【００１４】
次に、ＦＥＴの各構成要素の定数を求めるため、コアＦＥＴのＹパラメータを求めた後コア以外のＺパラメータと組み合わせると良い。
ＹパラメータとＺパラメータの組み合わせ方法は、図４に示してあるように、まずコアＦＥＴのＹパラメータをＺパラメータに変換し、この変換したＺパラメータをコアＦＥＴ以外のＺパラメータと回路的に接続（組み合わせ）することである。
図４に示してあるように、具体的な計算はＺパラメータ同士の加算に置き換えて行うことができ、Ｙｃｏｒｅを逆行列に変換してＺパラメータに変換しなければならない。（ここでは、Ｙｃｏｒｅの逆行列が成立すると仮定して説明する。）コアＦＥＴのＹパラメータＹｃｏｒｅをＺパラメータ（１／Ｙｃｏｒｅ）に変換し、それをＺｇ，Ｚｓ，Ｚｄを組み合わせて、ＦＥＴトータルのＺパラメータを求める。
【００１５】
コアＦＥＴのＺパラメータは、
【００１６】
【数１】
2006112860.tif 000003
【００１７】
トータルＦＥＴのＺパラメータは、
【００１８】
【数２】
2006112860.tif 000004
となる。
【００１９】
ＦＥＴの等価回路パラメータ算出方法にいて、図２のような複雑な等価回路を図５に示す、ＣＥＰ，ＲＥＰ，ＲＥＳの３素子からなる簡単な回路構成を用いて導出する方法を以後述べる。
まず、上述の３素子からなる回路構成とその動作と、幾何学的な方法で回路パラメータを算出する原理について説明する。
図５に示した回路において、回路トータルのインピーダンスＺは
【００２０】
【数３】
2006112860.tif 000005
【００２１】
であり、Ｍ＝１＋ω２＊ＣＥＰ２＊ＲＥＰ２として数３の式を書き直すと（以後記号“＊”は乗算を示すこととする）、
【００２２】
【数４】
2006112860.tif 000006
【００２３】
と表すことができる。数4の式を複素表面上で座標表示すると、
【００２４】
【数５】
2006112860.tif 000007
と表される。
【００２５】
一般的に、数５の式を複素平面上に描くと図６に示すように、周波数を０〜無限大に変化させると、インピーダンスＺの軌跡は半円となる。
周波数０（ω＝０）また周波数が非常に低いときインピーダンスＺは、
Ｚ（ω＝０）＝ＲＥＳ＋ＲＥＰ
となる。
また周波数無限大（ω＝∞）あるいは周波数が非常に高いときのインピーダンスＺは、
Ｚ（ω＝∞）＝ＲＥＳ
となる。
またこの半円の中心はＲＥＳ＋ＲＥＰ／２である。
【００２６】
したがって、図６のインピーダンスＺの軌跡の始点は（ＲＥＳ＋ＲＥＰ，０）であり、終点は（ＲＥＳ，０）であるため、この半円の中心は（（ＲＥＳ＋ＲＥＰ）／２，０）である。
このインピーダンスＺの軌跡が円であるは否かを確認するために、図６の破線の軌跡をＲＥＳ＋ＲＥＰ／２だけ原点側にシフトし円の中心をこの複素平面上の原点とし、原点を中心としてインピーダンスＺが描く線との距離を求めればよい。
移動後の座標は、
【００２７】
【数６】
2006112860.tif 000008
【００２８】
となる。この数６の式の座標と原点との距離の２乗は以下の式
【００２９】
【数７】
2006112860.tif 000009
【００３０】
で表される。この式（数７）において、原点からインピーダンスＺまでの距離は周波数（ω）に無関係で常に一定であることがわかる。即ち、図５に示したＲＥＳ，ＲＥＰ，ＣＥＰで構成された回路のインピーダンスＺの軌跡は複素平面上で円を描き、その半径はＲＥＰ／２である。
【００３１】
次に、幾何学的な方法で等価回路のパラメータＺを算出する原理について説明する。図６上述したようにＣＥＰ，ＲＥＰ，ＲＥＳの３素子から成る回路のインピーダンスＺが複素平面上で円を描くことが分かると、最小位相点検法、切片周波数検出法などの幾何学的な方法で等価回路のパラメータを算出することができる。
図７に最小位相点検法によるパラメータの求め方を示す。図７において、複素平面の原点からインピーダンスＺへ接線を引き、接線と実軸との角度を求める。この角度をθとすると上述の３要素はそれぞれ、
ＲＥＳ＝|Ｚ０｜＊（１＋Ｓｉｎθ）／Ｃｏｓθ
ＲＥＰ＝−２＊|Ｚ０｜＊Ｔａｎθ
ＣＥＰ＝|Ｚ０｜／ω０＊ＲＥＳ＊ＲＥＰ
と求めることができる。
ただし｜Ｚ０｜，θ，ω０は最小位相点での値とする。
【００３２】
切片周波数検出法については、最大レジスタンス（ＲＥＰ＋ＲＥＳ）とリアクタンスの最小値ＸｍｉｎからインピーダンスＺの直径と半径を求め、ＲＥＰとＲＥＳを算出する方法であるがここでは詳細な説明は省略する。
【００３３】
これから、上述した３素子構造回路の特性とその素子の算出方法を利用して、図１に示したＦＥＴの等価回路のコアＦＥＴのパラメータの導出方法について述べる。ＦＥＴの各パラメータ算出に際しては、予め配線などの誘導成分の除去を行っておく。
数２の式のインピーダンスＺのＺ２２すなわち、入力端開放時の出力インピーダンスＺ２２は、Ｒｇの入力はオープン状態であるから無視してよく、その結果ＣｇｄとＣｇｓが直列接続されるから、この２つの容量を合成して１つの容量として表現できる。また図１において内部ドレインＤ０と内部ソースＳ０間のＣｄｓが並列に接続されているから、前述の１つにまとめた容量にこのＣｄｓを加算（合成）してトータルの容量ＣＥＰとして表すことができる。
その結果、ｒｄｓと並列にＣＥＰが接続され、この両端にＲＳとＲｄが接続された等価回路となる。ここでｒｄｓをＲＥＰ，ＲＳとＲｄを合わせた抵抗ＲＥＳとみなすと最終的には図５と同じ回路になる。
これからＲＳ＋Ｒｄを求めることができるが、個々のパラメータＲＳ，Ｒｄの値やその他のパラメータを算出することができない。
【００３４】
また、切片周波数検出方法を用いると、上述のまとめた等価回路の構成素子について、Ｒｍａｘ（＝ＲＥＰ＋ＲＥＳ）とリアクタンスの最小値Ｘｍｉｎからインピーダンスの円をもとめ、ＲＥＰとＲＥＳを算出でき、
ＲＥＰ＝−Ｘｍｉｎ／２
ＲＥＳ＝Ｒｍａｘ−ＲＥＰ
と求まる。この方法は、最小位相点検出法を適用できない低周波数領域においても有効である。
【００３５】
次に、ＦＥＴの等価回路の寄生ソース抵抗ＲＳについての導出方法を示す。
上述したインピーダンスＺ２２は複素平面上で円を描くことが示された。これと類似のインピーダンスＺ１２も同様に円を描くことが予想される。数２の式から、実部と虚数部に分けて整理すると、
Ｚ１２＝ＲＳ＋Ｙｇｄ／ΔＹｃｏｒｅ
＝ＲＳ＋ｊω＊Ｃｄｇ／ΔＹｃｏｒｅ
＝ＲＳ＋Ｂ＊Ｃｄｇ／（ω２＊Ａ２＋Ｂ２）−ｊω＊Ａ＊Ｃｄｇ／（ω２＊Ａ２＋Ｂ２）
となる。
ここでＡ＝Ｃｄｓ＊ＣｇＳ＋（ＣｄＳ＋ＣｇＳ）＊Ｃｇｄ）
Ｂ＝（Ｃｄｓ＋ＣｇＳ）＊ｇｄｓ＋Ｃｇｄ＊ｇｍ
である。
Ｚ１２についてＺ２２と同様に、円の始点と終点を求めると以下のようになる。
Ｚ１２（ω＝∞）＝ＲＳ
Ｚ１２（ω＝０）＝ＲＳ＋Ｃｇｄ／Ｂ
＝ＲＳ＋Ｃｇｄ／（（Ｃｄｓ＋ＣｇＳ）＊ｇｄｓ＋Ｃｇｄ＊ｇｍ）
このＺ１２についてのインピーダンス軌跡について示した図を図７に示す。円の半径はＩｍ（Ｚ１２）ｍｉｎ、円の中心はＲｓ＋Ｒｅ（Ｚ１２）ｍａｘ／２である。
【００３６】
次に、ＦＥＴ等価回路の等価ドレイン抵抗の求め方について説明する。
Ｚ１２と同様に、Ｚ２２からＺ１２を引いたものの軌跡は、半径を
Ｃｇｓ／２＊（（Ｃｄｓ＋ＣｇＳ）＊ｇｄｓ＋Ｃｇｄ＊ｇｍ）
とした円を描く。
等価ソース抵抗を求めた場合と同様に、測定やシミュレーションなどからＺ２２−Ｚ１２の最大値Ｒｅ（Ｚ２２−Ｚ１２）ｍａｘ、リアクタンスの最小値Ｉｍ（Ｚ２２−Ｚ１２）ｍｉｎからインピーダンス円の直径と半径が求まる。
１例として、等価ドレイン抵抗は、
Ｒｄ＝Ｒｅ（Ｚ２２−Ｚ１２）ｍａｘ＋２＊Ｉｍ（Ｚ２２−Ｚ１２）ｍｉｎ
から計算できる。また、等価ソース、等価ドレインの各抵抗を求める際は、必要に応じて最小位相検出法などを用いて求めることもできる。
このように、等Ｚ１２から等価ソース抵抗を、Ｚ２２−Ｚ１２から等価ドレイン抵抗を求めたが、これ以外にＺ１２から等価ソース抵抗をまたＺ２２から等価ソース抵抗と等価ドレイン抵抗を足したものを求めても良い。
また、等価ソース抵抗と等価ドレイン抵抗を求める際、Ｚ１２，Ｚ２２−Ｚ１２，Ｚ２２の軌跡が複素平面上で円を描くことを前提にしたが、これらが円を描かなくてもその軌跡を予想することにより等価ソ−ス抵抗と等価ドレイン抵抗を求めることも可能である。
【００３７】
次に、ＦＥＴ等価回路の等価ゲート抵抗Ｒｇに関する求め方について述べる。
ＦＥＴ等価回路の構成要素の等価ソース抵抗、等価ドレイン抵抗が求まると、図１のｒｄｓ，ｇｍなどは容易に求めることができる。８つのパラメータのうち４つの値が既知となると、残りの値は市販のソフトウェアーを用いて計算できる。しかし、数１の式のＲｇ，Ｒｄ，Ｒｓの３つの抵抗を消去できれば高度なソフトウェアーを用いることなく等価回路のパラメータを算出できる。
数１の式から等価ドレイン抵抗Ｒｄ，等価ソース抵抗Ｒｓの２つの抵抗を消去すると、
【００３８】
【数８】
2006112860.tif 000010
【００３９】
となる。
このＺ＊（ＦＥＴ）の逆行列のＹ１１成分は、
Ｙ１１＊（ＦＥＴ）＝（（Ｙｇｓ＋Ｙｇｄ）／ΔＹｃｏｒｅ）／Ｃ
ここでＣ＝（（（Ｙｇｄ＋Ｙｄｓ）／ΔＹｃｏｒｅ））＋Ｒｇ）＊（Ｙｇｓ＋Ｙｇｄ）−（Ｙｇｄ／ΔＹｃｏｒｅ）＊（Ｙｇｄ−Ｙｇｍ）
である。
このＹ１１＊（ＦＥＴ）の逆数をとると、
１／Ｙ１１＊（ＦＥＴ）＝Ｒｇ＋１／（Ｙｇｓ＋Ｙｇｄ）
＝Ｒｇ＋１／ｊω＊（Ｃｇｓ＋Ｃｇｄ）
となり、数８の式の逆行列のＹ１１成分の逆数の実部は等価ゲート抵抗に相当する。この方法は等価ゲート抵抗が実部にだけ表れるので、その値を特定し易い特徴がある。
ここでＹ１１成分から等価ゲート抵抗を求めたが、他の成分たとえばＹ１２から算出することも可能である。
【００４０】
以上の導出方法により、等価ドレイン、ゲート、ソースの各抵抗が求まり、この３つの既知データを数１の式から消去すると、数１の式の逆行列はＹｃｏｒｅと一致する。その結果ＦＥＴ等価回路の残りのパラメータを求めることになる。
ＦＥＴコアのＹパラメータの各要素は、
−Ｙ１２（ｃｏｒｅ）＝Ｙｇｄ＝ｊω＊Ｃｇｄ
Ｙ１１（ｃｏｒｅ）＋Ｙ１２（ｃｏｒｅ）＝Ｙｇｓ＝ｊω＊Ｃｇｓ
Ｙ２２（ｃｏｒｅ）＋Ｙ１２（ｃｏｒｅ）＝Ｙｄｓ＝１／ｒｄｓ＋ｊω＊Ｃｄｓ
Ｙ２１（ｃｏｒｅ）−Ｙ１２（ｃｏｒｅ）＝Ｙｇｍ＝ｇｍ
となる。
以上により、等価ゲート抵抗、ソース抵抗、ドレイン抵抗とコアＦＥＴの構成素子の値を算出する方法を述べた。
【００４１】
図９に今まで説明してきた、ＦＥＴ等価回路の等価（または寄生）ドレイン、ゲート、ソース抵抗を導出する方法とその後ＦＥＴコア部の構成要素のパラメータを導出する方法をフローチャートに示す。
ステップＳＴ１において、ＦＥＴのＳパラメータをネットワークアナライザを用いて測定する。このとき、パッケージなどのリードインダクタンス、浮遊容量などを除去して校正したＳパラメータを求める。その後、測定されたＳパラメータをＺパラメータに変換する。この変換はソフトウェアーを用いて容易に計算できる。このＳパラメータとＺパラメータは一般的に複素数で表現される。
ステップＳＴ２において、ＺパラメータのＺ１２成分の周波数特性からＦＥＴ等価回路の構成要素である等価ソース抵抗Ｒｓを、上述した方法を用いて導出する。またＺ２２−Ｚ１２の周波数特性から等価ドレイン抵抗Ｒｄを求める。
ステップＳＴ３において、ＺパラメータからＳＴ２，３で求めた等価ドレイン、ソース抵抗Ｒｄ，Ｒｓを減算する。
ステツプＳＴ４において、ＺパラメータをＹパラメータに変換し、このＹパラメータの成分Ｙ１１の実部から等価ゲート抵抗ＲｇをステップＳＴ５で求める。
ステップ６において、ステップ３で求めたＺパラメータからステップ５で求めた等価ゲート抵抗Ｒｇを減算する。その結果ＦＥＴから等価ドレイン、ゲート、ソース抵抗を減算したコアＦＥＴを求めることができる。
ステップＳＴ７において、コアＦＥＴの等価回路を求めるため、ステップＳＴ６で得られたＺパラメータをＹパラメータに変換する。
ステップＳＴ８において、コアＦＥＴのＹパラメータから、−Ｙ１２の周波数特性からＣｄｇ，Ｙ１１＋Ｙ１２の周波数特性からＣｇｓ，Ｙ２１−Ｙ１２の周波数特性からｇｍ，Ｙ２２＋Ｙ１２の周波数特性からＣｄｓとｒｄｓを算出する。
このようにして、まずＦＥＴの等価ドレイン、ゲート、ソース抵抗を求め、これらの値をトータルＦＥＴから除去してコアＦＥＴのみとし、コアＦＥＴの構成要素のパラメータを求めるようにした。
【００４２】
上述した方法に従って、トータルＦＥＴのモデルパラメータの導出の具体構成例を以下示す。
図１０にＦＥＴトランジスタのパラメータを導出する評価装置７０を示す。キーボード７３を介して外部からコマンドやデータなどがコンピュータ（ＣＰＵ）７２に入力される。またこのコンピュータ７２にはＲＡＭ，ＲＯＭ、ＨＤＤなどの記憶媒体からなり、プログラムやデータを記憶する記憶手段７５が接続されている。このプログラムにはたとえば、シミュレーション用のプログラムやデータ測定のための測定器を制御するプログラム、さらに測定データを処理するプログラムなども含まれる。
インターフェイス７６はコンピュータ７２を用いて外部からキーボード７３を介して測定装置７７を制御し、またコンピュータと測定器間のデータの転送などができるように異なる機器間の情報のやり取りができるようにしている。
【００４３】
測定装置７７で測定した測定データや記憶手段で記憶されたプログラムに従ってコンピュータ７２で演算処理した結果を、ディスプレイ（表示装置）７１やプリンタ７４に出力する。
測定装置７７はたとえばＳパラメータ測定装置などがあり、上述のコンピュータ７２やインターフェイス７６を用いてシミュレーション用データを自動的に測定できるシステムを構築している。このＳパラメータ測定データを表示装置７１に表示し、またこの測定データをさらにＺパラメータやＹパラメータなどに変換して再表示することもできる。
【００４４】
上述した評価装置７０を用いて、図９のフローチャートに従いトータルＦＥＴのパラメータの導出方法の例を以下示す。
ステップＳＴ１において、キーボード７３からコマンドを入力し、測定装置７７のＳパラメータ測定装置を制御し、たとえばＦＥＴを所定の動作バイアスに設定し、Ｓパラメータの測定を行う。測定されたＦＥＴのＳパラメータのデータはインターフェイス７６を介して記憶手段７５のＲＡＭなどに記憶される。
このとき、記憶手段７５に記憶してあるＳパラメータ補正プログラムを用いて、パッケージなどのリードインダクタンス、浮遊容量などを除去して校正したＳパラメータを求める。
補正したＳパラメータの影響を確認するため、表示装置７１にＳパラメータの周波数特性を表示し、その結果リードインダクタンス、浮遊容量などの影響をしらべることができる。
その結果、表示装置７１に、図１１（Ａ）〜（Ｄ）に、Ｓパラメータの測定データ、Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２を示す。
この得られたＳパラメータから記憶手段７５に記憶されたシミレーションプログラムに従って計算が行われる。図９のフローチャートのステップＳＴ２に示すように、このＳパラメータからＺパラメータを求め、この行列のＺ１２成分から等価ソース抵抗Ｒｓを計算する。
計算結果を、記憶手段のＲＡＭなどに一時記憶するとともに、表示装置７１に表示する。たとえばこの表示例として、図１２において、横軸に実部で０〜１０［Ω］、縦軸に虚数部で０〜―６［Ω］の範囲を示し、Ｚ１２インピーダンス円をプロットしてある。その結果周波数が０（または超低周波数）のとき、Ｒｓ＋Ｒｅ（Ｚ２１）ｍａｘは８．９５［Ω］、Ｉｍ（Ｚ２１）ｍｉｎは３．１６Ωであるから、求める等価ソース抵抗Ｒｓは、
Ｒｓ＝８．９５−３．６０＊２＝１．７５［Ω］
となる。
このような計算は、シミュレーションプログラムを用いて自動的に導出し、その結果を上述の表示装置７１に表示する。また図１２の図も同時に表示して、シミュレーションの結果を逐次確認することもできる。  
【００４５】
次に、シミュレーションプログラムに従い、図９のフローチャートのステップＳＴ２に対応して、等価ドレイン抵抗Ｒｄを求める。さらに、記憶手段７５に記憶されたＺパラメータの成分のＺ２２−Ｚ１２を計算し記憶手段７５に記憶すると共に図１３に示すＺ２２−Ｚ１２の周波数特性を表示装置７１に表示する。その結果、以下の計算がコンピュータ７２を用いて記憶手段７５に記憶されたシミュレーションプログラムにしたがって行われる。
周波数が０（または超低周波数）のとき、Ｒｄ＋Ｒｅ（Ｚ２２−Ｚ１２）ｍａｘは２５．６３［Ω］、Ｉｍ（Ｚ２２−Ｚ１２）ｍｉｎは１１．０５［Ω］であるから、求める等価ドレイン抵抗Ｒｄは、
Ｒｄ＝２５．６３−１１．０５＊２＝３．５３［Ω］
となる。  
【００４６】
次に、図９のフローチャートのステップＳＴ５に示すように、コンピュータ７２と記憶手段７５に記憶されたデータを用いて、Ｚパラメータから等価ソース、ドレイン抵抗を減算処理しそのデータを記憶手段７５に記憶する。等価ゲート抵抗は、記憶したＺパラメータの逆行列を求めてＹパラメータに変換し、そのＹ１１成分の逆数の実部から求められる。
求められたＹ１１成分の周波数特性を記憶手段７５に記憶すると共に表示装置７１に表示する。その例を図１４に示す。横軸に実部、縦軸に虚数部を示し、等価ゲート抵抗Ｒｇをシミュレーションプログラムを用いて計算する。この図１４において実部は６．９１［Ω］となっている。すなわち、等価ゲート抵抗Ｒｇは
Ｒｇ＝６．９１［Ω］
と求まる。
以上で、ＦＥＴコア以外の等価抵抗である、ゲート、ソース、ドレインの各抵抗が算出された。
【００４７】
図９のフローチャートのステップＳＴ８にあるように、ＦＥＴコア部分の各構成素子のパラメータを、各周波数特性から求めることができる。
ステップＳＴ１で求めた補正されたＳパラメータ、Ｚパラメータ、Ｙパラメータが評価装置７０の記憶手段７５に記憶されているので、まず、ＺパラメータからＲｇ，Ｒｄ，Ｒｓの等価抵抗を消去し、その結果を記憶する。次に、シミュレーションプログラムに基づき記憶手段７５に記憶されたＺパラメータをＹパラメータへ変換し、前述したコアＦＥＴのＹパラメータ（Ｙｃｏｒｅ）を求める。
−Ｙ１２（ｃｏｒｅ）＝Ｙｇｄ＝ｊωＣｇｄ
Ｙ１１（ｃｏｒｅ）＋Ｙ１２（ｃｏｒｅ）＝Ｙｇｓ＝ｊωＣｇｓ
Ｙ２２（ｃｏｒｅ）＋Ｙ１２（ｃｏｒｅ）＝Ｙｄｓ＝１／ｒｄｓ＋ｊωＣｄｓ
Ｙ２１（ｃｏｒｅ）−Ｙ１２（ｃｏｒｅ）＝Ｙｇｍ＝ｇｍ
これらの式から、コアＦＥＴの各構成要素のパラメータが求まる。以下の計算はコンピュータ７２と記憶手段７５に記憶されたシミュレーションプログラム、さらに記憶されたＹパラメータのデータを用いて計算される。
【００４８】
図１５において、１／Ｙｇｄの絶対値と位相の関係を、周波数が１００ＭＨｚ〜１００ＧＨｚまで範囲でプロットしたものを表示装置７１に示す。
その結果、
Ｃｇｄ＝Ｉｍ（Ｙｇｄ）／ω＝０．０１９４［ＰＦ］
が得られる。
同様に、図１６に、１／Ｙｇｓの絶対値と位相の関係を周波数に対してプロットしたものを表示装置７１に示す。この測定データから、Ｃｇｓはシミュレーションプログラムにより、
Ｃｇｓ＝Ｉｍ（Ｙｇｓ）／ω＝０．０５９３［ＰＦ］
と算出される。
また、図１７にＹｇｍの周波数特性を表示装置７１に示す。この結果ｇｍはシミュレーションプログラムにより、
ｇｍ＝１００［ｍＳ］
と算出される。
図１８に１／Ｙｄｓの周波数特性を表示装置７１に示す。このグラフデータからシミュレーションプログラムを用いて、
ｒｄｓとＣｄｓのそれぞれの値は、
Ｃｄｓ＝Ｉｍ（Ｙｄｓ）／０．０５１８［ＰＦ］
ｒｄｓ＝１／Ｒｅ（Ｙｄｓ）＝１０５［Ω］
と算出される。
【００４９】
以上求めたパラメータの値を用いてＦＥＴの等価回路を求め、この等価回路で示すＳパラメータの示す周波数特性をプロットし、一方実際のＦＥＴのＳパラメータＳ１１，Ｓ１２，Ｓ２１，Ｓ２２のデータを図１９（Ａ）〜（Ｄ）に示す。その結果、両者はほとんどの周波数で差は無く一致していることが分かる。すなわち、ここで求めたＦＥＴ等価回路が正しいことを示している。
【００５０】
図２０（Ａ），（Ｂ）に電流特性から得られるｇｍと等価回路モデルから得られたＹｓｆを示した。その結果実際のＦＥＴのｇｍの値は８１．８［ｍＳ］で、一方等価回路モデルのその値は８１．８［ｍＳ］で両者は一致する。
また、図２１（Ａ），（Ｂ）に、実際のＦＥＴの電流特性から求めた出力コンダクタンスが７．７５［ｍＳ］で、等価回路モデルから求めたその値は７．７７［ｍＳ］でよく一致している。
図２２（Ａ）に電流利得｜ｈ２１｜２特性を、実際のＦＥＴと等価回路モデルについて１００ＭＨｚ〜１００ＧＨｚの範囲でプロットしてある。この周波数範囲において両者は一致していることがわかる。また図２２（Ｂ）には、一方向最大利得（ＭＵＧ）の周波数特性を示してあり、実際のＦＥＴの測定データと等価回路モデルのデータをプロットしたものである。その結果このＭＵＧにおいて両者は一致することを示している。
【００５１】
以上述べたように、本発明におけるＦＥＴ等価回路モデルおいては、必要なデータは目標バイアス条件下のＳパラメータのみで良く、従来方法は動作バイアス時のＳパラメータ周波数特性の他コールドバイアス（Ｃｏｌｄ  ＢＩＡＳ）条件下のＳパラメータも必要であったことと比較して等価回路のモデリングする時間が短縮される。
また、オプティマイザのような特殊なソフトウェアの導入が不要であり、最適化のためのモデリングに費やす時間と手間がかからないメリットがある。また図１に示すように、等価回路の構成が従来例と比較して簡単で、等価回路を使って回路設計する設計者にとっては使用し易くなった。たとえば、増幅器を設計するとき、トランジスタのミラー容量が人目で分かり、帯域幅の予想が即座にできるなどのメリットもある。
【図面の簡単な説明】
【００５２】
【図１】ＦＥＴの等価回路モデルの構成を示した構成図である。
【図２】図１に示したＦＥＴの等価回路モデルをパラメータ表示した回路構成図である。
【図３】図２に示したＦＥＴの等価回路のコアＦＥＴの部分を示した回路構成図である。
【図４】図２に示したＦＥＴのＺパラメータを計算するための説明図である。
【図５】ＦＥＴの動作原理を説明するための３素子回路構成図である。
【図６】図５に示した３素子回路の周波数特性図である。
【図７】図５に示した３素子回路構成の素子定数を求めるための説明図である。
【図８】図５に示した３素子回路構成の素子定数を求めるための他の説明図である。
【図９】図１に示したＦＥＴの等価回路の定数を求めるフロ−チャート図である。
【図１０】ＦＥＴ測定評価するための評価装置の構成図である。
【図１１】ＦＥＴの実測Ｓパラメータの周波数特性を示すデータである。
【図１２】等価ソース抵抗を求めるためのＺパラメータの周波数特性図である。
【図１３】等価ドレイン抵抗を求めるためのＺパラメータの周波数特性図である。
【図１４】等価ゲート抵抗を求めるためのＹパラメータの周波数特性図である。
【図１５】ゲート・ドレイン容量を求めるための｜１／Ｙｇｄ｜周波数特性図である。
【図１６】ゲート・ソース容量を求めるための｜１／Ｙｇｓ｜周波数特性図である。
【図１７】ｇｍを求めるための１／Ｙｇｍ周波数特性図である。
【図１８】Ｃｄｓとｒｄｓを求めるための｜１／Ｙｄｓ｜周波数特性図である。
【図１９】等価回路の周波数特性と実測値のＳパラメータデータを示した図である。
【図２０】等価回路のｇｍと実測値を示した図である。
【図２１】等価回路の出力コンダクタンスと実測値を示した図である。
【図２２】等価回路の電流利得、ＭＵＧと実測値を示した図である。
【図２３】従来例のＦＥＴの等価回路である。
【符号の説明】
【００５３】
１０，１００…ＦＥＴ等価回路、３０…コアＦＥＴ等価回路、５０…３素子回路構成図、７０…評価装置、７１…表示装置、７２…コンピュータ（ＣＰＵ）、７３…キーボード、７４…プリンタ、７５…記憶手段、７６…インターフェイス、７７…測定装置、Ｒｇ…等価ゲート抵抗、Ｒｓ…等価ソース抵抗、Ｒｄ…等価ドレイン抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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