(57)【要約】【課題】電気的特性に優れた、より高性能な混載型メモリ装置及びその製造方法。【解決手段】混載型メモリ装置１００は、強誘電体層４４を含む複数のメモリセルがマトリクス状に設けられているメモリセルアレイ領域１、ロジック回路素子２０が設けられているロジック回路領域２を含む複数の領域を有していて、メモリセルアレイ領域を除く領域を覆って設けられているライナー酸化膜８０と、ライナー酸化膜が設けられている領域とメモリセルアレイ領域とにわたって設けられているカバー膜９０とを具えている。【選択図】図１
2006121026.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体層を含む複数のメモリセルがマトリクス状に設けられているメモリセルアレイ領域、及びロジック回路素子が設けられているロジック回路領域を含む複数の領域を単一のチップに有する混載型メモリ装置であって、
前記ロジック回路領域を含みかつ前記メモリセルアレイ領域を除く領域を覆って設けられているライナー酸化膜と、
前記ライナー酸化膜が設けられている領域と前記メモリセルアレイ領域とにわたって設けられているカバー膜と
を具えていることを特徴とする混載型メモリ装置。
【請求項２】
複数のメモリセルがマトリクス状に設けられているメモリセルアレイ領域、及びロジック回路素子が設けられているロジック回路領域を含む複数の領域を単一のチップに有する半導体基板と、
前記メモリセルアレイ領域上及び前記ロジック回路領域上に設けられている第１絶縁膜と、
前記第１絶縁膜上の前記メモリセルアレイ領域内に設けられていて、下部電極、強誘電体層及び上部電極が順次に積層されてなる強誘電体キャパシタ構造体と、
前記メモリセルアレイ領域及び前記ロジック回路領域に設けられている、前記第１絶縁膜及び前記強誘電体キャパシタ構造体を覆う第２絶縁膜と、
前記第２絶縁膜の表面から前記強誘電体キャパシタ構造体に至る第１コンタクトホール内及び前記第２絶縁膜の表面から前記メモリセル素子に至る第２コンタクトホール内を導電性材料で埋め込んで設けられているメモリセル配線構造と、
前記第２絶縁膜の表面から前記ロジック回路素子に至る第３コンタクトホールを導電性材料で埋め込んで設けられている周辺配線構造と、
前記メモリセルアレイ領域の前記第２絶縁膜上に延在する第１配線部、及び前記ロジック回路領域を含みかつ前記メモリセルアレイ領域を除く領域の前記第２絶縁膜上に延在する第２配線部を含む配線層と、
前記第１配線部及び前記メモリセルアレイ領域の前記第２絶縁膜を露出させて、かつ前記ロジック回路領域を含みかつ前記メモリセルアレイ領域を除く領域の前記第２絶縁膜及び前記第２配線部の露出面全面を覆って設けられているライナー酸化膜と、
前記第１配線部、前記メモリセルアレイ領域の前記第２絶縁膜、及び前記ライナー酸化膜を覆って設けられているカバー膜と
を具えていることを特徴とする混載型メモリ装置。
【請求項３】
前記第１配線部は、当該第１配線部の上面を覆いかつ側面を露出するオフセット酸化膜をさらに具え、
前記カバー膜は、前記オフセット酸化膜と、前記第１配線部の側面と、前記メモリセルアレイ領域の前記第２絶縁膜と、前記ライナー酸化膜とを覆って設けられている膜であることを特徴とする請求項２に記載の混載型メモリ装置。
【請求項４】
前記カバー膜は、アルミナ膜及びシリコン窒化膜を含む群から選択されるいずれかの膜であることを特徴とする請求項１〜３のいずれか一項に記載の混載型メモリ装置。
【請求項５】
半導体基板のメモリセルアレイ領域に、強誘電体層を含む複数のメモリセルを形成し、及びロジック回路領域に、ロジック回路素子を形成する工程と、
前記メモリセルアレイ領域及び前記ロジック回路領域を含む前記半導体基板の上側全面上に、絶縁膜を形成する工程と、
前記ロジック回路領域を含みかつ前記メモリセルアレイ領域を除く領域を覆うライナー酸化膜を形成する工程と、
前記ライナー酸化膜及びメモリセルアレイ領域にわたってカバー膜を形成する工程と
を含むことを特徴とする混載型メモリ装置の製造方法。
【請求項６】
メモリセルアレイ領域及びロジック回路領域を含む複数の領域が区画されている半導体基板を準備する工程と、
前記メモリセルアレイ領域にメモリセル素子を、及び前記ロジック回路領域にロジック回路素子を、形成する工程と、
前記メモリセルアレイ領域及び前記ロジック回路領域を含む前記複数の領域上に、第１絶縁膜を形成する工程と、
前記メモリセルアレイ領域の前記第１絶縁膜上に、下部電極、強誘電体層及び上部電極を順次に積層して、強誘電体キャパシタ構造体を形成する工程と、
前記複数の領域の第１絶縁膜上に、前記強誘電体キャパシタ構造体を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜の表面から前記強誘電体キャパシタ構造体に至る第１コンタクトホール、及び前記第２絶縁膜の表面から前記メモリセル素子に至る第２コンタクトホールを形成し、当該第１及び第２コンタクトホールを導電性材料で埋め込んでメモリセル配線構造を形成する工程と、
前記第２絶縁膜の表面から前記ロジック回路素子に至る第３コンタクトホールを形成し、当該第３コンタクトホールを導電性材料で埋め込んで周辺配線構造を形成する工程と、
前記メモリセルアレイ領域の前記第２絶縁膜上に延在する第１配線部、及び前記ロジック回路領域を含みかつ前記メモリセルアレイ領域を除く領域の前記第２絶縁膜上に延在する第２配線部を含む配線層を形成する工程と、
前記第１配線部及び前記メモリセルアレイ領域の前記第２絶縁膜を露出させて、前記ロジック回路領域を含みかつ前記メモリセルアレイ領域を除く領域の前記第２絶縁膜及び前記第１配線部上にライナー酸化膜を形成する工程と、
前記第１配線部、前記メモリセルアレイ領域の前記第２絶縁膜、及び前記ライナー酸化膜を覆うカバー膜を形成する工程と
を含むことを特徴とする混載型メモリ装置の製造方法。
【請求項７】
前記配線層及び前記ライナー酸化膜を形成する工程は、
前記第２絶縁膜の全面上に、金属膜を形成する工程と、
前記メモリセルアレイ領域である前記金属膜上を覆い、かつ当該メモリセルアレイ領域を除く領域である前記金属膜上に、配線パターンを形成するための第１開口部を有する第１レジストパターンを形成する工程と、
前記第１レジストパターンを用いてエッチングして、前記第２配線部を含む第１配線パターンを形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１配線パターン上、前記ロジック回路領域の前記第２絶縁膜上及び前記メモリセルアレイ領域の前記金属膜上を覆う前駆ライナー酸化膜を形成する工程と、
前記メモリセルアレイ領域を除く前記前駆ライナー酸化膜上を覆い、かつ前記メモリセルアレイ領域の前記前駆ライナー酸化膜上に、配線パターンを形成するための第２開口部を有する第２レジストパターンを形成する工程と、
前記第２レジストパターンを用いて、前記前駆ライナー酸化膜及び前記金属膜をエッチングして、前記第１配線部を含む第２配線パターンを形成するとともに、当該第１配線部の上面を覆い、かつ側面を露出するオフセット酸化膜及び前記メモリセルアレイ領域を除く領域を覆うライナー酸化膜を形成する工程と、
前記第２レジストパターンを除去する工程とを含み、及び
前記カバー膜を形成する工程は、前記オフセット酸化膜、前記第１配線部の側面、前記メモリセル領域の前記第２絶縁膜、及び前記ライナー酸化膜を覆うカバー膜を形成する工程であること
を特徴とする請求項６に記載の混載型メモリ装置の製造方法。
【請求項８】
前記カバー膜を形成する工程は、アルミナ膜及びシリコン窒化膜を含む群から選択されるいずれかの膜を形成する工程であること
を特徴とする請求項５〜７のいずれか一項に記載の混載型メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２値化データを強誘電体層の分極状態として記憶するメモリセルを有する混載型メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。
【０００３】
また、近年、いわゆるＳＯＣ(System On Chip)技術の進展により、強誘電体メモリセルと、他の機能を有する構造、すなわち、強誘電体メモリセルに関連する演算処理等を行うロジック回路、ＲＦ回路等を１チップに作り込んだ混載型メモリ装置が知られている（非特許文献１参照。）。
【０００４】
上述したＦｅＲＡＭが具える強誘電体層は、酸素化合物材料により形成されている。この酸素化合物材料は、強誘電体層の周囲に形成される、例えば、ＣＶＤ膜中に不可避的に混入してしまう水分（Ｈ2Ｏ）及びこの水分に由来する水素（Ｈ2）によって還元反応を起こしてしまう。この還元反応により、強誘電体層の分極特性が劣化してしまう。
【０００５】
例えば、パッシベーション工程で発生する水素が、強誘電体層まで拡散するのを防止することを目的として、強誘電体層に接続される金属配線層上に、酸化アルミニウムからなる水素拡散防止膜が設けられている構成が開示されている（特許文献１参照。）。
【０００６】
また、パッシベーション膜を形成する際に発生する水素による影響を低減することを目的として、Ｓｉ3Ｎ4からなる水分拡散防止膜を、金属配線の上面及び側面を覆う層として設ける構成が開示されている（特許文献２参照。）。
【０００７】
上述した特許文献１及び２の構成によれば、金属配線上に、直接、酸化アルミニウム又はＳｉ3Ｎ4からなる水素（又は水分）拡散防止膜を形成している。
【０００８】
これらの防止膜を形成する際には、金属配線が帯電する、いわゆるチャージアップという現象が起こる。
【０００９】
以下に、このチャージアップを防止するための構成を具えた、従来の強誘電体メモリのさらなる構成例につき、図面を参照して説明する。
【００１０】
図７（Ａ）は、従来の強誘電体メモリを上面からみた平面図である。図７（Ｂ）は、図７（Ａ）中の一点鎖線Ｂ−Ｂ’に沿って切断した切断面の切り口を示す図である。
【００１１】
強誘電体メモリ１００は、半導体基板１１１を具えている。半導体基板１１１には、メモリセルアレイ領域１０１と、このメモリセルアレイ領域１０１を囲むロジック回路領域１０２とが区画されている。
【００１２】
メモリセルアレイ領域１０１にはメモリセル素子１１０が設けられている。また、ロジック回路領域１０２にはロジック回路素子１２０が、設けられている。これらメモリセル素子１１０とロジック回路素子１２０とは、例えば、ＬＯＣＯＳ（local oxidization of silicon）法により形成されたフィールド酸化膜１０３により、互いに素子分離されている。
【００１３】
メモリセル素子１１０は、例えば、トランジスタ等の素子である。メモリセル素子１１０は、例えば、トランジスタの構成要素として、メモリセル拡散領域１１２、メモリセルゲート絶縁膜１１４、及びメモリセルゲート絶縁膜１１４上に設けられているメモリセルゲート電極１１６を有している。
【００１４】
ロジック回路素子１２０は、メモリセル素子１１０と同様に、トランジスタ等の素子である。ロジック回路素子１２０は、例えば、トランジスタの構成要素として、ロジック回路素子拡散領域１２２、ロジック回路素子ゲート絶縁膜１２４、及びロジック回路素子ゲート絶縁膜１２４上に設けられているロジック回路素子ゲート電極１２６を有している。
【００１５】
メモリセル素子１１０が作り込まれているメモリセルアレイ領域１０１上及びロジック回路素子１２０が作り込まれているロジック回路領域１０２上には、第１絶縁膜１３０が設けられている。
【００１６】
第１絶縁膜１３０の領域であって、メモリセルアレイ領域１０１内の部分領域上には、強誘電体キャパシタ構造体１４０が設けられている。強誘電体キャパシタ構造体１４０は、基板１１１側から下部電極１４２、強誘電体層１４４及び上部電極１４６が順次に積層された構造を有している。
【００１７】
第２絶縁膜１５０は、この強誘電体キャパシタ構造体１４０を含む第１絶縁膜１３０の上面側を覆って設けられている。従って、この第２絶縁膜は、メモリセルアレイ領域１０１とロジック回路領域１０２にわたって設けられている。
【００１８】
第２絶縁膜１５０の表面１５０ａには、メモリセルアレイ領域１０１内である表面部分から、強誘電体キャパシタ構造体１４０に至る、メモリセルコンタクトホール１６２が設けられている。このコンタクトホール１６２は、導電性材料により埋め込まれて埋込みコンタクト１６３とされている。同様に、第２絶縁膜１５０の表面１５０ａからは、メモリセル素子１１０のメモリセル拡散領域１１２に至るメモリセルコンタクトホール１６２が設けられている。メモリセルコンタクトホール１６２は、導電性材料により埋め込まれて埋込みコンタクト１６３とされている。
【００１９】
さらに第２絶縁膜１５０の表面１５０ａには、ロジック回路領域１０２内にある表面部分から、ロジック回路素子１２０に至るロジック回路コンタクトホール１６６が設けられている。ロジック回路コンタクトホール１６６は、導電性材料により埋め込まれてロジック回路埋込みコンタクト１６７とされている。
【００２０】
第１配線部１７２は、第２絶縁膜１５０のうち、メモリセルアレイ領域１０１内にある部分領域に延在させて、設けられている。第１配線部１７２は、埋込みコンタクト１６３に、電気的に接続されている。
【００２１】
第２配線部１７４は、第２絶縁膜１５０のうち、ロジック回路領域１０２内にある部分領域上に延在させて設けられている。第２配線部１７４は、ロジック回路埋込みコンタクト１６７に電気的に接続されている。これら第１及び第２配線部１７２及び１７４は、配線層１７０として、第２絶縁膜１５０の同一平面上、すなわち、表面１５０ａ上に形成されている。
【００２２】
ライナー酸化膜１８０は、メモリセルアレイ領域１０１及びロジック回路領域１０２上を覆って、設けられている。このライナー酸化膜１８０は、例えば、ＴＥＯＳ（Tetraethoxysilan）を材料とし、プラズマＣＶＤ（chemical vapor deposiotion）法により形成されたシリコン酸化膜（ＮＳＧ（non-doped silicate glass）膜、以下、単にＰ−ＴＥＯＳ膜とも称する。）である。
【００２３】
カバー膜１９０は、ライナー酸化膜１８０上に設けられている。カバー膜１９０は、例えば、アルミナ（Ａｌ2Ｏ3）の薄膜である。
【特許文献１】特開２００２−４３５４１号公報
【特許文献２】特開２００３−１００９９４号公報
【非特許文献１】強誘電体メモリの新展開、シーエムシー出版、第１１２頁〜第１２５頁
【発明の開示】
【発明が解決しようとする課題】
【００２４】
既に説明したように、水素（又は水分）拡散防止膜を、金属配線上に直接形成すると、金属配線がチャージアップしてしまう。すると、この金属配線に接続されている埋込みコンタクト等を経て、電気的につながるトランジスタのゲート酸化膜が、物理的に破壊されてしまうおそれがある。
【００２５】
すなわち、このようにゲート酸化膜が破壊されてしまうと、例えば、メモリセルの制御といったロジック回路素子の機能が損なわれ、ひいては強誘電体メモリとしての機能を果たさなくなる。
【００２６】
一般的には、メモリセルアレイ領域に形成される第１層目の金属配線（第１配線層）の表面積（上面及び側面の面積の和）より、このメモリセルアレイ領域以外のロジック回路領域に形成される金属配線の表面積の方が大きい。従って、特に、ロジック回路領域において、チャージアップによるトランジスタのゲート絶縁膜の破壊が起こり易い。
【００２７】
図に示す従来の構成例では、かかるチャージアップを防止することを目的として、カバー膜を成膜する前に、ライナー酸化膜が形成されている。このライナー酸化膜は、既に説明したとおり、例えば、ＣＶＤ法により、形成される。
【００２８】
上述したように、ＣＶＤ法により形成された膜には、不可避的に水分が含まれてしまう。また、この水分は、加熱処理により分解されて水素となる場合もある。
【００２９】
このため、強誘電体層が、水分及び水素のいずれか又は両方に曝されることを防止するために、従来はライナー酸化膜の脱水及び／又は脱水素を目的として、７００℃程度の温度でのアニール工程が必須であった。
【００３０】
しかしながら、このような条件でアニール工程が行われると、特に、メモリセルアレイ領域以外の領域、すなわち、この例では、ロジック回路領域に形成されているトランジスタの電気的特性が変化してしまうおそれがある。また、強誘電体層の特性が劣化してしまうおそれがある。
【００３１】
この発明は、上述した従来技術にかかる問題点に鑑みなされたものである。すなわち、この発明の目的は、特に、初期状態（出荷時）における電気的特性に優れた、より高性能な強誘電体メモリセルアレイ及び電気的特性の劣化のないロジック回路を含む混載型メモリ装置を提供することにある。
【００３２】
この発明の他の目的は、チャージアップ等の製造工程に起因する強誘電体メモリセルアレイ及びロジック回路の電気的特性の劣化を防止することができる、混載型メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００３３】
これらの目的の達成を図るため、この発明の混載型メモリ装置は、下記のような構成を具えている。
【００３４】
すなわち、混載型メモリ装置は、メモリセルアレイ領域を有している。このメモリセルアレイ領域には、強誘電体層を含む複数の強誘電体メモリセルがマトリクス状に設けられている。また、混載型メモリ装置は、ロジック回路領域を有している。このロジック回路領域には、ロジック回路（素子）が設けられている。ここでいうロジック回路は、例えば、強誘電体メモリセルに関連する演算処理及び動作制御を行う回路である。ロジック回路には、強誘電体メモリセルの電気的な動作を制御するデコード回路等が含まれる。
【００３５】
また、ここでいう混載型メモリ装置には、強誘電体メモリセルアレイ及びロジック回路からなるいわゆる強誘電体メモリが含まれる。
【００３６】
混載型メモリ装置は、ロジック回路領域を含み、メモリセルアレイ領域を除く領域を覆うライナー酸化膜を有している。
【００３７】
カバー膜は、ライナー酸化膜が設けられている領域とメモリセルアレイ領域とにわたってこれら領域の上側全面に設けられている。
【００３８】
また、この発明の混載型メモリ装置の製造方法は、主として下記のような工程を含んでいる。
【００３９】
すなわち、半導体基板のメモリセルアレイ領域に、強誘電体層を含む複数のメモリセルをマトリクス状に形成し、及びロジック回路領域に、ロジック回路（素子）を形成する。
【００４０】
これらメモリセルアレイ領域及びロジック回路領域を含む半導体基板の上側全面を覆う絶縁膜を形成する。
【００４１】
ロジック回路領域を含みかつメモリセルアレイ領域を除く領域を覆うライナー酸化膜を形成する。
【００４２】
ライナー酸化膜及びメモリセルアレイ領域にわたってカバー膜を形成する。
【発明の効果】
【００４３】
この発明の混載型メモリ装置の構成によれば、メモリセルアレイ領域に、ライナー酸化膜が設けられていないため、かかるライナー酸化膜から拡散する水分又は水素により、強誘電体層が、経時的に劣化するおそれがなくなる。従って、使用による電気的特性の経時的な劣化が少ない、高性能な強誘電体メモリセルアレイを具える混載型メモリ装置を提供することができる。
【００４４】
また、メモリセルアレイ領域に、ライナー酸化膜が存在しないので、上述したような、従来必要とされていた条件でのアニール工程は必要なくなる。従って、ライナー酸化膜の形成に伴う強誘電体メモリセルアレイの初期特性の劣化が、より少ない混載型メモリ装置を提供することができる。また、オフセット酸化膜を有する構成例によれば、上述した効果に加えて、メモリセルアレイ領域に存在する配線部のチャージアップの発生を抑制することができる。従って、メモリセルアレイ領域に設けられているトランジスタの耐圧を向上させることができる。
【００４５】
この発明の混載型メモリ装置の製造方法によれば、メモリセルアレイ領域以外の領域、特にロジック回路領域におけるいわゆるチャージアップの発生を防止することができる。従って、製造工程において、ロジック回路領域の、特にゲート絶縁膜の破壊を防止することができる。すなわち、ゲート絶縁膜の破壊に起因する、素子の耐圧特性といった電気的特性の劣化を防止することができる。
【００４６】
結果として、製造される混載型メモリ装置の歩留まりが向上する。また、アンテナ比（カバー膜とゲート酸化膜領域の面積比）を考慮する必要がなくなるので、配線レイアウト設計の自由度が向上する。すなわち、配線設計を最適化できるので、配線にかかる電気的特性がより向上した混載型メモリ装置を提供することができる。
【００４７】
上述したように、メモリセルアレイ領域に、ライナー酸化膜を形成する必要がないので、アニール工程は必要なくなる。従って、簡易な工程で、混載型メモリ装置を製造することができる。
【００４８】
さらに、この製造方法によれば、アニール工程が必要ないので、アニール工程によるロジック回路領域に形成される素子の劣化、メモリセルアレイ領域の強誘電体層の劣化を防止することができる。
【発明を実施するための最良の形態】
【００４９】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
（第１の実施の形態）
〈混載型メモリ装置の構成〉
図１を参照して、この発明の混載型メモリ装置の一構成例につき説明する。
【００５０】
図１（Ａ）は、この発明の混載型メモリ装置を上面側からみた、構成要素を説明するための概略的な平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【００５１】
この発明の混載型メモリ装置１００は、後述するライナー酸化膜の構成に特徴を有している。その他の構成要素については、従来公知の混載型メモリ装置或いは強誘電体メモリの任意好適な構成要素を、適宜選択して適用することができる。
【００５２】
図１（Ａ）及び（Ｂ）に示すように、この発明の混載型メモリ装置１００は、いわゆる（半導体）チップの形態を有している。混載型メモリ装置１００は、この例では直方体状の形状を有している。
【００５３】
図１（Ａ）に示すように、混載型メモリ装置１００は、平面形状が矩形状である半導体基板１１を具えている。半導体基板１１には、複数の領域が設定されている。この例では、矩形状の４つの領域が区画されている。メモリセルアレイ領域（第１領域）１、このメモリセルアレイ領域１に隣接するロジック回路領域（第２領域）２、第３領域３及び第４領域４が格子状に区画されている。この区画例は、例示に過ぎず、例えば、ストライプ状に複数の領域を区画してもよい。従って、これらの領域同士、例えばメモリセルアレイ領域１とロジック回路領域２とは、例示のように互いに隣接する場合のみならず、互いに離間している場合もある。
【００５４】
ここでいう「領域」とは、半導体基板１１上に設けられる構成要素をも含む３次元的な領域を意味する。
【００５５】
メモリセルアレイ領域１にはメモリセル素子１０が設けられている。また、ロジック回路領域２にはロジック回路素子２０が設けられている。これらメモリセル素子１０とロジック回路素子２０とは、従来公知の素子分離工程により形成された素子分離構造、例えば、ＬＯＣＯＳ法により形成されたフィールド酸化膜５により、互いに素子分離されている。
【００５６】
メモリセルアレイ領域１は、ロジック回路領域２、第３領域３及び第４領域４とそれぞれ隣接している。この例では、矩形状のメモリセルアレイ領域１は、矩形の対角線方向の矩形の頂点が、矩形状のロジック回路２の頂点と接して隣接するようにレイアウトされている。また、メモリセルアレイ領域１は、その矩形の辺が、矩形状の第３領域３及び第４領域４の辺と接して隣接するようにレイアウトされている。
【００５７】
メモリセルアレイ領域１には、後述する強誘電体層及びメモリセル素子を含むメモリセルが、マトリクス状に複数配設されている。
【００５８】
メモリセル素子１０は、従来公知の構成を有する、例えば、トランジスタ等の素子を含んでいる。メモリセル素子１０は、例えば、トランジスタの構成要素として、メモリセル拡散領域１２、メモリセルゲート絶縁膜（ゲート酸化膜）１４、及びメモリセルゲート絶縁膜１４上に設けられているメモリセルゲート電極１６を有している。
【００５９】
メモリセル拡散領域１２は、例えば、従来公知の条件で、任意好適なイオンが打ち込まれているイオン拡散領域である。メモリセルゲート絶縁膜１４は、例えば、従来公知の熱酸化工程により形成されるシリコン酸化膜である。メモリセルゲート電極１６は、従来公知の例えばメタル電極である。
【００６０】
ロジック回路領域２は、メモリセルアレイ領域１、第３領域３及び第４領域４それぞれに隣接している。ロジック回路領域２には、ロジック回路素子２０が形成されている。
【００６１】
ロジック回路素子２０は、メモリセル素子１０と同様に、トランジスタ等の素子を含んでいる。ロジック回路素子２０は、メモリセルアレイに接続されて、メモリセルの動作を制御する、デコーダ回路等を含んでいる。
【００６２】
ロジック回路素子２０は、例えば、トランジスタの構成要素として、ロジック回路素子拡散領域２２、ロジック回路素子ゲート絶縁膜２４、及びロジック回路素子ゲート絶縁膜２４上に設けられているロジック回路素子ゲート電極２６を有している。
【００６３】
第３領域３及び第４領域４には、所望により、任意好適な素子又は回路を載せることができる。第３領域３及び第４領域４には、Ｉ／Ｏ回路、アナログ回路、ＲＦ回路、いわゆるマイコン等を作り込んで設けることができる。
【００６４】
この例では、これらメモリセルアレイ領域１及びロジック回路領域２は、半導体基板１１の端縁を画成する矩形の対角線に沿う方向に隣接するようレイアウトしてあるが、これに限定されない。
【００６５】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１上及びロジック回路素子２０が作り込まれているロジック回路領域２上には、第１絶縁膜３０が設けられている。すなわち、メモリセル素子１０及びロジック回路素子２０が形成されている基板１１の上側全面に、第１絶縁膜３０が設けられている。この第１絶縁膜３０は、好ましくは、例えば、オゾン（Ｏ3）を用い、ＴＥＯＳを材料としたプラズマＣＶＤ法によって成膜されたシリコン酸化膜（以下、単にＯ3−ＴＥＯＳ膜とも称する。）とするのがよい。
【００６６】
メモリセルアレイ領域１内の第１絶縁膜３０上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、従来公知の構成を有している。すなわち、強誘電体キャパシタ構造体４０は、下部電極４２、強誘電体層４４及び上部電極４６が順次に積層された構造を有している。
【００６７】
下部電極４２及び上部電極４６は、好ましくは、例えば、プラチナ（Ｐｔ）により形成するのがよい。強誘電体層４４は、例えば、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜とするのがよい。
【００６８】
第２絶縁膜５０は、この強誘電体キャパシタ構造体４０を覆うようにして、第１絶縁膜３０上の全面に設けられている。すなわち、この第２絶縁膜５０は、メモリセルアレイ領域１、ロジック回路領域２、第３領域３及び第４領域４上にわたって設けられている。第２絶縁膜５０は、好ましくは、例えば、Ｐ−ＴＥＯＳ膜とするのがよい。
【００６９】
この第２絶縁膜５０には、メモリセルコンタクトホール６２（６２ａ：第１コンタクトホール、６２ｂ：第２コンタクトホール）と、ロジック回路コンタクトホール６６とが設けられている。
【００７０】
メモリセルアレイ領域１内に設けられている、この第１コンタクトホール６２ａは、第２絶縁膜５０の表面５０ａから、強誘電体キャパシタ構造体４０に至って設けられている。
【００７１】
一方、第２コンタクトホール６２ｂは、同様に、メモリセルアレイ領域１内に設けられていて、第２絶縁膜５０の表面５０ａから、メモリセル素子１０に至って設けられている。
【００７２】
メモリセルコンタクトホール６２（第１及び第２コンタクトホール６２ａ及び６２ｂ）は、好ましくは、タングステン（Ｗ）等の導電性材料により埋め込まれて埋込みコンタクト６３とされている。これらの埋込みコンタクトを総じて、メモリセル配線構造と称する場合もある。
【００７３】
ロジック回路コンタクトホール６６は、第３コンタクトホールとも称される。この第３コンタクトホール６６は、ロジック回路領域２内に設けられている。この第３コンタクトホール６６は、第２絶縁膜５０の表面５０ａから、ロジック回路素子２０に至って開けられている。この第３コンタクトホール６６は、タングステン等の導電性材料により埋め込まれてロジック回路埋込みコンタクト６７とされている。これらのロジック回路埋込みコンタクト６７を総じて、周辺配線構造とも称する。
【００７４】
これら埋込みコンタクト６３及びロジック回路埋込みコンタクト６７が形成されている第２絶縁膜５０の表面（すなわち、上面）５０ａ上には、配線層７０として、第１及び第２配線部７２及び７４が設けられている。
【００７５】
この第１配線部７２は、第２絶縁膜５０のメモリセルアレイ領域１内にある第１部分表面領域５０ａａ上に延在させて設けられている。第１配線部７２は、メモリセル配線構造６３に、電気的に接続されている。
【００７６】
一方、第２配線部７４は、ロジック回路領域２にある第２部分表面領域５０ａｂを含みかつ第１部分表面領域５０ａａを除いた領域、すなわち、ロジック回路領域２、第３領域３及び第４領域４にある第２絶縁膜５０上に延在させて設けられている。
【００７７】
第２配線部７４は、ロジック回路埋込みコンタクト６７に電気的に接続されている。このように、これら第１及び第２配線部７２及び７４は、配線層７０として、第２絶縁膜５０上の同一平面上、すなわち、表面５０ａ上に形成されている。なお、これら第１及び第２配線部７２及び７４同士は、配線層７０内では、互いに電気的に接続されていない。
【００７８】
配線層７０は、好ましくは、例えば、アルミ（Ａｌ）、銅（Ｃｕ）といった金属配線とするのがよい。
【００７９】
第２配線部７４が設けられている、ロジック回路領域２上には、ライナー酸化膜８０が設けられている。このライナー酸化膜８０は、第２配線部７４を覆って、すなわち、ロジック回路領域２、第３領域３及び第４領域４を覆い、かつメモリセルアレイ領域１を開口する膜パターンとして設けられている。
【００８０】
このライナー酸化膜８０は、好ましくは、例えば、Ｐ−ＴＥＯＳ膜とするのがよい。
【００８１】
さらに、上述した配線層７０（第１配線部７２、第２配線部７４）及びライナー酸化膜８０が形成された第２絶縁膜５０の上側全面に、カバー膜９０が設けられている。すなわち、このカバー膜９０は、ライナー酸化膜８０が設けられているロジック回路領域２、第３領域３及び第４領域４上から、第１配線部７２が設けられているメモリセルアレイ領域１にわたって設けられている。カバー膜９０は、好ましくは、アルミナ（Ａｌ2Ｏ3）、シリコン窒化膜（ＳｉＮ）等の薄膜とするのがよい。
【００８２】
この配線層７０を第１配線層として、この第１配線層より上側に、例えば、ライナー酸化膜８０及びカバー膜９０の双方又はいずれか一方を貫通するヴィアを設け、さらに配線層７０と電気的に接続される、第２、第３の配線層を含む多層配線構造が設けられる。しかしながら、かかる構成は、この発明の要旨ではないので、図示及びその詳細な説明は省略する。
【００８３】
なお、この例では、メモリセルアレイ領域１に形成されるメモリセル素子１０に相当する、選択トランジスタのゲート電極は、配線層７０の第１配線部７２とは接続されていない。すなわち、強誘電体キャパシタ構造体４０に接続される選択トランジスタのゲート電極は、配線層７０より上側に位置する図示しない第２、第３の配線層を介して、第２配線部７４と接続されることになる。つまり、メモリセルアレイ領域１内の第１配線部７２に接続される埋込みコンタクト６３は、いずれもメモリセル拡散領域１２に接続されることとなる。このため、仮に第１配線部７２がチャージアップしてしまったとしても、メモリセルアレイ領域１内のトランジスタ（メモリセル素子１０）は、ロジック回路埋込みコンタクト６７がロジック回路素子ゲート電極２６に接続されているロジック回路領域２のトランジスタ（ロジック回路素子２０）に比較して、ゲート絶縁膜の破壊が起きにくい。
【００８４】
このような構成によれば、第１配線部７２は、酸化膜で覆われていないので、酸化膜が発生する水素及び水分が浸透するというおそれはなく、従って、強誘電体層の経時的な劣化を防止することができる。また、上述したように、メモリセルアレイ領域１内のトランジスタは、ロジック回路領域２内のトランジスタに比較して、チャージアップによるゲート絶縁膜破壊が起きにくいので、第１配線部７２とカバー膜９０との間に酸化膜を介在させなくとも問題ない。
【００８５】
〈混載型メモリ装置の製造方法〉
次に、図１及び図２を参照して、上述した混載型メモリ装置１００の製造方法例について説明する。
【００８６】
なお、この発明の製造方法の一実施例の説明では、説明図の複雑化を回避するために、１枚のウェハに同時に形成される多数の混載型メモリ装置のうち、隣接する２つの混載型メモリ装置が形成される領域のみを図示して説明する。
【００８７】
また、上述したように、この発明の混載型メモリ装置は、ライナー絶縁膜の構造に特徴を有している。従って、ライナー絶縁膜の製造工程以外の工程については、従来公知の混載型メモリ装置又は強誘電体メモリが具える構成要素の製造工程と同様にして実施することができるので、その詳細な説明は省略する。
【００８８】
図２（Ａ）は、ウェハレベルで製造途中の混載型メモリ装置の概略的な平面図であり、図２（Ｂ）は、ウェハレベルで製造途中の混載型メモリ装置を、図２（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。
【００８９】
まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１、このメモリセルアレイ領域１に隣接するロジック回路領域２、第３領域３及び第４領域４を１組として、マトリクス状に複数組を区画しておく。
【００９０】
半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。また、ロジック回路領域２にも、同様にロジック回路素子２０を作り込む。
【００９１】
具体的には、例えば、ＬＯＣＯＳ法によりフィールド酸化膜５、すなわち、素子分離構造を形成する。
【００９２】
次いで、メモリセル拡散領域１２、メモリセルゲート絶縁膜１４、及びメモリセルゲート絶縁膜１４上に設けられているメモリセルゲート電極１６を有しているトランジスタ等を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。また、ロジック回路素子領域にも同様に、かつ同時にロジック回路素子２０を作り込む。
【００９３】
次に、半導体基板１１の露出面、すなわち、メモリセル素子１０が作り込まれているメモリセルアレイ領域１上及びロジック回路素子２０が作り込まれているロジック回路領域２上である半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。
【００９４】
具体的には、例えばＯ3−ＴＥＯＳ膜の成膜は、オゾン（Ｏ3）を用い、ＴＥＯＳを材料とした従来公知のプラズマＣＶＤ法によって行うのがよい。
【００９５】
次いで、第１絶縁膜３０上であって、メモリセルアレイ領域１に、常法に従って、強誘電体キャパシタ構造体４０を形成する。
【００９６】
具体的には、既に説明したＳＢＴといった膜材料を用いて、常法に従い、下部電極４２、強誘電体層４４及び上部電極４６を、順次に成膜して積層する。
【００９７】
次いで、第２絶縁膜５０を成膜する。この第２絶縁膜５０は、メモリセルアレイ領域１、ロジック回路領域２、第３領域３及び第４領域４にわたって形成する。すなわち、第２絶縁膜５０は、強誘電体キャパシタ構造体４０を覆うように、形成する。第２絶縁膜５０は、例えば、上述したＰ−ＴＥＯＳ膜として成膜すればよい。
【００９８】
さらに、メモリセルアレイ領域１の第２絶縁膜５０の表面５０ａには、強誘電体キャパシタ構造体４０に至る、メモリセルコンタクトホール６２（第１コンタクトホール６２ａ及び第２コンタクトホール６２ｂ）を、常法に従って、形成する。同様にして、同時に、ロジック回路領域２である、第２絶縁膜５０の表面５０ａには、ロジック回路素子２０に至るロジック回路コンタクトホール６６を形成する。
【００９９】
次に、このコンタクトホール６２を、常法に従って、タングステン（Ｗ）等の導電性材料により埋め込んで埋込みコンタクト６３、すなわち、メモリセル配線構造を形成する。同様にして、ロジック回路埋込みコンタクト６７を形成する。
【０１００】
次いで、第１配線部７２を、常法に従って、第２絶縁膜５０のメモリセルアレイ領域１内にある第１部分表面領域５０ａａ上に延在させて形成する。第１配線部７２は、メモリセル配線構造６３に、電気的に接続して形成される。
【０１０１】
また、第２配線部７４を、第２絶縁膜５０上のロジック回路領域２内である第２部分表面領域５０ａｂを含み、かつ第１部分表面領域５０ａａを除いた領域、すなわち、ロジック回路領域２、第３領域３及び第４領域４である第２絶縁膜５０の領域上に延在させて形成する。
【０１０２】
第２配線部７４は、ロジック回路埋込みコンタクト６７に電気的に接続する。これら第１及び第２配線部７２及び７４は、配線層７０内では互いに電気的に接続されることはないが、第２絶縁膜５０上の同一平面上、すなわち、表面５０ａ上に、形成される。
【０１０３】
具体的には、これら第１及び第２配線部７２及び７４は、常法に従って、アルミ（Ａｌ）、銅（Ｃｕ）を材料に用い、配線層７０として、第２絶縁膜５０上の同一平面上、すなわち、表面５０ａ上に形成する。
【０１０４】
次に、ライナー酸化膜８０を形成する（図１（Ｂ）参照。）。ライナー酸化膜８０は、第２配線部７４が設けられている、ロジック回路領域２を含みかつ第１部分表面領域５０ａａを除いた領域上、すなわち、ロジック回路領域２、第３領域３及び第４領域４にある第２絶縁膜５０上に形成する。換言すれば、ライナー酸化膜８０は、メモリセルアレイ領域１のみを開口するパターンとして形成される。
【０１０５】
具体的には、ウェハ１１上に、マトリクス状に存在するメモリセルアレイ領域１領域を覆うマスクパターン８２を形成する（図２（Ｂ）参照。）。
【０１０６】
このマスクパターン８２は、例えば、任意好適な材料により成膜されるレジスト層を、従来公知のホトリソグラフィ工程及びエッチング工程によりパターニングして形成すればよい。
【０１０７】
次いで、マスクパターン８２をマスクとして、半導体ウェハ１１上全面に、ライナー酸化膜８０、すなわちＰ−ＴＥＯＳ膜を成膜する。
【０１０８】
然る後、マスクパターン８２を除去して、ロジック回路領域２、第３領域３及び第４領域４上を覆う、すなわちメモリセルアレイ領域１を開口する開口部を含むパターンを有するライナー酸化膜８０を形成すればよい。
【０１０９】
次に、例えば、従来公知のスパッタ法により、アルミナ（Ａｌ2Ｏ3）、シリコン窒化膜（ＳｉＮ）等の薄膜であるカバー膜９０を成膜する。カバー膜９０は、半導体ウェハ１１上の全面、すなわち、第１配線部７２が設けられているメモリセルアレイ領域１、ライナー酸化膜８０が設けられているロジック回路領域２、第３領域３及び第４領域４上にわたって形成する。
【０１１０】
この配線層７０を第１配線層として、この第１配線層７０より上側に、例えば、ライナー酸化膜８０及びカバー膜９０の双方又はいずれか一方を貫通するヴィアを設け、さらに配線層７０と電気的に接続される、第２、第３の配線層を多層配線構造する（図示しない。）。
【０１１１】
然る後、スクライブラインＬ１に沿って、従来公知のダイシング装置を用いてダイシングすることにより、個片化する。
【０１１２】
このようにして、いわゆる（半導体）チップの形態を有し、それぞれ同一の構造を有する複数個の混載型メモリ装置１００を１枚のウェハ１１から製造することができる。
【０１１３】
この製造方法例によれば、カバー膜９０の形成時に、第１配線部７２は、メモリセルアレイ領域１内に存在するトランジスタのゲート電極には接続されておらず、かつ第２配線部７４上には、ライナー酸化膜８０が形成されている。従って、第２配線部７４のチャージアップを効果的に防止することができる。よって、第２配線部７４に接続されるトランジスタのゲート酸化膜の破壊を防止することができる。結果として、製造工程に起因する装置が具えるトランジスタの電気的特性の劣化を、効率的に防止することができる。
（第２の実施の形態）
〈混載型メモリ装置の構成〉
図３を参照して、この発明の混載型メモリ装置の一構成例につき説明する。
【０１１４】
図３（Ａ）は、この発明の混載型メモリ装置を上面側からみた、構成要素を説明するための概略的な平面図である。図３（Ｂ）は、図３（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【０１１５】
この混載型メモリ装置１００は、第１配線部７２上に設けられているオフセット酸化膜８１を有することを特徴としている。その他の構成要素については、既に説明した第１の実施の形態と同様であるので、その詳細な説明は省略する。
【０１１６】
図３（Ａ）及び（Ｂ）に示すように、この発明の第２の実施の形態の混載型メモリ装置１００は、いわゆる（半導体）チップの形態を有している。混載型メモリ装置１００は、半導体基板１１を具えている。半導体基板１１には、複数の領域が設定されている。第１の実施の形態と同様に、メモリセルアレイ領域１、このメモリセルアレイ領域１に隣接するロジック回路領域２、第３領域３及び第４領域４が格子状に区画されている。
【０１１７】
メモリセルアレイ領域１にはメモリセル素子１０が設けられている。また、ロジック回路領域２にはロジック回路素子２０が設けられている。これらメモリセル素子１０とロジック回路素子２０とは、従来公知の素子分離工程により形成された素子分離構造、例えば、ＬＯＣＯＳ法により形成されたフィールド酸化膜５により、互いに素子分離されている。
【０１１８】
メモリセルアレイ領域１は、ロジック回路領域２、第３領域３及び第４領域４とそれぞれ隣接している。メモリセルアレイ領域１には、後述する強誘電体層及びメモリセル素子を含むメモリセルが、マトリクス状に複数配設されている。
【０１１９】
メモリセル素子１０は、従来公知の構成を有する、例えば、トランジスタ等の素子を含んでいる。メモリセル素子１０は、例えば、トランジスタの構成要素として、メモリセル拡散領域１２、メモリセルゲート絶縁膜（ゲート酸化膜）１４、及びメモリセルゲート絶縁膜１４上に設けられているメモリセルゲート電極１６を有している。
【０１２０】
ロジック回路領域２は、メモリセルアレイ領域１、第３領域３及び第４領域４それぞれに隣接している。ロジック回路領域２には、ロジック回路素子２０が形成されている。
【０１２１】
ロジック回路素子２０は、メモリセル素子１０と同様に、トランジスタ等の素子を含んでいる。ロジック回路素子２０は、メモリセル（アレイ）に接続されて、メモリセルの動作を制御する、デコーダ回路等を含んでいる。
【０１２２】
ロジック回路素子２０は、例えば、トランジスタの構成要素として、ロジック回路素子拡散領域２２、ロジック回路素子ゲート絶縁膜２４、及びロジック回路素子ゲート絶縁膜２４上に設けられているロジック回路素子ゲート電極２６を有している。
【０１２３】
第３領域３及び第４領域４には、所望により、任意好適な素子又は回路を載せることができる。第３領域３及び第４領域４には、好ましくは、Ｉ／Ｏ回路、アナログ回路、ＲＦ回路、いわゆるマイコン等を作り込んで設けることができる。
【０１２４】
メモリセル素子１０が作り込まれているメモリセルアレイ領域１上及びロジック回路素子２０が作り込まれているロジック回路領域２上には、第１絶縁膜３０が設けられている。すなわち、メモリセル素子１０及びロジック回路素子２０が形成されている基板１１の上側全面に、第１絶縁膜３０が設けられている。
【０１２５】
メモリセルアレイ領域１内の第１絶縁膜３０上には、強誘電体キャパシタ構造体４０が設けられている。強誘電体キャパシタ構造体４０は、下部電極４２、強誘電体層４４及び上部電極４６が順次に積層された構造を有している。
【０１２６】
第２絶縁膜５０は、この強誘電体キャパシタ構造体４０を覆うようにして、第１絶縁膜３０上の全面に設けられている。すなわち、この第２絶縁膜５０は、メモリセルアレイ領域１、及びロジック回路領域２、第３領域３及び第４領域４にわたって設けられている。
【０１２７】
この第２絶縁膜５０には、メモリセルコンタクトホール６２（６２ａ：第１コンタクトホール、６２ｂ：第２コンタクトホール）と、ロジック回路コンタクトホール６６とが設けられている。
【０１２８】
メモリセルアレイ領域１内に設けられている、この第１コンタクトホール６２ａは、第２絶縁膜５０の表面５０ａから、強誘電体キャパシタ構造体４０に至って設けられている。
【０１２９】
一方、第２コンタクトホール６２ｂは、同様に、メモリセルアレイ領域１内に設けられていて、第２絶縁膜５０の表面５０ａから、メモリセル素子１０に至って設けられている。
【０１３０】
コンタクトホール６２（第１及び第２コンタクトホール６２ａ及び６２ｂ）は、好ましくは、タングステン（Ｗ）等の導電性材料により埋め込まれて埋込みコンタクト６３とされている。これらの埋込みコンタクトを総じて、メモリセル配線構造と称する場合もある。
【０１３１】
ロジック回路コンタクトホール６６は、第３コンタクトホールとも称される。この第３コンタクトホール６６は、ロジック回路領域２内に設けられている。この第３コンタクトホール６６は、第２絶縁膜５０の表面５０ａから、ロジック回路素子２０に至って開けられている。この第３コンタクトホール６６は、タングステン等の導電性材料により埋め込まれてロジック回路埋込みコンタクト６７とされている。これらのロジック回路埋込みコンタクト６７を総じて、周辺配線構造とも称する。
【０１３２】
これら埋込みコンタクト６３及び６７が形成されている第２絶縁膜５０の表面（すなわち、上面）５０ａ上には、配線層７０として、第１及び第２配線部７２及び７４が設けられている。
【０１３３】
この第１配線部７２は、第２絶縁膜５０のメモリセルアレイ領域１内にある第１部分表面領域５０ａａ上に延在させて設けられている。第１配線部７２は、メモリセル配線構造６３に、電気的に接続されている。
【０１３４】
一方、第２配線部７４は、ロジック回路領域２にある第２部分表面領域５０ａｂを含みかつ第１部分表面領域５０ａａを除いた領域、すなわち、ロジック回路領域２、第３領域３及び第４領域４である第２絶縁膜５０上の領域に延在させて設けられている。
【０１３５】
第２配線部７４は、ロジック回路埋込みコンタクト６７に電気的に接続されている。このように、これら第１及び第２配線部７２及び７４は、配線層７０として、第２絶縁膜５０上の同一平面上、すなわち、表面５０ａ上に形成されている。
【０１３６】
なお、これら第１及び第２配線部７２及び７４同士は、互いに電気的に接続されていない。
【０１３７】
第１配線部７２上には、オフセット酸化膜８１が設けられている。オフセット酸化膜８１は、第１配線部７２の上面７２ａを覆いかつ側面７２ｂを露出している。このオフセット酸化膜８１は、好ましくは、例えば、Ｐ−ＴＥＯＳ膜とするのがよい。
【０１３８】
第２配線部７４が設けられている、ロジック回路領域２の第２絶縁膜５０上には、ライナー酸化膜８０が設けられている。このライナー酸化膜８０は、第２配線部７４を覆い、すなわち、ロジック回路領域２、第３領域３及び第４領域４を覆い、かつメモリセルアレイ領域１を開口する膜パターンとして設けられている。このライナー酸化膜８０は、好ましくは、例えば、Ｐ−ＴＥＯＳ膜とするのがよい。
【０１３９】
さらに、上述した配線層７０（第１配線部７２、第２配線部７４）及びライナー酸化膜８０が形成された第２絶縁膜５０の上側全面に、カバー膜９０が設けられている。すなわち、このカバー膜９０は、ライナー酸化膜８０が設けられているロジック回路領域２、第３領域３及び第４領域４、及びオフセット酸化膜８１及び第１配線部７２が設けられているメモリセルアレイ領域１の第２絶縁膜５０の上側全面にわたって設けられている。カバー膜９０は、好ましくは、アルミナ（Ａｌ2Ｏ3）、シリコン窒化膜（ＳｉＮ）等の薄膜とするのがよい。
【０１４０】
この配線層７０を第１配線層として、この配線層７０より上側に、例えば、ライナー酸化膜８０及びカバー膜９０の双方又はいずれか一方を貫通するヴィアを設け、さらに配線層７０と電気的に接続される、第２、第３の配線層を含む多層配線構造が設けられる。しかしながら、かかる構成は、この発明の要旨ではないので、図示及びその詳細な説明は省略する。
【０１４１】
なお、この例では、メモリセルアレイ領域１に形成される選択トランジスタであるメモリセル素子１０のゲート電極は、配線層７０の第１配線部７２とは接続されない。すなわち、強誘電体キャパシタ構造体４０に接続される選択トランジスタのゲート電極は、配線層７０より上側に位置する図示しない第２、第３の配線層を介して、第２配線部７４と接続されることになる。つまり、メモリセルアレイ領域１内の第１配線部７２に接続される埋込みコンタクト６３は、いずれもメモリセル拡散領域１２に接続されることとなる。
【０１４２】
この例の混載型メモリ装置１００の構成例によれば、第１の実施の形態と同様に、ロジック回路部２に設けられているトランジスタの耐圧の低下を防止することができる。加えて、第１配線部７２上に、オフセット酸化膜８１を具えているので、第１配線部７２のチャージアップをより効果的に防止することができる。従って、第１の実施の形態と比較して、メモリセルアレイ領域に存在するトランジスタの耐圧を向上させることができる。
【０１４３】
〈混載型メモリ装置の製造方法〉
次に、図４及び図５を参照して、既に説明した構成を有する第２の実施の形態の混載型メモリ装置１００の製造方法例について説明する。
【０１４４】
なお、この製造方法例は、配線層の形成工程及びこの工程に引き続いて行われる工程に特徴を有している。これらの工程以外の工程は、既に説明した第１の実施の形態と変わるところがないので、その詳細な説明は省略する。
【０１４５】
平面図については、図２（Ａ）に示した第１の実施の形態と同様であるので、説明図の複雑化を回避するために、図２（Ｂ）と同様の切り口を示す模式的な図のみを図示して説明する。
【０１４６】
図４（Ａ）、（Ｂ）及び（Ｃ）は、ウェハレベルで製造途中の混載型メモリ装置を、図２（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す製造工程の概略的な説明図である。
【０１４７】
図５（Ａ）、（Ｂ）及び（Ｃ）は、図４に続く、製造工程の概略的な説明図である。
【０１４８】
まず、半導体基板（ウェハ）１１に、メモリセルアレイ領域１、このメモリセルアレイ領域１に隣接するロジック回路領域２、第３領域３及び第４領域４を１組として、マトリクス状に複数組を区画しておく。
【０１４９】
半導体基板１１のメモリセルアレイ領域１に、従来公知のウェハプロセスにより、メモリセル素子１０を作り込む。また、ロジック回路領域２にも、同様にロジック回路素子２０を作り込む。これらは、例えば、ＬＯＣＯＳ法により形成されたフィールド酸化膜５により互いに素子分離されている。
【０１５０】
次いで、メモリセル拡散領域１２、メモリセルゲート絶縁膜１４、及びメモリセルゲート絶縁膜１４上に設けられているメモリセルゲート電極１６を有しているトランジスタ等を含むメモリセル素子１０を、メモリセルアレイ領域１に作り込む。また、ロジック回路素子領域にも同様に、かつ同時にロジック回路素子２０を作り込む。
【０１５１】
次に、半導体基板１１の露出面、すなわち、メモリセル素子１０が作り込まれているメモリセルアレイ領域１及びロジック回路素子２０が作り込まれているロジック回路領域２を含む半導体基板１１の上側全面に、第１絶縁膜３０を成膜する。
【０１５２】
次いで、第１絶縁膜３０上である、メモリセルアレイ領域１に、常法に従って、強誘電体キャパシタ構造体４０を形成する。
【０１５３】
具体的には、既に説明したＳＢＴといった膜材料を用いて、常法に従い、下部電極４２、強誘電体層４４及び上部電極４６を、順次に成膜して積層する。
【０１５４】
次いで、第２絶縁膜５０を成膜する。この第２絶縁膜５０は、メモリセルアレイ領域１、ロジック回路領域２、第３領域３及び第４領域４にわたって形成する。すなわち、第２絶縁膜５０は、第１絶縁膜３０上に、強誘電体キャパシタ構造体４０を覆うように形成する。
【０１５５】
さらに、メモリセルアレイ領域１の第２絶縁膜５０の表面５０ａには、強誘電体キャパシタ構造体４０に至る、メモリセルコンタクトホール６２（第１コンタクトホール６２ａ及び第２コンタクトホール６２ｂ）を、常法に従って、形成する。同様にして、同時に、ロジック回路領域２である、第２絶縁膜５０の表面５０ａには、ロジック回路素子２０に至るロジック回路コンタクトホール６６を形成する。
【０１５６】
次に、このコンタクトホール６２を、常法に従って、タングステン（Ｗ）等の導電性材料により埋め込んで埋込みコンタクト６３、すなわち、メモリセル配線構造を形成する。同様にして、ロジック回路埋込みコンタクト６７を形成する。
【０１５７】
次いで、配線層７０、すなわち、第１及び第２配線部７２及び７４を形成する。この例では、これら第１及び第２配線部７２及び７４は、第１配線部７２の上面７２ａに設けられるオフセット酸化膜８１、及び第２配線部７４を覆うように設けられるライナー酸化膜８０と併せて形成される。
【０１５８】
図４（Ａ）に示すように、まず、第２絶縁膜５０の上側全面、すなわち、第２絶縁膜５０のメモリセルアレイ領域１、ロジック回路領域２、第３領域３及び第４領域４上に、金属膜７０Ｘを形成する。この金属膜７０Ｘの形成工程は、アルミ（Ａｌ）、銅（Ｃｕ）、これらの合金等を材料に用い、例えば任意好適な条件でのスパッタによる蒸着工程として行えばよい。
【０１５９】
次に、従来公知のホトリソグラフィ工程により、第１レジストパターン８６を形成する。このホトリソグラフィ工程には、例えば東京応化株式会社製のレジスト材料ＴＨＭＲ−ｉＰシリーズ（商品名）を使用することができる。
【０１６０】
第１レジストパターン８６は、メモリセルアレイ領域１である金属膜７０Ｘ上を全面を覆うように形成する。
【０１６１】
また、第１レジストパターン８６は、ロジック回路領域２、第３領域３及び第４領域４に、配線パターンを形成するための任意好適なパターンの第１開口部８６ａを有するパターンとして形成する。
【０１６２】
次いで、第１レジストパターン８６をマスクとして、エッチングを行う。このエッチング工程は、従来公知のエッチング装置を用いて、好ましくは、例えば、ガス流量をＢＣｌ3：４０ｓｃｃｍ／Ｃｌ2：６０ｓｃｃｍとし、圧力を１．０Ｐａ（パスカル）とし、かつ電力を７０Ｗ（ワット）とする条件で行われるドライエッチング工程とすればよい。
【０１６３】
次に、第１レジストパターン８６を、常法に従って、アッシング工程を行って、除去する。
【０１６４】
このようにして、図４（Ｂ）に示すように、ロジック回路領域２上に延在する第２配線部７４を含む第１配線パターン７６を形成する、なお、この工程により、第２配線部７４と併せて、第３領域３と第４領域４にも図示しない配線部が形成される。これら図示しない配線部もここでいう第１配線パターン７６に含まれる。
【０１６５】
また、メモリセルアレイ領域１である第２絶縁膜５０上には、その全面を覆う前駆第１配線部７２Ｘが形成される。
【０１６６】
次いで、図４（Ｃ）に示すように、第１配線パターン７６上、ロジック回路領域２の第２絶縁膜上及びメモリセルアレイ領域１の金属膜、すなわち前駆第１配線部７２Ｘ上にわたってこれらを覆う前駆ライナー酸化膜８０Ｘを形成する。ここでいう前駆第１配線部７２Ｘとは、後述するパターニング工程を経て、第１配線部となる膜を意味している。また、前駆ライナー酸化膜８０Ｘとは、後述するパターニング工程を経て、ライナー酸化膜となる膜を意味している。
【０１６７】
次に、この前駆ライナー酸化膜８０Ｘ及び第２配線パターンをパターニングするための第２レジストパターン８８を形成する。この第２レジストレジストパターン８８は、上述した第１レジストパターン８６と同一のレジスト材料を用いることができる。
【０１６８】
具体的には、第２レジストパターン８８は、メモリセルアレイ領域１を除く前駆ライナー酸化膜８０Ｘ上全面を覆い、かつメモリセルアレイ領域１の前駆ライナー酸化膜８０Ｘ上に、配線パターンを形成するための第２開口部８８ａを有するパターンとして形成する。
【０１６９】
この第２レジストパターン８８をマスクとして用いて、エッチングを行う。
【０１７０】
ここでは、２段階のエッチング工程が行われる。まず、第１段階として、第２レジストパターン８８から露出する前駆ライナー膜８０Ｘのエッチングを行う。
【０１７１】
具体的には、従来公知のエッチング装置を用いて、好ましくは、例えば、ガス流量をＣ4Ｆ8：１５ｓｃｃｍ／Ａｒ：２００ｓｃｃｍ／Ｏ2：８ｓｃｃｍとし、圧力を４０ｍＴｏｒｒ（５．３３Ｐａ）とし、かつ電力を３００Ｗとする条件で行われるドライエッチング工程を行うのがよい。
【０１７２】
引き続き、第２段階のエッチングとして、第２レジストパターン８８をマスクとして用いて、露出した前駆第１配線部７２Ｘを、上述した第１配線パターン７６のエッチング条件と同様のエッチング条件により、第１配線部７２を含む第２配線パターン７８としてパターニングする。
【０１７３】
次に、第２レジストパターン８８を、常法に従って、アッシング工程を行って、除去する。
【０１７４】
図５（Ａ）に示すように、これら２段階のエッチング工程により、第２配線部７４、すなわち第１配線パターン７６の全面を覆うライナー膜８０と、第１配線部７２を含む第２配線パターン７８と、第１配線部７２の上面７２ａを覆い、かつ側面７２ｂを露出するオフセット酸化膜８１を形成する。
【０１７５】
以上の工程により、第１配線部７２及び第２配線部７４がパターニングされる。第１配線部７２は、第２絶縁膜５０のメモリセルアレイ領域１内にある第１部分表面領域５０ａａ上に延在している。この第１配線部７２は、メモリセル配線構造６３に、電気的に接続される。
【０１７６】
また、第２配線部７４は、第２絶縁膜５０上のロジック回路領域２内である第２部分表面領域５０ａｂを含み、かつ第１部分表面領域５０ａａを除いた領域、すなわち、ロジック回路領域２、第３領域３及び第４領域４である第２絶縁膜５０上に延在させて形成する。
【０１７７】
第２配線部７４は、ロジック回路埋込みコンタクト６７に電気的に接続される。これら第１及び第２配線部７２及び７４は、配線層７０内では、互いに電気的に接続されることはないが、配線層７０として、第２絶縁膜５０上の同一平面上、すなわち、表面５０ａ上に、同一層として形成される。
【０１７８】
然る後、図５（Ｂ）に示すように、カバー膜９０を形成する。
【０１７９】
このカバー膜９０は、オフセット酸化膜８１、第１配線部７２の側面７２ｂ、第１配線部７２から露出するメモリセル領域１の第２絶縁膜５０、及びライナー酸化膜８０を覆うように、形成する。
【０１８０】
配線層７０を第１配線層として、この第１配線層７０より上側に、例えば、ライナー酸化膜８０又はオフセット酸化膜８１及びカバー膜９０を貫通するヴィアを設け、さらに配線層７０と電気的に接続される、第２、第３の配線層を多層配線構造として形成する（図示しない。）。
【０１８１】
然る後、図５（Ｃ）に示すように、以上のウェハプロセスの終了後、スクライブラインＬ１に沿って、従来公知のダイシング装置を用いてダイシングすることにより、複数の混載型メモリ装置１００として個片化する。
【０１８２】
このようにして、同一の構造を有する複数の混載型メモリ装置１００を１枚のウェハ１１から製造することができる。
【０１８３】
（酸化膜の形成範囲とトランジスタの耐圧特性）
図６を参照して、酸化膜の形成範囲とトランジスタの耐圧特性との関係につき説明する。
【０１８４】
図６は、トランジスタの耐圧特性を説明するためのグラフである。横軸は印加電圧（Ｖ：ボルト）であり、縦軸は電流（μＡ：マイクロアンペア）である。
【０１８５】
グラフ（１）は、トランジスタのゲート電極に接続されている配線層上に、この発明でいうオフセット酸化膜及びライナー酸化膜のいずれも形成しない構成の電気的特性を示すグラフである。すなわち、配線層上にオフセット酸化膜及びライナー酸化膜が設けられていない場合には、印加電圧６Ｖ程度の耐圧が得られる。
【０１８６】
グラフ（２）は、トランジスタのゲート電極に接続されている配線層上に、この発明でいうオフセット酸化膜を設けた構成の電気的特性を示すグラフである。すなわち、配線層上にオフセット酸化膜を設けた場合には、印加電圧９Ｖ程度の耐圧が得られる。
【０１８７】
グラフ（３）は、トランジスタのゲート電極に接続されている配線層上に、この発明でいうライナー酸化膜を設けた構成の電気的特性を示すグラフである。すなわち、配線層上にライナー酸化膜を設けた場合には、印加電圧１５Ｖ程度の耐圧が得られる。
【０１８８】
以上より、オフセット酸化膜及びライナー酸化膜が設けられていない場合よりもオフセット酸化膜が設けられている場合の方がトランジスタの耐圧が高く、また、オフセット酸化膜が設けられている場合よりもライナー酸化膜が設けられている場合の方がトランジスタの耐圧が高いことがわかる。この例では、配線層がトランジスタのゲート電極に接続されている構成について説明したが、配線層がトランジスタのソース又はドレイン、すなわち拡散層に接続される構成の場合にもトランジスタの耐圧については同様の傾向を示すものと考えられる。
【０１８９】
このため、ロジック回路領域においては、配線が直接的にトランジスタのゲート電極に接続されることから、トランジスタにチャージアップによるダメージが発生し易いが、ロジック回路領域では酸化膜が発生する水素、水分拡散よる強誘電体層への悪影響を考慮する必要がない。そこで、ロジック回路領域には、トランジスタの耐圧向上の観点から、最も優れているライナー酸化膜を用いた。
【０１９０】
また、メモリセルアレイ領域においては、配線が直接的にトランジスタのゲート電極に接続されないことから、トランジスタにチャージアップによるダメージが発生しにくいが、メモリセルアレイ領域では酸化膜が発生する水素、水分拡散よる強誘電体層への悪影響を考慮する必要がある。そこで、メモリセルアレイ領域には、トランジスタの耐圧向上の観点から、ライナー酸化膜を設ける構成には若干劣るものの、酸化膜を設けない構成と比較して、よりトランジスタの耐圧向上を図ることができ、かつ酸化膜が発生する水素、水分拡散に起因する強誘電体層への悪影響を防止することができるオフセット酸化膜を用いた。
【図面の簡単な説明】
【０１９１】
【図１】（Ａ）図は、この発明の第１の実施の形態の混載型メモリ装置の構成例を上面側からみた、構成要素を説明するための概略的な平面図である。（Ｂ）図は、（Ａ）図のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【図２】（Ａ）図は、ウェハレベルで製造途中の混載型メモリ装置の概略的な平面図であり、（Ｂ）図は、ウェハレベルで製造途中の混載型メモリ装置を、（Ａ）図のＡ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な図である。
【図３】（Ａ）図は、この発明の第２の実施の形態の混載型メモリ装置の構成例を上面側からみた、構成要素を説明するための概略的な平面図である。（Ｂ）図は、（Ａ）図のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
【図４】（Ａ）、（Ｂ）及び（Ｃ）図は、ウェハレベルで製造途中の混載型メモリ装置を、図２（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す概略的な製造工程の説明図である。
【図５】（Ａ）、（Ｂ）及び（Ｃ）図は、図４に続く、概略的な製造工程の説明図である。
【図６】トランジスタの耐圧特性を説明するためのグラフである。
【図７】（Ａ）図は、従来の強誘電体メモリを上面からみた平面的な従来技術の説明図である。（Ｂ）図は、（Ａ）図のＢ−Ｂ’一点鎖線に沿って切断した切断面の切り口を示す、従来技術の説明図である。
【符号の説明】
【０１９２】
１００：混載型メモリ装置（強誘電体メモリ）
１、１０１：メモリセルアレイ領域（第１領域）
２、１０２：ロジック回路領域（第２領域）
３：第３領域
４：第４領域
５、１０３：フィールド酸化膜
１０、１１０：メモリセル素子
１１、１１１：半導体基板
１２、１１２：メモリセル拡散領域
１４、１１４：メモリセルゲート絶縁膜
１６、１１６：メモリセルゲート電極
２０、１２０：ロジック回路素子
２２、１２２：ロジック回路素子拡散領域
２４、１２４：ロジック回路素子ゲート絶縁膜
２６、１２６：ロジック回路素子ゲート電極
３０、１３０：第１絶縁膜
４０、１４０：強誘電体キャパシタ構造体
４２、１４２：下部電極
４４、１４４：強誘電体層
４６、１４６：上部電極
５０、１５０：第２絶縁膜
５０ａ、１５０ａ：表面
５０ａａ：（第２絶縁膜の）第１部分表面領域
５０ａｂ：（第２絶縁膜の）第２部分表面領域
６２、１６２：メモリセルコンタクトホール
６２ａ：第１コンタクトホール
６２ｂ：第２コンタクトホール
６３、１６３：埋込みコンタクト（メモリセル配線構造）
６６、１６６：ロジック回路コンタクトホール
６７、１６７：ロジック回路埋込みコンタクト
７０、１７０：配線層
７０Ｘ：金属膜
７２、１７２：第１配線部
７２Ｘ：前駆第１配線部
７２ａ：上面
７２ｂ：側面
７４、１７４：第２配線部
７６：第１配線パターン
７８：第２配線パターン
８０、１８０：ライナー酸化膜
８０Ｘ：前駆ライナー酸化膜
８１：オフセット酸化膜
８２：マスクパターン
８６：第１レジストパターン
８６ａ：第１開口部
８８：第２レジストパターン
８８ａ：第２開口部
９０、１９０：カバー膜
【図１】
2006121026.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006121026.tif 000008
【図７】
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