(57)【要約】【課題】  本発明の課題は、メモリ素子と選択トランジスタとを用いたメモリセルで構成される相変化メモリにおいて、動作電力を低減し、書換え可能回数を十分に確保することである。【解決手段】  本発明の骨子は、プラグ状の第１の電極とメモリ材料層を挟んで対向する、広がりを持った第２の電極を有し、前記メモリ材料層が、上記プラグ状電極に対向する部分の近傍に凸部又は凹部を有することである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
プラグ状なる第１の電極と、熱による原子配列の変化で記録を行うメモリ材料層と、このメモリ材料層を挟んで対向し当該第１の電極の対向面より広がりを持った第２の電極とを少なくとも有するメモリセル部を有し、前記第２の電極における前記第１の電極と対向する部分の近傍の面に、凸部及び凹部の少なくとも一者を有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリ材料層とこれと接する材料層との間の相互拡散を阻止する層を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の電極における凹部又は凸部の形状は、溝状、堤防状、ピット状、ふくらみ状の群より選ばれた少なくとも一者を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の電極における凹部又は凸部を最大深さ或いは最大高さの半分でウェハの面に平行な面で切った時の半値幅の小さい方が、上記プラグ状電極のメモリ材料層と接する部分の幅より広いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
上記の凹部又は凸部を最大深さ或いは最大高さの半分でウェハの面に平行な面で切った時の半値幅の最小値が、上記プラグ状電極がメモリ材料層と接する部分の最大幅の１．５倍以上３倍以下の範囲にあることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
上記の凹部又は凸部の傾斜部では、上記の広がりを持った第２の電極の膜厚が、前記凹部又は凸部の上面または下面平面部の膜厚と比較して薄いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
上記の凹部又は凸部の傾斜部では上記の広がりを持った電極の膜厚が、平面部の膜厚の２０％以上８０％以下の範囲にあることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
上記の凹部の最深部におけるメモリ材料層の上面がそれ以外の部分のメモリ材料層の平均的な面の下面より高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
上記の凸部の最高部におけるメモリ材料層の下面がそれ以外の部分のメモリ材料層の平均的な面の上面より高いことを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記プラグ状電極は、前記メモリ材料層より、当該メモリ材料層を有して構成するメモリセル部に接続されるトランジスタに近い側に存在する構成を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
前記プラグ状電極は、前記メモリ材料層より、当該メモリ材料層を有して構成するメモリセル部に接続されるトランジスタから遠い側に存在する構成を有ることを特徴とする請求項１記載の半導体記憶装置。
【請求項１２】
所望の基板に、複数のプラグ状の第１の電極を少なくとも形成する工程、
少なくとも前記第１の電極上を覆って絶縁物層を形成する工程、
前記第１の電極上を覆う絶縁物層における、前記プラグ状の互いに隣接する第１の電極間を、当該プラグ状電極を凹凸の高さに近い量だけエッチバックした後、ドライエッチング又は周囲の絶縁物層を選択的にエッチングするウェットエッチにより凹部を形成する工程、
前記プラグ状の第１の電極及び前記凹部とを覆ってメモリ材料層及び第２の電極層を形成する工程、とを有し、前記第２の電極に前記プラグ状電極に対向する部分の近傍に凹部を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１３】
所望の基板に、複数のプラグ状の第１の電極を少なくとも形成する工程、
前記プラグ状の第１の電極の周囲に、前記第１の電極の高さより厚い窒化物層を形成する工程、
前記窒化物層を含めてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化する工程、
フッ酸によるウェットエッチにより周囲の酸化絶縁物層を１段低くする工程、を有し、前記第２の電極に前記プラグ状電極に対向する部分の近傍に凹部を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発メモリに関し、特に相変化材料を用いた半導体記録装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、相変化膜を用いた不揮発性メモリが知られており、例えば米国特許第５、８８３、８２７号明細書（特許文献１）に詳述されている。これは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれる相変化メモリである。非晶質（アモルファス）化する際に、ジュール熱で６００℃を越える温度にして一旦記録層を融解させるために書き込み電流が大きくなりやすいが、結晶状態に応じて抵抗値が２桁から３桁も変化する。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。
【０００３】
上記特許文献１の相変化メモリの構成によれば、当該相変化メモリは、メモリアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子Ｒと選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。
【０００４】
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。
【０００５】
一方、特表２００１−５０２８４８号公報（特許文献２）では、電気的メモリ素子に用いるメモリ材料として、遷移金属元素を含むものが述べられている。遷移金属元素は従来の定義では２ｂ族を含まないとすることが多いが、この明細書では２ｂ族までを遷移金属元素としている。実施例には、Ｇｅ−Ｓｂ−Ｔｅ系材料に１０原子％以下のＴｉなどを含むものが述べられている。
【０００６】
【特許文献１】米国特許第５、８８３、８２７号明細書
【特許文献２】特表２００１−５０２８４８号公報
【非特許文献１】アイ・トリプル・イー  インターナショナル  エレクトロン  デバイス  ミーティング（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ、  ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ）、２００１年、ｐ．８０３−８０６
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１に代表される相変化メモリ素子の基本構造は、メモリ材料層を挟んで第１及び第２の電極を有する。そして、通例、一方の電極の面積が他方の電極の面積に対して相対的に広く構成される。この為、電流はメモリ材料層の面内に広がって流れメモリ材料層における非晶質領域が、この面内方向に広がりやすい性質を持っている。相変化メモリ素子では、メモリ内蔵トランジスタの能力を超えないようにする為と、又、発熱量を減らすためと書換え可能回数を改善する為に、リセット（非晶質化）電流の低減が重要な課題である。現在の素子形状では、リセット時の融解範囲が横に広がりやすく、大きな電流が流れる。又、相対的に狭い面積の電極はプラグ状で形成される為、このプラグ上端の外縁部に電流が集中する傾向を持つ。この為、メモリ材料層に、多数回書換えによる元素の偏析が起きやすい。
【０００８】
メモリ材料層を小面積に分割すれば上記のような問題は起きにくくなるが、メモリ材料層は剥離しやすくなる。
【０００９】
従って、本発明の目的は、メモリ領域（結晶−非晶質間相変化をメモリ原理とする場合は非晶質領域）が小さく、駆動電圧・電力を低減でき、高速セット（結晶化）が容易であり、低消費電力、且つ書き換え可能回数の向上が期待できる相変化メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記目的は、プラグ状の一方の第１の電極とメモリ材料層を挟んで対向する、広がりを持った他方の第２の電極の、上記プラグ状電極に対向する部分の近傍に凸部又は凹部を有するメモリセルとすることによって達成される。尚、前記プラグ状の形状は、円形、角柱形、円筒形、角筒形の群から選ばれた形状が実用的である。
【００１１】
尚、本願明細書において、「相変化」とは、広い意味での相変化であって、抵抗変化が検出される何らかの原子配置変化をも含むものを意味する。
【００１２】
又、通例、メモリ材料層とこれと接する材料層との間の相互拡散を阻止する層が挿入される。
【００１３】
又、実用的観点で、第２の電極における凹部又は凸部を最大深さ或いは最大高さの半分でウェハの面に平行な面で切った時の半値幅の小さい方が、上記プラグ状電極のメモリ材料層と接する部分の幅より広いことが好ましい。
【００１４】
又、上記の凹部又は凸部を最大深さ或いは最大高さの半分でウェハの面に平行な面で切った時の半値幅の最小値が、上記プラグ状電極がメモリ材料層と接する部分の最大幅の１．５倍以上３倍以下の範囲にあることが好ましい。
【発明の効果】
【００１５】
本発明の半導体記憶装置は、駆動電圧の低減、及び高速セット（結晶化）が容易になる。この効果は、当該装置の相変化メモリ素子ではメモリ材料層における非晶質領域が小さくなる為に得ることが出来る。本発明の別な観点によれば、本発明の半導体記憶装置は、低消費電力を実現し、且つ書き換え可能回数が向上する。
すなわち、効果をさらに詳しく述べると、  
熱拡散が減少し、
1.  高集積化しても隣接素子への影響を避けられる。
（光ディスクでは溝の段差がトラックピッチ縮小に実際に寄与）  
2.  相変化領域の幅を狭め書き換えエネルギー（電圧、電流）を低減できる。
【００１６】
プラグ電極上端 外縁付近の電流集中が少なくなり  （（ｂ）タイプ）
1.  相変化記録層の偏析を防止できる
2.  プラグ電極の微小化による形状バラつきの影響を受けにくい
セット（結晶）状態の結晶粒の向きのバラつきが減少し、
メモリ特性のバラつきを低減できる。
【００１７】
横方向連続膜、かつ高温部の熱膨張力が斜め上下に逃げるので書換え剥離を防止。
【発明を実施するための最良の形態】
【００１８】
本発明の主要部であるメモリセルの構造を説明する。図１はメモリセルの代表的な例の主要部分の断面図、図２はそのメモリセルビット部分の拡大断面図である。半導体記憶装置においては、通例、こうしたメモリセル部は半導体集積回路基板の上部に形成される。即ち、所望の半導体素子領域などが準備された半導体基板上に、例えば図１に示されたようなメモリセル部が搭載される。図１及び図２では、こうしたメモリセル部以下の基板の領域は図示されていない。半導体基板側の構成は通例の半導体記憶装置と同等である。こうした、半導体基板をも含めた半導体記憶装置全体の構成例は、具体的な実施例にて例示される。
【００１９】
＜メモリセル＞
図１に即して、メモリセルの構成を説明する。所望の基板（前述のように、基板の図示は省略されている）上に、当該メモリセルに用いる相変化材料層のはがれ防止膜８０が形成される。このはがれ防止膜８０の所望個所に開口部を形成する。そして、この開口部に、メタル金属（プラグ状電極）８５を形成する。尚、このメタル電極はプラグ状をしており、プラグ状電極とも別称する。この例のように、通例メタル金属８５の周囲はバリアメタル層８６で覆われている。バリアメタル層は、この層を挟む両層相互での不純物の相互拡散を阻止する。プラグ状電極の側面、より具体的には、前記バリアメタル層８６を囲んで絶縁層８１が形成される。プラグ状電極の上面は絶縁物層が無いが、別途はがれ防止層をプラグ以外の部分にも形成すればさらに好ましい。このプラグ状電極８５の上面に、相変化型メモリ材料の領域８２が配置される。そして、この上部にメモリセルの第１の電極膜８３が形成される。
【００２０】
更に、メモリセルの第１の電極膜８３上には層間絶縁膜８４が形成され、装置の要請に応じて、更に上部の半導体記憶装置の必要部分が搭載される。図ではこうしたその他の部分は図示されていない。尚、図１の、左側のメモリビット部は相変化型メモリ材料の領域８２に非晶質化した領域８７が存在する状態、右側のメモリビットはこうした領域が発生していない状態を示している。後述する図４においても同様である。
【００２１】
図２はメモリセルビット部分の拡大断面図であり、各部は図１と同様である。図２では、本願発明に係わる各部の寸法が表示されている。Ｌ１はプラグ状電極の相変化材料層と接する幅、Ｌ２は非晶質化した場合の相変化記録材料の幅、及びＬ３は凸部領域の幅である。尚、ここで、Ｌ１は前記バリアメタル層８６も含めてプラグ状電極の相変化材料層と接する幅を考慮している。
【００２２】
前述した通り、本願発明は、プラグ状の第１の電極（プラグ状電極）と、メモリ材料層を挟んで対向し且つ前記第１の電極との対向面の面積より広い面積を有する第２の電極が配置される。そして、前記第２の電極の前記プラグ状の第１の電極に対向する部分の近傍に凸部又は凹部を有することを特徴とする。図１の例は凸部の例、図４は凹部の例である。前記プラグ状の第１の電極の具体的形状を例示すれば、円形、角柱形、円筒形、及び角筒形の群より選ばれたいずれかの形状が実用的に好ましい。尚、前記円筒形、角筒形などの場合、その一部が絶縁物が挿入されているのが通例である。
【００２３】
本発明のメモリビット部分の製造方法の骨子は次の通りである。その詳細は実施例において説明される。準備された所望の基板上に絶縁層を形成する。この絶縁層に穴を開け、プラグ状の第１の電極を形成する。まずＴｉＮなどによるバリアメタル膜を製膜する。次に上記の穴の内部も含めてＷ層を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌｉｓｈｉｎｇ）によって、その上面の平坦化を行う。これによってＷプラグが形成される。ここまでは従来の工程であり、異なる工程でＷプラグを形成しても良い。次に形成すべき凹凸の高さに近い量だけプラグ状の第１の電極をエッチバックする。この後、少なくとも前記プラグ状の第１の電極の周縁部に段差部が出来るように、前記絶縁物層に広い凹部を形成する。この凹部の形成には、ドライエッチング又は周囲の絶縁物層を選択的にエッチングするウェットエッチングを用いるのが好ましい。この場合、前記プラグ状の第１の電極の周縁部に若干の絶縁物層を残し、第１の電極とこの上部に形成されるメモリ材料層との絶縁膜とする。
【００２４】
こうして準備した基板上に、メモリ材料層と上部電極を形成する。このようにすると、メモリ材料層と上部電極の両方の膜厚が凹凸部の傾斜部３で薄くなった。
【００２５】
前記メモリ材料層は、カルコゲナイド相変化材料が代表的な材料である。カルコゲナイド相変化材料層の代わりに、酸化物、窒化物、あるいはカルコゲナイドの一部を酸化物、窒化物の少なくとも１つに変えた材料を用いてもよい。以下に述べる「カルコゲナイド材料層」についても同様な置き換えが可能である。尚、このような置き換えを行うと一般的には結晶化の速度が低下する傾向が表れるので、用途を十分考慮する必要がある。前記カルコゲナイド相変化材料、及び酸化物、窒化物、あるいはカルコゲナイドの一部を酸化物、窒化物の少なくとも１つに変えた材料を例示すれば、酸化タングステン、酸化モリブデンなどの酸化物、窒化ゲルマニウム、窒化アルミニウムなどの窒化物、これらに金属元素を添加したもの。カルコゲナイドであるゲルマニウム−アンチモン−テルルに数原子％の酸素または窒素、あるいは酸素と窒素の両方を添加した材料などをあげることが出来る。
【００２６】
上記の凹部又は凸部の半値幅の小さい方（図２の例ではＬ３）が、上記プラグ状電極のメモリ材料層と接する部分の幅（図２の例ではＬ１）の１．５倍以上３倍以下の範囲にあるようにする。尚、図１の例では、第１の電極に対応する凸部の半値幅が、この凸部に挟まれた凹部の半値幅より小さい。又、後述する図４の例では、逆に、第１の電極に対応する凹部の半値幅が、この凹部に挟まれた凸部の半値幅より小さい。
【００２７】
既に述べたように、上記の基本構造の相変化メモリは一方の電極が相対的に広い平面であるため電流はプラグ状電極の真上よりも広がって流れる。このためプラグ上端の輪郭部分で特に電流密度が高くなる。このため非晶質領域が面内方向に広がりやすい性質を持っているが、プラグ状電極のメモリ材料層と接する部分の幅を上記の範囲に設定すると、電流密度の特に高い部分の外側でそれより外側への熱の広がりを防ぐ断熱効果が得られるので、効率的な加熱が行え、かつ、上部電極が平坦である場合に比べて非晶質領域の幅（図２の例ではＬ２）を１／１．５以下にすることができ、実用レベルの２．５ボルトの駆動電圧となった。凹凸の高さの半分付近が図１や図４に示した凹凸の断面の境界線の変曲点であったりして、第２の電極の厚さが最も薄い部分で、本発明の断熱効果が出る部分であり、半値幅によって本発明の実施の形態を考慮することが有用である。
【００２８】
プラグ電極上端 外縁付近の電流集中が少なくなる（（ｂ）タイプ）ことの別の効果は、
1.  相変化記録層の偏析を防止できる
2.  プラグ電極の微小化による形状バラつきの影響を受けにくい
セット（結晶）状態の結晶粒の向きのバラつきが減少し、
メモリ特性のバラつきを低減できる、である。
【００２９】
さらに、横方向連続膜、かつ高温部の熱膨張力が斜め上下に逃げるので書換え剥離を防止することができる。
【００３０】
尚、図２の例以外の形態は、後述の具体例にて説明される。
【００３１】
上記の凹部又は凸部の傾斜部１では上記の広がりを持った電極の膜厚が薄くなる。上記の凹部又は凸部の傾斜部１では、上記の広がりを持った電極の膜厚が平面部の膜厚の２０％以上８０％以下の範囲にあると、これに伴う電流減少があり、結果として、特に低電力化効果が顕著で、２．２ボルトで駆動可能であった。上記の凹部の上面がそれ以外の部分の下面より高いのが好ましい。これにより駆動電圧はさらに下がり、１．８ボルトとなった。
【００３２】
こうした形態は、上面と下面の位置ずれ、すなわち凹凸の高さがある程度以上大きく、第２の電極の膜厚が傾斜部で薄くなる効果が出やすい範囲である。この形態で駆動電圧が下がるのは、断熱効果のため加熱に必要な電流が小さくてすみ、そのため電圧も低くてよくなるためである。
【００３３】
カルコゲナイド材料層の形成時には、上部電極形成時より高いアルゴンガス圧を用いると、アルゴンイオンによる散乱で傾斜部の側面にも膜が付きやすい。このため、カルコゲナイド材料層には傾斜部の膜厚変化がほとんど無く、上部電極層にだけ膜厚変化が有る状態が実現した。この場合でも、非晶質領域を制限する効果はあまり変わらなかった。逆にカルコゲナイド層にだけ傾斜部の膜厚が薄くなる変化が有るようにアルゴンガス圧を調節すると、効果が小さくなった。このことから、プラグ状電極に対向する電極層の膜厚変化が熱拡散に大きく効いていることがわかる。
【００３４】
尚、プラグ状電極はメモリ材料層よりトランジスタ側に有っても良いし、トランジスタから遠い側に有っても良い。即ち、言い換えれば、これまで説明してきたように、トランジスタなどの半導体素子部などを形成して準備した半導体基板の上部にメモリセル部を形成しても良いし、又、所望の半導体基板上にメモリセル部を形成し、このメモリセル部の上部に当該メモリセル部に電子的に接続されるトランジスタなどの半導体素子を搭載する形態をも取り得る。
【００３５】
次に、本発明の他の形態のメモリセル領域を例示する。図４はこうした例のメモリセルの拡大断面図である。図１の例とカルコゲナイド層の凹凸が逆になっている例である。所望の基板（前述のように図示は省略されている）上に形成された、当該メモリセルに用いる相変化材料のはがれ防止膜８０の所望開口部に、メタル金属（プラグ状電極）８５が形成される。メタル金属８５に例示される凸部上面に、相変化記録材料層８２及びメモリセルの第１の電極膜８３が形成される。この場合、メタル金属８５の周囲はバリアメタル８６で覆われ、且つ絶縁層８１が形成されている。そして、この上部に、更に、メモリセルの第１の電極膜８３上には層間絶縁膜８４が形成され、装置の要請に応じて、更に上部の半導体記憶装置の必要部分が搭載される。図ではこうした部分は図示されていない。図５はメモリセルビットの拡大断面図であり、各部は図４と同様である。尚、図の左側のメモリビットでは、相変化記録材料の非晶質化領域９０が形成された例が示されている。図の右側のメモリビットは非晶質化領域が形成されない状態を示している。
【００３６】
本例は、前述の通り図１と凹凸が逆の構造であるが、この場合も類似の効果が得られた。但し、熱広がりを制限する効果は、図１の構造の方が優れている。この構造はプラグ状電極の周囲に厚い窒化物層を形成しておき、ＣＭＰで平坦化の後、フッ酸によるウェットエッチにより周囲の酸化物絶縁物層を１段低くする方法により形成した。効果が十分得られるために上記の凸部の下面がそれ以外の部分の上面より高いのが好ましい。本例では、相変化材料層８２と上部電極薄膜８３の両方の膜厚が、絶縁層８１の側壁の傾斜部で薄くなった。
【００３７】
上記の凹部又は凸部の半値幅の小さい方が、上記プラグ状電極のメモリ材料層と接する部分の幅より広く、プラグ周辺は平坦であると、相変化膜の融解、固化時に局所的な応力が発生したり、融解部分が側壁に達することが無く、両者の幅がほぼ同じ場合に比べて書換え可能回数が１桁多くなり、又、駆動電圧が凹凸により低くなる効果が得られた。
【００３８】
図４のメモリセルビットの拡大図を図５に示す。この図では、層間膜８１が除去されて形成された凹部の幅Ｌ６が、バリヤ金属８６及び例えばタングステン８５からなるプラグ状電極の、相変化材料層８２と接する部分の幅Ｌ１の１．５倍以上３倍以下の範囲にあるようにした。本実施例では、上部電極が平坦である場合に比べて非晶質領域９０の幅Ｌ５を１／１．５以下にすることができ、実用レベルの２．５ボルトの駆動電圧となった。又、非晶質領域が狭くなることにより、結晶化によるセット時間も３００ｎｓから１００ｎｓに短縮できた。
【００３９】
上記の絶縁層８１の傾斜部では上記の広がりを持った電極の膜厚が薄くなる。この傾斜部では上記の広がりを持った電極の膜厚が平面部の膜厚の２０％以上８０％以下の範囲にあると、特に低電力化効果が顕著で、２．２ボルトで駆動可能であった。
【００４０】
上記の凹部又は凸部は、溝状、堤防状、ピット状、ふくらみ状のいずれかであればよい。前記溝２０、堤防２１、ピット２３、ふくらみと２２は、図６より図８に模式的に図示したような形状である。溝や堤防は直線的でなく左右に揺らいでいるが、直線的ななっていても良いことはいうまでもない。図７、図８ではピットやふくらみは円形、楕円形のものが混在しているが、円形のみ、或いは楕円形のみであっても良いこともいうまでもない。勿論、これらの図に示した形状は模式的なものであり、実際の微細な形状は更に複雑な形状を有することも多い。これら溝、堤防、ピット、ふくらみなどのいずれかの中央付近にプラグ状の電極が形成される。溝状や堤防状の場合は凹凸が無い方向には凹凸の効果が小さいが、ピット状やふくらみ状と類似の効果を得ることができる。
【００４１】
上記の凹部又は凸部の傾斜部では上記の広がりを持った電極の膜厚が薄いため、又、その部分で結晶粒の配列が乱れる傾向が有るため、膜面内の熱拡散量が下がり、断熱により昇温を容易にする効果や融解領域の広がり過ぎを防ぐ効果が有る。
【００４２】
上記の凹部の最深部におけるメモリ材料層の上面がそれ以外の部分のメモリ材料層の平均的な面の下面より高いのが好ましい。これにより、メモリ材料層の膜厚がいかなる値であっても、常に凹凸による効果を得ることができる。この場合駆動電圧はさらに下がり、１．８ボルトとなった。下部のコンタクト（プラグ）の上部の発熱材は、ＴｉＡｌＮの代わりにＺｎ−Ｔｅ系などの材料を用いると、この部分のジュール発熱によって記録層下部を補助加熱することができ、Ｗコンタクトの場合に比べてリセット電流の約３０％の低減と良好な多数回書き換え特性が得られた。
【００４３】
凸部の場合は、上記の凸部の最高部におけるメモリ材料層の下面がそれ以外の部分のメモリ材料層の平均的な面の上面より高いことによって効果が得られる。
【００４４】
本発明の凹凸は、メモリ材料層が結晶―非晶質間相変化を記録原理するもの以外であっても、断熱による電流低減等の共通の効果を期待できる。
【００４５】
プラグ状電極はメモリ材料層よりトランジスタ側に有るようにすると、トランジスタの上方にプラズマ形成ＳｉＯ２層を形成し、そこに公知のプロセスでプラグを形成し、ＣＭＰプロセスによりプラグとその周囲近傍部分をほぼ同一平面にすることが容易にでき、凹凸の効果が効率的に得られる。
【００４６】
プラグ状電極はメモリ材料層よりトランジスタから遠い側に有っても良いが、プラグ状電極がメモリ材料層よりトランジスタ側に有る場合に比べ、リセット（非晶質化）時の電流が約３０％高くなった。
【００４７】
＜メモリアレイ＞
次に、本発明を適用するメモリアレイの構造例を説明する。図９は、メモリアレイの代表的な例の等価回路図である。この構成は、ＮＯＲ型として知られるものである。この構成は、読出しが高速に行えることから、システムプログラムの格納に適している。単体メモリチップ、或いはマイコンなどの論理ＬＳＩ混載用として用いられる。
【００４８】
図９は、ＷＬ１よりＷＬ４のワード線４本、ＢＬ１よりＢＬ４のビット線４本の、メモリアレイの一部を示す。ここでは図が煩雑になるのを防ぐため、アレイの一部のみを示した。図６において、太い黒線で区切った領域が、メモリアレーで図示する一部領域を示す。ＭＣ１１よりＭＣ１４は、ＷＬ１に接続された４つのメモリセルを示す。同様に、ＭＣ２１よりＭＣ２４、ＭＣ３１よりＭＣ３４、ＭＣ４１よりＭＣ４４は、夫々、ＷＬ２からＷＬ４に接続されたメモリセルを示す。ＢＬ１は、ＭＣ１１よりＭＣ４１のメモリセルが接続されたビット線である。同様に、ＭＣ１２よりＭＣ４２、ＭＣ１３よりＭＣ４３、ＭＣ１４よりＭＣ４４のメモリセルは、夫々、ビット線ＢＬ２、ＢＬ３及びＢＬ４に接続される。各メモリセルは、１個のＭＯＳトランジスタと、それに直列に接続されたメモリ材料層から成る。夫々のワード線は、各メモリセルを構成するＭＯＳトランジスタのゲート電極に接続されている。夫々のビット線は、各メモリセルを構成する、本発明の係わる前記メモリ材料層に接続されている。
【００４９】
ワード線ＷＬ１よりＷＬ４を駆動するのは、夫々、ワードドライバーＷＤ１よりＷＤ４である。どのワードドライバーを選択するかは、ＸアドレスデコーダＸＤＥＣからの信号で決まる。ＶＰＬは各ワードドライバーへの電源供給線で、電源電圧はＶｄｄである。ＶＧＬは各ワードドライバーの電位引抜き線で、ここでは接地電位に固定されている。トランジスタＱＤ１はビット線ＢＬ１をプリチャージする選択トランジスタである。同様に、トランジスタＱＤ２よりＱＤ４は、夫々、ビット線ＢＬ２よりＢＬ４をプリチャージする選択トランジスタである。各選択トランジスタは、アドレス入力にしたがって、ビットデコーダＹＤＥＣ１又はＹＤＥＣ２を介して選択される。この例では、ビットデコーダＹＤＥＣ１とＹＤＥＣ２はビット線２本おきに、選択するビット線を交互に受け持つ。読み出しによる出力は、センスアンプＳＡで検出される。図１０に、図９のアレイ構成に対応するレイアウトを示す。図９に示された回路的諸要素は同じ符号が付されている。図１０においても、太い黒線で区切った領域が、図９で図示するメモリアレーで図示する一部領域に対応する領域である。同図で、ＦＬは活性領域、Ｍ１は第一の金属層、Ｍ２は第二の金属層、ＦＧはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層、ＦＣＴは、ＦＬ上面とＭ１下面とを結ぶコンタクトホール、Ｒは記憶素子とその上部電極層との積層膜、ＳＣＴはＭ１上面とＲの下面とを結ぶコンタクトホール、ＴＣＴはＭ１上面とＭ２下面とを結ぶコンタクトホール、である。記憶素子Ｒは、同一ビット線に接続されるメモリセルの間で、コンタクトホールＴＣＴを介して第二の金属層Ｍ２に引き上げられる。この第二の金属層Ｍ２が夫々のビット線として用いられる。ワード線ＷＬ１ないしＷＬ４は符号ＦＧで形成してある。ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いる。メモリセルＭＣ１１を構成する１個のＭＯＳトランジスタが、ＱＭ１である。メモリセルＭＣ２１を構成するトランジスタＱＭ２は、トランジスタＱＭ１とソース領域を共有している。図に示すとおり、他のセルを構成するＭＯＳトランジスタも、これに倣う。ビット線ＢＬ１よりＢＬ４は、メモリアレイ外周に配置されたトランジスタＱＤ１よりＱＤ４のソース側に接続される。トランジスタＱＤ１とＱＤ２のドレイン領域、及びトランジスタＱＤ３とＱＤ４のドレイン領域は共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同時に、ビットデコーダＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。図ではｎチャネル型である。実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には通例のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。更に、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。
【００５０】
＜半導体集積回路装置の要部＞
図１１は本発明の実施の形態１である半導体集積回路装置の要部断面図である。本例は、図９に示されたアレイ構成を実現するための具体的構成例である。図１１は、ロジック混載メモリ、ロジック論理回路領域及び相変化メモリセルのメモリセル領域の断面図を示すものである。大きく分けて、図１１の１ｇｃは論理回路領域、ｍｍｒｙはメモリセル領域を示す。半導体基板５１に形成されたウエル５２に所望のトランジスタＱＰ、Ｑｎ、ＱＭ１、ＱＭ２などが形成される。層間絶縁膜６１ｃの位置で第１層配線Ｍ１及びソース線配線などが配置される。
【００５１】
そして、この上部に、前記メモリセル領域ｍｍｒｙでは、プラグ状電極７０を介してメモリ材料層７１が形成され、メモリセルを構成する主要部が形成される。このメモリ材料層７１及びこの上部の層間絶縁物層７２などの設け方に本発明の主要点があることは前述した通りである。そして、このメモリセル部は、その上部に配置されたプラグ状金属コンタクト７４を介してビット線ＢＬに接続される。
【００５２】
他方、論理回路領域ｌｇｃでは、層間絶縁膜６１ｃより上部に、プラグ状金属コンタクト７４ａを介して第２層配線Ｍ２に接続されている。以下に、本構造の詳細を説明する。
【００５３】
前記論理回路領域ｌｇｃには、ｎチャネル型のＭＯＳトランジスタＱＮが形成されている。ｎチャネル型のＭＯＳトランジスタＱＮは、ｐウエル５２の上部に互いに離間して形成されている。これらのトランジスタは、基本構造として、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造となっている半導体領域ＤＮと、半導体基板５１上に形成されたゲート絶縁膜５４と、その上に形成されたゲート電極ＧＮとを有している。
【００５４】
この論理回路領域には、ｐチャネル型のＭＯＳトランジスタ  ＱＰが形成されている。ｐチャネル型のＭＯＳトランジスタ  ＱＰは、ｎウエル５２ａの上部に互いに離間して形成され、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造となっている半導体領域ＤＰと、半導体基板５１上に形成されたゲート絶縁膜５４と、その上に形成されたゲート電極ＧＰとを有している。
【００５５】
ｎチャネル型のＭＯＳトランジスタＱＮとｐチャネル型のＭＯＳトランジスタＱＰとは、浅い溝掘り埋込形の素子分離領域５３ａにより分離されている。
【００５６】
論理回路領域には、ロジックの論理回路、メモリセルのセンスアンプ回路などが配置される。
【００５７】
又、相変化メモリセルが形成されるメモリセル領域は符号ｍｍｒｙで示される。このメモリセル領域には、例えばｎチャネル型のメモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２が形成されている。ｎチャネル型のメモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２は、ｐウエル５２の上部に互いに離間して形成されている。これらのトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となっている半導体領域ＤＮ、ＤＮＣと、半導体基板１上に形成されたゲート絶縁膜５４と、その上に形成されたゲート電極ＧＮとを有している。半導体領域ＤＮＣは、同一の素子活性領域に形成される隣接するｎチャネル型のメモリセル選択用ＭＯＳトランジスタに共有されている。
【００５８】
このようなメモリセル選択用のｎチャネル型のＭＯＳトランジスタＱＭ１及びＱＭ２、ｐチャネル型のＭＯＳトランジスタＱＰ、及びｎチャネル型のＭＯＳトランジスタＱＮは、半導体基板５１上に堆積された層間絶縁膜６１ａ及び６１ｂによって被覆されている。
【００５９】
この層間絶縁膜６１ａ、６１ｂは、例えば酸化シリコン膜からなり、例えば通例のプラズマＣＶＤ法等によって形成されている。層間絶縁膜６１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成されている。
【００６０】
メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ａ及び６１ｂにはメモリセル選択用ＭＯＳトランジスタ  ＱＭ１及びＱＭ２の半導体領域ＤＮ３、ＤＮ４、ＤＮＣの上面が露出するような接続孔が穿孔されている。
【００６１】
この接続孔には、例えばチタン膜、窒化チタン膜からなるバリヤ金属６２、６４及び、例えばタングステンからなる伝導材料６３、６５が埋め込まれており、コンタクト電極が形成されている。
【００６２】
このコンタクト電極は、メモリセル選択用ＭＯＳトランジスタＱＭ１及びＱＭ２の半導体領域ＤＮ３、ＤＮ４、ＤＮＣと電気的に接続されている。
【００６３】
論理回路領域ｌｇｃにおける層間絶縁膜６１ａ及び６１ｂにはｎチャネル型のＭＯＳトランジスタＱＮの半導体領域ＤＮ１の上面及びがｐチャネル型のＭＯＳトランジスタＱＰの半導体領域ＤＰが露出するような接続孔が穿孔されている。
【００６４】
この接続孔には、例えばチタン膜、窒化チタン膜からなるバリヤ金属６４ａ及び、例えばタングステンからなる伝導材料６５ａが埋め込まれており、コンタクト電極が形成されている。
【００６５】
このコンタクト電極は、チャネル型のＭＯＳトランジスタＱＮの半導体領域ＤＮ及びｐチャネル型のＭＯＳトランジスタＱＰの半導体領域ＤＰと電気的に接続されている。層間絶縁膜６１ｂの上面には、層間絶縁膜６１ｃが堆積されている。この層間絶縁膜６１ｃは、例えば、酸化シリコンからなる。
【００６６】
メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなるバリヤ金属６４及び例えばタングステンからなる伝導材料６５からなるコンタクト電極が露出するような接続孔が穿孔されている。この接続孔には、例えばチタン膜、窒化チタン膜からなるバリヤ金属６６及び、例えばタングステンからなる伝導材料６７が埋め込まれており、コンタクト電極が形成されている。このコンタクト電極は、メモリ選択用ｎチャネル型ＭＯＳトランジスタＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。
【００６７】
論理回路領域ｌｇｃにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなる、バリヤ金属６４ａ及び例えばタングステンからなる伝導材料６５ａからなるコンタクト電極が露出するような配線溝が穿孔されている。この配線溝には、例えばチタン膜、窒化チタン膜からなるバリヤ金属６６ａ及び、例えばタングステンからなる伝導材料６７ａが埋め込まれており、第一層配線Ｍ１が形成されている。この第一層配線Ｍ１は、バリヤ金属６４ａ及びタングステン６５ａからなるコンタクト電極と電気的に接続され、さらに、このコンタクト電極を通じて、ｎチャネル型ＭＯＳトランジスタＱＮの半導体領域ＤＮ、及びｐチャネル型ＭＯＳトランジスタＱＰの半導体領域ＤＰと電気的に接続されている
又、メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなるバリヤ金属６２及び例えばタングステンからなる伝導材料６３からなるコンタクト電極が露出するような配線溝が穿孔されている。
【００６８】
この配線溝には、例えばチタン膜、窒化チタン膜からなるバリヤ金属６６ｂ及び、例えばタングステンからなる伝導材料６７ｂが埋め込まれており、ソース線配線ＳＬが形成されている。このソース線配線ＳＬは、バリヤ金属６２及びタングステン６３からなるコンタクト電極と電気的に接続され、さらに、このコンタクト電極を通じて、メモリ選択用ｎチャネル型ＭＯＳトランジスタＱＭ１、ＱＭ２によって共有されている半導体領域ＤＮＣと電気的に接続されている。
【００６９】
層間絶縁膜６１ｃの上面には、層間絶縁膜６１ｄが堆積されている。この層間絶縁膜６１ｄは、例えば、酸化シリコンからなる。
【００７０】
層間絶縁膜６１ｃの上面には、相変化材料に対するはがれ防止膜６８が堆積されている。この相変化材料に対するはがれ防止膜６８は、例えば、チタン層や酸化タンタルである。相変化材料に対するはがれ防止膜６８の上面には、層間絶縁膜６１ｅが堆積されている。この層間絶縁膜６１ｄは、例えば、酸化シリコンからなる。メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｅは、メモリセルビットごとに、パターニングによって分離されている。メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｃには、例えばチタン膜、窒化チタン膜からなるバリヤ金属６４及び例えばタングステンからなる伝導材料６５からなるコンタクト電極が露出するような接続孔が穿孔されている。
【００７１】
メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｄ、相変化材料に対するはがれ防止膜６８、及び層間絶縁膜６１ｅには、ソース線配線ＳＬが露出するような接続孔が穿孔されている。この接続孔には、例えばチタン膜、窒化チタン膜からなるバリヤ金属６９及び、例えばタングステンからなる伝導材料７０が埋め込まれており、コンタクト電極が形成されている。このコンタクト電極は、ソース線配線ＳＬと電気的に接続されている。相変化材料はがれ防止膜６８、及び層間絶縁膜６１ｅ上面には、層間絶縁膜６１ｇが堆積されている。この層間絶縁膜６１ｇは、例えば、酸化シリコンからなる。
【００７２】
メモリセル領域における層間絶縁膜６１ｇ中には、メモリ素子となる抵抗素子Ｒが形成されている。抵抗素子Ｒは、ストライプ形状に形成されており、相変化記録材料膜７１と、例えばその表面に被覆された、例えばタングステンから成るメモリセル上部電極膜７２とから構成されている。抵抗素子Ｒを構成する相変化材料膜７１は、例えばカルコゲナイドＧｅ２Ｓｂ２Ｔｅ５、Ｇｅ５Ｓｂ２Ｔｅ８からなる。
【００７３】
抵抗素子Ｒの下部は、メモリセル下部コンタクト電極と電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＯＳトランジスタＱＭの半導体領域ＤＮ３、ＤＮ４と電気的に接続されている。
【００７４】
抵抗素子Ｒの上面には、ハードマスク絶縁膜６１ｆが堆積されている。このハードマスク絶縁膜６１ｆは、例えば、酸化シリコンからなる。ハードマスク絶縁膜は、抵抗素子Ｒをパターニングするために堆積されたものであり、ストライプ形状に形成されている。
【００７５】
メモリセル領域ｍｍｒｙにおける層間絶縁膜６１ｇ、ハードマスク絶縁膜６１ｆ中には、メモリセル上部プレート電極７２の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属７３が埋めこまれており、さらにタングステン７４からなる金属膜が埋めこまれてメモリセル上部電極コンタクトが形成される。
【００７６】
このメモリセル上部電極コンタクトは、抵抗素子Ｒの上面と電気的に接続され、これを通じてメモリセル選択用のｎチャネル型ＭＯＳトランジスタＱＭの半導体領域ＤＮ３、ＤＮ４と電気的に接続されている。
【００７７】
論理回路領域ｌｇｃにおける層間絶縁膜６１ｇ、ハードマスク絶縁膜６１ｆ、相変化材料はがれ防止膜６８、層間絶縁膜６１ｄ中には、第１層配線Ｍ１の上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばチタン膜、窒化チタン膜からなるバリヤ金属７３ａが埋めこまれており、さらにタングステン７４ａからなる金属膜が埋めこまれて電極コンタクトが形成される。この電極コンタクトは、第１層配線Ｍ１と電気的に接続されている。層間絶縁膜６１ｇの上面は、メモリ領域ｍｍｒｙと論理領域ｌｇｃでその高さがほぼ一致するように平坦に形成されている。
【００７８】
層間絶縁膜６１ｇの上面には、層間絶縁膜６１ｈが堆積されている。この層間絶縁膜６１ｈは、例えば、酸化シリコンからなる。
【００７９】
この層間絶縁膜６１ｈ中には、ビット線ＢＬが形成されている。このビット線は、例えばチタン膜、窒化チタン膜からなるバリヤ金属７５及びアルミニウムからなるメタル層７６が下層から順に堆積されて形成されている。このビット線ＢＬは、バリヤ金属７３及びタングステン７４からなるビット線コンタクトと電気的に接続されて、さらに、ビット線コンタクトを通して、抵抗素子Ｒと電気的に接続されている。
【００８０】
論理回路領域の第２層配線Ｍ２は、例えばチタン膜、窒化チタン膜からなるバリヤ金属７５ａ及びアルミニウム膜７６ａが下層から順に堆積されて形成されている。この第２層配線Ｍ２は、バリヤ金属７３ａ及びタングステン７４ａからなるビア電極コンタクトと電気的に接続されて、さらに、ビア電極コンタクトを通して、ｐチャネル型のＭＯＳトランジスタＱＰの半導体領域ＤＰ、及びｎチャネル型のＭＯＳトランジスタＱＮの半導体領域ＤＮと電気的に接続されている。
【００８１】
＜記憶素子の動作原理＞
この記憶素子の動作原理を図１２を用いて説明する。図１２はメモリセルに印可される電圧の関係を示す図である。横軸は時間、縦軸は温度である。リセットパルスとセットパルスが示され、図中のｔ１は冷却時間、ｔ２は結晶化に要する時間である。この記憶素子に記憶情報「０」を書き込む場合、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして、与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗のアモルファス状態となる。逆に、記憶情報「１」を書き込む場合、記憶素子に対して、前記カルコゲナイド材料の融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なるが、例えば、約５０ｎｓである。同図に示した素子の温度は、記憶素子自身が発するジュール熱、及び周囲への熱拡散に依存する。
【００８２】
従って、書き込み情報に応じた値の電流パルスを記憶素子に印加することにより、記憶素子の結晶状態が制御される。図１３に、本素子のＩ−Ｖ特性に示す。横軸は電圧、縦軸は電流を示す。同図は、カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示している。即ち、ＩＷ１からＩＷ０の範囲内のセット電流を印加する場合に記憶情報「１」が書き込まれ、ＩＷ０以上のリセット電流を印加する場合に記憶情報「０」が書き込まれることを示している。但し、「０」と「１」と見るかは呼称の視点であり、どちらの状態を「０」、どちらの状態を「１」としても良い。以下では、同図に従い、四通りの書き込み動作を詳しく説明する。
【００８３】
第１に、初期状態１の記憶素子に「１」書き込みを行う場合：
セット電流が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復する（線２及び３）ので、状態が保持される。
【００８４】
第２に、初期状態「１」の記憶素子に「０」書き込みを行う場合：
リセット電流が印加されると、セット状態の低抵抗曲線（線４）を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線（線５及び６）を辿って初期状態に戻る。図９で点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。
【００８５】
第３に、初期状態「０」の記憶素子に「１」書き込みを行う場合：
セット電流を印加すると、記憶素子の端子電圧がしきい電圧Ｖｔｈを超えた時に、低抵抗状態にスイッチする（線７及び８）。スイッチング後は、ジュール熱によって結晶化が進行する（線９）。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、更に抵抗値が下がるので、低抵抗曲線（線４’及び３）を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。尚、前記線４’は線４の一部を示す。
【００８６】
第４に、初期状態「０」の記憶素子に「０」書き込みを行う場合：
前述したスイッチング後に、ほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線（線１０）を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る（線４及び３）。
【００８７】
このような記憶素子の動作原理から、読み出し時には記憶情報を破壊しないようにするために、最高でもしきい電圧Ｖｔｈより低い電圧に抑制しながら動作しなければならない。実際には、しきい電圧は電圧印加時間にも依存し、時間が長いと低下する傾向があるため、読出し時間内にしきい電圧を越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。そこで、これらの原理に基づいた、図９に示したメモリアレイ構成を実現する動作を以下に説明する。
【００８８】
図１４に従い、図９に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。図１４は、メモリセルＭＣ１１を選択する場合の動作波形を示している。図において、横軸は時間、縦軸は電圧、又、各符号、例えばＰＣ、ＹＳ１、ＣＳＬ等は図９における同じ符号の各配線を示す。
【００８９】
まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧Ｖｄｄ（例えば１．５Ｖ）に保持されているので、ｎ型ＭＯＳトランジスタＱＣ１ないしＱＣ４によりビット線ＢＬ１がＶＤＬに維持される。ここでＶＤＬは、Ｖｄｄよりもトランジスタのしきい電圧だけ降下した値で、例えば１．０Ｖである。又、共通ビット線Ｉ／Ｏも、プリチャージ電圧ＶＤＬにプリチャージされている。
【００９０】
読み出し動作が始まると、電源電圧Ｖｄｄとなっているプリチャージイネーブル信号ＰＣが接地電位ＧＮＤに駆動され、接地電位ＧＮＤとなっているビット選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５以上）に駆動されることにより、トランジスタＱＤ１が導通する。この時、ビット線ＢＬ１はプリチャージ電圧ＶＤＬに保持されるが、ソース線ＣＳＬはソース電圧ＶＳＬ（例えば０Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、抵抗Ｒの端子電圧が図１３に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。
【００９１】
次に、接地電位ＧＮＤとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタＱＭｐ（ｐ＝1、２、…、ｍ）が導通する。この時、記憶素子Ｒに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、ビット線ＢＬ１が、記憶素子Ｒの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。同図では、記憶情報「１」を保持している場合の方が、記憶情報「０」の場合よりも抵抗値が小さいものとしているので、放電が速い。従って、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１ｍでは記憶素子Ｒの電位差が０なので、非選択ビット線ＢＬ２ないしＢＬ４はプリチャージ電圧ＶＤＬに保持される。すなわち、ワード線ＷＬ１とビット線ＢＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。
【００９２】
尚、待機状態において、メモリアレイのビット線やソース線をフローティングとすると、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定であるビット線の容量が共通ビット線から充電されてしまう。このため、同図ではワード線ＷＬ１に応じてビット選択線ＹＳ１も立ち下げ、更に接地電位ＧＮＤとなっているプリチャージイネーブル信号ＰＣを電源電圧ＶＤＤに駆動することにより、ビット線及びソース線をプリチャージ電位ＶＤＬに駆動して待機状態としている。又、昇圧電位ＶＤＨは、電源電圧ＶＤＤとｎ型ＭＯＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞ＶＤＤ＋ＶＴＮの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線とビット選択線を昇圧電位ＶＤＨに駆動してｎ型ＭＯＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。又、プリチャージ電圧ＶＤＬをソース電圧ＶＳＬより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタＱＭｍのソースとし、記憶素子Ｒの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。尚、逆の電位関係であっても、その差が、図１３に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。
【００９３】
尚、図１４は、ソース線ＣＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＣＳＬを駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタＱＭ１が導通するため、記憶素子Ｒの端子電圧は０Ｖに確保される。その後、ソース線ＣＳＬを駆動すると、記憶素子Ｒの端子電圧は０Ｖから大きくなるが、その値はソース線ＣＳＬの駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。
【００９４】
以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線上のメモリセルは、それらのワード線電圧が接地電位ＧＮＤに固定されているので選択されることはない。又、他のビット線とソース線は同じ電位ＶＤＬなので、残りのメモリセルも非選択セルの状態に維持される。
【００９５】
以上の説明では、待機状態のワード線を接地電位ＧＮＤとし、選択状態のソース線をソース電圧ＶＳＬとしている。これらの電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。即ち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位ＧＮＤとし、ソース電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位０Ｖとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位ＧＮＤであるため安定させ易い。トランジスタＱＭのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位０Ｖとしても良い。その場合、外部から印加される接地電位ＧＮＤである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。
【００９６】
更に、図１５に従い、図９に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図１５は、メモリセルＭＣ１１を選択する場合の動作波形である。先ず、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われる。メモリセルＭＣ１１が選択されると、書き込み電流ＩＷＣが発生される。「０」書き込みの場合、図１３に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が０となる。このようなリセット電流により、図１２に示したようなリセットパルスと同じジュール熱が発生される。反対に、「１」書き込みの場合、図１３に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、図９に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路ＷＣで制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。
【００９７】
＜半導体集積回路装置の製造方法＞
次に、図１６〜図２７及び図２８〜図３５を参照し、本実施形態の半導体集積回路装置の製造工程を詳細に説明する。尚、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００９８】
最初に、メモリセル部の相変化材料層をプラグ電極に接触する領域が、基板に対して凸部となる実施形態の製造方法（図１６〜図２７）を説明し、次いで凹部となる例（図２８〜図３５）を説明する。まず、通例の方法を用いてＭＯＳトランジスタを形成する。半導体基板５１は、例えば導電型がｐ型のシリコン単結晶からなる。又、論理回路領域ｌｇｃ及びメモリセル領域ｍｍｒｙにおける半導体基板５１においては、ｐウエル５２が、又、論理回路領域ｌｇｃにおける半導体基板５１においては、ｎウエル５２ａが、形成されている。
【００９９】
このような半導体基板５１の上層部には、通例の方法を用いて、浅い溝掘り埋込形の素子分離領域５３、５３ａ、５３ｂが形成されている。この素子分離領域（絶縁膜５３、５３ａ、５３ｂ）によって区画された領域が、いわゆる活性領域であり、この領域の一部に素子等が形成される。半導体基板５１上のゲート絶縁膜５４は、例えば酸窒化シリコンからなり、その厚さは、例えば１．５〜１０ｎｍ程度に設定されている。
【０１００】
次いで、公知の方法を用いて、ｎ型多結晶シリコン膜５５、ｐ型多結晶シリコン膜５５ａが形成される。次いで、ｎチャネル型ＭＯＳトランジスタのＬＤＤ活性領域５９、ｐチャネル型ＭＯＳトランジスタのＬＤＤ活性領域５９ａが形成される。次いで、例えば酸化シリコン膜からなるサイドウォールスペーサ５７、例えば窒化シリコン膜ならなるサイドウォールスペーサ５８が形成される。次いで、ｎチャネル型ＭＯＳトランジスタの活性領域６０、ｐチャネル型ＭＯＳトランジスタの活性領域１０ａ、及びｎ型多結晶サリサイド膜６、ｐ型多結晶サリサイド膜６６ａが形成される。次いで、層間絶縁膜６１ａ、６１ｂ、が形成される。
【０１０１】
このように、ＭＯＳトランジスタのサリサイドゲート電極構造ＧＮ、ＧＰ、拡散層領域ＤＮ、ＤＮＣ、ＤＰ、サイドウォールスペーサ、６７、６８、層間絶縁膜６１ａ、６１ｂが形成される。層間絶縁膜６１ｂの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成され、図１６のようになる。
【０１０２】
次いで、その層間絶縁膜６１ｂ上に、メモリセル領域における接続孔形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜６１ａ、６１ｂに、メモリセル選択用ｎ型ＭＯＳトランジスタＱＭの半導体領域ＱＮの上面が露出するような接続孔を穿孔する。
【０１０３】
前記工程で用いたフォトレジストパターンを除去した後、半導体領域ＤＮに、例えばチタン膜及び窒化チタン膜からなるバリヤ金属６２をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン６３をＣＶＤ法等によって積み重ねて接続孔を埋め込む。この埋め込み材料をＣＭＰ法を用いて、層間膜６１ｂの上部を露出させる（図１７）。
【０１０４】
こうして準備した基板上に、層間絶縁膜６１ｃが形成される。次いで、その層間絶縁膜６１ｃ上に、メモリセル領域における接続孔形成用及び配線溝形成用のフォトレジストを形成し、これをエッチングマスクとして層間絶縁膜６１ｅに、バリヤ金属６２、６４及びタングステン６３、６５より形成されるプラグ電極の上面が露出するような接続孔、及び配線溝を穿孔する。
【０１０５】
次いで、フォトレジストパターンを除去した後、この接続孔及び配線溝に、例えばチタン膜及び窒化チタン膜からなるバリヤ金属６６、６６ｂをスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン６７、６７ｂをＣＶＤ法等によって積み重ねて接続孔を埋め込む。こうして準備した基板を、通例のＣＭＰ法を用いて、層間膜６１ｃの上部を露出させる（図１８）。尚、本実施の形態においては、接続孔と配線溝を同時に形成したが、フォトレジストパターンを別のマスクを用いて、別々に形成してもよい。
【０１０６】
次いで、層間絶縁膜６１ｄ、相変化材料のはがれ防止膜６８、層間絶縁膜６１ｅの各層を下層から順に堆積する（図１９）。その層間絶縁膜６１ｅ上に、メモリセル領域におけるメモリセル下部コンタクト電極孔形成用のフォトレジスト膜を形成する。このフォトレジスト膜をエッチングマスクとして、層間絶縁膜６１ｄ、相変化材料のはがれ防止膜６８、層間絶縁膜６１ｅに、バリヤ金属６６、タングステン６７からなるプラグ電極の上面が露出するような接続孔を穿孔する。
【０１０７】
前記工程で用いたフォトレジストパターンを除去した後、このメモリセル下部コンタクト電極孔に、例えばチタン膜及び窒化チタン膜からなるバリヤ金属６９をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン７０をＣＶＤ法等によって積み重ねて接続孔を埋め込む。これを公知のＣＭＰ法を用いて、層間膜６１ｃの上部を露出させる（図２０）。又、本実施の形態においては、タングステン７０を用いて、メモリセル下部コンタクト電極孔を埋めこんだが、メモリセル下部コンタクト電極上面が平坦となるような、ＣＭＰ平坦性のよい金属を用いてもよい。例えば、結晶粒系の小さいＭｏ（モリブデン）を用いることができる。ＣＭＰ平坦性のよい金属には、コンタクト金属の凹凸部分で起こる電界集中による、局所的な相変化を抑える効果が有る。その結果、メモリセル素子の電気特性の均一性、及び書き換え回数信頼性、及び耐高温動作特性が向上する。又、メモリセル下部コンタクト電極の上面には、薄い絶縁膜を用いても良い。例えば、酸化シリコン又は窒化シリコン又は酸化ゲルマニウム又は酸化アルミニウムを用いることができる。又、メモリセル下部コンタクト電極上面が高抵抗となるように、例えばタングステン７０を酸化あるいは窒化して、酸化タングステン又は窒化タングステンを形成してもよい。
【０１０８】
次いで、例えば酸化シリコンからなる層間絶縁膜６１ｅが形成される。メモリセル領域に対応する層間絶縁膜６１ｅ上に、フォトレジストパターンを形成する。この、フォトレジストパターンを用いて、ドライエッチ工程によりメモリセル下部電極プラグ間の層間絶縁膜６１ｅを除去する。この時、メモリセル下部電極プラグ近傍に層間絶縁膜６１ｅを残し、フォトレジストパターンを除去する（図２１）。
【０１０９】
こうして準備した半導体基板上に、相変化記録材料膜７１と、例えばタングステンからなるメモリセル上部電極膜７２を下層から順に堆積する（図２２）。相変化材料膜７１の膜厚は例えば、５０ｎｍから２００ｎｍである。メモリセル上部電極膜７２の厚さは５０ｎｍから２００ｎｍである。
【０１１０】
更に、メモリセル上部電極膜７２上に、例えば、酸化シリコンからなるハードマスク絶縁膜６１ｆを堆積する（図２３）。このハードマスク絶縁膜６１ｆは、相変化材料の昇華が起こらない、例えば摂氏４００度以下で堆積する。ハードマスク絶縁膜の厚さは例えば、２５０ｎｍから５００ｎｍである。
【０１１１】
このハードマスク絶縁膜６１ｆを、フォトレジストパターンを用いて加工し、このフォトレジストパターンを除去する（図２４）。
【０１１２】
リソグラフィ及びドライエッチ技術を用いて、前記相変化材料膜７１及びタングステンメモリセル上部電極膜７２を抵抗素子Ｒとして加工する（図２５）。本工程では、相変化ハガレ防止層６８を、抵抗素子Ｒのドライエッチに対するエッチストッパー膜として用いた。
【０１１３】
次いで、層間膜６１ｇを堆積する。そして、リソグラフィ及びドライエッチ技術を用いて、メモリセル領域ｍｍｒｙにおいては、層間膜６１ｇ、ハードマスク絶縁膜６１ｆを穿孔し、メモリセル上部電極膜７２の上面を露出する接続孔を形成する。他方、論理回路領域ｌｇｃにおいては、層間膜６１ｇ、ハードマスク絶縁膜６１ｆ、相変化材料のはがれ防止膜６８、層間膜６１ｄを穿孔して、第一配線層Ｍ１の上面が露出する接続孔を形成する。次いで、バリヤ金属７３、７３ａ、タングステン７４、７４ａを順に堆積し、この接続孔を埋めこむ。更に、これらの層を、層間膜１１ｃの上面が露出し、孔中のタングステン２６及び層間膜１１ｃの上面が同じ高さになるまでエッチバックする。こうして、メモリセル領域ｍｍｒｙの上部電極コンタクト及び、論理回路領域ｌｇｃのビア電極コンタクトを完全に分離する（図２６）。
【０１１４】
相変化材料であるカルコゲナイド材料層の形成時には、上部電極形成時より高いアルゴンガス圧を用いるとアルゴンイオンによる散乱で傾斜部の側面にも膜が付きやすい。このため、カルコゲナイド材料層には傾斜部の膜厚変化がほとんど無く、上部電極層にだけ膜厚変化が有る状態が実現した。この場合でも非晶質領域を制限する効果はあまり変わらなかった。逆に、カルコゲナイド層にだけ傾斜部の膜厚が薄くなる変化が有るようにアルゴンガス圧を調節すると、効果が小さくなった。このことから、プラグ状電極に対向する電極層の膜厚変化が熱拡散に大きく効いていることがわかる。
【０１１５】
記憶用カルコゲナイド材料とどちらか一方の電極との間、あるいは記憶用カルコゲナイド材料と抵抗発熱材層との間に、薄く酸化物、窒化物、硫化物、炭化物などの誘電体の層、あるいはこれら誘電体とカルコゲナイド材料との混合膜を形成すると、高い抵抗値、低い動作電流値を得ることができる。その理由は、最初の低抵抗状態へのセット時に、その領域の誘電体中にカルコゲナイドのフィラメント状領域が形成されて細い導電パスとなる。この為、その細い導電パスだけに電流が流れ、カルコゲナイドが相変化する為である。
【０１１６】
好ましい誘電体材料は、酸化ゲルマニウム、窒化ゲルマニウム、酸化シリコン、窒化シリコン、窒化アルミニウム、窒化チタン、酸化アルミニウム、酸化チタン、酸化クロム、酸化タンタル、酸化モリブデン、炭化シリコン、硫化亜鉛のうちの１つを主成分（ここでは、該当成分の６０％以上の含有を意味する）とする材料、あるいはこれらの混合材料である。この混合膜領域はどちらかの電極に接しているのが好ましい。プラスイオンによりフィラメントが形成されることから、マイナス電極に接して設けられるのがメモリ動作の安定性の点で最も好ましいが、両電極に接しない状態でも動作可能である。誘電体材料とカルコゲナイドとの混合層とする場合は、カルコゲナイドの含有量を６０モル％以下としないと高抵抗化効果が見られなかった。本実施例ではＴａ２Ｏ５を７０％と記録層の材料３０％の混合物の、厚さ５ｎｍの膜を設けた。膜厚は２ｎｍから２５ｎｍの範囲で、抵抗比を１桁以上に保って、２倍以上の抵抗上昇を確保することができた。但し、膜厚が薄ければ、元々誘電体層にピンホールが有ってカルコゲナイド材料が入り込むので問題無い。しかし、膜厚１５ｎｍ以上では、最初に安定動作電圧より１．５倍以上高い電圧をかけて絶縁破壊を起こさせ、フィラメント形成させる必要がある。このようなフィラメント状領域が常時形成された層を設ける方法、及びその効果は、本発明の記録層材料組成の範囲外の、例えばＧｅ２Ｓｂ２Ｔｅ５記録層を用いた場合にも共通に見られるが、Ｇｅ２Ｓｂ２Ｔｅ５記録層より抵抗値が高い本発明の記録層と組み合わせれば、更に、高抵抗、低電流化の効果が有った。リセット（非晶質化）電流は８０マイクロアンペアとなった。
【０１１７】
以上、１個のカルコゲナイド材料による記憶素子と１個のトランジスタとで構成されるメモリセルを有する相変化メモリについて主に説明してきた。しかし、メモリセルの構成は、これに限定されない。本実施例の素子は１００万回以上の書き換えが可能で、高い歩留まりで製作できる。
【０１１８】
カルコゲナイド記録層に隣接して、ＴｉＡｌＮ等の遷移金属の窒化物やＣｒ−Ｏ、Ｔａ−Ｏなどの酸化物等のバリア膜や、記録層材料よりＺｎ又はＣｄの含有量が１０原子％以上多い融点が１０００℃以上の同様な材料の膜、Ｗ８０Ｔｉ２０などの金属導電膜、或いはこれらの積層膜を堆積すれば、書換え可能回数が増大する利点が有る。或いは、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：インジウムとスズの酸化物の混合物）のような熱伝導率の悪い導電膜を間に挟むことも、勿論可能である。
【０１１９】
本実施例では、メモリセル領域ｍｍｒｙの上部電極コンタクトと論理回路領域ｌｇｃのビア電極コンタクトとを同時に形成したが、フォトリソ工程、ドライエッチ工程、メタル成膜工程等を、別々に行ってもよい。
【０１２０】
次いで、前記層間絶縁膜６１ｇ上に、例えばチタン膜及び窒化チタン膜からなるバリヤ金属膜７５、７５ａをスパッタリング法等によって下層から順に堆積し、その上に、例えばアルミ膜７６、７６ａをスパッタリング法等によって積み重ねて導体膜を形成する。この導体膜上に、フォトレジスト膜を形成し、通例のリソグラフィ及びドライエッチ技術により、論理回路領域ｌｇｃの第二層配線Ｍ２及び、メモリセル領域ｍｍｒｙのビット線配線ＢＬを形成する（図２７）。実際の半導体記憶装置では、論理回路領域ｌｇｃの第二層配線Ｍ２、及びメモリセル領域ｍｍｒｙのビット線ＢＬの配線層の上部には、複数の配線層が形成されているが、それらの図示は省略する。次いで、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体メモリ装置の部分が完成する。後述するように、この上部に配線部分、相変化材料層などの諸部分が搭載される。
【０１２１】
本実施例のメモリセル領域の拡大図が前述した図１である。本実施例では、相変化材料層８２と上部電極薄膜８３の両方の膜厚が、絶縁層８１の側壁の傾斜部で薄くなった。
【０１２２】
メモリセルビットの拡大図が前述した図２に示す。この図では、上記の凸部の幅Ｌ３が、バリヤ金属８６及び例えばタングステン８５からなるプラグ状電極の相変化材料層と接する部分の幅Ｌ１の１．５倍以上３倍以下の範囲にあるようにした。又、上部電極が平坦である場合の断面図を図３に示す。本実施例では、上部電極が平坦である場合に比べて非晶質領域８８の幅Ｌ２を１／１．５以下にすることができ、実用レベルの２．５ボルトの駆動電圧となった。上記の絶縁層８１の傾斜部では上記の広がりを持った電極の膜厚が薄くなる。この傾斜部では上記の広がりを持った電極の膜厚が平面部の膜厚の２０％以上８０％以下の範囲にあると、特に低電力化効果が顕著で、２．２ボルトで駆動可能であった。
【０１２３】
次に、メモリセル部の相変化材料層をプラグ電極に対して凹部となる実施形態の製造方法を説明する。
【０１２４】
本実施例においては、次いで、層間絶縁膜６１ｄ、及び相変化材料のはがれ防止膜６８が下層から順に堆積される（図２８）。前記相変化材料のはがれ防止膜６８に、メモリセル領域における接続孔形成用及び配線溝形成用のフォトレジスト膜を形成し、これをエッチングマスクとして相変化材料のはがれ防止膜６８及び層間絶縁膜６１ｄに、バリヤ金属６６及びタングステン６７より形成されるプラグ電極の上面が露出するような接続孔を穿孔する。前記フォトレジストパターンを除去した後、この接続孔及び配線溝に、例えばチタン膜及び窒化チタン膜からなるバリヤ金属６９をスパッタリング法等によって下層から順に堆積する。その堆積膜上に、例えばタングステン７０をＣＶＤ法等によって積み重ねて接続孔を埋め込む。これをＣＭＰ法を用いて、相変化材料のはがれ防止膜６８の上部を露出させる（図２９）。次いで、層間絶縁膜６１ｅを堆積する（図３０）。
【０１２５】
メモリセル領域における前記層間絶縁膜６１ｅ上に、フォトレジストパターンを形成する。この、フォトレジストパターンを用いて、ドライエッチによりメモリセル下部電極プラグ間の層間絶縁膜６１ｅを残し、メモリセル下部電極プラグ近傍に層間絶縁膜６１ｅを除去する。その後にフォトレジストパターンを除去する（図３１）。
【０１２６】
こうして準備した基板上に、相変化記録材料膜７１と、例えばタングステンからなるメモリセル上部電極膜７２を下層から順に堆積する（図３２）。これらの製造方法は、実施例１と同じであるため、その詳細説明を省略する。前記メモリセル上部電極膜７２上に、例えば酸化シリコンからなるハードマスク絶縁膜６１ｆを順に堆積する（図３３）。
【０１２７】
フォトレジストパターンを用いて、ハードマスク絶縁膜６１ｆを所望形状に加工し、このフォトレジストパターンを除去する。次いで、リソグラフィ及びドライエッチにより、前記相変化材料膜７１、前記タングステンメモリセル上部電極膜７２を抵抗素子Ｒとして加工する（図３４）。
【０１２８】
以後の製造工程は、実施例１と同じであり、論理回路領域ｌｇｃにおける第２層配線Ｍ２、及びメモリセル領域ｍｍｒｙにおけるビット線配線ＢＬ形成する（図３５）。
【０１２９】
記憶素子は、少なくともアンチモン（Ｓｂ）とゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料を記録層の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性自体は、例えば、非特許文献１に述べられている。ここで、カルコゲナイドとは、硫黄、セレン、テルルのうちの少なくとも１元素を含む材料をいう。
【０１３０】
＜本発明の主な形態＞
以上、本願発明を詳細に説明したが、以下に本発明の主な形態を列挙する。
（１）円又は角柱又は円筒又は角筒形のプラグ状の一方の電極とメモリ材料層を挟んで対向する、広がりを持った他方の電極の、上記プラグ状電極に対向する部分の近傍に凸部又は凹部を有することを特徴とする半導体記憶装置。
（２）上記の凹部又は凸部は、溝状、堤防状、ピット状、ふくらみ状のいずれかであることを特徴とする前項（１）に記載の半導体記憶装置。
（３）上記の凹部又は凸部の半値幅の小さい方が、上記プラグ状電極のメモリ材料層と接する部分の幅より広いことを特徴とする前項（１）に記載の半導体記憶装置。
（４）上記の凹部又は凸部を最大深さあるいは最大高さの半分でウェハの面に平行な面で切った時の半値幅の最小値が、上記プラグ状電極がメモリ材料層と接する部分の最大幅の１．５倍以上３倍以下の範囲にあることを特徴とする前項（１）に記載の半導体記憶装置。
（５）上記の凹部又は凸部の傾斜部では上記の広がりを持った電極の膜厚が薄いことを特徴とする前項（１）に記載の半導体記憶装置。
（６）上記の凹部又は凸部の傾斜部では上記の広がりを持った電極の膜厚が平面部の膜厚の２０％以上８０％以下の範囲にあることを特徴とする前項（１）に記載の半導体記憶装置。
（７）上記の凹部の最深部におけるメモリ材料層の上面がそれ以外の部分のメモリ材料層の平均的な面の下面より高いことを特徴とする前項（１）に記載の半導体記憶装置。
（８）上記の凸部の最高部におけるメモリ材料層の下面がそれ以外の部分のメモリ材料層の平均的な面の上面より高いことを特徴とする前項（１）に記載の半導体記憶装置。
（９）プラグ状電極はメモリ材料層よりトランジスタ側に有ることを特徴とする前項（１）に記載の半導体記憶装置。
（１０）プラグ状電極はメモリ材料層よりトランジスタから遠い側に有ることを特徴とする前項（１）に記載の半導体記憶装置。
（１２）円又は角柱又は円筒又は角筒形のプラグ状の一方の電極とメモリ材料層を挟んで対向する、広がりを持った他方の電極の、上記プラグ状電極に対向する部分の近傍に凸部又は凹部を形成する際、プラグ状電極を凹凸の高さに近い量だけエッチバックした後、ドライエッチング又は周囲の絶縁物層を選択的にエッチングするウェットエッチにより絶縁物層に広い凹部を形成することを特徴とする半導体記憶装置の製造方法。
（１２）円又は角柱又は円筒又は角筒形のプラグ状の一方の電極とメモリ材料層を挟んで対向する、広がりを持った他方の電極の、上記プラグ状電極に対向する部分の近傍に凸部又は凹部を形成する際、プラグ状電極の周囲に厚い窒化物層を形成しておき、ＣＭＰで平坦化の後、フッ酸によるウェットエッチにより周囲の酸化絶縁物層を１段低くすることを特徴とする半導体記憶装置の製造方法。
【図面の簡単な説明】
【０１３１】
【図１】図１は、本発明の実施の形態１である半導体集積回路装置のメモリセル部の断面図である。
【図２】図２は、図１に示すメモリビット部の拡大した断面図である。
【図３】図３は、下部プラグ電極が平坦な層間膜中に形成されている形態の半導体集積回路装置のメモリセル部の断面図である。
【図４】図４は、本発明の実施の形態２である半導体集積回路装置のメモリセル部の断面図である。
【図５】図５は、図４に示すメモリセル部の拡大した断面図である。
【図６】図６は、溝、堤防の形状を例示する模式的な斜視図である。
【図７】図７は、ふくらみの形状を例示する模式的な斜視図である。
【図８】図８は、ピットの形状を例示する模式的な斜視図である。
【図９】図９は、本発明を適用する半導体集積回路装置の回路構成図である。
【図１０】図１０は、図９に示す半導体記憶装置のレイアウトの例を示す図である。
【図１１】図１１は、本発明の半導体記憶装置の断面図である。
【図１２】図１２は、記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。
【図１３】図１３は、記憶素子の電流−電圧特性を示す図である。
【図１４】図１４は、本発明のメモリアレイの読み出し動作タイミングを示す図である。
【図１５】図１５は、本発明のメモリアレイの読み出し他の動作タイミングを示す図である。
【図１６】図１６は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図１７】図１７は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図１８】図１８は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図１９】図１９は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２０】図２０は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２１】図２１は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２２】図２２は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２３】図２３は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２４】図２４は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２５】図２５は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２６】図２６は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２７】図２７は、本発明の第１の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２８】図２８は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図２９】図２９は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図３０】図３０は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図３１】図３１は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図３２】図３２は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図３３】図３３は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図３４】図３４は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【図３５】図３５は、本発明の第２の形態である半導体記憶装置を製造工程順に示した断面図である。
【符号の説明】
【０１３２】
５１：半導体基板、５２：ｐウェル、５２ａ：ｎウェル、５３、５３ａ、５３ｂ：素子分離溝、５４：ゲート絶縁膜、５５：ｎ型多結晶シリコン膜、５５ａ：ｐ型多結晶シリコン膜、５６：ｎ型多結晶サリサイド膜、５６ａ：ｐ型多結晶サリサイド膜、５７：サイドウォールスペーサ（酸化シリコン膜）、５８：サイドウォールスペーサ（窒化シリコン膜）、５９、５９ｂ：ｎチャネル型ＭＯＳトランジスタのＬＤＤ活性領域、６０：ｎチャネル型ＭＯＳトランジスタの活性領域、５９ａ：ｐチャネル型ＭＯＳトランジスタのＬＤＤ活性領域、６０ａ：ｐチャネル型ＭＯＳトランジスタの活性領域、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｇ：酸化シリコン膜（層間絶縁膜）、６１ｆ：酸化シリコン膜（ハードマスク絶縁膜）、６２、６４、６６、６６ａ、６９、７３、７３ａ：バリヤ金属、６３、６５、６７、６７ａ、７０、７４、７４ａ：タングステン、６８：相変化材料はがれ防止膜、７１：相変化記録材料膜、７２：メモリセル上部電極膜、７５：第１層配線バリヤ金属層、７６：メタル層、８０：相変化材料はがれ防止膜、８１：絶縁層、８２：相変化記録材料膜、８２：メモリセル上部電極膜、８４：層間絶縁膜、８５：メタル金属、８６：バリヤメタル、８７：凸部上面に形成された非晶質化した相変化記録材料の領域、８８：平坦部に形成された非晶質化した相変化記録材料の領域、８９：層間絶縁膜、９０：凹部に形成された非晶質化した相変化記録材料の領域、ｍｍｒｙ：メモリセル形成領域、ｌｇｃ：論理回路形成領域、ＤＮ：ｎチャネル型ＭＯＳトランジスタの活性領域、ＤＮＰ：ｎチャネル型ＭＯＳトランジスタの活性領域、ＤＰ：ｐチャネル型ＭＯＳトランジスタの活性領域、ＧＭ：メモリセル選択用ｎチャネル型ＭＯＳトランジスタのゲート電極、ＧＮ：ｎチャネル型ＭＯＳトランジスタのゲート電極、ＧＰ：ｐチャネル型ＭＯＳトランジスタのゲート電極、ＱＭ１：メモリセル選択用ｎチャネル型ＭＯＳトランジスタ、ＱＭ２：メモリセル選択用ｎチャネル型ＭＯＳトランジスタ、ＱＮ：ｎチャネル型ＭＯＳトランジスタ、ＱＰ：ｐチャネル型ＭＯＳトランジスタ、Ｍ１：第１層配線、ＳＬ…ソース線配線、ＢＬ：ビット線配線、Ｒ：抵抗素子、Ｌ１：プラグ状電極の相変化材料と接する幅、Ｌ２：凸部上面に形成された非晶質化した相変化記録材料の領域の幅、Ｌ３：凸部領域の幅、Ｌ４：平坦部に形成された非晶質化した相変化記録材料の領域の幅、Ｌ５：凹部上面に形成された非晶質化した相変化記録材料の領域の幅、Ｌ６：凹部領域の幅、Ｒ：記憶素子、ＱＭｐ（ｐ＝１、２、…、ｎ）：メモリセルを構成する選択トランジスタ、ＭＣｐｒ（ｐ＝０、１、…、ｎ、ｒ＝０、１、…、ｍ）…メモリセル、ＱＤｒ（ｒ＝０、１、…、ｍ）：ビット線を選択するｎ型ＭＯＳトランジスタ、ＢＬｒ（ｒ＝０、１、…、ｍ）：ビット線、ＣＳＬ：共通ソース線、ＷＬｐ（ｐ＝０、１、…、ｎ）：ワード線、ＸＤＥＣ：ロウデコーダ、ＹＤＥＣｐ（ｐ＝１、２）：ビットデコーダ、Ｖｄｄ：電源電圧、ＦＬ：活性領域パターン、Ｍ１：第一金属層パターン、Ｍ２：第二金属層パターン、Ｍ３：第三金属層パターン、ＦＧ：シリコン基板上に形成されたトランジスタの第一ゲート電極パターン、ＦＣＴ：第一金属層コンタクトパターン、ＳＣＴ：第二金属層コンタクトパターン、ＴＣＴ：第三金属層コンタクトパターン、Ｔａ：カルコゲナイド合金の融点、Ｔｘ：結晶化温度、ｔ１：冷却時間、ｔ２：結晶化に要する時間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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