(57)【要約】【課題】    製造工程にＣＭＲ層のＣＭＰを含むＣＭＯＳ集積回路中のＣＭＲ層の製造方法であって、商業的に実現可能な方法でＣＭＯＳ集積回路のＣＭＲ層を提供する。【解決手段】    ＣＭＲ層をパターニングするためにＣＭＰ（化学機械研磨）を用いてＣＭＯＳデバイスにおけるＣＭＲ層を形成する形成方法であって、シリコン基板中に下部電極を形成することを含む前記シリコン基板を準備する工程と、前記シリコン基板上にＳｉＮＸ層を堆積する工程と、前記下部電極上にダマシントレンチを形成するために前記ＳｉＮＸ層をパターニングしエッチングする工程と、前記ＳｉＮＸ層及び前記ダマシントレンチ上にＣＭＲ物質層を堆積する工程と、ＣＭＰによって前記ＳｉＮＸ層を覆う前記ＣＭＲ物質層を除去し、前記ダマシントレンチ中に前記ＣＭＲ物質層を残す工程と、ＣＭＯＳ構造を完成させる工程とから構成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＣＭＲ層をパターニングするためにＣＭＰ（化学機械研磨）を用いてＣＭＯＳデバイスにおけるＣＭＲ層を形成する方法であって、
シリコン基板中に下部電極を形成することを含む前記シリコン基板を準備する工程と、
前記シリコン基板上にＳｉＮＸ層を堆積する工程と、
前記下部電極上にダマシントレンチを形成するために前記ＳｉＮＸ層をパターニングしエッチングする工程と、
前記ＳｉＮＸ層及び前記ダマシントレンチ上にＣＭＲ物質層を堆積する工程と、
ＣＭＰによって前記ＳｉＮＸ層を覆う前記ＣＭＲ物質層を除去し、前記ダマシントレンチ中に前記ＣＭＲ物質層を残す工程と、
ＣＭＯＳ構造を完成させる工程と、を有する方法。
【請求項２】
前記ＣＭＲ物質層が、Ｐｒ１−ＸＣａＸＭｎＯ３であることを特徴とする請求項１に記載の方法。
【請求項３】
前記ＣＭＰによって前記ＳｉＮＸ層を覆う前記ＣＭＲ物質層を除去する工程は、蒸留水を用いて１：１の比で希釈されたＮＨ４ＯＨ添加シリカ研磨剤を用いることを特徴とする請求項１に記載の方法。
【請求項４】
Ｐｒ１−ＸＣａＸＭｎＯ３層をパターニングするためにＣＭＰを用いるＣＭＯＳデバイスにおけるＰｒ１−ＸＣａＸＭｎＯ３層を形成する方法であって、
シリコン基板中に下部電極を形成することを含む前記シリコン基板を準備する工程と、
前記シリコン基板上にＳｉＮＸ層を堆積する工程と、
前記下部電極上にダマシントレンチを形成するために前記ＳｉＮＸ層をパターニングしエッチングする工程と、
前記ＳｉＮＸ層及び前記ダマシントレンチ上にＰｒ１−ＸＣａＸＭｎＯ３層を堆積する工程と、
ＣＭＰによって前記ＳｉＮＸ層を覆う前記Ｐｒ１−ＸＣａＸＭｎＯ３層を除去し、前記ダマシントレンチ中に前記Ｐｒ１−ＸＣａＸＭｎＯ３を残す工程と、
ＣＭＯＳ構造を完成させる工程から構成される。
【請求項５】
前記ＣＭＰによって前記ＳｉＮＸ層を覆う前記Ｐｒ１−ＸＣａＸＭｎＯ３を除去する工程は、蒸留水を用いて１：１の比で希釈されたＮＨ４ＯＨ添加シリカ研磨剤を用いることを特徴とする請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性抵抗性ＲＡＭ（ＲＲＡＭ：シャープ株式会社の登録商標）構造及びメモリデバイス等を加工するためのＣＭＯＳプロセスに関し、集積回路で一般なＰｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）薄膜の化学機械研磨（ｃｈｅｍｉｃａｌｌｙ  ｍｅｃｈａｎｉｃａｌｌｙ  ｐｏｌｉｓｈ、ＣＭＰ）に関する。
【背景技術】
【０００２】
ＰＣＭＯのような巨大磁気抵抗（Ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ、ＣＭＲ）物質は、電気パルスを加えると抵抗状態が変化することが知られている。数ナノ秒の短電気パルスを印加することによるＰＣＭＯ金属酸化物薄膜の可逆抵抗スイッチ特性は、非特許文献１、及び、特許文献１（「薄膜抵抗体で用いられるペロブスカイト物質の特性をスイッチングさせるための方法」としてＬｉｕ等に対し２００１年３月２０日特許付与）に開示されている。更に、この分野での研究として特許文献２（「非結晶質ペロブスカイトユニポーラプログラマブルメモリにおいて電気パルスによって誘導される可逆抵抗変化のための装置及び方法」としてＺｈｕａｎｇ等に対し２００４年６月６日特許付与）が開示されている。
【０００３】
【特許文献１】米国特許第６，２０４，１３９Ｂ１号明細書
【特許文献２】米国特許第６，７５９，２４９号明細書
【非特許文献１】Ｌｉｕ等、「Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｅｆｆｅｃｔ  ｉｎ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｆｉｌｍｓ」、Ｖｏｌ．７６、Ｎｏ．１９、２７４９〜２７５１頁（２０００年）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不揮発性抵抗性ランダムアクセスメモリ（ＲＲＡＭ：シャープ株式会社の登録商標）装置への上述のタイプのＣＭＲ物質の利用には多くの利点がある。しかしながら、ＣＭＯＳ集積回路における商業的に実現可能なＣＭＲ膜の集積は、まだ成功裏には成し遂げられていない。
【０００５】
本発明の目的は、ＣＭＯＳ集積回路にＣＭＲ層を提供することにある。更には、本発明の目的は、商業的に実現可能な方法でＣＭＲ層等を提供することにある。また、本発明の他の目的は、製造工程にＣＭＲ層のＣＭＰを含むＣＭＯＳ集積回路中にＣＭＲ層を製造する方法を提供することにある。
【課題を解決するための手段】
【０００６】
ＣＭＲ層をパターニングするためにＣＭＰ（化学機械研磨）を用いてＣＭＯＳデバイスにおけるＣＭＲ層を形成する形成方法であって、シリコン基板中に下部電極を形成することを含む前記シリコン基板を準備する工程と、前記シリコン基板上にＳｉＮＸ層を堆積する工程と、前記下部電極上にダマシントレンチを形成するために前記ＳｉＮＸ層をパターニングしエッチングする工程と、前記ＳｉＮＸ層及び前記ダマシントレンチ上にＣＭＲ物質層を堆積する工程と、ＣＭＰによって前記ＳｉＮＸ層を覆う前記ＣＭＲ物質層を除去し、前記ダマシントレンチ中に前記ＣＭＲ物質層を残す工程と、ＣＭＯＳ構造を完成させる工程とから構成される。
【０００７】
課題を解決するための手段の欄で示した記載によって、発明の特徴の可及的速やかな理解が提供される。更に、発明の十分な理解は、下記に詳述された図面と発明を実施するための最良の形態を参照することによって得られる。
【発明を実施するための最良の形態】
【０００８】
本発明方法では、ＣＭＯＳ回路中にＰｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）のような巨大磁気抵抗（ＣＭＲ）膜をパターニングするための商業的に実現可能なアプローチとして、ダマシン構造が構成され、該ダマシン構造におけるＣＭＰの使用について説明する。ＩＬＤ１３００及びＳＴＳ１０００Ｂ／ＳＴＳ１０００Ａ（５：１の混合比）のような、いくつかの商業的に実現可能なＣＭＰ研磨剤がＰＣＭＯ薄膜を研磨するために用いられている。本発明の好ましい実施形態では、一般的にＳｉＯ２を研磨するために用いられる、蒸留水を用いて１：１の比で希釈されたＮＨ４ＯＨ添加シリカ、例えば、ＩＬＤ１３００が、ＣＭＲ膜を研磨するために用いられる。
【０００９】
スピンコートまたはスパッタリングによって堆積されたＰＣＭＯ薄膜のＣＭＰ速度は、特にＰＣＭＯ膜がスパッタリングによって堆積されるときは、４エチルオルトケイ酸塩酸化物（ｏｘａｎｅ）（ＴＥＯＳ）のＣＭＰ速度より遅いけれども、プロセスの必要性を満足する程度に十分高い。酸化物のＣＭＰ速度はより速いため、ＣＭＲ物質とＳｉＯ２膜との間のＣＭＰの選択性は良くない。これは、ＣＭＲ膜のＣＭＰが、ＴＥＯＳ膜の下で止まることなく、結果としてＣＭＲ膜を余分に研磨し、ＣＭＲの厚さを制御することを困難にしていることを意味している。ＰＣＭＯが化学機械研磨される場合は、ＳｉＯ２膜は、ＰＣＭＯを成長させるための下地物質として用いることはできない。しかしながら、ＳｉＮＸ膜は、ＰＣＭＯのＣＭＰ速度のたったの約３分の１のＣＭＰ速度をもち、これはＳｉＯ２のＣＭＰ速度より非常に遅い。
【００１０】
図１、図２〜図５を参照して、本発明方法を説明する。本発明方法の概要（矢符１０）が図１に示されている。本発明方法の初期の工程においては、最終的にＰＣＭＯ構造を含むこととなるダマシントレンチが形成される。図２は、シリコン基板１２の準備工程（＃１２）後の形成状態を示している。シリコン基板１２の準備工程（＃１２）において、シリコン基板１２中へのウェル構造形成、素子分離構造、ゲートスタックの形成、及び、下部電極１４の準備を行う。また、本発明方法を適用する前に、シリコン基板１２上に他のＣＭＯＳ構造が形成される。ＳｉＮＸ層１６は、シリコン基板１２及び下部電極１４を覆うように堆積される（工程＃１６）。
【００１１】
図３に示すように、ＳｉＮＸ層１６は、パターニング及びエッチングされ、結果としてダマシントレンチ１８が形成される（工程＃１８）。ダマシントレンチ１８の深さは、トレンチ内に形成されるＣＭＲ層の好ましい厚さと等しくなるように選択され、この深さはは、典型的なＰＣＭＯでは、典型的に約５０ｎｍから２００ｎｍの間である。
【００１２】
図４は、ＣＭＲ薄膜２０の堆積後の構造を示しており、ＣＭＲ薄膜２０はスピンコート若しくはスパッタリングの何れかを用いて堆積される（工程＃２０）。
【００１３】
図５は、本発明方法の最終結果を示しており、ここでは、領域（ＳｉＮＸ層１６とダマシントレンチ１８）上のＣＭＲ層２０を取り除き、ダマシントレンチ１８内にＣＭＲ物質を残すために、ＣＭＲ層を化学機械研磨する（工程＃２２）。引き続き、ＲＲＡＭデバイスが、最新の技術により完成させる（工程＃２３）。
【００１４】
図６は、本発明方法を用いて形成されたほぼ最終のＣＭＯＳ構造を示しており、Ｐ−ウェル２４がシリコン基板１２に形成され、Ｎ＋領域２６、２８が夫々、ソースドレイン活性領域に形成されている。Ｎ＋領域２６上には例えばプラチナのソース下部電極３０がバリア構造体３２内に形成され、一方、バリア構造体３６内に同様に例えばプラチナのゲート下部電極３４が形成され、Ｎ＋領域２８上にはドレイン下部電極１４がバリア構造体３８内に形成される。全ての場合に、バリア構造体は、１または複数のチタン層及びＴｉＮ層で形成される。プラチナ上部電極４０はＣＭＲ層２０を覆うように形成され、チタンキャップ４２が上部電極４０を覆うように形成されている。
【００１５】
図７は、ＩＬＤ１３００研磨剤を用いたときの様々な物質のＣＭＰ速度のグラフを示している。図８は、ＳＴＳ１０００Ｂ／Ａ研磨剤を用いたときの様々な物質のＣＭＰ速度を示しており、これは、ＰＣＭＯ及びＳｉＮＸのＣＭＰ速度が低いことを示している。
【００１６】
本発明方法は、より複雑なドライエッチングプロセス以外の、ＣＭＲ物質をパターニングするための既知の商業的に実現可能な方法のみで構成されている。これによって、ＰＣＭＯＲＲＡＭデバイスの形成のための実現可能な方法が提供される。
【００１７】
以上、ＣＭＯＳ構造中にＣＭＲ層を形成するための商業的に実現可能な方法を説明した。本発明方法は、上述した実施形態に限定されるものではなく、特許請求の範囲の記載で規定される技術的範囲内において、変形及び改良が可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明方法の各工程を示すブロックダイアグラム
【図２】本発明方法の各工程を示す工程図
【図３】本発明方法の各工程を示す工程図
【図４】本発明方法の各工程を示す工程図
【図５】本発明方法の各工程を示す工程図
【図６】本発明方法によって構成されたＲＲＡＭデバイスを示す図
【図７】ＩＬＤ１３００研磨剤を用いた場合の各物質のＣＭＰ速度を示す図
【図８】ＳＴＳ１０００Ｂ／ＳＴＳ１０００Ａ研磨剤を用いた場合の各物質のＣＭＰのレートを示す図
【符号の説明】
【００１９】
１２  シリコン基板
１４  下部電極
１６  ＳｉＮＸ層
１８  ダマシントレンチ
２０  ＣＭＲ層
２４  Ｐ−ウェル
２６  Ｎ＋領域
２８  Ｎ＋領域
３０  ソース下部電極
３２  バリア構造体
３４  ゲート下部電極
３６  バリア構造体
３８  バリア構造体
４０  上部電極
４２  チタンキャップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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