(57)【要約】【課題】NAND型フラッシュメモリの書き込み速度の高速化を実現すること。【解決手段】本発明の不揮発性半導体記憶装置においては、電気的に書き換え可能な複数の不揮発性メモリセルが配列されたメモリセルアレイと、書き込みデータを保持する第１、第２及び第３の回路を有するセンスアンプと、を有する不揮発性半導体記憶装置であって、前記第１の回路は、外部からデータを受信し、前記データを前記第２の回路及び前記第３の回路へ転送し、前記第２の回路及び前記第３の回路は、それぞれ、隣り合う２本のビット線に前記データを転送し、前記隣り合う２本のビット線に接続された前記不揮発性メモリセルのうち選択されたメモリセルには、同時に、前記データが書き込まれる。【選択図】  図５
2006134558.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数の不揮発性メモリセルが配列されたメモリセルアレイと、
書き込みデータを保持する第１、第２及び第３の回路を有するセンスアンプと、
を有する不揮発性半導体記憶装置であって、
前記第１の回路は、外部からデータを受信し、前記データを前記第２の回路及び前記第３の回路へ転送し、
前記第２の回路及び前記第３の回路は、それぞれ、隣り合う２本のビット線に前記データを転送し、
前記隣り合う２本のビット線に接続された前記不揮発性メモリセルのうち選択されたメモリセルには、同時に、前記データが書き込まれることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の回路、第２及び第３の回路は、それぞれ、第１、第２及び第３のデータ・キャッシュ回路であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１、第２及び第３のデータ・キャッシュ回路は、それぞれ、ラッチ回路であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２、第３のデータ・キャッシュ回路は、それぞれ、２つのクロックド・インバータ及び１つのトランジスタを有することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択回路は、複数のトランジスタと前記複数のトランジスタのゲート電極を制御する複数のロジック回路を有し、前記第２、第３のデータ・キャッシュ回路は、それぞれ、前記複数のロジック回路を制御することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に書き換え可能な不揮発性半導体記憶装置に関する。不揮発性半導体記憶装置の中でも、特に、NAND型フラッシュメモリに関する。
【背景技術】
【０００２】
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のNOR型フラッシュメモリと比較して、高集積化、大容量化が期待できるNAND型フラッシュメモリが注目されてきている。
【０００３】
NAND型フラッシュメモリの大容量化に向けて、高集積化のためのチップシュリンクを進めることになるが、チップシュリンクが進むにつれ、ビット線間隔が縮まり、ビット線の隣接容量が大きくなってきている。最近では、隣接ビット線容量はビット線全容量の80%にも及んでいる。今後もフラッシュメモリの大容量化に伴い、益々チップシュリンクが進み、隣接ビット線容量が大きくなって行くと考えられる。
【０００４】
また、NAND型フラッシュメモリにおいては、センスアンプ（S/A）の消費電流を小さくするため、ビット線の電荷を検知する「電圧センス方式」が採用されている。従来の電圧センス方式のNAND型フラッシュメモリにおけるデータのセンス動作は次のとおりである。（１）ビット線にあらかじめ電荷を蓄えておく（プリチャージ）。（２）NANDメモリセルがオンすれば、プリチャージされた電荷がNANDメモリセルを通して抜けるため、ビット線の電位はVSSになる（ディスチャージ）。（３）NANDメモリセルがオンしなければ、プリチャージされた電荷は引き抜かれないため、ビット線の電位はプリチャージした電位が保たれる。この場合、ビット線はフローティングになっている。（４）ディスチャージが終了したタイミングで、ビット線の電圧レベルをセンスアンプで検出することによって、データの読み取りを行う。
【０００５】
近年、チップシュリンクが進み、隣接ビット線容量が大きくなったことにより、上述の（３）の状態（NANDメモリセルがオンしていない状態）にあるフローティング状態のビット線に隣接するビット線において、上述の（２）のビット線のディスチャージがおこなわれた場合、ビット線の隣接容量の影響を受け、フローティングのビット線の電位も下がってしまう、所謂「カップリング」現象が生じる。本来、上述の（３）の状態では、ビット線の電位がプリチャージしたレベルに保たれるはずが、カップリングの影響でビット線の電位が下がってしまい、誤センスを引き起こしてしまうことになる。よって、正確な読み出し動作を行うことができなくなる場合がある。このカップリングの影響による誤センスを回避するために、例えば、以下の特許文献１に開示されているような、最近では隣接するビット線をシールドする手法が採用されている。
【０００６】
この隣接するビット線をシールドする手法（以下、「ビット線シールド法」という。）においては、図１４に示すとおり、１つのセンスアンプ回路（S/A & latch）が２本のビット線によって共有されている。つまり、隣接するビット線を偶数（Even）と奇数（Odd）とに分類し、隣接する偶数と奇数のビット線が１つのセンスアンプを共有している構成を採用している。
【０００７】
このビット線シールド法の読み出し動作においては、偶数本目のビット線のデータを読み出す場合（偶数ページを読み出す場合）には、偶数ビット線用トランスファゲート（BLSe）をオンし、偶数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（BIASo）をオンすることにより、奇数ビット線をBLCRLに接続し接地電位（VSS）にする。この状態で、偶数ビット線にセンスアンプ（S/A）から電位（VDD）をプリチャージすると、奇数ビット線の電位はVSSに保持されたままであるので、偶数ビット線が奇数ビット線から影響を受けることなく、適切にプリチャージが行われる。
【０００８】
一方、奇数ビット線のデータを読み出す場合には、奇数ビット線用トランスファゲート（BLSo）をオンし、奇数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（BIASe）をオンすることにより、偶数ビット線をBLCRLに接続し接地電位（VSS）にする。この状態で、奇数ビット線にセンスアンプ（S/A）から電位（VDD）をプリチャージすると、偶数ビット線の電位はVSSに保持されたままであるので、奇数ビット線が偶数ビット線から影響を受けることなく、適切にプリチャージが行われる。
【０００９】
このように、ビット線シールド法においては、読出し動作時に隣接する非選択ビット線を接地状態にすることにより、隣接するビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
【００１０】
また、データの書き込み動作時（プログラム動作時）においては、書き込みスピードの高速化を図るため、互いに隣接するビット線の影響を受けることが無いため、偶数ビット線及び奇数ビット線を同時に書き込むことが望ましい。
【特許文献１】特開平４−２７６３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、図１４に示すビット線シールド法を用いた従来のNAND型フラッシュメモリにおいては、その回路構成上、偶数ビット線及び奇数ビット線を同時に書き込むことは不可能である。そのため、データの書き込み時においても、偶数ビット線と奇数ビット線とに交互にデータを書き込む必要がある。一方、市場におけるNAND型フラッシュメモリの高速化の要求は高まってきており、偶数ビット線及び奇数ビット線を同時に書き込み、NAND型フラッシュメモリのシステム全体の高速化を実現することが求められている。
【００１２】
そこで、本発明は、上述の問題を鑑みてなされたものであり、書き込み動作時に、偶数ビット線及び奇数ビット線に対してデータを同時に書き込むことができ、システム全体の高速化を実現できる不揮発性半導体記憶装置であるNAND型フラッシュメモリ及びその動作方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の不揮発性半導体記憶装置及びその動作方法においては、センスアンプにおいて、外部からデータを受信し保持する回路と、その回路から転送されたデータを受信し保持する２つの回路を有している。これらの回路は、２本のビット線に前記データを転送し、隣り合う２本のビット線に接続された不揮発性メモリセルのうち選択されたメモリセルには、同時に、前記データが書き込まれる。よって、本発明の不揮発性半導体記憶装置及びその動作方法においては、偶数ビット線及び奇数ビット線において同時にデータの書き込みを行うことができる。
【００１４】
本発明によると、
電気的に書き換え可能な複数の不揮発性メモリセルが配列されたメモリセルアレイと、
書き込みデータを保持する第１、第２及び第３の回路を有するセンスアンプと、
を有する不揮発性半導体記憶装置であって、
前記第１の回路は、外部からデータを受信し、前記データを前記第２の回路及び前記第３の回路へ転送し、
前記第２の回路及び前記第３の回路は、それぞれ、隣り合う２本のビット線に前記データを転送し、
前記隣り合う２本のビット線に接続された前記不揮発性メモリセルのうち選択されたメモリセルには、同時に、前記データが書き込まれることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１５】
本発明の不揮発性半導体記憶装置は、偶数ビット線及び奇数ビット線において同時にデータの書き込みを行うことができる。また、偶数ビット線及び奇数ビット線において同時にデータの書き込みを行った後、偶数ページのベリファイ動作と奇数ページのベリファイ動作とを連続して行うことが可能である。本発明の不揮発性半導体記憶装置は、追加回路による占有面積の増加を極力抑えつつ、不揮発性半導体記憶装置の実効的な書き込み速度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
図１に、本実施形態に係る本発明の不揮発性半導体記憶装置１０の概略構成図を示す。本実施形態に係る本発明の不揮発性半導体記憶装置１０は、メモリセルアレイ１１、カラム制御回路（カラムデコーダ）１２、ロウ制御回路（ロウデコーダ）１３、ソース線制御回路１４、Pウェル制御回路１５、データ入出力バッファ１６、コマンド・インターフェイス１７、ステートマシン１８、センスアンプ１９、選択回路２０を有している。本実施形態に係る本発明の不揮発性半導体記憶装置１０は、外部I/Oパッド２１とデータ及び制御信号（コマンド）の送受信を行う。
【００１７】
本実施形態に係る本発明の不揮発性半導体記憶装置１０においては、外部I/Oパッド２１から、データ及び制御信号がデータ入出力バッファ１６を通してコマンド・インターフェイス１７及びカラム制御回路１２に入力される。ステートマシン１８は、制御信号及びデータに基づき、カラム制御回路１２、ロウ制御回路１３、ソース線制御回路１４及びPウェル制御回路１５を制御する。ステートマシン１８は、カラム制御回路１２及びロウ制御回路１３に対してメモリセルアレイ１１のメモリセルに対するアクセス情報を出力する。カラム制御回路１２及びロウ制御回路１３は、当該アクセス情報及びデータに基づき、センスアンプ１９及び選択回路２０を制御し、メモリセルをアクティブにし、データの読み出し、書き込み、又は消去を行う。メモリセルアレイ１１の各ビット線に接続されたセンスアンプ１９は、ビット線へデータをロードし、またビット線の電位を検出しデータ・キャッシュで保持する。また、カラム制御回路１２によって制御されたセンスアンプ１９によりメモリセルから読み出したデータは、データ入出力バッファ１６を通して外部I/Oパッド２１へ出力される。選択回路２０は、センスアンプを構成する複数のデータ・キャッシュのうち、ビット線に接続するデータ・キャッシュの選択を行う。
【００１８】
次に図２を参照する。図２には、本実施形態に係る本発明の不揮発性半導体記憶装置１０のメモリセルアレイ１１、センスアンプ１９及び選択回路２０の概略構成図が示されている。本実施形態においては、メモリセルアレイ１１は、２ｎ個のメモリセル２３（Memory Cell）を有するメモリブロックをｍ個有している。図２においては、メモリブロックiとメモリブロック（i+1）とが代表的に示されている。メモリセル２３は、それぞれ、ビット線BLe0、BLo0、BLe1、BLo1、BLe2、BLo2、・・・、BLe(n-1)、BLo(n-1)に接続されている。また、センスアンプ１９は、ｎ個のセンスアンプ（S/A0〜S/A(n-1)）を有している。選択回路２０は、ｎ個の選択回路（SC0、SC1、・・・、SC(n-1)）を有している。１本の偶数ビット線と１本の奇数ビット線とが対になり、１つのセンスアンプ（S/A）及び１つの選択回路（SC）を共有している。また、本発明の不揮発性半導体記憶装置１０においては、メモリセルアレイ１１の各ビット線の一端はフローティングとなっている。なお、メモリセル２３は、図４（Ａ）に示すとおり、ソース／ドレイン２３ｃ及び２３ｄ、チャネル形成領域２３ｅを有し、電荷蓄積層２３ａと制御ゲート２３ｂが積層された構造を含んでいる。
【００１９】
図３には、メモリセルアレイ１１のメモリセル２３の回路構成が示されている。ここでは、メモリセルアレイを構成するメモリセルブロックのうち、メモリブロックiとメモリブロック（i+1）が示されているが、他のメモリブロックの回路構成も同様である。
【００２０】
メモリセル２３は、それぞれ、３つのメモリトランジスタMTr並びに２つの選択ゲートトランジスタSTr1及びSTr2を有している。また、メモリブロックiを構成するメモリセル２３とメモリブロック（i+1）を構成するメモリセル２３とは、ソース線（C-source）を共通にしている。なお、本実施形態においては、NANDメモリセルのストリング長を４（ＷＬ０〜ＷＬ３）としているが、ストリング長は１６、３２等でも構わない。また、ページ長（ビット線数２ｎ）は、偶数ビット線及び奇数ビット線合わせて２kByteとした。また、メモリブロック数（ｍ）は１０２４とした。なお、本実施形態に係る本発明の不揮発性半導体記憶装置１０のメモリブロック数、NANDメモリセルのストリング長及びページ長は、本実施形態の数に限定されるわけではなく、所望の記憶容量に応じて適時変更すればよい。また、選択ゲートトランジスタの数も、これに限定されるわけではない。
【００２１】
次に図４（Ｂ）を参照する。図４（Ｂ）には、本実施形態に係るセンスアンプ１９のセンスアンプS/A0の概略構成図が示されている。なお、センスアンプ１９のセンスアンプSA1〜SA(n-1)についても、センスアンプS/A0と同様の構成を有している。図４（Ｂ）に示すとおり、センスアンプS/A0は、プライマリ・データ・キャッシュ（Primary Data Cache：PDC）３０、セカンダリ・データ・キャッシュ（Secondary Data Cache：SDC）３１、ABLデータ・キャッシュ（ABL Data Cache：ADC）３２、ダイナミック・データ・キャッシュ（Dynamic Data Cache：DDC）３３及びテンポラリ・データ・キャッシュ（Temporary Data Cache：TDC）３４を有している。なお、ダイナミック・データ・キャッシュ３３及びテンポラリ・データ・キャッシュ３４は、必要に応じて設けるようにすればよい。また、ダイナミック・データ・キャッシュ３３は、ビット線にVDD（高電位）とVSS（低電位）の中間電位（VQPW）を書き込むためのデータを保持するキャッシュとしても用いることができる。
【００２２】
次に図５を参照する。図５には、本実施形態のセンスアンプ１９及び選択回路２０の回路構成が示されている。なお、図５には、図面の都合上、偶数ビット線BLe0及び奇数ビット線BLo0に接続されているセンスアンプSA0及び選択回路SC0が代表的に示されているが、他のセンスアンプSA1〜SA(n-1)及び選択回路SC1〜SC(n-1)についても同様の回路構成である。
【００２３】
センスアンプS/A0が、プライマリ・データ・キャッシュ（PDC）３０、セカンダリ・データ・キャッシュ（SDC）３１、ABLデータ・キャッシュ（ADC）３２、ダイナミック・データ・キャッシュ（DDC）３３及びテンポラリ・データ・キャッシュ（TDC）３４を有しているのは前述のとおりである。本実施形態においては、プライマリ・データ・キャッシュ３０は、クロックド・インバータCLI1及びCLI2並びにNチャネル型トランジスタNMOS5を有している。セカンダリ・データ・キャッシュ３１は、クロックド・インバータCLI3及びCLI4並びにNチャネル型トランジスタNMOS6及びNMOS7を有している。ABLデータ・キャッシュ３２は、クロックド・インバータCLI5及びCLI6並びにNチャネル型トランジスタNMOS8を有している。ダイナミック・データ・キャッシュ３３は、Nチャネル型トランジスタNMOS4及びNMOS9を有している。また、テンポラリ・データ・キャッシュ３４は、容量Cを有している。なお、プライマリ・データ・キャッシュ３０、セカンダリ・データ・キャッシュ３１、ABLデータ・キャッシュ３２、ダイナミック・データ・キャッシュ３３及びテンポラリ・データ・キャッシュ３４の回路構成は、図５に示すものに限定されるわけではなく、他の回路構成を採用することもできる。
【００２４】
また、センスアンプS/A0は、これらのデータ・キャッシュにおけるデータの入出力を制御するためのNチャネル型トランジスタNMOS11〜NMOS20を有している。なお、本実施形態においては、Nチャネル型トランジスタNMOS5〜NMOS20を用いたが、Pチャネルトランジスタを用いてこれらのデータ・キャッシュにおけるデータの入出力を制御するようにしてもよい。
【００２５】
本発明の不揮発性半導体記憶装置１０は、センスアンプS/A0にABLデータ・キャッシュ３２を備えていることを特徴の一つとしている。なお、ABLデータ・キャッシュ３２は、データを一時的にラッチしておくものであり、プライマリ・データ・キャッシュ３０、セカンダリ・データ・キャッシュ３１と比較して、サイズが小さなものでも良い。そのため、従来のセンスアンプにABLデータ・キャッシュ３２を追加しても、占有面積の増加はほとんどない。
【００２６】
また、選択回路SC0は、AND回路AND1〜AND４並びにNチャネル型トランジスタNMOS0〜NMOS3、NMOS22及びNMOS23を有している。なお、選択回路SC0は、センスアンプS/A0からのデータをビット線BLe0及びBLo0へ転送する機能を有しているものであれば、図５に示す回路以外のものを用いても良い。
【００２７】
次に、本実施形態に係る不揮発性半導体記憶装置１０のデータの書き込み動作（プログラム動作）について説明する。まず、書き込みデータはデータ線IO及びIOnによってセカンダリ・データ・キャッシュ（SDC）３１へ転送される。データはシリアルに転送されてくるので、カラム制御回路１２によって偶数ページ（Even page）のデータであるのか奇数ページ（Odd page）のデータであるのかを判断し、偶数ページ（Even page）のデータである場合は、BLC1に“High”を入力しNMOS13をオンし、プライマリ・データ・キャッシュ（PDC）３０及びダイナミック・データ・キャッシュ（DDC）３３へデータを転送し、奇数ページ（Odd page）のデータである場合は、ABLデータ・キャッシュ（ADC）３２へデータを転送する。次に、プライマリ・データ・キャッシュ（PDC）３０又はABLデータ・キャッシュ（ADC）３２に保持されているデータをビット線BLe0又はBLo0へ転送する。このとき、データが“0（Low）”であれば、VSSを転送し、データが“1（High）”であればVDDを転送する（プリチャージ）。ここでは、プライマリ・データ・キャッシュ（PDC）３０に保持されているデータをBLe0へ、ABLデータ・キャッシュ（ADC）３２に保持されているデータをBLo0へ転送することになる。
【００２８】
ここで、プライマリ・データ・キャッシュ（PDC）３０又はABLデータ・キャッシュ（ADC）３２に保持されているデータをビット線BLe0又はBLo0へ転送する動作について詳述する。最初に、BLSe、BLSo、BIASe、BIASoを全て”High”にし、BLCRLをVDDにする。このとき、（１）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“Low”の場合は、ノードN1nが“High”となり、NMOS0がオフし且つNMOS2がオンする。ここで、BLC1とBLCLAMPに“High”を入力しNMOS10及びNMOS13をオンすることにより、偶数ビット線BLe0に“Low（本実施形態においてはVSS）”が転送される。一方、（２）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“High”の場合は、ノードN1nが“Low”となり、NMOS0がオンし且つNMOS2がオフする。このとき、BLCRLの電位はVDDであるので、偶数ビット線BLe0にVDDが入力され、プリチャージされる。
【００２９】
また、（３）ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”の場合、ノードN3nは”High“となり、NMOS1がオフし且つNMOS3がオンする。ここでEVENに”High“を入力しNMOS23をオンすることにより、奇数ビット線BLo0にABLデータ・キャッシュ（ADC）３２から直接”Low（VSS）“を転送する。一方、（４）ノードN3が”High“の場合は、ノードN3nは”Low“となり、NMOS1がオンし、NMOS3はオフする。このとき、BLCRLの電位はVDDであるので、奇数ビット線BLo0にVDDが入力され、プリチャージされる。
【００３０】
以上の動作が、偶数及び奇数の全てのビット線について行われることになる。その後、データを書き込むメモリセルが接続されたワード線WLに書き込み電圧（Vpgm）を印加することによって、全ての偶数ビット線及び奇数ビット線に接続された１ページ上の全てのメモリセルに対して同時にデータの書き込みを行うことができ、書き込みスピードを向上させることができる。
【００３１】
次に、データの書き込みを行ったときのベリファイ動作（Verify動作）について図６〜図１０を参照しながら説明する。本実施形態に係る本発明の不揮発性半導体記憶装置１０は、電圧センス方式を採用しているので、互いに隣接するビット線同士のカップリングによる影響が大きく、全ビット線を同時に読み出すことができないため、偶数ページ、奇数ページ毎に連続してベリファイ動作を行う。なお、プログラム動作直後には、プライマリ・データ・キャッシュ（PDC）３０及びABLデータ・キャッシュ（ADC）３２には書き込みデータが保持されている。また、セカンダリ・データ・キャッシュ（SDC）３１は、キャッシュ動作（次回の書き込みデータを保持する動作）のために、データを開放しておく必要がある。
【００３２】
最初に、偶数ページのベリファイ動作を行う。この偶数ページのベリファイ動作のタイミングチャートを図６に示す。なお、図６には、偶数ビット線BLe0及び奇数ビット線BLo0並びにそれらに接続された選択回路SC0及びセンスアンプS/A0におけるタイミングチャートを示したが、他のビット線におけるベリファイ動作のタイミングチャートも図６に示すものと同様である。
【００３３】
図６における期間RCLKを参照する。偶数ページのベリファイ動作時には、全ての奇数ビット線BLo0〜BLo(n-1)をビット線シールドのためにVSSへ接地しておく必要がある。そのため、BLCRLを0V（VSS）にする。ここで、BIASo、BLSo及びEVENに“High”を入力することにより、（１）ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”の場合は、ノードN3nが“High”となり、NMOS1がオフし且つNMOS3がオンすることにより、ノードN3のデータ“Low”が奇数ビット線BLo0へ転送される。一方、（２）ABLデータ・キャッシュ（ADC）３２のノードN3が“High”の場合は、ノードN3nが“Low”となり、NMOS1がオンし且つNMOS3がオフすることにより、BLCRLからBLo0へVSSが転送される。この結果、ABLデータ・キャッシュ（ADC）３２に保持されているデータに関わらず、奇数ビット線BLo0にVSSを転送し、ビット線シールドを実現することができる。
【００３４】
次に、偶数ビット線BLe0には、プリチャージを行う必要がある。また、プライマリ・データ・キャッシュ（PDC）３０には書き込みデータが保持されている。ここでBIASe及びBLSeを“High”にする。このとき、（１）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“High”の場合は、非書き込みに該当し、NMOS0がオンし且つNMOS2がオフする。そのため、偶数ビット線BLe0にはVSSがチャージされる。この場合、非書き込みに該当するので、ビット線BLe0の電位をセンスする必要はなく、プリチャージを必要としないので問題はない。一方、（２）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“Low”の場合は、NMOS0がオフし、NMOS2がオンする。このとき、VPREをVDDに、且つBLPRE及びBLCLAMPに“High”を入力しNMOS10及びNMOS11をオンすることによって、偶数ビット線BLe0をVDDにプリチャージすることができる。その後、該当するメモリセル２３のセレクトゲート（SGS）を“High”にしたときの偶数ビット線BLe0の電位の変化をセンスすることによって、メモリセルのデータを判別することができる。
【００３５】
次に、図６における期間SCLKの動作いついて説明する。図６における期間EXCLK1のタイミングにおいて、図７に示す動作を行うことによって、順次、ダイナミック・データ・キャッシュ（DDC）３３に保持されているデータをテンポラリ・データ・キャッシュ（TDC）３４へ転送し、プライマリ・データ・キャッシュ（PDC）３０に保持されているノードN1のデータをダイナミック・データ・キャッシュ（DDC）３３へ転送し、テンポラリ・データ・キャッシュ（TDC）３４に保持されているデータをプライマリ・データ・キャッシュ（PDC）３０のノードN1へ転送する。
【００３６】
その後、VPREにVDDを印加し、BLPREに“High(Vsg)”を入力しNMOS11をオンすることによって、テンポラリ・データ・キャッシュ（TDC）３４をVDDでプリチャージする。続いて、BLCLAMPに“High”を入力しNMOS10をオンすることによって偶数ビット線BLe0のセンスを行う。この瞬間の偶数ビット線BLe0の電位によって、テンポラリ・データ・キャッシュ（TDC）３４はディスチャージされるか、又はVDDにチャージされた状態を保持する。
【００３７】
続いて、図６における期間EXCLK2のタイミングにおいて、図７に示す動作を再度行う。書き込みを行ったメモリセル（プライマリ・データ・キャッシュ（PDC）３０のノードN1が“Low”）に関しては、ダイナミック・データ・キャッシュ（DDC）３３に“Low”が保持されているので、NMOS4はオンせず、テンポラリ・データ・キャッシュ（TDC）３４に保持されているデータをプライマリ・データ・キャッシュ（PDC）３０のノードN1に取り込むことになる。この結果、（１）テンポラリ・データ・キャッシュ（TDC）３４が“Low”を保持しているときは、データの書き込みが不十分であるので、次のプログラム動作で再びデータ書き込みを行う。一方、（２）テンポラリ・データ・キャッシュ（TDC）３４が“High”を保持しているときは、データの書き込みが完了しているので、次のプログラム動作ではデータの書き込みを行わない。なお、既にデータが書き込まれた、又は非書き込みのメモリセル（プライマリ・データ・キャッシュ（PDC）３０のノードN1が“High”）においては、ダイナミック・データ・キャッシュ（DDC）３３に“High”が保持されているので、NMOS4がオンし、またVREGにVDDが印加されており、REGに“High”が入力されてNMOS12がオンしているので、テンポラリ・データ・キャッシュ（TDC）３４が自動的にVDDにチャージされる。これにより、プライマリ・データ・キャッシュ（PDC）３０のノードN1に再び“High”が入力され、次回のプログラムにおいても、該当するメモリセルは非書き込みとなる。なお、期間SCLK後の期間は、ビット線に中間電位（QPW）を書き込む必要がある場合、必要となってくる。
【００３８】
引き続き奇数ページのベリファイ動作を行う。このときのタイミングチャートを図８に示す。なお、図８には、偶数ビット線BLe0及び奇数ビット線BLo0並びにそれらに接続された選択回路SC0及びセンスアンプS/A0におけるタイミングチャートを示したが、他のビット線におけるベリファイ動作のタイミングチャートも図８に示すものと同様である。
【００３９】
図８における期間RCLKを参照する。まず、奇数ビット線BLo0のプリチャージを行う。BLCRLは０V（VSS）としておく。最初にODD、BIASo及びBLSoに“High”を入力する。（１）ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”の場合は、ノードN3nが“High”となり、NMOS3がオンする。このとき、VPREをVDDに、且つBLPRE及びBLCLAMPに“High”を入力しNMOS10及びNMOS11をオンすることによって、奇数ビット線BLo0をVDDにプリチャージすることができる。一方、（２）ABLデータ・キャッシュ（ADC）３２のノードN3が“High”の場合は、ノードN3nが“Low”となり、NMOS1がオンし、BLCRLから奇数ビット線BLo0へVSSが転送される。このとき、メモリセルは非書き込みに該当するので、センスをする必要がないのでプリチャージをしなくても問題はない。
【００４０】
また、奇数ビット線BLo0のベリファイ動作についても、偶数ビット線BLe0と同様に、プライマリ・データ・キャッシュ（PDC）３０を用いて行うようにするため、プライマリ・データ・キャッシュ（PDC）３０とABLデータ・キャッシュ（ADC）３２のデータを入れ替える必要がある。そこで、図８における期間EXCLK1において、図９に示す動作を行うことによって、プライマリ・データ・キャッシュ（PDC）３０とABLデータ・キャッシュ（ADC）３２のデータを入れ替える。
【００４１】
まず、DTGに“High”を入力しNMOS9をオンし、プライマリ・データ・キャッシュ（PDC）３０のノードN1のデータをダイナミック・データ・キャッシュ（DDC）３３へ転送する。次に、BLC1及びBLC3に“High”を入力しNMOS13及びNMOS14をオンすることにより、ABLデータ・キャッシュ（ADC）３２のノードN3のデータをプライマリ・データ・キャッシュ（PDC）３０のノードN1へ転送する。最後に、ダイナミック・データ・キャッシュ（DDC）３３のデータをABLデータ・キャッシュ（ADC）３２のノードN3へ転送し、プライマリ・データ・キャッシュ（PDC）３０とABLデータ・キャッシュ（ADC）３２のデータの入れ替えが完了する。
【００４２】
また、ビット線シールドを行うために、偶数ビット線BLe0をVSSへ接地しておく必要がある。しかし、プライマリ・データ・キャッシュ（PDC）３０のデータはABLデータ・キャッシュ（ADC）３２の書き込みデータとなっているので、上述の偶数ビット線のベリファイ動作時における奇数ビット線BLo0のシールドのときと同様の方法を行うことができない。そこで、ODDに“High”を入力しておき、NMOS0をオンすることにより、BLCRLからVSSを転送する。その後、該当するメモリセルのセレクトゲート（SGS）を“High”にしたときの奇数ビット線BLo0の電位の変化をセンスすることによって、メモリセルのデータを判別することができる。但し、このときABLデータ・キャッシュ（ADC）３２には偶数ページのデータが保持されているので、そのデータ次第で、データを書き込んでいる奇数ビット線BLo0に接続されたNMOS3がオンしない場合もあり、奇数ビット線BLo0のセンスができない場合もある。
【００４３】
そこで、上記を考慮した奇数ページのセンスについて説明する。図８における期間EXCLK1の終了後、VPREにVSSを印加し、BLPREに“High”を入力しNMOS11をオンすることによってテンポラリ・データ・キャッシュ（TDC）３４をディスチャージする。次に、期間SCLKの期間EXCLK2において、再度図９に示す動作を行うことにより、順次、プライマリ・データ・キャッシュ（PDC）３０に保持されているデータをダイナミック・データ・キャッシュ（DDC）３３へ転送し、ABLデータ・キャッシュ（ADC）３２に保持されているノードN3のデータをプライマリ・データ・キャッシュ（PDC）３０へ転送し、ダイナミック・データ・キャッシュ（DDC）３３に保持されているデータをABLデータ・キャッシュ（ADC）３２のノードN3へ転送する。こうすることにより、偶数ページのデータがプライマリ・データ・キャッシュ（PDC）３０に戻り、奇数ページのデータがABLデータ・キャッシュ（ADC）３２に戻ることになる。奇数ページのデータがABLデータ・キャッシュ（ADC）３２に戻ることにより、センスしたい奇数ビット線BLo0に接続されたNMOS3がオンする。
【００４４】
その後、VPREにVDDを印加し、BLPREに“High”を入力しNMOS11をオンすることにより、テンポラリ・データ・キャッシュ（TDC）３４をVDDでプリチャージする。そして、BLCLAMPに“High”を入力しNMOS10をオンすることによって奇数ビット線BLo0のセンスを行う。このときの奇数ビット線BLo0の電位により、テンポラリ・データ・キャッシュ（TDC）３４がディスチャージされるか、又はVDDにチャージされた状態を保持する。続いて、図８における期間EXCLK3において、図１０の動作を行う。書き込みを行ったメモリセル（ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”）に関しては、ダイナミック・データ・キャッシュ（DDC）３３に“Low”が保持されているので、NMOS4はオンせず、テンポラリ・データ・キャッシュ（TDC）３４に保持されているデータをABLデータ・キャッシュ（ADC）３２のノードN3に取り込むことになる。この結果、（１）ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”を保持しているときは、データの書き込みが不十分であるので、次のプログラム動作で再びデータの書き込みを行う。一方、（２）ABLデータ・キャッシュ（ADC）３２のノードN3が“High”のときは、データの書き込みが完了しているので、次のプログラム動作ではデータお書き込みを行わない。なお、もともと非書き込みのメモリセル（ABLデータ・キャッシュ（ADC）３２のノードN3が“High”）においては、ダイナミック・データ・キャッシュ（DDC）３３に“High”が保持されているので、NMOS4がオンし、またVREGにはVDDが印加され、REGに“High”が入力されNMOS12がオンするので、テンポラリ・データ・キャッシュ（TDC）３４が自動的にVDDにチャージされる。これにより、ABLデータ・キャッシュ（ADC）３２のノードN3に、再び“High”が入力され、次回のプログラムにおいても、該当するメモリセルは非書き込みとなる。
【００４５】
なお、本実施形態においては、ダイナミック・データ・キャッシュ（DDC）３３は、プライマリ・データ・キャッシュ（PDC）３０に接続するようにしたが、ダイナミック・データ・キャッシュ（DC）３３をABLデータ・キャッシュ（ADC）３２に接続するようにしても構わない。また、ダイナミック・データ・キャッシュ（DDC）３３をプライマリ・データ・キャッシュ（PDC）３０、ABLデータ・キャッシュ（ADC）３２の双方に1つずつ持っても構わない。これにより、QPWなどの動作も可能となる。
【００４６】
上述したとおり、本実施形態に係る本発明の不揮発性半導体記憶装置１０においては、偶数ビット線及び奇数ビット線において同時にデータの書き込みを行った後、偶数ページのベリファイ動作と奇数ページのベリファイ動作とを連続して行うことが可能である。本実施形態に係る本発明の不揮発性半導体記憶装置１０は、追加回路による占有面積の増加を極力抑えつつ、不揮発性半導体記憶装置の実効的な書き込み速度を向上させることができる。
【実施例１】
【００４７】
次に、本発明の不揮発性半導体記憶装置の別の例について説明する。本実施例に係る本発明の不揮発性半導体記憶装置は、上述の実施形態で説明した不揮発性半導体記憶装置１０において、センスアンプ１９及び選択回路２０の回路構成を変更したものである。
【００４８】
図１１に本実施例に係る本発明の不揮発性半導体記憶装置１０のセンスアンプ１９及び選択回路２０の回路構成が示されている。なお、図１１には、図面の都合上、偶数ビット線BLe0及び奇数ビット線BLo0に接続されているセンスアンプSA0及び選択回路SC0が代表的に示されているが、他のセンスアンプSA1〜SA(n-1)及び選択回路SC1〜SC(n-1)についても同様の回路構成である。また、不揮発性半導体記憶装置１０を構成する他の回路は、上述の実施形態で説明したものと同様であるので、ここでは改めて説明しない。
【００４９】
本実施例の選択回路SC0は、上述の実施形態で説明した図５に示す選択回路SC0において、一部のNチャネル型トランジスタをPチャネル型トランジスタに変更し、全体の素子数を減少させている。本実施例の選択回路SC0は、Nチャネル型トランジスタ（NMOS0〜NMOS3、NMOS22〜NMOS25）、Pチャネル型トランジスタ（PMOS0、PMOS1）、並びに容量C2を有している。なお、センスアンプS/A0の回路構成については、図５で説明したものと同様であるので、ここでは改めて説明しない。
【００５０】
ここで、本実施例に係る本発明の不揮発性半導体記憶装置１０のデータの書き込み動作（プログラム動作）について説明する。まず、書き込みデータをプライマリ・データ・キャッシュ（PDC）３０及びABLデータ・キャッシュ（ADC）３２へ転送する。次に、プライマリ・データ・キャッシュ（PDC）３０及びABLデータ・キャッシュ（ADC）３２に保持されえいるデータをビット線BLe0又はBLo0へ転送する。このとき、データ“0（Low）”を書き込む場合はVSSを転送し、データ“1（High）”を書き込む場合はVDDを転送し、プリチャージを行う。ここでも、上述の実施形態と同様、プライマリ・データ・キャッシュ（PDC）３０のデータを偶数ビット線BLe0へ、ABLデータ・キャッシュ（ADC）３２のデータを奇数ビット線BLo0へ転送することになる。
【００５１】
ここで、プライマリ・データ・キャッシュ（PDC）３０又はABLデータ・キャッシュ（ADC）３２に保持されているデータをビット線BLe0又はBLo0へ転送する動作について詳述する。最初に、BLSe及びBLSoを“High”にする。また、BLCRLをVDDにする。このとき、（１）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“Low”の場合は、ノードN1nが“High”となり、NMOS0がオンし、PMOS0がオフする。ここで、VPREにVSSを印加し、BLPREに“High”を入力してNMOS11をオンすることによって、偶数ビット線BLe0に“Low（本実施例においてはVSS）”を転送することができる。一方、（２）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“High”の場合は、ノードN1nが“Low”となり、PMOS0がオンする。このとき、BLCRLの電位はVDDとなっているので、偶数ビット線BLe0にVDDが入力され、プリチャージされる。
【００５２】
また、（３）ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”の場合、ノードN3nが“High”となり、NMOS1がオンし且つPMOS1がオフする。このとき、VPREにVSSを印加し、BLPREに“High”を入力してNMOS11をオンすることによって、奇数ビット線BLo0にVSSを転送できる。一方、（４）ABLデータ・キャッシュ（ADC）３２のノードN3が“High”の場合、ノードN3nが“Low”となり、PMOS1がオンする。このとき、BLCRLの電位はVDDとなっているので、奇数ビット線BLo0にVDDが入力され、プリチャージされる。
【００５３】
以上の動作が、偶数及び奇数の全てのビット線について行われることになる。その後、データを書き込むメモリセルが接続されたワード線WLに書き込み電圧（Vpgm）を印加することによって、全ての偶数ビット線及び奇数ビット線に接続された1ページ上の全てのメモリセルに対して同時に書き込みを行うことができ、書き込みスピードを向上させることができる。
【００５４】
次に、データの書き込みを行ったときのベリファイ動作について説明する。既に述べたとおり、本実施例に係る本発明の不揮発性半導体記憶装置１０は、電圧センス方式を採用しているので、互いに隣接するビット線同士のカップリングによる影響が大きく、全ビット線を同時に読み出すことができないため、偶数ページ、奇数ページ毎に連続してベリファイ動作を行う。なお、プログラム動作直後には、プライマリ・データ・キャッシュ（PDC）３０及びABLデータ・キャッシュ（ADC）３２には書き込みデータが保持されている。また、セカンダリ・データ・キャッシュ（SDC）３１は、キャッシュ動作（次回の書き込みデータを保持する動作）のために、データを開放しておく必要がある。
【００５５】
最初に、偶数ページのベリファイ動作を行う。この偶数ページのベリファイ動作のタイミングチャートを図１２に示す。なお、図１２には、偶数ビット線BLe0及び奇数ビット線BLo0並びにそれらに接続された選択回路SC0及びセンスアンプS/A0におけるタイミングチャートを示したが、他のビット線におけるベリファイ動作のタイミングチャートも図１２に示すものと同様である。
【００５６】
図１２における期間RCLKを参照する。偶数ページのベリファイを行うときには、奇数ビット線BLo0〜BLo(n-1)をビット線シールドのためにVSSへ接地しておく必要がある。そのため、BLCRLを0V（VSS）にし、BIASoをオンする。これにより、PMOS1がオンし、奇数ビット線BLo0がVSSとなり、ビット線シールドを実現することができる。
【００５７】
次に、偶数ビット線BLe0には、プリチャージを行う必要がある。また、プライマリ・データ・キャッシュ（PDC）３０には書き込みデータが保持されている。ここで、BLSeを“High”にする。このとき、（１）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“High”の場合は、非書き込みに該当し、ノードN1nが“Low”となり、PMOS0がオンし且つNMOS0がオフする。そのため、偶数ビット線BLe0にはVSSがチャージされる。この場合、非書き込みに該当するので、偶数ビット線BLe0の電位をセンスする必要はなく、プリチャージを必要としないので問題はない。一方、（２）プライマリ・データ・キャッシュ（PDC）３０のノードN1が“Low”の場合は、ノードN1nが“High”となり、PMOS0がオフし且つNMOS0がオンする。このとき、VPREにVDDを印加し、且つBLPRE及びBLCLAMPに“High”を入力しNMOS10及びMOS11をオンすることによって、偶数ビット線BLe0をVDDにプリチャージすることができる。その後、該当するメモリセル２３のセレクトゲート（SGS）を“High”にしたときの偶数ビット線BLe0の電位の変化をセンスすることによって、メモリセルのデータを判別することができる。なお、センスの方法は上述の実施形態で説明した方法と同様であるので、ここでは省略する。
【００５８】
引き続き奇数ページのベリファイ動作を行う。このときのタイミングチャートを図１３に示す。なお、図１３には、偶数ビット線BLe0及び奇数ビット線BLo0並びにそれらに接続された選択回路SC0及びセンスアンプS/A0におけるタイミングチャートを示したが、他のビット線におけるベリファイ動作のタイミングチャートも図１３に示すものと同様である。
【００５９】
図８における期間RCLKを参照する。まず、BLCRLを0V（VSS）にし、BIASeに“High”を入力する。これにより、PMOS0がオンし、偶数ビット線BLe0がVSSになり、ビット線シールドを実現することができる。次に、奇数ビット線BLo0のプリチャージを行う。最初に、BLSoに“High”を入力する。このとき、（１）ABLデータ・キャッシュ（ADC）３２のノードN3が“Low”の場合、ノードN3nが“High”1となり、NMOS1がオンする。このとき、VPREにVDDを印加し、且つBLPRE、BLCLAMP及びODDに“High”を入力しNMOS10、NMOS11及びNMOS22をオンすることによって、奇数ビット線BLo0をVDDにプリチャージすることができる。一方、（２）ABLデータ・キャッシュ（ADC）３２のノードN3が“High”の場合、ノードN3nが“Low”となり、PMOS1がオンし、BLCRLから奇数ビット線BLo0へVSSが転送される。このとき、セルは非書き込みに該当するので、プリチャージをしなくても問題はない。また、BLSoを“Low”としてNMOS3をオフし、C2のようなキャパシター等によってPMOS1とNMOS1のゲート電圧を保持しておく。さらに、奇数ビット線BLo0のベリファイ動作についても、偶数ビット線BLe0と同様に、プライマリ・データ・キャッシュ（PDC）３０を用いて行うようにするため、プライマリ・データ・キャッシュ（PDC）３０のデータとABLデータ・キャッシュ（ADC）３２のデータを入れ替える必要がある。このデータの入れ替えの方法は、上述の実施形態で説明した方法と同様であるので、ここでは改めて説明しない。
【００６０】
その後、該当するメモリセル２３のセレクトゲート（SGS）を“High”にしたときの奇数ビット線BLo0の電位の変化をセンスすることによって、メモリセルのデータを判別することができる。なお、センスの方法は上述の実施形態で説明した方法と同様であるので、ここでは省略する。
【００６１】
なお、本実施例においては、ダイナミック・データ・キャッシュ（DDC）３３は、プライマリ・データ・キャッシュ（PDC）３０に接続するようにしたが、ダイナミック・データ・キャッシュ（DDC）３３をABLデータ・キャッシュ（ADC）３２に接続するようにしても構わない。また、ダイナミック・データ・キャッシュ（DDC）３３をプライマリ・データ・キャッシュ（PDC）３０、ABLデータ・キャッシュ（ADC）３２の双方に1つずつ持っても構わない。これにより、QPWなどの動作も可能となる。
【００６２】
上述したとおり、本実施例に係る本発明の不揮発性半導体記憶装置１０においては、偶数ビット線及び奇数ビット線において同時にデータの書き込みを行った後、偶数ページのベリファイ動作と奇数ページのベリファイ動作とを連続して行うことが可能である。本実施例に係る本発明の不揮発性半導体記憶装置１０は、追加回路による占有面積の増加を極力抑えつつ、不揮発性半導体記憶装置の実効的な書き込み速度を向上させることができる。さらに、本実施例の不揮発性半導体記憶装置においては、ビット線の充放電をデータ・キャッシュから行わずに、全てVPRE、BLCRL、BIASから充放電させて動作させることができるので、それぞれのデータ・キャッシュのサイズを従来より小さくすることができる。
【実施例２】
【００６３】
上述の実施形態及び実施例１で説明した本発明の不揮発性半導体記憶装置１０は、図５及び図１１に示すとおり、ABLデータ・キャッシュ（ADC）３２からデータの書き込みを行う際、非書き込みセルに対するビット線の昇圧電圧のプリチャージをBLCRLから直接行うことができる。これにより、BLCRLを外部電源又は昇圧回路と接続することにより、VDDよりも高い電圧を入れることができる。その結果、非書き込みメモリセルへのチャネルに対してより高い電圧を転送することができ、誤書き込みを抑えることができる。また、図１１に示す例においては、Pチャネル型トランジスタを用いることにより、Nチャネル型トランジスタを用いた場合のように、しきい値分の降圧を避けて電圧を転送することができる。
【００６４】
また、本発明においては、ダイナミック・データ・キャッシュ回路を更に有するようにしてもよい。
【００６５】
また、本発明においては、前記ダイナミック・データ・キャッシュ回路は、前記ビット線に高電位と低電位との中間電位を書き込むためのデータを保持するようにしてもよい。
【００６６】
本発明においては、前記データ・キャッシュ回路を用いて前記データの書き込みを行う際には、直接前記ビット線に昇圧電圧のプリチャージを行うようにしてもよい。
【００６７】
また、本発明においては、容量からなるテンポラリ・データ・キャッシュ回路を更に有するようにしてもよい。
【００６８】
また、本発明においては、前記メモリセルアレイは、２つの選択ゲート間に前記複数のメモリセルが接続された構造を有している。
【００６９】
また、本発明においては、前記メモリセルは、電荷蓄積層と制御ゲートが積層された構造を有している。
【００７０】
また、本発明においては、
電気的に書き換え可能な複数の不揮発性メモリセルが配列されたメモリセルアレイと、
書き込みデータを保持する第１、第２及び第３のラッチ回路を有するセンスアンプと、
前記第２のラッチ回路及び前記第３のラッチ回路から、隣り合う２本のビット線への前記データの転送を制御する選択回路と、
を有する不揮発性半導体記憶装置であって、
前記第１のラッチ回路は、外部からデータを受信し、前記データを前記第２のラッチ回路及び前記第３のラッチ回路へ転送し、
前記第２のラッチ回路及び前記第３のラッチ回路は、それぞれ、前記選択回路を介して前記隣り合う２本のビット線に前記データを転送し、
前記隣り合う２本のビット線に接続された前記不揮発性メモリセルのうち選択されたメモリセルには、同時に、前記データが書き込まれることを特徴とする不揮発性半導体記憶装置が提供される。
【００７１】
また、本発明においては、ダイナミック・データ・キャッシュ回路を更に有するようにしてもよい。
【００７２】
また、本発明においては、
電気的に書き換え可能な複数の不揮発性メモリセルが配列されたメモリセルアレイと、
書き込みデータを保持する第１、第２及び第３の回路を有するセンスアンプと、
を有する不揮発性半導体記憶装置の動作方法であって、
前記第１の回路は、外部からデータを受信し、前記データを前記第２の回路及び前記第３の回路へ転送し、
前記第２の回路及び前記第３の回路は、それぞれ、隣り合う２本のビット線に前記データを転送し、
前記隣り合う２本のビット線に接続された前記不揮発性メモリセルのうち選択されたメモリセルには、同時に、前記データが書き込まれることを特徴とする不揮発性半導体記憶装置の動作方法が提供される。
【００７３】
また、本発明においては、前記第１の回路、第２及び第３の回路は、それぞれ、第１、第２及び第３のデータ・キャッシュ回路であるようにしてもよい。
【００７４】
また、本発明においては、前記第１、第２及び第３のデータ・キャッシュ回路は、それぞれ、ラッチ回路であるようにしてもよい。
【００７５】
また、本発明においては、前記第２、第３のデータ・キャッシュ回路は、それぞれ、２つのクロックド・インバータ及び１つのトランジスタを有するようにしてもよい。
【００７６】
また、本発明においては、前記選択回路は、複数のトランジスタと前記複数のトランジスタのゲート電極を制御する複数のロジック回路を有し、前記第２、第３のデータ・キャッシュ回路は、それぞれ、前記複数のロジック回路を制御するようにしてもよい。
【００７７】
また、本発明においては、ダイナミック・データ・キャッシュ回路を更に有するようにしてもよい。
【００７８】
また、本発明においては、前記データ・キャッシュ回路を用いて前記データの書き込みを行う際には、直接前記ビット線に昇圧電圧のプリチャージを行うようにしてもよい。
【産業上の利用可能性】
【００７９】
本発明の不揮発性半導体記憶装置は、チップ面積を殆ど増大させることなく、書き込み動作の高速化を実現でき、NAND型フラッシュメモリのシステム全体の高速化を実現できる。よって、本発明によると、より安価で、小型、高速且つ大容量の不揮発性半導体記憶装置が実現できる。本発明の不揮発性半導体記憶装置は、コンピュータを始めとし、ディジタルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の不揮発性半導体記憶装置の一実施形態の概略構成図である。
【図２】本発明の不揮発性半導体記憶装置の一実施形態に係るメモリセルアレイ、センスアンプ及び選択回路の概略構成図である。
【図３】本発明の不揮発性半導体記憶装置の一実施形態に係るメモリセルアレイのメモリセルの回路構成図である。
【図４】（Ａ）は、本発明の不揮発性半導体記憶装置の一実施形態に係るメモリセルの断面図であり、（ｂ）は、本発明の不揮発性半導体記憶装置の一実施形態に係るセンスアンプの概略構成図である。
【図５】本発明の不揮発性半導体記憶装置の一実施形態に係るセンスアンプ及び選択回路の回路構成が示されている。
【図６】本発明の不揮発性半導体記憶装置の一実施形態における偶数ページのベリファイ動作のタイミングチャートである。
【図７】本発明の不揮発性半導体記憶装置の一実施形態における偶数ページのベリファイ動作のタイミングチャートである。
【図８】本発明の不揮発性半導体記憶装置の一実施形態における奇数ページのベリファイ動作のタイミングチャートである。
【図９】本発明の不揮発性半導体記憶装置の一実施形態における奇数ページのベリファイ動作のタイミングチャートである。
【図１０】本発明の不揮発性半導体記憶装置の一実施形態における奇数ページのベリファイ動作のタイミングチャートである。
【図１１】本発明の不揮発性半導体記憶装置の一実施例に係るセンスアンプ及び選択回路の回路構成が示されている。
【図１２】本発明の不揮発性半導体記憶装置の一実施例における偶数ページのベリファイ動作のタイミングチャートである。
【図１３】本発明の不揮発性半導体記憶装置の一実施例における奇数ページのベリファイ動作のタイミングチャートである。
【図１４】従来のNAND型フラッシュメモリのメモリセルアレイ及びセンスアンプの概略構成図である。
【符号の説明】
【００８１】
１０  不揮発性半導体記憶装置
１１  メモリセルアレイ
１２  カラム制御回路
１３  ロウ制御回路
１４  ソース線制御回路
１５  Pウェル制御回路
１６  データ入出力バッファ
１７  コマンド・インターフェイス
１８  ステートマシン
１９  センスアンプ
２０  選択回路
２１  外部I/Oパッド
３０  プライマリ・データ・キャッシュ（PDC）
３１  セカンダリ・データ・キャッシュ（SDC）
３３  ダイナミック・データ・キャッシュ（DDC）
３４  テンポラリ・データ・キャッシュ（TDC）
【図１】
2006134558.tif 000003
【図２】
2006134558.tif 000004
【図３】
2006134558.tif 000005
【図４】
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【図５】
2006134558.tif 000007
【図６】
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【図７】
2006134558.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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