(57)【要約】【課題】  シリアルテストパターンを入力するテスト回路において、入力パターンの妥当性を確認と、テスト回路自体の故障検出を可能にする。【解決手段】  半導体集積回路装置のテスト回路は、複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路（１０）と、前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部（４０）とを備える。妥当性判断部は、シリアルテストパターンのシリアル入力方向の妥当性のチェック結果を出力する第１のチェック値設定回路（２０ａ）と、シリアルテストパターンの時間方向の妥当性のチェック結果を出力する第２のチェック値設置回路（２０ｂ）とを含む。【選択図】  図２
2006170963.tif 000002
【特許請求の範囲】
【請求項１】
複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路と、
前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部と
を備えるテスト回路。
【請求項２】
前記妥当性判断部は、
前記シリアルテストパターンのシリアル入力方向の妥当性のチェック結果を出力する第１のチェック値設定回路と、
前記シリアルテストパターンの時間方向の妥当性のチェック結果を出力する第２のチェック値設置回路と
を含むことを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記第１のチェック値設定回路の出力と、第２のチェック値設定回路の出力の論理和をとるＯＲ回路と、
前記論理和と前記シリアルテストパターンとを選択的に外部出力するセレクタと
をさらに備えることを特徴とする請求項２に記載のテスト回路。
【請求項４】
前記スキャンフリップフロップ回路の各々は、
第１クロック信号に同期して、前段から入力される今回のシリアルテストパターンをラッチする第１フリップフロップと、
第２クロック信号に同期して、前回ラッチされたシリアルテストパターンを出力する第２フリップフロップと、
前記第２フリップフロップの出力と、第１の設定チェック値との排他的論理和をとる第１のＥＸＯＲ回路と
をさらに含むことを特徴とする請求項１に記載のテスト回路。
【請求項５】
半導体基板上に形成される機能ブロックと、
複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを前記機能ブロックに供給するスキャンフリップフロップ回路と、
前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記シリアルテストパターンの妥当性をチェックする妥当性判断部と
を備える半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のテスト回路に関し、特にテスト容易化のためのスキャンフリップフロップ回路を含む半導体集積回路装置のテスト回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路装置（ＬＳＩ）の大規模化、複雑化に伴い、回路検証が難しくなってきている。たとえば、ゲート数が２００万〜３００万にもおよぶ論理ＬＳＩでは、何らかのテスト容易化設計を施さないと、検証（故障診断）ができないという状況である。
【０００３】
試験容易化の手法として、ある機能ブロック回路に対して、フリップフロップを鎖状（直列）に接続してシフトレジスタを構成し、シリアルテストパターンを入力して、外部から各フリップフロップの値を制御、観測するスキャンテスト方式が採用されている。
【０００４】
ＬＳＩの機能マクロ等では、外部端子から直接信号を入力することが困難な場合があるが、このようなときも、ＬＳＩ内部でフリップフロップを直列に結線し、シリアルテストパターンを印加することで、機能マクロへ信号を送り込むことができる。
【０００５】
回路の大規模化に伴うテストパターン検証時間の増大を抑えるため、論理回路を複数のブロックに分割して、ブロックごとにテスト入力端子、スキャンフリップフロップ、テスト出力端子を直列に接続するスキャンチェーンを構成する方法も提案されている（たとえば、特許文献１参照）。この方法では、各ブロック内部の検証は、テストパターンをスキャンシフトしてスキャンチェーンの出力を観測するが、ブロック間では、ノーマルモードの外部端子を共用して、並列のスキャンチェーンを形成する。すなわち、複数ブロックで、スキャンテストを並列に実行する。
【０００６】
図１は、スキャンフリップフロップを用いた従来のテスト回路の一例である。図１（ａ）に示すように、第１のフリップフロップ（ＦＦ１）１１１ａ〜１１１ｃが、複数段、直列に接続されている。第１のフリップフロップ（ＦＦ１）の出力は、それぞれ第２のフリップフロップ（ＦＦ２）１１２ａ〜１１２ｃを介して、対応するセレクタ１１３ａ〜１１３ｃに入力される。セレクタ１１３ａ〜１１３ｃの出力は、外部端子から直接アクセスが困難な試験対象回路に接続される。
【０００７】
図１（ｂ）に示すように、シリアル信号１ビットに相当する各段では、前段でラッチされていたシリアルテストデータが、第１のテストクロック（ＣＬＫ１）に同期して、第１のフリップフロップ（ＦＦ１）１１１ａでラッチされる。第２のテストクロック（ＣＬＫ２）に同期して、ＦＦ１でラッチされていたテストパターンデータが、第２のフリップフロップＦＦ２により、試験対象の機能ブロック１３０に出力される。セレクタ１１３は、第２のフリップフロップＦＦ２から出力されるテストパターンと、ユーザロジックからの信号（ＤＩＮ）のいずれかを選択して、機能ブロック１３０へ出力する（ＤＯＵＴ）。
【特許文献１】特開平１０−２９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このようなテスト回路で、任意のパターンを与える場合、ＬＳＩの設計開発者がマニュアル作業で作成したシリアルテストパターンが入力されることになる。入力されるテストパターンは、かならずしもＣＡＤなどのツールで生成されるデータと同一であるとは限らず、テストパターン自体の妥当性が考慮されないまま、機能ブロックの試験が行われる。
【０００９】
また、信号を送り込む試験対象の回路ブロックが常にロジックであるとは限らず、たとえばアナログ回路などの場合、論理シミュレーションによるシリアルテストパターンの妥当性確認が困難となる。
【００１０】
また、実際の半導体装置を用いて試験を行う際に、試験対象となる回路ブロックの故障と、テスト回路の故障とを切り分けることも難しい。
【００１１】
そこで、入力されるテストパターンの妥当性を確認でき、試験回路自体の故障を検出できる半導体集積回路装置のテスト回路の提供を課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明では、半導体集積回路装置のテスト回路を、
（ａ）複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路と、
（ｂ）前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部と
で構成する。
【００１３】
望ましい構成例として、妥当性判断部は、シリアルテストパターンのシリアル入力方向の妥当性のチェック結果を出力する第１のチェック値設定回路と、シリアルテストパターンの時間方向の妥当性のチェック結果を出力する第２のチェック値設置回路とを含む。
【００１４】
望ましい構成例では、第１のチェック値設定回路の出力と、第２のチェック値設定回路の出力の論理和を、シリアルテストパターンのチェック結果として外部に出力する。
【発明の効果】
【００１５】
シリアルテストパターンを入力する半導体集積回路装置テスト回路において、入力されるテストパターンの妥当性を確認することができる。
【００１６】
また、テスト回路自体の故障を検出できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して、本発明の良好な実施形態を説明する。
【００１８】
図２は、本発明の一実施形態に係るＬＳＩテスト回路を示すブロック図、図３は、図２の回路で用いられるスキャンフリップフロップ回路１０を示す図、図４は、図２の回路で用いられるチェック値設定回路２０を示す図である。
【００１９】
ＬＳＩテスト回路は、半導体基板（不図示）上に形成された機能マクロ（ブロック）などの試験対象回路３０を試験するための回路である。ＬＳＩテスト回路は、試験容易化のためのスキャンフリップフロップ回路１０ａ〜１０ｃと、最終段のスキャンフリップフロップ回路に直列に接続される妥当性判断部４０を有する。妥当性判断部は、第２のチェック値設定回路２０ａと、第２のチェック値設定回路２０ｂを含む。スキャンフリップフロップ回路１０ａ〜１０ｃは、直列に接続されてスキャンチェーンを構成し、試験時には、外部から供給されるシリアルテストパターンを試験対象回路３０に供給する。チェック値設定回路２０ａ、２０ｂは、入力されるシリアルテストパターンのシリアル入力方向の妥当性と時間方向の妥当性を、それぞれチェックする。
【００２０】
各スキャンフリップフロップ１０は、ユーザロジックなどの前段の機能ブロックからデータを受け取る第１の入力端子ＤＩＮと、シリアルテストデータ（パターン）を受け取るシリアル入力端子ＨＴＳＩと、第１および第２のクロック入力端子ＣＬＫ１、ＣＬＫ２と、入力されるシリアルテストパターンの妥当性チェックに用いるチェック値を受けとるチェック値入力端子ＣＩ０、ＣＩ１を有する。スキャンチェーンの初段のスキャンフリップフロップ回路１０ａでは、チェック値入力端子ＣＩ０、ＣＩ１に固定のチェック値“０”（ＬＯＷ）が設定されている。
【００２１】
スキャンフリップフロップ回路１０はまた、機能ブロックからの入力データとシリアルテストデータのいずれかを試験対象回路３０に出力する内部出力端子ＤＯＵＴと、シリアルテストパターンを次段のスキャンフリップフロップに送るシリアル出力端子ＨＴＳＯと、チェック値を用いたチェック結果を次段のスキャンフリップフロップに出力するチェック値出力端子ＣＯ０、ＣＯ１を有する。チェック値出力端子ＣＯ０、ＣＯ１はそれぞれ次段のチェック値入力端子ＣＩ０、ＣＩ１に結線される。
【００２２】
最終段のスキャンフリップフロップ１０ｃのチェック値出力端子ＣＯ０は、第１のチェック値設定回路２０ａのチェック値入力端子ＣＩに接続される。もうひとつのチェック値出力端子ＣＯ１は、第２のチェック値設定回路２０ｂのチェック値入力端子ＣＩに接続される。
【００２３】
第１のチェック値設定回路２０ａは、テストパターンのシリアル入力方向のチェック値を記憶する。第２のチェック設定回路２０ｂは、時間方向のチェック値を記憶する。
【００２４】
ＯＲ回路３１は、すべてのチェック値設定回路２０のチェック出力の論理和を取る。この論理演算結果と、シリアル出力ＨＴＳＯは、セレクタ３３を介して選択的に外部出力される。具体的には、セレクタ３３は、通常時はシリアルテスト信号ＨＴＳＯを外部に出力し、第２クロックＣＬＫ２が立ち上がる１サイクルだけ、入力されたシリアルテストパターンの妥当性のチェック結果を外部に出力する。
【００２５】
セレクタ３３の選択信号は、第１クロックＣＬＫ１に同期してフリップフロップ３２から送られる。フリップフロップ３２のリセット端子に第２クロックが入力され、データ入力端子は“１”（ＨＩ）に固定されている。
【００２６】
図３は、図２のＬＳＩテスト回路で使用されるスキャンフリップフロップ回路１０のブロック構成図である。
【００２７】
スキャンフリップフロップ回路１０は、第１フリップフロップ１１と、第２フリップフロップ１２と、セレクタ１３と、ＡＮＤ回路１４と、第１ＥＸＯＲ回路１５と、第２ＥＸＯＲ回路１６を含む。
【００２８】
スキャンフリップフロップ回路１０に入力されるシリアルテストデータＨＴＳＩは、第１クロックＣＬＫ１に同期して、第１フリップフロップ（ＦＦ１）１１にラッチされる。ラッチされたシリアルテストデータは、第２クロックに同期して、第２フリップフロップ（ＦＦ２）１２から出力され、セレクタ１３を介して、内部出力端子ＤＯＵＴから試験対象の機能ブロック３０に供給される。セレクタ１３は、制御信号ＨＴＭＯＤＥに応じて、ユーザロジックからの信号ＤＩＮと、第２フリップフロップ１２から出力されるシリアルテストデータのいずれかを選択して、試験対象の機能ブロック３０に出力する。
【００２９】
セレクタ１３を介して第２フリップフロップ１２から出力される今回のシリアルテストパターンは、第１のＥＸＯＲ回路１５に供給され、あらかじめ設定されたチェック値ＣＩ０と排他的論理和演算される。スキャンフリップフロップ回路１０が初段の回路１０ａの場合は、チェック値ＣＩ０は“０”に固定されているので、第２フリップフロップ１２からセレクタ１３を介して出力されたシリアルテストデータの値が“１”ならば、ＥＸＯＲ回路１５の出力は“１”になる。この第１ＥＸＯＲ出力は、チェック値出力ＣＯ０として、次段のスキャンフリップフロップのチェック値入力ＣＩ０に接続される。
【００３０】
セレクタ１３を介して第２フリップフロップ１２から出力される今回のシリアルテストパターンは、ＡＮＤ回路１４にも供給される。ＡＮＤ回路１４は、セレクタ１３から出力されるシリアルテストパターンと、第１フリップフロップ１１でラッチされている次のシリアルテストパターンとの論理積をとる。
【００３１】
ＡＮＤ回路１４の出力は、第２ＥＸＯＲ回路１６の一方の入力端子に接続される。第２ＥＸＯＲ回路１６は、ＡＮＤ演算結果と、あらかじめ設定されたチェック値ＣＩ１との排他的論理和を求める。ＡＮＤ出力とチェック値ＣＩ１が一致するときは、ＥＸＯＲ回路１６の出力は“０”になり、一致しないときは“１”を出力する。この第２ＥＸＯＲ出力は、時間方向の入力シリアルデータのチェック結果を示し、次段のスキャンフリップフロップ１０のチェック値入力ＣＩ１に接続される。
【００３２】
このように、スキャンフリップフロップ１０は、シリアル入力方向のチェック結果ＣＯ０と、前回と今回のパターンの推移を見る時間方向のチェック結果ＣＯ１の双方を、次段のスキャンフリップフロップに供給する。
【００３３】
図４は、図２のＬＳＩテスト回路で使用されるチェック値設定回路２０のブロック構成図である。チェック値設定回路２０は、第３のフリップフロップ２１と、第４のフリップフロップ２２と、第３および第４のフリップフロップ２１、２２のの論理積をとるＡＮＤ回路２３を含む。
【００３４】
第３のフリップフロップ２１は、前段でラッチされたシリアルテストデータを第１クロックＣＬＫ１に同期してラッチする。第４のフリップフロップ２２は、第２クロックＣＬＫ２に同期して動作し、最終段のスキャンフリップフロップ１０ｃの第１ＥＸＯＲから入力されるＣＩ０または第２ＥＸＯＲから入力されるＣＩ１のいずれかをラッチする。
【００３５】
本実施形態では、第１チェック値設定回路２０ａの第４フリップフロップ２２は、第１ＥＸＯＲからの入力ＣＩ０をＣＬＫ２のタイミングでラッチし、第２チェック値設定回路２０ｂの第４フリップフロップ２２は、第２ＥＸＯＲからの入力ＣＩ１をＣＬＫ２のタイミングでラッチする。
【００３６】
ＡＮＤ回路２３から出力されるＡＮＤ出力ＥＯは、入力されているシリアルテストパターンが正しいかどうかを示すチェック結果となる。第１チェック値設定回路２０ａのチェック出力ＥＯは、シリアル入力方向の妥当性を示すＣＨＥＣＫ０、第２チェック値設定回路２０ｂのチェック出力ＥＯは、時間方向（前回のシリアルテストパターンと今回のシリアルテストパターンの遷移）の妥当性を示すＣＨＥＣＫ１である。
【００３７】
上述したように、テストモード時において、チェック結果ＥＯは、第２クロックＣＬＫ２に同期して出力される。より具体的には、図２を参照して上述したように、第１チェック値設定回路２０ａの出力ＣＨＥＣＫ０と、第２チェック値設定回路２０ｂのチェック結果ＣＨＥＣＫ１が、ＣＬＫ２のタイミングでＯＲ演算され、セレクタ３３を介して外部出力される。
【００３８】
図５は、図２のＬＳＩテスト回路の動作を示すタイミングチャートである。まずリセット信号ＨＴＸＲＳＴでテスト回路がリセットされる。図２のスキャンフリップフロップ回路１０ａ〜１０ｃには、ユーザロジックからのデータＤＩＮ０、ＤＩＮ１、ＤＩＮ２がそれぞれ入力されている。
【００３９】
モード信号ＨＴＭＯＤＥの立ち上がりで、テストモードになり、第１クロック信号ＣＬＫ１のタイミングで、入力されたシリアルテストパターンＨＴＳＩがラッチされ、ＦＦ１にチェック値Ｃ１が設定されている。テストモードの間、シリアルテストパターンＨＴＳＩは、鎖状（直列）に接続されるＦＦ１に順次入力され、ＣＬＫ１のタイミングで、各段のスキャンフリップフロップ回路に順次シリアルデータが設定されてゆく。
【００４０】
第２クロック信号ＣＬＫ２の立ち上がりで、チェック値設定回路２０で、チェック値設定回路２０ａと２０ｂのＯＲ演算結果が、入力されたシリアルテストパターンの妥当性のチェック結果として外部へ出力される（ＨＴＳＯが立ち上がる）。同時に、各スキャンフリップフロップ回路１０ａ〜１０ｃからシリアルテストパターンが試験対象回路３０にロードされる（ＤＯＵＴ０、ＤＯＵＴ１、ＤＯＵＴ２）。これで１サイクルが終了する。１サイクル目のチェック値を出力した後、次の第１クロックＣＬＫ１の立ち上がりで、２サイクル目が開始される。
【００４１】
このように、テストモードにおいて、第２クロックＣＬＫ２の立ち上がりから、次のシリアル入力までの間のチェック期間のみ、半導体集積回路装置の外部出力ＨＴＳＯからチェック結果が出力され、それ以外の期間では、シリアルデータが出力される。
【００４２】
図６は、図２のＬＳＩテスト回路に設定される状態設定の例を示す。初期状態では、スキャンフリップフロップ回路１０ａ〜１０ｃから試験対象回路３０へ出力される内部出力ＤＯＵＴ０、ＤＯＵＴ１、ＤＯＵＴ２は０である。一回目のサイクルで、試験対象回路３０への内部出力ＤＯＵＴ０，ＤＯＵＴ１、ＤＯＵＴ２の状態は、それぞれＳ０1 、Ｓ１1 、Ｓ２1 となる。このとき、チェック値設定回路２０ａ、２０ｂの出力ＣＨＥＣＫ０とＣＨＥＣＫ１は、それぞれＣ０1 、Ｃ１1 である。２回目のサイクルで、試験対象回路３０への内部出力端子ＤＯＵＴ０、ＤＯＵＴ１、ＤＯＵＴ２の状態は、Ｓ０2 、Ｓ１2 、Ｓ２2 となり、チェック値設定回路２０ａ、２０ｂの出力端子ＣＨＥＣＫ０とＣＨＥＣＫ１は、それぞれＣ０2 、Ｃ１2 になる。
【００４３】
第１チェック値設定回路２０ａから出力される１回目と２回目のチェック結果Ｃ０1 、Ｃ０2 は、以下の式で表わされる。
【００４４】
Ｃ０1 ＝Ｓ０1 ＋Ｓ１1 ＋Ｓ２1 
Ｃ０2 ＝Ｓ０2 ＋Ｓ１2 ＋Ｓ２2 
第２チェック値設定回路２０ｂから出力される１回目と２回目のチェック結果Ｃ１1 とＣ１2 は、以下の式で表わされる。
【００４５】
Ｃ１1 ＝（Ｓ０1 ＋０）＋（Ｓ１1 ＋０）＋（Ｓ２1 ＋０）
Ｃ１2 ＝（Ｓ０2 ＋Ｓ０1 ）＋（Ｓ１2 ＋Ｓ１1 ）＋（Ｓ２2 ＋Ｓ２1 ）
このように、本実施形態のＬＳＩテスト回路では、毎回入力されるシリアルテストパターンの妥当性を外部出力として確認することができ、テスト回路自体の故障を検出することができる。
【００４６】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）  複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路と、
前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部と
を備えるテスト回路。
（付記２）  前記妥当性判断部は、
前記シリアルテストパターンのシリアル入力方向の妥当性のチェック結果を出力する第１のチェック値設定回路と、
前記シリアルテストパターンの時間方向の妥当性のチェック結果を出力する第２のチェック値設置回路と
を含むことを特徴とする付記１に記載のテスト回路。
（付記３）  前記第１のチェック値設定回路の出力と、第２のチェック値設定回路の出力の論理和をとるＯＲ回路と、
前記論理和と前記シリアルテストパターンとを選択的に外部出力するセレクタと
をさらに備えることを特徴とする付記２に記載のテスト回路。
（付記４）  前記スキャンフリップフロップ回路の各々は、
第１クロック信号に同期して、前段から入力される今回のシリアルテストパターンをラッチする第１フリップフロップと、
第２クロック信号に同期して、前回ラッチされたシリアルテストパターンを出力する第２フリップフロップと、
前記第２フリップフロップの出力と、第１の設定チェック値との排他的論理和をとる第１のＥＸＯＲ回路と
をさらに含むことを特徴とする付記１に記載のテスト回路。
（付記５）  前記スキャンフリップフロップ回路の各々は、
前記第２フリップフロップの出力と、前記第１のフリップフロップの出力の論理積をとるＡＮＤ回路と、
前記ＡＮＤ回路の出力と、第２の設定チェック値との排他的論理和をとる第２のＥＸＯＲ回路と
をさらに含むことを特徴とする付記４に記載のテスト回路。
（付記６）  前記妥当性判断部は、前記入力されたシリアルテストパターンの妥当性をチェックするチェック値設定回路を有し、
当該チェック値設定回路は、
前記第１クロック信号に同期して、前段から入力されるシリアルテストパターンをラッチする第３フリップフロップと、
前記第２クロック信号に同期して、前記第１のＥＸＯＲ回路の出力をラッチする第４フリップフロップと、
前記第３および第４のフリップフロップの出力の論理積をとるＡＮＤ回路と
を含むことを特徴とする付記４に記載のテスト回路。
（付記７）
前記妥当性判断部は、前記入力されたシリアルテストパターンの妥当性をチェックするチェック値設定回路を有し、
当該チェック値設定回路は、
前記第１クロック信号に同期して、前段から入力されるシリアルテストパターンをラッチする第３フリップフロップと、
前記第２クロック信号に同期して、前記第２のＥＸＯＲ回路の出力をラッチする第４フリップフロップと、
前記第３および第４のフリップフロップの出力の論理積をとるＡＮＤ回路と
を含むことを特徴とする付記５に記載のテスト回路。
（付記８）  半導体基板上に形成される機能ブロックと、
複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを前記機能ブロックに供給するスキャンフリップフロップ回路と、
前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記シリアルテストパターンの妥当性をチェックする妥当性判断部と
を備える半導体集積回路装置。
（付記９）  前記妥当性判断部は、
前記シリアルテストパターンのシリアル入力方向の妥当性のチェック結果を出力する第１のチェック値設定回路と、
前記シリアルテストパターンの時間方向の妥当性のチェック結果を出力する第２のチェック値設置回路と
を含むことを特徴とする付記８に記載の半導体集積回路装置。
【図面の簡単な説明】
【００４７】
【図１】スキャンフリップフロップを用いた従来の試験回路の構成図であり、図１（ｂ）は、図１（ａ）の試験回路におけるシリアル信号１ビット分の回路部分を取り出した図である。
【図２】本発明の一実施形態に係るＬＳＩテスト回路の構成を示す図である。
【図３】図２のテスト回路で用いられるスキャンフリップフロップ回路のブロック図である。
【図４】図２の回路で用いられるチェック値設定回路の構成を示す図である。
【図５】図２のＬＳＩテスト回路の動作を示すタイミングチャートである。
【図６】図２のＬＳＩテスト回路に設定される状態設定の例を示す図である。
【符号の説明】
【００４８】
１０ａ〜１０ｂ  スキャンフリップフロップ回路（試験容易化回路）
１１  第１フリップフロップ
１２  第２フリップフロップ
１３  セレクタ
１４、２３  ＡＮＤ回路
１５、１６  ＥＸＯＲ回路
２０ａ、２０ｂ  チェック値設定回路
２１  第３フリップフロップ
２２  第４フリップフロップ
３０  機能ブロック（試験対象回路）
４０  妥当性判断部
ＣＬＫ１  第１クロック信号
ＣＬＫ２  第２クロック信号
ＤＩＮ  ユーザロジックからの入力データ
ＤＯＵＴ  機能ブロックへの内部出力端子
ＨＴＳＩ  シリアルテストパターン入力端子
ＨＴＳＯ  チェック結果の外部出力端子
ＨＴＭＯＤＥ  モード切替信号
【図１】
2006170963.tif 000003
【図２】
2006170963.tif 000004
【図３】
2006170963.tif 000005
【図４】
2006170963.tif 000006
【図５】
2006170963.tif 000007
【図６】
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