(57)【要約】【課題】  回路構成が簡単で、かつデータの伝送速度が高くてもデータ受信後直ちにクロックを再生することのできるクロックリカバリ回路を提供する。【解決手段】  クロックリカバリ回路１００は、受信データの遷移を検出してパルス信号を発生するパルス信号発生回路１と、受信データの最大無遷移期間数より１つ少ない数に相当する複数の遅延素子を直列に接続した遅延素子群２と、予め設定されている受信データの伝送速度に基づいて遅延素子群２のそれぞれの遅延素子の遅延時間が受信データの１データ期間分となるように遅延時間制御信号により制御する遅延時間制御回路３と、遅延素子群２にパルス信号を入力して受信データの１データ期間分ずつ順次遅延させた複数の遅延パルス信号を出力する遅延パルス信号生成回路４と、パルス信号および複数の遅延パルス信号の論理和をとって再生クロック信号として出力する論理和回路５とを有する。【選択図】  図１
2006333262.tif 000002
【特許請求の範囲】
【請求項１】
予め設定されている伝送速度で伝送され、無遷移期間が最大Ｎデータ期間と規定されている受信データの遷移を検出してパルス信号を発生するパルス信号発生回路と、
遅延時間が遅延時間制御信号により制御されている遅延素子を（Ｎ−１）個直列に接続した遅延素子群と、
前記予め設定されている伝送速度に基づいて、前記遅延素子の遅延時間が前記受信データの１データ期間分となるように制御する前記遅延時間制御信号を出力する遅延時間制御回路と、
前記パルス信号を前記遅延素子群に入力し、前記パルス信号を前記受信データの１データ期間分ずつ順次遅延させた（Ｎ−１）個の遅延パルス信号を前記遅延素子群の前記（Ｎ−１）個の遅延素子から１つずつ出力する遅延パルス信号生成回路と、
前記パルス信号および前記（Ｎ−１）個の遅延パルス信号の論理和をとる論理和回路と
を具備することを特徴とするクロックリカバリ回路。
【請求項２】
前記遅延素子が電圧制御型遅延素子であり、前記遅延時間制御回路から出力される前記遅延時間制御信号が遅延時間制御電圧であることを特徴とする請求項１に記載のクロックリカバリ回路。
【請求項３】
前記遅延時間制御回路は、
前記受信データの１データ期間の２ｍ倍（ｍは正の整数）の周期で発振する発振器と、
前記発振器の出力信号が入力され、前記遅延時間制御電圧により遅延時間が制御される直列接続された２ｍ個の前記電圧制御型遅延素子と、
前記発振器の出力信号の位相と前記２ｍ個の前記電圧制御型遅延素子により遅延させた前記発振器の出力信号の位相とを比較する位相比較器と、
前記位相比較器による位相比較の結果にもとづいて、前記２ｍ個の前記電圧制御型遅延素子により遅延させた前記発振器の出力信号の位相が前記発振器の出力信号の位相と一致するように前記遅延時間制御電圧の値を調整する遅延時間制御電圧調整回路と
を有することを特徴とする請求項２に記載のクロックリカバリ回路。
【請求項４】
前記受信データの受信前に前記発振器は発振を開始しており、前記データの受信時には、前記電圧制御型遅延素子の遅延時間が前記受信データの１データ期間となるように前記遅延時間制御電圧が調整されていることを特徴とする請求項３に記載のクロックリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信したデータからクロックを再生するクロックリカバリ回路に関する。
【背景技術】
【０００２】
高速シリアル伝送において、送信側と受信側で同期をとることは、データを正しく伝送する上で非常に重要である。この同期をとる方式として、１Ｇｂｓを超える伝送速度では、クロックデータリカバリ方式がよく用いられる。
【０００３】
クロックデータリカバリ方式では、送信側から送信されたデータを受信側で受け取るとき、データを読み出すためのクロックを受信したデータから受信側で再生する。このようにクロックを受信したデータから再生することをクロックリカバリと呼び、そのための回路をクロックリカバリ回路と呼ぶ。
【０００４】
クロックリカバリ回路は、受信したデータの遷移情報をもとにクロックを再生する。そのため、受信したデータからクロックリカバリ回路へ十分な遷移情報が与えられることが望ましい。そこで、クロックデータリカバリ方式によるシリアルデータ伝送を行う場合、送信データのエンコードにデータ遷移のない期間が長くならないような工夫が凝らされている。その1つに８Ｂ１０Ｂ符号化方式がある。
【０００５】
８Ｂ１０Ｂ符号化方式は、８ビットのデータに１２個のスペシャルキャラクタを付加することにより８ビットデータを１０ビットデータに符号化するものであり、同じ値のビットの連続が最大でも５となるように工夫された符号化方式である。すなわち、８Ｂ１０Ｂ符号化方式では、データ遷移のない期間は最大でも５データ期間分である。
【０００６】
従来、クロックリカバリ回路には、受信データと再生クロックの位相関係をフィードバックして、再生クロックの位相誤差と周波数誤差を修正していくＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が多く用いられていた。しかし、ＰＬＬを用いる場合、再生クロックが安定するまでに時間がかかり、データを受信し始めてから送信側との同期がとれるようになるまでの時間がかかるという問題があった。そこで、ＰＬＬを使用せず、同期式遅延回路を用いて再生クロックを短時間で同期状態にするクロックリカバリ回路が提案されている（例えば、特許文献１参照。）。
【０００７】
しかし、上述の提案の同期式遅延回路は、多段のゲート回路で遅延回路が構成されており、遅延時間の調整が段階的にしか行えず、また最小遅延時間単位も大きいものと考えられる。そのため、将来更なる伝送速度の向上が求められたときに、その要求に十分に応えられないことが予想される。
【特許文献１】特開平１１−６８７２９号公報  （第３ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、回路構成が簡単で、かつデータの伝送速度が高くてもデータ受信後直ちにクロックを再生することのできるクロックリカバリ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、予め設定されている伝送速度で伝送され、無遷移期間が最大Ｎデータ期間と規定されている受信データの遷移を検出してパルス信号を発生するパルス信号発生回路と、遅延時間が遅延時間制御信号により制御されている遅延素子を（Ｎ−１）個直列に接続した遅延素子群と、前記予め設定されている伝送速度に基づいて、前記遅延素子の遅延時間が前記受信データの１データ期間分となるように制御する前記遅延時間制御信号を出力する遅延時間制御回路と、前記パルス信号を前記遅延素子群に入力し、前記パルス信号を前記受信データの１データ期間分ずつ順次遅延させた（Ｎ−１）個の遅延パルス信号を前記遅延素子群の前記（Ｎ−１）個の遅延素子から１つずつ出力する遅延パルス信号生成回路と、前記パルス信号および前記（Ｎ−１）個の遅延パルス信号の論理和をとる論理和回路とを具備することを特徴とするクロックリカバリ回路が提供される。
【発明の効果】
【００１０】
本発明によれば、予め設定されたデータの伝送速度に基づいて遅延時間が受信データの１データ期間分に制御される遅延素子を、データの無遷移の最大期間数より１つ少ない数だけ用いることで再生クロックを生成することができるため、回路構成が簡単であり、かつデータの遷移からクロックを生成しているのでデータの伝送速度が高くても必ずデータを読み取れるクロックをデータの受信後直ちに再生することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面を参照して説明する。
【実施例】
【００１２】
図１は、本発明の実施例に係るクロックリカバリ回路の構成の例を示す回路図である。ここで、本実施例のクロックリカバリ回路へ入力される受信データは、送信側との間でデータ伝送速度が予め設定されているものであり、また、送信側が８Ｂ１０Ｂ符号化方式で送信データを符号化していてデータの最大無遷移期間（Ｎ）が５データ期間であるものとする。
【００１３】
本実施例のクロックリカバリ回路１００は、受信データの遷移を検出してパルス信号を発生するパルス信号発生回路１と、遅延時間制御信号により遅延時間が制御されている４個の遅延素子２１、２２、２３、２４を直列に接続した遅延素子群２と、遅延素子２１２２、２３、２４の遅延時間を制御する遅延時間制御信号を出力する遅延時間制御回路３と、パルス信号発生回路１から出力したパルス信号を遅延素子群２へ入力し、遅延素子２１の出力から遅延パルス信号１、遅延素子２２の出力から遅延パルス信号２、遅延素子２３の出力から遅延パルス信号３、遅延素子２４の出力から遅延パルス信号４を出力する遅延パルス信号生成回路４と、パルス信号発生回路１から出力したパルス信号および遅延パルス信号生成回路４から出力した遅延パルス信号１〜４を入力し、その論理和出力を再生クロック信号として出力する論理和回路４とを有する。
【００１４】
ここで、本実施例では遅延素子群２に含まれる遅延素子の数を４としているが、この遅延素子の数ｎは、受信データの最大無遷移期間Ｎの値よりｎ＝Ｎ−１として決定されるものである。本実施例では、Ｎ＝５である８Ｂ１０Ｂ符号化方式のデータを受信するものとしているため、ｎ＝５−１＝４としている。
【００１５】
図２は、パルス信号発生回路１の構成の例を示す回路図である。
【００１６】
パルス信号発生回路１は、受信データを遅延させる遅延回路１１と、受信データと遅延回路１１の出力が入力される排他的論理和回路１２とからなる。
【００１７】
図３は、図２に示すパルス信号発生回路１の動作の例を示す動作波形図である。
【００１８】
排他的論理和回路１２は、受信データと、この受信データを遅延回路１１で遅延させた信号との排他的論理和をとる。したがって、排他的論理和回路１２の出力は、受信データの遷移端から遅延回路１１の遅延分だけ論理‘１’を出力する波形となる。換言すれば、排他的論理和回路１２は、受信データの遷移を検出し、その遷移端から遅延回路１１の遅延分のパルス幅を持つパルス信号を出力する。
【００１９】
ここで、遅延回路１１の遅延幅は、クロックリカバリ回路１００から出力する再生クロック信号を受けて動作する回路の動作に必要な最小パルス幅の値などをもとに決定する。
【００２０】
図４は、図１に示す遅延時間制御回路３の構成の例を示す回路図である。なお、ここでは、遅延時間制御信号として遅延時間制御電圧を出力する例を示す。また、図４では、発振器３１に直列に接続される遅延素子の数を２個としているが、この遅延素子の個数は、後述するように発振器３１の発振周期に連動して決まるものであり、２個に固定されるものではない。
【００２１】
遅延時間制御回路３は、発振器３１と、発振器３１の出力信号が入力される遅延素子３２と、遅延素子３２に直列に接続された遅延素子３３と、発振器３１の出力信号の位相と遅延素子３２、３３により遅延させた発振器３１の出力信号の位相とを比較する位相比較器３４と、位相比較器３４による位相比較の結果にもとづいて、遅延素子３２、３３により遅延させた発振器３１の出力信号の位相が発振器３１の出力信号の位相と一致するように、遅延素子３２、３３の遅延時間を制御する遅延時間制御電圧の値を調整する遅延時間制御電圧調整回路３５とを有する。
【００２２】
ここで、発振器３１の発振周期は、受信データの１データ期間の２ｍ倍（ｍは正の整数）となるように設定する。また、この発振器３１の発振周期に連動して、発振器３１の出力信号の位相を遅延させる直列接続の遅延素子の数は２ｍ個とする。
【００２３】
図４は、ｍ＝１とした場合の例を示すものである。この場合、受信データの１データ期間をＴとすると、発振器３１の発振周期は２Ｔとなり、遅延素子の数は２個となる。
【００２４】
図５に、制御電圧で遅延時間が制御される遅延素子の具体的な構成例を示す。図５に示すような遅延素子を遅延素子３２、３３として用いる。また、遅延素子３２、３３として図５に遅延素子を用いる場合、図１に示す遅延素子２１、２２、２３、２４としても図５に遅延素子を使用する。すなわち、遅延時間制御回路３で用いる遅延素子と、遅延パルス信号生成回路４で用いる遅延素子とは、遅延時間制御信号に対する遅延特性が同一のものである。
【００２５】
図５に示す遅延素子は、電圧制御型可変容量Ｃを負荷とするドライバ３Ａで構成する。電圧制御型可変容量Ｃの容量は、遅延時間制御電圧の大きさによって変化する。負荷である電圧制御型可変容量Ｃの容量が変化することにより、この負荷を駆動するドライバ３Ａの出力に要する時間が変化する。すなわち、遅延時間制御電圧によってドライバ３Ａの出力遅れ時間を制御することができる。
【００２６】
図６は、図４に示す遅延時間制御回路３の動作の様子を示す波形図である。受信データの１データ期間をＴとすると、発振器３１の発振周期は２Ｔに設定されている。
【００２７】
発振器３１の出力の位相と、発振器３１の出力を遅延素子３２、３３で遅延させた信号の位相が、位相比較器３４で比較される。この位相比較器３４での比較結果を受けて、遅延時間制御電圧調整回路３５は、遅延素子３２、３３で遅延させた信号の位相が発振器３１の出力の位相に一致するように、遅延素子３２、３３に与える遅延時間制御電圧の値を調整する。
【００２８】
遅延素子３２、３３の遅延時間がそれぞれＴとなったときに、発振器３１の出力に対する遅延素子３３の出力信号の位相の遅れが２Ｔとなり、遅延素子３２、３３で遅延させた発振器３１の出力の位相と、発振器３１の出力の位相とが一致するようになる。
【００２９】
そこで、この状態で遅延時間制御電圧調整回路３５から出力される遅延時間制御電圧の値は安定する。すなわち、このとき遅延時間制御電圧調整回路３５から出力される遅延時間制御電圧により、遅延素子３２、３３の遅延時間はＴに制御される。
【００３０】
そこで、図１に示す遅延素子２１、２２、２３、２４に遅延素子３２、３３と同一の遅延特性を持つ遅延素子を使用すると、遅延時間制御電圧調整回路３５から出力される遅延時間制御電圧により、遅延素子２１、２２、２３、２４の遅延時間もＴに制御される。
【００３１】
図６は、遅延素子２１、２２、２３、２４の遅延時間がＴに制御されているときのクロックリカバリ回路１００の動作の様子を示す波形図である。なお、ここでは、受信データの無遷移期間が最大の５データ期間であるときの動作を示す。
【００３２】
受信データの遷移端で、パルス信号発生回路１からパルス信号が出力される。このパルス信号は、それぞれ遅延時間がＴである遅延素子２１、２２、２３、２４により順次Ｔずつ遅延され、遅延パルス信号１、遅延パルス信号２、遅延パルス信号３、遅延パルス信号４として、遅延パルス信号生成回路４から出力される。
【００３３】
パルス信号発生回路１から出力されたパルス信号と、遅延パルス信号生成回路４から出力された遅延パルス信号１、遅延パルス信号２、遅延パルス信号３、遅延パルス信号４は、論理和回路５へ入力され、その論理和がとられる。
【００３４】
その結果、論理和回路５からは、パルス信号発生回路１からのパルス信号、およびこのパルス信号をＴずつ遅延させた４つのパルス信号が、Ｔ間隔で並んだパルス列が出力される。これにより、受信データの最大無遷移期間の間が、１データ期間のＴ周期で並んだパルス信号で満たされる。そして、受信データの次の遷移端でパルス信号発生回路１から出力される次のパルス信号に連続する。
【００３５】
このようにして、論理和回路５からは、周期Ｔで連続するパルス信号を得ることができ、この論理和回路５の出力が、クロックリカバリ回路１００の再生クロック信号出力となる。
【００３６】
上述したように、本実施例のクロックリカバリ回路１００から出力される再生クロック信号の周期Ｔは、遅延素子２１〜２４の遅延時間Ｔにより決定される。この遅延素子２１〜２４の遅延時間Ｔは、遅延時間制御回路３から出力される遅延時間制御信号により制御される。遅延時間制御回路３は、発振器３１の出力を利用して遅延時間制御信号を生成する。したがって、データの受信開始前に発振器３１の発振を開始させておけば、データの受信開始時点までに、遅延素子２１〜２４の遅延時間をＴにするよう遅延時間制御回路３から出力される遅延時間制御信号の信号値を決定しておくことができる。これにより、データが入力されると直ちに再生クロック信号を出力することができ、この再生クロック用いてデータの受信を行うなどの動作を直ちに開始することができる。
【００３７】
従来のクロックリカバリ回路は、データが入力されてから遅延素子の遅延時間を決定する動作を開始していた。これに対して、本実施例のクロックリカバリ回路１００は、データが入力される前に遅延素子の遅延時間を決定している。したがって、従来のクロックリカバリ回路と比較すると、本実施例のクロックリカバリ回路１００は、データが入力されてから実際にデータを受信できるようになるまでの時間を短縮することができる。
【００３８】
このような本実施例によれば、受信データの最大無遷移期間のデータ期間の数より１つ少ない数の、簡単な回路構成でありながら遅延時間延の制御が容易な遅延素子を用いることにより、再生クロックを生成することができる。また、伝送速度に応じて遅延時間制御回路で用いる発振器の発振周波数を変えることにより、伝送速度が高速になっても、それに応じた再生クロックを生成することができる。また、データが入力されると直ちに再生クロックを出力することができるので、データが入力されてからデータを受信できるようになるまでの時間を短くすることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例に係るクロックリカバリ回路の構成の例を示す回路図。
【図２】図１に示すパルス信号発生回路の構成の例を示す回路図。
【図３】図２に示すパルス信号発生回路の動作の例を示す波形図。
【図４】図１に示す遅延時間制御回路の構成の例を示す回路図。
【図５】本発明の実施例における遅延素子の構成の例を示す回路図。
【図６】図４に示す遅延時間制御回路の動作の例を示す波形図。
【図７】本発明の実施例に係るクロックリカバリ回路の動作の例を示す波形図。
【符号の説明】
【００４０】
１  パルス信号発生回路
２  遅延素子群
３  遅延時間制御回路
４  遅延パルス信号生成回路
５  論理和回路
１１  遅延回路
１２  排他的論理和回路
２１、２２、２３、２４、３２、３３  遅延素子
３１  発振器
３４  位相比較器
３５  遅延時間制御電圧調整回路
３Ａ  ドライバ
Ｃ  電圧制御型可変型容量
１００  クロックリカバリ回路
【図１】
2006333262.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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