(57)【要約】【課題】  実動作速度でメモリの動作確認テストが可能な組み込み自己テスト回路を有する半導体集積装置を提供する。【解決手段】  メモリセル１１と、所定の論理演算処理を行なうシステム回路１２と、組み込み自己テスト回路１３と、外部から供給されたモード制御信号により、システム回路１２より供給された信号をメモリセル１１に供給する通常モードと、組み込み自己テスト回路１３より供給される信号をメモリセル１１に供給するテストモードとの切り替えを行なうセレクタ１４〜１６と、セレクタ１４〜１６で選択された信号をラッチし、そのラッチされた信号をメモリセル１１に供給する第１のフリップフロップ１７〜１９と、メモリセル１１より出力される信号をラッチし、そのラッチされた信号を組み込み自己テスト回路１３に供給する第２のフリップフロップ２０を具備する。【選択図】  図１
2006200956.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
所定の論理演算処理を行なうシステム回路と、
前記メモリセルの動作確認テストを行なう組み込み自己テスト回路と、
外部から供給されたモード制御信号に従って、前記システム回路より供給された信号を前記メモリセルに供給する通常モードと、前記組み込み自己テスト回路より供給された信号を前記メモリセルに供給するテストモードとの切り替えを行なうセレクタと、
前記セレクタで選択された前記システム回路または前記組み込み自己テスト回路より供給された前記信号をラッチし、そのラッチされた信号を前記メモリセルに供給する第１のフリップフロップと、
を具備することを特徴とする半導体集積装置。
【請求項２】
メモリセルと、
所定の論理演算処理を行なうシステム回路と、
前記メモリセルの動作確認テストを行なう組み込み自己テスト回路と、
外部から供給されたモード制御信号に従って、前記システム回路より供給された信号を前記メモリセルに供給する通常モードと、前記組み込み自己テスト回路より供給された信号を前記メモリセルに供給するテストモードとの切り替えを行なうセレクタと、
前記セレクタで選択された前記システム回路または前記組み込み自己テスト回路より供給された前記信号をラッチし、そのラッチされた信号を前記メモリセルに供給する第１のフリップフロップと、
前記メモリセルより出力された信号をラッチし、そのラッチされた信号を前記組み込み自己テスト回路に供給する第２のフリップフロップと、
を具備することを特徴とする半導体集積装置。
【請求項３】
前記システム回路および前記組み込み自己テスト回路よりそれぞれ供給された信号が、前記第１のフリップフロップの出力端から同一の信号伝播経路を介して前記メモリセルの信号入力端子にそれぞれ供給されていることを特徴とする請求項１または請求項２に記載の半導体集積装置。
【請求項４】
前記第２のフリップフロップにラッチされた前記メモリセルの出力信号が、前記組み込み自己テスト回路および前記システム回路の両方に供給されていることを特徴とする請求項２に記載の半導体集積装置。
【請求項５】
前記システム回路が実動作速度で前記メモリセルをアクセスするタイミングと、前記組み込み自己テスト回路が実動作速度で前記メモリセルをアクセスするタイミングとが、等しいことを特徴とする請求項１または請求項２に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に係り、特にメモリの動作確認テストを行なう組み込み自己テスト回路を有する半導体集積装置に関する。
【背景技術】
【０００２】
従来、半導体集積装置において、半導体集積回路に内蔵された非同期型メモリの実動作速度での動作確認時に、動作確認に必要なデータ信号、アドレス信号、制御信号を半導体集積回路外部から供給することで、実動作速度での動作確認ができる半導体集積回路が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された半導体集積回路では、外部入力端子から供給されるモード切り替え信号によりメモリ全体テストモードに切り替え、別の外部入力端子から供給されるテスト用信号を前段論理回路を介してメモリに供給することで、半導体集積回路内蔵の論理回路部において内部論理を考慮してテストパターンを生成する手間を省き、テストデータによる検証時間を短縮している。
【０００４】
これに対して、大規模かつ複雑な半導体集積回路のテストの困難性を解決するテスト容易化手法の一つに、組み込み自己テスト（Built-In Self Test、以下ＢＩＳＴともいう）と呼ばれるものがある（例えば、特許文献２参照。）。
【０００５】
組み込み自己テストとは、テスト対象である被テストブロックに与えるテストパターンの生成と、被テストブロックから出力されたテスト結果の解析とを、被テストブロックの周辺に構成されたテスト回路によりすべて自動的に行うものである。
【０００６】
組み込み自己テストの一般的な構成図では、外部モード制御信号が所定の論理になると、被テストブロックを含む半導体集積回路はテストモードに設定され、被テストブロックの入力端子には、通常モードとは異なるテスト用の入力信号が供給される。
【０００７】
然しながら、従来、通常モードとテストモードとでは、入力信号がラッチされて確定してからメモリの入力端子に供給されるまでの信号伝播経路がそれぞれ異なっているので、メモリをアクセスするタイミングに僅かながらもずれが存在していた。
【０００８】
その結果、実動作速度においては、例えばテストモードでは設計どおりの動作確認ができたとしても、通常モードでは設計どおりの動作が必ずしも得られないという問題が生じていた。
【０００９】
従って、一瞬たりとも誤動作が許されない連続稼動を必要とする機器、例えば通信ネットワークサーバなどに使用すると、そのシステムにとって致命的な障害をもたらす恐れがある。
【００１０】
このため、半導体集積回路の設計においては、通常モードとテストモードの動作についてそれぞれシミュレーションによるタイミング解析を行なう必要があるので、半導体集積回路の開発時間が増大する問題がある。
【特許文献１】特開平１１−２０３８９９号公報（４頁、図１）
【特許文献２】特開平１１−３４４５３５号公報（７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、実動作速度でメモリの動作確認テストが可能な組み込み自己テスト回路を有する半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の半導体集積装置では、メモリセルと、所定の論理演算処理を行なうシステム回路と、前記メモリセルの動作確認テストを行なう組み込み自己テスト回路と、外部から供給されたモード制御信号に従って、前記システム回路より供給された信号を前記メモリセルに供給する通常モードと、前記組み込み自己テスト回路より供給された信号を前記メモリセルに供給するテストモードとの切り替えを行なうセレクタと、前記セレクタで選択された前記システム回路または前記組み込み自己テスト回路より供給された前記信号をラッチし、そのラッチされた信号を前記メモリセルに供給する第１のフリップフロップと、前記メモリセルより出力された信号をラッチし、そのラッチされた信号を前記組み込み自己テスト回路に供給する第２のフリップフロップと、を具備することを特徴としている。
【発明の効果】
【００１３】
本発明の半導体集積装置によれば、通常モードおよびテストモードにおいて、メモリセルに供給される信号の伝播経路が同一なので、等しいタイミングでメモリセルをアクセスすることができる。
【００１４】
その結果、実動作速度においても通常モードと等しいタイミングでメモリセルの動作確認テストができるので、高い信頼性を有する半導体集積装置が得られる。
【００１５】
従って、一瞬たりとも誤動作が許されない連続稼動を必要とする機器を長期間に渡って安定に稼動させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１７】
図１は本発明の実施例に係る半導体集積装置を示すブロック図、図２は図１の半導体集積装置の動作を示すタイミングチャートで、図２（ａ）は本実施例の半導体集積装置の場合、図２（ｂ）は従来例の半導体集積装置の場合である。
【００１８】
図１に示すように、本実施例の半導体集積装置１０は、メモリセル１１と、所定の論理演算処理を行なうシステム回路１２と、メモリセル１１の動作確認テストを行なう組み込み自己テスト回路１３と、外部から供給されるモード制御信号に従って、システム回路１２より供給された信号をメモリセル１１に供給する通常モードと、組み込み自己テスト回路１３より供給された信号をメモリセル１１に供給するテストモードとの切り替えを行なうセレクタ１４、１５、１６と、セレクタ１４、１５、１６で選択された信号をクロック信号ＣＬＫに同期してラッチし、そのラッチされた信号をメモリセル１１に供給する第１のフリップフロップ１７、１８、１９を具備している。
【００１９】
更に、メモリセル１１より出力される信号をクロック信号ＣＬＫに同期してラッチし、そのラッチされた信号をシステム回路１２および組み込み自己テスト回路１３に供給する第２のフリップフロップ２０を具備している。
【００２０】
システム回路１２は、メモリセル１１にデータを書き込みあるいは読み出すために必要な信号、例えばアドレス信号、データライト信号、制御信号、クロック信号などの生成部（図示せず）と、所定の論理演算処理を行う論理演算部（図示せず）を有している。
【００２１】
通常モードの場合には、システム回路１２は制御信号に従って、メモリセル１１の指定されたアドレスにライトデータを書き込み、あるいは指定されたアドレスからリードデータを読み出しつつ、所定の論理演算処理を行なう。
【００２２】
組み込み自己テスト回路１３は、システム回路１２と独立したアドレス信号生成部２１、アルゴリズム的な規則正しいパターンを生成するテストパターン生成部２２、制御信号生成部２３およびテスト結果評価部２４を有している。
【００２３】
テストモードの場合には、組み込み自己テスト回路１３は制御信号に従って、メモリセル１１の指定されたアドレスにテストパターンを書き込み、メモリセル１１からテスト結果を読み出す。  
テスト結果評価部２４は、テスト結果を逐次、期待値と比較し、その比較結果により、最終的にメモリセル１１の良否判定を行なう。
【００２４】
セレクタ１４、１５、１６は、例えばＭＯＳトランジスタによる論理回路で構成されるマルチプレクサである。
【００２５】
セレクタ１４は、通常モード時はシステム回路１２のアドレス信号を選択し、テストモード時は組み込み自己テスト回路１３のアドレス信号を選択する。  
セレクタ１５は、通常モード時はシステム回路１２のライトデータ信号を選択し、テストモード時は組み込み自己テスト回路１３のテストパターン信号を選択する。  
セレクタ１６は、通常モード時はシステム回路１２の制御信号を選択し、テストモード時は組み込み自己テスト回路１３の制御信号を選択する。
【００２６】
第１のフリップフロップ１７、１８、１９および第２のフリップフロップ２０は、例えばエッジトリガ形フリップフロップである。
【００２７】
第１のフリップフロップ１７は、セレクタ１４で選択されたアドレス信号をクロック信号ＣＬＫに同期してラッチし、そのラッチされたアドレス信号をメモリセル１１のアドレス入力端子Ａｄｄｒに供給する。  
第１のフリップフロップ１８は、セレクタ１５で選択されたライトデータ信号をクロック信号ＣＬＫに同期してラッチし、そのラッチされたライトデータ信号をメモリセル１１のデータ入力端子Ｄｉｎに供給する。  
第１のフリップフロップ１９は、セレクタ１６で選択された制御信号をクロック信号ＣＬＫに同期してラッチし、そのラッチされた制御信号をメモリセル１１の制御信号入力端子Ｗｒｉｔｅ／Ｒｅａｄ＿ｅｎに供給する。
【００２８】
即ち、モード制御信号入力端子２５を介して外部から入力されたモード制御信号に従って、システム回路１２より供給された信号あるいは組み込み自己テスト回路１３より供給された信号のいずれかがセレクタ１４、１５、１６で選択された後、第１のフリップフロップ１７、１８、１９でクロック信号ＣＬＫに同期してラッチされ、ラッチされた信号がメモリセル１１に供給される。
【００２９】
その結果、システム回路１２より供給された信号および組み込み自己テスト回路１３より供給された信号は、第１のフリップフロップ１７、１８、１９の出力端からメモリセル１１の入力端までいずれも同一の伝播経路ａを通って到達するので、その伝播遅延時間は等しくなる。
【００３０】
従って、実動作速度で通常モードおよびテストモードのいずれにおいても、等しいタイミングでメモリ回路１１にアクセスすることが可能である。
【００３１】
第２のフリップフロップ２０は、メモリセル１１のデータ出力端子Ｄｏｕｔのリードデータ信号をクロック信号ＣＬＫに同期してラッチし、そのラッチされたリードデータ信号をシステム回路１２および組み込み自己テスト回路１３のテスト結果評価部２４の両方に供給している。
【００３２】
即ち、メモリセル１１から読み出されたリードデータ信号は同一の伝播経路ｂを通ってメモリセル１１のデータ出力端Ｄｏｕｔから第２のフリップフロップ２０の入力端まで到達するので、その伝播遅延時間もまた等しくなる。
【００３３】
従って、通常モードおよびテストモードのいずれにおいても、同一のタイミングでラッチされたリードデータ信号をシステム回路１２および組み込み自己テスト回路１３に供給することが可能である。
【００３４】
図２（ａ）に示すように、本実施例の半導体集積装置１０では、通常モードが選択されている場合には、システム回路１２から供給された信号はクロック信号ＣＬＫに同期してＴ０で第１フリップフロップ１７、１８、１９にラッチされ、ラッチされた信号は伝播経路ａを介して伝播遅延時間τ１経過後のＴ１でメモリセル１１の入力端子まで到達する。
【００３５】
同様に、テストモードが選択されている場合には、組み込み自己テスト回路１３から供給された信号はクロック信号ＣＬＫに同期してＴ０で第１フリップフロップ１７、１８、１９にラッチされ、ラッチされた信号は伝播経路ａを介して伝播遅延時間τ２経過後Ｔ１でメモリセル１１の入力端子まで到達する。
【００３６】
即ち、通常モードあるいはテストモードのいずれが選択されていても、ラッチされて確定した信号が同一伝播経路ａを伝播するので、その伝播遅延時間τ１およびτ２が等しくなり、同じタイミングでメモリセル１１をアクセスすることが可能である。
【００３７】
これに対して、図２（ｂ）に示すように、従来例では、通常モードが選択されている場合には、システム回路から供給された信号はクロック信号ＣＬＫに同期してＴ０でシステム回路用のフリップフロップにラッチされ、ラッチされた信号はシステム回路用のフリップフロップからメモリセルまでの経路を介して伝播遅延時間τ３経過後のＴ３でメモリセルの入力端子まで到達する。
【００３８】
一方、テストモードが選択されている場合には、組み込み自己テスト回路から供給された信号はクロック信号ＣＬＫに同期してＴ０で組み込み自己テスト回路用のフリップフロップにラッチされ、ラッチされた信号は組み込み自己テスト回路用のフリップフロップからメモリセルまでシステム回路とは異なる経路を介して伝播遅延時間τ４経過後のＴ２でメモリセルの入力端子まで到達する。
【００３９】
その結果、通常モードあるいはテストモードのいずれが選択されたかによって、ラッチされた信号が異なる経路を伝播するので、その伝播遅延時間τ３およびτ４に伝播遅延差Δτが生じ、異なるタイミングでメモリセルがアクセスされてしまう。
【００４０】
以上説明したように、実施例に係る半導体集積装置１０では、システム回路１２または組み込み自己テスト回路１３から供給されたメモリセル１１に供給される信号がラッチされて確定してからメモリセル１１に到達するまでの伝播経路ａが同一なので、等しいタイミングでメモリセル１１をアクセスすることができる。
【００４１】
その結果、実動作速度においても通常モードと等しいタイミングでメモリセル１１の動作確認テストができるので、高い信頼性を有する半導体集積装置が得られる。
【００４２】
従って、一瞬たりとも誤動作が許されない連続稼動を必要とする機器を長期間に渡って安定に稼動させることができる。
【００４３】
ここでは、メモリの動作確認デストを行なう組み込み自己テスト回路を有する半導体集積装置について説明したが、論理回路の動作確認テストを行なう組み込み自己テスト回路を有する半導体集積装置であっても構わない。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例に係る半導体集積装置を示すブロック図。
【図２】本発明の実施例に係る半導体集積装置の動作を示すタイミングチャート。
【符号の説明】
【００４５】
１０  半導体集積装置
１１  メモリセル
１２  システム回路
１３  組み込み自己テスト回路
１４、１５、１６  セレクタ
１７、１８、１９  第１のフリップフロップ
２０  第２のフリップフロップ
２１  アドレス信号生成部
２２  テストパターン生成部
２３  制御信号生成部
２４  テスト結果評価部
２５  モード制御信号入力端子
【図１】
2006200956.tif 000003
【図２】
2006200956.tif 000004