(57)【要約】      （修正有）【課題】単位動作時間より長い幅を有するエラー信号と基準信号とを生成することでより高速動作が可能な位相検出器を提供する。【解決手段】本発明のクロックデータ復元回路は電圧制御発振器、クオータレート線形位相検出器、電荷ポンプ及びフィルタを具備する。また、クオータレート線形位相検出器は第１貯蔵部と、第２貯蔵部と、エラー信号検出部と、基準信号検出部と第１スイッチング部と、第２スイッチング部とを含む。【選択図】図２
2006042329.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号に基づいて複数の第１貯蔵データ信号を生成する第１貯蔵部と、
前記複数の第１貯蔵データ信号に基づいて複数の第２貯蔵データ信号を生成する第２貯蔵部と、
前記複数の第１貯蔵データ信号のうち少なくとも一つ以上に基づいて複数の緩和されたエラー信号を生成するエラー信号検出部と、
前記複数の第２貯蔵データ信号のうち少なくとも一つ以上に基づいて複数の緩和された基準信号を生成する基準信号検出部と、
前記複数の緩和されたエラー信号と複数のクロック信号に基づいて複数のエラー信号を発生する第１スイッチング部と、
前記複数の緩和された基準信号と前記複数のクロック信号とに基づいて複数の基準信号をそれぞれ発生する第２スイッチング部と、
を具備することを特徴とする位相検出回路。
【請求項２】
前記第１貯蔵部は、前記複数のクロック信号のうち対応する一つのクロック信号の第１レベルで前記入力データ信号を出力し、第２レベルで保持して前記複数の第１貯蔵データ信号を生成することを特徴とする請求項１記載の位相検出回路。
【請求項３】
前記第２貯蔵部は、前記複数のクロック信号のうち対応する一つのクロック信号の第１レベルで前記第１貯蔵データ信号のうち少なくとも一つを出力し、第２レベルで保持して前記複数の第２貯蔵データ信号を生成することを特徴とする請求項１記載の位相検出回路。
【請求項４】
前記エラー信号前記複数の第１貯蔵データ信号のうち少なくとも２つを排他的論理和して前記複数の緩和されたエラー信号を生成することを特徴とする請求項１記載の位相検出回路。
【請求項５】
前記基準信号検出部は、前記複数の第２貯蔵データ信号のうち少なくとも２つを排他的論理和して前記複数の緩和された基準信号を生成することを特徴とする請求項１記載の位相検出回路。
【請求項６】
前記第１スイッチング部は、前記複数のクロック信号のうち対応する一つのクロック信号の第１レベルで前記複数の緩和されたエラー信号のうち少なくとも一つを選択的にイネーブルさせ、前記複数のクロック信号のうち対応する一つのクロック信号の第２レベルで前記複数の緩和されたエラー信号のうち少なくとも一つを選択的にディセーブルさせ複数のエラー信号を発生することを特徴とする請求項１記載の位相検出回路。
【請求項７】
前記第２スイッチング部は、前記複数のクロック信号のうち対応する一つのクロック信号の第１レベルで前記複数の緩和された基準信号のうち少なくとも一つを選択的にイネーブルさせ、前記複数のクロック信号のうち対応する一つのクロック信号の第２レベルで前記複数の緩和された基準信号のうち前記少なくとも一つを選択的にディセーブルさせ複数の基準信号をそれぞれ発生することを特徴とする請求項１記載の位相検出回路。
【請求項８】
前記複数の緩和されたエラー信号及び緩和された基準信号の信号幅は、単位動作時間より大きいことを特徴とする請求項１記載の位相検出回路。
【請求項９】
前記複数のクロック信号は、それぞれ０°、９０°、１８０°、２７０°の位相を有する四つのクロック信号を含むことを特徴とする請求項１記載の位相検出回路。
【請求項１０】
前記データ信号、第１及び第２貯蔵データ信号、エラー信号、基準信号はそれぞれ差動信号であることを特徴とする請求項１記載の位相検出回路。
【請求項１１】
前記第１及び第２貯蔵部それぞれは、少なくとも一つのＤ型フリップフロップを含み、前記第１及び第２貯蔵部それぞれに含まれた少なくとも一つのＤ型フリップフロップの数は前記複数のクロック信号の数に対応することを特徴とする請求項１記載の位相検出回路。
【請求項１２】
前記エラー信号検出部及び基準信号検出部それぞれは、少なくとも一つのＸＯＲゲートを含み、前記エラー信号検出部及び基準信号検出部それぞれに含まれた前記少なくとも一つのＸＯＲゲートの数は前記複数のクロック信号の数に対応することを特徴とする請求項１記載の位相検出回路。
【請求項１３】
第１及び第２スイッチング部それぞれは、少なくとも一つのマルチプレクサを含み、前記少なくとも一つのマルチプレクサの数は前記複数のクロック信号数に対応することを特徴とする請求項１記載の位相検出回路。
【請求項１４】
前記少なくとも一つのマルチプレクサは２：１マルチプレクサを含むことを特徴とする請求項１３記載の位相検出回路。
【請求項１５】
前記第２貯蔵部は、前記入力データ信号を前記複数のクロック信号のうち、少なくとも一つに基づいて逆多重化して前記複数の第２貯蔵データ信号を生成することを特徴とする請求項１記載の位相検出回路。
【請求項１６】
前記複数の第１貯蔵データ信号は第１乃至第４の第１貯蔵データ信号を含み、前記複数の第２貯蔵データ信号は第１乃至第４の第２貯蔵データ信号を含み、前記複数の緩和されたエラー信号は第１乃至第４の緩和されたエラー信号を含み、前記複数の緩和された基準信号は第１乃至第４の緩和された基準信号を含み、前記複数のエラー信号は第１乃至第４エラー信号を含み、前記複数の基準信号は第１乃至第４基準信号を含み、前記複数のクロック信号は第１乃至第４クロック信号を含むことを特徴とする請求項１記載の位相検出回路。
【請求項１７】
前記第１貯蔵部は、
前記第１クロック信号の第１レベルで前記入力データ信号をパスし第２レベルでホールドして前記第１の第１貯蔵データ信号を発生する第１Ｄ型フリップフロップと、
前記第２クロック信号の第１レベルで前記入力データ信号をパスし第２レベルでホールドして前記第２の第１貯蔵データ信号を発生する第２Ｄ型フリップフロップと、
前記第３クロック信号の第１レベルで前記入力データ信号をパスし第２レベルでホールドして前記第３の第１貯蔵データ信号を発生する第３Ｄ型フリップフロップと、  
前記第４クロック信号の第１レベルで前記入力データ信号をパスし第２レベルでホールドして前記第４の第１貯蔵データ信号を発生する第１Ｄ型フリップフロップと、を具備することを特徴とする請求項１６記載の位相検出回路。
【請求項１８】
前記第２貯蔵部は、
前記第３クロック信号の第１レベルで前記第１の第１貯蔵データ信号をパスし、第２レベルでホールドして前記第１の第２データ信号を発生する第５Ｄ型フリップフロップと、
前記第４クロック信号の第１レベルで前記第２の第１貯蔵データ信号をパスし、第２レベルでホールドして前記第２の第２データ信号を発生する第６Ｄ型フリップフロップと、
前記第１クロック信号の第１レベルで前記第３の第１貯蔵データ信号をパスし、第２レベルでホールドして前記第３の第２データ信号を発生する第７Ｄ型フリップフロップと、
前記第２クロック信号の第１レベルで前記第４の第１貯蔵データ信号をパスし、第２レベルでホールドして前記第４の第２データ信号を発生する第８Ｄ型フリップフロップと、を具備することを特徴とする請求項１７記載の位相検出回路。
【請求項１９】
前記エラー信号検出部は、
前記第４の第１貯蔵データ信号と第１の第１貯蔵データ信号とを排他的論理和して前記第１の緩和されたエラー信号を生成する第１ＸＯＲゲートと、
前記第１の第１貯蔵データ信号と第２の第１貯蔵データ信号とを排他的論理和して前記第２の緩和されたエラー信号を生成する第２ＸＯＲゲートと、
前記第２の第１貯蔵データ信号と第３の第１貯蔵データ信号とを排他的論理和して前記第３の緩和されたエラー信号を生成する第３ＸＯＲゲートと、
前記第３の第１貯蔵データ信号と第４の第１貯蔵データ信号とを排他的論理和して前記第４の緩和されたエラー信号を生成する第４ＸＯＲゲートと、を含むことを特徴とする請求項１６記載の位相検出回路。
【請求項２０】
前記基準信号検出部は、
前記第４の第２クオータレート（Ｑｕａｒｔｅｒ−ｒａｔｅ）データ信号と第１の第２クオータレートデータ信号と第１の第２クオータレートデータ信号とを排他的論理和して前記第１の緩和された基準信号を生成する第５ＸＯＲゲートと、
前記第１の第２クオータレートデータ信号と第２の第２クオータレートデータ信号とを排他的論理和して前記第２の緩和された基準信号を生成する第６ＸＯＲゲートと、
前記第２の第２クオータレートデータ信号と第３の第２クオータレートデータ信号とを排他的論理和して前記第３の緩和された基準信号を生成する第７ＸＯＲゲートと、
前記第３の第２クオータレートデータ信号と第４の第２クオータレートデータ信号とを排他的論理和して前記第４の緩和された基準信号を生成する第８ＸＯＲゲートと、を含むことを特徴とする請求項１９記載の位相検出回路。
【請求項２１】
前記第１スイッチング部は、
前記第４クロック信号の第１レベルで前記第１の緩和されたエラー信号を選択し、第２レベルで遮断信号を選択して前記第１エラー信号を出力する第１マルチプレクサと、
前記第１クロック信号の第１レベルで前記第２の緩和されたエラー信号を選択し、第２レベルで前記遮断信号を選択して前記第２エラー信号を出力する第２マルチプレクサと、
前記第２クロック信号の第１レベルで前記第３の緩和されたエラー信号を選択し、第２レベルで前記遮断信号を選択して前記第３エラー信号を出力する第３マルチプレクサと、
前記第３クロック信号の第１レベルで前記第４の緩和されたエラー信号を選択し、第２レベルで前記遮断信号を選択して前記第４エラー信号を出力する第４マルチプレクサと、を含むことを特徴とする請求項１６記載の位相検出回路。
【請求項２２】
前記第２スイッチング部は、
前記第１クロック信号の第１レベルで前記第１の緩和された基準信号を選択し、第２レベルで前記遮断信号を選択して前記第１基準信号を出力する第５マルチプレクサと、
前記第２クロック信号の第１レベルで前記第２の緩和された基準信号を選択し、第２レベルで前記遮断信号を選択して前記第２基準信号を出力する第６マルチプレクサと、
前記第３クロック信号の第１レベルで前記第３の緩和された基準信号を選択し、第２レベルで前記遮断信号を選択して前記第３基準信号を出力する第７マルチプレクサと、
前記第４クロック信号の第１レベルで前記第４の緩和された基準信号を選択し、第２レベルで遮断信号を選択して前記第４基準信号を出力する第８マルチプレクサと、を含むことを特徴とする請求項２１記載の位相検出回路。
【請求項２３】
前記位相検出回路は、
前記複数のエラー信号と前記複数の基準信号との対を複数の電流信号にそれぞれ変換する電圧電流変換部と、
前記複数の電流信号を組合わせて位相差検出信号を出力する電流加算器と、をさらに含むことを特徴とする請求項１記載の位相検出回路。
【請求項２４】
前記位相検出回路は、
前記第１乃至第４エラー信号と前記第１乃至第４基準信号との対を複数の電流信号にそれぞれ変換する電圧電流変換部と、
前記複数の電流信号を組合わせて位相差検出信号を出力する電流加算器と、をさらに含むことを特徴とする請求項１６記載の位相検出回路。
【請求項２５】
前記電圧電流変換部は、
前記第１エラー信号と第１基準信号とをそれぞれ入力して第１電流信号に変換する第１電圧電流変換器と、
前記第２エラー信号と第２基準信号とをそれぞれ入力して第２電流信号に変換する第２電圧電流変換器と、
前記第３エラー信号と第３基準信号とをそれぞれ入力して第３電流信号に変換する第３電圧電流変換器と、
前記第４エラー信号と第４基準信号とをそれぞれ入力して第４電流信号に変換する第４電圧電流変換器と、を具備することを特徴とする請求項１４記載の位相検出回路。
【請求項２６】
第１データレートを有する第１データ信号を受信する段階と、
前記受信した第１データ信号を前記第１データレートより低い第２データレートを有しそれぞれ前記第１データ信号の一部を含む複数の第２データ信号に分割する段階と、
前記複数の第２データ信号と複数のクロック信号とのうちから、少なくとも一つのクロック信号に基づいて前記第１データ信号と連関された少なくとも一つの信号を選択的にイネーブルさせる段階と、
を含むことを特徴とする位相検出方法。
【請求項２７】
前記少なくとも一つの信号は複数の緩和された基準信号と複数の緩和されたエラー信号とを含むことを特徴とする請求項２６記載の位相検出方法。
【請求項２８】
前記複数の緩和された基準信号は前記複数の第２データ信号のうち少なくとも２つを排他的論理和して生成され、前記複数の緩和されたエラー信号は複数の第３データ信号のうち少なくとも２つを排他的論理和して生成され、
前記複数の第３データ信号は前記複数のクロック信号のうち対応する一つのクロック信号の第１レベルで前記第１データ信号を出力し第２レベルで保持して生成されることを特徴とする請求項２７記載の位相検出方法。
【請求項２９】
前記少なくとも一つの信号の信号幅は単位動作時間より大きいことを特徴とする請求項２６記載の位相検出方法。
【請求項３０】
前記複数のクロック信号のうち少なくとも一つのクロック信号はそれぞれ約０°、約９０°、約１８０°、約２７０°位相のうちいずれか一つの位相を有することを特徴とする請求項２６記載の位相検出方法。
【請求項３１】
制御電圧信号に応答して複数のクロック信号を発生する電圧制御発振器と、
データ信号のデータレートを調節し、単位動作処理時間より大きい幅を有する複数のエラー信号と基準信号とをそれぞれ発生する位相検出回路と、
前記複数のエラー信号と基準信号とに基づいて位相差検出信号を発生する電荷ポンプと、
前記制御電圧信号を前記電圧制御発振器に提供するフィルタと、
を具備することを特徴とするクロックデータ復元回路。
【請求項３２】
前記複数のエラー信号の各信号幅は前記データ信号と対応するクロック信号との間の位相差と単位動作時間とを足した幅を有することを特徴とする請求項３１記載のクロックデータ復元回路。
【請求項３３】
前記複数の基準信号の各信号幅は、単位動作時間の２倍の幅を有することを特徴とする請求項３１記載のクロックデータ復元回路。
【請求項３４】
前記電荷ポンプは、
前記複数のエラー信号と前記複数の基準信号との対をそれぞれ電流信号に変換する複数の電圧電流変換器と、
前記複数の電圧電流変換器の出力電流信号を組合わせて前記位相差検出信号に出力する電流加算器と、を具備することを特徴とする請求項３１記載のクロックデータ復元回路。
【請求項３５】
制御電圧信号に応答して複数のクロック信号を発生する段階と、
前記複数のクロック信号に基づいてデータ信号のデータレートを調節し、単位動作処理時間より大きい幅を有する複数のエラー信号と複数の基準信号とをそれぞれ発生する段階と、
前記複数のエラー信号、前記複数の基準信号及び前記データ信号と前記複数のクロック信号との間の位相差に基づいて位相差検出信号を発生する段階と、
前記位相差検出信号をフィルタリングして前記制御電圧信号に提供する段階と、
を具備することを特徴とするクロックデータ復元方法。
【請求項３６】
前記フィルタリングは、低域フィルタリングであることを特徴とする請求項３５記載のクロックデータ復元方法。
【請求項３７】
前記複数のエラー信号及び前記複数の基準信号は、請求項２６に記載の方法によって生成されることを特徴とする請求項３５記載のクロックデータ復元方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相検出回路及び方法とクロックデータ復元回路及び方法に係り、特にデータとクロックとの間の位相差を線形的に検出するための回路及び方法に関する。
【背景技術】
【０００２】
一般的に、クロックデータ復元回路ＣＤＲは、光通信、バックプレーンルーティング（ｂａｃｋｐｌａｎｅ  ｒｏｕｔｉｎｇ）、チップ間相互連結のような高速データ通信システムの受信端でデジタル信号の再生に必要なクロックを提供するために広く使用されている。
ＣＤＲの構造は、外部の水晶発振器から提供される基準クロックを使用するか否かによって大きく区分され、基準クロックを使用せずクロックを復元する構造と基準クロックを使用してクロックを復元する構造とがある。前者では周波数検出器を使用して入力データから直接周波数情報を抽出するに対し、後者では外部クロックとクロック分周器とを使用して入力データのビットレートと同一の周波数のクロックを生成するようにしている。
【０００３】
特に、高速データ送受信の際には入力データのビットレートの半分になるハーフレートＣＤＲを使用する。ハーフレートＣＤＲでは２つのＰＬＬを使用する方式と、一つのＰＬＬでハーフレートクアドラチャークロックを生成して使用する方式とに区分される。前者の場合、ＰＬＬを複数個使用するのでチップ面積の増加、消費電力の増加などの短所がある。後者の場合、データレートが高くなるにつれ、それに従う高い周波数の電圧制御発振器ＶＣＯを設計し高周波数のクアドラチャークロックをデータ受信チャネルに伝送しなければならない。従って、後者の場合、クロック周波数が高くなるほどロージッタ特性を有するＰＬＬ/ＶＣＯのＣＭＯＳ設計が困難で、各チャネルクロック伝送の際、伝送ライン間の不適合及びカプリング効果などが周波数に比例して増加し、伝送バッファによる消費電力の増加がおこる。
【０００４】
また、ＣＤＲの動作速度は位相検出器ＰＤによって決定される。ＰＤはデータとクロックとの間の位相差を検出するために高速動作が要求される。ＰＤは、非線形ＰＤと線形ＰＤとに区分される。非線形ＰＤは進相であるか遅相であるかのみを検出する。Ｊｒｉ  ＬＥＥなどの“Ａ４０−Ｇｂ/ｓＣｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔ  ０．１８−ｕｍ  ＣＯＭＳ  Ｔｅｃｈｎｏｌｏｇｙ”（ＩＳＳＣＣ、２００３）の論文ではクオータレート二進位相検出器を有する４０Ｇｂ/ｓＣＤＲが紹介されている。
【０００５】
線形ＰＤは位相が進相または遅相の程度を検出する。特許文献１でＪａｆｅｒ  Ｓａｖｏｊなどはハーフレート線形位相検出器を有する１０Ｇｂ/ＣＭＯＳ  ＣＤＲを紹介している。
従って、非線形ＰＤに比べ、線形ＰＤでは動作される電荷ポンプの動作回数が少ないので電圧制御発振器の制御電圧のリップルが少ない。従って、ロージッタに有利である。
【０００６】
前記位相検出器はデータとクロック信号との間の位相差に対応するエラー信号を検出するために差動排他的論理回路を使用する。検出されたエラー信号は単位動作時間より小さい信号幅を有するようになる。
差動排他的論理回路を採用した位相検出器ではデータレートが１０Ｇｂ/ｓ以上に増加すると検出されたエラー信号の信号幅は１００ｐｓから数十乃至数ｐｓにさらに小さくなるので差動排他的論理回路でこれを検出することができなくなる恐れがある。従って、差動排他的論理回路の動作速度でＣＤＲの動作速度が制限されるようになる。
【特許文献１】米国公開特許２００２−００２１４７０号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、このような従来技術の問題点を解決するためにエラー信号の幅を単位動作時間以上に緩和させることで数十ＧＨｚ以上のビットレートを有するデータの復元が可能なクオータレートクロックデータ復元回路及び方法を提供することにある。
本発明の他の目的は、前記クロックデータ復元回路及び方法に適合したクオータレート（ｑｕａｒｔｅｒ-ｒａｔｅ）線形位相検出器回路及び方法を提供することにある。  
【課題を解決するための手段】
【０００８】
前記目的を達成するために本発明のクロックデータ復元回路は電圧制御発振器、クオータレート線形位相検出器、電荷ポンプ及びフィルタを具備する。
電圧制御発振器は制御電圧信号に応答して復元されたクオータレートクアドラチャークロック信号を発生する。ここで、電圧制御発振器は０°位相を有する第１クロック信号Ｉ、９０°位相を有する第２クロック信号Ｑ、１８０°位相を有する第３クロック信号Ｉｂ、２７０°位相を有する第４クロック信号Ｑｂをそれぞれ発生するリング発振器を含む。
【０００９】
クオータレート線形位相検出器はフルレートデータ信号を復元されたクオータレートクアドラチャークロック信号によってリタイミングして４：１逆多重化された複数のクオータレート復元データ信号を出力し、単位動作時間より大きい幅を有する複数のエラー信号と基準信号とをそれぞれ発生する。ここで、単位動作時間はデータ信号の単位信号幅をいう。データ信号のビットレートが１０Ｇｂｐｓであると単位動作時間は１００ｐｓになる。４０Ｇｂｐｓであると単位動作時間は２５ｐｓになる。
本発明においてエラー信号の各信号幅は、フルレートデータ信号とクアドラチャークロック信号との間の位相差と単位動作時間を足した幅とを有する。基準信号の各信号幅は単位動作時間の２倍の幅を有する。
【００１０】
電荷ポンプは、複数のエラー信号と基準信号とを入力してフルレートデータ信号とオータレートクアドラチャークロック信号との間の位相差に対応して可変する位相差検出信号を発生する。
フィルタはループフィルタで位相検出器を低域フィルタリングしてリップルを除去した後、電圧制御発振器の制御電圧信号として提供する。
【００１１】
本発明のクオータレート線形位相検出器は第１貯蔵部、第２貯蔵部、エラー信号検出部、基準信号検出部、第１スイッチング部、第２スイッチング部を含む。
第１貯蔵部はクアドラチャークロック信号それぞれに応答して対応するクロック信号の第１レベルで前記データ信号をパスし、第２レベルでホールドして複数の第１貯蔵データをそれぞれ生成する。第２貯蔵部はクアドラチャークロック信号それぞれに応答して前記対応するクロック信号と位相が反転されたクロック信号の第１レベルで対応する第１貯蔵データ信号をパスし、第２レベルでホールドして前記複数のクオータレート復元データ信号をそれぞれ生成する。ここで、第１及び第２貯蔵部はそれぞれ４個の差動フリップフロップで構成する。
【００１２】
エラー信号検出部は複数の第１貯蔵データ信号のうちそれぞれ一対ずつ排他的論理和して複数の緩和されたエラー信号をそれぞれ生成する。基準信号検出部は複数のクオータレート復元データ信号のうち一対ずつそれぞれ排他的論理和して複数の緩和された基準信号をそれぞれ生成する。ここで、エラー信号検出部及び基準信号検出部はそれぞれ４個の差動ＸＯＲゲートで構成する。従って、本発明においては第１及び第２貯蔵部を通じて単位動作時間より大きい緩和された信号、即ち、フルレート以上の動作速度をフルレート未満の動作速度に低下させた信号をＸＯＲ演算することでＸＯＲ演算動作の失敗を防止することができるので、従来の方式に比べてさらに高いビットレートを有するデータの復元が可能である。
【００１３】
第１スイッチング部はクアドラチャークロック信号それぞれに応答して対応するクロック信号の第１レベルで前記複数の緩和されたエラー信号のうち対応するエラー信号をそれぞれ選択し、第２レベルで遮断して前記複数のエラー信号をそれぞれ発生する。第２スイッチング部はクアドラチャークロック信号それぞれに応答して対応するクロック信号の第１レベルで前記複数の緩和された基準信号のうち対応する基準信号をそれぞれ選択し、第２レベルで遮断して複数の基準信号をそれぞれ発生する。ここで、第１及び第２スイッチング部はそれぞれ４個の差動マルチプレクサで構成する。
【００１４】
電荷ポンプは、複数のエラー信号と基準信号の各対をそれぞれ入力して電流信号に変換する複数の電圧電流変換器と、前記複数の電流信号を加算して位相差検出信号に出力する電流加算器とを含む。
【００１５】
本発明において、フリップフロップ、ＸＯＲゲート、マルチプレクサ、電圧電流変換機、加算器は高速動作のために電流制御型ＣＭＯＳ（Ｃ３ＭＯＳ）ロジック回路で構成することが望ましい。
【００１６】
本発明のクロックデータ復元方法は、（ａ）制御電圧信号に応答して復元されたクオータレートクアドラチャークロック信号を発生し、（ｂ）フルレートデータ信号を復元されたクオータレートクアドラチャークロック信号によってリタイミングして４：１逆多重化された複数のクオータレート復元データ信号を出力し、単位動作処理時間より大きい幅を有する複数のエラー信号と基準信号とをそれぞれ発生し、（ｃ）複数のエラー信号と基準信号とを入力して前記フルレートデータ信号と前記クオータレートクアドラチャークロック信号との間に位相差に対応して可変される位相差検出信号を発生し、（ｄ）位相差検出信号を低域フィルタリングして前記制御電圧信号に提供する。
【００１７】
本発明でエラー信号と基準信号とをそれぞれ発生する段階は、（ｂ−１）クオータレートクアドラチャークロック信号それぞれに応答し対応するクロック信号の第１レベルでフルレートデータ信号をパスし、第２レベルでホールドして複数の第１貯蔵データ信号をそれぞれ生成し、（ｂ−２）クアドラチャークロック信号それぞれに応答して対応するクロック信号と位相が反転されたクロック信号の第１レベルで対応する第１貯蔵データ信号をパスし、第２レベルでホールドして複数の第２貯蔵データ信号をそれぞれ生成し、（ｂ−３）複数の第１貯蔵データ信号のうちそれぞれ一対ずつを排他的論理和して複数の緩和されたエラー信号をそれぞれ検出し、（ｂ−４）複数の第２貯蔵データ信号のうち一対を排他的論理和して複数の緩和された基準信号をそれぞれ検出し、（ｂ−５）クアドラチャークロック信号それぞれに応答して対応するクロック信号の第１レベルで前記複数の緩和されたエラー信号のうち対応するエラー信号を選択し、第２レベルで遮断して複数のエラー出力信号をそれぞれ出力し、（ｂ−６）クアドラチャークロック信号それぞれに応答して対応するクロック信号の第１レベルで前記複数の緩和された基準信号のうち対応される基準信号を選択し、第２レベルで遮断して複数の基準出力信号をそれぞれ出力する段階を含む。
【発明の効果】
【００１８】
前述したように、本発明においてはフルレートのデータ信号をクオータレートクアドラチャークロック信号で緩和させた後、緩和された信号をＸＯＲすることでＸＯＲゲートの動作速度制限以上のビットレートを有する高速データの復元が可能である。同一ＸＯＲゲートを使用すると本発明では従来の方式に比べて２倍乃至４倍程度ビットレートが高いデータの復元処理が可能である。即ち、ＸＯＲゲートの動作速度制限が１０Ｇｂｐｓであると、本源発明では同一のＸＯＲゲートを使用して４０Ｇｂｐｓデータ信号の復元が可能である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図１は本発明によるクロックデータ復元回路のブロック構成を示す。
図１のクロックデータ復元回路は電圧制御発振器１０２、クオータレート線形位相検出器１０４、電荷ポンプ１０６及びフィルタ１０８を具備する。
【００２０】
電圧制御発振器１０２は制御電圧信号ＣＶＳに応答して２．５ＧＨｚの復元されたクオータレートクアドラチャークロック信号（Ｉ、Ｑ、Ｉｂ、Ｑｂ）を発生する。ここで、電圧制御発振器１０２はＯ°位相を有する第１クロック信号Ｉ、９０°位相を有する第２クロック信号Ｑ、１８０°位相を有する第３クロック信号Ｉｂ、２７０°位相を有する第４クロック信号Ｑｂをそれぞれ発生するリング発振器を含む。一般的なリング発振器はループ形状で連結された２個の差動遅延セル、各遅延セルの出力をバッファリングするために２個の差動出力バッファを含む。従って、一つの差動出力バッファでは第１クロック信号Ｉと第３クロック信号Ｉｂとをそれぞれ出力し、他の一つの差動出力バッファでは第２クロック信号Ｑと第４クロック信号Ｑｂとをそれぞれ出力する。ここで、差動出力バッファのバイアス電流は制御電圧信号ＣＶＳによってクロック信号がデータの位相を追従するように調整される。従って、クロック信号はデータの位相を追従するように復元される。
【００２１】
クオータレート線形位相検出器１０４は１０Ｇｂｐｓデータ信号ＤＡＴＡを復元された２．５ＧＨｚクアドラチャークロック信号（Ｉ、Ｑ、Ｉｂ、Ｑｂ）によってリタイミングして４：１逆多重化された２．５Ｇｂｐｓの４個の復元データ信号ＲＤＡＴＡを出力し、単位動作時間ＵＩより大きい幅を有する複数のエラー信号ＥＲＲと基準信号ＲＥＦとをそれぞれ発生する。ここで、単位動作時間（ＵＩ：Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）はデータ信号の単位信号幅をいう。データ信号のビットレートが１０Ｇｂｐｓであると単位動作時間は１００ｐｓになる。４０Ｇｂｐｓであると単位動作時間は２５ｐｓになる。
【００２２】
電荷ポンプ１０６は複数のエラー信号ＥＲＲと基準信号ＲＦＦとを入力して１０Ｇｂｐｓデータ信号ＤＡＴＡと２．５ＧＨｚクアドラチャークロック信号（Ｉ、Ｑ、Ｑｂ）との間の位相差に対応して可変される位相差検出信号ＰＤＳを発生する。
【００２３】
フィルタ１０８はループフィルタで位相差検出信号ＰＤＳを低域フィルタリングしてリップルが除去された制御電圧信号ＣＶＳを出力する。従って、制御電圧信号ＣＶＳのレベルは位相差に応答して可変される。
【００２４】
図２は本発明による望ましい一実施例の線形位相検出器のブロック構成を示し、図３は図２の線形位相検出器の詳細回路図を示す。
図２のクオータレート線形位相検出器１０４は第１貯蔵部２０２、第２貯蔵部２０４、エラー信号検出部２０６、基準信号検出部２０８、第１スイッチング部２１０、第２スイッチング部２１２を含む。
【００２５】
第１貯蔵部２０２はクアドラチャークロック信号（Ｉ、Ｑ、Ｉｂ、Ｑｂ）それぞれに応答して対応するクロック信号の第１レベルで前記データ信号をパスし、第２レベルでホールドして４個の第１貯蔵データ信号ＳＤＡＴＡ〜ＳＤＡＴＡ３をそれぞれ生成する。
【００２６】
第２貯蔵部２０４はクアドラチャークロック信号（Ｉ、Ｑ、Ｉｂ、Ｑｂ）それぞれの応答して対応するクロック信号の第１レベルで対応する第１貯蔵データ信号をパスし、第２レベルでホールドして４個のクオータレート復元データ信号ＲＤＡＴＡ〜ＲＤＡＴＡ３をそれぞれ生成する。
【００２７】
図３に示すように、第１貯蔵部２０２は４個のＤ形フリップフロップＦＦ１〜ＦＦ４で構成する。ＦＦ１〜ＦＦ４の差動入力端子には差動データ信号ＤＡＴＡがそれぞれ入力される。
【００２８】
ＦＦ１は第１クロック信号Ｉの第１レベル、即ち、上昇エッジと下降エッジとの間のハイレベル区間で入力されたデータ信号をパスし、第２レベル、即ち、下降エッジで入力されたデータ信号の状態をホールディングして第１貯蔵データ信号ＳＤＡＴＡ０を発生する。
【００２９】
ＦＦ２は第２クロック信号Ｑの第１レベル、即ち、上昇エッジで下降エッジとの間のハイレベル区間で入力されたデータ信号をパスし、第２レベル、即ち、下降エッジで入力されたデータ信号の状態をホールディングして第１貯蔵データ信号ＳＤＡＴＡ１を発生する。
【００３０】
ＦＦ３は第３クロック信号Ｉｂの第１レベル、即ち、上昇エッジと下降エッジとの間のハイレベル区間で入力されたデータ信号をパスし、第２レベル、即ち、下降エッジでの入力されたデータ信号の状態をホールディングして第１貯蔵データ信号ＳＤＡＴＡ２を発生する。
【００３１】
ＦＦ４は第４クロック信号Ｑｂの第１レベル、即ち、上昇エッジと下降エッジとの間のハイレベル区間で入力されたデータ信号をパスし、第２レベル、即ち、下降エッジでの入力されたデータ信号の状態をホールディングして第１貯蔵データ信号ＳＤＡＴＡ３を発生する。
【００３２】
第２貯蔵部２０４は４個のＤ型フリップフロップＦＦ５〜ＦＦ８で構成される。ＦＦ５〜ＦＦ８の各差動入力端子には４個の第１貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３がそれぞれ入力される。
【００３３】
ＦＦ５は第３クロック信号Ｉｂの第１レベル、即ち、上昇エッジと下降エッジとの間のハイレベル区間で入力された前記第１貯蔵データＳＤＡＴＡ０をパスし、第２レベル、即ち、下降エッジで入力された貯蔵データ信号ＳＤＡＴＡ０の状態をホールディングして復元データ信号ＲＤＡＴＡ０を発生する。
【００３４】
ＦＦ６は第４クロック信号Ｑｂの第１レベル、即ち、上昇エッジから下降エッジとの間のハイレベル区間で入力された前記第１貯蔵データＳＤＡＴＡ１をパスし、第２レベル、即ち、下降エッジで入力された貯蔵データ信号ＳＤＡＴＡ１の状態をホールディングして復元データ信号ＲＤＡＴＡ１を発生する。
【００３５】
ＦＦ７は第１クロック信号Ｉの第１レベル、即ち、上昇エッジから下降エッジとの間のハイレベル区間で入力された前記第１貯蔵データＳＤＡＴＡ２をパスし、第２レベル、即ち、下降エッジで入力された貯蔵データ信号ＳＤＡＴＡ２の状態をホールディングして復元データ信号ＲＤＡＴＡ２を発生する。
【００３６】
ＦＦ８は第２クロック信号Ｑの第１レベル、即ち、上昇エッジと下降エッジとの間のハイレベル区間で入力された前記第１貯蔵データＳＤＡＴＡ３をパスし、第２レベル、即ち、下降エッジで入力された貯蔵データ信号ＳＤＡＴＡ３の状態をホールディングして復元データ信号ＲＤＡＴＡ３を発生する。
【００３７】
従って、ＲＤＡＴＡ２信号はＦＦ３でＩｂクロック信号の下降エッジでホールディングされた信号をＦＦ７でＩクロック信号の下降エッジでホールディングすることでＤＡＴＡ信号の０、４、８、…番目の信号に逆多重化される。ＲＤＡＴＡ３信号はＦＦ４でＱｂクロック信号の下降エッジでホールディングされた信号をＦＦ８でＱクロック信号の下降エッジでホールディングすることによってＤＡＴＡ信号の１、５、９、…番目の信号に逆多重化される。ＲＤＡＴＡ０信号はＦＦ１で第１クロック信号の下降エッジでホールディングされた信号をＦＦ５でＩｂクロック信号の下降エッジでホールディングすることによってＤＡＴＡ信号の２、６、１０、…番目の信号に逆多重化される。ＲＤＡＴＡ１信号はＦＦ２でＱｂクロック信号の下降エッジでホールディングされた信号をＦＦ６でＱクロック信号の下降エッジでホールディングすることでＤＡＴＡ信号の３、７、９、…番目の信号に逆多重化される。
【００３８】
ＦＦ１〜ＦＦ８は図４に示すように通常の差動Ｃ３ＭＯＳロジック回路（特許文献２参照）などと同一又は類似する差動入出力回路で構成することができる。
【特許文献２】米国公開特許２００２−０１３０６９２号
【００３９】
エラー信号検出部２０６は４個の貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３のうち一対ずつ（ＳＤＡＴＡ３、ＳＤＡＴＡ０）（ＳＤＡＴＡ０、ＳＤＡＴＡ１）（ＳＤＡＴＡ１、ＳＤＡＴＡ２）（ＳＤＡＴＡ２、ＳＤＡＴＡ３）それぞれ排他的論理和して複数の緩和されたエラー信号ＲＸ−ＥＲＲ０〜ＲＸ−ＥＲＲ３をそれぞれ生成する。ここで、緩和されたエラー信号というのは前記単位動作時間ＵＩより広い信号幅を有するエラー信号として定義する。
【００４０】
基準信号検出部２０８は４個の復元データ信号ＲＤＡＴＡ０〜ＲＤＡＴＡ３のうち一対ずつ（ＲＤＡＴＡ３、ＲＤＡＴＡ０）（ＲＤＡＴＡ０、ＲＤＡＴＡ１）（ＲＤＡＴＡ１、ＲＤＡＴＡ２）（ＲＤＡＴＡ２、ＲＤＡＴＡ３）それぞれ排他的論理和して４個の緩和された基準信号ＲＸ−ＲＦＦ０〜ＲＸ−ＲＦＦ３をそれぞれ生成する。ここで、緩和された基準信号というのは前記単位動作時間ＵＩより広い信号幅を有する基準信号として定義する。
【００４１】
エラー信号検出部２０６は４個のＸＯＲゲートＸＯＲ１〜ＸＯＲ４で構成される。
ＸＯＲ１は貯蔵データ信号ＳＤＡＴＡ３と貯蔵データ信号ＳＤＡＴＡ０を排他的論理合して緩和されたエラー信号ＲＸ−ＥＲＲ０を生成する。ＸＯＲ２は貯蔵データ信号ＳＤＡＴＡ０と貯蔵データ信号ＳＤＡＴＡ１を排他的論理合して緩和されたエラー信号ＲＸ−ＥＲＲ１を生成する。ＸＯＥ３は貯蔵データ信号ＳＤＡＴＡ１と貯蔵データ信号ＳＤＡＴＡ２を排他的論理合して緩和されたエラー信号ＲＸ−ＥＲＲ２を生成する。ＸＯＲ４は貯蔵データ信号ＳＤＡＴＡ２と貯蔵データ信号ＳＤＡＴＡ３を排他的論理和して緩和されたエラー信号ＲＸ−ＥＲＲ３を生成する。
【００４２】
基準信号検出部２０８は４個のＸＯＲゲートＸＯＲ５〜ＸＯＲ８で構成される。
ＸＯＲ５は復元データ信号ＲＤＡＴＡ３と復元データ信号ＲＤＡＴＡ０とを排他的論理和して緩和された基準信号ＲＸ−ＲＥＦ０を生成する。ＸＯＲ６は復元データ信号ＲＤＡＴＡ０と復元データ信号ＲＤＡＴＡ１とを排他的論理和して緩和された基準信号ＲＸ−ＲＥＦ１を生成する。ＸＯＲ７は復元データ信号ＲＤＡＴＡ１と復元データ信号ＲＤＡＴＡ２とを排他的論理和して緩和された基準信号ＲＸ−ＲＥＦ２を生成する。ＸＯＲ８は復元データ信号ＲＤＡＴＡ２と復元データ信号ＲＤＡＴＡ３とを排他的論理和して緩和された基準信号ＲＸ−ＲＥＦ３を生成する。
【００４３】
ＸＯＲ１〜ＸＯＲ８は図５に示すように、通常の差動Ｃ３ＭＯＳロジック回路（特許文献２参照）などと同一又は類似する差動入出力回路で構成することができる。
【００４４】
第１スイッチング部２１０は、クアドラチャークロック信号Ｉ、Ｑ、Ｉｂ、Ｑｂそれぞれに応答して対応するクロック信号の第１レベル、ハイレベルで緩和されたエラー信号ＲＸ−ＥＲＲ０〜ＲＸ−ＥＲＲ３のうち対応するエラー信号をそれぞれ選択し、第２レベル、ローレベルで遮断信号ＢＬＫＳを選択して、４個のエラー信号を（ＥＲＲ０〜ＥＲＲ３）をそれぞれ発生する。
【００４５】
第２スイッチング部２１２は、クアドラチャークロック信号（Ｉ、Ｑ、Ｉｂ、Ｑｂ）それぞれに応答して対応するクロック信号の第１レベル、ハイレベルで４個の緩和された基準信号（ＲＸ-ＲＥＦ０〜ＲＸ−ＲＥＦ３）のうち対応する基準信号をそれぞれ選択し、第２レベル、ローレベルで遮断信号ＢＬＫＳを選択して、４個の基準信号ＲＥＦ０〜ＲＥＦ３をそれぞれ発生する。
ここで、第１及び第２スイッチング部２１０、２１２はそれぞれ４個の差動マルチプレクサＭＵＸ１〜ＭＵＸ４、ＭＵＸ５〜ＭＵＸ８で構成する。
【００４６】
ＭＵＸ１は第４クロック信号Ｑｂのハイレベルで緩和されたエラー信号を選択し、ローレベルで遮断信号ＢＬＫＳを選択してエラー信号を出力する。ＭＵＸ２は第１クロック信号Ｉの、ハイレベルで緩和されたエラー信号ＲＸ−ＥＲＲ１を選択し、ローレベルで遮断信号ＢＬＫＳを選択してエラー信号ＥＲＲ１を出力する。ＭＵＸ３は第２クロック信号Ｑのハイレベルで緩和されたエラー信号ＲＸ−ＥＲＲ２を選択し、ローレベルで遮断信号ＢＬＫＳを選択してエラー信号ＥＲＲ２を出力する。ＭＵＸ４は第３クロック信号Ｉｂのハイレベルで緩和されたエラー信号ＲＸ−ＥＲＲを選択し、ローレベルで遮断信号ＢＬＫＳを選択してエラー信号ＥＲＲ０を出力する。
【００４７】
ＭＵＸ５は第１クロック信号Ｉのハイレベルで緩和された基準信号ＲＸ−ＲＥＦ０を選択し、ローレベルで遮断信号ＢＬＫＳを選択して基準信号ＲＥＦ０を出力する。ＭＵＸ６は第２クロック信号Ｑのハイレベルで緩和された基準信号ＲＸ−ＲＥＦ１を選択し、ローレベルで遮断信号ＢＬＫＳを選択して基準信号ＲＥＦ１を出力する。ＭＵＸ７は第３クロック信号Ｉｂのハイレベルで緩和された基準信号ＲＸ−ＲＥＦ２を選択し、ローレベルで遮断信号ＢＬＫＳを選択して基準信号ＲＥＦ２を出力する。ＭＵＸ８は第４クロック信号Ｑｂのハイレベルで緩和された基準信号ＲＸ−ＲＥＦ３を選択し、ローレベルで遮断信号ＢＬＫＳを選択して基準信号ＲＥＦ３を出力する。
【００４８】
ＭＵＸ１〜ＭＵＸ８は図６に示すように通常の差動Ｃ３ＭＯＳロジック回路（特許文献２）参照）などの同一又は類似する差動入出力回路で構成することができる。
【００４９】
図７は本発明による電荷ポンプの望ましい一例の構成を示す。
図７の電荷ポンプ１０６は４個のエラー信号ＥＲＲ０〜ＥＲＲ３と基準信号ＲＥＦ０〜ＲＥＦ３との各対（ＥＲＲ０、ＲＥＦ０）（ＥＲＲ１、ＲＥＦ１）（ＥＲＲ２、ＲＥＦ２）（ＥＲＲ３、ＲＥＦ３）をそれぞれ入力して４個の電流信号ＣＤＳ０〜ＣＤＳ３にそれぞれ変換する４個の電圧電流変換器ＶＩＣ１〜ＶＩＣ４と、電流信号ＣＤＳ０〜ＣＤＳ３を加算して位相検出信号ＰＤＳに出力する電流加算器ＣＡＤＤとを含む。
ＶＩＣ１〜ＶＩＣ４それぞれは図８に示された通常のＣ３ＭＯＳロジック回路などと同一又は類似する差動入力回路で構成する。
【００５０】
図９は本発明の動作を説明するためのタイミング図を示す。図９に示すように、データ信号ＤＡＴＡはクオータレートクロック信号Ｉ、Ｑ、Ｉｂ、Ｑｂに応答して第１貯蔵部２０２で４個の貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３として獲得される。第１貯蔵部２０２の各フリップフロップで、クロック信号のハイレベルで入力データ信号がそのまま出力され、クロック信号の下降エッジでのデータ状態がホールディングされ、ローレベルの間そのまま保持される。従って、貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３はクロック信号のハイレベルでは入力データ信号の該当データが示されるが、ローレベルでは下降エッジでホールディングされたデータ状態がそのまま保持される。貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３を対でＸＯＲするとエラー情報を含む緩和されたエラー信号ＲＸ-ＥＲＲ０〜ＲＸ-ＥＲＲ３がそれぞれ獲得される。即ち、各フリップフロップで単位動作時間より大きい幅を有するホールディングされた信号をＸＯＲするのでＸＯＲゲートの動作速度制限に関係なく正確に緩和されたエラー信号ＲＸ−ＥＲＲ０〜ＲＸ−ＥＲＲ３を獲得することができる。従って、エラー信号ＥＲＲ０〜ＥＲＲ３はデータ信号とクロック信号との間の位相差を含み、単位動作時間より大きい幅を有するようになる。
【００５１】
貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３は、第２貯蔵部２０４でクロック信号Ｉ、Ｑ、Ｉｂ、Ｑｂに応答してそれぞれリタイミングされた復元データ信号ＲＤＡＴＡ０〜ＲＤＡＴＡ３で獲得される。第２貯蔵部２０４の各フリップフロップＦＦ５〜ＦＦ８は、第１貯蔵部でホールディングされたデータ信号（即ち、貯蔵データ信号ＳＤＡＴＡ０〜ＳＤＡＴＡ３）を通過させ、該当クロック信号の下降エッジで貯蔵データ信号をホールディングすることで結局４：１で逆多重化されたデータを獲得する。即ち、基準信号検出部のＸＯＲゲート（ＸＯＲ５〜ＸＯＲ８）も４ＵＩ幅を有する逆多重化されたデータ信号ＸＯＲするようになるので正確に緩和された基準信号を獲得することができる。
【００５２】
獲得された緩和エラー信号のうち、所望しない第１スイッチング部２１０で遮断信号ＢＬＫＳを用いて遮断し、所望する信号区間のみを選択的に出力して最終エラー信号を電荷ポンプ部に提供する。同様に、緩和基準信号のうち所望しない区間は第２スイッチング部２１２で遮断信号ＢＬＫＳを用いて遮断し、所望する信号区間のみを選択的に出力して最終基準信号を電荷ポンプに提供する。
【００５３】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５４】
【図１】本発明によるクロックデータの復元回路のブロック図である。
【図２】図１の線形位相検出器の望ましい一実施例のブロック図である。
【図３】図２の線形位相検出器の望ましい詳細回路図である。
【図４】図３のフリップフロップの一般的な回路例を示す回路図である。
【図５】図３のＸＯＲゲートの一般的な回路例を示す回路図である。
【図６】図３のＭＵＸの一般的な回路例を示す回路図である。
【図７】図１の電荷ポンプの望ましい回路例のブロック図である。
【図８】図７の電圧電流変換機の一般的な回路例を示す回路図である。
【図９】本発明による位相検出動作を説明するためのタイミング図である。
【符号の説明】
【００５５】
１０２    電圧制御発振器
１０４    クオータレート線形位相検出器
１０６    電荷ポンプ
１０８    フィルタ
２０２    第１貯蔵部
２０４    第２貯蔵部
２０６    エラー信号検出部
２０８    基準信号検出部
２１０    第１スイッチング部
２１２    第２スイッチング部
【図１】
2006042329.tif 000003
【図２】
2006042329.tif 000004
【図３】
2006042329.tif 000005
【図４】
2006042329.tif 000006
【図５】
2006042329.tif 000007
【図６】
2006042329.tif 000008
【図７】
2006042329.tif 000009
【図８】
2006042329.tif 000010
【図９】
2006042329.tif 000011