(57)【要約】【課題】  補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させる。【解決手段】  フラッシュメモリの補助ゲート配線上に窒化シリコンを主体とする材料で形成されたキャップ絶縁膜３において、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くする。これにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。【選択図】  図５
2006351893.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板の主面上に第１ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿って第１方向に延在した状態で形成された複数の第１ゲート電極、
（ｃ）前記第１ゲート電極上に形成された窒化シリコンを主体とする第１絶縁膜と、
（ｄ）前記第１ゲート電極の側壁に形成された側壁絶縁膜と、
（ｅ）前記複数の第１ゲート電極の隣接間において、前記側壁絶縁膜により前記第１ゲート電極とは電気的に絶縁された状態で形成され、前記半導体基板の主面上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
（ｆ）前記第１絶縁膜および前記第２ゲート電極を覆うように形成された層間絶縁膜と、
（ｇ）前記層間絶縁膜上に、前記第１方向に対して交差する第２方向に延在した状態で形成された複数の第３ゲート電極とを有し、
前記複数の第３ゲート電極の隣接間の前記第１絶縁膜の厚さは、前記複数の第３ゲート電極の各々と前記複数の第１ゲート電極の各々との間の前記第１絶縁膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記半導体基板の主面から前記第２ゲート電極の上面までの高さが、前記半導体基板の主面から前記第１ゲート電極の上面までの高さよりも高いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記複数の第３ゲート電極の隣接間の前記第１絶縁膜の厚さは、前記複数の第３ゲート電極の各々と前記複数の第１ゲート電極の各々との間の前記第１絶縁膜の厚さの半分以下であることを特徴とする半導体装置。
【請求項４】
以下の工程を有する半導体装置の製造方法：
（ａ）ウエハを用意する工程と、
（ｂ）前記ウエハの半導体基板の主面上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に、後に第１ゲート電極となる第１導体層を堆積する工程と、
（ｄ）前記第１導体層上に窒化シリコンを主体とする第１絶縁膜を堆積する工程と、
（ｅ）前記第１絶縁膜上に第２絶縁膜を堆積する工程と、
（ｆ）前記第１導体層、前記第１絶縁膜および前記第２絶縁膜をパターニングすることにより、第１方向に延在する複数の前記第１ゲート電極、前記第１絶縁膜および前記第２絶縁膜のパターンを形成する工程と、
（ｇ）前記複数の第１ゲート電極、前記第１絶縁膜および前記第２絶縁膜のパターンの側面に側壁絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板上に露出した前記第１ゲート絶縁膜部分を除去する工程と、
（ｉ）前記（ｈ）工程後に露出した前記半導体基板の主面上に第２ゲート絶縁膜を形成する工程と、
（ｊ）前記複数の第１ゲート電極、前記第１絶縁膜および前記第２絶縁膜のパターンの隣接間であって前記第２ゲート絶縁膜上に、前記第１方向に延在し、後に第２ゲート電極となる複数の第２導体層を形成する工程と、
（ｋ）前記第２絶縁膜および前記側壁絶縁膜を除去する工程と、
（ｌ）前記第１絶縁膜および前記複数の第２導体層の表面を覆うように層間絶縁膜を堆積する工程と、
（ｍ）前記層間絶縁膜上に、後に第３ゲート電極となる第３導体層を堆積する工程と、
（ｎ）前記第３導体層、前記層間絶縁膜および前記複数の第２導体層をパターニングすることにより、前記第１方向の分離がなされた複数の前記第２ゲート電極と、前記第１方向に対して交差する第２方向に延在する複数の前記第３ゲート電極を形成する工程と、
（ｏ）前記複数の第３ゲート電極の隣接間の前記第１絶縁膜の一部をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、前記第３ゲート電極をパターニングする工程において、前記複数の第３ゲート電極の隣接間の前記第１絶縁膜の一部をエッチングすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、前記半導体基板の主面から前記第２ゲート電極の上面までの高さが、前記半導体基板の主面から前記第１ゲート電極の上面までの高さよりも高いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項４記載の半導体装置の製造方法において、前記複数の第３ゲート電極の隣接間の前記第１絶縁膜の厚さは、前記複数の第３ゲート電極の各々と前記複数の第１ゲート電極の各々との間の前記第１絶縁膜の厚さの半分以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、補助ゲート電極構成を持つフラッシュメモリ（以下、補助ゲート電極型のフラッシュメモリという）およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
補助ゲート電極型のフラッシュメモリについては、例えば特開２００５−８５９０３号公報（特許文献１）に開示がある。このフラッシュメモリのメモリ領域の半導体基板上には、所定方向に延在する複数の補助ゲート電極が互いに隣接した状態で配置されている。各補助ゲート電極上には、例えば窒化シリコンにより形成されたキャップ絶縁膜が形成されている。この複数の補助ゲート電極の上層には、補助ゲート電極の延在方向に対して直交する方向に延在する複数のワード線が互いに隣接した状態で配置されている。そして、上記複数の補助ゲート電極の隣接間であって、上記ワード線の各々と半導体基板との間には、浮遊ゲート電極が他の部材とは電気的に分離された状態で配置されている。浮遊ゲート電極は、その上面の高さが補助ゲート電極の上面の高さよりも高くなるように形成されている。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記補助ゲート電極型のフラッシュメモリにおいては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、隣接ビット間に寄生する容量により、メモリセルのしきい値電圧が変動してしまう結果、メモリセルに記憶されている情報（“０”または“１”）が化けてしまう問題がある。特に、０．１３μｍプロセス世代までは、隣接ビット間が広いため隣接ビット間に寄生する容量が小さく問題が顕在化されていないが、微細化が進んだ９０ｎｍプロセス世代では、しきい値電圧の変動が顕在化し、大きな問題となる。
【０００５】
そこで、本発明の目的は、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、補助ゲート電極上に形成された窒化シリコンを主体とするキャップ絶縁膜において、ワード線の隣接間のキャップ絶縁膜の厚さを、ワード線と補助ゲート電極との間のキャップ絶縁膜の厚さよりも薄くするものである。
【０００９】
また、本発明は、ワード線をパターニングする工程において、ワード線の隣接間の補助ゲート電極上の窒化シリコンを主体とするキャップ絶縁膜の一部をエッチングするものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
すなわち、補助ゲート電極上に形成された窒化シリコンを主体とするキャップ絶縁膜において、ワード線の隣接間のキャップ絶縁膜の厚さを、ワード線と補助ゲート電極との間のキャップ絶縁膜の厚さよりも薄くすることにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１３】
まず、課題について説明する。図２２は、本発明者が検討したフラッシュメモリのメモリ領域の要部斜視図を示している。なお、符号のＹは第１方向でローカルデータ線の延在方向、符号のＸは第１方向に直交する第２方向でワード線ＷＬの延在方向を示している。
【００１４】
半導体基板上には、複数の補助ゲート配線ＡＧＬが第１方向Ｙに沿って延在している。この複数の補助ゲート配線ＡＧＬ上には、例えば窒化シリコンにより形成されたキャップ絶縁膜５１が形成されている。複数の補助ゲート配線ＡＧＬの隣接間には、浮遊ゲート電極ＦＧＥが他の部材から電気的に分離された状態で配置されている。ここでは、４ビット分の浮遊ゲート電極ＦＧＥが例示されている。
【００１５】
このような構成のフラッシュメモリでは、ビットＢｔ間の容量ＣＡ，ＣＢ，ＣＣにより選択したビットＢｔのしきい値電圧が変動する結果、メモリセルに記憶されている情報（“０”または“１”）が化けてしまう問題がある。特に、０．１３μｍプロセス世代までは、隣接ビット間が広いため隣接ビット間に寄生する容量が小さく問題が顕在化されていないが、微細化が進んだ９０ｎｍプロセス世代（例えば容量ＣＣで示すビットＢｔ間の間隔が９０ｎｍ以下の製品）では、しきい値電圧の変動が顕在化し、大きな問題となる。また、発明者の検討によれば、斜め方向に隣接するビットＢｔ間の容量ＣＢは、誘電率の高いキャップ絶縁膜５１の影響が大きい。そこで、本実施の形態では、この斜め方向に隣接するビットＢｔ間の容量ＣＢを低減する技術を提供する。以下、本実施の形態の半導体装置の具体例を説明する。
【００１６】
本実施の形態の半導体装置は、例えば４Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。このフラッシュメモリは、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、ポータブル音楽プレーヤ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）または携帯電話等のような各種の携帯機器、情報機器または通信機器の記憶媒体として使用される。
【００１７】
図１は、本実施の形態のフラッシュメモリのメモリセル領域Ｍ１の要部の回路図を模式的に示している。なお、矢印Ｙは第１方向、この第１方向Ｙに直交する矢印Ｘは第２方向を示している。
【００１８】
メモリセル領域Ｍ１には、第１方向Ｙに延在する複数の補助ゲート配線（第１ゲート電極）ＡＧＬが第２方向Ｘに沿って並んで配置されている。また、メモリセル領域Ｍ１には、第２方向Ｘに延在する複数のワード線ＷＬが第１方向Ｙに沿って並んで配置されている。さらに、メモリセル領域Ｍ１において、上記複数の補助ゲート配線ＡＧＬと上記複数のワード線ＷＬとの各々の交点近傍には不揮発性メモリセル（以下、メモリセルという）ＭＣが配置されている。
【００１９】
各メモリセルＭＣは、互いに隣接するローカルデータ線ＢＬ（ドレイン線ＤＬとソース線ＳＬ）の間に並列に接続されている。ただし、ドレイン線ＤＬおよびソース線ＳＬは、最初から半導体基板（以下、基板という）に形成されているものではなく、後述のように情報の書き込みや読み出しの際に補助ゲート配線ＡＧＬに所望の電圧を印加することで、補助ゲート配線ＡＧＬに対向する基板部分に生じる反転層により形成されるようになっている。
【００２０】
各メモリセルＭＣは、情報の記憶に寄与するメモリＭＩＳ・ＦＥＴＱｍを有している。メモリＭＩＳ・ＦＥＴＱｍは、浮遊ゲート電極（第２ゲート電極）と制御ゲート電極（第３ゲート電極）とを有している。メモリＭＩＳ・ＦＥＴＱｍの浮遊ゲート電極は、情報の記憶に寄与する電荷が蓄積される電極である。メモリＭＩＳ・ＦＥＴＱｍの制御ゲート電極は、ワード線ＷＬの一部で形成されている。各ワード線ＷＬには、第２方向Ｘに沿って配置された複数のメモリＭＩＳ・ＦＥＴＱｍの制御ゲート電極が電気的に接続されている。ワード線ＷＬの幅（短方向寸法、第１方向Ｙ寸法）は、例えば９０ｎｍである。
【００２１】
次に、図２は図１のメモリセル領域Ｍ１の要部平面図、図３は図２のＸ１−Ｘ１線の断面図、図４は図２のＸ２−Ｘ２線の断面図、図５は図２のＹ１−Ｙ１線の断面図、図６は図２のＹ２−Ｙ２線の断面図である。なお、図２は平面図であるが図面を見易くするために接合素子分離領域（アクティブ領域）に梨地のハッチングを付す。また、図２においては図面を見易くするため一部の部材は省略している。
【００２２】
本実施の形態のフラッシュメモリのメモリセル領域Ｍ１は、メモリセルＭＣ毎にコンタクトホールを持たない、いわゆるコンタクトレス型アレイとされている。基板１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＤＮＷはｎ型埋込領域、符号のＰＷＬはｐウエルを示している。ｐウエルＰＷＬは、その下層のｎ型埋込領域ＤＮＷに取り囲まれている。この基板１の主面上には、例えば酸化シリコン（ＳｉＯ２等、誘電率は、例えば３．８）からなるゲート絶縁膜（第１ゲート絶縁膜）２ａを介して、図２の第１方向Ｙに延在する帯状の複数の補助ゲート配線ＡＧＬが、互いに沿うように第２方向Ｘに向かって並んで配置されている。各補助ゲート配線ＡＧＬは、例えば低抵抗ポリシリコンからなり、その各々の上面には、キャップ絶縁膜３が形成されている。キャップ絶縁膜３は、例えば窒化シリコン（Ｓｉ３Ｎ４等、誘電率は、例えば７〜８）により形成されており、その厚さは、例えば５０ｎｍ程度である。また、各補助ゲート配線ＡＧＬおよびキャップ絶縁膜３の側面には、例えば酸化シリコンからなるサイドウォール（側壁絶縁膜）４が形成されている。
【００２３】
基板１にはドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域は形成されていない。フラッシュメモリの書き込みおよび読み出し動作時に補助ゲート配線ＡＧＬに所望の電圧を印加することにより、その補助ゲート配線ＡＧＬが対向する基板１の主面部分（ｐウエルＰＷＬ）にｎ型の反転層を形成し、これにより上記ドレイン線ＤＬ（ドレイン領域）およびソース線ＳＬ（ソース領域）を形成するようになっている。すなわち、反転層をローカルデータ線ＢＬとして用いるため、メモリアレイ内に拡散層が不要であり、データ線ピッチの縮小を可能にしている。また、メモリアレイにはトレンチアイソレーション部が形成されていないので、メモリアレイの面積を縮小させることができる。さらに、隣接するメモリセルＭＣのドレイン線ＤＬおよびソース線ＳＬを共有した構成になるので、メモリアレイの占有面積を縮小させることができる。
【００２４】
補助ゲート配線ＡＧＬの上方には、上記キャップ絶縁膜３および層間用の絶縁膜（層間絶縁膜）５を介して、図２の第２方向Ｘに延在する帯状の複数のワード線ＷＬが、互いに平行に沿うように図２の第１方向Ｙに向かって並んで配置されている。絶縁膜５は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４等）および酸化シリコン膜が下層から順に堆積された積層膜で形成されている。各ワード線ＷＬは、例えば低抵抗ポリシリコンとその上のタングステンシリサイド（ＷＳｉｘ）との積層膜で形成されており、ワード線ＷＬの一部が上記制御ゲート電極ＣＧＥとなっている。各ワード線ＷＬ上には、例えば酸化シリコンからなる絶縁膜６が形成されている。
【００２５】
上記補助ゲート配線ＡＧＬの隣接間であって、ワード線ＷＬが平面的に重なる位置、すなわち、制御ゲート電極ＣＧＥと基板１との対向面間には、上記メモリＭＩＳ・ＦＥＴＱｍの上記浮遊ゲート電極ＦＧＥが他の部分と絶縁された状態で形成されている。浮遊ゲート電極ＦＧＥは、例えば低抵抗ポリシリコンからなり、基板１の主面（第３主面部分）上に、例えば酸化シリコン膜からなるゲート絶縁膜（第２ゲート絶縁膜）２ｂを介して形成されている。浮遊ゲート電極ＦＧＥは、上記サイドウォール４により補助ゲート配線ＡＧＬとの絶縁分離がなされ、上記絶縁膜５によりワード線ＷＬとの絶縁分離がなされている。浮遊ゲート電極ＦＧＥは、基板１の主面から浮遊ゲート電極ＦＧＥの上面までの高さが、基板１の主面から補助ゲート配線ＡＧＬの上面までの高さよりも高い位置になるように形成されている。すなわち、浮遊ゲート電極ＦＧＥは、断面凸状に形成されている。第２方向Ｘに沿って隣接する浮遊ゲート電極ＦＧＥの隣接間隔は、例えば９０ｎｍ程度である。
【００２６】
ここで、補助ゲート配線ＡＧＬの隣接間に断面凹状の浮遊ゲート電極を形成する構成の場合には、メモリセルＭＣが縮小されると補助ゲート配線ＡＧＬの隣接間隔も狭くなるので、浮遊ゲート電極ＦＧＥを形成するための導体膜の厚さを薄くしなければならず、浮遊ゲート電極の加工が難しくなる。これに対して、浮遊ゲート電極ＦＧＥを断面凸状とする場合は、メモリセルＭＣを縮小しても、浮遊ゲート電極ＦＧＥの加工を容易にすることができるため、メモリセルＭＣの微細化を推進できる。また、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのキャパシタは、浮遊ゲート電極ＦＧＥの凸状側壁面および凸状上面に形成されるので、最小加工寸法がさらに縮小されても、浮遊ゲート電極ＦＧＥの高さを増すことで浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの対向面積を増大させることができる。すなわち、メモリセルＭＣの占有面積を増大させることなくキャパシタの容量を増大させることができるので、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのカップリング比を向上させることができる。このため、制御ゲート電極ＣＧＥによる浮遊ゲート電極ＦＧＥの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書き込みおよび消去の速度を向上させることができ、フラッシュメモリの動作電圧を低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。
【００２７】
このような基板１の主面上には、例えば酸化シリコンからなる絶縁膜７ａ，７ｂが下方から順に堆積されている。この絶縁膜７ａは、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間に埋め込まれており、この絶縁膜７ａにより、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間が絶縁分離されている。なお、本実施の形態では、浮遊ゲート電極ＦＧＥが対向する基板１の主面部分が、後述するエッチングダメージ層の除去プロセスにより若干削られており、その主面部分の高さが、補助ゲート配線ＡＧＬが対向する基板１の主面部分の高さよりも若干低くなっている。
【００２８】
ここで、本実施の形態においては、図５に示すように、ワード線ＷＬの隣接間のキャップ絶縁膜３の高さが、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の高さよりも寸法Ｄ１だけ低くなっている。すなわち、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さが、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄く形成されている。これにより、斜め方向に隣接するビット（メモリセルＭＣ）間に寄生する容量を低減できるので、メモリセルＭＣ（メモリＭＩＳ・ＦＥＴＱｍ）のしきい値電圧の変動を抑制または防止することができる。したがって、フラッシュメモリの信頼性を向上させることができる。
【００２９】
ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さＤ２は、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さＤの半分以下程度とされている。もちろん、ワード線ＷＬの隣接間にはキャップ絶縁膜３が無くても良い。むしろ上記寄生容量低減の観点のみを考慮した場合は、ワード線ＷＬの隣接間にキャップ絶縁膜３が無い方が好ましい。しかし、ワード線ＷＬの隣接間のキャップ絶縁膜３部分を完全に無くすためにエッチングすると下層の補助ゲート配線ＡＧＬの上部に損傷等を生じさせ、補助ゲート配線ＡＧＬの電気的特性（抵抗等）が変動する虞がある。そこで、本実施の形態では、ワード線ＷＬの隣接間にキャップ絶縁膜３を残している。このワード線ＷＬの隣接間に残されているキャップ絶縁膜３の厚さＤ２は、例えば１０ｎｍ〜２０ｎｍ程度とされている。すなわち、ワード線ＷＬの隣接間に残されるキャップ絶縁膜３の厚さは、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さの２０％〜４０％程度とされている。これにより、補助ゲート配線ＡＧＬの電気的特性変動を招くことなく、斜め方向に隣接するビット（メモリセルＭＣ）間の寄生容量を低減できる。
【００３０】
次に、本実施の形態のフラッシュメモリの動作例を図７〜図１０により説明する。
【００３１】
図７は読み出し動作時のメモリセル領域Ｍ１の要部回路図、図８は読み出し動作時における図２のＸ１−Ｘ１線の断面図を示している。
【００３２】
データ読み出し動作では、選択するメモリセルＭＣのメモリＭＩＳ・ＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば２〜５Ｖ程度を印加して選択メモリＭＩＳ・ＦＥＴＱｍ０のしきい値を判定する。また、それ以外のワード線ＷＬに、例えば０Ｖまたは−２Ｖ程度の負電圧を印加して非選択メモリＭＩＳ・ＦＥＴＱｍをオフ状態にする。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソースおよびドレイン形成用の補助ゲート配線ＡＧＬｓ，ＡＧＬｄに、例えば５Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓ，ＡＧＬｄに対向する基板１の主面部分にそれぞれソース線ＳＬおよびドレイン線ＤＬ用のｎ型の反転層ＩＬ１を形成する。また、それ以外の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬが対向する基板１の主面部分に反転層が形成されないようにして、選択メモリＭＩＳ・ＦＥＴＱｍ０と非選択メモリＭＩＳ・ＦＥＴＱｍとのアイソレーションを行う。ここで、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば１Ｖ程度を印加する一方、他のグローバルデータ線に、例えば０Ｖを印加する。この状態で、共通ドレイン配線に印加された０Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。このようにすることで、グローバルデータ線から共通ドレイン配線に向かって読み出しの電流ＩＲを流すようにして選択メモリＭＩＳ・ＦＥＴＱｍ０のデータ読み出しを行う。この時、浮遊ゲート電極ＦＧＥの蓄積電荷の状態で、選択メモリＭＩＳ・ＦＥＴＱｍ０のしきい値電圧が変わるので、選択メモリＭＩＳ・ＦＥＴＱｍ０のソースおよびドレイン間に流れる電流の状況で、選択メモリＭＩＳ・ＦＥＴＱｍ０のデータを判断できる。ここで、本実施の形態によれば、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くすることにより、斜め方向に隣接するビット（メモリセルＭＣ）間に寄生する容量を低減できるので、メモリセルＭＣ（メモリＭＩＳ・ＦＥＴＱｍ）のしきい値電圧の変動を抑制または防止することができる。したがって、フラッシュメモリの信頼性を向上させることができる。
【００３３】
次に、図９は書き込み動作時のメモリセル領域Ｍ１の要部回路図、図１０は書き込み動作時における図２のＸ１−Ｘ１線の断面図を示している。
【００３４】
データ書き込みは、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。データ書き込み動作では、選択メモリセルＭＣのメモリＭＩＳ・ＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば１３Ｖ〜１５Ｖ程度、それ以外のワード線ＷＬ等に、例えば０Ｖを印加する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース形成用の補助ゲート配線ＡＧＬｓに、例えば２Ｖ程度を印加し、選択メモリＭＩＳ・ＦＥＴＱｍ０のドレイン形成用の補助ゲート配線ＡＧＬｄに、例えば７Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓに対向する基板１の主面部分にソース形成用のｎ型の反転層ＩＬ１を形成し、補助ゲート配線ＡＧＬｄに対向する基板１の主面部分にドレイン形成用のｎ型の反転層ＩＬ１を形成する。他の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬに対向する基板１の主面部分に反転層が形成されないようにし、選択メモリＭＩＳ・ＦＥＴＱｍ０と非選択メモリＭＩＳ・ＦＥＴＱｍとの間のアイソレーションを行う。この状態で、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば０Ｖを印加する。また、ｐウエルＰＷＬを、例えば０Ｖに保持する。すると、選択メモリＭＩＳ・ＦＥＴＱｍ０にはドレインからソースに向かって書き込みの電流Ｉｗが流れ、この時にソース側のｎ型の反転層ＩＬ１に蓄積した電荷を、ある一定のチャネル電流としてゲート絶縁膜２ｂを介して浮遊ゲート電極ＦＧＥに効率的に注入する（定電荷注入方式）。これにより選択メモリＭＩＳ・ＦＥＴＱｍ０にデータを高速で書き込む。一方、上記非選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図１０の矢印ｅ１は、データ用の電荷の注入の様子を模式的に示している。また、個々のメモリセルＭＣ（メモリＭＩＳ・ＦＥＴＱｍ）には多値のデータを記憶することが可能となっている。この多値記憶は、例えばワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極ＦＧＥへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００３５】
次に、データの消去動作時では、選択対象のワード線ＷＬに負電圧を印加することにより、浮遊ゲート電極ＦＧＥから基板１へのＦ−Ｎ（Fowler Nordheim）トンネル放出により行う。すなわち、選択対象のワード線ＷＬに、例えば−１６Ｖ程度を印加する一方、基板１に正の電圧を印加する。補助ゲート配線ＡＧＬには、例えば０Ｖを印加し、ｎ型の反転層ＩＬ１を形成しない。これにより、浮遊ゲート電極ＦＧＥに蓄積されたデータ用の電荷を、ゲート絶縁膜２ｂを介して基板１に放出し、複数のメモリセルＭＣのデータを一括消去する。
【００３６】
次に、本実施の形態のフラッシュメモリの製造方法の一例を図１１〜図２１により説明する。なお、図１１〜図２１のＸ１−Ｘ１、Ｘ２−Ｘ２、Ｙ１−Ｙ１およびＹ２−Ｙ２は、各製造工程中における図２のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線に相当する箇所の断面図を示している。
【００３７】
まず、図１１に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる基板１（この段階では半導体ウエハと称する平面略円形状の半導体板）を用意し、この基板１にｎ型埋込領域ＤＮＷおよびｐウエルＰＷＬを順に形成する。続いて、基板１のｐウエルＰＷＬ上に、例えば酸化シリコン等からなる厚さ１０ｎｍ程度のゲート絶縁膜２ａを、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。続いて、基板１の主面上に、例えばリン（Ｐ）をドープした低抵抗ポリシリコンからなる導体膜（第１導体層）１０を堆積し、その上に、例えば窒化シリコンからなるキャップ絶縁膜（第１絶縁膜）３を堆積し、さらにその上に、例えば酸化シリコンからなるダミー絶縁膜（第２絶縁膜）１１を堆積する。導体膜１０、キャップ絶縁膜３およびダミー絶縁膜１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積する。その後、図１２に示すように、ダミー絶縁膜１１、キャップ絶縁膜３および導体膜１０を、エッチングマスクを用いたドライエッチング処理によりパターニングすることにより、導体膜１０による補助ゲート配線ＡＧＬを形成する。この段階のダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬは、上記第１方向Ｙに延在する帯状のパターンとされ、ストライプ状に配置されている。
【００３８】
次いで、図１３に示すように、基板１（半導体ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施し、補助ゲート配線ＡＧＬ等の側面に例えば酸化シリコンからなる良質な絶縁膜を形成した後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜４Ａを、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたＣＶＤ法により堆積する。絶縁膜４Ａは、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間を完全に埋め込んでしまわないように堆積する。続いて、絶縁膜４Ａをエッチバックすることにより、図１４に示すように、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターンの側面にサイドウォール（側壁絶縁膜）４を形成する。また、この時、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間の底部のゲート絶縁膜２ａも除去する。これにより、ゲート絶縁膜２ａは補助ゲート配線ＡＧＬおよびサイドウォール４の下部だけに残る。このエッチング工程は酸化シリコン膜をエッチングする条件で行なっている為、上記第１方向Ｙ（図２参照）に延在して形成されるストライプ状パターンの間のスペース部分の基板１の主面にエッチングダメージ層が形成されてしまう。このエッチングダメージ層を除去する為に、更にシリコンをエッチングする条件で基板１のエッチングを行なう（エッチングダメージ除去プロセス）。これにより、上記第１方向Ｙに延在して形成されるストライプ状パターンの間のスペース部分の基板１の主面は、補助ゲート配線ＡＧＬ下の基板１の主面より１０ｎｍ程度低くなる。なお、エッチングダメージ層の除去は、基板１の主面を熱酸化した後に、熱酸化膜をウエットエッチングにより除去する方法で行なっても良い。その後、基板１に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、図１５に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と基板１との界面に窒素を偏析させて酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜２ｂを形成する。このゲート絶縁膜２ｂは、メモリＭＩＳ・ＦＥＴＱｍのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。ゲート絶縁膜２ｂはＣＶＤ法で形成しても良い。
【００３９】
次いで、図１６に示すように、基板１（半導体ウエハ）の主面上に、例えば低抵抗ポリシリコンからなる浮遊ゲート電極形成用の導体膜（第２導体層）１２を、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間が完全に埋まるようにＣＶＤ法等により堆積する。続いて、基板１の主面上の導体膜１２に対して、異方性のドライエッチング法によるエッチバック処理またはＣＭＰ（化学機械研磨）処理を施すことにより、図１７に示すように、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に浮遊ゲート電極形成用の導体パターン（第２導体層）１２ａを形成する。続いて、ダミー絶縁膜１１およびサイドウォール４を、図１８に示すように、ドライエッチング法またはウエットエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように、酸化シリコンと、シリコンおよび窒化シリコンとのエッチング選択比を大きくとる。これにより、窒化シリコンからなるキャップ絶縁膜３をエッチングストッパとして機能させる。また、酸化シリコンからなるダミー絶縁膜１１は全て除去されるが、酸化シリコンからなるサイドウォール４はその上部が除去され、補助ゲート配線ＡＧＬの側面に残される。
【００４０】
次いで、図１９に示すように、浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する層間用の絶縁膜（層間絶縁膜）５を基板１（半導体ウエハ）の主面上に形成する。この層間膜用の絶縁膜５には、例えば酸化シリコン膜の単体膜、あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜を用いることができる。続いて、基板１（半導体ウエハ）の主面内の絶縁膜５上に、ワード線形成用の導体膜（第３導体層）１３を堆積する。導体膜１３は、例えば低抵抗ポリシリコン膜およびタングステンシリサイド膜をＣＶＤ法等により下層から順に堆積することで形成されている。その後、基板１（半導体ウエハ）の主面内の導体膜１３上に、例えば酸化シリコンからなる絶縁膜６を、例えばオゾン（Ｏ３）ガスとＴＥＯＳガスとの混合ガスを用いたＣＶＤ法により堆積する。その後、基板１（半導体ウエハ）の主面内の絶縁膜６上に、例えば多結晶シリコンからなるキャップ膜（マスキング層）１５をＣＶＤ法等によって堆積する。さらに、基板１（半導体ウエハ）の主面内のキャップ膜１５上にレジスト膜１８をスピン塗布法等により塗布する。
【００４１】
次いで、レジスト膜１８に対して、露光、現像処理を施してレジストパターンを形成した後、このレジストパターンをエッチングマスクとして、そこから露出するキャップ膜１５をドライエッチング法等により選択的にエッチング除去した後、レジストパターンをアッシング法等により除去する。これにより、図２０に示すように、キャップパターン１５ａを形成する。メモリセル領域Ｍ１には、ワード線形成用の複数のキャップパターン（第１マスキングパターン）１５ａが形成されている。キャップパターン１５ａは図２０の紙面に対して垂直な方向に延びる平面帯状のパターンとされている。このキャップパターン１５ａの隣接間からは絶縁膜６の表面一部が露出されている。
【００４２】
次いで、キャップパターン１５ａをエッチングマスクとして、そこから露出する絶縁膜６および導体膜１３をドライエッチング処理によりエッチング除去することにより、図２１に示すように、導体膜１３からなるワード線ＷＬを形成する。導体膜１３をエッチング除去する際にキャップパターン１５ａも除去される。続いて、残された絶縁膜６のパターンをエッチングマスクとして、そこから露出する絶縁膜５および導体パターン１２ａをドライエッチング法によって除去する。これにより、メモリ領域（メモリセル領域Ｍ１およびメモリセル周辺領域）に、導体パターン１２ａからなる複数の浮遊ゲート電極ＦＧＥを形成する。この際、本実施の形態においては、ワード線ＷＬの隣接間から露出されるキャップ絶縁膜３の上部をもエッチングする。これにより、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くする。すなわち、本実施の形態においては、ワード線ＷＬ間のキャップ絶縁膜３をエッチングするための、レジスト塗布、露光および現像等のような一連のリソグラフィ工程を追加すること無しに、ワード線ＷＬ間のキャップ絶縁膜３を薄くすることができる。このため、ワード線ＷＬ間のキャップ絶縁膜３を薄くするからといって製造工程、製造時間さらには製造コストが増大することもない。
【００４３】
なお、このようにワード線ＷＬ間のキャップ絶縁膜３を薄くした後、例えば熱リン酸等を用いたウエットエッチング処理によりワード線ＷＬ間のキャップ絶縁膜３を選択的にエッチングしても良い。ここでは、ワード線ＷＬ間のキャップ絶縁膜３を、さらに薄くまでエッチングしても良いし、あるいは完全にエッチングしても良い。キャップ絶縁膜３を最初からウエットエッチング処理により除去すると、サイドエッチングによりワード線ＷＬ下のキャップ絶縁膜３も除去される虞がある。そこで、本実施の形態では、下層の補助ゲート配線ＡＧＬ下に損傷等が生じない位置までキャップ絶縁膜３をドライエッチング処理により非選択的にエッチングした後、残りのキャップ絶縁膜３をウエットエッチング処理により選択的にエッチングする。これにより、大きなサイドエッチングを生じることなく、また、下地の補助ゲート配線ＡＧＬに大きな損傷等を与えることなく、ワード線ＷＬ間のキャップ絶縁膜３をさらに薄くあるいは無くすことができる。
【００４４】
次いで、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ａをＣＶＤ法等により堆積する。これにより、図５および図６に示したように、ワード線ＷＬの隣接間、浮遊ゲート電極ＦＧＥの隣接間および補助ゲート配線ＡＧＬの隣接間等に絶縁膜７ａを埋め込む。続いて、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ｂをＣＶＤ法等により堆積した後、その上面を、例えばＣＭＰ法等により平坦にする。その後、図には示してないが、基板１（半導体ウエハ）の主面上に、金属膜を堆積した後、これをパターニングして配線を形成する。このようにして、メモリセルＭＣを持つフラッシュメモリを製造した。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【００４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリの製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば同一基板にフラッシュメモリとマイクロプロセッサ等のようなロジック回路とを持つ半導体装置の製造方法にも適用できる。
【産業上の利用可能性】
【００４７】
本発明は、補助ゲート電極型のフラッシュメモリを有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態である半導体装置のメモリセル領域の模式的な要部回路図である。
【図２】図１のメモリセル領域の要部平面図である。
【図３】図２のＸ１−Ｘ１線の断面図である。
【図４】図２のＸ２−Ｘ２線の断面図である。
【図５】図２のＹ１−Ｙ１線の断面図である。
【図６】図２のＹ２−Ｙ２線の断面図である。
【図７】読み出し動作時のメモリセル領域の要部回路図である。
【図８】読み出し動作時における図２のＸ１−Ｘ１線の断面図である。
【図９】書き込み動作時のメモリセル領域の要部回路図である。
【図１０】書き込み動作時における図２のＸ１−Ｘ１線の断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中のメモリ領域の要部断面図である。
【図２２】本発明者が検討したフラッシュメモリのメモリ領域の要部斜視図である。
【符号の説明】
【００４９】
１  半導体基板
２ａ  ゲート絶縁膜（第１ゲート絶縁膜）
２ｂ  ゲート絶縁膜（第２ゲート絶縁膜）
３  キャップ絶縁膜
４  サイドウォール（側壁絶縁膜）
４Ａ  絶縁膜
５  絶縁膜（層間絶縁膜）
６  絶縁膜
７ａ，７ｂ  絶縁膜
８  溝型の分離部
１０  導体膜（第１導体層）
１１  ダミー絶縁膜
１２  導体膜（第２導体層）
１２ａ  導体パターン（第２導体層）
１３  導体膜（第３導体層）
１５  キャップ膜
１５ａ  キャップパターン
１８  レジスト膜
５１  キャップ絶縁膜
Ｍ１  メモリセル領域
ＭＣ  不揮発性メモリセル
Ｑｍ  メモリＭＩＳ・ＦＥＴ
ＡＧＬ，ＡＧＬｓ，ＡＧＬｄ  補助ゲート配線（第１ゲート電極）
ＦＧＥ  浮遊ゲート電極（第２ゲート電極）
ＣＧＥ  制御ゲート電極（第３ゲート電極）
ＷＬ，ＷＬ０  ワード線（第３ゲート電極）
ＢＬ  ローカルデータ線
ＳＬ  ソース線
ＤＬ  ドレイン線
ＩＬ１  反転層
ＩＲ，Ｉｗ  電流
【図１】
2006351893.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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