(57)【要約】  【課題】  複数の電源を切り換えて使用する機器において、いずれの電源を使用する場合でも電源電圧の降下を防止する。  【解決手段】  この電源制御回路は、複数の入力端子に接続されたそれぞれのソースと出力端子に接続されたドレインとを有し、バックゲートがドレインに接続された複数のＭＯＳトランジスタＱＰ１〜ＱＰ３と、複数の入力端子における電位を比較して、比較結果を表す比較信号を出力する比較回路１１〜１３と、比較回路から出力される少なくとも１つの比較信号に基づいて、最も高い電源電位が印加されている入力端子を判定し、他の入力端子に接続されたＭＯＳトランジスタをオフさせるゲート電位が出力されていることを確認した後に、最も高い電源電位が印加されている入力端子に接続されたＭＯＳトランジスタをオンさせるゲート電位を出力する判定回路１００とを具備する。【選択図】  図１
2006042402.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力端子にそれぞれ接続される複数の電源の内から１つの電源を選択して、選択された電源から供給される電源電位に基づいて出力端子に電源電位を供給する電源制御回路であって、
前記複数の入力端子に接続されたそれぞれのソースと前記出力端子に接続されたドレインとを有し、バックゲートがドレインに接続された複数のＭＯＳトランジスタと、
前記複数の入力端子における電位を比較して、比較結果を表す少なくとも１つの比較信号を出力する少なくとも１つの比較回路と、
前記少なくとも１つの比較回路から出力される少なくとも１つの比較信号に基づいて、最も高い電源電位が印加されている入力端子を判定し、他の入力端子に接続されたＭＯＳトランジスタをオフさせるゲート電位が出力されていることを確認した後に、前記最も高い電源電位が印加されている入力端子に接続されたＭＯＳトランジスタをオンさせるゲート電位を出力する判定回路と、
を具備する電源制御回路。
【請求項２】
前記複数のＭＯＳトランジスタの各々が、ソースとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有する、請求項１記載の電源制御回路。
【請求項３】
前記判定回路が、前記他の入力端子に接続されたＭＯＳトランジスタをオフさせるゲート電位が出力されてから、所定の遅延を伴って、前記最も高い電源電位が印加されている入力端子に接続されたＭＯＳトランジスタをオンさせるゲート電位を出力する、請求項１又は２記載の電源制御回路。
【請求項４】
複数の入力端子にそれぞれ接続される複数の電源の内から１つの電源を選択して、選択された電源から供給される電源電位に基づいて出力端子に電源電位を供給する電源制御回路であって、
前記複数の入力端子に接続されたそれぞれのソースを有し、バックゲートがソースに接続された複数の第１のＭＯＳトランジスタと、
前記複数の第１のＭＯＳトランジスタのドレインに接続されたそれぞれのソースと前記出力端子に接続されたドレインとを有し、バックゲートがドレインに接続された複数の第２のＭＯＳトランジスタと、
前記出力端子に供給される電源電位に基づいて、前記複数の第１のＭＯＳトランジスタのゲート電位をそれぞれ生成する複数のゲート電位生成回路と、
前記複数の入力端子に電源電位が印加されているか否かを検出して、検出結果を表す複数の検出信号をそれぞれ出力する複数の検出回路と、
前記複数の入力端子における電位を前記出力端子における電位と比較して、比較結果を表す複数の比較信号をそれぞれ出力する複数の比較回路と、
前記複数の検出回路から出力される複数の検出信号に基づいて、電源電位が印加されている入力端子を判定し、予め定められた優先順位に従って、現在接続されている電源よりも優先順位の高い電源が接続された場合に、前記複数の第２のＭＯＳトランジスタをオフさせるゲート電位を一旦出力し、対応する比較回路から出力される比較信号に基づいて、前記出力端子の電位が前記優先順位の高い電源の電位よりも低下したことを確認した後に、前記優先順位の高い電源から電源電位が供給される第２のＭＯＳトランジスタをオンさせるゲート電位を出力する判定回路と、
を具備する電源制御回路。
【請求項５】
前記複数の第１のＭＯＳトランジスタの各々が、ドレインとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有し、前記複数の第２のＭＯＳトランジスタの各々が、ソースとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有する、請求項４記載の電源制御回路。
【請求項６】
前記判定回路が、優先順位が最も高い電源に接続されている第１のＭＯＳトランジスタのゲート電位を生成するゲート電位生成回路を活性化するように、前記複数のゲート電位生成回路に供給される複数の制御信号を生成する、請求項４又は５記載の電源制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源を切り換えて使用する機器において、電源の切換えを制御する電源制御回路に関する。
【背景技術】
【０００２】
持ち運びが可能な光ディスクプレーヤ等の携帯機器においては、バッテリで駆動する場合の他に、ＡＣアダプタやＵＳＢ（ユニバーサル・シリアル・バス）等の電源ラインに接続して駆動することができるように設計されているものが多い。そのような機器に複数の電源が接続された場合には、例えば、最も高い電圧を有する電源を使用することが行われている。その際に、電流が逆流するのを防止するダイオードスイッチが使用されることが多いが、ダイオードスイッチを使用する場合には、ダイオードの順方向電圧（通常は、約０．６Ｖ）だけ、電源電圧が低下してしまうという問題がある。
【０００３】
あるいは、予め定められた優先順位に従って、複数の電源の中から１つの電源を選択して使用することも考えられる。その場合には、電源の切換えの際に電源電圧が低下する期間がなるべく短くなるようにすることが望ましい。
【０００４】
関連する技術として、下記の特許文献１には、外部電源用の遅延手段と、バッテリ用の逆流防止用ダイオードに並列接続したリレースイッチとを備え、逆流防止用ダイオードの順方向バイアス電圧による電圧降下と電力損失を無くしてバッテリ使用の長時間化を図ることのできる電源切替装置が開示されている。この電源切替装置は、外部電源に接続される遅延手段及び電圧検出手段と、遅延手段と出力端子との間に接続された第１のダイオードと、バッテリの正極と出力端子との間に並列接続されたリレースイッチ及び第２のダイオードとを備え、電圧検出手段が、遅延する前の外部電源の電圧値を検出して、該電圧値に応じてリレースイッチを開閉する。
【０００５】
この電源切替装置においては、外部電源から所定の電圧が出力されていない場合に、リレースイッチを閉じることにより、電源として使用するバッテリに接続された第２のダイオードによる電圧降下を防止することができる。しかしながら、電源として外部電源を使用する場合においては、第１のダイオードによる電圧降下を防止することはできない。もし、外部電源と出力端子との間に第２のリレースイッチを設けるとしたら、バッテリと外部電源とがショートしないように対策を立てる必要がある。また、リレースイッチを用いることにより、機器が大型化してしまう。
【特許文献１】特開平１０−３３６９１２号公報（第１〜２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明の第１の目的は、複数の電源を切り換えて使用する機器において、いずれの電源を使用する場合でも電源電圧の降下を防止することである。また、本発明の第２の目的は、予め定められた優先順位に従って複数の電源の中から１つの電源を選択して使用する機器において、電源の切換えの際に電源電圧が低下する期間がなるべく短くなるようにすることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の第１の観点に係る電源制御回路は、複数の入力端子にそれぞれ接続される複数の電源の内から１つの電源を選択して、選択された電源から供給される電源電位に基づいて出力端子に電源電位を供給する電源制御回路であって、複数の入力端子に接続されたそれぞれのソースと出力端子に接続されたドレインとを有し、バックゲートがドレインに接続された複数のＭＯＳトランジスタと、複数の入力端子における電位を比較して、比較結果を表す少なくとも１つの比較信号を出力する少なくとも１つの比較回路と、少なくとも１つの比較回路から出力される少なくとも１つの比較信号に基づいて、最も高い電源電位が印加されている入力端子を判定し、他の入力端子に接続されたＭＯＳトランジスタをオフさせるゲート電位が出力されていることを確認した後に、最も高い電源電位が印加されている入力端子に接続されたＭＯＳトランジスタをオンさせるゲート電位を出力する判定回路とを具備する。
【０００８】
ここで、複数のＭＯＳトランジスタの各々は、ソースとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有している。
【０００９】
さらに、判定回路は、他の入力端子に接続されたＭＯＳトランジスタをオフさせるゲート電位が出力されてから、所定の遅延を伴って、最も高い電源電位が印加されている入力端子に接続されたＭＯＳトランジスタをオンさせるゲート電位を出力するようにしても良い。
【００１０】
また、本発明の第２の観点に係る電源制御回路は、複数の入力端子にそれぞれ接続される複数の電源の内から１つの電源を選択して、選択された電源から供給される電源電位に基づいて出力端子に電源電位を供給する電源制御回路であって、複数の入力端子に接続されたそれぞれのソースを有し、バックゲートがソースに接続された複数の第１のＭＯＳトランジスタと、複数の第１のＭＯＳトランジスタのドレインに接続されたそれぞれのソースと出力端子に接続されたドレインとを有し、バックゲートがドレインに接続された複数の第２のＭＯＳトランジスタと、出力端子に供給される電源電位に基づいて、複数の第１のＭＯＳトランジスタのゲート電位をそれぞれ生成する複数のゲート電位生成回路と、複数の入力端子に電源電位が印加されているか否かを検出して、検出結果を表す複数の検出信号をそれぞれ出力する複数の検出回路と、複数の入力端子における電位を出力端子における電位と比較して、比較結果を表す複数の比較信号をそれぞれ出力する複数の比較回路と、複数の検出回路から出力される複数の検出信号に基づいて、電源電位が印加されている入力端子を判定し、予め定められた優先順位に従って、現在接続されている電源よりも優先順位の高い電源が接続された場合に、複数の第２のＭＯＳトランジスタをオフさせるゲート電位を一旦出力し、対応する比較回路から出力される比較信号に基づいて、出力端子の電位が優先順位の高い電源の電位よりも低下したことを確認した後に、優先順位の高い電源から電源電位が供給される第２のＭＯＳトランジスタをオンさせるゲート電位を出力する判定回路とを具備する。
【００１１】
ここで、複数の第１のＭＯＳトランジスタの各々は、ドレインとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有し、複数の第２のＭＯＳトランジスタの各々は、ソースとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有している。
【００１２】
さらに、判定回路は、優先順位が最も高い電源に接続されている第１のＭＯＳトランジスタのゲート電位を生成するゲート電位生成回路を活性化するように、複数のゲート電位生成回路に供給される複数の制御信号を生成するようにしても良い。
【発明の効果】
【００１３】
本発明の第１の観点によれば、最も高い電源電位が印加されている入力端子を判定し、他の入力端子に接続されたＭＯＳトランジスタがオフしていることを確認して複数の電源間がショートされることを防止すると共に、最も高い電源電位が印加されている入力端子に接続されたＭＯＳトランジスタをオンさせることにより、いずれの電源を使用する場合でも電源電圧の降下を防止することができる。
【００１４】
また、本発明の第２の観点によれば、電源電位が印加されている入力端子を判定し、現在接続されている電源よりも優先順位の高い電源が接続された場合に、全ての第２のＭＯＳトランジスタを一旦オフさせて、出力端子の電位が優先順位の高い電源の電位よりも低下したことを確認した後に、優先順位の高い電源から電源電位が供給される第２のＭＯＳトランジスタをオンさせることにより、電源の切換えの際に電源電圧が低下する期間をなるべく短くなるようにすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る電源制御回路の構成を示す図である。この電源制御回路は、半導体集積回路内に形成され、複数の入力端子にそれぞれ接続される複数の電源の内から１つの電源を選択して、選択された電源から供給される電源電位に基づいて出力端子に電源電位ＶＤＤを供給する。本実施形態においては、複数の電源として、ＡＣアダプタ１とＵＳＢ電源ライン２とバッテリ３とが複数の入力端子にそれぞれ接続されており、これらの電源の内で最も電位の高い電源が選択される。
【００１６】
図１に示すように、電源制御回路は、複数の入力端子と出力端子との間にソース・ドレインが接続されたＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、複数の入力端子における電位Ｖ１〜Ｖ３を比較して比較信号を出力する比較回路１１〜１３と、比較信号に基づいてトランジスタＱＰ１〜ＱＰ３のゲート電位Ｇ１〜Ｇ３を出力する判定回路１００とを有している。
【００１７】
図２は、本実施形態において用いられるＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３の構造を示す半導体集積回路の断面図である。図２に示すように、Ｐ型の半導体基板２０１内にＮウエル２０２が形成されており、Ｎウエル２０２が形成された半導体基板２０１の所定の領域上に、ゲート絶縁膜２０３及びゲート電極２０４を含むゲートが形成されている。また、ゲートの両側の半導体基板２０１内には、ソースとなるＰ型の不純物拡散領域２０５と、ドレインとなるＰ型の不純物拡散領域２０６とが形成されている。なお、Ｎ型の半導体基板を用いる場合には、Ｎウエルを形成せずに、Ｎ型の半導体基板内にＰ型の不純物拡散領域を直接形成しても良い。また、ＰチャネルＭＯＳトランジスタの替わりにＮチャネルＭＯＳトランジスタを用いる場合には、Ｐ型の半導体基板又はＰウエル内にＮチャネルＭＯＳトランジスタを形成すれば良い。
【００１８】
図２に示すように、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３においては、Ｐ型の不純物拡散領域２０５及び２０６とＮウエル２０２との間のＰＮ接合によって、２つの寄生ダイオードが形成されている。ここで、バックゲートとなるＮウエル２０２が、ドレインとなる不純物拡散領域２０６に接続されているので、ソース・ドレイン間に電気的に接続されたアノード・カソードを有するダイオードが、等価的に発生することになる。このダイオードは、図１において、ダイオードＤ１〜Ｄ３として示されている。
【００１９】
再び図１を参照すると、ＡＣアダプタ１の電位Ｖ１とＵＳＢ電源ライン２の電位Ｖ２とバッテリ３の電位Ｖ３との内で最も高い電位によって、ダイオードＤ１〜Ｄ３のいずれかがオンして、出力端子に電源電位ＶＤＤが供給される。ただし、この段階においては、ダイオードの順方向電圧（通常は、約０．６Ｖ）だけ、電源電位ＶＤＤが低下している。この電源電位ＶＤＤは、電源制御回路の各部に供給されて、各部が動作を開始する。
【００２０】
比較回路１１〜１３は、例えばオペアンプによって構成され、複数の入力端子における電位を比較して、比較結果を表す比較信号ＡＴ〜ＣＴ及びＡＸ〜ＣＸを出力する。ここで、比較信号ＡＸ〜ＣＸは、比較信号ＡＴ〜ＣＴをそれぞれ反転した信号である。これらの比較信号に基づいて、判定回路１００は、最も高い電源電位が印加されている入力端子を判定し、最も高い電源電位が印加されている入力端子に接続されたトランジスタをオンさせるゲート電位を出力すると共に、他の入力端子に接続されたＭＯＳトランジスタをオフさせるゲート電位を出力する。
【００２１】
図３は、図１に示す判定回路の具体例を示す回路図である。図３に示す判定回路１００は、最も高い電源電位が電源電位Ｖ１であるときにハイレベルの信号を出力するＮＯＲ回路１１１と、最も高い電源電位が電源電位Ｖ２であるときにローレベルの信号を出力するＮＡＮＤ回路１１２と、最も高い電源電位が電源電位Ｖ３であるときにローレベルの信号を出力するＮＡＮＤ回路１１３と、比較回路１１〜１３の比較結果に矛盾がある場合にハイレベルの信号を出力するＮＯＲ回路１１４及び１１５と、ＮＯＲ回路１１１、１１４及び１１５から出力される信号を入力するＮＯＲ回路１２０とを含んでいる。
【００２２】
また、判定回路１００は、ＮＯＲ回路１２０、ＮＡＮＤ回路１１２及び１１３から出力される信号をそれぞれ入力するＮＯＲ回路１３１〜１３３と、ＮＯＲ回路１３１〜１３３から出力される信号を反転してゲート電位Ｇ１〜Ｇ３をそれぞれ出力するインバータ１４１〜１４３と、ＮＡＮＤ回路１５１〜１５３と、遅延回路（ＤＬ）１６１〜１６３とを含んでいる。
【００２３】
例えば、ＡＣアダプタ１の電位Ｖ１が最も高い場合には、比較信号ＡＴ及びＣＴがローレベルとなるので、ＮＯＲ回路１１１がハイレベルの信号を出力し、ＮＯＲ回路１２０がローレベルの信号を出力する。これにより、ＮＯＲ回路１３１において、一方の入力信号がローレベルとなる。
【００２４】
また、比較信号ＡＴ及びＣＴがローレベルとなるので、ＮＡＮＤ回路１１２及び１１３がハイレベルの信号を出力する。ＮＯＲ回路１３２は、一方の入力信号がハイレベルとなるので、ローレベルの信号を出力し、インバータ１４２は、これを反転してハイレベルのゲート電位Ｇ２を出力するので、図１に示すトランジスタＱＰ２がオフとなる。同様に、ＮＯＲ回路１３３は、一方の入力信号がハイレベルとなるので、ローレベルの信号を出力し、インバータ１４３は、これを反転してハイレベルのゲート電位Ｇ３を出力するので、図１に示すトランジスタＱＰ３がオフとなる。
【００２５】
ゲート電位Ｇ２及びＧ３がハイレベルになると、ＮＡＮＤ回路１５１からローレベルの信号が出力され、これが遅延回路１６１によって所定の期間遅延されて、ＮＯＲ回路１３１に、他方の入力信号として印加される。ＮＯＲ回路１３１の一方の入力信号は既にローレベルとなっているので、ＮＯＲ回路１３１からハイレベルの信号が出力され、インバータ１４１は、これを反転してローレベルのゲート電位Ｇ１を出力するので、図１に示すトランジスタＱＰ１がオンとなる。
【００２６】
このように、判定回路１００は、他の入力端子に接続されたトランジスタＱＰ２及びＱＰ３をオフさせるハイレベルのゲート電位Ｇ２及びＧ３が出力されていることを確認した後に、最も高い電源電位が印加されている入力端子に接続されたトランジスタＱＰ１をオンさせるローレベルのゲート電位Ｇ１を出力する。これにより、ダイオードＤ１の順方向電圧分の低下を伴わずに、電源電位ＶＤＤを出力することができる。ＵＳＢ電源ライン２の電位Ｖ２が最も高い場合や、バッテリ３の電位Ｖ３が最も高い場合にも、同様の動作を行うことができる。
【００２７】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る電源制御回路の構成を示す図である。この電源制御回路は、半導体集積回路内に形成され、複数の入力端子にそれぞれ接続される複数の電源の内から、予め定められた優先順位に従って１つの電源を選択して、選択された電源から供給される電源電位に基づいて出力端子に電源電位ＶＤＤを供給する。本実施形態においては、ＡＣアダプタ１の優先順位を１位、ＵＳＢ電源ライン２の優先順位を２位、バッテリ３の優先順位を３位とする。
【００２８】
図４に示すように、この電源制御回路は、複数の入力端子と出力端子との間にそれぞれ接続された第１群のＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１３及び第２群のＰチャネルＭＯＳトランジスタＱＰ２１〜ＱＰ２３と、複数の入力端子に電源電位が印加されているか否かを検出する電位検出回路２１〜２３と、複数の入力端子における電位を出力端子における電位と比較する比較回路３１〜３３と、第１群のトランジスタＱＰ１１〜ＱＰ１３のゲート電位を生成するゲート電位生成回路４１〜４３等と、第２群のＭＯＳトランジスタの内で、優先順位の高い電源から電源電位が供給されるトランジスタをオンさせるゲート電位を出力する判定回路２００とを有している。電源制御回路の出力端子には、供給される電源電位ＶＤＤによって電荷を蓄積するコンデンサＣ１が接続されている。
【００２９】
ここで、第１群のトランジスタＱＰ１１〜ＱＰ１３は、ソースがそれぞれの入力端子に接続され、バックゲートがソースに接続されており、ドレインとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有している。このダイオードは、図１において、ダイオードＤ１１〜Ｄ１３として示されている。
【００３０】
一方、第２群のトランジスタＱＰ２１〜ＱＰ２３は、ソースがそれぞれの第１のトランジスタのドレインに接続され、ドレインが出力端子に接続され、バックゲートがドレインに接続されており、図２に示すのと同様に、ソースとなる不純物拡散領域とバックゲートとなるウエル又は半導体基板との間のＰＮ接合によって形成された寄生ダイオードを有している。このダイオードは、図１において、ダイオードＤ２１〜Ｄ２３として示されている。
【００３１】
ゲート電位生成回路４１〜４３等は、オペアンプ４１〜４３と、基準電圧源５１〜５３と、抵抗Ｒ２１〜Ｒ２３及びＲ３１〜Ｒ３３とを含んでおり、出力端子に供給される電源電位ＶＤＤと接地電位との間の電圧を抵抗分割して、得られた電圧を基準電圧と比較することにより、第１のトランジスタＱＰ１１〜ＱＰ１３のゲート電位をそれぞれ生成する。これらは、電源電位ＶＤＤを安定化させるレギュレータとして機能する。なお、イネーブル信号ＥＮ１〜ＥＮ３が非活性化されてゲート電位生成回路４１〜４３等が動作していない場合に、ＡＣアダプタ１等の電源が接続されると、プルアップ抵抗Ｒ１１〜Ｒ１３によって、第１群のトランジスタＱＰ１１〜ＱＰ１３のゲートがハイレベルにされる。
【００３２】
電位検出回路２１〜２３は、複数の入力端子に電源電位が印加されているか否かを検出して、検出結果を表す複数の検出信号をそれぞれ出力する。一方、比較回路３１〜３３は、複数の入力端子における電位Ｖ１〜Ｖ３を出力端子における電源電位ＶＤＤと比較して、比較結果を表す複数の比較信号をそれぞれ出力する。
【００３３】
判定回路２００は、電位検出回路２１〜２３から出力される複数の検出信号に基づいて、電源電位が印加されている入力端子を判定し、予め定められた優先順位に従って、現在接続されている電源よりも優先順位の高い電源が接続された場合に、第２群のトランジスタＱＰ２１〜ＱＰ２３をオフさせるゲート電位を一旦出力し、対応する比較回路から出力される比較信号に基づいて、出力端子の電源電位ＶＤＤが優先順位の高い電源の電位よりも低下したことを確認した後に、第２群のトランジスタの内で優先順位の高い電源から電源電位が供給されるトランジスタをオンさせるゲート電位を出力する。
【００３４】
また、判定回路２００は、優先順位が最も高い電源に接続されているトランジスタのゲート電位を生成するゲート電位生成回路を活性化するように、複数のゲート電位生成回路４１〜４３等に供給されるイネーブル信号ＥＮ１〜ＥＮ３を生成する。
【００３５】
例えば、図５の（ａ）に示すように、バッテリ３が接続されて機器が動作している。ここで、能動状態にあるトランジスタＱＰ１３及びＱＰ２３は、等価的に抵抗として表されている。コンデンサＣ１は、電源電位ＶＤＤを保持する。次に、図５の（ｂ）に示すように、バッテリ３よりも優先順位が高いＵＳＢ電源ライン２が活性化すると、判定回路２００は、第２群のトランジスタＱＰ２１〜ＱＰ２３をオフさせるハイレベルのゲート電位を一旦出力し、コンデンサＣ１に保持されている電源電位ＶＤＤが低下する。
【００３６】
判定回路２００は、比較回路３２から出力される比較信号に基づいて、出力端子の電源電位ＶＤＤがＵＳＢ電源ライン２の電位Ｖ２よりも低下したことを確認した後に、図５の（ｃ）に示すように、ＵＳＢ電源ライン２から電源電位が供給されるトランジスタＱＰ２２をオンさせるローレベルのゲート電位を出力する。
【００３７】
また、判定回路２００は、トランジスタＱＰ１１及びＱＰ１３のゲート電位を生成するゲート電位生成回路４１及び４３等を非活性化し、ＵＳＢ電源ライン２に接続されているトランジスタＱＰ１２のゲート電位を生成するゲート電位生成回路４２等を活性化するように、イネーブル信号ＥＮ１〜ＥＮ３を生成する。ここで、能動状態にあるトランジスタＱＰ１２及びＱＰ２２は、等価的に抵抗として表されている。
【００３８】
一方、図６の（ａ）に示すように、ＵＳＢ電源ライン２が接続されて機器が動作している。ここで、能動状態にあるトランジスタＱＰ１２及びＱＰ２２は、等価的に抵抗として表されている。コンデンサＣ１は、電源電位ＶＤＤを保持する。次に、図６の（ｂ）に示すように、ＵＳＢ電源ライン２が非活性化すると、判定回路２００は、第２群のトランジスタＱＰ２１〜ＱＰ２３をオフさせるハイレベルのゲート電位を一旦出力し、コンデンサＣ１に保持されている電源電位ＶＤＤが低下する。
【００３９】
判定回路２００は、比較回路３３から出力される比較信号に基づいて、出力端子の電源電位ＶＤＤがバッテリ３の電位Ｖ３よりも低下したことを確認した後に、図６の（ｃ）に示すように、バッテリ３から電源電位が供給されるトランジスタＱＰ２３をオンさせるローレベルのゲート電位を出力する。
【００４０】
また、判定回路２００は、トランジスタＱＰ１１及びＱＰ１２のゲート電位を生成するゲート電位生成回路４１及び４３等を非活性化し、バッテリ３に接続されているトランジスタＱＰ１３のゲート電位を生成するゲート電位生成回路４３等を活性化するように、イネーブル信号ＥＮ１〜ＥＮ３を生成する。ここで、能動状態にあるトランジスタＱＰ１３及びＱＰ２３は、等価的に抵抗として表されている。
【００４１】
このように、本実施形態によれば、電源電位が印加されている入力端子を判定し、優先順位の高い電源が接続又は切り離された場合に、第２群のトランジスタＱＰ２１〜ＱＰ２３を一旦オフさせて、出力端子の電位が新たに接続される電源の電位よりも低下したことを確認した後に、第２群のトランジスタＱＰ２１〜ＱＰ２３の内で新たに接続される電源から電源電位が供給されるトランジスタをオンさせることにより、電源の切換えの際に電源電圧が低下する期間をなるべく短くなるようにすることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る電源制御回路の構成を示す図。
【図２】トランジスタＱＰ１〜ＱＰ３の構造を示す半導体集積回路の断面図。
【図３】図１に示す判定回路の具体例を示す回路図。
【図４】本発明の第２の実施形態に係る電源制御回路の構成を示す図。
【図５】ＵＳＢ電源ラインが活性化される際の図４の電源制御回路の動作を示す図。
【図６】ＵＳＢ電源ラインが非活性化される際の図４の電源制御回路の動作を示す図。
【符号の説明】
【００４３】
１  ＡＣアダプタ、  ２  ＵＳＢ電源ライン、  ３  バッテリ、  １１〜１３、３１〜３３  比較回路、  ２１〜２３  電位検出回路、  ４１〜４３  オペアンプ、  ５１〜５３  基準電圧源、  １００、２００  判定回路、  ２０１  半導体基板、  ２０２  Ｎウエル、  ２０３  ゲート絶縁膜、  ２０４  ゲート電極、  ２０５、２０６  不純物拡散領域、  ＱＰ１〜ＱＰ３、ＱＰ１１〜ＱＰ１３、ＱＰ２１〜ＱＰ２３  ＰチャネルＭＯＳトランジスタ、  Ｄ１〜Ｄ３、Ｄ１１〜Ｄ１３、Ｄ２１〜Ｄ２３  ダイオード、  １１１、１１４、１１５、１２０、１３１〜１３３  ＮＯＲ回路、  １１２、１１３、１５１〜１５３  ＮＡＮＤ回路、  １４１〜１４３  インバータ、  １６１〜１６３  遅延回路、  Ｒ１１〜Ｒ１３、Ｒ２１〜Ｒ２３、Ｒ３１〜Ｒ３３  抵抗
【図１】
2006042402.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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