(57)【要約】 【課題】  ターンオン時間が短縮できるトレンチ構造の半導体デバイスを提供する。【解決手段】  この半導体デバイス１は、半導体基板１０の上に第１のエピタキシャル層１１と、第１のエピタキシャル層１１の上面にそれより不純物濃度が低い第２のエピタキシャル層１２と、が形成され、第２のエピタキシャル層１２の上面から下方向に形成された複数のトレンチ２０の両側面に沿い、下に向かって順にソース領域１３、ベース領域１４、ドレイン領域１５が設けられるとともに、トレンチ２０から離隔しソース領域１３とベース領域１４に隣接して第２のエピタキシャル層１２の上面から下方向にベース領域１４よりも深く形成された不純物濃度が高いベース高濃度領域１６が設けられ、トレンチ２０の内側にゲート電極２１が埋め込まれている。【選択図】  図１
2006351652.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１のエピタキシャル層と、
第１のエピタキシャル層の上面に接して形成され、それより不純物濃度が低い第２のエピタキシャル層と、
第２のエピタキシャル層の中に設けられ、その上面から下方向に形成された複数のトレンチと、
トレンチの内側に埋め込まれたゲート電極と、
トレンチの両側面に沿い、第２のエピタキシャル層の上面から下方向に設けられたソース領域と、
トレンチの両側面に沿い、ソース領域の下面から下方向に設けられたベース領域と、
トレンチから離隔しソース領域とベース領域に隣接して第２のエピタキシャル層の上面から下方向にベース領域よりも深く形成され、ベース領域と同じ導電型であって不純物濃度が高いベース高濃度領域と、
を備えてなることを特徴とする半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、
ゲート電極の上であって第２のエピタキシャル層の上面の一部を覆うように層間絶縁膜が形成され、この層間絶縁膜とソース領域の一部とベース高濃度領域の上面に接してソース電極が設けられていることを特徴とする半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスにおいて、
ゲート電極の上であってトレンチの内側の開口縁付近まで埋め込まれる埋め込み絶縁膜が形成され、埋め込み絶縁膜とソース領域とベース高濃度領域の上面に接してソース電極が設けられていることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、特に、トレンチの側面に沿ってＭＯＳＦＥＴを構成する半導体デバイスに関する。
【背景技術】
【０００２】
トレンチの側面に沿ってＭＯＳＦＥＴを構成する半導体デバイス（以下、トレンチ構造の半導体デバイスと称す。）は、エピタキシャル層の上面に沿ってＭＯＳＦＥＴ（プレーナ型のＤＭＯＳＦＥＴ（２重拡散ＭＯＳＦＥＴ））を構成する半導体デバイスに比べ、オン抵抗を低くすることができるため、近年、需要が拡がりつつある。
【０００３】
従来のトレンチ構造の半導体デバイスを図４に示す。この半導体デバイス１０１は、Ｎ型の半導体基板１１０の上面にＮ−型のエピタキシャル層１１１が形成されている。エピタキシャル層１１１の中には、その上面から下方向に複数のトレンチ（溝）１２０が形成されている。そして、トレンチ１２０の両側面に沿ってＭＯＳＦＥＴが構成されている。すなわち、トレンチ１２０の内側にゲート電極１２１が埋め込まれ、トレンチ１２０の両側面に沿い、下に向かって順にＮ＋型のソース領域１１３、Ｐ−型のベース領域１１４が設けられている。エピタキシャル層１１１において、ベース領域１１４よりも下の領域はＮ−型のドレイン領域１１５となっている。また、トレンチ１２０から離隔しソース領域１１３とベース領域１１４に隣接して、エピタキシャル層１１１の上面から下方向に形成されたベース高濃度領域１１６が設けられている。このベース高濃度領域１１６は、ベース領域１１４と同じ導電型であって不純物濃度が高く、ベース領域１１４よりも浅く形成されている。ベース高濃度領域１１６は、後述のソース電極１２５との間でオーミックコンタクトが取れ、また、ベース領域１１４の抵抗成分を小さくしている。
【０００４】
また、トレンチ１２０とゲート電極１２１との間には薄いシリコン酸化膜であるゲート絶縁膜１２２が設けられている。このゲート絶縁膜１２２は、エピタキシャル層１１１の上面まで延在する。さらに、ゲート電極１２１及びゲート絶縁膜１２２の上には、エピタキシャル層１１１の上面の一部を覆うように層間絶縁膜１２３が形成されている。ゲート絶縁膜１２２と層間絶縁膜１２３は、ソース領域１１３の一部及びベース高濃度領域１１６の上面では、エッチングにより取り除かれており、その取り除かれた部分がコンタクトホール１２４となっている。このコンタクトホール１２４により、ソース領域１１３とベース高濃度領域１１６に電気的に接触するようにメタル層のソース電極１２５が設けられている。
【０００５】
この半導体デバイス１０１は、オフ状態では、図５に示すように、エピタキシャル層１１１のドレイン領域１１５において、ベース領域１１４とトレンチ１２０の下面から空乏層１４０、１４１が延びて形成される。ベース領域１１４から延びる空乏層１４０はその幅が比較的大きく、トレンチ１２０の下面から延びる空乏層１４１はその幅が小さい。ゲート電極１２１とドレイン領域１１５との間の容量であるゲート・ドレイン間容量ＣＧＤは、主に、ゲート絶縁膜１２２が有する容量と、トレンチ１２０の下面に形成される空乏層１４１が有する容量と、が直列結合したものとなる。空乏層１４１が有する容量の値はその幅に反比例するので、幅が小さい空乏層１４１の容量の値は大きく、ゲート・ドレイン間の容量ＣＧＤも大きくなる。逆に、幅が大きい空乏層１４１の容量の値は小さく、ゲート・ドレイン間の容量ＣＧＤも小さくなる。
【０００６】
【特許文献１】特開平８−２５０７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、本願発明者は、先の出願である特願２００５―１１５９５２において、高速のスイッチング能力を達成するために、ターンオン時間を短縮することができるプレーナ型のＤＭＯＳＦＥＴを有する半導体デバイスを提案している。この先の出願によれば、オフ状態の空乏層の方向と幅を制御することにより、ゲート・ドレイン間容量ＣＧＤを小さくすることができ、その結果、ターンオン時間を短縮することができる。
【０００８】
本願発明者は、この先の出願を改良してトレンチ構造の半導体デバイスに適用すれば、短縮したターンオン時間と低いオン抵抗により、さらに高速のスイッチング能力が達成できるのではないかという点に着眼して本発明を案出するに至ったものである。
【０００９】
本発明は、係る事由に鑑みてなされたものであり、その目的は、トレンチ構造の半導体デバイスにおいて、ターンオン時間が短縮できる半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、請求項１に係る半導体デバイスは、半導体基板の上に形成された第１のエピタキシャル層と、第１のエピタキシャル層の上面に接して形成され、それより不純物濃度が低い第２のエピタキシャル層と、第２のエピタキシャル層の中に設けられ、その上面から下方向に形成された複数のトレンチと、トレンチの内側に埋め込まれたゲート電極と、トレンチの両側面に沿い、第２のエピタキシャル層の上面から下方向に設けられたソース領域と、トレンチの両側面に沿い、ソース領域の下面から下方向に設けられたベース領域と、トレンチから離隔しソース領域とベース領域に隣接して第２のエピタキシャル層の上面から下方向にベース領域よりも深く形成され、ベース領域と同じ導電型であって不純物濃度が高いベース高濃度領域と、を備えてなることを特徴とする。
【００１１】
請求項２に係る半導体デバイスは、請求項１に記載の半導体デバイスにおいて、ゲート電極の上であって第２のエピタキシャル層の上面の一部を覆うように層間絶縁膜が形成され、この層間絶縁膜とソース領域の一部とベース高濃度領域の上面に接してソース電極が設けられていることを特徴とする。
【００１２】
請求項３に係る半導体デバイスは、請求項１に記載の半導体デバイスにおいて、ゲート電極の上であってトレンチの内側の開口縁付近まで埋め込まれる埋め込み絶縁膜が形成され、埋め込み絶縁膜とソース領域とベース高濃度領域の上面に接してソース電極が設けられていることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体デバイスによれば、オフ状態では、トレンチの両側に設けられたベース高濃度領域から延びる空乏層がトレンチの下側に位置する部分において互いにつながることとなり、その結果、ゲート・ドレイン間容量ＣＧＤが小さくなり、ターンオン時間が短縮できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態を図面を参照しながら説明する。図１は、本発明の望ましい実施形態に係る半導体デバイスの断面図である。この半導体デバイス１は、Ｎ型（例えば不純物濃度１０１９／ｃｍ３程度）の半導体基板１０の上に、それと同じ導電型であり不純物濃度がそれより低いＮ−型（例えば不純物濃度１０１６／ｃｍ３程度）である第１のエピタキシャル層１１が形成され、第１のエピタキシャル層１１の上面に接してそれと同じ導電型であり不純物濃度がそれより低いＮ−−型（例えば不純物濃度１０１５／ｃｍ３程度）である第２のエピタキシャル層１２が形成されている。つまり、背景技術において説明した半導体デバイス１０１ではエピタキシャル層はエピタキシャル層１１１の１層であったが、エピタキシャル層１１１に相当する第１のエピタキシャル層１１の上面に第２のエピタキシャル層１２を形成して２層にしているのである。
【００１５】
第２のエピタキシャル層１２の中には、その上面から下方向に複数のトレンチ２０が形成されている。そして、トレンチ２０の両側面に沿ってＭＯＳＦＥＴが構成されている。すなわち、トレンチ２０の内側にゲート電極２１が埋め込まれ、トレンチ２０の両側面に沿い、第２のエピタキシャル層１２の上面から下方向にＮ＋型のソース領域１３、ソース領域１３の下面から下方向にＰ−型のベース領域１４がそれぞれ設けられている。エピタキシャル層１２において、ベース領域１４又は後述のベース高濃度領域１６よりも下の領域はＮ−−型のドレイン領域１５となっている。また、トレンチ２０から離隔しソース領域１３とベース領域１４に隣接して、第２のエピタキシャル層１２の上面から下方向に形成されたベース高濃度領域１６が設けられている。このベース高濃度領域１６は、ベース領域１４と同じ導電型であって不純物濃度が高く、ベース領域１４よりも深く形成されている。ベース高濃度領域１６は、後述のソース電極２５との間でオーミックコンタクトが取れ、また、ベース領域１４の抵抗成分を小さくする。さらに、後述するように、半導体デバイス１のオフ状態では、ゲート・ドレイン間容量ＣＧＤを小さくするうえで重要な作用をする。
【００１６】
従って、第２のエピタキシャル層１２には、ソース領域１３、ベース領域１４、ベース高濃度領域１６が設けられ、その残りの領域はドレイン領域１５となっている。また、第２のエピタキシャル層１２のドレイン領域１５に接してその下に形成されている第１のエピタキシャル層１１も、ドレイン領域の一部となっている。なお、第２のエピタキシャル層１２（ドレイン領域１５）は、後述するように、トレンチ２０の両側に設けられたベース高濃度領域１６からオフ状態時に延びる空乏層４０がトレンチ２０の下側に位置する部分において互いにつながるくらいに、不純物濃度が低い。
【００１７】
また、背景技術において説明した半導体デバイス１０１と実質的に同様に、トレンチ２０とゲート電極２１との間には薄いシリコン酸化膜であるゲート絶縁膜２２が設けられている。このゲート絶縁膜２２は、第２のエピタキシャル層１２の上面まで延在する。さらに、ゲート電極２１及びゲート絶縁膜２２の上には、第２のエピタキシャル層１２の上面の一部を覆うように層間絶縁膜２３が形成されている。ゲート絶縁膜２２と層間絶縁膜２３は、ソース領域１３の一部及びベース高濃度領域１６の上面では、エッチングにより取り除かれており、その取り除かれた部分がコンタクトホール２４となっている。このコンタクトホール２４により、ソース領域１３とベース高濃度領域１６に電気的に接触するようにメタル層のソース電極２５が設けられている。従って、ソース電極２５は、層間絶縁膜２３とソース領域１３の一部とベース高濃度領域１６の上面に（機械的に）接することになる。
【００１８】
この半導体デバイス１の製造方法の詳細な説明は省略するが、製造方法についての特徴的な点は、半導体基板１０の上にエピタキシャル技術により第１のエピタキシャル層１１を形成し、さらにその上にエピタキシャル技術により第２のエピタキシャル層１２を形成することと、ベース高濃度領域１６を不純物拡散技術又は不純物インプラ技術によりベース領域１４よりも深く形成することである。
【００１９】
次に、半導体デバイス１のオン状態及びオフ状態を説明する。半導体デバイス１は、ゲート電極２１とソース電極２５との間の電圧であるゲート・ソース間電圧ＶＧＳが閾値以上のときにオン状態、ゲート・ソース間電圧ＶＧＳが閾値未満のときにオフ状態になる。オン状態では、ベース領域１４にチャネル層が形成され、半導体基板１０から、第１のエピタキシャル層１１、ドレイン領域１５、ベース領域１４、ソース領域１３を通ってソース電極２５へオン電流が流れる。その結果、半導体基板１０とソース電極２５との間の電圧であるドレイン・ソース間電圧ＶＤＳは、通常、低下する。
【００２０】
一方、オフ状態では、ドレイン・ソース間電圧ＶＤＳが高く（例えば２０Ｖ）、図２に示すように、空乏層４０が生じる。ここで注目すべきは、ベース高濃度領域１６はベース領域１４よりも深く形成されしかも不純物濃度が高いので、ベース高濃度領域１６から深さ方向及び横方向に延びる空乏層４０は不純物濃度が非常に低いドレイン領域１５を満たし、第１のエピタキシャル層１１の内側の一部にまで至る。すなわち、トレンチ２０の両側に設けられたベース高濃度領域１６から延びる空乏層４０がトレンチ２０の下側に位置する部分において互いにつながっている。なお、ベース領域１４とトレンチ２０の下面から延びる空乏層は、ベース高濃度領域１６から長く延びる空乏層４０に完全に含まれ、それと一体化している。
【００２１】
従って、トレンチ２０の下面の空乏層４０の幅が大きいので、それが有する容量の値は小さい。よって、ゲート・ドレイン間容量ＣＧＤは、上述のように、主に、ゲート絶縁膜２２が有する容量と、トレンチ２０の下面に形成される空乏層４０が有する容量と、が直列結合したものとなるので、ゲート・ドレイン間の容量ＣＧＤも小さくなる。その結果、半導体デバイス１のターンオン期間を短縮することが可能となり、高速スイッチングが実現できる。
【００２２】
なお、この場合、トレンチ２０の下面から第１のエピタキシャル層１１の上面までの距離が大きい程、トレンチ２０の下面の空乏層４０の幅が大きくなるので、ゲート・ドレイン間容量ＣＧＤは減少する。しかし、ここで注意すべきは、第２のエピタキシャル層１２のドレイン領域１５は抵抗率が高いので、トレンチ２０の下面から第１のエピタキシャル層１１の上面までの距離が大きくなれば、半導体デバイス１がオン状態時のオン抵抗が増加し易いことである。従って、オン抵抗が許容できる範囲で、トレンチ２０の下面から第１のエピタキシャル層１１の上面までの距離を決定する必要がある。
【００２３】
次に、本発明の別の望ましい実施形態に係る半導体デバイスを説明する。図３はこの半導体デバイス２の断面図である。半導体デバイス２は、半導体デバイス１と同様、半導体基板１０と第１のエピタキシャル層１１と第２のエピタキシャル層１２を含み、第２のエピタキシャル層１２には、ソース領域１３、ベース領域１４、ベース高濃度領域１６、ドレイン領域１５が設けられている。第２のエピタキシャル層１２に形成されたトレンチ２０の内側には、ゲート電極２１が埋め込まれている。さらに、ゲート電極２１の上には、ゲート電極２１とソース電極２５との絶縁のために、トレンチ２０の内側の開口縁付近まで埋め込み絶縁膜２６が埋め込まれている。埋め込み絶縁膜２６とソース領域１３とベース高濃度領域１６の上面には、それらに接してソース電極２５が設けられている。
【００２４】
この半導体デバイス２の埋め込み絶縁膜２６は、半導体デバイス１の層間絶縁膜２３のように、第２のエピタキシャル層１２の上面より上に形成されるものではないので、ソース電極２５をソース領域１３及びベース高濃度領域１６と電気的に接触させるためのコンタクトホールを設ける必要がない。その結果、微細化が実現でき、ベース高濃度領域１６をトレンチ２０に近づけることができる。従って、第２のエピタキシャル層１２の不純物濃度が半導体デバイス１に比べて高くても、トレンチ２０の両側に設けられたベース高濃度領域１６から延びる空乏層４０がトレンチ２０の下側に位置する部分において互いにつながるようにできる。そのため、第２のエピタキシャル層１２のドレイン領域１５の抵抗率を比較的低くすることができるので、オン抵抗の増加を抑制することができる。
【００２５】
なお、本発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのあらゆる設計変更が可能である。例えば、実施形態では、トレンチの側面のＭＯＳＦＥＴはＮ型のものであるが、それぞれの領域の導電型を全て逆にすることによりＰ型のものにできるのは勿論である。
【図面の簡単な説明】
【００２６】
【図１】本発明の望ましい実施形態に係る半導体デバイスの断面図である。
【図２】同上のオフ状態を表す断面図である。
【図３】本発明の別の望ましい実施形態に係る半導体デバイスの断面図である。
【図４】従来の半導体デバイスの断面図である。
【図５】同上のオフ状態を表す断面図である。
【符号の説明】
【００２７】
１、２    半導体デバイス
１０    半導体基板
１１    第１のエピタキシャル層
１２    第２のエピタキシャル層
１３    ソース領域
１４    ベース領域
１５    ドレイン領域
１６    ベース高濃度領域
２０    トレンチ
２１    ゲート電極
２３    層間絶縁膜
２５    ソース電極
２６    埋め込み絶縁膜
４０    空乏層
【図１】
2006351652.tif 000003
【図２】
2006351652.tif 000004
【図３】
2006351652.tif 000005
【図４】
2006351652.tif 000006
【図５】
2006351652.tif 000007