(57)【要約】【課題】  単一メモリー素子中に、ハードウエア量の増加を最小限に抑えた単純な回路をもって誤動作に対する信頼性を確保するデジタルリレー装置を実現する。【解決手段】  系統電流を取り込むＡＤ変換器と、ＡＤ変換データ読込み処理部、保護要素演算部および保護ロジック部からなる保護演算処理部とを備え、上記保護演算処理部を実行することにより系統の異常を検出してトリップ動作を行うデジタルリレー装置において、上記保護演算処理部で使用する演算用メモリー、固定データメモリーの少なくとも一つを単一メモリー素子中でメモリー領域を分離して２重化構成とし、各メモリー領域をそれぞれ上記ＡＤ変換器の変換サンプリング毎に交互に使用するようにしたものである。【選択図】図１
2006320101.tif 000002
【特許請求の範囲】
【請求項１】
系統電流を取り込むＡＤ変換器と、ＡＤ変換データ読込み処理部、保護要素演算部および保護ロジック部からなる保護演算処理部とを備え、上記保護演算処理部を実行することにより系統の異常を検出してトリップ動作を行うデジタルリレー装置において、上記保護演算処理部で使用する演算用メモリー、固定データメモリーの少なくとも一つを単一メモリー素子中でメモリー領域を分離して２重化構成とし、各メモリー領域をそれぞれ上記ＡＤ変換器の変換サンプリング毎に交互に使用するようにしたことを特徴とするデジタルリレー装置。
【請求項２】
上記保護演算処理部は、上記ＡＤ変換データ読込み処理部、保護要素演算部および保護ロジック部の全てについて２重化構成され、上記２重化された保護演算処理部の演算用メモリー及び固定データメモリーをそれぞれのメモリー領域を分離して２重化構成し、各メモリー領域をＡＤ変換器の変換サンプリング毎に交互に使用することを特徴とする上記請求項１に記載のデジタルリレー装置。
【請求項３】
上記保護演算処理部は、ＡＤ変換データ読込み処理部と保護要素演算部についてはメモリー領域を分離して２重化構成されると共に、保護ロジック部についは共通に構成され、さらに上記それぞれの保護演算処理部の演算用メモリー及び固定データメモリーのメモリー領域を分離して２重化構成し、各メモリー領域をＡＤ変換器の変換サンプリング毎に交互に使用することを特徴とする上記請求項１に記載のデジタルリレー装置。
【請求項４】
上記保護演算処理部は、それぞれ単一のＡＤ変換データ読込み処理部、保護要素演算部および保護ロジック部から構成され、上記保護演算処理用の固定データメモリーのメモリー領域を分離して２重化構成し、各メモリー領域をＡＤ変換器の変換サンプリング毎に交互に使用することを特徴とする上記請求項１に記載のデジタルリレー装置。
【請求項５】
上記保護演算処理部は、ＡＤ変換データ読込み処理部についてはメモリー領域を分離して２重化構成され、保護要素演算部および保護ロジック部については単一構成とされ、保護演算処理のなかでＡＤ変換データを保存するメモリーと固定データについて、そのメモリー領域を分離して２重化構成し、そのデータをＡＤ変換器の変換サンプリング毎に交互に使用することを特徴とする上記請求項１に記載のデジタルリレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統のアナログデータをデジタルデータに変換した後、そのデジタルデータをメモリーに収納し、そのデータを使用して系統保護に必要な演算、判定処理を行う保護演算処理部を備えたデジタルリレー装置に関する。
【背景技術】
【０００２】
従来のデジタルリレー装置においては、電力系統における事故検出精度を向上するために種々の２重化保護処理が施されている。例えば特開２００２−１８６１６２号公報（特許文献１）に示すように、電力系統の電気量をＡ/Ｄ変換部を介して保護演算処理部と制御処理部に取り込み、保護機能と制御処理部内の事故検出機能との論理積を取ることにより２重化保護を実現したものがある。これは単一のハードウエアからの出力信号でトリップ信号を出力する場合、そのハードウエア不良により誤出力の危険があるためである。
【０００３】
しかし、上記特許文献１のものは、保護演算処理部と制御処理部をそれぞれハードウエア的に分離した構成とするために、複数個のＬＳＩチップによる装置の大型化、製作コストの上昇の原因となり、しかも演算処理部ハードウエアを二重化するのは、部品不良による誤動作確率を下げる考え方からすれば目的にかなっているが、ハードウエア２重化時の部品不良によって動作すべきときに動作しない確率、即ち誤不動作確率が増加したり、ハードウエア量そのものの増加によって故障率が増加するという問題があった。
【０００４】
また、部品不良ではなくても、ＡＤ変換器出力デジタルデータの一時的なビット化けによる誤動作に対しては、従来ＡＤ変換器を含めてそれ以降を２重化する対策がされてきたが、同様にハードウエア量の増加とそれに伴う部品不良率の増加のデメリットを抱えている。更に、演算処理部の出力判定に用いる整定データなどの固定データが異常になった場合、その演算処理部出力は誤出力となる可能性があり、固定データは永久に使用されるのでこの誤出力は、連続して出力され続ける。通常この誤出力は、制御処理部の事故検出部との論理積でそのまま出力することは避けられるが、制御処理部の事故検出は通常系統の保護範囲外の外部事故でも動作できるように高感度に設定されているために、上記状態が継続中では外部故障時の制御処理部による事故検出時に論理積が成立してトリップ信号が誤出力される可能性があるという問題があった。
【０００５】
一方、特開２００４−３３６８３０号公報（特許文献２）には、上記保護演算処理部と制御処理部をワンチップ上に作り込み、一つのコンピュータで二重化保護処理機能を持たせた構成としたものが示されているが、上記保護演算処理部と制御処理部を別々にチップ上に作り込む必要があるためチップ面積が大きくなり、しかもワンチップコンピュータを構成するハードウエアまたはソフトウエアの故障による誤動作を防ぐため、保護出力をコード化したパターンデータをデジタル出力回路から出力して、このパターンデータを基準パターンと比較・判別するパターン判定回路を外付け設置する必要がある等の問題があった。
【０００６】
【特許文献１】特開２００２−１８６１６２号公報（請求項１及び図１参照）
【特許文献２】特開２００４−３３６８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、この発明の考慮する不良対象としては、
（１）ＡＤ変換器出力デジタルデータの一時的なビット化けによる誤動作防止、
（２）保護演算を実行しているＣＰＵ内演算用メモリーの部分不良による誤動作防止、
（３）保護演算処理部内の動作出力判定に用いる整定データなどの固定データを収納するメモリーの部分不良に起因する誤動作防止、である。
【０００８】
（１）項のＡＤ変換器の一時的なビット化けを対象とする理由は、ＡＤ変換器の不具合検出として従来からサンプリング周期ごとに規定電圧を入力してそのデジタルデータをチェックする方式が一般的に採られており、ＡＤ変換器不良による恒常的な不具合に対しては速やかに検出可能であるが、規定電圧の周期的なサンプリング時以外の電圧のデジタルデータについては検出していないため、リレーに用いるデータについては監視されておらず、その一時的なビット化けについて無防備であったためである。
【０００９】
また、（２）項のＣＰＵ内演算用メモリーの部分不良を対象とする理由は、現状では
メモリー全領域に跨る不良についてはある特定のメモリー素子(領域)のみのサンプリングチェックである程度不良確認でき、比較的速やかに検出が可能であったが、今回対象とする演算用メモリーの部分領域の不良の検出には全領域チェックが必要となり、この全領域チェックにはＣＰＵ負担から数サンプリングに亘るチェックとなり、保護要素のように高速動作を要求されるものには不適切で誤動作防止には無防備であったためである。
【００１０】
更に、（３）項の整定データなどの固定データは、通常、不揮発性メモリーに保存されており、この不揮発性メモリー上で２重化され、また使用時には一致検出を介して演算用メモリーに保存されているため、不揮発性メモリーの異常に対しては誤動作を防ぐことが可能な構成とされている。しかし、演算用メモリー上も２重化すると使用の度に一致検出が必要となり、ＣＰＵ処理上の負担となるので演算用メモリーの２重化のデメリットとなっていた。ここでは（２）項と同様に演算用メモリーの部分不良を対象とする。
【００１１】
この発明は、上述のような課題を解決するためになされたもので、第１の目的は、保護演算処理ハードウエアを単一にし（主検出用と事故検出用に分離せず）、ハードウエア量の増加を最小限に抑えた単純な回路で誤動作に対する信頼性を確保することができるデジタルリレー装置を実現するものである。
また、第２の目的は、ＡＤ変換器出力の一時的なビット化けや演算用のメモリー素子チップの異常（部分不良）、整定データなどの固定データを収納したメモリー素子チップの異常（部分不良）による誤動作を防止することが可能となるデジタルリレー装置を得るものである。
更に、この発明の第３の目的は誤不動作確率と誤動作確率のバランスの取れたハードウエア構成をもつデジタルリレー装置を実現するものである。
【課題を解決するための手段】
【００１２】
この発明に係るデジタルリレーにおいては、系統電流を取り込むＡＤ変換器と、ＡＤ変換データ読込み処理部、保護要素演算部および保護ロジック部からなる保護演算処理部とを備え、上記保護演算処理部を実行することにより系統の異常を検出してトリップ動作を行うデジタルリレー装置において、上記保護演算処理部で使用する演算用メモリー、固定データメモリーの少なくとも一つを単一メモリー素子中でメモリー領域を分離して２重化構成とし、各メモリー領域をそれぞれ上記ＡＤ変換器の変換サンプリング毎に交互に使用するようにしたものである。
【発明の効果】
【００１３】
この発明は、ハードウエア量の増加を抑えた構成でデジタルデータを収納するメモリー素子の領域を分割、或いは、メモリー素子自体を２重化して、夫々交互に使用するのでＡＤ変換器出力の一時的なビット化けや演算用のメモリー素子チップの異常(部分不良)、整定データなどの固定データを収納したメモリー素子チップの異常(部分不良)による誤出力を防止することが可能となる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、この発明の実施の形態１におけるデジタルリレー装置の実施態様を示すブロック図である。図において、１００は保護対象である系統を示しており、１は、上記系統電流を取り込むＣＴ（本図では電圧を取り込むＰＴは省略している）、２はデジタルリレー装置、３は、上記系統入力をリレー内でデジタル変換するＡＤ変換器、４は、ＣＰＵ、メモリー素子などで構成される保護演算処理部である。上記保護演算処理部４は、ＡＤ変換器３のデジタルデータを制御信号(図示せず)により、ＡＤサンプリング毎に交互に２ルートに出力する切替回路７、上記２つのルートを形成する第１の保護演算処理部１０及び第２の保護演算処理部２０から構成されている。
【００１５】
第１の保護演算処理部１０は上記切替回路７の一方の切替回路出力であるＡＤ出力信号を入力とする第１の読込み処理部（Ｒ１）１１１、上記第１の読込み処理部１１１のデータを使用して保護要素演算を実行し要素動作出力判定する第１保護要素演算部（Ａ１）１２１、上記第１保護要素演算部１２１の出力を入力とする第１保護ロジック部（Ｌ１）１３１から構成されている。一方、第２の保護演算処理部２０もこれと同じく、第２の読込み処理部（Ｒ２）１１２、第２保護要素演算部（Ａ２）１２２、第２保護ロジック部（Ｌ２）１３２から構成されている。
【００１６】
更に、１４１は第１の保護演算処理部１０で使用する第１演算用メモリーＭ１、１５１は第１の保護演算処理部１０の演算に使用する整定データなどの第１固定データメモリーＳ１、１４２は第２の保護演算処理部２０の演算に使用する第２演算用メモリーＭ２、１５１は第２の保護演算処理部２０の演算に使用する整定データなどの第２固定データメモリーＳ２である。
【００１７】
第１の演算処理部１０が使用する演算用メモリー１４１と、第２の演算処理部が使用する演算用メモリー１４２は、単一のメモリー素子中に明確に領域を分割して構成される。また、保護要素演算部１２１と保護ロジック部１３１が使用する固定データメモリー１５１と、保護要素演算部１２２と保護ロジック部１３２が使用する固定データメモリー１５２についても、同じく、単一のメモリー素子中に明確に領域を分割して構成される。
【００１８】
また、５１は上記第１保護ロジック部１３１の出力を入力とするラッチ回路付補助リレードライバーで、上記１３１の出力を次のサンプリングでの出力まで信号をラッチして出力する。６１は上記５１によって駆動される補助リレー、５２は上記第２保護ロジック部１３２の出力を入力とするラッチ回路付補助リレードライバー、６２は上記５２によって駆動される補助リレーであり、トリップ出力として６１、６２の接点ｘ１、ｘ２をシリーズに接続して論理積を構成して、上記接点ｘ１、ｘ２が同時に閉成したときにトリップ線路２００を作動させる。
【００１９】
上記実施形態１の動作を図２の保護演算処理部１０、２０の演算フローチャートに基づいて説明する。初めに、切替回路７（図１）によって演算ルートが選択される。すなわち、保護演算処理部１０、２０のうちルート１（第1の保護演算処理部１０を実行する）とルート２（第２の保護演算処理部２０を実行する）が交互に実行されように切替えられる。まずルート１が選択された（ステップＳ１）とすると、１１１の第１の読込み処理部Ｒ１でＡＤデータを読み込み、１４１のメモリーＭ１に収納する（ステップＳ２）。１２１の保護要素演算部Ａ１では、前記Ｍ１データを使用して保護要素のリレー演算を実行する（ステップ３）。
【００２０】
１５１のメモリーＳ１から整定データを読み込んで（ステップＳ４）、そのデータを使って前記リレー演算結果と比較判定処理をし、あるいは必要に応じて前回判定結果と照合した後、その結果を保護要素出力として１４１のＭ１メモリーに保存する（ステップＳ５）。次に、保護ロジック部Ｌ１にてロジック演算のために使用する整定データを１５１のメモリーＳ１より読込み（ステップＳ６）、Ｍ１メモリー内の保護要素出力データと合わせてロジック演算を実行し（ステップＳ７）、その結果を１４１のメモリーＭ１に収納すると共にＤＯ信号を出力する（ステップＳ８）。
【００２１】
すなわち、上記判定結果が異常と検出したなら上記論理積を構成する一方の接点ｘ１を働かせる信号を出力するものである。そして次のタイミングではルート２側を演算するためにルートを２にセットする（ステップＳ９）。以下同様にルート２側でもルート１と同じ処理（ステップＳ２´〜Ｓ９´）がなされる。この場合、使用するメモリーは１４２のメモリーＭ２となり、整定データは１５２のメモリーＳ２となる。また、処理の最後に、次のタイミングでルートを１にセットして終了する（ステップＳ９´）。
【００２２】
図３は、図１に示すデジタルリレー装置の動作を説明するタイムチャート図である。
図中、（a）はＡＤ変換器３のデジタルデータ変換タイミング、(b)は第１の保護演算処理部１０の処理時間、(c)は第２の保護演算処理部２０の処理時間を示しており、横軸は時間である。上記保護演算処理部１０、２０の夫々の処理時間をＴ１とＴ２とするとＡＤ変換タイミングは、Ｔ１、Ｔ２、Ｔ１、Ｔ２-----が継続するように制御されている。即ち、Ｔ１時間で第１の保護演算処理部１０の第１の読込み処理部（Ｒ１）１１１と保護要素演算（Ａ１）１２１と保護ロジック部（Ｌ１）１３１を実行し、Ｔ２時間で第２の保護演算処理部２０の第２の読込み処理部（Ｒ２）１１２と保護要素演算（Ａ２）１２２と保護ロジック部（Ｌ２）１３２を実行する。そして、Ｔ（＝Ｔ１+Ｔ２）時間で第１と第２の保護演算処理部１０、２０が実行され、これが従来リレーのサンプリング間隔に相当する。
【００２３】
このようにＣＰＵ素子自体は単一でも、使用するメモリー領域が第１保護演算処理部１０、第２保護演算処理部２０で分割されているため、ＡＤ変換器出力デジタルデータの一時的なビット化けが発生したとしても、ルート１で演算（第１の保護演算処理部）出力が誤動作となってもルート２側で取り込むＡＤデータが正しいとすれば、ルート２（第１の保護演算処理部）の出力は正しいものとなり、最終的に誤動作は阻止される。また、保護演算を実行しているＣＰＵ内演算用メモリーの部分不良が発生したとしても、部分的なメモリー素子不良では例えばＭ１（第１の保護演算処理部用メモリー）内で部分不良が発生してもルート１では誤出力の可能性があるが、同様にルート２のメモリーが正常であれば、ルート２出力は正しく最終的に誤動作は阻止される。
【００２４】
更に、保護演算処理部内の動作出力判定に用いる整定データなどの固定データを収納するメモリーの部分不良が発生したとしても、上記と同様に最終的に誤動作が阻止される。
さらに通常のＡＤ変換タイミング中に第１と第２の演算処理を実行し、出力を論理積とすることで、リレーの動作時間に影響を与えない構成とすることができる。
なお、上記説明では、メモリー素子は単一メモリー内の領域分割としたが、ハードウエア-構成が許せば、別個のメモリー素子とすることも可能である。
【００２５】
実施の形態２．
実施の形態１では、第１と第２の保護演算処理部を擁し、ＡＤ変換後のデジタルデータを交互にメモリー素子上の異なる領域に収納して、そのデータを使って第１、第２の保護演算処理を異なる領域のメモリー領域を使用して交互に実行し、その出力の論理積を取りトリップ信号とするデジタルリレー装置であったが、実施の形態２では、ＡＤ変換後のデジタルデータを第１の保護要素演算部Ａ１での演算用データＲ１と第２の保護要素演算部Ａ２での演算用データＲ２を夫々分割されたメモリーＭ１、Ｍ２に収納し、ＡＤ変換タイミングにあわせて交互に処理するが、保護ロジック部は、前記ＡＤ変換タイミングで交互に処理されたデータを共通に処理する。また、保護ロジック部で使用する整定データなどの固定データは異なるメモリー領域Ｓ１、Ｓ２からＡＤ変換に合わせて交互に取得することを特徴としている。
【００２６】
図４において、１３は保護ロジック部Ｌであり、第１、第２の保護要素演算部１２１、１２２の出力を切替回路１６を介してＡＤ変換タイミングに合わせて交互に入力するものであり、１４のメモリーＭを使用して演算が行われる。１７は上記保護ロジック部１３の演算に使用する整定データなどの固定データを１５１、１５２の第１固定データメモリーＳ１、第２の固定データメモリーＳ２をＡＤ変換タイミングに合わせて交互に入力するための切替回路である。５は、保護ロジック部１３の出力を入力とするラッチ回路付出力ドライバー、６は上記出力ドライバー５の出力を入力とする補助リレーでこの出力によりトリップ信号を構成している。次に、図５の演算フローチャートにてその動作説明をする。
【００２７】
図５において、保護演算処理部のまず初めにＡＤデータの読込みを実行する（ステップ１０）。このときに１１１の第1の読込み処理Ｒ１と１１２の第２の読み込み処理Ｒ２を行い、夫々領域を分けたメモリー１４１のＭ１、メモリー１４２のＭ２へ収納する。その後、ルート１（第1の保護要素演算処理部１０を実行する）とルート２（第２の保護要素演算処理部２０を実行する）が交互に実行されるように演算ルートの選択を行う（ステップ１１）。まずルート１について説明する。１２１の保護要素演算部Ａ１では、前記Ｒ１で読み込んだＭ１データを使用して保護要素のリレー演算を実行する（ステップ１２）。
【００２８】
１５１のメモリーＳ１から整定データを読み込んで（ステップ１３）、そのデータを使って前記リレー演算結果と比較判定処理をして(必要に応じて前回判定結果と照合後)保護要素出力として１４１のＭ１メモリーと共通の１４メモリーＭに保存する（ステップＳ１４）。そして次のタイミングではルート２側を演算するためにルートを２にセットする（ステップＳ１５）。次に、保護ロジック部Ｌにてロジック部で使用する整定データを１５１のメモリーＳ１より読込み（ステップＳ１６）（ここで、Route1の時にはＳ２より、Route２の時にはＳ１よりデータを読み出すとしているのはＡ１、Ａ２処理後次のサンプリングでルート切替ができるようにルートを変更しているためである）、Ｍ１メモリー内の保護要素出力データと合わせてロジック演算を実行し（ステップＳ１７）、その結果を共通メモリー１４のメモリーに収納すると共にＤＯ信号を出力する（ステップＳ１８）。
【００２９】
図６はこの発明の実施の形態２の動作を説明するタイムチャート図であり、図中、（a）はＡＤ変換器３のデジタルデータ変換タイミング、(b)は第１の保護要素演算部（Ａ１）１２１の処理時間、(c)は第２の保護要素演算部（Ａ２）１２２の処理時間、(d)は保護ロジック部１３の動作タイミングを示しており、横軸は時間である。ＡＤデータの取り込みは第１の読込み処理部（Ｒ１）１１１、第２の読込み処理部（Ｒ２）１１２ともに実行するが、保護要素演算１２１と１２２はサンプリングの交互の周期に実行させる。共通メモリー１４に収納されたデータを使用してロジック演算Ｌが実行される。その時に使用される整定データについては、各サンプリングでメモリー領域を分けた収納メモリー（Ｓ１）１５１、（Ｓ２）１５２から取り込みをする。
【００３０】
この実施形態においては、ＡＤデータを交互に取り込むことで、ＡＤ変換器の一時的ビット化けに対して誤動作が阻止できる。さらに２重化された整定データを交互に使用するので整定データ収納メモリーの部分不良に対して誤動作の阻止が可能となる。なお、保護要素演算についても演算用メモリーを２重化して交互に使用するので保護要素演算メモリーの部分的異常に対して誤動作防止ができる。
なお、保護ロジック部（Ｌ）１３のメモリー領域は分割せず、単一とする（共通に処理する）ことで、実施の形態１と比較してロジック演算に使用するメモリー異常による誤動作の可能性が生じるが、これに対しては、次のように対処することにより解決することができる。
【００３１】
すなわち、ロジック演算結果は、論理積、論理和などの演算を実行しているので、１（ＯＮ）、０（ＯＦＦ）結果を示すことができ、１（ＯＮ）、０（ＯＦＦ）をパターン化することでメモリー異常を検出することが可能である。つまり‘１’＝１０１０-------１０(例えば１６ビットデータ)とすることで通常のメモリー異常とは区別が可能である。また、動作側出力をあるパターンデータ、不動作側出力をそのパターンではないデータとすることで、メモリー異常時に決められた動作側パターンデータになる確率は極めて低くなるため、メモリー領域を分離することなく誤動作が阻止できる。このようにロジック演算部についてはメモリー領域を分離しなくとも実施の形態1と同等の効果をもたらすことができ、実施の形態1に対して、メモリー領域の増加を抑えることができる。  
【００３２】
実施の形態３．
実施の形態１、２では、ＡＤ変換後からのデジタルデータを異なるメモリー領域に収納し、保護要素演算を個別に実施したが、実施の形態３では、保護演算処理部で使用する演算用メモリーを２重化せず、整定データなどの固定データを異なる領域に２重化しＡＤ変換タイミングで交互に使用することを特徴としている。
ＡＤ変換器出力デジタルデータや保護演算用メモリーはＡＤ変換データにより順次更新されるので、一時的な瞬時のデータ異常時でも保護要素演算部での複数回出力照合処理ができるので、トリップ時間の比較的長い保護リレーについてはトリップ出力が阻止できる。
【００３３】
一方、固定データについては瞬時のメモリー異常でも1度異常データに変更になれば、更新されることは無いために永久にその異常状態が継続する可能性があるので前記複数回照合処理で誤出力が解消できない可能性がある。そのため、メモリー素子領域が大きくない素子の場合には、整定データなどの固定データのみを２重化して交互使用する方式としてメモリーの増加を抑制している。
図７において、１４はＡＤデータ読込み処理部Ｒの１１、保護要素演算部Ａの１２、保護ロジック部Ｌの１３で使用する演算用メモリーＭ、１７は、実施の形態２で説明したＡＤ変換タイミングで１５１、１５２の第１、２の固定データメモリーＳ１、Ｓ２を切り替えて使用する切替回路である。
【００３４】
続いて、図８の演算フローチャートにてその動作説明をする。
図８で、保護演算処理部のまず初めにルート１（第1の固定データメモリーＳ１を使用する）とルート２（第２の固定データメモリーＳ２を使用する）が交互に実行されるように演算ルート選択を行い（ステップ２０）、次回サンプリング時にルート切替が実行されるように次回ルートの設定を実施する。その後、１１の読込み処理部ＲでＡＤデータを読み込み、１４のメモリーＭに収納する（ステップＳ２３）。１２の保護要素演算部Ａでは、前記Ｍデータを使用して保護要素のリレー演算を実行する（ステップ２４）。
【００３５】
次に、１３の保護ロジック部Ｌにてロジック演算で使用する整定データを１５１、１５２のメモリーＳ１、Ｓ２より読込み（ステップＳ２７）（ここで、Route1の時にはＳ２より、Route２の時にはＳ１よりデータを読み出す）、Ｍメモリー内の保護要素出力データと合わせてロジック演算を実行し（ステップＳ２８）、その結果を共通メモリー１４のメモリーに収納すると共にＤＯ信号を出力する（ステップＳ２９）。
図９のタイムチャート図で分かるように、（a）のＡＤ変換タイミングに合わせて、（b）の第１、第２の整定データなどの固定データが保護要素演算部とロジック部へ使用されるタイミングが示されている。保護要素演算（Ａ）１２、ロジック演算（Ｌ）１３の毎周期の実行に際して、交互にＳ１、Ｓ２が使用されている。
【００３６】
前述したように、リレー動作時間の比較的長い時限をもつリレーについては、サンプリング毎に更新されるので一過性の異常については時限回路によって誤動作が防止できるが、整定データなどの固定データについては一過性異常であってもそれが固定化される可能性があるが、この実施の形態によれば、固定データを対象に２重化し、これを交互に使用することによってこの種の誤動作を簡単・安価な構成で防止することができる。
【００３７】
実施の形態４．
実施形態３では整定データなどの固定データを２重化して固定データの異常による誤出力を防止するように構成したが、実施の形態４では、ＡＤ変換データと固定データを２重化してその他の演算用メモリーについては単一メモリーデータから使用するように構成したことを特徴とする。ＡＤ変換データについては、実施の形態３では、その異常に対しては、保護要素演算出力の複数回照合処理で誤出力が可能と説明したが、阻止が可能な時間以上の複数回照合が必要となり、比較的動作時間の遅い保護要素でのみ有効となる。従って、短い動作時間を必要とする保護要素では誤出力を阻止できるだけの照合回数が確保できない危険があるため、ここでは、ＡＤ変換後のデータについて２重化して収納する構成とした。
【００３８】
以上のようにこの実施の形態ではＡＤ変換器出力データの一時的な異常に対して誤動作阻止が可能となり、整定データなどの固定データに対する異常に対して誤動作が阻止できる。また、実施の形態３に比較してメモリー領域の増加を抑制し、小型メモリーで回路構成が実現できる。
図１０において、１１１は第１のＡＤ変換データ読込み処理部（Ｒ１）、１１２は第２のＡＤ変換データ読み込み処理部（Ｒ２）であり、１４１はＡＤデータ蓄積部（Ｍ１）、１４２はＡＤデータ蓄積部（Ｍ２）、１７、１８は切替回路（ＳＷ３）（ＳＷ４）である。
【００３９】
図１１の演算フローチャートにてその動作説明をする。
図１１で、保護演算処理部のまず初めにＡＤデータの読込みを実行する（ステップＳ３０）。  このときに１１１の第1の読込み処理Ｒ１と１１２の第２の読み込み処理Ｒ２を行い夫々領域を分けたメモリー（Ｍ１）１４１、（Ｍ２）１４２へ収納する。その後、ルート１（第1の固定データメモリーＳ１を使用する）とルート２（第２の固定データメモリーＳ１を使用する）が交互に実行されるように演算ルート選択を行い（ステップ３１）、次回サンプリング時にルート切替が実行されるように次回ルートの設定を実施する。
【００４０】
１２の保護要素演算部Ａでは、Route１のときはＲ１（Ｍ１）より、Route２のときはＲ２（Ｍ２）よりデータを使用して保護要素のリレー演算を実行する（ステップ３４）。
次に、１３の保護ロジック部Ｌにてロジック演算で使用する整定データを１５１、１５２のメモリーＳ１、Ｓ２より読込み（ステップＳ３５）（ここで、Route1の時にはＳ２より、Route２の時にはＳ１よりデータを読み出す）、Ｍメモリー内の保護要素出力データと合わせてロジック演算を実行し（ステップＳ３８）、その結果を共通メモリー１４のメモリーに収納すると共にＤＯ信号を出力する（ステップＳ３９）。
【００４１】
図１２はこの発明の実施の形態４の動作を説明するタイムチャート図である。図中、（a）はＡＤ変換器３のデジタルデータ変換タイミング、(b)は第１のＡＤデータ蓄積部１４１の処理時間、(c)は第２のＡＤデータ蓄積部１４２の処理時間、(d)は保護演算処理部の保護要素演算部Ａとロジック部Ｌとの処理タイミングを示している。ＡＤ変換タイミングに合わせて第１、第２の整定データなどの固定データが保護要素演算部（Ａ）とロジック部（Ｌ）への使用を示すタイムチャートを示す。ＡＤデータの取り込みは第１のＡＤ変換データ読込み処理部（Ｒ１）、第２のＡＤ変換データ読込み処理部（Ｒ２）ともに同一サンプリング周期内で実行し、そのデータをサンプリング毎に交互に使用するが、演算用メモリーとしては共通メモリー１４に収納されたデータを使用して保護要素演算Ａとロジック演算Ｌが実行される。その時に使用される整定データについては、選択回路（ＳＷ３）１７により各サンプリングにてメモリー領域を分けた収納メモリー１５１（Ｓ１）、１５２（Ｓ２）から取り込みをする。
この実施形態においても、保護要素演算部、ロジック演算部についてはメモリー領域を分離しなくとも実施の形態1と同等の効果をもたらすことができ、実施の形態1に対して、メモリー領域の増加を抑えることができる。
【図面の簡単な説明】
【００４２】
【図１】この発明の実施の形態１を示すデジタルリレー装置のブロック図である。
【図２】この発明の実施の形態１を説明する動作フローチャート図である。
【図３】この発明の実施の形態１の動作を説明するタイムチャート図である。
【図４】この発明の実施の形態２を示すデジタルリレー装置のブロック図である。
【図５】この発明の実施の形態２を説明する動作フローチャート図である。
【図６】この発明の実施の形態２の動作を説明するタイムチャート図である。
【図７】この発明の実施の形態３を示すデジタルリレー装置のブロック図である。
【図８】この発明の実施の形態３を説明する動作フローチャート図である。
【図９】この発明の実施の形態３の動作を説明するタイムチャート図である。
【図１０】この発明の実施の形態４を示すデジタルリレー装置のブロック図である。
【図１１】この発明の実施の形態４を説明する動作フローチャート図である。
【図１２】この発明の実施の形態４の動作を説明するタイムチャート図である。
【符号の説明】
【００４３】
１  電力用ＣＴ、
２  デジタルリレー装置、
３  ＡＤ変換器、
４  保護演算処理部
５、５１、５２  補助リレードライバー、
６、６１、６２  補助リレー、
７、１６、１７、１８  切替回路、
１０    第１の保護演算処理部、
２０    第２の保護演算処理部、
１１  ＡＤデータ読込み処理部、
１１１  第１の読み込み処理部、
１１２  第２の読み込み処理部、
１２  保護要素演算部、  
１２１  第１の保護要素演算部、
１２２  第２の保護要素演算部、
１３  保護ロジック部、
１３１  第１の保護ロジック部、  
１３２  第２の保護ロジック部、
１４  演算用メモリー、
１４１  第１の演算用メモリー、
１４２  第２の演算用メモリー、
１５  固定データメモリー、
１５１  第１の固定データメモリー、
１５２  第２の固定データメモリー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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