(57)【要約】【課題】フェージングシミュレータのチャネルを構成するための互いに相関のない複素信号を小規模な回路で多数生成できるようにする。【解決手段】複素信号発生回路３１１において、読出アドレス発生回路３１２１〜３１２Ｍが各波形格納テーブル３１１１〜３１１Ｍから波形を所定の速度で読み出して直交周波数ｆ１〜ｆＭの正弦波を得る。スイッチ回路３１３０は、正弦波を択一的に選択して周波数ホッピングを行って複素信号Ｉ１（Ｑ１）を得る。他の複素信号発生回路３１２〜３１Ｎも同様に複素信号Ｉ２〜ＩＮ（Ｑ２〜ＱＮ）を得る。複素信号（Ｉ１，Ｑ１）〜（ＩＮ，ＱＮ）を用いてＮ個の到来素波を模擬する。加算回路３２は複素信号（Ｉ１，Ｑ１）〜（ＩＮ，ＱＮ）を重畳し、非周波数選択性マルチパスフェージング環境をモデル化した複素信号３Ｉ，３Ｑを得る。到来素波の個数Ｎの選択自由度が大幅に向上する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成する複素信号発生手段と、
前記複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成する複素信号処理手段と、
該複素信号処理手段により生成された複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成する重畳手段と
を備えたことを特徴とするフェージングシミュレータ。
【請求項２】
ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成する複素信号発生手段と、
前記複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成する複素信号処理手段と、
該複素信号処理手段により生成された複数の複素信号に直交符号を乗算する乗算手段と、
該乗算手段により生成された複数の複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成する重畳手段と
を備えたことを特徴とするフェージングシミュレータ。
【請求項３】
模擬する周波数帯から選択される複数の代表周波数が割り当てられた請求項１または２記載の複数のフェージングシミュレータと、
該複数のフェージングシミュレータの模擬出力を重畳し、周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成する重畳手段と
を備えたことを特徴とする周波数選択性フェージングシミュレータ。
【請求項４】
ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成するステップと、
該ステップにより生成された複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成するステップと、
該ステップにより生成された複数の複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成するステップと
を情報処理端末に実行させることを特徴とする情報出力プログラム。
【請求項５】
ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成するステップと、
該ステップにより生成された複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成するステップと、
該ステップにより生成された複数の複素信号に直交符号を乗算するステップと、
該ステップにより生成された複数の複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成するステップと
を情報処理端末に実行させることを特徴とする情報出力プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、移動局のマルチパスフェージング環境をベースバンド帯において模擬する技術に関し、特に到来素波や代表周波数の個数設定の自由度を向上し小規模の回路構成により多様なモデルによる模擬を可能とする技術に関する。
【背景技術】
【０００２】
マルチパスフェージングを模擬するシミュレータは無線周波数帯で動作する形態が一般的であるが、ベースバンド信号処理部を直接的に評価したい等の要請から、特許文献１に記載されるように等価複素ベースバンド帯で動作する形態をとるシミュレータが提案されている。
【０００３】
同文献に記載されるシミュレータは、伝搬遅延時間差のないＮ個の素波が移動局に到来する際、各到来素波が移動局のドップラシフトを受けることによりフェージングが発生する原理に基づいて伝搬環境をモデル化してシミュレートを行う。
【０００４】
同文献中の図１の符号を引用してかかるシミュレータを簡単に説明すると、入力複素信号１ａ，１ｂをサンプラ２によりサンプリングする。Ｉチャネル成分（ＣＯＳ成分）およびＱチャネル成分（ＳＩＮ成分）のフェージング複素振幅発生部４ａ，４ｂはそれぞれＮ個の系列から構成され、各系列において複素振幅がテーブル４１１，４２１から読み出される。読み出された複素振幅は加算器５ａ，５ｂにより加算され、これによりフェージング複素振幅のＩチャネル成分６ａおよびＱチャネル成分６ｂが生成される。Ｎは到来素波の数である。
【０００５】
サンプリングされた入力複素信号３ａ，３ｂとフェージング複素振幅のＩチャネル成分６ａ・Ｑチャネル成分６ｂとを複素乗算器７により複素乗算することにより、上記のモデルに基づく、非周波数選択性等価ベースバンドにおけるフェージングシミュレート出力８ａ，８ｂが生成される。
【０００６】
同文献中の図３に記載されるように、上記のフェージング複素振幅発生部４に相当する非周波数選択性等価ベースバンドフェージングシミュレータ１４１〜１４ＭをＭ系列並列し、各シミュレータ１４１〜１４Ｍの入力段に遅延回路１２１〜１２Ｍを配置することにより、Ｍ個の代表周波数をもって周波数選択性フェージングをシミュレートする形態も可能となる。
【特許文献１】特開平６−１４０９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１の図１，３の符号を引用して説明すると、同文献に記載される従来の技術によれば、フェージング複素信号発生部４あるいは非周波数選択性等価ベースバンドシミュレータ１４１〜１４Ｍには到来素波の個数Ｎと同数の互いに相関しないチャネルを必要する。このとき、フェージング複素信号４ａ，４ｂにて初期位相をずらした複素信号を発生することにより複数のチャネルを確保する形態をとるが、かかる形態ではチャネル数を確保するにも限界があるためモデル構築の自由度が阻害される問題があった。
【０００８】
この発明は、このような事情に鑑み、フェージングシミュレータのチャネルを構成するための互いに相関しない複素信号を小規模な回路で多数生成することを可能する技術を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために請求項１記載の発明は、次の手段を備えたことを特徴とするフェージングシミュレータを提供する。
（１）ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成する複素信号発生手段。
（２）（１）の複素信号発生手段により生成される複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成する複素信号処理手段。
（３）（２）の複素信号処理手段により生成された複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成する重畳手段。
【００１０】
また請求項２記載の発明は、次の手段を備えたことを特徴とするフェージングシミュレータを提供する。
（１）ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成する複素信号発生手段。
（２）（１）の複素信号発生手段により生成された複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成する複素信号処理手段。
（３）（２）の複素信号処理手段により生成された複数の複素信号に直交符号を乗算する乗算手段。
（４）（３）の乗算手段により生成された複数の複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成する重畳手段。
【００１１】
また請求項３記載の発明は、次の手段を備えたことを特徴とする周波数選択性フェージングシミュレータを提供する。
（１）模擬する周波数帯から選択される複数の代表周波数が割り当てられた請求項１または２記載の複数のフェージングシミュレータ。
（２）複数のフェージングシミュレータの模擬出力を重畳し、周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成する重畳手段。
【００１２】
また請求項４記載の発明は、次のステップを情報処理端末に実行させることを特徴とする情報出力プログラムを提供する。
（１）ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成するステップ。
（２）（１）のステップで生成された複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成するステップ。
（３）（２）のステップにより生成された複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成するステップ。
【００１３】
また請求項５記載の発明は、次のステップを情報処理端末に実行させることを特徴とする情報出力プログラムを提供する。
（１）ドップラシフトを受けた素波を模擬した波形であって、互いに直交する周波数の複数の複素信号を生成するステップ。
（２）（１）のステップで生成された複数の複素信号を所定時間単位で互いに入れ替えて、直交性を有し且つスペクトルの偏りがない複数の複素信号を生成するステップ。
（３）（２）のステップにより生成された複数の複素信号に直交符号を乗算するステップ。
（４）（３）のステップにより生成された複数の複素信号を重畳し、非周波数選択性のマルチパスフェージング環境を模擬した複素信号を生成するステップ。
【発明の効果】
【００１４】
この発明によれば、ドップラシフトを受けた素波を模擬した波形の複数の複素信号を互いに直交する周波数をもって発生させ、かかる複素信号を時分割的に互いに入れ替えることにより、互いに直交性を有し且つスペクトルの偏りがない複数の複素信号を得ることとしている。したがって複素信号数の上限は、直交する周波数の設定数に依存することになり、この設定数は高い自由度をもって選択可能であるから複素信号数の設定にあたっての自由度の向上が実現し、回路規模を大型化することなく多数の到来素波を設定した模擬が可能となる。
【００１５】
またこの発明によれば、生成した複数の複素信号に直交符号を乗算することによりさらに多数の直交した複素信号を取得することが可能となり、複素信号の個数設定における自由度がさらに向上する利点がある。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いてこの発明の実施形態を説明する。
図１は、この発明の一実施形態に係るフェージングシミュレータを示すブロック図である。同図に示すように入力端子１は、入力複素データ１Ｉ，１Ｑが入力される端子である。サンプリング回路２は、入力複素データ１Ｉ，１Ｑをサンプリングしてサンプリングデータ２Ｉ，２Ｑを生成出力する回路である。フェージング複素信号発生回路３は、フェージング環境を模擬したフェージング複素信号３Ｉ，３Ｑを発生する回路である。複素乗算回路４（４−１，４−２）は、サンプリングデータ２Ｉ，２Ｑとフェージング複素信号３Ｉ，３Ｑとを複素乗算してシミュレータ出力４Ｉ，４Ｑを生成出力する回路である。出力端子５は、上記のシミュレータ出力４Ｉ，４Ｑを外部に出力する端子である。
【００１７】
図１を用いてこのフェージングシミュレータの動作を説明する。入力複素データ１Ｉ，１Ｑはそれぞれ入力複素信号の実部成分および虚部成分である。この明細書において複素信号に係る符号に対し、実部成分に係る符号にはＩを付すと共に、虚部成分に係る符号にはＱを付すことより両者を区別する。サンプリング回路２は、入力複素データ１Ｉ，１Ｑをサンプリングしてサンプリングデータ２Ｉ，２Ｑを生成する。そしてフェージング複素信号発生回路３において、このサンプリングデータ２Ｉ，２Ｑとフェージング複素信号３Ｉ，３Ｑとを基に式（１）（２）により複素乗算することで、シミュレータ出力４Ｉ，４Ｑを生成する。
【００１８】
４Ｉ＝２Ｉ×３Ｉ−２Ｑ×３Ｑ        …（１）
４Ｑ＝２Ｉ×３Ｉ＋２Ｑ×３Ｑ        …（２）
【００１９】
フェージング複素信号３Ｉ，３Ｑは、非周波数選択性のマルチパスフェージング環境をモデル化した信号であり、フェージング複素信号発生回路３により生成される。
【００２０】
ここでフェージング複素信号発生回路３は、複素信号の実部成分および虚部成分をそれぞれ発生する実部成分発生部および虚部成分発生部とから構成される。実部成分発生部および虚部成分発生部は、同様の回路構成により構築可能であるので、ここでは実部成分発生部を例にとって詳細を説明する。
【００２１】
図２は、実部成分発生部の一具体例を示すブロック図である。同図における複素信号はすべて実部成分に係る信号である。同図に示すように実部成分発生部３−１は、模擬する移動局への到来素波を模擬した複素信号を発生するＮ個の複素信号発生回路３１１，３１２…３１Ｎと、各複素信号を加算しフェージング複素信号３Ｉとして出力する加算回路３２とから構成される。
【００２２】
複素信号発生回路３１１は、Ｍ個の波形格納テーブル３１１１，３１１２…３１１ＭやＭ個の読出アドレス発生回路３１２１，３１２２…３１２Ｍ、スイッチ回路３１３０から構成される。この発明の実施形態の説明においてＭはＮ≦Ｍなる整数である。波形格納テーブル３１１１，３１１２…３１１Ｍは、それぞれ１周期分の波形（複素振幅）を格納したテーブルである。読出アドレス発生回路３１２１，３１２２…３１２Ｍは、各波形格納テーブル３１１１，３１１２…３１１Ｍに対し読出アドレスを発生出力する回路である。
【００２３】
スイッチ回路３１３０は、各波形格納テーブル３１１１，３１１２…３１１Ｍからの読出データのうちいずれか１つを選択し、複素信号発生回路３１１の発生出力として加算回路３２に出力するものである。他の複素信号発生回路３１２〜３１Ｎも同様の構成となっている。
【００２４】
次に、図２を用いて実部成分発生回路を例にとって複素信号発生部の動作を説明する。同図に示すように実部成分発生部３−１は、Ｎ個の複素信号発生回路３１１，３１２…３１Ｎと加算回路３２とから構成されている。まず複素信号発生回路３１１を例にとって説明すると、読出アドレス発生回路３１２１，３１２２…３１２Ｍは、図示しない制御装置から与えられる読出速度指示に従って、各波形格納テーブル３１１１，３１１２…３１１Ｍから波形を所定の速度で読み出す。このことにより各波形格納テーブル３１１１，３１１２…３１１Ｍから直交周波数ｆ１，ｆ２…ｆＭの正弦波が読み出される。図３は、直交周波数ｆ１，ｆ２…ｆＭを示すグラフである。同図に示すように直交周波数ｆ１，ｆ２…ｆＭは、代表周波数ｆを中心周波数として離間周波数Δｆをもって離間して分布している。
【００２５】
スイッチ回路３１３０には、周波数ホッピングを行うための出力パターンに従って図示しない制御装置から選択指示が与えられ、この選択指示に基づいて波形格納テーブル３１１１，３１１２…３１１Ｍから読み出された直交周波数ｆ１，ｆ２…ｆＭの正弦波の中のいずれか１つを選択し、当該複素信号発生回路３１１が発生する複素信号Ｉ１として加算回路３２に出力する。他の複素信号発生回路３１２〜３１Ｎも同様の処理を実行し、直交周波数ｆ１，ｆ２…ｆＭの正弦波のいずれかを当該複素信号発生回路が発生する複素信号Ｉ２…ＩＮとして加算回路３２に出力する。
【００２６】
このとき制御装置は、各複素信号発生回路３１１，３１２…３１Ｎの出力として同じ周波数のものが重複しない出力パターンを生成し、この出力パターンに従って各スイッチ回路３１３０，３２３０…３Ｎ３０に選択指示を与える。さらに設定時間単位で新たな出力パターンに基づいて選択指示を変更する。このことにより複素信号Ｉ１，Ｉ２…ＩＮは、それぞれ直交周波数ｆ１，ｆ２…ｆＭの範囲で周波数ホッピングを行う。したがって複素信号Ｉ１，Ｉ２…ＩＮは、任意の時刻において周波数ｆ１，ｆ２…ｆＭのいずれかであるから常に互いに直交しており、しかも平均化すれば基本周波数ｆに収束するものである。
【００２７】
かかる複素信号Ｉ１，Ｉ２…ＩＮを用いてＮ個の到来素波を模擬することが可能であり、さらに複素信号Ｉ１，Ｉ２…ＩＮを加算回路３２で加算することにより、非周波数選択性のマルチパスフェージング環境をモデル化したフェージング複素信号３Ｉを生成することが可能となる。虚部成分発生部３−２も、同様にして複素信号発生回路３１１，３１２…３１Ｎにより複素信号Ｑ１，Ｑ２…ＱＮを発生し、加算回路３２により複素信号Ｑ１，Ｑ２…ＱＮを加算することによりフェージング複素信号３Ｑを発生する。このようにして得られたフェージング複素信号３Ｉ，３Ｑは加算回路４に出力され、上記のようにシミュレータ出力４Ｉ，４Ｑを求めるために用いられる。
【００２８】
上記のようにこの実施形態によれば、Ｍ個の直交周波数ｆ１，ｆ２…ｆＭを周波数ホッピングすることによりＮ個の相関性のない複素信号を生成する形態をとるので、到来素波の個数Ｎの選択自由度が大幅に向上する利点がある。
【００２９】
次にこの発明の他の実施形態を説明する。図４は、フェージング複素信号発生回路の他の具体例を示すブロック図である。フェージング複素信号発生回路３は、図４に示すユニットをＩチャネル成分用およびＱチャネル成分用に一対備えた構成によっても実現できる。図２と同様の部分には同一の符号を付して説明を省略する。図４において、各複素信号発生回路３１１，３１２…３１Ｎが出力する複素信号Ｉ１，Ｉ２…ＩＮは、加算回路３２（図２参照）の代わりにベクトル演算回路３３に入力される。
【００３０】
ベクトル演算回路３３は、複素信号Ｉ１，Ｉ２…ＩＮに対し、直交符号を用いたベクトル演算を施すことによりさらに多数の複素信号を生成する形態をとる。直交符号としてはたとえばウォルシュ符号を使用することができる。すなわち（３）（４）式により定まるＨ２ｐの「０」の項を「−１」に置換することにより求まる行列式による演算を用いる形態をとることができる。
【００３１】
【数１】
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【００３２】
複素信号Ｉ１，Ｉ２…ＩＮを入力ベクトルとし、２ｐ＝Ｎとした行列式ＨＮを用いてベクトル演算を行うことにより、複素信号ＦＩ１，ＦＩ２…ＦＩＮが得られる。得られた複素信号ＦＩ１，ＦＩ２…ＦＩＮは、それぞれ非周波数選択性のマルチパスフェージング環境をモデル化したフェージング複素信号３Ｉとして使用することができる。すなわちこの実施形態に係るフェージング複素信号発生回路３によれば、フェージング複素信号３Ｉ，３ＱをＮ個生成することが可能となる。
【００３３】
図５は、この発明の他の実施形態に係るフェージングシミュレータを示すブロック図である。同図において図１と同様の部分については、図１と同じ符号を付して説明を省略する。図２に示すように遅延部６は、サンプリングデータ２Ｉ，２Ｑを遅延させる回路であり、それぞれ所定の遅延時間が設定されたＭ個の遅延回路６１〜６Ｍからなる。各遅延回路６１〜６Ｍは、それぞれ遅延データ（６１Ｉ，６１Ｑ），（６２Ｉ，６２Ｑ）…（６ＭＩ，６ＭＱ）を生成出力する。
【００３４】
フェージングシミュレータ部７は、代表周波数Ｆに係るフェージング環境をそれぞれ模擬するＭ個のフェージングシミュレータ部７１〜７Ｌから構成される。Ｌは代表周波数の個数である。各フェージングシミュレータ部７１〜７Ｌは、図１に示すフェージング複素信号発生回路３および複素乗算回路４と同様の回路構成部を有し、フェージング複素信号３Ｉ，３Ｑ（図１参照）を発生して遅延データ（６１Ｉ，６１Ｑ），（６２Ｉ，６２Ｑ）…（６ＬＩ，６ＬＱ）と複素乗算することにより、出力（７１Ｉ，７１Ｑ），（７２Ｉ，７２Ｑ）…（７ＬＩ，７ＬＱ）を生成する。加算回路８（８−１，８−２）は、出力７１Ｉ，７２Ｉ…７ＬＩを加算してシミュレータ出力８Ｉを生成すると共に、出力７１Ｑ，７２Ｑ…７ＬＱを加算し、全周波数帯におけるシミュレータ出力８Ｉ，８Ｑとして加算結果を出力する回路である。
【００３５】
図６は、代表周波数の選定例を示すグラフである。同図に示すように、直交周波数Ｆ１，Ｆ２…ＦＬを代表周波数に選定し、各フェージングシミュレータ部７１〜７Ｌに割り当てる形態をとることができる。さらに各フェージングシミュレータ部７１〜７Ｌにおいて、フェージングシミュレータ部７ｋで例示すると、代表周波数Ｆｋの±ΔＦ／２の範囲に代表周波数Ｆｋを中心周波数とするＭ個の直交周波数ｆｋ１，ｆｋ２…ｆｋＭを設定しておけばよい。
【００３６】
この実施形態によれば、代表周波数Ｆ１〜ＦＬのそれぞれについて、図１に示す非周波数選択性のマルチパスフェージング環境のシミュレータと同様の手法でシミュレーションを実行し、その結果を重畳することにより周波数Ｆ１〜ＦＬにわたる周波数帯域における周波数選択性のマルチパスフェージングシミュレートを行うことが可能となる。また図４に示すフェージング複素信号発生回路を用いて図６のフェージングシミュレータを構成する形態をとるこも勿論可能である。
【００３７】
以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。たとえば図１に示すフェージング複素信号発生回路３や複素乗算回路４、あるいは図５に示す遅延部６やフェージングシミュレータ部７、加算回路８などはハードウエアによるロジック回路により構成する形態が処理速度の点で好適であるが、かかるロジック回路はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｌｌｅｙ）を用いて構築する形態をとることもできる。さらにＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などＣＰＵ型の演算回路により構築する形態もとり得る。
【００３８】
ここでＣＰＵ型の演算回路に与えるプログラムは、コンピュータ読み取り可能な記録媒体に記録して頒布することができ、機能の一部を実現する形態で頒布するものであっても良い。たとえばシステムにすでに記録されているプログラムとの組み合わせで所定の機能を実現できるもの、いわゆる差分プログラムの形式で提供される形態をとることも可能である。また上記のコンピュータ読み取り可能な記録媒体には、可搬型の磁気ディスクや光磁気ディスク等の記憶媒体等以外にも、ハードディスク等の記憶装置その他不揮発性の記憶装置を含む。さらにインターネットその他のネットワーク等、任意の伝送媒体を介して他のコンピュータシステムから提供される形態でも良い。この場合、「コンピュータ読み取り可能な記録媒体」には、ネットワーク上のホストやクライアントとなるコンピュータシステム内部の揮発性メモリのように、伝送媒体において一定時間プログラムを保持しているものも含む。
【００３９】
また、ＦＰＧＡに所定の回路情報を組み込んで上記のロジック回路を構築する形態にあって、かかる回路情報の頒布等について上記のプログラムと同様の形態をとることもこの発明に含まれるものとする。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態に係るフェージングシミュレータを示すブロック図である。
【図２】フェージング複素信号発生回路の一具体例を示すブロック図である。
【図３】直交周波数ｆ１，ｆ２…ｆＭを示すグラフである。
【図４】フェージング複素信号発生回路の他の具体例を示すブロック図である。
【図５】この発明の他の実施形態に係るフェージングシミュレータを示すブロック図である。
【図６】代表周波数の選定例を示すグラフである。
【符号の説明】
【００４１】
１：入力端子  １Ｉ，１Ｑ：入力複素データ  ２：サンプリング回路  ２Ｉ，２Ｑ：サンプリングデータ  ３：フェージング複素信号発生回路  ３−１：実部成分発生部  ３−２：虚部成分発生部  ３１１，３１２…３１Ｎ：複素信号発生回路  ３１１１〜３１１Ｍ，３２１１〜３２１Ｍ，３Ｎ１１〜３Ｎ１Ｍ：波形格納テーブル  ３１２１〜３１２Ｍ，３２２１〜３２２Ｍ，３Ｎ２１〜３Ｎ２Ｍ：読出アドレス発生回路  ３１３０〜３Ｎ３０…スイッチ回路  ３２：加算回路  ３３：ベクトル演算回路  ３Ｉ，３Ｑ：フェージング複素信号  ４（４−１，４−２）：複素乗算回路  ４Ｉ，４Ｑ：シミュレート出力  ５：出力端子  ６：遅延部  ６１〜６Ｌ：遅延回路  （６１Ｉ，６１Ｑ），（６２Ｉ，６２Ｑ）…（６ＬＩ，６ＬＱ）：遅延データ  ７，７１〜７Ｌ：フェージングシミュレータ部  ８，８−１，８−２：加算回路  ８Ｉ，８Ｑ…シミュレータ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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