(57)【要約】【課題】任意の分周比で分周クロックを生成可能な分周回路において、回路規模を削減することを課題とする。【解決手段】本発明の分周回路は計数回路と比較回路によって構成される。計数回路は予め定められたロード値を開始値として基準クロックを計数して比較回路に出力し、比較回路は計数回路の計数値が設定値と等しくなると再びロード値から計数が開始されるようにロード信号を計数回路へと出力する。上記構成において計数回路の出力値の一部を直接分周クロックとして用いることにより、従来は２個必要であった比較回路を１個削減でき、また出力用フリップフロップが不要となるので回路規模が削減される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックを計数し、計数値として出力する計数手段と、
前記計数手段に出力された計数値を設定値と比較し、比較結果を前記計数手段へと出力する比較手段とを備え、
前記計数手段の計数値の一部を、基準クロックを所定の分周比で分周した分周クロックとして、他の回路へと供給することを特徴とする分周回路。
【請求項２】
前記計数手段は、前記比較結果に応じて、ロード値をロードすることで基準クロックの計数を繰り返すことを特徴とする請求項１記載の分周回路。
【請求項３】
前記設定値と前記ロード値の少なくとも一方を任意に設定することで、前記所定の分周比を任意に設定することを特徴とする請求項２記載の分周回路。
【請求項４】
前記計数手段が、ロード値を計数開始値として、基準クロックが入力される毎に計数値をカウントダウンするダウンカウンタであり、
前記ダウンカウンタが出力する計数値の最上位ビットを前記分周クロックとすることを特徴とする請求項３記載の分周回路。
【請求項５】
前記計数手段が、ロード値を計数開始値として、基準クロックが入力される毎に計数値をカウントアップするアップカウンタであり、
前記アップカウンタが出力する計数値の最上位ビットを前記分周クロックとすることを特徴とする請求項３記載の分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル論理回路の動作の基準等となるクロック信号生成のため、基準となる基準クロックの周波数を任意の周波数に分周する分周回路及びその方法に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い回路の集積度が上がり、１つの半導体チップに搭載可能な回路の規模が増大している。これにより１つの半導体チップ上に様々な機能の回路を搭載することが可能になり、これまで複数の半導体チップで構成されていた幾つかの回路ブロックを１つの半導体チップ上に搭載するようになっている。このため、１つの半導体チップはクロック周波数の異なる幾つかの回路ブロックで構成されていることが少なくない。
【０００３】
又、低消費電力化や不要輻射低減等のため、回路ブロックの処理内容に応じて異なるクロック周波数で駆動することも行われている。
【０００４】
これらに伴い、基準となる基準クロックから回路ブロックに応じた様々な周波数のクロック信号を生成することが要求されており、クロック信号系統数は増大する傾向にある。
【０００５】
従来、様々な周波数のクロック信号を生成するためのクロック分周回路として、ｍ段（ｍは自然数）のフリップフロップから成るものや、ｍビットのカウンタ及び比較回路から成るものが知られている。
【０００６】
図６は従来用いられているカウンタ及び比較回路から成る分周回路の一例である。従来の分周回路は、ｍビットのアップカウンタ２２、カウンタリセット用比較回路２４、分周クロック出力用比較回路３４及び分周クロック出力用フリップフロップ３７で構成される。
【０００７】
リセット用比較回路２４は、アップカウンタ２２の出力が設定値と等しい場合はハイレベルを、設定値と等しくない場合はロウレベルを出力する。出力用比較回路３４は、アップカウンタ２２の出力が設定値未満の場合はハイレベルを、設定値以上の場合はロウレベルを出力する。リセット用比較回路２４の出力２５は、アップカウンタ２２のロード信号入力ＬＤに接続されている。出力用比較回路３４の出力３５は、出力用フリップフロップ３７に接続されている。
【０００８】
図６のように構成された分周回路の動作のタイミングチャートを図７に示している。図６の分周回路で基準クロック１を“２ｎ”（ｎは自然数）に分周する場合、リセット用比較回路２４に“ｎ−１”、出力用比較回路３４に“２ｎ−１”を設定する。但し、“２ｎ”はアップカウンタ２２がカウント可能な範囲以下とする。即ち、“２ｎ≦２のｍ乗”の条件を満たす必要がある。基準クロック１でアップカウンタ２２を０からカウントアップすると、出力用比較回路３４の出力３５は、カウント値が“ｎ−１”未満の時はハイレベルとなる。
【０００９】
アップカウンタ２２のカウント値が“ｎ−１”以上になると、出力用比較回路３４の出力３５はハイレベルとなる。
【００１０】
更にアップカウンタ２２がカウントアップし、カウント値が“２ｎ−１”に達するとリセット用比較回路２４の出力２５がハイレベルとなる。リセット用比較回路２４の出力２５はアップカウンタ２２のロード信号入力ＬＤに接続されているので、アップカウンタ２２は次のタイミングで０をロードしてカウント値が０となる。するとリセット用比較回路２４の出力２５はロウレベルに、出力用比較回路３４の出力３５はロウレベルとなる。
【００１１】
以上の動作を繰り返すことで、基準クロック１を“２ｎ”に分周した信号が出力用比較回路３４の出力３５に生成されるが、組み合わせ回路である比較回路の出力には遅延やグリッジが生じるので、そのまま分周クロックとするには問題がある。
【００１２】
そこで出力用比較回路３４の出力３５を、基準クロック１で駆動する出力用フリップフロップ３７で再度ラッチして分周クロック６とする。
【００１３】
なお、本発明に関連する先行技術文献として特許文献１が挙げられる。特許文献１においては基準クロックを多段のフリップフロップで分周した後、カウンタと比較回路と出力用フリップフロップとから成る分周回路で分周クロックを生成することで、上述の分周回路に於ける比較回路のひとつを多段のフリップフロップで置換するような構成となっている。
【特許文献１】特開平９−１１６４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の分周回路では１つの分周回路を構成するのに二つの比較回路を必要とする上に、比較回路の出力を再度フリップフロップでラッチする必要があり、回路規模が大きくなる。
【００１５】
特に上述した最近の半導体チップのようにクロック系統数が多くなり、多数の分周クロックを生成する場合、分周回路を多数設ける必要が生じ、１つ１つの分周回路の回路規模は小さくとも、全体としての回路規模が大きくなる。
【００１６】
そこで本発明の目的は、簡易な構成で任意の分周クロックを発生することが可能な分周回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明の分周回路においては、基準クロックを計数する計数回路と、計数回路の出力を設定値と比較する比較回路とを備えており、計数回路の出力を分周クロックとして直接利用する構成としている。
【発明の効果】
【００１８】
本発明によれば、簡易な構成で任意の分周クロックを発生することが可能となり、したがって回路規模を削減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２０】
図１は本発明の基本的な構成を示した図である。本発明における分周回路は基準クロック１を計数する計数手段２と、計数手段２の出力３と設定値との比較を行う比較手段４とを備えている。比較手段４は計数手段２の出力３と設定値が等しくなった場合に、計数手段をリセットして再び計数を開始する。ここで本発明においては計数手段２の出力３を分周された分周クロック６として直接利用している点が特徴的である。
【００２１】
（実施の形態１）
図２は実施の形態１における分周回路の詳細なブロック図である。本実施の形態における分周回路はカウント開始値からカウント終了値までダウンカウントを行う０〜ｍ−１までのビットを有するｍビットのダウンカウンタ１２と、ダウンカウンタの出力１３（カウント値）と設定値を比較する比較回路１４とで構成されている。ダウンカウンタ１２は図１における計数手段に、比較回路１４は図１における比較手段に相当する。ここで、本実施の形態における分周回路の分周比は２ｎ（但し、２ｎ≦２のｍ乗）とする。
【００２２】
比較回路１４はカウンタの出力値が設定値と等しい場合はハイレベル（Ｈｉｇｈ）を、設定値と異なる場合はロウレベル（Ｌｏｗ）を出力し、その出力１５はダウンカウンタ１２のロード信号入力ＬＤへと接続されている。
【００２３】
また、ダウンカウンタは基準クロック１の入力毎にカウント開始値からのダウンカウントを行い、そのｍビットの出力１３のうち最上位ビットが分周クロック６として利用される。また、ロード信号入力がハイレベルとなったときにロード値入力Ｄ［ｍ−１：０］からロード値としてカウント開始値を入力する。言い換えればダウンカウンタ１２のカウント値が比較回路１４の設定値と等しくなった場合にカウント値をカウント開始値に設定しなおし、再びダウンカウントを行う。
【００２４】
ここで、比較回路１４の設定値としては、ダウンカウンタ１２のカウントの中心値から分周比の半分を減じた値、即ち
（２のｍ乗）÷２−ｎ
が設定されている。
【００２５】
また、ダウンカウンタ１２のロード値としては、ダウンカウンタ１２のカウントの中心値に分周比の半分を加えて１を減じた値、即ち
（２のｍ乗）÷２＋ｎ−１
が設定されている。
【００２６】
図２のように構成された分周回路の動作について、図３のタイミングチャートを参照しながら説明する。図３においてＣＬＫＩＮは基準クロック１、ｃｏｕｎｔはダウンカウンタ１２の出力１３、ｃｏｍｐａｒｅは比較回路１４の出力１５、ＣＬＫＯＵＴはダウンカウンタ１２の最上位ビットである分周クロック６に相当する。
【００２７】
図３においてダウンカウンタ１２の出力１３の最上位ビット、即ちｍ−１ビットに着目すると、カウント開始時は“１”（ハイレベル）であり、基準クロック１の入力毎にダウンカウントされた結果、カウント値が“２のｍ乗÷２”となるまではハイレベルを保つ。その後、カウント値が“（２のｍ乗）÷２−１”から“（２のｍ乗）÷２−ｎ”まではロウレベルとなる。カウント値が“（２のｍ乗）÷２−ｎ”となると、比較回路１４の出力１５がハイレベルとなり、ダウンカウンタ１２は次のタイミングでカウント開始値である設定されたロード値をロードして、再びダウンカウントを開始する。
【００２８】
ここで、丁度ダウンカウンタの最上位ビットがハイレベルである期間とロウレベルである期間の双方が基準クロックのｎ倍となっている。また、ダウンカウンタはフリップフロップの集合と考えることもできるので、改めてこの出力をフリップフロップでラッチし直す必要はない。従って、最上位ビット自体を分周クロックとすることで分周比２ｎ、デューティ（クロック信号のハイレベル期間の割合）が５０％の分周クロックを生成する分周回路が実現できる。生成された分周クロックは他の回路ブロックなどへと供給される。
【００２９】
以上のように、本実施の形態においては、従来の分周回路と比較してフリップフロップ１つと比較回路１つに相当する回路規模を削減することが可能である。既に述べたように半導体集積回路内に集積される回路ブロックの数は増大しており、クロック信号系統数も増大している。したがって分周回路も複数設けることが必須となっており、分周回路１つにつき比較回路１つとフリップフロップ１つを削減できることは効果としては大きい。
【００３０】
なお、本実施の形態においては、“２ｎ≦２のｍ乗”を満たす範囲でダウンカウンタ１２のロード値や比較回路の設定値を変更することで任意の分周比を実現することができる。これらの設定値は、例えば、レジスタに格納しておいて更新することで変更することが可能である。また、デューティを意図的に５０％からずらすことも可能である。
【００３１】
（実施の形態２）
図４は実施の形態２における分周回路の詳細なブロック図である。本実施の形態における分周回路は、計数手段としてダウンカウンタではなく、カウント開始値からカウント終了値までアップカウントを行う０〜ｍ−１までのビットを有するｍビットのアップカウンタ２２を用いている点で実施の形態１と異なっている。その他の構成要素は設定値を除いては実施の形態１と同様であるので説明を省略する。
【００３２】
ここで、比較回路１４の設定値としては、分周比の半分から１を減じた値、即ち
ｎ−１
を設定する。
【００３３】
また、アップカウンタ２２のロード値（カウント開始値）としては、アップカウンタ２２がカウントできる最大値に１を加えて分周比の半分を減じた値、即ち
（（２のｍ乗）−１）＋１−ｎ  ＝  （２のｍ乗）−ｎ
を設定する。
【００３４】
基準クロック１でアップカウンタ２２を“（２のｍ乗）−ｎ”からカウントアップすると、途中でオーバーフローしカウント値が０に戻ってカウントアップを続ける。この間、カウント値がｎ−１でなければ比較回路１４の出力はロウレベル、カウント値がｎ−１に達するとハイレベルとなる。
【００３５】
図４のように構成された分周回路の動作について、図５のタイミングチャートを参照しながら説明する。図５においてＣＬＫＩＮは基準クロック１、ｃｏｕｎｔはアップカウンタ２２の出力２３、ｃｍｐａｒｅは比較回路１４の出力１５、ＣＬＫＯＵＴはアップカウンタ２２の最上位ビットである分周クロック６に相当する。
【００３６】
図５においてアップカウンタ２２の出力２３の最上位ビット、即ちｍ−１ビットに着目すると、カウント開始時は“１”（ハイレベル）であり、基準クロック１の入力毎にアップカウントされた結果、カウント値が“２のｍ乗−１”となるまではハイレベルを保つ。カウント値が“２のｍ乗―１”となるとオーバーフローしてカウント値が“０”に戻ってカウントアップを続ける。従って最上位ビットは“０”（ロウレベル）となり、カウント値が“ｎ−１”となるまではロウレベルとなる。カウント値が“ｎ−１”となると、比較回路１４の出力１５がハイレベルとなり、アップカウンタ２２は次のタイミングでカウント開始値である設定されたロード値をロードして、再びアップカウントを開始する。
【００３７】
ここで、丁度アップカウンタの最上位ビットがハイレベルである期間とロウレベルである期間の双方が基準クロックのｎ倍となっている。また、アップカウンタはフリップフロップの集合と考えることもできるので、改めてこの出力をフリップフロップでラッチし直す必要はない。従って、最上位ビット自体を分周クロックとすることで分周比２ｎ、デューティ（クロック信号のハイレベル期間の割合）が５０％の分周クロックを生成する分周回路が実現できる。生成された分周クロックは他の回路ブロックなどに供給される。
【００３８】
以上のように、本実施の形態においては、従来の分周回路と比較してフリップフロップ１つと比較回路１つに相当する回路規模を削減することが可能である。既に述べたように半導体集積回路内に集積される回路ブロックの数は増大しており、クロック信号系統数も増大している。したがって分周回路も複数設けることが必須となっており、分周回路１つにつき比較回路１つとフリップフロップ１つを削減できることは効果としては大きい。
【００３９】
なお、本実施の形態においては、“２ｎ≦２のｍ乗”を満たす範囲でダウンカウンタ１２のロード値や比較回路の設定値を変更することで任意の分周比を実現することができる。これらの設定値は、例えば、レジスタに格納しておいて更新することで変更することが可能である。また、デューティを意図的に５０％からずらすことも可能である。
【００４０】
（改変例）
以上説明してきた２つの実施の形態はあくまで一例であり、その他に本発明の要旨を変更しない様々な改変例が考えられる。
【００４１】
例えば、ダウンカウンタ或いはアップカウンタではなく、それ以外のカウンタ、例えばグレイコードカウンタ等で構成することも可能である。
【００４２】
また、各々の実施の形態で示したカウンタのロード値及び比較回路の設定値はあくまで一例であり、他の値であっても同様に分周回路を実現できることはいうまでもない。
【産業上の利用可能性】
【００４３】
本発明によれば分周回路の回路規模を削減できるので半導体集積回路に利用可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の分周回路の基本的な構成を示す図
【図２】本発明の分周回路の実施の形態１のブロック図
【図３】本発明の分周回路の実施の形態１のタイミングチャート
【図４】本発明の分周回路の実施の形態２のブロック図
【図５】本発明の分周回路の実施の形態２のタイミングチャート
【図６】従来の分周回路の一例を示すブロック図
【図７】従来の分周回路の一例のタイミングチャート
【符号の説明】
【００４５】
１  基準クロック
２  計数手段
３  計数手段の出力
４  比較手段
５  比較手段の出力
６  分周クロック
１２  ダウンカウンタ
１３  ダウンカウンタの出力
１４  比較回路
１５  比較回路の出力
２２  アップカウンタ
２３  アップカウンタの出力
２４  リセット用比較回路
２５  リセット用比較回路の出力
３４  出力用比較回路
３５  出力用比較回路の出力
３７  出力用フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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