(57)【要約】【課題】  ＩＣＥの等価回路として好適な汎用性のある液晶表示ドライバを提供する。【解決手段】  ９６×８のドットマトリックス型のＬＣＤの場合、設定信号Ｘ２，Ｘ４を“Ｌ”にして、タイミング生成回路７０Ａを３ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをそのままＬＣＤに与える。４８×１６のドットマトリックス型のＬＣＤの場合、設定信号Ｘ２を“Ｈ”にして、タイミング生成回路７０Ａを４ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで２分割してＬＣＤに与える。２４×３２のドットマトリックス型のＬＣＤの場合、設定信号Ｘ４を“Ｈ”にして、タイミング生成回路７０Ａを５ビットのカウンタとして動作させ、表示レジスタ群２０から出力される９６ビットの表示データをデータ選択回路３０Ａで４分割してＬＣＤに与える。【選択図】      図１
2006058706.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示電極及び走査電極を交差して配置した液晶表示器に表示させる表示データを記憶する複数のレジスタを有する表示レジスタ群と、
前記レジスタの記憶内容を選択信号に従って選択して前記表示電極に対する表示信号を出力するデータ選択回路と、
前記選択信号に従って前記走査電極に対する走査信号を出力する表示走査回路と、
前記表示信号及び前記走査信号に従って前記液晶表示器の表示電極及び走査電極を駆動する複数のドライバを有するドライバ群と、
クロック信号に基づいて前記選択信号を生成するタイミング生成回路とを備えた液晶表示ドライバにおいて、
前記液晶表示器の表示電極及び走査電極の数に応じて指定される設定信号に基づいて、前記表示信号の一部と前記走査信号の一部を切り替えて前記ドライバ群の一部のドライバに与える切替回路を設けると共に、
前記タイミング生成回路は、前記設定信号に基づいて前記選択信号の指定範囲を増減する構成としたことを特徴とする液晶表示ドライバ。
【請求項２】
前記表示レジスタ群は、前記液晶表示器の表示電極の順に表示データを記憶するセグメント基準の第１の表示レジスタ群と、該液晶表示器の走査電極の順に表示データを記憶するコモン基準の第２の表示レジスタ群とで構成され、
前記データ選択回路は、前記第１の表示レジスタ群に記憶された表示データを所定の順序で選択して表示信号を出力する第１のデータ選択回路と、前記第２の表示レジスタ群に記憶された表示データを所定の順序で選択して表示信号を出力する第２のデータ選択回路とで構成されたことを特徴とする請求項１記載の液晶表示ドライバ。
【請求項３】
中央処理装置から与えられる論理アドレスを予め設定されたテーブルに従って変換して物理アドレスを生成し、該論理アドレスで格納場所を指定して与えられる表示データを、この物理アドレスに対応する前記表示レジスタ群のレジスタに格納するビットマップ変換回路を設けたことを特徴とする請求項１記載の液晶表示ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣＤ（液晶表示器）を駆動する液晶表示ドライバ、特にマイクロコントローラのプログラム開発ツールであるＩＣＥ（インサーキット・エミュレータ）に適用して、サイズの異なるＬＣＤに対応可能な液晶表示ドライバに関するものである。
【背景技術】
【０００２】
図２は、従来の液晶表示ドライバの一例を示す構成図である。
この液晶表示ドライバは、ＩＣＥ用の等価回路（開発対象のマイクロコントローラと同様の動作を行う代替回路）として使用し、９６本のセグメント線（表示電極）ＳＬ１〜ＳＬ９６と、８本のコモン線（走査電極）ＣＬ１〜ＣＬ８が交差して配置されたドットマトリックス型のＬＣＤ１を駆動するものである。液晶表示ドライバは、ＣＰＵ２から出力されるアドレス信号ＡＤをデコードするアドレス・デコーダ１０と、このアドレス信号ＡＤに従ってＣＰＵ２から８ビット単位で与えられる表示データＤＴを記憶する表示レジスタ群２０を有している。
【０００３】
表示レジスタ群２０は、セグメント線ＳＬ１〜ＳＬ９６毎に、コモン線ＣＬ１〜ＣＬ８の表示データＤＴを記憶するレジスタＲ１〜Ｒ９６で構成され、各レジスタＲ１〜Ｒ９６には、アドレス・デコーダ１０でデコードされた書き込み制御用の信号Ａ１〜Ａ９６が与えられるようになっている。表示レジスタ群２０の出力側には、レジスタＲ１〜Ｒ９６に記憶された表示データＤＴの中から走査対象のコモン線に対応する１ビットを、選択信号ＳＥＬに従って選択して表示信号として出力するセレクタＳ１〜Ｓ９６で構成されたデータ選択回路３０が接続されている。
【０００４】
更に、この液晶表示ドライバは、表示信号に従ってセグメント線ＳＬ１〜ＳＬ９６を交流駆動するための波形信号を生成するセグメント波形生成回路４０、コモン線ＣＬ１〜ＣＬ８を駆動するための走査信号を生成する表示走査回路５０、この走査信号に従ってコモン線ＣＬ１〜ＣＬ８を交流駆動するための波形信号を生成するコモン波形生成回路６０、及び表示用のタイミング信号を生成するタイミング生成回路７０を有している。
【０００５】
セグメント波形生成回路４０は、データ選択回路３０から与えられる各セグメント線ＳＬ１〜ＳＬ９６の表示信号と、タイミング生成回路７０から表示フレーム単位に与えられるタイミング信号ＣＳに従って、６種類の電圧の中から１つを選択するための３ビットの波形信号を生成して出力するものである。セグメント波形生成回路４０から出力される各セグメント線ＳＬ１〜ＳＬ９６の波形信号は、ドライバ群８０の対応するドライバＤ１〜Ｄ９６に与えられるようになっている。
【０００６】
一方、表示走査回路５０は、３ビットの選択信号ＳＥＬをデコードして８本の走査信号を出力するデコーダで構成され、この表示走査回路５０の出力側にコモン波形生成回路６０が接続されている。コモン波形生成回路６０は、走査信号とタイミング生成回路７０から表示フレーム単位に与えられるタイミング信号ＣＭに従い、波形信号を生成して出力するものである。コモン波形生成回路６０から出力される各コモン線ＣＬ１〜ＣＬ８の波形信号は、ドライバ群８０の対応するドライバＤ１０１〜Ｄ１０８に与えられるようになっている。
【０００７】
各ドライバＤ１〜Ｄ９６，Ｄ１０１〜Ｄ１０８は、駆動電圧生成回路９０で生成された６種類の駆動電圧の中から、それぞれセグメント波形生成回路４０またはコモン波形生成回路６０から与えられる波形信号に応じた駆動電圧を選択して、対応するセグメント線ＳＬ１〜ＳＬ９６やコモン線ＣＤＬ１〜ＣＬ８を駆動するものである。
【０００８】
次に、この液晶表示ドライバの動作を説明する。
まず、ＣＰＵ２から表示レジスタ群２０の各レジスタＲ１〜Ｒ９６に、それぞれセグメント線ＳＬ１〜ＳＬ９６に対応する８ビットの表示データＤＴが、アドレス信号ＡＤに従って順次書き込まれる。
【０００９】
タイミング生成回路７０では、表示用のクロック信号Ｄ−ＣＫに従って選択信号ＳＥＬが生成され、その値が１から８まで周期的に繰り返して出力される。
【００１０】
選択信号ＳＥＬが１の時、データ選択回路３０のセレクタＳ１〜Ｓ９６によって、それぞれレジスタＲ１〜Ｒ９６の１ビット目の表示データが選択され、セグメント波形生成回路４０に出力される。セグメント波形生成回路４０では、データ選択回路３０から与えられた表示信号と、タイミング生成回路７０から与えられるタイミング信号ＣＳに応じて、各セグメント線ＳＬ１〜ＳＬ９６に対する波形信号が生成される。
【００１１】
選択信号ＳＥＬは、同時に表示走査回路５０に与えられ、駆動するコモン線ＣＬ１を特定する走査信号が出力される。走査信号はコモン波形生成回路６０に与えられ、タイミング生成回路７０から与えられるタイミング信号ＣＭに応じて、各コモン線ＣＬ１〜ＣＬ８に対する波形信号が生成される。
【００１２】
セグメント波形生成部４０とコモン波形生成回路６０で生成された波形信号は、ドライバ群８０の対応するドライバＤ１〜Ｄ９６，Ｄ１０１〜Ｄ１０８に与えられる。各ドライバでは、駆動電圧生成回路９０で生成された６種類の駆動電圧の中から、波形信号に応じた駆動電圧が選択され、対応するセグメント線ＳＬ１〜ＳＬ９６とコモン線ＣＬ１〜ＣＬ８が駆動される。これにより、各レジスタＲ１〜Ｒ９６の１ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ１の位置に表示される。
【００１３】
次に、クロック信号Ｄ−ＣＫに従って選択信号ＳＥＬが２となり、同様の動作により、各レジスタＲ１〜Ｒ９６の２ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ２の位置に表示される。以下同様に、各レジスタＲ１〜Ｒ９６の３，４，…，８ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ３，ＣＬ４，…，ＣＬ８の位置に順次表示される。なお、駆動するコモン線ＣＬ１〜ＣＬ８の切り替えは、人間の目にちらつきを感じさせないような速度で行われる。
【００１４】
この後、選択信号ＳＥＬの値は１に戻り、同様の動作によって次のフレームの表示が行われる。但し、フレーム毎にタイミング生成回路７０から出力されるタイミング信号ＣＳ，ＣＭが切り替えられるので、表示内容が全く同じであっても、ＬＣＤ１のセグメント線とコモン線に印加される駆動電圧は交流的に切り替えられる。これにより、ＬＣＤ１の長寿命化が図られる。
【００１５】
【特許文献１】特開平１１−３８９４１号公報
【特許文献２】特開２００１−１９５０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記液晶表示ドライバは、表示サイズが９６セグメント線×８コモン線のＬＣＤ１に合わせて構成されているため、たとえ表示画素数が同じであっても、４８セグメント線×１６コモン線や、２４セグメント線×３２コモン線等のＬＣＤには、そのまま適用することができなかった。また、各レジスタＲ１〜Ｒ９６は、セグメント線に対応した表示データを記憶するセグメント基準のマッピングとなっているが、コモン線に対応して表示データを記憶するコモン基準のマッピングを用いるマイクロコントローラに使用することができなかった。
【００１７】
本発明は、ＩＣＥ用の等価回路として好適な、汎用性のある液晶表示ドライバを提供することを目的としている。
【課題を解決するための手段】
【００１８】
本発明は、複数の表示電極及び走査電極を交差して配置したＬＣＤに表示させる表示データを記憶する複数のレジスタを有する表示レジスタ群と、前記レジスタの記憶内容を選択信号に従って選択して前記表示電極に対する表示信号を出力するデータ選択回路と、前記選択信号に従って前記走査電極に対する走査信号を出力する表示走査回路と、前記表示信号及び前記走査信号に従って前記ＬＣＤの表示電極及び走査電極を駆動する複数のドライバを有するドライバ群と、クロック信号に基づいて前記選択信号を生成するタイミング生成回路とを備えた液晶表示ドライバにおいて、前記ＬＣＤの表示電極及び走査電極の数に応じて指定される設定信号に基づいて、前記表示信号の一部と前記走査信号の一部を切り替えて前記ドライバ群の一部のドライバに与える切替回路を設けると共に、前記タイミング生成回路は、前記設定信号に基づいて前記選択信号の指定範囲を増減する構成としたことを特徴としている。
【発明の効果】
【００１９】
本発明では、ＬＣＤの表示サイズに応じて指定される設定信号によって、表示信号と走査信号を切り替えてＬＣＤ駆動用のドライバに与える切替回路を設けると共に、タイミング生成回路では、表示データを記憶したレジスタを読み出す選択信号の指定範囲を増減するように構成している。これにより、複数の表示サイズのＬＣＤに対応できる汎用性のある液晶表示ドライバが得られるという効果がある。
【発明を実施するための最良の形態】
【００２０】
表示レジスタ群として、ＬＣＤの表示電極の順に表示データを記憶するセグメント基準の第１の表示レジスタ群と、走査電極の順に表示データを記憶するコモン基準の第２の表示レジスタ群を設ける。また、データ選択回路として、第１の表示レジスタ群に記憶された表示データを所定の順序で選択する第１のデータ選択回路と、第２の表示レジスタ群に記憶された表示データを所定の順序で選択する第２のデータ選択回路とを設ける。これにより、セグメント基準とコモン基準の両方のＣＰＵへの対応が可能になる。
【００２１】
また、ＣＰＵから与えられる論理アドレスを予め設定されたテーブルに従って変換して物理アドレスを生成し、この論理アドレスで格納場所を指定して与えられる表示データを、物理アドレスに対応するレジスタに格納するビットマップ変換回路を設ける。これにより、表示位置を任意に変換することが可能になり、更に汎用性のある液晶表示ドライバが得られる。
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例１を示す液晶表示ドライバの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２４】
この液晶表示ドライバは、ＩＣＥ用の等価回路としてドットマトリックス型のＬＣＤ１を駆動するものである。但し、ＬＣＤ１の表示サイズは、９６セグメント線×８コモン線のＬＣＤ（以下、タイプＸ１という）の他、４８セグメント線×１６コモン線のＬＣＤ（以下、タイプＸ２という）、及び２４セグメント線×３２コモン線のＬＣＤ（以下、タイプＸ４という）にも対応できるようになっている。
【００２５】
この液晶表示ドライバは、図示しないＣＰＵ２から出力されるアドレス信号ＡＤをデコードするアドレス・デコーダ１０と、このアドレス信号ＡＤに従ってＣＰＵ２から与えられる８ビット単位の表示データＤＴを記憶するレジスタＲ１〜Ｒ９６で構成された表示レジスタ群２０を有している。各レジスタＲ１〜Ｒ９６には、アドレス・デコーダ１０でデコードされた書き込み制御用の信号Ａ１〜Ａ９６が与えられるようになっている。表示レジスタ群２０の出力側には、ＬＣＤ１のタイプに応じて表示信号を選択して出力するデータ選択回路３０Ａが接続されている。
【００２６】
データ選択回路３０Ａは、１段目のセレクタＳ１〜Ｓ４８と、２段目のセレクタＳ１０１〜Ｓ１４８と、３段目のセレクタＳ２０１〜Ｓ２２４で構成されている。１段目のセレクタＳ１〜Ｓ４８の入力側には、それぞれレジスタＲ１〜Ｒ９６の８ビットの表示データが与えられ、３ビットの選択信号ＳＥＬ１によって１つの表示データが選択され、表示信号として出力されるようになっている。
【００２７】
２段目と３段目のセレクタＳ１０１〜Ｓ１４８，Ｓ２０１〜Ｓ２２４は、それぞれ選択信号ＳＥＬ２，ＳＥＬ３のレベル“Ｌ”，“Ｈ”に応じて、それぞれ第１入力端子、第２入力端子を選択するものである。２段目のセレクタＳ１０１〜Ｓ１４８の第１入力端子にはそれぞれセレクタＳ１〜Ｓ４８の出力側が接続され、第２入力端子にはそれぞれセレクタＳ４９〜Ｓ９６の出力側が接続されている。また、３段目のセレクタＳ２０１〜Ｓ２２４の第１入力端子にはそれぞれセレクタＳ１０１〜Ｓ１２４の出力側が接続され、第２入力端子にはそれぞれセレクタＳ１２５〜Ｓ１４８の出力側が接続されている。
【００２８】
更に、この液晶表示ドライバは、表示データに従ってセグメント線ＳＬを交流駆動するための波形信号を生成するセグメント波形生成回路４０、コモン線ＣＬを駆動するための走査信号を生成する表示走査回路５０、この走査信号に従ってコモン線ＣＬを交流駆動するための波形信号を生成するコモン波形生成回路６０、及び表示用のタイミング信号を生成するタイミング生成回路７０Ａを有している。
【００２９】
セグメント波形生成回路４０は、データ選択回路３０Ａから与えられる表示信号と、タイミング生成回路７０Ａから表示フレーム単位に与えられるタイミング信号ＣＳに従って、６種類の電圧の中から１つを選択するための３ビットの波形信号を生成して出力するものである。セグメント波形生成回路４０の第１〜第２４の入力側に、データ選択回路３０ＡのセレクタＳ２０１〜Ｓ２２４の出力側が接続され、第２５〜第４８の入力側には、セレクタＳ１２５〜Ｓ１４８の出力側が接続され、第４９〜第９６の入力側には、セレクタＳ４９〜Ｓ９６の出力側が接続されている。
【００３０】
一方、表示走査回路５０は、５ビットの２進値をデコードして３２本の走査信号を出力するデコーダで構成され、この表示走査回路５０の出力側にコモン波形生成回路６０が接続されている。コモン波形生成回路６０は、走査信号とタイミング生成回路７０Ａから表示フレーム単位に与えられるタイミング信号ＣＭに従い、波形信号を生成して出力するものである。
【００３１】
セグメント波形生成回路４０とコモン波形生成回路６０から出力される波形信号は、切替回路１００を介してドライバ群８０に与えられるようになっている。切替回路１００は、ＬＣＤ１のタイプに応じてドライバを切り替えるもので、ＯＲ（論理和ゲート）９１とセレクタＳ３０１〜Ｓ３２４で構成されている。
【００３２】
ＯＲ９１は、ＬＣＤ１がタイプＸ２の時に“Ｈ”に設定される設定信号Ｘ２と、タイプＸ４の時に“Ｈ”に設定される設定信号Ｘ４の論理和を選択信号ＳＥＬ４として出力するものである。セレクタＳ３０１〜Ｓ３２４は、選択信号ＳＥＬ４が“Ｌ”の時に第１入力端子を選択し、“Ｈ”の時には第２入力端子を選択するもので、これらのセレクタＳ３０１〜Ｓ３２４の第１入力端子にセグメント波形生成回路４０の第７３〜第９６の出力側が接続され、第２入力端子にはコモン波形生成回路６０の第９〜第３２の出力側が接続されている。なお、セグメント波形生成回路４０の第１〜第７２の出力側はドライバ群８０のドライバＤ１〜Ｄ７２に直接接続され、コモン波形生成回路６０Ａの第１〜第８の出力側はドライバＤ１０１〜Ｄ１０８に直接接続されている。
【００３３】
各ドライバＤ１〜Ｄ９６，Ｄ１０１〜Ｄ１０８は、切替回路１００を介してセグメント波形生成回路４０またはコモン波形生成回路６０から与えられる波形信号に従って、駆動電圧生成回路９０で生成された６種類の駆動電圧の中から該当する駆動電圧を選択し、接続されたＬＣＤ１のセグメント線やコモン線を駆動するものである。
【００３４】
タイミング生成回路７０Ａは、表示用のクロック信号Ｄ−ＣＫに従ってカウント動作を行う５ビットの２進カウンタ７１を有している。２進カウンタ７１のカウント値の下位３ビットは、選択信号ＳＥＬ１として出力されるようになっている。更に、タイミング生成回路７０Ａは、カウント値の４ビット目と設定信号Ｘ４との論理積をとるＡＮＤ（論理積ゲート）７２、設定信号Ｘ２との論理積をとるＡＮＤ７３、カウント値の５ビット目と設定信号Ｘ４との論理積をとるＡＮＤ７４、ＡＮＤ７２，７３の論理和をとるＯＲ７５、及びＡＮＤ７３，７４の論理和をとるＯＲ７６を有している。
【００３５】
そして、ＡＮＤ７２から選択信号ＳＥＬ３が出力され、ＯＲ５６から選択信号ＳＥＬ２が出力される。また、選択信号ＳＥＬ１とＯＲ５５とＡＮＤ５４の出力信号が、表示走査回路５０に対して５ビットの２進数として与えられるようになっている。タイミング生成回路７０Ａが、表示フレーム単位にセグメント波形生成回路４０とコモン波形生成回路６０に対するタイミング信号ＣＳ，ＣＭを出力することは、図２と同様である。
【００３６】
図３は、図１中のドライバ群８０とＬＣＤ１の接続を示す説明図であり、図４は、図１中のレジスタＲ１〜Ｒ９６と表示画面の対応を示す説明図である。以下、これらの図３、図４を参照しつつ、図１の動作を、タイプＸ１、タイプＸ２、及びタイプＸ４のＬＣＤについて説明する。
【００３７】
（１）  タイプＸ１のＬＣＤに対する動作
タイプＸ１のＬＣＤを駆動する場合、図２と同様に、ドライバＤ１〜Ｄ９６の出力側をＬＣＤ１のセグメント線ＳＬ１〜ＳＬ９６に接続し、ドライバＤ１０１〜Ｄ１０８の出力側をＬＣＤ１のコモン線ＣＬ１〜ＣＬ８に接続する。
【００３８】
更に、設定信号Ｘ２，Ｘ４を“Ｌ”に設定する。これにより、タイミング生成回路７０ＡのＡＮＤ７２〜７４の出力信号はすべて“Ｌ”となり、選択信号ＳＥＬ２，ＳＥＬ３は“Ｌ”となる。また、切替回路１００の選択信号ＳＥＬ４は“Ｌ”となる。従って、図１の液晶表示ドライバの構成は、図２の液晶表示ドライバと同一構成となり、従来通りの動作が行われる。即ち、図４にタイプＸ１として示したように、レジスタＲ１〜Ｒ９６に記憶された表示データが、それぞれＬＣＤ１のセグメントＳＬ１〜ＳＬ９６に表示され、横９６画素×縦８画素の横長の表示画面が得られる。なお、駆動するコモン線ＣＬ１〜ＣＬ８の切り替えは、人間の目にちらつきを感じさせないような速度で行われる。
【００３９】
更に、同様の動作の繰り返しにより、次のフレームの表示が行われる。但し、表示フレーム毎にタイミング生成回路７０Ａから出力されるタイミング信号ＣＳ，ＣＭが切り替えられるので、表示内容が全く同じであっても、ＬＣＤ１のセグメント線とコモン線に印加される駆動電圧は交流的に切り替えられ、ＬＣＤ１の長寿命化が図られる。
【００４０】
（２）  タイプＸ２のＬＣＤに対する動作
タイプＸ２のＬＣＤを駆動する場合、図３のタイプＸ２に示したように、ドライバＤ１〜Ｄ４８の出力側をＬＣＤ１のセグメント線ＳＬ１〜ＳＬ４８に接続し、ドライバＤ１０１〜Ｄ１０８の出力側をＬＣＤ１のコモン線ＣＬ１〜ＣＬ８に接続し、ドライバＤ７３〜Ｄ８０の出力側をコモン線ＣＬ９〜ＣＬ１６に接続する。
【００４１】
更に、設定信号Ｘ２，Ｘ４を、それぞれ“Ｈ”，“Ｌ”に設定する。これにより、タイミング生成回路７０Ａの選択信号ＳＥＬ３は“Ｌ”となり、データ選択回路３０ＡのセレクタＳ２０１〜Ｓ２２４は、第１入力端子に固定接続される。また、切替回路１００の選択信号ＳＥＬ４は“Ｈ”となり、セレクタＳ３０１〜Ｓ３２４は第２入力端子に固定接続される。
【００４２】
タイミング生成回路７０Ａの２進カウンタ７１は、表示用のクロック信号Ｄ−ＣＫに従って、１から３２まで（実際には０〜３１であるが、説明の都合上、１〜３２とする）のカウント値を繰り返し出力する。これにより、３ビットの選択信号ＳＥＬ１には、１から８までの値が順番に繰り返して出力される。一方、選択信号ＳＥＬ２は、選択信号ＳＥＬ１が一巡する毎に“Ｌ”と“Ｈ”が切り替えられる。
【００４３】
まず、選択信号ＳＥＬ２が“Ｌ”の周期では、データ選択回路３０ＡのセレクタＳ１０１〜Ｓ１４８が第１入力端子に切り替えられる。
【００４４】
選択信号ＳＥＬ１が１の時、セレクタＳ１〜Ｓ９６によって、各レジスタＲ１〜Ｒ９６の１ビット目の表示データが選択され、セグメント波形生成回路４０に出力される。この時、レジスタＲ１〜Ｒ４８の表示データはセレクタＳ１０１〜Ｓ１４８を通って、セグメント波形生成回路４０の第１〜第４８の入力側に与えられ、レジスタＲ４９〜Ｒ９６の表示データは、このセグメント波形生成回路４０の第４９〜第９６の入力側に直接与えられる。
【００４５】
セグメント波形生成部４０では、データ選択回路３０Ａから与えられた表示信号とタイミング生成回路７０Ａから与えられるタイミング信号ＣＳに応じて、波形信号が生成される。但し、セグメント波形生成回路４０の第４９〜第９６の出力側には、該当するＬＣＤ１のセグメント線が接続されていないので、このセグメント波形生成回路４０の第４９〜第９６の入力側に与えられた表示信号が表示されることはない。
【００４６】
タイミング生成回路７０Ａの２進カウンタ７１のカウント値は、同時に表示走査回路５０Ａに与えられ、デコードされて駆動するコモン線ＣＬ１を特定する走査信号が出力される。走査信号はコモン波形生成回路６０に与えられ、タイミング生成回路７０Ａから与えられるタイミング信号ＣＭに応じて、各コモン線ＣＬ１〜ＣＬ１６に対する波形信号が生成される。
【００４７】
セグメント波形生成部４０とコモン波形生成回路６０で生成された波形信号は、切替回路１００を介して、ドライバ群８０の対応するドライバＤ１〜Ｄ４２，Ｄ１０１〜Ｄ１０８，Ｄ７３〜Ｄ８０に与えられる。各ドライバでは、駆動電圧生成回路９０で生成された６種類の駆動電圧の中から、波形信号に応じた駆動電圧が選択され、対応するセグメント線ＳＬ１〜ＳＬ４８とコモン線ＣＬ１〜ＣＬ１６が駆動される。これにより、各レジスタＲ１〜Ｒ４８の１ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ１の位置に表示される。
【００４８】
次に、クロック信号Ｄ−ＣＫに従って選択信号ＳＥＬが２となり、同様の動作により、各レジスタＲ１〜Ｒ４８の２ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ２の位置に表示される。以下同様に、各レジスタＲ１〜Ｒ４８の３，４，…，８ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ３，ＣＬ４，…，ＣＬ８の位置に順次表示される。
【００４９】
この後、選択信号ＳＥＬ１の値は１に戻ると共に、今度は選択信号ＳＥＬ２が“Ｈ”となる。これにより、データ選択回路３０ＡのセレクタＳ１０１〜Ｓ１４８は第２入力端子に切り替えられ、各レジスタＲ４９〜Ｒ９６の１ビット目の表示データがセレクタＳ１０１〜Ｓ１４８を介してセグメント波形生成回路４０の第１〜第４８の入力側に与えられる。
【００５０】
一方、表示走査回路５０に与えられるカウント値は９となり、コモン線ＣＬ９が駆動される。これにより、ＬＣＤ１のコモン線ＣＬ９に、レジスタＲ４９〜Ｒ９６の１ビット目の表示データが表示される。
【００５１】
以下同様に、クロック信号Ｄ−ＣＫに従って選択信号ＳＥＬ１が２，３，…，８となり、各レジスタＲ４９〜Ｒ９６の２，３，…，８ビット目の表示データが、ＬＣＤ１のコモン線ＣＬ１０，ＣＬ１１，…，ＣＬ１６の位置に順次表示され、図４にタイプＸ２として示したような、１フレームの表示画面が得られる。
【００５２】
（３）  タイプＸ４のＬＣＤに対する動作
タイプＸ４のＬＣＤを駆動する場合、図３のタイプＸ４に示したように、ドライバＤ１〜Ｄ２４の出力側をＬＣＤ１のセグメント線ＳＬ１〜ＳＬ２４に接続し、ドライバＤ１０１〜Ｄ１０８の出力側をＬＣＤ１のコモン線ＣＬ１〜ＣＬ８に接続し、ドライバＤ７３〜Ｄ９６の出力側をコモン線ＣＬ９〜ＣＬ３２に接続する。
【００５３】
更に、設定信号Ｘ２，Ｘ４を、それぞれ“Ｌ”，“Ｈ”に設定する。これにより、切替回路１００の選択信号ＳＥＬ３は“Ｈ”となり、セレクタＳ３０１〜Ｓ３２４は第２入力端子に固定接続される。
【００５４】
タイミング生成回路７０Ａの２進カウンタ７１は、表示用のクロック信号Ｄ−ＣＫに従って、１から３２までのカウント値を繰り返し出力する。
【００５５】
カウント値が１から８までの間は、選択信号ＳＥＬ２，ＳＥＬ３は共に“Ｌ”となる。これにより、データ選択回路３０ＡのセレクタＳ１０１〜Ｓ１４８と、セレクタＳ２０１〜Ｓ２２４は第１入力端子に切り替えられ、レジスタＲ１〜Ｒ２４の１ビット目から８ビット目までの表示データがコモン線ＣＬ１〜ＣＬ８で走査されて順次表示される。
【００５６】
カウント値が９から１６までの間は、選択信号ＳＥＬ２，ＳＥＬ３は、それぞれ“Ｌ”，“Ｈ”となる。これにより、セレクタＳ１０１〜Ｓ１４８は第１入力端子に、セレクタＳ２０１〜Ｓ２２４は第２入力端子に切り替えられ、レジスタＲ２５〜Ｒ４８の１ビット目から８ビット目までの表示データがコモン線ＣＬ９〜ＣＬ１６で走査されて順次表示される。
【００５７】
カウント値が１７から２４までの間は、選択信号ＳＥＬ２，ＳＥＬ３は、それぞれ“Ｈ”，“Ｌ”となる。これにより、セレクタＳ１０１〜Ｓ１４８は第２入力端子に、セレクタＳ２０１〜Ｓ２２４は第１入力端子に切り替えられ、レジスタＲ４９〜Ｒ７２の１ビット目から８ビット目までの表示データがコモン線ＣＬ１７〜ＣＬ２４で走査されて順次表示される。
【００５８】
カウント値が２５から３２までの間は、選択信号ＳＥＬ２，ＳＥＬ３は共に“Ｈ”となり、セレクタＳ１０１〜Ｓ１４８とセレクタＳ２０１〜Ｓ２２４は第２入力端子に切り替えられ、レジスタＲ７３〜Ｒ９６の１ビット目から８ビット目までの表示データがコモン線ＣＬ２５〜ＣＬ３２で走査されて順次表示される。これにより、図４にタイプＸ４として示したような、１フレームの表示画面が得られる。
【００５９】
以上のように、この実施例１の液晶表示ドライバは、表示レジスタ群２０に記憶された表示データの読み出し順序を、ＬＣＤ１のタイプに従って選択するデータ選択回路３０Ａと、このデータ選択回路３０Ａに対する選択信号ＳＥＬ１〜ＳＥＬ３を生成するタイミング生成回路７０Ａと、セグメント波形生成回路４０及びコモン波形生成６０から出力される波形信号をＬＣＤ１のタイプに従って切り替えてドライバに与える切替回路１００とを備えている。これにより、セグメント線やコモン線の数が異なる複数のＬＣＤに対応することができるという利点がある。
【００６０】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＬＣＤ１のセグメント線やコモン線の数は、例示したものに限定されない。また、適用可能なタイプは３種類に限定されず、２種類或いは４種類以上でも良い。
（ｂ）  データ選択回路３０Ａやタイミング生成回路７０Ａ等の回路構成は、例示したものに限定されない。
（ｃ）  セグメント波形生成回路４０及びコモン波形生成回路６０で、交流駆動用の制御信号を生成してドライバ群８０に与えるようにしているが、ドライバ群に交流駆動用の駆動電圧を切り替えて出力するような機能を持たせても良い。
【実施例２】
【００６１】
図５は、本発明の実施例２を示すデータ選択回路の構成図である。このデータ選択回路３０Ｂは、図１中のデータ選択回路３０Ａに併設して設けられるもので、要素と共通の要素には共通の符号が付されている。
【００６２】
このデータ選択回路３０Ｂは、コモン線に対応して表示データを記憶させるコモン基準のマッピングを用いるマイクロコントローラに用いるもので、表示レジスタ群２０のレジスタＲ１〜Ｒ９６に記憶された表示データを選択信号ＳＥＬ１に従って選択出力するセレクタＳ４０１〜Ｓ４１２を有している。
【００６３】
セレクタＳ４０１〜Ｓ４１２は、それぞれ第１〜第８入力端子を有し、各入力端子は８ビット構成となっている。そして、選択信号ＳＥＬ１の値に応じて、第１〜第８入力端子の内の該当する入力端子を選択し、選択された入力端子に与えられている８ビットの信号を出力するものである。
【００６４】
最初の１２個のレジスタＲ１〜Ｒ１２の出力側は、それぞれセレクタＳ４０１〜Ｓ４１２の第１入力端子に接続されている。次の１２個のレジスタＲ１３〜Ｒ２４の出力側は、それぞれセレクタＳ４０１〜Ｓ４１２の第２入力端子に接続されている。以下同様に、連続する１２個のレジスタ毎にセレクタＳ４０１〜Ｓ４１２の同一番号の入力端子に順次接続され、最後の１２個のレジスタＲ８５〜Ｒ９６の出力側が、それぞれセレクタＳ４０１〜Ｓ４１２の第８入力端子に接続されている。
【００６５】
図６は、図５中のレジスタＲ１〜Ｒ９６と表示画面の対応を示す説明図である。以下、この図６を参照しつつ、図５の動作を説明する。
【００６６】
まず、ＣＰＵ２から表示レジスタ群２０のレジスタＲ１に、コモン線ＣＬ１のセグメント線ＳＬ１〜ＳＬ８に対応する８ビットの表示データが書き込まれる。次に、レジスタＲ２に、コモン線ＣＬ１のセグメント線ＳＬ９〜ＳＬ１６に対応する８ビットの表示データが書き込まれる。このように、コモン線ＣＬ１の９６ビットの表示データが、８ビット毎に分割されてレジスタＲ１〜Ｒ１２に書き込まれる。
【００６７】
コモン線ＣＬ１の表示データの書き込みが終了すると、次に、コモン線ＣＬ２の９６ビットの表示データが、同様の手順でレジスタＲ１３〜Ｒ２４に書き込まれる。このようにして、コモン線の順に表示データが順次レジスタに書き込まれる。従って、レジスタＲ１〜Ｒ９６に書き込まれた表示データとＬＣＤ１上の表示画面の対応は、図６に示したようになる。
【００６８】
一方、レジスタＲ１〜Ｒ９６に書き込まれた表示データは、次のように読み出される。まず、選択信号ＳＥＬ１が１の時、各セレクタＳ４０１〜Ｓ４１２では、第１入力端子が選択される。これにより、セレクタＳ４０１〜Ｓ４１２では、それぞれレジスタＲ１〜Ｒ１２から出力された表示データが出力される。これにより、コモン線ＣＬ１に対応するセグメント線ＳＬ１〜ＳＬ９６の表示データが出力される。
【００６９】
同様にして、選択信号ＳＥＬ１が２の時、各セレクタＳ４０１〜Ｓ４１２では、第２入力端子が選択され、これにより、コモン線ＣＬ２に対応するセグメント線ＳＬ１〜ＳＬ９６の表示データが出力される。このように、選択信号ＳＥＬ１に従って、コモン線ＣＬ１〜ＣＬ８に対応する表示データが順次出力される。
【００７０】
以上のように、この実施例２のデータ選択回路３０Ｂは、コモン線を基準にしてレジスタＲ１〜Ｒ９６に書き込まれた表示データを読み出すように接続されたセレクタＳ４０１〜Ｓ４１２を有しているので、コモン基準のマッピングを用いるマイクロコントローラに用いたときに、正常な画面表示を行うことができるという利点がある。
【００７１】
なお、本発明は、上記実施例２に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  このデータ選択回路３０Ｂは、図１中のデータ選択回路３０Ａに併設して設けるだけでなく、データ選択回路３０Ａに代えて設けた構成にすることもできる。
（ｂ）  セレクタＳ４０１〜Ｓ４１２の後段に、図１と同様に２段目のセレクタＳ１０１〜Ｓ１４８、及び３段目のセレクタＳ２０１〜Ｓ２２４を設け、表示サイズの異なるＬＣＤに対応させることができる。
【実施例３】
【００７２】
図７は、本発明の実施例３を示すビットマップ変換回路の構成図である。このビットマップ変換回路２００は、図１中の表示レジスタ群２０の前段、即ちＣＰＵ２とこの表示レジスタ群２０の間に設け、表示レジスタＲ１〜Ｒ９６のビットマップを任意に変更することを可能にするものである。
【００７３】
ビットマップ変換回路２００は、ＣＰＵ２からデータバスを介して与えられる８ビットの表示データＤＴに対応して、８個のアドレス変換部２０１〜２０８を備えている。アドレス変換部２０１〜２０８は、ＣＰＵ２から与えられる論理（仮想）アドレスを、物理アドレスに変換するものである。例えば、アドレス変換部２０１は、ＣＰＵ２からアドレス信号ＡＤと共に与えられた表示データＤＴの第１ビットを、ＬＣＤ１の表示画面中のどこ（セグメントとコモンの位置）に表示するかを指定するものである。同様に、アドレス変換部２０２〜２０８は、それぞれ表示データＤＴの第２〜第８ビットの、ＬＣＤ１における表示位置を指定するものである。
【００７４】
アドレス変換部２０１〜２０８はすべて同様の構成で、この図７中にアドレス変換部２０１として例示したように、ＬＣＤ１におけるセグメント位置を指定するセグメント用の変換テーブルＳＴＢＬと、コモン位置を指定するコモン用の変換テーブルＣＴＢＬと、これらの変換テーブルＳＴＢＬ，ＣＴＢＬから読み出された位置情報をデコードするデコーダＳＤＥＣ，ＣＤＥＣとで構成されている。変換テーブルＳＴＢＬ，ＣＴＢＬは、ＲＯＭ（読み出し専用の不揮発性メモリ）等で構成され、アドレス端子にＣＰＵ２からのアドレス信号ＡＤを与えることにより、このＲＯＭ内に予め記憶されている位置情報がデータ端子から出力されるようになっている。
【００７５】
図８（ａ），（ｂ）は、図７中の変換テーブルＳＴＢＬ，ＣＴＢＬの説明図であり、同図（ａ）はビットマップ変換テーブルの一例を、同図（ｂ）はこのビットマップ変換テーブルに対応したＲＯＭのデータの一例を示している。
【００７６】
更に、このビットマップ変換回路２００は、表示レジスタのアドレスブリッジ回路である物理アドレス選択部２１１〜２１８と、表示レジスタのデータブリッジ回路であるデータ選択部２２１〜２２８とを備えている。
【００７７】
例えば、物理アドレス選択部２１１はデータ選択部２２１と対になるように構成され、各アドレス変換部２０１〜２０８のデコーダＳＤＥＣから出力される信号と、各デコーダＣＤＥＣの１番目の出力信号が共通に与えられている。そして、物理アドレス選択部２１１によって該当する表示レジスタが選択され、データ選択部２２１が表示データＤＴ中の該当するデータを選択して、その表示レジスタに与えるようになっている。
【００７８】
次に動作を説明する。
ＣＰＵ２から出力されたアドレス信号ＡＤは、アドレス変換部２０１〜２０８に共通に与えられ、各アドレス変換部２０１〜２０８において、データバスの１ビット毎に、物理アドレスに変換される。
【００７９】
アドレス変換部２０１〜２０８内の変換テーブルＳＴＢＬ，ＣＴＢＬのデータは、ＣＰＵ２の書き込みデータビット幅（ここでは、８ビット）分用意されており、論理アドレスに応じたデータが出力される。変換テーブルＳＴＢＬ，ＣＴＢＬから出力された物理アドレス（セグメント位置）と物理ビット位置（コモン位置）は、デコーダＳＤＥＣ，ＣＤＥＣによってデコードされる。デコードされた信号は、表示レジスタのブリッジ回路である物理アドレス選択部２１１〜２１８とデータ選択部２２１〜２２８に与えられ、ＣＰＵ２から出力された表示データＤＴは、このブリッジ回路を通して表示レジスタ群２０内の指定された表示レジスタに書き込まれる。
【００８０】
以上のように、この実施例３のビットマップ変換回路２００を設けることにより、表示レジスタの指定をビット単位に任意に設定することができるという利点がある。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例１を示す液晶表示ドライバの構成図である。
【図２】従来の液晶表示ドライバの一例を示す構成図である。
【図３】図１中のドライバ群６０とＬＣＤ１の接続を示す説明図である。
【図４】図１中のレジスタＲ１〜Ｒ９６と表示画面の対応を示す説明図である。
【図５】本発明の実施例２を示すデータ選択回路の構成図である。
【図６】図５中のレジスタＲ１〜Ｒ９６と表示画面の対応を示す説明図である。
【図７】本発明の実施例３を示すデータ選択回路の構成図である。
【図８】図７中の変換テーブルＳＴＢＬ，ＣＴＢＬの説明図である。
【符号の説明】
【００８２】
１    ＬＣＤ
２    ＣＰＵ
１０    アドレス・デコーダ
２０    表示レジスタ群
３０Ａ，３０Ｂ    データ選択回路
４０    セグメント波形生成回路
５０    表示走査回路
６０    コモン波形生成回路
７０Ａ    タイミング生成回路
８０    ドライバ群
９０    駆動電圧生成部
１００    切替回路
２００    ビットマップ変換回路
【図１】
2006058706.tif 000003
【図２】
2006058706.tif 000004
【図３】
2006058706.tif 000005
【図４】
2006058706.tif 000006
【図５】
2006058706.tif 000007
【図６】
2006058706.tif 000008
【図７】
2006058706.tif 000009
【図８】
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