(57)【要約】【課題】  待機時と動作時の消費電力が大きく異なる装置において、さらなる消費電力削減を実現する。【解決手段】  出力負荷１０１は装置の動作時に動作し待機時に動作しない。スイッチングレギュレータ１００は出力負荷１０１にＤＣ電圧Ｖｃｃ１を供給する。ＤＣ出力電圧制御回路１０３およびＣＰＵ１０は、待機時にはＶｃｃ１が動作時よりも低い電圧となるようにスイッチングレギュレータ１００の出力を制御する。自動負荷遮断回路１０４はＶｃｃ１が所定電圧よりも低い電圧とされたときに出力負荷１０１を遮断する。よって、待機時に不要な部位への駆動電圧の供給が簡単に遮断される。【選択図】  図１
2006304569.tif 000002
【特許請求の範囲】
【請求項１】
装置の動作時に動作し待機時に動作しない出力負荷にＤＣ電圧を供給する電源部を備えた電源装置において、
前記待機時には該ＤＣ電圧が前記動作時よりも低い電圧となるように前記電源部の出力を制御する制御部と、
該ＤＣ電圧が所定電圧よりも低い電圧とされたときに前記出力負荷への該ＤＣ電圧を遮断する遮断部と
を備えたことを特徴とする電源装置。
【請求項２】
請求項１の装置において、
前記遮断部が、アノード接地されたツェナーダイオードと抵抗との直列回路を介してベース接地されたＰＮＰトランジスタを備え、該トランジスタのエミッタが前記電源部の出力端に、該トランジスタのコレクタが前記出力負荷の電圧供給端に接続される電源装置。
【請求項３】
請求項１の装置において、
前記遮断部が、アノード接地されたツェナーダイオードを介してゲート接地されたＰチャネルＦＥＴと、該ＦＥＴのゲートとソースを接続する抵抗とを備え、前記ソースが前記電源部の出力端に、前記ゲートが前記出力負荷の電圧供給端に接続される電源装置。
【請求項４】
請求項１〜３のいずれかの装置において、
前記制御部が、前記電源部からの前記ＤＣ電圧に基づいた一定のＤＣ電圧を供給されて動作するＣＰＵを備え、該ＣＰＵが装置の制御を司る電源装置。
【請求項５】
請求項４の装置において、さらに、
前記ＤＣ電圧に基づいて前記一定のＤＣ電圧を発生し、該ＤＣ電圧を前記ＣＰＵに供給する他の電源部を備える電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源装置に関する。特に詳細には、本発明は、待機時と動作時の消費電力が大きく異なる装置、例えばプリンタや複写機において、モータなど動作時のみ動作する部位と、マイクロコントローラなど待機時にも動作する部位があり、かつマイクロコントローラなど待機時にも動作する部位の駆動電源をＤＣＤＣコンバータやシリーズドロッパにより作成している電源装置に関する。
【背景技術】
【０００２】
昨今の消費電力削減の動きにおいて、機器待機時の消費電力削減の手法は多々考案されている。
【０００３】
例えば、特許文献１においては機器待機時に一次電源回路の出力電圧を低下させ、二次電源回路の損失を低下させる手法が記載されている。
【０００４】
また、特許文献２や特許文献３においては、機器待機時に不要な電力の供給を遮断するための手法が記載されている。
【０００５】
【特許文献１】特開２０００−２４５１５３号公報
【特許文献２】特開２００１−４５７５２号公報
【特許文献３】特開２００２−１０１６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、さらなる消費電力削減が求められている。
【０００７】
本発明の目的は、機器待機時に第２の電源装置の損失を低下させるために第１の電源装置のＤＣ電圧を低下させることを利用して、自動的に待機時において動作しない機能への不要な電力の供給を遮断させることにより、簡便な方法でより高効率な電源装置を実現することである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために本発明の電源装置は、装置の動作時に動作し待機時に動作しない出力負荷にＤＣ電圧を供給する電源部と、前記待機時には該ＤＣ電圧が前記動作時よりも低い電圧となるように前記電源部の出力を制御する制御部と、該ＤＣ電圧が所定電圧よりも低い電圧とされたときに前記出力負荷への該ＤＣ電圧を遮断する遮断部とを備える。
【発明の効果】
【０００９】
以上説明した構成を採用することにより、待機時に電源部（第１の電源装置にあたる）が出力するＤＣ電圧を機器の制御を司る制御部により低下させ、ることにより、待機時と動作時で消費電力が異なる出力負荷に供給する該ＤＣ電圧が所定電圧よりも低い電圧とされたときに自動的に遮断することができる。
【発明を実施するための最良の形態】
【００１０】
（実施形態１）
図１は本発明の第１の実施形態を示す回路図であり、この回路装置は待機時と動作時をモードとして持つ機器の一部を構成する。
【００１１】
図１において１００はスイッチングレギュレータであり、商用電源から電力の供給を受け絶縁降圧しＤＣ電圧Ｖｃｃ１を出力する。出力するＤＣ電圧値Ｖｃｃ１はＤＣ出力電圧制御回路１０３で決定される。ＩＣ１はシャントレギュレータであり、後述分圧回路より図上右側から入力されるＲｅｆ．入力が内部基準電圧と一致するようカソード電圧を制御する。ＰＣ１はフォトカプラであり、図中には発光側しか記載されていない。受光側（図示せず）はスイッチングレギュレータ１００に存在する。スイッチングレギュレータ１００内のフォトカプラＰＣ１の受光側に現れる電流はフォトカプラＰＣ１の発光側電流に依存、ひいてはシャントレギュレータＩＣ１のカソード電圧に依存する。  
【００１２】
スイッチングレギュレータ１００はフォトカプラＰＣ１の受光側に現れる電流に基づき制御を行い、出力するＤＣ電圧値Ｖｃｃ１はシャントレギュレータＩＣ１のＲｅｆ．入力が内部基準電圧と一致するように行われる。シャントレギュレータＩＣ１のＲｅｆ．入力電圧はスイッチングレギュレータ１００のＤＣ出力電圧Ｖｃｃ１を抵抗で分圧した値である。ＤＣ／ＤＣコンバータ１０２はスイッチングレギュレータ１００の出力電圧を降圧させて所望の電圧Ｖｃｃ２に変換する回路である。本実施形態の場合のＤＣ／ＤＣコンバータ１０２の出力電圧Ｖｃｃ２は３．３Ｖである。出力電圧Ｖｃｃ２はマイクロコントローラであるＣＰＵ１０の駆動電圧となる。
【００１３】
１０１は機器の動作時に動作し、待機時には動作しない部位であり、出力負荷と称する。出力負荷１０１として、例えばプリンタであれば紙搬送用のモータや給紙時のアクチュエータなどが考えられる。ＣＰＵ１０は、これら出力負荷である各機器の制御を行う。例えば、モータの回転制御や給紙タイミングの制御、それに伴うアクチュエータの動作の制御などを行う。
【００１４】
シャントレギュレータＩＣ１のＲｅｆ．入力電圧はスイッチングレギュレータ１００のＤＣ出力電圧Ｖｃｃ１を抵抗Ｒ２とＲ３とＲ４の分圧回路で分圧した値であるが、この分圧比はＣＰＵ１０の制御により変更される。ＣＰＵ１０が抵抗Ｒ５を介してトランジスタＱ２を制御することにより、分圧比をＲ３／（Ｒ２＋Ｒ３）または（Ｒ３／／Ｒ４）／（Ｒ３／／Ｒ４＋Ｒ３）のどちらかに選択できる。ＣＰＵ１０は機器が待機時はトランジスタＱ２をオフさせ分圧比をＲ３／（Ｒ２＋Ｒ３）とし、動作時はトランジスタＱ２をオンさせ（Ｒ３／／Ｒ４）／（Ｒ３／／Ｒ４＋Ｒ３）とする。この分圧比により、スイッチングレギュレータ１００の出力ＤＣ電圧値Ｖｃｃ１は待機時８Ｖ、動作時２４Ｖに制御される。
【００１５】
出力ＤＣ電圧値Ｖｃｃ１が待機時に動作時より低く８Ｖとされるのは、ＤＣ／ＤＣコンバータ１０２の損失を低下させるためである。
【００１６】
スイッチングレギュレータ１００と出力負荷１０１の間に自動負荷遮断回路１０４が接続される。自動負荷遮断回路１０４はＰＮＰトランジスタＱ１と抵抗Ｒ１、ツェナーダイオードＺＤ１で構成される。ツェナーダイオードＺＤ１のツェナー電圧は１２Ｖである。したがって、トランジスタＱ１のエミッタ電圧、すなわちスイッチングレギュレータ１００の出力電圧値Ｖｃｃ１がおおよそ１２．７Ｖ以上でトランジスタＱ１はオンし、おおよそ１２．７Ｖ以下でトランジスタＱ１はオフする。
【００１７】
したがって、ＣＰＵ１０がＤＣ出力電圧制御回路１０３と協働して、機器動作時はスイッチングレギュレータ１００の出力電圧Ｖｃｃ１を２４Ｖとするよう制御し、トランジスタＱ１がオンすることにより自動的に出力負荷１０１に駆動電圧が供給され、機器動作可能とされる。また、ＣＰＵ１０がＤＣ出力電圧制御回路１０３と協働して、機器待機時はスイッチングレギュレータ１００の出力電圧Ｖｃｃ１を８Ｖとするよう制御し、トランジスタＱ１がオフすることにより自動的に出力負荷１０１の駆動電圧が遮断される。
【００１８】
このように、機器待機時に出力電圧Ｖｃｃ１を低下させることに応じて自動負荷遮断回路１０４が出力負荷１０１への電力供給を遮断する構成を備えたことで、待機時に不要な部位である出力負荷１０１の無駄な消費電力を抑え、さらなる消費電力削減を実現することができる。
【００１９】
（実施形態２）
図２は本発明の第２の実施形態を示す回路図であり、この回路装置は図１の回路と同様、待機時と動作時をモードとして持つ機器の一部を構成する。図１と異なるのは、図１の自動負荷遮断回路１０４を自動負荷遮断回路２００に置き換えた点である。
【００２０】
自動負荷遮断回路１０５は、ＰチャネルＭＯＳＦＥＴであるＦＥＴＱ３と抵抗Ｒ８、ツェナーダイオードＺＤ２から構成されている。ＦＥＴＱ３のＶｇｓオン電圧は３Ｖ、ＺＤ２のツェナー電圧は９Ｖである。したがって、ＦＥＴＱ３のソース電圧、すなわちスイッチングレギュレータ１００の出力電圧値Ｖｃｃ１がおおよそ１２Ｖ以上でＱ３はオン、出力電圧値Ｖｃｃ１がおおよそ１２Ｖ以下でＦＥＴＱ３はオフする。
【００２１】
したがって、ＣＰＵ１０がＤＣ出力電圧制御回路１０３と協働して、機器動作時はスイッチングレギュレータ１００の出力電圧Ｖｃｃ１を２４Ｖとするよう制御し、ＦＥＴＱ３がオンすることにより自動的に出力負荷１０１に駆動電圧が供給され、機器動作可能とされる。また、ＣＰＵ１０がＤＣ出力電圧制御回路１０３と協働して、機器待機時はスイッチングレギュレータ１００の出力電圧Ｖｃｃ１を８Ｖとするよう制御し、自動負荷遮断回路２００のＦＥＴＱ３がオフすることにより自動的に出力負荷１０１の駆動電圧が遮断される。
【００２２】
このように、機器待機時に出力電圧Ｖｃｃ１を低下させることに応じて自動負荷遮断回路１０４が出力負荷１０１への電力供給を遮断する代替の構成を備えた本実施形態によっても、実施形態１と同様に待機時に不要な部位である出力負荷１０１の無駄な消費電力を抑え、さらなる消費電力削減を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第２の実施形態の回路図である。
【符号の説明】
【００２４】
１０  ＣＰＵ（マイクロコントローラ）
１００  スイッチングレギュレータ
１０１  出力負荷（機器が待機時には動作しない部位）
１０２  ＤＣ／ＤＣコンバータ
１０３  スイッチングレギュレータ１００のＤＣ出力電圧制御回路
１０４  自動負荷遮断回路
１０５  自動負荷遮断回路
Ｑ１  ＰＮＰトランジスタ
Ｑ３  ＰチャネルＭＯＳＦＥＴ
【図１】
2006304569.tif 000003
【図２】
2006304569.tif 000004