(57)【要約】【課題】  本発明は、障壁金属層に電気的特性およびストレス特性に優れた金属物質を使用すると同時に、セル領域に形成されるメモリセルと周辺回路領域に形成されるトランジスタの段差を最小化しメモリセルのゲート高さを最小化することにより、後続の工程を容易にし、ゲートが高く形成されて発生した問題点を解決し、素子の電気的特性を向上させることが可能な半導体素子及びその製造方法を提供することを目的としている。【解決手段】  本発明の半導体素子は、全体構造上に形成され、ダマシンパターンが形成された層間絶縁膜、ダマシンパターンに形成された金属層、及び金属層と層間絶縁膜との間に形成され、ＷＮまたはＴｉＳｉＮからなる障壁金属層を含む構成としたことを特徴とする。【選択図】      図９
2006121024.tif 000002
【特許請求の範囲】
【請求項１】
全体構造上に形成され、ダマシンパターンが形成された層間絶縁膜と、
前記ダマシンパターンに形成された金属層と、
前記金属層と前記層間絶縁膜との間に形成され、ＷＮまたはＴｉＳｉＮからなる障壁金属層と、
を有することを特徴とする半導体素子。
【請求項２】
前記ＴｉＳｉＮの窒素含有率が２５％以上、且つ３５％以下であることを特徴とする請求項１記載の半導体素子。
【請求項３】
半導体基板の素子分離領域に形成され、上部が半導体基板よりも高く突出した素子分離膜と、
前記素子分離膜の突出部の間の前記半導体基板上に形成されたゲート絶縁膜と、
前記素子分離膜の突出部の間の前記ゲート絶縁膜上に形成されるシリンダ構造の第１ポリシリコン層と、
フローティングゲートの凹な部分の上部にシリンダ構造で形成された内壁に形成された第２ポリシリコン層と、
前記第２ポリシリコン層の内部に形成された金属層と、
前記第１ポリシリコン層の縁部の前記半導体基板上に形成されたソース／ドレインと、
を有することを特徴とする半導体素子。
【請求項４】
前記第１ポリシリコン層と前記第２ポリシリコン層との間に形成された誘電体膜をさらに含むことを特徴とする請求項３記載の半導体素子。
【請求項５】
前記誘電体膜が前記第２ポリシリコン層の外壁全体に形成されたことを特徴とする請求項４記載の半導体素子。
【請求項６】
絶縁物質で、半導体基板の素子分離領域には上部が突出した素子分離膜を形成しながら、活性領域上ではフローティングゲート領域が開口部の形と定義された絶縁膜パターンを形成する段階と、
前記フローティングゲート領域の前記半導体基板上に前記絶縁膜パターン及び前記素子分離膜の突出部によって隔離されるゲート絶縁膜及び第１ポリシリコン層の積層構造を形成する段階と、
前記第１ポリシリコン層を含んだ全体構造上に、ワードライン領域が定義された犠牲絶縁膜を形成する段階と、
前記犠牲絶縁膜を含んだ全体構造上に誘電体膜、第２ポリシリコン層及び金属層を順次形成する段階と、
前記誘電体膜、前記第２ポリシリコン層及び前記金属層を前記犠牲絶縁膜間の空間にのみ残留させる段階と、
前記犠牲絶縁膜及び前記絶縁膜パターンを除去する段階と、
前記第１ポリシリコン層の縁部の前記半導体基板にソース／ドレーンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記素子分離膜及び前記絶縁膜パターンを形成する段階は、
前記半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、
ビットライン方向に素子分離領域の前記パッド窒化膜及び前記パッド酸化膜をエッチングする段階と、
前記素子分離領域の前記半導体基板にトレンチを形成する段階と、
前記パッド窒化膜及び前記パッド酸化膜をワードライン方向にエッチングして、フローティングゲートが形成されるべき領域にのみ前記パッド窒化膜を残留させる段階と、
前記パッド窒化膜の間の空間と前記トレンチを絶縁物質で埋め込んで前記素子分離膜及び前記絶縁膜パターンを形成する段階と、
前記パッド窒化膜及び前記パッド酸化膜を除去して、前記フローティングゲートが形成されるべき領域を露出させる段階と、
を含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記トレンチを形成した後、
前記トレンチの側壁及び底面に発生したエッチング損傷を緩和するために、酸化工程を行なう段階をさらに含むことを特徴とする請求項７記載の半導体素子の製造方法。
【請求項９】
前記パッド窒化膜及び前記パッド酸化膜を除去した後、
前記フローティングゲートが形成されるべき領域を広めるために、前記半導体基板の上部に突出した部分の前記素子分離膜と前記絶縁膜パターンをエッチングする段階をさらに含むことを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１０】
前記素子分離膜の突出した部分と前記絶縁膜パターンは、ウェットエッチング工程でエッチングすることを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１１】
前記犠牲絶縁膜を形成する前に、
前記第１ポリシリコン層を含んだ全体構造上にエッチング停止膜を形成する段階をさらに含み、前記エッチング停止膜は前記犠牲絶縁膜と同一のパターンでエッチングされることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１２】
前記誘電体膜を形成する前に、
前記犠牲絶縁膜をエッチングマスクとして用いるエッチング工程で前記第１ポリシリコン層をエッチングし、前記第１ポリシリコン層をシリンダ構造で形成する段階をさらに含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１３】
前記金属層はタングステンで形成されることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１４】
前記金属層を形成する前に、
前記第２ポリシリコン層を含んだ全体構造上に障壁金属層を形成する段階をさらに含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１５】
前記障壁金属層は、ＷＮまたはＴｉＳｉＮで形成されることを特徴とする請求項１４記載の半導体素子の製造方法。
【請求項１６】
前記ＴｉＳｉＮのＮ２含有率が２５％以上、且つ３５％以下であることを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１７】
前記障壁金属層と前記金属層は、同一のチャンバ内で連続的に形成されることを特徴とする請求項１４記載の半導体素子の製造方法。
【請求項１８】
絶縁物質で、半導体基板の素子分離領域には上部が突出した素子分離膜を形成しながら、セル領域ではフローティングゲート領域が開口部の形と定義され、周辺回路領域ではゲート領域が開口部の形と定義された絶縁膜パターンを形成する段階と、
前記フローティングゲート領域及び前記ゲート領域の前記半導体基板上に前記絶縁膜パターン及び前記素子分離膜の突出部によって隔離されるゲート絶縁膜及び第１ポリシリコン層の積層構造を形成する段階と、
前記第１ポリシリコン層を含んだ全体構造上に、ワードライン領域及び前記ゲート領域の定義された犠牲絶縁膜を形成する段階と、
前記犠牲絶縁膜を含んだ前記セル領域上に誘電体膜を形成する段階と、
前記犠牲絶縁膜を含んだ全体構造上に第２ポリシリコン層及び金属層を順次形成する段階と、
前記誘電体膜、前記第２ポリシリコン層および前記金属層を前記犠牲絶縁膜の間の空間にのみ残留させる段階と、
前記犠牲絶縁膜及び前記絶縁膜パターンを除去する段階と、
前記第１ポリシリコン層の縁部の前記半導体基板にソース／ドレインを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１９】
前記素子分離膜及び前記絶縁膜パターンを形成する段階は、
前記半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、
素子分離領域の前記パッド窒化膜及び前記パッド酸化膜をエッチングする段階と、
前記素子分離領域の前記半導体基板にトレンチを形成する段階と、
前記セル領域中の前記フローティングゲート領域と前記周辺回路領域中の前記ゲート領域の前記パッド窒化膜を除去する段階と、
前記パッド窒化膜の間の空間と前記トレンチを絶縁物質で埋め込んで前記素子分離膜及び前記絶縁膜パターンを形成する段階と、
前記パッド窒化膜及び前記パッド酸化膜を除去して前記フローティングゲート領域と前記ゲート領域を露出させる段階と、
をさらに含むことを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２０】
前記ゲート絶縁膜が、前記セル領域と前記周辺回路領域に互いに異なる厚さで形成されることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２１】
前記トレンチを形成した後、
前記トレンチの側壁及び底面に発生したエッチング損傷を緩和するために、酸化工程を行なう段階をさらに含むことを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２２】
前記パッド窒化膜及び前記パッド酸化膜を除去した後、
前記フローティングゲートが形成されるべき領域を広めるために、前記素子分離膜の突出部分と前記絶縁膜パターンをエッチングする段階をさらに含むことを特徴とする請求項１９記載の半導体素子の製造方法。
【請求項２３】
前記素子分離膜の突出部分と前記絶縁膜パターンは、ウェットエッチング工程でエッチングされることを特徴とする請求項２２記載の半導体素子の製造方法。
【請求項２４】
前記犠牲絶縁膜を形成する前に、
前記第１ポリシリコン層を含んだ全体構造上にエッチング停止膜を形成する段階をさらに含み、前記エッチング停止膜は犠牲絶縁膜と同一のパターンでエッチングされることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２５】
前記誘電体膜を形成する前に、
前記犠牲絶縁膜をエッチングマスクとして使用するエッチング工程で前記セル領域の前記第１ポリシリコン層をエッチングして前記セル領域の前記第１ポリシリコン層をシリンダ構造で形成する段階をさらに含むことを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２６】
前記金属層は、タングステンで形成されることを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２７】
前記金属層を形成する前に、
前記第２ポリシリコン層を含んだ全体構造上に障壁金属層を形成する段階をさらに含むことを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２８】
前記障壁金属層は、ＷＮまたはＴｉＳｉＮで形成されることを特徴とする請求項２７記載の半導体素子の製造方法。
【請求項２９】
前記ＴｉＳｉＮのＮ２含有率が２５％以上、且つ３５％以下であることを特徴とする請求項２８記載の半導体素子の製造方法。
【請求項３０】
前記障壁金属層と金属層は、同一のチャンバ内で連続的に形成されることを特徴とする請求項２７記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に係り、特に、メモリセルとトランジスタの段差を減らすことが可能な半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ素子の製造工程では、ＳＡＦＧ(Self-Aligned Floating Gate；ＳＡＦＧ)方式が適用されている。ＳＡＦＧ方式は、基板上にトンネル酸化膜およびポリシリコン層を順次形成した後、素子分離領域のポリシリコン層およびトンネル酸化膜を除去し、ワードライン方向に半導体基板をエッチングして素子分離領域にトレンチを形成した後、トレンチを絶縁物質で埋め込んで素子分離膜を形成すると同時に、ポリシリコン層をパターニングする技術である。
【０００３】
このような工程が適用される製造方式の問題点を説明すると、次のとおりである。
【０００４】
（１）ＳＡＦＧ方式は、ワードライン方向には強点があるが、ビットライン方向には既存のＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）方式を用いるために素子の縮小に難しさがある。すなわち、Ｐｏｌｙ１／ＯＮＯ／Ｐｏｌｙ２／ＷＳｉ／Ｎｉｔｒｉｄｅ／Ｏｘｙｎｉｔｒｉｄｅなどから構成される高段差の積層構造を同時にエッチングする過程でデザインルールが小さい場合、既存のエッチング技術でこれらをエッチングするのに難しさがある。
【０００５】
（２）周辺素子領域にトランジスタを形成するためには、自己整列フローティングゲートとトンネル酸化膜を除去した後、ゲート酸化膜を形成するための酸化工程からさらに実施しなければならないという難しさがある。
【０００６】
（３）コントロールゲート用ポリシリコン層まで形成し、ハードマスクを用いたエッチング工程でコントロールゲート用ポリシリコン層をエッチングした後、自己整列エッチング方式で下部のフローティングゲート用ポリシリコン層を形成する工程は、フローティングゲートを整列させるという点において利点があるが、様々な種類の層を同時にエッチングしながら副産物(By-Product)によるレシデュー(residue)の発生及び後洗浄(Post-Cleaning)のための化学剤の選定に限界がある。
【０００７】
（４）既存の反応性イオンエッチング(Reactive Ion Etch；ＲＩＥ)方式でフローティングゲート用ポリシリコン層までエッチングする場合、高い段差によってエッチング段差が増加することにより、目標のエッチング厚さまたはエッチング終了時点を設定することが難しくなって半導体基板にエッチング損傷が発生するおそれがあるうえ、ゲートライン間のギャップが深くなってゲートラインの間を絶縁物質で埋め込むことが難しくなる。
【０００８】
（５）ＲＩＥ方式で自己整列エッチング工程を施す場合、一般にスペーサ窒化膜(Space Nitride)を用いてゲートラインを保護し、メタルコンタクト(Metal Contact)を形成（ＳＡＣ(sacrificial)工程）するに際して、酸化物(Oxide)と窒化物(Nitride)間の高い選択比を有するエッチング技術が必要である。
【０００９】
（６）ＳＡＣ工程を適用すると、スペーサ窒化膜の厚さによるメタルコンタクト底面の面積が減少して目標値まで抵抗を低めるのに難しさがある。
【００１０】
（７）メモリセルと周辺回路領域に形成されるトランジスタの構造及び高さ差によって、周辺回路領域には相対的に層間絶縁膜が厚く形成されるため、コンタクトホールを形成する過程で周辺回路領域には層間絶縁膜が残留してコンタクトホールが形成されないという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の目的は、障壁金属層に電気的特性およびストレス特性に優れた金属物質を使用すると同時に、セル領域に形成されるメモリセルと周辺回路領域に形成されるトランジスタの段差を最小化し、メモリセルのゲート高さを最小化することにより、後続の工程を容易にし、ゲートが高く形成されて発生した問題点を解決し、素子の電気的特性を向上させることが可能な半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の実施例に係る半導体素子は、全体構造上に形成され、ダマシンパターンが形成された層間絶縁膜、ダマシンパターンに形成された金属層、及び金属層と層間絶縁膜との間に形成され、ＷＮ(タングステン窒化膜)またはＴｉＳｉＮからなる障壁金属層を含む。
【００１３】
前記において、ＴｉＳｉＮの窒素含有率は２５％以上、且つ３５％以下に設定することが好ましい。
【００１４】
本発明の他の実施例に係る半導体素子は、半導体基板の素子分離領域に形成され、上部が半導体基板よりも高く突出した素子分離膜と、素子分離膜の突出部間の半導体基板上に形成されたゲート絶縁膜と、素子分離膜の突出部間のゲート絶縁膜上に形成されるシリンダ構造の形の第１ポリシリコン層と、フローティングゲートの凹な部分の上部にシリンダ構造で形成された内壁に形成された第２ポリシリコン層と、第２ポリシリコン層の内部に形成された金属層、及び第１ポリシリコン層の縁部の半導体基板上に形成されたソース／ドレインとを含む。
【００１５】
前記において、フラッシュメモリの場合、第１ポリシリコン層と第２ポリシリコン層との間には誘電体膜をさらに形成することができる。この際、誘電体膜は、第２ポリシリコン層の外壁全体に形成できる。
【００１６】
本発明の実施例に係る半導体素子の製造方法は、絶縁物質で、半導体基板の素子分離領域には上部が突出した素子分離膜を形成しながら、活性領域上ではフローティングゲート領域が開口部の形と定義された絶縁膜パターンを形成する段階と、フローティングゲート領域の半導体基板上に、絶縁膜パターン及び素子分離膜の突出部によって隔離されるゲート絶縁膜及び第１ポリシリコン層の積層構造を形成する段階と、第１ポリシリコン層を含んだ全体構造上に、ワードライン領域が定義された犠牲絶縁膜を形成する段階と、犠牲絶縁膜を含んだ全体構造上に誘電体膜、第２ポリシリコン層及び金属層を順次形成する段階と、誘電体膜、第２ポリシリコン層及び金属層を犠牲絶縁膜の間の空間にのみ残留させる段階と、犠牲絶縁膜及び絶縁膜パターンを除去する段階と、第１ポリシリコン層の縁部の半導体基板にソース／ドレーンを形成する段階とを含む。
【００１７】
前記において、素子分離膜及び絶縁膜パターンを形成する段階は、半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、ビットライン方向に素子分離領域のパッド窒化膜及びパッド酸化膜をエッチングする段階と、素子分離領域の半導体基板にトレンチを形成する段階と、パッド窒化膜及びパッド酸化膜をワードライン方向にエッチングして、フローティングゲートが形成されるべき領域にのみパッド窒化膜を残留させる段階と、パッド窒化膜の間の空間とトレンチを絶縁物質で埋め込んで素子分離膜及び絶縁膜パターンを形成する段階と、パッド窒化膜及びパッド酸化膜を除去して、フローティングゲートが形成されるべき領域を露出させる段階とを含む。
【００１８】
一方、トレンチを形成した後、トレンチの側壁及び底面に発生したエッチング損傷を緩和するために、酸化工程を行なう段階をさらに含むことができる。
【００１９】
パッド窒化膜及びパッド酸化膜を除去した後、フローティングゲートが形成されるべき領域を広めるために、半導体基板の上部に突出した部分の素子分離膜と絶縁膜パターンをエッチングする段階をさらに含むことができる。この際、素子分離膜の突出した部分と絶縁膜パターンはウェットエッチング工程でエッチングすることができる。
【００２０】
犠牲絶縁膜を形成する前に、第１ポリシリコン層を含んだ全体構造上にエッチング停止膜を形成する段階をさらに含むことができ、この場合、エッチング停止膜は、犠牲絶縁膜と同一のパターンでエッチングされる。
【００２１】
誘電体膜を形成する前に、犠牲絶縁膜をエッチングマスクとして用いるエッチング工程で第１ポリシリコン層をエッチングし、第１ポリシリコン層をシリンダ構造で形成する段階をさらに含むことができる。
【００２２】
金属層はタングステンで形成することができる。一方、金属層を形成する前に、第２ポリシリコン層を含んだ全体構造上に障壁金属層を形成する段階をさらに含むことができる。このような障壁金属層はＷＮ(タングステン窒化膜)またはＴｉＳｉＮで形成することができる。この際、ＴｉＳｉＮのＮ２含有率は２５％以上、且つ３５％以下に設定されることが好ましい。障壁金属層と金属層は同一のチャンバ内で連続的に形成することが好ましい。
【００２３】
本発明の他の実施例に係る半導体素子の製造方法は、絶縁物質で、半導体基板の素子分離領域には上部が突出した素子分離膜を形成しながら、セル領域ではフローティングゲート領域が開口部の形と定義され、周辺回路領域ではゲート領域が開口部の形と定義された絶縁膜パターンを形成する段階と、フローティングゲート領域及びゲート領域の半導体基板上に、絶縁膜のパターン及び素子分離膜の突出部によって隔離されるゲート絶縁膜及び第１ポリシリコン層の積層構造を形成する段階と、第１ポリシリコン層を含んだ全体構造上に、ワードライン領域及びゲート領域の定義された犠牲絶縁膜を形成する段階と、犠牲絶縁膜を含んだセル領域上に誘電体膜を形成する段階と、犠牲絶縁膜を含んだ全体構造上に第２ポリシリコン層及び金属層を順次形成する段階と、誘電体膜、第２ポリシリコン層および金属層を犠牲絶縁膜の間の空間にのみ残留させる段階と、犠牲絶縁膜及び絶縁膜パターンを除去する段階と、第１ポリシリコン層の縁部の半導体基板にソース／ドレインを形成する段階とを含む。
【００２４】
前記において、素子分離膜及び絶縁膜パターンを形成する段階は、半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、素子分離領域のパッド窒化膜及びパッド酸化膜をエッチングする段階と、素子分離領域の半導体基板にトレンチを形成する段階と、セル領域中のフローティングゲート領域と周辺回路領域中のゲート領域のパッド窒化膜を除去する段階と、パッド窒化膜の間の空間とトレンチを絶縁物質で埋め込んで素子分離膜及び絶縁膜パターンを形成する段階と、パッド窒化膜及びパッド酸化膜を除去してフローティングゲート領域とゲート領域を露出させる段階とを含む。
【００２５】
一方、ゲート絶縁膜はセル領域と周辺回路領域に互いに異なる厚さで形成される。
【００２６】
トレンチを形成した後、トレンチの側壁及び底面に発生したエッチング損傷を緩和するために、酸化工程を行なう段階をさらに含むことができる。
【００２７】
パッド窒化膜及びパッド酸化膜を除去した後、フローティングゲートが形成されるべき領域を広めるために、素子分離膜の突出部分と絶縁膜パターンをエッチングする段階をさらに含むことができる。この際、素子分離膜の突出部分と絶縁膜パターンはウェットエッチング工程でエッチングすることができる。
【００２８】
犠牲絶縁膜を形成する前に、第１ポリシリコン層を含んだ全体構造上にエッチング停止膜を形成する段階をさらに含むことができ、この場合、エッチング停止膜は犠牲絶縁膜と同一のパターンでエッチングされる。
【００２９】
誘電体膜を形成する前に、犠牲絶縁膜をエッチングマスクとして使用するエッチング工程によってセル領域の第１ポリシリコン層をエッチングしてセル領域の第１ポリシリコン層をシリンダ構造で形成する段階をさらに含むことができる。
【００３０】
金属層はタングステンで形成することができる。一方、金属層を形成する前に、第２ポリシリコン層を含んだ全体構造上に障壁金属層を形成する段階をさらに含むことができる。このような障壁金属層はＷＮまたはＴｉＳｉＮで形成することができる。この際、ＴｉＳｉＮのＮ２含有率は２５％以上、且つ３５％以下に設定することが好ましい。障壁金属層と金属層は同一のチャンバ内で連続的に形成することが好ましい。
【発明の効果】
【００３１】
本発明は、障壁金属層として、電気的特性及びストレス特性に優れた金属物質を使用すると同時に、セル領域に形成されるメモリセルと周辺回路領域に形成されるトランジスタの段差を最小化し、メモリセルのゲート高さを最小化することにより、後続の工程を容易にし、ゲートが高く形成されて発生した問題などを解決し、素子の電気的特性を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００３３】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における各層の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
【００３４】
図１（ａ）は本発明の実施例に係る半導体素子の障壁金属層を説明するための断面図である。
【００３５】
図１（ａ）を参照すると、一般に下部導電層１０３の形成された半導体基板１０１上には全体構造上に層間絶縁膜１０４が形成され、層間絶縁膜１０４にはトレンチまたはビアホールのようなダマシンパターン１０４ａが形成される。下部導電層１０３はポリシリコン或いは一般金属物質で形成できる。ここで、未説明の図面符号１０２は下部層間絶縁膜である。
【００３６】
ダマシンパターン１０４ａには下部導電層１０３を周辺要素（図示せず）と連結するために金属層１０６を形成する。この際、金属層１０６は主にタングステンで形成する。しかし、銅またはアルミニウムで金属層１０６を形成することもできる。
【００３７】
一方、金属層１０６の金属成分が層間絶縁膜１０４に拡散して電気的特性が低下することを防止するために、金属層１０６と層間絶縁膜１０４との間には障壁金属層１０５を形成する。
【００３８】
一般に、障壁金属層１０５はＴｉ／ＴｉＮの積層構造で形成するが、本発明ではＷＮ(タングステン窒化膜)またはＴｉＳｉＮで形成する。この中でも、ＴｉＳｉＮはＴｉ／ＴｉＮの積層構造よりも電気的特性またはストレスに関する特性に優れた物質であって、窒素含有率を調節してＴｉＳｉＮ膜の比抵抗特性及びストレス特性を調節することができる。
【００３９】
図１（ｂ）および図１（ｃ）はＴｉＳｉＮの電気的特性を説明するための特性グラフである。
【００４０】
図１（ｂ）を参照すると、ＴｉＳｉＮ膜で窒素含有率が少ないほど、比抵抗が低くなることが分かる。
【００４１】
一方、図１（ｃ）を参照すると、ＴｉＳｉＮ膜で窒素含有率が約３０％程度のとき、ストレスが最も少ないことが分かり、３０％を前後としてストレス特性が急激に劣悪になることが分かる。
【００４２】
前記の特性に応じて、比抵抗特性を優先的に考慮する場合には、窒素含有率を最小化し、ストレス特性を優先的に考慮する場合には、窒素含有率を約３０％に設定することが好ましい。比抵抗特性とストレス特性を同時に考慮する場合には、ＴｉＳｉＮの窒素（Ｎ２）含有率を２５％以上、且つ３５％以下に設定することが好ましい。
【００４３】
ＷＮ(タングステン窒化膜)で障壁金属層１０５を形成する場合にも、電気的特性及びストレス特性を考慮して窒素含有量を設定することが好ましい。
【００４４】
このように、本発明は、障壁金属層１０５をＷＮ(タングステン窒化膜)またはＴｉＳｉＮで形成することにより、Ｔｉ／ＴｉＮの積層構造からなる従来の障壁金属層より優れた電気的特性を得ることができる。
【００４５】
以下、前記障壁金属層が適用されるフラッシュメモリ素子の製造方法を説明する。
【００４６】
図２は本発明の半導体素子のフラッシュメモリセル領域のレイアウト図である。
【００４７】
図３〜図９は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００４８】
図３を参照すると、半導体基板２０１上にパッド酸化膜２０２とパッド窒化膜２０３を順次形成する。ここで、パッド窒化膜２０３の厚さは後続の工程で素子分離領域に形成されるべき素子分離膜の上部が半導体基板２０１よりも高く突出する度合いを決定するので、これを考慮してパッド窒化膜２０３の厚さを決定することが好ましい。たとえば、パッド窒化膜２０３は５００Å〜１５００Åの厚さに形成することができる。
【００４９】
図３（ｂ）を参照すると、パッド窒化膜２０３及びパッド酸化膜２０２をパターニングして除去し、素子分離膜が形成されるべき素子分離領域の半導体基板２０１を露出させる。この際、セル領域ではパッド窒化膜２０３がビットライン方向にパターニングしてエッチングされる。パッド窒化膜２０３をパターニングした後、露出した半導体基板２０１をエッチングしてトレンチ２０４を形成する。これにより、セル領域と周辺回路領域の素子分離領域にはトレンチ２０４が形成される。
【００５０】
次に、パッド窒化膜２０３をもう１回パターニングする。すなわち、図３（ｃ）に示すように、セル領域でパッド窒化膜２０３がワードライン方向にもパターニングされるように、パッド窒化膜２０３を２次エッチングする。この際、周辺回路領域では、トランジスタのゲート領域が開口部の形と定義されるようにパッド窒化膜２０３をエッチングする。この際、パッド酸化膜２０２も共にエッチングすることができる。これにより、セル領域のパッド窒化膜２０３はワードライン方向（Ａ−Ａ′）とビットライン方向（Ｂ−Ｂ′）に全てパターニングされ、セル領域ではパッド窒化膜２０３がワードライン方向にもう１回エッチングされながら半導体基板２０１が一部露出される。
【００５１】
前記において、セル領域のパッド窒化膜２０３をワードライン方向（Ａ−Ａ′）にもう１回パターニングすることは、セル領域でフローティングゲート用ポリシリコン層が形成されるべき領域を露出させて定義するためである。すなわち、セル領域では、パッド窒化膜２０３が残留する領域が、フラッシュメモリのフローティングゲートが形成されるべき領域として定義される。一方、周辺回路領域では、パッド窒化膜２０３が残留する領域が、トランジスタのゲート用ポリシリコン層が形成されるべき領域として定義される。即ち、セル領域中のフローティングゲート領域と周辺回路領域中のゲート領域のパッド窒化膜２０３を除去する。
【００５２】
図４（ａ）を参照すると、トレンチ２０４を形成するためのエッチング工程の際に発生したエッチング損傷を緩和して補償するために、トレンチ２０４の側壁を酸化工程によって酸化させてライナー酸化膜２０５を形成する。これにより、トレンチ２０４の側壁及び底面に発生した損傷層がライナー酸化膜２０５で形成されながら損傷層が除去され、ライナー酸化膜２０５は素子分離膜の一部となる。
【００５３】
図４（ｂ）を参照すると、トレンチ２０４を絶縁物質で埋め込んで素子分離膜２０６を形成する。この際、素子分離膜２０６は高密度プラズマ酸化物(High Density Plasma Oxide)でトレンチ２４０を埋め込んで形成することができる。そして、パッド窒化膜２０３の上部に蒸着された絶縁物質は化学的機械的研磨工程で除去することができ、研磨剤としてＨＳＳ(High Selective Slurry)を使用することができる。
【００５４】
一方、セル領域では、図４（ｃ）に示すように、パッド窒化膜２０３がビットライン方向（Ｂ−Ｂ′）にもパターニングされた状態でトレンチ２０４が絶縁物質で埋め込まれるため、ビットライン方向（Ｂ−Ｂ′）にはパッド窒化膜２０３の間の空間も素子分離膜用絶縁物質２０６で埋め込まれる。このように、パッド窒化膜２０３の間の空間に埋め込まれた素子分離膜用絶縁物質２０６は、後続の工程でフローティングゲートが形成されるべき領域を定義するための絶縁膜パターンになる。
【００５５】
図５（ａ）を参照すると、パッド窒化膜（図４（ｂ）及び図４（ｃ）の２０３）を除去する。パッド窒化膜（図４（ｂ）及び図４（ｃ）の２０３）が除去されながら、素子分離膜２０６は上部２０６ａが半導体基板２０１よりも高く突出した形で残留する。そして、セル領域でビットライン方向に半導体基板２０１上に絶縁物質層（図４（ｃ）の２０６）が残留し、これは活性領域上でフローティングゲート領域が開口部の形と定義された絶縁膜パターンの形で残留する。
【００５６】
周辺回路領域でも同様に適用される。すなわち、図示されてはいないが、周辺回路領域の活性領域上にも絶縁物質層が残留し、トランジスタのゲート領域が開口部の形と定義された絶縁膜パターンの形で残留する。即ち、パッド窒化膜２０３及びパッド酸化膜２０２を除去してフローティングゲート領域とゲート領域を露出させる。
【００５７】
図５（ｂ）を参照すると、半導体基板２０１よりも高く突出した素子分離膜２０６の突出部２０６ａを所定の厚さだけエッチングする。素子分離膜２０６の突出部２０６ａは、ウェットエッチング工程でエッチングすることができ、ウェットエッチング工程の際にフッ酸系列溶液をエッチング液として使用することができる。
【００５８】
これにより、素子分離膜２０６の突出部２０６ａの幅が狭くなり、高さも低くなる。この際、図５（ｃ）に示すように、セル領域でビットライン方向（Ｂ−Ｂ′）に残留する絶縁物質２０６の幅も狭くなり、高さも低くなる。これにより、素子分離膜２０６の突出部２０６ａの幅が狭くなって、隣接した突出部２０６ａとの間隔が広くなりながら、フローティングゲート用ポリシリコン層が形成されるべき領域の面積が増加して広くなる。
【００５９】
一方、素子分離膜２０６の突出部２０６ａをエッチングする過程で、半導体基板２０１上に残留していたパッド酸化膜（図５（ａ）の２０２）も共に除去される。
【００６０】
図６（ａ）を参照すると、突出部２０６ａの間の半導体基板２０１上にゲート絶縁膜２０７及びシリンダ構造の第１ポリシリコン層２０８を順次形成する。さらに具体的に説明すると、突出部２０６ａの間の半導体基板２０１上にゲート絶縁膜２０７を形成する。そして、突出部２０６ａの間の空間が完全に埋め込まれるように全体構造上にポリシリコン層を形成した後、化学的機械的研磨工程でパッド窒化膜２０３上のポリシリコン層を除去して突出部２０６ａの間の空間にのみ第１ポリシリコン層２０８を残留させる。
【００６１】
ここで、セル領域に形成されるゲート絶縁膜２０７は、フラッシュメモリセルのトンネル酸化膜になり、周辺回路領域に形成されるゲート絶縁膜２０７は、トランジスタのゲート酸化膜になる。ゲート絶縁膜２０７はセル領域と周辺回路領域に互いに異なる厚さで形成される。トンネル酸化膜とゲート酸化膜は厚さが相違するので、互いに異なる工程で形成することが好ましい。このようにトンネル酸化膜とゲート酸化膜を互いに異なる工程で形成する方法は、既に広く公知になっている技術なので、詳細な説明は省略する。
【００６２】
一方、図６（ｂ）に示すように、セル領域の第１ポリシリコン層２０８は、素子分離膜２０６の突出部２０６ａと半導体基板２０１上に残留する素子分離膜（絶縁物質）２０６によってワードライン方向だけでなく、ビットライン方向（Ｂ−Ｂ′）にも同時に隔離される。したがって、それ以上のパターニング工程なしでも第１ポリシリコン層２０８をフローティングゲートとして使用することができる。
【００６３】
それだけでなく、第１ポリシリコン層２０８は、縁部が素子分離膜２０６と重畳するように形成され、ビットライン方向（Ｂ−Ｂ′）にもより狭い間隔で形成されるため、第１ポリシリコン層２０８の面積を極大化することができる。
【００６４】
前記の方法により、素子分離領域には素子分離膜２０６を形成しながら、ワードライン方向（Ａ−Ａ′）とビットライン方向（Ｂ−Ｂ′）に同時に隔離された第１ポリシリコン層２０８を半導体基板２０１上に形成することができる。このような方法をＳＡＦＧ(Self Aligned Floating Gate)工程という。
【００６５】
ここで、セル領域に形成される第１ポリシリコン層２０８は、フラッシュメモリセルのフローティングゲートを形成するためのものであり、周辺回路領域に形成される第１ポリシリコン層２０８はトランジスタのゲートを形成するためである。フローティングゲート領域の半導体基板２０１上に絶縁膜パターン及び素子分離膜２０６の突出部２０６ａによって隔離されるゲート絶縁膜２０７及び第１ポリシリコン層２０８の積層構造を形成する。
【００６６】
図６（ｃ）を参照すると、第１ポリシリコン層２０８を含んだ全体構造上にエッチング停止膜２０９及びワードライン領域が定義された犠牲絶縁膜２１０を順次形成する。ここで、犠牲絶縁膜２１０は後続の工程で形成される第２ポリシリコン層が形成されるべき領域を定義するためのものである。そして、犠牲絶縁膜２１０の厚さに応じて、後続の工程で形成される第２ポリシリコン層の厚さが決定されるので、これを考慮して犠牲絶縁膜２１０の厚さを決定することが好ましい。
【００６７】
一方、エッチング停止膜２０９は、後続のエッチング工程時に下部要素（例えば、ポリシリコン層）がエッチングされることを防止するために形成される。しかし、犠牲絶縁膜２１０のエッチング時に下部要素とのエッチング選択比を調節すると、エッチング停止膜２０９は省略することができる。
【００６８】
次に、理解を助けるために、図２のレイアウト図のビットライン方向（Ｂ−Ｂ′）に切り取られた状態の断面図で説明する。したがって、以後の図面では素子分離膜が図示されない。
【００６９】
図７（ａ）を参照すると、ゲートマスクを用いたエッチング工程で犠牲絶縁膜２１０をパターニングする。この際、エッチング停止膜２０９が形成された場合、エッチング停止膜２０９をエッチング停止層として使用し、犠牲絶縁膜２１０をエッチングした後、エッチング停止膜２０９をさらにエッチングする。即ち、エッチング停止膜２０９は犠牲絶縁膜２１０と同一のパターンでエッチングされる。これにより、セル領域では、犠牲絶縁膜２１０がエッチングされた領域が、コントロールゲートが形成されるべき領域として定義される。
【００７０】
図７（ｂ）を参照すると、犠牲絶縁膜２１０をエッチングマスクとして使用するエッチング工程によりセル領域で第１ポリシリコン層２０８の露出した部分を所定の厚さだけエッチングする。これにより、セル領域の第１ポリシリコン層２０８は、「凹」状に形成され、表面積が増加してフラッシュメモリセルのカップリング比を増加させることができる。
【００７１】
このような工程は、セル領域にのみ実施することができ、周辺回路領域にも同時に実施することができる。
【００７２】
図８（ａ）を参照すると、セル領域に誘電体膜２１１を形成する。ここで、周辺回路領域にも誘電体膜２１１を形成すると、後続の工程で形成されるべきポリシリコン層と第１ポリシリコン層２０８が電気的に隔離されてフラッシュメモリセルと同一の構造になる。したがって、周辺回路領域では、後続の工程で形成されるポリシリコン層と第１ポリシリコン層２０８が電気的に連結できるように、誘電体膜２１１をセル領域にのみ形成する。
【００７３】
このような誘電体膜２１１はＯＮＯ(Oxide-Nitride-Oxide)構造で形成することができる。
【００７４】
図８（ｂ）を参照すると、セル領域と周辺回路領域の全体構造上にコントロールゲート用第２ポリシリコン層２１２を形成した後、その上部には金属層２１４を形成する。第２ポリシリコン層２１２はフローティングゲートとなる第１ポリシリコン層２０８の凹な部分の上部にシリンダ構造で形成された内壁に形成される。また第２ポリシリコン層２１２の内部に金属層２１４が形成される。即ち、犠牲絶縁膜２１０を含んだ全体構造上に誘電体膜２１１、第２ポリシリコン層２１２及び金属層２１４を順次形成する。誘電体膜２１１は第１ポリシリコン層２０８と第２ポリシリコン層２１２との間に形成され、該第２ポリシリコン層２１２の外壁全体に形成される。
【００７５】
前記において、第２ポリシリコン層２１２は、犠牲絶縁膜２１０の間の空間が完全に埋め込まれず、犠牲絶縁膜２１０による段差を維持しながら凹な形に形成できる程度の厚さに形成することが好ましく、たとえば３００Å〜１０００Åに形成することができる。
【００７６】
一方、セル領域では、第２ポリシリコン層２１２が凹な構造の第１ポリシリコン層２０８上に形成されるため、第１ポリシリコン層２０８の内部側壁でも第１ポリシリコン層２０８と第２ポリシリコン層２１２が重畳してフラッシュメモリセルの全体的なカップリング比を増加させることができる。そして、周辺回路領域では、誘電体膜２１１が形成されていない状態で第２ポリシリコン層２１２が形成されるため、第２ポリシリコン層２１２と第１ポリシリコン層２０８が直接接触する。したがって、第１ポリシリコン層２０８及び第２ポリシリコン層２１２がトランジスタのゲートとして形成される。
【００７７】
一方、金属層２１４はタングステンで形成することが好ましく、この場合、金属層２１４と第２ポリシリコン層２１２との間に障壁層２１３を形成することが好ましい。障壁層２１３としてはＷＮまたはＴｉＳｉＮで形成することが好ましい。即ち、金属層２１４を形成する前に、第２ポリシリコン層２１２を含んだ全体構造上に障壁（金属）層２１３を形成する。
【００７８】
障壁層２１３をＷＮで形成する場合には、タングステン蒸着の際に初期に窒素含有ガス（例えば、ＮＨ３またはＮ２）を供給してＷＮを蒸着した後、窒素含有ガスの供給を中断し、タングステン層を形成する方式で形成することができる。この際、ＷＮが１０Å〜５０Å程度の厚さに蒸着されるように窒素含有ガスの供給時間を調節する。そして、タングステンは、犠牲絶縁膜２１０の間の空間が完全に埋め込まれる程度の厚さに形成することが好ましく、５００Å〜２０００Åの厚さに形成することができる。
【００７９】
障壁層２１３をＴｉＳｉＮで形成する場合には、蒸着装備で供給ガスのみを取り替えながらＴｉＳｉＮをまず蒸着した後、真空破壊または時間の遅延なくインシチューで金属層２１４を直ちに形成することができる。即ち、障壁（金属）層２１３と金属層２１４は、同一のチャンバ内で連続的に形成することができる。障壁層２１３をＴｉＳｉＮで形成する場合、２０Å〜２００Åの厚さに形成することができ、図１（ｂ）及び図１（ｃ）で説明したように、Ｎ２の含有率を調節して比抵抗またはストレス特性を調節する。
【００８０】
図９（ａ）を参照すると、犠牲絶縁膜２１０上部の金属層２１４、障壁層２１３及び第２ポリシリコン層２１２を除去して、犠牲絶縁膜２１０の間の空間にのみ第２ポリシリコン層２１２、障壁層２１３及び金属層２１４を残留させる。このような工程は、セル領域の誘電体膜２１１または周辺回路領域の犠牲絶縁膜２１０に含まれた絶縁膜の表面が露出するまで化学的機械的研磨工程で金属層２１４、障壁層２１３及び第２ポリシリコン層２１２を研磨する方式で行なうことができる。
【００８１】
この際、研磨工程は、金属層２１４及び障壁層２１３の研磨時に第２ポリシリコン層２１２を１次エッチング停止膜として使用し、金属層２１４及び障壁層２１３の研磨後に過度研磨を施して第２ポリシリコン層２１２まで研磨する方式で行なうこともできる。一方、第２ポリシリコン層２１２の研磨時に研磨選択比を最大に確保して金属層２１４に研磨損失(ディッシング(Dishing)またはエロージョン(Erosion))が発生することを防止することが好ましい。
【００８２】
これにより、セル領域では、金属層２１４、障壁層２１３及び第２ポリシリコン層２１２が犠牲絶縁膜２１０によって所定のパターン状に隔離され、これらはフラッシュメモリセルのコントロールゲートになる。周辺回路領域では、金属層２１４、障壁層２１３、第２ポリシリコン層２１２及び第１ポリシリコン層２０８がトランジスタのゲートになる。
【００８３】
図９（ｂ）を参照すると、第１ポリシリコン層２０８の間の半導体基板２０１上に残留する物質を全て除去し、露出した半導体基板２０１の活性領域に不純物を注入してソース／ドレイン２１５を形成する。この際、周辺回路領域でも、絶縁物質が除去されながら露出された半導体基板２０１に不純物が注入され、トランジスタのソース／ドレインが形成される。これにより、セル領域にはフラッシュメモリセルが形成され、周辺回路領域にはトランジスタが形成される。ソース／ドレインは第１ポリシリコン層２０８の縁部の半導体基板２０１上に形成される。
【００８４】
最終的に形成されたフラッシュメモリセルとトランジスタを考察すると、段差が殆ど発生しないことが分かる。但し、誘電体膜２１１の厚さ差程度のみ段差が発生する。もし、犠牲絶縁膜２１０上の誘電体膜２１１まで除去すると、フラッシュメモリセルとトランジスタの段差を同一にすることができる。
【００８５】
それだけでなく、コントロールゲートが第１ポリシリコン層２０８の凹な部分に形成されるため、フラッシュメモリセルの全体的な高さを減少させることができ、金属層２１４も第２ポリシリコン層２１２の凹な部分にのみ形成されるので、高さをより減少させることができる。したがって、後続の工程をより容易に行なうことができる。
【００８６】
また、コントロールゲートを形成するためのパターニング工程をエッチング工程ではない研磨工程のみで進行するうえ、第１ポリシリコン層２０８は予め全てパターニングされているため、金属層２１４及び第２ポリシリコン層２１２のみを研磨すればよい。したがって、パターニング工程のエッチング負担を減らし、エッチング副産物によるレシデュー発生を抑制することができる。
【００８７】
一方、後続の工程で全体構造上に層間絶縁膜を形成した後、コンタクトホールを形成し、伝導性物質を埋め込んでコンタクトプラグを形成するが、このような工程は、第２ポリシリコン層２１２の側壁が誘電体膜２１１で取り囲まれた状態で行われる。したがって、第２ポリシリコン層２１２の側壁にエッチング損傷が発生し、あるいは第２ポリシリコン層２１２とコンタクトプラグが接触することを防止することができる。すなわち、本発明では、誘電体膜２１１が第２ポリシリコン層２１２の絶縁膜スペーサの役割まで行なう。
【産業上の利用可能性】
【００８８】
本発明の活用例として、半導体素子およびその製造方法に適用出来、特に、メモリセルとトランジスタの段差を減らすことが可能な半導体素子およびその製造方法に適用出来る。
【図面の簡単な説明】
【００８９】
【図１】（ａ）は本発明の実施例に係る半導体素子の障壁金属層を説明するための断面図、（ｂ）及び（ｃ）はＴｉＳｉＮの電気的特性を説明するための特性グラフである。
【図２】本発明の実施例に係る半導体素子のフラッシュメモリセル領域のレイアウト図である
【図３】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図６】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図７】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図８】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図９】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
【００９０】
１０１、２０１…半導体基板
１０２、２０４…層間絶縁膜
１０３…下部導電層
１０５…障壁金属層
１０６…金属層
２０２…パッド酸化膜
２０３…パッド窒化膜
２０４…トレンチ
２０５…ライナー酸化膜
２０６…素子分離膜
２０６ａ…突出部
２０７…ゲート絶縁膜
２０８…第１ポリシリコン層
２０９…エッチング停止膜
２１０…犠牲絶縁膜
２１１…誘電体膜
２１２…第２ポリシリコン層
２１３…障壁層
２１４…金属層
２１５…ソース／ドレイン 
【図１】
2006121024.tif 000003
【図２】
2006121024.tif 000004
【図３】
2006121024.tif 000005
【図４】
2006121024.tif 000006
【図５】
2006121024.tif 000007
【図６】
2006121024.tif 000008
【図７】
2006121024.tif 000009
【図８】
2006121024.tif 000010
【図９】
2006121024.tif 000011