(57)【要約】【課題】平均輝度等を向上させるためにアノード電極に印加する電圧を大きくした場合や、輝度の均一性を向上させるためにカソード面積を大きくした場合であっても、ＤＣエミッションの発生を抑制することを可能とする電界放出素子およびそれを利用した画像表示装置を提供する。【解決手段】本発明の電界放出素子は、カソード電極層１２と、カソード電極層１２上に選択的に設けられ、このカソード電極層１２と電気的に接続されると共に、表面のうち中心部分を除いた領域にのみ複数の突起部１６Ａを有するカソード素子１６と、カソード電極層１２と対向して設けられ、カソード素子１６と対向する位置に開口を有するゲート電極層１５と、ゲート電極層１５を基準としてカソード電極層１２とは反対側にゲート電極層１５と対向して設けられたアノード電極層２４とを備える。【選択図】  図１
2006134793.tif 000002
【特許請求の範囲】
【請求項１】
第１電極層と、
前記第１電極層上に選択的に設けられ、この第１電極層と電気的に接続されると共に、表面のうち中心部分を除いた領域にのみ複数の突起部を有する電子放出層と、
前記第１電極層と対向して設けられ、前記電子放出層と対向する位置に開口を有する第２電極層と、
前記第２電極層を基準として前記第１電極層とは反対側に前記第２電極層と対向して設けられた第３電極層と
を備えたことを特徴とする電界放出素子。
【請求項２】
前記突起部が形成された領域はドーナツ状の形状となっており、その外径をφ１、その内径をφ２とすると、φ２は以下の条件を満たす
ことを特徴とする請求項１に記載の電界放出素子。
φ１／１０≦φ２≦φ１／２…（１）
【請求項３】
前記突起部は、カーボンナノチューブまたはカーボンナノファイバーを含んで構成されている
ことを特徴とする請求項１に記載の電界放出素子。
【請求項４】
マトリクス状に配置された画素を選択駆動することによって画像を表示する画像表示装置であって、
前記画素を構成する電界放出素子と、
入力される走査信号に基づき、駆動対象の画素の行を選択するための走査電圧を前記電界放出素子に順次印加する第１電極駆動手段と、
映像信号に対応した画素電圧を前記電界放出素子に印加する第２電極駆動手段と、
電子引出電圧を前記電界放出素子に印加する第３電極駆動手段と
を備え、
前記電界放出素子は、
前記第１電極駆動手段により前記走査電圧が印加される第１電極層と、
前記第１電極層上に選択的に設けられ、この第１電極層と電気的に接続されると共に、表面のうち中心部分を除いた領域にのみ複数の突起部を有する電子放出層と、
前記第１電極層と対向して設けられ、前記電子放出層と対向する位置に開口を有すると共に、前記第２電極駆動手段により前記画素電圧が印加される第２電極層と、
前記第２電極層を基準として前記第１電極層とは反対側に前記第２電極層と対向して設けられると共に、前記第３電極駆動手段により前記電子引出電圧が印加される第３電極層と
前記第３電極層の、前記第２電極層とは反対側の表面に設けられた蛍光体層と
を有する
ことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カソード電極とゲート電極との電位差を所定の大きさ以上とすることにより、カソード電極の表面に形成された複数の突起部の先端から電子を放出させる電界放出素子およびその電界放出素子を利用した画像表示装置に関する。
【背景技術】
【０００２】
近年、画像表示装置に使用される平面状のディスプレイパネルの一つとして、フィールドエミッションディスプレイ（電界放出型ディスプレイ：以下、ＦＥＤと呼ぶ。）と呼ばれるものが開発されている。このＦＥＤは、ブラウン管( ＣＲＴ) と同様に、電子放出源から真空中に放った電子を蛍光体層を配した発光面に衝突させて発光させることを原理とすることから、明るくてコントラストの高いフラットパネルディスプレイを実現することができる。ただし、ブラウン管では、通常、単一の電子放出源が発光面から十数〜数十ｃｍ離れた位置に配置されるのに対し、ＦＥＤでは発光面から数ｍｍ程度離れた位置に複数の電子放出源がマトリクス状に配置される点でその基本構造が異なる。
【０００３】
ここで、一般的なＦＥＤの基本構造とその動作についてより具体的に説明する。ＦＥＤは、カソード電極、ゲート電極およびアノード電極が所定の間隔でこの順に配置された３極構造体を有しており、カソード電極上に電子放出源としてのカソード素子が選択的に設けられている。ゲート電極にはカソード素子と対向する部分にゲートホールが設けられており、カソード電極とゲート電極との電位差を所定の大きさ以上とすることによりカソード素子から電子を放出させ、アノード電極の蛍光体層に衝突させるようになっている。
【０００４】
近年、このカソード素子の材料として、カーボンナノチューブ（ＣＮＴ）やカーボンナノファイバー等の繊維状材料を用いる方法が提案されている（特許文献１〜３）。この方法では、通常、カソード素子の表面には、繊維状材料からなる複数の突起部が形成される。
【０００５】
【特許文献１】特開２００３−１６８３５５号公報
【特許文献２】特開２００３−３０３５４０号公報
【特許文献３】特開２００３−２２９０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記のような繊維状材料を用いてカソード素子を生成するプロセスは、ばらつきを伴うプロセスであるため、カソード素子の表面に形成された複数の突起部は、長さ、径、配向および分布にばらつきを有し、これにより、輝度むらが生じやすい。そのため、このような輝度むらを抑制し、輝度の均一性を向上させるには、できるだけたくさんの突起部をカソード素子の表面に形成することが必要であり、ゆえに突起部の形成領域の面積（カソード面積）を拡大することが必要となる。その方法として、ゲートホール径をできる限り大きくしてカソード面積を拡大する方法がある。
【０００７】
しかしながら、このようにゲートホール径を大きくすると、アノード電極からの電界がゲートホール内に染み込んで電子が放出されるＤＣエミッションと呼ばれる現象の発生の度合いが大きくなるため、ゲート電極からの電界によって電子の放出を制御することが困難になるという問題が生じる。そのため、ゲートホール径は所定の大きさよりも小さく制限されることになる。
【０００８】
また、平均輝度の向上や蛍光体の寿命の向上を図ると共に、フォーカスをできるだけ小さくすることは、画質の維持・向上のためには非常に重要なことであるが、これを実現するには、アノード電極に印加する電圧を大きくすることが必須となる。ところが、アノード電極に印加する電圧を大きくすると、アノード電極からの電界も大きくなるので、上記と同様の問題が生じる。従って、これを抑制すべく、ゲートホール径を上記の所定の大きさよりもさらに小さく制限することが必要となる。
【０００９】
このように、ＦＥＤでは、ＤＣエミッションの発生を抑制するために、ゲートホール径を小さくすることが必要となる。そのため、アノード電極印加電圧の増大による平均輝度等の向上や、カソード面積拡大による輝度の均一性の向上という課題を克服することが困難であった。
【００１０】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、平均輝度等を向上させるためにアノード電極に印加する電圧を大きくした場合や、輝度の均一性を向上させるためにカソード面積を大きくした場合であっても、ＤＣエミッションの発生を抑制することを可能とする電界放出素子およびそれを利用した画像表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の電界放出素子は、以下の構成要素（Ａ１）〜（Ａ４）を備えたものである。
（Ａ１）第１電極層
（Ａ２）第１電極層上に選択的に設けられ、この第１電極層と電気的に接続されると共に、表面のうち中心部分を除いた領域にのみ複数の突起部を有する電子放出層
（Ａ３）第１電極層と対向して設けられ、電子放出層と対向する位置に開口を有する第２電極層
（Ａ４）第２電極層を基準として第１電極層とは反対側に第２電極層と対向して設けられた第３電極層
【００１２】
本発明の電界放出素子では、第１電極層と第２電極層との間の電位差から生じる電界が電子放出層の突起部に集中する。その結果、電子が量子トンネル効果によってエネルギー障壁を突き抜けて突起部から放出される。こうして放出される電子は、第２電極層と第３電極層との間の電位差から生じる電界の大きさに応じて第３電極層側に引き付けられる。一方、仮に第１電極層と第３電極層との間の電位差から生じる電界が、第２電極層の開口から電子放出層の表面のうち中心部分に染み込んだとしても、その中心部分を除いた領域にのみ複数の突起部が設けられているので、電子放出層の表面のうち中心部分から発光に寄与する電子は放出されない。これにより、第１電極層と第２電極層との間の電位差から生じる電界によって、突起部からの電子の放出が正確に制御される。
【００１３】
ここで、突起部は、例えばカーボンナノチューブまたはカーボンナノファイバーを含んで構成可能である。なお、カーボンナノチューブとは、グラファイトのシートが円筒状に丸まって構成されたものであり、その円筒径が１〜１０ｎｍのものである。また、カーボンナノファイバーとは、グラファイトのシートが円筒状に丸まって構成されたものであり、その円筒径が１０〜１０００ｎｍのものである。
【００１４】
また、本発明の画像表示装置は、以下の構成要素（Ｂ１）〜（Ｂ５）を備えたものである。
（Ｂ１）マトリクス状に配置された画素を選択駆動することによって画像を表示すること
（Ｂ２）画素を構成する電界放出素子
（Ｂ３）入力される走査信号に基づき、駆動対象の画素の行を選択するための走査電圧を電界放出素子に順次印加する第１電極駆動手段
（Ｂ４）映像信号に対応した画素電圧を電界放出素子に印加する第２電極駆動手段
（Ｂ５）電子引出電圧を電界放出素子に印加する第３電極駆動手段
【００１５】
上記（Ｂ２）の電界放出素子は、具体的には、以下の構成要素（Ｃ１）〜（Ｃ５）を有するものである。
（Ｃ１）第１電極駆動手段により走査電圧が印加される第１電極層
（Ｃ２）第１電極層上に選択的に設けられ、この第１電極層と電気的に接続されると共に、表面のうち中心部分を除いた領域に複数の突起部を有する電子放出層
（Ｃ３）第１電極層と対向して設けられ、電子放出層と対向する位置に開口を有すると共に、第２電極駆動手段により画素電圧が印加される第２電極層
（Ｃ４）第２電極層を基準として第１電極層とは反対側に第２電極層と対向して設けられると共に、第３電極駆動手段により電子引出電圧が印加される第３電極層
（Ｃ５）第３電極層の、第２電極層とは反対側の表面に設けられた蛍光体層
【００１６】
本発明の画像表示装置では、第１電極駆動手段により走査電圧が第１電極層に印加され、第２電極駆動手段により画素電圧が第２電極層に印加され、第３電極駆動手段により電子引出電圧が第２電極層に印加される。これにより、電子が突起部から放出されて第３電極層上の蛍光体層に衝突する。その結果、蛍光体層が電子の衝突により励起されて発光する。さらに、この発光位置が画素単位で制御されることにより、表示パネル上に所望の画像が表示される。なお、電子の放出原理および放出抑制作用は、上記の通りである。
【発明の効果】
【００１７】
本発明の電界放出素子およびそれを利用した画像表示装置によれば、電子放出層の表面のうち中心部分を除いた領域にのみ複数の突起部を有するようにしたので、第３電極層に印加する電圧を大きくした場合や、電子放出層の面積を大きくした場合であっても、ＤＣエミッションの発生を抑制することができる。また、第１電極層と第３電極層との間の電位差のみに起因した無用な電子放出を抑えることができるので、画像を表示している場合や非表示にしている場合に関わらず消費電力を低減することができる。また、第１電極層と第２電極層との間の電位差から生じる電界によって、突起部からの電子の放出を正確に制御することができる。
【００１８】
この結果、ＤＣエミッションの発生を抑制しつつ、第３電極層に印加する電圧を大きくすることができるので、そのようにした場合には、平均輝度を向上させることが可能である。また、蛍光体の寿命を向上させることができると共に、フォーカスを小さくすることも可能である。
【００１９】
また、ＤＣエミッションの発生を抑制しつつ、電子放出層の面積を大きくすることができるので、そのようにした場合には、複数の突起部のばらつきによる輝度むらを抑制し、輝度の均一性を向上させることが可能である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２１】
図１は、本発明の一実施の形態に係る画像表示装置１を構成する電界放出素子２および表示素子駆動部３の概略構成を表したものである。なお、図１は、本実施の形態に係る電界放出素子２の、行方向（Ｘ軸）および列方向（Ｙ軸）に対して垂直な面で切断した切断面を示す。また、図２は、電界放出素子２の一部分を拡大して斜視的に表したものである。
【００２２】
電界放出素子２は、カソードパネル１０とアノードパネル２０とを所定の間隔を介して対向配置すると共に、それらのパネル１０，２０を枠体３０によって一体的に組み付けることにより形成されている。
【００２３】
カソードパネル１０は、支持基板１１、カソード電極層１２（第１電極層）、抵抗層１３、絶縁層１４、ゲート電極層１６（第２電極層）およびカソード素子１７によって構成されている。
【００２４】
支持基板１１上には、Ｙ軸方向に延在する複数のカソード電極層１２が形成されており、そのカソード電極層１２上には、抵抗層１３が形成されている。カソード電極層１２および抵抗層１３は、絶縁層１４により覆われている。絶縁層１４上には、Ｘ軸方向に延在する複数の下地層１５が形成されている。下地層１５の上にゲート電極層１６が形成されており、ゲート電極層１６と下地層１５とは電気的に接続されている。なお、本実施の形態では、カソード電極層１２がｍ列分、下地層１５がｎ行分マトリクス状に配列されているものとする。ここで、ｍ，ｎは正の整数である。
【００２５】
Ｚ軸方向から見て、カソード電極層１２と下地層１５とが交差する箇所が電子放出領域１８であり、個々の画素を構成する。電子放出領域１８におけるゲート電極層１６、下地層１５および絶縁層１４には、それらを貫通する孔１６Ａ，１５Ａ，１４Ａを含んで構成されたゲートホール１９が所定の間隔で複数個形成されている。なお、複数のゲートホール１９は、図１に示したような格子状に形成されていなくてもよく、例えばＸ軸方向またはＹ軸方向に１列だけ形成されていてもよい。抵抗層１３のうち、ゲートホール１９の底部に相当する部分の表面には、自身を貫通する小孔１７Ｂが中央部分に形成されたドーナツ状のカソード素子１７（電子放出層）が形成されている。また、カソード素子１７の表面には突起部１７Ａが複数配置されており、その突起部１７Ａとカソード電極層１２とは、カソード素子１７および抵抗層１３を介して電気的に接続されている。
【００２６】
なお、本実施の形態では、ゲートホール１９の内壁面の高さＨは、ゲート電極層１６および下地層１５の厚さに、下地層１５とカソード素子１７との間の最短距離を加算した値とする。従って、ゲートホール１９のアスペクト比Ａは、ゲートホール１９の底部の直径をφ１とすると、Ａ＝Ｈ／φ１となる。
【００２７】
一方、アノードパネル２０は、透明基板２１、蛍光体層２２、ブラックマトリクス２３およびアノード電極層２４によって構成されている。
【００２８】
透明基板２１上には、電子放出領域１８と対向することとなる箇所に対応して、Ｙ軸方向に延在する複数の蛍光体層２２が形成されており、隣接する帯状の蛍光体層２２の間には、ブラックマトリクス２３が配置されている。蛍光体層２２は、Ｒ（赤）用の蛍光体層２２Ｒ、Ｇ（緑）用の蛍光体層２２ＧおよびＢ（青）用の蛍光体層２２Ｂからなり、Ｘ軸方向に２２Ｒ，２２Ｇ，２２Ｂの順に繰り返し配置されている。蛍光体層２２およびブラックマトリクス２３上のうち、少なくとも電子放出領域１８と対向することとなる領域にアノード電極層２４（第３電極層）が形成されている。
【００２９】
上記のカソードパネル１０およびアノードパネル２０は、それぞれの外周部（周縁部）で枠体３０を介して接合されており、枠体３０を接合することによって形成された空間は、真空状態になっている。なお、カソードパネル１０およびアノードパネル２０における外周部から離れた領域での間隔を保持するために、カソードパネル１０とアノードパネル２０とが対向する領域に、スペーサ（図示せず）が配置されている。
【００３０】
このように、電界放出素子２は、カソード電極層１２、ゲート電極層１６、アノード電極層２４を含んで構成した３極構造体により構成されている。なお、電界放出素子２は、上述のように、蛍光体層２２として、２２Ｒ，２２Ｇおよび２２Ｂを用いることで、カラー表示を行うことが可能であるが、本実施の形態では、説明を簡略化するため、特にカラー表示における各色を区別することなく説明する。
【００３１】
ここで、支持基板１１は、絶縁性を有する材料により構成されており、例えば厚さ１．１ｍｍのガラス基板により構成されている。カソード電極層１２は、導電性を有する材料により構成されており、例えば厚さ０．２μｍのクロム（Ｃｒ）により構成されている。抵抗層１３は、所定の抵抗値を有する材料により構成されており、例えば厚さ０．２μｍのＳｉＣＮにより構成されている。
【００３２】
なお、抵抗層１３は、放電電流を安定化させる役割を有する。具体的には、突起部１７Ａへの放電電流が大きくなった場合には、抵抗層１３の抵抗による電圧降下も増大するので、突起部１７Ａに作用する実効電圧を減少させる。一方、突起部１７Ａへの放電電流が小さくなった場合には、抵抗層１３の抵抗による電圧降下も減少するので、突起部１７Ａに作用する実効電圧を増大させる。ただし、突起部１７Ａに流れる放電電流が安定している場合には、抵抗層１３を備える必要はない。
【００３３】
絶縁層１４は、カソード電極層１２およびカソード素子１７と、下地層１５とを絶縁することができる材料により構成されており、例えば厚さｔｉが３μｍ≦ｔｉ≦７μｍの範囲内であるＳｉＯ2 またはＳｉＮなどにより構成されている。ここで、上限を７μｍとしたのは、それを超えると、絶縁層１４の側壁にチャージアップした負の電荷により突起部１７Ａから放出される電子の軌道が曲げられてしまい、好ましくないからである。また、下限を３μｍとしたのは、それより小さくなると、絶縁層１４上の下地層１５と、突起部１７Ａとの距離が近くなり過ぎて、電界放出を正確に制御することが困難となるからである。なお、絶縁層１４には、ゲートホール１９の底部と対向する領域に、後述のゲートホール１９の底部の直径φ１とほぼ同一の直径の孔１４Ａが形成されている。
【００３４】
下地層１５は、ゲート電極層１６と絶縁層１４との密着性を高める性質を有すると共に、導電性を有する材料により構成されており、例えばそれぞれの厚さが３００ÅのＡｕ／Ｔｉ、Ａｕ／Ｃｒ、もしくはＮｉ／Ｔｉ、またはＡｕもしくはＮｉを含んで構成されている。なお、下地層１５には、ゲートホール１９の底部と対向する領域に、後述のゲートホール１９の底部の直径φ１とほぼ同一の直径の孔１５Ａが形成されている。
【００３５】
ゲート電極層１６は、電界めっきまたは無電界めっきに適した導電性を有する材料により構成されており、例えば厚さｔｇが０．１μｍのニッケル（Ｎｉ）により構成されている。なお、ゲート電極層１６には、ゲートホール１９の底部と対向する領域に、後述のゲートホール１９の底部の直径φ１とほぼ同一の直径の開口を有する孔１６Ａが形成されている。
【００３６】
カソード素子１７は、繊維状材料とバインダ材料とを含んだ混合材料により構成されており、例えば厚さ０．３μｍにより構成されている。繊維状材料は、量子トンネル効果によって電子がエネルギー障壁を突き抜けることが容易な材料であればよく、例えば平均長さが１μｍ、平均直径が１ｎｍのカーボンナノチューブ（ＣＮＴ）またはカーボンナノファイバーの粉末により構成されている。また、バインダ材料は、導電性ペーストであれば良く、例えば有機スズおよび有機インジウムなどの熱分解性有機金属、または塩化インジウムなどの金属塩などにより構成されている。また、カソード素子１７の表面に形成された突起部１７Ａは、カソード素子１７の内部から表面に突き出た繊維状材料を含んで構成されている。複数の突起部１７Ａは、カソード素子１７表面のどの場所においても長さ、直径、配向および密度が同一という訳ではなく、ある一定のばらつきを有している。
【００３７】
なお、カソード素子１７には、中央部分に内径φ２が例えば以下の式（１）に示した範囲内の小孔１７Ｂが形成されている。ここで、上限をφ１／２μｍとしたのは、これ以上直径φ２を大きくすると、ゲートホール１９の開口部の直径φ１を大きくしたとしても、突起部１７Ａを形成することができる面積（カソード面積）を広く取ることができなくなるからである。また、下限をφ１／１０μｍとしたのは、これ以上直径φ２を小さくすると、直径φ２が小さすぎて小孔１７Ｂを形成することが困難となるからである。
【００３８】
φ１／１０μｍ≦φ２≦φ１／２μｍ…式（１）
【００３９】
また、カソード素子１７は、図１に示したように、抵抗層１３のうち、ゲートホール１９の底部に相当する部分の表面にのみ形成されているが、抵抗層１３のうち、ゲートホール１９の底部に相当する部分以外の表面にも形成されていてもよい。ただし、この場合には、カソード素子１７の直径がゲートホール１９の底部の直径φ１より大きくなるが、発光に寄与する電子を放出できる領域は、カソード素子１７の表面のうちゲートホール１９の底部で露出している部分だけである。
【００４０】
ゲートホール１９は、１画素に対応する電子放出領域１８内に複数個形成されている。ゲートホール１９の底部の直径φ１は、電子放出領域１８内において、ＤＣエミッションを抑制しつつ、突起部１７Ａが形成される面積を極力広く取ることができる大きさであれば良く、具体的には、φ１−φ２：ｔｇ＋ｔｉが２：１〜３：１の範囲内となるような値にすることが好ましい。ここで、本実施の形態において、φ１の取り得る値は、６．８μｍ（ｔｇ＝０．１μｍ、ｔｉ＝３μｍ）〜４２．６μｍ（ｔｇ＝０．１μｍ、ｔｉ＝７μｍ）となる。なお、下地層１５の厚さは、上述のように、ゲート電極層１６および絶縁層１４の厚さと比べて十分薄いので、上の式において省略されている。
【００４１】
透明基板２１は、透明性・絶縁性を有する材料により構成されており、例えば厚さ２．８ｍｍのガラス基板により構成されている。蛍光体層２２は、例えばＣＲＴの蛍光面の材料として一般的に使用されているＹ2 Ｏ2 Ｓ（赤用）、ＺｎＳ（緑用）、ＺｎＳ（青用）などにより構成されており、ブラックマトリクス２３は、例えば酸化クロムにより構成されている。アノード電極層２４は、透明性・導電性を有する材料により構成されており、例えば厚さ０．２μｍのクロムにより構成されている。
【００４２】
続いて、本実施の形態の電界放出素子２の作用について説明する。
【００４３】
本実施の形態の電界放出素子２では、カソード電極層１２に対して、ゲート電圧Ｖｇと比べて相対的に負の電圧であるカソード電圧Ｖｃがカソード電極駆動部４から印加される。また、ゲート電極層１６に対して、カソード電圧Ｖｃと比べて相対的に正の電圧であるゲート電圧Ｖｇがゲート電極駆動部５から印加される。また、アノード電極層２４に対して、ゲート電圧Ｖｇよりも更に高い正の電圧がアノード電極駆動部６から印加される。
【００４４】
かかる電界放出素子２において、実際に画像の表示を行う場合には、カソード電極層１２にカソード電極駆動部４（第１電極駆動手段）から走査信号としてのカソード電圧Ｖｃ（走査電圧）を入力し、ゲート電極層１６にゲート電極駆動部５（第２電極駆動手段）から映像信号としてのゲート電圧Ｖｇ（画素電圧）を入力する。そして、アノード電極層２４にアノード電極駆動部６（第３電極駆動手段）からアノード電圧Ｖｅ（電子引出電圧）を入力する。なお、上記とは逆に、カソード電極層１２にカソード電極駆動部４（第１電極駆動手段）から映像信号としてのカソード電圧Ｖｃ（画素電圧）を入力し、ゲート電極層１６にゲート電極駆動部５（第２電極駆動手段）から走査信号としてのゲート電圧Ｖｇ（走査電圧）を入力してもよい。
【００４５】
ここで、上記の画素電圧の印加方法は、印加電圧の大きさを変化させて階調表示を行うアナログ駆動であってもよいし、印加電圧の印加時間を変化させて階調表示を行うデジタル駆動であってもよい。
【００４６】
これにより、カソード電極層１２とゲート電極層１６との間に電圧が印加されて、突起部１７Ａの先端部（例えば、ＣＮＴの先端部）に電界が集中する。その結果、量子トンネル効果によって電子がエネルギー障壁を突き抜けて突起部１７Ａの先端部からゲートホール１９の外へと放出される。こうして放出された電子は、アノード電極層２４とゲート電極層１６との間の電位差Ｖｓをその最短距離Ｄで割った平均電界Ｅｓ（＝Ｖｓ／Ｄ）の大きさに応じてアノードパネル２０側に引き付けられて、透明基板２１上の蛍光体層２２（２２Ｒ，２２Ｇ，２２Ｂ）に衝突する。その結果、蛍光体層２２が電子の衝突により励起されて発光する。さらに、この発光位置を画素単位で制御することにより、表示パネル上に所望の画像を表示することができる。
【００４７】
ここで、上記の平均電界Ｅｓは、所望の輝度を得るのに十分なエネルギーを電子に対して与えることができる大きさであることが望ましく、４Ｖ／μｍ〜１０Ｖ／μｍの範囲内であることが望ましいなお、カソード電極層１２とアノード電極層２４との間の電位差から生じる電界は、アノード電極層２４とカソード電極層１２との間の全ての空間において、平均して存在している訳ではなく、ゲートホール１９内において、ゲートホール１９の形状や、ゲート電極層１６とカソード電極層１２との間の電位差などの影響を受けて、弱められている。
【００４８】
ところで、突起部１７Ａの先端部から電子を放出させるには、しきい電界Ｅｔｈを超える電界を突起部１７Ａの先端部に印加することが必要となる。このしきい電界Ｅｔｈは、電子がエネルギー障壁を突き抜けるのに必要な最低限の電界であり、突起部１７Ａの材料や形状などにより変動するものである。しきい電界Ｅｔｈの大きさの一例を示すと、突起部１７Ａが平均長さ１μｍ、平均直径１ｎｍのＣＮＴにより構成されている場合には、おおよそ２Ｖ／μｍである。従って、突起部１７Ａの先端部にしきい電界Ｅｔｈ未満の電界しか生じない電圧を、カソード電極層１２とゲート電極層１６との間に印加した場合には、その先端部から電子が放出されることはほとんど無く、ゆえに蛍光体層２２が発光することもほとんど無い。一方、突起部１７Ａの先端部にしきい電界Ｅｔｈ以上の電界が生じる電圧を、カソード電極層１２とゲート電極層１６との間に印加した場合には、その先端部から電子が放出され、蛍光体層２２が発光する。
【００４９】
ただし、上記の条件は、突起部１７Ａの先端部において、アノード電極層２４による影響がゲート電極層１６による影響と比べて小さい、すなわち、突起部１７Ａの先端部において、カソード電極層１２とアノード電極層２４との間の電位差から生じる電界の大きさがしきい電界Ｅｔｈ未満であることが前提となっている。そのため、アノード電極層２４に印加する電圧を大きくした場合には、しきい電界Ｅｔｈ以上の電界が突起部１７Ａの先端部に及ぶ、電界の染み込みと呼ばれる現象が、画像を表示している場合や非表示にしている場合に関わらず生じてしまう。その結果、ゲート電極層１６の位置から最も遠い、カソード素子１７の中央部において、常時ＤＣエミッションが生じることになり、ゲート電極層１６に通常印加される電圧によって電子の放出を正確に制御することができなくなる。従って、ＤＣエミッションが生じないように、ゲート電極層１６および絶縁層１４の厚さや、ゲートホール１９の形状、アノード電極層２４とカソード電極層１２との間の距離、またはカソード電極層１２，ゲート電極層１６およびアノード電極層２４に印加する電圧などを調整することが必要となる。
【００５０】
上記のように、ＤＣエミッションを抑制することが困難となる他のケースとしては、ゲートホール１９の内壁面の高さＨを変えずに、ゲートホール１９の底部の直径φ１だけを大きくする場合が挙げられる。なぜなら、ゲートホール１９の底部の直径φ１だけを大きくした場合も、上述のように、カソード素子１７の中央部において、アノード電極層２４による影響がゲート電極層１６による影響よりも相対的に大きくなるからである。
【００５１】
そこで、本実施の形態では、アノード電極層２４による影響がゲート電極層１６による影響よりも相対的に大きくなりやすい領域である、カソード素子１７の底部の中央部分に、小孔１７Ｂを設けるようにしている。すなわち、ＤＣエミッションが生じ易い（電界が染み込み易い）カソード素子１７の中央部には、突起部１７Ａを設けないようにしている。
【００５２】
このような構成にすることで、アノード電極層２４に印加する電圧を大きくしたり、カソード素子１７の表面積を大きくすることによって、電界の染み込みが生じたときでも、常時ＤＣエミッションが生じることを抑制することができる。これにより、カソード電極層１２とアノード電極層２４との間の電位差のみに起因した無用な電子放出を抑えることができるので、画像を表示している場合や非表示にしている場合に関わらず消費電力を低減することができる。また、カソード電極層１２とゲート電極層１６との間の電位差から生じる電界によって、言い換えると、ゲート電圧によって、突起部１７Ａからの電子の放出を正確に制御することができる。
【００５３】
その結果、常時ＤＣエミッションが生じることを抑制しつつ、アノード電極層２４に印加する電圧を大きくすることができるので、そのようにした場合には、平均輝度を向上させることができる。また、蛍光体層２２の表面部分だけでなく、その内部にまで電子が到達するようになるので、蛍光体層２２の寿命を向上させることができる。また、隣接する他の色の蛍光体層２２Ｒ，２２Ｇ，２２Ｂへの電子の拡散を抑制してフォーカスを小さくすることができるので、色にじみを抑制することができ、解像度が向上する。
【００５４】
また、常時ＤＣエミッションが生じることを抑制しつつ、カソード面積を拡大することができるので、そのようにした場合には、複数の突起部１７Ａのばらつきによる輝度むらを抑制し、輝度の均一性を向上させることができる。
【００５５】
続いて、本発明の実施形態に係る電界放出素子２の製造方法について説明する。
【００５６】
先ず、図３（Ａ）に示すように、カソードパネル１０のベースとなる支持基板１１上に、例えばスパッタリング法により、例えば厚さ０．２μｍの、クロム（Ｃｒ）からなるカソード電極層１２を形成する。
【００５７】
次に、図３（Ｂ）に示すように、カソード電極層１２の全面に、例えばスパッタリング法により、例えば厚さ０．２μｍのＳｉＣＮからなる抵抗層１３を形成する。
【００５８】
次に、抵抗層１３の上に、カソード素子１７を配置するための処理を行う。具体的には、バインダ材料として、例えば有機スズおよび有機インジウム、または塩化インジウムなどの金属塩を用いるとともに、繊維状材料として、例えば平均直径１ｎｍ、平均長さ１μｍのＣＮＴまたはカーボンナノファイバーの粉末を用い、これらを以下の条件で揮発性溶液（例えば、酢酸ブチル）中に分散させた混合溶液を得る。その際、繊維状材料の分散性を向上させるために分散剤（例えば、ドデチル硫酸ナトリウム）を上記の混合溶液と混合する。また、超音波処理を行って、繊維状材料の分散性をさらに向上させもよい。また、他の添加剤を混ぜることも可能である。
【００５９】
（混合溶液の生成条件の一例）
有機スズおよび有機インジウム：１０〜５０質量％
酢酸ブチル：３０〜８０質量％
ドデチル硫酸ナトリウム：０．１〜５質量％
ＣＮＴ：０．００１〜２０質量％
【００６０】
続いて、図３（Ｃ）に示すように、上記の混合溶液を例えばドライスプレー法、スラリー法またはスクリーン印刷法などにより、抵抗層１３の上に塗布してカソード素子１７を形成する。ここで、ドライスプレー法とは、常温よりも高い温度（例えば、５０℃）の雰囲気中で材料を表面にスプレーする方法であり、これにより、表面にスプレーした材料を瞬時に乾燥させることができる。なお、上述のように、抵抗層１３を形成しない場合には、カソード電極層１２の上に、カソード素子１７を配置するための処理を行えばよい。
【００６１】
その後、カソード素子１７を以下の条件で焼成する。これにより、カソード素子１７は、揮発成分が蒸発してバインダ材料中に繊維状材料が埋め込まれた状態で固体化する。
【００６２】
（焼成条件の一例）
雰囲気：大気中
焼成温度：５００℃
焼成時間：３０分
【００６３】
次いで、図３（Ｄ）に示すように、カソード素子１７をドーナツ状に加工する。具体的には、例えばスピンコート法によって、カソード素子１７の全面に、レジスト材料を塗布してレジスト層（図示せず）を形成する。続いて、このレジスト層をフォトリソグラフィ技術によってパターニングすることにより、抵抗層１３の表面のうち、例えば外径がゲートホール１９の底部の直径φ１と同一の大きさで、内径φ２がφ１／１０μｍ〜φ１／２μｍのドーナツ状の領域以外の上に、エッチングマスクとなるレジストパターンをカソード素子１７の上に形成する。次に、例えばウェットエッチング法により、パターニングされた部分以外のレジスト層を除去する。
【００６４】
続いて、例えば以下の条件に基づくＩＴＯウェットエッチング法により、カソード素子１７のうち、レジストパターンで被覆された部分以外を除去する。これにより、例えば厚さ０．３μｍ、外径がφ１、内径がφ１／１０μｍ〜φ１／２μｍのドーナツ状のカソード素子１７が形成される。その後、レジストパターンを除去する。なお、ウェットエッチング後の表面に、例えばＩＴＯ以外の混合物などが残存する場合には、表面をブラッシングすることが望ましい。
【００６５】
（ＩＴＯウェットエッチング条件の一例）
エッチング液：塩酸、塩化鉄および水の混合液
エッチング時間：３０秒〜１０分
エッチング温度：２３℃〜６０℃
【００６６】
続いて、図３（Ｄ）に示すように、例えばドライエッチング法またはウェットエッチング法などにより、抵抗層１３およびカソード電極層１２を幅Ｗのストライプ状に加工する。
【００６７】
次に、図４（Ａ）に示すように、後述のゲートホール１９の形成時のＲＩＥ（Reactive Ion Etching) ダメージを防止するために、例えばリフトオフ法により、例えば厚さ０．３μｍのＭｇＯからなる保護膜Ｐをカソード素子１７を覆うように形成する。
【００６８】
続いて、保護膜Ｐおよび抵抗層１３のうち、露出している部分の上に、例えばＴＥＯＳ（テトラエトキシシラン）を原料ガスとするＣＶＤ法により、例えば厚さｔｉ（３μｍ≦ｔｉ≦７μｍ）のＳｉＯ2 からなる絶縁層１４を形成する。さらに、その絶縁層１４の上に、例えばスパッタリング法または蒸着法などにより、例えばそれぞれの厚さが３００ÅのＡｕ／Ｔｉ、Ａｕ／Ｃｒ、もしくはＮｉ／Ｔｉ、またはＡｕもしくはＮｉを積層してなる下地層１５を形成する。
【００６９】
次に、ゲート電極層１６を形成する。具体的には、例えばスピンコート法によって、下地層１５の全面に、レジスト材料を塗布してレジスト層Ｒを形成する。続いて、このレジスト層Ｒをフォトリソグラフィ技術によってパターニングすることにより、図４（Ｂ）に示すように、下地層１５の表面のうち、カソード素子１７および小孔１７Ｂと対向する領域の上に、めっきのマスクとなるレジストパターンを形成する。次に、例えばウェットエッチング法により、パターニングされた部分以外のレジスト層Ｒを除去する。これにより、下地層１５の表面のうち、カソード素子１７と対向する領域以外の領域だけが露出することになる。
【００７０】
続いて、例えば無電界めっき法により、下地層１５の表面のうち、カソード素子１７と対向する領域以外の領域に、ニッケル（Ｎｉ）を成長させる。その後、レジストパターンを除去することにより、図５（Ａ）に示すように、直径φ１の孔１６Ａを有する、厚さ０．１μｍ＋αμｍのゲート電極層１６が形成される。
【００７１】
ここで、上記のαは、後述の下地層１５および絶縁層１４をエッチングする際に、ゲート電極層１６をマスクとして用いるので、エッチングにより削られる分をあらかじめ見込んだものである。ただし、本実施の形態では、無電界めっきによりＮｉからゲート電極層１６を形成して、電界めっきなどで成膜した場合と比べて硬度をより高くしてあるので、αの値は大きくても０．４μｍ程度である。また、本実施の形態では、無電界めっき法を用いてゲート電極層１６を精度良く形成することができるので、ＤＣエミッションを正確に制御することが可能となる。
【００７２】
なお、無電界めっきを行うにあたって、めっき対象の表面を洗浄する前処理を行うと共に、無電界めっきの種となる膜を電界めっきにより成膜しておく。また、無電界めっきの種となる膜の膜厚は、なるべく薄いことが好ましく、例えば１００Å〜７００Åの厚さが好ましい。これにより、後述のゲートホール１９を形成する工程に要する時間を短縮することができる。このように、無電界めっき法を用いた場合には、スクリーン印刷法を用いた場合と比べて、ゲート電極層１６の層厚を精度良く形成することができる。めっき終了後、レジストパターンを除去する。ただし、ゲート電極層１６の層厚を精度良く形成する必要がない場合には、ゲート電極層１６を電解めっきにより形成しても構わない。
【００７３】
次に、図５（Ｂ）に示すように、ゲート電極層１６をエッチングマスクとして、例えばＲＩＥ法により、下地層１５および絶縁層１４をエッチングしてゲートホール１９を完成させる。このように、ゲート電極層１６をエッチングマスクとすることにより、下地層１５および絶縁層１４を連続的にエッチングすることができる。その結果、ゲート電極層１６に形成された孔１６Ｂ、下地層１５に形成された孔１５Ａおよび絶縁層１４に形成された孔１４Ａの位置が、Ｚ軸方向から見てずれることがなく、ゲートホール１９を精度良く加工することができる。また、各層ごとにレジストマスクを形成する必要がないので、ゲートホール１９の製造工程を容易化、短縮化することができる。
【００７４】
続いて、保護膜Ｐをエッチングして、カソード素子１７の表面を露出させたのち、例えば以下の条件に基づくＩＴＯウエットエッチング法により、カソード素子１７のバインダ材料の一部を除去する。このようにして、カソード素子１７の繊維状材料の一部を露出させる。
【００７５】
（ＩＴＯウェットエッチング条件の一例）
エッチング液：ＩＴＯ−０６Ｎ（関東化学製）
エッチング時間：５秒〜６０秒
エッチング温度：１０℃〜６０℃
【００７６】
その後、図６に示すように、カソード素子１７の表面で各々の繊維状材料が一様にほぼ垂直に起立するように、繊維状材料の配向処理（アクティベーション）を行う。具体的には、図示しない粘着性の部材をゲート電極層１６の上から貼り付けた後、粘着性の部材を引き剥がすことにより、支持基板１１に対して繊維状材料を、支持基板１１の面方向に対してほぼ垂直な方向（Ｚ軸方向）に配向させる。これにより、カソード素子１７の表面で電界放出により電子を放出する突起部１７Ａの本数をより多く確保することができるため、電子放出特性に優れた電子放出素子を提供することが可能となる。
【００７７】
なお、粘着性の部材として粘着テープを用いた場合には、上述のように、ゲート電極１５の厚さｔｇを１μｍ≦ｔｇ≦２０μｍ−ｔｉの範囲内とするのが望ましい。また、粘着性の部材を用いる代わりに、カソード電極層１２に電圧を印加することにより、カソード電極層１２と繊維状材料を同じ極性で帯電させ、これに伴う反発力により各々の繊維状材料を互いに分離した状態で垂直に配向させることも可能である。
【００７８】
このとき、所望の領域以外に突起部１７Ａが存在する場合は、その不要な部分を、以下のいずれかの条件でエッチングして除去する。このようにして、電界放出素子２が製造される。
【００７９】
（酸素プラズマエッチングの条件の一例）
装置：ＲＩＥ（Reactive Ion Etching) 装置
導入ガス：酸素（Ｏ2 ）を含むガス
プラズマ励起パワー：５００Ｗ
バイアスパワー：０〜１５０Ｗ
エッチング時間：１０秒以上
【００８０】
（酸化溶液エッチングの条件の一例）
溶液：ＫＭｎＯ４
エッチング温度：２０℃〜８０℃
エッチング時間：１０秒〜２０分
【００８１】
［第１の変形例］
本実施の形態では、例えば厚さが０．１μｍのゲート電極層１６を用いていたが、本発明はこれに限定されるものではなく、図７に示すように、例えば厚さｔｇが０．５μｍ≦ｔｇ≦４０μｍ−ｔｉの範囲内のゲート電極層１６を用いてもよい。
【００８２】
ここで、上限を４０μｍ−ｔｉとしたのは、このスケールを超えると、ゲートホール１９の開口で生じるレンズ効果により、突起部１７Ａから放出された電子の軌跡が過剰に曲げられて、許容できるフォーカス径を超えてしまうからである。下限を０．５μｍとしたのは、このような厚さであっても本発明の効果を奏することが可能だからである。また、ゲート電極１５の厚さｔｇは、１μｍ≦ｔｇ≦２０μｍ−ｔｉの範囲内であることが好ましい。上述のように、本実施の形態における電界放出素子２の製造過程で粘着テープによるアクティベーションを適切に行うためには、絶縁層１４の厚さｔｉとゲート電極層１６の厚さｔｇの合計を２０μｍ以下にする必要があるからある。また、下限を１μｍとしたのは、このような厚さであっても本発明の効果を十分に奏することが可能だからである。  
【００８３】
ここで、上の式に数値を代入すると、ゲート電極１５の厚さｔｇを、０．５μｍ≦ｔｇ≦４０μｍ−ｔｉの範囲内とした場合には、ゲートホール１９の開口の直径φ１は、６μｍ（ｔｇ＝０．５μｍ、ｔｉ＝３μｍ）≦φ１≦１２０μｍ（ｔｇ＝３３μｍ、ｔｉ＝７μｍ）の範囲内であることが好ましい。また、ゲート電極１５の厚さｔｇを、１μｍ≦ｔｇ≦２０μｍ−ｔｉの範囲内とした場合には、８μｍ（ｔｇ＝１μｍ、ｔｉ＝３μｍ）≦ｔｇ≦８１μｍ（ｔｇ＝２０μｍ、ｔｉ＝７μｍ）の範囲内であることが好ましい。なお、下地層１５の厚さは、上述のように、ゲート電極層１６および絶縁層１４の厚さと比べて十分薄いので、上の式において省略されている。
【００８４】
以下に、本変形例における厚膜のゲート電極層１６を形成する際に用いられる電界めっきおよび無電界めっきの条件を例示する。
【００８５】
（電界めっきの条件の一例）
めっき液：メルッテックス社製メルプレート８０２
印加電流：１００ｍＡ
成膜時間：３０秒
成膜温度：６０℃
（無電界めっきの条件の一例）
めっき液：メルッテックス社製メルプレート８０２
めっき時間：１０分〜１３０分
めっき温度：６０℃
【００８６】
このように、ゲート電極層１６の厚さを厚膜にして、ゲートホール１９のアスペクト比Ａを大きくすることで、アノード電極層２４に印加された電圧により生じる電界の大きさが、突起部１７Ａの先端部だけでなくカソード素子１７の中央部分においてもしきい電界Ｅｔｈを下回るようにすることができる。すなわち、電界の染み込みを抑制することができる。
【００８７】
このような構成にすることで、アノード電極層２４に印加する電圧を大きくしたり、カソード素子１７の表面積を大きくした場合であっても、ＤＣエミッションが生じることをさらに抑制することができる。これにより、カソード電極層１２とアノード電極層２４との間の電位差のみに起因した無用な電子放出をさらに抑えることができるので、画像を表示している場合や非表示にしている場合に関わらず消費電力をさらに低減することができる。また、カソード電極層１２とゲート電極層１６との間の電位差から生じる電界によって、突起部１７Ａからの電子の放出をより正確に制御することができる。
【００８８】
その結果、常時ＤＣエミッションが生じることをさらに抑制しつつ、アノード電極層２４に印加する電圧をさらに大きくすることができるので、そのようにした場合には、平均輝度をさらに向上させることができる。また、蛍光体層２２の表面部分だけでなく、その内部にまで電子が到達するようになるので、蛍光体層２２の寿命をさらに向上させることができる。また、隣接する他の色の蛍光体層２２Ｒ，２２Ｇ，２２Ｂへの電子の拡散をさらに抑制してフォーカスをより小さくすることができるので、色にじみをさらに抑制することができ、解像度がさらに向上する。
【００８９】
また、常時ＤＣエミッションが生じることをさらに抑制しつつ、カソード面積をさらに拡大することができるので、そのようにした場合には、複数の突起部１７Ａのばらつきによる輝度むらをさらに抑制し、輝度の均一性をさらに向上させることができる。
【００９０】
［第２の変形例］
本実施の形態では、カソード素子１７と対向する領域に孔１６Ａを有する平板状の形状からなるゲート電極層１６を用いていたが、本発明はこれに限定されるものではなく、図８に示すように、中心部分に孔１６Ａが設けられたドーナツ状の形状からなるゲート電極層１６を用いてもよい。
【００９１】
そこで、ゲート電極層１６をドーナツ状に加工する方法について説明する。具体的には、例えばスピンコート法によって、下地層１５Ａの全面に、レジスト材料を塗布してレジスト層Ｒを形成する。続いて、このレジスト層Ｒをフォトリソグラフィ技術によってパターニングすることにより、図９（Ａ）に示すように、下地層１５Ａの表面のうち、例えば幅が２５μｍで、ゲートホール１９の底部の直径φ１と同一の大きさの内径を有するドーナツ状の領域以外の上に、めっきのマスクとなるレジストパターンを露光とウエット現像法により形成する。これにより、下地層１５Ａの表面のうち、幅が２５μｍ、ゲートホール１９の底部の直径φ１と同一の大きさの内径を有するドーナツ状の領域だけが露出することになる。
【００９２】
続いて、例えば以下の条件に基づく無電界めっき法により、下地層１５Ａの表面のうち上記のドーナツ状の領域に、ニッケル（Ｎｉ）を成長させる。その後、レジストパターンを除去することにより、図９（Ｂ）に示すように、例えば厚さがｔｇ＋α、幅が２５μｍで、内径φ１がφ１−φ２：ｔｇ＋ｔｉが２：１〜３：１の範囲内となるような値、すなわち、２（ｔｇ＋ｔｉ）＋φ２≦φ１≦３（ｔｇ＋ｔｉ）＋φ２の範囲内のドーナツ状のゲート電極層１６が形成される。
【００９３】
次に、ゲートホール１９を形成する。具体的には、図１０（Ａ）に示すように、下地層１５Ａのうちゲート電極層１６の孔１６Ａの底部で露出している部分を除いた部分、およびゲート電極層１６の上面にレジスト層Ｒを形成する。続いて、レジスト層Ｒをエッチングマスクとして、例えばＲＩＥ法により、下地層１５および絶縁層１４をエッチングしたのち、レジスト層Ｒを除去する。このようにして、図１０（Ｂ）に示すように、ゲートホール１９を完成させる。ここで、上記の本実施の形態のように、セルフアライン技術を用いてゲートホール１９を精度良く加工できるように、図１０（Ａ）に示すように、ゲート電極層１６の上面のうち孔１６Ａの外周部にレジスト層Ｒを形成しないことが好ましい。  
【００９４】
このように、本変形例では、ゲート電極層１６をドーナツ状にしているので、下地層１５の全面にゲート電極層１６を形成する必要がない。その結果、厚膜のゲート電極層１６を下地層１５の全面に形成した場合のような、応力による３極構造体の破壊が生じる虞はない。また、上記の第１の変形例のような厚膜のゲート電極層１６を用いる場合であっても、応力による３極構造体の破壊が生じる虞はない。
【００９５】
［第３の変形例］
上記の第１の変形例では、ゲート電極層１６を厚膜にし、一方、上記の第２の変形例では、ゲート電極層１６をドーナツ状の形状としたが、図１１，図１２に示すように、これらを組み合わせてもよい。これらを組み合わせた場合には、双方の効果を同時に有することができ、より好ましいからである。
【実施例】
【００９６】
次に、第３の変形例に係る電界放出素子２を用いた画像表示装置１の実施例について説明する。なお、本実施例は、第３の変形例と同様の構造を有するので、以下では、第３の変形例と共通する構成、作用、製法および効果については適宜省略する。
【００９７】
本実施例では、カソードパネル１０のベースとなる支持基板１１は厚さ１．１ｍｍのガラス基板、カソード電極層１２は厚さ０．２μｍ、ストライプ幅８６．５μｍ、スペース８０．５μｍのクロム、抵抗層１３は厚さ０．２μｍ、ストライプ幅８６．５μｍ、スペース８０．５μｍのＳｉＣＮ、絶縁層１４は厚さ７μｍのＳｉＯ2 、ゲート電極層１６は厚さ１３μｍのＮｉにより構成されている。抵抗層１２、絶縁層１３およびゲート電極層１６には、直径φ１が６０μｍのゲートホール１９が６個形成されている。ゲート電極層１６は、さらに開口部１８Ａの外周部を取り囲む、幅２５μｍのドーナツ状の形状に形成されている。
【００９８】
ゲートホール１９の底部にあるカソード素子１７は厚さ０．３μｍ、直径６０μｍのＣＮＴと、ＩＴＯの混合材料により構成されており、カソード素子１７の中央部には、内径２０μｍの小孔１７Ｂが設けられており、カソード素子１７の表面には、ＣＮＴからなる突起部１７Ａがほぼ垂直に配向されている。このとき、突起部１７Ａが形成されている領域の面積（カソード面積）は１画素あたり６０３１９μｍ2 である。
【００９９】
また、アノードパネル２０のベースとなる透明基板２１は厚さ２．８ｍｍのガラス基板、蛍光体層２２は厚さ１０μｍのＹ2 Ｏ2 Ｓ（赤用）、ＺｎＳ（緑用）およびＺｎＳ（青用）、ブラックマトリクス２３は厚さ０．２μｍの酸化クロム、アノード電極層２４は厚さ０．２μｍのクロムにより構成されている。アノード電極層２４とカソード素子１７との距離は１．０ｍｍである。
【０１００】
一方、比較例では、抵抗層、絶縁層およびゲート電極層には、直径が２０μｍのゲートホール１９が４１個形成されている。また、カソード素子には小孔は無く、その全面にヒゲ状の突起部が形成されている。従って、このときのカソード面積は、１画素あたり５１５２２μｍ2 である。すなわち、本実施例は、変形例と比べて約１．１７倍のカソード面積を有する。
【０１０１】
さて、上記の構成の比較例において、アノード電極層２４へ６．６ｋＶの電圧を印加し、ゲート電極層１６へ４２Ｖの電圧を印加し、カソード素子１７へ０Ｖの電圧を印加した場合には、常時ＤＣエミッションが生じてしまう。なお、このときの平均電界の大きさは６．６Ｖ／μｍである。
【０１０２】
一方、上記の構成の実施例において、アノード電極層２４へ９ｋＶの電圧を印加し、ゲート電極層１６へ４９Ｖの電圧を印加し、カソード素子１７へ０Ｖの電圧を印加した場合には、ＤＣエミッションはほとんど生じない。なお、このときの平均電界の大きさは、上記の変形例の場合よりも大きい、９Ｖ／μｍである。
【０１０３】
以上の結果から、平均電界を上記のように大きくすると共に、ゲートホール径を広げた場合であっても、ゲート電極層１６を厚膜にすると共に、カソード素子１７の中央部に小孔１７Ｂを設けることにより、ＤＣエミッションを効果的に抑制することができることが分かる。
【０１０４】
なお、ゲートホール径を上記の実施例のようにあまり大きくしない場合には、カソード素子１７の中央部に小孔１７Ｂを設けなくても、ゲート電極層１６の厚さを厚膜にするだけで、ＤＣエミッションを抑制することもできる。しかしながら、ＤＣエミッションを生じやすい領域に突起部１７Ａを設けている場合には、多少なりともＤＣエミッションが生じてしまうので、確実にＤＣエミッションをなくしたい場合には、本実施例のように、そのような領域にある突起部１７Ａをなくすことが好ましい。
【図面の簡単な説明】
【０１０５】
【図１】本発明の一実施の形態に係る画像表示装置の概略構成図である。
【図２】本発明の一実施の形態に係る画像表示素子の斜視図である。
【図３】図２の画像表示素子の製造工程における断面図である。
【図４】図３に続く工程を説明するための断面図である。
【図５】図４に続く工程を説明するための断面図である。
【図６】図５に続く工程を説明するための断面図である。
【図７】本発明の一実施の形態の第１の変形例に係る画像表示装置の概略構成図である。
【図８】図７の画像表示装置の製造工程における断面図である。
【図９】図８に続く工程を説明するための断面図である。
【図１０】本発明の一実施の形態の第２の変形例に係る画像表示装置の概略構成図である。
【図１１】本発明の一実施の形態の第３の変形例に係る画像表示装置の概略構成図である。
【図１２】本発明の一実施の形態の第３の変形例に係る画像表示素子の斜視図である。
【符号の説明】
【０１０６】
１…画像表示装置、２…電界放出素子、３…表示素子駆動部、４…カソード電極駆動部、５…ゲート電極駆動部、６…アノード電極駆動部、１０…カソードパネル、１１…支持基板、１２…カソード電極層、１３…抵抗層、１４…絶縁層、１４Ａ，１５Ａ，１６Ａ…孔、１５…下地層、１６…ゲート電極層、１７…カソード素子、１７Ａ…突起部、１７Ｂ…小孔、１８…電子放出領域、１９…ゲートホール、２０…アノードパネル、２１…透明基板、２２…蛍光体層、２２Ｂ…Ｂ（青）用蛍光体層、２２Ｇ…Ｇ（緑）用蛍光体層、２２Ｒ…Ｒ（赤）用蛍光体層、２３…ブラックマトリクス、２４…アノード電極層、３０…枠体、Ａ…アスペクト比、ｅ…電子、Ｅｔｈ…しきい電界、Ｈ…ゲートホールの内壁面の高さ、Ｌ…発光、Ｐ…保護膜、Ｒ…レジスト層、ｔｇ…ゲート電極層の厚さ、ｔｉ…絶縁層の厚さ、Ｗ…ストライプ幅、φ１…カソード素子の外径（ゲート電極層の内径）、φ  ２…カソード素子の内径
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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