(57)【要約】【課題】製造工程に新たな専用工程の追加を伴うことなく、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることのできる半導体装置およびその製造方法を提供する。【解決手段】チャネルとなる不純物領域、すなわちチャネル領域Ｐ１１についてはこれを、ゲート電極１４の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、ドレインとなる不純物領域、すなわちドレイン領域Ｎ１２についてはこれを、配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布をもつものとする。さらに、チャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を設け、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成する。【選択図】        図４
2006134947.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置において、
前記チャネルとなる不純物領域は、前記ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布を有し、前記ドレインとなる不純物領域は、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつ
ことを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にはＬＯＣＯＳ酸化膜が形成されてなり、前記ドレインとなる不純物領域として、前記チャネルとなる不純物領域に隣接して前記ＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域を備える
請求項１に記載の半導体装置。
【請求項３】
前記チャネルとなる不純物領域は前記ソースとなる不純物領域を囲繞するかたちで形成されてなり、前記ドレインとなる不純物領域は、前記配線とのコンタクト部分として所定の濃度をもって前記半導体基板の表面に形成された第１の不純物領域と、該第１の不純物領域よりも低い濃度をもって同第１の不純物領域を囲繞するかたちで形成された第２の不純物領域とを有して構成される
請求項１または２に記載の半導体装置。
【請求項４】
前記ソースとなる不純物領域と前記ドレインとなる不純物領域とが前記半導体基板の所定の領域に交互に形成されるとともに、それら交互に形成された不純物領域の間にはそれぞれ前記チャネルとなる不純物領域が形成されてなり、それらチャネルとなる不純物領域の上には、それぞれ前記ゲート絶縁膜を介して前記ゲート電極が配設されてなる
請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ソースとなる不純物領域と前記ドレインとなる不純物領域とは、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されてなる
請求項４に記載の半導体装置。
【請求項６】
前記ソースとなる不純物領域と前記ドレインとなる不純物領域とは、それぞれストライプ形状の平面構造を有して交互に並設されてなる
請求項４に記載の半導体装置。
【請求項７】
前記各不純物領域が交互に形成される半導体基板の所定の領域は格子状に区画され、それら格子状に区画された各領域には、ソースを形成するための領域であるソースセルとドレインを形成するための領域であるドレインセルとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられてなる
請求項４に記載の半導体装置。
【請求項８】
半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置を製造する方法であって、
前記チャネルとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同チャネルとなる不純物領域の濃度分布が前記ゲート電極の直下にあたる部分の濃度が選択的に高められた濃度分布となるように設定するとともに、前記ドレインとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同ドレインとなる不純物領域の濃度分布がその全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布となるように設定する
ことを特徴とする半導体装置。
【請求項９】
前記チャネルとなる不純物領域を形成する際の熱拡散処理と前記ドレインとなる不純物領域を形成する際の熱拡散処理とによってそれら不純物領域を横方向に拡散させた後、前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にＬＯＣＯＳ酸化膜を形成することによって、前記ドレインとなる不純物領域を、前記チャネルとなる不純物領域に隣接して前記形成したＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域とする
請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、詳しくは、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等として採用して好適な、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有して構成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体装置としては、例えば図９に例示するような半導体装置がある。以下、同図９を参照して、この半導体装置の概要について説明する。
同図９に示すように、この半導体装置は、基本的に、例えばＰ型のシリコンからなる半導体層（Ｐ−Ｓｕｂ）２１に対し適宜の導電型不純物が添加されるかたちで形成された各不純物領域、すなわちＮ型のソース領域Ｎ２１およびドレイン領域Ｎ２２、並びに半導体層２１よりも高濃度なＰ型のチャネル領域Ｐ２１を有して構成されている。ここで、ドレイン領域Ｎ２２は、所定の濃度をもって基板表面に形成されたＮ型のドレイン層Ｎ２２ｂと、該ドレイン層Ｎ２２ｂよりも低い濃度をもって同ドレイン層Ｎ２２ｂを囲繞するかたちで形成されたＮ型のドリフト層Ｎ２２ａとを有して構成されている。また、上記チャネル領域Ｐ２１は、上記ソース領域Ｎ２１を囲繞するかたちで形成されている。そして通常、上記ソース領域Ｎ２１の不純物濃度は、上記ドレイン層Ｎ２２ｂと同程度の濃度に設定される。
【０００３】
また、基板表面のチャネル領域Ｐ２１の近傍には、同チャネル領域Ｐ２１と上記ドレイン領域Ｎ２２とを互いに素子分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）２２が配設されている。そして、同チャネル領域Ｐ２１の上には、例えば酸化シリコンからなるゲート絶縁膜２３を介して、また上記ＬＯＣＯＳ酸化膜２２の上に一部を重畳されるかたちで例えば多結晶シリコンからなるゲート電極２４が配設されている。なお、ここでは図示を割愛しているが、このゲート電極２４は通常、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等からなる絶縁膜に覆われてその周囲と絶縁され、その絶縁膜に形成されたコンタクトホールを介してそれら各領域が適宜の配線と電気的に接続される。また、上記ソース領域Ｎ２１とドレイン領域Ｎ２２の上にも、絶縁膜（層間絶縁膜）が形成され、その絶縁膜に形成されたコンタクトホールを介して適宜の配線と電気的に接続される。このとき、ドレイン領域Ｎ２２については、上記ドレイン層Ｎ２２ｂが配線とのコンタクト部分となる。
【０００４】
そして、この半導体装置においては、上記ゲート電極２４へ印加される駆動電圧に基づき、上記ソース領域Ｎ２１とドレイン領域Ｎ２２（より正確にはドレイン層Ｎ２２ｂ）との間に流れる電流量を調節することとなる。
【０００５】
また従来、この種の半導体装置としては、他にも、例えば特許文献１に記載のように、ＬＯＣＯＳ酸化膜の下方にさらに拡散層を設けるようにした半導体装置などが提案されている。
【特許文献１】特開平１１−８３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、図９に例示した上記半導体装置によれば、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等として採用して、ゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節することは確かに可能である。
【０００７】
しかしながら、こうした半導体装置においては一般に、駆動電圧がゲート電極へ印加されているとき（駆動時）の電流経路の抵抗（オン抵抗）と、外部からサージ等により印加される過電圧に対する耐圧（降伏電圧）とが、トレードオフの関係（相反関係）にあり、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることは極めて困難な実情にある。例えば、上記各不純物領域（ソース・ドレイン・チャネル）の濃度を高く（濃く）すると、すなわちこれら不純物領域を低抵抗化すると、オン抵抗についてはこれが低減するものの、これに伴い、降伏電圧（耐圧）についてもこれが低下してしまうこととなる。また逆に、それら各不純物領域の濃度を低く（薄く）すると、すなわちそれら不純物領域を高抵抗化すると、降伏電圧（耐圧）についてはこれが高められるものの、これに伴い、オン抵抗についてもこれが上昇してしまうこととなる。
【０００８】
そこで、上記特許文献１では、ＬＯＣＯＳ酸化膜の下方にさらに拡散層を設けてその拡散層と上記ドレイン領域とのオーバーラップ領域を極小となるようにすることで、こうしたオン抵抗と降伏電圧との相反関係を打破してオン抵抗を低く維持しながら降伏電圧（耐圧）を高めるようにしている。しかし、この半導体装置では、新たに拡散層を形成することになるため、製造工程にそれ専用の工程の追加が避けられないものとなっている。
【０００９】
この発明は、こうした実情に鑑みてなされたものであり、製造工程に新たな専用工程の追加を伴うことなく、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることのできる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置として、前記チャネルとなる不純物領域についてはこれを、前記ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、前記ドレインとなる不純物領域についてはこれを、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつものとする。
【００１１】
ところで従来は、半導体装置を構成する各不純物領域の濃度分布、例えばチャネルとなる不純物領域（例えば図９のチャネル領域Ｐ２１）やドレインとなる不純物領域（例えば図９のドレイン領域Ｎ２２）等の濃度分布については何ら考慮されていなかった。この点、発明者は、それら不純物領域の濃度分布と半導体装置の各種性能との関係を種々の実験等を通じて明らかにしてこの発明に至った。すなわち、これら不純物領域は、通常、基板表面から導電型不純物が添加されることにより形成されるため、基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布となる。それ故、外部からサージ等により過電圧が印加されたときには、ドレインとなる不純物領域の表面近傍に電流が集中してそこが降伏（ブレイクダウン）することとなり、これが降伏電圧（耐圧）を低下させる原因となっていた。そこで、ドレインとなる不純物領域についてはこれを、例えば活性化（ドライブイン）のための熱処理として長時間の熱処理を施すことにより、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつものとする。これにより、過電圧印加時の電流の集中は緩和され、ひいては高い降伏電圧（耐圧）が確保されることとなる。また、チャネルとなる不純物領域についてはこれを、例えば活性化（ドライブイン）のための熱処理として短時間の熱処理を施すことにより、ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布を、すなわち例えば基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるといった濃度分布をもつものとする。これにより、ゲート電極の直下にあたる部分に十分なキャリア密度が確保されることとなり、また駆動電圧がゲート電極へ印加されているとき（駆動時）には基板表面に電流経路が好適に形成されることとなって、オン抵抗が低く維持されることとなる。
【００１２】
このように、上記構造によれば、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることができるようになる。しかも、上記構造を実現する上では、上述のように、例えば各不純物領域の活性化（ドライブイン）のための熱処理の温度や時間を適宜に設定することで足りる。すなわち、上記構造は、製造工程に新たな専用工程の追加を伴うことなく実現することができる。
【００１３】
またこの場合、請求項２に記載の発明によるように、前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にＬＯＣＯＳ酸化膜を設け、前記ドレインとなる不純物領域として、前記チャネルとなる不純物領域に隣接して前記ＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域を形成した構造とすることが有効である。
【００１４】
こうした構造によれば、当該半導体装置の駆動時には、上記不純物領域に電流が導かれ、上記ＬＯＣＯＳ酸化膜のチャネル側端辺に選択的に狭い電流経路が形成されることになる。これにより、基板表面に電流経路が好適に形成されることとなり、ひいては上述したオン抵抗の低減も好適に図られるようになる。しかも、上記ＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路が形成されることによって、同ＬＯＣＯＳ酸化膜のバーズビーク部分が実質的なゲート酸化膜となって駆動電圧（反転層が形成されるしきい値電圧）を上昇させてしまうようなことも好適に防止、もしくは抑制されるようになる。
【００１５】
また、上記請求項１または２に記載の半導体装置は、例えば請求項３に記載のように、前記チャネルとなる不純物領域が前記ソースとなる不純物領域を囲繞するかたちで形成され、前記ドレインとなる不純物領域が、前記配線とのコンタクト部分として所定の濃度をもって前記半導体基板の表面に形成された第１の不純物領域と、該第１の不純物領域よりも低い濃度をもって同第１の不純物領域を囲繞するかたちで形成された第２の不純物領域とを有して構成される構造として特に有効である。
【００１６】
こうした構造によれば、ソース・ドレイン間の降伏電圧（耐圧）が、より正確には前記ソースとなる不純物領域と上記第１の不純物領域との間の降伏電圧（耐圧）が、上記第２の不純物領域により高められることとなる。このため、オン抵抗を低く維持しながら降伏電圧（耐圧）を高める上では、こうした構造が特に有効である。
【００１７】
また、上記請求項１〜３のいずれか一項に記載の発明は、例えば請求項４に記載のように、前記ソースとなる不純物領域と前記ドレインとなる不純物領域とが前記半導体基板の所定の領域に交互に形成されるとともに、それら交互に形成された不純物領域の間にはそれぞれ前記チャネルとなる不純物領域が形成され、それらチャネルとなる不純物領域の上に、それぞれ前記ゲート絶縁膜を介して前記ゲート電極を配設した半導体装置に適用して特に有効である。
【００１８】
こうした半導体装置は、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等のパワー素子に採用して好適である。そして、前述したオン抵抗と降伏電圧（耐圧）との両立は特にパワー素子で求められているため、上記請求項１〜３のいずれか一項に記載の発明はこうした半導体装置に適用して特に有効である。
【００１９】
またこの場合は、例えば請求項５に記載のように、
・前記ソースとなる不純物領域と前記ドレインとなる不純物領域とについてこれらを、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されるようにした構造。
あるいは請求項６に記載の発明によるように、
・前記ソースとなる不純物領域と前記ドレインとなる不純物領域とについてこれらを、それぞれストライプ形状の平面構造を有して交互に並設されるようにした構造。
あるいは請求項７に記載の発明によるように、
・前記各不純物領域の交互に形成される半導体基板の所定の領域が格子状に区画され、それら格子状に区画された各領域に、ソースを形成するための領域であるソースセルとドレインを形成するための領域であるドレインセルとを、当該格子の縦列および横列についてそれぞれ交互に割り当てた構造。
等々の構造が、高性能なパワー素子を実現する上で特に有効である。
【００２０】
そして、上記半導体装置を製造する方法としては、請求項８に記載の発明によるように、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有し、そのチャネルとなる不純物領域の上にゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間に流れる電流量を調節する半導体装置を製造する方法として、前記チャネルとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同チャネルとなる不純物領域の濃度分布が前記ゲート電極の直下にあたる部分の濃度が選択的に高められた濃度分布となるように設定するとともに、前記ドレインとなる不純物領域を形成する際の熱拡散処理の温度および時間を、同ドレインとなる不純物領域の濃度分布がその全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布となるように設定する方法が有効である。こうした製造方法を採用することで、前記チャネルとなる不純物領域や前記ドレインとなる不純物領域の上記濃度分布が好適に実現されるようになる。
【００２１】
またこの場合、請求項９に記載の発明によるように、前記チャネルとなる不純物領域を形成する際の熱拡散処理と前記ドレインとなる不純物領域を形成する際の熱拡散処理とによってそれら不純物領域を横方向に拡散させた後、前記半導体基板の表面の前記チャネルとなる不純物領域の近傍にＬＯＣＯＳ酸化膜を形成することによって、前記ドレインとなる不純物領域を、前記チャネルとなる不純物領域に隣接して前記形成したＬＯＣＯＳ酸化膜のチャネル側端辺に電流経路を形成するような不純物領域とすることで、上記請求項２に記載の構造もより容易に且つ好適に実現されることとなる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明に係る半導体装置およびその製造方法についてその一実施の形態を示す。
この実施の形態に係る半導体装置も、先の図９に例示した半導体装置と同様、半導体基板の表面のソースとなる不純物領域とドレインとなる不純物領域との間にチャネルとなる不純物領域を有して構成されるものである。そして、この半導体装置においても、ゲート電極へ印加される駆動電圧に基づいてソース・ドレイン間の電流量が調節される。まず、図１に、この実施の形態に係る半導体装置を適用した回路の一例を示す。
【００２３】
同図１に示されるように、この回路は、基本的に、この実施の形態に係る半導体装置、すなわちパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）１００と、ツェナーダイオードＺＤとを有して構成されている。ここで、トランジスタ１００は、そのソース端子が接地されており、ゲート端子とドレイン端子との間に上記ツェナーダイオードＺＤが配設されることにより、外部からのサージ等による過電圧に対する耐性が高められている。
【００２４】
図２および図３は、この実施の形態に係る半導体装置、すなわち上記トランジスタ１００について、その平面構造を模式的に示す平面図である。なお、図２はこの半導体装置の全体的な平面構造を模式的に示す平面図、図３は図２中に二点鎖線で示される領域Ａを拡大して示す平面図である。
【００２５】
同図２および図３に示すように、この半導体装置は、素子領域としての内部領域ＥＡおよび外周領域ＴＡを有し、同素子領域の周囲には、適宜の絶縁膜が埋設されたトレンチＴＮが形成されている。そして、同トレンチＴＮにより当該半導体装置が周囲の他の素子と素子分離されている。
【００２６】
またここで、上記素子領域は格子状に区画され、内部領域ＥＡ内においてはそれら格子状に区画された各領域に、ソースを形成するための領域であるソースセルＳＣとドレインを形成するための領域であるドレインセルＤＣとが当該格子の縦列および横列についてそれぞれ交互に割り当てられている。また、同素子領域の外周部、すなわち上記外周領域ＴＡには、それぞれドレインセルＤＣが割り当てられている。すなわち、この素子領域の外周はドレインセルＤＣによって終端されている。
【００２７】
次に、図４に、この実施の形態に係る半導体装置の断面構造を模式的に示す。なお、この図４は図３のＢ−Ｂ線に沿った断面図である。
同図４に示すように、この半導体装置は、基本的に、例えばＰ型のシリコンからなる半導体層（Ｐ−Ｓｕｂ）１１に対し適宜の導電型不純物が添加されるかたちで形成された各不純物領域、すなわちＮ型のソース領域Ｎ１１およびドレイン領域Ｎ１２、並びに半導体層１１よりも高濃度なＰ型のチャネル領域Ｐ１１を有して構成されている。ここで、ドレイン領域Ｎ１２は、所定の濃度をもって基板表面に形成されたＮ型のドレイン層（第１の不純物領域）Ｎ１２ｂと、該ドレイン層Ｎ１２ｂよりも低い濃度をもって同ドレイン層Ｎ１２ｂを囲繞するかたちで形成されたＮ型のドリフト層（第２の不純物領域）Ｎ１２ａとを有して構成されている。そして、こうしてドリフト層Ｎ１２ａが設けられることで、ソース・ドレイン間の降伏電圧（耐圧）が、より正確にはソース領域Ｎ１１とドレイン層Ｎ１２ｂとの間の降伏電圧（耐圧）が高められている。また、上記チャネル領域Ｐ１１は、上記ソース領域Ｎ１１を囲繞するかたちで形成されている。なお、上記ドリフト層Ｎ１２ａは、例えば深さ寸法（Ｘｊ）「７μｍ（５μｍ以上とすることが望ましい）」、表面濃度「２×１０16ｃｍ-3」となるように、また上記チャネル領域Ｐ１１は、例えば深さ寸法（Ｘｊ）「３μｍ」、表面濃度「３×１０17ｃｍ-3」となるように形成される。そして通常、上記ソース領域Ｎ１１の不純物濃度（表面濃度）は、上記ドレイン層Ｎ１２ｂと同程度の濃度に設定される。また、半導体層１１の不純物濃度は低く（薄く）設定することが望ましい。こうした半導体装置において、ソース・ドレイン間の降伏電圧（耐圧）は、逆バイアス時の空乏層の伸びが長くなるほど高くなる。そこで、半導体層１１の不純物濃度を低く（薄く）設定することとすれば、十分な空乏層の伸びが確保され、ソース・ドレイン間の降伏電圧（耐圧）も高められることとなる。また基本的に、上記各不純物領域については、その不純物濃度や寸法をデバイス仕様に合わせて最適化することが望ましい。
【００２８】
また、基板表面のチャネル領域Ｐ１１の近傍には、同チャネル領域Ｐ１１と上記ドレイン領域Ｎ１２とを互いに素子分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）１２が配設されている。そして、同チャネル領域Ｐ１１の上には、例えば酸化シリコンからなるゲート絶縁膜１３を介して、また上記ＬＯＣＯＳ酸化膜１２の上に一部を重畳されるかたちで例えば多結晶シリコンからなるゲート電極１４が配設されている。なお、ここでは図示を割愛しているが、このゲート電極１４は通常、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等からなる絶縁膜に覆われてその周囲と絶縁され、その絶縁膜に形成されたコンタクトホールを介して例えばアルミニウム等からなる適宜の配線と電気的に接続される。また、上記ソース領域Ｎ１１とドレイン領域Ｎ１２の上にも、絶縁膜（層間絶縁膜）が形成され、その絶縁膜に形成されたコンタクトホールを介してそれら各領域が適宜の配線と電気的に接続される。このとき、ドレイン領域Ｎ１２については、上記ドレイン層Ｎ１２ｂが配線とのコンタクト部分となる。また、上記ＬＯＣＯＳ酸化膜１２に代えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造をとる絶縁膜を用いることもできる。
【００２９】
さらに、この半導体装置において、上記チャネル領域Ｐ１１は、ゲート電極１４の直下にあたる部分の不純物濃度が選択的に高められた濃度分布を、より具体的には基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布を有している。また、上記ドレイン領域Ｎ１２は、配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布を有している。すなわち、このドレイン領域Ｎ１２においてドリフト層Ｎ１２ａは、その全域にわたって均一な濃度分布をもつ。また、このドリフト層Ｎ１２ａは、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成している。
【００３０】
そして、この半導体装置においても、上記ゲート電極１４へ印加される駆動電圧に基づき、上記ソース領域Ｎ１１とドレイン領域Ｎ１２（より正確にはドレイン層Ｎ１２ｂ）との間に流れる電流量を調節することとなる。
【００３１】
ところで通常、半導体装置における各不純物領域は、基板表面から導電型不純物が添加されることにより形成されるため、基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布となる。そして、発明者は、降伏電圧（耐圧）の低下がこうした濃度分布に起因していることを種々の実験等に基づき明らかにした。すなわち、外部からサージ等により過電圧が印加されたときには、ドレインとなる不純物領域の表面近傍に電流が集中してそこが降伏（ブレイクダウン）することとなり、これが降伏電圧（耐圧）を低下させる原因となっていた。この点、この実施の形態に係る半導体装置においては、ドレイン領域Ｎ１２を、ドレイン層Ｎ１２ｂを除く全域にわたって均一な濃度分布をもつものとしている。このため、過電圧印加時の電流の集中は緩和され、ひいては高い降伏電圧（耐圧）が確保されることとなる。また、上記チャネル領域Ｐ１１についてはこれを、ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとしている。これにより、ゲート電極の直下にあたる部分に十分なキャリア密度が確保され、ひいてはオン抵抗が低く維持されることとなる。また、各不純物領域をこうした濃度分布とすることで、駆動電圧がゲート電極へ印加されているとき（駆動時）には基板表面に電流経路Ｔ１（図４）が形成されるようになり、この電流経路Ｔ１と、外部からサージ等により過電圧が印加されてソース・ドレイン間が降伏（ブレイクダウン）したときに形成される電流経路Ｔ２（図４）とは異なる経路となる。すなわち、この実施の形態に係る半導体装置においては、これら各電流経路の抵抗差を利用することで、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めるようにしている。また、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成することで、半導体装置の駆動時には、そのドリフト層Ｎ１２ａに電流が導かれ、上記ＬＯＣＯＳ酸化膜１２のチャネル側端辺に選択的に狭い電流経路が形成されることになる。これにより、基板表面に電流経路が好適に形成されることとなり、ひいては上述したオン抵抗の低減も好適に図られるようになる。しかも、ＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路が形成されることによって、ＬＯＣＯＳ酸化膜１２のバーズビーク部分が実質的なゲート酸化膜となって駆動電圧（反転層が形成されるしきい値電圧）を上昇させてしまうようなことも好適に防止、もしくは抑制されるようになる。
【００３２】
図５に、この実施の形態に係る半導体装置のオン抵抗（Ｒｏｎ）とソース・ドレイン間の降伏電圧（ＢＶｄｓ）との関係をグラフとして示す。
同図５に示されるように、この半導体装置によれば、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）が確かに解消されることになる。
【００３３】
次に、図６を参照して、この実施の形態に係る縦型ホール素子の製造方法について詳述する。なお、この図６（ａ）〜（ｃ）の各断面図は、先の図４の断面図に対応した断面図であり、先の図４に示した要素と同一の要素には各々同一の符号を付して示している。
【００３４】
この製造に際しては、まず、例えばＰ型のシリコンからなる基板（半導体層１１）を用意する。そして、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて図６（ａ）に示す半導体層１１上の領域ＤＡに対し、例えばリン等からなるＮ型不純物をイオン注入する。そしてその後、これに対し、適宜の熱処理（ドレインドライブイン）を施して不純物を横方向（基板表面に平行な方向）に拡散させ、上記ドリフト層Ｎ１２ａを形成する。なお、この熱拡散処理の温度および時間は、同ドリフト層Ｎ１２ａの濃度分布がその全域にわたって均一な濃度分布となるように設定される。また、図６（ａ）に示す半導体層１１上の領域ＣＡに対しても同様に、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、例えば硼素（ボロン）等からなるＰ型不純物をイオン注入する。そしてその後、これに対し、適宜の熱処理（チャネルドライブイン）を施して不純物を横方向（基板表面に平行な方向）に拡散させ、上記チャネル領域Ｐ１１を形成する。なお、この熱拡散処理の温度および時間は、同チャネル領域Ｐ１１の濃度分布が基板表面から深さ方向へ徐々に不純物濃度が低く（薄く）なるような濃度分布となるように、すなわち同チャネル領域Ｐ１１の全域に不純物が拡散してしまわないように設定される。こうして、図６（ａ）に示すような構造となる。
【００３５】
そしてこれに続けて、図６（ｂ）に示す構造とすべく、例えば周知の選択酸化法により、上記ＬＯＣＯＳ酸化膜１２を所望の箇所に選択的に形成する。そして、例えば熱酸化やＣＶＤ（化学気相成長）等によって上記ゲート絶縁膜１３を形成した後、そのゲート絶縁膜１３の上に、例えば多結晶シリコンからなる上記ゲート電極１４を形成する。なおこのとき、ＬＯＣＯＳ酸化膜１２のチャネル側端辺に、ドリフト層Ｎ１２ａによる電流経路が形成されるようにする。
【００３６】
そして次に、例えばフォトリソグラフィによりパターニングされた適宜のマスクを通じて、所望の箇所に適宜のＮ型不純物をイオン注入した後、これに適宜の熱処理を施して、図６（ｃ）に示すように、上記ソース領域Ｎ１１およびドレイン層Ｎ１２ｂを形成する。なお、これら不純物領域は、上記ＬＯＣＯＳ酸化膜１２やゲート電極１４をマスクに用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。
【００３７】
また、図示は割愛しているが、この上にはさらに、例えばＢＰＳＧ等からなる絶縁膜が形成され、その絶縁膜が適宜にパターニングされて所望の箇所にコンタクトホールが形成される。そして、それらコンタクトホールを埋め込むかたちで、例えばアルミニウム等からなる配線材料を成膜した後、その配線材料を適宜パターニングすることによって、所望とする配線を形成する。こうして、先の図４に例示した上述の半導体装置が完成することとなる。
【００３８】
以上説明したように、この実施の形態に係る半導体装置およびその製造方法によれば、以下に記載するような多くの優れた効果が得られるようになる。
（１）チャネルとなる不純物領域、すなわちチャネル領域Ｐ１１を、ゲート電極１４の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、ドレインとなる不純物領域、すなわちドレイン領域Ｎ１２についてはこれを、配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布をもつものとした。これにより、オン抵抗と降伏電圧とのトレードオフの関係（相反関係）を打破して、オン抵抗を低く維持しながら降伏電圧（耐圧）を高めることができるようになる。しかも、こうした構造を実現する上では、上述のように、例えば各不純物領域の活性化（ドライブイン）のための熱処理の温度や時間を適宜に設定することで足りる。すなわち、上記構造は、製造工程に新たな専用工程の追加を伴うことなく実現することができる。
【００３９】
（２）また、このようにオン抵抗を低く維持しながら降伏電圧（耐圧）を高められれば、半導体装置の歩留りも自ずと向上するようになり、ひいては低コスト化や省エネルギー化が図られるようにもなる。
【００４０】
（３）半導体基板の表面のチャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を設け、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成した構造とした。これにより、基板表面に電流経路が好適に形成されることとなり、ひいては上述したオン抵抗の低減も好適に図られるようになる。しかも、ＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路が形成されることによって、ＬＯＣＯＳ酸化膜１２のバーズビーク部分が実質的なゲート酸化膜となって駆動電圧（反転層が形成されるしきい値電圧）を上昇させてしまうようなことも好適に防止、もしくは抑制されるようになる。
【００４１】
（４）上記チャネル領域Ｐ１１がソース領域Ｎ１１を囲繞するかたちで形成され、ドレイン領域Ｎ１２が、所定の濃度をもって基板表面に形成されたドレイン層Ｎ１２ｂと、該ドレイン層Ｎ１２ｂよりも低い濃度をもって同ドレイン層Ｎ１２ｂを囲繞するかたちで形成されたドリフト層Ｎ１２ａとを有して構成される構造とした。これにより、ソース・ドレイン間の降伏電圧（耐圧）が、より正確にはソース領域Ｎ１１と上記ドレイン層Ｎ１２ｂとの間の降伏電圧（耐圧）が、上記ドレイン層Ｎ１２ｂにより高められることとなる。このため、オン抵抗を低く維持しながら降伏電圧（耐圧）を高める上では、こうした構造が特に有効である。
【００４２】
（５）半導体基板の所定の領域（素子領域）が格子状に区画され、内部領域ＥＡ内においてはそれら格子状に区画された各領域に、ソースを形成するための領域であるソースセルＳＣとドレインを形成するための領域であるドレインセルＤＣとを当該格子の縦列および横列についてそれぞれ交互に割り当てた構造とした。こうした構造は、例えばパワーＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等のパワー素子に採用して好適である。そして、前述したオン抵抗と降伏電圧（耐圧）との両立は特にパワー素子で求められているため、この発明はこうした半導体装置に適用して特に有効である。
【００４３】
（６）また、こうした半導体装置の製造方法として、チャネル領域Ｐ１１を形成する際の熱拡散処理の温度および時間を、同チャネル領域Ｐ１１の濃度分布が選択的に前記ゲート電極の直下にあたる部分における濃度の高められた濃度分布となるように設定する。さらに、ドレイン領域Ｎ１２を形成する際の熱拡散処理の温度および時間を、同ドレイン領域Ｎ１２の濃度分布が配線とのコンタクト部分（ドレイン層Ｎ１２ｂ）を除く全域にわたって均一な濃度分布となるように設定した。こうした製造方法を採用することで、チャネル領域Ｐ１１やドレイン領域Ｎ１２の上記濃度分布が好適に実現されるようになる。
【００４４】
（７）また、チャネル領域Ｐ１１を形成する際の熱拡散処理とドレイン領域Ｎ１２を形成する際の熱拡散処理とによってそれら不純物領域を横方向に拡散させた後、基板表面のチャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を形成した。こうして、ドレイン領域Ｎ１２を、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するような不純物領域とすることで、上述の構造もより容易に且つ好適に実現されることとなる。
【００４５】
なお、上記実施の形態は、以下の態様をもって実施することもできる。
・上記実施の形態では、半導体基板の所定の領域（素子領域）が格子状に区画され、内部領域ＥＡ内においてはそれら格子状に区画された各領域に、ソースを形成するための領域であるソースセルＳＣとドレインを形成するための領域であるドレインセルＤＣとを当該格子の縦列および横列についてそれぞれ交互に割り当てた構造とした。しかし、これに限られることなく、例えば図７に示すように、ソースとなる不純物領域Ｓが六角形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有するドレインとなる不純物領域Ｄに囲繞されるようにした構造であってもよい。またこれは、上記ソースとなる不純物領域Ｓおよびドレインとなる不純物領域Ｄについて、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞される構造である範囲で適宜変更することも可能である。またさらには、例えば図８に示すように、ソースとなる不純物領域Ｓおよびドレインとなる不純物領域Ｄが、それぞれストライプ形状の平面構造を有して直線上に交互に並設される構造としてもよい。なお、これら図７や図８に例示する構造の半導体装置もパワー素子に適しており、これによっても、前記（５）の効果と同様もしくはそれに準じた効果を得ることはできる。また、ソースおよびドレインのレイアウトは、ここに例示したものにも限られることなく基本的に任意であり、デバイス仕様に合わせて最適化することが望ましい。
【００４６】
・上記実施の形態においては、半導体基板として単一の導電型（Ｐ型）からなる基板を採用することとしたが、これに限られることなく、例えば通常のエピタキシャル基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等も適宜採用することができる。
【００４７】
・さらに、この半導体基板の材料も、上記シリコンに限られることなく基本的に任意である。例えば、ＳｉＣやＧａＡｓ等も適宜採用可能である。
・上記実施の形態では、上記チャネル領域Ｐ１１がソース領域Ｎ１１を囲繞するかたちで形成され、ドレイン領域Ｎ１２が、所定の濃度をもって基板表面に形成されたドレイン層Ｎ１２ｂと、該ドレイン層Ｎ１２ｂよりも低い濃度をもって同ドレイン層Ｎ１２ｂを囲繞するかたちで形成されたドリフト層Ｎ１２ａとを有して構成される構造とした。しかし、これに限られることなく、例えば配線とのコンタクト部分にあたる高濃度なドレイン層Ｎ１２ｂを割愛した構造とすることもできる。そしてこの場合は、ドレイン領域Ｎ１２についてはこれを、その全域にわたって均一な濃度分布をもつものとすることで、前記（１）の効果と同様もしくはそれに準じた効果を得ることはできる。
【００４８】
・上記実施の形態では、半導体基板の表面のチャネル領域Ｐ１１の近傍にＬＯＣＯＳ酸化膜１２を設け、チャネル領域Ｐ１１に隣接してＬＯＣＯＳ酸化膜１２のチャネル側端辺に電流経路を形成するようなドリフト層Ｎ１２ａを形成した構造とした。しかし、これは必須の構成ではない。要は、チャネルとなる不純物領域についてはこれを、ゲート電極の直下にあたる部分の不純物濃度が選択的に高められた濃度分布をもつものとし、ドレインとなる不純物領域についてはこれを、その全域にわたって、もしくは配線とのコンタクト部分を除く全域にわたって均一な濃度分布をもつものとすることで足りる。すなわち、こうした構造であれば、前記（１）の効果と同様もしくはそれに準じた効果を得ることはできる。
【００４９】
・また、こうした半導体装置の製造方法は、基本的に任意であり、上記実施の形態に例示したものに限られることはない。
【図面の簡単な説明】
【００５０】
【図１】この発明に係る半導体装置の一実施の形態についてその半導体装置が適用される回路の一例を示す回路図。
【図２】同実施の形態に係る半導体装置の全体的な平面構造を模式的に示す平面図。
【図３】同実施の形態に係る半導体装置の平面構造の一部を拡大して模式的に示す平面図。
【図４】図３のＢ−Ｂ線に沿った断面図。
【図５】上記実施の形態に係る半導体装置のオン抵抗（Ｒｏｎ）とソース・ドレイン間の降伏電圧（ＢＶｄｓ）との関係を示すグラフ。
【図６】同実施の形態に係る半導体装置の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図７】ソースとドレインのレイアウトの変形例を示す平面図。
【図８】ソースとドレインのレイアウトの別の変形例を示す平面図。
【図９】従来の半導体装置の一例についてその半導体装置の断面構造を模式的に示す断面図。
【符号の説明】
【００５１】
１１…半導体層、１２…ＬＯＣＯＳ酸化膜、１３…ゲート絶縁膜、１４…ゲート電極、Ｄ…ドレインとなる不純物領域、ＤＣ…ドレインセル、ＥＡ…内部領域、Ｎ１１…ソース領域、Ｎ１２…ドレイン領域、Ｎ１２ａ…ドリフト層、Ｎ１２ｂ…ドレイン層、Ｓ…ソースとなる不純物領域、Ｐ１１…チャネル領域、ＳＣ…ソースセル、ＴＡ…外周領域。
【図１】
2006134947.tif 000003
【図２】
2006134947.tif 000004
【図３】
2006134947.tif 000005
【図４】
2006134947.tif 000006
【図５】
2006134947.tif 000007
【図６】
2006134947.tif 000008
【図７】
2006134947.tif 000009
【図８】
2006134947.tif 000010
【図９】
2006134947.tif 000011