(57)【要約】【課題】回路規模が小さく、かつ、音質劣化を招くことなくアイドルトーンの影響を容易に防止する。【解決手段】ＤＡコンバータは、マルチビットデジタル信号が入力され、前記マルチビットデジタル信号の信号レベルが所定の閾値未満である場合は所定の周波数以下の前記マルチビットデジタル信号を減衰させて出力し、前記信号レベルが前記閾値以上である場合は前記マルチビットデジタル信号を減衰させずに出力するハイパスフィルタと、前記ハイパスフィルタから出力される信号をΔΣ変調するΔΣ変調器と、前記ΔΣ変調器から出力される信号を複数の信号に分解するダイナミックエレメントマッチング回路と、前記ダイナミックエレメントマッチング回路から出力される信号をアナログ信号に変換する複数の内部ＤＡコンバータと、を備える。【選択図】  図１
2006304084.tif 000002
【特許請求の範囲】
【請求項１】
入力されるマルチビットデジタル信号の信号レベルが所定の閾値未満である場合は前記マルチビットデジタル信号を所定の周波数以下を減衰させて出力し、前記信号レベルが前記閾値以上である場合は前記マルチビットデジタル信号を減衰させずに出力するフィルタ部と、
前記フィルタ部から出力される信号をΔΣ変調するΔΣ変調器と、
前記ΔΣ変調器から出力される信号を複数の信号に分解するダイナミックエレメントマッチング回路と、
前記ダイナミックエレメントマッチング回路から出力される複数の信号をアナログ信号に変換する複数のＤＡコンバータと、
を備えることを特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項２】
請求項１に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記フィルタ部は、
前記マルチビットデジタル信号を前記周波数以下を減衰させて出力するハイパスフィルタと、
前記信号レベルと前記閾値との比較結果を出力する信号レベル検出部と、
前記信号レベル検出部から出力される前記比較結果に基づいて、前記ハイパスフィルタにおいて前記マルチビットデジタル信号の減衰を行うかどうかを制御する制御部と、
を有することを特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項３】
請求項２に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記信号レベル検出部は、
前記マルチビットデジタル信号が入力され、前記信号レベルを出力する信号レベル出力回路と、
前記信号レベル出力回路から出力される前記信号レベルと、前記閾値との比較結果を出力する比較回路と、
を有することを特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項４】
請求項２に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記ハイパスフィルタは、
前記周波数を決定するための周波数特性データを記憶する記憶部と、
前記記憶部に記憶されている前記周波数特性データに基づいて、前記マルチビットデジタル信号の減衰を行う減衰処理部と、
を有し、
前記制御部は、
前記比較結果に基づいて、前記減衰処理部が用いる前記周波数特性データを変更すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項５】
請求項４に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記記憶部には、
前記マルチビットデジタル信号を減衰させる場合に用いられる第１の周波数特性データと、前記マルチビットデジタル信号を減衰させない場合に用いられる第２の周波数特性データと、が記憶されており、
前記制御部は、
前記比較結果に基づいて、前記減衰処理部が用いる前記周波数特性データを前記第１の周波数特性データ又は前記第２の周波数特性データの何れかとすること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項６】
請求項４に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記制御部は、
前記マルチビットデジタル信号を減衰させずに出力する状態から第１の周波数以下を減衰させて出力する状態に変更する場合は、前記周波数が前記第１の周波数に段階的に近づくように前記周波数特性データを段階的に変更すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項７】
請求項４に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記制御部は、
前記マルチビットデジタル信号を減衰させて出力する状態から前記マルチビットデジタル信号を減衰させずに出力する状態に変更する場合は、前記周波数が段階的に零に近づくように前記周波数特性データを段階的に変更すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項８】
請求項６又は７に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記記憶部には、
前記周波数以下の前記マルチビットデジタル信号を減衰させる場合に用いられる第１の周波数特性データと、前記マルチビットデジタル信号を減衰させない場合に用いられる第２の周波数特性データと、前記周波数よりも低い周波数以下の前記マルチビットデジタル信号を減衰させる場合に用いられる第３の周波数特性データと、が記憶されており、
前記制御部は、
前記減衰処理部が用いる前記周波数特性データを前記第１の周波数特性データ又は前記第２の周波数特性データの何れか一方の周波数特性データから他方の周波数特性データに変更する場合は、前記一方の周波数特性データから前記第３の周波数特性データに変更した後に、前記第３の周波数特性データから前記他方の周波数特性データに変更すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項９】
請求項２に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記制御部は、
前記比較結果に基づいて、前記マルチビットデジタル信号を、前記ハイパスフィルタを介して出力するか、前記ハイパスフィルタを介さずに出力するかを切り替えるスイッチ回路を有すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１０】
請求項３に記載のマルチビットΔΣ変調型ＤＡコンバータは集積回路であり、
前記信号レベル検出部は、
所定の電圧から前記閾値を生成するための抵抗を接続する端子を備えることを特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１１】
請求項２に記載のＤＡコンバータであって、
前記マルチビットデジタル信号を所定の時間遅延させて前記ハイパスフィルタに入力するディレイ回路を更に備えること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１２】
入力されるマルチビットデジタル信号の信号レベルが第１の閾値以上である場合は前記マルチビットデジタル信号を第１の周波数以下を減衰させて出力し、前記信号レベルが前記第１の閾値未満である場合は前記マルチビットデジタル信号を前記第１の周波数より高い第２の周波数以下を減衰させて出力するフィルタ部と、
前記ハイパスフィルタから出力される信号をΔΣ変調するΔΣ変調器と、
前記ΔΣ変調器から出力される信号を複数の信号に分解するダイナミックエレメントマッチング回路と、
前記ダイナミックエレメントマッチング回路から出力される複数の信号をアナログ信号に変換する複数のＤＡコンバータと、
を備えることを特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１３】
請求項１２に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記フィルタ部は、
前記マルチビットデジタル信号を減衰させて出力するハイパスフィルタと、
前記信号レベルと前記第１の閾値との比較結果を出力する信号レベル検出部と、
前記信号レベル検出部から出力される前記比較結果に基づいて、前記ハイパスフィルタにおける減衰の基準となる周波数を前記第１の周波数とするか前記第２の周波数とするかを制御する制御部と、
を有することを特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１４】
請求項１３に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記ハイパスフィルタは、
前記周波数を決定するための周波数特性データを記憶する記憶部と、
前記記憶部に記憶されている前記周波数特性データに基づいて、前記マルチビットデジタル信号の減衰を行う減衰処理部と、
を有し、
前記制御部は、
前記比較結果に基づいて、前記減衰処理部が用いる前記周波数特性データを変更すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１５】
請求項１４に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記記憶部には、
前記周波数を前記第１の周波数とする場合に用いられる第１の周波数特性データと、前記周波数を前記第２の周波数とする場合に用いられる第２の周波数特性データと、が記憶されており、
前記制御部は、
前記比較結果に基づいて、前記減衰処理部が用いる前記周波数特性データを前記第１の周波数特性データ又は前記第２の周波数特性データの何れかとすること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１６】
請求項１４に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記制御部は、
前記周波数を第１の周波数から第２の周波数に変更する場合は、前記周波数が前記第１の周波数から前記第２の周波数に段階的に近づくように前記周波数特性データを段階的に変更すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【請求項１７】
請求項１２に記載のマルチビットΔΣ変調型ＤＡコンバータであって、
前記フィルタ部は、
前記信号レベルが前記第１の閾値より大きい第２の閾値以上である場合は、前記マルチビットデジタル信号を減衰させずに出力すること、
を特徴とするマルチビットΔΣ変調型ＤＡコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチビットΔΣ変調型ＤＡコンバータに関する。
【背景技術】
【０００２】
ＰＣＭ（Pulse Code Modulation）信号等のマルチビットデジタル信号をアナログ信号に変換するＤＡコンバータとして、マルチビットΔΣ変調型ＤＡコンバータが一般的に知られている（例えば、特許文献１の図１３。）。このようなＤＡコンバータは、複数の内部ＤＡコンバータを備えており、マルチビットΔΣ変調器から出力される信号が、ダイナミックエレメントマッチング回路（以後、ＤＥＭ回路と称する。）によって、これらの内部ＤＡコンバータに振り分けられる。
【０００３】
このようにマルチビットΔΣ変調する際には、素子レベルのばらつき等により、マルチビットデジタル信号に含まれるＤＣオフセットが原因となり、アイドルトーンと呼ばれるノイズが可聴帯域において発生することが知られている。そこで、様々な方法によりアイドルトーンの発生の防止が図られている。
【０００４】
例えば、図１３は、ゼロ点補正回路を用いてアイドルトーンの発生を防止するＤＡコンバータの構成の従来例を示す図である。図１３のＤＡコンバータ２００では、入力されるＰＣＭ信号は、インターポレーションフィルタ２０１でサンプリングレートが高められ、マルチビットΔΣ変調器２０２でノイズシェーピングされる。マルチビットΔΣ変調器２０２の出力信号はＤＥＭ回路２０３によって複数の信号に分解され、複数のマルチビット内部ＤＡコンバータ（以後、ＭＤＡＣと称する。）２０４に入力される。そして、複数のＭＤＡＣ２０４から出力される信号を加算器２０５で加算することにより、入力されたＰＣＭ信号をアナログ信号に変換した信号が得られる。
【０００５】
そして、ＤＡコンバータ２００においては、ＰＣＭ信号に含まれるＤＣオフセットと逆のＤＣオフセットを出力するゼロ点補正回路２０６が設けられている。そして、ゼロ点補正回路２０６から出力されるＤＣオフセットが加算器２０７を用いてＰＣＭ信号に加えられることにより、ＰＣＭ信号に含まれるＤＣオフセットが相殺され、アイドルトーンの発生が抑制される。
【０００６】
また、図１４は、ディザ回路を用いてアイドルトーンの発生を防止するＤＡコンバータの構成の従来例を示す図である。図１４のＤＡコンバータ２１０においては、図１３のゼロ点補正回路２０６の代わりに、ディザ信号を出力するディザ回路２１１が設けられている。このような構成においては、ＰＣＭ信号に含まれるＤＣオフセットをマスキング可能な程度に大きいディザ信号を印加することにより、アイドルトーンの発生を抑制することができる。
【０００７】
また、図１５は、ハイパスフィルタを用いてアイドルトーンの発生を防止するＤＡコンバータの構成の従来例を示す図である。図１５のＤＡコンバータ２２０においては、図１３のゼロ点補正回路２０６及び加算器２０７の代わりに、ハイパスフィルタ２２１が設けられている。このような構成においては、ＰＣＭ信号に含まれるＤＣオフセットをハイパスフィルタ２２１によって除去することにより、アイドルトーンの発生を防止することができる。
【特許文献１】特開２００２−３６８６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、前述したゼロ点補正回路を用いる方法の場合、ゼロ点補正回路の回路規模が大きく、コストが増大する要因となっていた。
【０００９】
また、ディザ回路を用いる方法では、ゼロ点補正回路を用いる場合と比較して回路規模を小さくすることは可能であるが、ＰＣＭ信号に含まれるＤＣオフセットをマスキング可能な程度にディザ信号を大きくすると、ディザ信号そのものによる弊害が発生し得る。そのため、そのような弊害を回避するために複雑な回路設計を行う必要等があり、技術的に困難であった。
【００１０】
また、ハイパスフィルタを用いる方法は、回路規模が小さく、技術的にも容易であるが、信号経路にハイパスフィルタが追加されたことにより、音質が劣化してしまうという問題が生じる。なお、ハイパスフィルタのカットオフ周波数は、例えば１Ｈｚ程度等、可聴帯域に比べて十分に低いものであり、理論的には可聴帯域への影響は無いものと考えられる。しかし、ハイパスフィルタが追加されていない場合の方が、低域の量感が豊かであり、よりリアルに聞こえると感じる人が多いという結果が、実験により得られている。
【００１１】
本発明は上記課題を鑑みてなされたものであり、回路規模が小さく、かつ、音質劣化を招くことなくアイドルトーンの影響を容易に防止することができるＤＡコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明のＤＡコンバータは、マルチビットデジタル信号が入力され、前記マルチビットデジタル信号の信号レベルが所定の閾値未満である場合は所定の周波数以下の前記マルチビットデジタル信号を減衰させて出力し、前記信号レベルが前記閾値以上である場合は前記マルチビットデジタル信号を減衰させずに出力するフィルタ部と、前記フィルタ部から出力される信号をΔΣ変調するΔΣ変調器と、前記ΔΣ変調器から出力される信号を複数の信号に分解するダイナミックエレメントマッチング回路と、前記ダイナミックエレメントマッチング回路から出力される信号をアナログ信号に変換する複数の内部ＤＡコンバータと、を備えることとする。
【発明の効果】
【００１３】
回路規模が小さく、かつ、音質劣化を招くことなくアイドルトーンの影響を容易に防止することができるＤＡコンバータを提供することができる。
【発明を実施するための最良の形態】
【００１４】
＝＝ＤＡコンバータの構成＝＝
図１は、本発明のマルチビットΔΣ変調型ＤＡコンバータの一実施形態であるＤＡコンバータ１の構成を示す図である。ＤＡコンバータ１は、ＰＣＭ信号等のマルチビットデジタル信号をアナログ信号に変換して出力する回路であり、例えば、ＤＳＰ（Digital Signal Processor）等において用いられるものである。なお、本実施形態においては、ＤＡコンバータ１に入力される信号をＰＣＭ信号としているが、入力される信号はＰＣＭ信号に限られず、マルチビットデジタル信号であればよい。
【００１５】
ＤＡコンバータ１は、ハイパスフィルタ（ＨＰＦ）１１、インターポレーションフィルタ１２、マルチビットΔΣ変調器１３、ＤＥＭ回路１４、複数のＭＤＡＣ１５、加算器１６、信号レベル検出部１７、及び制御部１８を備えている。なお、ハイパスフィルタ１１、信号レベル検出部１７、及び制御部１８により、本発明のフィルタ部が構成されている。
【００１６】
ハイパスフィルタ１１は、入力されるＰＣＭ信号のうち、所定の周波数（カットオフ周波数）以下の信号を減衰して出力する特性を持つものである。このハイパスフィルタ１１は、ＰＣＭ信号に含まれるＤＣオフセットを除去するためのものであり、例えば１Ｈｚ程度のカットオフ周波数が設定されている。なお、ハイパスフィルタ１１は、ハードウェアまたはソフトウェアの何れを用いて実現することとしてもよい。
【００１７】
インターポレーションフィルタ１２は、ハイパスフィルタ１１から出力される信号のサンプリングレートを高めて出力する回路である。また、マルチビットΔΣ変調器１３は、インターポレーションフィルタ１２から出力される信号をΔΣ変調することにより、ノイズシェーピングを行う回路である。
【００１８】
ＤＥＭ回路１４は、複数のＭＤＡＣ１５の夫々の素子レベルの特性ばらつきによる直線性の劣化を防止する回路であり、マルチビットΔΣ変調器１３から出力される信号を複数の信号に分解してＭＤＡＣ１５に出力する。ＭＤＡＣ１５は、ＤＥＭ回路１４から出力される信号をアナログ信号に変換して出力する。そして、加算器１６は、各ＭＤＡＣ１５から出力されるアナログ信号を合成して出力する。
【００１９】
信号レベル検出部１７は、ハイパスフィルタ１１に入力されるＰＣＭ信号の信号レベルを検出し、当該信号レベルと所定の閾値との比較結果を出力する。制御部１８は、信号レベル検出部１７から出力される比較結果に基づいて、ハイパスフィルタ１１のオンオフの制御、または、カットオフ周波数の変更の制御を行う。
【００２０】
まず、ＰＣＭ信号の信号レベルに応じてハイパスフィルタ１１をオンオフ制御する場合の概要について説明する。図２は、ハイパスフィルタ１１をオンオフ制御する場合における、ハイパスフィルタ１１の周波数特性を示す図である。
【００２１】
オンオフ制御の場合、信号レベル検出部１７は、ＰＣＭ信号の信号レベルと所定の閾値（閾値１）との比較結果を出力する。なお、閾値１はアイドルトーンの信号レベルよりも大きい値であり、ＰＣＭ信号の信号レベルが閾値１以上である場合には、アイドルトーンを聞き取ることが困難であることとする。
【００２２】
制御部１８は、ＰＣＭ信号の信号レベルが閾値１以上である場合は、ハイパスフィルタ１１をオフにする。ＰＣＭ信号の信号レベルが閾値１以上である場合とは、通常の音楽再生時等、ある程度の音量が出ている場合である。このような場合においては、アイドルトーンを聞き取ることは困難であり、ハイパスフィルタ１１をオフにすることによってアイドルトーンが発生したとしても、実用上の問題はない。そして、ハイパスフィルタ１１がオフであるためＰＣＭ信号が減衰されず、音質の劣化が生じない。
【００２３】
そして、制御部１８は、ＰＣＭ信号の信号レベルが閾値１未満である場合は、ハイパスフィルタ１１をオンにする。なお、カットオフ周波数ｆｃ１は、ＰＣＭ信号に含まれるＤＣオフセットを除去可能なレベルであり、例えば１Ｈｚ程度とすることができる。このように、微少なレベルのアイドルトーンを聞き取ることができる程度にＰＣＭ信号の信号レベルが小さい状況においては、音楽等の微細な変化を聞き取ることは困難である。そのため、アイドルトーンの発生を抑えるためにハイパスフィルタ１１をオンにしたとしても、実用上は音質劣化の影響がない。
【００２４】
次に、ＰＣＭ信号の信号レベルに応じてハイパスフィルタ１１のカットオフ周波数を変更する場合の概要について説明する。図３は、ハイパスフィルタ１１のカットオフ周波数を変更制御する場合における、ハイパスフィルタ１１の周波数特性を示す図である。ここでは、信号レベル検出部１７がＰＣＭ信号の信号レベルと比較する閾値として、閾値２（第２の閾値）および閾値３（第１の閾値）が用いられている。
【００２５】
一般的な現象として、フレッチャー・マンソンのカーブやラウドネス・カーブと呼ばれる等感度曲線で示されるように、音量が小さい場合には、低音の感度が悪くなることが知られている。また、信号の位相等の変化点が強調されて聞こえる傾向があることも知られている。ここで、ＰＣＭ信号の信号レベルが閾値３未満である場合には、低音の感度が非常に悪くなることとする。また、ＰＣＭ信号の信号レベルが閾値２以上である場合には、アイドルトーンを聞き取ることが困難であることとする。
【００２６】
制御部１８は、信号レベル検出部１７から出力される比較結果に基づいて、ＰＣＭ信号の信号レベルが閾値２以上である場合には、ハイパスフィルタ１１をオフにする。そして、ＰＣＭ信号の信号レベルが閾値２未満、かつ、閾値３以上である場合には、ハイパスフィルタ１１をオンにする。なお、この時のカットオフ周波数ｆｃ２（第１の周波数）は、例えば１Ｈｚ程度である。このように、閾値２の前後でハイパスフィルタ１１のオンオフを切り替えることにより、前述と同様の効果を得ることができる。
【００２７】
そして、制御部１８は、ＰＣＭ信号の信号レベルが閾値３未満である場合には、ハイパスフィルタ１１のカットオフ周波数をｆｃ３（第２の周波数）に変更する。このカットオフ周波数ｆｃ３は、カットオフ周波数ｆｃ２より高い周波数であり、例えば２０Ｈｚ程度とすることができる。このように、低音の感度が悪い状況においては、カットオフ周波数を高くして可聴帯域の低音域に変化点を設けることにより、低音が強調されて聞こえるようにすることができる。
【００２８】
＝＝信号レベル検出部＝＝
次に、信号レベル検出部１７の詳細について説明する。図４は、ＰＣＭ信号と閾値との関係を示す図である。本実施形態においては、ＰＣＭ信号のビット数は例えば１６ビットとし、正のサイクルのピーク値を６５５３５、負のサイクルのピーク値を０、中間値を３２７６７であることとする。なお、本発明における信号レベルは、ＰＣＭ信号の値と中間値との差の絶対値であることとする。
【００２９】
また、図４においては、正のサイクルのための閾値であるＶｒｅｆ＋、負のサイクルのための閾値であるＶｒｅｆ−が示されている。なお、本発明における閾値とは、Ｖｒｅｆ＋及びＶｒｅｆ−と、中間値である３２７６７との差の絶対値であることとする。つまり、ＰＣＭ信号の値がＶｒｅｆ＋とＶｒｅｆ−との間にある場合に、信号レベルが閾値未満であることとなる。したがって、ハイパスフィルタ１１をオンオフ制御する場合であれば、このＶｒｅｆ＋及びＶｒｅｆ−は、中間値である３２７６７から前述した閾値１だけ上下させた値となる。
【００３０】
なお、オンオフ制御に加えてカットオフ周波数の変更制御を行う場合には、前述した閾値２及び閾値３に対応するＶｒｅｆ＋及びＶｒｅｆ−についても同様に定める必要がある。
【００３１】
図５は、信号レベル検出部１７をハードウェアにより構成する場合の一例を示す図である。信号レベル検出部１７は、信号レベル出力回路３１、コンパレータ（比較回路）３２，３３、加算器３４、及び抵抗３５〜３７を含んで構成される。抵抗３５〜３７は、内部電圧ＶｃｃからＶｒｅｆ＋及びＶｒｅｆ−を生成するためのものである。なお、抵抗３５〜３７は、端子４１〜４４を介して信号レベル検出部１７の外部に接続されることとしてもよい。
【００３２】
信号レベル出力回路３１は、ＰＣＭ信号の正のサイクルの値及び負のサイクルにおける値を出力する回路である。正のサイクルの値及び負のサイクルの値の検出方法としては、例えば、積分回路を用いてある期間の平均値を求める方法や、ピークホールド回路を用いてある期間のピーク値を求める方法等がある。
【００３３】
コンパレータ３２は、信号レベル出力回路３１から出力される正のサイクルの値と、Ｖｒｅｆ＋との比較結果を出力する回路である。コンパレータ３２においては、非反転入力端子に正のサイクルの値が入力され、反転入力端子にＶｒｅｆ＋が入力されている。したがって、コンパレータ３２の出力は、正のサイクルの値がＶｒｅｆ＋以上である場合にＨ、Ｖｒｅｆ＋未満である場合にＬとなる。
【００３４】
また、コンパレータ３３は、信号レベル出力回路３２から出力される負のサイクルの値と、Ｖｒｅｆ−との比較結果を出力する回路である。コンパレータ３３においては、反転入力端子に負のサイクルの値が入力され、非反転入力端子にＶｒｅｆ−が入力されている。したがって、コンパレータ３３の出力は、負のサイクルの値がＶｒｅｆ−以下である場合にＨ、Ｖｒｅｆ−より大きい場合にＬとなる。
【００３５】
そして、コンパレータ３２，３３から出力される信号が加算器３４で加算され、検出信号として出力される。図６は、コンパレータ３２，３３からの出力信号及び加算器３４から出力される検出信号の例を示す図である。前述したように、コンパレータ３２からの出力信号ＣＭＰ１は、正のサイクルの値がＶｒｅｆ＋未満である場合にＬとなり、コンパレータ３３からの出力信号ＣＭＰ２は、負のサイクルの値がＶｒｅｆ−より大きい場合にＬとなる。したがって、加算器３４から出力される検出信号は、正のサイクルの値がＶｒｅｆ＋未満であり、かつ、負のサイクルの値がＶｒｅｆ−より大きい場合にＬとなる。つまり、ＰＣＭ信号の信号レベルが、所定の閾値未満である場合にＬとなる。よって、ハイパスフィルタ１１をオンオフ制御する場合であれば、検出信号がＬの場合にハイパスフィルタをオン、検出信号がＨの場合にハイパスフィルタをオフとすればよい。
【００３６】
同様に、ハイパスフィルタ１１のオンオフ制御に加えてカットオフ周波数の変更制御を行う場合には、２組のＶｒｅｆ＋及びＶｒｅｆ−を生成し、４つのコンパレータを用いてＰＣＭ信号の信号レベルと閾値との比較をすることができる。
【００３７】
また、ＰＣＭ信号の信号レベルと所定の閾値との比較結果を、コンパレータを用いずに出力することも可能である。例えば、ＰＣＭ信号が前述したように１６ビットで構成されている場合であれば、各ビットの値に基づいて、ＰＣＭ信号の信号レベルと所定の閾値との比較結果を出力することもできる。例えば、最上位ビットから５ビット目までの何れかが１であれば、信号レベルが所定の閾値以上であることを示す比較結果を出力すること等も可能である。このようにＰＣＭ信号の各ビットの値に基づいて比較結果を出力する場合においても、ＰＣＭ信号の正のサイクルの値及び負のサイクルの値の両方について、信号レベルと閾値との比較結果を出力することが可能である。
【００３８】
なお、本実施形態においては、ＰＣＭ信号の正のサイクルの値及び負のサイクルの値の両方を用いて、信号レベルと閾値との比較結果を出力することとしたが、何れか一方のみを用いることとしてもよい。また、積分回路等を用いてＰＣＭ信号の実効値を求め、当該実効値を閾値と比較することとしてもよい。また、コンパレータ３２，３３をデジタルコンパレータとし、ＰＣＭ信号の正のサイクル及び負のサイクルのデジタル値と、Ｖｒｅｆ＋及びＶｒｅｆ−に相当するデジタル値とを比較することとしてもよい。
【００３９】
＝＝ハイパスフィルタ及び制御部＝＝
次に、ハイパスフィルタ１１及び制御部１８の詳細について説明する。図７は、デジタルフィルタの一つであるＦＩＲ（Finite Impulse Response）フィルタを、乗算器を用いて構成する場合の一例を示す図である。図に示すように、ハイパスフィルタ１１は、入力データ系列を記憶するレジスタＲ１〜ＲＮ−１、乗算器５１、スイッチ５２，５３、加減算器５４、アキュムレータ５５、出力データを記憶するレジスタ５６、及びカットオフ周波数を決定するための係数（周波数特性データ）を記憶する係数用メモリ（記憶部）５７，５８を備えている。また、制御部１８として、マルチプレクサ（ＭＵＸ）５９が設けられている。なお、レジスタＲ１〜ＲＮ−１、乗算器５１、スイッチ５２，５３、加減算器５４、アキュムレータ５５、及びレジスタ５６が本発明の減衰処理部に該当する。
【００４０】
ここで、レジスタＲ１に入力されるデータｘｎが、ハイパスフィルタ１１に入力されるＰＣＭ信号である。そして、レジスタＲｉ（ｉ＝１〜Ｎ−１）には、ｘｎのｉ個前のデータであるｘｎ−ｉが記憶されている。また、係数用メモリ５７には係数ｈ０〜ｈＮ−１（第１の周波数特性データ）が記憶されており、係数用メモリ５８には係数ｈ’０〜ｈ’Ｎ−１（第２の周波数特性データ）が記憶されている。
【００４１】
マルチプレクサ５９は、信号レベル検出部１７から出力される検出信号に基づいて、係数用メモリ５７または係数用メモリ５８の何れか一方に記憶されている係数を選択して出力する。
【００４２】
なお、ＦＩＲフィルタにおける、係数がｈ０〜ｈＮ−１である場合にデータｘｎが入力された際の出力ｙｎは、次式（１）によって表される。
【数１】
2006304084.tif 000003
【００４３】
図７に示すハイパスフィルタ１１にデータｘｎが入力された場合の動作について説明する。なお、マルチプレクサ５９は、係数ｈ０〜ｈＮ−１を選択して出力していることとする。データｘｎが入力されると、スイッチ５２を順次切り替えることにより、ｘｎ−Ｎ＋１からｘｎが順に乗算器５１の一方の入力端子に入力される。そして、スイッチ５２の切り替えと同期して、スイッチ５３を順次切り替えることにより、係数ｈＮ−１からｈ０が順に乗算器５１のもう一方の入力端子に入力される。そして、乗算器５１から出力される値は、加減算器５４及びアキュムレータ５５によって累積的に加算される。したがって、スイッチ５２，５３をＮ回切り替えることにより、アキュムレータ５５から出力される値ｙｎは、式（１）で示される値となる。そして、このｙｎがＦＩＲフィルタの出力として、レジスタ５６にラッチされて出力される。
【００４４】
また、マルチプレクサ５９が、係数ｈ’０〜ｈ’Ｎ−１を選択して出力している状態においては、ｙｎは次式（２）で示される値となる。
【数２】
2006304084.tif 000004
【００４５】
つまり、係数を切り替えることにより、ハイパスフィルタ１１の周波数特性を変更することができる。したがって、例えば、カットオフ周波数が１Ｈｚとなるような係数をｈ０〜ｈＮ−１に設定しておき、ハイパスフィルタ１１において信号の減衰が行われないような係数をｈ’０〜ｈ’Ｎ−１に設定しておくことにより、ハイパスフィルタ１１のオンオフを切り替えることができる。なお、例えば、ｈ’０＝１、ｈ’１〜ｈ’Ｎ−１＝０とすれば、式（２）より、ｙｎ＝ｘｎとなり、信号の減衰が行われないこととなる。
【００４６】
同様に、例えば、カットオフ周波数が１Ｈｚとなるような係数をｈ０〜ｈＮ−１に設定しておき、カットオフ周波数が２０Ｈｚとなるような係数をｈ’０〜ｈ’Ｎ−１に設定しておくことにより、ＰＣＭ信号の信号レベルに応じてカットオフ周波数を１Ｈｚ又は２０Ｈｚに切り替えることができる。
【００４７】
なお、このように係数を切り替えてハイパスフィルタ１１のオンオフ又はカットオフ周波数の変更を制御する場合、周波数特性を急激に変化させるとノイズが発生する可能性がある。そこで、カットオフ周波数が漸増又は漸減するように変更することとしてもよい。例えば、カットオフ周波数が１Ｈｚの状態からハイパスフィルタ１１をオフにする場合であれば、カットオフ周波数を１Ｈｚ、０．３Ｈｚ、０．１Ｈｚ、０．０３Ｈｚ、０．０１Ｈｚと漸減させてオフにする等である。このような制御は、例えば、これら中間のカットオフ周波数に対応する係数（第３の周波数特性データ）を記憶する係数用メモリを設けておき、マルチプレクサ５９を用いて係数を段階的に切り替えることにより実現することができる。
【００４８】
また、ＰＣＭ信号のゼロクロスを検出する回路を設けておき、ゼロクロス検出時に係数を切り替えるように制御することとしてもよい。このようにＰＣＭ信号のゼロクロス近傍で係数を切り替えることによっても、切り替え時のノイズ発生を抑えることができる。
【００４９】
また、ハイパスフィルタ１１をオフにする制御については、係数を変更するのではなく、スイッチ回路を用いて入力データｘｎをそのまま出力することも可能である。
【００５０】
図８は、ＲＯＭ（Read Only Memory）を用いてＦＩＲフィルタを構成する場合の一例を示す図である。図に示すように、ハイパスフィルタ１１は、入力データ系列を記憶するシフトレジスタＳＲ１〜ＳＲＮ−１、ＲＯＭ６１、レジスタ６２、加減算器６３、アキュムレータ６４、及び出力データを記憶するレジスタ６５を備えている。なお、シフトレジスタＳＲ１〜ＳＲＮ−１、レジスタ６２，６５、加減算器６３、及びアキュムレータ６４が本発明の減衰処理部に該当し、ＲＯＭ６１が本発明の記憶部及び制御部に該当する。
【００５１】
ここで、データｘｎは、２の補数で表されたＬビットのバイナリ数（ｘｎ０，ｘｎ１，…，ｘｎ（Ｌ−１））であり、絶対値が１より小さいこととする。この場合、ｘｎは、次式（３）により表すことができる。
【数３】
2006304084.tif 000005
【００５２】
また、係数をｈ０〜ｈＮ−１とする場合のＦＩＲフィルタの出力ｙｎは、式（１）に示した通りであるが、ｘｎの順序を逆順にすることにより、次式（４）のように表すことができる。
【数４】
2006304084.tif 000006
【００５３】
そして、式（４）を式（３）に代入することにより、次式（５）が得られる。
【数５】
2006304084.tif 000007
【００５４】
さらに、式（５）の内側と外側の和の順序を入れ替えることにより、次式（６），（７）を得ることができる。
【数６】
2006304084.tif 000008
【００５５】
ここで、ｘｎｉは１又は０であるため、Ｓｎｉはｘｎｉが０でないｈｎの和である。つまり、Ｎビットのｘｎｉ（ｎ＝０〜Ｎ−１）のパターンによって、Ｓｎｉが定められることとなる。そこで、各パターンに対応するＳｎｉ（周波数特性データ）をＲＯＭ６１に格納しておくこととする。さらに、ＲＯＭ６１には、ｈ０〜ｈＮ−１以外の係数（例えば、ｈ’０〜ｈ’Ｎ−１等）を用いる場合のＳｎｉも格納しておくこととする。なお、ＲＯＭ６１にＳｎｉを格納する際のアドレスは、例えば、ｘｎｉのパターンに信号レベル検出部１７から出力される検出信号を付加したものとする。
【００５６】
図８において、シフトレジスタＳＲ１〜ＳＲＮ−１のビット長はＬビットであり、シフトレジスタＳＲ１に最も新しいデータが記憶されており、シフトレジスタＳＲＮ−１に最も古いデータが記憶されている。そして、クロックが入力される度に、シフトレジスタＳＲ１〜ＳＲＮ−１の内容は１ビットずつ右に転送される。ここで、各シフトレジスタＳＲ１〜ＳＲＮ−１から出力されているデータがｉビット目のデータｘｎｉ（ｎ＝０〜Ｎ−１）であることとすると、そのパターンに検出信号が付加されたアドレスが指定されることにより、ＲＯＭ６１からｘｎｉのパターン及び検出信号に応じたＳｎｉが読み出される。レジスタ６２は、ＲＯＭ６１から読み出されたＳｎｉをｉビット右へシフトすることにより２−ｉＳｎｉを求めて出力する。このようにして出力されるＳｎｉ（ｉ＝１〜Ｌ−１）を、加減算器６３及びアキュムレータ６４を用いて加算し、さらに、Ｓｎ０を減算することにより、式（６）で示されるｙｎを得ることができる。
【００５７】
そして、検出信号に基づいて、ＲＯＭ６１から読み出される値を変更することにより、乗算器を用いる場合と同様に、ハイパスフィルタ１１のオンオフ制御や、カットオフ周波数の変更を行うことができる。
【００５８】
また、ハイパスフィルタ１１及び制御部１８は、ハードウェアを用いたものに限られず、ソフトウェアにより実現することもできる。図９は、ソフトウェアによりＦＩＲフィルタを実現する場合の、データ処理の概要を示す図である。本例では、アドレスＡ〜アドレスＡ＋Ｎ−１に入力データが格納され、アドレスＢ〜アドレスＢ＋Ｎ−１に係数ｈ０〜ｈＮ−１が格納され、アドレスＣ〜アドレスＣ＋Ｎ−１に係数ｈ’０〜ｈ’Ｎ−１が格納されていることとする。また、データ指定用のポインタとしてポインタＤ、係数指定用のポインタとしてポインタＣが設けられている。
【００５９】
ＳＴＥＰ１は、データｘｎが入力された際の出力ｙｎを求めるステップである。初期状態では、ポインタＤの値はＡ＋Ｎ−１であり、ポインタＣの値はＢである。ハイパスフィルタ１１は、ポインタＤを１ずつデクリメント、ポインタＣを１ずつインクリメントしながらｈｋｘｎ−ｋ（ｋ＝０〜Ｎ−１）を算出し、これらを加算することによりｙｎを求める。
【００６０】
ＳＴＥＰ２は、データｘｎ＋１が入力された際の出力ｙｎ＋１を求めるステップである。ｙｎが得られた直後の状態では、ポインタＤの値は、最も古いデータｘｎ−Ｎ＋１が格納されたＡとなっている。そこで、ハイパスフィルタ１１は、ｘｎ−Ｎ＋１が格納されているアドレスＡに、次のデータｘｎ＋１を格納し、ポインタＤを１ずつデクリメント、ポインタＣを１ずつインクリメントしながらｈｋｘｎ−ｋ＋１（ｋ＝０〜Ｎ−１）を算出し、これらを加算することによりｙｎ＋１を求める。なお、ハイパスフィルタ１１は、ポインタＤのデクリメントにおいては、アドレスＡの次はアドレスＡ＋Ｎ−１に遷移させることとし、ポインタＣのインクリメントにおいては、アドレスＢ＋Ｎ−１の次はアドレスＢに遷移させることとする。
【００６１】
ＳＴＥＰ３は、データｘｎ＋２が入力された際の出力ｙｎ＋２を求めるステップである。ここで、信号レベル検出部１７からの検出信号に基づき、制御部１８は、ポインタＣの値をアドレスＣに変更する。そして、ハイパスフィルタ１１は、ｘｎ−Ｎ＋２が格納されているアドレスＡ＋１に、次のデータｘｎ＋２を格納し、ポインタＤを１ずつデクリメント、ポインタＣを１ずつインクリメントしながらｈ’ｋｘｎ−ｋ＋２（ｋ＝０〜Ｎ−１）を算出し、これらを加算することによりｙｎ＋２を求める。
【００６２】
このように、ソフトウェアによりハイパスフィルタ１１及び制御部１８を実現する場合においても、ＰＣＭ信号の信号レベルに基づいて、ハイパスフィルタ１１のカットオフ周波数を変更することができる。また、ハイパスフィルタ１１をオフにする場合は、入力データをそのまま出力することとすればよい。なお、ハイパスフィルタ１１をオフにする場合や、カットオフ周波数を変更する場合においては、前述のハードウェアの場合と同様に係数を段階的に変更することにより、切り替え時のノイズ発生を抑えることができる。
【００６３】
また、デジタルフィルタは、ＦＩＲフィルタに限られず、ＩＩＲ（Infinite Impulse Response）フィルタとすることもできる。図１０は、乗算器を用いた２次のＩＩＲフィルタの構成の一例を示す図である。ハイパスフィルタ１１は、入力データ系列を記憶するレジスタ７１，７２、出力データ系列を記憶するレジスタ７３，７４、係数用メモリ（記憶部）７５，７６、マルチプレクサ７７，７８、乗算器７９、加減算器８０、アキュムレータ８１、及び出力データを記憶するレジスタ８２を備えている。また、制御部１８として、マルチプレクサ８３が設けられている。なお、レジスタ７１〜７４、マルチプレクサ７７，７８、乗算器７９、加減算器８０、アキュムレータ８１、及びレジスタ８２が本発明の減衰処理部に該当する。
【００６４】
このような構成において、レジスタ７１には入力データｘｎの１つ前のデータｘｎ−１が記憶され、レジスタ７２には、ｘｎの２つ前のデータｘｎ−２が記憶されている。また、レジスタ７３には一つ前の出力データｙｎ−１が記憶され、レジスタ７４には２つ前の出力データｙｎ−２が記憶されている。そして、係数用メモリ７５には、係数ｈ０，ｈ１，ｈ２，ｂ１，ｂ２が記憶され、係数用メモリ７６には、係数ｈ’０，ｈ’１，ｈ’２，ｂ’１，ｂ’２が記憶されている。
【００６５】
マルチプレクサ８３は、信号レベル検出部１７から出力される検出信号に基づいて、係数用メモリ７５または係数用メモリ７６の何れか一方に記憶されている係数を選択して出力する。
【００６６】
なお、２次ＩＩＲフィルタにおける、係数がｈ０，ｈ１，ｈ２，ｂ１，ｂ２である場合にデータｘｎが入力された際の出力ｙｎは、次式（８）によって表される。
【数７】
2006304084.tif 000009
【００６７】
図１０に示すハイパスフィルタ１１にデータｘｎが入力された場合の動作について説明する。なお、マルチプレクサ８３は、係数ｈ０，ｈ１，ｈ２，ｂ１，ｂ２を選択して出力していることとする。
【００６８】
マルチプレクサ７７には、ｘｎ，ｘｎ−１，ｘｎ−２，ｙｎ−１，ｙｎ−２が入力されている。また、マルチプレクサ７８には、マルチプレクサ８３から出力されるｈ０，ｈ１，ｈ２，ｂ１，ｂ２が入力されている。そして、マルチプレクサ７７は、入力される制御信号に従って、ｘｎ，ｘｎ−１，ｘｎ−２，ｙｎ−１，ｙｎ−２の順にデータを選択して乗算器７９の一方の入力端子に入力する。また、マルチプレクサ７８は、マルチプレクサ７７と同期して、制御信号に従って、ｈ０，ｈ１，ｈ２，ｂ１，ｂ２の順にデータを選択して乗算器７９のもう一方の入力端子に入力する。したがって、乗算器７９からは、順にｈ０ｘｎ，ｈ１ｘｎ−１，ｈ２ｘｎ−２，ｂ１ｙｎ−１，ｂ２ｙｎ−２が出力される。そして、乗算器７９から出力されるこれらの値を加減算器８０及びアキュムレータ８１によって加減算することにより、アキュムレータ８１から出力される値ｙｎは、式（８）で示される値となる。そして、このｙｎがＩＩＲフィルタの出力として、レジスタ８２にラッチされて出力される。
【００６９】
また、マルチプレクサ８３が、係数ｈ’０，ｈ’１，ｈ’２，ｂ’１，ｂ’２を選択して出力している状態においては、ｙｎは次式（９）で示される値となる。
【数８】
2006304084.tif 000010
【００７０】
このように、ＩＩＲフィルタの場合であっても、検出信号に基づいて係数を切り替えることにより、ＦＩＲフィルタの場合と同様に、ハイパスフィルタ１１のオンオフ制御や、カットオフ周波数の変更を行うことができる。なお、ＦＩＲフィルタの場合と同様に、係数を段階的に変更することにより、切り替え時のノイズ発生を抑えることができる。
【００７１】
また、ＩＩＲフィルタの場合においても、ＲＯＭを用いてハイパスフィルタを構成することも可能である。図１１は、ＲＯＭを用いた２次ＩＩＲフィルタの一例を示す図である。図に示すように、ハイパスフィルタ１１は、シフトレジスタ９１〜９４、ＲＯＭ９５、加減算器９６、及びアキュムレータ９７を備えている。なお、シフトレジスタ９１〜９４、加減算器９６、及びアキュムレータ９７が本発明の減衰処理部に該当する。また、ＲＯＭ９５が本発明の記憶部及び制御部に該当する。シフトレジスタ９１〜９４のビット長はＦＩＲフィルタの場合と同様にＬビットであり、ＬＳＢを先頭にしてデータが格納される。
【００７２】
２次ＩＩＲフィルタにおいてｘｎが入力された際のｙｎは、ＦＩＲフィルタの場合と同様に、ｘｎ及びｙｎの順序を逆順にして式を変形することにより、次式（１０），（１１）で表すことができる。
【数９】
2006304084.tif 000011
【００７３】
そこで、（ｘ１ｉ，ｘ２ｉ，ｘ３ｉ，ｙ１ｉ，ｙ２ｉ）の５ビットのパターンに対応するＳｎｉ（周波数特性データ）をＲＯＭ９５に格納しておくこととする。さらに、ＲＯＭ９５には、係数ｈ０，ｈ１，ｈ２，ｂ１，ｂ２以外の係数（例えば、ｈ’０，ｈ’１，ｈ’２，ｂ’１，ｂ’２等）を用いる場合のＳｎｉも格納しておくこととする。なお、ＲＯＭ９５にＳｎｉを格納する際のアドレスは、例えば、５ビットのパターンに信号レベル検出部１７から出力される検出信号を付加したものとする。
【００７４】
これにより、５ビットのパターン及び検出信号に応じたＳｎ（Ｌ−１），Ｓｎ（Ｌ−２），・・・，Ｓｎ１，Ｓｎ０がＲＯＭ９５から順番に読み出され、加減算器９６に入力される。そして、アキュムレータ９７は、加減算器９６から出力された値を１ビット右にシフトすることにより２−１を乗算し、その結果を累算用に加減算器９６に入力する。この累算処理をＬ回繰り返すことにより、式（１０）で示されるｙｎを得ることができる。なお、Ｌ回目の累算処理においては、加減算器９６においてＳｎ０が減算され、アキュムレータ９７は、その結果をシフトせずに出力する。
【００７５】
このように、ＲＯＭを用いたＩＩＲフィルタの場合であっても、検出信号に基づいてＲＯＭ９５から読み出される値を変更することにより、ハイパスフィルタ１１のオンオフ制御や、カットオフ周波数の変更を行うことができる。
【００７６】
＝＝ディレイ回路の追加＝＝
次に、図１に示したＤＡコンバータ１にディレイ回路を追加した例について説明する。図１２は、ディレイ回路１０１が追加されたＤＡコンバータ１００の構成の一例を示す図である。ディレイ回路１０１は、ハイパスフィルタ１１の前段に設けられており、入力されるＰＣＭ信号を所定の時間遅延させてハイパスフィルタ１１に出力する。ディレイ回路１０１が追加されている以外は、図１のＤＡコンバータ１と同様の構成となっている。なお、信号レベル検出部１７には、ディレイ回路１０１に入力される前のＰＣＭ信号が入力されている。
【００７７】
これにより、信号レベル検出部１７は、ハイパスフィルタ１１にＰＣＭ信号が入力される前に、信号レベルと閾値との比較結果を出力することができる。したがって、制御部１８は、ハイパスフィルタ１１に入力されるＰＣＭ信号の信号レベルが閾値未満となる前にハイパスフィルタ１１をオンにし、信号レベルが閾値以上となる前にオフにすることができる。つまり、信号レベルが閾値未満となってしまった後や、信号レベルが閾値以上となってしまった後等、音質に影響を与える信号レベルでのオンオフ制御が行われず、音質劣化を抑制することができる。
【００７８】
なお、本発明のＤＡコンバータは、主として、デジタル音声信号をアナログ信号に変換するものであり、デジタル映像信号の処理回路等とともに用いられることが多い。例えば、プラズマディスプレイのように、映像処理に時間がかかるものの場合、画面に表示される映像と、スピーカから出力される音声との同期を取るために、デジタル音声信号のＤＡコンバータがディレイ回路を備えている場合がある。つまり、図１２に示したディレイ回路１０１は、このように映像と音声との同期を目的とするディレイ回路と共用することができる。したがって、図１２に示したような構成とする場合においても、ディレイ回路を新たに追加する必要がなく、コストの増加とはならない。
【００７９】
以上、本発明の実施形態であるＤＡコンバータ１，１００について説明した。前述したように、ＤＡコンバータ１においては、入力されるマルチビットデジタル信号の信号レベルに応じて、ハイパスフィルタ１１がオンオフされる。例えば、通常の音楽再生時等、信号レベルがある程度大きい場合は、ハイパスフィルタ１１がオフとなる。このような場合、アイドルトーンを聞き取ることは困難であり、ハイパスフィルタ１１をオフにすることによってアイドルトーンが発生したとしても、実用上の問題はない。さらに、ハイパスフィルタ１１によって信号が減衰されないため、音質が劣化しない。また、例えば、アイドルトーンを聞き取ることができる程度に信号レベルが小さい状況においては、ハイパスフィルタ１１がオンとなる。このような場合、音楽等の微細な変化を聞き取ることは困難であり、アイドルトーンの発生を抑えるためにハイパスフィルタ１１をオンにしたとしても、実用上は音質劣化の影響がない。このように、信号レベルに応じてハイパスフィルタ１１をオンオフすることにより、回路規模が小さく、かつ、音質劣化を招くことなくアイドルトーンの影響を容易に防止することができる。
【００８０】
また、ハイパスフィルタ１１のオンオフ制御については、ＦＩＲフィルタやＩＩＲフィルタ等のデジタルフィルタの係数等の周波数特性データを変更することにより実現することができる。
【００８１】
そして、ハイパスフィルタ１１をオンにする際の周波数特性データと、オフにする際の周波数特性データとをメモリ等に記憶しておき、その何れを用いるかを切り替えることにより、周波数特性データを変更することができる。
【００８２】
さらに、周波数特性データを変更する際には、カットオフ周波数が急激に変更されることによる影響を防ぐため、周波数特性データを段階的に変更することもできる。
【００８３】
なお、周波数特性データの変更ではなく、スイッチ回路等を用いて、ハイパスフィルタ１１のオンオフを制御することも可能である。
【００８４】
また、信号レベルと閾値との比較をアナログ方式で行う場合においては、閾値に相当する電圧を抵抗分割により生成することもできる。この場合において、抵抗を外付けとすることにより、接続する抵抗によって閾値を変更することができる。
【００８５】
また、ディレイ回路１０１を用いることにより、音質に影響を与える信号レベルでのオンオフ制御を回避し、音質劣化を抑制することができる。
【００８６】
また、ＤＡコンバータ１においては、入力されるマルチビットデジタル信号の信号レベルに応じて、ハイパスフィルタ１１のカットオフ周波数を変更することもできる。つまり、信号レベルが閾値未満であり、低音の感度が悪い状況においては、カットオフ周波数を高くすることができる。これにより、可聴帯域の低音域に変化点を設け、低音を強調することができる。そして、信号レベルが閾値以上である場合は、カットオフ周波数を低くすることにより、音質劣化を防ぐことができる。
【００８７】
なお、カットオフ周波数を変更する場合においては、カットオフ周波数が急激に変更されることによる影響を防ぐため、周波数特性データを段階的に変更することもできる。
【００８８】
また、カットオフ周波数の変更制御を行う場合においても、所定の信号レベル以上である場合にはハイパスフィルタ１１をオフとするように制御することも可能である。これにより、アイドルトーンの影響が無い程度に音量が大きい場合には、ハイパスフィルタ１１をオンとすることにより、音質劣化を抑制することができる。
【００８９】
以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施形態であるＤＡコンバータの構成を示す図である。
【図２】ハイパスフィルタをオンオフ制御する場合における、ハイパスフィルタの周波数特性を示す図である。
【図３】ハイパスフィルタのカットオフ周波数を変更制御する場合における、ハイパスフィルタの周波数特性を示す図である。
【図４】ＰＣＭ信号と閾値との関係を示す図である。
【図５】信号レベル検出部をハードウェアにより構成する場合の一例を示す図である。
【図６】コンパレータからの出力信号及び加算器から出力される検出信号の例を示す図である。
【図７】乗算器を用いたＦＩＲフィルタの構成の一例を示す図である。
【図８】ＲＯＭを用いたＦＩＲフィルタの構成の一例を示す図である。
【図９】ソフトウェアによりＦＩＲフィルタを実現する場合の、データ処理の概要を示す図である。
【図１０】乗算器を用いた２次ＩＩＲフィルタの構成の一例を示す図である。
【図１１】ＲＯＭを用いた２次ＩＩＲフィルタの構成の一例を示す図である。
【図１２】ディレイ回路が追加されたＤＡコンバータの構成の一例を示す図である。
【図１３】ゼロ点補正回路を用いたＤＡコンバータの構成の従来例を示す図である。
【図１４】ディザ回路を用いたＤＡコンバータの構成の従来例を示す図である。
【図１５】ハイパスフィルタを用いたＤＡコンバータの構成の従来例を示す図である。
【符号の説明】
【００９１】
１  ＤＡコンバータ                      １１  ハイパスフィルタ（ＨＰＦ）
１２  インターポレーションフィルタ      １３  マルチビットΔΣ変調器
１４  ダイナミックエレメントマッチング回路（ＤＥＭ回路）
１５  マルチビット内部ＤＡコンバータ（ＭＤＡＣ）
１６  加算器                            １７  信号レベル検出部
１８  制御部                            ３１  信号レベル出力回路
３２，３３  コンパレータ                ３５〜３７  抵抗
４１〜４４  端子                        ５１  乗算器
５４  加減算器                          ５５  アキュムレータ
５６  レジスタ                          ５７，５８  係数用メモリ
５９  マルチプレクサ（ＭＵＸ）          ６１  ＲＯＭ
６２  レジスタ                          ６３  加減算器
６４  アキュムレータ                    ６５  レジスタ
７１〜７４  レジスタ                    ７５，７６  係数用メモリ
７８  マルチプレクサ（ＭＵＸ）          ７９  乗算器
８０  加減算器                          ８１  アキュムレータ
８２  レジスタ                          ９１〜９４  シフトレジスタ
９５  ＲＯＭ                            ９６  加減算器
９７  アキュムレータ                    １０１  ディレイ回路
Ｒ１〜ＲＮ−１  レジスタ
ＳＲ１〜ＳＲＮ−１  シフトレジスタ
【図１】
2006304084.tif 000012
【図２】
2006304084.tif 000013
【図３】
2006304084.tif 000014
【図４】
2006304084.tif 000015
【図５】
2006304084.tif 000016
【図６】
2006304084.tif 000017
【図７】
2006304084.tif 000018
【図８】
2006304084.tif 000019
【図９】
2006304084.tif 000020
【図１０】
2006304084.tif 000021
【図１１】
2006304084.tif 000022
【図１２】
2006304084.tif 000023
【図１３】
2006304084.tif 000024
【図１４】
2006304084.tif 000025
【図１５】
2006304084.tif 000026