(57)【要約】【課題】寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置を提供する。【解決手段】互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第１電圧を出力する入力部と、少なくとも二つのクロック信号を伝達する第１駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第２電圧を出力する第２駆動部と、前記入力部及び第２駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部とを備える。【選択図】      図５
2006351171.tif 000002
【特許請求の範囲】
【請求項１】
互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、
前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第１電圧を出力する入力部と、
少なくとも二つのクロック信号を伝達する第１駆動部と、
前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第２電圧を出力する第２駆動部と、
前記入力部及び第２駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部とを備えることを特徴とするシフトレジスタ。
【請求項２】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子と第１及び第２クロック端子を有し、
前記入力部は、前記セット端子と第１接続点との間に接続される第１ダイオードを含み、
前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２ダイオードと、前記第２クロック端子と第３接続点との間に接続される第３ダイオードとを含むことを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と、第１及び第２クロック端子を有し、
前記入力部は、前記セット端子と第１接続点との間に接続され、制御端子が前記セット端子に接続される第１スイッチング素子を含み、
前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２スイッチング素子と、前記第２クロック端子と第３接続点との間に接続される第３スイッチング素子とを含み、
前記第２スイッチング素子の制御端子は、前記第１クロック端子に接続され、前記第３スイッチング素子の制御端子は前記第２クロック端子に接続され、
前記第２駆動部は、前記第１接続点と前記ゲート電圧端子との間に並列に接続される第４及び第５スイッチング素子と、前記第２接続点と前記ゲート電圧端子との間に並列に接続される第６及び第７スイッチング素子と、前記第３接続点と前記ゲート電圧端子との間に接続される第８スイッチング素子とを含み、
前記第４スイッチング素子の制御端子は前記リセット端子に接続され、前記第５スイッチング素子の制御端子は前記第２接続点に接続され、前記第６スイッチング素子の制御端子は前記第１接続点に接続され、前記第７スイッチング素子の制御端子は前記第２クロック端子に接続され、前記第８スイッチング素子の制御端子は前記第１クロック端子に接続され、
前記出力部は、前記第１クロック端子と前記出力端子との間に接続される第９スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第１０及び第１１スイッチング素子と、前記第１接続点と前記出力端子との間に接続されるキャパシタとを含み、
前記第９スイッチング素子の制御端子は前記第１接続点に接続され、前記第１０スイッチング素子の制御端子は前記第２接続点に接続され、前記第１１スイッチング素子の制御端子は前記第３接続点に接続されることを特徴とする請求項１に記載のシフトレジスタ。
【請求項４】
前記シフトレジスタは第１及び第２シフトレジスタ部を含み、前記第１シフトレジスタ部は奇数番目の信号線に接続される複数の第１ステージを含み、前記第２シフトレジスタ部は偶数番目の信号線に接続される複数の第２ステージを含むことを特徴とする請求項１に記載のシフトレジスタ。
【請求項５】
前記第１ステージのそれぞれは二つの異なる第１ステージに接続され、前記第２ステージのそれぞれは二つの異なる第２ステージに接続されることを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
前記第１シフトレジスタ部の第１ステージと前記第２シフトレジスタ部の第２ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることを特徴とする請求項５に記載のシフトレジスタ。
【請求項７】
前記複数のクロック信号は、前記第１レジスタ部に入力される第１及び第２クロック信号と、前記第２レジスタ部に入力される第３及び第４クロック信号とを含み、
前記第１、第３、第２及び第４クロック信号は、デューティ比が２５％で、順に９０゜の位相差を有することを特徴とする請求項６に記載のシフトレジスタ。
【請求項８】
前記シフトレジスタは第１シフトレジスタ部を含み、
前記複数のクロック信号は前記第１シフトレジスタ部に入力される第１及び第２クロック信号を含み、
前記第１及び第２クロック信号は５０％のデューティ比と１８０゜の位相差を有することを特徴とする請求項１に記載のシフトレジスタ。
【請求項９】
前記出力部は、前記第１電圧と前記第２電圧との差に相当する電圧で前記キャパシタを充電することを特徴とする請求項３に記載のシフトレジスタ。
【請求項１０】
画素及びこれに接続される信号線を含む表示板部と、
複数のクロック信号に従って順次に出力信号を生成して前記信号線に印加する複数のステージを含むシフトレジスタとを備え、
前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第１電圧を出力する入力部と、少なくとも二つのクロック信号を伝達する第１駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第２電圧を出力する第２駆動部と、前記入力部及び第２駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに従って出力信号を生成する出力部とを備えることを特徴とする表示装置。
【請求項１１】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子と第１及び第２クロック端子を有し、
前記入力部は、前記セット端子と第１接続点との間に接続される第１ダイオードを含み、
前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２ダイオードと、前記第２クロック端子と第３接続点との間に接続される第３ダイオードとを含むことを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と第１及び第２クロック端子を有し、
前記入力部は、前記セット端子と第１接続点との間に接続され、制御端子が前記セット端子に接続される第１スイッチング素子を含み、
前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２スイッチング素子と、前記第２クロック端子と第３接続点との間に接続される第３スイッチング素子とを含み、
前記第２スイッチング素子の制御端子は前記第１クロック端子に接続され、前記第３スイッチング素子の制御端子は前記第２クロック端子に接続され、
前記第２駆動部は、前記第１接続点と前記ゲート電圧端子との間に並列に接続される第４及び第５スイッチング素子と、前記第２接続点と前記ゲート電圧端子との間に並列に接続される第６及び第７スイッチング素子と、前記第３接続点と前記ゲート電圧端子との間に接続される第８スイッチング素子とを含み、
前記第４スイッチング素子の制御端子は前記リセット端子に接続され、前記第５スイッチング素子の制御端子は前記第２接続点に接続され、前記第６スイッチング素子の制御端子は前記第１接続点に接続され、前記第７スイッチング素子の制御端子は前記第２クロック端子に接続され、前記第８スイッチング素子の制御端子は前記第１クロック端子に接続され、
前記出力部は、前記第１クロック端子と前記出力端子との間に接続される第９スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第１０及び第１１スイッチング素子と、前記第１接続点と前記出力端子との間に接続されるキャパシタとを含み、
前記第９スイッチング素子の制御端子は前記第１接続点に接続され、前記第１０スイッチング素子の制御端子は前記第２接続点に接続され、前記第１１スイッチング素子の制御端子は前記第３接続点に接続されることを特徴とする請求項１０に記載の表示装置。
【請求項１３】
前記第１乃至第１１スイッチング素子は非晶質シリコンからなることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記シフタレジスタは前記表示板部に集積されることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記シフトレジスタは第１及び第２シフトレジスタ部を含み、
前記第１シフトレジスタ部は奇数番目の信号線に接続されている複数の第１ステージを含み、前記第２シフトレジスタ部は偶数番目の信号線に接続されている複数の第２ステージを含むことを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記第１ステージのそれぞれは二つの異なる第１ステージに接続され、前記第２ステージのそれぞれは二つの異なる第２ステージに接続されることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１レジスタ部の第１ステージと前記第２レジスタ部の第２ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記複数のクロック信号は、前記第１レジスタ部に入力される第１及び第２クロック信号と、前記第２レジスタ部に入力される第３及び第４クロック信号を含み、
前記第１、第３、第２及び第４クロック信号は、デューティ比が２５％で、順に９０゜の位相差を有することを特徴とする請求項１７に記載の表示装置。
【請求項１９】
前記表示装置は液晶表示装置であることを特徴とする請求項１０に記載の表示装置。
【請求項２０】
前記シフトレジスタは第１シフトレジスタ部を含み、
前記複数のクロック信号は前記第１シフトレジスタ部に入力される第１及び第２クロック信号を含み、
前記第１及び第２クロック信号は、５０％のデューティ比と１８０゜の位相差を有することを特徴とする請求項１０に記載の表示装置。
【請求項２１】
前記出力部は、前記第１電圧と前記第２電圧との差に相当する電圧で前記キャパシタを充電することを特徴とする請求項１２に記載の表示装置。
【請求項２２】
表示板部のゲート線にそれぞれ接続される複数の第１及び第２ステージをそれぞれ有する表示装置のシフトレジスタであって、
前記シフトレジスタは、第１及び第２列方向に配置され、第１及び第２走査開始信号、第１乃至第４クロック信号及びゲートオフ電圧を受信する一対のシフトレジスタを含み、
前記各ステージは、セット端子に接続され、前記走査開始信号または前段ステージからの出力のうちの一つを受信して第１電圧を第１接続点に出力する入力部と、前記第１乃至第４クロック信号のうちの第１及び第２電圧レベルをそれぞれ有する二つのクロック信号を伝達する第１駆動部と、リセット端子に接続され、後段ステージからの出力を受信し、前記伝達された二つのクロック信号のうちの一つ、または第２電圧を第２接続点及び第３接続点に出力する第２駆動部と、ゲートオフ端子に接続され、前記ゲートオフ電圧を受信し、前記第１乃至第３接続点の電圧によって前記二つのクロック信号のうち少なくとも一つに同期して出力を送出する出力部とを備えることを特徴とするシフトレジスタ。
【請求項２３】
前記ステージのうちの一つが前記第１または第２クロック信号に同期して前記出力部からの出力を生成する際に、前記前段及び後段ステージは、前記第３または第４クロック信号に同期して出力信号をそれぞれ生成することを特徴とする請求項２２に記載のシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシフトレジスタ及びこれを備える表示装置に関し、特に、寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置に関する。
【背景技術】
【０００２】
近年、重くて大きい陰極線管（ＣＲＴ）の代わり有機発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）、液晶表示装置（ＬＣＤ）のような平板表示装置が盛んに開発されている。
ＰＤＰは、気体放電により生じるプラズマを利用して文字及び画像を表示する装置であり、有機発光表示装置は、特定有機物または高分子等の電界発光を利用して文字及び画像を表示する。液晶表示装置は、二つの表示板の間に挟持された液晶層に電場を印加し、この電場の強さを調節して、液晶層を通過する光の透過率を調節することで所望の画像を得る。
【０００３】
この中で特に、携帯電話機などに採用される中小型表示装置として外部と内部にそれぞれ表示板部を備えたデュアル表示装置の開発が進められている。
このデュアル表示装置は、内部に装着される主表示板部、外部に装着される副表示板部、外部からの入力信号を伝達する配線が設けられた駆動フレキシブル印刷回路基板（ＦＰＣ）、主表示板部と副表示板部を接続する補助ＦＰＣ、並びにこれらを制御するための統合チップを備える。
【０００４】
デュアル表示装置のうち、例えば、液晶表示装置と有機発光表示装置は、スイッチング素子を有する画素と表示信号線を有する表示板、並びに表示信号線のうちゲート線にゲートオン電圧とゲートオフ電圧を送出して、画素のスイッチング素子を導通又は非導通の少なくとも一方を行うゲート駆動部と、表示信号線のうちのデータ線にデータ電圧を送出して、導通したスイッチング素子を通じて画素に印加するデータ駆動部を備え、統合チップは、主表示板部と副表示板部のゲート駆動部とデータ駆動部を制御するための制御信号及び駆動信号を生成し、主に主表示板部にＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）形態で装着されている。
【０００５】
一方、このような中小型表示装置は勿論、大型表示装置において、コスト節減などのためにゲート駆動部が画素のスイッチング素子と同一の工程で形成され表示板部に集積される場合がある。
ゲート駆動部は実質的にシフトレジスタとして、互いに接続され、一列に配列されている複数のステージを含み、第１ステージが走査開始信号の印加を受けてゲート出力を送出すると同時に、次のステージにキャリー出力（ｃａｒｒｙ  ｏｕｔｐｕｔ）を送出して順次にゲート出力を生成する。このようなキャリー出力はゲート出力を使用することもできる。
各ステージは、複数のＮＭＯＳまたはＰＭＯＳトランジスタと少なくとも一つのキャパシタを含んで構成されており、位相差が９０゜乃至１８０゜である複数のクロック信号に同期してゲート出力を生成する。
【０００６】
この時、トランジスタが非晶質シリコンからなる場合、ゲート出力を生成した後、ゲート線に印加される電圧を低電圧に維持するためにトランジスタを導通状態に維持する。しかし、長時間導通しているため、トランジスタのしきい電圧が増加して誤動作の原因になる。
現在、７個のトランジスタを用いることでしきい電圧が増加するなどの問題点は解決されたが、位相が異なる二つのクロック信号が全てローである区間でゲート線が浮遊状態となり、二つの表示板のうちの上部表示板に備えられた共通電極の間の寄生容量によってゲート線に印加された電圧が変化するという問題がある。中小型表示装置において、低電圧駆動のために共通電圧が周期的に変化する場合は特にそうである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記従来のシフトレジスタ及びこれを備える表示装置における問題点に鑑みてなされたものであって、本発明の目的は、寄生容量の影響を殆ど受けないゲート出力を生成するシフトレジスタ及びこれを備える表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明によるシフトレジスタは、互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第１電圧を出力する入力部と、少なくとも二つのクロック信号を伝達する第１駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第２電圧を出力する第２駆動部と、前記入力部及び第２駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部を備えることを特徴とする。
【０００９】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子と第１及び第２クロック端子を有し、前記入力部は、前記セット端子と第１接続点との間に接続される第１のダイオードを含み、前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２のダイオードと、前記第２クロック端子と第３接続点との間に接続される第３のダイオードとを含むことが好ましい。
また、前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と第１及び第２クロック端子を有し、前記入力部は、前記セット端子と第１接続点との間に接続され、制御端子が前記セット端子に接続される第１スイッチング素子を含み、前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２スイッチング素子と、前記第２クロック端子と第３接続点との間に接続される第３スイッチング素子とを含み、前記第２スイッチング素子の制御端子は、前記第１クロック端子に接続され、前記第３スイッチング素子の制御端子は、前記第２クロック端子に接続され、前記第２駆動部は、前記第１接続点と前記ゲート電圧端子との間に並列に接続される第４及び第５スイッチング素子と、前記第２接続点と前記ゲート電圧端子との間に並列に接続される第６及び第７スイッチング素子と、前記第３接続点と前記ゲート電圧端子との間に接続される第８スイッチング素子とを含み、前記第４スイッチング素子の制御端子は前記リセット端子に接続され、前記第５スイッチング素子の制御端子は前記第２接続点に接続され、前記第６スイッチング素子の制御端子は前記第１接続点に接続され、前記第７スイッチング素子の制御端子は前記第２クロック端子に接続され、前記第８スイッチング素子の制御端子は前記第１クロック端子に接続され、前記出力部は、前記第１クロック端子と前記出力端子との間に接続される第９スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第１０及び第１１スイッチング素子と、前記第１接続点と前記出力端子との間に接続されるキャパシタとを含み、前記第９スイッチング素子の制御端子は前記第１接続点に接続され、前記第１０スイッチング素子の制御端子は前記第２接続点に接続され、前記第１１スイッチング素子の制御端子は前記第３接続点に接続されることが好ましい。
前記シフトレジスタは第１及び第２シフトレジスタ部を含み、前記第１シフトレジスタ部は奇数番目の信号線に接続される複数の第１ステージを含み、前記第２シフトレジスタ部は偶数番目の信号線に接続される複数の第２ステージを含むことが好ましい。
前記第１ステージのそれぞれは二つの異なる第１ステージに接続され、前記第２ステージのそれぞれは二つの異なる第２ステージに接続されることが好ましい。
前記第１シフトレジスタ部の第１ステージと前記第２シフトレジスタ部の第２ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることが好ましい。
前記複数のクロック信号は、前記第１レジスタ部に入力される第１及び第２クロック信号と、前記第２レジスタ部に入力される第３及び第４クロック信号とを含み、前記第１、第３、第２及び第４クロック信号は、デューティ比が２５％で、順に９０゜の位相差を有することが好ましい。
また、前記シフトレジスタは第１シフトレジスタ部を含み、前記複数のクロック信号は、前記第１シフトレジスタ部に入力される第１及び第２クロック信号を含み、前記第１及び第２クロック信号は５０％のデューティ比と１８０゜の位相差を有することが好ましい。
前記出力部は前記第１電圧と前記第２電圧との差に相当する電圧で前記キャパシタを充電することが好ましい。
【００１０】
上記目的を達成するためになされた本発明による表示装置は、画素及びこれに接続される信号線を備えた表示板部と、複数のクロック信号に従って順次に出力信号を生成して前記信号線に印加する複数のステージを含むシフトレジスタとを備え、前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第１電圧を出力する入力部と、少なくとも二つのクロック信号を伝達する第１駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第２電圧を出力する第２駆動部と、前記入力部及び第２駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに従って出力信号を生成する出力部とを備えることを特徴とする。
【００１１】
前記各ステージは、セット端子、リセット端子、ゲート電圧端子と第１及び第２クロック端子を有し、前記入力部は前記セット端子と第１接続点との間に接続される第１ダイオードを含み、前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２ダイオードと、前記第２クロック端子と第３接続点との間に接続される第３ダイオードとを含むことが好ましい。
また、前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と第１及び第２クロック端子を有し、前記入力部は、前記セット端子と第１接続点との間に接続され、制御端子が前記セット端子に接続される第１スイッチング素子を含み、前記第１駆動部は、前記第１クロック端子と第２接続点との間に接続される第２スイッチング素子と、前記第２クロック端子と第３接続点との間に接続される第３スイッチング素子とを含み、前記第２スイッチング素子の制御端子は前記第１クロック端子に接続され、前記第３スイッチング素子の制御端子は前記第２クロック端子に接続され、前記第２駆動部は、前記第１接続点と前記ゲート電圧端子との間に並列に接続される第４及び第５スイッチング素子と、前記第２接続点と前記ゲート電圧端子との間に並列に接続される第６及び第７スイッチング素子と、前記第３接続点と前記ゲート電圧端子との間に接続される第８スイッチング素子とを含み、前記第４スイッチング素子の制御端子は前記リセット端子に接続され、前記第５スイッチング素子の制御端子は前記第２接続点に接続され、前記第６スイッチング素子の制御端子は前記第１接続点に接続され、前記第７スイッチング素子の制御端子は前記第２クロック端子に接続され、前記第８スイッチング素子の制御端子は前記第１クロック端子に接続され、前記出力部は、前記第１クロック端子と前記出力端子との間に接続される第９スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第１０及び第１１スイッチング素子と、前記第１接続点と前記出力端子との間に接続されるキャパシタとを含み、前記第９スイッチング素子の制御端子は前記第１接続点に接続され、前記第１０スイッチング素子の制御端子は前記第２接続点に接続され、前記第１１スイッチング素子の制御端子は前記第３接続点に接続されることが好ましい。
前記第１乃至第１１スイッチング素子は非晶質シリコンからなることが好ましい。
前記シフタレジスタは前記表示板部に集積されることが好ましい。
前記シフトレジスタは第１及び第２シフトレジスタ部を含み、前記第１シフトレジスタ部は奇数番目の信号線に接続されている複数の第１ステージを含み、前記第２シフトレジスタ部は偶数番目の信号線に接続されている複数の第２ステージを含むことが好ましい。
前記第１ステージのそれぞれは二つの異なる第１ステージに接続され、前記第２ステージのそれぞれは二つの異なる第２ステージに接続されることが好ましい。
前記第１レジスタ部の第１ステージと前記第２レジスタ部の第２ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることが好ましい。
前記複数のクロック信号は、前記第１レジスタ部に入力される第１及び第２クロック信号と、前記第２レジスタ部に入力される第３及び第４クロック信号を含み、前記第１、第３、第２及び第４クロック信号はデューティ比が２５％で、順に９０゜の位相差を有することが好ましい。
前記表示装置は液晶表示装置であることが好ましい。
前記シフトレジスタは第１シフトレジスタ部を含み、前記複数のクロック信号は前記第１シフトレジスタ部に入力される第１及び第２クロック信号を含み、前記第１及び第２クロック信号は、５０％のデューティ比と１８０゜の位相差を有することが好ましい。
前記出力部は、前記第１電圧と前記第２電圧との差に相当する電圧で前記キャパシタを充電することが好ましい。
【００１２】
また、上記目的を達成するためになされた本発明によるシフトレジスタは、表示板部のゲート線にそれぞれ接続される複数の第１及び第２ステージをそれぞれ有する表示装置のシフトレジスタであって、前記シフトレジスタは第１及び第２列方向に配置され、第１及び第２走査開始信号、第１乃至第４クロック信号及びゲートオフ電圧を受信する一対のシフトレジスタを含み、前記各ステージはセット端子に接続され、前記走査開始信号または前段ステージからの出力のうちの一つを受信して第１電圧を第１接続点に出力する入力部と、前記第１乃至第４クロック信号のうちの第１及び第２電圧レベルをそれぞれ有する二つのクロック信号を伝達する第１駆動部と、リセット端子に接続され、後段ステージからの出力を受信し、前記伝達された二つのクロック信号のうちの一つ、または第２電圧を第２接続点及び第３接続点に出力する第２駆動部と、ゲートオフ端子に接続され、前記ゲートオフ電圧を受信して前記第１乃至第３接続点の電圧によって前記二つのクロック信号のうちの少なくとも一つに同期して出力を送出する出力部とを備えることを特徴とする。
【００１３】
前記ステージのうちの一つが前記第１または第２クロック信号に同期して前記出力部からの出力を生成する際に、前記前段及び後段ステージは前記第３または第４クロック信号に同期して出力信号をそれぞれ生成することが好ましい。
【発明の効果】
【００１４】
本発明に係るシフトレジスタ及びこれを備える表示装置によれば、ダイオード的役割を果たす２つのトランジスタと第１、第３クロック信号に制御端子が接続されている２つのトランジスタをさらに設けることにより、第１、第３クロック信号または第２、第４クロック信号の全てがローである区間でもカップリングによる影響を最少化して、安定的なゲート出力を生成することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
次に、本発明に係るシフトレジスタ及びこれを備える表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
【００１６】
図１は、本発明の一実施形態による液晶表示装置の概略図であり、図２は、本発明の一実施形態による液晶表示装置の主表示板部を主としたブロック図であり、図３は、本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
以下、ゲート駆動部は特に記載しなければ、ゲート駆動部４００ＲＭ、ゲート駆動部４００ＬＭまたはゲート駆動部４００Ｓであることができる。
【００１７】
図１を参照すると、本発明の一実施形態による液晶表示装置は、主表示板部３００Ｍと副表示板部３００Ｓ、主表示板部３００Ｍに付着されたＦＰＣ（フレキシブルプリント配線板）６５０、主表示板部３００Ｍと副表示板部３００Ｓとの間に付着された補助ＦＰＣ６８０、並びに表示板部３００Ｍ上に装着された統合チップ７００を備える。
ＦＰＣ６５０は、主表示板部３００Ｍの一辺の近傍に付着されている。また、組立状態でＦＰＣ６５０を折り曲げた際、主表示板部３００Ｍの一部を露出させる開口部６９０を有している。開口部６９０の下側には外部からの信号が入力される入力部６６０が設けられ、さらに入力部６６０と統合チップ７００、統合チップ７００と主表示板部３００Ｍの電気的接続のための複数の信号線（図示せず）を備えており、この信号線は、統合チップ７００に接続される地点及び主表示板部３００Ｍと付着される地点で大概幅が広くなりパッド（図示せず）を構成する。
【００１８】
補助ＦＰＣ６８０は、主表示板部３００Ｍの他の辺と副表示板部３００Ｓの一辺との間に付着され、統合チップ７００と副表示板部３００Ｓの電気的接続のための信号線ＳＬ３、ＤＬを備える。
各表示板部３００Ｍ、３００Ｓは、画面を構成する表示領域３１０Ｍ、３１０Ｓと周辺領域３２０Ｍ、３２０Ｓを有し、周辺領域３２０Ｍ、３２０Ｓには光を遮断するための遮光層（図示せず）（ブラックマトリクス）を設けることができる。ＦＰＣ６５０及び補助ＦＰＣ６８０は、この遮光領域３２０Ｍ、３２０Ｓに付着されている。
【００１９】
図２に示すように、主表示板部３００Ｍ（又は副表示板部３００Ｓ）は、複数のゲート線（Ｇ１−Ｇ２ｎ）と複数のデータ線（Ｄ１−Ｄｍ）を含む複数の表示信号線と、これに接続されほぼ行列状に配列された複数の画素ＰＸと、ゲート線（Ｇ１−Ｇ２ｎ）に信号を供給するゲート駆動部４００ＬＭ、４００ＲＭ、（副表示板部３００Ｓの場合、４００Ｓ）とを備え、画素と表示信号線（Ｇ１−Ｇ２ｎ、Ｄ１−Ｄｍ）の殆どは表示領域３１０Ｍ、（副表示板部３００Ｓの場合、３１０Ｓ）内に位置し、ゲート駆動部４００ＬＭ、４００ＲＭ、（副表示板部３００Ｓの場合、４００Ｓ）は周辺領域３２０Ｍ、（副表示板部３００Ｓの場合、３２０Ｓ）にそれぞれ位置する。ゲート駆動部４００ＲＭ、４００ＬＭ、（副表示板部３００Ｓの場合、４００Ｓ）が位置する方の周辺領域３２０Ｍ、（副表示板部３００Ｓの場合、３２０Ｓ）はより大きい幅を有する。
【００２０】
また、図１に示すように、主表示板部３００Ｍのデータ線（Ｄ１−Ｄｍ）のうちの一部は補助ＦＰＣ６８０を介して副表示板部３００Ｓに接続されている。即ち、二つの表示板部３００Ｍ、３００Ｓはデータ線（Ｄ１−Ｄｍ）のうちの一部を共有する形態であり、図面にはその内の一つ（ＤＬ）を示した。
上部表示板２００は、下部表示板１００より大きさが小さいため下部表示板１００の一部の領域が露出し、この領域にデータ線（Ｄ１−Ｄｍ）が延びてデータ駆動部５００に接続される。また、ゲート線（Ｇ１−Ｇ２ｎ）は、周辺領域３２０Ｍ、３２０Ｓで遮られた領域に延長してゲート駆動部４００ＲＭ、４００ＬＭ、４００Ｓに接続される。
【００２１】
表示信号線（Ｇ１−Ｇｎ、Ｄ１−Ｄｍ）は、ＦＰＣ６５０、６８０に接続される地点で大概幅が広くなりパッド（図示せず）を構成し、各表示板部３００Ｍ、３００ＳとＦＰＣ６５０、６８０は、これらパッドの電気的接続のための異方性導電膜（図示せず）で付着されている。
各画素ＰＸ、例えばｉ番目（ｉ＝１、２、ｎ）ゲート線Ｇｉと、ｊ番目（ｊ＝１、２、ｍ）データ線Ｄｊに接続された画素ＰＸは、信号線ＧｉＤｊに接続されたスイッチング素子Ｑと、これに接続された液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴを含む。ストレージキャパシタＣＳＴは必要に応じて省略可能である。
【００２２】
スイッチング素子Ｑは、下部表示板１００に設けられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇｉに接続されており、入力端子はデータ線Ｄｊに接続されており、出力端子は液晶キャパシタＣＬＣ及びストレージキャパシタＣＳＴに接続されている。
液晶キャパシタＣＬＣは、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を二つの端子とし、画素電極１９１、共通電極２７０の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑに接続され、共通電極２７０は上部表示板２００全面に形成され、共通電圧Ｖｃｏｍの印加を受ける。図３と異なり、共通電極２７０が下部表示板１００に設けることも可能であり、この場合、画素電極１９１、共通電極２７０のうちの少なくとも一つが線状または棒状に形成される。
【００２３】
液晶キャパシタＣＬＣの補助的な役割を果たすストレージキャパシタＣＳＴは、下部表示板１００に設けられた別個の信号線（図示せず）と画素電極１９１が絶縁体を介在して重なってなり、この別個の信号線には共通電圧Ｖｃｏｍなどの定められた電圧が印加される。
また、ストレージキャパシタＣＳＴは、画素電極１９１が絶縁体を媒介としてすぐ上の前段ゲート線と重なって成ることができる。
【００２４】
一方、色表示を実現するため、各画素ＰＸが基本色のうちの一つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に基本色を表示して（時間分割）、これら基本色の空間的、時間的な作用で所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色など三原色がある。図３は、空間分割の一例として各画素ＰＸが画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一つを表示するカラーフィルタ２３０を備えていることを示す。図３と異なり、カラーフィルタ２３０は、下部表示板１００の画素電極１９１の上または下に形成することもできる。
主表示板部３００Ｍと副表示板部３００Ｓの外表面には光を偏光させる少なくとも一つの偏光子（図示せず）が付着される。
【００２５】
階調電圧生成部８００は、画素ＰＸの透過率に関連する二組の階調電圧群（または基準階調電圧群）を生成する。そのうち一組は、共通電圧Ｖｃｏｍに対してプラスの値を有し、もう一組はマイナスの値を有する。
ゲート駆動部４００ＲＭ、４００ＬＭ、４００Ｓは、ゲート線（Ｇ１−Ｇ２ｎ）に接続されてスイッチング素子Ｑを導通させることができるゲートオン電圧Ｖｏｎと、スイッチング素子Ｑを非導通させることができるゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線（Ｇ１−Ｇ２ｎ）に印加する。ここで、ゲート駆動部４００ＲＭ、４００ＬＭ、４００Ｓは、画素のスイッチング素子Ｑと同一工程で形成し、集積され、信号線ＳＬ１、ＳＬ２、ＳＬ３を介して統合チップ７００にそれぞれ接続される。副表示板３００Ｓにもゲート駆動部４００Ｓが右側に配置されることもできる。
【００２６】
データ駆動部５００は、主表示板部３００Ｍと副表示板部３００Ｓのデータ線（Ｄ１−Ｄｍ）に接続されており、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線（Ｄ１−Ｄｍ）に印加する。しかし、階調電圧生成部８００が全体階調に対する電圧を全て提供するのではなく、決められた数の基準階調電圧のみを提供する際、データ駆動部５００は基準階調電圧を分圧して全体階調に対する階調電圧を生成し、この中でデータ信号を選択する。
信号制御部６００は、ゲート駆動部４００ＲＭ、４００ＬＭ、（副表示板部３００Ｓの場合、４００Ｓ）及びデータ駆動部５００などを制御する。
統合チップ７００は、接続部６６０とＦＰＣ６５０に設けられた信号線を介して外部の信号を受信し、処理した信号を主表示板部３００Ｍの周辺領域３２０Ｍと補助ＦＰＣ６８０に設けられた配線を介して主表示板部３００Ｍ及び副表示板部３００Ｓに供給することでこれらを制御しており、図２に示した階調電圧生成部８００、データ駆動部５００及び信号制御部６００などを含む。
【００２７】
次に、液晶表示装置の表示動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御部（図示せず）から入力画像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号を受信する。入力制御信号の例として、垂直同期信号Ｖｓｙｎと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどがある。
信号制御部６００は、入力画像信号Ｒ、Ｇ、Ｂと入力制御信号に従って入力画像信号Ｒ、Ｇ、Ｂを主表示板部３００Ｍ又は副表示板部３００Ｓの動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送出し、データ制御信号ＣＯＮＴ２と処理した画像信号ＤＡＴをデータ駆動部５００に送出する。
【００２８】
ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶとゲートオン電圧Ｖｏｎの出力周期を制御する少なくとも一つのクロック信号を含む。また、ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥをさらに含むことができる。
データ制御信号ＣＯＮＴ２は、一つの行の画素ＰＸに対する画像データの伝送開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ１−Ｄｍにデータ信号の印加を指示するロード信号ＬＯＡＤ、及びデータクロック信号ＨＣＬＫを含む。また、データ制御信号ＣＯＮＴ２は、共通電圧Ｖｃｏｍに対するデータ信号の電圧極性（以下、共通電圧に対するデータ信号の電圧極性を略してデータ信号の極性と言う。）を反転させる反転信号ＲＶＳをさらに含むことができる。
【００２９】
信号制御部６００からのデータ制御信号ＣＯＮＴ２に従って、データ駆動部５００は一つの行の画素ＰＸに対するデジタル画像信号ＤＡＴを受信し、各デジタル画像信号ＤＡＴに対応する階調電圧を選択することによってデジタル画像信号ＤＡＴをアナログデータ信号に変換した後、これを当該データ線（Ｄ１−Ｄｍ）に印加する。
ゲート駆動部４００ＲＭ、４００ＬＭは、信号制御部６００からのゲート制御信号ＣＯＮＴ１に従ってゲートオン電圧Ｖｏｎをゲート線（Ｇ１−Ｇ２ｎ）に印加して、このゲート線（Ｇ１−Ｇｎ）に接続されたスイッチング素子Ｑを導通させる。これにより、データ線（Ｄ１−Ｄｍ）に印加されたデータ信号が導通したスイッチング素子Ｑを介して当該画素ＰＸに印加される。
画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍとの差は、液晶キャパシタＣＬＣの充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列が異なり、このため、液晶層３を通過する光の偏光が変化する。このような偏光の変化は、主表示板部３００Ｍ又は副表示板部３００Ｓに付着された偏光子によって光透過率の変化として現れる。
【００３０】
１水平周期（１Ｈ）（水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一である。）を単位としてこの過程を繰り返すことにより、全ゲート線（Ｇ１−Ｇｎ）に対して順次にゲートオン電圧Ｖｏｎを印加し、全画素ＰＸにデータ信号を印加して１フレームの画像を表示する。
１フレームが終了すれば次のフレームが開始され、各画素ＰＸに印加されるデータ信号の極性が直前フレームの極性と逆になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（フレーム反転）。この時、１フレーム内でも反転信号ＲＶＳの特性によって一つのデータ線を介して流れるデータ信号の極性が変化したり（例：行反転、ドット反転）、一つの画素行に印加されるデータ信号の極性も互いに異なることができる（例：列反転、ドット反転）。
【００３１】
次に、本発明の一実施形態による表示装置のシフトレジスタについて図４乃至図９を参照して詳細に説明する。
図４は、本発明の一実施形態によるゲート駆動部のブロック図である。図５は、図４に示したゲート駆動部用シフトレジスタのｊ番目ステージの回路図の一例であり、図６及び図７は、図４に示したゲート駆動部の信号波形図である。
【００３２】
図４に示したゲート駆動部４００Ｌ、４００Ｒは、左右に一列に配列されており、ゲート線（Ｇ１−Ｇ２ｎ）にそれぞれ接続されている複数のステージから成る左側ステージ４１０Ｌ、右側ステージ４１０Ｒを含むシフトレジスタであって、第１及び第２垂直同期開始信号ＬＳＴＶ、ＲＳＴＶ、第１乃至第４クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２及びゲートオフ電圧Ｖｏｆｆが入力される。
各ステージ４１０Ｌ、４１０Ｒは、セット端子Ｓ、リセット端子Ｒ、ゲート電圧端子ＧＶ、出力端子ＯＵＴ、並びに第１及び第２クロック端子ＣＫ１、ＣＫ２を含む。
【００３３】
各ステージ４１０Ｌ、４１０Ｒは、上述したように、画素のスイッチング素子Ｑと同一工程で形成されて同一基板上に集積されており、奇数番目のゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ−１にそれぞれ接続されている奇数番目のステージＳＴ１、ＳＴ３、．．．、ＳＴ（２ｎ−１）が左側シフトレジスタ４００Ｌに配置されており、偶数番目のゲート線Ｇ２、Ｇ４、．．．、Ｇ２ｎにそれぞれ接続されている偶数番目のステージＳＴ２、ＳＴ４、．．．、ＳＴ（２ｎ）が右側シフトレジスタ４００Ｒに配置されている。
左側及び右側ステージ４１０Ｌ、４１０Ｒ、例えば、左側シフトレジスタ４００Ｌに位置したｊ番目ステージＳＴ（ｊ）のセット端子Ｓには、前段ステージＳＴ（ｊ−２）のゲート出力、つまり、前段ゲート出力Ｇｏｕｔ（ｊ−２）が、リセット端子Ｒには後段ステージＳＴ（ｊ＋２）のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）が入力され、クロック端子ＣＫ１、ＣＫ２には第１及び第３クロック信号ＬＣＬＫ１、ＬＣＬＫ２がそれぞれ入力される。出力端子ＯＵＴはゲート線Ｇ１、Ｇ３、．．．、Ｇ２ｎ−１と前段及び後段ステージＳＴ（ｊ−２）、ＳＴ（ｊ＋２）にゲート出力Ｇｏｕｔ（ｊ）を送出する。これと異なり、前段及び後段ステージに出力されるキャリー信号を送出する別個の出力端子をさらに一つ設けることができ、出力端子ＯＵＴに接続されるバッファーをさらに設けることもできる。
【００３４】
即ち、左側及び右側ステージ４１０Ｌ、４１０Ｒは、前段ゲート出力Ｇｏｕｔ（ｊ−２）と後段ゲート出力Ｇｏｕｔ（ｊ＋２）に基づき、クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２に同期してゲート出力を生成する。
但し、各シフトレジスタ４００Ｌ、４００Ｒの第１番目のステージＳＴ１、ＳＴ２には前段ゲート出力の代わりに垂直同期開始信号ＬＳＴＶ、ＲＳＴＶが入力され、左側シフトレジスタ４００Ｌに入力される第１垂直同期開始信号ＬＳＴＶと、右側シフトレジスタ４００Ｒに入力される第２垂直同期開始信号ＲＳＴＶは、幅が１Ｈである複数のパルスを１フレームに一個含む１フレーム周期の信号であり、第２垂直同期開始信号ＲＳＴＶは、第１垂直同期開始信号ＬＳＴＶに比べて１Ｈほど遅延された信号である。第１乃至第４クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２はデューティ比が２５％で、４Ｈの周期を有し、順に９０゜の位相差を有する。
【００３５】
この時、例えば、ｊ番目のステージＳＴ（ｊ）のクロック端子ＣＫ１に第１クロック信号ＬＣＬＫ１が、クロック端子ＣＫ２に第３クロック信号ＬＣＬＫ２が入力される場合、これに隣接したｊ−２番目及びｊ＋２番目のステージＳＴ（ｊ−２）、ＳＴ（ｊ＋２）のクロック端子ＣＫ１には第３クロック信号ＬＣＬＫ２が、クロック端子ＣＫ２には第１クロック信号ＬＣＬＫ１が入力される。
各クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２は、画素のスイッチング素子Ｑを駆動することができるように、電圧レベルがハイである場合はゲートオン電圧Ｖｏｎと同一であり、ローである場合はゲートオフ電圧Ｖｏｆｆと同一であることが好ましい。
【００３６】
図５を参照すると、本発明の一実施形態によるゲート駆動部４００の各ステージ、例えば、ｊ番目のステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、並びに出力部４５０を含み、これらは少なくとも一つのＮＭＯＳトランジスタＴ１〜Ｔ１１及びキャパシタＣからなる。しかし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用することもできる。また、キャパシタＣは実際に工程時に形成されるゲートとドレイン−ソース間の寄生容量であることができる。
説明上、クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２のハイレバルに相当する電圧を高電圧と称し、クロック信号ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２のローレベルに相当する電圧の大きさはゲートオフ電圧Ｖｏｆｆと同一であり、これを低電圧と称する。
【００３７】
入力部４２０は、セット端子Ｓに接続されているトランジスタＴ２を含み、このトランジスタＴ２は入力端子と制御端子がセット端子Ｓに共通的に接続されて一種のダイオード的役割を果たし、高電圧を接続点Ｊ１に出力する。
プルアップ駆動部４３０は、入力端子と制御端子が共通的にクロック端子ＣＫ１とクロック端子ＣＫ２にそれぞれ接続されている２個のトランジスタＴ９、Ｔ１０を含み、このトランジスタＴ９、Ｔ１０もダイオード的役割を果たし、高電圧を接続点Ｊ２と接続点Ｊ３にそれぞれ出力する。
【００３８】
プルダウン駆動部４４０は、低電圧を接続点Ｊ１、Ｊ２、Ｊ３にそれぞれ出力するトランジスタＴ３、Ｔ４、Ｔ７、Ｔ８、Ｔ１１を含む。トランジスタＴ３の制御端子はリセット端子Ｒに、トランジスタＴ４の制御端子は接続点Ｊ２にそれぞれ接続されている。トランジスタＴ７の制御端子Ｊ１は接続点Ｊ１に、トランジスタＴ８の制御端子は第２クロック端子ＣＫ２に、トランジスタＴ１１の制御端子は第１クロック端子ＣＫ１に接続されている。
出力部４５０は、第１クロック端子ＣＫ１とゲートオフ電圧端子ＧＶとの間に接続され、接続点Ｊ１、Ｊ２、Ｊ３の電圧に従って第１クロック信号ＬＣＬＫ１と低電圧を選択的に出力するトランジスタＴ１、Ｔ５、Ｔ６とキャパシタＣを含む。トランジスタＴ１の制御端子は接続点Ｊ１に接続されており、キャパシタＣを介して出力端ＯＵＴに接続されている。トランジスタＴ５の制御端子は接続点Ｊ２に接続されており、トランジスタＴ６の制御端子Ｔ６は接続点Ｊ３に接続されている。２個のトランジスタＴ５、Ｔ６の接続点は出力端子ＯＵＴに接続されている。
【００３９】
次に、図５に示したシフトレジスタの動作についてｊ番目のステージを例に挙げて図６及び７を参照して説明する。
ｊ番目のステージＳＴ（ｊ）が第１クロック信号ＬＣＬＫ１に同期してゲート出力を生成する場合、前段及び後段ステージＳＴ（ｊ−２）、ＳＴ（ｊ＋２）は、第３クロック信号ＬＣＬＫ２に同期してゲート出力を生成する。
【００４０】
まず、第３クロック信号ＬＣＬＫ２及び前段ゲート出力Ｇｏｕｔ（ｊ−２）がハイになれば、トランジスタＴ２、Ｔ８、Ｔ１０が導通する。するとトランジスタＴ２は、高電圧を接続点Ｊ１に伝達して、２個のトランジスタＴ１、Ｔ７を導通させ、トランジスタＴ１０は高電圧を接続点Ｊ３に伝達してトランジスタＴ６を導通させる。これにより、２個のトランジスタＴ７、Ｔ８は低電圧を接続点Ｊ２に、トランジスタＴ６は低電圧を出力端子ＯＵＴに伝達する。また、トランジスタＴ１が導通し第１クロック信号ＬＣＬＫ１が出力端子ＯＵＴに出力されるが、この際、第１クロック信号ＬＣＬＫ１が低電圧であるので、ゲート出力Ｇｏｕｔ（ｊ）はもう一度低電圧になる。これと同時に、キャパシタＣは、高電圧と低電圧との差に相当する大きさの電圧を充電する。
この時、後段ゲート出力Ｇｏｕｔ（ｊ＋２）がローであるので、リセット端子Ｒの入力もローである。従って、リセット端子Ｒと接続点Ｊ２に制御端子が接続されているトランジスタＴ３、Ｔ４、Ｔ５は非導通状態である。
【００４１】
次に、前段ゲート出力Ｃｏｕｔ（ｊ−２）と第３クロック信号ＬＣＬＫ２がローになれば、接続点Ｊ１はセット端子Ｓとの接続が遮断され浮遊状態となって高電圧を維持し、第１クロック信号ＬＣＬＫ１は依然としてローであるので、ゲート出力Ｇｏｕｔ（ｊ）もローを維持する。この際、接続点Ｊ３も第３クロック信号ＬＣＬＫ２と遮断されて浮遊状態になるので、図６に示したように、直前の電圧である高電圧を維持する。
【００４２】
次に、第１クロック信号ＬＣＬＫ１がハイになれば、２個のトランジスタＴ９、Ｔ１１がそれぞれ導通する。この状態で２個のトランジスタＴ９、Ｔ７は、第１クロック信号ＬＣＬＫ１とゲートオフ電圧Ｖｏｆｆの間に直列に接続され、接続点Ｊ２の電位は２個のトランジスタＴ９、Ｔ７の導通時の抵抗値によって決定され、接続点Ｊ２に制御端子が接続されているトランジスタＴ４、Ｔ５が非導通となるように、トランジスタＴ７の導通時の抵抗値が小さいことが好ましい。また、接続点Ｊ３は、導通したトランジスタＴ１１を介して低電圧が伝達されてローに変化し、制御端子がこれに接続されているトランジスタＴ６が非導通となる。従って、出力端子ＯＵＴは、第１クロック信号ＬＣＬＫ１にのみ接続され、ゲートオフ電圧Ｖｏｆｆとは遮断されて高電圧を送出する。一方、キャパシタＣの一端、つまり、接続点Ｊ１の電位は高電圧ほどさらに上昇する。図６には、直前の電圧と同一のものとして示されているが、実際は高電圧ほどさらに上昇する。
【００４３】
次に、第１クロック信号ＬＣＬＫ１がローになれば、トランジスタＴ９、Ｔ１１が非導通となり、接続点Ｊ２、Ｊ３は浮遊状態となって直前の電圧を維持する。接続点Ｊ１も浮遊状態であるので直前の電圧を維持してトランジスタＴ１は導通状態を維持し、出力端子ＯＵＴはローである第１クロック信号ＬＣＬＫ１を出力する。
また、第３クロック信号ＬＣＬＫ２もローであるので、トランジスタＴ８は非導通状態を維持する。
【００４４】
次に、後段ゲート出力Ｇｏｕｔ（ｊ＋２）がハイになれば、トランジスタＴ３が導通して低電圧を接続点Ｊ１に伝達する。これにより、トランジスタＴ１が非導通となって第１クロック信号ＬＣＬＫ１と出力端子ＯＵＴの接続が遮断される。
これと同時に、第３クロック信号ＬＣＬＫ３がハイになってトランジスタＴ１０が導通して接続点Ｊ３に高電圧を伝達する。これにより、トランジスタＴ６が導通して出力端子ＯＵＴとゲートオフ電圧Ｖｏｆｆが接続するので、出力端子ＯＵＴは低電圧を引き続き送出する。また、接続点Ｊ２は浮遊状態であるため、直前の電圧である低電圧を維持する。
【００４５】
次に、後段ゲート出力Ｇｏｕｔ（ｊ＋２）と第３クロック信号ＬＣＬＫ２がローになれば、接続点Ｊ１−Ｊ３が全て浮遊状態であるため、直前の電圧を維持する。
即ち、接続点Ｊ１の電位は、前段ゲート出力Ｇｏｕｔ（ｊ−２）がハイになった時に高電圧になり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）がハイになるまで高電圧を４Ｈ間維持する。接続点Ｊ２の電圧は、第３クロック信号ＬＣＬＫ１がハイである時に低電圧になり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）がハイになった後、第１クロック信号ＬＣＬＫ１がハイになる時に再び高電圧になる。以降、接続点Ｊ２は第１クロック信号ＬＣＬＫ１及びゲートオフ電圧Ｖｏｆｆと接続及び遮断を繰り返しながら、各々２Ｈ間高電圧と低電圧を繰り返す。接続点Ｊ３の電位は第１及び第３クロック信号ＬＣＬＫ１、ＬＣＬＫ２に従って各々２Ｈ間高電圧及び低電圧を維持する。
【００４６】
一方、接続点Ｊ２と接続点Ｊ３の電位は、図６に示すように、ゲート出力Ｇｏｕｔ（ｊ−１）、Ｇｏｕｔ（ｊ）、Ｇｏｕｔ（ｊ＋２）が生成される時間以外は、位相差が１８０゜である交流波形を有する。よって、接続点Ｊ２に制御端子が接続されている２個のトランジスタＴ４、Ｔ５は、接続点Ｊ２が高電圧である期間に低電圧を接続点Ｊ１と出力端子ＯＵＴに伝達し、接続点Ｊ３に制御端子が接続されているトランジスタＴ６は、接続点Ｊ３が高電圧である期間に低電圧を出力端子ＯＵＴに伝達する。
即ち、出力端子ＯＵＴは、ゲート出力Ｇｏｕｔ（ｊ）を生成する場合以外は、常にゲートオフ電圧Ｖｏｆｆに接続されて低電圧を送出する。つまり、ゲート線（Ｇ１−Ｇ２ｎ）が浮遊状態にあるのではなく、常に一定の電圧に接続されている。このため、図８に示すように、例えば、ｊ番目のゲート線Ｇｊと共通電圧Ｖｃｏｍとの間の寄生容量Ｃｐによるカップリング効果を最少化することができる。
【００４７】
図９は、本発明の実施形態による１１個のトランジスタを用いるシフトレジスタのゲート出力（ａ）と、従来技術による７個のトランジスタを用いるゲート出力（ｂ）を比較して示した波形である。図９において、円で囲まれた（ｃ）で示す波形は、寄生容量Ｃｐによるカップリングの程度であり、本発明によるゲート出力（ａ）のカップリングがより少ないことが分かる。これは、図６に示したように、二つのクロック信号ＬＣＬＫ１、ＬＣＬＫ２が両方ともローである区間においても、二つの接続点Ｊ２、Ｊ３の電位のうちの一つは高電圧を維持して、出力端子ＯＵＴの電圧が常にローになるようにするためである。
【００４８】
以上のような動作を通じて二つのシフトレジスタ４００Ｌ、４００Ｒが実行され、図７には、第１番目から第４番目までのゲート出力Ｇｏｕｔ１、Ｇｏｕｔ２、Ｇｏｕｔ３、Ｇｏｕｔ４を一例に挙げて示す。
また、上述したように、トランジスタＴ４、Ｔ５、Ｔ６に直流電圧ではなく、交流電圧が印加されるので、これらの劣化を防止することができる。
一方、出力部４５０と同一回路構成を有し、第１クロック信号ＬＣＬＫ１とゲート電圧端子ＧＶとの間に接続されて前段及び後段ステージに出力するキャリー出力部をさらに設けることもできる。
【００４９】
以上の実施形態では、主表示板部３００Ｍの両側に形成されているデュアルゲート駆動部を中心に説明したが、一側にのみ形成されているシングルゲート駆動部に対しても適用することができる。この場合、二つのクロック信号、例えば、クロック信号ＬＣＬＫ１、ＬＣＬＫ２のデューティ比を５０％、位相差を１８０゜に設定すれば可能である。
【００５０】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態による液晶表示装置の概略図である。
【図２】本発明の一実施形態による液晶表示装置の主表示板部を主としたブロック図である。
【図３】本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
【図４】本発明の一実施形態によるゲート駆動部のブロック図である。
【図５】図４に示したゲート駆動部用シフトレジスタのｊ番目ステージの回路図の一例である。
【図６】図４に示したゲート駆動部の信号波形図である。
【図７】図４に示したゲート駆動部の信号波形図である。
【図８】ゲート線と共通電圧との間の寄生容量を示す図面である。
【図９】本発明の一実施形態によるシフトレジスタのゲート出力波形と従来技術によるゲート出力波形を比較したグラフである。
【符号の説明】
【００５２】
３        液晶層
１００      下部表示板
１９１      画素電極
２００      上部表示板
２３０      カラーフィルタ
２７０      共通電極
３００Ｍ    主表示板部
３００Ｓ    副表示板部
３１０Ｍ、３１０Ｓ  表示領域
３２０Ｍ、３２０Ｓ  周辺領域
４００、４００ＲＭ、４００ＬＭ、４００Ｓ  ゲート駆動部
５００      データ駆動部
６００      信号制御部
６５０      ＦＰＣ
６６０      入力部
６８０      補助ＦＰＣ
６９０      開口部
７００      統合チップ
８００      階調電圧生成部
Ｒ、Ｇ、Ｂ    入力画像データ
ＤＥ    データイネーブル信号
ＭＣＬＫ    メインクロック
Ｈｓｙｎｃ    水平同期信号
Ｖｓｙｎｃ    垂直同期信号
ＣＯＮＴ１    ゲート制御信号
ＣＯＮＴ２    データ制御信号
ＤＡＴ    出力画像信号
ＰＸ    画素
ＣＬＣ    液晶キャパシタ
ＣＳＴ    ストレージキャパシタ
Ｑ    スイッチング素子
ＳＴＶ    走査開始信号
ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２  クロック信号
Ｓ    セット端子
Ｒ    リセット端子
ＧＶ    ゲート電圧端子
ＯＵＴ    出力端子
【図１】
2006351171.tif 000003
【図２】
2006351171.tif 000004
【図３】
2006351171.tif 000005
【図４】
2006351171.tif 000006
【図５】
2006351171.tif 000007
【図６】
2006351171.tif 000008
【図７】
2006351171.tif 000009
【図８】
2006351171.tif 000010
【図９】
2006351171.tif 000011