(57)【要約】      （修正有）【課題】デジタル位相同期ループが発生させる干渉信号を低減させる。【解決手段】第１端子（１）と、第２端子（２）と、離散値的な同調発振器（６）と、積算器（１０）と、ループフィルタ（１１）と、フィードバック経路とを含んだデジタル位相同期ループ内に、補正回路（４）を備えることを提案する。この補正回路（４）は、入力側においては、上記積算器（１０）の入力に接続され、そして出力側においては、上記積算器（１０）の出力に接続されている。上記補正回路（４）は、上記積算器（１０）の入力に供給される作動ワードと第２周波数ワード（ＦｗＦ）から得られるワードとから、補正ワード（ＫＳ）を生成するために設定される。このため、上記積算器（１０）から出力される周波数設定ワード内の周期的誤差成分が、上記補正回路（４）によって補正される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１周波数ワード（ＦｗＩ）を供給するための第１端子（１）、および第２周波数ワード（ＦｗＦ）を供給するための第２端子（２）と、
周波数を有する信号（ＳＡ）を出力するための離散値的な同調発振器（６）と、
上記第１端子（１）および上記第２端子（２）への入力によって結合され、かつ、出力側において、ループフィルタ（９）を介して、上記離散値的な同調発振器（６）の設定入力（６１）に接続されている積算器（１０）と、
上記離散値的な同調発振器（６）の信号（ＳＡ）と基準信号（ＳＲ）とから得られるワードを出力するために設定され、かつ、出力（５４）が上記第１端子（１）に結合されているカウンタ装置（５）を有しているフィードバック経路と、
入力側において上記積算器（１０）の入力に接続され、出力側において上記積算器（１０）の出力に接続され、かつ、上記積算器（１０）の入力に供給される周波数設定ワード（ＤＷ、ＳＷ）から得られる補正ワード（ＫＳ、ＫＳ’）と、上記第２周波数ワード（ＦｗＦ）から得られるワード（ＦｗＦ、／ＦｗＦ）とを生成するために設定される補正回路（４）とを有している、デジタル位相同期ループ。
【請求項２】
上記補正回路（４）が累計ユニット（１４）を有し、
上記累計ユニット（１４）の第１入力（１５）に、上記第２周波数ワード（ＦｗＦ）から得られるワード（ＦｗＦ、／ＦｗＦ）が供給され、
上記累計ユニット（１４）の第２入力（１５ａ）が、上記累計ユニット（１４）の出力に接続され、
上記累計ユニット（１４）の出力が、上記補正回路（４）の出力（４２）を形成している、請求項１に記載の位相同期ループ。
【請求項３】
上記補正回路（４）内に制御回路（１３）が備えられ、
上記制御回路（１３）が、その第１入力（１３１）によって、上記補正回路（４）の入力（４１）を形成し、
上記制御回路（１３）の第２入力（１３２）に開始値（start value）（Ｃ）を供給でき、
上記制御回路（１３）が、上記第１入力（１３１、４１）における特定のワード、および上記開始値（Ｃ）が存在している場合において、上記補正ワード（ＫＳ、ＫＳ’）の生成を可能にするために備えられている、請求項１または２に記載の位相同期ループ。
【請求項４】
上記累計ユニット（１４）が、上記開始値（Ｃ）を形成するオーバーフローワードを出力するために備えられている、請求項２または請求項３に記載の位相同期ループ。
【請求項５】
上記第２周波数ワード（ＦｗＦ）から得られるワードが、
上記第２周波数ワード（ＦｗＦ）である、請求項１ないし４のいずれか一項に記載の位相同期ループ。
【請求項６】
上記第２周波数ワード（ＦｗＦ）から得られるワード（／ＦｗＦ）が、
上記第２周波数ワードの供給可能な最大値（２#Bits）と、上記第２端子（２）へ供給される上記第２周波数ワード（ＦｗＦ）の値との差から得られるものである、請求項１ないし５のいずれか一項に記載の位相同期ループ。
【請求項７】
上記補正回路（４）の出力が、加算器（１１）を介して上記積算器（１０）の出力に結合されている、請求項１ないし６のいずれか一項に記載の位相同期ループ。
【請求項８】
上記積算器（１０）の前段に加算器（１２）が接続され、
上記加算器（１２）の第１入力が、上記第１端子（１）および上記補正回路（４）に結合され、
上記加算器（１２）の第２入力が、上記第２端子（２）に結合されている、請求項１ないし７のいずれか一項に記載の位相同期ループ。
【請求項９】
上記補正回路（４）の入力（４１）が、上記第１端子（１）と上記加算器（１２）との間のタップに結合されている、請求項１ないし８のいずれか一項に記載の位相同期ループ。
【請求項１０】
記補正回路（４）の出力（４２）の後段にΔ−Σモジュレータ（８０）が接続されている、請求項１ないし９のいずれか一項に記載の位相同期ループ。
【請求項１１】
上記位相同期ループの上記第２端子（２）の後段にΣ−Δモジュレータ（８１）が接続されている、請求項１ないし１０のいずれか一項に記載の位相同期ループ。
【請求項１２】
上記ループフィルタ（９）の出力が、上記離散値的に設定可能な同調発振器（６）の作動入力（６１）に設定ワード（ＤＣＯＷ）を供給するために備えられているΣ−Δモジュレータ（７）に接続されている、請求項１ないし１１のいずれか一項に記載の位相同期ループ。
【請求項１３】
上記Σ−Δモジュレータ（７、８０、８１）が、カスケードΣ−Δモジュレータとして備えられている、請求項９ないし１２のいずれか一項に記載の位相同期ループ。
【請求項１４】
上記カウンタ装置（５）が、上記離散値的に同調可能な発振器（６）から出力される上記信号（ＳＡ）のクロック周期の数（the number of clock periods）を、上記基準信号（ＳＲ）のクロック周期に対して決定および出力するように備えられている、請求項１ないし１３のいずれか一項に記載の位相同期ループ。
【請求項１５】
減算素子（５２）が備えられ、
上記減算素子（５２）が、第１入力によって上記第１端子（１）に接続され、第２入力によって上記カウンタ装置（４）の出力（５４）に接続され、かつ、入力側に存在しているワード間の差（ＤＷ）を、上記補正回路（４）に結合された出力部に出力するように設定されている、請求項１ないし１４のいずれか一項に記載の位相同期ループ。
【請求項１６】
上記ループフィルタ（９）が、低域透過フィルタの特性を有している、請求項１ないし１５のいずれか一項に記載の位相同期ループ。
【請求項１７】
作動信号を出力するための位相検出器と、ループフィルタ（９）と、出力周波数を設定できる発振器（６）とを含んでいるフォワード経路と、
周波数分割器を含んでいるフィードバック経路と、
供給される周波数設定ワードを変更するための上記フィードバック経路に結合されている、周波数設定ワードに対する供給部（feed）と、
上記フォワード経路に結合され、かつ、上記位相検出器から出力される作動信号内の誤差成分を、上記位相検出器に供給される変更済みの周波数設定ワードに依存した手法によって補正するように設計されている補正装置とを含んでいる、デジタル位相同期ループ。
【請求項１８】
上記位相検出器が積算器を有し、
上記補正装置が、入力側では上記積算器の入力に結合され、出力側では上記積算器の出力に結合されている、請求項１７に記載の位相同期ループ。
【請求項１９】
上記周波数設定ワードが第１構成部分と第２構成部分とを有し、
上記周波数設定ワードの上記第１構成部分が、上記フィードバック経路からの信号によって変更されることができる、請求項１７または１８に記載の位相同期ループ。
【請求項２０】
上記補正装置が、上記周波数設定ワードの上記第２構成部分に依存した手法によっても、上記誤差成分を補正する、請求項１９に記載の位相同期ループ。
【請求項２１】
デジタル位相同期ループの出力信号における干渉成分を補正する方法であって、
デジタル位相同期ループを用意する工程と、
第１周波数ワード（ＦｗＩ）および第２周波数ワード（ＦｗＦ）を供給する工程と、
供給された上記周波数ワードから周波数設定ワード（ＳＷ）を生成する工程と、
上記周波数設定ワード（ＳＷ）から、クロック周期を有する出力信号（ＳＡ）を生成する工程と、
上記出力信号（ＳＡ）のクロック周期の数を、基準信号（ＳＲ）のクロック周期に対して決定する工程と、
上記第２周波数ワード（ＦｗＦ）から得られるクロック周期と、上記第１周波数ワード（ＦｗＩ）および出力信号（ＳＡ）のクロック周期の数から得られる位相とを有する補正ワード（ＫＳ、ＫＳ’）を生成する方法とを含んでいる、方法。
【請求項２２】
クロック周期の数を決定する上記工程が、
上記出力信号（ＳＡ）のクロック周期の数を、上記基準信号（ＳＲ）の少なくとも２つの連続したクロック周期間に決定する工程と、
決定された上記数から値を得る工程とを含んでいる、請求項２１に記載の方法。
【請求項２３】
上記周波数設定ワードを生成する工程が、
上記第１周波数ワード（ＦｗＩ）と、上記出力信号（ＳＡ）の決定されたクロック周期の数とから、差動ワード（ＤＷ）を形成する工程と、
上記第２周波数ワード（ＦｗＦ）を上記差動ワード（ＤＷ）へ加算する工程と、
上記第２周波数ワード（ＦｗＦ）と上記差動ワード（ＤＷ）との和を積算する工程とを含んでいる、請求項２１または２２に記載の方法。
【請求項２４】
上記補正ワードを供給する工程が、
上記補正ワード（ＫＳ）を、フィルタリングの前に、積算された上記周波数設定ワード（ＳＷ）に加算する工程と、
上記補正ワード（ＫＳ’）を、フィルタリングする前に、積算された上記周波数設定ワード（ＳＷ）から減算する工程とのうち、
少なくとも１つの工程を含んでいる、請求項２１または２３に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、デジタル位相同期ループに関する。本発明は、さらに、デジタル位相同期ループの出力信号における干渉成分を補正する方法に関する。
【０００２】
遠隔通信および移動無線技術において、データ転送に必要な回路は、半導体基板内の集積回路として実現される必要がある。この場合、無線周波数アッセンブリの開発では、よりよくパターン化された半導体処理を実現するために、これまでになく高い集積度、そして携帯の容易性を得るための努力が行われている。携帯の容易性の追求は、本質的にアナログ信号処理に基づいた従来技術によって妨げられることが多い。このため回路は、完全なデジタル信号処理を含んだ無線周波数アッセンブリに対して設計および実装されることが増えてきている。これらの回路は、既存のデジタル素子に既に集積可能であるという利点を持っている。
【０００３】
完全なデジタル信号処理を可能にするデバイスの１つのグループは、デジタル位相同期ループ（全デジタルＰＬＬ）である。後者は、純キャリア信号の生成を要する移動通信デバイスの受信経路での使用に適していることが多い。
【０００４】
本発明者は、一部のデジタル位相同期ループが干渉信号を発生させることについて認識している。この干渉信号は、主として、デジタル位相同期ループからの所望の出力周波数が、用いられる基準周波数の整数倍に近くなる場合に発生する。
【０００５】
図６Ａは、デジタル位相同期ループの周波数／電力を示す図である。図６Ａは、周波数間隔（frequency spacing）に応じて、デジタル位相同期ループによって生成される出力信号の位相ノイズを示している。６０ｋＨｚ、１２０ｋＨｚ、および１８０ｋＨｚの間隔で、キャリア信号からさらなる干渉信号が生成されることを明確に認識することができる。したがって、例えばキャリア信号から６０ｋＨｚの間隔の干渉信号ＳＰ１は、測定の分解能帯域幅ＲＢＷに対して、−２０ｄＢｃの大きさに達する。１２０ｋＨｚおよび１８０ｋＨｚにおける干渉信号の高調波を表す、さらなる干渉信号ＳＰ２およびＳＰ３もまた、キャリア信号に対して十分に抑えられない可能性がある。これらの干渉信号は、伝送品質が損なわれていること、そしてこれら干渉信号を抑えるための複雑なフィルタ措置が必要であることを意味している。
【０００６】
従来技術文献としては、
米国特許第６，６５８，７４８号
ドイツ特許第１０３０９３３５号
を挙げることができる。
【０００７】
本発明は、出力信号における干渉信号が低減されるデジタル位相同期ループを提供することを目的とする。本発明は、干渉信号を低減できる位相同期ループを補正する方法を特定することをさらに目的とする。
【０００８】
これらの目的は、独立請求項１および１６の主題部分によって達成される。さらに広範囲に形成された形態については、従属請求項に記載されている。
【０００９】
提案した原理によると、デジタル位相同期ループは、第１周波数ワードを供給するための第１端子と、第２周波数ワードを供給するための第２端子とを有している。上記位相同期ループには、フォワード経路において、離散値的な同調発振器が備えられている。上記離散値的な同調発振器の作動入力（actuating input）の前段には、ループフィルタ、および積算器が接続されている。上記位相同期ループのフィードバック経路は、カウンタ装置を有している。このカウンタ装置は、上記離散値的な同調発振器の信号および基準信号から得られるワードを出力するために備えられている。上記カウンタ装置の出力は、上記制御ループの上記第１端子に結合されている。本発明によると、補正回路がさらに備えられている。この補正回路は、入力側において積算器の入力に接続され、出力側において積算器の出力に接続されている。上記補正回路は、上記積算器の入力へ供給される作動ワード（actuating word）と、上記第２周波数ワードから得られるワードとから、補正ワードを生成するために備えられている。
【００１０】
制御ループ内の積算器によって生じた誤差成分は、上記位相同期ループ内の補正回路によって補正される。この誤差成分は、上記作動ワードの時間的な動作によって生じる。これについては、主に、上記位相同期ループに供給される第１および第２周波数ワードの、ある特定の場合に明らかである。本発明の一形態では、上記補正回路は、累計ユニット（summation unit）を有している。この累計ユニットの第１入力には、上記第２周波数ワードから得られるワードが供給される。上記累計ユニットの第２入力は、累計ユニットの出力に結合され、フィードバック経路を形成している。同時に、上記累計ユニットの出力は、上記補正回路の出力も形成している。
【００１１】
この形態によると、上記第２周波数ワードから得られるワードに依存した方法によって、補正信号が生成される。この補正信号の値は、各工程において、得られるワードの値によって増加する。適切な形態によると、上記累計ユニットは、オーバーフロー（つまり、最大値を超過すること）を表示するために使用できるオーバーフロー出力を含んでいる。この結果、簡素な方法によって周期的補正信号が生成できる。この周期的補正信号の周期性は、上記積算器の後段にある、積算されたワードの誤差成分の周期性と対応している。
【００１２】
本発明の別の形態によると、上記補正回路は制御回路を有している。この制御回路は、その第１入力によって、上記補正回路の入力を形成している。この制御回路の第２入力に、スタート信号が供給される。一形態によると、上記スタート信号は、上記累計ユニットのオーバーフロー信号によって形成される。上記制御回路は、上記第１入力における特定のワード、および上記スタート信号が存在している場合に補正ワードの生成を可能にするために備えられている。
【００１３】
上記制御回路を用いることによって、補正ワードの生成と、制御ループ内における誤差成分の生成とを同期できる可能性がある。つまり上記制御回路は、上記積算器の出力ワード内の誤差成分の位相を、補正ワードの位相と同期させる。一形態によると、上記制御回路は、補正ワードの出力を時間的に調整するために備えられている。したがって、誤差成分が最適に抑制される。
【００１４】
本発明の１つの発展においては、第２周波数ワードから得られるワードは、第２周波数ワードを構成している。この形態では、補正回路によって生成された補正ワードが、位相同期ループ内の積算器によって、ワード出力から減算されると都合がよい。
【００１５】
別の形態によると、第２周波数から得られるワードは、第２周波数ワードの最大値と第２周波数ワードの値との差を形成している。これによって第２周波数ワードが、ゼロと最大値との間の値をとれるのであれば、この形態では、第２周波数ワードから得られるワードは、最大値から第２周波数ワードの値を引いた差である。この形態では、補正回路の出力は、位相同期ループのフォワード経路にさらに結合されている。
【００１６】
本発明の１つの発展においては、位相同期ループのフォワード経路は、積算器に加えて加算器も有している。この加算器は、積算器の入力の前段に接続され、第１入力と第２入力とを有している。第１入力は、補正回路の第１端子に結合され、そして第２入力は、補正回路の第２端子に結合されている。この形態によると、第１周波数ワードと第２周波数ワードとからなる周波数設定ワードは、積算器に供給されると有利である。これは特に、第１周波数ワードが整数成分を表し、かつ第２周波数ワードが小数成分を表しているときに都合がよい。対応する周波数設定ワードは、上記２つの和を表している。したがって、上記位相同期ループが、基準周波数の非整数倍に対応した周波数を有する出力信号を生成することができる。
【００１７】
別の形態によると、位相同期ループの補正回路の出力と、フォワード経路への接続点との間に、モジュレータ（好ましくはΣ−Δモジュレータ）が接続されている。Σ−Δモジュレータは、上記と同様に、第２周波数ワードを供給するために、位相同期ループの第２端子の後段に接続されている。この形態の１つの発展によると、カスケードシグマ−デルタモジュレータとして、上記モジュレータの少なくとも１つが備えられている。
【００１８】
さらに別の形態によると、制御ループのフィードバック経路内にカウンタ装置が備えられている。このカウンタ装置は、離散値的な同調発振器による信号出力のクロック周期の数を、基準信号のクロック周期に対して決定するために備えられている。したがって、上記カウンタ装置は、上記離散値的な同調発振器による信号出力のクロック周期の数を計算し、そしてその結果を、基準信号のクロック周期後に、当該カウンタ装置の出力にその都度出力する。１つの発展においては、上記カウンタ装置は、上記発振器からの信号出力の各立ち上がりクロックエッジまたは立ち下がりクロックエッジを、基準信号の立ち上がりクロックエッジまたは立ち下がりクロックエッジに対してそれぞれ決定する。
【００１９】
さらに、差動素子が備えられている。この差動素子は、上記位相同期ループの第１端子への入力と、上記カウンタ装置の出力への第２入力とによって接続されている。この素子は、入力側に存在しているワード間の差を出力において出力するために備えられている。この出力は、上記補正回路の入力に接続されている。このため、上記カウンタ装置によるワード出力が第１周波数ワードから減算されて、そしてこの結果が、上記補正回路と、上記位相同期ループのフォワード経路内の積算器との両方に出力される。同時にこの減算の結果は、補正ワードを生成するために補正回路へ供給されるワードを形成している。
【００２０】
したがって、デジタル制御ループ内のインターフェースを補正するために、位相同期ループが備えられ、この位相同期ループに、第１周波数ワードおよび第２周波数ワードが供給される。この位相同期ループから周波数設定ワードが生成される。上記位相同期ループ、特に当該位相同期ループの発振器は、上記周波数設定ワードに依存して、クロック周期を有する出力信号を形成する。この出力信号のクロック周期の数は、基準信号のクロック周期に対して決定される。この動作は、上記位相同期ループの出力信号における周波数ずれを補正するめに必要である。続いて、補正ワードが生成される。この補正ワードのクロック周期は、第２周波数設定ワードから得られる。上記補正ワードの位相は、第１周波数ワード、および出力信号のクロック周期の数から得られる。上記補正ワードは、上記位相同期ループへ供給される。上記補正ワードはまた、上記周波数設定ワードに供給されると都合がよい。
【００２１】
上記補正ワードは、上記位相同期ループ内での信号処理によって（特に、出力信号のクロック周期の数と第１周波数ワードにおける差によって）生成された周波数設定ワード内にある誤差成分を補正するために用いられる。本方法の１つの好ましい発展においては、周波数設定ワードを生成する工程は、以下の工程を含んでいる。
【００２２】
第１周波数ワードと、決定されたクロック周期の数とから差動ワードを形成する工程、
第２周波数ワードを上記差動ワードへ加算する工程、
第２周波数ワードと上記差動ワードとの和を積算することによって、周波数設定ワードを生成する工程、および、
上記周波数設定ワードをフィルタリングして、離散値的な同調発振器の制御入力へ供給する工程。
【００２３】
差動ワードを形成する動作、およびその次の、上記差動ワードと上記第２周波数ワードとの和を積算する動作は、本質的に、位相オフセットの決定と、上記離散値的な同調発振器に対する、対応する作動信号（actuating signal）の生成とに対応している。一形態によると、上記補正ワードは、フィルタリングの前に、周波数設定ワードに加算されるか、あるいは上記周波数設定ワードから減算されるかのいずれかである。いずれになるかは、上記補正ワードの生成に依存している。一形態によると、上記補正ワードは、前の演算の結果に、第２周波数ワードを加算することによって生成される。それぞれの結果が、補正ワードを生成する。続く工程において、上記周波数ワードは、今度は、前の演算の結果に加算される。これによって、離散値的な工程において、各場合に第２周波数ワードの数ずつ、最大値まで、補正ワードが時間的に立ち上がる。この方法は、最大値を超えたときに再度始まる。したがって、上記のように生成された補正ワードは周期的であり、そしてクロック周期は、第２周波数ワードの大きさと最大値とに依存している。
【００２４】
あるいは、上記補正ワードは、前の演算の結果に、上記最大値と第２補正ワードとの差を加算することによって生成される。これによって補正ワードが、上記制御ループの周波数設定ワード内の誤差成分に対して時間的に反転する。この時間的に反転した補正ワードは、周波数設定ワードに追加的に供給される。
【００２５】
本発明について、複数の典型的な実施形態に基づいて、図面に照らしながら以下に詳しく説明する。図面は以下の通りである。
【００２６】
図１は、本発明の第１の典型的な実施形態を示す図である。
【００２７】
図２は、本発明の第２の典型的な実施形態を示す図である。
【００２８】
図３は、本発明の第３の実施形態を示す図である。
【００２９】
図４は、三次カスケードΣ−Δモジュレータの典型的な実施形態を示す図である。
【００３０】
図５は、離散値的な同調発振器の典型的な実施形態を示す図である。
【００３１】
図６Ａは、干渉信号を有する、デジタル同調可能な位相同期ループの信号の位相ノイズを示すレベル／周波数の図である。
【００３２】
図６Ｂは、本発明の一実施形態による制御ループのキャリア信号の位相ノイズを示すレベル／周波数の図である。
【００３３】
図７は、本方法の典型的な実施形態を示す図である。
【００３４】
図１は、デジタル位相同期ループおよび補正回路の構成形態を示す。デジタル位相同期ループ、またはデジタル制御可能な位相同期ループという用語は、以下の典型的な実施形態においては、出力周波数を設定するための作動信号が完全にデジタル信号処理によって生成される制御ループを指す。上記位相同期ループは、特に、出力信号を提供するための発振器を含んでいる。この発振器は、その周波数を設定するために、アナログ作動信号ではなくデジタル作動信号を用いる。上記デジタル作動信号は、今度は、上記位相同期ループのフォワード経路におけるデジタル信号処理によって生成される。
【００３５】
図１によるデジタル位相同期ループは、２つの入力端子１および２、さらに出力信号ＳＡを出力するための出力タップ３を有している。２つの入力端子１および２は、上記位相同期ループの出力周波数を決定する、それぞれの周波数ワードを供給するように機能する。整数成分ｉｎｔと称される第１周波数ワードは、第１入力端子１における周波数ワードＦｗＩとして、上記デジタル位相同期ループに供給される。したがって、小数成分を形成している第２成分Ｆｒａｃは常に値１より小さく、また第２入力端子への第２周波数ワードＦｗＦとして供給される。
【００３６】
第１周波数ワードＦｗＩおよび第２周波数ワードＦｗＦによって、上記位相同期ループの出力信号ＳＡの周波数は、基準周波数の非整数倍にも設定できるように制御することができる。上記２つの周波数ワードは、基準周波数に照会される。この形態では、基準周波数は１０４ＭＨｚである。したがって、例えば１０５９ＭＨｚの周波数を達成したいのであれば、第１周波数ワードＦｗＩの値は１０である必要があり、また第２周波数ワードの値は０．５である必要がある。
【００３７】
上記位相同期ループは、フォワード経路およびフィードバック経路を含んでいる。フォワード経路では、第１入力端子１が第１差動素子５２に接続されている。差動素子５２の第２入力は、上記フィードバック経路に接続されている。差動素子５２の出力は、タップＡを介して乗算器１２１に接続されている。この乗算器１２１は、上記第１周波数ワードを因数（factor）２#Bitsで乗算する。この乗算は、周波数ワードを設定するための十分に良い解像度（resolution）を得るために必要である。したがって、例えば、帯域の搬送周波数が２ＧＨｚで、かつ基準周波数が１０４ＭＨｚである場合に解像度を１．５Ｈｚとするには、第１周波数ワードＦｗＩの整数成分を因数２25で乗算する必要がある。
【００３８】
これは乗算器１２１において、対応する長さのシフトレジスタが備えられ、第１周波数ワードＦｗＩが例えば２５ビットシフトされるという事実によって達成される。この結果、出力ワードＤＷの長さは２５ビットとなる。乗算器１２１の出力は加算器１２に接続されている。加算器１２の第２入力は、第２周波数ワードＦｗＦを供給するための第２入力端子２に接続されている。加算器１２によって出力される出力ワードは、周波数設定ワードＳＷを形成している。周波数設定ワードＳＷは、本質的には累計ユニットを表す積算器１０へ供給される。この累計ユニットは、その入力にある周波数設定ワードを、当該累計ユニットのメモリ内にある結果に加算し、そして新たな結果を出力に出力する。
【００３９】
上記積算器の出力は、第２加算素子１１を介して、ループフィルタ９に接続されている。ループフィルタ９は、この形態では、積算および非積算転送応答を有している。いずれの場合においても、ループフィルタ９は、高周波成分を抑制するための低域通過フィルタの特性を有している。ループフィルタ９の出力では、フィルタリングかつ積算された２５ビット長の周波数設定ワードをタップオフできる。次には、ループフィルタ９の出力は、２つに分岐している。上記ループフィルタから出力される周波数設定ワードの最下位２桁Ｆｒａｃ、つまり「最下位ビット」は、シグマ−デルタ（Σ−Δ）モジュレータ７に供給される。シグマ−デルタ（Σ−Δ）モジュレータ７は、時間的プロファイルから平均値を出し、そしてこの平均値を、当該シグマ−デルタ（Σ−Δ）モジュレータ７の出力７１において再び出力する。出力７１は、別の加算器８に接続されている。加算器８の他方の入力には、上記ループフィルタによるワード出力の残りの整数成分ｉｎｔが供給される。これによって、加算器８は、上記離散値的な同調発振器６の出力周波数を設定するための設定ワードＤＣＯＷを生成する。
【００４０】
図５は、離散値的な同調発振器６の、可能な一構成形態を示す。離散値的な同調発振器６は、周波数決定素子および発振素子としての発振タンクを有している。この発振タンクは、コイルＬと、このコイルＬに対して平行に配置され、かつ複数のバラクターダイオードを含んだバンクＶＤとを有している。バンクＶＤの個々のバラクターダイオードは、作動入力６１において、対応する設定ワードＤＣＯＷを用いて接続または遮断でき、上記バンクの全キャパシタンスが、対応する部位によって変わるようにすることができる。したがって、共振回路の共振周波数は、離散値的な手法によって接続または遮断されているバラクターバンクＶＤの個々のバラクターダイオードによって変わる。バラクターダイオードの代わりに、例えば切り替え可能なコンデンサーなどの、他の容量素子を用いることも可能である。
【００４１】
上記共振回路を減衰させないように、対称的に構成された２つの非減衰増幅器（deattenuation amplifier）がさらに備えられている。この非減衰増幅器は、電界効果トランジスタ６４、６４ａ、６５、ならびに６５ａを有している。この形態では、第１非減衰増幅器のトランジスタ６５および６５ａのドレイン端子は、制御可能な電流源６６を介して、供給電位ＶDDに接続されている。第２非減衰増幅器のトランジスタ６４および６４ａのソース端子は、接地電位６７に等しく接続されている。この構成形態では、離散値的な同調発振器６には、２つの出力タップ６２および６２ａを有する対称的な出力が備えられている。設定ワードＤＣＯＷによって周波数が設定される出力信号ＳＡは、出力においてタップオフできる。
【００４２】
離散値的な同調発振器６の出力は、タップ５１を介してフィードバック経路に接続されている。フィードバック経路は、カウンタ５を有している。カウンタ５の入力５３は、タップ５１に接続されている。上記カウンタは、離散値的な同調発振器６の出力信号ＳＡのクロック周期の数を決定する。基準周波数を有する基準信号ＳＲは、上記と同様に、入力５５を介してカウンタ５に供給される。基準信号ＳＲの各クロック周期後に、カウンタ５は、その出力５４において、それまで計数された出力信号ＳＡの周期の値を出力し、そして同時にリセットされる。したがって、上記カウンタは、基準信号ＳＲの各クロック周期に対して、出力信号ＳＡのクロック周期の数を決定する。
【００４３】
カウンタ５の出力５４は、差動素子５２の第２入力に接続されている。カウンタ５から出力される値は、差動素子５２によって、第１周波数ワードから減算される。第１周波数ワードと、カウンタ５から出力される値との差を表している誤差ワードが、差動素子５２の出力において、結果として生成される。
【００４４】
補正回路４の機能性について、以下により詳しく説明する。これに関して、図１に示す位相同期ループは、４．１６００６０ＧＨｚにおいて出力信号を生成するためのものであると仮定するが、この仮定はほんの一例であって、決して限定的ではない。基準信号ＳＲの周波数ｆSRは１０４ＭＨｚである。ここから、整数成分を表す第１周波数ワードＦｗＩを決定することができる。以下は、次のような整数の場合に有効である。
ＦｗＩ＝整数（ｆSA／ｆSR）
上記において、ｆSAは上記位相同期ループの所望の出力周波数であり、ｆSRは基準信号ＳＲの周波数である。上記に示す実施例では、第１周波数ワードＦｗＩに対して、値４０という結果が得られる。
【００４５】
小数成分を表す第２周波数ワードＦｗＦ（言わば、出力信号の所望の周波数に対する残り）も、同様の手法によって決定できる。以下は、次のような場合に有効である。すなわち、
ＦｗＦ＝整数（（ｆSA−ＦｗＩ・ｆSR）／ｆSR・２#Bits）
である。
【００４６】
上記の値「＃Ｂｉｔｓ」は、アキュムレータまたは積算器１０に供給される周波数設定ワードのビット長を表している。１．５Ｈｚの解像度を得るためには、この値「＃Ｂｉｔｓ」を２５ビットに設定する必要がある。この条件下では、第２周波数ワードに対して、値３８７１６という結果が得られる。
【００４７】
上記位相同期ループに２つの周波数ワードＦｗＩおよびＦｗＦが供給されるときに、制御ループは、所望の周波数に加えて高周波ノイズを有する出力信号を生成する。この高周波ノイズは、離散値的な同調発振器６が生成できる、明確な出力周波数の数が限定的であるために発生する。
【００４８】
出力信号ＳＡは、カウンタ５に供給される。このカウンタ５は、基準周波数に対してクロック周期を決定する。所望の出力周波数４１６０．０６０ＧＨｚが、基準周波数１０４ＭＨｚの４０倍よりも６０ｋＨｚ高いため、カウンタ５の出力において、連続した値４０および値４１という結果がそれぞれ得られる。これら２つの値の比率は１７３３：１であり、周波数比はｆSA／ｆSRである。
【００４９】
これらの値は、供給される第１周波数ワードから減算される。この結果、上記位相同期ループのタップポイントＡにおいて、周期的に並んだ値０および−１が生じる。この場合、１７３４回ごとに値−１が生じる。後段に接続されている積算器１０は、並んだ値０および−１を因数２25で乗算したものに、第２周波数ワードＦｗＦを加算したものを積算する。この場合、第２周波数ワードＦｗＦは因数２25より著しく小さい（significantly less）。したがって、上記積算器の入力において、第２周波数ワードＦｗＦが１７３３回存在することになる。しかし、１７３４番目ごとには、−２#Bits＋ＦｗＦ＝−２25＋３８７１６で表される値が、積算器１０の入力に加算される。この値は、因数２25に対する比でみると、ほぼ−１である。
【００５０】
値を積算することによって、積算器１０の出力において、周波数設定ワードと、周期誤差成分ＦＳとが重なり合う。このとき、周期誤差成分ＦＳはのこぎり状であって、その周波数は６０ｋＨｚである。しかし、積算器１０の後段に接続されたループフィルタ９は高いカットオフ周波数を有しているため、のこぎり波信号を十分に抑制することができない。このため、出力信号ＳＡが、６０ｋＨｚまたはその整数倍において、干渉信号を生成する。周波数設定ワードにおける上記のこぎり波信号の最大振幅は、最大の場合で２#Bitsである。すなわち、典型的な本実施形態では２25である。
【００５１】
図６Ａは、上記実施例における、位相同期ループの位相ノイズを示している。間隔６ｋＨｚ、１２０ｋＨｚ、および１８０ｋＨｚにおいて、キャリア信号からの追加的な干渉信号ＳＰ１、ＳＰ２、およびＳＰ３が明確に認識できる。
【００５２】
周波数設定ワードにおける上記周期誤差を抑制するために、補正回路４が備えられている。この典型的な実施形態では、周期および振幅が誤差成分ＦＳと同じである、対応する補正ワードを、積算周波数設定ワードに加算する。上記補正ワードは、上記誤差成分に対して時間的に反転している。
【００５３】
これについては、図１の補正ワードＫＳの、のこぎり波プロファイルによって示されている。このプロファイルは、誤差成分ＦＳの時間的に反転したプロファイルを表している。誤差成分ＦＳを有する積算周波数ワードに補正ワードＫＳを加算することによって、一定値が得られる。これにより、離散値的な同調発振器６の周波数ずれが補正される。さらに、比較的大きな困難もなく、ループフィルタ９によって上記一定値を抑制できる。これは特に、ループフィルタ９が積算転送応答を有するときに可能である。
【００５４】
補正ワードを生成するために、補正回路４は、第１入力１５および第２入力１５ａを有する累計ユニット１４を備えている。累計ユニット１４は、その出力側において、上記補正回路の出力４２に接続されている。累計ユニット１４の出力は、同様に、メモリモジュール１６に接続されている。このメモリモジュール１６は、今度は、累計ユニット１４の入力１５ａにフィードバック接続されている。２#BitsとＦｗＦとの差によって形成される補正ワード／ＦｗＦは、累計ユニット１４の入力１５に供給される。以下は、供給される上記周波数ワード／ＦｗＦに対して有効である。すなわち、
／ＦｗＦ＝２#Bits−ＦｗＦ
である。
【００５５】
累計ユニット１４の出力を、メモリモジュール１６を介して第２入力１５ａにフィードバックすることによって、累計ユニット１４は、供給されるワード／ＦｗＦを前の算術演算の結果に加算する。これにより、補正回路４の出力４２において、上記位相同期ループの周波数設定ワードにおける誤差成分ＦＳと同じ周期を持つ補正ワードＫＳの、のこぎり波プロファイルが生成される。
【００５６】
さらに、累計ユニット１４は、その出力１４２において、オーバーフロー値Ｃを生成する。この値は、累計ユニット１４の出力における和が値２#Bitsを超過したか否かを示す。
【００５７】
上記オーバーフロー値Ｃは、回路１３の入力１３２に供給される。回路１３の他方の入力は、補正回路４の第１入力４１に接続されている。回路１３の出力側は、メモリ１６に接続されている。
【００５８】
周波数設定ワードにおける誤差成分ＦＳを補正ワードＫＳによって補正することは、誤差成分ＦＳと補正ワードＫＳとの位相が合致するときにのみ可能である。言い換えると、典型的な本実施形態においては、補正ワードは、誤差成分が最小である場合は常に、その最大値に到達する必要がある。回路１３は、誤差成分ＦＳの位相が補正ワードＫＳの位相と確実に合致するようにする。この目的のため、回路１３は、第１周波数ワードＦｗＩとカウンタ５から供給される値との差、さらにオーバーフロー値Ｃの値をモニタする。累計ユニット１４のオーバーフローを入力１３２において記録し、そして値「−１」をモニタポイントＡにおいて記録した場合には、回路１３はメモリレジスタ１６を有効にし、そして累計ユニット１４をリセットする。この時点において、補正ワードＫＳが生成され、そして加算器１１を介して、制御ループのフォワード経路すなわち周波数設定ワードへ供給される。このように回路１３は、誤差成分ＦＳを、積算器１０によって積算される周波数設定ワードへと補正する。
【００５９】
図２は、本発明による位相同期ループに修飾を加えたものを示す。動作面および機能面において同一の構成部分には、同じ符号が用いられている。この構成形態では、積算器１０とループフィルタ９との間に差動素子１１ａが備えられている。この差動素子は、積算器１０から出力され、かつ干渉成分ＦＳが与えられた積算周波数設定ワードと、補正ワードＫＳ’との差を形成する。補正ワードＫＳ’は、この形態においても同様に、補正回路４によって生成される。しかしこの形態では、累計ユニットの入力１５へは、第２周波数ワードＦｗＦが供給される。このように生成された補正ワードの周期および振幅は、積算器１０から出力される周波数設定ワードの誤差成分ＦＳと一致している。この形態でもまた、回路１３が備えられている。回路１３は、積算周波数設定ワードの誤差成分の位相および補正ワードＫＳ’の位相を決定し、そして補正ワードＫＳ’の生成および出力を制御する。
【００６０】
図６Ｂは、図示されている補正回路を有するデジタル位相同期ループを用いた場合の、周波数間隔における位相ノイズを示している。この図では、図６Ａにおいて発生している干渉信号がもはや存在していないことが明確に認識できる。さらに、位相ノイズの残りのプロファイルも大きく劣化していない。
【００６１】
図３は、補正回路４を有する位相同期ループの別の構成形態を示す。この実施形態では、出力周波数を制御するための小数成分を表す第２周波数ワードＦｗＦを、シグマ−デルタ（Σ−Δ）モジュレータ８１に対して用いている。Σ−Δモジュレータ８１の出力は、今度は、加算素子１２に接続されている。この実施形態は、加算に先立って整数成分ＦｗＩを乗算する必要がないという点で有利である。したがって、積算器１０、および後段に接続されたループフィルタ９の解像度を減らすことができる。第１周波数ワードＦｗＩを因数２#Bitsで乗算する必要もなく、あるいは「＃Ｂｉｔｓ」へ分割する必要もない。
【００６２】
さらに、補正回路４の出力４２と加算器１１との間に、補正ワードＫＳに対するΣ−Δモジュレータ８０が備えられている。用いられているΣ−Δモジュレータ８０および８１は、カスケードモジュレータ８０および８１として構成されている。この結果、モジュレータ８０および８１によって生成された信号中の誤差成分が、この形態においてもまた低減される。
【００６３】
図４は、三次カスケードモジュレータとして備えられたΣ−Δモジュレータ８０の概略構成を示している。このΣ−Δモジュレータ８０は、交互に、かつ部分的に平行に構成された３つの素子を含んでいる。これらの各素子は、フォワード経路において、積算器９０ａ、９０ｂ、９０ｃと、これら積算器にそれぞれ接続された量子化器９２ａ、９２ｂ、９２ｃを有している。これら量子化器の出力Ａ、Ｂ、Ｃは、上記素子のそれぞれの入力にフィードバック接続されている。さらに、上記各素子の出力は、微分器（differentiator）９３の各入力に接続されている。
【００６４】
上記第１の素子の出力タップは、同様に、上記第２の素子の入力に結合されている。上記第２の素子の出力タップＢは、上記第３の素子Ｃの入力に結合されている。この結合は、減算器を介して行われる。この減算器は、積算器９０ａ、９０ｂの後段においてタップオフされた信号からの各出力から信号を減算する。
【００６５】
図７は、本発明による方法の典型的な実施形態を示す。第１の工程Ｓ１では、デジタル位相同期ループを用意し、そしてこの位相同期ループの出力信号の所望の周波数を決定する。この目的のため、工程Ｓ２では、基準周波数に対する整数成分を表している第１周波数ワード、および、基準周波数に対する小数成分を表している第２周波数ワードを決定する。
【００６６】
工程Ｓ３では、第１および第２周波数ワードが上記位相同期ループへ供給され、そしてここから周波数設定ワードが生成される。これは、第１周波数設定ワードから得られるワードを第２周波数設定ワードに加算し、続いて積算して、さらにループフィルタを用いて低域通過フィルタリングすることによって行うことが好ましい。上記のように積算およびフィルタリングされて生成されたワードは、離散値的な同調発振器を設定するために用いられる。
【００６７】
さらに工程Ｓ３では、基準信号のクロック周期に対して出力信号のクロック周期の数を決定する。この値は第１周波数ワードから減算され、これによって、第１周波数ワードから得られるワードが形成される。
【００６８】
第１周波数ワードから得られる上記ワードは、工程Ｓ４においてモニタされる。得られるワードの値がある特定の値であるとき、工程Ｓ４において補正ワードの生成が行われる。この目的のため、前の演算の値に、第２周波数ワードが加算される。これによって補正ワードは、各工程において、第２周波数ワードの値分ずつ大きくなっていく。このように生成された補正ワードは、工程Ｓ５において与えられた誤差成分を持つ積算周波数設定ワードに供給される。生成された補正ワードは、フィルタに供給される前に、積算周波数設定ワードから減算される。
【００６９】
ごく一般的には、信号を制御するための方法では、第１および第２周波数ワードが供給される。例えば第１および第２周波数設定ワードを加算することによって、上記第１および第２周波数ワードから周波数設定ワードが生成される。この周波数設定ワードは処理され、そして好ましくは積算およびフィルタリングされる。処理された周波数設定ワードから設定ワードが形成され、そしてこの設定ワードは、出力信号を生成するために用いられる。上記出力信号の周波数は、生成される作動ワードに依存している。
【００７０】
制御および周波数安定化目的のため、上記出力信号は供給し戻され、そしてこの出力信号のクロック周期の数が決定される。この数は、第１周波数ワードを用いた計算に用いられる。例えば、クロック周期の数の値は、第１周波数ワードから減算される。
【００７１】
第２周波数ワードを用いることによって、上記の結果から補正ワードが形成される。この場合、上記補正ワードのクロック周期は、第２周波数ワードから得られる。上記補正ワードは、部分的に処理された周波数設定ワードに加算される、またはこれから減算される。したがって、上記処理（例えば、積算の結果）によって周波数設定ワードに生成された誤差成分が低減される。
【００７２】
上記方法、および上記補正回路は、デジタル位相同期ループまたはデジタル制御可能な位相同期ループにおいて恒久的に用いることができる。この場合、上記制御および補正は、上記デジタル位相同期ループによって生成されようとしている出力周波数には依存していない。しかし、補正は主に、上記ループフィルタの低域通過カットオフ周波数よりも低い周波数を有する干渉信号を抑えたい場合に有効である。なおこの場合、周波数設定ワードの干渉成分の時間的周期および振幅は両方とも既に分かっている点に注意すべきである。位相のみが、追加的な回路１３によって決定され、そしてこの位相に応じて、補正ワードに対する開始の瞬間（starting instant）が決定される。上記干渉信号の振幅および周期は、第２周波数設定ワードから得られる。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の典型的な実施形態を示す図である。
【図２】本発明の第２の典型的な実施形態を示す図である。
【図３】本発明の第３の実施形態を示す図である。
【図４】三次カスケードΣ−Δモジュレータの典型的な実施形態を示す図である。
【図５】離散値的な同調発振器の典型的な実施形態を示す図である。
【図６Ａ】干渉信号を有する、デジタル同調可能な位相同期ループの信号の位相ノイズを示すレベル／周波数の図である。
【図６Ｂ】本発明の一実施形態による制御ループのキャリア信号の位相ノイズを示すレベル／周波数の図である。
【図７】本方法の典型的な実施形態を示す図である。
【符号の説明】
【００７４】
１、２                  入力端子
３                      出力タップ
４                      補正回路
５                      カウンタ
６                      離散値的な同調発振器
７                      シグマ−デルタモジュレータ、Σ−Δモジュレータ
８                      加算器
９                      ループフィルタ
１０                    積算器
１１                    加算器
１２                    加算器
１３                    回路（制御回路）
１４                    累計ユニット
１５、１５ａ            入力
１６                    メモリ
４１                    入力
４２                    出力
５１                    タップ
５３                    信号入力
５４                    出力
５２                    減算器
６１                    制御入力
６２                    出力
６４、６４ａ            トランジスタ
６５、６５ａ            トランジスタ
６６                    制御可能な電流源
６７                    接地電位
８０、８１              Σ−Δモジュレータ
９０ａ、９０ｂ、９０ｃ  素子
９１ａ、９１ｂ、９１ｃ  遅延素子
９２ａ、９２ｂ、９２ｃ  素子
９３                    微分器
１２１                  乗算器
８０１                  入力
８０２                  出力
ＦｗＩ                  第１周波数ワード、整数成分
ＦｗＦ                  第２周波数ワード、小数成分
ＦＳ                    誤差成分
ＤＷ                    出力ワード
ＳＷ                    周波数設定ワード、作動ワード
ＤＣＯＷ                設定ワード
ＳＰ１、ＳＰ２、ＳＰ３  干渉信号
ＰＲ                    位相ノイズ
ＳＡ                    出力信号
ｉｎｔ                  整数成分
Ｆｒａｃ                小数成分
【図１】
2006333487.tif 000003
【図２】
2006333487.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2006333487.tif 000009
【図７】
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