(57)【要約】  【課題】  縮小化されたセル面積でも大きな静電容量を有するキャパシタを得る。  【解決手段】  メモリセルの製造工程において、下部電極となる多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄して、その表面を粗面化されて表面積を増大する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
多結晶シリコンからなる下部電極と電荷蓄積層と上部電極とが積層されてなるキャパシタを備えた半導体装置の製造方法であって、
基板上に前記多結晶シリコンを形成する工程と、
前記多結晶シリコンを前記下部電極の形状にパターニングする工程と、
前記多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄することによって前記多結晶シリコンの表面を粗面化処理する工程と、
前記下部電極上に電荷蓄積層を形成する工程と、
前記電荷蓄積層に上部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶シリコンのパターニング工程の後、前記多結晶シリコン表面の粗面化処理工程を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記酸化剤として、オゾン水または過酸化水素水または硫酸を用いることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記多結晶シリコンのパターニング工程で用いるフォトレジストをパターニング後の前記多結晶シリコン上に付着させたまま前記エッチング液で洗浄することによって前記フォトレジストを剥離し、その後連続して前記多結晶シリコンを粗面化処理することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特にキャパシタを備えた半導体メモリ等の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の電子機器の高機能化に伴い、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などのキャパシタを有する半導体メモリは大容量、高集積化しており、１ビットあたりのセル面積、即ちキャパシタの電極面積は縮小化している。キャパシタの静電容量は電荷蓄積層を挟持する上下各電極の対向面積に比例するので、電極面積が縮小化されると、安定した記憶動作のために必要な静電容量を充分に確保でき難いという問題があった。
【０００３】
このような背景の下で、キャパシタの下部電極となる多結晶シリコン膜の表面に凹凸を設けることで、その表面積を増大させて静電容量を大きくする方法が種々、提案されている。
例えば、基板上に多結晶シリコン膜を形成する際に、その表面が凹凸をなすように成膜条件を調整する方法の他、成膜された後の多結晶シリコン膜を電子ビームでスパッタエッチして多数の微細な溝を形成する方法などが挙げられる。ところがこれらの方法では、多結晶シリコン膜に形成できる溝や凹凸の大きさに限度があり、近年のセル面積の急速な縮小化に対応しきれないという問題があった。加えて、製造工程が複雑化するので、歩留まりが低く、製造コストが低減できないという問題もあった。このような問題を解決できる方法として、多結晶シリコン膜を薬液と接触させて、その表面を粗面化する方法が提案されている。
【０００４】
特許文献１には、基板上に形成された多結晶シリコン膜をパターニングした後に、Ｎ−Ｈ基を含む物質の混合液、例えばアンモニア水と過酸化水素水と水との混合液で洗浄する方法が記載されている。この方法は、多結晶シリコンの結晶グレインを異常成長させて粗面化することによって、下部電極の表面積を増大させるものである。
【０００５】
特許文献２には、基板上の多結晶シリコン膜の結晶欠陥を表出させるように、フッ化水素酸と重クロム酸カリウムと水との混合液でエッチングすることで、多結晶シリコン膜の表面を絨毛状にして下部電極の表面積を増大させる方法が記載されている。
【特許文献１】特開平５−９０５２９号公報
【特許文献２】特開平７−３２１２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の方法では、Ｎ−Ｈ基を含む物質の混合液によって一部の結晶グレインを異常成長させるものであるので、その結晶粒界に欠損部が生じやすい上に、成長する結晶グレインにバラつきが生じるので、製造工程のコントロールが困難である。加えて、多結晶シリコン膜の表面積の増大度合いを充分に大きくすることができないという問題があった。
また、特許文献２に記載の方法は、多結晶シリコン膜の表面を薬液エッチングにより絨毛状にするので、下部電極の表面積の増大度合いを充分に大きくすることは可能であるが、多結晶シリコン膜のみを選択的にエッチングすることができないので、マスキング工程が不可欠となり、製造工程を充分に簡略化できない。加えて、このエッチング溶液はクロム等の重金属を含むものが例示されており、その廃液処理に手間がかかり、製造コストが充分に低減できないという問題もあった。
【０００７】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、セル面積が縮小化されても充分に大きな静電容量を有するキャパシタを備えた半導体装置を簡便かつ安価で製造可能な方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために本発明の半導体装置の製造方法は、多結晶シリコンからなる下部電極と電荷蓄積層と上部電極とが積層されてなるキャパシタを備えた半導体装置の製造方法であって、基板上に前記多結晶シリコンを形成する工程と、前記多結晶シリコンを前記下部電極の形状にパターニングする工程と、前記多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄することによって前記多結晶シリコンの表面を粗面化処理する工程と、前記下部電極上に電荷蓄積層を形成する工程と、前記電荷蓄積層に上部電極を形成する工程と、を有することを特徴とする。
【０００９】
本発明の製造方法は、フッ酸と酸化剤とを含むエッチング液で多結晶シリコンを洗浄すると、多結晶シリコンの結晶面方位ごとにエッチングレートが異なることに着目したものである。すなわち、多結晶シリコンの各グレインの結晶面方位の違いがエッチングレートの違いとして反映されて、多結晶シリコン表面は各グレインの結晶面方位に応じて不均一にエッチングされることで粗面化される。よって、エッチング液で洗浄するだけで、多結晶シリコンの表面積を大きく増大させることができる。
【００１０】
加えて、本発明の製造方法は、フッ酸と酸化剤とを含むエッチング液を用いると、ＳｉとＳｉＯ２とのエッチング選択比が異なる点にも着目したものである。エッチング液のフッ化水素濃度を上昇させると、フッ化水素は反応性の高い化合物であるためにエッチングレートが上昇するが、逆にこの高い反応性によって、本来エッチングされにくい酸化物、例えばＳｉＯ２などもＳｉと共にエッチングされてしまうので、エッチング選択比が低下する。ところが、本発明の製造方法にあっては、エッチング液に酸化剤を添加することで、フッ化水素濃度を高くしてもＳｉとＳｉＯ２の選択比が大幅に低下することがない。よって、本発明の製造方法における粗面化処理工程にあっては、多結晶シリコンのみを選択的に処理することができ、ＳｉＯ２などの層間絶縁層等には影響を与えることがないので、その処理工程においてマスキングが不要なばかりでなく、他の層が損傷を受けることがない。
このように、本発明の半導体装置の製造方法にあっては、非常に簡便な工程で多結晶シリコンの表面積を増大させることができ、キャパシタの静電容量を増大させることができる。よって、セル面積が縮小化されても、安定した記憶動作に十分な静電容量を確保することができる。加えて、従来の製造工程に若干の変更を加えるだけで、充分な静電容量を有する半導体装置を安価で安定的に提供できる。
【００１１】
本発明の半導体装置の製造方法にあっては、多結晶シリコンのパターニング工程の後、前記多結晶シリコン表面の粗面化処理工程を行うことを特徴とする。
パターニング工程の後に粗面化処理を施せば、パターニングによって形成される新たな面、すなわち下部電極の側面も粗面化することができ、粗面化処理後にパターニングを行った場合に比べて、その側面積の分だけ多くの表面を粗面化することができる。よって、下部電極の表面積の増大度合いをより一層と大きくすることができる。
【００１２】
本発明の製造方法にあっては、酸化剤としてはオゾン水または過酸化水素水または硫酸を用いることを特徴とする。
エッチング溶液に酸化剤として添加するオゾン水や過酸化水素水や硫酸は、いずれも半導体製造工程においては汎用のものである上に、その成分中に重金属類を含んでいないので環境保持に考慮した製造方法である。
加えて、これらの酸化剤はフォトレジストの剥離液として一般的に用いられるものであるから、パターニング後のフォトレジストの剥離と粗面化処理とを同一薬液で行えるという利点もある。
【００１３】
本発明の半導体装置の製造方法にあっては、前記多結晶シリコンのパターニング工程で用いるフォトレジストをパターニング後の前記多結晶シリコン上に付着させたまま前記エッチング液で洗浄することによって前記フォトレジストを剥離し、その後連続して前記多結晶シリコンを粗面化処理することを特徴とする。
上述したように、オゾン水や過酸化水素水や硫酸は、いずれもフォトレジストの剥離液の材料として使用されているものである。本発明の製造方法にあっては、粗面化処理工程のエッチング液中にこれらを含むので、多結晶シリコンのパターニングの後、多結晶シリコン上にフォトレジストを付着させたままで粗面化処理を行えば、フォトレジストの剥離と粗面化処理とを同一工程で行うことができ、より一層の工程の簡略化を実現でき、製造効率を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を詳しく説明する。
図１は、本発明の半導体の製造方法によって得られたＤＲＡＭのメモリセルの概略断面図である。このメモリセルは、縦横に配設されたワード線６とビット線１０との交差点に配されており、半導体基板１に形成されたＭＯＳ形トランジスタ２とスタック型キャパシタ３とから概略構成される。
このＭＯＳ形トランジスタ２は半導体基板１の上部平面上に形成されたフィールド酸化膜４とＮ形拡散層とゲート電極６からなる。フィールド酸化膜４は半導体基板１をなすＰ形シリコンの表面を酸化してなるものであって、Ｎ形拡散層の一方のソース５１はビット線１０とコンタクトホール１１を介して接続されており、Ｎ形拡散層の他方のドレイン５２は第１層間絶縁膜１２に形成されたキャパシタ側コンタクトホール１３を介してキャパシタ３の下部電極７と接続されている。ワード線であるゲート電極６はシリコン酸化膜からなるゲート絶縁膜６１を介して半導体基板１上に形成されている。そして、このＭＯＳ形トランジスタ２のソース５１とドレイン５２の一部を除く上表面には、第１層間絶縁膜１２が形成されており、この上に形成されるスタック型キャパシタ３の各層との絶縁がなされている。
【００１５】
スタック型キャパシタ３は、半導体基板１に上記ＭＯＳ形トランジスタ２と共に形成されており、下部電極７と電荷蓄積層８と上部電極９とからなる。下部電極７と上部電極９とは共に多結晶シリコンからなり、電荷蓄積層８を挟持するように対向して積層されている。上部電極９上には第２層間絶縁膜１４を介してビット線１０が配設されている。下部電極７の表面は微細な凹凸を有する粗面であり、この粗面に倣って電荷蓄積層８も微細な凹凸を有して下部電極７を被覆するように形成されている。上部電極９は下部電極７および電荷蓄積層８上に積層されており、粗面化されたことで表面積が増大した下部電極７と対向することで、メモリセルの面積が縮小化されても充分な静電容量が確保できるようになっている。
【００１６】
このようなメモリセルは、本発明の製造方法によって製造可能である。以下、本発明の製造方法の第１の実施形態を説明する。
図２（ａ）〜（ｅ）は本発明の半導体装置の製造方法を工程毎に示した概略断面図である。
本発明の製造方法にあっては、はじめに半導体基板１を用意してＭＯＳ形トランジスタ２を形成する。ついで、このＭＯＳ形トランジスタ２を覆うように第１層間絶縁層１２を成膜した後、ドレイン５２の上部にコンタクトホール１３となる開口部を形成する。
【００１７】
このようなＭＯＳ形トランジスタ２の上層に、図２（ａ）に示したように、スタック型キャパシタ３の下部電極７となる多結晶シリコン１５を積層する。多結晶シリコン１５の形成には、ＳｉＨ４を反応ガスとしたＣＶＤ法等を用いることができる。本発明の製造方法にあっては、後述するように、多結晶シリコン１５の各結晶面方位の違いでエッチングレートが異なる点に着目しており、多結晶シリコン１５の表面を洗浄して粗面化するものである。よって、洗浄後にその表面積が最大となるように、予め多結晶シリコン１５のグレインサイズを成膜時に調整することが好ましい。
【００１８】
多結晶シリコン１５の形成過程においては、まず、膜形成初期に結晶核が形成され、この結晶核を中心としてシリコンの単結晶がそれぞれ成長する。そして成長したそれぞれの単結晶同士が接触した位置で各々の成長が抑制されて多結晶シリコン１５のグレインとなる。各単結晶同士の接触点で多結晶シリコン１５のグレインサイズが決定されることとなる。よって、グレインサイズの平均的な寸法は、単位時間あたりに発生する結晶核の密度、すなわち核発生速度に依存する。この核発生速度は、基板温度を高くすると大きくなるので、それに伴ってグレインサイズは小さくなる。また、膜形成初期時の成膜圧力を調整することによってもグレインサイズの調整が可能である。圧力を小さくすると反応ガスの吸着確率は低下するので、核発生速度も小さくなり、グレインサイズは大きくなる。
【００１９】
次に、図２（ｂ）に示したように、多結晶シリコン１５を下部電極７の形状にパターニングする。このパターニングには、通常のフォトリソグラフィー技術およびエッチング技術を用いることができる。具体的には、スピンコート法、ディッピング法、スプレーコート法等によって多結晶シリコン１５上にレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターンを形成する。その後、このレジストパターンをマスクにして多結晶シリコン１５のエッチングを行い、下部電極７形状とする。エッチングにはドライエッチング、ウエットエッチングのどちらを用いてもよいが、例えばドライエッチングとしては反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などが好適である。このようにして下部電極７の形状をパターニングした後、剥離液等を用いてレジストパターンを除去する。
【００２０】
ついで、このパターニングされた多結晶シリコン１５をエッチング液で洗浄する粗面化処理により、図２（ｃ）に示したように、粗面化された表面を有する下部電極７とする。このエッチング液は、フッ酸と酸化物とを含むものである。酸化物としては、オゾン水、過酸化水素水、硫酸などを例示することができる。これらの酸化物は、通常の半導体装置の製造方法において汎用的なものである上に、重金属などの廃液処理が困難なものが含まれていないので、環境保全に考慮したエッチング液である。
【００２１】
本発明の製造方法におけるこの粗面化処理工程は、多結晶シリコン１５を構成する各グレインの結晶面方位の違いによってエッチングレートが異なることに着目したものである。例えば、フッ化水素とオゾン水とからなるエッチング液を用いた場合、シリコンの（１００）面におけるエッチングレートを１とした場合に、その他の結晶面方位によるエッチングレート比率は、Ｓｉ（１００）：Ｓｉ（１１０）：Ｓｉ（１１１）：Ｓｉ（５１１）＝１：０．６：０．４：０．９となる。多結晶シリコン１５は種々の結晶面方位を有する複数の単結晶シリコングレインの集まりであるので、これをエッチング液で洗浄すると、各グレインの結晶面方位に従ってグレイン毎にエッチングレートが異なる。よってエッチング液の洗浄で、グレインの各境界面において凹凸を発生させることができ、多結晶シリコン１５の表面を粗面化することができるわけである。本発明の製造方法は、このような原理を利用して下部電極７をなす多結晶シリコン１５の表面を粗面化処理するものであるので、確実かつ容易に下部電極７の表面積の増大を図ることができる点において優れている。
【００２２】
エッチング液中のフッ化水素濃度は、０．０５〜１ｗｔ％の範囲内であることが好ましい。フッ化水素は反応性の高い化合物であるので、その濃度を増加させるとエッチングレートが大きくなる。よって、製造効率を上げるためにフッ化水素濃度を増加させることが好ましいが、エッチングレートが大きくなりすぎると、反応性が高すぎてＳｉとＳｉＯ２とのエッチング選択比が低下するので、上記範囲内とする。
【００２３】
例えば図４は、本発明者らが実際に測定した、オゾン濃度を１０ｐｐｍで一定にした際のＳｉとＳｉＯ２とのエッチング選択比を示したものである。図４から、フッ化水素濃度を増加させると、ＳｉとＳｉＯ２とを選択的にエッチングすることが難しくなることがわかる。
ところが、図５に示したように、フッ化水素濃度を０．６５ｗｔ％で一定にして、オゾン濃度を増加させると、ＳｉとＳｉＯ２のエッチング選択比は増加する。図５から、充分なエッチング選択比を得るためには、オゾン濃度は少なくとも１０ｐｐｍ以上であることが好ましいが、その上限は６０ｐｐｍ以下とする。上限以上のオゾン濃度は実際的でないうえに、高オゾン濃度のエッチング液を用いると、液中でオゾンがガス化して、エッチング液が均一に多結晶シリコン表面に接触しない、という不都合が生じるためである。
【００２４】
本発明の半導体装置の製造方法は、上述のフッ化水素濃度とオゾン濃度との関係を利用したものである。すなわち、フッ酸にオゾン水を添加することで、ＳｉとＳｉＯ２とのエッチング選択比を高くすることができるので、多結晶シリコン１５のみを選択的にエッチングして粗面化処理を行うことができる。よって、シリコン酸化物やシリコン窒化物などからなる層間絶縁層等はエッチング液で損傷を受けないので、粗面化処理の際にマスキングの必要がなくなり、工程を簡略化できる。
【００２５】
なお、ここではオゾン水を例にとって説明したが、酸化剤として利用可能な過酸化水素水および硫酸についても全く同様の作用と効果が得られる。過酸化水素水の場合には、その濃度は０．１〜６ｗｔ％とし、硫酸の場合には、その濃度は６５〜９８ｗｔ％とすることが好ましい。
【００２６】
粗面化処理の他の反応条件は、酸化剤とフッ化水素濃度とによって適宜変更可能であるが、処理時間は長くとも数分程度でよい。処理温度を高くするとエッチングレートを大きくすることができるので好適であるが、いずれの酸化剤を用いた場合にも、その酸化物の分解温度を上限とする。具体的にはオゾン水では４０℃、過酸化水素水では７０℃、硫酸では１６０℃とする。
【００２７】
なお、本実施形態では、粗面化処理を多結晶シリコン１５のパターニングの後に行っているが、本発明の製造方法における粗面化処理工程とパターニング工程との工程順はこれに限定されるものではない。しかしながら、下部電極の側面部分を粗面化することができることから、パターニング工程の後に粗面化処理を行うことが好ましい。粗面化された多結晶シリコン１５をパターニングして下部電極形状とすると、その上面は粗面化表面であるが、その側面はパターニングによって新たに形成された面であるので平滑面となり、この部位での面積の増大を図ることができない。これに対して、下部電極形状にパターニングした後の多結晶シリコン１５に粗面化処理を施せば、その上面だけでなく側面を含む全表面を粗面化することができ、表面積の増大度合いをより一層大きくすることができるためである。
【００２８】
ついで、図３（ｄ）に示したように、下部電極７の粗面化された表面を被覆するように、ＳｉＯ２、Ｎｉ３Ｎ４、ＢａＴｉＯ３などの誘電体または強誘電体材料からなる電荷蓄積層８を数十〜数百ｎｍの膜厚で形成する。この電荷蓄積層８の形成には、ＣＶＤなどの薄膜形成技術のほか、多結晶シリコン１５の熱酸化処理および窒素化処理を用いることができる。この際に、下部電極７の粗面化された表面形状がそのままの状態で、この電荷蓄積層８の表面形状として表出することとなり、膜厚が不均一となることが心配されるが、電荷蓄積層８の膜厚は、下部電極７の粗面化された凹凸形状に比して充分に小さなものであるので、ほぼ一定の膜厚を有して均一に形成することができる。
【００２９】
ついで、図３（ｅ）に示したように、この電荷蓄積層８に対向電極となる上部電極９を積層してスタック型キャパシタ３とする。上部電極９は多結晶シリコンからなり、下部電極７となる多結晶シリコンと全く同様にして、ＣＶＤなどの薄膜形成技術によって電荷蓄積層８上に積層することができる。
さらに、このようにして得られたスタック型キャパシタ３の上層には、これを被覆するように第２層間絶縁膜１４を積層した後、ＭＯＳ形トランジスタ２のソース５１に開口するコンタクトホール１１を形成し、ビット線１０を配設して図１に示したメモリセルとする。
このようにして得られたメモリセルにあっては、セル面積が縮小化されても、下部電極７の表面が粗面化されていることにより、その表面積が増大されているので、メモリとしての記憶動作に必要な静電容量を充分に確保できるものとなる。
【００３０】
以上説明したように、本発明の製造方法によれば、多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄するだけで、その表面積を増大させることができるので、縮小化されたセルであっても静電容量が増大されたキャパシタを備えた半導体装置を、容易かつ確実に製造することができる。
また、本発明の製造方法にあっては、エッチング液として半導体製造工程において汎用のものを利用しているので、安価で半導体装置を提供できる。加えてエッチング液中に重金属などを使用しないために、環境保持を考慮した製造方法である。
【００３１】
次に本発明の製造方法の第２の実施形態を説明する。第２の実施形態が上記第１の実施形態と異なるところは、図６（ａ）〜（ｃ）に示したように、多結晶シリコン１５のパターニングで用いたフォトレジスト１６を、パターニングされた多結晶シリコン１５の上に積層したままで除去せずに、粗面化処理を行う点である。
本実施態様においては、前述した第１の実施態様と全く同様にして、ＭＯＳ形トランジスタ２を形成した半導体基板１上に第１層間絶縁膜１２を介して多結晶シリコン１５を成膜する。ついで、図６（ａ）に示したように、多結晶シリコン１５上にフォトレジスト１６でマスキングを行った後、多結晶シリコン１５をエッチングして図６（ｂ）に示したように、下部電極形状にパターニングを行う。
【００３２】
次に、パターニングされた多結晶シリコン１５上にフォトレジスト１６を積層したままで上記第１の実施形態と全く同様にして、フッ酸と酸化剤とを含むエッチング液で洗浄する。この場合の酸化剤として、フォトレジストの剥離作用を有するオゾン水、硫酸過酸化水素水混合溶液などを使用することにより、多結晶シリコン１５上に積層されたフォトレジスト１６を剥離すると共に、多結晶シリコン１５の粗面化処理とを並行して行うことができる。よって、一工程で図２（ｃ）に示したように粗面化された下部電極７を形成することができる。この際に、多結晶シリコン１５の下層の第１層間絶縁膜１２をマスキングしなくても、本発明で用いるエッチング液は、シリコンのエッチング選択比が高いものであるので、多結晶シリコン１５のみがエッチングされて、粗面化表面を有する下部電極７となる。
このように、本実施形態によれば、フォトレジストの剥離工程と粗面化処理とを１工程で行う上にマスキングが不要となり、製造工程の簡略化と製造コストの低減で多大な効果が得られる。
以上、本発明の実施形態による半導体装置の製造方法について説明したが、本発明は前記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の製造方法による半導体装置の概略断面図である。
【図２】（ａ）〜（ｃ）は本発明の製造方法の第１の実施形態の概略製造工程図である。
【図３】（ｄ）〜（ｅ）は同、概略製造工程図の続きである。
【図４】本発明の製造方法で用いるエッチング液のフッ化水素濃度に対するエッチング選択比を示したグラフである。
【図５】本発明の製造方法で用いるエッチング液のオゾン濃度に対するエッチング選択比を示したグラフである。
【図６】（ａ）〜（ｃ）は本発明の製造方法の第２の実施形態の概略製造工程図である。
【符号の説明】
【００３４】
１…半導体基板、３…スタック型キャパシタ、７…下部電極、８…電荷蓄積層、９…上部電極、１５…多結晶シリコン、１６…フォトレジスト。
【図１】
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【図２】
2006134993.tif 000004
【図３】
2006134993.tif 000005
【図４】
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【図５】
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【図６】
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