(57)【要約】【課題】  周波数が急変した場合でも周波数引込みを高速に行う。【解決手段】  電圧制御発信回路121は、受信されデジタル化されたＲＴＳ情報に基づいてユーザクロックを発生する。Ｎ分周カウンタ122は、ユーザクロックをＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力する。位相比較回路115は、ＲＴＳ情報とリング信号の位相を比較し、周波数変動検出回路116は、この位相差によりＲＴＳ情報の周波数変動を検出する。セレクタ119は、常時は、低速引込み用ＡＭＰ118の出力を受け入れているが、位相差が所定の閾値以上になると、高速引込み用ＡＭＰ117の出力を受け入れてＤ／Ａコンバータ120ヘ出力する。【選択図】        図１
2006333016.tif 000002
【特許請求の範囲】
【請求項１】
受信されデジタル化されたＲＴＳ情報に基づいてユーザクロックを発生する電圧制御発信回路と、
前記ユーザクロックを前記ＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力するＮ分周カウンタと、
前記ＲＴＳ情報と前記リング信号との位相差を比較する位相比較回路と、
前記位相差により前記ＲＴＳ情報の周波数変動を検出する周波数変動検出回路と、
ＳＤＨ規格を満たす倍率で前記位相差を増幅する低速引込み用直流増幅回路と、
前記位相差を高速で増幅する高速引込み用直流増幅回路と、
常時は前記低速引込み用直流増幅回路の出力を受け入れているが、前記位相差が所定の閾値以上になると前記高速引込み用直流増幅回路の出力を受け入れように切り替わるセレクタと、
該セレクタの出力をアナログ信号に変換するＤ／Ａコンバータとを備え、
前記電圧制御発信回路は前記Ｄ／Ａコンバータの出力によりユーザクロックを発生することを特徴とするＳＲＴＳ受信装置。
【請求項２】
前記周波数変動検出回路において、前記低速引込み用直流増幅回路を前記高速引込み用直流増幅回路に切り替えるための閾値は、前記高速引込み用直流増幅回路を前記低速引込み用直流増幅回路に切り替えるための閾値より高くしたことを特徴とする請求項１に記載のＳＲＴＳ受信装置。
【請求項３】
前記高速引込み用直流増幅回路を前記低速引込み用直流増幅回路に切り替えるための閾値以下の状態が所定時間だけ持続しない場合は、現状の高速引込み用直流増幅回路または低速引込み用直流増幅回路を引き続き使用することを特徴とする請求項１または請求項２に記載のＳＲＴＳ受信装置。
【請求項４】
受信されデジタル化されたＲＴＳ情報に基づいてユーザクロックを発生する電圧制御発信回路と、
前記ユーザクロックを前記ＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力するＮ分周カウンタと、
前記ＲＴＳ情報と前記リング信号との位相差を比較する位相比較回路と、
前記位相差により前記ＲＴＳ情報の周波数変動を検出する周波数変動検出回路と、
ＳＤＨ規格を満たす倍率で前記位相差を増幅する低速引込み用直流増幅機能と、前記位相差を高速で増幅する高速引込み用直流増幅機能とを有する周波数引込み用直流増幅回路と、
常時は前記低速引込み用直流増幅機能を有効化しているが、前記位相差が所定の閾値以上になると前記高速引込み用直流増幅機能を有効化するように切り替えるＣＰＵと、
前記周波数引込み用直流増幅回路の出力をアナログ信号に変換するＤ／Ａコンバータとを備え、
前記電圧制御発信回路は前記Ｄ／Ａコンバータの出力によりユーザクロックを発生することを特徴とするＳＲＴＳ受信装置。
【請求項５】
前記周波数変動検出回路において、前記低速引込み用直流増幅機能を前記高速引込み用直流増幅機能に切り替えるための閾値は、前記高速引込み用直流増幅機能を前記低速引込み用直流増幅機能に切り替えるための閾値より高くしたことを特徴とする請求項４に記載のＳＲＴＳ受信装置。
【請求項６】
前記高速引込み用直流増幅機能を前記低速引込み用直流増幅機能に切り替えるための閾値以下の状態が所定時間だけ持続しない場合は、現状の高速引込み用直流増幅機能または低速引込み用直流増幅機能を引き続き使用することを特徴とする請求項４または請求項５に記載のＳＲＴＳ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＨ網（同期網）を利用して、独立した非同期網の管理情報等を終端することなく信号を透過伝送することを想定したときに使用するＳＲＴＳ（Synchronous Residual Time Stamp）受信装置に関する。
【背景技術】
【０００２】
従来のこの種のＳＲＴＳ受信装置（例えば、特許文献１参照）について、図５および図６を参照して説明する。図５はＩＴＵ−Ｔ勧告I．363に示すＲＴＳ情報生成回路のブロック図、図６はＳＲＴＳ受信装置のブロック図である。
【０００３】
図５において、入力端子51には網クロックから作成した参照クロックが供給され、４ビットカウンタ53を駆動している。参照クロックの周波数はＩＴＵ−Ｔ勧告I．363で規定されている。４ビットカウンタ53は４ビットのフリーランカウンタである。４ビットの信号55は４ビットカウンタ53のカウント値出力となる。一方、入力端子52にはＣＢＲ（Constant Bit Rate）のユーザ信号のクロック（ユーザクロック）が供給され、Ｎ分周カウンタ14を駆動している。
【０００４】
Ｎの値は、ＲＴＳ情報の転送周期におけるユーザ信号のビット数である。Ｎ分周カウンタ54は、ユーザクロックをＮカウントするたびにパルス信号56を発生する。４ビットのＤフリップフロップ17は、パルス信号56によって４ビットの信号15をサンプルする。サンプルした４ビット情報がＲＴＳ情報であり、出力端子18に出力される。
【０００５】
図６のＳＲＴＳ受信装置では、ＲＴＳ情報を受信し伝送路における遅延揺らぎを吸収するために、ＲＴＳ情報は一旦ＦＩＦＯ603に蓄積され順次に読み出される。４ビットカウンタ604は参照クロックにより駆動されており、参照クロックには図５のＳＲＴＳ情報生成回路で用いられたクロックと同期しているクロックを使用している。４ビットカウンタ604の出力信号608とＦＩＦＯ603の出力信号607を比較回路609により比較する。比較回路609は、両者が一致した場合にパルスを発生する。
【０００６】
一方、ＭＬカウンタ605は参照クロックにより駆動され、参照クロックをＭＬ回カウントするとゲート信号610を出力し、自分自身は停止する。ゲート613は、ゲート信号610が供給されるとパルス列612を通過させる。ゲート613を通過した１個のパルスがゲート出力信号614に現れると、ＭＬカウンタ605はリセットされてゲート信号610の出力を停止すると同時に、ＦＩＦＯ603から新たなＲＴＳ情報を読み出す。従って、ゲート613は信号線612のパルス列から必ず１個のパルスのみを通過させる。
【０００７】
次に、図６における点線で囲まれた回路外に示すＰＬＬ回路について説明する。電圧制御発信回路（ＶＣＯ）617の出力をゲート出力信号614に精密に合わせるとき、先ずＶＣＯ617からＮ分周カウンタ618を経た出力信号619と、ゲート出力信号614が位相比較回路（ＰＣ）612に加えられる。
【０００８】
ＰＣ612からは、この２信号の差の分、つまり誤差信号620が出力される。直流増幅回路（ＡＭＰ）616は誤差信号620を増幅して、補正値としてＶＣＯ617に加えられる。ＶＣＯ617は補正値によってゲート出力信号614に近づくように出力信号の周波数を制御する。この動作が少しずつ繰り返されて、最終的にＶＣＯ617の出力信号はゲート出力信号614に同期する。
【０００９】
【特許文献１】特開平１０−２４２９７８（第３頁、図８、図９）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来の技術では、ジッタの特性を良くするためにＰＬＬ回路内の直流増幅回路（ＡＭＰ）の倍率をＳＤＨの規格を満たすよう低い値に固定していることから、入力信号の周波数変動（特に急変）が起こった場合に、同期がとれる（引き込む）までに時間がかかるという問題点がある。
【００１１】
そこで、本発明の目的は、入力信号の周波数が変動した際にＰＬＬの追従する速度を早くし、周波数変動時の引き込みを速くしたＳＲＴＳ受信装置を提供することにある。
【課題を解決するための手段】
【００１２】
請求項１記載のＳＲＴＳ受信装置は、受信されデジタル化されたＲＴＳ情報に基づいてユーザクロックを発生する電圧制御発信回路（図１の121）と、ユーザクロックをＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力するＮ分周カウンタ（図１の122）と、ＲＴＳ情報とリング信号の位相を比較する位相比較回路（図１の115）と、この位相差によりＲＴＳ情報の周波数変動を検出する周波数変動検出回路（図１の116）と、ＳＤＨ規格を満たす倍率で位相差を増幅する低速引込み用直流増幅回路（図１の118）と、位相差を高速で増幅する高速引込み用直流増幅回路（図１の117）と、常時は低速引込み用直流増幅回路の出力を受け入れているが、位相差が所定の閾値以上になると高速引込み用直流増幅回路の出力を受け入れように切り替わるセレクタ（図１の119）と、セレクタの出力をアナログ信号に変換するＤ／Ａコンバータ（図１の120）とを備え、電圧制御発信回路はＤ／Ａコンバータの出力によりユーザクロックを発生することを特徴とする。
【００１３】
請求項２記載のＳＲＴＳ受信装置は、請求項１記載のＳＲＴＳ受信装置における周波数変動検出回路において、低速引込み用直流増幅回路を高速引込み用直流増幅回路に切り替えるための閾値は、高速引込み用直流増幅回路を低速引込み用直流増幅回路に切り替えるための閾値より高くしたことを特徴とする。
【００１４】
請求項３記載のＳＲＴＳ受信装置は、請求項１または請求項２に記載のＳＲＴＳ受信装置において、高速引込み用直流増幅回路を低速引込み用直流増幅回路に切り替えるための閾値以下の状態が所定時間だけ持続しない場合は、現状の高速引込み用直流増幅回路または低速引込み用直流増幅回路を引き続き使用することを特徴とする。
【００１５】
高速引き込み用直流増幅回路の特長として、ジッタカットオフ周波数を高めに設定し、周波数引込み動作を高速にする。これにより、周波数が急変した場合に引込みを高速に行うことができる。一方、低速引き込み用直流増幅回路の特長として、ジッタカットオフ周波数を低めに設定し、周波数引込み動作を低速にする。これにより、位相雑音抑圧特性・入力ジッタ抑圧特性に優れた周波数引込み用直流増幅回路とすることができる。
【発明の効果】
【００１６】
本発明によれば、ＰＬＬに高速引込み用直流増幅器と低速引込み用直流増幅器とを設け、常時は低速引込み用直流増幅器を使用し、入力信号の周波数が急変した場合には高速引込み用直流増幅器に切り替えて使用することとし、同期がとれれば低速引込み用直流増幅器に切り替えるたため、優れた位相雑音抑圧特性・入力ジッタ抑圧特性を維持しつつ、入力信号の周波数が急変した場合であっても周波数の引込みを高速に行えるというの第１の効果を得ることができる。
【００１７】
また、周波数変動検出回路において高速引込み用直流増幅器と低速引込み用直流増幅器を切り替える閾値を低速から高速への切替えの場合より、高速から低速への切替えの場合を小さい値に設定してヒステリシスを持たせたため、周波数引込み用直流増幅器の切替えの閾値付近で周波数変動を繰り返した場合でも切替えが連続して発生することによる不要なジッタを抑制することができるという第２の効果も得ることができる。
【発明を実施するための最良の形態】
【００１８】
本発明のＳＲＴＳ受信装置は、受信されデジタル化されたＲＴＳ情報に基づいてユーザクロックを発生する電圧制御発信回路と、ユーザクロックをＲＴＳ情報の転送周期におけるユーザ信号のビット数で分周してリング信号を出力するＮ分周カウンタと、ＲＴＳ情報とリング信号の位相を比較する位相比較回路と、この位相差によりＲＴＳ情報の周波数変動を検出する周波数変動検出回路と、ＳＤＨ規格を満たす倍率で位相差を増幅する低速引込み用直流増幅回路と、位相差を高速で増幅する高速引込み用直流増幅回路と、常時は低速引込み用直流増幅回路の出力を受け入れているが、位相差が所定の閾値以上になると高速引込み用直流増幅回路の出力を受け入れように切り替わるセレクタと、セレクタの出力をアナログ信号に変換するＤ／Ａコンバータとを備え、電圧制御発信回路はＤ／Ａコンバータの出力によりユーザクロックを発生する。
【実施例１】
【００１９】
次に、本発明の実施例について図面を参照して詳細に説明する。図１は本発明のＳＲＴＳ受信装置の一実施例を示すブロック図である。図１において点線で囲まれた部分は、図６において点線で囲まれた部分と同構成であり、その動作も同じである。この部分のＦＩＦＯ103，４ビットカウンタ104，ＭＬカウンタ105，比較回路109およびゲート113は、図６における同名の構成要素と同機能を有する。
【００２０】
ＲＴＳ情報を受信し伝送路における遅延揺らぎを吸収するために、ＲＴＳ情報は一旦ＦＩＦＯ103に蓄積され順次に読み出される。４ビットカウンタ104は参照クロックにより駆動されており、参照クロックにはＳＲＴＳ情報生成回路（図示省略）で用いられたクロックと同期しているクロックを使用している。４ビットカウンタ104の出力信号108とＦＩＦＯ103の出力信号107を比較回路109により比較する。比較回路109は、両者が一致した場合にパルス列112を発生する。
【００２１】
一方、ＭＬカウンタ105は参照クロックにより駆動され、参照クロックをＭＬ回カウントするとゲート信号110を出力し、自分自身は停止する。ゲート113は、ゲート信号110が供給されるとパルス列112を通過させる。ゲート113を通過した１個のパルスがゲート出力信号114に現れると、ＭＬカウンタ105はリセットされてゲート信号110の出力を停止すると同時に、ＦＩＦＯ103から新たなＲＴＳ情報を読み出す。従って、ゲート113はパルス列112から必ず１個のパルスのみを通過させる。
【００２２】
図１の点線部分以外に示す部分は、位相比較回路（ＰＣ）115，周波数変動検出回路116，高速引込み用直流増幅回路（ＡＭＰ）117，低速引込み用直流増幅回路（ＡＭＰ）118，セレクタ（ＳＥＬ）119，Ｄ／Ａコンバータ（Ｄ／Ａ）120，電圧制御発信回路(ＶＣＯ)121およびＮ分周カウンタ122で構成されている。
【００２３】
ＰＣ115は、ゲート113から供給される信号114と、Ｎ分周カウンタ122でユーザークロックをＮ分周したループ信号123との位相比較を行う。その結果を周波数変動検出回路116，高速引込み用ＡＭＰ117および低速引込み用ＡＭＰ118に出力する。
【００２４】
周波数変動検出回路116は、ＰＣ115における比較結果から周波数の変動有無を検出し、その出力信号にてセレクタ（ＳＥＬ）119を動作させる。高速引込み用ＡＭＰ117はＰＣ115からの出力を高速で増幅して、また低速引込み用ＡＭＰ118はＰＣ115からの出力を低速で増幅して、それぞれＳＥＬ119へ供給している。
【００２５】
ＳＥＬ119は、周波数変動検出回路116からの出力信号に応答して、高速引込み用ＡＭＰ117の出力信号、または低速引込み用ＡＭＰ118の出力信号のいずれかを受け入れるように切り替える。周波数変動検出回路116にて周波数変動が検出された場合は高速引込み用ＡＭＰ117の出力信号を受け入れ、周波数変動検出回路116にて周波数変動が検出されない場合は低速引込み用ＡＭＰ118の出力信号を受け入れる。
【００２６】
なお、周波数変動が収束し同期が取れれば、低速引込み用ＡＭＰ118に切り替える。これは、ＡＭＰのジッタの特性を良くするためには、ＡＭＰの倍率をＳＤＨの規格を満たすよう低い値に設定する必要があるからである。
【００２７】
ＳＥＬ119における切替の閾値は上下２つの所定の値とし、その間は現状維持とする。また、切替事象が発生しても即座に切り替えず、所定の時間の経過を待つこととする。これは、ほどなく起るかもしれない原状回復に対する手当てである。
【００２８】
Ｄ／Ａコンバータ120は、ＳＥＬ119をアナログ信号に変換する。ＶＣＯ121は、このアナログ信号の電圧制御によりユーザクロックを発信する。Ｎ分周カウンタ122は、ユーザークロックをＮ分周したループ信号123をＰＣ115へ供給する。
【００２９】
以下に、図２に示すタイムチャートと、図３に示すフローチャートを参照しながら本ＳＲＴＳ受信装置の動作について説明する。
【００３０】
図２のタイムチャートは本ＳＲＴＳ受信装置の動作を示す。ここでは、位相差を検出することによって周波数変動を検出することとしている。図２において、ゲート出力114の立ち上り時刻T0は、ループ信号123の立ち上り時刻t0と一致しているので、ＰＣ115における検出結果は低レベルである。このため、ＰＣ115の出力は「周波数変動検出情報なし」であり、セレクタ切替信号は低レベルであるので、低速引き込みＡＭＰ118が選択されている。
【００３１】
ゲート出力114の立ち上り時刻T1では、ループ出力123の立ち上りはなく、ループ信号123は時刻t1で立ち上がっているので、ＰＣ115における検出結果は高レベルとなる。このため、時刻t1でＰＣ115の出力は「周波数変動検出情報あり」となる。しかし、時刻T1から時刻t1までが短時間であり、位相差が所定の値未満であるため、この場合はセレクタ切替信号は低レベルを維持し、低速引き込みＡＭＰ118が選択されている。
【００３２】
ゲート出力114の立ち上り時刻T2では、ループ出力123の立ち上りはなく、ループ信号123は時刻t2で立ち上がっているので、ＰＣ115における検出結果は高レベルとなる。このため、時刻t2でＰＣ115の出力は「周波数変動検出情報あり」となる。そして、この場合は、時刻T2から時刻t2までが長時間であり、位相差が所定の値に達しているため、セレクタ切替信号は周波数変動検出回路116の出力信号をトリガとして時刻t2で高レベルに切り替わり、その結果、高速引き込みＡＭＰ119が選択される。
【００３３】
図３は上記の動作を示すフローチャートである。先ず、ゲート出力114とループ信号123を位相比較する（図３のステップＳ１）。位相比較結果である位相差が所定値ａ以上の場合（ステップＳ２でYES）、高速引込みの状態に切り替わる（ステップＳ７）。図２における時刻t2がこの状態である。
【００３４】
位相比較結果がａ未満で、位相比較結果が所定値ｂ以上の場合（ステップＳ３でYES）、現状の引込み状態を保持する（ステップＳ６）。すなわち、現状の引込みモードが低速引込みなら（ステップＳ６でYES）低速引込み（ステップＳ５）、現状の引込みモードが高速引込みなら（ステップＳ６でNO）高速引込み（ステップＳ７）となる。図２における時刻t1がこの状態である。
【００３５】
上記のように、低速から高速への切替えのための閾値ａよりも、高速から低速への切替えのための閾値ｂを小さい値に設定してヒステリシスを持たせている。この結果、周波数引込み用直流増幅器の切替えの閾値付近で周波数変動を繰り返した場合でも切替えが連続して発生することによる不要なジッタを抑制することができる。
【００３６】
位相比較結果が所定値ｂ未満の場合（ステップＳ３でNO）、ｂ以下の状態が連続で所定値ｃ秒以上であるかを判定する（ステップＳ４）。その結果、連続ｃ秒以上の場合（ステップＳ４でYES）、低速引き込みの状態とする（ステップＳ５）。一方、連続ｃ秒未満の場合（ステップＳ４でNO）、現状の引込み状態を保持する（ステップＳ６）。図２における時刻t0がこの状態である。
【実施例２】
【００３７】
本発明の他の実施例として、その基本的構成は上記の通りであるが、切替制御についてさらに工夫している。その構成を図４に示す。本図において、低速引込み／高速引込みの切替はＣＰＵ419を介して周波数引込み用ＡＭＰ417を制御することにより実現する。周波数引込み用ＡＭＰ417は、高速引込み用ＡＭＰ機能と高速引込み用ＡＭＰ機能とを兼備している。
【００３８】
図４において、ゲート出力414とループ信号423についてＰＣ415にて位相比較を行い、その結果を周波数変動検出回路416と周波数引込み用ＡＭＰ417に出力する。ＣＰＵ419は周波数変動検出回路416における検出結果を読み出し、その値で周波数引込み用直流増幅器417の定数を制御することにより、周波数引込み用直流増幅器417を高速引込み用ＡＭＰまたは低速引込み用ＡＭＰとして使用できるように切り替える。
【図面の簡単な説明】
【００３９】
【図１】本発明のＳＲＴＳ受信装置の一実施例を示すブロック図
【図２】本発明のＳＲＴＳ受信装置の動作を示すタイムチャート
【図３】本発明のＳＲＴＳ受信装置の動作を示すローチャート
【図４】本発明のＳＲＴＳ受信装置の他の実施例を示すブロック図
【図５】一般的なＳＲＴＳ情報生成回路のブロック図
【図６】従来のＳＲＴＳ受信装置の一例を示すブロック図
【符号の説明】
【００４０】
103，403      ＦＩＦＯ
104，404      ４ビットカウンタ
105，405      ＭＬカウンタ
109，409      比較回路
113，413      ゲート
115，415      位相比較回路（ＰＣ）
116，416      周波数変動検出回路
117           高速引込み用直流増幅器
118           低速引込み用直流増幅器
119           セレクタ（ＳＥＬ）
120，421      Ｄ／Ａコンバータ
121，422      電圧制御発信回路（ＶＣＯ）
122，423      Ｎ分周カウンタ
417           周波数引込み用直流増幅器
419           ＣＰＵ
【図１】
2006333016.tif 000003
【図２】
2006333016.tif 000004
【図３】
2006333016.tif 000005
【図４】
2006333016.tif 000006
【図５】
2006333016.tif 000007
【図６】
2006333016.tif 000008