(57)【要約】【課題】１フレーム期間内に映像表示をする他、黒表示を一定期間挿入するようにした表示装置の駆動回路において、映像表示と黒表示の双方についてスイッチング素子を十分な期間オンすることを可能とする。【解決手段】駆動回路は、映像信号用シフトレジスタ３８と、黒表示信号用シフトレジスタ３９と、各映像信号用シフトレジスタの出力段に設けられ、位相シフト後の映像信号用又は黒表示信号用の制御パルスに従って、各々のバッファが１水平走査期間に渡ってスイッチング素子をオン可能なイネーブル信号を走査線に出力する複数のバッファ４０とを備え、さらに、映像信号用のイネーブル信号の供給線ＯＥ１、ＯＥ２、黒表示信号用のイネーブル信号の供給線ＯＥＫを備え、各バッファ４０の入力端子ＯＥＳに２つの映像信号用の供給線ＯＥ１、ＯＥ２が１つずつ交互に接続されるとともに、各バッファ４０の入力端子ＯＥＫに黒表示信号用の供給線ＯＥＫが接続される。【選択図】図４
2006058790.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数の信号線との各交差部に設けられた画素電極に対し、当該信号線を通じて供給される映像信号又は黒表示信号の書き込みを制御するために画素電極毎に設けられたスイッチング素子のオン・オフの制御を走査線を駆動することで行う表示装置の駆動回路であって、
映像信号用の２水平走査期間に渡る制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の映像信号用シフトレジスタと、
黒表示信号用の２水平走査期間に渡る制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の黒表示信号用シフトレジスタと、
各映像信号用シフトレジスタの出力段に設けられ、位相シフト後の映像信号用又は黒表示信号用の制御パルスに従って、各々のバッファが当該制御パルスについての２水平走査期間のうち、後半の１水平走査期間に渡って前記スイッチング素子をオン可能なイネーブル信号を走査線に出力する複数のバッファと、
を有することを特徴とする表示装置の駆動回路。
【請求項２】
前記イネーブル信号として映像信号用に２つ、黒表示信号用に１つ設け、各バッファに２つの映像信号用のイネーブル信号を１つずつ交互に入力するとともに、黒表示信号用のイネーブル信号を入力し、各バッファは、映像信号用の制御パルスに従って映像信号用のイネーブル信号を出力し、黒表示信号用の制御パルスに従って黒表示信号用のイネーブル信号を出力することを特徴とする請求項１記載の表示装置の駆動回路。
【請求項３】
前記各バッファは、映像信号用の制御パルスが入力される制御電極、第１電源電圧が供給される入力電極、出力電極を備えた第１ｓトランジスタ、黒表示信号用の制御パルスが入力される制御電極、第１電源電圧が供給される入力電極、出力電極を備えた第１ｋトランジスタ、第２電源電圧が供給される制御電極および入力電極、出力電極を備えた第２トランジスタを有するインバータ回路と、
第１ｓトランジスタ、第１ｋトランジスタ、第２トランジスタのそれぞれの出力電極に
接続された制御電極、第１電源電圧が供給される入力電極、バッファの出力端子に接続された出力電極を備えた第５トランジスタ、映像信号用の制御パルスが入力される制御電極、映像信号用のイネーブル信号が入力される入力電極、バッファの出力端子に接続された出力電極を備えた第６ｓトランジスタ、黒表示信号用の制御パルスが入力される制御電極、黒表示信号用のイネーブル信号が入力される入力電極、バッファの出力端子に接続された出力電極を備えた第６ｋトランジスタを有する出力回路と、
を備えたことを特徴とする請求項２記載の表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１フレーム期間内に映像表示をする他、黒表示を一定期間挿入するようにした表示装置の駆動回路に関する。
【背景技術】
【０００２】
液晶表示装置に代表される表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。
【０００３】
近年、従来の液晶表示装置に用いられていたアモルファスシリコンによる薄膜トランジスタ（Thin Film Transistor；以下ＴＦＴと呼ぶ）に比べて電子移動度が高いポリシリコンＴＦＴ（ｐ−Ｓｉ  ＴＦＴ）を比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線との各交差部にトランジスタ、画素電極を有する画素部と、各トランジスタを駆動する駆動回路とを同一の製造プロセスによって透明基板上に一体的に形成することができるようになった。
【０００４】
これと平行して、液晶表示装置の駆動回路の開発も進んでおり、近年では動画視認性の改善を目的として、フレーム毎に一定期間の黒レベルの電圧を複数の画素電極に同時に書き込むことで、黒表示により残像が解消されることになり画像のぼけを防止するようにした駆動回路が開発されている（例えば特許文献１参照）。
【０００５】
以下、従来の走査線駆動回路について図を用いて説明する。
【０００６】
図１０は従来の走査線駆動回路の構成を示すブロック図である。走査線駆動回路は、映像信号用の制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の映像信号用シフトレジスタ３８と、黒表示信号用の制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の黒表示信号用シフトレジスタ３９と、各映像信号用シフトレジスタの出力段に設けられ、位相シフト後の映像信号用又は黒表示信号用の制御パルスに従って、イネーブル信号を走査線に出力する複数のバッファ４１とで構成される。
【０００７】
各映像信号用シフトレジスタ３８の出力端子は、次段の映像信号用シフトレジスタの入力端子及び、各バッファ４１の入力端子ＳＩＮに接続される。各黒表示信号用シフトレジスタ３９の出力端子は、次段の黒表示信号用シフトレジスタの入力端子及び、各バッファ４１の入力端子ＫＩＮにそれぞれ接続され、各バッファ４１の出力端子ＢＯＵＴは、各走査線に接続される。また、一本のイネーブル信号を供給する供給線ＯＥ１が、各バッファ４１の入力端子ＯＥに接続される。各バッファ４１は、映像信号用シフトレジスタ３８からの出力である制御パルス又は黒表示信号用シフトレジスタ３９からの出力である制御パルスに従って、イネーブル信号であるＯＥ（Output Enable）を出力する。
【０００８】
同図の駆動回路では、一例として、黒表示信号を４本の走査線に対し同時に書き込むことが可能となるように、１つの黒表示信号用シフトレジスタ３９に対して、４つの映像信号用シフトレジスタ３８及び４つのバッファ４１を単位としたブロック４２が電気的に縦段接続されている。なお、同図において、同一物には同一の符号を付している。
【０００９】
図１１は従来の走査線駆動回路におけるバッファの構成を示す回路図である。ここではｐＭＯＳトランジスタのみで構成した場合について示している。
【００１０】
バッファ回路は、バッファの入力端子ＳＩＮに接続され、映像信号用の制御パルスが入力される制御電極、第１電源電圧ＶＤＤが供給される入力電極、出力電極を備えた第１ｓトランジスタＴ１ｓ、バッファの入力端子ＫＩＮに接続され、黒表示信号用の制御パルスが入力される制御電極、第１電源電圧ＶＤＤが供給される入力電極、出力電極を備えた第１ｋトランジスタＴ１ｋ、第２電源電圧ＶＳＳが供給される制御電極および入力電極、出力電極を備えた第２トランジスタＴ２を有する第１インバータ回路と、第１ｓトランジスタＴ１ｓ、第１ｋトランジスタＴ１ｋ、第２トランジスタＴ２のそれぞれの出力電極に
接続された制御電極、第１電源電圧ＶＤＤが供給される入力電極、出力電極を備えた第３トランジスタＴ３、バッファの入力端子ＳＩＮに接続され、映像信号用の制御パルスが入力される制御電極、第２電源電圧ＶＳＳが供給される入力電極、出力電極を備えた第４ｓトランジスタＴ４ｓ、バッファの入力端子ＫＩＮに接続され、黒表示信号用の制御パルスが入力される制御電極、第２電源電圧ＶＳＳが供給される入力電極、出力電極を備えた第４ｋトランジスタＴ４ｋを有する第２インバータ回路と、第１ｓトランジスタＴ１ｓ、第１ｋトランジスタＴ１ｋ、第２トランジスタＴ２のそれぞれの出力電極に接続された制御電極、第１電源電圧ＶＤＤが供給される入力電極、バッファの出力端子ＢＯＵＴに接続された出力電極を備えた第５トランジスタＴ５、第４ｓトランジスタＴ４ｓ、第４ｋトランジスタＴ４ｋ、第３トランジスタＴ３のそれぞれの出力電極に接続された制御電極、イネーブル信号ＯＥ１が入力される入力電極、バッファの出力端子ＢＯＵＴに接続された出力電極を備えた第６トランジスタＴ６を有する出力回路とを備える。
【００１１】
さらに、バッファ回路は、第２インバータ回路の出力と第６トランジスタＴ６の制御電極の間に接続された第７トランジスタＴ７を有する。第７トランジスタＴ７は、第３トランジスタＴ３に印加される電圧を低減するために配置されている。
【００１２】
図１２は、従来の液晶表示装置の動作の一例を示すタイミングチャートである。同図に示す１フレーム期間Ｐ１は、映像信号電圧を画素電極３６に印加する映像信号期間Ｐ２と黒表示信号電圧を画素電極３６に印加する黒表示信号の挿入期間Ｐ３で構成されている。
【００１３】
同図（ａ）は各走査線３１（同図ではＧ１からＧ１６）に対する走査のタイミングを表している。これらの映像信号期間Ｐ２と黒表示信号の挿入期間Ｐ３のそれぞれにおいて、すべての走査線３１に対して順次走査が行われている。ここでは、黒表示信号の書き込みは、黒表示信号の書き込み走査の追加によって１水平走査期間Ｐ４が減少するが、その減少幅を少なくするために４行一括同時に行っている。すなわち、同図では、映像信号書込み走査として、１番目の走査線Ｇ１から４番目の走査線Ｇ４までが順次走査された後、黒表示信号の書き込み走査として、１３番目の走査線Ｇ１３から１６番目の走査線Ｇ１６までの４行が一括して同時走査され、この動作が１フレームに渡って繰り返されていく。
【００１４】
同図（ｂ）は、１番目の走査線Ｇ１に対応するある画素電極３６に対して、信号線３２を介して印加される電圧の変化を示している。ここでは、映像信号期間Ｐ２では比較的低い電圧が印加され、黒表示信号の挿入期間Ｐ３では、比較的高い電圧が印加されるようにしている。また、ここで示した液晶表示装置の駆動方式は、映像信号期間Ｐ２と黒表示信号の挿入期間Ｐ３とのそれぞれにおいて、書き込まれる信号の電圧極性がドット毎に反転するように印加電圧が変化するドット反転駆動型としている。
【００１５】
図１３は、従来の走査線駆動回路におけるバッファ回路の動作を説明するタイミングチャートである。同図では、ＯＥ信号がローレベルになる期間は、各シフトレジスタの出力信号であるＳｉｎ又はＫｉｎがローレベルになる期間より短く設定してある。ここではまず、走査線Ｇ２に接続されたバッファへ映像信号用シフトレジスタの出力信号Ｓｉｎ（２）を供給する際の回路の動作を図１１の回路図を参照しながら説明する。
【００１６】
時刻ｔ１において、ローレベルの映像信号用シフトレジスタの出力信号Ｓｉｎ（２）が、バッファ回路の入力端子ＳＩＮに入力されると、第１インバータ回路を構成する第１ｓトランジスタＴ１ｓ及び第２トランジスタＴ２は、ともにオン状態となり、ノードｎ１の電位ｎ１（２）はハイレベルになる。このとき、第２インバータ回路を構成する第３トランジスタＴ３及び第４ｓトランジスタＴ４ｓは、それぞれオフ状態、オン状態となるので、ノードｎ２及びノードｎ３は、第４ｓトランジスタＴ４ｓを介してローレベルが印加される。ノードｎ２及びノードｎ３がローレベルになるに従って、第４ｓトランジスタＴ４ｓのゲート・ソース間電圧は徐々に小さくなるので、第４ｓトランジスタＴ４ｓは徐々にオンからオフに変化する。そのため、ノードｎ２及びノードｎ３のローレベルへの変化はスピードが遅く、最終的にノードｎ２及びノードｎ３はローレベルかつフローティング状態になる。その結果、第５トランジスタＴ５はオフ、第６トランジスタＴ６はオンし、バッファ回路の出力信号ＢＯＵＴ（２）は、第６トランジスタＴ６を介してイネーブル信号ＯＥ１が供給されるので、ハイレベルになる。
【００１７】
時刻ｔ２において、ＯＥ信号がローレベルになると、ノードｎ３の電位ｎ３（２）はローレベルよりもさらに低い電位になる。これは、第６トランジスタＴ６のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ゲートすなわちノードｎ３がフローティング状態であると、第６トランジスタＴ６のドレイン・ソース間の電位変動に伴ってノードｎ３の電位が変動するためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるノードの電位が変動する現象のことをブートストラップといい、このときのノードのことをブートストラップノードという。この結果、バッファ回路の出力信号ＢＯＵＴ（２）は、第６トランジスタＴ６を介してＯＥ信号が供給されるので、ローレベルになる。
【００１８】
時刻ｔ３において、映像信号用シフトレジスタの出力信号Ｓｉｎ（２）、及びＯＥ信号がハイレベルになると、ノードｎ１の電位ｎ１（２）はローレベルに、ノードｎ３の電位ｎ３（２）はハイレベルになるので、第５トランジスタＴ５はオンし、第６トランジスタＴ６はオフする。この結果、バッファ回路の出力信号ＢＯＵＴ（２）は、第５トランジスタＴ５を介して第１電源電圧ＶＤＤが供給されるので、ハイレベルになる。
【００１９】
続いて、４行の走査線Ｇ１３からＧ１６に接続された各バッファへ黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）〜（１６）を一括して供給する際の回路の動作について説明する。ここでは、黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）〜（１６）はいずれも同じ信号であるので、走査線Ｇ１３に接続されたバッファへ出力信号Ｋｉｎ（１３）を供給する際の動作に着目し、図１１の回路図及び図１３も参照しながら説明する。
【００２０】
時刻ｔ４において、ローレベルの黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）が、バッファ回路の入力端子ＫＩＮに入力されると、第１インバータ回路を構成する第１ｋトランジスタＴ１ｋ及び第２トランジスタＴ２は、ともにオン状態となり、ノードｎ１の電位ｎ１（１３）はハイレベルになる。すると、第２インバータ回路を構成する第３トランジスタＴ３及び第４ｋトランジスタＴ４ｋは、それぞれオフ状態、オン状態となるので、ノードｎ２及びノードｎ３はフローティング状態になり、ｎ３（１３）はローレベルとなる。その結果、バッファ回路の出力信号ＢＯＵＴ（１３）は、第６トランジスタＴ６を介してイネーブル信号ＯＥ１が供給されるので、ハイレベルになる。
【００２１】
時刻ｔ５において、ＯＥ信号がローレベルになると、ノードｎ３の電位ｎ３（１３）はローレベルよりもさらに低い電位になる。これは、第６トランジスタＴ６のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ゲートすなわちノードｎ３がフローティング状態であると、第６トランジスタＴ６のドレイン・ソース間の電位変動に伴ってノードｎ３の電位が変動するためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるノードの電位が変動する現象のことをブートストラップといい、このときのノードのことをブートストラップノードという。この結果、バッファ回路の出力信号ＢＯＵＴ（１３）は、第６トランジスタＴ６からローレベルのＯＥ信号が供給されるので、ローレベルになる。
【００２２】
時刻ｔ６において、黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）、及びＯＥ信号がハイレベルになると、ノードｎ１の電位はローレベルに、ノードｎ２，ｎ３の電位はハイレベルになるので、第５トランジスタＴ５はオンし、第６トランジスタＴ６はオフする。この結果、バッファ回路の出力信号ＢＯＵＴ（１３）は、第５トランジスタＴ５を介して第１電源電圧が供給されるので、ハイレベルになる。
【００２３】
時刻ｔ６以降は、各シフトレジスタの出力信号Ｓｉｎ（２）、Ｋｉｎ（１３）はいずれもハイレベルとなっており、このとき、ｎ１（２）、ｎ１（１３）の電位はローレベルに、ｎ３（２）、ｎ３（１３）の電位はともにハイレベルの状態を保つので、第５トランジスタＴ５はオンし、第６トランジスタＴ６はオフする。その結果、出力信号ＢＯＵＴ（２）、ＢＯＵＴ（１３）は、ＯＥ信号に係わらずＴ５トランジスタを介して第１電源電圧が供給されるので、ハイレベルになる。
【特許文献１】特開２００３−１４０６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図１０に示すような従来の１フレーム期間内に黒表示信号を一定期間挿入する走査線駆動回路においては、ＯＥ信号を供給する供給線ＯＥ１が１本しか存在せず、各バッファが１本の供給線ＯＥ１に接続されている。そのため、図１３のタイミングチャートに示すように、イネーブル信号ＯＥ１を各１水平走査期間中に各１回ローレベルにしなければならない。すなわち、映像信号時のノードｎ３の電位ｎ３（２）または黒表示信号時のノードｎ３の電位ｎ３（１３）に着目すれば、ＯＥ１がハイレベルである期間ａに充分にローレベルにしてから、次のＯＥ１をローレベルにする。
【００２５】
期間ａが短いと、ノードｎ３の電位ｎ３（２）またはノードｎ３の電位ｎ３（１３）が充分ローレベルにならないまま、ＯＥ１がローレベルになるが、Ｔ６トランジスタが充分オンしていないので、ＯＥ１が出力端子ＢＯＵＴに供給されない。
【００２６】
また、期間ａを充分に取ると、今度はＯＥ１がローレベルである期間ｂが短くなり、十分な期間スイッチング素子をオンすることができない。このため、特に大型ＬＣＤ等、走査線の負荷が大きい場合には、結果として画素電極への映像信号及び黒表示信号の書き込み不足が大きくなるという問題が生じる。
【００２７】
本発明は、上記の問題に鑑みてなされたものであり、その課題とするところは、映像表示と黒表示の双方についてスイッチング素子を十分な期間オンすることができる表示装置の駆動回路を提供することにある。
【課題を解決するための手段】
【００２８】
本発明の請求項１に係る表示装置の駆動回路は、複数の走査線と複数の信号線との各交差部に設けられた画素電極に対し、信号線を通じて供給される映像信号又は黒表示信号の書き込みを制御するために画素電極毎に設けられたスイッチング素子のオン・オフの制御を走査線を駆動することで行う表示装置の駆動回路であって、映像信号用の２水平走査期間に渡る制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の映像信号用シフトレジスタと、黒表示信号用の２水平走査期間に渡る制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の黒表示信号用シフトレジスタと、各映像信号用シフトレジスタの出力段に設けられ、位相シフト後の映像信号用又は黒表示信号用の制御パルスに従って、各々のバッファが当該制御パルスについての２水平走査期間のうち、後半の１水平走査期間に渡ってスイッチング素子をオン可能なイネーブル信号を走査線に出力する複数のバッファとを有することを特徴とする。
【００２９】
本発明にあっては、映像用又は、黒表示信号用のシフトレジスタから出力される２水平走査期間に渡る制御パルスの前半の１水平走査期間において、バッファ内部のトランジスタの動作を十分に安定させた後、後半の１水平走査期間に渡ってスイッチング素子をオン可能なイネーブル信号をバッファから走査線へ出力することで、スイッチング素子を十分な期間オンすることが可能となる。
【００３０】
請求項２記載の本発明に係る表示装置の駆動回路は、イネーブル信号として映像信号用に２つ、黒表示信号用に１つ設け、各バッファに２つの映像信号用のイネーブル信号を１つずつ交互に入力するとともに、黒表示信号用のイネーブル信号を入力し、各バッファは、映像信号用の制御パルスに従って映像信号用のイネーブル信号を出力し、黒表示信号用の制御パルスに従って黒表示信号用のイネーブル信号を出力することを特徴とする。
【００３１】
本発明にあっては、映像信号用のイネーブル信号を２つ、黒表示信号用のイネーブル信号を１つ設け、各バッファは、映像信号用のイネーブル信号を１つずつ交互に用いることにより、映像信号用に複数の走査線に対応するそれぞれのスイッチング素子を順次十分な期間オンした後、引き続き、黒表示信号用のイネーブル信号により、黒表示信号用に任意の位置の複数の走査線に対応する複数のスイッチング素子を一括して十分な期間オンすることが可能となる。
【００３２】
請求項３記載の本発明に係る表示装置の駆動回路は、各バッファは、映像信号用の制御パルスが入力される制御電極、第１電源電圧が供給される入力電極、出力電極を備えた第１ｓトランジスタ、黒表示信号用の制御パルスが入力される制御電極、第１電源電圧が供給される入力電極、出力電極を備えた第１ｋトランジスタ、第２電源電圧が供給される制御電極および入力電極、出力電極を備えた第２トランジスタを有するインバータ回路と、第１ｓトランジスタ、第１ｋトランジスタ、第２トランジスタのそれぞれの出力電極に接続された制御電極、第１電源電圧が供給される入力電極、バッファの出力端子に接続された出力電極を備えた第５トランジスタ、映像信号用の制御パルスが入力される制御電極、映像信号用のイネーブル信号が入力される入力電極、バッファの出力端子に接続された出力電極を備えた第６ｓトランジスタ、黒表示信号用の制御パルスが入力される制御電極、黒表示信号用のイネーブル信号が入力される入力電極、バッファの出力端子に接続された出力電極を備えた第６ｋトランジスタを有する出力回路と、を備えたことを特徴とする。
【００３３】
本発明にあっては、各バッファは、映像信号用の制御パルスに従って、インバータ回路を構成する第１ｓトランジスタ、第２トランジスタがオンし、出力回路を構成する第５トランジスタがオフ、第６ｓトランジスタがオンすることにより画素電極毎に設けられたスイッチング素子をオン可能な映像信号用のイネーブル信号を走査線に出力することが可能となる。また、黒表示信号用の制御パルスに従って、インバータ回路を構成する第１ｋトランジスタ、第２トランジスタがオンし、出力回路を構成する第５トランジスタがオフ、第６ｋトランジスタがオンすることにより画素電極毎に設けられたスイッチング素子をオン可能な黒表示信号用のイネーブル信号を走査線に出力することが可能となる。
【発明の効果】
【００３４】
本発明のフレーム期間内に映像表示をする他、黒表示を一定期間挿入するようにした表示装置の駆動回路において、映像表示、黒表示の双方についてスイッチング素子へ十分な期間オンすることができる。これによって映像信号、黒表示信号を画素電極へ十分な期間書き込むことができ、書き込み不足に起因するムラの無い良好な画像を実現することが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を用いて説明する。
【００３６】
［第１の実施の形態］
図１は、第１の実施の形態に係る液晶表示装置が備える液晶パネルの構成の一例を示す断面図である。同図に示すように、液晶パネルは、対向基板１０１及びアレイ基板１０２がスペーサ（図示せず）を介して対向して配置されており、対向基板１０１及びアレイ基板１０２の間隙に液晶層４が配置されている。
【００３７】
対向基板１０１は、ガラス基板１の下面に透明電極２及び配向膜３が順に積層形成されている。また、アレイ基板１０２は、ガラス基板７の上面に透明電極６及び配向膜５が順に積層形成されている。なお、カラー表示を行うために、対向基板１０１を構成するガラス基板１と透明電極２との間には、光の３原色である赤色、青色、緑色のそれぞれに係るカラーフィルタ（図示せず）が配置されている。また、対向基板１０１の上面には、液晶層４のリタデーションを補償するための位相差フィルム８が配置されている。同様にして、アレイ基板１０２の下面には、位相差フィルム９が配設されている。さらに、位相差フィルム８の上面には偏光板１０が、位相差フィルム９の下面には偏光板１１がそれぞれ配置されている。対向基板１０１側の配向膜３とアレイ基板１０２側の配向膜５との間の液晶層４には、液晶分子２０が注入されている。本実施の形態における液晶層４は、Optical Compensated Birefringenceモード（以下ＯＣＢモードと呼ぶ）を使用するものとする。
【００３８】
図２は、この液晶分子２０の配向状態を模式的に示す断面図である。液晶分子２０は、液晶層４の初期状態において同図（ａ）に示すようなスプレイ配向をなしている。液晶分子２０の配向状態は、液晶表示素子１００に所定の電圧を印加することによって、上記スプレイ配向から同図（ｂ）に示すようなベンド配向に転移する。画像表示はこのベンド配向の状態で行われる。
【００３９】
この液晶表示素子１００は、ノーマリホワイトモードの表示素子であるため、比較的低い電圧が印加されているときに白表示を行い、比較的高い電圧が印加されているときに黒表示を行うようにしている。そのため、黒表示信号が書き込まれた場合、画素電極に比較的高い電圧が印加されることになるのでベンド配向を維持することができる。このとき、黒表示により残像が解消されることになるので画像のぼけを防止することも可能である。
【００４０】
図３は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置は、画像を表示する表示領域３７と走査線電圧を供給する走査線駆動回路３４と信号線電圧を供給する信号線駆動回路３５とを備える。
【００４１】
表示領域３７は、走査線駆動回路３４から延出された複数の走査線３１、および信号線駆動回路３５から延出された複数の信号線３２の各交差部分に、画素電極３６とスイッチング素子３３を備えた画素がマトリクス状に配置されて構成される。
【００４２】
走査線駆動回路３４は、垂直シフトレジスタから送られる制御パルスを、バッファを介して走査線３１に印加する。このとき、走査線駆動回路３４は、映像信号又は黒表示信号の書き込みを制御するスイッチング素子３３のオン・オフを制御する走査線３１を駆動する。
【００４３】
信号線駆動回路３５は、各画素電極３６に対応した映像信号、黒表示信号を、信号線３２を介してスイッチング素子３３に供給する。ここでは、例えばスイッチング素子３３として薄膜トランジスタ（ＴＦＴ）を用いる。ＴＦＴのゲート端子は走査線３１に、ソース端子は信号線３２に、ドレイン端子は画素電極３６にそれぞれ接続されている。走査線駆動回路３４は、ＴＦＴを有する画素部と同一の製造プロセスによって透明基板上に一体的に形成されている。
【００４４】
図４は、走査線駆動回路３４の構成を示すブロック図である。走査線駆動回路は、映像信号用の制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の映像信号用シフトレジスタ３８と、黒表示信号用の制御パルスの位相を各々のシフトレジスタによりシフトして出力する複数の黒表示信号用シフトレジスタ３９と、各映像信号用シフトレジスタの出力段に設けられ、位相シフト後の映像信号用又は黒表示信号用の制御パルスに従って、各々のバッファが１水平走査期間に渡ってスイッチング素子をオン可能なイネーブル信号を走査線に出力する複数のバッファ４０とを備える。
【００４５】
各映像信号用シフトレジスタ３８の出力端子は、次段の映像信号用シフトレジスタの入力端子及び、バッファ４０の入力端子ＳＩＮに接続され、各黒表示信号用シフトレジスタ３９の出力は、次段の黒表示信号用シフトレジスタの入力及び、バッファ４０の入力端子ＫＩＮにそれぞれ接続され、各バッファの出力端子ＢＯＵＴは、各走査線に接続されている。各バッファ４０を構成するトランジスタのＷ／Ｌ比（配線幅と配線長の比）は各シフトレジスタを構成するトランジスタのＷ／Ｌ比より大きく設定されており、各バッファ４０では、複数のスイッチング素子に接続され負荷容量が大きい走査線を充分駆動できるようになっている。各バッファ４０は、映像信号用シフトレジスタ３８からの出力である制御パルスに従って、映像信号用のイネーブル信号ＯＥ１，ＯＥ２を１つずつ交互に出力し、黒表示信号用シフトレジスタ３９からの出力である制御パルスに従って、黒表示信号用のイネーブル信号ＯＥＫを出力する。
【００４６】
この走査線駆動回路では、さらに、黒表示信号用の４本の走査線に対し同時に書き込むことを可能とするように、１つの黒表示信号用シフトレジスタ３９に対して、４つの映像信号用シフトレジスタ３８及び４つのバッファ４０を単位としたブロック４２が電気的に縦段接続されている。なお、同図において、同一物には同一の符号を付している。
【００４７】
第１の実施の形態では、映像信号用のイネーブル信号を供給する供給線ＯＥ１、ＯＥ２、黒表示信号用のイネーブル信号を供給する供給線であるＯＥＫを設け、各バッファ４０の入力端子ＯＥＳに２つの映像信号用の供給線ＯＥ１、ＯＥ２を１つずつ交互に接続するとともに、各バッファ４０の入力端子ＯＥＫに黒表示信号用の供給線であるＯＥＫを接続する。
【００４８】
図５は、第１の実施の形態に係る走査線駆動回路におけるバッファ回路図である。ここで、本走査線駆動回路は製造工程を短縮し低コスト化を実現するためにｐＭＯＳトランジスタのみで構成した場合について示している。
【００４９】
同図において、各バッファ回路は、バッファの入力端子ＳＩＮに接続され、映像信号用の制御パルスが入力される制御電極、第１電源電圧ＶＤＤが供給される入力電極、出力電極を備えた第１ｓトランジスタＴ１ｓ、バッファの入力端子ＫＩＮに接続され、黒表示信号用の制御パルスが入力される制御電極、第１電源電圧ＶＤＤが供給される入力電極、出力電極を備えた第１ｋトランジスタＴ１ｋ、第２電源電圧ＶＳＳが供給される制御電極および入力電極、出力電極を備えた第２トランジスタＴ２を有するインバータ回路と、第１ｓトランジスタＴ１ｓ、第１ｋトランジスタＴ１ｋ、第２トランジスタＴ２のそれぞれの出力電極に接続された制御電極、第１電源電圧ＶＤＤが供給される入力電極、バッファの出力端子ＢＯＵＴに接続された出力電極を備えた第５トランジスタＴ５、映像信号用の制御パルスが入力される制御電極、バッファの入力端子ＯＥＳに接続され、映像信号用のイネーブル信号が入力される入力電極、バッファの出力端子ＢＯＵＴに接続された出力電極を備えた第６ｓトランジスタＴ６ｓ、黒表示信号用の制御パルスが入力される制御電極、バッファの入力端子ＯＥＫに接続され、黒表示信号用のイネーブル信号が入力される入力電極、バッファの出力端子ＢＯＵＴに接続された出力電極を備えた第６ｋトランジスタＴ６ｋを有する出力回路とを備えた構成である。
【００５０】
さらに、各バッファ回路は、バッファの入力端子ＳＩＮに接続された映像信号用の制御パルスが入力される入力電極と第６ｓトランジスタＴ６ｓの制御電極との間に接続された第７ｓトランジスタＴ７ｓと、バッファの入力端子ＫＩＮに接続された黒表示信号用の制御パルスが入力される入力電極と第６ｋトランジスタＴ６ｋの制御電極との間に接続された第７ｋトランジスタＴ７ｋとを有する。
【００５１】
第１の実施の形態におけるバッファ回路と図１１で示した従来の走査線駆動回路におけるバッファ回路との違いは、映像信号用としてＯＥＳ，Ｔ６ｓ、Ｔ７ｓ、黒表示信号用としてＯＥＫ，Ｔ６ｋ、Ｔ７ｋのように、ＯＥ信号及びＴ６、Ｔ７トランジスタがそれぞれ独立して配置されていることである。それにより、各バッファは、映像信号用の制御パルスに従って、インバータ回路を構成する第１ｓトランジスタＴ１ｓ、第２トランジスタＴ２がオンし、出力回路を構成する第５トランジスタＴ５がオフ、第６ｓトランジスタＴ６ｓがオンすることにより画素電極毎に設けられたスイッチング素子をオン可能な映像信号用のイネーブル信号ＯＥ１またはＯＥ２を走査線に出力することが可能となる。また、黒表示信号用の制御パルスに従って、バッファ内部のインバータ回路を構成する第１ｋトランジスタ、第２トランジスタがオンし、バッファ内部の出力回路を構成する第５トランジスタがオフ、第６ｋトランジスタがオンすることにより画素電極毎に設けられたスイッチング素子をオン可能な黒表示信号用のイネーブル信号ＯＥＫを走査線に出力することが可能となる。
【００５２】
図６は、第１の実施の形態に係る走査線駆動回路におけるバッファ回路の動作を説明するタイミングチャートである。同図において、映像信号用の制御パルスである映像信号用シフトレジスタの出力信号Ｓｉｎ及び、黒表示信号用の制御パルスである黒表示信号用シフトレジスタの出力信号Ｋｉｎがローレベルになる期間は２水平走査期間に渡り、スイッチング素子をオン可能なイネーブル信号であるＯＥ信号がローレベルになる期間は、上記２水平走査期間のうち後半の１水平走査期間とした。それに伴って、各シフトレジスタの出力信号は、半クロック（ここでは、１水平走査期間）シフトさせてバッファ回路へ入力される。以下では、走査線Ｇ２に接続されたバッファへ映像信号用シフトレジスタの出力信号Ｓｉｎ（２）を供給する際の回路の動作を、図５の回路図も参照しながら説明する。
【００５３】
時刻ｔ１において、ローレベルの映像信号用シフトレジスタの出力信号Ｓｉｎ（２）が、バッファ回路の入力端子ＳＩＮに入力されると、インバータ回路を構成する第１ｓトランジスタＴ１ｓ及び第２トランジスタＴ２は、ともにオン状態になり、ノードｎ１の電位ｎ１（２）はハイレベルになる。このとき、ノードｎ３ｓの電位ｎ３ｓ（２）はフローティング状態かつローレベルとなる。その結果、第６ｓトランジスタＴ６ｓはオンするので、バッファ回路の出力信号ＢＯＵＴ（２）は、第６ｓトランジスタＴ６ｓからのＯＥ２信号が供給されるので、ハイレベルになる。
【００５４】
時刻ｔ２において、ＯＥ２信号がローレベルになると、ノードｎ３ｓの電位ｎ３ｓ（２）はローレベルよりもさらに低い電位になる。これは、第６ｓトランジスタＴ６ｓのゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ノードｎ３ｓがフローティング状態であると、第６ｓトランジスタＴ６ｓのドレイン・ソース間の電位変動（ブートストラップ）に伴ってブートストラップノードｎ３ｓの電位ｎ３ｓ（２）が変動するためである。この結果、バッファ回路の出力信号ＢＯＵＴ（２）は、第６ｓトランジスタＴ６ｓを介してＯＥ２信号が供給されるので、ローレベルになる。
【００５５】
時刻ｔ３において、映像信号用シフトレジスタの出力信号Ｓｉｎ（２）、及びＯＥ２信号がハイレベルになると、ノードｎ１の電位ｎ１（２）はローレベルに、ノードｎ３ｓの電位ｎ３ｓ（２）はハイレベルになるので、第５トランジスタＴ５はオンし、第６ｓトランジスタＴ６ｓはオフする。この結果、バッファ回路の出力信号ＢＯＵＴ（２）は、第５トランジスタＴ５を介して第１電源電圧ＶＤＤが供給されるので、ハイレベルになる。
【００５６】
続いて、４行の走査線Ｇ１３からＧ１６に接続された各バッファへ黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）〜（１６）を一括して供給する際の回路の動作について説明する。ここでは、黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）〜（１６）はいずれも同じ信号であるので、走査線Ｇ５に接続されたバッファへ出力信号Ｋｉｎ（１３）を供給する際の動作にだけ着目し、図５の回路図も参照しながら説明する。
【００５７】
時刻ｔ４において、ローレベルの黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）が、バッファ回路の入力端子ＫＩＮに入力されると、インバータ回路を構成する第１ｋトランジスタＴ１ｋ及び第２トランジスタＴ２は、ともにオン状態になり、ノードｎ１の電位ｎ１（１３）はハイレベルになる。このとき、ノードｎ３ｋはフローティング状態かつローレベルとなる。その結果、第６ｋトランジスタＴ６ｋはオンするので、バッファの出力信号ＢＯＵＴ（１３）は、第６ｋトランジスタＴ６ｋを介してＯＥＫ信号が供給されるので、ハイレベルになる。
【００５８】
時刻ｔ５において、ＯＥＫ信号がローレベルになると、ノードｎ３ｋの電位ｎ３ｋ（１３）はローレベルよりもさらに低い電位になる。これは、第６ｋトランジスタＴ６ｋのゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ノードｎ３ｋがフローティング状態であると、第６ｋトランジスタＴ６ｋのドレイン・ソース間の電位変動（ブートストラップ）に伴ってブートストラップノードｎ３ｋの電位ｎ３ｋ（１３）が変動するためである。この結果、バッファ回路の出力信号ＢＯＵＴ（１３）は、第６ｋトランジスタＴ６ｋを介してＯＥＫ信号が供給されるので、ローレベルになる。
【００５９】
時刻ｔ６において、黒表示信号用シフトレジスタの出力信号Ｋｉｎ（１３）、及びＯＥ信号のＯＥＫがハイレベルになると、ノードｎ１の電位ｎ１（１３）はローレベルに、ノードｎ３ｋの電位ｎ３ｋ（１３）はハイレベルになるので、第５トランジスタＴ５はオンし、第６ｋトランジスタＴ６ｋはオフする。この結果、バッファ回路の出力信号ＢＯＵＴ（１３）は、第５トランジスタＴ５を介して第１電源電圧ＶＤＤが供給されるので、ハイレベルになる。
【００６０】
時刻ｔ６以降は、各シフトレジスタの出力信号Ｓｉｎ（２）、Ｋｉｎ（１３）はいずれもハイレベルとなっており、このとき、ノードｎ１の電位ｎ１（２）、ノードｎ１の電位ｎ１（１３）はローレベルに、ノードｎ３ｓの電位ｎ３ｓ（２）、ノードｎ３ｋの電位ｎ３ｋ（１３）はともにハイレベルの状態を保つので、第５トランジスタＴ５はオンし、第６ｋトランジスタＴ６ｋはオフする。バッファ回路の出力信号ＢＯＵＴ（２）、ＢＯＵＴ（１３）は、ＯＥ信号に係わらずＴ５トランジスタを介して第１電源電圧ＶＤＤが供給されるので、ハイレベルになる。
【００６１】
図１１に示した従来の走査線駆動回路におけるバッファ回路では、ＳＩＮ又は、ＫＩＮがローレベルになったときに、Ｔ１及びＴ２のトランジスタ両方がＯＮになるため、ノードｎ１の電位が完全なハイレベルに上がりきらない。そのため、製造上しばしば起こりうる、不純物の混入等に起因したトランジスタ特性の変動の一例として、第３トランジスタＴ３の特性がディプリート方向にシフトした場合には、Ｔ３の動作が不安定になり、ノードｎ２、ｎ３の電位が上昇してしまい、その結果、ブートストラップがうまく機能せず、走査線にローレベルを完全に書き込めないといった問題があった。
【００６２】
第１の実施の形態におけるバッファ回路は、図１１に示した従来の走査線駆動回路のバッファ回路において、第７トランジスタＴ７への入力を、バッファの入力端子ＳＩＮ又はＫＩＮから直接与えることにより、Ｔ７を介して電源電圧を供給していたＴ３及び第４ｓトランジスタＴ４ｓ、第４ｋトランジスタＴ４ｋを除去した構成である。それによりノードｎ３へのローレベル、ハイレベルの書き込みは、各入力端子であるＳＩＮ、ＫＩＮから直接行っている。ＳＩＮ、ＫＩＮへの入力信号がローレベルになった時、ノードｎ１は完全なハイレベルには上がりきらないが、この時にノードｎ３ｋ、ｎ３ｓへのハイレベルのリーク経路が無いため、ノードｎ３ｋ、ｎ３ｓの電位はより安定する。その結果、上述のような第３トランジスタＴ３の特性がディプリート方向にシフトした場合であっても、本バッファ回路は、トランジスタの特性の変動に関する影響を受けにくいというメリットがある。
【００６３】
したがって、第１の実施の形態によれば、ＯＥ信号は映像信号用、黒表示信号用ともにローレベルになる期間が、少なくとも１水平走査期間は確保されているので、映像信号用、黒表示信号用のバッファの出力信号ＢＯＵＴも同様に１水平走査期間ローレベルにすることができ、このバッファの出力信号ＢＯＵＴが供給されるスイッチング素子を十分な期間オンすることができる。さらに、映像信号用のイネーブル信号を供給する供給線ＯＥ１、ＯＥ２に対し、黒表示信号用のイネーブル信号を供給する供給線であるＯＥＫを独立して設け、各バッファ４０の入力端子ＯＥＳに２つの映像信号用の供給線ＯＥ１、ＯＥ２を１つずつ交互に接続するとともに、各バッファ４０の入力端子ＯＥＫに黒表示信号用の供給線であるＯＥＫを接続しているので、各バッファは、映像信号用のイネーブル信号ＯＥ１，ＯＥ２を１つずつ交互に用いることにより、映像信号用に４本の走査線Ｇ１からＧ４に対応するそれぞれのスイッチング素子を順次十分な期間オンした後に引き続き、黒表示信号用のイネーブル信号により、黒表示信号用に４本の走査線Ｇ１３からＧ１６に対応したスイッチング素子を４行一括して十分な期間オンすることが可能となる。その結果、書き込み不足に起因するムラの無い、良好な画像表示を実現できる。
【００６４】
上記の第１の実施の形態においては、黒表示信号用に４本の走査線Ｇ１３からＧ１６に対応した各スイッチング素子を４行一括してオンする場合について説明したが、これに限られるものではない。黒表示信号用の複数の走査線は、任意の位置を選択可能であるので、例えば、走査線Ｇ１からＧ４の直下段に位置する４行の走査線Ｇ５からＧ８を選択してもよい。
【００６５】
［第２の実施の形態］
以下、本発明における第２の実施の形態について説明する。なお、液晶表示素子の構成及び液晶表示素子が有する液晶分子の配向状態に関しては、図１、２で示した第１の実施の形態と全く同一なものとする。また、ここでも同様に以下に示す走査線駆動回路は、スイッチング素子であるＴＦＴを有する画素部と同一の製造プロセスによって電極基板上に一体的に形成される。
【００６６】
図７は、第２の実施の形態に係る走査線駆動回路の構成を示すブロック図である。本走査線駆動回路は、図１０で示した従来の走査線駆動回路を構成する各ブロックと同等な機能を有した複数の映像信号用シフトレジスタ３８と、複数の黒表示信号用シフトレジスタ３９と、及び複数のバッファ４１とで構成される。各映像信号用シフトレジスタ３８の出力は、次段の映像信号用シフトレジスタの入力及び、バッファ４１の入力端子ＳＩＮに接続され、各黒表示信号用シフトレジスタ３９の出力は、次段の黒表示信号用シフトレジスタの入力及び、バッファ４１の入力端子ＫＩＮにそれぞれ接続され、各バッファの出力端子ＢＯＵＴは、各走査線に接続されている。各バッファ４１の出力端子ＢＯＵＴは、各走査線に接続されている。各バッファ４１は、映像信号用シフトレジスタ３８からの出力である制御パルス又は黒表示信号用シフトレジスタ３９からの出力である制御パルスに従って、イネーブル信号であるＯＥ１またはＯＥ２を出力する。
【００６７】
また、ここでも同様に、黒表示信号用の信号を４本の走査線に対し同時に書き込むことを可能とするように、１つの黒表示信号用シフトレジスタ３９に対して、４つの映像信号用シフトレジスタ３８及び４つのバッファ４１を単位としたブロック４２が電気的に縦段接続されている。なお、同図において、同一物には同一の符号を付し、第２の実施の形態におけるバッファ４１は、図１１で示した従来の走査線駆動回路におけるバッファと同一の回路構成を有している。
【００６８】
第１の実施の形態においては映像信号用のイネーブル信号ＯＥ１、ＯＥ２と黒表示信号用のイネーブル信号ＯＥＫを設けたのに対し、第２の実施の形態では、映像信号用、黒表示信号用の区別無く、イネーブル信号ＯＥ１、ＯＥ２、ＯＥ３を３つ設け、各ブロック４２では、各バッファ４１の入力端子ＯＥに３つのイネーブル信号ＯＥ１、ＯＥ２、ＯＥ３の中から２つのイネーブル信号を１つずつ交互に接続する（第２の実施の形態におけるＯＥ信号に関する説明は後述する）。
【００６９】
図８は、第２の実施の形態に係る走査線駆動回路におけるバッファの動作を説明するタイミングチャートである。第１の実施の形態と同様に、映像信号用の制御パルスである映像信号用シフトレジスタの出力信号及び、黒表示信号用の制御パルスである黒表示信号用シフトレジスタの出力信号がローレベルになる期間は２水平走査期間に渡り、スイッチング素子をオン可能なイネーブル信号であるＯＥ信号がローレベルになる期間は、それよりも短くなるように、１水平走査期間とした。それに伴って、各シフトレジスタの出力信号は、半クロック（ここでは、１水平走査期間）シフトさせてバッファ回路へ入力している。
【００７０】
ここでは、走査線Ｇ２に接続されたバッファへ映像信号用シフトレジスタの出力信号Ｓｉｎ（２）を供給する際の回路の動作を、図１１の回路図も参照しながら説明する。この場合は、３本のイネーブル信号ＯＥ１，ＯＥ２，ＯＥ３の中からＯＥ２信号が使用される。
【００７１】
時刻ｔ１において、ローレベルの映像信号用シフトレジスタの出力信号Ｓｉｎ（２）が、バッファ回路の入力端子ＳＩＮに入力されると、第１インバータ回路を構成する第１ｓトランジスタＴ１ｓ及び第２トランジスタＴ２は、ともにオン状態となり、ノードｎ１の電位ｎ１（２）はハイレベルになる。このとき、第２インバータ回路を構成する第３トランジスタＴ３及び第４ｓトランジスタＴ４ｓは、それぞれオフ状態、オン状態となるので、ノードｎ２及びノードｎ３はフローティング状態になり、ノードｎ３の電位ｎ３（２）は、ｐＭＯＳトランジスタであるＴ７のゲート・ドレイン電圧が一定に保たれなくなり、徐々にローレベルとなる。その結果、第６トランジスタＴ６はオンするので、バッファの出力信号ＢＯＵＴ（２）は、第６トランジスタＴ６からのＯＥ２信号が供給され、ハイレベルになる。
【００７２】
時刻ｔ２において、ＯＥ２信号がローレベルになると、ノードｎ３の電位ｎ３（２）はローレベルよりもさらに低い電位になる。これは、第６トランジスタＴ６のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ノードｎ３がフローティング状態であると、第６トランジスタＴ６のドレイン・ソース間の電位変動（ブートストラップ）に伴ってブートストラップノードｎ３の電位ｎ３（２）が変動するためである。この結果、バッファの出力信号ＢＯＵＴ（２）は、オンを維持している第６トランジスタＴ６を介してＯＥ２信号が供給されるので、ローレベルになる。
【００７３】
時刻ｔ３において、映像信号用シフトレジスタの出力信号Ｓｉｎ（２）、及びＯＥ信号のＯＥ２がハイレベルになると、ノードｎ１の電位ｎ１（２）はローレベルに、ノードｎ３の電位ｎ３（２）はハイレベルになるので、第５トランジスタＴ５はオンし、第６トランジスタＴ６はオフする。この結果、バッファの出力信号ＢＯＵＴ（２）は、第５トランジスタＴ５を介して第１電源電圧ＶＤＤが供給されるので、ハイレベルになる。
【００７４】
続いて、４行の走査線Ｇ９〜Ｇ１２に接続された各バッファへ黒表示信号用シフトレジスタの出力信号Ｋｉｎ（９）〜（１２）を一括して供給する際の回路の動作について説明する。ここでは、黒表示信号用シフトレジスタの出力信号Ｋｉｎ（９）〜（１２）はいずれも同じ信号であるので、走査線Ｇ９に接続されたバッファへ出力信号Ｋｉｎ（９）を供給する際の動作を図１１の回路図も参照しながら説明する。
【００７５】
時刻ｔ４において、ローレベルの黒表示信号用シフトレジスタの出力信号Ｋｉｎ（９）が、バッファ回路の入力端子ＳＩＮに入力されると、第１インバータ回路を構成する第１ｋトランジスタＴ１ｋ及び第２トランジスタＴ２は、ともにオン状態となり、ノードｎ１の電位ｎ１（９）はハイレベルになる。このとき、第２インバータ回路を構成する第３トランジスタＴ３及び第４ｋトランジスタＴ４ｋは、それぞれオフ状態、オン状態となるので、ノードｎ２及びノードｎ３はフローティング状態になり、ｎ３（９）はローレベルとなる。その結果、第６トランジスタＴ６はオンするので、バッファの出力信号ＢＯＵＴ（９）は、第６トランジスタＴ６を介してＯＥ２信号が供給され、ハイレベルになる。
【００７６】
時刻ｔ５において、ＯＥ２信号がローレベルになると、ノードｎ３の電位ｎ３（９）はローレベルよりもさらに低い電位になる。これは、第６トランジスタＴ６のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ノードｎ３がフローティング状態であると、第６トランジスタＴ６のドレイン・ソース間の電位変動（ブートストラップ）に伴ってブートストラップノードｎ３の電位ｎ３（９）が変動するためである。この結果、バッファの出力信号ＢＯＵＴ（９）は、オンを維持している第６トランジスタＴ６を介してＯＥ２信号が供給されるので、ローレベルになる。
【００７７】
時刻ｔ６において、黒表示信号用シフトレジスタの出力信号Ｋｉｎ（９）、及びＯＥ信号のＯＥ２がハイレベルになると、ｎ１（９）はローレベルに、ｎ３（９）はハイレベルになるので、第５トランジスタＴ５はオンし、第６トランジスタＴ６はオフする。この結果、バッファの出力信号ＢＯＵＴ（２）は、第５トランジスタＴ５を介して第１電源電圧ＶＤＤが供給されるので、ハイレベルになる。
【００７８】
時刻ｔ６以降は、各シフトレジスタの出力信号Ｓｉｎ（２）、Ｋｉｎ（９）はいずれもハイレベルとなっており、このとき、ｎ１（２）、ｎ１（９）はローレベルに、ｎ３（２）、ｎ３（９）はともにハイレベルの状態を保つので、第５トランジスタＴ５はオンし、第６トランジスタＴ６はオフする。その結果、ＢＯＵＴ（２）、ＢＯＵＴ（９）は、ＯＥ信号に係わらずそれぞれの第５トランジスタＴ５を介して電源電圧が供給されるので、ハイレベルになる。
【００７９】
次に、第２の実施の形態に係る走査線駆動回路において、バッファ回路へ供給する３本のＯＥ信号について図９のマトリクス及び図８のタイミングチャートを用いて説明する。
【００８０】
図９は、第２の実施の形態に係る走査線駆動回路において各走査線に対応して接続されるＯＥ信号を説明するマトリクス図である。同図において、縦の行は走査線を、横の列は時間軸を表し、マトリクス内の数字は、各走査線に対応して接続されるＯＥ信号の番号を表す。マトリクスは、第２の実施の形態においては、第１の実施の形態のように映像信号用に、走査線Ｇ１からＧ４に対して順次走査を行った後は、黒表示信号用に、連続して走査線Ｇ５からＧ８に対して一括して走査するのではなく、走査線Ｇ９からＧ１２（またはＧ２１からＧ２４）に対して一括して走査を行わねばならないことを示している。それは、ＯＥ信号が映像用にＯＥ１，ＯＥ２を、黒表示用にＯＥＫというように独立して配置されているのではなく、３本のＯＥ信号に映像信号用、黒表示信号用の区別が無く、それらは共有して使用されるからである。
【００８１】
そのために、図８のタイミングチャートによれば、黒表示信号用の走査を４行一括して行うためには、３つのＯＥ信号のうち、いずれか２つのＯＥ信号を同時にローレベルにする必要がある。すなわち、ｔ１からｔ５において映像用にＯＥ１，ＯＥ２を交互に使用して走査線Ｇ１からＧ４に対して順次走査を行った後に、ｔ４において黒表示信号用の走査を開始するにあたって、映像信号用にＧ４を走査するためにＯＥ２をすでに使用した直後であるため、ＯＥ２信号はローレベルに下がったままになる。この場合、走査線Ｇ５からＧ８に対応したＯＥ２、ＯＥ３を交互に使用する組み合わせや走査線Ｇ１３からＧ１６に対応したＯＥ１、ＯＥ２を交互に使用する組み合わせは、ＯＥ２を含んでいるために使用できない（同図マトリクス中の、黒で塗りつぶしたライン）。そこで、ここでは走査線Ｇ９からＧ１２に対応したＯＥ３，ＯＥ１を交互に使用する。
【００８２】
したがって、第２の実施の形態に係る走査線駆動回路においても、３つのＯＥ信号のうちいずれか２つを、上記の条件の下で使用することで、ＯＥ信号がローレベルになる期間は少なくとも１水平走査期間は確保されることになり、映像信号用、黒表示信号用のＢＯＵＴは、ともに１水平走査期間ローレベルにすることができ、走査線に対して映像信号用、黒表示信号用、双方について十分な期間スイッチング素子をオンすることが可能となる。結果として、書き込み不足起因のムラの無い、良好な画像表示を実現できる。
【００８３】
［その他の形態］
上記の第１、第２の実施の形態における液晶表示装置の駆動回路においては、製造工程を短縮し低コスト化を実現するためにｐＭＯＳトランジスタのみで構成される走査線駆動回路のバッファ回路について説明を行ったが、これに限られるものではなく、ｎＭＯＳトランジスタのみで構成される走査線駆動回路のバッファ回路であってもよい。また、映像信号用のイネーブル信号と黒表示信号用のイネーブル信号を独立に挿入する機能を有するバッファ回路であれば、ＣＭＯＳトランジスタを用いて走査線駆動回路を構成するバッファ回路であったとしてもよい。このような場合であっても、上記各実施の形態と同様な効果を得ることができる。
【００８４】
また、上記の第１、第２の実施の形態における液晶表示装置の液晶表示素子においては、ＯＣＢモードを使用して画像表示を行う場合について説明したが、これに限られるものでない。例えば、ＴＮ（Twisted Nematic）モード，ＩＰＳ（In-Plane Switching）モード、ＭＶＡ(Multi-domain Vertical Alignment)モードを使用して画像を表示したとしてもよい。このような場合であっても、上記各実施の形態と同様な効果を得ることができる。
【００８５】
上記の第１、第２の実施の形態における液晶表示装置の液晶表示素子においては、黒表示信号を４行一括で挿入したが、これに限られるものではない。図１２に示すような、黒表示信号書き込み走査期間と映像信号書込み走査期間の間隔が１フレームに渡ってほぼ均等な程度であれば、２行一括や８行一括であったとしてもよい。このような場合であっても、上記各実施の形態と同様な効果を得ることができる。
【図面の簡単な説明】
【００８６】
【図１】第１の実施の形態に係る液晶表示装置が備える液晶表示素子の構成の一例を示す断面図である。
【図２】第１の実施の形態に係る液晶表示装置が備える液晶表示素子が有する液晶分子の配向状態を模式的に示す断面図である。
【図３】第１の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図４】第１の実施の形態に係る液晶表示装置における走査線駆動回路の構成を示すブロック図である。
【図５】第１の実施の形態に係る走査線駆動回路におけるバッファ回路図である。
【図６】第１の実施の形態に係る走査線駆動回路におけるバッファ回路の動作を説明するタイミングチャートである。
【図７】第２の実施の形態に係る走査線駆動回路の構成を示すブロック図である。
【図８】第２の実施の形態に係る走査線駆動回路におけるバッファの動作を説明するタイミングチャートである。
【図９】第２の実施の形態に係る走査線駆動回路において各走査線に対応して接続されるＯＥ信号を説明するマトリクス図である。
【図１０】従来の走査線駆動回路の構成を示すブロック図である。
【図１１】従来の走査線駆動回路におけるバッファの構成を示す回路図である。
【図１２】従来の液晶表示装置の動作の一例を示すタイミングチャートである。
【図１３】従来の走査線駆動回路におけるバッファの動作を説明するタイミングチャートである。
【符号の説明】
【００８７】
１…ガラス基板
２…透明電極
３…配向膜
４…液晶層
５…配向膜
６…透明電極
７…ガラス基板
８…位相差フィルム
９…位相差フィルム
１０…偏光板
１１…偏光板
２０…液晶分子
３１…走査線
３２…信号線
３３…スイッチング素子
３４…走査線駆動回路
３５…信号線駆動回路
３６…画素電極
３７…表示領域
３８…映像信号用シフトレジスタ
３９…黒表示信号用シフトレジスタ
４０…本走査線駆動回路が有するバッファ
４１…従来の走査線駆動回路が有するバッファ
４２…各シフトレジスタ、バッファを構成するブロック
１００…液晶表示素子
１０１…対向基板
１０２…アレイ基板
【図１】
2006058790.tif 000003
【図２】
2006058790.tif 000004
【図３】
2006058790.tif 000005
【図４】
2006058790.tif 000006
【図５】
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【図６】
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【図７】
2006058790.tif 000009
【図８】
2006058790.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2006058790.tif 000015