(57)【要約】【課題】  使用部品数を削減し、回路構成を簡略化しつつ、入力電圧を検知することができるスイッチング電源を提供する。【解決手段】  コンパレータ１２２は入力端ＡＣｉｎｐｕｔから入力した電圧を抵抗Ｒ2〜3により分圧した電圧ＭＵＬＴと定電圧源Ｅ22の出力電圧とを比較し、コンパレータ１２３は電圧ＭＵＬＴと定電圧源Ｅ23の出力電圧とを比較する。タイマコントロール回路１２１はコンパレータ１２２〜１２３の比較結果に基づいて、ドライバ１１１にゲート停止信号およびオフ時間設定解除信号を出力しＭＯＳ−ＦＥＴＱ1を駆動する。タイマコントロール回路１２１は、コンパレータ１２２〜１２３の比較結果に応じて、定電流源Ｉres21〜22およびＭＯＳ−ＦＥＴＱ21〜23からなる充放電回路によってコンデンサＣ12の充放電を制御し、コンデンサＣ12およびコンパレータ１２４からなるタイマを制御する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
交流電圧を整流する整流手段と、スイッチング素子とを備え、前記スイッチング素子によって、前記整流手段の出力電圧を、繰り返しオン・オフ制御を行うスイッチング電源であって、
入力電圧を検出する入力電圧検出手段と、
コンデンサによって規定される時定数にて、前記交流電圧の一周期に比して長い動作時間だけ動作するタイマと、
前記コンデンサの充放電を行う充放電手段と、
前記入力電圧検出手段の検出結果に基づいて前記充放電手段を制御するタイマ制御手段と、
を備えたことを特徴とするスイッチング電源。
【請求項２】
前記入力電圧検出手段が異なる電圧をしきい値とする二つの比較手段によって構成されることを特徴とする請求項１に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源に関する。
【背景技術】
【０００２】
従来、スイッチング電源の例として、特許文献１に、イングクタの誘起電圧に無関係に、インダクタ電流がゼロになってからスイッチング素子をオンさせ、イングクタのスイッチング動作を行うことにより、高調波を抑制することができる電源装置が記載されている。
【特許文献１】特開平１０−２１５５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来における、交流電圧を入力とするスイッチング電源は、スイッチング素子であるＭＯＳ−ＦＥＴ（Metal  Oxide  Semiconductor−Field  Effect  Transistor）を駆動する力率改善回路（Power  Factor  Correction  Circuit）に入力電圧等を入力し、該入力電圧等に基づいてＭＯＳ−ＦＥＴのゲートに駆動信号（オントリガ）を出力することにより、ＭＯＳ−ＦＥＴを駆動する。このとき、力率改善回路は、ＭＯＳ-ＦＥＴを一旦オフの状態に移行させてからオンの状態に移行させている。このように、ＭＯＳ−ＦＥＴを一旦オフの状態に移行させてからオンの状態に移行させるスイッチング電源を電流臨界型のスイッチング電源という。
【０００４】
ところで、上述したスイッチング電源において入力電圧を検出する場合、入力電圧が正弦波の交流電圧であるため、該正弦波の一周期より長い時間長のタイマ(例えば、１０ｍｓｅｃ程度)を使用する必要がある。例えば、６０Ｖ以下の交流電圧の入力を検出してＭＯＳ−ＦＥＴのゲート信号の出力を停止する低入力保護回路を構成する場合、単に入力電圧を検出するのみであると、入力電圧が１００Ｖの交流であっても、該交流の谷点（位相が０°または１８０°のとき）の入力電圧が０Ｖになり、その時点において低入力保護回路が動作してしまう。この不都合を回避するために、上述したタイマを用いて電圧を異なる時刻において検出し、それらの検出結果に基づいて、ＭＯＳ−ＦＥＴのゲート信号の出力を停止する。例えば、該交流の一周期に相当する１０ｍｓｅｃの間、６０Ｖ以上の交流電圧が検出されないことをもって、低入力保護回路を動作させる。
【０００５】
一般に、スイッチング電源は、広い範囲の入力電圧において使用されることが多い。例えば、スイッチング電源は、１００Ｖまたは２００Ｖの交流を入力して使用される。このとき、スイッチング電源は、効率向上のため、入力する電圧に応じてスイッチング素子の制御の仕方を変化させるので、入力電圧が１００Ｖであるか２００Ｖであるかを検出する。
【０００６】
以上のように、スイッチング電源において異なる二種類の電圧を検出するために、上述したタイマの時間長を二種類設定する必要があり、該タイマの時間長を規定するコンデンサを二個必要とする。
【０００７】
しかしながら、ＩＣ（Integrated  Circuit）内部において、数ｍｓｅｃオーダの時定数を構成する大容量のコンデンサを形成することが困難であるため、数ｍｓｅｃオーダの時間長のタイマをＩＣのみによって、構成することは困難であり、一般に該コンデンサはＩＣと別体の外付け部品が用いられる。前述したようなスイッチング電源においては、タイマ用のコンデンサが二つ必要となるが、これらの二つのコンデンサは上述したようにＩＣの外付け部品であり、使用部品数の増加を招くという問題があった。また、ＩＣにこれらのコンデンサを接続するためのピンが二つ必要となり、ＩＣの構成の簡略化を阻むという問題もあった。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的は、使用部品数を削減し、回路構成を簡略化しつつ、入力電圧を検知することができるスイッチング電源を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、この発明では、以下の手段を提案している。
請求項１に係る発明は、交流電圧を整流する整流手段と、スイッチング素子とを備え、前記スイッチング素子によって、前記整流手段の出力電圧を、繰り返しオン・オフ制御を行うスイッチング電源であって、入力電圧を検出する入力電圧検出手段と、コンデンサによって規定される時定数にて、前記交流電圧の一周期に比して長い動作時間だけ動作するタイマと、前記コンデンサの充放電を行う充放電手段と、前記入力電圧検出手段の検出結果に基づいて前記充放電手段を制御するタイマ制御手段とを備えたことを特徴とする。
この発明によれば、タイマ制御手段が入力電圧検出手段によって検出された電圧値に基づいてタイマのコンデンサの充放電が行われ、コンデンサの値に基づいて、交流の一周期より長いタイマの動作時間が規定される。そして、入力された交流電圧が、該時間をおいて測定され、確実に交流電圧を検出することができる。
【００１０】
請求項２に係る発明は、請求項１に記載のスイッチング電源であって、前記入力電圧検出手段が異なる電圧をしきい値とする二つの比較手段によって構成されることを特徴とする。
この発明によれば、入力電圧検出手段は、二つの比較手段によって、入力電圧を、異なる二つの電圧値を境界とする三つの領域に分類することができる。
【発明の効果】
【００１１】
請求項１に係る発明によれば、従来二つ必要であったコンデンサを共用し、使用部品数を削減し、回路構成を簡略化しつつ、入力電圧を検知することができる効果がある。また、請求項２に係る発明によれば、三つの領域に分布する入力電圧に対応して、タイマを制御することができる効果がある。
【発明を実施するための最良の形態】
【００１２】
図１に示すように、本発明の一実施形態におけるスイッチング電源１は、ダイオードブリッジＤＢ1（整流手段）と、インダクタＬ1と、スイッチング素子であるＭＯＳ−ＦＥＴＱ1と、ダイオードＤ1と、コンデンサＣ1、Ｃ13と、抵抗Ｒ1〜3、Ｒ5〜7と、力率改善回路１１とから構成される。スイッチング電源１は、入力端ＡＣｉｎｐｕｔにおいてコンセントから交流１００〜２００Ｖを入力し、出力端ｏｕｔｐｕｔにおいて直流３８０Ｖを出力する。
【００１３】
ダイオードブリッジＤＢ1は整流回路をなし、コンセントから入力した交流電力を整流する。インダクタＬ1は、磁気コアに巻き回された巻線Ｎpを有する。ＭＯＳ−ＦＥＴＱ1は、第１および第２の主端子としてドレインとソースおよび制御電極としてゲートを有する。尚、ＭＯＳ−ＦＥＴＱ1は、ゲートにハイレベルの信号が入力されるとドレインとソースとが電気的に導通する。
【００１４】
入力端ＡＣＩｎｐｕｔの内の一方の端は、ダイオードブリッジＤＢ1の一方の交流入力端に接続される。入力端ＡＣＩｎｐｕｔの内の他方の端はダイオードブリッジＤＢ1の他方の交流入力端に接続される。ダイオードブリッジＤＢ1の正の直流出力端が抵抗Ｒ1の一方の端に接続される。抵抗Ｒ1の他方の端はコンデンサＣ1の一方の端、インダクタＬ1の巻線Ｎpの負極側および抵抗Ｒ2の一方の端に接続される。
【００１５】
インダクタＬ1の巻線Ｎｐの正極側がＭＯＳ−ＦＥＴＱ1のドレインおよびダイオードＤ1のアノードに接続される。ダイオードＤ1のカソードが電解コンデンサからなるコンデンサＣ13の正極側および出力端Ｏｕｔｐｕｔの内の正電圧端＋Ｖに接続される。
【００１６】
ダイオードブリッジＤＢ1の負の直流出力端がコンデンサＣ1の他方の端、抵抗Ｒ6、Ｒ7の一方の端、コンデンサＣ13の負極側および出力端Ｏｕｔｐｕｔの内の負電圧端−Ｖに接続される。
【００１７】
抵抗Ｒ2の他方の端は、抵抗Ｒ3の一方の端および力率改善回路１１の入力端Ａに接続される。抵抗Ｒ3の他方の端はグランド電位に接地される。尚、抵抗Ｒ2およびＲ3は入力側分圧抵抗をなす。
【００１８】
ＭＯＳ−ＦＥＴＱ1のソースは抵抗Ｒ7の他方の端に接続される。ＭＯＳ−ＦＥＴＱ1のゲートは抵抗Ｒ5の一方の端および抵抗Ｒ6の他方の端に接続される。抵抗Ｒ5の他方の端は力率改善回路１１の出力端Ｅに接続される。
【００１９】
力率改善回路１１は、ドライバ１１１と、タイマコントロール回路１２１（タイマ制御手段）と、コンパレータ１２２〜１２３（比較手段）と、コンパレータ１２４（タイマ）と、定電圧源Ｅ22〜23（入力電圧検出手段）と、定電圧源Ｅ24（タイマ）と、定電圧源Ｅ25と、定電流源Ｉres21〜22（充放電手段）と、ＭＯＳ−ＦＥＴＱ21〜23（充放電手段）と、ＭＯＳ−ＦＥＴＱ25と、コンデンサＣ11と、コンデンサＣ12（タイマ）とから構成される。力率改善回路１１は、前述したように、入力端Ａにて入力した電圧を、タイマコントロール回路１２１によって生成された時間間隔をおいて検出し、検出された電圧に応じて、ＭＯＳ−ＦＥＴＱ1をオン・オフするための電圧ＶＧＳを生成して出力端Ｅから出力し、スイッチング電源１の制御回路として動作する。
【００２０】
コンパレータ１２２の正入力端およびコンパレータ１２３の正入力端は力率改善回路１１の入力端Ａに接続される。定電圧源Ｅ22の正出力端はコンパレータ１２２の負入力端に接続され、定電圧源Ｅ22の負出力端はグランド電位に接地される。定電圧源Ｅ23の正出力端はコンパレータ１２３の負入力端に接続され、定電圧源Ｅ23の負出力端はグランド電位に接地される。コンパレータ１２２の出力端はタイマコントロール回路１２１の入力端ａａに接続される。コンパレータ１２３の出力端はタイマコントロール回路１２１の入力端ａｂに接続される。タイマコントロール回路１２１の出力端ｄｄはドライバ１１１の入力端Ｄｒ1に接続され、ドライバ１１１の出力端は力率改善回路１１の出力端Ｅに接続される。タイマコントロール回路１２１の出力端ｅｅはドライバ１１１の入力端Ｄｒ2に接続される。
【００２１】
タイマコントロール回路１２１の出力端ｃｃはＭＯＳ−ＦＥＴＱ21のゲートおよびＭＯＳ−ＦＥＴＱ22のゲートに接続される。タイマコントロール回路１２１の出力端ｃｄはＭＯＳ−ＦＥＴＱ23のゲートに接続される。定電流源Ｉres21の負出力端は基準電源電圧Ｖrefに接続される。定電流源Ｉres21の正出力端はＭＯＳ−ＦＥＴＱ21のソースに接続される。定電流源Ｉres22の正出力端およびＭＯＳ−ＦＥＴＱ23のソースはグランド電位に接地される。定電流源Ｉres22の負出力端はＭＯＳ−ＦＥＴＱ22のソースに接続される。ＭＯＳ−ＦＥＴＱ21のドレインおよびＭＯＳ−ＦＥＴＱ22のドレインならびにＭＯＳ−ＦＥＴＱ23のドレインはコンパレータ１２４の正入力端および力率改善回路１１の端子Ｇに接続される。コンデンサＣ12の一方の端は力率改善回路１１の端子Ｇに接続され、他方の端はグランド電位に接地される。定電圧源Ｅ24の正出力端はコンパレータ１２４の負入力端に接続され、定電圧源Ｅ24の負出力端はグランド電位に接地される。コンパレータ１２４の出力端はタイマコントロール回路１２１の入力端ｃｅに接続される。
【００２２】
タイマコントロール回路１２１の出力端ｆｆはＭＯＳ−ＦＥＴＱ25のゲートに接続される。定電圧源Ｅ25の正出力端はＭＯＳ−ＦＥＴＱ25のソースに接続され、定電圧源Ｅ25の負出力端はグランド電位に接地される。ＭＯＳ−ＦＥＴＱ25のドレインは力率改善回路１１の端子Ｈに接続される。コンデンサＣ11の一方の端は力率改善回路１１の端子Ｈに接続され、他方の端はグランド電位に接地される。
【００２３】
コンパレータ１２２〜１２４は、入力端におけるノイズ対策のため、二つのしきい値を持つヒステリシスコンパレータから構成される。コンパレータ１２２は定電圧源Ｅ22の出力電圧を挟む上下の電圧を二つのしきい値とし、入力端Ａから入力した電圧ＭＵＬＴと、定電圧源Ｅ22の出力電圧とを比較し、結果をタイマコントロール回路１２１へ出力する。コンパレータ１２３は定電圧源Ｅ23の出力電圧を挟む上下の電圧を二つのしきい値とし、入力端Ａから入力した電圧ＭＵＬＴと、定電圧源Ｅ23の出力電圧とを比較し、結果をタイマコントロール回路１２１へ出力する。タイマコントロール回路１２１は、入力された電圧に応じて、検出の時間間隔を生成し、該時間間隔をおいて検出した電圧に応じて、ＭＯＳ−ＦＥＴＱ1をオン・オフするためのゲート駆動信号を生成し、ドライバ１１１に出力する。
【００２４】
ドライバ１１１は、例えば、トランジスタを用いたスイッチング回路から構成され、上述したゲート駆動信号に基づいて、スイッチング電源１に入力される交流電流の周波数より高い周波数（スイッチング周波数）にて、ＭＯＳ−ＦＥＴＱ1をオン・オフさせる。ドライバ１１１はローレベルの信号を入力するとＭＯＳ−ＦＥＴＱ1をオンさせ、ハイレベルの信号を入力するとＭＯＳ−ＦＥＴＱ1をオフさせる。尚、ドライバ１１１は、ＭＯＳ−ＦＥＴＱ1のゲートを上述したようにオン・オフさせることができればどんなものでもよい。
【００２５】
定電流源Ｉres21〜22と、ＭＯＳ−ＦＥＴＱ21〜23は、充放電回路（充放電手段）を構成し、タイマコントロール回路１２１の制御に基づいて、コンデンサＣ12を充電または放電する。コンパレータ１２４はコンデンサＣ12の電圧ＶＴoffと、定電圧源Ｅ24の出力電圧とを比較し、結果をタイマコントロール回路１２１へ出力する。タイマコントロール回路１２１は該結果に基づいて充放電回路を制御する。以上のように、タイマコントロール回路１２１によって制御されるコンデンサＣ12の電圧がタイマコントロール回路１２１に帰還されるため、コンデンサＣ12、充放電回路、コンパレータ１２４、定電圧源Ｅ24およびタイマコントロール回路１２１によって、タイマを構成することができる。
【００２６】
定電圧源Ｅ25と、ＭＯＳ−ＦＥＴＱ25とは、ＭＯＳ−ＦＥＴＱ1のドレイン電流を徐々に上げていくソフトスタート回路を構成し、タイマコントロール回路１２１から出力される、ハイレベルである、ソフトスタートリセット信号（ss-reset信号）により、ＭＯＳ−ＦＥＴＱ25をオンし、コンデンサＣ11に充電されている電荷を放電して、コンデンサＣ11を電荷がない状態にリセットした後に、ソフトスタート動作を開始する。
【００２７】
ここで、ソフトスタート回路の動作の概要を説明する。
例えば、コンセントにスイッチング電源１の電源プラグを挿入したとき、ＭＯＳ−ＦＥＴＱ1に突然、大電流が流れることがないように、ＭＯＳ−ＦＥＴＱ1のドレイン電流を徐々に上げていく動作が必要となり、該動作を行う回路をソフトスタート回路と呼んでいる。また、ソフトスタート回路を動作させる前には、電源電圧がゼロから上昇したことを検知して、上述したソフトスタートリセット信号を出力して、ソフトスタート回路の初期化（ソフトスタートリセット）を行う。
【００２８】
ところで、電源事情の悪い国においては、コンセントに電源プラグを差し込んでいる状況にて、交流の１〜２周期の間、電圧が欠落する場合がある。こうした場合に上述したソフトスタート回路が動作すると、電圧が通常の値に復帰した後に、電流が遅延して増加する。そのため、出力電流が一時的に減少することになり、望まざる動作となる。
【００２９】
以上のように、コンセントに電源プラグを差し込んだときのように、電流ゼロの状態から所望の電流を得る本来の動作を行い、ソフトスタート回路の動作を望む場合と、電源異常等によって一時的に電圧が欠落するときにソフトスタート回路の動作を望まない場合との切り分けを、一定時間以上、電圧ゼロの状態が続いているか否かによって行う。そして、該一定時間の基準をソフトスタートリセットタイマによって生成する。
【００３０】
図２に示すように、タイマコントロール回路１２１は、ＲＳフリップフロップ（Reset-Set  Flip-Flop）２１１〜２１３と、遅延器（Ｄｅｌａｙ）２１４（タイマ）と、遅延器２１９〜２２０と、ワンショット・マルチバイブレータ（ＯＳＭＶ：単安定マルチバイブレータ）２１７と、オフ時間設定回路２１８と、アンド（And）ゲートＡｄ21〜24と、オア（Or）ゲートＯｒ21と、ノット（Not）ゲートＮｔ21〜25と、ノア（Nor）ゲートＮｏｒ21〜23とから構成される。
【００３１】
遅延器２１４、２１９〜２２０は、入力された信号に対して一定の時間長（遅延時間）だけ遅延した信号を出力する。遅延器２１４、２１９〜２２０の遅延時間は、数百ｎｓｅｃ程度であり、回路の動作に応じて適宜選択される。各遅延器の遅延時間は必ずしも同一でなくてもよい。オフ時間設定回路２１８は、出力電圧が予め定められた時間長だけハイレベルとなるパルスを出力し、ドライバ１１１を介して、該時間長だけＭＯＳ−ＦＥＴＱ1をオフさせる。
【００３２】
タイマコントロール回路１２１の入力端ａａはＲＳフリップフロップ２１１の入力端ＳおよびアンドゲートＡｄ21の一方の入力端に接続される。ＲＳフリップフロップ２１１の出力端ＱはノットゲートＮｔ23の入力端およびノアゲートＮｏｒ21の一方の入力端に接続される。ノットゲートＮｔ23の出力端はタイマコントロール回路１２１の出力端ｄｄに接続される。アンドゲートＡｄ21の出力端はオアゲートＯｒ21の四つのうちの一つの入力端に接続される
【００３３】
タイマコントロール回路１２１の入力端ａｂはＲＳフリップフロップ２１２の入力端ＳおよびオアゲートＯｒ21の残りの三つのうちの一つの入力端に接続される。ＲＳフリップフロップ２１２の出力端ＱはノットゲートＮｔ25の入力端、遅延器２１９の入力端、ＲＳフリップフロップ２１３の入力端ＳおよびノアゲートＮｏｒ22の一方の入力端に接続される。ノットゲートＮｔ25の出力端はアンドゲートＡｄ23の一方の入力端に接続される。アンドゲートＡｄ23の他方の入力端はオフ時間設定回路２１８の出力端に接続される。アンドゲートＡｄ23の出力端はタイマコントロール回路１２１の出力端ｅｅに接続される。
【００３４】
ＲＳフリップフロップ２１３の出力端ＱはノットゲートＮｔ21を介して、ノアゲートＮｏｒ22の他方の入力端に接続される。ノアゲートＮｏｒ22の出力端は遅延器２２０の入力端およびオアゲートＯｒ21の残りの二つのうちの一つの入力端に接続される。遅延器２２０の出力端はノアゲートＮｏｒ23の一方の入力端に接続される。遅延器２１９の出力端はノアゲートＮｏｒ23の他方の入力端に接続される。ノアゲートＮｏｒ23の出力端はアンドゲートＡｄ21の他方の入力端およびアンドゲートＡｄ22の一方の入力端に接続される。アンドゲートＡｄ22の出力端はＲＳフリップフロップ２１１の入力端ＲおよびＯＳＭＶ２１７の入力端ならびにノアゲートＮｏｒ21の他方の端に接続される。ノアゲートＮｏｒ21の出力端はオアゲートＯｒ21の残りの一つの入力端に接続される。
【００３５】
タイマコントロール回路１２１の入力端ｃｅは遅延器２１４の入力端およびノットゲートＮｔ22の入力端に接続される。ノットゲートＮｔ22の出力端はＲＳフリップフロップ２１３の入力端Ｒに接続される。遅延器２１４の出力端はタイマコントロール回路１２１の出力端ｃｃ、ＲＳフリップフロップ２１２の入力端ＲおよびアンドゲートＡｄ22の他方の入力端に接続される。
【００３６】
オアゲートＯｒ21の出力端はタイマコントロール回路１２１の出力端ｃｄおよびノットゲートＮｔ24の入力端に接続される。ノットゲートＮｔ24の出力端はアンドゲートＡｄ24の一方の入力端に接続される。ＯＳＭＶ２１７の出力端はアンドゲートＡｄ24の他方の入力端に接続される。アンドゲートＡｄ24の出力端はタイマコントロール回路１２１の出力端ｆｆに接続される。
【００３７】
次に、スイッチング電源１の動作を、図１を参照して説明する。
先ず、ＭＯＳ−ＦＥＴＱ1が力率改善回路１１によってオンしているとすると、入力端ＡＣｉｎｐｕｔから入力された交流電流がダイオードブリッジＤＢ1によって整流され、整流された直流電流が、抵抗Ｒ1、インダクタＬ1の巻線Ｎp、ＭＯＳ−ＦＥＴＱ1および抵抗Ｒ7を通じて流れ、巻線Ｎpに電磁エネルギが蓄積される。
【００３８】
次に、ＭＯＳ−ＦＥＴＱ1が力率改善回路１１によってオフし、巻線Ｎpに蓄積された電磁エネルギが放出されて、ダイオードＤ1およびコンデンサＣ13に電流が流れ、コンデンサＣ13が昇圧充電される。これにより、入力端ＡＣｉｎｐｕｔから入力された交流電圧より高い値の直流出力電圧がコンデンサＣ13の両端から、出力端ｏｕｔｐｕｔにおいて出力される。
【００３９】
そして、巻線Ｎpに流れる電流（インダクタ電流）が徐々に減少してゼロまで戻る制御が行われる。このように、ＭＯＳ−ＦＥＴＱ1のスイッチング周期毎にインダクタ電流をゼロに戻す制御を行うスイッチング電源を、電流臨界型のスイッチング電源という。
【００４０】
ところで、スイッチング電源には、上述したような電流臨界型のスイッチング電源の他に、スイッチング素子のスイッチング周期毎にインダクタ電流をゼロまで戻さずに制御を行う電流連続型のスイッチング電源が存在する。電流臨界型のスイッチング電源および電流連続型のスイッチング電源は、入力電圧の大きさによって、それぞれ得失があり、一般に、入力電圧が高い場合、電流臨界型のスイッチング電源が望ましく、入力電圧が低い場合、電流連続型のスイッチング電源が望ましくなる。よって、電流臨界型か電流連続型かのスイッチング電源の動作形態の選択は、本実施形態においては、入力電圧の大きさによってなされ、該選択に基づいて行われる。本実施形態においては、力率改善回路１１において、上述した選択動作が行われる。
【００４１】
次に、力率改善回路１１の動作を説明する。
先ず、力率改善回路１１がＭＯＳ−ＦＥＴＱ1のオン・オフ制御を一定周期にて行う場合について説明する。力率改善回路１１ではなく、コンデンサインプット型電源のとき、入力端ＡＣｉｎｐｕｔにおいて流れる電流は、急峻に変化するパルス状の電流となる。
【００４２】
ここで、電力は電圧と電流の積であるから、時間的に見て、電圧と電流との積である電力がゼロとなる領域が広くなり、電力を効率的に取り出すことが難しくなる。これを、「力率が悪化する」という。また、電流の波形が急峻に変化するため、電気的なノイズを発生して、他の機器の動作に悪影響を与えてしまう。
【００４３】
そのため、ＭＯＳ−ＦＥＴＱ1に、以下のような条件を満たすようなスイッチング電流ＩQ1を流す。すなわち、スイッチング電流ＩQ1のピーク値によって形成される包絡線Ｅｖｒ1、換言すると、入力端ＡＣｉｎｐｕｔにおいて流れる電流が、入力端ＡＣｉｎｐｕｔにおいて印加される電圧と同じ波形を有するようにする。
【００４４】
具体的に、ＭＯＳ−ＦＥＴＱ1に上述したようなスイッチング電流ＩQ1を流すためには、以下のような動作を行う。すなわち、スイッチング電流ＩQ1が右上がりの傾斜を有する領域においては、ＭＯＳ−ＦＥＴＱ1がオンして、スイッチング電流ＩQ1が増加している状況であり、スイッチング電流ＩQ1が右下がりの傾斜を有する領域においては、ＭＯＳ−ＦＥＴＱ1がオフして、スイッチング電流ＩQ1が減少している状況である。そのため、ＭＯＳ−ＦＥＴＱ1をオンする時間長さを調整することによって、スイッチング電流ＩQ1のピーク値を調整する。
【００４５】
このことによって、力率改善回路１１は、力率を向上させつつ、ＭＯＳ−ＦＥＴＱ1をオン・オフし、且つ、周りの電気機器に対する影響を軽減する。これらのことより、ＭＯＳ−ＦＥＴＱ1のオン・オフ制御を行う回路を、「力率改善回路」という。
【００４６】
また、力率改善回路１１は、入力端Ａにおいて、電圧ＭＵＬＴを検出し、それにより、入力電圧を検出し、次のようにＭＯＳ−ＦＥＴＱ1の駆動の仕方を変化させる。すなわち、力率改善回路１１は、入力電圧が一定値に満たない場合、前述したような昇圧動作の確実性が損なわれるため、ＭＯＳ−ＦＥＴＱ1をオフのままに固定し、昇圧動作を停止する。以上のように、入力電圧が一定値に満たないことを検知して、昇圧動作を停止させる回路を低電圧保護回路（ＵＶＬＯ：Under  Voltage  Lock  Out）といい、該動作をＵＶＬＯ動作という。
【００４７】
また、力率改善回路１１は、後述するように、入力電圧の値によってスイッチング電源１の効率が変化するため、次のように、入力電圧の値に依存してＭＯＳ−ＦＥＴＱ1の駆動の仕方を変更する。すなわち、入力電圧が高い場合、電流臨界型のスイッチング電源が望ましく、入力電圧が低い場合、電流連続型のスイッチング電源が望ましくなる。よって、電流臨界型か電流連続型かのスイッチング電源の動作形態の選択を、タイマコントロール回路１２１からドライバ１１１へオフ時間設定解除信号を出力することによって行う。尚、本実施形態においては、オフ時間設定解除信号がローレベルである場合、オフ時間設定が解除され、スイッチング電源１は電流臨界型のスイッチング電源として動作する。尚、上述した「低い入力電圧」を第１の電圧とし、「高い入力電圧」を第２の入力電圧とする。
【００４８】
ここで、入力電圧が交流電圧であるため、入力電圧を確実に検出するために、該交流電圧の一周期以上の時間間隔をおいて電圧を二回以上検出する必要がある。このとき、電圧の検出のための時間間隔は入力電圧に応じて異なるので、力率改善回路１１は、タイマコントロール回路１２１によって、入力電圧に応じて該時間間隔を生成する。
【００４９】
次に、タイマコントロール回路１２１の動作を、図２および図３を参照して説明する。ここで、スイッチング電源１のＭＯＳ−ＦＥＴＱ1をオフのままに固定させる、低い入力電圧を第１しきい値とし、定電圧源Ｅ22の出力電圧に、第１しきい値を抵抗Ｒ2およびＲ3によって分圧した電圧を設定する。スイッチング電源１のＭＯＳ−ＦＥＴＱ1の駆動の仕方を変更させる、高い入力電圧を第２しきい値とし、定電圧源Ｅ23の出力電圧に、第２しきい値を抵抗Ｒ2およびＲ3によって分圧した電圧を設定する。これにより、第２しきい値が第１しきい値より高いことになる。また、コンパレータ１２３の下のしきい値は、コンパレータ１２２の上のしきい値よりも高い電圧である。
【００５０】
先ず、スイッチング電源１への電流の供給が開始される。そのとき、力率改善回路１１において、ＲＳフリップフロップ２１２〜２１４の出力端Ｑがローレベルに初期化（リセット）される。また、コンデンサＣ12に電荷が蓄積されておらず、電圧ＶＴoffは、図３（ｂ）に示すように、ローレベルであり、且つ、コンパレータ１２４の出力端の電位であり、図３（ｃ）に示す、電圧Ｃｐinおよび遅延器２１４の出力端の電位である電圧Ｃｈｇはローレベルになっている。
【００５１】
そして、入力端Ａから入力された電圧ＭＵＬＴは、コンパレータ１２２において、定電圧源Ｅ22の出力電圧と比較され、コンパレータ１２３において、定電圧源Ｅ23の出力電圧と比較される。コンパレータ１２２の比較結果である電圧ＶinLoおよびコンパレータ１２３の比較結果である電圧ＶinHiがタイマコントロール回路１２１の入力端ａａおよびａｂにそれぞれ出力される。
【００５２】
時刻t1以前において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧より低いので、タイマコントロール回路１２１の入力端ａａの電圧ＶinLoがローレベルになり、アンドゲートＡｄ21の片方の入力端にローレベルの信号が入力され、ノアゲートＮｏｒ23の出力端から出力される信号の電位に関わらず、オアゲートＯｒ21のいずれかの入力端にローレベルの出力信号が出力される。以下、これを「アンドゲートＡｄ21の出力信号がローレベルに固定される」という。そして、オアゲートＯｒ21は、いずれか一つの入力端にローレベルの信号が出力されることより、他の入力端に入力される信号に対して、バッファとして動作し、入力信号を論理反転せずに出力することになる。以下、これを、「オアゲートＯｒ21がバッファとして開かれる」という。
【００５３】
尚、ＲＳフリップフロップ２１１の入力端Ｓにローレベルの電圧ＶinLoが入力されるが、これによっては、出力端Ｑのレベルはローレベルのまま変化しない。そして、ＲＳフリップフロップ２１１の出力端Ｑはローレベルになっているので、ノットゲートＮｔ23を介して、図３（ｄ）に示すように、ゲート停止信号Ｇｓｔがハイレベルになって出力される。そして、ノアゲートＮｏｒ21の片方の入力端にローレベルの信号が入力されることにより、もう片方の入力端に入力される信号に対して、インバータとして動作し、入力信号を論理反転して出力することになる。以下、これを、「ノアゲートＮｏｒ21がインバータとして開かれる」という。
【００５４】
また、時刻t1以前において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ23の出力電圧より低いので、タイマコントロール回路１２１の入力端ａｂの電圧ＶinHiがローレベルになり、オアゲートＯｒ21はバッファとして開かれる。また、ＲＳフリップフロップ２１２の入力端Ｓにローレベルの電圧ＶinHiが入力されるが、これによっては、出力端Ｑのレベルはローレベルのまま変化しない。
【００５５】
また、時刻t1以前においては、前述したように、コンデンサＣ12に電荷が蓄積されておらず、電圧Ｃｐinはローレベルである。そのため、ノットゲートＮｔ22を介して、ＲＳフリップフロップ２１３の入力端Ｒにハイレベルの信号が入力され、出力端Ｑの出力がローレベルにリセットされる。これによっては、出力端Ｑのレベルはローレベルを維持する。
【００５６】
また、時刻t1以前においては、前述したように、コンデンサＣ12に電荷が蓄積されておらず、遅延器２１４の出力端の電位である電圧Ｃｈｇはローレベルである。そのため、ＲＳフリップフロップ２１２の入力端Ｒにローレベルの電圧Ｃｈｇが入力されるが、これによっては、出力端Ｑのレベルはローレベルのまま変化しない。
【００５７】
そして、ＲＳフリップフロップ２１２の出力端Ｑはローレベルになっているので、ノットゲートＮｔ25を介して、図３（ｅ）に示すように、電圧Ｏｔｓがハイレベルになって出力される。そして、アンドゲートＡｄ23がバッファとして開かれ、オフ時間設定解除信号として、オフ時間設定回路２１８の出力信号が論理反転されずに出力される。また、遅延器２１９を介して、ノアゲートＮｏｒ23の片方の入力端にローレベルの信号が入力され、ノアゲートＮｏｒ23はインバータとして開かれる。
【００５８】
また、ＲＳフリップフロップ２１３の入力端Ｓにローレベルの電圧が入力されるが、これによっては、出力端Ｑのレベルはローレベルのまま変化しない。また、ノアゲートＮｏｒ22の片方の入力端にローレベルの信号が入力され、ノアゲートＮｏｒ22はインバータとして開かれる。そして、ＲＳフリップフロップ２１３の出力端ＱからノットゲートＮｔ21を介して、ノアゲートＮｏｒ22にハイレベルの信号が出力され、ノアゲートＮｏｒ22の出力信号がローレベルに固定される。そして、オアゲートＯｒ21はバッファとして開かれる。そして、ローレベルであるノアゲートＮｏｒ22の出力信号が、遅延器２２０を介して、インバータとして開かれているノアゲートＮｏｒ23に入力され、ハイレベルの信号がアンドゲートＡｄ21およびアンドゲートＡｄ22に入力される。これにより、アンドゲートＡｄ22はバッファとして開かれる。一方、アンドゲートＡｄ21は、前述したように出力信号がローレベルに固定されている。
【００５９】
また、時刻t1以前においては、前述したように、遅延器２１４の出力端の電位である電圧Ｃｈｇはローレベルである。そのため、アンドゲートＡｄ22の出力信号がローレベルに固定される。それにより、ＲＳフリップフロップ２１１の入力端Ｒにローレベルの電圧Ｃｈｇが入力されるが、これによっては、出力端Ｑのレベルはローレベルのまま変化しない。
【００６０】
また、ＯＳＭＶ２１７に、電圧res-ssresとしてローレベルの信号が入力される。しかしながら、ＯＳＭＶ２１７は、入力端に入力される電圧res-ssresがハイレベルからローレベルに移行するときのみ、出力端から、通常ローレベルであり、一定時間長だけハイレベルであるパルスを出力するので、上述したように、定常的なローレベルの信号に対しては、出力端のレベルはローレベルのまま変化しない。これにより、アンドゲートＡｄ24の出力信号であるss-reset信号が図３（ｆ）に示すようにローレベルに固定される。
【００６１】
また、アンドゲートＡｄ22からノアゲートＮｏｒ21にローレベルの信号が入力される。ノアゲートＮｏｒ21はインバータとして開かれる。前述したように、ノアゲートＮｏＲ21にローレベルの信号が入力されるので、ノアゲートＮｏｒ21はハイレベルの信号を出力し、オアゲートＯｒ21の出力信号をハイレベルに固定する。オアゲートＯｒ21は、ノットゲートＮｔ24を介して、アンドゲートＡｄ24にローレベルの信号を出力し、アンドゲートＡｄ24の出力信号をローレベルに固定する。
【００６２】
また、電圧Ｃｈｇがローレベルであることより、ＭＯＳ−ＦＥＴＱ21がオンし、定電流源Ｉres21からコンデンサＣ12へ充電電流が供給され、充電動作が行われる。また、Ｃｈｇがローレベルであることより、ＭＯＳ−ＦＥＴＱ22がオフし、定電流源Ｉres22へコンデンサＣ12からの放電電流の供給が停止され、放電動作が停止する。
しかしながら、時刻t1以前においては、オアゲートＯｒ21が、ＭＯＳ−ＦＥＴＱ23のゲートにハイレベルの信号を出力し、ＭＯＳ−ＦＥＴＱ23をオンし、力率改善回路１１の端子Ｇを地絡するので、コンデンサＣ12への充電電流がコンデンサへ流れず、また、端子Ｇにおける電圧ＶＴoffも上昇しない。以上の動作によって、電圧ＶＴoffが変化しなくなり、前述したようなタイマが停止することになる。また、ＭＯＳ−ＦＥＴＱ23はコンデンサＣ12を地絡して、電荷を急速に放電することになる。このことより、オアゲートＯｒ21のいずれかの入力端にハイレベルが入力されると、タイマが停止することになる。
【００６３】
以上のように、時刻t1以前においては、スイッチング電源１はＵＶＬＯ動作を行い、ＭＯＳ−ＦＥＴＱ1はオフの状態を維持している。
【００６４】
次に、時刻t1〜t4において、スイッチング電源１の入力端ＡＣｉｎｐｕｔにて前述した第１の電圧が入力される。それにより、力率改善回路１１の入力端Ａに、低電圧源Ｅ22の出力電圧より高く、低電圧源Ｅ23の出力電圧より低い電圧ＭＵＬＴが入力される。以下、時刻t1〜t4における、タイマコントロール回路１２１の動作を説明する。
【００６５】
先ず、時刻t1において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ23の出力電圧より低いので、タイマコントロール回路１２１の入力端ａｂの電圧ＶinHiはローレベルのままになり、コンパレータ１２３の出力端に接続されたＲＳフリップフロップ２１２およびオアゲートＯｒ21については、時刻t1以前と比して、動作状態が変化しない。よって、図３（ｅ）に示す電圧Ｏｔｓは変化しない。
【００６６】
また、前述したように、コンデンサＣ12に電荷が蓄積されておらず、電圧Ｃｐinおよび遅延器２１４の出力端の電位である電圧Ｃｈｇはローレベルのままである。そのため、上述した電圧を直接受けて動作するＲＳフリップフロップ２１２〜２１３、およびノットゲートＮｔ22と、ＲＳフリップフロップ２１２〜２１３の出力信号を受けて動作する、遅延器２１９〜２２０、ノアゲートＮｏｒ22〜23およびノットゲートＮｔ21の動作状態は変化せず、アンドゲートＡｄ22、ノアゲートＮｏｒ22〜23の出力信号は変化しない。これにより、アンドゲートＡｄ22の出力信号である電圧res-ssreetは変化せず、図３（ｆ）に示すss-reset信号も変化しない。
【００６７】
また、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧より高いので、タイマコントロール回路１２１の入力端ａａの電圧ＶinLoがハイレベルになり、アンドゲートＡｄ21がバッファとして開かれる。また、ＲＳフリップフロップ２１１の入力端Ｓにハイレベルの電圧ＶinLoが入力され、出力端Ｑのレベルはハイレベルに変化する。そして、ノットゲートＮｔ23を介して、図３（ｄ）に示すように、ゲート停止信号Ｇｓｔがローレベルになって出力される。これにより、ＭＯＳ−ＦＥＴＱ1がドライバ１１１によってオン・オフ制御される。
【００６８】
そして、ＲＳフリップフロップ２１１の出力端Ｑから、ノアゲートＮｏｒ21にハイレベル信号が出力され、ノアゲートＮｏｒ21の出力信号がローレベルに固定される。そして、オアゲートＯｒ21は、いずれか一つの入力端にローレベルの信号が出力されることより、バッファとして開かれる。
【００６９】
しかしながら、アンドゲートＡｄ21にハイレベルである電圧ＶinLoが入力されるため、前述したように、もう片方の入力端にハイレベルの信号が入力されているアンドゲートＡｄ21はハイレベルの信号をオアゲートＯｒ21に出力する。これによって、オアゲートＯｒ21はハイレベルの信号を出力し、前述したように、タイマを停止する。また、オアゲートＯｒ21はハイレベルの信号を出力し、アンドゲートＡｄ24の出力信号をローレベルに固定する。つまり、オアゲートＯｒ21はss-reset信号をローレベルに固定する。
【００７０】
そして、時刻t2において、図３（ａ）に示すように、電圧ＭＵＬＴが低電圧源Ｅ22より低くなると、タイマコントロール回路１２１の入力端ａａの電圧ＶinLoがローレベルになり、ＲＳフリップフロップ２１１の入力端Ｓにローレベルの電圧ＶinLoが入力されるが、これによっては、出力端Ｑのレベルはハイレベルに維持される。また、アンドゲートＡｄ21の出力信号がローレベルに固定される。このとき、オアゲートＯｒ21の他の全ての入力端にローレベルの信号が入力されるため、オアゲートＯｒ21がローレベルの信号を出力する。これにより、ノットゲートＮｔ24を介してアンドゲートＡｄ24にハイレベルの信号が入力され、アンドゲートＡｄ24がバッファとして開かれる。
【００７１】
また、オアゲートＯｒ21がローレベルの信号を出力することにより、ＭＯＳ−ＦＥＴＱ23がオフし、コンデンサＣ12が地絡の状態から開放される。それに加えて、電圧Ｃｈｇがローレベルであることにより、ＭＯＳ−ＦＥＴＱ21がオンし、コンデンサＣ12に電流を流し込み、コンデンサＣ12が充電される。そして、コンデンサＣ12の充電が進行し、電圧ＶＴoffが上昇する。
【００７２】
そして、時刻t3において、図３（ａ）に示すように、電圧ＭＵＬＴが低電圧源Ｅ22より高くなると、タイマコントロール回路１２１の入力端ａａの電圧ＶinLoがハイレベルになり、ＲＳフリップフロップ２１１の入力端Ｓにハイレベルの電圧ＶinLoが入力されるが、これによっては、出力端Ｑのレベルはハイレベルに維持される。また、アンドゲートＡｄ21の出力信号がバッファとして開かれ、前述したように、アンドゲートＡｄ21はノアゲートＮｏｒ23が出力するハイレベルの信号を論理反転せずにオアゲートＯｒ21に出力する。これにより、オアゲートＯｒ21は、タイマを停止する。また、オアゲートＯｒ21はss-reset信号をローレベルに固定する。このとき、ＭＯＳ−ＦＥＴＱ23によって、コンデンサＣ12が地絡されるため、図３（ｂ）に示すように、電圧ＶＴoffは、急激にローレベルに落とされる状態を呈する。また、図３（ｂ）に示すように、電圧ＶＴoffがコンパレータ１２４のしきい値を跨ぐ前にローレベルに落ちてしまうため、図３（ｃ）に示すように、電圧Ｃｐinはローレベルのままとなる。以上の動作が、時刻t3〜t4において行われ、電圧ＶＴoffの充放電の制御はコンパレータ１２２によって行われる。
【００７３】
以上のように、時刻t1〜t4においては、スイッチング電源１は、第１の電圧を入力されて動作し、電圧Ｏｔｓがハイレベルであることより、電流連続型のスイッチング電源として動作する。以下、上記の状態を、「スイッチング電源１が第１の電圧系動作を行い、且つ、連続動作を行っている。」という。
【００７４】
次に、時刻t4〜t9において、スイッチング電源１の入力端ＡＣｉｎｐｕｔにて前述した第２の電圧が入力される。それにより、力率改善回路１１の入力端Ａに、低電圧源Ｅ22の出力電圧および低電圧源Ｅ23の出力電圧より高い電圧ＭＵＬＴが入力される。以下、時刻t4〜t12における、タイマコントロール回路１２１の動作を説明する。
【００７５】
次に、時刻t4において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧より高くなると、タイマコントロール回路１２１の入力端ａａの電圧ＶinLoがハイレベルになり、ＲＳフリップフロップ２１１の入力端Ｓにハイレベルの電圧ＶinLoが入力されるが、これによっては、出力端Ｑのレベルはハイレベルに維持される。また、アンドゲートＡｄ21の出力信号がバッファとして開かれ、前述したように、アンドゲートＡｄ21はオアゲートＯｒ21にハイレベルの信号を出力し、これにより、オアゲートＯｒ21は、タイマを停止する。
【００７６】
次に、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ23の出力電圧より高くなり、タイマコントロール回路１２１の入力端ａｂの電圧ＶinHiはハイレベルになり、オアゲートＯｒ21にハイレベルの信号が入力され、タイマを停止する。
【００７７】
また、電圧ＭＵＬＴが定電圧源Ｅ23の出力電圧より高くなることより、ＲＳフリップフロップ２１２の入力端Ｓにハイレベルの信号が入力され、ノットゲートＮｔ25を介して、図３（ｅ）に示すように、ローレベルの電圧ＯｔｓがアンドゲートＡｄ23に出力され、アンドゲートＡｄ23の出力信号であるオフ時間設定解除信号がローレベルに固定される。また、ＲＳフリップフロップ２１３の入力端Ｓにハイレベルの信号が入力されることにより、ＲＳフリップフロップ２１３の出力端Ｑがローレベルからハイレベルになり、ノットゲートＮｔ21を介して、ノアゲートＮｏｒ22にローレベルの信号を出力し、ノアゲートＮｏｒ22がインバータとして開かれる。そのため、ノアゲートＮｏｒ22はハイレベルの信号を論理反転して、ローレベルの信号をオアゲートＯｒ21に出力する。
【００７８】
また、ＲＳフリップフロップ２１２およびＲＳフリップフロップ２１３の出力端Ｑの出力レベルが時間的に不変であるため、遅延器２１９および２２０による入力される信号は、時間的にレベル不変となり、遅延器２１９はローレベルの信号を出力し、遅延器２２０はハイレベルの信号を出力する。これにより、ノアゲートＮｏｒ23はローレベルの信号を出力し、Ａｄ21の出力信号をローレベルに固定する。よって、ノアゲートＮｏｒ23はオアゲートＯｒ21にローレベルの信号を出力し、オアゲートＯｒ21がバッファとして開かれる。しかしながら、前述したように、コンパレータ１２３から電圧ＶinHiとしてハイレベルの信号が入力されているため、オアゲートＯｒ21はアンドゲートＡｄ21からの入力電圧の影響を受けずにハイレベルの信号を出力して、タイマを停止させる。
【００７９】
次に、時刻t5において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ23の出力電圧より低くなると、電圧ＶinHiはローレベルになり、オアゲートＯｒ21にローレベルの信号が入力され、オアゲートＯｒ21がバッファとして開かれる。また、ＲＳフリップフロップ２１２の入力端Ｓにローレベルの電圧ＶinHiが入力されるが、これによっては、ＲＳフリップフロップ２１２の出力は変化せず、図３（ｅ）に示すように、電圧Ｏｔｓも変化しない。
【００８０】
また、ＲＳフリップフロップ２１２の出力信号がハイレベルに維持されることにより、ＲＳフリップフロップ２１３の出力信号がハイレベルに維持され、ノットゲートＮｔ21を介してノアゲートＮｏｒ22にローレベルの信号を出力してノアゲートＮｏｒ22をインバータとして開いているので、ノアゲートＮｏｒ22はオアゲートＯｒ21にローレベルの信号を出力し、オアゲートＯｒ21がバッファとして開かれる。
【００８１】
また、時刻t5においては、遅延器２１９および２２０による入力される信号は、時間的にレベル不変なので、遅延器２１９はローレベルの信号を出力し、遅延器２２０はハイレベルの信号を出力する。これにより、ノアゲートＮｏｒ23はローレベルの信号を出力し、Ａｄ21の出力信号をローレベルに固定する。よって、ノアゲートＮｏｒ23はオアゲートＯｒ21にローレベルの信号を出力し、オアゲートＯｒ21がバッファとして開かれる。
【００８２】
また、ＲＳフリップフロップ２１２の出力信号がハイレベルに維持されることにより、ノアゲートＮｏｒ22の出力レベルがローレベルに固定される。よって、ノアゲートＮｏｒ22はオアゲートＯｒ21にローレベルの信号を出力する。以上により、オアゲートＯｒ21の全ての入力端にローレベルの信号が入力され、オアゲートＯｒ21はタイマを動作させる。そして、図３（ｂ）に示すように、電圧ＶＴoffが上昇する。
【００８３】
次に、時刻t6において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧より低くなると、電圧ＶinLoはローレベルになり、アンドゲートＡｄ21の出力電圧がローレベルに固定され、それにより、オアゲートＯｒ21にローレベルの信号が入力され、オアゲートＯｒ21がバッファとして開かれる。また、ＲＳフリップフロップ２１１の入力端Ｓにローレベルの電圧ＶinLoが入力されるが、これによっては、ＲＳフリップフロップ２１１の出力はハイレベルから変化せず、ノアゲートＮｏｒ21の出力信号がローレベルに固定され、それにより、オアゲートＯｒ21にローレベルの信号が入力され、オアゲートＯｒ21がバッファとして開かれる。よって、オアゲートＯｒ21の全ての入力端にローレベルの信号が入力され、オアゲートＯｒ21はタイマを動作させる。そして、図３（ｂ）に示すように、電圧ＶＴoffが上昇する。
【００８４】
次に、時刻t7において、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧より高くなると、ＲＳフリップフロップ２１１の入力端Ｓにハイレベルの信号が入力されるが、これによっては、ＲＳフリップフロップ２１１の出力は変化しない。これにより、ノアゲートＮｏｒ21の出力信号がローレベルに固定され、それにより、オアゲートＯｒ21にローレベルの信号が入力され、オアゲートＯｒ21がバッファとして開かれる。
【００８５】
また、時刻t7においては、遅延器２１９および２２０による入力される信号は、時間的にレベル不変なので、遅延器２１９はローレベルの信号を出力し、遅延器２２０はハイレベルの信号を出力する。これにより、ノアゲートＮｏｒ23はローレベルの信号を出力し、Ａｄ21の出力信号をローレベルに固定する。よって、ノアゲートＮｏｒ23はオアゲートＯｒ21にローレベルの信号を出力し、オアゲートＯｒ21がバッファとして開かれる。以上により、オアゲートＯｒ21の全ての入力端にローレベルの信号が入力され、オアゲートＯｒ21はタイマを動作させる。そして、図３（ｂ）に示すように、電圧ＶＴoffが上昇する。
【００８６】
次に、時刻t8においては、電圧ＭＵＬＴが定電圧源Ｅ23の出力電圧より高くなることより、電圧ＶinHiがハイレベルになり、ＲＳフリップフロップ２１２の入力端Ｓにハイレベルの電圧ＶinHiが入力されるが、これによっては、出力端Ｑのレベルはハイレベルに維持される。また、オアゲートＯｒ21にハイレベルの電圧ＶinHiが入力され、オアゲートＯｒ21はタイマの動作を停止させる。よって、図３（ｂ）に示すように、時刻t3における動作と同様に、電圧ＶＴoffがローレベルに地絡され、電圧ＶＴoffの充放電の制御はコンパレータ１２３によって行われる。
【００８７】
次に、時刻t9〜t11においては、時刻t5〜t7における動作と同様に動作が行われる。
次に、時刻t11以降において、スイッチング電源１に第１の電圧が入力されると、電圧ＭＵＬＴが定電圧源Ｅ23を超えなくなるため、オアゲートＯｒ21にハイレベルの信号が入力されなくなり、オアゲートＯｒ21はローレベルの信号を引き続き出力する。それにより、コンデンサＣ12は地絡されなくなり、定電流源Ｉres21およびＭＯＳ−ＦＥＴＱ21によって充電される。
【００８８】
そして、図３（ｂ）に示すように、コンデンサＣ12が一定の時間（Ａｍｓｅｃ）だけ充電されると、時刻t12において、コンデンサＣ12の電圧ＶＴoffがコンパレータ１２４のしきい値を超える。そして、コンパレータ１２４が電圧Ｃｐinをハイレベルにする。そして、ノットゲートＮｔ22を介して、ＲＳフリップフロップ２１３の入力端Ｒに信号を出力し、ＲＳフリップフロップ２１３の出力信号をローレベルにリセットする。そして、ノットゲートＮｔ21を介してノアゲートＮｏｒ22にハイレベルの信号を入力し、ノアゲートＮｏｒ22の出力信号をローレベルに固定し、オアゲートＯｒ21をバッファとして開く。
【００８９】
また、時刻t13において、遅延器２１４の出力端にて、電圧Ｃｐinの変化（ローレベルからハイレベル）が伝播し、ＲＳフリップフロップ２１２の出力信号がローレベルにリセットされる。そして、ノットゲートＮｔ25を介して、図３（ｅ）に示すように、ハイレベルの電圧Ｏｔｓが出力され、アンドゲートＡｄ23がバッファとして開かれる。そして、オフ時間設定回路２１８の出力信号が、オフ時間設定解除信号として出力される。そして、ノアゲートＮｏｒ22から遅延器２２０を介してローレベルの信号がノアゲートＮｏｒ23に出力され、遅延器２１９からローレベルの信号がノアゲートＮｏｒ23に出力される。ノアゲートＮｏｒ23はハイレベルの信号をアンドゲートＡｄ21〜22に出力する。アンドゲートＡｄ21はハイレベルである電圧ＶinLoおよびノアゲートＮｏｒ23からハイレベルの信号を入力し、ハイレベルの信号をオアゲートＯｒ21に出力する。オアゲートＯｒ21は出力信号をハイレベルに固定され、タイマを停止する。
【００９０】
ここで、時刻t12〜t13における、遅延回路２１９および２２０の機能について説明する。先ず、図２に示すタイマコントロール回路１２１内において、遅延回路２１９および２２０の入出力端が短絡されている場合の時刻t12〜t13における動作について、図４に示すように、時間軸を拡大して説明する。
【００９１】
ここで、時刻t12〜t13付近における電圧ＶＴoffの波形を、図４（ａ）に示す。尚、ＭＯＳ−ＦＥＴＱ23のドレイン−ソース間に存在する容量のために、電圧ＶＴoffの波形の立下りにおいても、直ぐに電圧が降下せず、一定の傾斜をもって電圧が降下する。
【００９２】
先ず、時刻t12において、図４（ａ）に示すように、電圧ＶＴoffがコンパレータ１２４の上側しきい値を超えるため、次の各部の波形において、以下のような電圧変化が発生する。
【００９３】
すなわち、図４（ｂ）に示すように、電圧Ｃｐinがローレベルからハイレベルに移行する。また、図４（ｃ）に示すように、ＲＳフリップフロップ２１２の出力端Ｑの電圧がハイレベルからローレベルに移行する。また、図４（ｄ）に示すように、ノットゲートＮｔ22の出力端の電圧がハイレベルからローレベルに移行する。また、図４（ｅ）に示すように、ノットゲートＮｔ21の出力端の電圧はローレベルを維持する。また、図４（ｆ）に示すように、ノアゲートＮｏｒ22の出力端の電圧がローレベルからハイレベルに移行する。
【００９４】
このとき、ノアゲートＮｏｒ22がハイレベルを出力するため、ノアゲートＮｏｒ23の出力信号がローレベルに固定されるが、時刻t12付近の時刻において、波形を微視的に見ると、ノアゲートＮｏｒ23の遅延のため、図４（ｇ）のａａ部に示すように、ノアゲートＮｏｒ23の出力端の電圧がローレベルから短時間の間ハイレベルに移行するパルスが出力される。これにより、図４（ｈ）のａａ部に示すように、アンドゲートＡｄ22の出力端の電圧がローレベルから短時間の間ハイレベルに移行するパルス（グリッジ）が出力される。そして、アンドゲートＡｄ22から出力される該グリッジのために、ＯＳＭＶ２１７が、予め定められた時間だけハイレベルとなるパルスを出力し、ss-reset信号となって、アンドゲートＡｄ24の出力端から出力されてしまう。これにより、前述したソフトスタート回路が起動してしまう。
【００９５】
次に、時刻t13において、図４（ａ）に示すように、電圧ＶＴoffがコンパレータ１２４の下側しきい値に満たなくなるため、次の各部の波形において、以下のような電圧変化が発生する。
【００９６】
すなわち、図４（ｂ）に示すように、電圧Ｃｐinがハイレベルからローレベルに移行する。また、図４（ｃ）に示すように、ＲＳフリップフロップ２１２の出力端Ｑの電圧がハイレベルを維持する。また、図４（ｄ）に示すように、ノットゲートＮｔ22の出力端の電圧がローレベルからハイレベルに移行する。また、図４（ｅ）に示すように、ノットゲートＮｔ21の出力端の電圧はローレベルからハイレベルに移行する。また、図４（ｆ）に示すように、ノアゲートＮｏｒ22の出力端の電圧がハイレベルからローレベルに移行する。また、図４（ｇ）に示すように、ノアゲートＮｏｒ23の出力端の電圧がローレベルからハイレベルに移行する。
【００９７】
このとき、電圧Ｃｐinがハイレベルからローレベルに移行するため、アンドゲートＡｄ22の出力信号がローレベルに固定されるが、時刻t13付近の時刻において、波形を微視的に見ると、アンドゲートＡｄ22の遅延のため、図４（ｈ）のａｂ部に示すように、アンドゲートＡｄ22の出力端において、上述したグリッジが出力される。そして、時刻t12の動作と同様に、アンドゲートＡｄ22から出力される該グリッジのために、ＯＳＭＶ２１７が、予め定められた時間だけハイレベルとなるパルスを出力し、ss-reset信号となって、アンドゲートＡｄ24の出力端から出力されてしまう。これにより、前述したソフトスタート回路が起動してしまう。
【００９８】
以上より、遅延回路２１９および２２０を短絡した場合のタイマコントロール回路１２１は、電圧ＶＴoffがコンパレータ１２４の上側および下側のしきい値を通るために、ＲＳフリップフロップ２１２の出力端Ｑの電圧がハイレベルからローレベルに移行する際に、アンドゲートＡｄ22において、グリッジを発生する不具合を有しており、この不具合を回避するために、遅延回路２１９および２２０を挿入している。
【００９９】
そして、図２に示すタイマコントロール回路１２１内において、遅延回路２１９および２２０が機能する場合の時刻t12〜t13における、遅延回路２１９および２２０の動作について、図５を参照して説明する。ここで、時刻t12と時刻t13との間の時刻である時刻t’12および時刻t13より後の時刻である時刻t’13についても考察する。尚、時刻t12と時刻t’12との時間差が遅延回路２１９の遅延時間であり、時刻t13と時刻t’13との時間差が遅延回路２２０の遅延時間であるとする。
【０１００】
ここで、図５（ｂ）、図５（ｃ）、図５（ｅ）、図５（ｆ）に示す、電圧Ｃｐin、ＲＳフリップフロップ２１２の出力端Ｑの電圧、ノットゲートＮｔ22の出力端の電圧は、図４（ｂ）〜（ｅ）に示す波形と同様である。
【０１０１】
そして、時刻t12おいて、図５（ａ）に示すように、電圧ＶＴoffがコンパレータ１２４の上側しきい値を超えるため、上記の波形以外の波形において、以下のような電圧変化が発生する。
【０１０２】
すなわち、ＲＳフリップフロップ２１２の出力端Ｑの電圧がローレベルになるために、図５（ｄ）のｂａ部に示すように、遅延回路２１９の出力電圧が、時刻t’12（時刻t12より、遅延回路２１９の遅延時間だけ後の時刻）において、ローレベルに移行する。また、ノアゲートＮｏｒ22の出力端の電圧がハイレベルになるために、図５（ｈ）のｂｂ部に示すように、時刻t12から遅延回路２２０の遅延時間だけ後に、遅延回路２２０の出力電圧がハイレベルに移行する。
【０１０３】
このとき、図４（ｈ）のａａ部において、グリッジが出るタイミング（時刻t12）におて、図５（ｈ）のｂａ部に示すように、遅延回路２１９の出力端の電圧はハイレベルになっているため、図５（ｉ）のｂｃ部に示すように、ノアゲートＮｏｒ23の出力電圧がローレベルに固定され、図５（ｊ）のｂｃ部に示すように、アンドゲートＡｄ22の出力電圧がローレベルに固定され、図４（ｈ）のａａ部に示すように、グリッジが発生しなくなる。そして、時刻t12〜t13において、電圧Ｃｐinがハイレベルであり、その間は、アンドゲートＡｄ22の出力端の電圧がローレベルに固定されているため、ss-reset信号は動作しない。
【０１０４】
そして、時刻t13おいて、図５（ａ）に示すように、電圧ＶＴoffがコンパレータ１２４の下側しきい値に満たなくなるため、上記の波形以外の波形において、以下のような電圧変化が発生する。
【０１０５】
すなわち、ＲＳフリップフロップ２１２の出力端Ｑの電圧は変化しないために、図５（ｄ）に示すように、遅延回路２１９の出力電圧がローレベルを維持する。また、ノアゲートＮｏｒ22の出力端の電圧がローレベルになるために、図５（ｈ）のｂｄ部に示すように、時刻t13から遅延回路２２０の遅延時間だけ後の時刻であるt’13において、遅延回路２２０の出力電圧がロ―レベルに移行する。
【０１０６】
このとき、図４（ｈ）のａｂ部において、グリッジが出るタイミング（時刻t13）におて、図５（ｈ）のｂｄ部に示すように、遅延回路２２０の出力端の電圧はハイレベルになっているため、図５（ｉ）のｂｃ部に示すように、ノアゲートＮｏｒ23の出力電圧がローレベルに固定され、図５（ｊ）のｂｃ部に示すように、アンドゲートＡｄ22の出力電圧がローレベルに固定され、図４（ｈ）のａｂ部に示すように、グリッジが発生しなくなる。そして、時刻t13以降において、アンドゲートＡｄ22の出力端の電圧がローレベルに固定されているため、ss-reset信号は動作しない。
以上のように、遅延回路２１９および２２０によって、コンパレータ１２４のしきい値が二つあるために発生する不具合を回避している。
【０１０７】
以上のように、時刻t4〜t13においては、スイッチング電源１は、第２の電圧を入力されている状態から第１の電圧を入力されている状態へ移行しつつ動作し、電圧Ｏｔｓがローレベルであることより、電流臨界型のスイッチング電源として動作する。以下、上記の状態を、以下、上記の状態を、「スイッチング電源１が第２の電圧系動作を行い、且つ、臨界動作を行っている。」という。
【０１０８】
次に、時刻t14以降において、スイッチング電源１に第１の電圧に満たない電圧が入力されると、電圧ＭＵＬＴが定電圧源Ｅ22を超えなくなるため、アンドゲートＡｄ21の出力信号がローレベルに固定され、オアゲートＯｒ21にハイレベルの信号が入力されなくなり、オアゲートＯｒ21はローレベルの信号を引き続き出力する。それにより、コンデンサＣ12は地絡されなくなり、定電流源Ｉres21およびＭＯＳ−ＦＥＴＱ21によって充電される。このとき、電源となる交流電圧が一時的に減衰したか、定常的に一定値以下に低下したかの判定が開始される。
【０１０９】
そして、図３（ｂ）に示すように、コンデンサＣ12が一定の時間（Ａｍｓｅｃ）だけ充電されると、時刻t15において、時刻t12における動作と同様の動作が行われ、図３（ｄ）に示すように電圧Ｃｐinがハイレベルに上昇する。また、電圧Ｃｐinのハイレベルへの上昇により、バッファとして開かれているアンドゲートＡｄ22の出力信号がハイレベルになり、ＲＳフリップフロップ２１１の出力信号をローレベルにリセットし、ノットゲートＮｔ23を介して、図３（ｄ）に示すように、ゲート停止信号Ｇｓｔをハイレベルにする。
【０１１０】
そして、電圧ｃｈｇがローレベルからハイレベルになることにより、ＭＯＳ−ＦＥＴＱ21がオフしてコンデンサＣ12への充電が中止され、ＭＯＳ−ＦＥＴＱ22がオンして、定電流源Ｉres22によって、コンデンサＣ12からの放電が開始され、図３（ｂ）に示すように、電圧ＶＴoffが低下する。
【０１１１】
そして、時刻t14からＢｍｓｅｃ経過した後の時刻t16において、図３（ｂ）に示すように、電圧ＶＴoffがローレベルになると、コンパレータ１２４が電圧Ｃｐinをローレベルにする。そして、バッファとして開かれているアンドゲートＡｄ22が、電圧res-ssresをハイレベルからローレベルにする。ＯＳＭＶ２１７は入力端における該電圧変化によって、通常ローレベルであり、一定時間だけハイレベルを呈する信号を、バッファとして開かれているアンドゲートＡｄ24を介して、図３（ｆ）に示すように、ss-reset信号として出力する。つまり、ＭＯＳ−ＦＥＴＱ1がオフの状態に固定されてからＢｍｓｅｃ経過した後にハイレベルのss-reset信号が出力される。
【０１１２】
そして、時刻t17において、スイッチング電源１に第２の電圧が入力されると、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧および定電圧源Ｅ23の出力電圧より高くなり、時刻t4における動作と同様の動作が行われる。この結果、図３（ｄ）に示すように、ゲート停止信号Ｇｓｔがハイレベルからローレベルになり、電圧Ｏｔｓがハイレベルからローレベルになる。
【０１１３】
以上のように、時刻t13〜t15においては、スイッチング電源１は、第１の電圧を入力されている状態から、時刻t14にて、第１の電圧に満たない電圧を入力されている状態へ移行しつつ、電流連続型のスイッチング電源として動作する。以下、上記の状態を、「スイッチング電源１が第１の電圧系動作を行い、且つ、連続動作を行っている。」という。
また、時刻t15〜t17においては、スイッチング電源１は、第１の電圧に満たない電圧を入力されている状態になっており、前述したＵＶＬＯ動作を行う。以下、上記の状態を、「スイッチング電源１がＵＶＬＯ動作を行い、且つ、ＭＯＳ−ＦＥＴＱ1がオフ状態である。」という。
【０１１４】
そして、時刻t17において、スイッチング電源１に第２の電圧が入力されると、図３（ａ）に示すように、電圧ＭＵＬＴが定電圧源Ｅ22の出力電圧および定電圧源Ｅ23の出力電圧より高くなり、時刻t4における動作と同様の動作が行われる。この結果、図３（ｄ）に示すように、ゲート停止信号Ｇｓｔがハイレベルからローレベルになり、電圧Ｏｔｓがハイレベルからローレベルになる。
【０１１５】
次に、時刻t18において、スイッチング電源１に第１の電圧に満たない電圧が入力されると、時刻t14における動作と同様に動作が行われ、図３（ｂ）に示すように、電圧ＶＴoffが上昇する。次に、時刻t18からＡｍｓｅｃ後の時刻t19において、電圧ＶＴoffがコンパレータ１２４のしきい値を超え、t12における動作と同様の動作が行われ、図３（ｃ）に示すように、電圧Ｃｐinがハイレベルになり、図３（ｅ）に示すように、電圧Ｏｔｓがハイレベルになる。
【０１１６】
以上のように、時刻t17〜t19においては、スイッチング電源１は、第２の電圧を入力されている状態から、時刻t18にて、第１の電圧に満たない電圧を入力されている状態へ移行しつつ、電流臨界型のスイッチング電源として動作する。以下、上記の状態を、「スイッチング電源１が第２の電圧系動作を行い、且つ、臨界動作を行っている。」という。
【０１１７】
次に、時刻t20において、時刻t13における動作と同様の動作が行われ、図３（ｃ）に示すように、電圧ＶＴoffが地絡され、電圧Ｃｐinがローレベルになる。次に、電圧ゼロの状態から定電流源Ｉres21およびＭＯＳ−ＦＥＴＱ21によって、コンデンサＣ12が充電されることにより、電圧ＶＴoffが上昇する。そして、電圧Ｏｔｓがローレベルからハイレベルになる。次に、時刻t21において、電圧ＶＴoffがコンパレータ１２４のしきい値を超え、時刻ｔ15における動作と同様の動作が行われ、電圧Ｃｐinおよびゲート停止信号Ｇｓｔがハイレベルになる。
【０１１８】
以上のように、時刻t19〜t21においては、スイッチング電源１は、第２の電圧を入力されている状態から、時刻t18にて、第１の電圧に満たない電圧を入力されている状態へ移行している状況において、スイッチング電源１は、入力されている電圧が第１の電圧であると認識し、電流連続型のスイッチング電源として動作する。以下、上記の状態を、「スイッチング電源１が第１の電圧系動作を行い、且つ、連続動作を行っている。」という。
【０１１９】
次に、時刻t21〜t22の間において、電圧ＶＴoffが徐々に低下し、時刻t20からＢｍｓｅｃ後の時刻ｔ22において、時刻t16における動作と同様の動作が行われ、図３（ｂ）に示すように、電圧ＶＴoffがグランド電位になり、図３（ｃ）に示すように、電圧Ｃｐinがローレベルになる。そして、電圧res-ssresがハイレベルからローレベルになり、ＯＳＭＶ２１７が入力端における該電圧変化によって、通常ローレベルであり、一定時間だけハイレベルを呈する信号を、バッファとして開かれているアンドゲートＡｄ24を介して、図３（ｆ）に示すように、ss-reset信号として出力する。以上より、時刻t18において、入力電圧が第２の電圧から、第１の電圧に満たない電圧に変化してから、ＡｍｓｅｃとＢｍｓｅｃとの和の時間であるＣｍｓｅｃ経過した時刻t22に、ハイレベルのss-reset信号が出力される。
【０１２０】
以上のように、時刻t21〜t22においては、スイッチング電源１は、第１の電圧に満たない電圧を入力されている状態になっており、前述したＵＶＬＯ動作を行う。以下、上記の状態を、「スイッチング電源１がＵＶＬＯ動作を行い、且つ、ＭＯＳ−ＦＥＴＱ1がオフ状態である。」という。
【０１２１】
上記実施形態によれば、力率改善回路１１において、タイマコントロール回路１２１が、定電流源Ｉres21およびＭＯＳ−ＦＥＴＱ21、または、定電流源Ｉres22およびＭＯＳ−ＦＥＴＱ22によって、コンデンサＣ12の充放電を制御し、入力電圧が第２の電圧から第１の電圧に瞬間的に下がった場合、または、入力電圧が第１の電圧からそれ未満の電圧に瞬間的に下がった場合のいずれにおいても、コンデンサＣ12およびコンパレータ１２４からなるタイマによって、入力電圧をタイマの時間だけ後においても入力電圧を検出し、交流電圧が下がっていることを確認した上で、スイッチング電源１を電流連続型のスイッチング電源として動作させたり、ＭＯＳ−ＦＥＴＱ1をオフの状態に固定してスイッチング電源１の動作を停止させる。したがって、従来二つ必要であったコンデンサをコンデンサＣ12一つによって共用することができ、使用部品数を削減し、回路構成を簡略化しつつ、入力電圧を検知することができる。
【０１２２】
また、上記実施形態によれば、力率改善回路１１において、入力電圧を検出するために、異なる二つのしきい値を有するコンパレータ１２２および１２３を用いているので、入力電圧について第１の電圧と第２の電圧とを境界とする三つの領域に場合分けすることができる。したがって、スイッチング電源１の動作を、各領域における動作、つまり、第１の電圧系動作、第２の電圧系動作、ＵＶＬＯ動作に分けることができ、それに応じてタイマコントロール回路１２１を制御することができる。
【０１２３】
尚、本実施形態においては、力率改善回路１１にて、異なる二種類の入力電圧を検出するために、外付けのコンデンサＣ12を、充放電を制御することによって共用し、また、ソフトスタート回路のリセット信号を発生させるためのタイムベースとしても共用している。よって、本実施形態においては、コンデンサＣ12を異なる三つのタイマ用として共用することになる。
【０１２４】
また、本実施形態においては、遅延回路２１９および２２０によって、入力電圧が２００Ｖから低下した場合に、コンパレータ１２４のしきい値が二つあるために発生するグリッジによる不具合を回避している。
【０１２５】
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲での設計変更も含まれる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の一実施形態におけるスイッチング電源の構成を示すブロック図である。
【図２】同実施形態におけるスイッチング電源の制御回路内のタイマコントロール回路内部および周辺の構成を示すブロック図である。
【図３】同実施形態におけるスイッチング電源における、力率改善回路内のオフ時間設定回路の動作の詳細を示す波形図である。
【図４】同実施形態において、遅延回路を組み込まない場合のタイマコントロール回路の動作の詳細を示す波形図である。
【図５】同実施形態において、遅延回路を組み込んだ場合のタイマコントロール回路の動作の詳細を示す波形図である。
【符号の説明】
【０１２７】
１・・・スイッチング電源、１１・・・制御回路、１１１・・・ドライバ、１２１・・・タイマコントロール回路（タイマ制御手段）、１２２〜１２３・・・コンパレータ（比較手段）、１２４・・・コンパレータ（タイマ）、２１１〜２１３・・・ＲＳフリップフロップ（Reset-Set  Flip-Flop）、２１４・・・遅延器（Ｄｅｌａｙ）（タイマ）、２１７・・・ワンショット・マルチバイブレータ（ＯＳＭＶ：単安定マルチバイブレータ）、２１８・・・オフ時間設定回路、２１９〜２２０・・・遅延器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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