(57)【要約】【課題】  冗長メモリセルを設けることによる歩留まりの向上を図ると共に、動作速度の向上を図る。【解決手段】  ある第１のアクセスサイクルにおいて外部からのライトイネーブル信号がアクティブ状態となった場合に、次の第２のアクセスサイクルにおいて、第２のアクセスサイクルにおける入力アドレスに対応するリードアクセスを実行後、第１のアクセスサイクルにおける入力アドレスに対応するライトアクセスを実行する場合において、リードアクセス実行時には、第２のアクセスサイクルにおいて冗長アドレス設定回路から出力されるアドレスをラッチしてアクセス対象アドレスとして出力し、ライトアクセス実行時には、リードアクセス実行前にラッチした、第１のアクセスサイクルにおいて冗長アドレス設定回路から出力されたアドレスを、アクセス対象アドレスとして出力する。【選択図】        図５
2006351140.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力アドレスのアドレス変化を基準にリードアクセスまたはライトアクセスが実行される半導体メモリ装置であって、
メモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに置き換えられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記入力アドレスに基づいて、前記メモリセルアレイ中のメモリセルを特定するアドレスを出力する回路であって、前記標準メモリセルアレイ部中の前記入力アドレスに対応する標準メモリセルアレイが前記不良メモリセルであるために、あらかじめ前記冗長メモリセルアレイ部中の冗長メモリセルに置き換えられているメモリセルに該当しているか否か判定し、該当する場合には、置き換えられた冗長メモリセルに対応する冗長アドレスを出力し、該当しない場合には、前記標準メモリセルに対応する標準アドレスを出力する冗長アドレス設定回路と、
前記冗長アドレス設定回路から出力されるアドレスをラッチし、前記メモリセルアレイのうち、アクセスの対象となるメモリセルに対応するアクセス対象アドレスを出力するアドレス設定回路と、を備え、
前記アドレス設定回路は、
ある第１のアクセスサイクルにおいて外部からのライトイネーブル信号がアクティブ状態となった場合に、次の第２のアクセスサイクルにおいて、前記第２のアクセスサイクルにおける前記入力アドレスに対応するリードアクセスを実行後、前記第１のアクセスサイクルにおける前記入力アドレスに対応するライトアクセスを実行する場合において、
前記リードアクセス実行時には、前記第２のアクセスサイクルにおいて前記冗長アドレス設定回路から出力されるアドレスをラッチして前記アクセス対象アドレスとして出力し、前記ライトアクセス実行時には、前記リードアクセス実行前にラッチした、前記第１のアクセスサイクルにおいて前記冗長アドレス設定回路から出力されたアドレスを、前記アクセス対象アドレスとして出力する
ことを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置を備える電子機器。
【請求項３】
外部からの入力アドレスのアドレス変化を基準にアクセス動作が実行される半導体メモリ装置におけるアクセス対象アドレスの設定方法であって、
前記半導体メモリ装置は、
メモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに置き換えられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記入力アドレスに基づいて、前記メモリセルアレイ中のメモリセルを特定するアドレスを出力する回路であって、前記標準メモリセルアレイ部中の前記入力アドレスに対応する標準メモリセルアレイが前記不良メモリセルであるために、あらかじめ前記冗長メモリセルアレイ部中の冗長メモリセルに置き換えられているメモリセルに該当しているか否か判定し、該当する場合には、置き換えられた冗長メモリセルに対応する冗長アドレスを出力し、該当しない場合には、前記標準メモリセルに対応する標準アドレスを出力する冗長アドレス設定回路と、を備え、
ある第１のアクセスサイクルにおいて外部からのライトイネーブル信号がアクティブ状態となった場合に、次の第２のアクセスサイクルにおいて、前記第２のアクセスサイクルにおける前記入力アドレスに対応するリードアクセスを実行後、前記第１のアクセスサイクルにおける前記入力アドレスに対応するライトアクセスを実行する場合において、
前記リードアクセス実行時には、前記第２のアクセスサイクルにおいて前記冗長アドレス設定回路から出力されるアドレスをラッチして前記アクセス対象アドレスとして出力し、前記ライトアクセス実行時には、前記リードアクセス実行前にラッチした、前記第１のアクセスサイクルにおいて前記冗長アドレス設定回路から出力されたアドレスを、前記アクセス対象アドレスとして出力する
ことを特徴とするアクセス対象アドレス設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置に関し、特に、不良メモリセルを冗長メモリセルに置き換えが可能な半導体メモリ装置に関する。
【背景技術】
【０００２】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Virtually Static RAM）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Pseudo Static RAM ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュタイマを内蔵しており、リフレッシュ動作を内部で実行している。このため、仮想ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに仮想ＳＲＡＭにリードアクセス（データの読み出し）やライトアクセス(データの書き込み）を実行することが可能である。
【０００３】
また、半導体メモリ装置では、あらかじめ冗長メモリセルと呼ばれる予備のメモリセルを設けておき、本来のメモリセルアレイ中に発生した不良メモリセルをこの冗長メモリセルに置き換えて、半導体メモリ装置の製造上の歩留まりを向上させる冗長技術を採用するのが一般的であり、上記仮想ＳＲＡＭにおいても採用されている。
【０００４】
なお、半導体メモリ装置における冗長技術については、例えば、特許文献１，２に記載れている。
【０００５】
【特許文献１】特開平８−８３４９５号公報
【特許文献２】特開２００３−６８０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記冗長技術を採用した半導体メモリ装置では、以下で説明するように、動作速度の点で問題がある。
【０００７】
図８は、冗長技術を採用した仮想ＳＲＡＭにおけるライトアクセスの処理の流れの一例を示す説明図である。なお、図中の二重線の枠で示された矩形は、それぞれ対応する信号が発生している期間(アクティブとなっている期間)を示している、
【０００８】
図８に示すように、ライトイネーブル信号＃ＷＥがアクティブ状態から非アクティブ状態に変化すると、これに応じてライト要求信号ＲＱＷＡが発生する。また、入力される外部アドレス(入力アドレス)ＡＤＤの変化に応じて、仮想ＳＲＡＭの内部でアドレス遷移信号ＡＴＤ（以下、「ＡＴＤ信号」とも呼ぶ。）が発生し、これに応じてリードアクセス要求信号ＲＱＲＡが発生する。
【０００９】
リードアクセス要求信号ＲＱＲＡが発生すると、先にライトアクセス要求信号ＲＱＷＡが発生していたとしても、優先してリードアクセス実行信号ＡＣＴＲＡを発生させ、リードアクセスを実行させる。このリードアクセスは、冗長判定、アクセス対象アドレスの設定、ワード線（ＷＬ）の活性化および非活性化の順に実行される。この冗長判定では、入力アドレスによって特定されるアドレスが不良メモリセルのアドレスであり、あらかじめ冗長メモリセルに置き換えられているアドレスに該当するか否かを判定し、該当する場合には、置き換えられた冗長メモリセルに対応するアドレスを出力する。
【００１０】
そして、リードアクセスの終了を待ってライトアクセス実行信号ＡＣＴＷＡを発生させ、ライトアクセスを実行させる。このライトアクセスは、リードアクセスと同様に、冗長判定、アクセス対象アドレスの設定、ワード線の活性化および非活性化の順に実行される。
【００１１】
図８に示すように、実際にライトアクセスを実行する前にリードアクセスを実行する場合において、ライトアクセスのためのサイクルタイムＴｃｗとして許容される最小値（以下、「最小サイクルタイム」とも呼ぶ。）Ｔｃｗ＜ｍｉｎ＞は、実際のリードアクセスのために要する時間（以下、「リードアクセスタイム」とも呼ぶ。）Ｔｒａと実際のライトアクセスのために要する時間（以下、「ライトアクセスタイム」とも呼ぶ。）Ｔｗａの和で表される。このため、ライトアクセスのための最小サイクルタイムＴｃｗ＜ｍｉｎ＞は、リードアクセスタイムＴｒａを含む分だけ長くなるという問題がある。
【００１２】
また、リードアクセスタイムＴｒａおよびライトアクセスタイムＴｗａには、それぞれの対応する入力アドレスに対する冗長判定のための時間Ｔｄｊが含まれることになるため、冗長メモリセルをより多く設けて歩留まりの向上を図る場合、冗長判定の対象が増加することにより冗長判定の時間Ｔｄｊが増加して、それぞれのアクセスタイムＴｒａ，Ｔｗａが長くなり、その結果として、ライトアクセスのための最小サイクルタイムＴｃｗ＜ｍｉｎ＞が、さらに、長くなるという問題が発生する。
【００１３】
なお、この問題は、仮想ＳＲＡＭだけでなく、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有し、冗長技術を採用する半導体メモリ装置において共通する問題である。
【００１４】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのような半導体メモリ装置において、冗長メモリセルを設けることによる歩留まりの向上を図ると共に、動作速度の向上を図ることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的の少なくとも一部を達成するために、本発明による半導体メモリ装置は、
外部からの入力アドレスのアドレス変化を基準にリードアクセスまたはライトアクセスが実行される半導体メモリ装置であって、
メモリセルがマトリクス状に配列された標準メモリセルアレイ部と、前記標準メモリセルアレイ部中の不良メモリセルに置き換えられた冗長メモリセルを有する冗長メモリセルアレイ部と、を含むメモリセルアレイと、
前記入力アドレスに基づいて、前記メモリセルアレイ中のメモリセルを特定するアドレスを出力する回路であって、前記標準メモリセルアレイ部中の前記入力アドレスに対応する標準メモリセルアレイが前記不良メモリセルであるために、あらかじめ前記冗長メモリセルアレイ部中の冗長メモリセルに置き換えられているメモリセルに該当しているか否か判定し、該当する場合には、置き換えられた冗長メモリセルに対応する冗長アドレスを出力し、該当しない場合には、前記標準メモリセルに対応する標準アドレスを出力する冗長アドレス設定回路と、
前記冗長アドレス設定回路から出力されるアドレスをラッチし、前記メモリセルアレイのうち、アクセスの対象となるメモリセルに対応するアクセス対象アドレスを出力するアドレス設定回路と、を備え、
前記アドレス設定回路は、
ある第１のアクセスサイクルにおいて外部からのライトイネーブル信号がアクティブ状態となった場合に、次の第２のアクセスサイクルにおいて、前記第２のアクセスサイクルにおける前記入力アドレスに対応するリードアクセスを実行後、前記第１のアクセスサイクルにおける前記入力アドレスに対応するライトアクセスを実行する場合において、
前記リードアクセス実行時には、前記第２のアクセスサイクルにおいて前記冗長アドレス設定回路から出力されるアドレスをラッチして前記アクセス対象アドレスとして出力し、前記ライトアクセス実行時には、前記リードアクセス実行前にラッチした、前記第１のアクセスサイクルにおいて前記冗長アドレス設定回路から出力されたアドレスを、前記アクセス対象アドレスとして出力する
ことを特徴とする。
【００１６】
上記半導体メモリ装置によれば、第２のアクセスサイクルにおけるリードアクセス実行後のライトアクセス実行時において、第１のアクセスサイクルにおいて冗長アドレス設定回路から出力され、リードアクセス実行前にラッチしたアドレスを、アクセス対象アドレスとして設定することができる。これにより、ライトアクセス実行時においては、冗長アドレス設定回路による処理を省略することができるので、冗長アドレス設定回路による処理に要する時間分だけライトアクセスの時間を短縮化することが可能である。これにより、冗長メモリセルを設けることによる半導体メモリ装置の歩留まりの向上を図ると共に、ライトアクセスの動作速度の向上を図ることが可能である。
【００１７】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置のアクセス制御方法、アドレス設定方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．実施例：
Ｂ１．半導体メモリ装置内部の構成：
Ｂ２．ライトアクセス動作：
Ｂ３．実施例の効果：
Ｃ．電子機器への適用例：
Ｄ．変形例：
【００１９】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。メモリチップ１００は、以下のような端子を有している。
【００２０】
Ａ０〜Ａ２０：アドレス入力端子（２１本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２１】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ２０と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２２】
このメモリチップ１００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１００の内部には、図示しないリフレッシュ制御回路が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼ぶ。
【００２３】
メモリチップ１００の内部には、入力アドレスＡ０〜Ａ２０の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路１４０が設けられている。そして、メモリチップ１００内の回路は、アドレス遷移検出回路１４０から供給されるアドレス遷移信号に基づいて動作する。このアドレス遷移信号が本発明の外部アクセスタイミング信号に相当する。なお、以下の説明では、アドレス遷移検出回路１４０を「ＡＴＤ回路」とも呼び、アドレス遷移信号ＡＴＤ（外部アクセスタイミング信号）を「ＡＴＤ信号」とも呼ぶ。
【００２４】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１００の動作状態を制御するための信号である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ。）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなる。スタンバイモードでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線が活性化される。
【００２７】
アドレスＡ０〜Ａ２０は、２１ビットであり、２Ｍワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ２０の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットのデータを入出力することができる。
【００２８】
オペレーションモードにおいて、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルと判断され、Ｈレベルになるとリードサイクルと判断される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００２９】
図２は、メモリチップ１００の動作の概要を示すタイミングチャートである。２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、チップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３０】
図２の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。また、アウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。ただし、メモリチップ内部での実際の書き込みは、後述するように、ライトサイクルでは行われず、次のサイクルにおいて実行されるデータの読み出し動作の後に実行される。
【００３１】
なお、ＡＴＤ信号の周期Ｔｃ（すなわち、アドレスＡ０〜Ａ２０の変化の周期）は、このメモリチップ１００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３２】
３番目のサイクルの終了以降は、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなっている状態を示している。
【００３３】
Ｂ．実施例：
Ｂ１．半導体メモリ装置内部の構成：
図３は、メモリチップ１００の内部構成を示すブロック図である。このメモリチップ１００は、メモリブロック１１０と、アドレスバッファ１２０と、データ入出力バッファ１３０と、を備えている。
【００３４】
メモリブロック１１０は、メモリセルアレイ１１２と、行デコーダ（以下、「Ｘデコーダ」とも呼ぶ。）１１４と、列デコーダ（以下、「Ｙデコーダ」とも呼ぶ。）１１６と、ゲートブロック１１８と、を備えている。
【００３５】
メモリセルアレイ１１２の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ１１２は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。ただし、メモリセルアレイ１１２は、本来のメモリセルアレイに相当する標準メモリセルアレイ部１１２ａと、冗長メモリセルアレイ部１１２ｂの２つのブロックに区分されている。なお、本例では、標準メモリセルアレイ部１１２ａには、８１９２行、２５６×１６列（４０９６列）のメモリセルがマトリクス状に配列されており、冗長メモリセルアレイ部１１２ｂには、１２８行、２５６×１６列（４０９６列）のメモリセルがマトリクス状に配列されている。
【００３６】
Ｘデコーダ１１４は、行ドライバを含んでおり、供給される１４ビットの行アドレス（以下、「Ｘアドレス」とも呼ぶ。）ＸＡＡおよびワード線活性化信号ＲＡＳＥに従って、メモリセルアレイ１１２内の複数本のワード線のうち１本を選択して活性化する。Ｙデコーダ１１６は、列ドライバを含んでおり、供給される８ビットの列アドレス（以下、「Ｙアドレス」とも呼ぶ。）に従ってメモリセルアレイ１１２内の複数組のビット線対のうち１ワード分（１６ビット）分のビット線対を同時に選択する。なお、標準メモリセルアレイ部１１２ａ内のワード線が選択されるか冗長メモリセルアレイ部１１２ｂ内のワード線が選択されるかは、１４ビットのワード線選択用のＸアドレス(以下、「アクセス対象Ｘアドレス」とも呼ぶ。)ＸＡＡのうちの最上位ビットの値に従って選択される。例えば、最上位ビットが"０"ならば標準メモリセルアレイ部１１２ａ内のワード線が下位１３ビットの値に従って選択され、"１"ならば冗長メモリセルアレイ部１１２ｂ内のワード線が下位７ビットの値に従って選択される。
【００３７】
ゲートブロック１１８は、図示しない読み出し回路や書き込み回路を含んでおり、図示しない制御回路により制御されて、データ入出力バッファ１３０とメモリセルアレイ１１２との間のデータのやり取りを可能とする。また、メモリブロック１１０内には、図示しないプリチャージ回路やセンスアンプなども設けられている。なお、これら読み出し回路や書き込み回路、プリチャージ回路、センスアンプ回路、制御回路は、本発明の説明上特に必要でないので、以下説明を省略する。
【００３８】
アドレスバッファ１２０は、外部装置から与えられた外部アドレス（以下、単に「アドレス」あるいは「入力アドレス」とも呼ぶ。）Ａ０〜Ａ２０を他の内部回路に供給する回路である。下位の８ビットのアドレスＡ０〜Ａ７はＹアドレスとして用いられ、上位の１３ビットのアドレスＡ８〜Ａ２０はＸアドレスＸＡＮとして用いられる。そして、ＹアドレスＡ０〜Ａ７と、ＸアドレスＡ８〜Ａ２０（（以下、まとめて「ＸアドレスＸＡＮ」とも呼ぶ。）と、によって１ワード（１６ビット）分のメモリセルが選択される。選択されたメモリセルに対応する１ワード分のデータは、データ入出力バッファ１３０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ２０（以下、まとめて「アドレスＡＤＤ」とも呼ぶ。）を入力することにより、１ワード分のメモリセルに同時にアクセスすることが可能である。
【００３９】
メモリチップ１００は、さらに、ＡＴＤ回路１４０と、アクセス制御回路１５０と、冗長アドレス設定回路１６０と、Ｘアドレス設定回路１７０と、Ｘアドレス制御回路１８０と、活性化制御回路１９０と、を備えている。
【００４０】
なお、メモリチップ１００は、図３に示す回路の他に、外部装置から与えられたＹアドレスＡ０〜Ａ７に従ってＹデコーダを制御する制御回路、リフレッシュを制御する制御回路等種々の回路を有しているが、本発明を説明する上で特に必要としないため、図３では省略されている。
【００４１】
ＡＴＤ回路１４０は、外部装置から供給された２１ビットのアドレスＡ０〜Ａ２０のうちのいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、図３（ａ）に示したようなパルス状のＡＴＤ信号を生成する。
【００４２】
アクセス制御回路１５０は、チップセレクト信号＃ＣＳ、ＡＴＤ信号、および、ライトイネーブル信号＃ＷＥに従って、冗長判定開始信号ＪＳＴ、リードアクセス要求信号ＲＱＲＡ、ライトアクセス要求信号ＲＱＷＡ、リードアクセス実行信号ＡＣＴＲＡ、および、ライトアクセス実行信号ＡＣＴＷＡを発生する。
【００４３】
冗長アドレス設定回路１６０は、供給されたＸアドレスＸＡＮが、不良メモリセルに対応するアドレスであり、あらかじめ、標準メモリセルアレイ部１１２ａ内のワード線のうち、不良メモリセルに対応するワード線のアドレスに該当するか否かを判定する。そして、該当する場合には、あらかじめ、置き換えられている冗長メモリセルアレイ部１１２ｂ内のワード線に対応する１４ビットのアドレスを、ＸアドレスＸＡＬとして出力する。該当しない場合には、標準メモリセルアレイ部１１２ａ内のワード船に対応する１４ビットのＸアドレスのうち、供給された１３ビットのＸアドレスＸＡＮに対応するアドレスをＸアドレスＸＡＬとして出力する。なお、冗長アドレス設定回路１６０は、供給されたＸアドレスＸＡＮに対する上記一連の処理(以下、「冗長判定処理」とも呼ぶ。)を終了した場合には、冗長判定終了信号ＪＥＮＤを発生する。
【００４４】
Ｘアドレス設定回路１７０は、Ｘアドレス制御回路１８０から供給される３つのゲート信号Ｇａｔｅ−Ｎ，Ｇａｔｅ−Ｗ１，Ｇａｔｅ−Ｗ２に従って、冗長アドレス設定回路１６０から供給されたＸアドレスＸＡＬをラッチし、アクセス対象ＸアドレスＸＡＡとしてＸデコーダ１１４に供給する。
【００４５】
Ｘアドレス設定回路１７０は、第１のゲート信号Ｇａｔｅ−Ｎに従って動作する第１のゲート１７１と、第２のゲート信号Ｇａｔｅ−Ｗ１に従って動作する第２のゲート１７３と、第１のゲート１７１および第３のゲート１７５に接続された第１のラッチ１７２と、第２のゲート１７３および第３のゲート１７５の間に設けられた第２のラッチ１７４と、を備えている。
【００４６】
第１のゲート１７１が第１のゲート信号Ｇａｔｅ−Ｎに従って開くと、冗長アドレス設定回路１６０から供給されるＸアドレスＸＡＬが第１のラッチ１７２に供給される。そして、第１のゲート１７１が第１のゲート信号Ｇａｔｅ−Ｎに従って閉じると、供給されていたＸアドレスの値が第１のラッチ１７２にラッチされる。そして、第１のラッチ１７２にラッチされているＸアドレスの値は、アクセス対象ＸアドレスＸＡＡとして出力される。
【００４７】
同様に、第２のゲート１７３が第２のゲート信号Ｇａｔｅ−Ｗ１に従って開くと、冗長アドレス設定回路１６０から供給されるＸアドレスＸＡＬが第２のラッチ１７４に供給される。そして、第２のゲート１７３が第２のゲート信号Ｇａｔｅ−Ｗ１に従って閉じると、供給されていたＸアドレスＸＡＬの値が第２のラッチ１７４にラッチされる。
【００４８】
また、第３のゲート１７５が第３のゲート信号Ｇａｔｅ−Ｗ２に従って開くと、第２のラッチ１７４にラッチされているＸアドレスＸＡＬの値が第１のラッチ１７２に供給される。そして、第３のゲート１７５が第３のゲート信号Ｇａｔｅ−Ｗ２に従って閉じると、第２のラッチ１７４から供給されていたＸアドレスＸＡＬの値が第１のラッチ１７４にラッチされる。そして、第１のラッチ１７２にラッチされているＸアドレスの値は、アクセス対象ＸアドレスＸＡＡとして出力される。
【００４９】
Ｘアドレス制御回路１８０は、リードアクセス要求信号ＲＱＲＡ、ライトアクセス要求信号ＲＱＷＡ、リードアクセス実行信号ＡＣＴＲＡ、ライトアクセス実行信号ＡＣＴＷＡ、および、冗長判定終了信号ＪＥＮＤに従って、上記３つのゲート信号Ｇａｔｅ−Ｎ，Ｇａｔｅ−Ｗ１，Ｇａｔｅ−Ｗ２を発生する。
【００５０】
活性化制御回路１９０は、リードアクセス実行信号ＡＣＴＲＡ、ライトアクセス実行信号ＡＣＴＷＡ、冗長判定終了信号ＪＥＮＤ、および、３つのゲート信号Ｇａｔｅ−Ｎ，Ｇａｔｅ−Ｗ１，Ｇａｔｅ−Ｗ２に従って、ワード線活性化信号ＲＡＳＥを発生する。
【００５１】
Ｘデコーダ１１４は、Ｘアドレス設定回路１７０からアクセス対象ＸアドレスＸＡＡが供給されているときに、ワード線活性化信号ＲＡＳＥに従って、そのアクセス対象ＸアドレスＸＡＡに対応する１本のワード線を活性化状態とする。このとき、上述した、図示しない書き込み回路によってデータの書き込みが実行され、あるいは、図示しない読み出し回路によってデータの読み出しが実行される。
【００５２】
Ｂ２．ライトアクセス動作：
本実施例の半導体メモリ装置は、ライトサイクルにおける動作について特徴を有しており、リードサイクルにおける動作については従来と同様であるので、以下では、ライトサイクルにおける動作についてのみ説明を加えることとする。
【００５３】
図４は、ライトサイクルにおける動作について示すタイミングチャートである。図４は第１および第２番目のライトサイクルを示しており、各サイクルにおいて、入力アドレスＡＤＤ（図４（ａ））が変化し、ライトイネーブル信号＃ＷＥ（図４（ｂ））が一定期間Ｌレベルに変化する場合を示している。
【００５４】
なお、説明の便宜上、冗長アドレス設定回路１６０から出力されるＸアドレスＸＡＬは、冗長メモリセルに対応する冗長アドレスではなく、標準メモリセルに対応するアドレスとなっていることとする。
【００５５】
第１番目のサイクルにおいて、入力アドレスＡＤＤが変化すると、これに応じて、一定期間Ｈレベルに変化するＡＴＤ信号(図４（ｃ）)が発生する。そして、ＡＴＤ信号の立ち上がりに応じて、Ｈレベルに変化するリードアクセス要求信号ＲＱＲＡ(図４（ｆ）)が発生する。
【００５６】
そして、ＡＴＤ信号の立ち下がりに応じて、リードアクセス実行信号ＡＣＴＲＡ(図４（ｈ）)がＨレベルに変化し、リードアクセスが実行される。
【００５７】
まず、リードアクセス実行信号ＡＣＴＲＡの立ち上がりに応じて、Ｈレベルに変化する冗長判定開始信号ＪＳＴ（図４（ｊ））が発生する。これにより、冗長アドレス設定回路１６０によって供給されるＸアドレスＸＡＮに対して、上記した冗長判定処理が実行される。冗長判定処理が終了すると、冗長判定処理の終了を示す冗長判定終了信号ＪＥＮＤ（図４（ｋ））が発生するとともに、判定結果に応じて設定されたアドレスの値がＸアドレスＸＡＬ（図４（ｄ））として出力される。ここでは、入力アドレスＡＤＤのうち、上位１３ビットのＸアドレスの示す値［ｎ］に相当する１４ビットのデータがＸアドレスＸＡＬとして出力されている。
【００５８】
冗長アドレス設定回路１６０における冗長判定処理が終了して、冗長判定終了信号ＪＥＮＤがＨレベルに変化すると、これに応じて、一定期間Ｈレベルに変化する第１のゲート信号Ｇａｔｅ−Ｎ（図４（ｌ））が発生する。第１のゲート信号Ｇａｔｅ−Ｎが発生すると、上述したように、Ｘアドレス設定回路１７０の第１のラッチ１７２に冗長アドレス設定回路１６０から供給されるＸアドレスＸＡＬの値がラッチされ、アクセス対象ＸアドレスＸＡＡとして設定される。
【００５９】
第１のゲート信号Ｇａｔｅ−ＮがＬレベルに変化すると、これに応じて、一定期間Ｈレベルに変化するワード線活性化信号ＲＡＳＥ（図４（ｏ））が発生する。これによりアクセス対象ＸアドレスＸＡＡの表すワード線（アドレス値［ｎ］に対応するワード線（ＷＬ））が活性化される。
【００６０】
ワード線活性化信号ＲＡＳＥがＬレベルに変化すると、活性化されていたワード線を非活性化するための一定時間を経過後に、リードアクセス実行信号ＡＣＴＲＡがＬレベルに変化し、リードアクセス動作が終了する。
【００６１】
そして、ライトイネーブル信号＃ＷＥがＨレベルに変化すると、これに応じてＨレベルに変化するライトアクセス要求信号ＲＱＷＡ(図４（ｇ）)が発生する。
【００６２】
次に、第２番目のサイクルにおいても、入力アドレスＡＤＤが変化すると、これに応じてＡＴＤ信号が発生する。そして、ＡＴＤ信号の立ち上がりに応じて、Ｈレベルに変化するリードアクセス要求信号ＲＱＲＡが発生する。
【００６３】
また、ＡＴＤ信号がＨレベルに変化したとき、ライトアクセス要求信号ＲＱＷＡがＨレベルに変化しているので、ＡＴＤ信号の立ち上がりに応じて、一定期間Ｈレベルに変化する第２のゲート信号Ｇａｔｅ−Ｗ１（図４（ｎ））が発生する。第２のゲート信号Ｇａｔｅ−Ｗ１が発生すると、上述したように、Ｘアドレス設定回路１７０の第２のラッチ１７４に冗長アドレス設定回路１６０から供給されるＸアドレスＸＡＬの値（図の例では［ｎ］）がラッチされる。
【００６４】
そして、ＡＴＤ信号の立ち下がりに応じて、第１番目のサイクルと同様に、リードアクセス実行信号ＡＣＴＲＡがＨレベルに変化し、リードアクセスが実行される。ただし、この場合、第１のゲート信号Ｇａｔｅ−Ｎの発生に従って、Ｘアドレス設定回路１７０の第１のラッチ１７２にラッチされる値は、第２番目のサイクルにおいて、入力アドレスＡＤＤのうち、上位１３ビットのＸアドレスの示す値［ｎ＋１］であり、この値に対応するワード線が活性化される。
【００６５】
リードアクセス実行信号ＡＣＴＲＡがＬレベルに変化すると、これに応じて、ライトアクセス実行信号ＡＣＴＷＡ（図４（ｉ））がＨレベルに変化し、ライトアクセスが実行される。
【００６６】
まず、ライトアクセス実行信号ＡＣＴＷＡの立ち上がりに応じて、一定期間Ｈレベルに変化する第３のゲート信号Ｇａｔｅ−Ｗ２（図４（ｎ））が発生する。第３のゲート信号Ｇａｔｅ−Ｗ２が発生すると、上述したように、Ｘアドレス設定回路１７０の第２のラッチ１７４にラッチされていた第１番目のサイクルにおけるＸアドレスＸＡＬの値（［ｎ］）が、第１のラッチ１７２に供給されてラッチされ、アクセス対象ＸアドレスＸＡＡとして設定される。
【００６７】
そして、第３のゲート信号Ｇａｔｅ−Ｗ２がＬレベルに変化すると、これに応じて、一定期間Ｈレベルに変化するワード線活性化信号ＲＡＳＥが発生する。これによりＸアドレスＸＡＡの表すワード線（アドレス値［ｎ］に対応するワード線）が活性化される。
【００６８】
ワード線活性化信号ＲＡＳＥがＬレベルに変化すると、活性化されていたワード線を非活性化するための一定時間を経過後に、リードアクセス実行信号ＡＣＴＲＡがＬレベルに変化し、ライトアクセス動作が終了する。
【００６９】
以上説明したように、あるライトサイクルに対応する実際のライトアクセスは、次のサイクルにおけるリードアクセスの実行後に行われる。このとき、リードアクセスに要する時間は、冗長判定処理に要する時間、アクセス対象アドレスの設定時間、ワード線の活性化時間および非活性化時間である。また、ライトアクセスに要する時間は、アクセス対象アドレスの設定時間、ワード線の活性化時間および非活性化時間である。
【００７０】
Ｂ３．実施例の効果：
図５は、実施例の効果を示す説明図である。図５（Ｂ）は、実施例のライトサイクルにおいて、リードアクセスに続いてライトアクセスが実行される場合の動作の流れを示してり、図５（Ａ）はその比較例を示している。ライトサイクルにおける動作の流れは、ＡＴＤ信号の立ち下がりを基準として、左から右へ向かって示されている。また、図中の二重線の枠で示された矩形は、それぞれ対応する信号が発生している期間（アクティブとなっている期間）を示している。
【００７１】
図５（Ａ）に示すように、比較例の場合には、リードアクセス実行信号ＡＣＴＲＡが発生している期間中に、冗長判定、アクセス対象アドレスの設定、ワード線（ＷＬ）の活性化、ワード線の非活性化の順で処理がなされて、リードアクセスが実行される。リードアクセスが終了すると、リードアクセス実行信号ＡＣＴＲＡに続いてライトアクセス実行信号ＡＣＴＷＡが発生する。ライトアクセス実行信号ＡＣＴＷＡが発生している期間中においても、リードアクセスの場合と同様に、冗長判定、ワード線の活性化、ワード線の非活性化の順で処理がなされて、ライトアクセスが実行される。
【００７２】
一方、図５（Ｂ）に示すように、実施例の場合には、ライトアクセス実行信号ＡＣＴＷＡが発生している期間中において、アクセス対象アドレスの設定、ワード線の活性化、ワード線の非活性化の順で処理がなされる。
【００７３】
比較例において、ライトサイクルタイムとして許容される最小値(最小サイクルタイム)Ｔｃｗ０は、リードアクセスが開始されてから、ライトアクセスが終了するまでの時間、すなわち、リードアクセスタイムＴｒａ０およびライトアクセスタイムＴｗａ０の和で表される。
【００７４】
同様に、実施例において、最小サイクルタイムＴｃｗ１は、リードアクセスタイムＴｒａ１およびライトアクセスタイムＴｗａ１の和で表される。
【００７５】
ここで、実施例におけるリードアクセスタイムＴｒａ１は比較例におけるリードアクセスタイムＴｒａ０に等しいが、実施例におけるライトアクセスタイムＴｗａ１は比較例におけるライトアクセスタイムＴｗａ０に対して冗長判定処理時間Ｔｄｊに相当する時間だけ短くなる。
【００７６】
従って、実施例の場合には、比較例の場合に比べてライトサイクルにおいてＡＴＤ信号の立下りからライトアクセスが終了するまでのアクセス時間を短くすることができるので、ライトサイクルタイムを短くすることが可能となる。
【００７７】
Ｃ．電子機器への適用例：
図６は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【００７８】
図７は、図６の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【００７９】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１００を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【００８０】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスタンバイ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。また、本実施例のメモリチップ１００は、リフレッシュ動作を意識する必要がないので、ＳＲＡＭと同様に用いることができるという利点がある。また、本実施例のメモリチップ１００は、ライトサイクルタイムを短くすることが可能であるので、高速にデータの書き込みを行うことが可能であるという利点がある。
【００８１】
Ｄ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００８２】
上記実施例では、ＡＴＤ回路（図４）が設けられており、ＡＴＤ信号を基準としてアクセス動作が実行されるが、これに代えて、外部装置からクロック信号を供給するようにしてもよい。
【００８３】
また、上記実施例では、２１ビットの入力アドレスにより、２Ｍワードのアドレスを指定する半導体メモリ装置を例に説明したが、これに限定されるものではなく、種々のビット数の入力アドレスに対応する半導体メモリ装置であってもよい。また、上記実施例では、１６ビットのデータを入出力可能な半導体メモリ装置を例に説明したが、これに限定されるものではなく、種々のビット数のデータを入出力可能とする半導体メモリ装置であってもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体メモリ装置の一実施例としてのメモリチップ１００の端子構成を示す説明図である。
【図２】メモリチップ１００の動作の概要を示すタイミングチャートである。
【図３】メモリチップ１００の内部構成を示すブロック図である。
【図４】ライトサイクルにおける動作について示すタイミングチャートである。
【図５】実施例の効果を示す説明図である。
【図６】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図７】図６の携帯電話機７００の電気的構成を示すブロック図である。
【図８】冗長技術を採用した仮想ＳＲＡＭにおけるライトアクセスの処理の流れの一例を示す説明図である。
【符号の説明】
【００８５】
１００...メモリチップ
１１０...メモリブロック
１１２...メモリセルアレイ
１１２ａ...標準メモリセルアレイ部
１１２ｂ...冗長メモリセルアレイ部
１１４...行デコーダ（Ｘデコーダ）
１１６...列デコーダ（Ｙデコーダ）
１１８...ゲートブロック（ＧＡＴＥ）
１２０...アドレスバッファ
１３０...データ入出力バッファ
１４０...アドレス遷移検出回路（ＡＴＤ回路）
１５０...アクセス制御回路
１６０...冗長アドレス設定回路
１７０...Ｘアドレス設定回路(行アドレス設定回路)
１７１，１７３，１７５...ゲート
１７２，１７４...ラッチ
１８０...Ｘアドレス制御回路(行アドレス制御回路)
１９０...活性化制御回路
７００...携帯電話機
７１０...本体部
７１２...キーボード
７１４...液晶表示部
７１６...受話部
７１８...本体アンテナ部
７２０...蓋部
７２２...送話部
７３０...ＣＰＵ
７３２...ＬＣＤドライバ
７４０...ＳＲＡＭ
７４２...ＶＳＲＡＭ
７４４...ＥＥＰＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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