(57)【要約】【課題】ＰＬＬ回路に信号が供給されてから任意の周波数を生成するまでの時間を短縮することを目的とする。そして、安定した動作が実現できるＰＬＬ回路及びそれを搭載した半導体装置を提供することを目的とする。【解決手段】ＰＬＬ回路は、位相比較器１１、ループフィルタ（ＬＦ）１２、電圧制御発振器（ＶＣＯ）１３及び分周器１４を有している。位相比較器１１は、外部から入力される信号Ｆｓと分周器１４から入力される信号Ｆｏ／Ｎとの位相を比較する。ループフィルタ１２は、位相比較器１１から供給される信号から交流成分を取り除いた信号Ｖｉｎを生成する。電圧制御発振器１３は、ループ・フィルタ１２から入力される信号Ｖｉｎに基づき信号Ｆｏを出力する。分周器１４は、電圧制御発振器１３から出力される信号Ｆｏを、Ｎ分の１に分周した信号Ｆｏ／Ｎに変換して位相比較器１１に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振回路と、入力電圧で制御された電流を複数の経路で前記発振回路に流す電流源を含む電圧制御発信器とを有することを特徴とするＰＬＬ回路。
【請求項２】
発振回路と、入力電圧で制御された電流を複数の経路で前記発振回路に流す電流源とを含み、入力電圧が０Ｖであっても特定の周波数で発振をする電圧制御発信器とを有することを特徴とするＰＬＬ回路。
【請求項３】
発振回路と、第１の電流経路と第２の電流経路がそれぞれ複数あり、入力電圧が高いときは第１の電流経路を主として使って前記発振回路に電流を流し、入力電圧が低いときは第２の電流経路を主として使って前記発振回路に電流を流す電流源を含む電圧制御発信器とを有することを特徴とするＰＬＬ回路。
【請求項４】
発振回路と、第１の電流経路と第２の電流経路がそれぞれ複数あり、入力電圧が高いときは第１の電流経路を主として使って前記発振回路に電流を流し、入力電圧が低いときは第２の電流経路を主として使って前記発振回路に電流を流す電流源とを含み、入力電圧が０Ｖであっても特定の周波数で発振をする電圧制御発信器とを有することを特徴とするＰＬＬ回路。
【請求項５】
請求項４において、前記電流源は、電流を流すため経路を有していることを特徴としたＰＬＬ回路。
【請求項６】
アンテナを備え、無線通信により信号の送受信を行う半導体装置であって、前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するＰＬＬ回路を有し、前記ＰＬＬ回路は、リングオシレータと、入力電圧で制御された電流を複数の経路で前記発振回路に流す電流源を含む電圧制御発信器とを有することを特徴とする半導体装置。
【請求項７】
アンテナを備え、無線通信により信号の送受信を行う半導体装置であって、前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した変調信号を復調する復調回路と、前記復調回路の復調信号に同期したクロック信号を生成するＰＬＬ回路を有し、前記ＰＬＬ回路は、発振回路と、入力電圧で制御された電流を複数の経路で前記発振回路に流す電流源とを含み、入力電圧が０Ｖであっても特定の周波数で発振をする電圧制御発信器とを有することを特徴とする半導体装置。
【請求項８】
アンテナを備え、無線通信により信号の送受信を行う半導体装置であって、前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、前記復調回路の復調信号に同期したクロック信号を生成するＰＬＬ回路を有し、前記ＰＬＬ回路は、発振回路と、第１と第２の電流経路が複数あり、入力電圧が高いときは第１の電流経路を主として使って前記発振回路に電流を流し、入力電圧が低いときは第２の電流経路を主として使って前記発振回路に電流を流す電流源を含む電圧制御発信器とを有することを特徴とする半導体装置。
【請求項９】
アンテナを備え、無線通信により信号の送受信を行う半導体装置であって、前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、前記復調回路の復調信号に同期したクロック信号を生成するＰＬＬ回路を有し、前記ＰＬＬ回路は、発振回路と、第１と第２の電流経路が複数あり、入力電圧が高いときは第１の電流経路を主として使って前記発振回路に電流を流し、入力電圧が低いときは第２の電流経路を主として使って前記発振回路に電流を流す電流源とを含み、入力電圧が０Ｖであっても特定の周波数で発振をする電圧制御発信器とを有することを特徴とする半導体装置。
【請求項１０】
請求項９において、前記電流源は、電流を流すため経路を有していることを特徴とした半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路及びそれを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、供給される信号に同期した任意の周波数のクロックを生成する回路として、フェーズ・ロックド・ループ回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ回路、以下ＰＬＬ回路）が知られている。
【０００３】
ＰＬＬ回路は可変周波数発振器を実装し、発振器の出力を帰還信号にして、供給される信号との位相比較を行う。そして、ＰＬＬ回路は、供給される信号と帰還信号が（同期する（一定の位相の関係を保てる）よう負帰還により調整を行う。この調整のことをロックといい、この調整にかかる時間がロック時間である。
【０００４】
ロック時間は通常、ＰＬＬ回路の内部にあるループフィルタの時定数で決定される。時定数が長ければ（遮断周波数が低いと）ゆっくりと、短ければ（遮断周波数が高いと）すばやくロックされる。ロック時間が小さければ、信号が供給されて短時間で調整することが可能であるが、供給された信号に雑音がのった場合も影響を受けるため調整が不安定になる。このような状況の中で、回路動作条件及び製造条件の変動によらずにロック時間の短縮を図ったＰＬＬ回路が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２５１１８６号公報（第５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ロック時間の短縮のためにＰＬＬ回路が動作を始めるとき、電圧制御発振器（以下、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）とも呼ぶ。）が安定して自走発振をしている（信号が供給されない状態での発振周波数が安定する（周期的になっている））必要がある。安定した自走発振状態を速くからつくるためには、ループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ、以下ＬＦ）の出力とＶＣＯの入力との間に切換回路が必要である。ＬＦより出力される信号は、位相比較器の出力する位相差信号の不要な高周波成分を除去した信号であり、この信号のアナログ的な電圧値によりＶＣＯに出力される信号の周波数が制御される。このため、切換回路を挿入すると、雑音などが混入するとＶＣＯの入力信号が不安定になり、ＰＬＬ回路動作を不安定にする要因となってしまう。結局、安定した自走発振状態まで待つことになり、ロック時間の短縮のために切換回路を設けたことが無駄になってしまう。
【０００６】
そこで本発明は、ＰＬＬ回路に信号が供給されてから任意の周波数を生成するまでの時間を短縮することを目的とする。そして、安定した動作が実現できるＰＬＬ回路及びそれを搭載した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一は、発振回路と、入力電圧で制御された電流を前記複数の経路で前記発振回路に流す電流源を含む電圧制御発振器（ＶＣＯ）を有するＰＬＬ回路である。
【０００８】
本発明の一は、発振回路と、第１と第２の電流経路が複数あり入力電圧が高いときは第１の電流経路を主として使って発振回路に電流を流し、入力電圧が低いときは第２の電流経路を主として使って発振回路に電流を流す電流源を含む電圧制御発振器（ＶＣＯ）を有するＰＬＬ回路である。
【０００９】
本発明の一は、アンテナを備え、無線通信により信号の送受信を行う半導体装置である。そのアンテナにより受信した信号から駆動電力を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するＰＬＬ回路を有している。ＰＬＬ回路は、発振回路と、入力電圧で制御された電流を複数の経路で前記発振回路に流す電流源を含む電圧制御発振器（ＶＣＯ）を有する。
【００１０】
本発明の一は、アンテナを備え、無線通信により信号の送受信を行う半導体装置である。そのアンテナにより受信した信号から駆動電力を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するＰＬＬ回路を有している。ＰＬＬ回路は、発振回路と、第１と第２の電流経路が複数あり、入力電圧が高いときは第１の電流経路を主として使って前記発振回路に電流を流し、入力電圧が低いときは第２の電流経路を主として使って発振回路に電流を流す電流源を含む電圧制御発振器（ＶＣＯ）を有する。
【００１１】
発振回路としては、代表的にはリングオシレータ回路が適用されるが、コイルとコンデンサを回路要素とするＬＣ発振回路などその他の発振回路を適用することもできる。
【００１２】
このＰＬＬ回路によれば、ＶＣＯの安定した自走発振を得るために、制御電圧信号である電圧（Ｖｉｎ）を直接入力するのでなく、ＶＣＯにおける電流源回路の出力電流（Ｉｏｕｔ）を増加させる（ある電圧Ｖｉｎでの電流源の出力電流相当にする）構成とすることで、ＬＦとＶＣＯを直接繋ぐことができる。
【００１３】
また、ＬＰ性能を位相比較器出力の持つ高周波成分の除去に重点を置くとＰＬＬ回路のロック時間が遅くなるのだが、電流源の出力電流Ｉｏｕｔを用いてＶＣＯの出力周波数を所望の周波数付近で安定自走発振させることで、結果的に安定しかつロック時間の速いＰＬＬ回路が実現できる。
【発明の効果】
【００１４】
本発明によれば、可変周波数発振器（ＶＣＯ）を実装することで、ロック時間の短いＰＬＬ回路を実現することができる。また、ＰＬＬ回路の動作を安定化させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面で共通して用いる。
【００１６】
（実施の形態１）
図１は、本実施の形態に係るＰＬＬ回路のブロック図を示す。このＰＬＬ回路は、位相比較器１１、ループフィルタ（ＬＦ）１２、電圧制御発振器（ＶＣＯ）１３及び分周器１４を有している。位相比較器１１は、外部から入力される信号Ｆｓと分周器１４から入力される信号Ｆｏ／Ｎとの位相を比較する。ループフィルタ１２は、位相比較器１１から供給される信号から交流成分を取り除いた信号Ｖｉｎを生成する。電圧制御発振器１３は、ループフィルタ１２から入力される信号Ｖｉｎに基づき信号Ｆｏを出力する。分周器１４は、電圧制御発振器１３から出力される信号Ｆｏを、Ｎ分の１に分周した信号Ｆｏ／Ｎに変換して位相比較器１１に出力する。
【００１７】
なお、本実施の形態に係るＰＬＬ回路は、電圧制御発振器１３を有していれば良く、位相比較器１１、ループフィルタ１２及び分周器１４は、必要に応じて適宜設けられるものである。
【００１８】
位相比較器は原理的に見れば乗算器なので、アナログ位相比較器（ＤＢＭ（Ｄｏｕｂｌｅ  Ｂａｌａｎｃｅｄ  Ｍｉｘｅｒ）など）やディジタル位相比較器（ＸＯＲ、ＲＤフリップフロップ、あるいは電流出力タイプのもの）に置き換えることができる。同様に、高周波成分を除去するのがループフィルタ（ＬＦ）の役割なので、パッシブ・ループフィルタ（ローパスフィルタ、ラグリードフィルタ）やアクティブ・ループフィルタに置き換えることができる。
【００１９】
分周器１４は入力周波数を１／Ｎ倍するものなので、これをフィードバック回路として挿入することで、入力信号ＦｏのＮ倍の周波数を有する信号を得ることができる。分周器１４は省略することも可能であり、その場合にはＦｓ＝Ｆｏとなる。分周器１４をプログラマブル分周器やスワローカウンタに置き換えることも可能であり、それにより任意の周波数Ｆｏを得ることができる。また、分周器１４に換えて、動作周波数の高いプリスケーラ（固定分周器）を入れれば高い周波数のＦｏを得ることができる。出力波形がきれいなもの（周波数変動が少ないもの）を得るには、入力波形がきれいなことが重要なので、分周器１４に換えて水晶発振器を用いても良い。
【００２０】
図２は電圧制御発振器１３の構成を示すブロック図である。電圧制御発振器１３は、発振回路１２０と電流源１２４で構成されている。電流源１２４は、制御部１２３と電流源部１２１、１２２で構成されている。制御部１２３は、入力信号Ｖｉｎの値に応じて電流源部１２１、１２２が、発振回路１２０に供給する電流を制御する。発振回路１２０はその電流量に依存して発振周波数が変化する。電流源部１２１、１２２から発振回路１２０へ電流を流す経路は複数の経路がある。制御部１２３は、信号Ｖｉｎの値に応じて、どの電流経路の電流を多く流すかを選択する。発振回路１２０としては、代表的にはリングオシレータ回路が適用されるが、コイルとコンデンサを回路要素とするＬＣ発振回路などその他の発振回路を適用することもできる。
【００２１】
次に、電圧制御発振器１３の具体的な回路構成の一例について、図３を参照して説明する。電流源部１２１は、ｎチャネル型トランジスタ１１２〜１１６及びｎチャネル型トランジスタ１６２〜１６６で構成されている。電流源部１２２は、ｐチャネル型トランジスタ１０２〜１０６及びｐチャネル型トランジスタ１５２〜１５６で構成されている。
【００２２】
発振回路１２０は、ｎチャネル型トランジスタ１４１とｐチャネル型トランジスタ１３１でインバータ回路を構成している。ｎチャネル型トランジスタ１４１のドレインとｐチャネル型トランジスタ１３１のドレインが接続され出力端となり、この２つのトランジスタのゲートに共通電位が入力される回路となっている。発振回路１２０は、このようなインバータ回路を一単位として、前段のインバータ回路の出力が、後段のインバータ回路の入力に接続されるように、複数段が接続されている。すなわち、第２段目はｎチャネル型トランジスタ１４２とｐチャネル型トランジスタ１３２でインバータ回路を構成し、第３段目はｎチャネル型トランジスタ１４３とｐチャネル型トランジスタ１３３でインバータ回路を構成し、第４段目はｎチャネル型トランジスタ１４４とｐチャネル型トランジスタ１３４でインバータ回路を構成し、第５段目はｎチャネル型トランジスタ１４５とｐチャネル型トランジスタ１３５でインバータ回路を構成している。
【００２３】
なお、図３では、発振回路１２０としてインバータ回路を５段連結した構成となっているが、この発明を実施するに当たりその段数は奇数段接続されていれば良く、その条件を満たす限り連結する段数に限定はない。いずれにしても、それぞれのインバータ回路は入力と出力が接続され、最終段の出力が初段の入力に接続されたループ構造にしている。
【００２４】
電流源部１２１、１２２は機能が異なる二種類のトランジスタで構成されている。例えば、電流源部１２２のｐチャネル型トランジスタ１０２は、発振回路１２０のｐチャネル型トランジスタ１３１のソースに接続し、電流源部１２１のｎチャネル型トランジスタ１１２は、ｎチャネル型トランジスタ１４１のソースに接続している。この構成において、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１１２は電流経路１を構成している。また、電流源部１２２のｐチャネル型トランジスタ１５２は、発振回路１２０のｐチャネル型トランジスタ１３１のソースに接続し、電流源部１２１のｎチャネル型トランジスタ１６２は、ｎチャネル型トランジスタ１４１のソースに接続している。この構成において、ｐチャネル型トランジスタ１５２とｎチャネル型トランジスタ１６２は電流経路２を構成している。
【００２５】
電流経路１のｎチャネル型トランジスタ１１２〜１１６の各ゲートは電圧制御発振器１３の入力（ループフィルタ１２の出力）に接続されている。また、電流経路２のｎチャネル型トランジスタ１６２のゲートは、ｐチャネル型トランジスタ１５２のドレインと接続されている。電流経路２のｎチャネル型トランジスタ１６３〜１６６とｐチャネル型トランジスタ１５３〜１５６についても同様である。
【００２６】
電流経路１のｐチャネル型トランジスタ１０２と、電流経路２のｐチャネル型トランジスタ１５２のドレインが共に、発振回路１２０のｐチャネル型トランジスタ１３１のソースと接続されている。ｐチャネル型トランジスタ１０２のゲートは、制御部１２３のｐチャネル型トランジスタ１０１のゲートに接続され、ｐチャネル型トランジスタ１５２のゲートは電圧制御発振器１３の入力（ループフィルタ１２の出力）に接続される。電流経路１のｎチャネル型トランジスタ１１２のゲートは、電流源１２４の制御部１２３におけるｎチャネル型トランジスタ１１１のゲートに接続されている。また、電流経路２のｐチャネル型トランジスタ１５２のゲートは電圧制御発振器１３の入力（ループフィルタ１２の出力）に接続されている。
【００２７】
このような構成は、電流経路１について、ｐチャネル型トランジスタ１０３〜１０６及びｎチャネル型トランジスタ１１３〜１１６についても同様である。電流経路２について、ｐチャネル型トランジスタ１５３〜１５６及びｎチャネル型トランジスタ１６３〜１６６も同様である。
【００２８】
この場合、電流経路２は、電圧制御発振器１３の入力信号Ｖｉｎが小さい時は、電流経路１よりも電流経路２に方に多くの電流が流れる。これは、ＰＬＬ回路に信号が入力された時から安定した自走発振を行うことで、ロック時間を短くするためである。電圧制御発振器１３の入力信号Ｖｉｎがある程度大きくなりＰＬＬ回路がロックして所望の周波数出力を出す時には、電流経路１が電流経路２より多くの電流を流す。
【００２９】
図３の電圧制御発振器１３は、回路ブロックとして見ると、電流源部１２２と発振回路１２０と電流源部１２１が直列に接続されている構成を有している。これらの要素は、前述のように一構成単位に複数のトランジスタを含み、この一構成単位を複数段有している。図２において電流源部１２１、１２２は、５段構成（５単位）であるが、これに限定されるものでない。
【００３０】
制御部１２３は、ｐチャネル型トランジスタ１０１とｎチャネル型トランジスタ１１１を有する。制御部１２３は、電圧制御発振器１３の入力信号Ｖｉｎにより、ループフィルタ１２と、電流源部１２１、１２２との導通を制御する回路である。ｐチャネル型トランジスタ１０１のゲートとドレインと、ｎチャネル型トランジスタ１１１のドレインがお互いに接続されている。
【００３１】
なお、上記構成において、電流源部１２２のｐチャネル型トランジスタ１０２、発振回路１２０の第１のｐチャネル型トランジスタ１３１、第１のｎチャネル型トランジスタ１４１及び電流源部１２１のｎチャネル型トランジスタ１１２の直列接続関係にある４つのトランジスタを１段とすると、図３はそれを５段設けた構成を例示している。しかしながら、本発明は、この構成に制約されない。電圧制御発振器１３は３段以上の奇数段の構成とすればよい。
【００３２】
制御部１２３のｐチャネル型トランジスタ１０１のソースまたはドレインの一方は、ゲートは接続され、他方は高電位電源に接続されている。制御部１２３のｎチャネル型トランジスタ１１１ソースまたはドレインの一方は低電位電源に接続され、ゲートは、ループフィルタ１２に接続されている。
【００３３】
このような接続関係により、電流源部１２１、１２２は発振回路１２０に電流を供給する。発振回路１２０はその電流量に依存して発振周波数が変化する。電流源部１２１、１２２は機能の異なる２種類のトランジスタを有しており、それぞれのトランジスタによって電流経路１と電流経路２を形成する。
【００３４】
図３の場合、電圧制御発振器１３の入力信号Ｖｉｎが小さい時は電流経路２用ｐチャネル型トランジスタ１５２〜１５６と電流経路２用ｎチャネル型トランジスタ１６２〜１６６の方が、電流経路１用ｐチャネル型トランジスタ１０２〜１０６と電流経路１用ｎチャネル型トランジスタ１１２〜１１６より多くの電流を流す。これは、ＰＬＬ回路に信号が入力された時から安定した自走発振を行うことで、ロック時間を短くするためである。電圧制御発振器１３の入力信号Ｖｉｎがある程度大きくなりＰＬＬ回路がロックして所望の周波数出力を出す時には、電流経路１が電流経路２より多くの電流を流す。
【００３５】
図３において、電圧制御発振器１３の入力信号Ｖｉｎは電流源１２４の制御部１２３のｎチャネル型トランジスタ１１１への入力となっているが、入力がｐチャネル型トランジスタ１０１のゲートであれば電流量は逆転するので、これに限定されるものでない。
【００３６】
図３で示す電圧制御発振器１３を備えるＰＬＬ回路の入力電圧Ｖｉｎに対する出力周波数Ｆの特性を図５に示す。図４は比較のために従来のＰＬＬ回路の特性を示している。図５では、入力電圧Ｖｉｎが０Ｖの場合でも、Ｆｍｉｎの周波数で発振しているので、所望の周波数に達するまでの時間を短くすることができる。すなわち、ロック時間を短縮することができる。この入力電圧Ｖｉｎが０Ｖの場合の発振周波数Ｆｍｉｎは、電流経路２に流す電流値によって変化させることができる。
【００３７】
図２の構成とは異なる電圧制御発振器１３について、図６を参照にして説明する。図３の構成との違いのみ記す。電流源部１２１が含むｎチャネル型トランジスタ１６２〜１６６と、電流源部１２２が含むｐチャネル型トランジスタ１５２〜１５６は、共に常にオンになる電位がゲートに入力されている。すなわち、ゲートにかかる電位がＶｉｎに依存しないことにより、安定して所望の周波数に到達させることができる。そのため、ｎチャネル型トランジスタ１６２〜１６６とｐチャネル型トランジスタ１５２〜１５６はこの構成に制約されない。例えば、電流源部１２１が含むｎチャネル型トランジスタ１６２〜１６６と、電流源部１２２が含むｐチャネル型トランジスタ１５２〜１５６を抵抗素子に置き換えることもできる。
【００３８】
また、図３及び図６の電圧制御発振器１３は、ｐチャネル型トランジスタ１０２〜１０６、ｐチャネル型トランジスタ１０１及びｎチャネル型トランジスタ１１１のどちらか一方を省略した構成をとってもかまわない。その場合、素子の個数を少なくすることができるため、素子の占有面積の縮小による小型化や軽量化、素子数の削減による歩留まりの向上を実現することができる。
【００３９】
本実施の形態によれば、可変周波数発振器（ＶＣＯ）を実装することで、ロック時間の短いＰＬＬ回路を実現することができる。また、ＬＦとＶＣＯとの間に通常必要な切換回路を省略することができるので、供給信号への雑音の混入を防ぐことができる。
【００４０】
（実施の形態２）
本実施の形態は、位相比較器１１が含む単位回路２１（排他的論理和回路）の構成について、図７を参照して説明する。単位回路２１は、ＮＯＲ回路２２１、トランジスタ２２２〜２２７で構成されている。また、単位回路２１は、２つの入力端子（図７で１、２と表記）と１つの出力端子（図７で３と表記）を有している。
【００４１】
この単位回路２１は次のように動作する。入力端子１と入力端子２の各々に同じ信号が入力されると、出力端子３から、Ｈレベルの信号を出力する。入力端子１と入力端子２の各々に異なる信号が入力されると、出力端子３から、Ｌレベルの信号を出力する。つまり、単位回路２１は、入力端子１に入力される信号と入力端子２に入力される信号の位相を比較し、その結果に基づき、出力端子３から信号を出力する。
【００４２】
次に、分周器１４が含む単位回路２６の構成について、図８を参照して説明する。単位回路２６は、インバータ回路２００、ＮＡＮＤ回路２０１〜２０７、インバータ回路２０８、２０９で構成されている。この単位回路２６は、４つの入力端子（図８で１、２、３、４と表記）と２つの出力端子（図面で５、６と表記）を有している。単位回路２６は、ＮＡＮＤ回路２０２、２０３で形成されるラッチ、ＮＡＮＤ回路２０４、２０５で形成されるラッチ、ＮＡＮＤ回路２０６、２０７で形成されるラッチの合わせて３つのラッチを含んでいる。
【００４３】
この単位回路２６は次のように動作する。入力端子１からセット信号が入力され、入力端子２からデータ信号が入力され、入力端子３からクロック信号が入力され、入力端子４からリセット信号が入力されると、出力端子５からデータ信号を出力し、出力端子６からデータ信号を出力する。なお、上記の構成は、セット／リセット型のＤフリップフロップ回路であるが、本発明はこの構成に制約されず、例えば、ＪＫフリップフロップ回路、Ｔフリップフロップ回路を用いてもよい。
【００４４】
本実施の形態によれば、図７で示す単位回路２１（排他的論理和回路）を図１のＰＬＬ回路の位相比較器１１に採用すると同時に、可変周波数発振器（ＶＣＯ）を実装することで、ロック時間の短いＰＬＬ回路を実現することができる。また、ＬＦとＶＣＯとの間に必要な切換回路を省略することができるので、供給信号への雑音の混入を防ぐことができる。
【００４５】
（実施の形態３）
図９に本実施の形態に係る半導体装置の構成を示す。この半導体装置３００は、アンテナ３０１と変調回路３０７と整流回路３０２と復調回路３０３と信号処理回路３０６とメモリ３０５、ＰＬＬ回路３０４を備えている。ＰＬＬ回路３０４は実施の形態１と同様の構成を備えている。この半導体装置３００ではリーダ装置より信号が送られ、アンテナ３０１で受信する。受信した信号の一方は整流回路３０２より電力を生成する。変調信号は復調回路３０３より復調され、復調された信号をＰＬＬ回路３０４に入力し、この信号に同期したクロックをＰＬＬ回路３０４が生成する。信号処理回路３０６をこのクロックを使用して復調された信号の処理を行い、変調回路３０７に信号を返すように動作する。
【００４６】
本実施の形態に係る半導体装置３００は、薄膜トランジスタによって構成することができる。変調回路３０７と整流回路３０２と復調回路３０３と信号処理回路３０６とメモリ３０５、ＰＬＬ回路３０４は、薄膜トランジスタを使って同一の基板上に設けることが可能である。
【００４７】
このとき、薄膜トランジスタを形成する基板は、ガラスやプラスチックを素材として用いることができる。ガラス基板の場合、単結晶シリコン基板を用いる場合と比較すると、大量生産を可能とし、製造コストを削減することができる。これは、単結晶シリコン基板は、円形で最大でも直径３０センチ程度であり、ガラス基板などと比較すると高価であるためである。また、基板がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。なお、プラスチックとは、有機高分子物質の総称であり、例えば、フェノール樹脂、メラミン樹脂、ポリエチレン、ポリ塩化ビニル、ポリエーテルアミド、ポリエーテルスルホン、アクリル、ポリ塩化ビニルデンなどである。以下に、薄膜トランジスタ作製方法について、図面を参照して説明する。
【００４８】
図１０（Ａ）は基板７０１上に下地となる絶縁層７０３を形成する。絶縁層７０３は、スパッタリング法やプラズマＣＶＤ法等により、酸化シリコン、窒化シリコン若しくは酸化窒化シリコンまたはそれらを積層したもので形成する。下地となる絶縁層は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００４９】
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成する。続いて、非晶質半導体層７０４を、パルスレーザまたは連続発振レーザを用いたレーザアニール法により結晶化する。パルスレーザは１〜３００Ｈｚで発振するエキシマレーザ、１〜１０ＭＨｚで発振する固体レーザを適用することができる。そして、図１０（Ｂ）に示すように、得られた結晶質半導体層を所望の形状にパターニングして結晶質半導体層７０６〜７１０を形成する。
【００５０】
次に、結晶質半導体層７０６〜７１０を覆うゲート絶縁層７０５を形成する。ゲート絶縁層７０５は、プラズマＣＶＤ法やスパッタリング法により、酸化シリコン、酸窒化シリコン、窒化シリコンなどを形成する。また、ゲート絶縁層７０５を形成する前に、マイクロ波で励起され、電子温度が１〜３ｅＶ程度である高密度プラズマで処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）または窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、その上に堆積するゲート絶縁層と良好な界面を形成することができる。或いは、ゲート絶縁層７０５を堆積した後に、同様のプラズマ処理を行っても良い。このときは、ゲート絶縁層７０５の緻密化を図ることができる。そして、このような処理はゲート絶縁層７０５を１００ｎｍ以下に薄膜化してもゲートリーク電流を低減することに寄与する。
【００５１】
ゲート絶縁層７０５上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、プラズマＣＶＤ法やスパッタリング法により、２０〜１００ｎｍの厚さで形成する。第２の導電層も同様に１００ｎｍ〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタルからなる層とタングステンからなる層、窒化タングステンからなる層とタングステンからなる層、窒化モリブデンからなる層とモリブデンからなる層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデンからなる層とアルミニウムからなる層とモリブデンからなる層の積層構造を採用するとよい。そして、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層７１６〜７２５を形成する。
【００５２】
この導電層７１６〜７２５をマスクとして、結晶質半導体層７０６、７０８〜７１０に、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素（代表的にはリン（Ｐ）、砒素（Ａｓ））を添加して、不純物領域７１１、７１３〜７１５を形成する。このドーピングは薄膜トランジスタにおける低濃度ドレイン領域（ＬＤＤ）を形成するための処置である。また、結晶質半導体層７０７には、ｐ型を付与する不純物元素（代表的にはボロン（Ｂ））を添加して、不純物領域７１２を形成する。
【００５３】
ゲート絶縁層７０５と導電層７１６〜７２５を覆うように、絶縁層を形成する。絶縁層は、プラズマＣＶＤ法により酸化シリコンで形成する。そして、図１０（Ｃ）で示すように異方性エッチングにより、導電層７１６〜７２５の側壁にサイドウォール７３９〜７４３を形成する。サイドウォール７３９〜７４３の幅は薄膜トランジスタのチャネル長との兼ね合いで決まるが、概略０．１〜１μｍとすれば良い。サイドウォール７３９〜７４３を形成することで、ゲート絶縁層７３４〜７３８が各半導体層に対して形成される。
【００５４】
このサイドウォール７３９〜７４３をマスクとして利用して、結晶質半導体層７０６、７０８〜７１０にｎ型を付与する不純物元素を添加する。このドーピング処理は、薄膜トランジスタにおけるソース及びドレイン領域を形成するためのものである。これにより、ＬＤＤを形成する第１の不純物領域７２７、７２９、７３１、７３３と、ソース及びドレインを形成する第２の不純物領域７２６、７２８、７３０、７３２が確定する。上記工程を経て、ｎチャネル型薄膜トランジスタ７４４、７４６〜７４８と、ｐチャネル型薄膜トランジスタ７４５が完成する。
【００５５】
図１１（Ａ）で示すようにｎチャネル型薄膜トランジスタ７４４、７４６〜７４８と、ｐチャネル型薄膜トランジスタ７４５を覆うように、絶縁層７４９を形成する。この絶縁層７４９は窒化シリコンまたは酸窒化シリコンで形成する。この絶縁層７４９は保護膜としての機能を含んでいる。この絶縁層７４９を堆積した後に、水素ガスを導入して前述のようにマイクロ波で励起された高密度プラズマ処理をすることで、絶縁層７４９の水素化を行っても良い。または、アンモニアガスを導入して、絶縁層７４９の窒化と水素化を行っても良い。または、酸素、Ｎ２Ｏガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより絶縁層７４９の表面を緻密化することができる。それにより保護膜としての機能を強化することができる。この絶縁層７４９に導入された水素は、その後４００〜４５０℃の熱処理をすることにより、絶縁層７４９を形成する窒化シリコンから水素を放出させて、半導体層７０６〜７１０の水素化をすることができる。
【００５６】
さらに、絶縁層７５０を堆積して層間絶縁層とする。この絶縁層７５０は酸化シリコンで形成しても良いし、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により形成することもできる。
【００５７】
絶縁層７４９、７５０をエッチングして、第２の不純物領域７２６、７２８、７３０、７３２、不純物領域７８５を露出させる開口部を形成する。続いて、開口部を介して各半導体層とコンタクトを形成するように、導電層７５２〜７６１を形成する。導電層７５２〜７６１は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）若しくはアルミニウムを主成分とする合金を組み合わせて形成する。アルミニウムを主成分とする合金としては、スカンジウム、チタン、シリコン、ネオジウムなどを０．５〜５重量％含むアルミニウム合金などである。
【００５８】
図１１（Ｂ）に示すように、導電層７５２〜７６１を覆うように、絶縁層７６２を形成する。絶縁層７５０と同様に形成する絶縁層７６２は、好適には、０．７５μｍ〜３μｍの厚さで形成する。さらにその上層には、銅などの金属に対してもバリア層となる窒化シリコンの層を形成しておいても良い。
【００５９】
フォトリソグラフィ法により、絶縁層７６２をエッチングして、開口部を形成する。例えば、導電層７６１を露出させる開口部を形成する。そして、窒化タンタルまたは窒化チタンを成膜して、導電層７６５を形成する。次に、導電層７６５を覆うように、絶縁層７６６を形成する。絶縁層７６６は、酸化シリコンなどを用いて形成する。さらにこの上層に絶縁層７６７を窒化シリコンで形成しておくことが好ましい。
【００６０】
図１２（Ａ）に示すように、導電層７６５に接し、アンテナとして機能する導電層７８６を形成する。導電層７８６は、メッキ法により銅を堆積する。または、スクリーン印刷法により導電層７８６を形成しても良い。この導電層７８６は１〜１０μｍ、好ましくは３〜８μｍの厚さで形成する。銅を用いてこの導電層７８６を形成することにより、アンテナの低抵抗化を図ることができる。それにより、アンテナコイルの巻数を増やすことができ、アンテナのＱ値を高くすることができる。このアンテナを形成する導電層７８６上には、窒化シリコンなどの絶縁層７７２を形成しおくと良い。
【００６１】
このようにして、薄膜トランジスタとアンテナを同一基板上に形成することができる。薄膜トランジスタにより各種の信号処理回路や記憶回路を形成すれば、図９で示すような変調回路３０７と整流回路３０２と復調回路３０３と信号処理回路３０６とメモリ３０５、ＰＬＬ回路３０４とアンテナ３０１を備えた半導体装置３００を作製することができる。
【００６２】
本実施の形態によれば、図９で示す半導体装置を薄膜トランジスタで作製することができる。すなわち、実施の形態１及び２で示すＰＬＬ回路を薄膜トランジスタで作製することができる。それにより、ロック時間の短いＰＬＬ回路を実現することができる。また、そのようなＰＬＬ回路を含む半導体装置は動作の安定化を図ることができる。
【００６３】
（実施の形態４）
実施の形態３で説明した半導体装置３００は、無線通信により情報を送受信が可能であり、それによりさまざまな用途に適用することができる。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ａ）参照）、書籍類、包装用容器類（包装紙やボトル等、図１３（Ｂ）参照）、記録媒体（ＤＶＤ−Ｒやビデオテープ等、図１３（Ｃ）参照）、乗物類（自転車等、図１３（Ｄ）参照）、装身具（鞄や眼鏡等、図１３（Ｅ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等に貼り付けたり、埋め込んだりして活用される。例えば、紙幣、硬貨、証書類なら、その表面に貼り付けたり、埋め込んだりする。また、書籍類なら、表紙である紙に貼り付けたり、埋め込んだりする。包装容器類なら、包装容器類を構成する有機樹脂に、貼り付けたり、埋め込んだりする。また、半導体装置が含む記憶回路に識別番号を記憶させることにより半導体装置に識別機能を持たせれば、半導体装置の用途はさらに広がる。例えば、物品管理システム、認証機能システム、流通システム等に活用することにより、システムの高機能化、多機能化、付加価値化を図ることができる。
【図面の簡単な説明】
【００６４】
【図１】実施の形態１に係るＰＬＬ回路の構成を示す図。
【図２】電圧制御発振器の構成を示すブロック図。
【図３】実施の形態１に係る電圧制御発振器の構成を示す図。
【図４】従来のＰＬＬ回路の入力電圧Ｖｉｎに対する出力周波数Ｆの特性を示す図。
【図５】実施の形態１に係るＰＬＬ回路の入力電圧Ｖｉｎに対する出力周波数Ｆの特性を示す図。
【図６】実施の形態２に係るＰＬＬ回路の位相比較器の構成を示す図。
【図７】実施の形態２に係るＰＬＬ回路の分周器が含む単位回路の構成について示す図。
【図８】実施の形態２に係るＰＬＬ回路の位相比較器が含む単位回路の構成について示す図。
【図９】実施の形態３に係る半導体装置の構成を示す図。
【図１０】実施の形態３に係る半導体装置の製造工程を示す図。
【図１１】実施の形態３に係る半導体装置の製造工程を示す図。
【図１２】実施の形態３に係る半導体装置の製造工程を示す図。
【図１３】実施の形態４に係る応用例を示す図。
【符号の説明】
【００６５】
１１  位相比較器
１２  ループフィルタ
１３  電圧制御発振器
１４  分周器
２１  単位回路
２６  単位回路
１０１  ｐチャネル型トランジスタ
１０２  ｐチャネル型トランジスタ
１０３  ｐチャネル型トランジスタ
１０４  ｐチャネル型トランジスタ
１０５  ｐチャネル型トランジスタ
１０６  ｐチャネル型トランジスタ
１１１  ｎチャネル型トランジスタ
１１２  ｎチャネル型トランジスタ
１１３  ｎチャネル型トランジスタ
１１４  ｎチャネル型トランジスタ
１１５  ｎチャネル型トランジスタ
１１６  ｎチャネル型トランジスタ
１２０  発振回路
１２１  電流源部
１２２  電流源部
１２３  制御部
１２４  電流源
１３１  ｐチャネル型トランジスタ
１３２  ｐチャネル型トランジスタ
１３３  ｐチャネル型トランジスタ
１３４  ｐチャネル型トランジスタ
１３５  ｐチャネル型トランジスタ
１４１  ｎチャネル型トランジスタ
１４２  ｎチャネル型トランジスタ
１４３  ｎチャネル型トランジスタ
１４４  ｎチャネル型トランジスタ
１４５  ｎチャネル型トランジスタ
１５２  ｐチャネル型トランジスタ
１５３  ｐチャネル型トランジスタ
１５４  ｐチャネル型トランジスタ
１５５  ｐチャネル型トランジスタ
１５６  ｐチャネル型トランジスタ
１６２  ｎチャネル型トランジスタ
１６３  ｎチャネル型トランジスタ
１６４  ｎチャネル型トランジスタ
１６５  ｎチャネル型トランジスタ
１６６  ｎチャネル型トランジスタ
２００  インバータ回路
２０１  ＮＡＮＤ回路
２０２  ＮＡＮＤ回路
２０３  ＮＡＮＤ回路
２０４  ＮＡＮＤ回路
２０５  ＮＡＮＤ回路
２０６  ＮＡＮＤ回路
２０６  ＮＡＮＤ回路
２０７  ＮＡＮＤ回路
２０８  インバータ回路
２０９  インバータ回路
２２１  ＮＯＲ回路
２２２  トランジスタ
２２３  トランジスタ
２２４  トランジスタ
２２５  トランジスタ
２２６  トランジスタ
２２７  トランジスタ
３００  半導体装置
３０１  アンテナ
３０２  整流回路
３０３  復調回路
３０４  ＰＬＬ回路
３０５  メモリ
３０６  信号処理回路
３０７  変調回路
７０１  基板
７０３  絶縁層
７０４  非晶質半導体層
７０５  ゲート絶縁層
７０６  結晶質半導体層
７０７  結晶質半導体層
７０８  結晶質半導体層
７０９  結晶質半導体層
７１０  結晶質半導体層
７１１  不純物領域
７１２  不純物領域
７１３  不純物領域
７１４  不純物領域
７１５  不純物領域
７１６  導電層
７１７  導電層
７１８  導電層
７１９  導電層
７２０  導電層
７２１  導電層
７２２  導電層
７２３  導電層
７２４  導電層
７２５  導電層
７２６  第２の不純物領域
７２７  第１の不純物領域
７２８  第２の不純物領域
７２９  第１の不純物領域
７３０  第２の不純物領域
７３１  第１の不純物領域
７３２  第２の不純物領域
７３３  第１の不純物領域
７３４  ゲート絶縁層
７３５  ゲート絶縁層
７３６  ゲート絶縁層
７３７  ゲート絶縁層
７３８  ゲート絶縁層
７３９  サイドウォール
７４０  サイドウォール
７４１  サイドウォール
７４２  サイドウォール
７４３  サイドウォール
７４４  ｎチャネル型薄膜トランジスタ
７４５  ｐチャネル型薄膜トランジスタ
７４６  ｎチャネル型薄膜トランジスタ
７４７  ｎチャネル型薄膜トランジスタ
７４８  ｎチャネル型薄膜トランジスタ
７４９  絶縁層
７５０  絶縁層
７５２  導電層
７５３  導電層
７５４  導電層
７５５  導電層
７５６  導電層
７５７  導電層
７５８  導電層
７５９  導電層
７６０  導電層
７６１  導電層
７６２  絶縁層
７６５  導電層
７６６  絶縁層
７６７  絶縁層
７７２  絶縁層
７８５  不純物領域
７８６  導電層
【図１】
2006333455.tif 000003
【図２】
2006333455.tif 000004
【図３】
2006333455.tif 000005
【図４】
2006333455.tif 000006
【図５】
2006333455.tif 000007
【図６】
2006333455.tif 000008
【図７】
2006333455.tif 000009
【図８】
2006333455.tif 000010
【図９】
2006333455.tif 000011
【図１０】
2006333455.tif 000012
【図１１】
2006333455.tif 000013
【図１２】
2006333455.tif 000014
【図１３】
2006333455.tif 000015