(57)【要約】【課題】  低電圧動作の際にもワードラインまたはセレクトラインへ正常的な動作電圧を供給することが可能なＮＡＮＤ型フラッシュメモリのロウデコーダ回路およびこれを用いた動作電圧供給方法を提供する。【解決手段】  ＮＡＮＤ型フラッシュメモリのロウデコーダ回路は、メインメモリアレイに含まれた特定のメモリブロックを選択するためのブロックデコーダと、ブロックデコーダの出力信号に応じて動作電圧をメモリブロックへ伝達するパストランジスタが含まれる第一スイッチブロックと、出力信号がパストランジスタのゲートに印加されることを感知した後、動作電圧をパストランジスタのドレインにそれぞれ伝達する第二スイッチブロックとを含み、動作電圧が安定的に伝達できるように出力信号を動作電圧より先にパストランジスタへ印加する。【選択図】図４
2006107701.tif 000002
【特許請求の範囲】
【請求項１】
メインメモリアレイに含まれる特定のメモリブロックを選択するためのブロックデコーダと、
前記ブロックデコーダの出力信号に応じて動作電圧を前記メモリブロックへ伝達するパストランジスタが含まれる第一スイッチブロックと、
前記出力信号が前記パストランジスタのゲートに印加されたことを感知した後、前記動作電圧を前記パストランジスタのドレインにそれぞれ伝達する第二スイッチブロックとを備えてなり、
前記動作電圧が安定的に伝達できるように、前記出力信号を前記動作電圧より先にパストランジスタへ印加する
ことを特徴とするＮＡＮＤ型フラッシュメモリのロウデコーダ回路。
【請求項２】
請求項１に記載のＮＡＮＤ型フラッシュメモリのロウデコーダ回路において、
前記ブロックデコーダは、アドレス信号に応じてブロックが選択されると選択信号を生成するデコーディングブロックと、前記選択信号をポンピングさせて前記出力信号を生成するスイッチポンプブロックとを含む
ことを特徴とするロウデコーダ回路。
【請求項３】
請求項２に記載のＮＡＮＤ型フラッシュメモリのロウデコーダ回路において、
前記スイッチポンプブロックは、前記デコーディングブロックの出力信号とクロック信号が印加されるＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力端子と第一ノードとの間に接続されたキャパシタと、前記第一ノードと出力端子との間に接続されゲートが前記第一ノードに接続された第一ＮＭＯＳトランジスタと、前記第一ノードと前記動作電圧が伝達される電源電圧端子との間に接続されゲートが前記出力端子に接続された第二ＮＭＯＳトランジスタと、前記電源電圧端子と前記出力端子との間に接続されゲートが前記出力端子に接続された第三ＮＭＯＳトランジスタとを含む
ことを特徴とするロウデコーダ回路。
【請求項４】
多数のメモリブロックのいずれか一つを選択する段階と、
ロウコーダに含まれ、前記メモリブロックのセレクトラインおよびワードラインにそれぞれ接続されたパストランジスタのゲートに所定の電圧を印加する段階と、
パストランジスタのセルフブースト効果によって前記電圧がさらに高くなるように前記パストランジスタのゲートに前記電圧が印加された後、前記メモリブロックの前記セレクトラインおよび前記ワードラインに印加される動作電圧を前記パストランジスタのドレインにそれぞれ印加する段階とを含んでなり、
前記パストランジスタが高くなった前記電圧によって前記動作電圧を安定して前記メモリブロックの前記セレクトラインおよび前記ワードラインへ伝達する
ことを特徴とするＮＡＮＤ型フラッシュメモリの動作電圧供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＮＡＮＤ型フラッシュメモリのロウデコーダ回路およびこれを用いた動作電圧供給方法に関し、特に、低電圧動作の際にもワードラインまたはセレクトラインへ正常な動作電圧を供給することが可能なＮＡＮＤ型フラッシュメモリのロウデコーダ回路およびこれを用いた動作電圧供給方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置は、電気的に消去およびプログラムが可能な不揮発性メモリ装置（ＲＯＭ）の一種であって、電源が遮断されても保存されたデータがそのまま保たれるという特徴を有している。このようなＮＡＮＤ型フラッシュメモリ装置には、次のような構成が含まれる。
【０００３】
図１は、一般的なＮＡＮＤ型フラッシュメモリ装置の回路構成を示すブロック図である。図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ(memory cell array)１１０、行選択回路(row selection circuit)１２０（ロウデコーダ回路）およびページバッファ部１３０を含んで構成されている。
【０００４】
メモリセルアレイ１１０は、ビットラインＢＬ０〜ＢＬｍにそれぞれ接続された複数のストリング１１１を含む。各列のストリング１１１は、ドレインセレクトトランジスタ(drain select transistor)ＤＳＴ、ソースセレクトトランジスタ(source select transistor)（ＳＳＴ）、およびドレインセレクトトランジスタＤＳＴとソースセレクトトランジスタＳＳＴとの間に直列に接続された複数のフラッシュメモリセルＭＣ０〜ＭＣ１５（図面には、１６個のみが示されている）で構成されている。各列のドレインセレクトトランジスタＤＳＴは、対応するビットラインＢＬ０〜ＢＬｍに接続されたドレインと、ドレインセレクトラインＤＳＬに接続されたゲートを有する。ソースセレクトトランジスタＳＳＴは、共通ソースライン(common source line)ＣＳＬに接続されたソースと、ソースセレクトライン(source select line)ＳＳＬに接続されたゲートを有する。ドレインセレクトトランジスタＤＳＴのソースとソースセレクトトランジスタＳＳＴのドレインとの間には、フラッシュメモリセルＭＣ１５〜ＭＣ０が直列に接続されている。フラッシュメモリセルＭＣ１５〜ＭＣ０は、対応するワードラインＷＬ１５〜ＷＬ０にそれぞれ接続されている。
【０００５】
一方、ドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬ１５およびソースセレクトラインＳＳＬは、行選択回路１２０に電気的に接続されている。行選択回路１２０は、アドレス情報に応じてワードラインのいずれか１本を選択し、選択されたワードラインと選択されていないワードラインへ各動作モードに応じたワードライン電圧を供給する。これについては、詳細に後述する。
【０００６】
メモリセルアレイ１１０に対して配列されているビットラインＢＬ０〜ＢＬｍは、ページバッファ部１３０を構成する多数のページバッファにそれぞれ電気的に接続されている。ページバッファ部１３０は、読出し動作モードにおいて選択されたワードラインのフラッシュメモリセルからビットラインＢＬ０〜ＢＬｍを介してデータを感知し、プログラム動作モードにおいてプログラムされる（書き込まれる）べきデータに応じて各ビットラインＢＬ０〜ＢＬｍに電源電圧または接地電圧をそれぞれ供給する。
【０００７】
行選択回路１２０は、プログラム動作モードの際に、選択されているワードラインにプログラム電圧（例えば、１８Ｖ）を供給し、選択されていないワードラインにパス電圧（例えば、１０Ｖ）を供給する。そして、行選択回路１２０は、読出し動作モードの際に、選択されているワードラインに接地電圧ＧＮＤを供給し、選択されていないワードラインに読出し電圧（例えば、４．５Ｖ）を供給する。プログラム電圧、パス電圧および読出し電圧は、電源電圧（例えば、３Ｖ）より高い高電圧である。
【０００８】
アドレス情報に応じて電源電圧より高い電圧をワードラインへ供給するために、行選択回路１２０には、必然的に高電圧をスイッチングすることが可能な回路が要求される。高電圧をスイッチングすることが可能な回路は、スイッチポンプスキーム(switch pump scheme)またはブースティングスキーム(boosting scheme)を用いて実現できる。
【０００９】
図２は、図１の中の行選択回路１２０の構成を示す回路図である。図２を参照すると、行選択回路１２０は、デコーディングブロック１２１、スイッチポンプブロック１２２およびスイッチブロック１２３を含む。
【００１０】
デコーディングブロック１２１は、ＮＡＮＤゲートＧ１およびＧ２から構成される。第一ＮＡＮＤゲートＧ１には、アドレス信号ＤＡ１〜ＤＡｎが提供され、第二ＮＡＮＤゲートＧ２には、第一ＮＡＮＤゲートＧ１の出力信号と制御信号ＢＬＫＷＬｄｉｓが提供される。制御信号ＢＬＫＷＬｄｉｓは、消去／プログラム／読出し動作が行われる間にハイレベルを保つ信号である。
【００１１】
スイッチポンプブロック１２２は、ブロックワードラインノードＢＬＫＷＬに接続され、図２に示されているように接続された第三ＮＡＮＤゲートＧ３、キャパシタＣ１、および第一〜第四ＮＭＯＳトランジスタＭＮ１〜ＭＮ４から構成される。
【００１２】
スイッチブロック１２３は、選択信号ＧＤＳＬ、ＧＷＬ１５〜ＧＷＬ０、ＧＳＳＬを対応する信号ラインＤＳＬ、ＷＬ１５〜ＷＬ０、ＳＳＬにそれぞれ伝達するパス（または、電気伝達）トランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬから構成される。パストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのゲートはブロックワードラインノードＢＬＫＷＬに共通に接続されている。
【００１３】
デコーディングブロック１２１とスイッチポンプブロック１２２は、メモリブロックを選択するためのブロックデコーダを構成する。
【００１４】
アドレス信号ＤＡ１〜ＤＡｎの少なくとも一つが「ロー」レベルのとき、デコーディングブロック１２１の出力信号は、「ロー」レベルになる。このような場合、スイッチポンプブロック１２３は、クロック信号ＣＬＫに関係なくポンピング動作を行わない。反面、アドレス信号ＤＡ１〜ＤＡｎが全て「ハイ」レベルのとき、デコーディングブロック１２１の出力信号は、「ハイ」レベルとなる。このような場合、スイッチポンプブロック１２２は、クロック信号ＣＬＫのＬ−Ｈ遷移(low-to-high transition)およびＨ−Ｌ遷移(high-to-low transition)に応じて動作する。ここで、ローレベル（Ｌレベル）は接地電圧レベルであり、ハイレベル（Ｈレベル）は電源電圧レベルである。キャパシタＣ１は、クロック信号ＣＬＫの動きに応じて充電／放電動作を繰り返し行う。クロック信号ＣＬＫのＨ−Ｌ遷移に応じてキャパシタＣ１がポンピング電荷によって充電されると、第一ＮＭＯＳトランジスタＭＮ１を介してポンピング電荷が伝達されてブロックワードラインノードＢＬＫＷＬの電圧が増加する。
【００１５】
その後、クロック信号ＣＬＫがローからハイに遷移すると、ＶＰＰ電圧（読出し動作の際にはＶｒｅａｄ、プログラム動作の際にはＶｐｇｍ）（以下、「動作電圧」という）が第二ＮＭＯＳトランジスタＭＮ２を介して第一ＮＭＯＳトランジスタＭＮ１のゲートへ供給され、第二ＮＭＯＳトランジスタＭＮ２はゲート・ソース間電圧差によって一定時間後にシャットオフ状態になる。
【００１６】
キャパシタＣ１がクロック信号ＣＬＫのＨ−Ｌ遷移に応じてさらに充電されると、第一ＮＭＯＳトランジスタＭＮ１を介してポンピング電荷が伝達されてブロックワードラインノードＢＬＫＷＬの電圧が増加する。その後、クロック信号ＣＬＫがローからハイに遷移すると、動作電圧ＶＰＰが第二ＮＭＯＳトランジスタＭＮ２を介して第一ＮＭＯＳトランジスタＭＮ１のゲートへ供給される。このような過程が繰り返し行われることにより、ブロックワードラインノードＢＬＫＷＬの電圧は、引き続き増加して最終的に（ＶＰＰ０＋Ｖｔｎ３）にまでなれる。ここで、Ｖｔｎ３は、第三ＮＭＯＳトランジスタＭＮ３のしきい値電圧であり、第三ＮＭＯＳトランジスタＭＮ３は、ブロックワードラインノードＢＬＫＷＬの電圧が所望の電圧以上に上がるとき、ブロックワードラインノードＢＬＫＷＬの電圧をクランプする役割を行う。
【００１７】
前記の動作により、ブロックワードラインノードＢＬＫＷＬは、プログラム電圧Ｖｐｇｍ／読出し電圧Ｖｒｅａｄを対応するワードラインへ伝達するのに十分な高電圧をもつ。
【００１８】
ところが、図２に示されているスイッチポンプの構造は、低電圧ＮＡＮＤ型フラッシュメモリ装置への適用には不適当である。その理由は、次のとおりである。
【００１９】
ポンピング動作が行われるにつれて、第一および第二ＮＭＯＳトランジスタＭＮ１およびＭＮ２のしきい値電圧は、ボディ効果(body effect)によって増加する。その結果、ブロックワードラインノードＢＬＫＷＬの電圧レベルは、増加するしきい値電圧によって制限される。
【００２０】
次に、各ノードの動作タイミング波形図を参照して、行選択回路の問題点を解析する。
【００２１】
図３は、プログラム動作時における図２の行選択回路の各ノードの電位変化を示す動作タイミング波形図である。図２および図３を参照すると、プログラム動作時のブロックワードラインノードＢＬＫＷＬの電圧は、Ｖｐｇｍ＋Ｖｔｈに等しいかまたはより高くなければならないが、ＧＤＳＬのＶｃｃ電圧と、ＧＷＬ０〜ＧＷＬ１５のＶｐｇｍおよびＶｐａｓｓをＶｔｈのドロップなしでドレインセレクトラインＤＳＬおよびワードラインＷＬ０〜ＷＬ１５へ伝達することができる。
【００２２】
ところが、スイッチポンプブロック１２２に使用された第一および第二ＮＭＯＳトランジスタＭＮ１およびＭＮ２のボディ効果によるしきい値電圧の上昇によって、ポンピング効率が低下する。特に、低電圧Ｖｃｃを用いてポンピングを行う場合、ポンピング効率は殆ど０に近くなる。
【００２３】
したがって、低電圧Ｖｃｃを用いてポンピングする場合、ブロックワードラインＢＬＫＷＬの電圧がＶｐｇｍ＋Ｖｔｈだけ上昇しないため、選択されたワードラインにプログラム電圧を伝達することができず、パス電圧も伝達することができない。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
そこで、この発明の目的は、ロウデコーダ回路に含まれる高電圧パストランジスタのゲートに、電源電圧より高くポンピングされた電圧（以下、「ポンピング電圧」という）が目標の電圧より低い電圧で印加されて、メモリセルのゲートに印加される動作電圧（例えば、プログラム電圧、パス電圧または読出し電圧）が正常に伝達されない事態になるのを防止するために、高電圧パストランジスタのゲートにポンピング電圧をまず印加（プリチャージ）した後、ドレインに動作電圧を印加することにより、トランジスタの構造によるセルフブースト現象(self boosting phenomenon)によって高電圧パストランジスタのゲートに印加されるポンピング電圧が目標の電圧より高く上昇し、メモリセルのゲートに印加される動作電圧を正常に伝達することが可能なＮＡＮＤ型フラッシュメモリのロウデコーダ回路およびこれを用いた動作電圧供給方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の目的を達成するために、この発明は、メインメモリアレイに含まれる特定のメモリブロックを選択するためのブロックデコーダと、ブロックデコーダの出力信号に応じて動作電圧をメモリブロックへ伝達するパストランジスタが含まれる第一スイッチブロックと、出力信号がパストランジスタのゲートに印加されたことを感知した後、動作電圧をパストランジスタのドレインにそれぞれ伝達する第二スイッチブロックとを備えてなり、動作電圧が安定的に伝達できるように、出力信号を動作電圧より先にパストランジスタへ印加することを特徴とする、ＮＡＮＤ型フラッシュメモリのロウデコーダ回路を提供する。
【００２６】
前記において、ブロックデコーダは、アドレス信号に応じてブロックが選択されると選択信号を生成するデコーディングブロックと、選択信号をポンピングさせて出力信号を生成するスイッチポンプブロックとを含んで構成することができる。
【００２７】
また、前記において、スイッチポンプブロックは、デコーディングブロックの出力信号とクロック信号が印加されるＮＡＮＤゲートと、ＮＡＮＤゲートの出力端子と第一ノードとの間に接続されたキャパシタと、第一ノードと出力端子との間に接続されゲートが第一ノードに接続された第一ＮＭＯＳトランジスタと、前記第一ノードと動作電圧が伝達される電源電圧端子との間に接続されゲートが出力端子に接続された第二ＮＭＯＳトランジスタと、電源電圧端子と出力端子との間に接続されゲートが出力端子に接続された第三ＮＭＯＳトランジスタとを含んで構成することができる。
【００２８】
また、この発明は、多数のメモリブロックのいずれか一つを選択する段階と、ロウデコーダに含まれ、メモリブロックのセレクトラインおよびワードラインにそれぞれ接続されたパストランジスタのゲートに所定の電圧を印加する段階と、パストランジスタのセルフブースト効果によって電圧がさらに高くなるようにパストランジスタのゲートに電圧が印加された後、メモリブロックのセレクトラインおよびワードラインに印加される動作電圧をパストランジスタのドレインにそれぞれ印加する段階とを含み、パストランジスタが高くなった電圧によって動作電圧を安定してメモリブロックのセレクトラインおよびワードラインへ伝達することを特徴とする、ＮＡＮＤフラッシュメモリの動作電圧供給方法を提供する。
【発明の効果】
【００２９】
この発明は、ロウデコーダ回路に含まれた高電圧パストランジスタのゲートに、電源電圧より高くポンピングされた電圧（以下、「ポンピング電圧」という）が目標の電圧より低い電圧に印加されて、メモリセルのゲートに印加される動作電圧（例えば、プログラム電圧、パス電圧または読出し電圧）が正常に伝達されない事態を防止するために、高電圧パストランジスタのゲートにポンピング電圧をまず印加（プリチャージ）した後、ドレインに動作電圧を印加することにより、トランジスタの構造によるセルフブースト現象によって高電圧パストランジスタのゲートに印加されるポンピング電圧が目標の電圧より高く上昇し、メモリセルのゲートに印加される動作電圧を正常に伝達することができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付図面を参照しながら、この発明に係る好適な実施例を詳細に説明する。ただし、この発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形態で変形できる。この実施例は、この発明の開示を完全にし、当該分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供される。この発明の範囲は、この出願の特許請求の範囲によって理解されるべきである。
【００３１】
図４は、この発明の実施例に係るＮＡＮＤ型フラッシュメモリ素子の行選択回路を説明するための回路図である。
【００３２】
図４を参照すると、この発明の実施例に係るＮＡＮＤ型フラッシュメモリ装置の行選択回路２００（ロウデコーダ回路）は、デコーディングブロック２１０、スイッチポンプブロック２２０、第一スイッチブロック２３０および第二スイッチブロック２４０を含んで構成されている。この場合、デコーディングブロック２１０とスイッチポンプブロック２２０は、メモリブロックを選択するためのブロックデコーダ(block decoder)を構成し、メモリブロックの数だけ多数個を備えることができる。
【００３３】
前記において、デコーディングブロック２１０、スイッチポンプブロック２２０および第一スイッチブロック２３０の回路構成および動作は、従来と同様なので、その説明を省略する。
【００３４】
この発明の行選択回路２００の最も大きい特徴の一つは、行選択回路２００に第二スイッチブロック２４０がさらに含まれていることである。第二スイッチブロック２４０は、第一スイッチブロック２３０を構成するパストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのゲートに印加される電圧であるスイッチポンプブロック２２０のブロックワードラインノードＢＬＫＷＬの電位を感知する。そして、ブロックワードラインノードＢＬＫＷＬの電位に応じて、第二スイッチブロック２４０は、メモリセルセルアレイのセレクトライン（図１のＤＳＬおよびＳＳＬ）とワードラインＷＬ０〜ＷＬ１５に印加される動作電圧（例えば、プログラム電圧、読出し電圧またはパス電圧）が第一スイッチブロック２３０に印加されることを制御する。
【００３５】
次に、図５を参照してこの発明の実施例に係るＮＡＮＤ型フラッシュメモリ装置の行選択回路の動作をより詳しく説明する。
【００３６】
図５は、プログラム動作時における図４に示した行選択回路の各ノードの電位変化を示す動作タイミング波形図である。
【００３７】
図４および図５を参照して、ブロックワードラインノードＢＬＫＷＬのプリチャージ区間Ｔ１では、アドレス信号ＤＡ１〜ＤＡｎが全てハイレベル（Ｈレベル）になって、デコーディングブロック２１０がハイレベルの信号を出力すると、スイッチポンプブロック２２０は、クロック信号ＣＬＫのＬ−Ｈ遷移(low-to-high transition)およびＨ−Ｌ遷移(high-to-low transition)に応じて動作する。すなわち、キャパシタＣ１がクロック信号ＣＬＫの動きに応じて充電／放電動作を繰り返し行いながら、第一ＮＭＯＳトランジスタＭＮ１を介してポンピング電荷が伝達されて、ブロックワードラインノードＢＬＫＷＬの電圧が増加する。このような動作により、第一スイッチブロック２３０に含まれるパストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのゲートに接続されたブロックワードラインノードＢＬＫＷＬがプリチャージされる。
【００３８】
しかし、ボディ効果によって第一および第二ＮＭＯＳトランジスタＭＮ１およびＭＮ２のしきい値電圧が増加するため、ブロックワードラインノードＢＬＫＷＬの電圧の上昇幅が制限されて十分な電圧には上昇できない。
【００３９】
ブロックワードラインノードポンピング区間Ｔ２では、第二スイッチブロック２４０がブロックワードラインノードＢＬＫＷＬの電圧を感知し、ブロックワードラインノードＢＬＫＷＬがプリチャージされたものと判断されると、動作電圧（例えば、プログラム電圧、パス電圧または読出し電圧）を第一スイッチブロック２３０に含まれたパストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのドレインにそれぞれ伝達する。
【００４０】
すると、パストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬの構造によってセルフブースト現象が発生しながら、ブロックワードラインノードＢＬＫＷＬの電圧がより高くなる。すなわち、動作電圧が正常に伝達されるのに十分な電圧（例えば、動作電圧＋しきい値電圧）より高くなる。図５においても、ブロックワードラインノードＢＬＫＷＬがプリチャージされた後、動作電圧ＶｐｇｍおよびＶｐａｓｓが印加されることにより、ブロックワードラインノードＢＬＫＷＬの電圧がよりさらに上昇することが分かる。
【００４１】
これにより、パストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのゲートに十分な電圧が印加されて動作電圧がドレインセレクトラインＤＳＬ、ワードラインＷＬ０〜ＷＬ１５およびソースセレクトラインＳＳＬにそれぞれ正常に伝達される。
【００４２】
ディスチャージ区間Ｔ３では、ディスチャージと関連する制御信号ＢＬＫＷＬｄｉｓに応じてスイッチポンプブロック２２０の動作が中止され、ブロックワードラインノードＢＬＫＷＬがディスチャージされる。
【００４３】
このように、パストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのゲートに接続されたブロックワードラインＢＬＫＷＬをまずプリチャージさせた後、パストランジスタＮＤＳＬ、Ｎ１５〜Ｎ０、ＮＳＳＬのドレインに動作電圧を印加することにより、動作電圧を安定的に伝達することができる。
【００４４】
他方、読出し動作においては、低Ｖｃｃポンピング(low Vcc pumping)が可能なので、問題にならない。したがって、読出し動作においても動作電圧を安定的に伝達することがで
【図面の簡単な説明】
【００４５】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置の回路構成を示すブロック図である。
【図２】図１の中の行選択回路の構成を示す回路図である。
【図３】図２の行選択回路のプログラム動作時における各ノードの電位変化を示す動作タイミング波形図である。
【図４】この発明の実施例に係るＮＡＮＤ型フラッシュメモリ装置の行選択回路を示す回路図である。
【図５】図４の行選択回路のプログラム動作時における各ノードの電位変化を示す動作タイミング波形図である。
【符号の説明】
【００４６】
１１０  …  メモリセルアレイ
１２０、２２０  …  行選択回路
１２１、２１０  …  デコーディングブロック
１２２、２２０  …  スイッチポンプブロック
１２３、２３０、２４０  …  スイッチブロック
１３０  …  ページバッファ部
【図１】
2006107701.tif 000003
【図２】
2006107701.tif 000004
【図３】
2006107701.tif 000005
【図４】
2006107701.tif 000006
【図５】
2006107701.tif 000007