(57)【要約】【課題】  入力電圧に反比例して最大時比率を線形に変化させるスイッチング電源の時比率を非常に高くなるのを防止して、トランスが飽和してスイッチング素子等の電源回路部品に過大なストレスを与えてしまう問題を解決すること。【解決手段】  入力電圧に依存して変動するコントロールＩＣの時比率制御端子電圧に、シャントレギュレータ等で構成した回路を追加し、端子電圧が一定値以上に上昇或いは一定値以下に低下することを防止して、電源停止時や入力電圧の瞬時低下が発生しても時比率が一定以上に高くなることを防止する。【選択図】  図１
2006042549.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング電源の入力電圧を検出し、最大の時比率を制限する制御回路であって、
前記制御回路は、入力電圧の入力低下の変動に応じて最大の時比率を可変にして前記入力電圧に略反比例するように前記最大時比率を設け、前記入力電圧が所定値以下に低下した場合に前記最大時比率を所定値に制限することを特徴とする制限回路。
【請求項２】
請求項１記載の制限回路であって、
前記制限回路は、コントロール手段の入力電源に第１の抵抗を介してシャントレギュレータを接続し、前記シャントレギュレータと基準電位とを接続し、前記第１の抵抗と前記シャントレギュレータとの間にダイオードのアノードを接続し、前記ダイオードのカソードを時比率をコントロールするための前記コントロール手段のパルス幅制御端子に接続し、前記ダイオードのカソードと前記パルス幅制御端子との間に第２の抵抗を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間にシャントレギュレータに分圧するための第２および第３の抵抗を接続し、前記第３および第４の抵抗間を前記シャントレギュレータのリファレンスに接続することを特徴とする制限回路。
【請求項３】
請求項１記載の制限回路であって、
前記制限回路は、コントロール手段の入力電源に第１の抵抗を介して第２のダイオードを接続し、前記第２のダイオードと基準電位とを接続し、前記第１の抵抗と前記第２のダイオードとの間に第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを時比率をコントロールするための前記コントロール手段のパルス幅制御端子に接続し、前記第１のダイオードのカソードと前記パルス幅制御端子との間に第２の抵抗を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間に第５の抵抗を接続することを特徴とする制限回路。
【請求項４】
請求項１記載の制限回路であって、
前記制限回路は、コントロール手段の入力電源に第１の抵抗を介してシャントレギュレータを接続し、前記シャントレギュレータと基準電位とを接続し、前記第１の抵抗と前記シャントレギュレータとの間にダイオードのカソードを接続し、前記ダイオードのアノードを時比率をコントロールするための前記コントロール手段のパルス幅制御端子に接続し、前記ダイオードのカソードと前記パルス幅制御端子との間に入力電圧とコントロール手段の字比率制御端子電圧を監視するための入力電圧検出回路を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間にシャントレギュレータに分圧するための第３および第４の抵抗を接続し、前記第３および第４の抵抗間を前記シャントレギュレータのリファレンスに接続することを特徴とする制限回路。
【請求項５】
請求項１記載の制限回路であって、
前記制限回路は、コントロール手段の入力電源に第１の抵抗を介して第３のダイオードを接続し、前記第３のダイオードと基準電位とを接続し、前記第１の抵抗と前記第３のダイオードとの間に第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを時比率をコントロールするためのコントロール手段のパルス幅制御端子に接続し、前記第１のダイオードのカソードと前記パルス幅制御端子との間に入力電圧とコントロール手段の字比率制御端子電圧を監視するための入力電圧検出回路を介して入力端子を接続し、前記第１のダイオードのカソードと前記パルス幅制御端子との間に第２の抵抗を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間に第５の抵抗を接続することを特徴とする制限回路。
【請求項６】
請求項１〜５のいずれか１項に記載の制限回路を有するスイッチング電源回路であって、
前記スイッチング電源回路は、前記制限回路により入力電圧が所定値より大きい場合には最大時比率を可変にして前記入力電圧に略反比例するように前記最大時比率を設け、前記入力電圧が所定値以下に低下した場合には、前記最大時比率を所定値に制限することを特徴とするスイッチング電源回路。
【請求項７】
スイッチング電源の入力電圧を検出し、入力電圧が所定値より大きい場合には最大時比率を可変にして前記入力電圧に略反比例するように前記最大時比率を設け、前記入力電圧が所定値以下に低下した場合には、前記最大時比率を所定値に制限することを特徴とする最大時比率制限方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時比率制御方式のスイッチング電源の制限回路に関し、さらに最大時比率制限回路を有するスイッチング電源回路ならびに最大時比率制限方法に関する。
【背景技術】
【０００２】
ファクシミリ、電話機、コピー機、その他ＯＡ機器や家電製品などの電子機器は、本来の動作時以外の待機時にも電源を供給する必要のあるものが多くなっている。このような電子機器には、安定した一定の動作電圧が必要とするため、安定化電圧を出力するスイッチング電源回路が従来から用いられている。
このような電源回路として、時比率制御方式のスイッチング電源回路が知られている。
このような時比率制御方式の電源回路では、スイッチング素子の時比率を入力電圧および負荷電流の変化に応じて制御を行なうことにより、出力電圧を一定になるようにしている。
【０００３】
このような発明として、特許文献１の特開２００３−３１３９３号公報に示す放電灯点灯装置が知られている。そしてこの文献には、たとえば特許請求の範囲には、ＤＣ−ＤＣコンバータの入力側から出力側への伝達エネルギを制御する入力電流抑制手段を備えることが記載されており、この手段は、ＤＣ−ＤＣコンバータへの入力電流を検出する電流検出手段と、電流検出手段により検出された入力電流が規定値に達するとスイッチング素子のオンオフの周期を変更せずにオン期間を低減させる出力調節手段とを備えることが記載されている。換言すれば、この発明で開示されている時比率の制限という観点では、常に一定であり、入力電圧に応じて時比率に傾きを設ける点については、何ら開示されてはいない。
【０００４】
また、特許文献２の特開２００３−３３３８３９号公報には、その特許請求の範囲に、最大デューティ設定信号を設定することが記載されている。そしてこの文献の解決しようとする課題の項に、二種類の最大デューティー制限機能を有する設定回路を内蔵することが記載されている。
しかしながら、この文献に記載の最大デューティ制限は、上記文献と同様に一定の値である。
【０００５】
また、特許文献３の特開平９−３３１６７５号公報には、入力電圧の低下に起因する回路の破損を防止することが可能な電源回路の発明が記載されている。そしてこの発明の電源回路は入力電圧が設定値以下になった場合にパルス幅を変調し平滑して出力電圧を出力する電源手段と、入力電圧が設定値以下になった場合にパルス幅変調の最大デューティをゼロにして電源手段の動作を停止させる入力電圧監視手段をそなえたことが記載されている。
しかしながら、この文献の最大デューティ制限は、上記文献と同様に一定の値である。
【特許文献１】特開２００３−３１３９３号公報
【特許文献２】特開２００３−３３３８３９号公報
【特許文献３】特開平９−３３１６７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の回路では、最大時比率が一定であるため、最低入力電圧に合わせて最大時比率を高く設定する必要があり、入力電圧が高い状態において出力短絡等の異常が発生した場合にスイッチング素子に与えるストレス（負荷）が過大となるので、スイッチング素子破損防止のために、高耐圧のスイッチング素子を使用しなければならない等の問題点があった。
このような回路は、コスト高を招き、数量の多い電子機器を製造する分野では、これは致命的である。
【０００７】
また、入力電圧に応じて最大時比率を線形に可変にさせる場合には、入力電圧が高い場合は最大時比率が低く、入力電圧が低い場合は最大時比率が高く、入力電圧に反比例的に時比率が上がるため、電源停止あるいは入力電源電圧が瞬時に低下した場合には、非常に高い時比率になってしまう。
このような入力電源電圧の低下による非常に高い時比率上昇により、電源停止時や入力電源電圧の瞬断等により時比率が過大となり、トランスが飽和してスイッチング素子に過大なストレスを与えるため、スイッチング素子が破損する虞や使用される電源回路には、電流容量の大きなスイッチング素子を使用しなければならない等の問題点がある。
これは、前記の最大時比率一定の電源回路と同様に、コスト高を招き、また低い電圧での非常に高い時比率を許容するようにトランスやその他の周辺回路の設計を行なうことは、電源回路の設計をより複雑かつ困難なものにする。
【０００８】
本発明は、スイッチング電源回路において、入力電圧が所定値より大きい通常の範囲では、最大の時比率を入力電源電圧に依存して線形にあるいは反比例的に変化させることにより、入力電源電圧が低い場合には（最大）時比率を高くし、入力電源電圧が高い場合には（最大）時比率を低くして取り出し可能な最大電力又は電圧をほぼ一定にする回路を提供することを目的としている。
【０００９】
また本発明は、最大時比率を入力電源電圧に応じて変化させながらも、ある一定電圧以下に入力電圧が低下した場合にはその時比率を一定値を越えないように制限することができるような制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記した目的を達成するために、本発明の第１の制限回路は、スイッチング電源の入力電圧を検出し、最大の時比率を制限する制御回路であって、前記制御回路は、入力電圧の入力低下の変動に応じて最大の時比率を可変にして前記入力電圧に略反比例するように前記最大時比率を設け、前記入力電圧が所定値以下に低下した場合に前記最大時比率を所定値に制限することを特徴とする。
【００１１】
第２の制限回路の発明は、請求項１記載の制限回路であって、前記制限回路は、コントロール手段の入力電源に第１の抵抗を介してシャントレギュレータを接続し、前記シャントレギュレータと基準電位とを接続し、前記第１の抵抗と前記シャントレギュレータとの間にダイオードのアノードを接続し、前記ダイオードのカソードを時比率をコントロールするための前記コントロール手段のパルス幅制御端子に接続し、前記ダイオードのカソードと前記パルス幅制御端子との間に第２の抵抗を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間にシャントレギュレータに分圧するための第２および第３の抵抗を接続し、前記第３および第４の抵抗間を前記シャントレギュレータのリファレンスに接続することを特徴とする。
【００１２】
第３の制限回路の発明は、請求項１記載の制限回路であって、前記制限回路は、コントロール手段の入力電源に第１の抵抗を介して第２のダイオードを接続し、前記第２のダイオードと基準電位とを接続し、前記第１の抵抗と前記第２のダイオードとの間に第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを時比率をコントロールするための前記コントロール手段のパルス幅制御端子に接続し、前記第１のダイオードのカソードと前記パルス幅制御端子との間に第２の抵抗を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間に第５の抵抗を接続することを特徴とする。
【００１３】
第４の制限回路の発明は、請求項１記載の制限回路であって、前記制限回路は、コントロール手段の入力電源に第１の抵抗を介してシャントレギュレータを接続し、前記シャントレギュレータと基準電位とを接続し、前記第１の抵抗と前記シャントレギュレータとの間にダイオードのカソードを接続し、前記ダイオードのアノードを時比率をコントロールするための前記コントロール手段のパルス幅制御端子に接続し、前記ダイオードのカソードと前記パルス幅制御端子との間に入力電圧とコントロール手段の字比率制御端子電圧を監視するための入力電圧検出回路を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間にシャントレギュレータに分圧するための第３および第４の抵抗を接続し、前記第３および第４の抵抗間を前記シャントレギュレータのリファレンスに接続することを特徴とする。
【００１４】
第５の制限回路の発明は、請求項１記載の制限回路であって、前記制限回路は、コントロール手段の入力電源に第１の抵抗を介して第３のダイオードを接続し、前記第３のダイオードと基準電位とを接続し、前記第１の抵抗と前記第３のダイオードとの間に第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを時比率をコントロールするためのコントロール手段のパルス幅制御端子に接続し、前記第１のダイオードのカソードと前記パルス幅制御端子との間に入力電圧とコントロール手段の字比率制御端子電圧を監視するための入力電圧検出回路を介して入力端子を接続し、前記第１のダイオードのカソードと前記パルス幅制御端子との間に第２の抵抗を介して入力端子を接続し、前記コントロール手段の前記パルス幅制御端子と、前記基準電位間に第５の抵抗を接続することを特徴とする。
【００１５】
また本発明に係るスイッチング電源回路は、前記いずれかに記載の制限回路を有するスイッチング電源回路であって、前記スイッチング電源回路は、前記制限回路により入力電圧が所定値より大きい場合には最大時比率を可変にして前記入力電圧に略反比例するように前記最大時比率を設け、前記入力電圧が所定値以下に低下した場合には、前記最大時比率を所定値に制限することを特徴とする。
【００１６】
また本発明に係るスイッチング電源回路の制御方法は、スイッチング電源の入力電圧を検出し、入力電圧が所定値より大きい場合には最大時比率を可変にして前記入力電圧に略反比例するように前記最大時比率を設け、前記入力電圧が所定値以下に低下した場合には、前記最大時比率を所定値に制限することを特徴とする。
【発明の効果】
【００１７】
シャントレギュレータまたはダイオードによる時比率制御端子電圧の制御は、入力電圧に依存した制御とは独立して動作し、時比率制御端子電圧の低下を防止する。
シャントレギュレータによる時比率制御端子電圧の監視は、抵抗Ｒ３と抵抗Ｒ４の分電圧（分圧）を用いて（監視することによって）行われ、時比率制御端子電圧が設定電圧以下に下がらないように、抵抗Ｒ１とダイオードＲＣ１を介して、Ｖｃｃから抵抗Ｒ３と抵抗Ｒ４に電流を供給し、制御する。ダイオードＲＣ１により、シャントレギュレータによる時比率制御端子電圧の制御は、端子電圧が設定電圧以下となった時にのみ有効となるようにしている。
【００１８】
換言すれば、本発明の制限回路の提供による第１の効果は、電源回路の電圧変換効率が向上することである。
その理由は、最大時比率に着目し、入力電源電圧が所定値を越えた範囲では最大時比率を入力電源電圧の高低に基づいて上述したように変化させある所定値を超えた範囲ではその値（最大時比率）を反比例的に増減させ、ある所定値以下の入力電源電圧ではこの値をある値より大きくならないように設定することによって、スイッチング素子への負荷が軽減できる。これによって、より損失の小さい低電力のスイッチング素子を採用することが可能となるためである。
【００１９】
第２の効果は、電源回路の小型化が達成できることである。
その理由は、損失の小さい低電力なスイッチング素子が採用可能になることで、スイッチング素子がその効率をほぼ一定範囲内で作動できるように放熱用ラジエータの小型化が実行でき、また、スイッチング素子を並列で使用している場合にはその使用個数の削減が可能となるからである。これらによって、コストも結果的に低下させることもできる。
【発明を実施するための最良の形態】
【００２０】
本発明は、入力電圧に依存して変動するコントロールＩＣの時比率制御端子電圧に、シャントレギュレータ等で構成した回路を加え、時比率制御端子の電圧が一定値以上に上昇或いは一定値以下に低下することを防止して、電源停止時や入力電圧の瞬時低下が発生しても時比率が一定以上に高くなることを防止する。
【００２１】
図を用いて動作の説明をする。
コントロールＩＣの時比率制御端子（符号１１）は、抵抗Ｒ２（符号７）で入力電源の正極Ｖｉｎ＋（符号１）と接続されているので入力電圧の低下に依存して時比率制御端子電圧も低下していく。
【００２２】
時比率制御端子電圧はシャントレギュレータ（符号５）によって監視されており、端子電圧が設定電圧に達するとダイオードＲＣ１（符号６）を通して抵抗Ｒ３（符号９）及び抵抗Ｒ４（符号１０）に電流を供給し、端子電圧の低下を防止する。
図１を参照しながら、特に図１の点線枠内の回路を中心にして、本発明の制限回路について説明する。
【００２３】
たとえば、本発明では、Ｖｃｃ（符号３）と、抵抗Ｒ１（符号４）とを接続し、抵抗Ｒ１（符号４）とシャントレギュレータ（符号５）とを接続し、このシャントレギュレータ（符号５）と、Ｖｉｎ−（アースあるいは基準電圧：符号２）とを接続し、シャントレギュレータは、抵抗Ｒ１側をカソードとし、Ｖｉｎ−側をアノードとする。そして、抵抗Ｒ１とシャントレギュレータ間に、ダイオードＲＣ１（符号６）のアノードを接続し、ダイオードのカソードは、コントロールＩＣ１（符号３）のパルス幅制御端子（符号１１）に接続する。
【００２４】
コントロールＩＣ１の時比率制御端子とＶｉｎ−間には抵抗Ｒ３（符号９）と抵抗Ｒ４（符号１０）を接続し、抵抗Ｒ３と抵抗Ｒ４との間にシャントレギュレータのリファレンス端子を接続する。
次に、本発明の制御回路を図面を参照しながら実施の形態により、さらに詳細に説明する。
【００２５】
＜第１の実施の形態＞
図１に本発明の制御回路の一実施形態としての制限回路を使用した電源制御回路を示す。
前述したように、本発明の制限回路は、Ｖｃｃ（符号３）と、抵抗Ｒ１（符号４）とを接続し、抵抗Ｒ１（符号４）とシャントレギュレータ（符号５）とを接続し、このシャントレギュレータ（符号５）と、Ｖｉｎ−（符号２）とを接続する。
【００２６】
シャントレギュレータは、抵抗Ｒ１側をカソードとし、Ｖｉｎ−側をアノード（またはアースあるいは基準電位）とする。そして、抵抗Ｒ１とシャントレギュレータ間に、ダイオードＲＣ１（符号６）のアノードを接続し、ダイオードのカソードは、コントロールＩＣ１（符号３）のパルス幅制御端子（符号１１）に接続し、また、コントロールＩＣ１（符号１３）の時比率制御端子１１と、Ｖｉｎ−（アースまたは基準電位）間には抵抗Ｒ３（符号９）と抵抗Ｒ４（符号１０）とを接続し、抵抗Ｒ３と抵抗Ｒ４との中点（電気的中点）を、シャントレギュレータのリファレンス端子に接続する。
【００２７】
さらに、Ｖｉｎ＋（符号１）と、コントロールＩＣ１（符号１３）の時比率制御端子（符号１１）間を抵抗Ｒ２（符号７）で接続する。
基準電圧源Ｖｒｅｆ１（符号１２）に接続された抵抗Ｒ５（符号８）と、時比率制御端子とを接続し、また、コントロールＩＣ１の出力端子（符号１４）とスイッチング素子（符号１５）のゲートとを接続する。
【００２８】
符号１６は電圧変換トランスを示す。そしてコントロールＩＣ１は、Ｖｉｎ＋（符号１）の高低によって、スイッチング素子（符号１５）の作動周波数をコントロールして時比率を結果的にコントロールしている。
【００２９】
第１の実施形態の動作の説明
スイッチング素子へ出力されるパルスの時比率は、コントロールＩＣ１により、時比率制御端子１１に印加される電圧が低い場合には時比率（最大時比率）が高く制御され、時比率制御端子１１に印加される電圧が高い場合には、時比率（最大時比率）が低くするように制御される。
すなわち、本発明の制限回路の第１の実施形態では、上記したような構成を採っている。
そして、図５に示すように、本発明の制限回路では、入力電源電圧が最低から最大までに変化すると、コントロールＩＣ内部での比較パルス（図５の例ではノコギリ波）を持つが、この動作波形のたとえば最大点でコントロールＩＣ時比率制御端子１１により入力電源電圧値を求め、これによって最大時比率を設定し、この結果により、コントロールＩＣは、スイッチング素子１５に、出力パルスを出力する。本発明では、最低の入力電源電圧からある範囲の電圧では、最大時比率が一定となっている。本実施形態では、定常時におけるスイッチング素子１５へのコントロールＩＣからの出力パルスは、図５に示すような「定常時のスイッチング素子への出力パルス」を出力する。また最大時比率時には、スイッチング素子１５へのコントロールＩＣからの出力パルスは、図５に示す「最大時比率時のスイッチング素子への出力パルス」を出力するようにして、スイッチング素子１５をコントロールしている。
【００３０】
よって、本実施形態でも第１実施形態と同様に、コントロールＩＣ２は、入力電圧が高い場合には、抵抗Ｒ２から抵抗Ｒ３と抵抗Ｒ４に流れる電流を増加させて時比率制御端子電圧（符号１１の端子電圧）を引き上げ、入力電圧が低い場合には抵抗Ｒ２から抵抗Ｒ３と抵抗Ｒ４に流れる電流を減少させて時比率制御端子電圧を引き下げることにより、入力電圧に応じた時比率制御をスイッチング素子（符号１５）に対して行うことによって、Ｖｏｕｔを制御することができる。
【００３１】
入力電圧Ｖｉｎ＋がさらに下がり続けた場合（符号１１の端子電圧の方がＶｒｅｆよりも低くなる領域）には、抵抗Ｒ３と抵抗Ｒ４に流れる電流も減少(電流がゼロも含む)してしまうため、このままでは、時比率制御端子（符号１１）の電圧も下がり続け、時比率が過大（スイッチング素子への負担も過大）になる虞が従来の電源回路ではあった。
【００３２】
本実施形態の制限回路の回路構成でも第１実施形態と同様に、パルス幅制御端子電圧（符号１４）をシャントレギュレータによって一定電圧以下に下がらないように制御するようにしているので、この領域では、第３実施形態と同様であるが、Ｖｉｎ＋が瞬時に低下しても、シャントレギュレータによりパルス幅制御端子電圧１１の電圧が入力電圧Ｖｉｎ＋の急激な変化の際にはこれを緩和して低下させない動作を行なうため、急激なＶｉｎ＋の電圧低下の際にも最大時比率を急激に変化させることもなく対応でき、また、シャントレギュレータで予め決められている電圧値以下に下がり続けても、Ｖｒｅｆ１（符号１２）からの電圧が支配することにより、略一定となり、（最大）時比率は設定以上に大きくなることはない。これによって、電圧変換トランス（符号１６）の飽和及びスイッチング素子（符号１５）への過大なストレス（負荷）が軽減出来る。このような動作（コントロール）の例を、図５に示す。
【００３３】
またシャントレギュレータによる制御は入力電圧Ｖｉｎ＋の低下時のみ有効であり、定常時の入力電圧に応じた時比率制御には影響しない。すなわち、シャントレギュレータは、時比率制御端子電圧１１が所定値よりも高い領域では、有効に働き、スイッチング素子、電圧変換トランスへの過大な負荷を防止している。そしてこのような領域内では、シャントレギュレータは、時比率をＶｉｎ＋の低下に応じて反比例的に最大時比率を高く調整してＶｏｕｔを一定にするように動作することができる。また、前記入力電圧が所定値以下となった場合には、従来のものでは、そのまま、Ｖｉｎ＋の低下に応じて反比例的に時比率が高くなり、スイッチング素子、電圧変換トランスへの過大な負荷をかけていたが、この負荷を防止して（ある所定値以下に入力電圧Ｖｉｎ＋が低下した場合には、）出力を停止することもできる。なお抵抗Ｒ２は、Ｖｉｎ＋（符号１）と、Ｖｒｅｆ１（符号１２）との差圧（（Ｖｉｎ＋）−Ｖｒｅｆ）とにより決定される抵抗であり、Ｒ１は、コントロールＩＣ１（符号１４）の入力Ｖｃｃの電圧からシャントレギュレータを保護する役目も有している。なお本実施形態で示す構成例の本発明の制限回路では、抵抗Ｒ３およびＲ４の少なくとも１方を可変抵抗にすることもできる。
【００３４】
＜第２の実施の形態＞
本発明の制御回路の第２の実施形態の構成を図２に示す。
符号１７は定電圧ダイオードであり、符号１８は抵抗Ｒ６であり、本実施の形態では、シャントレギュレータと、抵抗Ｒ３と、抵抗Ｒ４は使用しない。またその他の接続、使用される素子構成等は図１と同様である。
図２に示すように、図１に示す第１の実施形態では、シャントレギュレータによる動作により、制御を行なっていたが、本第２の実施の形態では、定電圧ダイオードを用いて行うことができる。
【００３５】
本第２の実施の形態では、定電圧ダイオードにより、時比率制御端子電圧（符号１１）を一定電圧以上に保持することで、時比率制御端子の電圧の低下を防止することができる。
本第２の実施形態では、時比率制御端子１１の電圧の監視は必要ないため、抵抗Ｒ３と抵抗Ｒ４は、本実施形態では、これらシャントレギュレータと、抵抗Ｒ３と、抵抗Ｒ４とを、抵抗Ｒ６に置き換えている。
【００３６】
本第２の実施の形態に使用される定電圧ダイオードでは、その精度が高く、且つ定電圧ダイオードのカソードと時比率制御端子間のダイオードＲＣ１の電圧降下が時比率制御端子電圧の感度に対して無視出来る程小さい場合に、有効である。なお、本実施形態では、第１実施の形態と同様にしてＶｉｎ＋の入力電圧がある所定値を超えた領域では、最大時比率時を比率制御端子の電圧に基づいて変化させ、ある所定値以下の領域では、最大時比率を一定にしている。このような所定値は、他の実施形態と同様に、電源回路の出力電圧によって、決定される。
【００３７】
＜第３の実施の形態＞
本発明の制御回路の第３の実施形態の構成を図３に示す。
符号１９は、入力電圧監視回路であり、符号２０は抵抗Ｒ７であり、符号２１はＮＰＮトランジスタであり、符号２２はダイオードＲＣ２であり、符号２３はコントロールＩＣ２を示す。
【００３８】
コントロールＩＣ２は、時比率制御端子に印加される電圧が低い場合には高い時比率のパルスをスイッチング素子へ出力するようにし、時比率制御端子（符号１１）に印加される電圧が高い場合には低い時比率のパルスをスイッチング素子へ出力するように動作する。このようなコントロールＩＣの動作は、他の実施形態のコントロールＩＣの動作と同様である。
【００３９】
本第３の実施の形態では、入力電圧監視回路１９によって、入力電圧とコントロールＩＣ２の時比率制御端子１１の電圧の監視を行い、ＮＰＮトランジスタ２１のベースをコントロールして、入力電圧が高い場合には時比率制御端子電圧を下げ、入力電圧が低い場合には時比率制御端子電圧を上げる制御をすることで、入力電圧に応じた時比率制御を行うものである。特に本実施形態では、Ｖｉｎ＋の電圧がある値を超えるような高い電圧の際に、ＮＰＮトランジスタ２１のベースをコントロールして、入力電圧が高い場合には時比率制御端子電圧を下げることができるようになっている。Ｖｉｎ＋の入力電圧値が所定の範囲内には、動作は、第１実施形態と同様であるが、Ｖｉｎ＋の電圧がある値を超えるような高い電圧の際にも優れた特性を有している。
本実施形態により、コントロールＩＣ２内の比較論理（比較論理回路）が逆であっても、第１実施形態などと同等の効果を得ることができる。このような比較論理によりコントロールして動作させることを、図６に示す。
【００４０】
本回路構成の点線枠内の回路を追加することにより、第１実施形態と同様に、入力電圧Ｖｉｎ＋が所定値よりも低下したときにコントロールＩＣ２からの出力パルスが過大になるような時比率になることを防止して、スイッチング素子、電圧変換トランス等を保護することができる。
【００４１】
点線枠内の回路で比較すると、シャントレギュレータのカソードと時比率制御端子を接続するダイオードＲＣ２（符号２２）の向きが異なる以外は、点線枠内の回路に関する限り、図１に示す第１実施形態の回路構成と同様である。
【００４２】
第３の実施形態の動作の説明
本実施形態では、第１実施形態と同様に、スイッチング素子へ出力されるパルスの時比率は、コントロールＩＣ２により、時比率制御端子１１に印加される電圧が低い場合には時比率（最大時比率）が高く制御され、時比率制御端子１１に印加される電圧が高い場合には、時比率（最大時比率）が低くするように制御される。
【００４３】
第１実施形態と同様に、コントロールＩＣは、入力電圧が高い場合には、抵抗Ｒ２から抵抗Ｒ３と抵抗Ｒ４に流れる電流を増加させて時比率制御端子電圧（符号１１の端子電圧）を引き上げ、入力電圧が低い場合には抵抗Ｒ２から抵抗Ｒ３と抵抗Ｒ４に流れる電流を減少させて時比率制御端子電圧を引き下げることにより、入力電圧に応じた時比率制御をスイッチング素子（符号１５）に対して行うことによって、Ｖｏｕｔを制御することができる。
【００４４】
入力電圧Ｖｉｎ＋がさらに下がり続けた場合の動作も第１実施形態と同様であるので、説明を省略する。
【００４５】
本発明の制御回路の回路構成では、パルス幅制御端子電圧（符号１４）をシャントレギュレータによって一定電圧以下に下がらないように制御するようにしているので、入力電圧がシャントレギュレータで予め決められている電圧値以下に下がり続けても、時比率は設定以上に大きくなることはない。これによって、電圧変換トランス（符号１６）の飽和及びスイッチング素子（符号１５）への過大なストレス（負荷）が軽減出来る。またシャントレギュレータによる制御は入力電圧Ｖｉｎ＋の低下時のみ有効であり、定常時の入力電圧に応じた時比率制御には影響しない。すなわち、シャントレギュレータは、時比率制御端子電圧１１が所定値よりも高い領域では、有効に働き、スイッチング素子、電圧変換トランスへの過大な負荷を防止している。そしてこのような領域内では、シャントレギュレータは、時比率をＶｉｎ＋の低下に応じて反比例的に最大時比率を高く調整してＶｏｕｔを一定にするように動作することができる。また、前記入力電圧が所定値以下となった場合には、従来のものでは、そのまま、Ｖｉｎ＋の低下に応じて反比例的に時比率が高くなり、スイッチング素子、電圧変換トランスへの過大な負荷をかけていたが、この負荷を防止して（ある所定値以下に入力電圧Ｖｉｎ＋が低下した場合には、）出力を停止することもできる。
【００４６】
第１実施形態と同様に、入力電圧が下がり続けて、符号１１の電圧に対して、シャントレギュレータからの電圧が無視できない程度になった場合でも、シャントレギュレータにより一定電圧以上に上がらないように制御するので、コントロールＩＣ２から過大な時比率のパルス出力を防止することができる。なお、本実施形態で使用されているＮＰＮ型トランジスタ２１を、ＰＮＰ型トランジスタに変えて適宜、使用することもできる。
【００４７】
＜第４の実施の形態＞
本発明の制御回路の第４の実施の形態の構成を図４に示す。
本図の回路構成では、図３に示す第３の実施形態によるシャントレギュレータによる動作を定電圧ダイオードにより行う。定電圧ダイオードにより時比率制御端子電圧を一定電圧以下に保持することで、時比率制御端子電圧の上昇を防止する。この動作例は、上記した第３実施形態と同様であるので、その説明を省略する。
【００４８】
本発明の制限回路は、図１〜図４に示す点線の部位で示している。特に断らない限り、同一の符号は、同一のものを表しているが、これらのうち使用する素子に関しては、同一であっても、異なっていてもよい。
【産業上の利用可能性】
【００４９】
本発明の制限回路は、その出力電圧が、低電圧から、高電圧までのスイッチングレギュレータに使用可能であり、コストパフォーマンス性、応用範囲が多岐にわたっており、産業上の利用可能性は、高い。
【図面の簡単な説明】
【００５０】
【図１】本発明の制御回路の第１の実施形態の回路構成を示す図である。
【図２】本発明の制御回路の第２の実施形態の回路構成を示す図である。
【図３】本発明の制御回路の第３の実施形態の回路構成を示す図である。
【図４】本発明の制御回路の第４の実施形態の回路構成を示す図である。
【図５】第１又は第２実施形態での制限回路により入力電源回路からの入力電圧の変動に対してコントロールＩＣ１がスイッチング素子に対して出力パルスを出力して動作させることを説明する図である。
【図６】第３又は第４実施形態での制限回路により入力電源回路からの入力電圧の変動に対してコントロールＩＣ２がスイッチング素子に対して出力パルスを出力して動作させることを説明する図である。
【符号の説明】
【００５１】
１    入力電源正極（Ｖｉｎ＋）
２    入力電源負極（Ｖｉｎ−）
３    電源回路内部電源（Ｖｃｃ）
４    抵抗（Ｒ１：第１の抵抗）
５    シャントレギュレータ
６    ダイオード（ＲＣ１）
７    抵抗（Ｒ２）
８    抵抗（Ｒ５）
９    抵抗（Ｒ３）
１０    抵抗（Ｒ４）
１１    コントロールＩＣ時比率制御端子
１２    基準電圧源１（Ｖｒｅｆ１）
１３    コントロールＩＣ１（コントロ−ル手段）
１４    コントロールＩＣ出力端子
１５    スイッチング素子
１６    電圧変換トランス
１７    ダイオード（ツェナーダイオード）
１８    抵抗（Ｒ６）
１９    入力電圧検出回路
２０    抵抗（Ｒ７）
２１    ＮＰＮトランジスタ
２２    ダイオード（ＲＣ２）
２３    コントロールＩＣ２
１００    第１の制限回路
１０１    第２の制限回路
１０２    第３の制限回路
１０３    第４の制限回路
【図１】
2006042549.tif 000003
【図２】
2006042549.tif 000004
【図３】
2006042549.tif 000005
【図４】
2006042549.tif 000006
【図５】
2006042549.tif 000007
【図６】
2006042549.tif 000008