(57)【要約】【課題】  トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるようにする。【解決手段】  クロック発生回路であって、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路ＴＦＦ１，ＴＦＦ２を直列に接続し、トグルフリップフロップ回路ＴＦＦ２から出力される一対の分周クロック信号の一方又は両方をディレイさせて一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路ＤＦＦ１を、トグルフリップフロップ回路ＴＦＦ２に接続して構成される。【選択図】        図１
2006174129.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続され、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路と、
前記トグルフリップフロップ回路に接続され、前記トグルフリップフロップ回路から出力される前記一対の分周クロック信号の一方又は両方をディレイさせて前記一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路とを備えることを特徴とする、クロック発生回路。
【請求項２】
前記ディレイ回路が、位相の異なる一対の分周クロック信号を出力しうるディレイフリップフロップ回路により構成されることを特徴とする、請求項１記載のクロック発生回路。
【請求項３】
前記トグルフリップフロップ回路として、前段に設けられる前段トグルフリップフロップ回路と、前記前段トグルフリップフロップ回路の後段に設けられ、前記前段トグルフリップフロップ回路から出力される一対の分周クロック信号の一方がクロック入力される後段トグルフリップフロップ回路とを備え、
前記ディレイフリップフロップ回路が、前記前段トグルフリップフロップ回路から出力される一対の分周クロック信号の他方がクロック入力され、前記後段トグルフリップフロップ回路から出力される前記一対の分周クロック信号のいずれか一方の分周クロック信号がデータ入力されるように構成されることを特徴とする、請求項２記載のクロック発生回路。
【請求項４】
前記トグルフリップフロップ回路が、第１ラッチ回路と第２ラッチ回路とを備え、前記第１ラッチ回路の出力信号が前記第２ラッチ回路に入力され、前記第２ラッチ回路の出力信号が前記第１ラッチ回路に入力され、第１入力クロック信号に基づいて、前記第１ラッチ回路及び前記第２ラッチ回路からそれぞれ第１分周クロック信号及び第２分周クロック信号を出力するように構成されることを特徴とする、請求項１〜３のいずれか１項に記載のクロック発生回路。
【請求項５】
前記ディレイフリップフロップ回路が、第３ラッチ回路と第４ラッチ回路とを備え、前記第３ラッチ回路の出力信号が前記第４ラッチ回路に入力され、前記第１ラッチ回路の出力信号が前記第３ラッチ回路に入力され、前記第１入力クロック信号に対して位相がずれている第２入力クロック信号に基づいて、前記第３ラッチ回路及び前記第４ラッチ回路からそれぞれ第３分周クロック信号及び第４分周クロック信号を出力するように構成されることを特徴とする、請求項２〜４のいずれか１項に記載のクロック発生回路。
【請求項６】
前記ディレイフリップフロップ回路が、前記トグルフリップフロップ回路に対して並列に接続され、
同一周波数で位相の異なる分周クロック信号の発生数に応じて、前記並列接続されるディレイフリップフロップ回路の数を変えて構成されることを特徴とする、請求項２〜５のいずれか１項に記載のクロック発生回路。
【請求項７】
請求項１〜６のいずれか１項に記載のクロック発生回路と、
前記クロック発生回路が発生する複数の分周クロック信号のそれぞれに基づいて、２つのデータ信号を多重化する複数のセレクタ回路とを備えることを特徴とする、信号多重化回路。
【請求項８】
請求項７記載の信号多重化回路と、
前記信号多重化回路の出力を増幅する増幅回路と、
前記増幅回路の出力により光信号を変調する変調回路とを備えることを特徴とする、光送信器。
【請求項９】
第１トグルフリップフロップ回路を備え、前記第１トグルフリップフロップ回路によって位相の異なる一対の分周クロック信号を発生させる第１クロック信号発生部と、
第２トグルフリップフロップ回路を備え、前記第２トグルフリップフロップ回路によって前記第１トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる第２クロック信号発生部とを備え、
前記第２クロック信号発生部が、前記第２トグルフリップフロップ回路に並列に接続されるディレイフリップフロップ回路を備え、前記ディレイフリップフロップ回路によって前記第１トグルフリップフロップ回路が発生する他方の分周クロック信号に基づいて前記第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させるように構成されることを特徴とする、クロック発生回路。
【請求項１０】
第１トグルフリップフロップ回路によって位相の異なる一対の分周クロック信号を発生させる第１クロック信号発生ステップと、
第２トグルフリップフロップ回路によって前記第１トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる第２クロック信号発生ステップとを含み、
前記第２クロック信号発生ステップにおいて、前記第２トグルフリップフロップ回路に並列に接続されるディレイフリップフロップ回路によって、前記第１トグルフリップフロップ回路が発生する他方の分周クロック信号に基づいて、前記第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させることを特徴とする、クロック発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる位相の複数のクロック信号を発生させるクロック発生回路、これを備える信号多重化回路（マルチプレクサ回路）、及び、これを備える例えば光通信システムの光送信器、並びに、クロック発生方法に関する。
【背景技術】
【０００２】
近年、例えば光通信システムの送信器等の分野では、高い周波数で十分な信頼性をもって高速動作しうるマルチプレクサ回路が求められている。
従来のマルチプレクサ回路は、例えば４チャンネルの入力データ信号をクロック信号に基づいて多重化処理する場合、まず、入力データ信号を２チャンネルずつ多重化して２つの多重化データ信号を生成し、これらの多重化データ信号をさらに多重化して４チャンネルのデータ信号が多重化された多重化データ信号を生成するようになっている。
【０００３】
この場合、２チャンネルずつ多重化する際に、同位相の分周クロック信号を用いているため、２チャンネルずつ多重化して生成される２つの多重化データ信号は同位相になる。このような同位相の多重化データ信号をさらに多重化する際に、同位相の多重化データ信号をエッジタイミングの揃ったクロック信号によって選択するようにすると（２つの多重化データ信号とクロック信号との間に位相マージンがないと）、クロック信号のタイミング（位相）が少しでもずれた場合に正確に信号を多重化することができない。このため、最適な位相タイミングが得られるようにラッチ回路（例えばＤラッチ）を設けて、選択対象となる２つの多重化データ信号間の位相をπずらして位相差を生じさせ、タイミング余裕（位相余裕）をもたせることで、高い周波数での高速な動作においても信頼性のある信号多重化処理を行なえるようにしている。
【０００４】
しかしながら、このように構成されるマルチプレクサ回路では、ラッチ回路（例えばＤラッチ）やこれにクロックを供給する回路などが必要となり、回路規模の増大や消費電力の増加を招き、さらには高速化を妨げるという課題がある。
そこで、本発明者は、最適な位相タイミング（データタイミング）が得られるようにしながら、回路規模が増大しないようにし、消費電力の低減を図れるようにすべく、トグルフリップフロップ（ＴＦＦ）がクロック信号として２つの分周クロック信号を出力し、かつ、これらの分周クロック信号がπ／２の位相差を有することを利用して、データ信号の多重化を行なうマルチプレクサ回路を提案している（特許文献１参照）。
【０００５】
なお、トグルフリップフロップ（ＴＦＦ）を備えるπ／２位相差信号発生回路として、例えば特許文献２に開示されたものがある。
【特許文献１】特開２００４−１４７０７５号公報
【特許文献２】特開平５−０３７３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記特許文献１の構成によれば、４チャンネルのデータ信号を多重化する回路を実現することは可能である。
しかしながら、４チャンネルよりも多くのチャンネル数のデータ信号を多重化するには、以下に説明するように、上記特許文献１に記載されている４チャンネルのデータ信号を多重化する回路と同様の構成では実現が難しいことがわかった。
【０００７】
以下、本発明の創案過程において検討された構成例について説明する。
ここでは、図４を参照しながら、１６チャンネルのデータ信号を多相の分周クロック信号を用いて多重化する信号多重化回路（１６：１ＭＵＸ回路）を例に説明する。なお、図４中、符号１０１〜１０４はセレクタ回路（ＳＥＬ）である。
図４に示すように、１６：１ＭＵＸ回路を構成する場合、上記特許文献１に記載されたもの（例えば特許文献１の図４参照）を並列に並べ、２対１のセレクタ回路によって接続することが考えられる。この場合、分周クロック信号としては、上記特許文献１に記載されたものと同様に、１相の１／２分周クロック信号及び２相の１／４分周クロック信号が必要であるが、さらに、１６チャンネルのデータ信号を２チャンネルずつ多重化する段階（ブロック）で８相の１／１６分周クロック信号（１／１６ＣＬＫ）や８つの多重化データ信号を２つずつ多重化する段階（ブロック）で４相の１／８分周クロック信号（１／８ＣＬＫ）も必要になる。
【０００８】
これらの多相の分周クロック信号を発生させるためのクロック発生回路（多相クロック発生回路）を、上記特許文献１に記載されたものと同様にトグルフリップフロップ（ＴＦＦ）のみによって構成すると、例えば図５に示すような回路構成となる。なお、図５中、ＴＦＦ１〜ＴＦＦ７はトグルフリップフロップであり、いずれも２つのラッチ回路を備えるものとして構成している。
【０００９】
この図５に示すような回路構成のクロック発生回路によって分周クロック信号を発生させる場合、ＴＦＦ２とＴＦＦ３とがそれぞれ独立に分周動作するため、それぞれのＴＦＦの初期状態によって、ＴＦＦ２で分周されて出力される符号Ａで示す１／８分周クロック信号及び符号Ｂで示す１／８分周クロック信号（−９０°）、及び、ＴＦＦ３で分周されて出力される符号Ｃで示す１／８分周クロック信号（−４５°）及び符号Ｄで示す１／８分周クロック信号（−１３５°）のいずれか一方の分周クロック信号の位相が反転してしまう場合がある。
【００１０】
例えば、図６のタイミングチャートに示すように、ＴＦＦ２で分周されて出力される符号（Ａ）で示す１／８分周クロック信号及び符号（Ｂ）で示す１／８分周クロック信号（−９０°）の位相は反転せずに、ＴＦＦ３で分周されて出力される符号（Ｃ）で示す１／８分周クロック信号（−４５°）及び符号（Ｄ）で示す１／８分周クロック信号（−１３５°）の位相だけが反転してしまう場合がある。なお、図６中、符号（Ａ）〜（Ｄ）は、図５中の符号Ａ〜Ｄに対応している。
【００１１】
このように、いずれか一方の分周クロック信号の位相だけが反転してしまうと、本来、図５中、符号Ｃの部分では、図６中、点線で示すように、−４５°位相がずれるのが望ましいにもかかわらず、図６中、符号（Ｃ）として実線で示すように、−２２５°位相がずれてしまうことになる。また、図５中、符号Ｄの部分では、図６中、点線で示すように、−１３５°位相がずれるのが望ましいにもかかわらず、図６中、符号（Ｄ）として実線で示すように、−３１５°位相がずれてしまうことになる。
【００１２】
このように、いずれか一方の分周クロック信号の位相が反転してしまい、位相ずれが生じてしまうのは、ＴＦＦから出力される分周クロック信号の位相が定まらない［即ち、ＴＦＦの初期状態（ローかハイか）が定まらない］という、ＴＦＦの本質的な問題に起因する。つまり、分周動作開始時においてＴＦＦから出力される分周クロック信号の論理がロー（Ｌｏ）になるかハイ（Ｈｉ）になるかは、分周動作開始時におけるＴＦＦ（ラッチ回路内部）の初期論理状態（初期状態）による（論理不定）が、このＴＦＦの初期状態は回路のばらつきや温度，雑音，電源状態などによって決まり、制御することができない。
【００１３】
例えば図７に示すように、２つのラッチ回路を直列に接続して構成されるＴＦＦでは、初期状態がローの場合は、初期状態がハイの場合に対して位相が１８０°ずれてしまう。これは、初期状態がハイであるかローであるかによって、ＴＦＦから出力される分周クロック信号の位相が異なってしまい、位相が定まらないことを意味する。つまり、初期状態がローの場合は入力クロック信号に対して位相が反転し、初期状態がハイの場合は入力クロック信号と位相が同じ（正転）であるため、正転か反転かの論理が確定しないことになる。
【００１４】
このため、ＴＦＦ２とＴＦＦ３とで初期状態が逆の場合もあり、この場合、いずれか一方の分周クロック信号の位相が反転してしまい、位相ずれが生じてしまうのである。
なお、ここでは、ＴＦＦ２とＴＦＦ３との間で、出力される分周クロック信号の位相が反転し、位相ずれが生じてしまうことについて説明したが、ＴＦＦ４〜ＴＦＦ７についても同様である。
【００１５】
このように、４チャンネルよりも多くのチャンネル数のデータ信号を多重化する信号多重化回路に備えられる多相クロック発生回路は、図５に示すようなＴＦＦ回路のみによる構成では実現が難しいことがわかった。
なお、上記特許文献２は、多相クロック発生回路を構成する場合の上記課題を解決するための技術ではないが、上記課題を解決すべく、上記特許文献２のように、ＴＦＦにリセット入力を設け、初期設定信号の供給タイミングに応じてＱ出力を共にハイレベルにセットするように構成することも考えられる。しかしながら、それぞれのＴＦＦに対してリセットをかけるタイミングが難しいため、実現は困難である。例えば、１／１６分周クロック信号を生成する４つのＴＦＦには、互いに４５°位相の異なる１／８分周クロック信号がクロック信号として入力されることになるが、各ＴＦＦをそれぞれのタイミングでリセットすることは不可能である。
【００１６】
本発明は、このような課題に鑑み創案されたもので、トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるようにした、クロック発生回路、信号多重化回路及び光送信器、並びに、クロック発生方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
このため、本発明のクロック発生回路は、直列に接続され、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路と、トグルフリップフロップ回路に接続され、トグルフリップフロップ回路から出力される一対の分周クロック信号の一方又は両方をディレイさせて一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路とを備えることを特徴としている。
【００１８】
本発明の信号多重化回路は、上記のクロック発生回路と、クロック発生回路が発生する複数の分周クロック信号のそれぞれに基づいて、２つのデータ信号を多重化する複数のセレクタ回路とを備えることを特徴としている。
本発明の光送信器は、上記の信号多重化回路と、信号多重化回路の出力を増幅する増幅回路と、増幅回路の出力により光信号を変調する変調回路とを備えることを特徴としている。
【００１９】
本発明のクロック発生回路は、第１トグルフリップフロップ回路を備え、第１トグルフリップフロップ回路によって位相の異なる一対の分周クロック信号を発生させる第１クロック信号発生部と、第２トグルフリップフロップ回路を備え、第２トグルフリップフロップ回路によって第１トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる第２クロック信号発生部とを備え、第２クロック信号発生部が、第２トグルフリップフロップ回路に並列に接続されるディレイフリップフロップ回路を備え、ディレイフリップフロップ回路によって、第１トグルフリップフロップ回路が発生する他方の分周クロック信号に基づいて、第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させるように構成されることを特徴としている。
【００２０】
本発明のクロック発生方法は、第１トグルフリップフロップ回路によって位相の異なる一対の分周クロック信号を発生させる第１クロック信号発生ステップと、第２トグルフリップフロップ回路によって第１トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる第２クロック信号発生ステップとを含み、第２クロック信号発生ステップにおいて、第２トグルフリップフロップ回路に並列に接続されるディレイフリップフロップ回路によって、第１トグルフリップフロップ回路が発生する他方の分周クロック信号に基づいて、第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させることを特徴としている。
【発明の効果】
【００２１】
したがって、本発明のクロック発生回路、信号多重化回路及び光送信器、並びに、クロック発生方法によれば、トグルフリップフロップ回路（ＴＦＦ）を用いて分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるという利点がある。
【発明を実施するための最良の形態】
【００２２】
以下、図面により、本発明の実施の形態にかかるクロック発生回路、信号多重化回路及び光送信器、並びに、クロック発生方法について説明する。
（第１実施形態）
まず、第１実施形態にかかるクロック発生回路及びクロック発生方法について、図１，図２を参照しながら説明する。
【００２３】
本実施形態にかかるクロック発生回路は、異なる位相の複数のクロック信号を発生させる多相クロック発生回路（マルチフェーズクロック発生回路）である。
以下、８：１マルチプレクサ回路に適用しうるクロック発生回路として、４相の１／８分周クロック信号及び２相の１／４分周クロック信号を発生しうるクロック発生回路を例に、本クロック発生回路及びクロック発生方法について説明する。
【００２４】
本クロック発生回路は、例えば図１に示すように、位相の異なる（ここではπ／２位相が異なる）一対の分周クロック信号を出力しうる複数（ここでは２つ）のトグルフリップフロップ回路（ＴＦＦ，１／２分周回路）ＴＦＦ１，ＴＦＦ２と、位相の異なる（ここではπ／２位相が異なる）一対の分周クロック信号を出力しうるディレイフリップフロップ回路（ＤＦＦ，ディレイ回路）ＤＦＦ１とを備えるものとして構成される。
【００２５】
ここで、ＴＦＦ１は、図１に示すように、ラッチ回路（第１ラッチ回路；ここではＤラッチ）１１とラッチ回路（第２ラッチ回路；Ｄラッチ）１２とを備え、ラッチ回路１１の出力信号がラッチ回路１２に入力され、ラッチ回路１２の出力信号がフィードバックされてラッチ回路１１に反転入力されるようになっている。
また、ラッチ回路１１には、立ち上がりエッジトリガのクロック入力としてクロック信号（１／２ＣＬＫ）が入力され、ラッチ回路１２には、立ち下がりエッジトリガのクロック入力としてクロック信号（１／２ＣＬＫ）が入力されるようになっている。なお、ＴＦＦ１の前段には１／２ＣＬＫのクロック信号を供給しうるクロック信号源（例えばＴＦＦなど）が設けられている。
【００２６】
そして、ＴＦＦ１は、一対の入力クロック信号（１／２ＣＬＫ）に基づいて、出力クロック信号（第１分周クロック信号；１／４ＣＬＫ）、及び、出力クロック信号［第２分周クロック信号；１／４ＣＬＫ（−９０°）］を出力するようになっている。
つまり、ＴＦＦ１のラッチ回路１１が、入力クロック信号［１／２ＣＬＫ；図２（ａ）参照］を１／２分周した出力クロック信号［第１分周クロック信号；１／４ＣＬＫ；図２（ｂ）参照］を出力し、ラッチ回路１２が、反転入力される入力クロック信号［１／２ＣＬＫ；図２（ａ）参照］を１／２分周した出力クロック信号［第２分周クロック信号；１／４ＣＬＫ（−９０°）；図２（ｃ）参照］を出力するようになっている。
【００２７】
ここでは、図２（ｂ），（ｃ）に示すように、ラッチ回路１１から出力される第１分周クロック信号（１／４ＣＬＫ）と、ラッチ回路１２から出力される第２分周クロック信号［１／４ＣＬＫ（−９０°）］とは、π／２位相がずれている。つまり、ＴＦＦ１から、同一周波数で、π／２位相がずれている２相の１／４分周クロック信号が出力されることになる。
【００２８】
なお、本クロック発生回路のうち、このＴＦＦ１（第１トグルフリップフロップ回路）によって、２相の１／４分周クロック信号（即ち、位相の異なる一対の分周クロック信号）を発生させる部分を、１／４分周クロック信号発生部１０（第１クロック信号発生部，クロック発生方法の第１クロック信号発生ステップ）という。
ＴＦＦ２は、図１に示すように、ラッチ回路（第１ラッチ回路；ここではＤラッチ）２１とラッチ回路（第２ラッチ回路；ここではＤラッチ）２２とを備え、ラッチ回路２１の出力信号がラッチ回路２２に入力され、ラッチ回路２２の出力信号がフィードバックされてラッチ回路２１に反転入力されるようになっている。
【００２９】
ここでは、ＴＦＦ２はＴＦＦ１に直列に接続されており、ＴＦＦ２のラッチ回路２１には、立ち上がりエッジトリガのクロック入力として、ＴＦＦ１のラッチ回路１１から出力される分周クロック信号（第１入力クロック信号；１／４ＣＬＫ）が入力され、ラッチ回路２２には、立ち下がりエッジトリガのクロック入力として、ＴＦＦ１のラッチ回路１１から出力される分周クロック信号［第１入力クロック信号；１／４ＣＬＫ］が入力（反転入力）されるようになっている。
【００３０】
なお、ＴＦＦ１は前段に設けられているため、前段トグルフリップフロップ回路（前段ＴＦＦ）ともいい、ＴＦＦ２は後段に設けられているため、後段トグルフリップフロップ回路（後段ＴＦＦ）ともいう。
このように、ＴＦＦ２には、ＴＦＦ１から出力される一対の分周クロック信号（ここではπ／２位相が異なる）の一方の分周クロック信号（１／４ＣＬＫ）がクロック入力されるようになっている。
【００３１】
そして、ＴＦＦ２は、一対の入力クロック信号（１／４ＣＬＫ）に基づいて、出力クロック信号（第１分周クロック信号；１／８ＣＬＫ；図１中、符号Ａ参照）、及び、出力クロック信号［第２分周クロック信号；１／８ＣＬＫ（−９０°）；図１中、符号Ｂ参照］を出力するようになっている。
つまり、ＴＦＦ２のラッチ回路２１が、入力クロック信号［１／４ＣＬＫ；図２（ｂ）参照］を１／２分周した出力クロック信号［第１分周クロック信号；１／８ＣＬＫ；図２（ｄ）参照］を出力し、ラッチ回路２２が、反転入力される入力クロック信号［１／４ＣＬＫ；図２（ｂ）参照］を１／２分周した出力クロック信号［第２分周クロック信号；１／８ＣＬＫ（−９０°）；図２（ｅ）参照］を出力するようになっている。
【００３２】
ここでは、図２（ｄ），（ｅ）に示すように、ラッチ回路２１から出力される第１分周クロック信号（１／８ＣＬＫ）と、ラッチ回路２２から出力される第２分周クロック信号［１／８ＣＬＫ（−９０°）］とは、π／２位相がずれている。
ＤＦＦ１は、図１に示すように、ラッチ回路（第３ラッチ回路；ここではＤラッチ）３１とラッチ回路（第４ラッチ回路；ここではＤラッチ）３２とを備え、ラッチ回路３１の出力信号がラッチ回路３２に入力されるようになっている。
【００３３】
ここでは、ＤＦＦ１は、図１に示すように、ＴＦＦ１に直列に接続されており、ＤＦＦ１のラッチ回路３１には、立ち上がりエッジトリガのクロック入力として、ＴＦＦ１のラッチ回路１２から出力される分周クロック信号［第２入力クロック信号；１／４ＣＬＫ（−９０°）］が入力され、ラッチ回路３２には、立ち下がりエッジトリガのクロック入力として、ＴＦＦ１のラッチ回路１２から出力される分周クロック信号［第２入力クロック信号；１／４ＣＬＫ（−９０°）］が入力（反転入力）されるようになっている。
【００３４】
なお、第２入力クロック信号［１／４ＣＬＫ（−９０°）］は、上述の第１入力クロック信号（１／４ＣＬＫ）に対してπ／２位相がずれている。
このように、ＤＦＦ１には、ＴＦＦ１から出力される一対の分周クロック信号（ここではπ／２位相が異なる）の他方の分周クロック信号［１／４ＣＬＫ（−９０°）］がクロック入力されるようになっている。
【００３５】
また、ＤＦＦ１は、図１に示すように、ＴＦＦ２に並列に接続されており、ＤＦＦ１のラッチ回路３１には、ＴＦＦ２のラッチ回路２１から出力される出力信号（分周クロック信号；１／８ＣＬＫ）がデータ入力されるようになっている。
このように、ＤＦＦ１には、ＴＦＦ２から出力される一対の分周クロック信号（ここではπ／２位相が異なる）のいずれか一方の分周クロック信号（基準クロック信号；ここでは１／８ＣＬＫ）がデータ入力されるようになっている。
【００３６】
そして、ＤＦＦ１は、一対の入力クロック信号［１／４ＣＬＫ（−９０°）］及び基準クロック信号（１／８ＣＬＫ；図１中、符号Ａ参照）に基づいて、出力クロック信号［第３分周クロック信号；１／８ＣＬＫ（−４５°）；図１中、符号Ｃ参照］、及び、出力クロック信号［第４分周クロック信号；１／８ＣＬＫ（−１３５°）；図１中、符号Ｄ参照］を出力するようになっている。
【００３７】
つまり、ＤＦＦ１のラッチ回路３１が、基準クロック信号［１／８ＣＬＫ；図２（ｄ）参照］を、入力クロック信号［１／４ＣＬＫ（−９０°）；図２（ｆ）参照］でリタイミングして、出力クロック信号［第３分周クロック信号；１／８ＣＬＫ（−４５°）；図２（ｇ）参照］を出力し、ラッチ回路３２が、基準クロック信号［１／８ＣＬＫ；図２（ｄ）参照］を、反転入力される入力クロック信号［１／４ＣＬＫ（−９０°）；図２（ｆ）参照］でリタイミングして、出力クロック信号［第４分周クロック信号；１／８ＣＬＫ（−１３５°）；図２（ｈ）参照］を出力するようになっている。
【００３８】
なお、ここでは、ＴＦＦ２のラッチ回路２１から出力される分周クロック信号（１／８ＣＬＫ）を、ＤＦＦ１のラッチ回路３１にデータ入力するようにしているが、これに限られるものではなく、ＴＦＦ２のラッチ回路２２から出力される分周クロック信号［１／８ＣＬＫ（−９０°）］をＤＦＦ１のラッチ回路３１にデータ入力し、ＴＦＦ１から出力される分周クロック信号［１／４ＣＬＫ（−９０°）］の反転信号をＤＦＦ１のラッチ回路３１にクロック信号として入力するとともに、ＴＦＦ１から出力される分周クロック信号［１／４ＣＬＫ（−９０°）］をＤＦＦ１のラッチ回路３２にクロック信号として入力し、ラッチ回路３１の出力を１／８ＣＬＫ（−１３５°）とし、ラッチ回路３２の出力を１／８ＣＬＫ（−４５°）としても良い。
【００３９】
ここでは、図２（ｇ），（ｈ）に示すように、ラッチ回路３１から出力される第３分周クロック信号［１／８ＣＬＫ（−４５°）］と、ラッチ回路３２から出力される第４分周クロック信号［１／８ＣＬＫ（−１３５°）］とは、π／２位相がずれている。また、図２（ｄ），（ｇ）に示すように、ラッチ回路３１から出力される第３分周クロック信号［１／８ＣＬＫ（−４５°）］は、ラッチ回路２１から出力される第１分周クロック信号（１／８ＣＬＫ）に対してπ／４位相がずれており、図２（ｅ），（ｈ）に示すように、ラッチ回路３２から出力される第４分周クロック信号［１／８ＣＬＫ（−１３５°）］は、ラッチ回路２２から出力される第２分周クロック信号［１／８ＣＬＫ（−９０°）］に対してπ／４位相がずれている。
【００４０】
要するに、図２（ｄ），（ｅ），（ｇ），（ｈ）に示すように、ＤＦＦ１及びＴＦＦ２から、同一周波数で、π／４位相がずれている４相の１／８分周クロック信号が出力されることになる。
なお、本クロック発生回路のうち、このＴＦＦ２（第２トグルフリップフロップ回路）によって、２相の１／８分周クロック信号を発生させる［即ち、ＴＦＦ１（第１トグルフリップフロップ回路）が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる］とともに、ＴＦＦ２に並列に接続されるＤＦＦ１によって、他の２相の１／８分周クロック信号を発生させて（即ち、ＴＦＦ１が発生する他方の分周クロック信号に基づいて、ＴＦＦ２が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させて）、４相の１／８分周クロック信号を発生させる部分を、１／８分周クロック信号発生部２０（第２クロック信号発生部，クロック発生方法の第２クロック信号発生ステップ）という。
【００４１】
このように、本実施形態では、ＴＦＦ２によって位相の異なる２つの分周クロック信号［１／８ＣＬＫ，１／８ＣＬＫ（−９０°）］を発生させるとともに、さらに、ＴＦＦ２から出力される分周クロック信号［１／８ＣＬＫ又は１／８ＣＬＫ（−９０°）］を基準クロック信号として用い、これをＤＦＦ１でリタイミングすることによって、位相の異なる２つの分周クロック信号［１／８ＣＬＫ（−４５°），１／８ＣＬＫ（−１３５°）］を発生させるようにしている。つまり、本実施形態では、ＤＦＦ１から出力される分周クロック信号［１／８ＣＬＫ（−４５°），１／８ＣＬＫ（−１３５°）］の論理が、ＴＦＦ２から出力される分周クロック信号［１／８ＣＬＫ又は１／８ＣＬＫ（−９０°）］の論理状態に基づいて決定されるようにしている。これにより、ＴＦＦを用いて多相クロック発生回路を構成する場合に問題となる論理の反転（図６参照）を回避しながら、論理がそろった多相（ここでは４相）のクロック信号群を生成できることになる。
【００４２】
なお、ＴＦＦ１やＴＦＦ２も初期状態が定まらないという問題があるが、これらのＴＦＦ１やＴＦＦ２において、初期状態がハイであるかローであるかによって、出力される分周クロック信号の位相が異なってしまったとしても、全ての分周クロック信号の位相が反転するため、位相ずれが生じることはなく、問題ない。
したがって、本実施形態にかかるクロック発生回路によれば、トグルフリップフロップ回路（ＴＦＦ）を用いて多相の分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるという利点がある。
【００４３】
また、例えばリセット回路などを設ける必要がない。さらに、２つのラッチ回路を直列に接続したディレイフリップフロップ回路（ＤＦＦ）を用いれば、すべてをＴＦＦにより構成する場合と基本となるラッチ回路の総数は同じである。このため、回路規模の増大や消費電力の増加を招くこともなく、高速動作も可能である。
（第２実施形態）
次に、第２実施形態にかかるクロック発生回路及びクロック発生方法について、図３を参照しながら説明する。
【００４４】
本実施形態にかかるクロック発生回路（多相クロック発生回路，クロック発生方法）は、上述の第１実施形態にかかるクロック発生回路が例えば８：１マルチプレクサ回路に適用しうるクロック発生回路であるのに対し、例えば１６：１マルチプレクサ回路に適用しうるクロック発生回路（クロック発生方法）である点で異なる。つまり、上述の第１実施形態にかかるクロック発生回路は、４相の１／８分周クロック信号及び２相の１／４分周クロック信号を発生しうるクロック発生回路であるのに対し、本実施形態にかかるクロック発生回路は、８相の１／１６分周クロック信号、４相の１／８分周クロック信号及び２相の１／４分周クロック信号を発生しうるクロック発生回路（クロック発生方法）である点で異なる。
【００４５】
本クロック発生回路は、例えば図３に示すように、上述の第１実施形態のクロック発生回路に対し、さらに、位相の異なる（ここではπ／２位相が異なる）一対の分周クロック信号を出力しうる複数（ここでは２つ）のトグルフリップフロップ回路（ＴＦＦ，１／２分周回路）ＴＦＦ３と、位相の異なる（ここではπ／２位相が異なる）一対の分周クロック信号を出力しうるディレイフリップフロップ回路（ＤＦＦ，ディレイ回路）ＤＦＦ２，ＤＦＦ３，ＤＦＦ４とを備えるものとして構成される。
【００４６】
なお、図３中、ＴＦＦ１，ＴＦＦ２，ＤＦＦ１の構成、これらの接続関係及びこれらの回路から出力される分周クロック信号の位相等の説明については上述の第１実施形態のものと同じであるため、ここでは説明を省略する。以下、ＴＦＦ３，ＤＦＦ２，ＤＦＦ３，ＤＦＦ４の構成、これらの接続関係及びこれらの回路から出力される分周クロック信号の位相等を中心に説明する。
【００４７】
まず、ＴＦＦ３は、図３に示すように、ラッチ回路（第１ラッチ回路；ここではＤラッチ）４１とラッチ回路（第２ラッチ回路；ここではＤラッチ）４２とを備え、ラッチ回路４１の出力信号がラッチ回路４２に入力され、ラッチ回路４２の出力信号がフィードバックされてラッチ回路４１に反転入力されるようになっている。
ここでは、ＴＦＦ３は、図３に示すように、ＴＦＦ２に直列に接続されており、ＴＦＦ３のラッチ回路４１には、立ち上がりエッジトリガのクロック入力として、ＴＦＦ２のラッチ回路２１から出力される分周クロック信号（第１入力クロック信号；１／８ＣＬＫ）が入力され、ラッチ回路４２には、立ち下がりエッジトリガのクロック入力として、ＴＦＦ２のラッチ回路２１から出力される分周クロック信号［第１入力クロック信号；１／８ＣＬＫ］が入力（反転入力）されるようになっている。
【００４８】
なお、ＴＦＦ２は前段に設けられているため、前段トグルフリップフロップ回路（前段ＴＦＦ）ともいい、ＴＦＦ３は後段に設けられているため、後段トグルフリップフロップ回路（後段ＴＦＦ）ともいう。
このように、ＴＦＦ３には、ＴＦＦ２から出力される一対の分周クロック信号（ここではπ／２位相が異なる）の一方の分周クロック信号（１／８ＣＬＫ）がクロック入力されるようになっている。
【００４９】
そして、ＴＦＦ３は、一対の入力クロック信号（１／８ＣＬＫ）に基づいて、出力クロック信号（第１分周クロック信号；１／１６ＣＬＫ）、及び、出力クロック信号［第２分周クロック信号；１／１６ＣＬＫ（−９０°）］を出力するようになっている。
つまり、ＴＦＦ３のラッチ回路４１が、入力クロック信号（１／８ＣＬＫ）を１／２分周した出力クロック信号（第１分周クロック信号；１／１６ＣＬＫ）を出力し、ラッチ回路４２が、反転入力される入力クロック信号（１／８ＣＬＫ）を１／２分周した出力クロック信号［第２分周クロック信号；１／１６ＣＬＫ（−９０°）］を出力するようになっている。
【００５０】
ここでは、ラッチ回路４１から出力される第１分周クロック信号（１／１６ＣＬＫ）と、ラッチ回路４２から出力される第２分周クロック信号［１／１６ＣＬＫ（−９０°）］とは、π／２位相がずれている。
ＤＦＦ２は、図３に示すように、ラッチ回路（第３ラッチ回路；ここではＤラッチ）５１とラッチ回路（第４ラッチ回路；ここではＤラッチ）５２とを備え、ラッチ回路５１の出力信号がラッチ回路５２に入力されるようになっている。
【００５１】
ここでは、ＤＦＦ２は、図３に示すように、ＴＦＦ２に直列に接続されており、ＤＦＦ２のラッチ回路５１には、立ち上がりエッジトリガのクロック入力として、ＴＦＦ２のラッチ回路２２から出力される分周クロック信号［第２入力クロック信号；１／８ＣＬＫ（−９０°）］が入力され、ラッチ回路５２には、立ち下がりエッジトリガのクロック入力として、ＴＦＦ２のラッチ回路２２から出力される分周クロック信号［第２入力クロック信号；１／８ＣＬＫ（−９０°）］が入力（反転入力）されるようになっている。
【００５２】
なお、第２入力クロック信号［１／８ＣＬＫ（−９０°）］は、上述の第１入力クロック信号（１／８ＣＬＫ）に対してπ／２位相がずれている。
このように、ＤＦＦ２には、ＴＦＦ２から出力される一対の分周クロック信号（ここではπ／２位相が異なる）の他方の分周クロック信号［１／８ＣＬＫ（−９０°）］がクロック入力されるようになっている。
【００５３】
また、ＤＦＦ２は、図３に示すように、ＴＦＦ３に並列に接続されており、ＤＦＦ２のラッチ回路５１には、ＴＦＦ３のラッチ回路４１から出力される出力信号（分周クロック信号；１／１６ＣＬＫ）がデータとして入力されるようになっている。
このように、ＤＦＦ２には、ＴＦＦ３から出力される一対の分周クロック信号（ここではπ／２位相が異なる）のいずれか一方の分周クロック信号（基準クロック信号；ここでは１／１６ＣＬＫ）がデータ入力されるようになっている。
【００５４】
そして、ＤＦＦ２は、一対の入力クロック信号［１／８ＣＬＫ（−９０°）］及び基準クロック信号（１／１６ＣＬＫ）に基づいて、出力クロック信号［第３分周クロック信号；１／１６ＣＬＫ（−４５°）］、及び、出力クロック信号［第４分周クロック信号；１／１６ＣＬＫ（−１３５°）］を出力するようになっている。
つまり、ＤＦＦ２のラッチ回路５１が、基準クロック信号（１／１６ＣＬＫ）を、入力クロック信号［１／８ＣＬＫ（−９０°）］でリタイミングして、出力クロック信号［第３分周クロック信号；１／１６ＣＬＫ（−４５°）］を出力し、ラッチ回路５２が、基準クロック信号（１／１６ＣＬＫ）を、反転入力される入力クロック信号［１／８ＣＬＫ（−９０°）］でリタイミングして、出力クロック信号［第４分周クロック信号；１／１６ＣＬＫ（−１３５°）］を出力するようになっている。
【００５５】
ここでは、ラッチ回路５１から出力される１／１６ＣＬＫ（−４５°）（第３分周クロック信号）と、ラッチ回路５２から出力される１／１６ＣＬＫ（−１３５°）（第４分周クロック信号）とは、π／２位相がずれている。また、ラッチ回路５１から出力される１／１６ＣＬＫ（−４５°）（第３分周クロック信号）は、ラッチ回路４１から出力される１／１６ＣＬＫ（第１分周クロック信号）に対してπ／４位相がずれており、ラッチ回路５２から出力される１／１６ＣＬＫ（−１３５°）（第４分周クロック信号）は、ラッチ回路４２から出力される１／１６ＣＬＫ（−９０°）（第２分周クロック信号）に対してπ／４位相がずれている。
【００５６】
なお、ここでは、ＴＦＦ３のラッチ回路４１から出力される分周クロック信号（１／１６ＣＬＫ）を、ＤＦＦ２のラッチ回路５１にデータ入力するようにしているが、これに限られるものではなく、ＴＦＦ３のラッチ回路４２から出力される分周クロック信号［１／１６ＣＬＫ（−９０°）］をＤＦＦ２のラッチ回路５１にデータ入力し、ＴＦＦ２から出力される分周信号［１／８ＣＬＫ（−９０°）］の反転信号をＤＦＦ２のラッチ回路５１にクロック信号として入力するとともに、ＴＦＦ２から出力される分周信号［１／８ＣＬＫ（−９０°）］をＤＦＦ２のラッチ回路５２にクロック信号として入力し、ラッチ回路５１の出力を１／１６ＣＬＫ（−１３５°）とし、ラッチ回路５２の出力を１／１６ＣＬＫ（−４５°）としても良い。
【００５７】
このように、本実施形態では、ＴＦＦ３によって位相の異なる２つの分周クロック信号［１／１６ＣＬＫ，１／１６ＣＬＫ（−９０°）］を発生させるとともに、さらに、ＴＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ又は１／１６ＣＬＫ（−９０°）］を基準クロック信号として用い、これをＤＦＦ２でリタイミングすることによって、位相の異なる２つの分周クロック信号［１／１６ＣＬＫ（−４５°），１／１６ＣＬＫ（−１３５°）］を発生させるようにしている。
【００５８】
同様に、ＤＦＦ３は、図３に示すように、ラッチ回路（第３ラッチ回路；ここではＤラッチ）６１とラッチ回路（第４ラッチ回路；ここではＤラッチ）６２とを備え、ラッチ回路６１の出力信号がラッチ回路６２に入力されるようになっている。
ここでは、ＤＦＦ３は、図３に示すように、ＤＦＦ１に直列に接続されており、ＤＦＦ３のラッチ回路６１には、立ち上がりエッジトリガのクロック入力として、ＤＦＦ１のラッチ回路３１から出力される分周クロック信号［第２入力クロック信号；１／８ＣＬＫ（−４５°）］が入力され、ラッチ回路６２には、立ち下がりエッジトリガのクロック入力として、ＤＦＦ１のラッチ回路３１から出力される分周クロック信号［第２入力クロック信号；１／８ＣＬＫ（−４５°）］が入力（反転入力）されるようになっている。
【００５９】
なお、第２入力クロック信号［１／８ＣＬＫ（−４５°）］は、上述の第１入力クロック信号（１／８ＣＬＫ）に対してπ／４位相がずれている。
このように、ＤＦＦ３には、ＤＦＦ１から出力される一対の分周クロック信号（ここではπ／２位相が異なる）の他方の分周クロック信号［１／８ＣＬＫ（−４５°）］がクロック入力されるようになっている。
【００６０】
また、ＤＦＦ３は、図３に示すように、ＴＦＦ３に並列に接続されており、ＤＦＦ３のラッチ回路６１には、ＴＦＦ３のラッチ回路４１から出力される出力信号（分周クロック信号；１／１６ＣＬＫ）がデータ入力されるようになっている。
このように、ＤＦＦ３には、ＴＦＦ３から出力される一対の分周クロック信号（ここではπ／２位相が異なる）のいずれか一方の分周クロック信号（基準クロック信号；ここでは１／１６ＣＬＫ）がデータ入力されるようになっている。
【００６１】
そして、ＤＦＦ３は、一対の入力クロック信号［１／８ＣＬＫ（−４５°）］及び基準クロック信号（１／１６ＣＬＫ）に基づいて、出力クロック信号［第３分周クロック信号；１／１６ＣＬＫ（−２２．５°）］、及び、出力クロック信号［第４分周クロック信号；１／１６ＣＬＫ（−１１２．５°）］を出力するようになっている。
つまり、ＤＦＦ３のラッチ回路６１が、基準クロック信号（１／１６ＣＬＫ）を、入力クロック信号［１／８ＣＬＫ（−４５°）］でリタイミングして、出力クロック信号［第３分周クロック信号；１／１６ＣＬＫ（−２２．５°）］を出力し、ラッチ回路６２が、基準クロック信号（１／１６ＣＬＫ）を、反転入力される入力クロック信号［１／８ＣＬＫ（−４５°）］でリタイミングして、出力クロック信号［第４分周クロック信号；１／１６ＣＬＫ（−１１２．５°）］を出力するようになっている。
【００６２】
ここでは、ラッチ回路６１から出力される１／１６ＣＬＫ（−２２．５°）（第３分周クロック信号）と、ラッチ回路６２から出力される１／１６ＣＬＫ（−１１２．５°）（第４分周クロック信号）とは、π／２位相がずれている。また、ラッチ回路６１から出力される１／１６ＣＬＫ（−２２．５°）（第３分周クロック信号）は、ラッチ回路４１から出力される１／１６ＣＬＫ（第１分周クロック信号）に対してπ／８位相がずれており、ラッチ回路６２から出力される１／１６ＣＬＫ（−１１２．５°）（第４分周クロック信号）は、ラッチ回路４２から出力される１／１６ＣＬＫ（−９０°）（第２分周クロック信号）に対してπ／８位相がずれている。
【００６３】
このように、本実施形態では、ＴＦＦ３によって位相の異なる２つの分周クロック信号［１／１６ＣＬＫ，１／１６ＣＬＫ（−９０°）］を発生させるとともに、さらに、ＴＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ又は１／１６ＣＬＫ（−９０°）］を基準クロック信号として用い、これをＤＦＦ３でリタイミングすることによって、位相の異なる２つの分周クロック信号［１／１６ＣＬＫ（−２２．５°），１／１６ＣＬＫ（−１１２．５°）］を発生させるようにしている。
【００６４】
なお、ここでは、ＴＦＦ３のラッチ回路４１から出力される分周クロック信号（１／１６ＣＬＫ）を、ＤＦＦ３のラッチ回路６１にデータ入力するようにしているが、これに限られるものではなく、ＴＦＦ３のラッチ回路４２から出力される分周クロック信号［１／１６ＣＬＫ（−９０°）］をＤＦＦ３のラッチ回路６１にデータ入力し、ＤＦＦ１から出力される出力信号［１／８ＣＬＫ（−４５°）］の反転信号をＤＦＦ３のラッチ回路６１にクロック信号として入力するとともに、ＤＦＦ１から出力される出力信号［１／８ＣＬＫ（−４５°）］をＤＦＦ３のラッチ回路６２にクロック信号として入力し、ラッチ回路６１の出力を１／１６ＣＬＫ（−１１２．５°）とし、ラッチ回路６２の出力を１／１６ＣＬＫ（−２２．５°）としても良い。
【００６５】
なお、ラッチ回路６１から出力される１／１６ＣＬＫ（−２２．５°）は、ＤＦＦ２のラッチ回路５１から出力される１／１６ＣＬＫ（−４５°）に対してπ／８位相がずれており、ラッチ回路６２から出力される１／１６ＣＬＫ（−１１２．５°）は、ＤＦＦ２のラッチ回路５２から出力される１／１６ＣＬＫ（−１３５°）に対してπ／８位相がずれている。
【００６６】
同様に、ＤＦＦ４は、図３に示すように、ラッチ回路（第３ラッチ回路；ここではＤラッチ）７１とラッチ回路（第４ラッチ回路；ここではＤラッチ）７２とを備え、ラッチ回路７１の出力信号がラッチ回路７２に入力されるようになっている。
ここでは、ＤＦＦ４は、図３に示すように、ＤＦＦ１に直列に接続されており、ＤＦＦ４のラッチ回路７１には、立ち上がりエッジトリガのクロック入力として、ＤＦＦ１のラッチ回路３２から出力される分周クロック信号［第２入力クロック信号；１／８ＣＬＫ（−１３５°）］が入力され、ラッチ回路７２には、立ち下がりエッジトリガのクロック入力として、ＤＦＦ１のラッチ回路３２から出力される分周クロック信号［第２入力クロック信号；１／８ＣＬＫ（−１３５°）］が入力（反転入力）されるようになっている。
【００６７】
なお、第２入力クロック信号［１／８ＣＬＫ（−１３５°）］は、上述の第１入力クロック信号（１／８ＣＬＫ）に対して３π／４位相がずれている。
このように、ＤＦＦ４には、ＤＦＦ１から出力される一対の分周クロック信号（ここではπ／２位相が異なる）の他方の分周クロック信号［１／８ＣＬＫ（−１３５°）］がクロック入力されるようになっている。
【００６８】
また、ＤＦＦ４は、図３に示すように、ＴＦＦ３に並列に接続されており、ＤＦＦ４のラッチ回路７１には、ＴＦＦ３のラッチ回路４１から出力される出力信号（分周クロック信号；１／１６ＣＬＫ）がデータ入力されるようになっている。
このように、ＤＦＦ４には、ＴＦＦ３から出力される一対の分周クロック信号（ここではπ／２位相が異なる）のいずれか一方の分周クロック信号（基準クロック信号；ここでは１／１６ＣＬＫ）がデータ入力されるようになっている。
【００６９】
そして、ＤＦＦ４は、一対の入力クロック信号［１／８ＣＬＫ（−１３５°）］及び基準クロック信号（１／１６ＣＬＫ）に基づいて、出力クロック信号［第３分周クロック信号；１／１６ＣＬＫ（−６７．５°）］、及び、出力クロック信号［第４分周クロック信号；１／１６ＣＬＫ（−１５７．５°）］を出力するようになっている。
つまり、ＤＦＦ４のラッチ回路７１が、基準クロック信号（１／１６ＣＬＫ）を、入力クロック信号［１／８ＣＬＫ（−１３５°）］でリタイミングして、出力クロック信号［第３分周クロック信号；１／１６ＣＬＫ（−６７．５°）］を出力し、ラッチ回路７２が、基準クロック信号（１／１６ＣＬＫ）を、反転入力される入力クロック信号［１／８ＣＬＫ（−１３５°）］でリタイミングして、出力クロック信号［第４分周クロック信号；１／１６ＣＬＫ（−１５７．５°）］を出力するようになっている。
【００７０】
なお、ここでは、ＴＦＦ３のラッチ回路４１から出力される分周クロック信号（１／１６ＣＬＫ）を、ＤＦＦ４のラッチ回路７１にデータ入力するようにしているが、これに限られるものではなく、ＴＦＦ３のラッチ回路４２から出力される分周クロック信号［１／１６ＣＬＫ（−９０°）］をＤＦＦ４のラッチ回路７１にデータ入力し、ＤＦＦ１から出力される出力信号［１／８ＣＬＫ（−１３５°）］の反転信号をＤＦＦ４のラッチ回路７１にクロック信号として入力するとともに、ＤＦＦ１から出力される出力信号［１／８ＣＬＫ（−１３５°）］をＤＦＦ４のラッチ回路７２にクロック信号として入力し、ラッチ回路７１の出力を１／１６ＣＬＫ（−１５７．５°）とし、ラッチ回路７２の出力を１／１６ＣＬＫ（−６７．５°）としても良い。
【００７１】
ここでは、ラッチ回路７１から出力される１／１６ＣＬＫ（−６７．５°）（第３分周クロック信号）と、ラッチ回路７２から出力される１／１６ＣＬＫ（−１５７．５°）（第４分周クロック信号）とは、π／２位相がずれている。また、ラッチ回路７１から出力される１／１６ＣＬＫ（−６７．５°）（第３分周クロック信号）は、ラッチ回路４１から出力される１／１６ＣＬＫ（第１分周クロック信号）に対して３π／８位相がずれており、ラッチ回路７２から出力される１／１６ＣＬＫ（−１５７．５°）（第４分周クロック信号）は、ラッチ回路４２から出力される１／１６ＣＬＫ（−９０°）（第２分周クロック信号）に対して３π／８位相がずれている。
【００７２】
このように、本実施形態では、ＴＦＦ３によって位相の異なる２つの分周クロック信号［１／１６ＣＬＫ，１／１６ＣＬＫ（−９０°）］を発生させるとともに、さらに、ＴＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ又は１／１６ＣＬＫ（−９０°）］を基準クロック信号として用い、これをＤＦＦ４でリタイミングすることによって、位相の異なる２つの分周クロック信号［１／１６ＣＬＫ（−６７．５°），１／１６ＣＬＫ（−１５７．５°）］を発生させるようにしている。
【００７３】
なお、ラッチ回路７１から出力される１／１６ＣＬＫ（−６７．５°）は、ＤＦＦ２のラッチ回路５１から出力される１／１６ＣＬＫ（−４５°）に対してπ／８位相がずれており、ラッチ回路７２から出力される１／１６ＣＬＫ（−１５７．５°）は、ＤＦＦ２のラッチ回路５２から出力される１／１６ＣＬＫ（−１３５°）に対してπ／８位相がずれている。また、ラッチ回路７１から出力される１／１６ＣＬＫ（−６７．５°）は、ＤＦＦ３のラッチ回路６１から出力される１／１６ＣＬＫ（−２２．５°）に対してπ／４位相がずれており、ラッチ回路７２から出力される１／１６ＣＬＫ（−１５７．５°）は、ＤＦＦ３のラッチ回路６２から出力される１／１６ＣＬＫ（−１１２．５°）に対してπ／４位相がずれている。
【００７４】
まとめると、ＴＦＦ３，ＤＦＦ２，ＤＦＦ３及びＤＦＦ４から、同一周波数で、π／８位相がずれている８相の１／１６分周クロック信号が出力されることになる。
なお、本クロック発生回路のうち、ＴＦＦ３（第３トグルフリップフロップ回路）によって、２相の１／１６分周クロック信号を発生させる［即ち、ＴＦＦ２（第２トグルフリップフロップ回路）が発生する一対の分周クロック信号のいずれか一方の分周クロック信号に基づいて、位相の異なる一対の分周クロック信号を発生させる）とともに、ＴＦＦ３に並列に接続される複数のＤＦＦ２，ＤＦＦ３及びＤＦＦ４によって、それぞれ２相の１／１６分周クロック信号を発生させて［即ち、第２クロック信号発生部（ＴＦＦ２，ＤＦＦ１）が発生するいずれかの分周クロック信号に基づいて、ＴＦＦ３が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる複数対の分周クロック信号を発生させて］、８相の１／１６分周クロック信号を発生させる部分を、１／１６分周クロック信号発生部３０（第３クロック信号発生部，クロック発生方法の第３クロック信号発生ステップ）という。
【００７５】
ここで、第３クロック信号発生部（クロック発生方法の第３クロック信号発生ステップ）は、ＴＦＦ（第３トグルフリップフロップ回路）によって、ＴＦＦ２（第２トグルフリップフロップ回路）が発生する一対の分周クロック信号のいずれか一方の分周クロック信号に基づいて（直接利用する場合のほか、これを用いて生成された分周クロック信号を利用するような間接的に利用する場合も含む）、位相の異なる一対の分周クロック信号を発生させるとともに、ＴＦＦ（第３トグルフリップフロップ回路）に並列に接続される複数のＤＦＦ（ディレイフリップフロップ回路）によって、それぞれ、第２クロック信号発生部（ＴＦＦ２，ＤＦＦ１）が発生するいずれかの分周クロック信号に基づいて（直接利用する場合のほか、これを用いて生成された分周クロック信号を利用するような間接的に利用する場合も含む）、ＴＦＦ（第３トグルフリップフロップ回路）が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる複数対の分周クロック信号を発生させる部分であれば良い。
【００７６】
このため、第３クロック信号発生部（第３クロック信号発生ステップ）は、１／１６分周クロック信号発生部に限られるものではなく、例えば１６相の１／３２分周クロック信号を発生させる部分や３２相の１／６４分周クロック信号を発生させる部分のように、より多くの分周クロック信号を発生させる部分（ステップ）も含むものである。
特に、上述のように、本実施形態では、ＤＦＦ２から出力される分周クロック信号［１／１６ＣＬＫ（−４５°），１／１６ＣＬＫ（−１３５°）］の論理が、ＴＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ又は１／１６ＣＬＫ（−９０°）］の論理状態に基づいて決定されるようにしている。また、ＤＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ（−２２．５°），１／１６ＣＬＫ（−１１２．５°）］の論理が、ＴＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ又は１／１６ＣＬＫ（−９０°）］の論理状態に基づいて決定されるようにしている。さらに、ＤＦＦ４から出力される分周クロック信号［１／１６ＣＬＫ（−６７．５°），１／１６ＣＬＫ（−１５７．５°）］の論理が、ＴＦＦ３から出力される分周クロック信号［１／１６ＣＬＫ又は１／１６ＣＬＫ（−９０°）］の論理状態に基づいて決定されるようにしている。これにより、ＴＦＦを用いて多相クロック発生回路を構成する場合に問題となる論理の反転（図６参照）を回避しながら、論理がそろった８相のクロック信号群を生成できることになる。
【００７７】
なお、ＴＦＦ３も初期状態が定まらないという問題があるが、このＴＦＦ３において、初期状態がハイであるかローであるかによって、出力される分周クロック信号の位相が異なってしまったとしても、全ての分周クロック信号の位相が反転するため、位相ずれが生じることはなく、問題ない。
したがって、本実施形態にかかるクロック発生回路及びクロック発生方法によれば、上述の第１実施形態のものと同様に、トグルフリップフロップ回路（ＴＦＦ）を用いて多相の分周クロック信号を発生させる場合に、初期状態が定まらないというＴＦＦの本質的な問題に起因して、発生する各分周クロック信号間に位相ずれが生じてしまうのを回避しながら、４チャンネルよりも多くのチャンネル数のデータ信号の多重化を実現できるという利点がある。
【００７８】
また、例えばリセット回路などを設ける必要がない。さらに、２つのラッチ回路を直列に接続したディレイフリップフロップ回路（ＤＦＦ）を用いれば、すべてをＴＦＦにより構成する場合と基本となるラッチ回路の総数は同じである。このため、回路規模の増大や消費電力の増加を招くこともなく、高速動作も可能である。
（その他）
なお、上述の第１実施形態では、４相の１／８分周クロック信号及び２相の１／４分周クロック信号を発生しうるクロック発生回路（クロック発生方法）を例に説明し、さらに、上述の第２実施形態では、８相の１／１６分周クロック信号、４相の１／８分周クロック信号及び２相の１／４分周クロック信号を発生しうるクロック発生回路を例に説明したが、発生させる分周クロック信号の数はこれらのものに限られない。
【００７９】
例えば、同一周波数で位相の異なる分周クロック信号の発生数がより多くなるように構成することもできる。この場合、第１実施形態のもの及び第２実施形態のものを見れば分かるように、同一周波数で位相の異なる分周クロック信号の発生数に応じて、トグルフリップフロップ回路に対して並列に接続されるディレイフリップフロップ回路の数を変えて構成すれば良い。
【００８０】
また、上述の各実施形態では、クロック発生回路を、ＤＦＦを備えるものとして構成しているが、これに限られるものではなく、ＴＦＦから出力される一対の分周クロック信号の一方又は両方をディレイさせて一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路を備えるものとして構成すれば良い。
ディレイ回路としては、例えば、配線による遅延回路、反射型移相器などを挙げることができる。
【００８１】
また、上述の各実施形態では、クロック発生回路をマルチプレクサ回路に用いる場合を例に説明したが、本クロック発生回路の用途はこれに限られるものではない。例えば、タイムインターリーブ方式と呼ばれる多相のクロックを用いたＡＤコンバーター回路に用いることもできる。
また、上述の各実施形態では、クロック発生回路について説明したが、これらのクロック発生回路を用いて多相クロック動作するマルチプレクサ回路（信号多重化回路）を構成する場合には、上述の各実施形態にかかるクロック発生回路のほかに、クロック発生回路が発生する複数の分周クロック信号のそれぞれに基づいて、２つのデータ信号を多重化する複数のセレクタ回路を備えるものとすれば良い。特に、上述の実施形態にかかるクロック発生回路は、４チャンネルよりも多くのチャンネル数のデータ信号を多重化する信号多重化回路に適用するのが好ましい。
【００８２】
ここで、セレクタ回路は、クロック信号に基づいてデータを選択し、多重化信号を生成する回路である。
なお、セレクタ回路及び信号多重化回路の構成及び動作については、例えば特開２００４−１４７０７５号公報に記載されたものと同じである。
例えば、１６：１マルチプレクサ回路を構成する場合には、図４に示すように、１６チャンネルのデータ信号を２つずつ多重化する第１段階（ブロック）に８つの第１セレクタ回路１０１を設け、これらの８つの第１セレクタ回路１０１によって多重化された８つの多重化データ信号（多重化信号）を２つずつ多重化する第２段階に４つの第２セレクタ回路１０２を設け、これらの４つのセレクタ回路１０２によって多重化された４つの多重化データ信号を２つずつ多重化する第３段階に２つの第３セレクタ回路１０３を設け、これらの２つのセレクタ回路１０３によって多重化された２つの多重化データ信号を多重化する第４段階に１つの第４セレクタ回路１０４を設ける。そして、上述の第２実施形態にかかるクロック発生回路によって発生される８相の１／１６分周クロック信号（１／１６ＣＬＫ）がそれぞれ第１セレクタ回路１０１に供給され、４相の１／８分周クロック信号（１／８ＣＬＫ）がそれぞれ第２セレクタ回路１０２に供給され、２相の１／４分周クロック信号（１／４ＣＬＫ）がそれぞれ第３セレクタ回路１０３に供給され、１相の１／２分周クロック信号（１／２ＣＬＫ）が第４セレクタ回路１０４に供給され、クロック信号として利用されるように構成すれば良い。なお、４：１マルチプレクサ回路を構成する場合やその他の構成のマルチプレクサ回路を構成する場合も同様である。
【００８３】
また、このように構成される信号多重化回路に加え、信号多重化回路の出力を増幅する増幅回路（増幅器）、及び、増幅回路の出力により光信号を変調する変調回路（変調器）を備えるものとして、光通信システムの光送信器等を構成することもできる。なお、光通信システムの光送信器の構成等については例えば特開２００４−１４７０７５号公報に記載されたものと同じである。
【００８４】
なお、本発明は、上述した各実施形態やその他の欄に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
（付記１）
直列に接続され、位相の異なる一対の分周クロック信号を出力しうる複数のトグルフリップフロップ回路と、
前記トグルフリップフロップ回路に接続され、前記トグルフリップフロップ回路から出力される前記一対の分周クロック信号の一方又は両方をディレイさせて前記一対の分周クロック信号とは異なる位相のクロック信号として出力しうるディレイ回路とを備えること
を特徴とする、クロック発生回路。
【００８５】
（付記２）
前記ディレイ回路が、位相の異なる一対の分周クロック信号を出力しうるディレイフリップフロップ回路により構成されることを特徴とする、付記１記載のクロック発生回路。
（付記３）
前記トグルフリップフロップ回路として、前段に設けられる前段トグルフリップフロップ回路と、前記前段トグルフリップフロップ回路の後段に設けられ、前記前段トグルフリップフロップ回路から出力される一対の分周クロック信号の一方がクロック入力される後段トグルフリップフロップ回路とを備え、
前記ディレイフリップフロップ回路が、前記前段トグルフリップフロップ回路から出力される一対の分周クロック信号の他方がクロック入力され、前記後段トグルフリップフロップ回路から出力される前記一対の分周クロック信号のいずれか一方の分周クロック信号がデータ入力されるように構成されることを特徴とする、付記２記載のクロック発生回路。
【００８６】
（付記４）
前記トグルフリップフロップ回路が、第１ラッチ回路と第２ラッチ回路とを備え、前記第１ラッチ回路の出力信号が前記第２ラッチ回路に入力され、前記第２ラッチ回路の出力信号が前記第１ラッチ回路に入力され、第１入力クロック信号に基づいて、前記第１ラッチ回路及び前記第２ラッチ回路からそれぞれ第１分周クロック信号及び第２分周クロック信号を出力するように構成されることを特徴とする、付記１〜３のいずれか１項に記載のクロック発生回路。
【００８７】
（付記５）
前記ディレイフリップフロップ回路が、第３ラッチ回路と第４ラッチ回路とを備え、前記第３ラッチ回路の出力信号が前記第４ラッチ回路に入力され、前記第１ラッチ回路の出力信号が前記第３ラッチ回路に入力され、前記第１入力クロック信号に対して位相がずれている第２入力クロック信号に基づいて、前記第３ラッチ回路及び前記第４ラッチ回路からそれぞれ第３分周クロック信号及び第４分周クロック信号を出力するように構成されることを特徴とする、付記２〜４のいずれか１項に記載のクロック発生回路。
【００８８】
（付記６）
前記一対の分周クロック信号はπ／２位相が異なることを特徴とする、付記１〜５のいずれか１項に記載のクロック発生回路。
（付記７）
前記ディレイフリップフロップ回路が、前記トグルフリップフロップ回路に対して並列に接続され、
同一周波数で位相の異なる分周クロック信号の発生数に応じて、前記並列接続されるディレイフリップフロップ回路の数を変えて構成されることを特徴とする、付記２〜６のいずれか１項に記載のクロック発生回路。
【００８９】
（付記８）
付記１〜７のいずれか１項に記載のクロック発生回路と、
前記クロック発生回路が発生する複数の分周クロック信号のそれぞれに基づいて、２つのデータ信号を多重化する複数のセレクタ回路とを備えることを特徴とする、信号多重化回路。
【００９０】
（付記９）
４チャンネルよりも多くのチャンネル数のデータ信号を多重化するように構成されることを特徴とする、付記８記載の信号多重化回路。
（付記１０）
付記８記載の信号多重化回路と、
前記信号多重化回路の出力を増幅する増幅回路と、
前記増幅回路の出力により光信号を変調する変調回路とを備えることを特徴とする、光送信器。
【００９１】
（付記１１）
第１トグルフリップフロップ回路を備え、前記第１トグルフリップフロップ回路によって位相の異なる一対の分周クロック信号を発生させる第１クロック信号発生部と、
第２トグルフリップフロップ回路を備え、前記第２トグルフリップフロップ回路によって前記第１トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる第２クロック信号発生部とを備え、
前記第２クロック信号発生部が、前記第２トグルフリップフロップ回路に並列に接続されるディレイフリップフロップ回路を備え、前記ディレイフリップフロップ回路によって、前記第１トグルフリップフロップ回路が発生する他方の分周クロック信号に基づいて、前記第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させるように構成されることを特徴とする、クロック発生回路。
【００９２】
（付記１２）
第３トグルフリップフロップ回路を備え、前記第３トグルフリップフロップ回路によって前記第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号に基づいて、位相の異なる一対の分周クロック信号を発生させる第３クロック信号発生部を備え、
前記第３クロック信号発生部が、前記第３トグルフリップフロップ回路に並列に接続される複数のディレイフリップフロップ回路を備え、前記複数のディレイフリップフロップ回路によって、前記第２クロック信号発生部が発生するいずれかの分周クロック信号に基づいて、前記第３トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる複数対の分周クロック信号を発生させるように構成されることを特徴とする、付記１１記載のクロック発生回路。
【００９３】
（付記１３）
第１トグルフリップフロップ回路によって位相の異なる一対の分周クロック信号を発生させる第１クロック信号発生ステップと、
第２トグルフリップフロップ回路によって前記第１トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号を分周して位相の異なる一対の分周クロック信号を発生させる第２クロック信号発生ステップとを含み、
前記第２クロック信号発生ステップにおいて、前記第２トグルフリップフロップ回路に並列に接続されるディレイフリップフロップ回路によって、前記第１トグルフリップフロップ回路が発生する他方の分周クロック信号に基づいて、前記第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる一対の分周クロック信号を発生させることを特徴とする、クロック発生方法。
【００９４】
（付記１４）
第３トグルフリップフロップ回路によって前記第２トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号に基づいて、位相の異なる一対の分周クロック信号を発生させる第３クロック信号発生ステップを含み、
前記第３クロック信号発生ステップにおいて、前記第３トグルフリップフロップ回路に並列に接続される複数のディレイフリップフロップ回路によって、前記第２クロック信号発生部が発生するいずれかの分周クロック信号に基づいて、前記第３トグルフリップフロップ回路が発生する一対の分周クロック信号のいずれか一方の分周クロック信号をディレイさせて他の位相の異なる複数対の分周クロック信号を発生させることを特徴とする、付記１３記載のクロック発生方法。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１実施形態にかかるクロック発生回路の構成を示す模式図である。
【図２】（ａ）〜（ｈ）は本発明の第１実施形態にかかるクロック発生回路から発生する分周クロック信号の論理チャート図である。
【図３】本発明の第２実施形態にかかるクロック発生回路の構成を示す模式図である。
【図４】多相クロックを用いる１６：１マルチプレクサ回路（信号多重化回路）の構成を示す模式図である。
【図５】本発明の各実施形態にかかるクロック発生回路を創案するに当たって検討したクロック発生回路の構成を示す模式図である。
【図６】（ａ）〜（ｉ）は図５に示す構成のクロック発生回路における課題を説明するための論理チャート図である。
【図７】（Ａ）〜（Ｄ）はトグルフリップフロップ回路の課題を説明するための構成図及び論理チャート図である。
【符号の説明】
【００９６】
１１，１２，２１，２２，３１，３２，４１，４２，５１，５２，６１，６２，７１，７２  ラッチ回路
１０  １／４分周クロック信号発生部（第１クロック信号発生部）
２０  １／８分周クロック信号発生部（第２クロック信号発生部）
３０  １／１６分周クロック信号発生部（第３クロック信号発生部）
１０１  第１セレクタ回路
１０２  第２セレクタ回路
１０３  第３セレクタ回路
１０４  第４セレクタ回路
ＴＦＦ１〜ＴＦＦ３  トグルフリップフロップ回路
ＤＦＦ１〜ＤＦＦ４  ディレイフリップフロップ回路（ディレイ回路）
ＳＥＬ  セレクタ回路
【図１】
2006174129.tif 000003
【図２】
2006174129.tif 000004
【図３】
2006174129.tif 000005
【図４】
2006174129.tif 000006
【図５】
2006174129.tif 000007
【図６】
2006174129.tif 000008
【図７】
2006174129.tif 000009