(57)【要約】【課題】スイッチング素子のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行する。【解決手段】入力信号源Ｖ１からの信号ＶｓｉｇによってフォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部によって増幅され、増幅部からの信号に基づいて出力部によって出力信号が形成され、その出力信号が例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子のゲート端子に供給されるように構成されたゲートドライブ回路において、増幅部としてバイポーラトランジスタＱ１１Ａ，Ｑ１１Ｂを用い、ベース接地型（ベース電位拘束型）になるようにバイポーラトランジスタＱ１１Ａ，Ｑ１１Ｂを配置する。【選択図】図１
2006174560.tif 000002
【特許請求の範囲】
【請求項１】
入力信号源からの信号によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、前記受光素子からの信号が増幅部によって増幅され、前記増幅部からの信号に基づいて出力部によって出力信号が形成され、その出力信号がスイッチング素子のゲート端子に供給されるように構成されたゲートドライブ回路において、前記増幅部としてバイポーラトランジスタを用い、ベース接地型になるようにそのバイポーラトランジスタを配置したことを特徴とするゲートドライブ回路。
【請求項２】
入力信号源からの信号によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、前記受光素子からの信号が増幅部によって増幅され、前記増幅部からの信号に基づいて出力部によって出力信号が形成され、その出力信号がスイッチング素子のゲート端子に供給されるように構成されたゲートドライブ回路において、前記増幅部としてバイポーラトランジスタを用い、ベース電位拘束型になるようにそのバイポーラトランジスタを配置したことを特徴とするゲートドライブ回路。
【請求項３】
前記増幅部としてＮＰＮトランジスタとＰＮＰトランジスタとを用いたことを特徴とする請求項１又は２に記載のゲートドライブ回路。
【請求項４】
前記ＮＰＮトランジスタのコレクタ端子を第１の電位に接続し、前記ＮＰＮトランジスタのベース端子を前記第１の電位よりも低い第２の電位に接続し、前記ＰＮＰトランジスタのベース端子を第３の電位に接続し、前記ＰＮＰトランジスタのコレクタ端子を前記第３の電位よりも低い第４の電位に接続したことを特徴とする請求項３に記載のゲートドライブ回路。
【請求項５】
前記ＮＰＮトランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加し、前記ＰＮＰトランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加することを特徴とする請求項３又は４に記載のゲートドライブ回路。
【請求項６】
前記出力部としてバイポーラトランジスタを用い、エミッタ電位拘束型になるようにそのバイポーラトランジスタを配置し、そのバイポーラトランジスタのコレクタ端子と前記スイッチング素子のゲート端子とを接続したことを特徴とする請求項１〜５のいずれか一項に記載のゲートドライブ回路。
【請求項７】
ツェナーダイオードと抵抗とによってゲートドライブ回路中に第５の電位となる位置と、前記第５の電位よりも低い第６の電位となる位置と、第７の電位となる位置と、前記第７の電位よりも低い第８の電位となる位置とを形成し、前記出力部としてＰ型ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴとを用い、
前記第５の電位となる位置と前記Ｐ型ＭＯＳＦＥＴのソース端子とを接続し、前記第５の電位から前記第６の電位の間の電位となる位置と前記Ｐ型ＭＯＳＦＥＴのゲート端子とを接続し、
前記第７の電位から前記第８の電位の間の電位となる位置と前記Ｎ型ＭＯＳＦＥＴのゲート端子とを接続し、前記第８の電位となる位置と前記Ｎ型ＭＯＳＦＥＴのソース端子とを接続したことを特徴とする請求項１〜６のいずれか一項に記載のゲートドライブ回路。
【請求項８】
ツェナーダイオードと抵抗とによってゲートドライブ回路中に前記第１の電位となる位置と、前記第２の電位となる位置と、前記第３の電位となる位置と、前記第４の電位となる位置とを形成したことを特徴とする請求項４に記載のゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子のゲート端子に信号を供給することによりスイッチング素子を駆動するためのゲートドライブ回路に関し、スイッチング素子のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができるゲートドライブ回路に関する。
【背景技術】
【０００２】
従来から、スイッチング素子を駆動するためのゲートドライブ回路が知られている。この種のゲートドライブ回路の例としては、例えば特開平８−３３３１５号公報に記載されたものがある。特開平８−３３３１５号公報に記載された発明では、スイッチング素子としてＩＧＢＴが用いられ、そのＩＧＢＴがゲートドライブ回路（ゲート駆動回路）によって駆動されるようになっている。
【０００３】
図５は特開平８−３３３１５号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）を示した図である。詳細には、図５は特開平８−３３３１５号公報の図６に対応する図である。図５において、４は平滑用コンデンサ、５Ｕ，５Ｖ，５Ｗはインバータ主回路の出力端子、６，７，８はスイッチング素子としてのＩＧＢＴである。１２，１３，１４はフライホイールダイオード、２０はゲートドライブ回路（ゲート駆動回路）である。詳細には、２０ａはＩＧＢＴ６を駆動するためのゲートドライブ回路（ゲート駆動回路）、２０ｂはＩＧＢＴ７を駆動するためのゲートドライブ回路（ゲート駆動回路）、２０ｃはＩＧＢＴ８を駆動するためのゲートドライブ回路（ゲート駆動回路）である。
【０００４】
２２はゲート駆動用電源回路、２３はＤＣ／ＤＣスイッチングレギュレータ、２４は絶縁トランス、２５ａ，２６ａは整流器、２７ａ，２８ａは平滑用コンデンサである。２９ａは発光ダイオード、３０ａは発光ダイオード２９ａの発光を検出する受光回路、３１ａは発光ダイオード２９ａおよび受光回路３０ａからなるフォトカプラである。３２ａは出力段トランジスタ（ＮＰＮトランジスタ）、３３ａは出力段トランジスタ（ＰＮＰトランジスタ）、３４ａはゲート直列抵抗である。
【０００５】
図５に示した構成では、ＰＷＭ信号がゲート駆動回路２０ａの入力端子に入力されると、内部の発光ダイオード２９ａがそれに応じて発光し、その発光は受光回路３０ａにより検出される。受光回路３０ａが発光を検出すると、その光エネルギは電気エネルギに変換され且つ増幅されて、出力段トランジスタ３２ａ，３３ａのベース端子に印加される。それによって、両出力段トランジスタ３２ａ，３３ａのベース端子の電位がハイレベルになると、出力段トランジスタ３２ａはＯＮに及び出力段トランジスタ３３ａはＯＦＦになり、ゲート駆動用電源はＩＧＢＴ６のゲート端子とエミッタ端子間にゲート直列抵抗３４ａを介して順バイアス電圧として印加され、ＩＧＢＴ６はＯＮされる。
【０００６】
また、受光回路３０ａが発光を検出しなくなると、出力段トランジスタの３２ａ，３３ａのベース端子の電位はローレベルになるので、出力段トランジスタ３２ａはＯＦＦに及び出力段トランジスタ３３ａはＯＮになり、ゲート駆動用電源はＩＧＢＴ６のゲート端子とエミッタ端子間にゲート直列抵抗３４ａを介して逆バイアス電圧として印加され、ＩＧＢＴ６はＯＦＦされる。
【０００７】
つまり、図５に示した従来のゲートドライブ回路には、ＰＷＭ信号源（入力信号源）が設けられ、発光ダイオード２９ａおよび受光回路３０ａからなるフォトカプラ３１ａが設けられ、そのフォトカプラ３１ａには、増幅部が含まれている。更に、図５に示した従来のゲートドライブ回路には、ＮＰＮトランジスタ３２ａおよびＰＮＰトランジスタ３３ａからなるコンプリメンタリ回路が設けられ、そのコンプリメンタリ回路（３２ａ，３３ａ）からの出力信号がＩＧＢＴ６のゲート端子に供給されている。
【０００８】
また、スイッチング素子を駆動するためのゲートドライブ回路の他の例としては、例えば特開２００３−６１３３７号公報に記載されたものがある。特開２００３−６１３３７号公報に記載された発明では、スイッチング素子としてＮ型ＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳＦＥＴ）が用いられ、そのＮ型ＭＯＳＦＥＴのゲート端子がゲートドライブ回路（ゲート駆動回路）によって電圧駆動されるようになっている。
【０００９】
図６は特開２００３−６１３３７号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）を示した図である。詳細には、図６は特開２００３−６１３３７号公報の図５に対応する図である。図６において、Ａ１，Ａ２は電源端子、ａ１，ａ２は信号入力端子、１０１はＮ型ＭＯＳＦＥＴ、１１０はフォトカプラ、１１１は発光素子、１１２は受光素子、１１３は増幅器、１１４はＮＰＮトランジスタ、１１５はＰＮＰトランジスタ、１２０は抵抗、１２１はツェナーダイオード、１２２はコンデンサである。
【００１０】
図６に示したゲートドライブ回路（ゲート駆動回路）では、電源端子Ａ１の電位が１５［Ｖ］に、電源端子Ａ２の電位が０［Ｖ］に設定されている。また、ツェナーダイオード１２１の電圧が５［Ｖ］に設定されている。ツェナーダイオード１２１及び抵抗１２０に電流が流れ、ツェナーダイオード１２１のカソードの電位は、５［Ｖ］になっている。よって、コンデンサ１２２は５［Ｖ］に充電され、Ｎ型ＭＯＳＦＥＴ１０１のソースＳの電位が５［Ｖ］に設定されている。
【００１１】
発光素子１１１に供給される制御信号がＯＮになると、発光素子１１１が発光し、受光素子１１２が、それを受光して光電変換して高レベルの出力信号を出力する。受光素子１１２の出力信号が増幅器１１３で増幅されてトランジスタ１１４，１１５のベースに供給される。ベースの電位が閾値以上に上昇すると、トランジスタ１１４がＯＮになり、Ｎ型ＭＯＳＦＥＴ１０１のゲートＧの電位が電源端子Ａ１の電位（１５［Ｖ］）になる。これにより、Ｎ型ＭＯＳＦＥＴ１０１のゲート−ソース間電圧が１０［Ｖ］になり、Ｎ型ＭＯＳＦＥＴ１０１がＯＮされる。
【００１２】
発光素子１１１に供給される制御信号がＯＦＦになると、発光素子１１１での発光が停止し、受光素子１１２の出力信号は低レベルになる。受光素子１１２の出力信号が低レベルになると、トランジスタ１１４は、ベース電位が降下してＯＦＦになり、それまでＯＦＦになっていたトランジスタ１１５がＯＮになる。これにより、Ｎ型ＭＯＳＦＥＴ１０１のゲートＧの電位が電源端子Ａ２の電位に設定され、Ｎ型ＭＯＳＦＥＴ１０１のゲート−ソース間電圧が−５［Ｖ］になってＮ型ＭＯＳＦＥＴ１０１がＯＦＦされる。
【００１３】
つまり、図６に示した従来のゲートドライブ回路では、入力信号が信号入力端子ａ１，ａ２に供給され、発光素子１１１からの光が受光素子１１２によって受光され、電気信号に変換されて、高レベルまたは低レベルの信号が出力される。つまり、フォトカプラ１１０において電気的ノイズがカットされる。受光素子１１２からの信号は、増幅器１１３において増幅され、ＮＰＮトランジスタ１１４およびＰＮＰトランジスタ１１５に供給される。次いで、そのコンプリメンタリ回路（１１４，１１５）からの出力信号がＮ型ＭＯＳＦＥＴ１０１のゲート端子に供給されている。
【００１４】
特開２００３−６１３３７号公報には、Ｎ型ＭＯＳＦＥＴのドレイン端子の接続先が開示されていないが、このドレイン端子は、言うまでもなく＋Ｖの電源ラインに接続されている。
【００１５】
また、スイッチング素子を駆動するためのゲートドライブ回路の更に他の例としては、例えば特開平８−１６３８６１号公報に記載されたものがある。特開平８−１６３８６１号公報に記載された発明では、スイッチング素子としてＩＧＢＴが用いられ、そのＩＧＢＴがゲートドライブ回路（ゲート駆動回路）によって駆動されるようになっている。
【００１６】
図７は特開平８−１６３８６１号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）のブロック図である。詳細には、図７は特開平８−１６３８６１号公報の図３に対応する図である。図７に示したゲートドライブ回路（ゲート駆動回路）は、制御信号源ａ１１からの制御信号を絶縁して受け取る制御信号絶縁部ｂ１１、絶縁された制御信号をバッファして出力部に伝える制御信号バッファ部制御電源ｃ１１、ＩＧＢＴ２０１のゲ−トを駆動する出力部ｄ１１、及びこのゲ−ト駆動回路の制御電源ｅ１１から構成される。
【００１７】
図８は図７のブロック図を具体化した回路図である。詳細には、図８は特開平８−１６３８６１号公報の図４に対応する図である。図８に示したゲートドライブ回路（ゲート駆動回路）では、制御信号絶縁部ｂ１１のフォトカプラ２２１によって制御信号源ａ１１からの制御信号が絶縁して受けられ、制御信号バッファ部制御電源ｃ１１のコンパレ−タ２５１に信号が伝えられる。
【００１８】
フォトカプラ２２１のダイオ−ドに電流が流れていないときは、２次側のトランジスタがＯＦＦ状態にあるため、コンパレ−タ２５１の「−」側端子には抵抗器２１１，２１２を介し制御電源ｅ１１の内の電源２３１の正側の電位が印加される。他方「＋」側端子には抵抗器２１３，２１４により電源２３１，２３２の分圧された電位が印加されているので、出力は「Ｌ」側すなわち電源２３２の負側の電圧となる。この電圧が抵抗器２１５を介して出力部のトランジスタ２４１，２４２のベ−スに印加される。そのため、ＮＰＮトランジスタ２４１はＯＦＦ状態、ＰＮＰトランジスタ２４２はＯＮ状態となり、ＩＧＢＴ２０１のゲ−トには抵抗器２１６を介して電源２３２により逆バイアス電圧が印加され、ＩＧＢＴ２０１はＯＦＦ状態となる。
【００１９】
次に、ＩＧＢＴ２０１をＯＮさせるためには、フォトカプラ２２１のダイオ−ドに電流を流せば良い。そうすると２次側のトランジスタが導通し、コンパレ−タ２５１の「−」端子には電源２３２の負側の電位が印加され、出力は「Ｈ」すなわち電源２３１の正側の電圧となる。トランジスタ２４１，２４２のベ−スには抵抗器２１５を介しこの電圧が印加されＮＰＮトランジスタ２４１がＯＮに、ＰＮＰトランジスタ２４２がＯＦＦになる。その結果、ＩＧＢＴ２０１のゲ−トには抵抗器２１６を介し電源２３１により順バイアス電圧が印加されＯＮ状態となる。
【００２０】
つまり、図７および図８に示した従来のゲートドライブ回路では、入力信号がフォトカプラ２２１の発光素子に供給され、発光素子からの光がフォトカプラ２２１の受光素子によって受光され、電気信号に変換されて出力される。フォトカプラ２２１の受光素子からの信号は、コンパレータ２５１を介してＮＰＮトランジスタ２４１およびＰＮＰトランジスタ２４２に供給される。次いで、そのコンプリメンタリ回路（２４１，２４２）からの出力信号がＩＧＢＴ２０１のゲート端子に供給されている。
【００２１】
一般に、図５、図７および図８に示したようなＩＧＢＴを駆動するためのゲートドライブ回路の電流容量・耐圧は、図６に示したようなＭＯＳＦＥＴを駆動するためのゲートドライブ回路の電流容量・耐圧よりも高くなる。一方、図５、図７および図８に示したようなＩＧＢＴを駆動するためのゲートドライブ回路の運転周波数は、図６に示したようなＭＯＳＦＥＴを駆動するためのゲートドライブ回路の運転周波数よりも低くなる。これらの違いはあるものの、図５〜図８に示した３つの従来のゲートドライブ回路はすべて、「制御信号源」、「フォトカプラ」、「増幅部（制御信号バッファ部）」、および「スイッチング素子への出力部」によって構成されていると考えることができる。
【００２２】
更に、特開平８−５１７９９号公報の図３には、回路の使用目的が若干異なるものの、上述した従来のゲートドライブ回路と同様に構成されたゲートドライブ回路が記載されている。また、特開平８−５１７９９号公報の段落〔０００３〕には、電流ブースター（≒昇圧機、増幅器）を形成するコンプリメンタリ回路が記載されている。
【００２３】
上述したように構成された従来のゲートドライブ回路によっても、スイッチング素子のＯＮ→ＯＦＦ切換え及びＯＦＦ→ＯＮ切換えを実行することができたものの、本発明者らが要求する程度に高速で実行することができなかった。スイッチング素子のＯＮ→ＯＦＦ切換え及びＯＦＦ→ＯＮ切換えを十分に高速で実行することができなかった原因については、後で詳細に説明する。
【００２４】
【特許文献１】特開平８−３３３１５号公報
【特許文献２】特開２００３−６１３３７号公報
【特許文献３】特開平８−１６３８６１号公報
【特許文献４】特開平８−５１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
前記問題点に鑑み、本発明は、スイッチング素子のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができるゲートドライブ回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
請求項１に記載の発明によれば、入力信号源からの信号によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、前記受光素子からの信号が増幅部によって増幅され、前記増幅部からの信号に基づいて出力部によって出力信号が形成され、その出力信号がスイッチング素子のゲート端子に供給されるように構成されたゲートドライブ回路において、前記増幅部としてバイポーラトランジスタを用い、ベース接地型になるようにそのバイポーラトランジスタを配置したことを特徴とするゲートドライブ回路が提供される。
【００２７】
請求項２に記載の発明によれば、入力信号源からの信号によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、前記受光素子からの信号が増幅部によって増幅され、前記増幅部からの信号に基づいて出力部によって出力信号が形成され、その出力信号がスイッチング素子のゲート端子に供給されるように構成されたゲートドライブ回路において、前記増幅部としてバイポーラトランジスタを用い、ベース電位拘束型になるようにそのバイポーラトランジスタを配置したことを特徴とするゲートドライブ回路が提供される。
【００２８】
請求項３に記載の発明によれば、前記増幅部としてＮＰＮトランジスタとＰＮＰトランジスタとを用いたことを特徴とする請求項１又は２に記載のゲートドライブ回路が提供される。
【００２９】
請求項４に記載の発明によれば、前記ＮＰＮトランジスタのコレクタ端子を第１の電位に接続し、前記ＮＰＮトランジスタのベース端子を前記第１の電位よりも低い第２の電位に接続し、前記ＰＮＰトランジスタのベース端子を第３の電位に接続し、前記ＰＮＰトランジスタのコレクタ端子を前記第３の電位よりも低い第４の電位に接続したことを特徴とする請求項３に記載のゲートドライブ回路が提供される。
【００３０】
請求項５に記載の発明によれば、前記ＮＰＮトランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加し、前記ＰＮＰトランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧を印加することを特徴とする請求項３又は４に記載のゲートドライブ回路が提供される。
【００３１】
請求項６に記載の発明によれば、前記出力部としてバイポーラトランジスタを用い、エミッタ電位拘束型になるようにそのバイポーラトランジスタを配置し、そのバイポーラトランジスタのコレクタ端子と前記スイッチング素子のゲート端子とを接続したことを特徴とする請求項１〜５のいずれか一項に記載のゲートドライブ回路が提供される。
【００３２】
請求項７に記載の発明によれば、ツェナーダイオードと抵抗とによってゲートドライブ回路中に第５の電位となる位置と、前記第５の電位よりも低い第６の電位となる位置と、第７の電位となる位置と、前記第７の電位よりも低い第８の電位となる位置とを形成し、前記出力部としてＰ型ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴとを用い、
前記第５の電位となる位置と前記Ｐ型ＭＯＳＦＥＴのソース端子とを接続し、前記第５の電位から前記第６の電位の間の電位となる位置と前記Ｐ型ＭＯＳＦＥＴのゲート端子とを接続し、
前記第７の電位から前記第８の電位の間の電位となる位置と前記Ｎ型ＭＯＳＦＥＴのゲート端子とを接続し、前記第８の電位となる位置と前記Ｎ型ＭＯＳＦＥＴのソース端子とを接続したことを特徴とする請求項１〜６のいずれか一項に記載のゲートドライブ回路が提供される。
【００３３】
請求項８に記載の発明によれば、ツェナーダイオードと抵抗とによってゲートドライブ回路中に前記第１の電位となる位置と、前記第２の電位となる位置と、前記第３の電位となる位置と、前記第４の電位となる位置とを形成したことを特徴とする請求項４に記載のゲートドライブ回路が提供される。
【発明の効果】
【００３４】
例えば特開平８−５１７９９号公報の図３に記載されたようにゲートドライブ回路が構成されると、つまり、フォトカプラの受光素子からの信号が、増幅部としてのバイポーラトランジスタ（特開平８−５１７９９号公報の図３のＴ１）のベース端子に入力され、増幅されて、そのコレクタ端子から出力されるように構成されると、換言すれば、増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されると、信号を大きく増幅させることができるものの、そのバイポーラトランジスタの帰還容量（ベース−コレクタ間容量）がそのバイポーラトランジスタのＯＮ／ＯＦＦ切換えに悪影響を与えてしまい、そのバイポーラトランジスタのＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。
【００３５】
この点に鑑み、請求項１に記載のゲートドライブ回路では、ベース接地型になるように増幅部としてのバイポーラトランジスタが配置されている。詳細には、フォトカプラの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのバイポーラトランジスタの入力側端子であるエミッタ端子の電位が変動し、そのバイポーラトランジスタのＯＮ／ＯＦＦが切換えられる。バイポーラトランジスタがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部に信号が送られる。
【００３６】
つまり、請求項１に記載のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのバイポーラトランジスタが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのバイポーラトランジスタのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
【００３７】
上述したように、例えば特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタ（特開平８−５１７９９号公報の図３のＴ１）がエミッタ接地型（エミッタ電位拘束型）に配置されると、信号を大きく増幅させることができるものの、そのバイポーラトランジスタの帰還容量（ベース−コレクタ間容量）がそのバイポーラトランジスタのＯＮ／ＯＦＦ切換えに悪影響を与えてしまい、そのバイポーラトランジスタのＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。
【００３８】
この点に鑑み、請求項２に記載のゲートドライブ回路では、ベース電位拘束型になるように増幅部としてのバイポーラトランジスタが配置されている。詳細には、フォトカプラの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのバイポーラトランジスタの入力側端子であるエミッタ端子の電位が変動し、そのバイポーラトランジスタのＯＮ／ＯＦＦが切換えられる。バイポーラトランジスタがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部に信号が送られる。
【００３９】
つまり、請求項２に記載のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのバイポーラトランジスタが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのバイポーラトランジスタのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
【００４０】
例えば特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタ（特開平８−５１７９９号公報の図３のＴ１）のコレクタ端子とベース端子とが同一電位に接続されていると、そのバイポーラトランジスタのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づくのに伴って、帰還容量（ベース−コレクタ間容量）が増大し、ミラー効果が生じてしまう。そのため、バイポーラトランジスタのＯＦＦ→ＯＮ切換えを高速で実行するのが妨げられてしまい、その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。
【００４１】
この点に鑑み、請求項３及び４に記載のゲートドライブ回路では、増幅部としてＮＰＮトランジスタとＰＮＰトランジスタとが用いられている。詳細には、ＮＰＮトランジスタのコレクタ端子が第１の電位に接続され、ＮＰＮトランジスタのベース端子が第１の電位よりも低い第２の電位に接続されている。そのため、ＮＰＮトランジスタのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制される。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのＮＰＮトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
【００４２】
更に、請求項３及び４に記載のゲートドライブ回路では、ＰＮＰトランジスタのベース端子が第３の電位に接続され、ＰＮＰトランジスタのコレクタ端子が第３の電位よりも低い第４の電位に接続されている。そのため、ＰＮＰトランジスタのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制される。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのＰＮＰトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。尚、上述した第２の電位と第３の電位とは、等しくてもよく、異なっていてもよい。
【００４３】
一般に、ＮＰＮトランジスタがＯＮされている時に、そのベース端子には、そのエミッタ端子よりも高い電圧が印加されている。そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくすると、そのＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。ところが、本発明者らの鋭意研究によれば、ＮＰＮトランジスタがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくしただけでは、本発明者らが要求する程度に高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができないことが判明した。
【００４４】
この点に鑑み、請求項５に記載のゲートドライブ回路では、増幅部としてのＮＰＮトランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＮＰＮトランジスタがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。その結果、そのＮＰＮトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
【００４５】
また、ＮＰＮトランジスタをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くなるのに伴って、そのＮＰＮトランジスタが誤動作でＯＮしてしまうおそれを低減することができる。
【００４６】
更に、一般に、ＰＮＰトランジスタがＯＮされている時に、そのベース端子には、そのエミッタ端子よりも低い電圧が印加されている。そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくすると、そのＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。ところが、本発明者らの鋭意研究によれば、ＰＮＰトランジスタがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位と、そのエミッタ端子に印加される電圧の電位とを等しくしただけでは、本発明者らが要求する程度に高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができないことが判明した。
【００４７】
この点に鑑み、請求項５に記載のゲートドライブ回路では、増幅部としてのＰＮＰトランジスタのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＰＮＰトランジスタがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。その結果、そのＰＮＰトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
【００４８】
また、ＰＮＰトランジスタをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くなるのに伴って、そのＰＮＰトランジスタが誤動作でＯＮしてしまうおそれを低減することができる。
【００４９】
例えば特開平８−５１７９９号公報の図３に記載されたようにゲートドライブ回路が構成されると、つまり、出力部としてのバイポーラトランジスタ（特開平８−５１７９９号公報の図３のＴ２、Ｔ３）がコレクタ接地型（コレクタ電位拘束型）に配置され、そのエミッタ端子とスイッチング素子（特開平８−５１７９９号公報の図３の５０）のゲート端子とが接続されると、そのバイポーラトランジスタのＯＦＦ→ＯＮ切換え時の終盤に、そのコレクタ端子側の電位とそのエミッタ端子側の電位との差が小さくなるのに伴って、そのコレクタ−エミッタ間電流の流れが悪くなり、そのバイポーラトランジスタのＯＦＦ→ＯＮ切換えがなかなか完了しないという所謂ネガティブフィードバック効果が発生してしまう。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなってしまう。
【００５０】
この点に鑑み、請求項６に記載のゲートドライブ回路では、出力部としてバイポーラトランジスタがエミッタ電位拘束型になるように配置され、そのバイポーラトランジスタのコレクタ端子とスイッチング素子のゲート端子とが接続されている。そのため、所謂ネガティブフィードバック効果の発生を抑制し、出力部としてのバイポーラトランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができる。その結果、そのバイポーラトランジスタを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。
【００５１】
請求項７に記載のゲートドライブ回路では、ツェナーダイオードと抵抗とによってゲートドライブ回路中に第５の電位となる位置と、第５の電位よりも低い第６の電位となる位置と、第７の電位となる位置と、第７の電位よりも低い第８の電位となる位置とが形成されている。つまり、第５の電位と、第６の電位と、第７の電位と、第８の電位とが、ツェナーダイオードと抵抗とによって固定されている。そのため、電源電圧変動があった場合にも、それらの電位を安定して維持することができる。
【００５２】
更に、請求項７に記載のゲートドライブ回路では、第５の電位となる位置と出力部としてのＰ型ＭＯＳＦＥＴのソース端子とが接続され、第５の電位から第６の電位の間の電位となる位置とＰ型ＭＯＳＦＥＴのゲート端子とが接続されている。そのため、電源電圧変動があった場合にも、出力部としてのＰ型ＭＯＳＦＥＴを安定して駆動することができる。
【００５３】
また、請求項７に記載のゲートドライブ回路では、第７の電位から第８の電位の間の電位となる位置と出力部としてのＮ型ＭＯＳＦＥＴのゲート端子とが接続され、第８の電位となる位置とＮ型ＭＯＳＦＥＴのソース端子とが接続されている。そのため、電源電圧変動があった場合にも、出力部としてのＮ型ＭＯＳＦＥＴを安定して駆動することができる。尚、上述した第６の電位と第７の電位とは、等しくてもよく、異なっていてもよい。
【００５４】
請求項８に記載のゲートドライブ回路では、ツェナーダイオードと抵抗とによってゲートドライブ回路中に第１の電位となる位置と、第２の電位となる位置と、第３の電位となる位置と、第４の電位となる位置とが形成されている。つまり、第１の電位と、第２の電位と、第３の電位と、第４の電位とが、ツェナーダイオードと抵抗とによって固定されている。そのため、電源電圧変動があった場合にも、それらの電位を安定して維持することができる。その結果、電源電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタおよびＰＮＰトランジスタを安定して駆動することができる。
【発明を実施するための最良の形態】
【００５５】
本発明の実施形態を説明する前に、本発明の比較例について説明する。図９は本発明の比較例のゲートドライブ回路を示した図である。図９において、Ｖ１は、２５μｓ間隔で高レベル（５Ｖ）と低レベル（０Ｖ）とに電位が変化するパルス信号Ｖｓｉｇをゲートドライブ回路に入力するための入力信号源である。Ｒ１は例えば２２０Ωの入力抵抗、Ｒ２はノイズマージンを向上させるために入力信号源Ｖ１に並列に配置された例えば１ｋΩの抵抗である。ＰＣはフォトカプラである。フォトカプラＰＣの左側が発光素子としての発光ダイオード、フォトカプラＰＣの右側が受光素子としてのトランジスタである。
【００５６】
Ｄ１，Ｄ２は例えば５Ｖのツェナーダイオード、Ｃ２，Ｃ３は例えば１０μＦのコンデンサ、Ｒ３は例えば４７０Ωの抵抗、Ｒ４は例えば１ｋΩの抵抗である。ツェナーダイオードＤ１により、抵抗Ｒ３と抵抗Ｒ４との中間点の電位が５Ｖに固定されている。また、ツェナーダイオードＤ１によって抵抗Ｒ４の両端にかかる電位差を１９Ｖに下げることにより、抵抗Ｒ４の損失が抑制されている。
【００５７】
Ｒ５は例えば２０Ωの抵抗、Ｒ６は例えば４７０Ωの抵抗、Ｒ７は例えば２００Ωの抵抗、Ｒ８は例えば１０ｋΩの抵抗、Ｒ９は例えば１ｋΩの抵抗、Ｑ１は増幅部としてのＮＰＮトランジスタである。この比較例では、増幅部としてのＮＰＮトランジスタＱ１がエミッタ接地型に配置されている。尚、増幅部として、例えば図８に示したようなコンパレータ２５１をＮＰＮトランジスタＱ１の代わりに用いることも可能であるが、この比較例では、後述する本発明の実施形態の効果が明らかになるようにＮＰＮトランジスタＱ１を増幅部として用いた。
【００５８】
Ｑ２Ａ，Ｑ３Ａは、ゲインをかせぐためにダーリントン接続された出力部としてのＮＰＮトランジスタである。尚、出力部として、例えば図８に示したような１個の高ゲインなＮＰＮトランジスタ２４１をＮＰＮトランジスタＱ２Ａ，Ｑ３Ａの代わりに用いることも可能であるが、この比較例では、後述する本発明の実施形態の効果が明らかになるようにＮＰＮトランジスタＱ２Ａ，Ｑ３Ａを出力部として用いた。
【００５９】
Ｑ２Ｂ，Ｑ３Ｂは、ゲインをかせぐためにダーリントン接続された出力部としてのＰＮＰトランジスタである。尚、出力部として、例えば図８に示したような１個の高ゲインなＰＮＰトランジスタ２４２をＰＮＰトランジスタＱ２Ｂ，Ｑ３Ｂの代わりに用いることも可能であるが、この比較例では、後述する本発明の実施形態の効果が明らかになるようにＰＮＰトランジスタＱ２Ｂ，Ｑ３Ｂを出力部として用いた。
【００６０】
Ｖ２は２４Ｖ電源である。点Ｐ１は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に接続されている。点Ｐ２はそのスイッチング素子のソース端子に接続されている。点Ｐ２の電位は、ツェナーダイオードＤ２によって＋５Ｖに固定されている。Ｃ１はスイッチング素子のゲート−ソース間容量を示しており、そのゲート−ソース間容量は１０００ｎＦに設定されている。スイッチング素子のドレイン端子は点Ｐ２の電位よりも高い電源ライン（図示せず）に接続されている。
【００６１】
つまり、図９に示した本発明の比較例のゲートドライブ回路は、入力信号源Ｖ１からの信号Ｖｓｉｇによって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのＮＰＮトランジスタＱ１によって増幅され、増幅部としてのＮＰＮトランジスタＱ１からの信号に基づいて、出力部としてのトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂによって出力信号が形成され、その出力信号が点Ｐ１を介してスイッチング素子のゲート端子に供給されるように構成されている。
【００６２】
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、図９に矢印で示すような電流が受光素子としてのトランジスタのコレクタ−エミッタ間に流れる。その結果、ＮＰＮトランジスタＱ１のベース電位がそのエミッタ電位と同程度になるまで低下し、ＮＰＮトランジスタＱ１がＯＦＦになる。
【００６３】
ＮＰＮトランジスタＱ１がＯＦＦになると、そのコレクタ電位が＋２４Ｖ程度になるまで上昇する。その結果、ＮＰＮトランジスタＱ２Ａのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２ＡがＯＮになる。それにより、ＮＰＮトランジスタＱ３Ａのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ３ＡがＯＮになる。
【００６４】
ＮＰＮトランジスタＱ３ＡがＯＮになると、点Ｐ１の電位、つまり、スイッチング素子のゲート電位が、＋２４Ｖ程度になるまで上昇し、そのソース電位（点Ｐ２の電位＝＋５Ｖ）よりも高くなり、スイッチング素子がＯＮされる。
【００６５】
尚、ＮＰＮトランジスタＱ１のコレクタ電位が＋２４Ｖ程度になるまで上昇すると、ＰＮＰトランジスタＱ２Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２ＢがＯＦＦになる。それにより、ＰＮＰトランジスタＱ３Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ３ＢがＯＦＦになる。
【００６６】
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＮＰＮトランジスタＱ１のベース電位が、＋５Ｖ程度になるまで上昇し、そのエミッタ電位よりも高くなる。そのため、ＮＰＮトランジスタＱ１がＯＮになる。
【００６７】
ＮＰＮトランジスタＱ１がＯＮになると、そのコレクタ電位が０Ｖ程度になるまで低下する。その結果、ＰＮＰトランジスタＱ２Ｂのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２ＢがＯＮになる。それにより、ＰＮＰトランジスタＱ３Ｂのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ３ＢがＯＮになる。
【００６８】
ＰＮＰトランジスタＱ３ＢがＯＮになると、点Ｐ１の電位、つまり、スイッチング素子のゲート電位が、０Ｖ程度になるまで低下し、そのソース電位（点Ｐ２の電位＝＋５Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。
【００６９】
尚、ＮＰＮトランジスタＱ１のコレクタ電位が０Ｖ程度になるまで低下すると、ＮＰＮトランジスタＱ２Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２ＡがＯＦＦになる。それにより、ＮＰＮトランジスタＱ３Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ３ＡがＯＦＦになる。
【００７０】
図１０は図９に示した比較例のゲートドライブ回路の動作波形を示した図である。図１０において、縦軸は電位、横軸は時間を示している。詳細には、図１０において、Ｖｏｕｔ（▽を結んだ線）はスイッチング素子のゲート−ソース間電圧ＶＧＳ（＝ＶＰ１−ＶＰ２）を示しており、Ｖｓｉｇ（□を結んだ線）は入力信号源Ｖ１から入力されたパルス信号を示しており、Ｖｐｃ（○を結んだ線）はフォトカプラＰＣの受光素子としてのトランジスタのコレクタ電位を示している。
【００７１】
図１１は図１０に示したＶｏｕｔおよびＶｓｉｇを模式的に示した図である。図１１において、ｔｄは、Ｖｓｉｇの立ち上がり開始時からＶｏｕｔの立ち上がり開始時までの時間またはＶｓｉｇの立下り開始時からＶｏｕｔの立下り開始時までの時間を示している。ｔＨＬはＶｏｕｔの立ち上がり開始時からその立ち上がり完了時までの時間またはＶｏｕｔの立下り開始時からその立下り完了時までの時間を示している。ｔｏｎは、Ｖｓｉｇの立ち上がり開始時からＶｏｕｔの立ち上がり完了時までの時間を示している。ｔｏｆｆは、Ｖｓｉｇの立下り開始時からＶｏｕｔの立下り完了時までの時間を示している。
【００７２】
本発明者らは、ｔｏｎを１μｓ未満にし、ｔｏｆｆを１μｓ未満にすることを開発目標に設定しているが、図９に示した比較例のゲートドライブ回路では、図１０に示したように、ｔｏｎおよびｔｏｆｆが１．５〜２．０μｓもあり、開発目標の１．５〜２．０倍になってしまった。
【００７３】
図９に示した比較例のゲートドライブの長所としては、出力部のトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂがトーテムポール回路を構成しているため、同時導通が起こらない点が挙げられる。一方、短所としては、図１１に示したｔｄ（ディレータイム）が大きい点が挙げられる。ｔｄ（ディレータイム）が大きくなった原因としては、例えば、出力部のトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂが、コレクタ接地型またはコレクタ電位拘束型に配置され、トランジスタＱ３Ａ，Ｑ３Ｂのエミッタ端子とスイッチング素子のゲート端子とが接続されているため、大振幅動作が困難になっており、トランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の終盤に、コレクタ端子側の電位とエミッタ端子側の電位との差が小さくなるのに伴って、コレクタ−エミッタ間電流の流れが悪くなり、トランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換えがなかなか完了しないという所謂ネガティブフィードバック効果が発生していることが考えられる。また、図９に示した比較例のゲートドライブには、ゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行しようとすると、図９に示した抵抗Ｒ５の値を小さくしなければならないが、そうすると、パワーロスが増加してしまうという問題点も含まれている。
【００７４】
ｔｄ（ディレータイム）が大きくなった原因について、上述した所謂ネガティブフィードバックの他にも考えてみる。例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子が何のために用いられるかに応じて、スイッチング素子の容量（電流、電圧、図９に示した容量Ｃ１など）は異なってくるため、スイッチング素子の容量をいくつに選定したかについては、ｔｄ（ディレータイム）が大きくなった原因から排除すべきであると考えられる。つまり、ｔｄ（ディレータイム）が大きくなった原因は、図９に示したトランジスタＱ１を含む増幅部、および、トランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂを含む出力部に潜んでいると考えられる。
【００７５】
図９に示したゲートドライブ回路で増幅部および出力部として用いられているようなバイポーラトランジスタには、ベース端子と、コレクタ端子と、エミッタ端子とが設けられている。例えば図９に示したトランジスタＱ１の場合、ＯＮ時におけるベース−エミッタ間電圧ＶＢＥは約０．７Ｖになり、ＯＮ時におけるコレクタ−エミッタ間電圧ＶＣＥは約０．４Ｖになる。
【００７６】
更に、図９に示したゲートドライブ回路で増幅部および出力部として用いられているようなバイポーラトランジスタには、ベース端子とコレクタ端子との間にベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）が設けられており、ベース端子とエミッタ端子との間にベース−エミッタ間容量ＣＢＥが設けられており、コレクタ端子とエミッタ端子との間にコレクタ−エミッタ間容量ＣＢＥが設けられている。これらの３つの容量のうち、バイポーラトランジスタの高速でのＯＮ／ＯＦＦ切換えに最も有害なものは、ベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）（帰還容量、ミラー容量）であり、また、バイポーラトランジスタの高速でのＯＮ／ＯＦＦ切換えを実行するためには、ベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）（帰還容量、ミラー容量）を極力小さくする必要があることが知られている。
【００７７】
図１２は一般的なバイポーラトランジスタのベース−コレクタ間電圧と帰還容量（ベース−コレクタ間容量）Ｃｒｅとの関係を示した図である。図１２に示すように、帰還容量（ベース−コレクタ間容量）Ｃｒｅは、ベース−コレクタ間電圧が小さくなるとその値が大きくなるという性質をもっている。つまり、バイポーラトランジスタの高速でのＯＮ／ＯＦＦ切換えを実行するためには、ベース−コレクタ間容量ＣＢＣ（＝Ｃｒｅ）（帰還容量、ミラー容量）を極力小さくするために、バイポーラトランジスタのＯＮ→ＯＦＦ切換え時およびＯＦＦ→ＯＮ切換え時にベース−コレクタ間電圧が小さくならないようにする必要があると考えられる。
【００７８】
図９に示した比較例のゲートドライブ回路について検討してみると、このゲートドライブ回路では、出力部としてのバイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂのコレクタ端子とベース端子とが同一電位に接続されている。そのため、バイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時に、ベース−コレクタ間電圧がゼロに近づいてしまい、それにより、帰還容量（ベース−コレクタ間容量）Ｃｒｅが増大してしまい、その結果、バイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換えを高速で実行するのが妨げられていると考えられる。
【００７９】
更に、図９に示した比較例のゲートドライブ回路のエミッタ接地されたバイポーラトランジスタＱ１について検討してみる。トランジスタＱ１は、そのコレクタ端子が抵抗Ｒ５を介して＋２４Ｖの電位に接続され、そのベース端子が抵抗Ｒ６および抵抗Ｒ３を介して、＋２４Ｖより１９Ｖだけ低い＋５Ｖに接続されている。そのため、バイポーラトランジスタＱ１のＯＦＦ→ＯＮ切換え開始時には、そのベース−コレクタ間電圧ＶＢＣが約２３．３Ｖの比較的大きい値になっていると考えられ、帰還容量はそれほど大きくなっていないと考えられる。ところが、バイポーラトランジスタＱ１のＯＦＦ→ＯＮ切換え完了直前になると、そのベース−コレクタ間電圧ＶＢＣが０．４Ｖ以下の非常に小さい値になっていると考えられ、その時には、帰還容量が大きくなっており、その結果、バイポーラトランジスタＱ１のＯＦＦ→ＯＮ切換えを高速で完了させるのが妨げられていると考えられる。
【００８０】
また、半導体単体として、バイポーラトランジスタの入力側容量Ｃｉｎ＝ＣＢＥ＋Ｃｒｅという関係が知られており、また、回路動作する時には、バイポーラトランジスタの入力側容量Ｃｉｎ＝（１＋ｈＦＥ（エミッタ接地電流増幅率））×Ｃｒｅ≒ｈＦＥ×Ｃｒｅという関係が知られている。この入力側容量Ｃｉｎの数値が大きくなると、ミラー効果が生じてしまい、そのバイポーラトランジスタのＯＮ／ＯＦＦ切換えを高速で実行することが妨げられてしまうことが知られている。
【００８１】
図９に示した比較例のゲートドライブ回路の増幅部としてのバイポーラトランジスタＱ１および出力部としてのバイポーラトランジスタＱ２Ａ，Ｑ３Ａ，Ｑ２Ｂ，Ｑ３Ｂについても、上述したように、帰還容量Ｃｒｅが増大するのに伴って入力側容量Ｃｉｎが増大し、その結果、ミラー効果が生じてしまい、バイポーラトランジスタのＯＮ／ＯＦＦ切換えを高速で実行することが妨げられてしまっていると考えられる。
【００８２】
次に、上述した所謂ネガティブフィードバック効果について考えてみる。図９に示した比較例のゲートドライブ回路では、図１０に示したように、Ｖｏｕｔ（スイッチング素子のゲート−ソース間電圧ＶＧＳ）の立ち上がり完了直前あたりの傾きは、Ｖｏｕｔの立ち上がり開始直後あたりの傾きよりも緩やかになっている。この原因としては、バイポーラトランジスタＱ２Ａ，Ｑ３ＡのＯＦＦ→ＯＮ切換え時の序盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が大きいためにコレクタ−エミッタ間電流の流れが良いのに対し、バイポーラトランジスタＱ２Ａ，Ｑ３ＡのＯＦＦ→ＯＮ切換え時の終盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が小さくなるのに伴って、コレクタ−エミッタ間電流の流れが悪くなっていることが考えられる。つまり、バイポーラトランジスタＱ２Ａ，Ｑ３ＡのＯＦＦ→ＯＮ切換え時の終盤におけるそれらのコレクタ−エミッタ間電流は、ＯＦＦ→ＯＮ切換え時の序盤よりも減少していると考えられる。詳細には、図１０に示したＶｏｕｔの立ち上がり時のＶｏｕｔの微分値が、バイポーラトランジスタＱ３Ａのエミッタ端子からスイッチング素子のゲート端子に流入する電流値になる。
【００８３】
同様に、Ｖｏｕｔ（スイッチング素子のゲート−ソース間電圧ＶＧＳ）の立下り完了直前あたりの傾きは、Ｖｏｕｔの立下り開始直後あたりの傾きよりも少し緩やかになっている。この原因としては、バイポーラトランジスタＱ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の序盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が大きいためにコレクタ−エミッタ間電流の流れが良いのに対し、バイポーラトランジスタＱ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の終盤には、コレクタ端子側の電位とエミッタ端子側の電位との差が小さくなるのに伴って、コレクタ−エミッタ間電流の流れが悪くなっていることが考えられる。つまり、バイポーラトランジスタＱ２Ｂ，Ｑ３ＢのＯＦＦ→ＯＮ切換え時の終盤におけるそれらのコレクタ−エミッタ間電流は、ＯＦＦ→ＯＮ切換え時の序盤よりも減少していると考えられる。詳細には、図１０に示したＶｏｕｔの立下り時のＶｏｕｔの微分値が、スイッチング素子のゲート端子からバイポーラトランジスタＱ３Ｂのエミッタ端子に流出する電流値になる。
【００８４】
上述した図９の抵抗Ｒ５について考えてみる。図９に示した比較例のゲートドライブ回路では、バイポーラトランジスタＱ１がＯＦＦの時には、抵抗Ｒ５を通過した電流がバイポーラトランジスタＱ２Ａのベース端子に供給される。一方、バイポーラトランジスタＱ１がＯＮの時には、抵抗Ｒ５を通過した電流は、バイポーラトランジスタＱ２Ｂのベース端子から流れてきた電流と合流して、バイポーラトランジスタＱ１のコレクタ−エミッタ間を通過する。つまり、バイポーラトランジスタＱ２Ａ，Ｑ２ＢのＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行し、ゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行しようとすると、抵抗Ｒ５の値を小さくしなければならないが、そうすると、抵抗Ｒ５におけるパワーロス（＝Ｉ２×Ｒ５）が増加してしまうため、抵抗Ｒ５の値は慎重に選定されるべきであると言える。
【００８５】
更に、図９に示した比較例のゲートドライブ回路は、フォトカプラの受光素子からの信号が、増幅部としてのバイポーラトランジスタＱ１のベース端子に入力され、増幅されて、そのコレクタ端子から出力されるように構成されている。換言すれば、増幅部としてのバイポーラトランジスタＱ１がエミッタ接地型に配置されている。そのため、信号を大きく増幅させることができるものの、バイポーラトランジスタＱ１の帰還容量（ベース−コレクタ間容量）がバイポーラトランジスタＱ１のＯＮ／ＯＦＦ切換えに悪影響を与えてしまっていると考えられる。その結果、バイポーラトランジスタＱ１のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなっていると考えられる。それにより、バイポーラトランジスタＱ１を含むゲートドライブ回路のＯＮ→ＯＦＦ切換えおよびＯＦＦ→ＯＮ切換えを高速で実行することができなくなっていると考えられる。
【００８６】
以下、本発明のゲートドライブ回路の第１の実施形態について説明する。図１は本発明の第１の実施形態のゲートドライブ回路を示した図である。図１において、図９に示した参照番号と同一の参照番号は、図９に示した部品と同一の部品を示している。Ｄ１１，Ｄ１２は例えば２．５Ｖのツェナーダイオード、Ｄ１３は例えば１０Ｖのツェナーダイオードである。Ｃ１１は例えば１０μＦのコンデンサ、Ｃ１２は例えば１００μＦのコンデンサである。Ｒ１３は例えば１０００Ωの抵抗、Ｒ１４は例えば６００〜１ＫΩの入力電流制限抵抗である。ツェナーダイオードＤ１１，Ｄ１２により、抵抗Ｒ１３と抵抗Ｒ１４との中間点Ｐ１２の電位が＋５Ｖに固定されている。また、ツェナーダイオードＤ１１，Ｄ１２によって抵抗Ｒ１４の両端にかかる電位差を９Ｖに下げることにより、抵抗Ｒ１４の損失が抑制されている。
【００８７】
Ｒ１５Ａは例えば１００Ωの抵抗、Ｒ１５Ｂは例えば２ｋΩの抵抗、Ｒ１６Ａは例えば３３０Ωの抵抗、Ｒ１６Ｂは例えば１ｋΩの抵抗、Ｒ１７Ａは例えば４７Ωの抵抗、Ｒ１７Ｂは例えば１０Ωの抵抗、Ｒ１８Ａは例えば１０ｋΩの抵抗、Ｒ１８Ｂは例えば１０ｋΩの抵抗、Ｒ１９は例えば４.７〜１０Ωのゲート抵抗である。Ｑ１１Ａは増幅部としてのＮＰＮトランジスタ、Ｑ１１Ｂは増幅部としてのＰＮＰトランジスタである。第１の実施形態では、増幅部としてのＮＰＮトランジスタＱ１１Ａがベース電位拘束型に配置され、ＰＮＰトランジスタＱ１１Ｂがベース電位接地型に配置されている。
【００８８】
Ｑ１２Ａ，Ｑ１３Ａは、ゲインをかせぐためにダーリントン接続された出力部としてのＰＮＰトランジスタ、Ｑ１２Ｂ，Ｑ１３Ｂは、ゲインをかせぐためにダーリントン接続された出力部としてのＮＰＮトランジスタである。
【００８９】
点Ｐ１’は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に接続されている。点Ｐ２’はそのスイッチング素子のソース端子（エミッタ端子）に接続されている。Ｃ１３はスイッチング素子のゲート−ソース間容量を示しており、そのゲート−ソース間容量は０．５μＦに設定されている。スイッチング素子のドレイン端子（コレクタ端子）は０Ｖよりも高い電源ライン（図示せず）に接続されている。点Ｐ１１の電位は、ツェナーダイオードＤ１１，Ｄ１２および抵抗Ｒ１４によって＋１４Ｖに固定されている。点Ｐ１２の電位は、ツェナーダイオードＤ１１，Ｄ１２によって＋５Ｖに固定されている。点Ｐ１３の電位は０Ｖに固定されている。点Ｐ１４の電位は、ツェナーダイオードＤ１３によって−１０Ｖに固定されている。
【００９０】
つまり、図１に示した本発明の第１の実施形態のゲートドライブ回路は、入力信号源Ｖ１からの信号Ｖｓｉｇ（図９参照）によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのトランジスタＱ１１Ａ，Ｑ１１Ｂによって増幅され、増幅部としてのトランジスタＱ１１Ａ，Ｑ１１Ｂからの信号に基づいて、出力部としてのトランジスタＱ１２Ａ，Ｑ１３Ａ，Ｑ１２Ｂ，Ｑ１３Ｂによって出力信号が形成され、その出力信号が点Ｐ１’を介してスイッチング素子のゲート端子に供給されるように構成されている。すなわち、第１の実施形態のゲートドライブ回路では、出力部と増幅部とが設けられ、例えば図６、図８などに示したような従来のゲートドライブ回路に比べて増幅段数が増加していないため、増幅段数の増加に伴うコストアップおよびスイッチングスピードの低下を回避することができる。
【００９１】
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れる。その結果、ＮＰＮトランジスタＱ１１Ａのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ１１ＡがＯＮになる。
【００９２】
ＮＰＮトランジスタＱ１１ＡがＯＮになると、そのコレクタ電位が＋１４Ｖよりも低くなり、その結果、ＰＮＰトランジスタＱ１２Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ１２ＡがＯＮになる。それにより、ＰＮＰトランジスタＱ１３Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ１３ＡがＯＮになる。
【００９３】
ＰＮＰトランジスタＱ１３ＡがＯＮになると、点Ｐ１’の電位、つまり、スイッチング素子のゲート電位が、＋１４Ｖ程度になるまで上昇し、そのソース電位（エミッタ電位）（点Ｐ２’の電位＝０Ｖ）よりも高くなり、スイッチング素子がＯＮされる。つまり、第１の実施形態のゲートドライブ回路では、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時に、スイッチング素子がＯＮされる。
【００９４】
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れると、ＰＮＰトランジスタＱ１１Ｂのベース電位がそのエミッタ電位と同程度になり、ＰＮＰトランジスタＱ１１ＢがＯＦＦになる。ＰＮＰトランジスタＱ１１ＢがＯＦＦになると、ＮＰＮトランジスタＱ１２Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ１２ＢがＯＦＦになる。それにより、ＮＰＮトランジスタＱ１３Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ１３ＢがＯＦＦになる。
【００９５】
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＰＮＰトランジスタＱ１１Ｂのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ１１ＢがＯＮになる。
【００９６】
ＰＮＰトランジスタＱ１１ＢがＯＮになると、そのコレクタ電位が−１０Ｖよりも高くなり、その結果、ＮＰＮトランジスタＱ１２Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ１２ＢがＯＮになる。それにより、ＮＰＮトランジスタＱ１３Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ１３ＢがＯＮになる。
【００９７】
ＮＰＮトランジスタＱ１３ＢがＯＮになると、点Ｐ１’の電位、つまり、スイッチング素子のゲート電位が、−１０Ｖ程度になるまで低下し、そのソース電位（エミッタ電位）（点Ｐ２’の電位＝０Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。つまり、第１の実施形態のゲートドライブ回路では、ＶｓｉｇのＯＮ／ＯＦＦに伴ってフォトカプラＰＣの受光素子のコレクタ電位のみが、Ｌｏｗ／Ｈｉｇｈに変動し、それに伴ってトランジスタＱ１１Ａ／Ｑ１１Ｂが動作し、最終的にスイッチング素子がＯＮ／ＯＦＦするように、ゲートドライブ回路内の電位配置が形成されている。
【００９８】
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れないと、ＮＰＮトランジスタＱ１１Ａのベース電位がそのエミッタ電位と同程度になり、ＮＰＮトランジスタＱ１１ＡがＯＦＦになる。ＮＰＮトランジスタＱ１１ＡがＯＦＦになると、ＰＮＰトランジスタＱ１２Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ１２ＡがＯＦＦになる。それにより、ＰＮＰトランジスタＱ１３Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ１３ＡがＯＦＦになる。
【００９９】
第１の実施形態のゲートドライブ回路では、図１に示したように、ベース接地型になるように増幅部としてのＰＮＰトランジスタＱ１１Ｂが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＰＮＰトランジスタＱ１１Ｂの入力側端子であるエミッタ端子の電位が変動し、そのＰＮＰトランジスタＱ１１ＢのＯＮ／ＯＦＦが切換えられる。ＰＮＰトランジスタＱ１１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ１２Ｂ，Ｑ１３Ｂ）に信号が送られる。
【０１００】
つまり、第１の実施形態のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＰＮＰトランジスタＱ１１Ｂが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＰＮＰトランジスタＱ１１ＢのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＰＮＰトランジスタＱ１１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１０１】
更に、第１の実施形態のゲートドライブ回路では、図１に示したように、ベース電位拘束型になるように増幅部としてのＮＰＮトランジスタＱ１１Ａが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＮＰＮトランジスタＱ１１Ａの入力側端子であるエミッタ端子の電位が変動し、そのＮＰＮトランジスタＱ１１ＡのＯＮ／ＯＦＦが切換えられる。ＮＰＮトランジスタＱ１１ＡがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ１２Ａ，Ｑ１３Ａ）に信号が送られる。
【０１０２】
つまり、第１の実施形態のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＮＰＮトランジスタＱ１１Ａが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＮＰＮトランジスタＱ１１ＡのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ１１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１０３】
また、第１の実施形態のゲートドライブ回路では、図１に示したように、増幅部としてＮＰＮトランジスタＱ１１ＡとＰＮＰトランジスタＱ１１Ｂとが用いられている。詳細には、ＮＰＮトランジスタＱ１１Ａのコレクタ端子が抵抗Ｒ１７Ａ，Ｒ１８Ａを介して＋１４Ｖに接続され、ＮＰＮトランジスタＱ１１Ａのベース端子が抵抗Ｒ１６Ａを介して＋１４Ｖより９Ｖほど低い＋５Ｖに接続されている。そのため、ＮＰＮトランジスタＱ１１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ１１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１０４】
更に、第１の実施形態のゲートドライブ回路では、図１に示したように、ＰＮＰトランジスタＱ１１Ｂのベース端子が抵抗Ｒ１６Ｂを介して０Ｖに接続され、ＰＮＰトランジスタＱ１１Ｂのコレクタ端子が抵抗Ｒ１７Ｂ，Ｒ１８Ｂを介して０Ｖより１０Ｖほど低い−１０Ｖに接続されている。そのため、ＰＮＰトランジスタＱ１１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ，その結果、ＰＮＰトランジスタＱ１１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１０５】
また、第１の実施形態のゲートドライブ回路では、図１に示したように、出力部としてバイポーラトランジスタＱ１３Ａ，Ｑ１３Ｂがエミッタ電位拘束型になるように配置され、バイポーラトランジスタＱ１３Ａ，Ｑ１３Ｂのコレクタ端子が抵抗Ｒ１９を介してスイッチング素子のゲート端子（点Ｐ１’）に接続されている。そのため、所謂ネガティブフィードバック効果の発生を抑制し、出力部としてのバイポーラトランジスタＱ１３Ａ，Ｑ１３ＢのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、バイポーラトランジスタＱ１３Ａ，Ｑ１３Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１０６】
更に、第１の実施形態のゲートドライブ回路では、図１に示したように、ツェナーダイオードＤ１１，Ｄ１２，Ｄ１３と抵抗Ｒ１４とによってゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ１１と、電位が＋５Ｖになる点Ｐ１２と、電位が０Ｖになる点Ｐ１３と、電位が−１０Ｖになる点Ｐ１４とが形成されている。つまり、＋１４Ｖと、＋５Ｖと、０Ｖと、−１０Ｖとが、ツェナーダイオードＤ１１，Ｄ１２，Ｄ１３と抵抗Ｒ１４とによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位（＋１４Ｖ，＋５Ｖ，０Ｖ，−１０Ｖ）を安定して維持することができる。その結果、電源Ｖ２に電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタＱ１１ＡおよびＰＮＰトランジスタＱ１１Ｂを安定して駆動することができる。
【０１０７】
以下、本発明のゲートドライブ回路の第２の実施形態について説明する。図２は本発明の第２の実施形態のゲートドライブ回路を示した図である。図２において、図９および図１に示した参照番号と同一の参照番号は、図９および図１に示した部品と同一の部品を示している。Ｄ２１，Ｄ２２は例えば５Ｖのツェナーダイオード、Ｄ２３，Ｄ２４は例えば２．５Ｖのツェナーダイオードである。Ｃ２１は例えば１０ｎＦのコンデンサ、Ｃ２２，Ｃ２３は例えば１０μＦのコンデンサである。Ｒ２３は例えば２００Ωの抵抗、Ｒ２４は例えば１ｋΩの抵抗である。ツェナーダイオードＤ２３，Ｄ２４により、抵抗Ｒ２３と抵抗Ｒ２４との中間点の電位が＋５Ｖに固定されている。また、ツェナーダイオードＤ２３，Ｄ２４によって抵抗Ｒ２４の両端にかかる電位差を９Ｖに下げることにより、抵抗Ｒ２４の損失が抑制されている。
【０１０８】
Ｒ２５Ａは例えば２００Ωの抵抗、Ｒ２５Ｂは例えば２００Ωの抵抗、Ｒ２６Ａは例えば１ｋΩの抵抗、Ｒ２６Ｂは例えば１ｋΩの抵抗、Ｒ２７Ａは例えば１００Ωの抵抗、Ｒ２７Ｂは例えば１００Ωの抵抗、Ｒ２８Ａは例えば５１０Ωの抵抗、Ｒ２８Ｂは例えば２ｋΩの抵抗、Ｒ２９は例えば４７０Ωの抵抗である。Ｑ２１Ａは増幅部としてのＰＮＰトランジスタ、Ｑ２１Ｂは増幅部としてのＮＰＮトランジスタである。第２の実施形態では、増幅部としてのＰＮＰトランジスタＱ２１ＡおよびＮＰＮトランジスタＱ２１Ｂがベース電位拘束型に配置されている。
【０１０９】
Ｑ２２Ａ，Ｑ２３Ａは、ゲインをかせぐためにダーリントン接続された出力部としてのＰＮＰトランジスタ、Ｑ２２Ｂ，Ｑ２３Ｂは、ゲインをかせぐためにダーリントン接続された出力部としてのＮＰＮトランジスタである。
【０１１０】
点Ｐ１”は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に、例えば図１に示したような例えば４.７〜１０Ωのゲート抵抗Ｒ１９を介して接続されている。そのスイッチング素子のソース端子（エミッタ端子）は接地されている。そのスイッチング素子のドレイン端子（コレクタ端子）は０Ｖよりも高い電源ライン（図示せず）に接続されている。点Ｐ２１の電位は、ツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２４によって＋１４Ｖに固定されている。点Ｐ２２の電位は、ツェナーダイオードＤ２３，Ｄ２４によって＋５Ｖに固定されている。点２３の電位はツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２６Ａ，Ｒ２６Ｂによって＋２．５Ｖに固定されている。点Ｐ２４の電位は０Ｖに固定されている。点Ｐ２５の電位は、ツェナーダイオードＤ２１，Ｄ２２によって−１０Ｖに固定されている。
【０１１１】
つまり、図２に示した本発明の第２の実施形態のゲートドライブ回路は、入力信号源Ｖ１からの信号Ｖｓｉｇ（図９参照）によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂによって増幅され、増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂからの信号に基づいて、出力部としてのトランジスタＱ２２Ａ，Ｑ２３Ａ，Ｑ２２Ｂ，Ｑ２３Ｂによって出力信号が形成され、その出力信号が点Ｐ１”を介してスイッチング素子のゲート端子に供給されるように構成されている。すなわち、第２の実施形態のゲートドライブ回路では、出力部と増幅部とが設けられ、例えば図６、図８などに示したような従来のゲートドライブ回路に比べて増幅段数が増加していないため、増幅段数の増加に伴うコストアップおよびスイッチングスピードの低下を回避することができる。
【０１１２】
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れる。その結果、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２１ＢがＯＮになる。
【０１１３】
ＮＰＮトランジスタＱ２１ＢがＯＮになると、そのコレクタ電位が＋１４Ｖよりも低くなり、その結果、ＰＮＰトランジスタＱ２２Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２２ＡがＯＮになる。それにより、ＰＮＰトランジスタＱ２３Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２３ＡがＯＮになる。
【０１１４】
ＰＮＰトランジスタＱ２３ＡがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、＋１４Ｖ程度になるまで上昇し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも高くなり、スイッチング素子がＯＮされる。つまり、第２の実施形態のゲートドライブ回路では、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時に、スイッチング素子がＯＮされる。
【０１１５】
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れると、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２１ＡがＯＦＦになる。ＰＮＰトランジスタＱ２１ＡがＯＦＦになると、ＮＰＮトランジスタＱ２２Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２２ＢがＯＦＦになる。それにより、ＮＰＮトランジスタＱ２３Ｂのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２３ＢがＯＦＦになる。
【０１１６】
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２１ＡがＯＮになる。
【０１１７】
ＰＮＰトランジスタＱ２１ＡがＯＮになると、そのコレクタ電位が−１０Ｖよりも高くなり、その結果、ＮＰＮトランジスタＱ２２Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２２ＢがＯＮになる。それにより、ＮＰＮトランジスタＱ２３Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２３ＢがＯＮになる。
【０１１８】
ＮＰＮトランジスタＱ２３ＢがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、−１０Ｖ程度になるまで低下し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。つまり、第２の実施形態のゲートドライブ回路では、ＶｓｉｇのＯＮ／ＯＦＦに伴ってフォトカプラＰＣの受光素子のコレクタ電位のみが、Ｌｏｗ／Ｈｉｇｈに変動し、それに伴ってトランジスタＱ２１Ａ／Ｑ２１Ｂが動作し、最終的にスイッチング素子がＯＮ／ＯＦＦするように、ゲートドライブ回路内の電位配置が形成されている。
【０１１９】
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れないと、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２１ＢがＯＦＦになる。ＮＰＮトランジスタＱ２１ＢがＯＦＦになると、ＰＮＰトランジスタＱ２２Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２２ＡがＯＦＦになる。それにより、ＰＮＰトランジスタＱ２３Ａのベース電位は、そのエミッタ電位と同程度になるか、そのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２３ＡがＯＦＦになる。
【０１２０】
図３は図２に示した第２の実施形態のゲートドライブ回路の動作波形を示した図である。図３において、縦軸は電位、横軸は時間を示している。詳細には、図３において、Ｖｏｕｔ（▽を結んだ線）はスイッチング素子のゲート−ソース間電圧ＶＧＳ（＝ＶＰ１”−０［Ｖ］）を示しており、Ｖｉｎ（□を結んだ線）は入力信号源Ｖ１から入力されたパルス信号を示しており、Ｖｐｃ（◇を結んだ線）はフォトカプラＰＣの受光素子としてのトランジスタのコレクタ電位を示している。
【０１２１】
図３に示すように、第２の実施形態のゲートドライブ回路では、Ｖｉｎの立ち上がり開始時からＶｏｕｔの立ち上がり完了時までの時間を１μｓ未満にし、Ｖｉｎの立下り開始時からＶｏｕｔの立下り完了時までの時間を１μｓ未満にするという開発目標を達成することができた。つまり、第２の実施形態のゲートドライブ回路によれば、ゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができた。その理由について、以下に説明する。
【０１２２】
第２の実施形態のゲートドライブ回路では、図２に示したように、ベース電位拘束型になるように増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａの入力側端子であるエミッタ端子の電位が変動し、それらのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ／ＯＦＦが切換えられる。ＮＰＮトランジスタＱ２１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ２２Ａ，Ｑ２３Ａ）に信号が送られる。一方、ＰＮＰトランジスタＱ２１ＡがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（トランジスタＱ２２Ｂ，Ｑ２３Ｂ）に信号が送られる。
【０１２３】
つまり、第２の実施形態のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１２４】
また、第２の実施形態のゲートドライブ回路では、図２に示したように、増幅部としてＮＰＮトランジスタＱ２１ＢとＰＮＰトランジスタＱ２１Ａとが用いられている。詳細には、ＮＰＮトランジスタＱ２１Ｂのコレクタ端子が抵抗Ｒ２７Ａ，Ｒ２８Ａを介して＋１４Ｖに接続され、ＮＰＮトランジスタＱ２１Ｂのベース端子が＋１４Ｖより１１．５Ｖほど低い＋２．５Ｖに接続されている。そのため、ＮＰＮトランジスタＱ２１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１２５】
更に、第２の実施形態のゲートドライブ回路では、図２に示したように、ＰＮＰトランジスタＱ２１Ａのベース端子が２．５Ｖに接続され、ＰＮＰトランジスタＱ２１Ａのコレクタ端子が抵抗Ｒ２７Ｂ，Ｒ２８Ｂを介して２．５Ｖより１２．５Ｖほど低い−１０Ｖに接続されている。そのため、ＰＮＰトランジスタＱ２１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ，その結果、ＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１２６】
また、第２の実施形態のゲートドライブ回路では、図２に示したように、増幅部としてのＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＮＰＮトランジスタＱ２１ＢがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝＋２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒＋５Ｖ）よりも低くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＮＰＮトランジスタＱ２１ＢをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くなるのに伴って、そのＮＰＮトランジスタＱ２１Ｂが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。
【０１２７】
更に、第２の実施形態のゲートドライブ回路では、図２に示したように、増幅部としてのＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＰＮＰトランジスタＱ２１ＡがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒０Ｖ）よりも高くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＰＮＰトランジスタＱ２１ＡをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くなるのに伴って、そのＰＮＰトランジスタＱ２１Ａが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。
【０１２８】
また、第２の実施形態のゲートドライブ回路では、図２に示したように、出力部としてバイポーラトランジスタＱ２３Ａ，Ｑ２３Ｂがエミッタ電位拘束型になるように配置され、バイポーラトランジスタＱ２３Ａ，Ｑ２３Ｂのコレクタ端子がスイッチング素子のゲート端子（点Ｐ１”）に接続されている。そのため、所謂ネガティブフィードバック効果の発生を抑制し、出力部としてのバイポーラトランジスタＱ２３Ａ，Ｑ２３ＢのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、バイポーラトランジスタＱ２３Ａ，Ｑ２３Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１２９】
更に、第２の実施形態のゲートドライブ回路では、図２に示したように、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによってゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ２１と、電位が＋２．５Ｖになる点Ｐ２３と、電位が−１０Ｖになる点Ｐ２５とが形成されている。つまり、＋１４Ｖと、０Ｖと、−１０Ｖとが、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位（＋１４Ｖ，＋２．５Ｖ，−１０Ｖ）を安定して維持することができる。その結果、電源Ｖ２に電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを安定して駆動することができる。換言すれば、第２の実施形態のゲートドライブ回路では、増幅部および出力部において定電流駆動が行われるため、電源Ｖ２に電圧変動があった場合にも安定した出力を得ることができる。
【０１３０】
以下、本発明のゲートドライブ回路の第３の実施形態について説明する。図４は本発明の第３の実施形態のゲートドライブ回路を示した図である。図４において、図９、図１および図２に示した参照番号と同一の参照番号は、図９、図１および図２に示した部品と同一の部品を示している。Ｑ３２Ａは図２に示したＰＮＰトランジスタＱ２２Ａ，Ｑ２３Ａの代わりに設けられたＰ型ＭＯＳＦＥＴ、Ｑ３２Ｂは図２に示したＮＰＮトランジスタＱ２２Ｂ，Ｑ２３Ｂの代わりに設けられたＮ型ＭＯＳＦＥＴである。
【０１３１】
図２に示した第２の実施形態のゲートドライブ回路と同様に、点Ｐ１”は例えばＩＧＢＴ、ＭＯＳＦＥＴのようなスイッチング素子（図示せず）のゲート端子に、例えば図１に示したような例えば４.７〜１０Ωのゲート抵抗Ｒ１９を介して接続されている。そのスイッチング素子のソース端子（エミッタ端子）は接地されている。そのスイッチング素子のドレイン端子（コレクタ端子）は０Ｖよりも高い電源ライン（図示せず）に接続されている。点Ｐ２１の電位は、ツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２４によって＋１４Ｖに固定されている。点Ｐ２２の電位は、ツェナーダイオードＤ２３，Ｄ２４によって＋５Ｖに固定されている。点２３の電位はツェナーダイオードＤ２３，Ｄ２４および抵抗Ｒ２６Ａ，Ｒ２６Ｂによって＋２．５Ｖに固定されている。点Ｐ２４の電位は０Ｖに固定されている。点Ｐ２５の電位は、ツェナーダイオードＤ２１，Ｄ２２によって−１０Ｖに固定されている。
【０１３２】
つまり、図４に示した本発明の第３の実施形態のゲートドライブ回路は、入力信号源Ｖ１からの信号Ｖｓｉｇ（図９参照）によって発光素子が発光せしめられ、その光が受光素子によって検出されて電気エネルギに変換され、受光素子からの信号が増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂによって増幅され、増幅部としてのトランジスタＱ２１Ａ，Ｑ２１Ｂからの信号に基づいて、出力部としてのＭＯＳＦＥＴＱ３２Ａ，Ｑ３２Ｂによって出力信号が形成され、その出力信号が点Ｐ１”を介してスイッチング素子のゲート端子に供給されるように構成されている。すなわち、第３の実施形態のゲートドライブ回路では、出力部と増幅部とが設けられ、例えば図６、図８などに示したような従来のゲートドライブ回路に比べて増幅段数が増加していないため、増幅段数の増加に伴うコストアップおよびスイッチングスピードの低下を回避することができる。
【０１３３】
詳細には、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時、つまり、入力信号源Ｖ１から高レベル（５Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられ、その光がフォトカプラＰＣの受光素子によって検出され、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れる。その結果、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＱ２１ＢがＯＮになる。
【０１３４】
ＮＰＮトランジスタＱ２１ＢがＯＮになると、そのコレクタ電位が＋１４Ｖよりも低くなり、その結果、Ｐ型ＭＯＳＦＥＴＱ３２Ａのゲート電位がそのソース電位よりも低くなり、Ｐ型ＭＯＳＦＥＴＱ３２ＡがＯＮになる。
【０１３５】
Ｐ型ＭＯＳＦＥＴＱ３２ＡがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、＋１４Ｖ程度になるまで上昇し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも高くなり、スイッチング素子がＯＮされる。つまり、第３の実施形態のゲートドライブ回路では、入力信号源Ｖ１からの信号ＶｓｉｇがＯＮの時に、スイッチング素子がＯＮされる。
【０１３６】
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れると、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも高くなり、ＰＮＰトランジスタＱ２１ＡがＯＦＦになる。ＰＮＰトランジスタＱ２１ＡがＯＦＦになると、Ｎ型ＭＯＳＦＥＴＱ３２Ｂのゲート電位は、そのソース電位と同程度になり、Ｎ型ＭＯＳＦＥＴＱ３２ＢがＯＦＦになる。
【０１３７】
一方、入力信号源Ｖ１からの信号ＶｓｉｇがＯＦＦの時、つまり、入力信号源Ｖ１から低レベル（０Ｖ）の信号が入力される時には、フォトカプラＰＣの発光素子が発光せしめられず、受光素子としてのトランジスタのコレクタ−エミッタ間に電流は流れない。その結果、ＰＮＰトランジスタＱ２１Ａのベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＱ２１ＡがＯＮになる。
【０１３８】
ＰＮＰトランジスタＱ２１ＡがＯＮになると、そのコレクタ電位が−１０Ｖよりも高くなり、その結果、Ｎ型ＭＯＳＦＥＴＱ３２Ｂのゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴＱ３２ＢがＯＮになる。
【０１３９】
Ｎ型ＭＯＳＦＥＴＱ３２ＢがＯＮになると、点Ｐ１”の電位、つまり、スイッチング素子のゲート電位が、−１０Ｖ程度になるまで低下し、そのソース電位（エミッタ電位）（＝０Ｖ）よりも低くなり、スイッチング素子がＯＦＦされる。つまり、第３の実施形態のゲートドライブ回路では、ＶｓｉｇのＯＮ／ＯＦＦに伴ってフォトカプラＰＣの受光素子のコレクタ電位のみが、Ｌｏｗ／Ｈｉｇｈに変動し、それに伴ってトランジスタＱ２１Ａ／Ｑ２１Ｂが動作し、最終的にスイッチング素子がＯＮ／ＯＦＦするように、ゲートドライブ回路内の電位配置が形成されている。
【０１４０】
尚、受光素子としてのトランジスタのコレクタ−エミッタ間に電流が流れないと、ＮＰＮトランジスタＱ２１Ｂのベース電位がそのエミッタ電位よりも低くなり、ＮＰＮトランジスタＱ２１ＢがＯＦＦになる。ＮＰＮトランジスタＱ２１ＢがＯＦＦになると、Ｐ型ＭＯＳＦＥＴＱ３２Ａのゲート電位は、そのソース電位と同程度になり、Ｐ型ＭＯＳＦＥＴＱ３２ＡがＯＦＦになる。
【０１４１】
第３の実施形態のゲートドライブ回路では、図４に示したように、ベース電位拘束型になるように増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。詳細には、フォトカプラＰＣの受光素子のＯＮ／ＯＦＦに伴って、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａの入力側端子であるエミッタ端子の電位が変動し、それらのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ／ＯＦＦが切換えられる。ＮＰＮトランジスタＱ２１ＢがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（Ｐ型ＭＯＳＦＥＴＱ３２Ａ）に信号が送られる。一方、ＰＮＰトランジスタＱ２１ＡがＯＮされると、その出力側端子であるコレクタ端子から、増幅部の後段に配置された出力部（Ｎ型ＭＯＳＦＥＴＱ３２Ｂ）に信号が送られる。
【０１４２】
つまり、第３の実施形態のゲートドライブ回路では、エミッタ端子が入力側端子になり、コレクタ端子が出力側端子になるように、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａが配置されている。そのため、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のように増幅部としてのバイポーラトランジスタがエミッタ接地型（エミッタ電位拘束型）に配置されている場合よりも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１４３】
また、第３の実施形態のゲートドライブ回路では、図４に示したように、増幅部としてＮＰＮトランジスタＱ２１ＢとＰＮＰトランジスタＱ２１Ａとが用いられている。詳細には、ＮＰＮトランジスタＱ２１Ｂのコレクタ端子が抵抗Ｒ２７Ａ，Ｒ２８Ａを介して＋１４Ｖに接続され、ＮＰＮトランジスタＱ２１Ｂのベース端子が＋１４Ｖより１１．５Ｖほど低い＋２．５Ｖに接続されている。そのため、ＮＰＮトランジスタＱ２１ＢのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ、その結果、ＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１４４】
更に、第３の実施形態のゲートドライブ回路では、図４に示したように、ＰＮＰトランジスタＱ２１Ａのベース端子が２．５Ｖに接続され、ＰＮＰトランジスタＱ２１Ａのコレクタ端子が抵抗Ｒ２７Ｂ，Ｒ２８Ｂを介して２．５Ｖより１２．５Ｖほど低い−１０Ｖに接続されている。そのため、ＰＮＰトランジスタＱ２１ＡのＯＦＦ→ＯＮ切換え時に、そのベース−コレクタ間電圧がゼロに近づいてしまうのが抑制され、その結果、帰還容量（ベース−コレクタ間容量）が増大してミラー効果が生じてしまうのが抑制されると考えられる。それゆえ、特開平８−５１７９９号公報の図３に記載されたゲートドライブ回路のようにトランジスタのコレクタ端子とベース端子とが同一電位に接続されている場合よりも、トランジスタのＯＦＦ→ＯＮ切換えを高速で実行することができ，その結果、ＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができると考えられる。
【０１４５】
また、第３の実施形態のゲートドライブ回路では、図４に示したように、増幅部としてのＮＰＮトランジスタＱ２１ＢのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＮＰＮトランジスタＱ２１ＢがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝＋２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒＋５Ｖ）よりも低くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＮＰＮトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＮＰＮトランジスタＱ２１Ｂを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＮＰＮトランジスタＱ２１ＢをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも高くなるのに伴って、そのＮＰＮトランジスタＱ２１Ｂが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。
【０１４６】
更に、第３の実施形態のゲートドライブ回路では、図４に示したように、増幅部としてのＰＮＰトランジスタＱ２１ＡのＯＮ→ＯＦＦ切換え時にそのベース端子とそのエミッタ端子との間に逆バイアス電圧が印加される。つまり、ＰＮＰトランジスタＱ２１ＡがＯＮからＯＦＦに切換えられる時に、そのベース端子に印加される電圧の電位（＝２．５Ｖ）が、そのエミッタ端子に印加される電圧の電位（≒０Ｖ）よりも高くされる。そのため、ベース端子に印加される電圧の電位と、エミッタ端子に印加される電圧の電位とが等しくされる場合よりも高速でＰＮＰトランジスタをＯＮからＯＦＦに切換えることができる。つまり、蓄積時間を短縮することができる。その結果、そのＰＮＰトランジスタＱ２１Ａを含むゲートドライブ回路のＯＮ→ＯＦＦ切換え及び／又はＯＦＦ→ＯＮ切換えを高速で実行することができる。また、ＰＮＰトランジスタＱ２１ＡをＯＦＦにすべき時に、電源電圧変動やノイズなどによって、そのベース端子に印加される電圧の電位が、そのエミッタ端子に印加される電圧の電位よりも低くなるのに伴って、そのＰＮＰトランジスタＱ２１Ａが誤動作でＯＮしてしまうおそれを低減することができる。つまり、同時導通のおそれを低減することができる。
【０１４７】
また、第３の実施形態のゲートドライブ回路では、図４に示したように、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって、ゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ２１と、電位が＋２．５Ｖになる点Ｐ２３と、電位が−１０Ｖになる点Ｐ２５とが形成されている。つまり、＋１４Ｖと、＋２．５Ｖと、−１０Ｖとが、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位を安定して維持することができる。
【０１４８】
更に、第３の実施形態のゲートドライブ回路では、図４に示したように、電位が＋１４Ｖになる点Ｐ２１と出力部としてのＰ型ＭＯＳＦＥＴＱ３２Ａのソース端子とが接続され、＋１４Ｖから＋２．５Ｖの間の電位となる点Ｐ３１とＰ型ＭＯＳＦＥＴＱ３２Ａのゲート端子とが接続されている。そのため、電源Ｖ２に電圧変動があった場合にも、出力部としてのＰ型ＭＯＳＦＥＴＱ３２Ａを安定して駆動することができ、また、Ｐ型ＭＯＳＦＥＴＱ３２Ａを駆動するための電源を別個に設ける必要性を回避することができる。
【０１４９】
また、第３の実施形態のゲートドライブ回路では、図４に示したように、＋２．５Ｖから−１０Ｖの間の電位となる点Ｐ３２と出力部としてのＮ型ＭＯＳＦＥＴＱ３２Ｂのゲート端子とが接続され、電位が−１０Ｖになる点Ｐ２５とＮ型ＭＯＳＦＥＴＱ３２Ｂのソース端子とが接続されている。そのため、電源Ｖ２に電圧変動があった場合にも、出力部としてのＮ型ＭＯＳＦＥＴＱ３２Ｂを安定して駆動することができ、また、Ｎ型ＭＯＳＦＥＴＱ３２Ｂを駆動するための電源を別個に設ける必要性を回避することができる。
【０１５０】
更に、第３の実施形態のゲートドライブ回路では、図４に示したように、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによってゲートドライブ回路中に、電位が＋１４Ｖになる点Ｐ２１と、電位が＋２．５Ｖになる点Ｐ２３と、電位が−１０Ｖになる点Ｐ２５とが形成されている。つまり、＋１４Ｖと、０Ｖと、−１０Ｖとが、ツェナーダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４と抵抗Ｒ２４，Ｒ２６Ａ，Ｒ２６Ｂとによって固定されている。そのため、電源Ｖ２に電圧変動があった場合にも、それらの電位（＋１４Ｖ，＋２．５Ｖ，−１０Ｖ）を安定して維持することができる。その結果、電源Ｖ２に電圧変動があった場合にも、増幅部としてのＮＰＮトランジスタＱ２１ＢおよびＰＮＰトランジスタＱ２１Ａを安定して駆動することができる。換言すれば、第３の実施形態のゲートドライブ回路では、増幅部および出力部において定電流駆動が行われるため、電源Ｖ２に電圧変動があった場合にも安定した出力を得ることができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の第１の実施形態のゲートドライブ回路を示した図である。
【図２】本発明の第２の実施形態のゲートドライブ回路を示した図である。
【図３】図２に示した第２の実施形態のゲートドライブ回路の動作波形を示した図である。
【図４】本発明の第３の実施形態のゲートドライブ回路を示した図である。
【図５】特開平８−３３３１５号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）を示した図である。
【図６】特開２００３−６１３３７号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）を示した図である。
【図７】特開平８−１６３８６１号公報に記載された従来のゲートドライブ回路（ゲート駆動回路）のブロック図である。
【図８】図７のブロック図を具体化した回路図である。
【図９】本発明の比較例のゲートドライブ回路を示した図である。
【図１０】図９に示した比較例のゲートドライブ回路の動作波形を示した図である。
【図１１】図１０に示したＶｏｕｔおよびＶｓｉｇを模式的に示した図である。
【図１２】一般的なバイポーラトランジスタのベース−コレクタ間電圧と帰還容量（ベース−コレクタ間容量）Ｃｒｅとの関係を示した図である。
【符号の説明】
【０１５２】
Ｖ１                  入力信号源
ＰＣ                  フォトカプラ
Ｑ１１Ａ，Ｑ１１Ｂ    トランジスタ
Ｑ１２Ａ，Ｑ１２Ｂ    トランジスタ
Ｑ１３Ａ，Ｑ１３Ｂ    トランジスタ
【図１】
2006174560.tif 000003
【図２】
2006174560.tif 000004
【図３】
2006174560.tif 000005
【図４】
2006174560.tif 000006
【図５】
2006174560.tif 000007
【図６】
2006174560.tif 000008
【図７】
2006174560.tif 000009
【図８】
2006174560.tif 000010
【図９】
2006174560.tif 000011
【図１０】
2006174560.tif 000012
【図１１】
2006174560.tif 000013
【図１２】
2006174560.tif 000014