(57)【要約】  【課題】内部信号を実際の波形状態に近い状態で観測することができ、しかも、試験環境や試験装置の違いによる信号波形の品質の違いをも把握することができる半導体装置を提供する。  【解決手段】半導体装置は、内部信号を半導体装置の外部へ出力して観測するためのテスト回路を備えている。テスト回路は、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、通常動作モードの時に所定値を出力し、テスト動作モードの時に内部信号を出力する出力切替回路と、第２のテスト入力ピンを介して入力される第２の制御信号に応じて出力切替回路の出力信号を保持してテスト出力ピンから出力するメモリ回路とを備えている。【選択図】図１
2006234616.tif 000002
【特許請求の範囲】
【請求項１】
内部信号を該半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置であって、
前記テスト回路は、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、前記通常動作モードの時に所定値に初期化され、前記テスト動作モードの時に第２のテスト入力ピンを介して入力される第２の制御信号に応じて前記内部信号を保持してテスト出力ピンから出力するメモリ回路を備えることを特徴とする半導体装置。
【請求項２】
前記メモリ回路は、そのしきい値電圧が各々異なり、前記内部信号のＤＣレベルに応じて動作する複数のしきい値判別回路と、前記通常動作モードの時に所定値を出力し、前記テスト動作モードの時に前記複数のしきい値判別回路の出力信号のいずれか１つを選択的に出力する出力切替回路とを備えるダイナミック型ラッチであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
内部信号を該半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置であって、
前記テスト回路は、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、前記通常動作モードの時に所定値を出力し、前記テスト動作モードの時に前記内部信号を出力する出力切替回路と、第２のテスト入力ピンを介して入力される第２の制御信号に応じて前記出力切替回路の出力信号を保持してテスト出力ピンから出力するメモリ回路とを備えることを特徴とする半導体装置。
【請求項４】
内部信号を該半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置であって、
前記テスト回路は、そのしきい値電圧が各々異なり、前記内部信号のＤＣレベルに応じて動作する複数のしきい値判別回路と、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、前記通常動作モードの時に所定値を出力し、前記テスト動作モードの時に前記複数のしきい値判別回路の出力信号のいずれか１つを選択的に出力する出力切替回路と、第２のテスト入力ピンを介して入力される第２の制御信号に応じて前記出力切替回路の出力信号を保持してテスト出力ピンから出力するメモリ回路とを備えることを特徴とする半導体装置。
【請求項５】
前記第２のテスト入力ピンは、前記内部信号を前記メモリ回路に保持するタイミングを制御する第３の制御信号を入力する第３のテスト入力ピンと、前記メモリ回路に保持された信号を前記テスト出力ピンから出力するタイミングを制御する第４の制御信号を入力する第４のテスト入力ピンとを含むことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１のテスト入力ピンは、該第１のテスト入力ピンがオープン状態である時に、前記通常動作モードが指定される状態に前記第１の制御信号を初期化する第１の初期化手段を備え、前記第２のテスト入力ピンは、該第２のテスト入力ピンがオープン状態である時に、前記テスト回路を構成する各素子の入力信号が確定する状態に前記第２の制御信号を初期化する第２の初期化手段を備えることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部信号を半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置のテストとして、ウェハ状態で半導体チップのパッド電極における信号を観測するテスト（ウェハプローブ試験）や、半導体チップをパッケージングした状態で、その外部ピンにおける信号を観測するテスト（パッケージテスト）などが行われている。
【０００３】
ウェハプローブ試験の時は、観測対象のウェハがプローバ内に配置される。このため、パッケージテスト時のように、外部ピンにおける波形タイミング、その歪み具合、ＤＣレベルなどの情報を収集することが非常に困難である。したがって、信号波形のタイミングや品質（歪み具合、ＤＣレベル等）を実際に観測するためには、観測可能な治具を使用するか、観測するための改造が必要となる場合がほとんどである。
【０００４】
出荷試験開発時には、信号の状態を観測することでデバッグのための重要な手がかりを得ることができる。これを実現するためには、治具の構造を工夫して信号のアナログ波形の観測を行うことが最も有効な手法である。これにより、例えばクロック信号がノイズの影響で揺れている、ＤＣ的なリークがあって電圧レベルが低下している、容量が予想以上について遅延が大きい等の情報を得ることができる。
【０００５】
しかし、半導体チップのパッド電極にプローブを接触させることや、パッケージの外部ピンに配線を接続することで波形状態が変化するため、実際の波形状態を把握することが難しい場合がある。
【０００６】
また、半導体チップのパッド電極やパッケージの外部ピンに接続されていない内部信号を半導体装置の外部から観測することは不可能である。また、試験を実施する環境や試験装置による信号波形の品質の違いを把握することも非常に困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、前記従来技術に基づく問題点を解消し、内部信号を実際の波形状態に近い状態で観測することができ、しかも、試験環境や試験装置の違いによる信号波形の品質の違いをも把握することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、内部信号を該半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置であって、
前記テスト回路は、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、前記通常動作モードの時に所定値に初期化され、前記テスト動作モードの時に第２のテスト入力ピンを介して入力される第２の制御信号に応じて前記内部信号を保持してテスト出力ピンから出力するメモリ回路を備えることを特徴とする半導体装置を提供するものである。
【０００９】
ここで、前記メモリ回路は、そのしきい値電圧が各々異なり、前記内部信号のＤＣレベルに応じて動作する複数のしきい値判別回路と、前記通常動作モードの時に所定値を出力し、前記テスト動作モードの時に前記複数のしきい値判別回路の出力信号のいずれか１つを選択的に出力する出力切替回路とを備えるダイナミック型ラッチであることが好ましい。
【００１０】
また、本発明は、内部信号を該半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置であって、
前記テスト回路は、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、前記通常動作モードの時に所定値を出力し、前記テスト動作モードの時に前記内部信号を出力する出力切替回路と、第２のテスト入力ピンを介して入力される第２の制御信号に応じて前記出力切替回路の出力信号を保持してテスト出力ピンから出力するメモリ回路とを備えることを特徴とする半導体装置を提供する。
【００１１】
また、本発明は、内部信号を該半導体装置の外部へ出力して観測するためのテスト回路を備える半導体装置であって、
前記テスト回路は、そのしきい値電圧が各々異なり、前記内部信号のＤＣレベルに応じて動作する複数のしきい値判別回路と、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、前記通常動作モードの時に所定値を出力し、前記テスト動作モードの時に前記複数のしきい値判別回路の出力信号のいずれか１つを選択的に出力する出力切替回路と、第２のテスト入力ピンを介して入力される第２の制御信号に応じて前記出力切替回路の出力信号を保持してテスト出力ピンから出力するメモリ回路とを備えることを特徴とする半導体装置を提供する。
【００１２】
ここで、前記第２のテスト入力ピンは、前記内部信号を前記メモリ回路に保持するタイミングを制御する第３の制御信号を入力する第３のテスト入力ピンと、前記メモリ回路に保持された信号を前記テスト出力ピンから出力するタイミングを制御する第４の制御信号を入力する第４のテスト入力ピンとを含むことが好ましい。
【００１３】
また、前記第１のテスト入力ピンは、該第１のテスト入力ピンがオープン状態である時に、前記通常動作モードが指定される状態に前記第１の制御信号を初期化する第１の初期化手段を備え、前記第２のテスト入力ピンは、該第２のテスト入力ピンがオープン状態である時に、前記テスト回路を構成する各素子の入力信号が確定する状態に前記第２の制御信号を初期化する第２の初期化手段を備えることが好ましい。
【発明の効果】
【００１４】
本発明によれば、テスト動作モードの時に、第２の制御信号に応じて、内部信号を所定のタイミングで非同期にメモリ回路に保持して、その論理値を所定のタイミングで非同期に半導体装置の外部へ出力することができる。また、第２の制御信号を変化させる間隔を短くすることによって、より詳細な解析を行うことができ、内部信号が変化する概略のタイミングを推測することが可能である。
【００１５】
また、しきい値判別回路を備えることによって、内部信号の概略のＤＣレベルを判別することができる。また、内部信号をメモリ回路に保持するタイミングと、メモリ回路に保持された信号をテスト出力ピンから出力するタイミングとを別々のテスト入力ピンで制御することによって、内部信号の論理値ではなく、そのアナログ波形を直接テスト出力ピンから出力することも可能である。
【００１６】
また、第１および第２のテスト入力ピンに初期化手段を設けることによって、半導体装置の実使用の時には、これらのテスト入力ピンをオープン状態として使用することができる。この場合、第１および第２の制御信号は所定値に設定され、テスト回路を構成する各素子の入力信号が所定値に確定され、フローティングとはならないため、半導体装置本来の動作には何ら影響を与えない。
【発明を実施するための最良の形態】
【００１７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００１８】
図１は、本発明の半導体装置の構成を表す一実施形態の概略図である。同図に示す半導体装置１０は、半導体チップ内部の概略を表したもので、大別して、内部回路１２と、テスト回路１４とによって構成されている。
【００１９】
内部回路１２は、半導体装置１０によって提供される本来の機能を実現する回路を概念的に表したものである。図１では、１つの入力ピン３２だけしか示していないが、実際には、半導体装置１０の外部から所定数の入力ピンを介して所定数の信号が内部回路１２に入力される。内部回路１２は、入力ピンを介して入力される信号に応じて動作し、その出力信号が所定数の出力ピンを介して半導体装置１０の外部へ出力される。
【００２０】
テスト回路１４は、内部回路１２で使用される内部信号Ｐを所定のタイミングで非同期に保持し、保持した信号を所定のタイミングで非同期に半導体装置１０の外部へ出力する機能を有するもので、マルチプレクサ１６、１７と、ラッチ１８とによって構成されている。
【００２１】
マルチプレクサ１６のデータ入力端子１には内部信号Ｐが入力され、データ入力端子０はグランドに接続されている。また、マルチプレクサ１７のデータ入力端子１には後述するラッチ１８で保持された信号が入力され、データ入力端子０にはグランドもしくは内部回路１２からの出力信号等が接続されている。それぞれの選択制御入力端子には、半導体装置１０の外部からテストモードピン３４を介して動作モード制御信号ＴＭが入力されている。
【００２２】
マルチプレクサ１６、１７は、動作モード制御信号ＴＭに応じて通常動作モードとテスト動作モードとが切り替えられる。本実施形態の場合、動作モード制御信号ＴＭは、通常動作モードの時にローレベル、テスト動作モードの時にハイレベルとされる。マルチプレクサ１６からは、通常動作モードの時にローレベルが出力され、テスト動作モードの時に内部信号Ｐが出力される。同様に、マルチプレクサ１７からは、通常動作モードの時にローレベル又は内部回路１２からの出力信号等が出力され、テスト動作モードの時にラッチ１８で保持された信号が出力される。
【００２３】
ラッチ１８は、インバータ２０，２２，２４と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６，２８，３０とによって構成されている。マルチプレクサ１６の出力信号がＮＭＯＳ２６を介してインバータ２０に入力され、インバータ２０の出力信号が、ＮＭＯＳ２８、マルチプレクサ１７を介してモニタピン３８に接続されている。また、インバータ２０の出力信号はインバータ２２に入力され、インバータ２２の出力信号がＮＭＯＳ３０を介してインバータ２０に入力されている。また、ラッチタイミング制御信号ＬＴが半導体装置１０の外部からコントロールピン３６を介してインバータ２４およびＮＭＯＳ２８，３０のゲートに入力され、インバータ２４の出力信号がＮＭＯＳ２６のゲートに入力されている。
【００２４】
ラッチ１８には、ラッチタイミング制御信号ＬＴに応じてマルチプレクサ１６の出力信号が保持される。本実施形態の場合、ラッチタイミング制御信号ＬＴがローレベルになるとＮＭＯＳ２６がオン、ＮＭＯＳ２８，３０がオフとなり、マルチプレクサ１６の出力信号がインバータ２０に入力される。そして、ラッチタイミング制御信号ＬＴがハイレベルになるとＮＭＯＳ２６がオフ、ＮＭＯＳ２８，３０がオンとなり、ラッチタイミング制御信号ＬＴの立ち上がりのタイミングにおけるマルチプレクサ１６の出力信号がラッチ１８に保持されるとともに、マルチプレクサ１７、モニタピン３８を介して半導体装置１０の外部へ出力される。
【００２５】
テストモードピン３４、コントロールピン３６は、テスト専用の外部ピンであり、半導体装置１０のパッケージの外部ピンのうちの未使用ピンであるＮＣ（ノンコネクト）ピンが用いられている。
【００２６】
テストモードピン３４およびコントロールピン３６は入力ピンであり、これらの入力ピンから入力される動作モード制御信号ＴＭおよびラッチタイミング制御信号ＬＴは、各々対応するパッド電極８０および入力バッファ８２を介してテスト回路１４に入力される。また、モニタピン３８は出力ピンであり、テスト回路１４の出力信号は、対応する出力バッファ８４およびパッド電極８６を介してモニタピン３８から半導体装置１０の外部へ出力される。
【００２７】
次に、半導体装置１０の動作を説明する。
【００２８】
図１に示す半導体装置１０では、前述の通り、動作モード制御信号ＴＭがローレベルの時は通常動作モードとなり、ハイレベルの時はテスト動作モードとなる。
【００２９】
通常動作モードの時、マルチプレクサ１６からはローレベル（グランドレベル）が出力される。この場合、ラッチタイミング制御信号ＬＴもローレベルとされ、ラッチ１８のＮＭＯＳ２６がオン、ＮＭＯＳ２８，３０がオフとなる。従って、インバータ２０の出力信号はハイレベル、インバータ２２の出力信号はローレベルとなってラッチ１８にはローレベルが保持され、ラッチ１８に保持された信号はモニタピン３８から出力されない。また、マルチプレクサ１７からは、ローレベル又は内部回路１２からの出力信号等が、モニタピン３８を介して半導体装置１０の外部へ出力される。
【００３０】
通常動作モードは、基本的に半導体装置１０の実使用の時の動作モードである。例えば、ウェハプローブ試験の時にテスト回路１４を使用してテストを行い、半導体チップをパッケージングする時には、テストモードピン３４およびコントロールピン３６をパッケージの外部ピンに接続しない場合もあるし、これらをパッケージの外部ピンに接続してパッケージテストを行うが、半導体装置１０の実使用の時には、これらの外部ピンをオープン状態で使用する場合もある。
【００３１】
このため、入力ピンであるテストモードピン３４およびコントロールピン３６の入力バッファ８２の入力端子とグランドとの間にはプルダウン抵抗８８が設けられている。半導体装置１０の実使用の時には、これらの入力ピンがオープン状態であっても、動作モード制御信号ＴＭおよびラッチタイミング制御信号ＬＴはプルダウン抵抗８８によってローレベルに設定される。従って、テスト回路１４を構成する各素子の入力信号が固定され、フローティングとはならないので、半導体装置１０本来の動作には影響は生じない。
【００３２】
一方、テスト動作モードの時、マルチプレクサ１６からは内部信号Ｐが出力される。この場合、ラッチタイミング制御信号ＬＴをローレベルからハイレベルに立ち上げると、ラッチ１８には、ラッチタイミング制御信号ＬＴの立ち上がりのタイミングにおけるマルチプレクサ１６の出力信号が保持されるととに、マルチプレクサ１７、モニタピン３８を介して半導体装置１０の外部へ出力される。
【００３３】
すなわち、ラッチタイミング制御信号ＬＴを立ち上げる毎に、そのタイミングにおける内部信号Ｐの論理値を半導体装置１０の外部へ出力することができる。また、図２のタイミングチャートに示すように、ラッチタイミング制御信号ＬＴの立ち上がりタイミングＡ，Ｂの間隔を短くすることによって、より詳細な解析を行うことができ、内部信号Ｐが変化する概略タイミングを解析することが可能となる。
【００３４】
図２のタイミングチャートにおいて、縦軸は各信号の電圧レベル、横軸は時間の経過を表す。また、Ｘで示す部分は、モニタピン３８から出力される信号が１または０のいずれかの状態であることを表す。
【００３５】
ラッチタイミング制御信号ＬＴをタイミングＡで立ち上げると、そのタイミングにおける内部信号Ｐのローレベルがラッチ１８に保持され、モニタピン３８から出力される。すなわち、タイミングＡでは内部信号Ｐがローレベルであったことが分かる。また、ラッチタイミング制御信号ＬＴをタイミングＢで立ち上げると、そのタイミングにおける内部信号Ｐのハイレベルがラッチ１８に保持され、モニタピン３８から出力される。すなわち、タイミングＢでは内部信号がハイレベルであり、タイミングＡからタイミングＢの間で内部信号Ｐが立ち上がったということが分かる。
【００３６】
上記のようにして、半導体装置１０では、テストパターンの特定条件、特定アドレスにおける内部信号Ｐの論理値を所定のタイミングで非同期にラッチ１８に保持し、半導体装置１０の外部へ所定のタイミングで非同期に取り出すことができる。従って、ラッチタイミング制御信号ＬＴを時間軸に沿って適宜変化させた時の出力信号を、半導体テスト装置のロジックコンパレータ機能を用いて観測すれば、内部信号Ｐの波形状態を確認することができる。
【００３７】
また、半導体装置１０内にテスト回路１４を設計段階で作り込む時に、内部信号Ｐとマルチプレクサ１６との間の配線長が極力短くなるように設計することによって、内部信号Ｐに寄生容量がつくのを極力抑えることができる。その結果、内部信号Ｐの本来の動作への影響を最小限に抑えるとともに、内部信号Ｐ本来の波形状態を正確に解析することが可能となる。
【００３８】
なお、マルチプレクサ１６は、本発明における出力切替回路の一例となるもので、通常動作モードの時に所定値を出力し、テスト動作モードの時に内部信号Ｐを出力できるものであればマルチプレクサには限定されない。例えば、図３に示すＡＮＤゲート４０を使用しても、図１に示すマルチプレクサ１６と同等の機能を実現することができる。また、所定値もローレベルに限定されず、ハイレベルであってもよい。
【００３９】
また、マルチプレクサ１６を使用せず、出力切替回路の機能をラッチ１８に含めることも可能である。例えば、図４に示すように、内部信号Ｐをラッチ１４に直接入力し、図１に示すラッチ１８のインバータ２０の代わりにＮＡＮＤゲート４２を使用し、ＮＡＮＤゲート４２の一方の入力端子に動作モード制御信号ＴＭを入力することによって、マルチプレクサ１６と同等の機能を含むラッチを構成することも可能である。
【００４０】
すなわち、図４に示すテスト回路の場合も、動作モード制御信号ＴＭがローレベルの時は通常動作モードとなる。この場合、ＮＡＮＤゲート４２の出力信号はハイレベルとなって、図１に示すテスト回路１４と同等の機能を実現できる。また、動作モード制御信号ＴＭがハイレベルの時はテスト動作モードとなる。この場合の動作も、図１に示すテスト回路１４と同等である。
【００４１】
また、内部信号Ｐは、テスト動作モードの時に、観測対象となる信号を代表的に表したもので、内部回路１２で使用されるどの内部信号であってもよい。また、観測対象となる内部信号も１つに制限されず、複数の内部信号をマルチプレクサ１６に入力し、複数のテストモードピンを介して入力される複数ビットの動作モード制御信号ＴＭに応じて、そのうちの１つを選択的に出力する構成としてもよいし、複数のテスト回路１４を備える構成としてもよい。
【００４２】
また、図１に示すテスト回路１４において、ラッチ１８にマルチプレクサ１６の出力信号を保持するタイミングを制御する制御信号を入力するコントロールピンと、ラッチ１８に保持された信号をモニタピン３８から出力するタイミングを制御する制御信号を入力するコントロールピンとからなる２つのコントロールピンを使用してもよい。この場合、インバータ２４は不要である。
【００４３】
これにより、マルチプレクサ１６の出力信号をラッチ１８に保持するタイミングと、ラッチ１８に保持された信号をモニタピン３８から出力するタイミングを各々非同期に制御することができる。また、ＮＭＯＳ２６，２８，３０を全てオンとすることによって、マルチプレクサ１６の出力信号、すなわち内部信号Ｐの論理値ではなく、そのアナログ波形を直接モニタピン３８からリアルタイムに出力することも可能となる。
【００４４】
また、内部信号Ｐを保持する手段もラッチ１８に限定されず、内部信号Ｐを所定のタイミングで非同期に保持し、所定のタイミングで非同期に出力することができる各種形態のメモリ回路が利用可能である。
【００４５】
また、テストモードピン３４およびコントロールピン３６に設けられているプルダウン抵抗は、本発明の初期化手段の一例であって、初期化手段は抵抗素子に限定されるわけではない。初期化手段は、これらのテスト入力ピンがオープン状態である時に、通常動作モードが設定される状態に動作モード制御信号ＴＭを初期化し、テスト回路１４を構成する各素子の入力信号が確定する状態にラッチタイミング制御信号ＬＴを初期化するものであればよい。
【００４６】
また、テストモードピン３４、コントロールピン３６およびモニタピン３８は、ＮＣピンを使用することに限定されず、内部回路１２が使用する外部ピンに割り当てることも可能である。例えば、試験時に特定のテストパターンでは使用しない外部ピンがある場合には、テストモードピン３４、コントロールピン３６およびモニタピン３８をこれらの外部ピンに割り当てることによって、ＮＣピンがない半導体装置にも適用可能である。
【００４７】
また、図１に示すテスト回路１４のマルチプレクサ１６の代わりに、図５に示すＤＣレベル判別回路４４を使用し、かつ３ビットの動作モード制御信号ＴＭ［２：０］で制御することによって、内部信号Ｐの概略のＤＣレベルを判別することも可能である。図５に示すＤＣレベル判別回路４４は、しきい値電圧の異なる３つのインバータ４６，４８，５０と、インバータ７６と、マルチプレクサ７８とによって構成されている。
【００４８】
ここで、インバータ４６は、電源とその出力信号との間に直列に接続された３つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５２，５４，５６と、その出力信号とグランドとの間に接続されたＮＭＯＳ５８とを備えている。また、インバータ４８は、電源とその出力信号との間に直列に接続された２つのＰＭＯＳ６０，６２と、その出力信号とグランドとの間に直列に接続された２つのＮＭＯＳ６４，６６とを備えている。インバータ５０は、電源とその出力信号との間に接続されたＰＭＯＳ６８と、その出力信号とグランドとの間に直列に接続された３つのＮＭＯＳ７０，７２，７４とを備えている。
【００４９】
インバータ４６のＰＭＯＳ５６およびＮＭＯＳ５８のゲート、インバータ４８のＰＭＯＳ６２およびＮＭＯＳ６４のゲート、インバータ５０のＰＭＯＳ６８およびＮＭＯＳ７０のゲートには内部信号Ｐが入力されている。また、インバータ４６のＰＭＯＳ５２，５４のゲート、インバータ４８のＰＭＯＳ６０のゲートにはインバータ７６の出力信号が入力され、インバータ４８のＮＭＯＳ６６のゲート、インバータ５０のＮＭＯＳ７２，７４のゲート、インバータ７６には動作モード制御信号ＴＭ［０］が入力されている。
【００５０】
ここで、インバータ４６は、インバータ４８よりもＰＭＯＳの段数が多く、ＮＭＯＳの段数が少ないため、そのしきい値電圧はインバータ４８よりも高い。また、インバータ５０は、インバータ４８よりもＮＭＯＳの段数が多く、ＰＭＯＳの段数が少ないため、そのしきい値電圧はインバータ４８よりも低い。ここでは、インバータ４６，４８，５０のしきい値電圧をそれぞれ概念的に、高、中、低と表現する。
【００５１】
３つのインバータ４６，４８，５０の出力信号は、それぞれマルチプレクサ７８の入力端子３，２，１に入力されている。マルチプレクサ７８の入力端子０はグランドに接続され、その選択制御入力端子には、動作モード制御信号ＴＭ［２：１］が入力されている。本実施形態では、動作モード制御信号ＴＭ［２：１］＝１，１の時にマルチプレクサ７８からインバータ４６の出力信号が出力され、ＴＭ［２：１］＝１，０の時にインバータ４８の出力信号、ＴＭ［２：１］＝０，１の時にインバータ５０の出力信号、ＴＭ［２：１］＝０，０の時にローレベル（グランドレベル）がそれぞれマルチプレクサ７８から出力される。
【００５２】
図５に示すＤＣレベル判別回路４４では、通常動作モードの時に動作モード制御信号ＴＭ［２：０］＝０，０，０とされる。この場合、インバータ４６のＰＭＯＳ５２，５４、インバータ４８のＰＭＯＳ６０、ＮＭＯＳ６６、インバータ５０のＮＭＯＳ７２，７４がオフとなり、全てのインバータ４６，４８，５０は、その動作が停止される。また、マルチプレクサ７８からはローレベルが出力される。
【００５３】
一方、テスト動作モードの時には、動作モード制御信号ＴＭ［０］＝１とされ、ＴＭ［２：１］は、＝１，１、＝１，０もしくは＝０，１のうちのいずれかに設定される。マルチプレクサ７８からは、ＴＭ［２：１］＝１，１の場合にインバータ４６の出力信号が出力され、＝１，０の場合にインバータ４８の出力信号が出力され、＝０，１の場合にインバータ５０の出力信号が出力される。
【００５４】
ここで、図６（ａ）に示すように、内部信号ＰのＤＣレベルが、インバータ４６のしきい値電圧（高）よりも高い場合、内部信号Ｐは、インバータ４６，４８，５０の全てで反転出力される。従って、動作モード制御信号ＴＭ［２：１］＝１，１の場合、＝１，０の場合、および＝０，１の場合の全てにおいて、マルチプレクサ７８からは内部信号Ｐの反転信号が出力される。この場合、内部信号ＰのＤＣレベルは、インバータ４６のしきい値電圧よりも高いと判別できる。
【００５５】
また、図６（ｂ）に示すように、内部信号ＰのＤＣレベルが、インバータ４６のしきい値電圧（高）〜インバータ４８のしきい値電圧（中）の範囲である場合、内部信号Ｐは、インバータ４８，５０でのみ反転出力され、インバータ４６からは反転出力されない。従って、マルチプレクサ７８からは、動作モード制御信号ＴＭ［２：１］＝１，０の場合、および＝０，１の場合にのみ内部信号Ｐの反転信号が出力される。この場合、内部信号ＰのＤＣレベルは、インバータ４６のしきい値電圧〜インバータ４８のしきい値電圧の範囲であると判別できる。
【００５６】
また、図６（ｃ）に示すように、内部信号ＰのＤＣレベルが、インバータ４８のしきい値電圧（中）〜インバータ５０のしきい値電圧（低）の範囲である場合、内部信号Ｐは、インバータ５０でのみ反転され、インバータ４６，４８からは反転出力されない。従って、マルチプレクサ７８からは、動作モード制御信号ＴＭ［２：１］＝０，１の場合にのみ内部信号Ｐの反転信号が出力される。この場合、内部信号ＰのＤＣレベルは、インバータ４８のしきい値電圧〜インバータ５０のしきい値電圧の範囲であると判別できる。
【００５７】
また、図６（ｄ）に示すように、内部信号ＰのＤＣレベルが、インバータ５０のしきい値電圧（低）よりも低い場合、内部信号Ｐは、インバータ４６，４８，５０の全てで反転出力されない。従って、動作モード制御信号ＴＭ［２：１］＝１，１の場合、＝１，０の場合、および＝０，１の場合の全てにおいて、マルチプレクサ７８からは内部信号Ｐの反転信号が出力されない。この場合、内部信号ＰのＤＣレベルは、インバータ５０のしきい値電圧よりも低いと判別できる。
【００５８】
以上のように、図５に示すＤＣレベル判別回路４４を使用して、マルチプレクサ７８の出力信号をモニタピン３８から半導体装置の外部へ出力して観測することによって、内部信号ＰのＤＣレベルの概略を判別することができる。
【００５９】
本発明の半導体装置は、簡単な構成のテスト回路を追加するだけなので、回路規模を増大させることがない。また、内部信号Ｐを半導体装置の外部で観測できるので、出荷試験のデバッグを容易化することができ、試験環境や試験装置間の違いを波形状態として確認することもできる。従って、その観測情報に基づいて適正にチューニングを行うことで、試験時のトラブルを抑制する効果も得られる。
【００６０】
なお、インバータ４６，４８，５０は、本発明のしきい値判別回路の一例となるもので、その個数は、２つ以上であればよい。インバータの個数を適宜増やすことによって、内部信号ＰのＤＣレベルをより詳細に判別することができる。また、しきい値判別回路は図示例の構造のインバータに限定されず、そのしきい値電圧が各々異なり、内部信号ＰのＤＣレベルに応じて動作する各種構成の回路を用いることができる。
【００６１】
また、図１に示すラッチ１８のインバータ２０の代わりに、図５に示すＤＣレベル判別回路４４を使用することも可能である。この場合、内部信号Ｐを直接ラッチ１８に入力すればよく、マルチプレクサ１６、インバータ２２およびＮＭＯＳ３０は不要である。すなわち、この場合、ラッチ１８は、インバータ２４と、ＮＭＯＳ２６，２８と、ＤＣレベル判別回路４４とによって構成されるダイナミック型ラッチとなる。
【００６２】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体装置の構成を表す一実施形態の概略図である。
【図２】図１に示す半導体装置の動作を表すタイミングチャートである。
【図３】本発明の半導体装置の別の構成を表す部分概略図である。
【図４】本発明の半導体装置の別の構成を表す部分概略図である。
【図５】本発明の半導体装置で用いられるＤＣレベル判別回路の構成を表す概略図である。
【図６】（ａ）、（ｂ）、（ｃ）および（ｄ）は、ＤＣレベルが異なる４種類の内部信号の波形を表す概略図である。
【符号の説明】
【００６４】
１０  半導体装置
１２  内部回路
１４  テスト回路
１６，１７，７８  マルチプレクサ
１８  ラッチ
２０，２２，２４，４６，４８，５０，７６  インバータ
２６，２８，３０，５８，６４，６６，７０，７２，７４  Ｎ型ＭＯＳトランジスタ
３２  入力ピン
３４  テストモードピン
３６  コントロールピン
３８  モニタピン
４０  ＡＮＤゲート
４２  ＮＡＮＤゲート
４４  ＤＣレベル判別回路
５２，５４，５６，６０，６２，６８  Ｐ型ＭＯＳトランジスタ
８０，８６  パッド電極
８２  入力バッファ
８４  出力バッファ
８８  プルダウン抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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