(57)【要約】【課題】  ラインヘッドにおける基板サイズをより小型化する。【解決手段】  所定形状の基板上に一次元配列状に配置された複数の発光素子を外部から供給されたデータ信号及び制御信号に基づいて順次発光させるラインヘッドであって、前後２つの大ブロックに２分され、かつ当該各大ブロック内において複数の小ブロックに区分された発光素子と、基板上に大ブロックに対応して設けられ、制御信号に基づいて各小ブロックの何れかを選択する選択信号を生成する小ブロック選択回路と、基板上に発光素子に対応して設けられ、選択信号に基づいて発光素子にデータ信号を印加する複数の駆動回路と、基板上において選択信号を駆動回路に各々供給する複数の選択信号配線と、基板上において発光素子の配列方向に直行する方向における略同一位置に各大ブロックに対応して設けられ、データ信号を各小ブロック内の対応する駆動回路に各々供給する複数のデータ信号配線とを具備する。【選択図】      図１
2006103219.tif 000002
【特許請求の範囲】
【請求項１】
所定形状の基板上に一次元配列状に配置された複数の発光素子を外部から供給されたデータ信号及び制御信号に基づいて順次発光させるラインヘッドであって、
複数の大ブロックに分割され、かつ当該各大ブロック内において複数の小ブロックに区分された前記発光素子と、
前記基板上に大ブロックに対応して設けられ、制御信号に基づいて各小ブロックの何れかを選択する選択信号を生成する小ブロック選択回路と、
前記基板上に前記発光素子に対応して設けられ、前記選択信号に基づいて前記発光素子にデータ信号を印加する複数の駆動回路と、
前記基板上において前記選択信号を駆動回路に各々供給する複数の選択信号配線と、
前記基板上において各大ブロックに対応して設けられ、データ信号を各小ブロック内の対応する駆動回路に各々供給する複数のデータ信号配線と、
を具備することを特徴とするラインヘッド。
【請求項２】
各大ブロックに対応するデータ信号を外部から入力するための外部接続端子を基板において発光素子の配列方向の少なくとも両端に設けることを特徴とする請求項１記載のラインヘッド。
【請求項３】
各小ブロック選択回路を相互接続することにより単一の制御信号に基づいて各大ブロックの選択信号を生成することを特徴とする請求項１または２記載のラインヘッド。
【請求項４】
小ブロック選択回路は、シフトレジスタであることを特徴とする請求項１〜３いずれかに記載のラインヘッド。
【請求項５】
発光素子は、有機ＥＬ発光素子であることを特徴とする請求項１〜４いずれかに記載のラインヘッド。
【請求項６】
感光体と、
該感光体を一様に帯電させる帯電手段と、
請求項１〜７いずれかに記載のラインヘッドを備え、前記感光体を露光することにより形成対象画像の静電潜像を前記感光体上に形成する露光手段と、
前記感光体上の静電潜像をトナー像として現像する現像手段と、
前記感光体上のトナー像を転写材に転写させる転写手段と、
前記転写材上のトナー像を定着させる定着手段と
を具備することを特徴とする画像形成装置。
【請求項７】
カラー画像を形成することを特徴とする請求項６記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラインヘッド及び画像形成装置に関する。
【背景技術】
【０００２】
複写機やプリンタ等、電子写真方式の画像形成装置に組み込まれ、感光体の表面に静電潜像を形成（露光）する装置としてラインヘッドがある。このラインヘッドは、多数の発光素子を基板上に一次元状に配列させ、基板上にパターニングされた配線を介して各発光素子を駆動するものである。このようなラインヘッドの発光素子としては、発光ダイオード（ＬＥＤ）や有機ＥＬ素子等が用いられる。
【０００３】
上記発光素子の駆動方式としては、アノード電極とカソード電極の電位を直接コントロールすることによって各発光素子への通電を制御する方式（パッシブ駆動方式）と、発光素子毎に設けられたスイッチング素子の動作を制御することにより各発光素子への通電を制御する方式（アクティブ駆動方式）とがある。例えば特開平１１−２７４５６９号公報には、アクティブ駆動方式に基づいてスイッチング素子であるトランジスタを用いて発光素子であるＬＥＤ素子を駆動する発光素子アレイ（上記ラインヘッドに相当するもの。）が開示されている。この発光素子アレイは、例えば図２の等価回路に示されているように、６つのＬＥＤ素子１４，２４，３４，４４，５４，６４について各々設けられたアドレストランジスタ１２，２２，３２，４２，５２，６２のうち、３つのアドレストランジスタ１２，２２，３２のゲート端子を一方の共通配線ＢＬＫ1に接続する一方、他の３つのアドレストランジスタ４２，５２，６２のゲート端子をもう一方の共通配線ＢＬＫ2に接続し、かつ各共通配線ＢＬＫ1，ＢＬＫ2をシフトレジスタからなる選択信号回路１６の出力端に接続し、さらに各アドレストランジスタ１２，２２，３２，４２，５２，６２のうち、２つのアドレストランジスタ１２，４２のソース端子をマトリクス配線ＭＴＸ1に、他の２つのアドレストランジスタ２２，５２のソース端子をマトリクス配線ＭＴＸ2に、また残りのアドレストランジスタ２２，５２のソース端子をマトリクス配線ＭＴＸ3にそれぞれ接続し、これらマトリクス配線ＭＴＸ1〜ＭＴＸ3をデータ信号回路１５の出力端に接続するものである。
【０００４】
このような発光素子アレイは、図３のタイミングチャートに示されているように、選択信号回路１６から出力された選択信号sel1，sel2によってＯＮ状態とされたアドレストランジスタ１２，２２，３２，４２，５２，６２のＬＥＤ素子１４，２４，３４，４４，５４，６４にデータ信号回路１５から出力されたデータ信号data1〜data3が印加され、各ＬＥＤ素子１４，２４，３４，４４，５４，６４は、このデータ信号data1〜data3のレベルに応じた輝度で発光する。
なお、図３のタイミングチャートに示されているように、この発光素子アレイでは３値のレベルを取り得るデータ信号data1〜data3を用いるが、データ信号としては２値のレベルを取り得るものを採用する場合もある。
【特許文献１】特開平１１−２７４５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記発光素子アレイの駆動方式は、換言すると、６つのＬＥＤ素子１４，２４，３４，４４，５４，６４を２つのブロックに分け、各ブロックを２つの選択信号sel1，sel2で選択する一方、各ブロックを構成する３つのＬＥＤ素子（つまりＬＥＤ素子１４，２４，３４とＬＥＤ素子４４，５４，６４）に各々異なるデータ信号data1〜data3を供給するものである。このような駆動方式では、ブロック数に応じた共通配線数（つまり選択信号数）と、各ブロックを構成する発光素子数に応じたマトリクス配線（つまりデータ信号）とが必要になる。
【０００６】
特開平１１−２７４５６９号公報では、説明を簡単化するために各ブロックを３つのＬＥＤ素子１４，２４，３４（４４，５４，６４）で構成した場合について説明しているが、実用に供されるラインヘッドにおける発光素子数は、要求される露光解像度にもよるが、1つのブロックが百を超える発光素子から構成される場合もある。また、このように多数の発光素子を有するラインヘッドでは各ブロックを構成する発光素子数も百を超える場合があり、したがってデータ信号を伝送するデータ配線（上記マトリクス配線に相当するもの。）の数も各ブロックを構成する発光素子数と同数だけ基板上に配線する必要がある。
【０００７】
しかしながら、このように多数のデータ配線を基板上に配線する場合、基板サイズの制約や、マザー基板から得られる基板の取得枚数を向上させてコストアップを抑制する等の制約から、配線ピッチを狭ピッチ化して基板サイズを小型化する必要がある。例えば、上記データ配線は、基板上のレイアウトを最適化する観点から、基板上において発光素子の配列方向と平行に隣接して配線されるが、この場合においては、多数のデータ配線を基板上に配線するために発光素子の配列方向に直交する方向における基板幅が大きくなる。
【０００８】
また、データ配線の配線ピッチを狭ピッチ化した場合は、データ配線に寄生する静電容量寄生容量が当然に大きくなり、またデータ配線の線幅を細くした場合には抵抗値が大きくなる。この結果、データ配線の等価的な時定数が大きくなってデータ信号の立上り時間や立下り時間が大きくなるので、データ信号のレベルを高速に切り替えることが出来ず、よって発光素子の発光を高速に切り替えることが出来ない。
【０００９】
本発明は、上述した事情に鑑みてなされたものであり、以下の点を目的とするものである。
（１）ラインヘッドにおける基板サイズをより小型化する。
（２）データ配線が有する時定数をより小さくする。
（３）発光素子の発光をより高速に切り替える。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明では、ラインヘッドに係わる第１の手段として、所定形状の基板上に一次元配列状に配置された複数の発光素子を外部から供給されたデータ信号及び制御信号に基づいて順次発光させるラインヘッドであって、複数の大ブロックに分割され、かつ当該各大ブロック内において複数の小ブロックに区分された前記発光素子と、前記基板上に大ブロックに対応して設けられ、制御信号に基づいて各小ブロックの何れかを選択する選択信号を生成する小ブロック選択回路と、前記基板上に前記発光素子に対応して設けられ、前記選択信号に基づいて前記発光素子にデータ信号を印加する複数の駆動回路と、前記基板上において前記選択信号を駆動回路に各々供給する複数の選択信号配線と、前記基板上において各大ブロックに対応して設けられ、データ信号を各小ブロック内の対応する駆動回路に各々供給する複数のデータ信号配線とを具備する、という解決手段を採用する。
【００１１】
また、ラインヘッドに係わる第２の手段として、上記第１の手段において、各大ブロックに対応するデータ信号を外部から入力するための外部接続端子を基板において発光素子の配列方向の少なくとも両端に設ける、という解決手段を採用する。
【００１２】
ラインヘッドに係わる第３の手段として、上記第１または第２の手段において、各小ブロック選択回路を相互接続することにより単一の制御信号に基づいて各大ブロックの選択信号を生成する、という解決手段を採用する。
【００１３】
ラインヘッドに係わる第４の手段として、上記第１〜第３いずれかの手段において、小ブロック選択回路はシフトレジスタである、という解決手段を採用する。
【００１４】
ラインヘッドに係わる第５の手段として、上記第１〜第４いずれかの手段において、発光素子は有機ＥＬ発光素子である、という解決手段を採用する。
【００１５】
また、本発明では、画像形成装置に係わる手段として、感光体と、該感光体を一様に帯電させる帯電手段と、上記第１〜５いずれかのラインヘッドを備え、前記感光体を露光することにより形成対象画像の静電潜像を前記感光体上に形成する露光手段と、前記感光体上の静電潜像をトナー像として現像する現像手段と、前記感光体上のトナー像を転写材に転写させる転写手段と、前記転写材上のトナー像を定着させる定着手段とを具備する、という解決手段を採用する。
なお、このような画像形成装置をカラー画像を形成するように構成しても良い。
【発明の効果】
【００１６】
本発明によれば、基板上に一次元配列状態で設けられた複数の発光素子を例えば前後２つの大ブロックに区分し、かつ各大ブロックを各々独立して駆動するように構成されているので、基板におけるデータ信号配線の配線幅を、発光素子２を大ブロックＧ1，Ｇ2に区分しない従来の場合よりも狭くすることが可能である。したがって、基板においてデータ信号配線の配線幅方向における寸法を小さくすることが可能となり、よってマザー基板における基板の取り数を従来よりも増加させてラインヘッドのコストダウンを実現することができる。また、このようなラインヘッドを画像形成装置に用いた場合には、ラインヘッドの実装容積が減少するので、実装が容易となる。
【００１７】
また、このようなラインヘッドにおいて、データ信号配線の配線幅を従来のままとした場合には、データ信号配線の線間ピッチを従来よりも倍にすることができるので、データ信号配線に寄生する寄生静電容量を半減することができる。一方、このように線間ピッチが倍化するので、データ信号配線の線幅を従来よりも広くすることが可能であり、これによってデータ信号配線の配線抵抗を低下することが可能である。そして、このような寄生静電容量や配線抵抗の低下によって寄生静電容量と配線抵抗とによって規定されるデータ信号配線の時定数が従来よりも小さくなるので、データ信号の立上り時間を従来の立上り時間よりも短くすることができるので、データ信号の繰返し周波数を従来よりも高周波化することが可能であり、よってラインヘッドの発光動作をより高速化することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態に係るラインヘッドの要部構成を示す図であり、（ａ）は基板レイアウト図、（ｂ）は発光素子の構成を示す模式図である。なお、図１（ｂ）において黒丸は、発光素子を示している。
【００１９】
図１（ａ）に示すように、本ラインヘッドは、矩形状基板１と、この矩形状基板１上に形成された複数の発光素子２と、当該発光素子２を駆動するための回路部から構成されている。矩形状基板１は、長さＬ及び幅Ｗからなる帯状に形成されている。複数の発光素子２は、有機ＥＬ発光素子あるいはＬＥＤであり、図示するように矩形状基板１の長手方向（長さＬの方向）に一次元配列状（直線状）に設けられる。また、このように直線状に配列した複数の発光素子２は、図示するように２つの大ブロックＧ1，Ｇ2に区分されている。
【００２０】
また、このように一列に配列された発光素子２は、図１（ｂ）に示すように、上記大ブロックＧ1，Ｇ2に区分されると共に、各大ブロックＧ1，Ｇ2が合計４０個の小ブロックｇ1〜ｇ40に区分されている。これら小ブロックｇ1〜ｇ40は、各々に例えば合計６４個の発光素子２から構成されており、よって各大ブロックＧ1は、合計２５６０個の発光素子２から構成されている。すなわち、矩形状基板１の長手方向に一列に配列された合計５１２０個の発光素子２は、長手方向に２つの大ブロックＧ1，Ｇ2に区分されると共に、各大ブロックＧ1，Ｇ2内において同じく長手方向に合計４０個の小ブロックｇ1〜ｇ40に区分されている。
【００２１】
ここで、本ラインヘッドは、上述したように電子写真方式の画像形成装置において感光体に静電潜像を露光するために用いられるものであり、発光素子２の総数（上記の場合は合計５１２０個）は、静電潜像の画素数（解像度）を規定するものである。したがって、発光素子２の総数は、画像形成装置に要求される解像度に応じて適宜設定される。
【００２２】
回路部は、外部接続端子３Ａ，３Ｂ、データ信号配線４Ａ，４Ｂ、小ブロック選択回路５Ａ，５Ｂ、駆動回路６及び選択信号配線７Ａ，７Ｂから構成されている。外部接続端子３Ａ，３Ｂは、図示するように矩形状基板１の両端部に各々設けられており、回路部を動作させるために必要な各種信号（データ信号及び制御信号）及び電源を外部から入力するためのものである。このような２つの外部接続端子３Ａ，３Ｂのうち、矩形状基板１の左端に位置する外部接続端子３Ａは、矩形状基板１において左側に位置する大ブロックＧ1の発光素子２に対応するものであり、一方、矩形状基板１の右端に位置する外部接続端子３Ｂは、矩形状基板１において右側に位置する大ブロックＧ2の発光素子２に対応するものである。
【００２３】
データ信号配線４Ａ，４Ｂは、上記各大ブロックＧ1，Ｇ2に対応して設けられており、外部接続端子３Ａ，３Ｂに入力されたデータ信号を上記各小ブロックｇ1〜ｇ40内の対応する駆動回路６に各々供給するためのものである。このデータ信号配線４Ａ，４Ｂは、図示するように外部接続端子３Ａ，３Ｂから上記発光素子２の配列方向（矩形状基板１の長手方向）に並行して設けられている。すなわち、大ブロックＧ1用のデータ信号配線４Ａは、左端に位置する外部接続端子３Ａから右側に向けて発光素子２の配列方向に並行に敷線され、一方、大ブロックＧ2用のデータ信号配線４Ｂは、右端に位置する外部接続端子３Ｂから左側に向けて、かつ矩形状基板１の幅方向（発光素子２の配列方向に直行する方向）において上記大ブロックＧ1用のデータ信号配線４Ａと略同一位置に発光素子２の配列方向に並行して敷線されている。
【００２４】
小ブロック選択回路５Ａ，５Ｂは、上記外部接続端子３Ａ，３Ｂ及びデータ信号配線４Ａ，４Ｂと同様に大ブロックＧ1，Ｇ2に対応して設けられており、外部接続端子３Ａ，３Ｂに入力された制御信号に基づいて４０個の小ブロックｇ1〜ｇ40の何れかを選択する選択信号を生成する。すなわち、小ブロック選択回路５Ａは、外部接続端子３Ａに入力された大ブロックＧ1用の制御信号に基づいて大ブロックＧ1内の小ブロックｇ1〜ｇ40の何れかを選択する選択信号を生成し、一方、小ブロック選択回路５Ｂは、外部接続端子３Ｂに入力された大ブロックＧ2用の制御信号に基づいて大ブロックＧ2内の小ブロックｇ1〜ｇ40の何れかを選択する選択信号を生成する。なお、このような小ブロック選択回路５Ａ，５Ｂは、一列に配列された発光素子２に対して、図示するようにデータ信号配線４Ａ，４Ｂを挟んで対峙するように直線状に設けられている。
【００２５】
このような小ブロック選択回路５Ａ，５Ｂは、例えば制御信号として入力されたスタートパルスＳＰをクロックＣＬＫに同期して順次シフトするシフトレジスタであり、この場合の選択信号は、シフトレジスタの各段から出力されるパルス信号となる。
【００２６】
駆動回路６は、上記発光素子２毎に設けられ、上記選択信号に基づいて発光素子２にデータ信号を印加する。このような駆動回路６は、図示するように一列に配列された発光素子２に対して、同じく一列に配列された状態で隣り合うように設けられている。
【００２７】
選択信号配線７Ａ，７Ｂは、上記各小ブロック選択回路５Ａ，５Ｂから出力された各選択信号を各々対応する小ブロックｇ1〜ｇ40内の各駆動回路６に供給するものである。すなわち、選択信号配線７Ａは、小ブロック選択回路５Ａから出力された選択信号を大ブロックＧ1内の各小ブロックｇ1〜ｇ40に該当する各駆動回路６に供給する一方、選択信号配線７Ｂは、小ブロック選択回路５Ｂから出力された選択信号を大ブロックＧ2内の各小ブロックｇ1〜ｇ40に該当する各駆動回路６に供給する。
【００２８】
例えば小ブロックｇ1対応する選択信号配線７Ａ，７Ｂは、当該小ブロックｇ1内の全ての各駆動回路６に選択信号を共通に供給する。このことは、他の小ブロックｇ2〜ｇ402対応する選択信号配線７Ａ，７Ｂについても全く同様である。なお、このような選択信号配線７Ａ，７Ｂは、小ブロック選択回路５Ａ，５Ｂが一列に配列された発光素子２及び駆動回路６に対してデータ信号配線４Ａ，４Ｂを挟んで対峙するよう設けられているので、データ信号配線４Ａ，４Ｂとは別の層に設けられている。
【００２９】
図２は、本ラインヘッドの機能構成を示す回路図である。
但し、この回路図では、説明を解り易くするために、発光素子２の個数を大幅に縮小する（合計２４個）と共に、上述した回路部をより具体化した場合を示している。すなわち、この回路図に係るラインヘッドは、各大ブロックＧ1，Ｇ2を３つの小ブロックＡ1〜Ａ3，Ｂ1〜Ｂ3から構成すると共に、各小ブロックＡ1〜Ａ3，Ｂ1〜Ｂ3を４つの発光素子２から構成したものである。
【００３０】
このようなラインヘッドでは、図示するように、スタートパルスＳＰ1とクロックＣＬＫ1とが大ブロックＧ1用の制御信号として、またデータ信号Data10〜13が大ブロックＧ1用のデータ信号として外部から入力されると共に、スタートパルスＳＰ2とクロックＣＬＫ2とが大ブロックＧ2用の制御信号として、またデータ信号Data20〜23が大ブロックＧ2用のデータ信号として外部から入力される。また、このラインヘッドには、外部から入力された正電源ＶDD及び負電源ＶSSが大ブロックＧ1，Ｇ2に共通に給電されるようになっている。
【００３１】
この図において、符号Ｄ1〜Ｄ24は有機ＥＬ発光素子（発光素子）、ＤＲ1〜ＤＲ24は駆動回路、ＳＲ1、ＳＲ2はシフトレジスタ（小ブロック選択回路）、Ｔ1，Ｔ2は入力端子（外部接続端子）、ＨＤ1，ＨＤ2はデータ信号配線、ＨＳ1，ＨＳ2は選択信号配線である。各有機ＥＬ発光素子Ｄ１〜Ｄ24は、カソード端子が負電源ＶSSに共通接続される一方、アノード端子が駆動回路ＤＲ1〜ＤＲ24を介して正電源ＶDDに接続されている。
【００３２】
駆動回路ＤＲ1〜ＤＲ24は、図示するように制御トランジスタと駆動トランジスタとから構成されている。これら制御トランジスタと駆動トランジスタとは、図示するようにＦＥＴ（電界効果トランジスタ）である。制御トランジスタは、ゲート端子に入力された選択信号に基づいてＯＮ／ＯＦＦすることにより、データ信号配線ＨＤ1，ＨＤ2を介してソース端子に印加されたデータ信号Data20〜23の駆動トランジスタのゲート端子への供給を制御する。
【００３３】
一方、駆動トランジスタは、ソース端子が正電源ＶDDに接続されると共に、ドレイン端子が有機ＥＬ発光素子Ｄ１〜Ｄ24のアノード端子に接続されており、制御トランジスタのＯＮ／ＯＦＦ状態に応じて正電源ＶDDを有機ＥＬ発光素子Ｄ１〜Ｄ24のアノード端子に印加させる。
【００３４】
シフトレジスタＳＲ1、ＳＲ2は、各小ブロックＡ1〜Ａ3，Ｂ1〜Ｂ3の個数（３個）に対応して、図示するように３段のＤフリップ・フロップから構成されている。各シフトレジスタＳＲ1、ＳＲ2について、１段目のＤフリップ・フロップから出力される選択信号ｓ10，ｓ20は、小ブロックＡ1，Ｂ1を構成する各制御回路ＤＲ1〜ＤＲ4，ＤＲ21〜ＤＲ24に選択信号配線ＨＳ1，ＨＳ2を介して供給され、２段目のＤフリップ・フロップから出力される選択信号ｓ11，ｓ21は、小ブロックＡ2，Ｂ2を構成する各制御回路ＤＲ5〜ＤＲ8，ＤＲ17〜ＤＲ20に選択信号配線ＨＳ1，ＨＳ2を介して供給され、３段目のＤフリップ・フロップから出力される選択信号ｓ12，ｓ22は、小ブロックＡ3，Ｂ3を構成する各制御回路ＤＲ9〜ＤＲ12，ＤＲ13〜ＤＲ16に選択信号配線ＨＳ1，ＨＳ2を介して供給される。
【００３５】
入力端子Ｔ1，Ｔ2は、図示するように大ブロックＧ1，Ｇ2に対応して設けられており、上記スタートパルスＳＰ1，ＳＰ2、クロックＣＬＫ1，ＣＬＫ2、データ信号Data10〜13，Data20〜23、正電源ＶDD及び負電源ＶSSを受け付けるものである。入力端子Ｔ1は、大ブロックＧ1用のスタートパルスＳＰ1、クロックＣＬＫ1、データ信号Data10〜13、正電源ＶDD及び負電源ＶSSを受け付け、一方、入力端子Ｔ2は、大ブロックＧ2用のスタートパルスＳＰ2、クロックＣＬＫ2、データ信号Data20〜23、正電源ＶDD及び負電源ＶSSを受け付ける。
【００３６】
データ信号配線ＨＤ1，ＨＤ2は、上記入力端子Ｔ1，Ｔ2と同様に大ブロックＧ1，Ｇ2に対応して上記入力端子Ｔ1，Ｔ2と制御回路ＤＲ1〜ＤＲ12，ＤＲ13〜ＤＲ24との間に敷線されており、データ信号Data10〜13，Data20〜23を制御回路ＤＲ1〜ＤＲ12，ＤＲ13〜ＤＲ24に供給するためのものである。データ信号配線ＨＤ1は、大ブロックＧ1用のデータ信号Data10〜13を制御回路ＤＲ1〜ＤＲ12に供給する一方、データ信号配線ＨＤ2は、大ブロックＧ2用のデータ信号Data20〜23を制御回路ＤＲ13〜ＤＲ24に供給する。
【００３７】
選択信号配線ＨＳ1，ＨＳ2は、上記シフトレジスタＳＲ1、ＳＲ2と制御回路ＤＲ1〜ＤＲ12，ＤＲ13〜ＤＲ24との間に敷線されており、各選択信号を制御回路ＤＲ1〜ＤＲ12，ＤＲ13〜ＤＲ24に供給するためのものである。選択信号配線ＨＳ1は、大ブロックＧ1用のシフトレジスタＳＲ1から出力された選択信号を制御回路ＤＲ1〜ＤＲ12に供給する一方、選択信号配線ＨＳ2は、大ブロックＧ2用のシフトレジスタＳＲ2から出力された選択信号を制御回路ＤＲ13〜ＤＲ24に供給する。
【００３８】
次に、このように回路構成されたラインヘッドの詳細動作について、図３に示すタイミングチャートを参照して説明する。なお、上述した回路構成から解るように、各大ブロックＧ1，Ｇ2に対応する回路構成は同一なので、以下の説明では代表として大ブロックＧ1の動作についてのみ説明する。
【００３９】
最初に、このタイミングチャートでは、有機ＥＬ発光素子Ｄ１〜Ｄ24の動作時間が１〜８の小主走査期間に８区分されている。この小主走査期間の長さは、例えば１０μｓに設定されている。シフトレジスタＳＲ1のデータ端子にスタートパルスＳＰが入力されると、このスタートパルスＳＰは、クロック信号ＣＬＫ1の立上りに同期してシフトレジスタＳＲ1に取り込まれて順次転送される。
【００４０】
ここで、スタートパルスＳＰのパルス幅は、シフトレジスタＳＲ1を構成する３つのＤフリップ・フロップから出力される選択信号ｓ10〜ｓ12のうち、何れか１つだけがＨレベルとなるように設定されている。例えば小主走査期間１において、時刻ｔ0におけるクロック信号ＣＬＫ1の立上りにおいてスタートパルスＳＰのＨレベルが１段目のＤフリップ・フロップに取り込まれ、１段目のＤフリップ・フロップから出力される選択信号ｓ10がＨレベルとなる。そして、次のクロック信号ＣＬＫ1の立上りで上記選択信号ｓ10が２段目のＤフリップ・フロップに取り込まれて、当該２段目のＤフリップ・フロップから出力される選択信号ｓ11がＨレベルとなる。さらに、次のクロック信号ＣＬＫ1の立上りで選択信号ｓ11が３段目のＤフリップ・フロップに取り込まれて、当該３段目のＤフリップ・フロップから出力される選択信号ｓ12がＨレベルとなる。
【００４１】
そして、各Ｄフリップ・フロップから出力された選択信号ｓ10〜ｓ12は、各小ブロックＡ1〜Ｃ1の駆動回路ＤＲ1〜ＤＲ12に供給される。タイミングチャートに示されているように、各選択信号ｓ10〜ｓ12は、時間差をもって駆動回路ＤＲ1〜ＤＲ12に入力されるので、ある小ブロックの制御トランジスタがオン状態となると、残りの他のブロックにおける制御トランジスタはオフ状態となる。
【００４２】
このように選択信号ｓ10〜ｓ12によって選択されている小ブロックは、制御トランジスタがオン状態となり、よって駆動トランジスタのゲート端子にデータ信号Data10〜13が供給された状態となる。このため、データ信号Data10〜13の状態（ＨレベルまたはＬレベル）に応じて駆動トランジスタのゲート端子の電位が設定され、選択された小ブロックの駆動トランジスタのオン／オフ状態が決定される。
【００４３】
ここで、ある小ブロックが選択状態にあり、その後当該小ブロックを非選択状態に移行させると、データ信号Data10〜13は、選択状態にあった小ブロックの駆動トランジスタのゲート端子には供給されない状態となる。しかしながら、駆動トランジスタのゲートの電位は寄生容量によって選択時の電位を保たれるので、駆動トランジスタのオン／オフ状態は維持されることになる。つまり、任意の小ブロック内の各駆動トランジスタのオン／オフ状態は、次に当該小ブロックが選択されるまで維持される。
【００４４】
そして、非選択状態にある小ブロックが選択状態に移行すると、データ信号Data10〜13の状態に応じて当該小ブロック内における駆動トランジスタのオン／オフ状態が決定される。以上説明した動作が総ての小ブロックについて順次、繰り返し行われることによって、各有機ＥＬ発光素子Ｄ1〜Ｄ24の点灯時間の制御が行われる。そして、この点灯時間によって感光体の露光光量が制御される。
【００４５】
さて、上記タイミングチャートの小主走査期間１では、上述した各選択信号ｓ10〜ｓ12に基づいて、時刻ｔ0において小ブロックＡ1が、次に時刻ｔ1において小ブロックＢ1が、さらに時刻ｔ2において小ブロックＣ1がそれぞれ選択される。他の小主走査期間２〜８においても同様に、各選択信号ｓ10〜ｓ12に基づいて、それぞれ対応した小ブロックＡ1〜Ｃ1のいずれかが選択される。
【００４６】
データ信号Data10〜13は、前記のように各小ブロックＡ1〜Ｃ1内の個別の有機ＥＬ発光素子Ｄ1〜Ｄ24を選択する。タイミングチャートの矢印は、このデータ信号Data10〜13と有機ＥＬ発光素子Ｄ1〜Ｄ24との対応関係を示している。すなわち、小ブロックＡ1に関するデータ信号Data10〜13と有機ＥＬ発光素子Ｄ1〜Ｄ24との対応関係は、データ信号Data10→有機ＥＬ発光素子Ｄ1、データ信号Data11→有機ＥＬ発光素子Ｄ2、データ信号Data12→有機ＥＬ発光素子Ｄ3、データ信号Data13→有機ＥＬ発光素子Ｄ4となる。
【００４７】
同様に小ブロックＢ1に関しては、データ信号Data10→有機ＥＬ発光素子Ｄ5、データ信号Data11→有機ＥＬ発光素子Ｄ6、データ信号Data12→有機ＥＬ発光素子Ｄ7、データ信号Data13→有機ＥＬ発光素子Ｄ8となる。更に、小ブロックＣ1に関しては、データ信号Data10→有機ＥＬ発光素子Ｄ9、データ信号Data11→有機ＥＬ発光素子Ｄ10、データ信号Data12→有機ＥＬ発光素子Ｄ11、データ信号Data13→有機ＥＬ発光素子Ｄ12となる。
【００４８】
以下動作を説明する。まず小主走査期間１では、時刻ｔ0で選択信号ｓ10がＨレベルとなり、小ブロックＡ１が選択される。これと同時にデータ信号Data10，Data13がＨレベル、データ信号Data11，Data12がLレベルとなるので、有機ＥＬ発光素子Ｄ1，Ｄ4が点灯、有機ＥＬ発光素子Ｄ2，Ｄ3が非点灯する。時刻ｔ1において選択信号ｓ10がＬレベルになった場合にも、制御トランジスタのゲートーソース間の寄生容量により電圧が保持されるため、有機ＥＬ発光素子Ｄ1〜Ｄ4の点灯状態は維持される。
【００４９】
そして、時刻ｔ1では選択信号ｓ11がＨレベルとなって小ブロックＢ1が選択されるが、この時データ信号は総てＬレベルとなっている為に、対応する有機ＥＬ発光素子Ｄ5〜Ｄ8は非点灯となる。時刻ｔ2になると選択信号ｓ12はＬレベルとなるが、有機ＥＬ発光素子Ｄ5〜Ｄ8は非点灯状態に維持される。
【００５０】
更に、時刻ｔ2では選択信号ｓ12がＨレベルとなって小ブロックＣ1が選択されるが、この時もデータ信号は総てＬレベルとなっている為に、対応する有機ＥＬ発光素子Ｄ9〜Ｄ12は非点灯となる。時刻ｔ3になると選択信号ｓ12はＬレベルとなるが、有機ＥＬ発光素子Ｄ9〜Ｄ12は非点灯状態に維持される。
【００５１】
時刻ｔ3では、再び小ブロックＡ1が選択され、以降同様の操作が繰り返される。この選択が一巡する期間が１小主走査期間となる。よって、例えば、有機ＥＬ発光素子Ｄ１は小ブロックＡ1に配置され、データ信号Data10に対応するので、小ブロックＡ1が選択される時刻t0、t3、t6、…のデータ信号Data10の状態で点灯/非点灯する。従って、図の例では、時刻t0〜t15では、データ信号Data10の状態はＨレベルであり、時刻ｔ18、t21ではＬレベルとなっている。よって、有機ＥＬ発光素子Ｄ１は時刻ｔ0から発光し、時刻ｔ18以降で非点灯となる。
【００５２】
もう一例を挙げると、有機ＥＬ発光素子Ｄ7は小ブロックＢ1に配置され、データ信号Data11に対応するので、小ブロックＢ1が選択される時刻ｔ１、ｔ4、ｔ7、……のデータ信号Data11の状態で点灯/非点灯する。従って、図の例では、時刻ｔ7,ｔ10でのみデータ信号Data11の状態がＨレベルであり、他の選択時刻ではＬレベルとなっている。よって、有機ＥＬ発光素子Ｄ7は、時刻ｔ7から発光し続け、時刻ｔ13以降で非点灯となる。
なお、大ブロックＧ2についても、同様の動作をするので説明を省略する。
【００５３】
続いて、上記ラインヘッドを用いた本発明の一実施形態に係る画像形成装置について説明する。
【００５４】
最初に、図４に示すブロック図を参照して、本画像形成装置の画像データの処理に関する機能構成を説明する。
本画像形成装置の全体動作を制御する全体制御部には、ＣＰＵ、画像処理回路等で構成されるデータ処理ブ９と、元画像データ等を記憶する記憶部１０が設けられている。また、本画像形成装置は白黒画像に加えてカラー画像をも形成するものであり、画像を形成する際の原色である「黒」、「シアン」、「マゼンタ」、「イエロー」に対応する４つのラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙが設けられている。
【００５５】
ここで、上記ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙの符号の末尾に付されたアルファベットＫ、Ｃ、Ｍ、Ｙは、それぞれ画像を形成する際の原色である黒、シアン、マゼンタ、イエローを意味している。このようなアルファベットＫ、Ｃ、Ｍ、Ｙの付記は、以下に説明する他の部材についても同様である。
【００５６】
データ処理部９は、外部のホストコンピュータから画像形成装置に送信されて記憶部１０に記憶されている元画像データ（ビットマップデータ）を読み出して、スクリーン処理、色変換処理、データ変換処理、データ転送処理を行うものである。スクリーン処理は、画像形成装置のプロセス条件とのマッチングを取り、階調再現性を確保することを目的として行われるものであり、万線パタ−ン、誤差拡散パターン、網点パターン等を組み合わせた処理である。色変換処理は、スクリーン処理された画像データを各ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙに対応した色に分解したデータに変換するものである。データ変換処理は、色変換処理された画像データを各ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙへの送信用データ信号に変換する処理である。データ転送処理は、上記送信用データを各ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙに転送する処理である。
【００５７】
ここで、上述したように本実施形態に係るラインヘッドは、直線状に配列した複数の発光素子が２つの大ブロックＧ1，Ｇ2に区分されており、各大ブロックＧ1，Ｇ2は、図１あるいは図２に示したように、各々独立して駆動されるようになっている。したがって、データ処理部９におけるデータ変換処理では、このようなラインヘッドの構成に対応するために大ブロックＧ1用の送信用データ信号（つまり上述したデータ信号）と大ブロックＧ2用の送信用データ信号とを生成する。
【００５８】
図５は、本実施形態に係る画像形成装置の機構構成を示す縦断側面図である。この画像形成装置は、同様な構成の４個のラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙを、対応する同様な構成である４個の感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの露光位置にそれぞれ配置したものであり、タンデム方式の画像形成装置として構成されている。
【００５９】
この画像形成装置は、駆動ローラ１３と従動ローラ１４とテンションローラ１５が設けられており、テンションローラ１５によりテンションを加えて張架されて、図示矢印方向（反時計方向）へ循環駆動される中間転写ベルト１６を備えている。この中間転写ベルト１６に対して所定間隔で配置された４個の像担持体としての外周面に感光層を有する感光体１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙが配置される。
【００６０】
感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙは、中間転写ベルト１６の駆動と同期して図示矢印方向（時計方向）へ回転駆動される。
【００６１】
また、各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの周囲には、各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの外周面を一様に帯電させるコロナ帯電器１７Ｋ、１７Ｃ、１７Ｍ、１７Ｙと、このコロナ帯電器１７Ｋ、１７Ｃ、１７Ｍ、１７Ｙによって一様に帯電させられた各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの外周面を当該各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの回転に同期して順次ライン走査するラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙが設けられている。
【００６２】
また、各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの周囲には、上記ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙで形成された静電潜像に現像剤であるトナーを付与してトナー像とする現像装置１８Ｋ、１８Ｃ、１８Ｍ、１８Ｙと、この現像装置１８Ｋ、１８Ｃ、１８Ｍ、１８Ｙによって現像されたトナー像を一次転写対象である中間転写ベルト１６に順次転写する転写手段としての一次転写ローラ１９Ｋ、１９Ｃ、１９Ｍ、１９Ｙと、転写された後に各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの表面に残留しているトナーを除去するクリーニング装置２０Ｋ、２０Ｃ、２０Ｍ、２０Ｙとが設けられている。
【００６３】
ここで、各ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙは、上述した有機ＥＬ発光素子の配列方向が各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの母線に並行となるように固定されている。また、各ラインヘッド１１Ｋ、１１Ｃ、１１Ｍ、１１Ｙの発光エネルギーのピーク波長と各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの感度ピーク波長とは、略一致するように設定されている。
【００６４】
現像装置１８Ｋ、１８Ｃ、１８Ｍ、１８Ｙは、例えば、現像剤として非磁性一成分トナーを用いるもので、その一成分現像剤を例えば供給ローラで現像ローラへ搬送し、現像ローラ表面に付着した現像剤の膜厚を規制ブレードで規制し、その現像ローラを各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙに接触あるいは押厚させることにより、各感光体ドラム１２Ｋ、１２Ｃ、１２Ｍ、１２Ｙの電位レベルに応じて現像剤を付着させることによりトナー像として現像するものである。
【００６５】
このような４色の単色トナー像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各トナー像は、一次転写ローラ１９Ｋ、１９Ｃ、１９Ｍ、１９Ｙに印加される一次転写バイアスにより中間転写ベルト１６上に順次一次転写され、中間転写ベルト１６上で順次重ね合わされてフルカラーとなったトナー像は、二次転写ローラ２１において用紙等の記録媒体Ｐに二次転写され、定着部である定着ローラ対２２を通ることで記録媒体Ｐ上に定着され、排紙ローラ対２３によって、装置上部に形成された排紙トレイ２４上へ排出される。なお、二次転写ローラ２１は、中間転写ベルト１６との間で二次転写部を形成するものである。
【００６６】
なお、この機構構成において、符号２５は多数枚の記録媒体Ｐが積層保持されている給紙カセット、２６は給紙カセット２５から記録媒体Ｐを一枚ずつ給送するピックアップローラ、２７は二次転写ローラ２１の二次転写部への記録媒体Ｐの供給タイミングを規定するゲートローラ対、２８は二次転写後に中間転写ベルト１６の表面に残留しているトナーを除去するクリーニングブレードである。
【００６７】
最後に、以上のような本実施形態の作用・効果について以下に説明する。
（１）本ラインヘッドは、図１に示したように、直線状に配列した複数（例えば合計５１２０個）の発光素子２を前後２つの大ブロックＧ1，Ｇ2に区分することによって各小ブロックｇ1〜ｇ40（４０個）を構成する発光素子２の個数を６４個となり、よって１つの小ブロックにデータ信号を供給するデータ信号配線の本数は、発光素子２の個数と同数の６４本である。これに対して、従来方法では、大ブロックに区分しないので、１つの小ブロックを構成する発光素子の個数は１２８個（６４個×２）となり、よって１つの小ブロックにデータ信号を供給するデータ信号配線の本数は１２８本となる。
【００６８】
しかも、このように複数の発光素子２を前後２つの大ブロックＧ1，Ｇ2に区分することによって、図２に示したように、データ信号（つまりデータ信号配線）を各大ブロックＧ1，Ｇ2で完全に独立させることができる。この結果、図１に示したように、データ信号配線４Ａ，４Ｂを矩形状基板１の左右両端の外部接続端子３Ａ，３Ｂから矩形状基板１の幅方向（発光素子２の配列方向に直行する方向）における略同一位置に、完全に分離した状態で敷線することが可能となる。
【００６９】
この結果として、本ラインヘッドによれば、発光素子２を大ブロックＧ1，Ｇ2に区分しない従来の場合よりも矩形状基板１の幅方向におけるデータ信号配線４Ａ，４Ｂの配線幅を半減させることができるので、矩形状基板１の幅Ｗを従来よりも狭くすることが可能であり、したがってマザー基板における矩形状基板１の取り数を従来よりも増加させて、ラインヘッドのコストダウンを実現することができる。
また、このようなラインヘッドを用いる画像形成装置側の効果としては、ラインヘッドの実装容積が減少するので、実装が容易になる。
【００７０】
（２）一方、矩形状基板１における上記配線幅を例えば従来のままとした場合、図６に示すようにデータ信号配線４Ａ，４Ｂの線間ピッチｐを従来よりも倍にすることができるのでデータ信号配線４Ａ，４Ｂに寄生する寄生静電容量を半減することができる。また、このように線間ピッチｐが倍化するので、データ信号配線４Ａ，４Ｂの線幅Ｓを従来よりも広くすることが可能であり、これによってデータ信号配線４Ａ，４Ｂの配線抵抗を低下することが可能である。
【００７１】
そして、このような寄生静電容量や配線抵抗の低下は、図７に示すように、データ信号配線４Ａ，４Ｂ２伝送されるデータ信号（図３に示したようにパルス信号）のパルス特性を改善する。すなわち、寄生静電容量と配線抵抗とによって規定されるデータ信号配線４Ａ，４Ｂの時定数が従来よりも小さくなるので、データ信号の立上り時間Ｔ1が従来の立上り時間Ｔ2よりも短くなる。この結果、データ信号の繰返し周波数を従来よりも高周波化することが可能であり、よってラインヘッドの発光動作をより高速化することが可能となる。
【００７２】
なお、本発明は上記実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）上記実施形態では、アクティブ駆動方式のラインヘッドについて説明したが、本発明はパッシブ駆動方式のラインヘッドにも適用可能である。
なお、パッシブ駆動方式の場合には、上述したようにシフトレジスタＳＲ1、ＳＲ2（小ブロック選択回路）を用いることによりラインヘッド内で制御信号に基づいて選択信号を生成するのではなく、外部で生成した選択信号をラインヘッドに供給する場合がある。このような場合には、ラインヘッド内に小ブロック選択回路を設ける必要はない。
【００７３】
（２）上記実施形態では、各大ブロックＧ1，Ｇ2用に設けられたシフトレジスタＳＲ1、ＳＲ2を個別のスタートパルスＳＰ1，ＳＰ2で駆動するラインヘッドについて説明したが、一方のシフトレジスタにおける３段目のＤフリップ・フロップの出力（選択信号）を他方のシフトレジスタにおける１段目のＤフリップ・フロップのデータ端子に入力するように構成し、１つのスタートパルスで両方のシフトレジスタＳＲ1、ＳＲ2を駆動するようにしても良い。
【００７４】
（３）また、上記シフトレジスタＳＲ1、ＳＲ2を駆動するためのクロック信号ＣＬＫ1，ＣＬＫ2についても、矩形状基板１上で共通配線とすることにより、何れか一方のクロック信号で両方のシフトレジスタＳＲ1、ＳＲ2を駆動するようにしても良い。すなわち、外部からラインヘッドに入力される制御信号については、矩形状基板１内の配線を工夫することにより、１系統だけ入力するようにすることが考えられる。
(４)上記実施形態では、大ブロックを２つとしたが、３以上に分割しても良い。この場合、外部接続端子は両端の短辺に設けても良く、あるいは、長辺に設けてても良く、両方でも良い。
【図面の簡単な説明】
【００７５】
【図１】本発明の一実施形態に係わるラインヘッドの基板レイアウト図である。
【図２】本発明の一実施形態に係わるラインヘッドの回路図である。
【図３】本発明の一実施形態に係わるラインヘッドの動作を示すタイミングチャートである。
【図４】本発明の一実施形態に係わる画像形成装置の画像データの処理に関するブロック図である。
【図５】本発明の一実施形態に係わる画像形成装置の機構構成を示す断面図である。
【図６】本発明の一実施形態に係わるラインヘッドの作用・効果を示す第１の模式図である。
【図７】本発明の一実施形態に係わるラインヘッドの作用・効果を示す第２の模式図である。
【符号の説明】
【００７６】
１…矩形状基板  、２…発光素子  、３Ａ，３Ｂ…外部接続端子  、４Ａ，４Ｂ…データ信号配線  、５Ａ，５Ｂ…小ブロック選択回路  、６…駆動回路  、７Ａ，７Ｂ…選択信号配線
【図１】
2006103219.tif 000003
【図２】
2006103219.tif 000004
【図３】
2006103219.tif 000005
【図４】
2006103219.tif 000006
【図５】
2006103219.tif 000007
【図６】
2006103219.tif 000008
【図７】
2006103219.tif 000009