(57)【要約】【課題】  クロックサイクルを短縮できるスキャンテスト回路及びスキャンテスト方法を提供する。【解決手段】  データ入力端子Ｄ１、Ｄ２及びシリアル入力端子Ｓｉｎの何れか一方の信号をクロック端子ｃｋに印加するクロックに同期して取り込んで記憶すると共に、この記憶した一方の信号をデータ出力端子Ｑ１、Ｑ２及びシリアル出力端子Ｓｏｕｔから出力するスキャンタイプの第１及び第２のフリップフロップＦＦ１、ＦＦ２と、第１及び第２のフリップフロップＦＦ１、ＦＦ２が記憶する信号の排他的論理和を出力する排他的論理和回路１４、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔ及び排他的論理和回路１４の出力の何れか一方の信号を選択するセレクタ回路１５を有するシリアル出力制御回路１６と、を備える。【選択図】      図１
2006112909.tif 000002
【特許請求の範囲】
【請求項１】
データ入力端子及びシリアル入力端子の何れか一方の信号をクロック端子に印加するクロックに同期して取り込んで記憶すると共に、この記憶した一方の信号をデータ出力端子及びシリアル出力端子から出力するスキャンタイプの第１及び第２のフリップフロップと、
前記第１及び第２のフリップフロップが記憶する信号の排他的論理和を出力する排他的論理和回路、前記第１のフリップフロップのシリアル出力端子及び前記排他的論理和回路の出力の何れか一方の信号を選択するセレクタ回路を有するシリアル出力制御回路と、
を備えることを特徴とするスキャンテスト回路。
【請求項２】
前記第１及び第２のフリップフロップは、シリアル入力端子を共通接続し、シフトサイクルで同一のスキャンテストの信号をそれぞれ記憶することを特徴とする請求項１に記載のスキャンテスト回路。
【請求項３】
前記第１のフリップフロップは、シリアル入力端子の前段に第２のセレクタ回路を設け、前記第２のフリップフロップのシリアル出力端子及び第３のフリップフロップのシリアル出力端子の何れか一方の信号をシフト制御信号に対応させて取り込んで記憶することを特徴とする請求項１に記載のスキャンテスト回路。
【請求項４】
前記第１のフリップフロップは、前記スキャンテストの信号を第１の組合わせ回路に出力し、前記第２のフリップフロップは、前記スキャンテストの信号を第２の組合わせ回路に出力することを特徴とする請求項２に記載のスキャンテスト回路。
【請求項５】
データ入力端子の信号をクロック端子に印加するクロックに同期してスキャンタイプの第１及び第２のフリップフロップに取り込んで記憶すると共に、この記憶した信号を前記第１及び第２のフリップフロップのデータ出力端子及びシリアル出力端子から出力するステップと、
前記第１及び第２のフリップフロップのシリアル出力端子の信号の排他的論理和を出力するステップと、
シリアル入力端子の信号を前記クロック端子に印加するクロックに同期してスキャンタイプの前記第１及び第２のフリップフロップに取り込んで記憶すると共に、この記憶した信号を前記第１及び第２のフリップフロップのデータ出力端子及びシリアル出力端子から出力するステップと、
を含むことを特徴とするスキャンテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテスト回路及びスキャンテスト方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の故障解析を容易にする手法としては、例えばスキャンテストがある。これは集積回路に含まれるフリップフロップを１本または複数本のチェーン状に接続してスキャンパスを構成し、このスキャンパスを通してデータを入出力することで集積回路内部の状態を直接制御、観測する手法である。この手法は可制御性、可観測性に優れており、半導体集積回路のテストには多用されている（例えば、特許文献１参照。）。
【特許文献１】特開２００４−５３２６２号公報（段落番号００１４、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、クロックサイクルを短縮できるスキャンテスト回路及びスキャンテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様は、データ入力端子及びシリアル入力端子の何れか一方の信号をクロック端子に印加するクロックに同期して取り込んで記憶すると共に、この記憶した一方の信号をデータ出力端子及びシリアル出力端子から出力するスキャンタイプの第１及び第２のフリップフロップと、第１及び第２のフリップフロップが記憶する信号の排他的論理和を出力する排他的論理和回路、第１のフリップフロップのシリアル出力端子及び排他的論理和回路の出力の何れか一方の信号を選択するセレクタ回路を有するシリアル出力制御回路と、を備えるスキャンテスト回路であることを要旨とする。
【０００５】
本発明の一態様は、データ入力端子の信号をクロック端子に印加するクロックに同期してスキャンタイプの第１及び第２のフリップフロップに取り込んで記憶すると共に、この記憶した信号を第１及び第２のフリップフロップのデータ出力端子及びシリアル出力端子から出力するステップと、第１及び第２のフリップフロップのシリアル出力端子の信号の排他的論理和を出力するステップと、シリアル入力端子の信号をクロック端子に印加するクロックに同期してスキャンタイプの第１及び第２のフリップフロップに取り込んで記憶すると共に、この記憶した信号を第１及び第２のフリップフロップのデータ出力端子及びシリアル出力端子から出力するステップと、を含むスキャンテスト方法であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、クロックサイクルを短縮できるスキャンテスト回路及びスキャンテスト方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、セレクタ信号、クロック等を下記のものに特定するものでない。よって発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
以下の実施の形態の説明等における組合わせ回路は、２入力の組合わせ回路に限定されず、複数入力のグルーロジック、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路を対象とする。特に、フリップフロップで構成したスキャンパスに接続する第１の組合わせ回路と第２の組わせ回路は論理的に同等の回路とみなせる場合にスキャンテストに有効である。さらに、４本の出力線を有する第３の組合わせ回路や、２本の入力線を有する第４の組合わせ回路にも適用することができる。
【００１０】
（ａ）第１の回路例
本発明の実施の形態の第１の回路例に係るスキャンテスト回路は、図１に示すように、データ入力端子Ｄ１、Ｄ２及びシリアル入力端子Ｓｉｎの何れか一方の信号をクロック端子ｃｋに印加するクロックに同期して取り込んで記憶すると共に、この記憶した一方の信号をデータ出力端子Ｑ１、Ｑ２及びシリアル出力端子Ｓｏｕｔから出力するスキャンタイプの第１及び第２のフリップフロップＦＦ１、ＦＦ２と、第１及び第２のフリップフロップＦＦ１、ＦＦ２が記憶する信号の排他的論理和を出力する排他的論理和回路１４、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔ及び排他的論理和回路１４の出力の何れか一方の信号を選択するセレクタ回路１５を有するシリアル出力制御回路１６と、を備える。
【００１１】
第1の回路例では、第１及び第２のフリップフロップＦＦ１、ＦＦ２は、シリアル入力端子Ｓｉｎを共通接続し、同一のスキャンテストの信号を同一のシフトサイクルでシフト入力する。
【００１２】
第1のフリップフロップＦＦ１は、データ出力端子Ｑ１を第１の組合わせ回路１２ａ（例えば、インバータ）に接続し、第1の組合わせ回路１２ａは、第３のフリップフロップＦＦ３のデータ入力端子Ｄ３に接続する。
【００１３】
第２のフリップフロップＦＦ２は、データ出力端子Ｑ２を第２の組合わせ回路１３ａ（例えば、インバータ）に接続し、第２の組合わせ回路１３ａは、第４のフリップフロップＦＦ３のデータ入力端子Ｄ４に接続する。
【００１４】
第３及び第４のフリップフロップＦＦ３、ＦＦ４は、前段のスキャンパスに接続し、スキャンテストの信号若しくはスキャン結果の信号をシリアル入力端子Ｓｉｎにそれぞれ入力し、各シリアル出力端子Ｓｏｕｔから次段のスキャンパスへスキャンテストの信号若しくはスキャン結果の信号を出力する。
【００１５】
図１を参照して、第１の回路例に係るスキャンテスト回路の動作を説明する。シフトサイクルでは、第１〜第４のフリップフロップＦＦ１〜ＦＦ４の各シフトイネーブル端子Ｔへ論理値「０」のシフトイネーブルが入力され、各シリアル入力端子Ｓｉｎからスキャンテストの信号若しくはスキャン結果の信号をクロック端子ｃｋに印加するクロックと同期させてシリアル入力する。
【００１６】
例えば、第１及び第２のフリップフロップＦＦ１、ＦＦ２は、シリアル入力端子Ｓｉｎが共通接続されているのでクロック端子ｃｋに印加する１つのクロックに同期して同一のスキャンテストの信号若しくはスキャン結果の信号を入力する。
【００１７】
従来、２回のクロックに同期してシリアル入力していたスキャンテストの信号を、１回のクロックだけで同一のスキャンテストの信号若しくはスキャン結果の信号を入力できるので、スキャンテスト回路の高速化が図れる。
【００１８】
キャプチャサイクルでは、各シフトイネーブル端子Ｔへ論理値「１」のシフトイネーブルが入力され、第１のフリップフロップＦＦ１はデータ入力端子Ｄ１の信号を取り込んで記憶し、第２のフリップフロップＦＦ２はデータ入力端子Ｄ２の信号を取り込んで記憶し、第３のフリップフロップＦＦ３は第１の組合わせ回路１２ａの演算結果の信号をデータ入力端子Ｄ３から取り込んで記憶し、第４のフリップフロップＦＦ４は第２の組合わせ回路１３ａの演算結果の信号をデータ入力端子Ｄ４から取り込んで記憶する。
【００１９】
引き続き、シフトサイクルに遷移した段階で、排他的論理和回路１４は、第１及び第２のフリップフロップＦＦ１、ＦＦ２が記憶している値の排他的論理和の値を出力している。
【００２０】
セレクタ回路１５は、論理値「１」のセレクタ信号ＴＥＮを入力し、排他的論理和回路１４の出力を選択出力する。すなわち、２つのスキャン結果の信号の排他的論理和の値を１サイクルで出力するので、スキャンテストのクロック数を削減することができる。
【００２１】
第１及び第２のフリップフロップＦＦ１、ＦＦ２に記憶されるスキャン結果の信号が双方ともに誤りの確率は、第１又は第２のフリップフロップＦＦ１、ＦＦ２の一方が誤りである確率より低いので、スキャン結果の信号の精度を維持することができる。
【００２２】
このように、２つのスキャン結果の信号が双方ともに誤りである確率が低いのでこ、２つのスキャン結果の信号の排他的論理和を一回のサイクルで次段のスキャンパス若しくは出力端子に出力し、スキャンテスト回路のテストサイクル数を減少させることができる。
【００２３】
第１〜第４のフリップフロップＦＦ１〜ＦＦ４は、各シフトイネーブル端子Ｔへ論理値「０」のシフトイネーブルが入力され、各シリアル入力端子Ｓｉｎからスキャンテストの信号若しくはスキャン結果の信号をクロック端子ｃｋに印加するクロックに同期させてシリアル入力する。
【００２４】
セレクタ回路１５は、所定時間経過後、セレクタ信号ＴＥＮを反転させた論理値「０」を入力し、第１のフリップフロップＦＦ１を選択し、シリアル出力端子Ｓｏｕｔの信号を出力する。
【００２５】
（ｂ）第２の回路例
本発明の実施の形態の第２の回路例に係るスキャンテスト回路は、図２に示すように、データ入力端子Ｄ１、Ｄ２及びシリアル入力端子Ｓｉｎの何れか一方の信号をクロック端子ｃｋに印加するクロックに同期して取り込んで記憶すると共に、この記憶した一方の信号をデータ出力端子Ｑ１、Ｑ２及びシリアル出力端子Ｓｏｕｔから出力するスキャンタイプの第１及び第２のフリップフロップＦＦ１、ＦＦ２と、第１及び第２のフリップフロップＦＦ１、ＦＦ２が記憶する信号の排他的論理和を出力する排他的論理和回路１４、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔ及び排他的論理和回路１４の出力の何れか一方の信号を選択するセレクタ回路１５を有するシリアル出力制御回路１６と、第１のフリップフロップのデータ入力端子Ｄ１に接続された第１の組合わせ回路１２ａと、第２のフリップフロップのデータ入力端子Ｄ２に接続された第２の組合わせ回路１３ａと、を備える。
【００２６】
第２の回路例では、第１及び第２のフリップフロップＦＦ１、ＦＦ２のシリアル入力端子Ｓｉｎが独立して前段のスキャンパスに接続されている点で第１の回路例と相違する。したがって、第１及び第２のフリップフロップＦＦ１、ＦＦ２は、相互に独立した信号をシリアル入力端子に入力する。
【００２７】
第１のフリップフロップＦＦ１は、キャプチャサイクルで第１の組合わせ回路１２ａの出力信号をデータ入力端子Ｄ１から取り込んで記憶する。
【００２８】
第２のフリップフロップＦＦ２は、キャプチャサイクルで第２の組合わせ回路１３ａの出力信号をデータ入力端子Ｄ２から取り込んで記憶する。
【００２９】
引き続き、排他的論理和回路１４は、第１及び第２のフリップフロップＦＦ１、ＦＦ２のシリアル出力端子Ｓｏｕｔの信号の排他的論理和を出力する。
【００３０】
セレクタ回路１５は、論理値「１」のセレクタ信号に応じて、排他的論理和回路１４の出力信号を選択する。次のシフト動作で論理値「０」のセレクタ信号に変更し、クロック端子ｃｋに印加されるクロックに同期して第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔの信号を選択する。
【００３１】
このように、第２の回路例では、排他的論理和回路１４から２つのスキャン結果の信号の排他的論理和を演算し、この演算結果をセレクタ回路１５を通して出力するので、１回のサイクルでスキャン結果の信号を出力することができる。
【００３２】
（ｃ）第３の回路例
本発明の実施の形態の第３の回路例に係るスキャンテスト回路は、図３に示すように、スキャン入力端子１０に接続され、スキャン入力端子１０からシリアル入力されるスキャンテストの信号を記憶する第１及び第３のフリップフロップＦＦ１、ＦＦ３と、第１のフリップフロップＦＦ１からのスキャンテストの信号が、それぞれスキャンパスを構成するように同一のシフトサイクルでシリアル入力される第２、第４、第５、第６のフリップフロップＦＦ２、ＦＦ４、ＦＦ５、ＦＦ６と、第１及び第２のフリップフロップＦＦ１、ＦＦ２に接続され、第１及び第２のフリップフロップＦＦ１、ＦＦ２が記憶したスキャンテストの信号を論理演算し、その結果を第５のフリップフロップＦＦ５へ記憶させる第１の組合わせ回路１２と、第３及び第４のフリップフロップＦＦ３、ＦＦ４に接続され、第３及び第４のフリップフロップＦＦ３、ＦＦ４が記憶したスキャンテストの信号を論理演算し、その結果を第６のフリップフロップＦＦ６へ記憶させる第２の組合わせ回路１３と、第１及び第３のフリップフロッップＦＦ１、ＦＦ３のシリアル出力端子Ｓｏｕｔと第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎとの間に接続されたシリアル出力制御回路１６と、を備える。
【００３３】
シリアル出力制御回路１６は、第１及び第３のフリップフロップＦＦ１、ＦＦ３のシリアル出力端子Ｓｏｕｔの信号の排他的論理和を演算する排他的論理和回路１４、排他的論理和回路１４の出力及び第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔの何れか一方を選択するセレクタ回路１５を有する。
【００３４】
第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、スキャンタイプのフリップフロップであり、それぞれデータ入力端子Ｄ１〜Ｄ６、シリアル入力端子Ｓｉｎ、クロック端子ｃｋ、シフトイネーブル端子Ｔ、データ出力端子Ｑ１〜Ｑ６、シリアル出力端子Ｓｏｕｔを備え、取り込んで記憶した信号をデータ出力端子Ｑ１〜Ｑ６、及びシリアル出力端子Ｓｏｕｔへ出力する
第１の組合わせ回路１２は、第１のフリップフロップＦＦ１及び第２のフリップフロップＦＦ２に接続され、第１及び第２のフリップフロップＦＦ１、ＦＦ２のデータ出力端子Ｑ１、Ｑ２の信号を入力する。
【００３５】
第２の組合わせ回路１３は、第３のフリップフロップＦＦ３、及び第４のフリップフロップＦＦ４に接続され、第３及び第４のフリップフロップＦＦ１、ＦＦ２のデータ出力端子Ｑ１、Ｑ２の信号を入力する。
【００３６】
シリアル出力制御回路１６は、第１及び第３のフリップフロップＦＦ１、ＦＦ３のシリアル出力端子Ｓｏｕｔに接続する排他的論理和回路１４と、排他的論理和回路１４の出力を選択する「１」側の入力線と第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔを選択する「０」側の入力線を有するセレクタ回路１５を備える。
【００３７】
シリアル出力制御回路１６では、第１及び第３フリップフロップＦＦ１、ＦＦ３のシリアル出力端子Ｓｏｕｔと第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎとの間に接続され、セレクタ信号ＴＥＮが論理値「１」の場合は第１のフリップフロップＦＦ１と第３のフリップフロップＦＦ３の排他的論理和の信号を出力して第２のフリップフロップＦＦ２へ記憶させ、セレクタ信号ＴＥＮが論理値「０」の場合は第１のフリップフロップＦＦ１が記憶している信号を出力し第２のフリップフロップＦＦ２へ記憶させる。
【００３８】
図３では、２入力で１出力の第１の組合わせ回路１２と第２の組合わせ回路１３を示しているが、入力数及び出力数は回路設計に応じて、任意に選択できる事項である。したがって、第１の組合わせ回路１２と第２の組合わせ回路１３は論理的に等価なものであれば、４入力の組合わせ回路や、４出力の組合わせ回路に適用することもできる。
【００３９】
第５及び第６のフリップフロップＦＦ５、ＦＦ６は、後段に設けた第４の組合わせ回路１８の入力線ＩＮ１、ＩＮ２に接続され、各データ出力端子Ｑ５、Ｑ６から信号を第４の組合わせ回路１８に出力する。
【００４０】
図３と図５を参照して、第３の回路例の動作を説明する。図５に示すように、第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、クロック端子ｃｋに所定周期で論理を反転させるクロックを入力し、シフトイネーブル端子Ｔにシフトイネーブルを入力する。
【００４１】
セレクタ回路１５は、論理値「０」のセレクタ信号ＴＥＮを入力している状態では、「０」側の入力線の信号を選択し出力する。一方、論理値「１」のセレクタ信号ＴＥＮを入力している状態では、「１」側の入力線の排他的論理和の信号を選択し出力する。
【００４２】
第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、破線２１の左に示したシフトサイクルでは、シフトイネーブル端子Ｔに論理値「０」のシフトイネーブルを入力し、それぞれのシリアル入力端子Ｓｉｎの信号を取込み記憶する。
【００４３】
セレクタ回路１５は、論理値「０」のセレクタ信号ＴＥＮを入力し、「０」側の入力線を選択し、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔの信号を第３のフリップフロップＦＦ３のシリアル入力端子Ｓｉｎへ出力する。
【００４４】
第１のフリップフロップＦＦ１からのスキャンテストの信号が、それぞれスキャンパスを構成するように同一のシフトサイクルでシリアル入力される第２、第４、第５、第６のフリップフロップＦＦ２、ＦＦ４、ＦＦ５、ＦＦ６へシリアル転送される。
【００４５】
なお、第３のフリップフロップＦＦ３は、第１のフリップフロップＦＦ１に入力されるスキャンテストの信号と同一の信号をすべてのシフトサイクルで記憶する。
【００４６】
このように、第３の回路例では、第１及び第３のフリップフロップＦＦ１、ＦＦ３の各シリアル入力端子Ｓｉｎをスキャン入力端子１０に接続し、同一のスキャンテストの信号を同一のサイクルでスキャン入力端子１０から入力することで、従来の６個のクロックに同期させて６個のフリップフロップにスキャンテストの信号をシフト入力するのに比して、５個のクロックに同期させて第１〜第６のフリップフロップＦＦ１〜ＦＦ６にスキャンテストの信号を入力することができる。
【００４７】
次に、破線２１と破線２２に挟まれたキャプチャーサイクルでは、第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、各シフトイネーブル端子Ｔに論理値「１」のシフトイネーブルを入力し、各フリップフロップは、スキャン結果の信号をクロックの立上りエッジに同期させて各データ入力端子Ｄ１〜Ｄ６の信号を入力する。
【００４８】
第１〜第４のフリップフロップＦＦ１〜ＦＦ４は、第３の組合わせ回路１７のデータ出力端子Ｏ１〜Ｏ４の信号をデータ入力端子Ｄ１〜Ｄ４でそれぞれ取込み記憶する。
【００４９】
第５のフリップフロップＦＦ５は、第１の組合わせ回路１２の演算結果をデータ入力端子Ｄ５で取込み記憶する。
【００５０】
第６のフリップフロップＦＦ６は、第２の組合わせ回路１３の演算結果をデータ入力端子Ｄ６で取込み記憶する。
【００５１】
このように、第３の回路例では、第１及び第２の組合わせ回路１２、１３の演算結果を次段に接続した第５及び第６のフリップフロップＦＦ５、ＦＦ６へ記憶させた段階で、シフトイネーブル端子Ｔに供給しているシフトイネーブルの論理値を「１」から「０」に遷移させ、破線２２の右側に示したシフトサイクルへ移行させている。
【００５２】
破線２２の右に示したシフトサイクルでは、第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、シフトイネーブル端子Ｔに論理値「０」のシフトイネーブルを入力し、各シリアル入力端子Ｓｉｎの信号をクロックに同期させてシリアル入力する。
【００５３】
破線２２の右に示したシフトサイクルでは、第１回目のクロックが論理値「０」から「１」に立ち上がる前に、セレクタ信号ＴＥＮを論理値「１」に変化させている。
【００５４】
セレクタ回路１５は、「１」側の入力線に接続した排他的論理和回路１４の出力（第１及び第３のフリップフロップＦＦ１、ＦＦ３の排他的論理和の値）を選択し第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎへ出力する。
【００５５】
第２のフリップフロップＦＦ２は、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔの信号と第３のフリップフロップＦＦ３のシリアル出力端子Ｓｏｕｔの信号の排他的論理和の信号をシリアル入力端子Ｓｉｎから取込み記憶する。
【００５６】
第２のフリップフロップＦＦ２は、フリップフロップＦＦ４のシリアル入力端子Ｓｉｎへ排他的論理和の信号を出力し、クロックに同期させてチェーン状に接続している第４〜第６のフリップフロップＦＦ４〜ＦＦ６を通して排他的論理和の信号をスキャン出力端子１１へ転送する。
【００５７】
第３の回路例では、第１〜第３の組合わせ回路１２、１３、１４から出力される期待値と、スキャン出力端子１１から出力されるスキャン結果とを比較して組合わせ回路の何処に不具合が発生したかを確認することができる。
【００５８】
第１及び第３のフリップフロップＦＦ１、ＦＦ３の排他的論理和の期待値は、「０」でもよく「１」でもよい回路設計に応じて、任意に選択できる事項である。
【００５９】
図３と図６を参照して、第３の回路例のシフトサイクルを説明する。
【００６０】
第１及び第３のフリップフロップＦＦ１、ＦＦ３は、シフトサイクル「１」でクロックに同期してスキャン入力端子１０からスキャンテストの信号を取込み記憶する。
【００６１】
セレクタ回路１５は、シフトサイクル「１」の期間に論理値「０」のセレクタ信号ＴＥＮを入力している状態で、「０」側の入力線を選択している。
【００６２】
クロックに同期して第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔに出力されているスキャンテストの信号を第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎへ出力する。
【００６３】
第２のフリップフロップＦＦ２は、シフトサイクル「２」でクロックに同期して第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。また、記憶したスキャンテストの信号を第４のフリップフロップＦＦ４のシリアル入力端子Ｓｉｎへ出力する。
【００６４】
第４のフリップフロップＦＦ４は、シフトサイクル「３」でクロックに同期して第４のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。また、スキャンテストの信号を第５のフリップフロップＦＦ５のシリアル入力端子Ｓｉｎへ出力する。
【００６５】
第５のフリップフロップＦＦ５は、シフトサイクル「４」でクロックに同期して第５のフリップフロップＦＦ５のシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。また、記憶したスキャンテストの信号を第６のフリップフロップＦＦ６のシリアル入力端子Ｓｉｎへ出力する。
【００６６】
第６のフリップフロップＦＦ６は、シフトサイクル「５」でクロックに同期して第６のフリップフロップＦＦ６のシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。
【００６７】
このように、第３の回路例では、第１のフリップフロップＦＦ１のスキャンテストの信号を５回のシフトサイクルで第６のフリップフロップＦＦ６へ転送することができる。
【００６８】
次に、スキャン出力端子１１からスキャン結果の信号を出力するシフトサイクルでは、セレクタ回路１５は、シフトサイクル「１」の期間に論理値「１」のセレクタ信号ＴＥＮを入力しているので、「１」側の入力線を選択し、第１及び第３のフリップフロップＦＦ１、ＦＦ３のスキャン結果を排他的論理和回路１４で排他的論理和し排他的論理和の信号を第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎへ出力する。
【００６９】
また、第２、第４、第５、第６のフリップフロップＦＦ２、ＦＦ４、ＦＦ５、ＦＦ６がキャプチャサイクルで記憶したスキャン結果の信号は、クロックに同期してスキャン出力端子１１へ順次シフトし、第６、第５、第４、第２のフリップフロップＦＦ６、ＦＦ５、ＦＦ４、ＦＦ２のスキャン結果の信号の順番にスキャン出力端子１１へ出力される。
【００７０】
第２のフリップフロップＦＦ２は、シフトサイクル「２」でクロックに同期して第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎの排他的論理和の信号を取込み記憶する。また、記憶した排他的論理和の信号を第４のフリップフロップＦＦ４のシリアル入力端子Ｓｉｎへ出力する。
【００７１】
第４のフリップフロップＦＦ４は、シフトサイクル「３」でクロックに同期して第４のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎの排他的論理和の信号を取込み記憶する。また、排他的論理和の信号を第５のフリップフロップＦＦ５のシリアル入力端子Ｓｉｎへ出力する。
【００７２】
第５のフリップフロップＦＦ５は、シフトサイクル「４」でクロックに同期して第５のフリップフロップＦＦ５のシリアル入力端子Ｓｉｎの排他的論理和の信号を取込み記憶する。また、記憶した排他的論理和の信号を第６のフリップフロップＦＦ６のシリアル入力端子Ｓｉｎへ出力する。
【００７３】
第６のフリップフロップＦＦ６は、シフトサイクル「５」でクロックに同期して第６のフリップフロップＦＦ６のシリアル入力端子Ｓｉｎの排他的論理和の信号を取込み記憶する。また、記憶した排他的論理和の信号をスキャン出力端子１１へ出力する。
【００７４】
このように、第３の回路例では、５回のシフトサイクルでスキャン結果の信号及び排他的論理和の信号をスキャン出力端子１１へ出力することができる。
【００７５】
図３と図８を参照して、第３の回路例のスキャンテスト方法を説明する。
【００７６】
スキャンテスト取得サイクルでは、シフトイネーブル判定ステップ３０（以下、ステップを「ＳＴ」と略記する。）でシフトイネーブル端子Ｔの論理値「０」と判定し、セレクタ信号判定ＳＴ３２へ分岐し、セレクタ信号ＴＥＮの論理値「０」と判定し、シフトサイクルＳＴ３４へ分岐する。
【００７７】
シフトサイクルＳＴ３４では、第１及び第３のフリップフロップＦＦ１、ＦＦ３は、スキャン入力端子１０からスキャンテストの信号をクロックに同期してシリアル入力端子Ｓｉｎから取込み記憶する。４回のクロックで第１のフリップフロップＦＦ１が記憶したスキャンテストの信号をスキャンパスを形成する第２のフリップフロップＦＦ２、第４、第５、第６のフリップフロップＦＦ４〜ＦＦ６へ転送する。
【００７８】
スキャンテスト処理は、終了判定処理ＳＴ３５へ移行し、処理が終了するまでシフトイネーブル判定ＳＴ３０へ復帰する。
【００７９】
シフトイネーブル判定ＳＴ３０では、シフトイネーブル端子Ｔの論理値「１」と判定しキャプチャサイクルＳＴ３１へ分岐させ、第１〜第６のフリップフロップＦＦ１〜ＦＦ６のデータ入力端子Ｄ１〜Ｄ６の信号をそれぞれ第１〜第６のフリップフロップＦＦ１〜ＦＦ６へ取込み記憶させる。
【００８０】
スキャンテスト処理は、シフトイネーブル判定ＳＴ３０に移行させ、シフトイネーブル端子Ｔの論理値「０」と判定し、セレクタ信号判定ＳＴ３２へ分岐する。セレクタ信号判定ＳＴ３２では、セレクタ信号ＴＥＮの論理値「１」と判定し、排他的論理和出力ＳＴ３３へ分岐する。
【００８１】
排他的論理和出力ＳＴ３３では、第１及び第３のフリップフロップＦＦ１、ＦＦ３が記憶する信号の排他的論理和の信号を第２のフリップフロップＦＦ２へ出力し、処理をセレクタ信号判定ＳＴ３２へ復帰させる。
【００８２】
セレクタ信号判定ＳＴ３２では、セレクタ信号ＴＥＮの論理値「０」と判定し、シフトサイクルＳＴ３４へ移行する。
【００８３】
シフトサイクルＳＴ３４では、第２のフリップフロップＦＦ２は、第１及び第３のフリップフロップＦＦ１、ＦＦ３が記憶する信号の排他的論理和の信号をクロックに同期して取込み記憶する。３回のクロックで第２のフリップフロップＦＦ２が記憶した排他的論理和の信号をスキャンパスを形成する第４、第５、第６のフリップフロップＦＦ４〜ＦＦ６へ転送しスキャン出力端子１１へ出力する。
【００８４】
スキャンテスト処理は、終了判定処理ＳＴ３５へ移行し、処理が終了するまでシフトイネーブル判定ＳＴ３０へ復帰し、スキャンテストの信号をシフトサイクルＳＴ３４でスキャンインし、キャプチャサイクルＳＴ３１で各フリップフロップＦＦ１〜ＦＦ６のデータ入力端子Ｄ１〜Ｄ６の信号を取込み記憶させ、キャプチャした信号をシフトサイクルＳＴ３４でスキャン出力端子１１へ出力する。
【００８５】
（ｄ）第４の回路例
本発明の実施の形態の第４の回路例に係るスキャンテスト回路は、図４に示すように、スキャン入力端子１０に接続され、スキャン入力端子１０からシリアル入力されるスキャンテストの信号を記憶する第３及び第５のフリップフロップＦＦ３、ＦＦ５と、第５のフリップフロップＦＦ５からのスキャンテストの信号が、それぞれスキャンパスを構成するように同一のシフトサイクルでシリアル入力される第６、第４、第２、第１のフリップフロップＦＦ６、ＦＦ４、ＦＦ２、ＦＦ１と、第５及び第６のフリップフロップＦＦ５、ＦＦ６に接続され、第５及び第６のフリップフロップＦＦ５、ＦＦ６が記憶したスキャンテストの信号を論理演算し、その結果を第２のフリップフロップＦＦ２へ記憶させる第１の組合わせ回路１２と、第３及び第４のフリップフロップＦＦ３、ＦＦ４に接続され、第３及び第４のフリップフロップＦＦ３、ＦＦ４が記憶したスキャンテストの信号を論理演算し、その結果を第１のフリップフロップＦＦ１へ記憶させる第２の組合わせ回路１３と、第１及び第２のフリップフロッップＦＦ１、ＦＦ２のシリアル出力端子Ｓｏｕｔとスキャン出力端子１１との間に接続されたシリアル出力制御回路１６ａと、第３のフリップフロップＦＦ３のシリアル出力端子Ｓｏｕｔと第１のフリップフロップＦＦ１のシリアル入力端子Ｓｉｎとの間に接続された第２のセレクタ回路１５ｂと、を備える。
【００８６】
図４では、２入力で１出力の第１の組合わせ回路１２と第２の組合わせ回路１３を示しているが、入力数及び出力数は回路設計に応じて、任意に選択できる事項である。
【００８７】
また、第３の回路例と同一の構成要素については説明を省略する。第２の回路では、シリアル出力制御回路１６ａを第１及び第２のフリップフロップＦＦ１、ＦＦ２のシリアル出力端子Ｓｏｕｔに接続している点と、第２のセレクタ回路１５ｂが第２又は第３のフリップフロップＦＦ２、ＦＦ３のシリアル出力端子Ｓｏｕｔの何れか一方を選択して、第２又は第３のフリップフロップＦＦ２、ＦＦ３が記憶している信号の何れか一方の信号を第１のフリップフロップＦＦ１へ記憶させる点で第３の回路例と相違する。
【００８８】
シリアル出力制御回路１６ａは、第１及び第２のフリップフロップＦＦ１、ＦＦ２のシリアル出力端子Ｓｏｕｔに接続され、排他的論理和の論理値を出力する排他的論理和回路１４ａと、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔと排他的論理和回路１４ａの出力の何れか一方を選択してスキャン出力端子１１に出力する第１のセレクタ回路１５ａを有している。
【００８９】
図４と図５を参照して、第４の回路例の動作を説明する。第１〜第６のフリップフロップＦＦ１〜ＦＦ６は、クロック端子ｃｋに所定周期で論理を反転させるクロックを入力し、シフトイネーブル端子Ｔにシフトイネーブルを入力する。
【００９０】
破線２１の左側に示したスキャンテストの信号を取込むシフトサイクルは、第３の回路例と同等のタイミングで動作をするので重複する説明を省略する。
【００９１】
また、破線２１と破線２２に挟まれたキャプチャーサイクルも第３の回路例と同等のタイミングで動作をするので重複する説明を省略する。
【００９２】
破線２２の右に示したシフトサイクルでは、第１のセレクタ回路１５ａは、第１回目のクロックに同期させて第２のフリップフロップＦＦ２に記憶しているスキャン結果の信号と第１のフリップフロップＦＦ１に記憶しているスキャン結果の信号の排他的論理和の信号を選択しスキャン出力端子１１へ出力する。
【００９３】
第２のセレクタ回路１５ｂは、第１回目のクロックに同期させて第２のフリップフロップＦＦ２に記憶しているスキャン結果の信号を第２のセレクタ回路１５ｂを通して第１のフリップフロップＦＦ１のシリアル入力端子Ｓｉｎに出力する。
【００９４】
破線２２の右に示したシフトサイクルでは、２回目以降のクロックに同期させて、チェーン状に接続している第５、第６、第４、第２のフリップフロップＦＦ５、ＦＦ６、ＦＦ４、ＦＦ２のスキャン結果の信号を第２のセレクタ回路１５ｂを通して第１のフリップフロップＦＦ１へ出力し、第１のフリップフロップＦＦ１は取り込んで記憶したスキャン結果の信号を第１のセレクタ回路１５ｂを経由してスキャン出力端子１１へ出力している。
【００９５】
例えば、スキャン出力端子１１は、キャプチャサイクルで第３〜第６のフリップフロップＦＦ３〜ＦＦ６に記憶したスキャン結果の信号を、複数のクロックに同期するシフトサイクルで第３のフリップフロップＦＦ３のスキャン結果の信号を出力し、第４のフリップフロップＦＦ４のスキャン結果の信号を出力し、第６のフリップフロップＦＦ６のスキャン結果の信号を出力し、第５のフリップフロップＦＦ５のスキャン結果の信号を出力する。
【００９６】
第４の回路例でも、第１及び第２の組合わせ回路１２、１３、第３の組合わせ回路１７（図３参照）から出力される期待値と、スキャン出力端子１１から出力されるスキャン結果の信号とを比較して組合わせ回路の何処に不具合が発生したかを確認することができる。
【００９７】
第１及び第３のフリップフロップＦＦ５、ＦＦ３の排他的論理和の期待値は、「０」でもよく「１」でもよい回路設計に応じて、任意に選択できる事項である。
【００９８】
図４と図７を参照して、第４の回路例のシフトサイクルを説明する。スキャン入力端子１０からスキャンテストの信号を取込むシフトサイクルでは、シフトイネーブル端子Ｔの論理値が「１」から「０」に遷移し、シフトサイクル「１」では、クロックの立上りに同期して第３及び第５のフリップフロップＦＦ３、ＦＦ５は、スキャン入力端子１０のスキャンテストの信号をそれぞれのシリアル入力端子Ｓｉｎに取込み記憶する。また、第５のフリップフロップＦＦ５は、記憶したスキャンテストの信号を第６のフリップフロップＦＦ６のシリアル入力端子Ｓｉｎへ出力する。
【００９９】
第６のフリップフロップＦＦ６は、シフトサイクル「２」でクロックに同期して第６のフリップフロップＦＦ６のシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。また、記憶したスキャンテストの信号を第４のフリップフロップＦＦ４のシリアル入力端子Ｓｉｎへ出力する。
【０１００】
第４のフリップフロップＦＦ４は、シフトサイクル「３」でクロックに同期してシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。また、記憶したスキャンテストの信号を第２のフリップフロップＦＦ２のシリアル入力端子Ｓｉｎへ出力する。
【０１０１】
第２のフリップフロップＦＦ２は、シフトサイクル「４」でクロックに同期してシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。また、記憶したスキャンテストの信号を第２のセレクタ回路１５ｂ及びシリアル出力制御回路１６ａに出力する。
【０１０２】
第２のセレクタ回路１５ｂは、シフトサイクル「４」の期間に論理値「０」のセレクタ信号ＴＥＮを入力し、「０」側の入力線を選択し、第２のフリップフロップＦＦ２のスキャンテストの信号を第１のフリップフロップＦＦ１のシリアル入力端子Ｓｉｎへ出力する。
【０１０３】
第１のフリップフロップＦＦ１は、シフトサイクル「５」でクロックに同期してシリアル入力端子Ｓｉｎのスキャンテストの信号を取込み記憶する。
【０１０４】
このように、第４の回路例でも、第５のフリップフロップＦＦ５のスキャンテストの信号を５回のシフトサイクルで第１のフリップフロップＦＦ１へ転送することができる。
【０１０５】
次に、スキャン出力端子１１からスキャン結果の信号を出力するシフトサイクルでは、第１のセレクタ回路１５ａは、シフトサイクル「１」の期間に論理値「１」のセレクタ信号ＴＥＮを入力しているので、「１」側の入力線を選択し、１回目のクロックに同期して第１及び第２のフリップフロップＦＦ１、ＦＦ２のスキャン結果の信号の排他的論理和の演算結果をスキャン出力端子１１へ出力する。
【０１０６】
第２のセレクタ回路１５ｂは、シフトサイクル「１」の期間に論理値「１」のセレクタ信号ＴＥＮを入力しているので、「１」側の入力線を選択し、クロックに同期して第３のフリップフロップＦＦ３のスキャン結果の信号を第１のフリップフロップＦＦ１のシリアル入力端子Ｓｉｎへ出力する。
【０１０７】
第１のフリップフロップＦＦ１は、シフトサイクル「２」で第３のフリップフロップＦＦ３がキャプチャーサイクルで記憶したスキャン結果の信号をクロックに同期してシリアル出力制御回路１６ａを通してスキャン出力端子１１に出力する。
【０１０８】
第１のフリップフロップＦＦ１は、シフトサイクル「３」で第４のフリップフロップＦＦ４がキャプチャーサイクルで記憶したスキャン結果の信号をクロックに同期してシリアル出力制御回路１６ａを通してスキャン出力端子１１に出力する。
【０１０９】
第１のフリップフロップＦＦ１は、シフトサイクル「４」で第６のフリップフロップＦＦ６がキャプチャーサイクルで記憶したスキャン結果の信号をクロックに同期してシリアル出力制御回路１６ａを通してスキャン出力端子１１に出力する。
【０１１０】
第１のフリップフロップＦＦ１は、シフトサイクル「５」で第５のフリップフロップＦＦ５がキャプチャーサイクルで記憶したスキャン結果の信号をクロックに同期してシリアル出力制御回路１６ａを通してスキャン出力端子１１に出力する。
【０１１１】
このように、第４の回路例でも、５回のシフトサイクルでスキャン結果の信号及び排他的論理和の演算結果をスキャン出力端子１１へ出力することができる。
【０１１２】
図４と図８を参照して第４の回路例の動作フローを説明する。
【０１１３】
スキャンテスト取得サイクルでは、シフトイネーブル判定ＳＴ３０でシフトイネーブル端子Ｔの論理値「０」と判定し、セレクタ信号判定ＳＴ３２へ分岐し、セレクタ信号ＴＥＮの論理値「０」と判定し、シフトサイクルＳＴ３４へ分岐する。
【０１１４】
シフトサイクルＳＴ３４では、第３及び第５のフリップフロップＦＦ３、ＦＦ５は、スキャン入力端子１０からスキャンテストの信号をクロックに同期してシリアル入力端子Ｓｉｎから取込み記憶する。４回のクロックで第５のフリップフロップＦＦ５が記憶したスキャンテストの信号をスキャンパスを形成する第６、第４、第２、第１のフリップフロップＦＦ６、４、２、１へ転送する。
【０１１５】
スキャンテスト処理は、終了判定処理ＳＴ３５へ移行し、スキャンテストの終了検出までシフトイネーブル判定ＳＴ３０へ復帰し、スキャンテストの終了検出で終了する。
【０１１６】
シフトイネーブル判定ＳＴ３０では、シフトイネーブル端子Ｔの論理値「１」と判定しキャプチャサイクルＳＴ３１へ分岐させ、第１〜第６のフリップフロップＦＦ１〜ＦＦ６のデータ入力端子Ｄ１〜Ｄ６の信号をそれぞれ第１〜第６のフリップフロップＦＦ１〜ＦＦ６へ取込み記憶させる。
【０１１７】
スキャンテスト処理は、シフトイネーブル判定ＳＴ３０に移行させ、シフトイネーブル端子Ｔの論理値「０」と判定し、セレクタ信号判定ＳＴ３２へ分岐する。セレクタ信号判定ＳＴ３２では、セレクタ信号ＴＥＮの論理値「１」と判定し、排他的論理和出力ＳＴ３３へ分岐する。
【０１１８】
排他的論理和出力ＳＴ３３では、第１のセレクタ回路１５ａは、第１及び第２のフリップフロップＦＦ１、ＦＦ２が記憶する信号の排他的論理和の信号を選択しスキャン出力端子１１へ出力する。
【０１１９】
同一のクロックのサイクルで、第２のセレクタ回路１５ｂは、第３のフリップフロップＦＦ３が記憶するスキャン結果の信号を選択し、第１のフリップフリップＦＦ１のシフト入力端子Ｓｉｎへ出力し、処理をセレクタ信号判定ＳＴ３２へ復帰させる。
【０１２０】
セレクタ信号判定ＳＴ３２では、セレクタ信号ＴＥＮの論理値「０」と判定し、シフトサイクルＳＴ３４へ移行する。
【０１２１】
シフトサイクルＳＴ３４では、第１のセレクタ回路１５ａは、第１のフリップフロップＦＦ１のシリアル出力端子Ｓｏｕｔを選択し、第２のセレクタ回路１５ｂは、第２のフリップフロップＦＦ２のシリアル出力端子Ｓｏｕｔを選択する。
【０１２２】
第２のフリップフロップＦＦ２は、前段の第４のフリップフロップＦＦ４のシリアル出力端子Ｓｏｕｔに接続し、第４のフリップフロップＦＦ４は、前段の第６のフリップフロップＦＦ６のシリアル出力端子Ｓｏｕｔに接続し、第６のフリップフロップＦＦ６は、前段の第５のフリップフロップＦＦ５のシリアル出力端子Ｓｏｕｔに接続している。
【０１２３】
シフトサイクルＳＴ３４では、複数のシフトサイクルで第１、第２、第４、第６、第５のフリップフロップＦＦ１、ＦＦ２、ＦＦ４、ＦＦ６、ＦＦ５のスキャン結果の信号が順番転送され第１のフリップフロップＦＦ１を通してスキャン出力端子１１へ出力する。
【０１２４】
スキャンテスト処理は、終了判定処理ＳＴ３５へ移行し、スキャンテストの終了検出までシフトイネーブル判定ＳＴ３０へ復帰し、スキャンテストの終了検出で終了する。シフトイネーブル判定ＳＴ３０へ復帰すると、スキャンテストの信号をシフトサイクルＳＴ３４でスキャンインし、キャプチャサイクルＳＴ３１で各フリップフロップＦＦ１〜ＦＦ６のデータ入力端子Ｄ１〜Ｄ６の信号を取込み記憶させ、キャプチャした信号をシフトサイクルＳＴ３４でスキャン出力端子１１へ出力する。
【０１２５】
（他の実施の形態）
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である２入力の組合わせ回路に適用した場合について説明したが、本発明は２入力の組合わせ回路に限定されるものではなく、複数の入力線を備えた組み合わせ回路にも適用できることは勿論である。
【０１２６】
また回路例では、集積回路に含まれるスキャンパスは、複数のフリップフロップを１本のチェーン状に接続して、スキャン入力端子からスキャンテストの信号を入力し、スキャン出力端子からスキャン結果の信号を出力する回路例を示しているが、本発明は、１本のスキャンパスに限定されず、キャン入力端子、スキャン出力端子を追加して複数のフリップフロップにスキャンテストの信号を供給することもできる。スキャンパス数は回路設計に応じて、任意に選択できる事項である。
【０１２７】
さらに、回路例では、６個のフリップフロップに対して５サイクルでスキャンテストの信号をスキャン入力端子１０から入力し、５サイクルでキャプチャ出力されたスキャン結果の信号と排他的論理和の値をスキャン出力端子１１へ出力したが、本発明は、６個のフリップフロップに限定されず、スキャン入力端子１０とスキャン出力端子１１との間に配置するフリップフロップ数は回路設計に応じて、任意に選択できる事項である。
【０１２８】
なお、本発明の実施形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本発明の実施の形態に記載されたものに限定されるものではない。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施の形態に係る第１の回路例の回路図。
【図２】本発明の実施の形態に係る第２の回路例の回路図。
【図３】本発明の実施の形態に係る第３の回路例の回路図。
【図４】本発明の実施の形態に係る第４の回路例の回路図。
【図５】本発明の実施の形態に係るスキャンテスト回路のタイミングチャート。
【図６】本発明の実施の形態に係る第３の回路例のブロック図。
【図７】本発明の実施の形態に係る第４の回路例のブロック図。
【図８】本発明の実施の形態に係るスキャンテスト回路のフローチャート。
【符号の説明】
【０１３０】
ＦＦ１〜ＦＦ６…フリップフロップ
１０…スキャン入力端子
１１…スキャン出力端子
１２、１２ａ…第１の組合わせ回路
１３、１３ａ…第２の組合わせ回路
１４、１４ａ…排他的論理和回路
１５、１５ａ、１５ｂ…セレクタ回路
１６、１６ａ…シリアル出力制御回路
【図１】
2006112909.tif 000003
【図２】
2006112909.tif 000004
【図３】
2006112909.tif 000005
【図４】
2006112909.tif 000006
【図５】
2006112909.tif 000007
【図６】
2006112909.tif 000008
【図７】
2006112909.tif 000009
【図８】
2006112909.tif 000010