(57)【要約】【課題】多値メモリセルに記憶されている多値情報が失われても、誤り訂正を効率よく行うことができるようにする。【解決手段】３個以上の記憶状態を保持する複数個の多値メモリセルを具備している多値半導体記憶装置のメモリセルアレイ１に、任意の符号化方法によって符号化された１つの符号語を構成する各ビットを複数の多値メモリセルに分散させて記憶するようにするビット情報分散手段６ａを設け、１つの多値メモリセルに記憶されている複数ビットに誤りが生じても、１つの符号語に関しては誤り訂正が可能な最小ビット数の情報が失われるのみとなるようにする。【選択図】図１
2006134577.tif 000002
【特許請求の範囲】
【請求項１】
各々が３個以上の相異なる所定の記憶状態のうちの１つを保持する複数個の多値メモリ
セルと、
誤り訂正の符号化方法によって符号化された少なくとも第１の符号と第２の符号が与え
られ、前記第１の符号を構成する複数の第１の情報ビットと前記第２の符号を構成する複
数の第２の情報ビットのうち、同じ桁の情報ビット同士が１組となって対応する前記多値
メモリセルに記憶されるように前記第１及び第２の情報ビットを並べ替える並べ替え手段
と、
並べ替えられた前記情報ビットに対応して所定電圧を発生させる電圧発生手段と、
アドレス情報を受けて、当該アドレス情報に対応した前記多値メモリセルに前記所定電
圧を印加する電圧印加手段とを備え、
前記並び替え手段は、前記複数の多値メモリセルの１つが記憶するビット数がｍである
ときに、ｍ個の情報ビットを前記１つの多値メモリセルに記憶させるように、符号長ｎの
符号ｍ個をｍ×ｎ配列の各行として並べ替えることを特徴とする多値半導体記憶装置。
【請求項２】
前記多値メモリセルは不揮発性半導体メモリであることを特徴とする請求項１に記載の
多値半導体記憶装置。
【請求項３】
各々が３個以上の相異なる所定の記憶状態のうちの１つを保持する複数個の多値メモリ
セルを備えた多値半導体記憶装置への情報ビットの書き込み方法であって、
誤り訂正の符号化方法によって符号化された少なくとも第１の符号と第２の符号が与え
られ、前記第１の符号を構成する複数の第１の情報ビットと前記第２の符号を構成する複
数の第２の情報ビットのうち、同じ桁の情報ビット同士が１組となって対応する前記多値
メモリセルに記憶されるように前記第１及び第２の情報ビットを並び替える第１のステッ
プと、
前記並び替えられた前記情報ビットに対応して所定電圧を発生させる第２のステップと
、
アドレス情報を受けて、当該アドレス情報に対応した前記多値メモリセルに前記所定電
圧を印加する第３のステップとを備え、
前記第１のステップにおいて、前記複数の多値メモリセルの１つが記憶するビット数が
ｍであるときに、ｍ個の情報ビットを前記１つの多値メモリセルに記憶させるように、符
号長ｎの符号ｍ個をｍ×ｎ配列の各行として並べ替えることを特徴とする書き込み方法。
【請求項４】
コンピュータに請求項３に記載の書き込み方法の前記各ステップを実行させるためのプ
ログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【請求項５】
複数の多値メモリセルを具備し、前記各多値メモリセルが３個以上の相異なる所定の記
憶状態のうちの１つを保持する多値半導体記憶装置において、
誤り訂正の符号化方法によって符号化された１つの符号を構成する各ビットを前記複数
の多値メモリセルに分散させて記憶するようにする情報ビット分散手段を具備しており、
前記情報ビット分散手段は、前記複数の多値メモリセルに分散させて記憶する符号を、
符号長ｎの符号ｍ個をｍ×ｎ配列の各行として並べ、前記多値メモリセルが記憶するビッ
ト数がｍであるときに、前記配列の各列に配置されるｍ個の情報を前記多値メモリの１個
に記憶させることを特徴とする多値半導体記憶装置。
【請求項６】
前記多値メモリセルは不揮発性半導体メモリであることを特徴とする請求項５に記載の
多値半導体記憶装置。
【請求項７】
請求項５又は６に記載の多値半導体記憶装置における前記情報ビット分散手段としてコ
ンピュータを機能させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒
体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多値半導体記憶装置及びその書き込み方法と読み出し方法並びに記憶媒体に関
するものである。
【背景技術】
【０００２】
半導体記憶装置に記憶された符号の誤り訂正機能として、例えばハミング符号を用いた
方法が一般的に用いられてきた。前記ハミング符号を用いる半導体記憶装置においては、
例えば、４ビットの情報ビット（ｍ１，ｍ２，ｍ３，ｍ４）を記憶する場合、３ビットの
検査ビット（ｐ１，ｐ２，ｐ３）を符号器によって求め、情報ビットと検査ビットの合計
７ビットを記憶する。
【０００３】
そして、前記半導体記憶装置に記憶したハミング符号の読みだし時には、読みだした情
報（ｙ１，ｙ２，ｙ３，ｙ４，ｙ５，ｙ６，ｙ７）を復号器に与え、誤りを訂正した情報
（ｍ１，ｍ２，ｍ３，ｍ４）を得るようにしている。このような半導体記憶装置では、前
記読みだした情報（ｙ１，ｙ２，ｙ３，ｙ４，ｙ５，ｙ６，ｙ７）のうち、１ビットまで
の誤りを訂正することができる。詳しくは、例えば、電子情報通信学会発行  今井秀樹著
「符号理論」（平成６年６月１０日発行（５版））などを参考にされたい。
【０００４】
ところで、最近は特開平６−１９５６８７号公報に示されるように、１個のメモリセル
に３値以上の値を記憶する多値半導体記憶装置がある。前記多値半導体記憶装置には、複
数のしきい値電圧が設定されていて、例えば、４値不揮発性半導体メモリであれば、各メ
モリセルは４個のしきい値電圧（０Ｖ，２Ｖ，４Ｖ，６Ｖ）に設定され、１個のメモリセ
ルで２ビット分の情報を記憶することができるようになされている。つまり、記憶内容（
００，０１，１０，１１）に対応して、メモリセルのしきい値電圧が０Ｖ，２Ｖ，４Ｖ，
６Ｖに設定されている。
【０００５】
ここで、このような多値半導体記憶装置にハミング符号による誤り訂正機能を付与する
場合、従来は符号化で得られた記憶するべき符号列の各ビットを順番に記憶するようにし
ていたので、隣り合うビットが同じメモリセルに記憶されていた。
【０００６】
例えば、情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）と（ｍ１２，ｍ２２，ｍ３２
，ｍ４２）から、検査ビット（ｐ１１，ｐ２１，ｐ３１）と（ｐ１２，ｐ２２，ｐ３２）
とを得て、これを多値メモリセルに記憶する場合を説明する。これらの情報ビット及び検
査ビットよりなるハミング符号を多値メモリセルに記憶する場合、従来はｍ１１とｍ２１
、ｍ３１とｍ４１、ｐ１１とｐ２１、ｐ３１とｍ１２、ｍ２２とｍ３２、ｍ４２とｐ１２
、ｐ２２とｐ３２のように順番に記憶していた。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
多値半導体記憶装置における誤りの起こり方を、先に記述した多値不揮発性メモリを例
に述べると、しきい値電圧の変化によって誤りが起こるため、例えば“１０”が“０１”
になるように、２ビットの情報の対が同時に誤りを起こす確率が非常に高い。
【０００８】
つまり、多値半導体記憶装置で発生する誤りは、１個の多値メモリセルに記憶する値の
数に対応して、符号系列のある区間に集中して起こる、いわゆるバースト誤りになるのが
特徴である。そして、このようなバースト誤りが起こると、１個の多値メモリセルの記憶
状態が変化して、２ビットの誤りが起こることになる。この場合には、１個のハミング符
号において２個以上の誤りが起こることになり、正しく復号化できなくなる。
【０００９】
ハミング符号を用いる方法の他に、多値半導体記憶装置の誤り訂正方法として特開昭６
０−１６３３００号公報にて示されているような、多元符号を用いる方法も提案されてい
るが、この方法も多値半導体記憶装置における誤りの起こり方がバースト誤りになる確率
が高いことが考慮されておらず、誤り訂正の効率が悪い問題があった。
【００１０】
また、上述したような多値メモリでは、１つのメモリセルに対する読み出し動作の回数
が多くなるという問題があった。従来の読み出し方法を、上述の４値半導体記憶装置の読
み出し動作について説明する。この半導体記憶装置は、外部から読み出し命令を受信する
と、アドレスの入力を待つ。入力されるアドレスは、実在するメモリセルに対応した物理
アドレスではなく、論理アドレスであるため、入力された論理アドレスから物理アドレス
が算出される。
【００１１】
次いで、算出された物理アドレスにより指定されたメモリセルのしきい値電圧が（０Ｖ
，２Ｖ，４Ｖ，６Ｖ）の何れであるかを調べ、２ビットのデータに変換する。具体的には
、メモリセルに例えば１Ｖ，３Ｖ，５Ｖの判定電圧を順次印加する。この場合、１Ｖの判
定電圧を印加したときにメモリセルのソース／ドレインに電流が流れたならば、メモリセ
ルのしきい値電圧は０Ｖであると分かり、“００”のデータが読み出される。一方、１Ｖ
では電流が流れなかったが、３Ｖで電流が流れたならば、メモリセルのしきい値電圧は２
Ｖであると分かり、“０１”のデータが読み出される。
【００１２】
更に、１Ｖと３Ｖでは電流が流れず、５Ｖのときに初めて電流が流れたならば、メモリ
セルのしきい値電圧は４Ｖであると分かり、“１０”のデータが読み出される。更に、メ
モリセルに印加したすべての電圧で電流が流れなかったときは、メモリセルのしきい値電
圧は６Ｖであると分かり、“１１”のデータが読み出される。以上に説明した例では、１
つのメモリセルに４値、すなわち、２ビットのデータを記憶させたが、更に多値のデータ
を記憶させることも研究されている。
【００１３】
しかし、上述したような多値メモリでは、１つのメモリセルに対する読み出し動作の回
数が多くなるという問題があった。例えば、上述のように１つのメモリセルに４値を記憶
させた場合には、このように、従来の４値半導体記憶装置においては、読み出し動作で、
入力されたアドレスが如何なる値であろうとも、メモリセルのしきい値電圧が４値のうち
の何れであるかを特定する３回の読み出し検出動作が必ず行われる。実際には、１Ｖ→３
Ｖ→５Ｖと階段状に変化する電圧を印加して読み出し検出を行うのであるが、読み出し検
出動作が３回必要であることには変わりない。
【００１４】
そこで、本発明者等は、特開平７−２０１１８９号公報で、メモリセルの読み出し動作
を高速化する方法を開示している。この方法は、上述の４値半導体記憶装置に対応させて
説明すれば、メモリセルに先ず３Ｖの電圧を印加し、電流が流れるか否かで２ビットのデ
ータのうちの上位ビットを判定する。この場合、電流が流れたならば上位ビットは“０”
であり、電流が流れなかったならば上位ビットは“１”である。次いで、上位ビットが“
０”であると判定された場合には、メモリセルに更に１Ｖの電圧を印加し、電流が流れた
ならばメモリセルの２ビットのデータは“００”であると、電流が流れなかったならばデ
ータは“０１”であると判定されて出力される。一方、上位ビットが“１”であると判定
された場合には、メモリセルに更に５Ｖの電圧を印加し、電流が流れたならばメモリセル
の２ビットのデータは“１０”であると、電流が流れなかったならばデータは“１１”で
あると判定されて出力される。このように、特開平７−２０１１８９号公報の読み出し方
法によれば、２回の読み出し動作で１つのメモリセルに記憶された２ビットのデータを特
定することが可能となる。
【００１５】
しかしながら、特開平７−２０１１８９号公報に記載の読み出し方法においても、論理
アドレスによらず、換言すれば論理アドレスが例えばメモリセルの上位ビットを指定して
いる場合でも、メモリセルのしきい値電圧が４値のいずれであるかを判定することになる
。
【００１６】
以上のように、従来の多値半導体記憶装置は、その読み出し動作において、入力された
論理アドレスによらず、メモリセルの記憶内容を完全に特定してからデータを出力するた
め、必要以上に時間を要し、必然的に読み出し速度が制限されるという問題があった。
【００１７】
本発明は上述の問題点に鑑み、１つのメモリセルに記憶されている多値情報が失われて
も、誤り訂正を効率よく行うことができるようにすることを第１の目的とする。
【００１８】
また、入力された論理アドレスに応じて、アクセス頻度の高いデータを高速で読みだす
ことを可能とし、読みだし時のアクセス時間を更に短縮することができるようにすること
を第２の目的とする。
【課題を解決するための手段】
【００１９】
本発明の多値半導体記憶装置は、各々が３個以上の相異なる所定の記憶状態のうちの１
つを保持する複数個の多値メモリセルと、任意の符号化方法によって符号化された少なく
とも第１の符号と第２の符号が与えられ、前記第１の符号を構成する複数の第１の情報ビ
ットと前記第２の符号を構成する複数の第２の情報ビットのうち、同じ桁の情報ビット同
士が１組となって対応する前記多値メモリセルに記憶されるように前記第１及び第２の情
報ビットを並べ替える並べ替え手段と、並べ替えられた前記情報ビットに対応して所定電
圧を発生させる電圧発生手段と、アドレス情報を受けて、当該アドレス情報に対応した前
記多値メモリセルに前記所定電圧を印加する電圧印加手段とを備える。
【００２０】
本発明の多値半導体記憶装置の一態様例においては、前記並べ替え手段は、前記符号化
方法の誤り訂正能力に応じて、前記各多値メモリセルに記憶するビット数を制御する。
【００２１】
本発明の多値半導体記憶装置の一態様例においては、前記並び替え手段は、前記複数の
多値メモリセルの１つが記憶するビット数がｍであるときに、ｍ個の情報ビットを前記１
つの多値メモリセルに記憶させるように、符号長ｎの符号ｍ個をｍ×ｎ配列の各行として
並べ替える。
【００２２】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルは不揮発性半
導体メモリである。
【００２３】
本発明の多値半導体記憶装置の書き込み方法は、各々が３個以上の相異なる所定の記憶
状態のうちの１つを保持する複数個の多値メモリセルを備えた多値半導体記憶装置への情
報ビットの書き込み方法であって、任意の符号化方法によって符号化された少なくとも第
１の符号と第２の符号が与えられ、前記第１の符号を構成する複数の第１の情報ビットと
前記第２の符号を構成する複数の第２の情報ビットのうち、同じ桁の情報ビット同士が１
組となって対応する前記多値メモリセルに記憶されるように前記第１及び第２の情報ビッ
トを並び替える第１のステップと、前記並び替えられた前記情報ビットに対応して所定電
圧を発生させる第２のステップと、アドレス情報を受けて、当該アドレス情報に対応した
前記多値メモリセルに前記所定電圧を印加する第３のステップとを備える。
【００２４】
本発明の記憶媒体は、コンピュータによって各々が３個以上の相異なる所定の記憶状態
のうちの１つを保持する複数の多値メモリセルを備えた多値半導体記憶装置に情報ビット
を書き込むためのプログラムが記憶された記憶媒体であって、任意の符号化方法によって
符号化された少なくとも第１の符号と第２の符号において、前記第１の符号を構成する複
数の第１の情報ビットと、前記第２の符号を構成する複数の第２の情報ビットとのうち、
同じ桁の情報ビット同士が１組として前記複数の多値メモリセルの１つに記憶されるよう
に前記第１及び第２の情報ビットを並べ替えるプログラムが記憶されている。
【００２５】
本発明の記憶媒体の一態様例においては、並べ替えられた前記第１及び第２の情報ビッ
トに応じた所定電圧を発生させ、アドレス情報を受けて、当該アドレス情報に対応した前
記多値メモリセルに前記所定電圧を印加するプログラムが記憶されている。
【００２６】
本発明の多値半導体記憶装置は、論理アドレスが与えられて物理アドレスに変換する変
換手段と、前記物理アドレスを含む物理アドレス空間に対応して配置され、ｎ個（ｎ≧２
）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持する複数の多
値メモリセルと、前記論理アドレスを含む論理アドレス空間が前記物理アドレス空間と一
致するか否かを判定する判定手段と、前記論理アドレス空間が前記物理アドレス空間と一
致すると判定された場合に、最上位の前記成分Ｘ1  を所定の判定値により１回で特定す
る特定手段と、特定された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理
アドレスに対応する多値メモリセルから出力させる出力手段とを備えている。
【００２７】
本発明の多値半導体記憶装置の一態様例においては、前記各多値メモリセルは少なくと
も１つのトランジスタを含み、前記特定手段は、前記判定値に対応する電圧を発生させる
第１の手段と、前記物理アドレスが与えられてアドレス信号を出力する第２の手段と、前
記アドレス信号に応答して前記電圧を前記物理アドレスに対応する前記多値メモリセルに
与える第３の手段と、前記電圧が与えられた前記トランジスタのソース−ドレイン間に電
流が流れるか否かを判定する第４の手段と、前記第４の手段における判定結果により前記
最上位の前記成分Ｘ1  を特定する第５の手段とを含む。
【００２８】
本発明の多値半導体記憶装置の一態様例においては、前記特定手段は、前記各多値メモ
リセルの出力部位に一方の入力端子が接続され、前記最上位の前記成分Ｘ1  に対応する
電圧が供給される比較器と、前記比較器の他方の入力端子に接続され、この他方の入力端
子に前記所定の判定値に対応する電圧を供給する電圧供給回路とを含み、前記比較器の判
定結果により前記最上位の前記成分Ｘ1  を特定する。
【００２９】
本発明の多値半導体記憶装置の一態様例においては、前記論理アドレス空間が前記物理
アドレス空間と一致しないと判定された場合、前記特定手段は、前記成分（Ｘ1  ，Ｘ2 
，…，Ｘn ）を所定の最大ｎ個の異なる判定値により最大ｎ回で特定する。
【００３０】
本発明の多値半導体記憶装置の一態様例においては、前記各多値メモリセルは少なくと
も１つのトランジスタを含み、前記特定手段は、前記ｎ個の判定値に対応するｎ個の電圧
を発生させる第１の手段と、前記物理アドレスが与えられてアドレス信号を出力する第２
の手段と、前記アドレス信号に応答して前記電圧を前記物理アドレスに対応する前記多値
メモリセルに与える第３の手段と、前記電圧が与えられた前記トランジスタのソース−ド
レイン間に電流が流れるまで最大ｎ種の電圧を前記トランジスタのゲートに所定の順序で
与える第４の手段と、前記電流を検出することにより前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn 
）を特定する第５の手段とを含む。
【００３１】
本発明の多値半導体記憶装置の一態様例においては、前記特定手段は、前記各多値メモ
リセルの出力部位に一方の入力端子が接続され、前記成分（Ｘ1  ，Ｘ2，…，Ｘn ）に対
応する各々の電圧が供給される比較器と、前記比較器の他方の入力端子に接続され、この
他方の入力端子に前記最大ｎ個の判定値に対応する電圧を供給する電圧供給回路とを含み
、前記比較器の判定結果により前記最上位の前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定
する。
【００３２】
本発明の多値半導体記憶装置の読み出し方法は、物理アドレス空間に対応して配置され
、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保
持する複数の多値メモリセルから前記成分を読み出す方法であって、論理アドレスを前記
物理アドレス空間に含まれる物理アドレスに変換する第１のステップと、前記論理アドレ
スを含む論理アドレス空間が前記物理アドレス空間と一致するか否かを判定する第２のス
テップと、前記論理アドレス空間が前記物理アドレス空間と一致すると判定された場合に
、最上位の前記成分Ｘ1  を所定の判定値により１回で特定する第３のステップと、特定
された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理アドレスに対応する
多値メモリセルから出力させる第４のステップとを含む。
【００３３】
本発明の多値半導体記憶装置の読み出し方法の一態様例においては、前記第２のステッ
プにおいて、前記論理アドレス空間が前記物理アドレス空間と一致しないと判定された場
合に、前記第２のステップの後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を所定の最大ｎ個
の異なる判定値により最大ｎ回で特定する第５のステップを更に含む。
【００３４】
本発明の多値半導体記憶装置の読み出し方法は、物理アドレス空間に対応して配置され
、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保
持し、各々が少なくとも１つのトランジスタを備える複数の多値メモリセルから前記成分
を読み出す方法であって、論理アドレスを前記物理アドレス空間に含まれる物理アドレス
に変換する第１のステップと、前記論理アドレスを含む論理アドレス空間が前記物理アド
レス空間と一致するか否かを判定する第２のステップと、前記論理アドレス空間が前記物
理アドレス空間と一致すると判定された場合に、前記トランジスタのゲートに所定の判定
電圧を印加して、前記トランジスタのソース−ドレイン間に電流が流れる否かにより最上
位の前記成分Ｘ1  を特定する第３のステップと、特定された前記成分Ｘ1  を前記複数の
多値メモリセルのうちの前記物理アドレスに対応する多値メモリセルから出力させる第４
のステップとを含む。
【００３５】
本発明の多値半導体記憶装置の読み出し方法の一態様例においては、前記第２のステッ
プにおいて、前記論理アドレス空間が前記物理アドレス空間と一致しないと判定された場
合に、前記第２のステップの後、前記トランジスタのゲートにｎ個の異なる判定電圧を所
定の順序で、前記トランジスタのソース−ドレイン間に電流が流れるまで最大ｎ回印加し
て前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５のステップを更に含む。
【００３６】
本発明の多値半導体記憶装置の読み出し方法は、物理アドレス空間に対応して配置され
、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保
持し、各々が少なくとも１つのトランジスタを備える複数の多値メモリセルから前記成分
を読み出す方法であって、論理アドレスを前記物理アドレス空間に含まれる物理アドレス
に変換する第１のステップと、前記論理アドレスを含む論理アドレス空間が前記物理アド
レス空間と一致するか否かを判定する第２のステップと、前記論理アドレス空間が前記物
理アドレス空間と一致すると判定された場合に、最上位の前記成分Ｘ1  に対応する電圧
と所定の判定電圧とを比較し、比較結果により前記成分Ｘ1  を特定する第３のステップ
と、特定された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理アドレスに
対応する多値メモリセルから出力させる第４のステップとを含む。
【００３７】
本発明の多値半導体記憶装置の読み出し方法の一態様例においては、前記第２のステッ
プにおいて、前記論理アドレス空間が前記物理アドレス空間と一致しないと判定された場
合に、前記第２のステップの後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）に対応する電圧と
前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）の各々の成分に対応する電圧とを比較し、比較結果
により前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５のステップを更に含む。
【００３８】
本発明の記憶媒体は、コンピュータによって、物理アドレス空間に対応して配置され、
ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持
する複数の多値メモリセルから前記成分を読み出すためのプログラムが記憶された記憶媒
体であって、論理アドレスを前記物理アドレス空間に含まれる物理アドレスに変換する第
１のステップと、前記論理アドレスを含む論理アドレス空間が前記物理アドレス空間と一
致するか否かを判定する第２のステップと、前記論理アドレス空間が前記物理アドレス空
間と一致すると判定された場合に、最上位の前記成分Ｘ1  を所定の判定値により１回で
特定する第３のステップと、特定された前記成分Ｘ1  を前記複数の多値メモリセルのう
ちの前記物理アドレスに対応する多値メモリセルから出力させる第４のステップとを備え
たプログラムが記憶されている。
【００３９】
本発明の記憶媒体の一態様例においては、前記第２のステップにおいて、前記論理アド
レス空間が前記物理アドレス空間と一致しないと判定された場合に、前記第２のステップ
の後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を所定の最大ｎ個の異なる判定値により最大
ｎ回で特定する第５のステップを更に含むプログラムが記憶されている。
【００４０】
本発明の記憶媒体は、コンピュータによって、物理アドレス空間に対応して配置され、
ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持
し、各々が少なくとも１つのトランジスタを備える複数の多値メモリセルから前記成分を
読み出すためのプログラムが記憶された記憶媒体であって、論理アドレスを前記物理アド
レス空間に含まれる物理アドレスに変換する第１のステップと、前記論理アドレスを含む
論理アドレス空間が前記物理アドレス空間と一致するか否かを判定する第２のステップと
、前記論理アドレス空間が前記物理アドレス空間と一致すると判定された場合に、前記ト
ランジスタのゲートに所定の判定電圧を印加して、前記トランジスタのソース−ドレイン
間に電流が流れる否かにより最上位の前記成分Ｘ1  を特定する第３のステップと、特定
された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理アドレスに対応する
多値メモリセルから出力させる第４のステップとを備えたプログラムが記憶されている。
【００４１】
本発明の記憶媒体の一態様例においては、前記第２のステップにおいて、前記論理アド
レス空間が前記物理アドレス空間と一致しないと判定された場合に、前記第２のステップ
の後、前記トランジスタのゲートにｎ個の異なる判定電圧を所定の順序で、前記トランジ
スタのソース−ドレイン間に電流が流れるまで最大ｎ回印加して前記成分（Ｘ1  ，Ｘ2 
，…，Ｘn ）を特定する第５のステップを更に含むプログラムが記憶されている。
【００４２】
本発明の記憶媒体は、コンピュータによって、物理アドレス空間に対応して配置され、
ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持
し、各々が少なくとも１つのトランジスタを備える複数の多値メモリセルから前記成分を
読み出すためのプログラムが記憶された記憶媒体であって、論理アドレスを前記物理アド
レス空間に含まれる物理アドレスに変換する第１のステップと、前記論理アドレスを含む
論理アドレス空間が前記物理アドレス空間と一致するか否かを判定する第２のステップと
、前記論理アドレス空間が前記物理アドレス空間と一致すると判定された場合に、最上位
の前記成分Ｘ1  に対応する電圧と所定の判定電圧とを比較し、比較結果により前記成分
Ｘ1  を特定する第３のステップと、特定された前記成分Ｘ1  を前記複数の多値メモリセ
ルのうちの前記物理アドレスに対応する多値メモリセルから出力させる第４のステップと
を備えたプログラムが記憶されている。
【００４３】
本発明の記憶媒体の一態様例においては、前記第２のステップにおいて、前記論理アド
レス空間が前記物理アドレス空間と一致しないと判定された場合に、前記第２のステップ
の後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）に対応する電圧と前記成分（Ｘ1  ，Ｘ2  ，
…，Ｘn ）の各々の成分に対応する電圧とを比較し、比較結果により前記成分（Ｘ1  ，
Ｘ2  ，…，Ｘn ）を特定する第５のステップを更に含むプログラムが記憶されている。
【００４４】
本発明の多値半導体記憶装置は、複数の多値メモリセルを具備し、前記各多値メモリセ
ルが３個以上の相異なる所定の記憶状態のうちの１つを保持する多値半導体記憶装置であ
って、任意の符号化方法によって符号化された１つの符号を構成する各ビットを前記複数
の多値メモリセルに分散させて記憶するようにする情報ビット分散手段を具備する。
【００４５】
本発明の多値半導体記憶装置の一態様例においては、前記情報ビット分散手段は、前記
１つの符号の誤り訂正能力に応じて、１つの多値メモリセルに記憶する同一符号における
ビットの数を制御する。
【００４６】
本発明の多値半導体記憶装置の一態様例においては、前記情報ビット分散手段は、前記
複数の多値メモリセルに分散させて記憶する符号を、符号長ｎの符号ｍ個をｍ×ｎ配列の
各行として並べ、前記多値メモリセルが記憶するビット数がｍであるときに、前記配列の
各列に配置されるｍ個の情報を前記多値メモリの１個に記憶させる。
【００４７】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルは不揮発性半
導体メモリである。
【００４８】
本発明の記憶媒体は、上述の情報ビット分散手段としてコンピュータを機能させるため
のプログラムを格納している。
【００４９】
本発明の多値半導体記憶装置の書き込み方法は、任意の符号化方法によって符号化され
た符号列を、３個以上の記憶状態を保持する複数個の多値メモリセルを具備している多値
半導体記憶装置に書き込む方法であって、前記任意の符号化方法によって符号化された１
つの符号を構成する各ビットを複数の多値メモリセルに分散させて記憶させる。
【００５０】
本発明の記憶媒体は、上述の多値半導体記憶装置の書き込み方法がコンピュータから読
み出し可能に格納されている。
【００５１】
本発明の多値半導体記憶装置は、論理アドレスが入力される入力手段と、前記論理アド
レスから物理アドレスを算出する変換手段と、制御ゲートと電荷蓄積層とを有し、前記物
理アドレスに対応して配置されており、各々が２次元以上の成分により表現される３値以
上の記憶状態を保持する多値メモリセルと、前記物理アドレスに対応した前記多値メモリ
セルを選択するとともに、前記入力手段に入力される前記論理アドレスに応じて選択され
た前記多値メモリセルに記憶された前記成分の中から出力する成分を指定する制御手段と
、前記制御手段により指定された前記多値メモリセルの前記成分のデータを出力する出力
手段とを備え、前記成分のうちの少なくとも１つの成分のデータを１回の判定で特定する
判定値が存在し、前記入力手段に入力した前記論理アドレスが前記物理アドレスが張るア
ドレス空間と１対１対応する部分空間に含まれるものであるときには、前記制御手段が当
該制御手段により指定された前記多値メモリセルの前記成分のデータを前記判定値で特定
し、このデータを前記出力手段から出力する。
【００５２】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルは、ｎ次元（
ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持し、少
なくとも前記Ｘ1  成分のデータを１回の判定で特定する判定値が存在するとともに、前
記部分空間に含まれる前記論理アドレスのデータが前記Ｘ1  成分に格納されており、前
記部分空間に含まれる前記論理アドレスが前記入力手段に入力されたときには、対応する
前記多値メモリセルの前記記憶状態のうち、前記制御手段により前記判定値で特定される
前記Ｘ1  成分のデータを前記出力手段から出力する。
【００５３】
本発明の多値半導体記憶装置の一態様例においては、Ｘ2  ，…，Ｘn 成分のデータを
特定する各判定値が存在するとともに、前記部分空間であるアドレス空間Ａ1  に近接す
るアドレス空間Ａ2  ，…，Ａn に含まれる前記論理アドレスのデータが前記アドレス空
間Ａ1  に近い順に前記Ｘ2  ，…，Ｘn 成分に順次格納されており、前記入力手段に入力
された前記論理アドレスのアドレス空間に応じて、前記制御手段がＸk （但し、ｋ＝１，
２，…，ｎ）成分を前記各判定値によるｋ回の判定で特定し、このＸk 成分のデータを前
記出力手段から出力する。
【００５４】
本発明の多値半導体記憶装置の一態様例においては、前記電荷蓄積層が浮遊ゲートであ
る。
【００５５】
本発明の多値半導体記憶装置の読み出し方法は、制御ゲートと電荷蓄積層とを備え、入
力された論理アドレスから算出された物理アドレスに対応して配置されてなる多値メモリ
セルを有する多値半導体記憶装置の読み出し方法であって、前記多値メモリセルには、各
々が２次元以上の成分により表現される３値以上の記憶状態が保持されており、前記成分
の少なくとも１つの成分のデータを特定する判定値が存在し、前記入力手段に入力した前
記論理アドレスが前記物理アドレスが張るアドレス空間と１対１対応する部分空間に含ま
れるものであるときには、前記物理アドレスにより選択された前記多値メモリセルの前記
制御ゲートに前記判定値の電圧を印加して、前記多値メモリセルのソース／ドレイン間に
電流が流れるか否かによって前記多値メモリセルの前記成分のデータを特定して出力する
。
【００５６】
本発明の多値半導体記憶装置の読み出し方法の一態様例においては、前記多値メモリセ
ルには、ｎ次元（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶
状態が保持されており、少なくとも前記Ｘ1  成分のデータを特定する判定値が存在する
とともに、前記部分空間に含まれる前記論理アドレスのデータが前記Ｘ1  成分に格納さ
れており、前記部分空間に含まれる前記論理アドレスが前記入力手段に入力されたときに
は、対応する前記多値メモリセルの前記記憶状態のうち、前記前記値で特定される前記Ｘ
1  成分のデータを前記出力手段から出力する。
【００５７】
本発明の多値半導体記憶装置の読み出し方法の一態様例においては、Ｘ2  ，…，Ｘn 
成分のデータを特定する各判定値が存在するとともに、前記部分空間であるアドレス空間
Ａ1  に近接するアドレス空間Ａ2  ，…，Ａn に含まれる前記論理アドレスのデータが前
記アドレス空間Ａ1  に近い順に前記Ｘ2  ，…，Ｘn 成分に順次格納されており、前記入
力手段に入力された前記論理アドレスのアドレス空間に応じて、Ｘk （但し、ｋ＝１，２
，…，ｎ）成分のデータを前記各判定値によるｋ回の判定で特定し、このＸk 成分を出力
する。
【００５８】
本発明の記憶媒体は、上述の読み出し方法の手順をコンピュータに実行させるためのプ
ログラムを格納している。
【００５９】
本発明の多値半導体記憶装置は、各々が３個以上の相異なる所定の記憶状態のうちの１
つを保持する複数個の多値メモリセルと、第１の記憶情報を、任意の符号化方法によって
少なくとも２桁以上の桁数を持つ第１の符号値に変換する第１の符号化手段と、第２の記
憶情報を、任意の符号化方法によって少なくとも２桁以上の桁数を持つ第２の符号値に変
換する第２の符号化手段と、前記第１，第２の符号値の同じ桁同士の符号値情報を１組と
して、対応する前記多値メモリセルに記憶されるように２組以上作成する並べ替え手段と
を含む。
【００６０】
本発明の多値半導体記憶装置の一態様例においては、前記第１，第２の符号値が、同一
の桁数を有する。
【００６１】
本発明の多値半導体記憶装置の一態様例においては、前記任意の符号化方法が、２進法
による符号化方法である。
【００６２】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルが、制御ゲー
トと浮遊ゲートとを有する。
【００６３】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルが、ＭＮＯＳ
、マスクＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、フラッシュ不揮発性メモリのう
ちの少なくとも１つである。
【００６４】
本発明の多値半導体記憶装置の一態様例においては、前記第１，第２の符号値から、前
記第１，第２の記憶情報に生じた誤りを検出して訂正する訂正手段を更に備える。
【００６５】
本発明の多値半導体記憶装置は、各々が３個以上の相異なる所定の記憶状態のうちの１
つを保持する複数個の多値メモリセルと、入力された記憶情報を、任意の符号化方法によ
って少なくとも２桁以上の桁数を持つ符号値に変換する符号化手段と、前記符号化手段に
よって得られた前記符号値を、任意の桁数で分割して、少なくとも２つの符号化情報ブロ
ックを作成し、前記各符号化情報ブロックの同じ桁の符号化情報を１組として前記多値メ
モリセルに記憶させる分割記憶手段とを備える。
【００６６】
本発明の多値半導体記憶装置の一態様例においては、前記各多値メモリセルに記憶され
た前記符号化情報を読み出し、前記符号化方法の有する誤り訂正能力に従って前記符号化
情報からなる符号列を訂正して出力する読み出し手段を更に含む。
【００６７】
本発明の多値半導体記憶装置の一態様例においては、前記読み出し手段は、前記各多値
メモリセルからそれぞれ少なくとも所定位のビット情報を読み出して前記符号列を作成し
て出力する。
【００６８】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルは、４個の相
異なる所定の記憶状態のうちの１つを保持することが可能なものであり、前記分割記憶手
段は、前記符号値を、桁数の等しい２つの符号化情報ブロックに分割し、前記各符号化情
報ブロックの同じ桁の２つの符号化情報を１組として前記多値メモリセルに記憶させる。
【００６９】
本発明の多値半導体記憶装置の一態様例においては、前記読み出し手段は、２つの前記
各符号化情報ブロックの各々が情報ビットに冗長ビットが付加されてなるものとして出力
する。
【００７０】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルは、８個の相
異なる所定の記憶状態のうちの１つを保持することが可能なものであり、前記分割記憶手
段は、前記符号値を、桁数の等しい３つの符号化情報ブロックに分割し、前記各符号化情
報ブロックの同じ桁の３つの符号化情報を１組として前記多値メモリセルに記憶させる。
【００７１】
本発明の多値半導体記憶装置の一態様例においては、前記読み出し手段は、３つの前記
各符号化情報ブロックの各々が情報ビットに冗長ビットが付加されてなるものとして出力
する。
【００７２】
本発明の多値半導体記憶装置の一態様例においては、前記読み出し手段は、１つの前記
各符号化情報ブロックと２つの前記各符号化情報ブロックが結合されてなる情報ブロック
の各々が情報ビットに冗長ビットが付加されてなるものとして出力する。
【００７３】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルは、１６個の
相異なる所定の記憶状態のうちの１つを保持することが可能なものであり、前記分割記憶
手段は、前記符号値を、桁数の等しい４つの符号化情報ブロックに分割し、前記各符号化
情報ブロックの同じ桁の４つの符号化情報を１組として前記多値メモリセルに記憶させる
。
【００７４】
本発明の多値半導体記憶装置の一態様例においては、前記読み出し手段は、４つの前記
各符号化情報ブロックの各々が情報ビットに冗長ビットが付加されてなるものとして出力
する。
【００７５】
本発明の多値半導体記憶装置の一態様例においては、前記読み出し手段は、それぞれ２
つの前記各符号化情報ブロックが結合されてなる各情報ブロックの各々が情報ビットに冗
長ビットが付加されてなるものとして出力する。
【００７６】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルが、制御ゲー
トと浮遊ゲートとを有する。
【００７７】
本発明の多値半導体記憶装置の一態様例においては、前記多値メモリセルが、ＭＮＯＳ
、マスクＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、フラッシュ不揮発性メモリのう
ちの少なくとも１つである。
【００７８】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記２つの符
号化情報ブロックを基に前記２つの符号化情報ブロックの各々に対応して生成され、前記
各符号化情報ブロックの前記情報ビットと対応する前記冗長ビットとの合計が前記符号化
列のビット数となるような冗長ビットである。
【００７９】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記３つの符
号化情報ブロックを基に前記３つの符号化情報ブロックの各々に対応して生成され、前記
各符号化情報ブロックの前記情報ビットと対応する前記冗長ビットの合計が前記符号化列
のビット数となるような冗長ビットである。
【００８０】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記３つの符
号化情報ブロックを基にハミング符号化により前記３つの符号化情報ブロックの各々に対
応して第１の冗長ビットが生成され、前記３つの符号化情報ブロックの各々に対応する前
記第１の冗長ビットを付加して符号列が生成され、前記各符号列に含まれるビット全ての
排他論理和を算出して前記各符号列に対応して第２の冗長ビットが生成され、前記各符号
列のビットと対応する前記第２の冗長ビットとの合計が前記符号列のビット数となるよう
な冗長ビットである。
【００８１】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記３つの符
号化情報ブロックを基に、前記１つの符号化情報ブロックと前記２つの符号化情報ブロッ
クとが結合してなる情報ブロックの各々に対応して生成され、前記１つの符号化情報ブロ
ックの情報ビットと対応する冗長ビットの合計と、前記２つの符号化情報ブロックが結合
されてなる情報ブロックが分割されたときに前記分割された各ブロックの各々の情報ビッ
トと前記対応する冗長ビットの合計とが前記符号化列のビット数となるような冗長ビット
である。
【００８２】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記４つの符
号化情報ブロックを基に前記４つの符号化情報ブロックの各々に対応して生成され、前記
各符号化情報ブロックの前記情報ビットと対応する前記冗長ビットの合計が前記符号化列
のビット数となるような冗長ビットである。
【００８３】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記４つの符
号化情報ブロックを基にハミング符号化により前記４つの符号化情報ブロックの各々に対
応して第１の冗長ビットが生成され、前記４つの符号化情報ブロックの各々に対応する前
記第１の冗長ビットを付加して符号列が生成され、前記各符号列に含まれるビット全ての
排他論理和を算出して前記各符号列に対応して第２の冗長ビットが生成され、前記各符号
列のビットと対応する前記第２の冗長ビットとの合計が前記符号列のビット数となるよう
な冗長ビットである。
【００８４】
本発明の多値半導体記憶装置の一態様例においては、前記冗長ビットは、前記４つの符
号化情報ブロックを基に前記２つの符号化情報ブロックが結合してなる情報ブロックの各
々に対応して生成され、前記２つの符号化情報ブロックが結合されてなる情報ブロックの
各々が２つに分割されたときに前記分割された各ブロックの各々の情報ビットと対応する
冗長ビットの合計が前記符号化列のビット数となるような冗長ビットである。
【００８５】
本発明の多値半導体記憶装置においては、１つのメモリセルに記憶されている多値情報
に誤りが生じても、１つの符号に関しては誤り訂正が可能な最小ビット数の情報が失われ
るだけなので、誤り訂正を効率よく行うことが可能となる。
【００８６】
また、本発明の他の特徴によれば、論理アドレスをアクセス速度の速いアドレス空間と
アクセス速度の比較的遅いアドレス空間とに階層化し、論理アドレスのうち、物理アドレ
スが張るアドレス空間と１対１対応する部分空間をアクセス速度の速いアドレス空間とす
る。そして、多値メモリセルの記憶状態の特定の成分、例えば最上位ビットにアクセス速
度の速いアドレス空間のデータを格納する。この特定成分のデータは１つの判定値により
判定される。
【００８７】
入力された論理アドレスが前記部分空間に含まれるものである場合には、この論理アド
レスは前記特定成分のデータを指定しており、判定値による１回の判定により即座に特定
成分のデータが分かり、出力されることになる。従って、この特定成分にアクセス頻度の
最も高いデータを格納し、他の成分に比較的アクセス頻度の低いデータを格納することに
より、極めて効率良く半導体記憶装置の読みだしを行うことが可能となる。
【発明の効果】
【００８８】
本発明は上述したように、本発明によれば、１つのメモリセルに記憶されている多値情
報が失われても、誤り訂正を効率よく行うようにすることができる。
【００８９】
また、本発明の他の特徴によれば、入力された論理アドレスに応じて、アクセス頻度の
高いデータを高速で読み出すことを可能とし、読み出し時のアクセス時間を大幅に短縮す
ることができる。
【発明を実施するための最良の形態】
【００９０】
以下、本発明の多値半導体記憶装置及びその書き込み方法と読み出し方法並びに記憶媒
体の一実施形態を図面を参照して説明する。
【００９１】
本実施形態の多値記憶ＥＥＰＲＯＭの主要構成を図１に示す。図１において、メモリセ
ルアレイ１は、複数のメモリセルがマトリックス状に配置されたものである。メモリセル
アレイ１を構成する各メモリセルは、図２に示すように、浮遊ゲート型のメモリセルであ
り、ｐ型シリコン基板１１の表面領域にｎ型不純物拡散層からなるドレイン１２及びソー
ス１３がそれぞれ形成され、それらの間がチャネル領域１４となっている。
【００９２】
また、ドレイン１２にはビット線１５が接続され、ソース１３にはソース線１６が接続
されている。そして、チャネル領域１４の上に、厚さ１０ｎｍ程度のＳｉＯ2  膜からな
るトンネル絶縁膜２０が形成され、その上に低抵抗ポリシリコンからなる浮遊ゲート１７
、層間絶縁膜１８及び低抵抗ポリシリコンからなる制御ゲート（ワード線）１９が順次形
成されている。
【００９３】
ワード線１９はメモリセルアレイ１の列方向に並んでデコーダ２にそれぞれ接続され、
一方、ビット線１５は行方向に並んでマルチプレクサ４にそれぞれ接続されている。ソー
ス線１６は接地されている。
【００９４】
このように構成された本実施形態の多値記憶ＥＥＰＲＯＭにデータを書き込む場合には
、動作モードをプログラムモードに設定する。そして、入出力インタフェースＩ／Ｆ８を
介して書き込み情報をするとともに、入力インタフェースＩ／Ｆ７を介してアドレスを入
力する。なお、入力されるアドレスは論理アドレスなので、変換回路９により物理アドレ
スに変換する。
【００９５】
入出力インタフェースＩ／Ｆ８を介して入力された情報は信号制御回路６に与えられ、
ここに設けられている情報ビット分散手段６ａにより、後で詳細に説明するように、情報
ビットの並べ替えが行われる。
【００９６】
そして、情報ビットの並べ替えが行われた入力情報は、次に、電圧発生及び電圧制御回
路３に与えられ、情報ビットに応じた電圧が発生される。そして、この発生された電圧が
デコーダ２を介してメモリセルアレイ１に加えられ、各メモリセルに所定のしきい値電圧
が設定される。
【００９７】
（書き込み方法の第１の実施形態）
以下、図３を参照しながら本発明の書き込み方法の第１の実施形態を具体的に説明する
。
【００９８】
本実施形態で対象としている多値記憶ＥＥＰＲＯＭは、各メモリセルのしきい値電圧が
、記憶する２ビットの情報（００、０１、１０、１１）に対応して、４値（０、２、４、
６Ｖ）に設定されている４値メモリであり、バースト誤り訂正符号として、符号長ｎ、バ
ースト誤り訂正能力Ｌの符号Ｃをｍ回交錯する交錯法を用いている。
【００９９】
本装置による書き換えにおいては、まず、記憶内容８ビットの入力を受ける毎に、これ
を４×２ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，ｍ２２，ｍ
３２，ｍ４２）に分割し、この情報ビットから３×２ビットの検査用の冗長ビット（ｐ１
１，ｐ２１，ｐ３１）（ｐ１２，ｐ２２，ｐ３２）を生成する。
【０１００】
そして、これらの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，ｍ２２，
ｍ３２，ｍ４２）及び冗長ビット（ｐ１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２２，ｐ３２
）から２個の符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）と、
（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）とを生成する。
【０１０１】
このようにして生成した２個の符号語を情報ビット分散手段６ａに与え、図３に示すよ
うに、２×７配列の各行に交錯させて並べる。そして、７個のメモリセルのそれぞれに、
ｍ１１とｍ１２、ｍ２１とｍ２２、ｍ３１とｍ３２、ｍ４１とｍ４２、ｐ１１とｐ１２、
ｐ２１とｐ２２、ｐ３１とｐ３２の組み合わせで順次記憶する。
【０１０２】
即ち、図３において、メモリセル１の上位ビットがｍ１１、下位ビットがｍ１２となり
、同様にメモリセル２にｍ２１とｍ２２、メモリセル３にｍ３１とｍ３２、メモリセル４
にｍ４１とｍ４２、メモリセル５にｐ１１とｐ１２、メモリセル６にｐ２１とｐ２２、メ
モリセル７にｐ３１とｐ３２が収められる。
【０１０３】
それぞれの符号語は、後で詳細に説明するように、１個の誤りが生じても訂正が可能で
あり、図３のように、３番目のメモリセルのしきい値電圧が変化して、長さ２のバースト
誤りが生じても、各符号語に対しては１個の誤りになるので訂正が可能である。すなわち
、７個のメモリセルのうち、１個のメモリセルのしきい値電圧が変化し、例えば“０１”
の記憶内容が“１０”に変化するバースト誤りが発生しても、訂正が可能である。
【０１０４】
（書き込み方法の第２の実施形態）
以下、本発明の書き込み方法の第２の実施形態を説明する。
【０１０５】
本実施形態の書き込み方法で対象とする装置は、各メモリセルのしきい値電圧が、記憶
する３ビットの情報（０００、００１、０１０、０１１、１００、１０１、１１０、１１
１）に対応して、８値（０、１、２、３、４、５、６、７Ｖ）に設定される８値メモリで
ある。
【０１０６】
本装置による書き換えにおいては、まず、記憶内容１２ビットの入力を受ける毎に、こ
れを４×３ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，ｍ２２，
ｍ３２，ｍ４２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３）に分割し、この情報ビットから３
×３ビットの冗長ビット（ｐ１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２２，ｐ３２）（ｐ１
３，ｐ２３，ｐ３３）を得る。
【０１０７】
そして、３個の符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）
（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）（ｍ１３，ｍ２３，ｍ３
３，ｍ４３，ｐ１３，ｐ２３，ｐ３３）を、３×７配列の各行に並べ、図４に示すように
、７個のメモリセルにそれぞれ、ｍ１１とｍ１２とｍ１３、ｍ２１とｍ２２とｍ２３、ｍ
３１とｍ３２とｍ３３、ｍ４１とｍ４２とｍ４３、ｐ１１とｐ１２とｐ１３、ｐ２１とｐ
２２とｐ２３、ｐ３１とｐ３２とｐ３３を記憶する。
【０１０８】
即ち、図４において、メモリセル１の上位ビットがｍ１１、下位ビットがｍ１２となり
、同様にメモリセル２にｍ２１とｍ２２、メモリセル３にｍ３１とｍ３２、メモリセル４
にｍ４１とｍ４２、メモリセル５にｍ５１とｍ５２、メモリセル６にｍ６１とｍ６２、メ
モリセル７にｍ７１とｍ７２が収められる。
【０１０９】
それぞれの符号語は１個の誤りが生じても訂正が可能であり、したがって、図４に示す
ように、例えば３番目のメモリセルに長さ３のバースト誤りが生じても、各符号語に対し
ては１個の誤りになるので訂正が可能である。すなわち、７個のメモリセルのうち、１個
のメモリセルのしきい値電圧が変化して、例えば“１００”の記憶内容が“０１１”に変
化するバースト誤りが発生しても、訂正が可能である。
【０１１０】
続いて、書き込み方法の第２の実施形態のいくつかの変形例を説明する。
【０１１１】
−変形例１−
本実施形態の書き込み方法で対象とする装置は、各メモリセルのしきい値電圧が、記憶
する３ビットの情報（０００、００１、０１０、０１１、１００、１０１、１１０、１１
１）に対応して、８値（０、１、２、３、４、５、６、７Ｖ）に設定される８値メモリで
ある。この変形例１においては、符号語を構成する各ビットのうち、２個の誤りまでは誤
り訂正が可能な所定の線型符号化規則に従った場合について例示する。
【０１１２】
本装置による書き換えにおいては、まず、記憶内容が所定ビット、例えばｋビットの入
力を受ける毎に、これを３つの（ｋ／３）ビットの各情報ビットに分割する。そして、各
情報ビットから冗長ビットを得て、１４ビットの符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４
１，ｍ５１，ｍ６１，ｍ７１，ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７
２）と、７ビットの符号語（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｍ５３，ｍ６３，ｍ７３
）を作成する。即ち、この１４ビット及び７ビットの各符号語のうち、それぞれ所定数の
ビットが情報ビットであり、残りが誤り訂正用の冗長ビットである。
【０１１３】
次に、１４ビットの符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，ｍ７
１，ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７２）を７ビットずつの符号
列（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，ｍ７１）（ｍ１２，ｍ２２，ｍ
３２，ｍ４２，ｍ５２，ｍ６２，ｍ７２）に分割する。そして、符号列ａ（ｍ１１，ｍ２
１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，ｍ７１）及び符号列ｂ（ｍ１２，ｍ２２，ｍ３２
，ｍ４２，ｍ５２，ｍ６２，ｍ７２）と１個の符号語ｃ（ｍ１３，ｍ２３，ｍ３３，ｍ４
３，ｍ５３，ｍ６３，ｍ７３）とを、３×７配列の各行に並べ、図５に示すように、７個
のメモリセルにそれぞれ、ｍ１１とｍ１２とｍ１３、ｍ２１とｍ２２とｍ２３、ｍ３１と
ｍ３２とｍ３３、ｍ４１とｍ４２とｍ４３、ｍ５１とｍ５２とｍ５３、ｍ６１とｍ６２と
ｍ６３、ｍ７１とｍ７２とｍ７３を記憶する。
【０１１４】
即ち、図５（ａ）において、メモリセル１の上位ビットがｍ１１、中位ビットがｍ１２
、下位ビットがｍ１３となり、同様にメモリセル２にｍ２１とｍ２２とｍ２３、メモリセ
ル３にｍ３１とｍ３２とｍ３３、メモリセル４にｍ４１とｍ４２とｍ４３、メモリセル５
にｍ５１とｍ５２とｍ５３、メモリセル６にｍ６１とｍ６２とｍ６３、メモリセル７にｍ
７１とｍ７２とｍ７３が収められる。
【０１１５】
符号列ａ，ｂ及び符号語ｃは１個の誤りが生じても訂正が可能であり、したがって、図
５（ａ）に示すように、例えば３番目のメモリセルに長さ３のバースト誤りが生じても、
各符号語ａ，ｂ及び符号列ｃに対してはそれぞれ１個の誤りとなり、このとき符号列ａ，
ｂから構成される符号語に対しては２個の誤りとなるので訂正が可能である。すなわち、
７個のメモリセルのうち、１個のメモリセルのしきい値電圧が変化して、例えば“１００
”の記憶内容が“０１１”に変化するバースト誤りが発生しても、訂正が可能である。
【０１１６】
−変形例２−
本実施形態の書き込み方法で対象とする装置は、各メモリセルのしきい値電圧が、記憶
する３ビットの情報（０００、００１、０１０、０１１、１００、１０１、１１０、１１
１）に対応して、８値（０、１、２、３、４、５、６、７Ｖ）に設定される８値メモリで
ある。この変形例２においては、符号語を構成する各ビットのうち、１個の誤りまでは誤
り訂正が可能であり、２個の誤りまでは誤り検出が可能な符号化規則に従った場合につい
て例示する。
【０１１７】
本装置による書き換えにおいては、まず、記憶内容１２ビットの入力を受ける毎に、こ
れを４×３ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，ｍ２２，
ｍ３２，ｍ４２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３）に分割し、ハミング符号化により
この情報ビットから３×３ビットの冗長ビット（ｐ１１，ｐ２１，ｐ３１）（ｐ１２，ｐ
２２，ｐ３２）（ｐ１３，ｐ２３，ｐ３３）を得る。
【０１１８】
続いて、３個の符号列（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）
（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）（ｍ１３，ｍ２３，ｍ３
３，ｍ４３，ｐ１３，ｐ２３，ｐ３３）のそれぞれについて、各７ビット全てのＥＸ−Ｏ
Ｒを算出し、その結果として得られた各冗長ビットｑ１，ｑ２，ｑ３を各符号列に付加し
て、３個の符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１，ｑ１）
（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２，ｑ２）（ｍ１３，ｍ２３
，ｍ３３，ｍ４３，ｐ１３，ｐ２３，ｐ３３，ｑ３）を作成する。
【０１１９】
そして、これら３個の符号語を３×８配列の各行に並べ、図５（ｂ）に示すように、８
個のメモリセルにそれぞれ、ｍ１１とｍ１２とｍ１３、ｍ２１とｍ２２とｍ２３、ｍ３１
とｍ３２とｍ３３、ｍ４１とｍ４２とｍ４３、ｐ１１とｐ１２とｐ１３、ｐ２１とｐ２２
とｐ２３、ｐ３１とｐ３２とｐ３３、ｑ１とｑ２とｑ３を記憶する。
【０１２０】
即ち、図５（ｂ）において、メモリセル１の上位ビットがｍ１１、中位ビットがｍ１２
、下位ビットがｍ１３となり、同様にメモリセル２にｍ２１とｍ２２とｍ２３、メモリセ
ル３にｍ３１とｍ３２とｍ３３、メモリセル４にｍ４１とｍ４２とｍ４３、メモリセル５
にｐ１１とｐ１２とｐ１３、メモリセル６にｐ２１とｐ２２とｐ２３、メモリセル７にｐ
３１とｐ３２とｐ３３、メモリセル８にｑ１とｑ２とｑ３が収められる。
【０１２１】
それぞれの符号語は１個の誤りが生じても訂正が可能であり、したがって、図５（ｂ）
に示すように、例えば３番目のメモリセルに長さ３のバースト誤りが生じても、各符号語
に対しては１個の誤りになるので訂正が可能である。すなわち、８個のメモリセルのうち
、１個のメモリセルのしきい値電圧が変化して、例えば“１００”の記憶内容が“０１１
”に変化するバースト誤りが発生しても、訂正が可能である。更に、極めて稀なことであ
るとは思われるが、例えばもう１つのメモリセルに長さ１〜３のバースト誤りが生じた場
合、少なくとも１つ符号語に対しては２個の誤りとなるが、このとき当該２個の誤りを検
出することができ、そのうち１つについては訂正が可能である。
【０１２２】
（書き込み方法の第３の実施形態）
以下、本発明の書き込み方法の第３の実施形態を説明する。
【０１２３】
本実施形態の書き込み方法で対象とする装置は、各メモリセルのしきい値電圧が、記憶
する４ビットの情報（００００、０００１、００１０、００１１、０１００、０１０１、
０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、
１１１０、１１１１）に対応して、１６値、例えば（０、１、１．２５、１．５、１．７
５、２、２．２５、２．５、２．７５、３、３．２５、３．５、３．７５、４、４．２５
、４．５Ｖ）に設定される１６値メモリである。
【０１２４】
本装置による書き換えにおいては、まず、記憶内容１６ビットの入力を受ける毎に、こ
れを４×４ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，ｍ２２，
ｍ３２，ｍ４２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３）（ｍ１４，ｍ２４，ｍ３４，ｍ４
４）に分割し、この情報ビットから３×４ビットの冗長ビット（ｐ１１，ｐ２１，ｐ３１
）（ｐ１２，ｐ２２，ｐ３２）（ｐ１３，ｐ２３，ｐ３３）（ｐ１４，ｐ２４，ｐ３４）
を得る。
【０１２５】
そして、４個の符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）
（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）（ｍ１３，ｍ２３，ｍ３
３，ｍ４３，ｐ１３，ｐ２３，ｐ３３）（ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｐ１４，ｐ
２４，ｐ３４）を、４×７配列の各行に並べ、図６に示すように、７個のメモリセルにそ
れぞれ、ｍ１１とｍ１２とｍ１３とｍ１４、ｍ２１とｍ２２とｍ２３とｍ２４、ｍ３１と
ｍ３２とｍ３３とｍ３４、ｍ４１とｍ４２とｍ４３とｍ４４、ｐ１１とｐ１２とｐ１３と
ｐ１４、ｐ２１とｐ２２とｐ２３とｐ２４、ｐ３１とｐ３２とｐ３３とｐ３４を記憶する
。
【０１２６】
即ち、図６において、メモリセル１の１位ビットがｍ１１、２位ビットがｍ１２、３位
ビットがｍ１３、４位ビットがｍ１４となり、同様にメモリセル２にｍ２１とｍ２２とｍ
２３とｍ２４、メモリセル３にｍ３１とｍ３２とｍ３３とｍ３４、メモリセル４にｍ４１
とｍ４２とｍ４３とｍ４４、メモリセル５にｐ１１とｐ１２とｐ１３とｐ１４、メモリセ
ル６にｐ２１とｐ２２とｐ２３とｐ２４、メモリセル７にｐ３１とｐ３２とｐ３３とｐ３
４が収められる。
【０１２７】
各符号列はそれぞれ１個の誤りが生じても訂正が可能であり、したがって、図６に示す
ように、例えば３番目のメモリセルに長さ４のバースト誤りが生じても、各符号列に対し
ては１個の誤りになるので訂正が可能である。すなわち、７個のメモリセルのうち、１個
のメモリセルのしきい値電圧が変化して、例えば“１０００”の記憶内容が“０１１１”
に変化するバースト誤りが発生しても、訂正が可能である。
【０１２８】
続いて、書き込み方法の第３の実施形態のいくつかの変形例を説明する。
【０１２９】
−変形例１−
本実施形態の書き込み方法で対象とする装置は、各メモリセルのしきい値電圧が、記憶
する４ビットの情報（００００、０００１、００１０、００１１、０１００、０１０１、
０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、
１１１０、１１１１）に対応して、１６値、例えば（０、１、１．２５、１．５、１．７
５、２、２．２５、２．５、２．７５、３、３．２５、３．５、３．７５、４、４．２５
、４．５Ｖ）に設定される１６値メモリである。この変形例においては、符号語を構成す
る各ビットのうち、２個の誤りまでは誤り訂正が可能な所定の線型符号化規則に従った場
合について例示する。
【０１３０】
本装置による書き換えにおいては、まず、記憶内容が所定ビット、例えばｐビットの入
力を受ける毎に、これを４つの（ｐ／３）ビットの各情報ビットに分割する。そして、各
情報ビットから冗長ビットを得て、２つの１４ビットの符号語（ｍ１１，ｍ２１，ｍ３１
，ｍ４１，ｍ５１，ｍ６１，ｍ７１，ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２
，ｍ７２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｍ５３，ｍ６３，ｍ７３，ｍ１４，ｍ２
４，ｍ３４，ｍ４４，ｍ５４，ｍ６４，ｍ７４）を作成する。即ち、これら１４ビットの
各符号語のうち、それぞれ所定数のビットが情報ビットであり、残りが誤り訂正用の冗長
ビットである。
【０１３１】
次に、１４ビットの各符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，ｍ
７１，ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７２）（ｍ１３，ｍ２３，
ｍ３３，ｍ４３，ｍ５３，ｍ６３，ｍ７３，ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｍ５４，
ｍ６４，ｍ７４）をそれぞれ７ビットずつの符号列（ｍ１１，ｍ２１，ｍ３１，ｍ４１，
ｍ５１，ｍ６１，ｍ７１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７２
）及び（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｍ５３，ｍ６３，ｍ７３）（ｍ１４，ｍ２４
，ｍ３４，ｍ４４，ｍ５４，ｍ６４，ｍ７４）に分割する。そして、各符号列を、４×７
配列の各行に並べ、図７（ａ）に示すように、７個のメモリセルにそれぞれ、ｍ１１とｍ
１２とｍ１３とｍ１４、ｍ２１とｍ２２とｍ２３とｍ２４、ｍ３１とｍ３２とｍ３３とｍ
３４、ｍ４１とｍ４２とｍ４３とｍ４４、ｍ５１とｍ５２とｍ５３とｍ５４、ｍ６１とｍ
６２とｍ６３とｍ６４、ｍ７１とｍ７２とｍ７３とｍ７４を記憶する。
【０１３２】
即ち、図７（ａ）において、メモリセル１の１位ビットがｍ１１、２位ビットがｍ１２
、３位ビットがｍ１３、４位ビットがｍ１４となり、同様にメモリセル２にｍ２１とｍ２
２とｍ２３とｍ２４、メモリセル３にｍ３１とｍ３２とｍ３３とｍ３４、メモリセル４に
ｍ４１とｍ４２とｍ４３とｍ４４、メモリセル５にｍ５１とｍ５２とｍ５３とｍ５４、メ
モリセル６にｍ６１とｍ６２とｍ６３とｍ６４、メモリセル７にｍ７１とｍ７２とｍ７３
とｍ７４が収められる。
【０１３３】
それぞれの符号列は１個の誤りが生じても訂正が可能であり、したがって、図７に示す
ように、例えば３番目のメモリセルに長さ４のバースト誤りが生じても、各符号列に対し
ては１個の誤りとなり、このとき２つの符号列から構成される各符号語に対しては２個の
誤りとなるので訂正が可能である。すなわち、７個のメモリセルのうち、１個のメモリセ
ルのしきい値電圧が変化して、例えば“１０００”の記憶内容が“０１１１”に変化する
バースト誤りが発生しても、訂正が可能である。
【０１３４】
−変形例２−
本実施形態の書き込み方法で対象とする装置は、各メモリセルのしきい値電圧が、記憶
する４ビットの情報（００００、０００１、００１０、００１１、０１００、０１０１、
０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、
１１１０、１１１１）に対応して、１６値、例えば（０、１、１．２５、１．５、１．７
５、２、２．２５、２．５、２．７５、３、３．２５、３．５、３．７５、４、４．２５
、４．５Ｖ）に設定される１６値メモリである。この変形例においては、符号語を構成す
る各ビットのうち、１個の誤りまでは誤り訂正が可能であり、２個の誤りまでは誤り検出
が可能な符号化規則に従った場合について例示する。
【０１３５】
本装置による書き換えにおいては、まず、記憶内容１６ビットの入力を受ける毎に、こ
れを４×４ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，ｍ２２，
ｍ３２，ｍ４２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３）（ｍ１４，ｍ２４，ｍ３４，ｍ４
４）に分割し、ハミング符号化によりこの情報ビットから３×４ビットの冗長ビット（ｐ
１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２２，ｐ３２）（ｐ１３，ｐ２３，ｐ３３）（ｐ１
４，ｐ２４，ｐ３４）を得る。
【０１３６】
続いて、４個の符号列（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）
（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）（ｍ１３，ｍ２３，ｍ３
３，ｍ４３，ｐ１３，ｐ２３，ｐ３３）（ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｐ１４，ｐ
２４，ｐ３４）のそれぞれについて、各７ビット全てのＥＸ−ＯＲを算出し、その結果と
して得られた各冗長ビットｑ１，ｑ２，ｑ３，ｑ４を各符号列に付加して、４個の符号語
（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１，ｑ１）（ｍ１２，ｍ２２
，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２，ｑ２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３
，ｐ１３，ｐ２３，ｐ３３，ｑ３）（ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｐ１４，ｐ２４
，ｐ３４，ｑ４）を作成する。
【０１３７】
そして、これら４個の符号語を４×８配列の各行に並べ、図７（ｂ）に示すように、８
個のメモリセルにそれぞれ、ｍ１１とｍ１２とｍ１３とｍ１４、ｍ２１とｍ２２とｍ２３
とｍ２４、ｍ３１とｍ３２とｍ３３とｍ３４、ｍ４１とｍ４２とｍ４３とｍ４４、ｐ１１
とｐ１２とｐ１３とｐ１４、ｐ２１とｐ２２とｐ２３とｐ２４、ｐ３１とｐ３２とｐ３３
とｐ３４、ｑ１とｑ２とｑ３とｑ４を記憶する。
【０１３８】
即ち、図７（ｂ）において、メモリセル１の１位ビットがｍ１１、２位ビットがｍ１２
、３位ビットがｍ１３、４位ビットがｍ１４となり、同様にメモリセル２にｍ２１とｍ２
２とｍ１３とｍ１４、メモリセル３にｍ３１とｍ３２とｍ３３とｍ３４、メモリセル４に
ｍ４１とｍ４２とｍ４３とｍ４４、メモリセル５にｍ５１とｍ５２とｐ１３とｐ１４、メ
モリセル６にｍ６１とｍ６２とｐ２３とｐ２４、メモリセル７にｍ７１とｍ７２とｐ３３
とｐ３４、メモリセル８にｑ１とｑ２とｑ３とｑ４が収められる。
【０１３９】
それぞれの符号語は１個の誤りが生じても訂正が可能であり、したがって、図７（ｂ）
に示すように、例えば３番目のメモリセルに長さ４のバースト誤りが生じても、各符号語
に対しては１個の誤りになるので訂正が可能である。すなわち、８個のメモリセルのうち
、１個のメモリセルのしきい値電圧が変化して、例えば“１０００”の記憶内容が“０１
１１”に変化するバースト誤りが発生しても、訂正が可能である。更に、極めて稀なこと
であるとは思われるが、例えばもう１つのメモリセルに長さ１〜４のバースト誤りが生じ
た場合、少なくとも１つ符号語に対しては２個の誤りとなるが、このとき当該２個の誤り
を検出することができ、そのうち１つについては訂正が可能である。
【０１４０】
なお、書き込み方法の第２及び第３の実施形態の各変形例に示した符号化方法以外にも
、有用であると考えられる手法がある。例えば、先ず６４個の元データに”０”のデータ
を５６ビット付加して、合計１２０ビット長の情報ビットを得る。続いて、１２０ビット
の情報ビットから１２７ビット長のハミング符号を作成する。続いて、１２７ビット全て
のＥＸ−ＯＲを算出し、その結果を追加１２８ビット長の符号を得る。しかる後、先に追
加した５６ビットの”０”を除去して、７２ビット長の符号語を得る。この符号化方法は
、符号語を構成する各ビットのうち、１個の誤りまでは誤り訂正を行い、２個の誤りまで
は誤り検出を可能としており、主記憶装置用のＳＥＣ／ＤＥＤ符号（ｓｉｎｇｌｅ−ｅｒ
ｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ／ｄｏｕｂｌｅ−ｅｒｒｏｒ−ｄｅｔｅｃｔｉｎｇ  ｃｏ
ｄｅ  ）として、頻繁に利用されている。
【０１４１】
次に、１つの符号語について１個の誤りが生じても訂正が可能な具体例を説明する。下
記の表１は、４情報ビットに３冗長ビットを付加したハミング符号を示している。
【０１４２】
【表１】
2006134577.tif 000003
【０１４３】
この符号で、１、２、４桁目は冗長ビットであり、（１、３、５、７）、（２、３、６
、７）及び（４、５、６、７）の各桁の組で偶数パリティになるように冗長ビットが決め
られている。例えば、１０進数「１２」に対応する符号“０１１１１００”を書き込んで
おいたところ、誤りが発生して“０１０１１００”と読み出された場合、表１に示したよ
うに、誤りがある桁を２進数（この場合は０１１）で得ることができるので、誤りが発生
しても容易に、かつ確実に訂正することができる。
【０１４４】
なお、この符号は、情報ビット数がさらに多い場合にまで拡張することができ、ｎ個の
情報ビットに対して必要な冗長ビット数ｍは次式で表される。
２m ＝ｎ＋ｍ＋１    ・・・  （１式）
【０１４５】
以上の説明では、本発明を浮遊ゲート型のメモリセルを有する不揮発性記憶装置に実施
した場合を例に挙げて説明をしたが、多値記憶を行わせるメモリセルとしては、浮遊ゲー
ト型のものに限らず、ＭＮＯＳ型のものでも良い。また、本発明は、ＥＥＰＲＯＭ以外に
も、ＥＰＲＯＭやＰＲＯＭ、更には、例えば、電界効果トランジスタのチャネル領域にイ
オン注入する不純物の量を制御することによりしきい値を変化させて記憶状態を得るマス
クＲＯＭにも適用することが可能である。また、４値と８値の場合を例に挙げたが、決し
てこの値に限定されるものでもない。
【０１４６】
また、誤り訂正符号を得る方法として交錯法を例に説明をしたが、メモリセルに記憶す
る情報量に応じたバースト長の誤りを訂正できる誤り訂正符号であれば、交錯法以外の方
法、例えば、巡回符号または短縮化巡回符号でもよい。
【０１４７】
次に、本発明の読み出し方法の好適な実施形態について、図面を参照して詳細に説明す
る。
【０１４８】
（読み出し方法の第１の実施形態）
先ず、本発明の読み出し方法の第１の実施形態について説明する。この第１の実施形態
においては、半導体記憶装置として多値記憶ＥＥＰＲＯＭ及びその読み出し方法を例示す
る。
【０１４９】
読みだし動作時には、まず、外部から入力Ｉ／Ｆ７を介して論理アドレス信号を変換回
路９に入力し、論理アドレス信号から実在のメモリセルに対応する物理アドレス信号を算
出する。続いて、この物理アドレス信号を信号制御回路６に入力する。信号制御回路６は
、入力された物理アドレス信号に応じて、選択すべきワード線１９とビット線１５を判断
し、デコーダ２及びマルチプレクサ４にその結果を命令する。この命令に応じて、デコー
ダ２はワード線１９を、マルチプレクサ４はビット線１５をそれぞれ選択する。
【０１５０】
また、信号制御回路６は、選択されたメモリセルの制御ゲート１９に印加すべき電圧の
大きさを判断し、電圧制御回路３にその結果を命令する。電圧制御回路３は、デコーダ２
を介して、選択されたワード線１９に所定の電圧を印加する。一方、選択されたビット線
１５には、マルチプレクサ４により所定の電圧が印加される。そして、選択メモリセルの
しきい値の状態によって選択ビット線１５に電流が流れるか否かが決まる。
【０１５１】
この選択ビット線１５の電流の状態は、マルチプレクサ４からセンスアンプ５に伝達さ
れる。センスアンプ５は、選択ビット線１５の電流の有無を検出し、その結果を信号制御
回路６に伝達する。信号制御回路６は、センスアンプ５での検出結果に基づき、選択メモ
リセルの制御ゲート１９に次に印加する電圧を決定して、その結果を電圧制御回路３に命
令する。また、信号制御回路６は、以上の手順を繰り返して最終的に得られた選択メモリ
セルの記憶データを出力Ｉ／Ｆ８を介して出力する。
【０１５２】
図８に、第１の実施形態による読みだし方法のフローチャートを示す。この第１の実施
形態では、８メガビットの記憶容量をもつ４値の多値記憶ＥＥＰＲＯＭについて例示する
。この４値の多値記憶ＥＥＰＲＯＭは、１６進数表記で〔００  ００００  〕〜〔７Ｆ  
ＦＦＦＦ  〕の論理アドレス空間と、〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕の物
理アドレス空間とを有している。また、各メモリセルが、２ビット（＝４値）のデータ（
００，０１，１０，１１）を記憶しており、これらのデータに対応して、各メモリセルに
（０Ｖ，２Ｖ，４Ｖ，６Ｖ）のしきい値電圧が設定されている。
【０１５３】
そして、所定のメモリセルの物理アドレスがＡｐであるとき、このメモリセルは、２ビ
ットの各成分のうち、上位ビットに論理アドレスＡｐのデータを、下位ビットに論理アド
レス（Ａｐ＋〔４０  ００００  〕）のデータを記憶するようになっている。
【０１５４】
換言すれば、データの書き換え動作時において、〔００  ００００  〕〜〔３Ｆ  ＦＦ
ＦＦ  〕の論理アドレスＡｌ及び記憶させるデータ（０又は１）が指定されると、物理ア
ドレスＡｌに存在するメモリセルの上位ビットが指定されたデータに書き換えられる。
【０１５５】
一方、データの書き換え動作時において、〔４０  ００００  〕〜〔７Ｆ  ＦＦＦＦ  
〕の論理アドレスＡｌ及び記憶させるデータ（０又は１）が指定されると、物理アドレス
（Ａｌ−〔４０  ００００  〕）に存在するメモリセルの下位ビットが指定されたデータ
に書き換えられる。
【０１５６】
先ず、外部から読みだし命令を受信し（ステップＳ１）、論理アドレス信号が入力Ｉ／
Ｆ７に入力されると（ステップＳ２）、信号制御回路６が、この論理アドレス信号が〔０
０  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕であるか否かを判定する（ステップＳ３）。
【０１５７】
ここで、論理アドレス信号が〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕である場合
には、論理アドレスが物理アドレスと一致し、読みだしが要求されているデータは２ビッ
トのうちの上位ビットであることが分かる（ステップＳ４）。この場合、選択メモリセル
の制御ゲート１９に３Ｖの判定電圧を印加し、ドレイン１２−ソース１３間に電流が流れ
るか否かを、選択ビット線１５及びセンスアンプ５を通じて検出する（ステップＳ５）。
【０１５８】
そして、ステップＳ５において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れた場合、すなわち、選択メモリセルが導通した場合には、このメモリセルのしきい
値電圧は０Ｖと２Ｖのいずれかであるので、このメモリセルの記憶状態の成分のうち、上
位ビットが“０”であると判定され、このデータを即座に出力Ｉ／Ｆ８から出力する（ス
テップＳ６）。
【０１５９】
一方、ステップＳ５において、選択メモリセルのドレイン１２−ソース１３間に電流が
流れない場合、このメモリセルのしきい値電圧は４Ｖと６Ｖのいずれかであるので、この
メモリセルの記憶状態の成分のうち、上位ビットが“１”であると判定され、このデータ
を即座に出力Ｉ／Ｆ８から出力する（ステップＳ７）。
【０１６０】
また、ステップＳ３において、入力Ｉ／Ｆ７に入力した論理アドレス信号が〔４０  ０
０００  〕〜〔７Ｆ  ＦＦＦＦ  〕である場合には、論理アドレスが物理アドレスと一致
せず、物理アドレス＝（論理アドレス−〔４０  ００００  〕）となり、読みだしが要求
されているデータは２ビットのうちの下位ビットであることが分かる（ステップＳ８）。
この場合、選択メモリセルの制御ゲート１９に３Ｖの判定電圧を印加し、ドレイン１２−
ソース１３間に電流が流れるか否かを、選択ビット線１５及びセンスアンプ５を通じて検
出する（ステップＳ９）。
【０１６１】
ステップＳ９において、選択メモリセルのドレイン１２−ソース１３間に電流が流れた
場合には、そのメモリセルのしきい値電圧は０Ｖと２Ｖのいずれかであるので、続いて信
号制御回路６は、選択メモリセルの制御ゲート１９に１Ｖの判定電圧を印加するように電
圧制御回路３に命令する（ステップＳ１０）。
【０１６２】
そして、ステップＳ１０において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は０Ｖであり、このメモリセルの記
憶状態の成分のうち、下位ビットが“０”であると判定され、このデータを出力Ｉ／Ｆ８
から出力する（ステップＳ１１）。
【０１６３】
一方、ステップＳ１０において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は２Ｖであり、このメモリセル
の記憶状態の成分のうち、下位ビットが“１”であると判定され、このデータを出力Ｉ／
Ｆ８から出力する（ステップＳ１２）。
【０１６４】
また、ステップＳ９において、選択メモリセルのドレイン１２−ソース１３間に電流が
流れなかった場合には、そのメモリセルのしきい値電圧は４Ｖか６Ｖのいずれかであるの
で、続いて信号制御回路６は、選択メモリセルの制御ゲート１９に５Ｖの判定電圧を印加
するように電圧制御回路３に命令する（ステップＳ１３）。
【０１６５】
そして、ステップＳ１３において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は４Ｖであり、このメモリセルの記
憶状態の成分のうち、下位ビットが“０”であると判定され、このデータを出力Ｉ／Ｆ８
から出力する（ステップＳ１２）。
【０１６６】
一方、ステップＳ１３において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は６Ｖであり、このメモリセル
の記憶状態の成分のうち、下位ビットが“１”であると判定され、このデータを出力Ｉ／
Ｆ８から出力する（ステップＳ１３）。
【０１６７】
ここで、図１及び図９を参照して、前記読み出し方法における１、３又は５Ｖの判定電
圧を選択メモリセルの制御ゲート１９に印加してドレイン１２−ソース１３間に電流が流
れるか否かを判定する方法について説明する。
【０１６８】
例えば、図８のステップ４で、信号制御回路６は変換回路９からの物理アドレスを受け
て読み出しが要求されているデータが上位ビットであることが分かると、選択されたメモ
リセルの制御ゲート１９に印加すべき電圧が３Ｖであることを判定し、電圧制御回路３に
その結果を伝える。電圧制御回路３は、図９に示すように、１Ｖの参照電圧発生回路３ａ
、３Ｖの参照電圧発生回路３ｂ、５Ｖの参照電圧発生回路３ｃを備えており、この例では
参照電圧発生回路３ｂが３Ｖの電圧を発生してスイッチ回路５５に出力する。
【０１６９】
更に、信号制御回路６は、入力された物理アドレス信号に応じて選択すべきワード線を
判断し、デコーダ２にその結果を伝える。これに応じてデコーダ２はデコード信号をスイ
ッチ回路５５に出力する。
【０１７０】
３Ｖの参照電圧とデコード信号を受けたスイッチ回路５５は、選択すべきワード線に３
Ｖの参照電圧を与える。セルアレイ１の選択すべきメモリセル１ａのドレイン１２−ソー
ス１３間に電流が流れるか否かの判定は、センスアンプ５にて行われる。センスアンプ５
は、メモリセル１ａからの電圧と参照電圧発生回路５６からの所定電圧とを比較して、信
号制御回路６にその結果を伝える。
【０１７１】
センスアンプ５の検出結果に基づき、信号制御回路６はメモリセル１ａに続いて印加す
る電圧１Ｖ又は５Ｖを決定して電圧制御回路３に伝える。そして、信号制御回路６は、最
終的に得られたメモリセル１ａの記憶データを出力Ｉ／Ｆ８を介して出力する。
【０１７２】
上述のように、この第１の実施形態においては、論理アドレス〔００  ００００  〕〜
〔７Ｆ  ＦＦＦＦ  〕をアクセス速度の速いアドレス空間Ａ1  （論理アドレス〔００  
００００〕〜〔３Ｆ  ＦＦＦＦ  〕）とアクセス速度の比較的遅いアドレス空間Ａ2  （
論理アドレス〔４０  ００００  〕〜〔７Ｆ  ＦＦＦＦ  〕）とに階層化し、論理アドレ
ス〔００  ００００  〕〜〔７Ｆ  ＦＦＦＦ  〕のうち、物理アドレス〔００  ００００
〕〜〔３Ｆ  ＦＦＦＦ  〕が張るアドレス空間と１対１対応する部分空間（論理アドレ
ス〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕）をアクセス速度の速いアドレス空間Ａ
1  とする。そして、メモリセルの記憶状態の特定の成分、ここでは上位ビットにアドレ
ス空間Ａ1  のデータを格納する。
【０１７３】
入力された論理アドレスが前記部分空間に含まれるもの（論理アドレス〔００  ０００
０  〕〜〔３Ｆ  ＦＦＦＦ  〕）である場合には、この論理アドレスは上位ビットのデー
タを指定しており、３Ｖの判定電圧による１回の判定により即座に上位ビットのデータが
分かり、出力されることになる。この場合、すべての判定電圧により各しきい値電圧を調
べる場合に比して、読みだし速度が約２倍となる。従って、この上位ビットにアクセス頻
度の最も高いデータを格納し、下位ビットに比較的アクセス頻度の低いデータを格納する
ことにより、操作者（プログラマ）にはあたかも単一の高速記憶装置が存在しているかの
如く見え、極めて効率良く多値記憶ＥＥＰＲＯＭの読みだしを行うことが可能となる。
【０１７４】
なお、多値記憶ＥＥＰＲＯＭに格納することが好適なデータやプログラムには、アクセ
ス頻度の高いものとしては例えば演算装置のＢＩＯＳが、アクセス頻度の比較的低いもの
としては例えば文書ファイルがある。この場合、前者をアクセス速度の速い上位ビットに
、後者をアクセス速度の比較的遅い下位ビットに格納すればよい。
【０１７５】
（読み出し方法の第２の実施形態）
次に、本発明の読み出し方法の第２の実施形態について説明する。この実施形態におい
ては、第１の実施形態と同様に、半導体記憶装置として多値記憶ＥＥＰＲＯＭ及びその読
みだし方法を例示する。多値記憶ＥＥＰＲＯＭの主要構成については第１の実施形態のそ
れと同様であるが、多値記憶ＥＥＰＲＯＭが１２メガビットの記憶容量をもつ８値のもの
である点で第１の実施形態と相違する。なお、第１の実施形態の多値記憶ＥＥＰＲＯＭと
同様の構成要素等については同符号を記して説明を省略する。
【０１７６】
図１０に、第２の実施形態による読みだし方法のフローチャートを示す。この第２の実
施形態では、１２メガビットの記憶容量をもつ８値の多値記憶ＥＥＰＲＯＭについて例示
する。この８値の多値記憶ＥＥＰＲＯＭは、１６進数表記で〔００  ００００  〕〜〔Ｂ
Ｆ  ＦＦＦＦ  〕の論理アドレス空間と、〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕
の物理アドレス空間とを有している。また、各メモリセルが、３ビット（＝８値）のデー
タ（０００，００１，０１０，０１１，１００，１０１，１１０，１１１）を記憶してお
り、これらのデータに対応して、各メモリセルに（０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ
，６Ｖ，７Ｖ）のしきい値電圧が設定されている。
【０１７７】
そして、所定のメモリセルの物理アドレスがＡｐであるとき、このメモリセルは、３ビ
ットの各成分のうち、最上位ビットに論理アドレスＡｐのデータを記憶し、中位ビットに
論理アドレス（Ａｐ＋〔４０  ００００  〕）のデータを記憶し、最下位ビットに論理ア
ドレス（Ａｐ＋〔８０  ００００  〕）のデータを記憶するようになっている。
【０１７８】
換言すれば、データの書き換え動作において、〔００  ００００  〕〜〔３Ｆ  ＦＦＦ
Ｆ  〕の論理アドレスＡｌ及び記憶させるデータ（０又は１）が指定されると、物理アド
レスＡｌに存在するメモリセルの最上位ビットが指定されたデータに書き換えられる。
【０１７９】
また、データの書き換え動作において、〔４０  ００００  〕〜〔７Ｆ  ＦＦＦＦ  〕
の論理アドレスＡｌ及び記憶させるデータ（０又は１）が指定されると、物理アドレス（
Ａｌ−〔４０  ００００  〕）に存在するメモリセルの中位ビットが指定されたデータに
書き換えられる。
【０１８０】
さらに、データの書き換え動作において、〔８０  ００００  〕〜〔ＢＦ  ＦＦＦＦ  
〕の論理アドレスＡｌ及び記憶させるデータ（０又は１）が指定されると、物理アドレス
（Ａｌ−〔８０  ００００  〕）に存在するメモリセルの最下位ビットが指定されたデー
タに書き換えられる。
【０１８１】
先ず、外部から読みだし命令を受信し（ステップＳ２１）、論理アドレス信号が入力Ｉ
／Ｆ７に入力されると（ステップＳ２２）、信号制御回路６が、この論理アドレス信号が
〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕であるか否かを判定する（ステップＳ２３
）。
【０１８２】
ここで、論理アドレス信号が〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕である場合
には、論理アドレスが物理アドレスと一致し、読みだしが要求されているデータは３ビッ
トのうちの最上位ビットであることが分かる（ステップＳ２４）。この場合、選択メモリ
セルの制御ゲート１９に３．５Ｖの判定電圧を印加し、ドレイン１２−ソース１３間に電
流が流れるか否かを、選択ビット線１５及びセンスアンプ５を通じて検出する（ステップ
Ｓ２５）。
【０１８３】
そして、ステップＳ２５において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合、すなわち、選択メモリセルが導通した場合には、このメモリセルのしき
い値電圧は０Ｖ，１Ｖ，２Ｖ，３Ｖのいずれかであり、これらのしきい値電圧で指定され
る３ビットのデータはそれぞれ、“０００”，“００１”，“０１０”，“０１１”であ
るため、このメモリセルの記憶状態の成分のうち、最上位ビットが“０”であることが判
定され、このデータを即座に出力Ｉ／Ｆ８から出力する（ステップＳ２６）。
【０１８４】
一方、ステップＳ２５において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れない場合、このメモリセルのしきい値電圧は４Ｖ，５Ｖ，６Ｖ，７Ｖのいずれかで
あり、これらのしきい値電圧で指定される３ビットのデータはそれぞれ、“１００”，“
１０１”，“１１０”，“１１１”であるため、このメモリセルの記憶状態の成分のうち
、最上位ビットが“１”であることが判定され、このデータを即座に出力Ｉ／Ｆ８から出
力する（ステップＳ２７）。
【０１８５】
また、ステップＳ２３において、入力Ｉ／Ｆ７に入力した論理アドレス信号が〔００  
００００  〕〜〔３Ｆ  ＦＦＦＦ  〕でない場合、更に入力した論理アドレス信号が〔４
０００００  〕〜〔７Ｆ  ＦＦＦＦ  〕であるか否かを判定する（ステップＳ２８）。
【０１８６】
ここで、論理アドレス信号が〔４０  ００００  〕〜〔７Ｆ  ＦＦＦＦ  〕である場合
には、論理アドレスが物理アドレスと一致せず、物理アドレス＝（論理アドレス−〔４０
００００  〕）となり、読みだしが要求されているデータは３ビットのうちの中位ビッ
トであることが分かる（ステップＳ２９）。この場合、選択メモリセルの制御ゲート１９
に３．５Ｖの判定電圧を印加し、ドレイン１２−ソース１３間に電流が流れるか否かを、
選択ビット線１５及びセンスアンプ５を通じて検出する（ステップＳ３０）。
【０１８７】
ステップＳ３０において、選択メモリセルのドレイン１２−ソース１３間に電流が流れ
た場合には、そのメモリセルのしきい値は０Ｖ，１Ｖ，２Ｖ，３Ｖのいずれかである。こ
こで、０Ｖ，１Ｖのしきい値電圧で指定される３ビットのデータは“０００”，“００１
”であって中位ビットはどちらも“０”であり、２Ｖ，３Ｖのしきい値電圧で指定される
３ビットのデータは“０１０”，“０１１”であって中位ビットはどちらも“１”である
。従って、この中位ビットを判定するため、信号制御回路６は、選択メモリセルの制御ゲ
ート１９に１．５Ｖの判定電圧を印加するように電圧制御回路３に命令する（ステップＳ
３１）。
【０１８８】
そして、ステップＳ３１において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は０Ｖ或いは１Ｖであり、このメモ
リセルの記憶状態の成分のうち、中位ビットが“０”であると判定され、このデータを出
力Ｉ／Ｆ８から出力する（ステップＳ３２）。
【０１８９】
一方、ステップＳ３１において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は２Ｖ或いは３Ｖであり、この
メモリセルの記憶状態の成分のうち、中位ビットが“１”であると判定され、このデータ
を出力Ｉ／Ｆ８から出力する（ステップＳ３３）。
【０１９０】
また、ステップＳ３０において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は４Ｖ，５Ｖ，６Ｖ，７Ｖのい
ずれかである。ここで、４Ｖ，５Ｖのしきい値電圧で指定される３ビットのデータは“１
００”，“１０１”であって中位ビットはどちらも“０”であり、６Ｖ，７Ｖのしきい値
電圧で指定される３ビットのデータは“０１０”，“０１１”であって中位ビットはどち
らも“１”である。従って、この中位ビットを判定するため、信号制御回路６は、選択メ
モリセルの制御ゲート１９に５．５Ｖの判定電圧を印加するように電圧制御回路３に命令
する（ステップＳ３４）。
【０１９１】
そして、ステップＳ３４において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は４Ｖ或いは５Ｖであり、このメモ
リセルの記憶状態の成分のうち、中位ビットが“０”であると判定され、このデータを出
力Ｉ／Ｆ８から出力する（ステップＳ３２）。
【０１９２】
一方、ステップＳ３４において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は６Ｖ或いは７Ｖであり、この
メモリセルの記憶状態の成分のうち、中位ビットが“１”であると判定され、このデータ
を出力Ｉ／Ｆ８から出力する（ステップＳ３３）。
【０１９３】
また、ステップＳ２８において、入力Ｉ／Ｆ７に入力した論理アドレス信号が〔４０  
００００  〕〜〔７Ｆ  ＦＦＦＦ  〕でない場合には、論理アドレス信号は〔８０  ００
００  〕〜〔ＢＦ  ＦＦＦＦ  〕、すなわち、物理アドレス＝（論理アドレス−〔８０  
００００  〕）となり、読みだしが要求されているデータは３ビットのうちの最下位ビッ
トであることが分かる（ステップＳ３５）。この場合、選択メモリセルの制御ゲート１９
に３．５Ｖの判定電圧を印加し、ドレイン１２−ソース１３間に電流が流れるか否かを、
選択ビット線１５及びセンスアンプ５を通じて検出する（ステップＳ３６）。
【０１９４】
ステップＳ３６において、選択メモリセルのドレイン１２−ソース１３間に電流が流れ
た場合には、そのメモリセルのしきい値は０Ｖ，１Ｖ，２Ｖ，３Ｖのいずれかであり、こ
れらの各しきい値電圧で指定される３ビットのデータはそれぞれ、“０００”，“００１
”，“０１０”，“０１１”であるため、この段階ではまだ最下位ビットを特定すること
はできない。従って、最下位ビットを特定するため、信号制御回路６は、先ず選択メモリ
セルの制御ゲート１９に１．５Ｖの判定電圧を印加するように電圧制御回路３に命令する
（ステップＳ３７）。
【０１９５】
ステップＳ３７において、選択メモリセルのドレイン１２−ソース１３間に電流が流れ
た場合には、そのメモリセルのしきい値は０Ｖ或いは１Ｖであり、これらの各しきい値電
圧で指定される３ビットのデータは、“０００”或いは“００１”である。従って、最下
位ビットを特定するため、信号制御回路６は、選択メモリセルの制御ゲート１９に０．５
Ｖの判定電圧を印加するように電圧制御回路３に命令する（ステップＳ３８）。
【０１９６】
そして、ステップＳ３８において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は０Ｖであり、このメモリセルの記
憶状態の成分のうち、最下位ビットが“０”であると判定され、このデータを出力Ｉ／Ｆ
８から出力する（ステップＳ３９）。
【０１９７】
一方、ステップＳ３８において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は１Ｖであり、このメモリセル
の記憶状態の成分のうち、最下位ビットが“１”であると判定され、このデータを出力Ｉ
／Ｆ８から出力する（ステップＳ４０）。
【０１９８】
また、ステップＳ３７において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値は２Ｖ或いは３Ｖであり、これらの
各しきい値電圧で指定される３ビットのデータは、“０１０”或いは“０１１”である。
従って、最下位ビットを特定するため、信号制御回路６は、選択メモリセルの制御ゲート
１９に２．５Ｖの判定電圧を印加するように電圧制御回路３に命令する（ステップＳ４１
）。
【０１９９】
そして、ステップＳ４１において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は２Ｖであり、このメモリセルの記
憶状態の成分のうち、最下位ビットが“０”であると判定され、このデータを出力Ｉ／Ｆ
８から出力する（ステップＳ３９）。
【０２００】
一方、ステップＳ４１において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は３Ｖであり、このメモリセル
の記憶状態の成分のうち、最下ビットが“１”であると判定され、このデータを出力Ｉ／
Ｆ８から出力する（ステップＳ４０）。
【０２０１】
また、ステップＳ３６において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値は４Ｖ，５Ｖ，６Ｖ，７Ｖのいずれ
かであり、これらの各しきい値電圧で指定される３ビットのデータはそれぞれ、“１００
”，“１０１”，“１１０”，“１１１”であるため、この段階ではまだ最下位ビットを
特定することはできない。従って、最下位ビットを特定するため、信号制御回路６は、先
ず選択メモリセルの制御ゲート１９に５．５Ｖの判定電圧を印加するように電圧制御回路
３に命令する（ステップＳ４２）。
【０２０２】
ステップＳ４２において、選択メモリセルのドレイン１２−ソース１３間に電流が流れ
た場合には、そのメモリセルのしきい値は４Ｖ或いは５Ｖであり、これらの各しきい値電
圧で指定される３ビットのデータは、“１００”或いは“１０１”である。従って、最下
位ビットを特定するため、信号制御回路６は、選択メモリセルの制御ゲート１９に４．５
Ｖの判定電圧を印加するように電圧制御回路３に命令する（ステップＳ４３）。
【０２０３】
そして、ステップＳ４３において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は４Ｖであり、このメモリセルの記
憶状態の成分のうち、最下位ビットが“０”であると判定され、このデータを出力Ｉ／Ｆ
８から出力する（ステップＳ３９）。
【０２０４】
一方、ステップＳ４３において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は５Ｖであり、このメモリセル
の記憶状態の成分のうち、最下位ビットが“１”であると判定され、このデータを出力Ｉ
／Ｆ８から出力する（ステップＳ４０）。
【０２０５】
また、ステップＳ４２において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値は６Ｖ或いは７Ｖであり、これらの
各しきい値電圧で指定される３ビットのデータは、“１１０”或いは“１１１”である。
従って、最下位ビットを特定するため、信号制御回路６は、選択メモリセルの制御ゲート
１９に６．５Ｖの判定電圧を印加するように電圧制御回路３に命令する（ステップＳ４４
）。
【０２０６】
そして、ステップＳ４４において、選択メモリセルのドレイン１２−ソース１３間に電
流が流れた場合には、そのメモリセルのしきい値電圧は６Ｖであり、このメモリセルの記
憶状態の成分のうち、最下位ビットが“０”であると判定され、このデータを出力Ｉ／Ｆ
８から出力する（ステップＳ３９）。
【０２０７】
一方、ステップＳ４４において、選択メモリセルのドレイン１２−ソース１３間に電流
が流れなかった場合には、そのメモリセルのしきい値電圧は７Ｖであり、このメモリセル
の記憶状態の成分のうち、最下位ビットが“１”であると判定され、このデータを出力Ｉ
／Ｆ８から出力する（ステップＳ４０）。
【０２０８】
上述のように、この第２の実施形態においては、論理アドレス〔００  ００００  〕〜
〔ＢＦ  ＦＦＦＦ  〕をアクセス速度の速いアドレス空間とアクセス速度の比較的遅いア
ドレス空間とに階層化する。ここで、アクセス速度の速いアドレス空間をアドレス空間Ａ
1  （論理アドレス〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕）とし、アクセス速度
の比較的遅いアドレス空間を更に細分化して、アドレス空間Ａ1  に次いでアクセス速度
の速いアドレス空間をアドレス空間Ａ2  （論理アドレス〔４０  ００００  〕〜〔ＢＦ
ＦＦＦＦ  〕）とし、アドレス空間Ａ2  に次いでアクセス速度の速いアドレス空間をア
ドレス空間Ａ3  （論理アドレス〔４０  ００００  〕〜〔ＢＦ  ＦＦＦＦ  〕）として
階層化する。
【０２０９】
論理アドレス〔００  ００００  〕〜〔７Ｆ  ＦＦＦＦ  〕のうち、物理アドレス〔０
０  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕が張るアドレス空間と１対１対応する部分空間
（論理アドレス〔００  ００００  〕〜〔３Ｆ  ＦＦＦＦ  〕）をアクセス速度の速いア
ドレス空間Ａ1  とする。そして、メモリセルの記憶状態の特定の成分、ここでは最上位
ビットにアドレス空間Ａ1  のデータを格納する。そして、中位ビットにアドレス空間Ａ1
に次いでアクセス速度の速いアドレス空間Ａ2  のデータを、最下位ビットにアドレス
空間Ａ2  に次いでアクセス速度の速いアドレス空間Ａ3  のデータをそれぞれ格納する。
【０２１０】
入力された論理アドレスが前記部分空間に含まれるもの（論理アドレス〔００  ０００
０  〕〜〔３Ｆ  ＦＦＦＦ  〕）である場合には、この論理アドレスは最上位ビットのデ
ータを指定しており、３．５Ｖの判定電圧による１回の判定により即座に最上位ビットの
データが分かり、出力されることになる。また、入力された論理アドレスが前記部分空間
には含まれないが、この部分空間に近いアドレス空間に含まれるもの（論理アドレス〔４
０  ００００  〕〜〔７Ｆ  ＦＦＦＦ  〕）である場合には、この論理アドレスは中位ビ
ットのデータを指定しており、３．５Ｖと、１．５Ｖ或いは５．５Ｖの判定による２回の
判定により中位ビットのデータが分かり、出力されることになる。
【０２１１】
すなわち、最上位ビットのデータを読みだす場合では、すべての判定値により各しきい
値電圧を調べる場合に比して、読みだし速度が約３倍となり、中位ビットのデータを読み
だす場合では、すべての判定電圧により各しきい値電圧を調べる場合に比して、読みだし
速度が約１．５倍となる。従って、最上位ビットにアクセス頻度の最も高いデータを格納
し、中位ビットに最上位ビットに次ぐアクセス頻度の高いデータを、最下位ビットに比較
的アクセス頻度の低いデータをそれぞれ格納することにより、操作者（プログラマ）には
あたかも単一（或いは２段階）の高速記憶装置が存在しているかの如く見え、極めて効率
良く多値記憶ＥＥＰＲＯＭの読みだしを行うことが可能となる。
【０２１２】
以上、本発明を浮遊ゲート型のメモリセルを有するＥＥＰＲＯＭに多値記憶を行わせた
場合を例にとって説明したが、多値記憶を行わせるメモリセルとしては、浮遊ゲート型の
ものに限らず、ＭＮＯＳ型のものでも良い。
【０２１３】
また、本発明は、ＥＥＰＲＯＭ以外にも、ＥＰＲＯＭやＰＲＯＭに多値記憶を行わせた
場合の読みだし方法、更には、例えば、電界効果トランジスタのチャネル領域にイオン注
入する不純物の量を制御することによりしきい値を変化させて記憶状態を得るマスクＲＯ
Ｍに多値記憶を行わせた場合の読みだし方法にも適用が可能である。
【０２１４】
更に、本発明の読み出し方法はＤＲＡＭにも適用できる。この場合、炉フレッシュを行
うことは言うまでもない。
【０２１５】
更に、上述の第１，第２の実施形態では、１個のメモリセルに２ビット又は３ビットの
記憶容量を持たせたが、本発明は１個のメモリセルに４値（２ビット）以上の記憶容量を
持たせた全ての場合に適用が可能であり、特に、記憶容量が大きいほど効果的である。
【０２１６】
なお、上述の第１，第２の実施形態では、アドレスを判定した後、各値のしきい値電圧
が設定されたメモリセルの制御ゲートに所定の判定電圧を印加してメモリセルのドレイン
−ソース間に電流が流れるか否かを検出する手法について説明したが、メモリセルからの
出力電圧を所定の判定電圧と比較してデータを判定することもできる。この方法を図１１
の回路図を参照して説明する。
【０２１７】
図７の判定回路は、図１のセルアレイ１とマルチプレクサ４との間に設けられる。セル
アレイ１のメモリセル１ａに設定された下位ビットに相当するしきい値電圧Ｖｔｈ１が、
インバータ４０、トランジスタ４１，４２からなる出力バッファを介してセンスアンプ４
３の反転入力端子に与えられる。センスアンプ４３の非反転入力端子にはトランジスタ４
７に設定された判定電圧Ｖ４７が、インバータ４６、トランジスタ４４，４５からなる出
力バッファを介して与えられる。
【０２１８】
しきい値電圧Ｖｔｈ１が判定電圧Ｖ４７より小さい場合、センスアンプ４３の出力はＨ
ｉｔｈになるので、メモリセル１ａに記憶された下位ビットＤ０は”１”と判定される。
センスアンプ４３の出力がＨｉｔｈなので、トランジスタ５２がオンする一方、インバー
タ５３によりトランジスタ５４がオフする。従って、トランジスタ５２に設定された判定
電圧Ｖ５２が、インバータ５１、トランジスタ４９，５０からなる出力バッファを介して
センスアンプ４８の非反転入力端子に与えられる。そして、メモリセル１ａに設定された
上位ビットに相当するしきい値電圧Ｖｔｈ２が、出力バッファを介してセンスアンプ４８
の反転入力端子に与えられる。
【０２１９】
しきい値電圧Ｖｔｈ２が判定電圧Ｖ５２より小さい場合、センスアンプ４８の出力はＨ
ｉｔｈになるので、メモリセル１ａに記憶された上位ビットＤ１は”１”と判定される。
一方、しきい値電圧Ｖｔｈ２が判定電圧Ｖ５２より大きい場合、センスアンプ４８の出力
はＬｏｗになるので、メモリセル１ａに記憶された上位ビットＤ１は”０”と判定される
。
【０２２０】
次に、しきい値電圧Ｖｔｈ１が判定電圧Ｖ４７より大きい場合、センスアンプ４３の出
力はＬｏｗになるので、メモリセル１ａに記憶された下位ビットＤ０は”０”と判定され
る。センスアンプ４３の出力がＬｏｗなので、トランジスタ５２がオフする一方、インバ
ータ５３によりトランジスタ５４がオンする。従って、トランジスタ５４に設定された判
定電圧Ｖ５４が、出力バッファを介してセンスアンプ４８の非反転入力端子に与えられる
。そして、メモリセル１ａに設定された上位ビットに相当するしきい値電圧Ｖｔｈ２が、
出力バッファを介してセンスアンプ４８の反転入力端子に与えられる。
【０２２１】
しきい値電圧Ｖｔｈ２が判定電圧Ｖ５４より小さい場合、センスアンプ４８の出力はＨ
ｉｔｈになるので、メモリセル１ａに記憶された上位ビットＤ１は”１”と判定される。
一方、しきい値電圧Ｖｔｈ２が判定電圧Ｖ５４より大きい場合、センスアンプ４８の出力
はＬｏｗになるので、メモリセル１ａに記憶された上位ビットＤ１は”０”と判定される
。
【０２２２】
このようにして、２ビット（４値）のデータ（００、０１、１０、１１）が判定される
。この手法は、ビット数に応じて、センスアンプや、判定電圧供給回路を増やせば４値以
上の多値メモリセルにも適用できる。
【０２２３】
なお、上述した実施形態の機能を実現するように各種のデバイスを動作させるように、
前記各種デバイスと接続された装置あるいはシステム内のコンピュータに対し、前記実施
形態の機能を実現するためのソフトウェアのプログラムコードを供給し、そのシステムあ
るいは装置のコンピュータ（ＣＰＵあるいはＭＰＵ）に格納されたプログラムに従って前
記各種デバイスを動作させることによって実施したものも、本発明の範疇に含まれる。
【０２２４】
また、この場合、前記ソフトウェアのプログラムコード自体が上述した実施形態の機能
を実現することになり、そのプログラムコード自体、およびそのプログラムコードをコン
ピュータに供給するための手段、例えばかかるプログラムコードを格納した記憶媒体３１
は本発明を構成する。
【０２２５】
記憶媒体３１は、入出力Ｉ／Ｆ８を介して信号制御回路６に接続された記憶再生装置３
０により、そこに格納されているプログラムコードが読みだされ、信号制御回路６を構成
するコンピュータを動作させる。なお、かかるプログラムコードを記憶する記憶媒体３１
としては、例えばフロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁
気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いるこ
とができる。
【０２２６】
また、以下に本発明の各実施態様の例を示す。
［実施態様１］
各々が３個以上の相異なる所定の記憶状態のうちの１つを保持する複数個の多値メモリ
セルと、任意の符号化方法によって符号化された少なくとも第１の符号と第２の符号が与
えられ、前記第１の符号を構成する複数の第１の情報ビットと前記第２の符号を構成する
複数の第２の情報ビットのうち、同じ桁の情報ビット同士が１組となって対応する前記多
値メモリセルに記憶されるように前記第１及び第２の情報ビットを並べ替える並べ替え手
段と、並べ替えられた前記情報ビットに対応して所定電圧を発生させる電圧発生手段と、
アドレス情報を受けて、当該アドレス情報に対応した前記多値メモリセルに前記所定電圧
を印加する電圧印加手段とを備えることを特徴とする多値半導体記憶装置。
【０２２７】
［実施態様２］
前記並べ替え手段は、前記符号化方法の誤り訂正能力に応じて、前記各多値メモリセル
に記憶するビット数を制御することを特徴とする実施態様１に記載の多値半導体記憶装置
。
【０２２８】
［実施態様３］
前記並び替え手段は、前記複数の多値メモリセルの１つが記憶するビット数がｍである
ときに、ｍ個の情報ビットを前記１つの多値メモリセルに記憶させるように、符号長ｎの
符号ｍ個をｍ×ｎ配列の各行として並べ替えることを特徴とする実施態様１又は２に記載
の多値半導体記憶装置。
【０２２９】
［実施態様４］
前記多値メモリセルは不揮発性半導体メモリであることを特徴とする実施態様１〜３の
いずれか１項に記載の多値半導体記憶装置。
【０２３０】
［実施態様５］
各々が３個以上の相異なる所定の記憶状態のうちの１つを保持する複数個の多値メモリ
セルを備えた多値半導体記憶装置への情報ビットの書き込み方法であって、任意の符号化
方法によって符号化された少なくとも第１の符号と第２の符号が与えられ、前記第１の符
号を構成する複数の第１の情報ビットと前記第２の符号を構成する複数の第２の情報ビッ
トのうち、同じ桁の情報ビット同士が１組となって対応する前記多値メモリセルに記憶さ
れるように前記第１及び第２の情報ビットを並び替える第１のステップと、前記並び替え
られた前記情報ビットに対応して所定電圧を発生させる第２のステップと、アドレス情報
を受けて、当該アドレス情報に対応した前記多値メモリセルに前記所定電圧を印加する第
３のステップとを備えることを特徴とする書き込み方法。
【０２３１】
［実施態様６］
コンピュータによって各々が３個以上の相異なる所定の記憶状態のうちの１つを保持す
る複数の多値メモリセルを備えた多値半導体記憶装置に情報ビットを書き込むためのプロ
グラムが記憶された記憶媒体であって、任意の符号化方法によって符号化された少なくと
も第１の符号と第２の符号において、前記第１の符号を構成する複数の第１の情報ビット
と、前記第２の符号を構成する複数の第２の情報ビットとのうち、同じ桁の情報ビット同
士が１組として前記複数の多値メモリセルの１つに記憶されるように前記第１及び第２の
情報ビットを並べ替えるプログラムが記憶されたことを特徴とする記憶媒体。
【０２３２】
［実施態様７］
並べ替えられた前記第１及び第２の情報ビットに応じた所定電圧を発生させ、アドレス
情報を受けて、当該アドレス情報に対応した前記多値メモリセルに前記所定電圧を印加す
るプログラムが記憶されたことを特徴とする実施態様６に記載の記憶媒体。
【０２３３】
［実施態様８］
論理アドレスが与えられて物理アドレスに変換する変換手段と、前記物理アドレスを含
む物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘ
n ）で表現される２n 値の記憶状態を保持する複数の多値メモリセルと、前記論理アドレ
スを含む論理アドレス空間が前記物理アドレス空間と一致するか否かを判定する判定手段
と、前記論理アドレス空間が前記物理アドレス空間と一致すると判定された場合に、最上
位の前記成分Ｘ1  を所定の判定値により１回で特定する特定手段と、特定された前記成
分Ｘ1  を前記複数の多値メモリセルのうちの前記物理アドレスに対応する多値メモリセ
ルから出力させる出力手段とを備えたことを特徴とする多値半導体記憶装置。
【０２３４】
［実施態様９］
前記各多値メモリセルは少なくとも１つのトランジスタを含み、前記特定手段は、前記
判定値に対応する電圧を発生させる第１の手段と、前記物理アドレスが与えられてアドレ
ス信号を出力する第２の手段と、前記アドレス信号に応答して前記電圧を前記物理アドレ
スに対応する前記多値メモリセルに与える第３の手段と、前記電圧が与えられた前記トラ
ンジスタのソース−ドレイン間に電流が流れるか否かを判定する第４の手段と、前記第４
の手段における判定結果により前記最上位の前記成分Ｘ1  を特定する第５の手段とを含
むことを特徴とする実施態様８に記載の多値半導体記憶装置。
【０２３５】
［実施態様１０］
前記特定手段は、前記各多値メモリセルの出力部位に一方の入力端子が接続され、前記
最上位の前記成分Ｘ1  に対応する電圧が供給される比較器と、前記比較器の他方の入力
端子に接続され、この他方の入力端子に前記所定の判定値に対応する電圧を供給する電圧
供給回路とを含み、前記比較器の判定結果により前記最上位の前記成分Ｘ1  を特定する
ことを特徴とする実施態様８に記載の多値半導体記憶装置。
【０２３６】
［実施態様１１］
前記論理アドレス空間が前記物理アドレス空間と一致しないと判定された場合、前記特
定手段は、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を所定の最大ｎ個の異なる判定値により
最大ｎ回で特定することを特徴とする実施態様８に記載の多値半導体記憶装置。
【０２３７】
［実施態様１２］
前記各多値メモリセルは少なくとも１つのトランジスタを含み、前記特定手段は、前記
ｎ個の判定値に対応するｎ個の電圧を発生させる第１の手段と、前記物理アドレスが与え
られてアドレス信号を出力する第２の手段と、前記アドレス信号に応答して前記電圧を前
記物理アドレスに対応する前記多値メモリセルに与える第３の手段と、前記電圧が与えら
れた前記トランジスタのソース−ドレイン間に電流が流れるまで最大ｎ種の電圧を前記ト
ランジスタのゲートに所定の順序で与える第４の手段と、前記電流を検出することにより
前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５の手段とを含むことを特徴とする実
施態様１１に記載の多値半導体記憶装置。
【０２３８】
［実施態様１３］
前記特定手段は、前記各多値メモリセルの出力部位に一方の入力端子が接続され、前記
成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）に対応する各々の電圧が供給される比較器と、前記比較
器の他方の入力端子に接続され、この他方の入力端子に前記最大ｎ個の判定値に対応する
電圧を供給する電圧供給回路とを含み、前記比較器の判定結果により前記最上位の前記成
分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定することを特徴とする実施態様１１に記載の多値半
導体記憶装置。
【０２３９】
［実施態様１４］
物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘ
n ）で表現される２n 値の記憶状態を保持する複数の多値メモリセルから前記成分を読み
出す方法であって、論理アドレスを前記物理アドレス空間に含まれる物理アドレスに変換
する第１のステップと、前記論理アドレスを含む論理アドレス空間が前記物理アドレス空
間と一致するか否かを判定する第２のステップと、前記論理アドレス空間が前記物理アド
レス空間と一致すると判定された場合に、最上位の前記成分Ｘ1  を所定の判定値により
１回で特定する第３のステップと、特定された前記成分Ｘ1  を前記複数の多値メモリセ
ルのうちの前記物理アドレスに対応する多値メモリセルから出力させる第４のステップと
を含むことを特徴とする読み出し方法。
【０２４０】
［実施態様１５］
前記第２のステップにおいて、前記論理アドレス空間が前記物理アドレス空間と一致し
ないと判定された場合に、前記第２のステップの後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn 
）を所定の最大ｎ個の異なる判定値により最大ｎ回で特定する第５のステップを更に含む
ことを特徴とする実施態様１４に記載の読み出し方法。
【０２４１】
［実施態様１６］
物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘ
n ）で表現される２n 値の記憶状態を保持し、各々が少なくとも１つのトランジスタを備
える複数の多値メモリセルから前記成分を読み出す方法であって、論理アドレスを前記物
理アドレス空間に含まれる物理アドレスに変換する第１のステップと、前記論理アドレス
を含む論理アドレス空間が前記物理アドレス空間と一致するか否かを判定する第２のステ
ップと、前記論理アドレス空間が前記物理アドレス空間と一致すると判定された場合に、
前記トランジスタのゲートに所定の判定電圧を印加して、前記トランジスタのソース−ド
レイン間に電流が流れる否かにより最上位の前記成分Ｘ1  を特定する第３のステップと
、特定された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理アドレスに対
応する多値メモリセルから出力させる第４のステップとを含むことを特徴とする読み出し
方法。
【０２４２】
［実施態様１７］
前記第２のステップにおいて、前記論理アドレス空間が前記物理アドレス空間と一致し
ないと判定された場合に、前記第２のステップの後、前記トランジスタのゲートにｎ個の
異なる判定電圧を所定の順序で、前記トランジスタのソース−ドレイン間に電流が流れる
まで最大ｎ回印加して前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５のステップを
更に含むことを特徴とする実施態様１６に記載の読み出し方法。
【０２４３】
［実施態様１８］
物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘ
n ）で表現される２n 値の記憶状態を保持し、各々が少なくとも１つのトランジスタを備
える複数の多値メモリセルから前記成分を読み出す方法であって、論理アドレスを前記物
理アドレス空間に含まれる物理アドレスに変換する第１のステップと、前記論理アドレス
を含む論理アドレス空間が前記物理アドレス空間と一致するか否かを判定する第２のステ
ップと、前記論理アドレス空間が前記物理アドレス空間と一致すると判定された場合に、
最上位の前記成分Ｘ1  に対応する電圧と所定の判定電圧とを比較し、比較結果により前
記成分Ｘ1  を特定する第３のステップと、特定された前記成分Ｘ1  を前記複数の多値メ
モリセルのうちの前記物理アドレスに対応する多値メモリセルから出力させる第４のステ
ップとを含むことを特徴とする読み出し方法。
【０２４４】
［実施態様１９］
前記第２のステップにおいて、前記論理アドレス空間が前記物理アドレス空間と一致し
ないと判定された場合に、前記第２のステップの後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn 
）に対応する電圧と前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）の各々の成分に対応する電圧と
を比較し、比較結果により前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５のステッ
プを更に含むことを特徴とする実施態様１８に記載の読み出し方法。
【０２４５】
［実施態様２０］
コンピュータによって、物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分
（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持する複数の多値メモリ
セルから前記成分を読み出すためのプログラムが記憶された記憶媒体であって、論理アド
レスを前記物理アドレス空間に含まれる物理アドレスに変換する第１のステップと、前記
論理アドレスを含む論理アドレス空間が前記物理アドレス空間と一致するか否かを判定す
る第２のステップと、前記論理アドレス空間が前記物理アドレス空間と一致すると判定さ
れた場合に、最上位の前記成分Ｘ1  を所定の判定値により１回で特定する第３のステッ
プと、特定された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理アドレス
に対応する多値メモリセルから出力させる第４のステップとを備えたプログラムが記憶さ
れていることを特徴とする記憶媒体。
【０２４６】
［実施態様２１］
前記第２のステップにおいて、前記論理アドレス空間が前記物理アドレス空間と一致し
ないと判定された場合に、前記第２のステップの後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn 
）を所定の最大ｎ個の異なる判定値により最大ｎ回で特定する第５のステップを更に含む
プログラムが記憶されていることを特徴とする実施態様２０に記載の記憶媒体。
【０２４７】
［実施態様２２］
コンピュータによって、物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分
（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持し、各々が少なくとも
１つのトランジスタを備える複数の多値メモリセルから前記成分を読み出すためのプログ
ラムが記憶された記憶媒体であって、論理アドレスを前記物理アドレス空間に含まれる物
理アドレスに変換する第１のステップと、前記論理アドレスを含む論理アドレス空間が前
記物理アドレス空間と一致するか否かを判定する第２のステップと、前記論理アドレス空
間が前記物理アドレス空間と一致すると判定された場合に、前記トランジスタのゲートに
所定の判定電圧を印加して、前記トランジスタのソース−ドレイン間に電流が流れる否か
により最上位の前記成分Ｘ1  を特定する第３のステップと、特定された前記成分Ｘ1  を
前記複数の多値メモリセルのうちの前記物理アドレスに対応する多値メモリセルから出力
させる第４のステップとを備えたプログラムが記憶されていることを特徴とする記憶媒体
。
【０２４８】
［実施態様２３］
前記第２のステップにおいて、前記論理アドレス空間が前記物理アドレス空間と一致し
ないと判定された場合に、前記第２のステップの後、前記トランジスタのゲートにｎ個の
異なる判定電圧を所定の順序で、前記トランジスタのソース−ドレイン間に電流が流れる
まで最大ｎ回印加して前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５のステップを
更に含むプログラムが記憶されていることを特徴とする実施態様２２に記載の記憶媒体。
【０２４９】
［実施態様２４］
コンピュータによって、物理アドレス空間に対応して配置され、ｎ個（ｎ≧２）の成分
（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現される２n 値の記憶状態を保持し、各々が少なくとも
１つのトランジスタを備える複数の多値メモリセルから前記成分を読み出すためのプログ
ラムが記憶された記憶媒体であって、論理アドレスを前記物理アドレス空間に含まれる物
理アドレスに変換する第１のステップと、前記論理アドレスを含む論理アドレス空間が前
記物理アドレス空間と一致するか否かを判定する第２のステップと、前記論理アドレス空
間が前記物理アドレス空間と一致すると判定された場合に、最上位の前記成分Ｘ1  に対
応する電圧と所定の判定電圧とを比較し、比較結果により前記成分Ｘ1  を特定する第３
のステップと、特定された前記成分Ｘ1  を前記複数の多値メモリセルのうちの前記物理
アドレスに対応する多値メモリセルから出力させる第４のステップとを備えたプログラム
が記憶されていることを特徴とする記憶媒体。
【０２５０】
［実施態様２５］
前記第２のステップにおいて、前記論理アドレス空間が前記物理アドレス空間と一致し
ないと判定された場合に、前記第２のステップの後、前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn 
）に対応する電圧と前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）の各々の成分に対応する電圧と
を比較し、比較結果により前記成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）を特定する第５のステッ
プを更に含むプログラムが記憶されていることを特徴とする実施態様２４に記載の記憶媒
体。
【０２５１】
［実施態様２６］
複数の多値メモリセルを具備し、前記各多値メモリセルが３個以上の相異なる所定の記
憶状態のうちの１つを保持する多値半導体記憶装置において、任意の符号化方法によって
符号化された１つの符号を構成する各ビットを前記複数の多値メモリセルに分散させて記
憶するようにする情報ビット分散手段を具備することを特徴とする多値半導体記憶装置。
【０２５２】
［実施態様２７］
前記情報ビット分散手段は、前記１つの符号の誤り訂正能力に応じて、１つの多値メモ
リセルに記憶する同一符号におけるビットの数を制御することを特徴とする実施態様２６
に記載の多値半導体記憶装置。
【０２５３】
［実施態様２８］
前記情報ビット分散手段は、前記複数の多値メモリセルに分散させて記憶する符号を、
符号長ｎの符号ｍ個をｍ×ｎ配列の各行として並べ、前記多値メモリセルが記憶するビッ
ト数がｍであるときに、前記配列の各列に配置されるｍ個の情報を前記多値メモリの１個
に記憶させることを特徴とする実施態様２７に記載の多値半導体記憶装置。
【０２５４】
［実施態様２９］
前記多値メモリセルは不揮発性半導体メモリであることを特徴とする実施態様２６〜２
８のいずれか１項に記載の多値半導体記憶装置。
【０２５５】
［実施態様３０］
実施態様２６〜２９のいずれか１項に記載の多値半導体記憶装置における情報ビット分散手段としてコンピュータを機能させるためのプログラムを格納した記憶媒体。
【０２５６】
［実施態様３１］
任意の符号化方法によって符号化された符号列を、３個以上の記憶状態を保持する複数
個の多値メモリセルを具備している多値半導体記憶装置に書き込む方法において、前記任
意の符号化方法によって符号化された１つの符号を構成する各ビットを複数の多値メモリ
セルに分散させて記憶させることを特徴とする多値半導体記憶装置の書き込み方法。
【０２５７】
［実施態様３２］
実施態様３１に記載の多値半導体記憶装置の書き込み方法がコンピュータから読み出し
可能に格納されている記憶媒体。
【０２５８】
［実施態様３３］
論理アドレスが入力される入力手段と、前記論理アドレスから物理アドレスを算出する
変換手段と、制御ゲートと電荷蓄積層とを有し、前記物理アドレスに対応して配置されて
おり、各々が２次元以上の成分により表現される３値以上の記憶状態を保持する多値メモ
リセルと、前記物理アドレスに対応した前記多値メモリセルを選択するとともに、前記入
力手段に入力される前記論理アドレスに応じて選択された前記多値メモリセルに記憶され
た前記成分の中から出力する成分を指定する制御手段と、前記制御手段により指定された
前記多値メモリセルの前記成分のデータを出力する出力手段とを備え、前記成分のうちの
少なくとも１つの成分のデータを１回の判定で特定する判定値が存在し、前記入力手段に
入力した前記論理アドレスが前記物理アドレスが張るアドレス空間と１対１対応する部分
空間に含まれるものであるときには、前記制御手段が当該制御手段により指定された前記
多値メモリセルの前記成分のデータを前記判定値で特定し、このデータを前記出力手段か
ら出力することを特徴とする多値半導体記憶装置。
【０２５９】
［実施態様３４］
前記多値メモリセルは、ｎ次元（ｎ≧２）の成分（Ｘ1  ，Ｘ2  ，…，Ｘn ）で表現さ
れる２n 値の記憶状態を保持し、少なくとも前記Ｘ1  成分のデータを１回の判定で特定
する判定値が存在するとともに、前記部分空間に含まれる前記論理アドレスのデータが前
記Ｘ1  成分に格納されており、前記部分空間に含まれる前記論理アドレスが前記入力手
段に入力されたときには、対応する前記多値メモリセルの前記記憶状態のうち、前記制御
手段により前記判定値で特定される前記Ｘ1  成分のデータを前記出力手段から出力する
ことを特徴とする実施態様３３に記載の多値半導体記憶装置。
【０２６０】
［実施態様３５］
Ｘ2  ，…，Ｘn 成分のデータを特定する各判定値が存在するとともに、前記部分空間
であるアドレス空間Ａ1  に近接するアドレス空間Ａ2，…，Ａn に含まれる前記論理アド
レスのデータが前記アドレス空間Ａ1  に近い順に前記Ｘ2  ，…，Ｘn 成分に順次格納さ
れており、前記入力手段に入力された前記論理アドレスのアドレス空間に応じて、前記制
御手段がＸk （但し、ｋ＝１，２，…，ｎ）成分を前記各判定値によるｋ回の判定で特定
し、このＸk 成分のデータを前記出力手段から出力することを特徴とする実施態様３４に
記載の多値半導体記憶装置。
【０２６１】
［実施態様３６］
前記電荷蓄積層が浮遊ゲートであることを特徴とする実施態様３３〜３５のいずれか１
項に記載の多値半導体記憶装置。
【０２６２】
［実施態様３７］
制御ゲートと電荷蓄積層とを備え、入力された論理アドレスから算出された物理アドレ
スに対応して配置されてなる多値メモリセルを有する多値半導体記憶装置の読み出し方法
において、前記多値メモリセルには、各々が２次元以上の成分により表現される３値以上
の記憶状態が保持されており、前記成分の少なくとも１つの成分のデータを特定する判定
値が存在し、前記入力手段に入力した前記論理アドレスが前記物理アドレスが張るアドレ
ス空間と１対１対応する部分空間に含まれるものであるときには、前記物理アドレスによ
り選択された前記多値メモリセルの前記制御ゲートに前記判定値の電圧を印加して、前記
多値メモリセルのソース／ドレイン間に電流が流れるか否かによって前記多値メモリセル
の前記成分のデータを特定して出力することを特徴とする多値半導体記憶装置の読み出し
方法。
【０２６３】
［実施態様３８］
前記多値メモリセルには、ｎ次元（ｎ≧２）の成分（Ｘ1，Ｘ2  ，…，Ｘn ）で表現さ
れる２n 値の記憶状態が保持されており、少なくとも前記Ｘ1  成分のデータを特定する
判定値が存在するとともに、前記部分空間に含まれる前記論理アドレスのデータが前記Ｘ
1  成分に格納されており、前記部分空間に含まれる前記論理アドレスが前記入力手段に
入力されたときには、対応する前記多値メモリセルの前記記憶状態のうち、前記前記値で
特定される前記Ｘ1  成分のデータを前記出力手段から出力することを特徴とする実施態
様３７に記載の多値半導体記憶装置の読み出し方法。
【０２６４】
［実施態様３９］
Ｘ2  ，…，Ｘn 成分のデータを特定する各判定値が存在するとともに、前記部分空間
であるアドレス空間Ａ1  に近接するアドレス空間Ａ2，…，Ａn に含まれる前記論理アド
レスのデータが前記アドレス空間Ａ1  に近い順に前記Ｘ2  ，…，Ｘn 成分に順次格納さ
れており、前記入力手段に入力された前記論理アドレスのアドレス空間に応じて、Ｘk （
但し、ｋ＝１，２，…，ｎ）成分のデータを前記各判定値によるｋ回の判定で特定し、こ
のＸk 成分を出力することを特徴とする実施態様３８に記載の多値半導体記憶装置の読み
出し方法。
【０２６５】
［実施態様４０］
実施態様３７〜３９のいずれか１項に記載の読み出し方法の手順をコンピュータに実行
させるためのプログラムを格納した記憶媒体。
【０２６６】
［実施態様４１］
各々が３個以上の相異なる所定の記憶状態のうちの１つを保持する複数個の多値メモリ
セルと、第１の記憶情報を、任意の符号化方法によって少なくとも２桁以上の桁数を持つ
第１の符号値に変換する第１の符号化手段と、第２の記憶情報を、任意の符号化方法によ
って少なくとも２桁以上の桁数を持つ第２の符号値に変換する第２の符号化手段と、前記
第１，第２の符号値の同じ桁同士の符号値情報を１組として、対応する前記多値メモリセ
ルに記憶されるように２組以上作成する並べ替え手段とを含むことを特徴とする多値半導
体記憶装置。
【０２６７】
［実施態様４２］
前記第１，第２の符号値が、同一の桁数を有することを特徴とする実施態様４１に記載
の多値半導体記憶装置。
【０２６８】
［実施態様４３］
前記任意の符号化方法が、２進法による符号化方法であることを特徴とする実施態様４
１又は４２に記載の多値半導体記憶装置。
【０２６９】
［実施態様４４］
前記多値メモリセルが、制御ゲートと浮遊ゲートとを有することを特徴とする実施態様
４１〜４３のいずれか１項に記載の多値半導体記憶装置。
【０２７０】
［実施態様４５］
前記多値メモリセルが、ＭＮＯＳ、マスクＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯ
Ｍ、フラッシュ不揮発性メモリのうちの少なくとも１つであることを特徴とする実施態様
４１〜４４のいずれか１項に記載の多値半導体記憶装置。
【０２７１】
［実施態様４６］
前記第１，第２の符号値から、前記第１，第２の記憶情報に生じた誤りを検出して訂正
する訂正手段を更に備えることを特徴とする実施態様４１〜４５のいずれか１項に記載の
多値半導体記憶装置。
【０２７２】
［実施態様４７］
各々が３個以上の相異なる所定の記憶状態のうちの１つを保持する複数個の多値メモリ
セルと、入力された記憶情報を、任意の符号化方法によって少なくとも２桁以上の桁数を
持つ符号値に変換する符号化手段と、前記符号化手段によって得られた前記符号値を、任
意の桁数で分割して、少なくとも２つの符号化情報ブロックを作成し、前記各符号化情報
ブロックの同じ桁の符号化情報を１組として前記多値メモリセルに記憶させる分割記憶手
段とを備えたことを特徴とする多値半導体記憶装置。
【０２７３】
［実施態様４８］
前記各多値メモリセルに記憶された前記符号化情報を読み出し、前記符号化方法の有す
る誤り訂正能力に従って前記符号化情報からなる符号列を訂正して出力する読み出し手段
を更に含むことを特徴とする実施態様４７に記載の多値半導体記憶装置。
【０２７４】
［実施態様４９］
前記読み出し手段は、前記各多値メモリセルからそれぞれ少なくとも所定位のビット情
報を読み出して前記符号列を作成して出力することを特徴とする実施態様４８に記載の多
値半導体記憶装置。
【０２７５】
［実施態様５０］
前記多値メモリセルは、４個の相異なる所定の記憶状態のうちの１つを保持することが
可能なものであり、前記分割記憶手段は、前記符号値を、桁数の等しい２つの符号化情報
ブロックに分割し、前記各符号化情報ブロックの同じ桁の２つの符号化情報を１組として
前記多値メモリセルに記憶させることを特徴とする実施態様４９に記載の多値半導体記憶
装置。
【０２７６】
［実施態様５１］
前記読み出し手段は、２つの前記各符号化情報ブロックの各々が情報ビットに冗長ビッ
トが付加されてなるものとして出力することを特徴とする実施態様５０に記載の多値半導
体記憶装置。
【０２７７】
［実施態様５２］
前記多値メモリセルは、８個の相異なる所定の記憶状態のうちの１つを保持することが
可能なものであり、前記分割記憶手段は、前記符号値を、桁数の等しい３つの符号化情報
ブロックに分割し、前記各符号化情報ブロックの同じ桁の３つの符号化情報を１組として
前記多値メモリセルに記憶させることを特徴とする実施態様４９に記載の多値半導体記憶
装置。
【０２７８】
［実施態様５３］
前記読み出し手段は、３つの前記各符号化情報ブロックの各々が情報ビットに冗長ビッ
トが付加されてなるものとして出力することを特徴とする実施態様５２に記載の多値半導
体記憶装置。
【０２７９】
［実施態様５４］
前記読み出し手段は、１つの前記各符号化情報ブロックと２つの前記各符号化情報ブロ
ックが結合されてなる情報ブロックの各々が情報ビットに冗長ビットが付加されてなるも
のとして出力することを特徴とする実施態様５２に記載の多値半導体記憶装置。
【０２８０】
［実施態様５５］
前記多値メモリセルは、１６個の相異なる所定の記憶状態のうちの１つを保持すること
が可能なものであり、前記分割記憶手段は、前記符号値を、桁数の等しい４つの符号化情
報ブロックに分割し、前記各符号化情報ブロックの同じ桁の４つの符号化情報を１組とし
て前記多値メモリセルに記憶させることを特徴とする実施態様４９に記載の多値半導体記
憶装置。
【０２８１】
［実施態様５６］
前記読み出し手段は、４つの前記各符号化情報ブロックの各々が情報ビットに冗長ビッ
トが付加されてなるものとして出力することを特徴とする実施態様５５に記載の多値半導
体記憶装置。
【０２８２】
［実施態様５７］
前記読み出し手段は、それぞれ２つの前記各符号化情報ブロックが結合されてなる各情
報ブロックの各々が情報ビットに冗長ビットが付加されてなるものとして出力することを
特徴とする実施態様５５に記載の多値半導体記憶装置。
【０２８３】
［実施態様５８］
前記多値メモリセルが、制御ゲートと浮遊ゲートとを有することを特徴とする実施態様
４７〜５７のいずれか１項に記載の多値半導体記憶装置。
【０２８４】
［実施態様５９］
前記多値メモリセルが、ＭＮＯＳ、マスクＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯ
Ｍ、フラッシュ不揮発性メモリのうちの少なくとも１つであることを特徴とする実施態様
４７〜５７のいずれか１項に記載の多値半導体記憶装置。
【０２８５】
［実施態様６０］
前記冗長ビットは、前記２つの符号化情報ブロックを基に前記２つの符号化情報ブロッ
クの各々に対応して生成され、前記各符号化情報ブロックの前記情報ビットと対応する前
記冗長ビットとの合計が前記符号化列のビット数となるような冗長ビットであることを特
徴とする実施態様５１に記載の多値半導体記憶装置。
【０２８６】
［実施態様６１］
前記冗長ビットは、前記３つの符号化情報ブロックを基に前記３つの符号化情報ブロッ
クの各々に対応して生成され、前記各符号化情報ブロックの前記情報ビットと対応する前
記冗長ビットの合計が前記符号化列のビット数となるような冗長ビットであることを特徴
とする実施態様５３に記載の多値半導体記憶装置。
【０２８７】
［実施態様６２］
前記冗長ビットは、前記３つの符号化情報ブロックを基にハミング符号化により前記３
つの符号化情報ブロックの各々に対応して第１の冗長ビットが生成され、前記３つの符号
化情報ブロックの各々に対応する前記第１の冗長ビットを付加して符号列が生成され、前
記各符号列に含まれるビット全ての排他論理和を算出して前記各符号列に対応して第２の
冗長ビットが生成され、前記各符号列のビットと対応する前記第２の冗長ビットとの合計
が前記符号列のビット数となるような冗長ビットであることを特徴とする実施態様５３に
記載の多値半導体記憶装置。
【０２８８】
［実施態様６３］
前記冗長ビットは、前記３つの符号化情報ブロックを基に、前記１つの符号化情報ブロ
ックと前記２つの符号化情報ブロックとが結合してなる情報ブロックの各々に対応して生
成され、前記１つの符号化情報ブロックの情報ビットと対応する冗長ビットの合計と、前
記２つの符号化情報ブロックが結合されてなる情報ブロックが分割されたときに前記分割
された各ブロックの各々の情報ビットと前記対応する冗長ビットの合計とが前記符号化列
のビット数となるような冗長ビットであることを特徴とする実施態様５３に記載の多値半
導体記憶装置。
【０２８９】
［実施態様６４］
前記冗長ビットは、前記４つの符号化情報ブロックを基に前記４つの符号化情報ブロッ
クの各々に対応して生成され、前記各符号化情報ブロックの前記情報ビットと対応する前
記冗長ビットの合計が前記符号化列のビット数となるような冗長ビットであることを特徴
とする実施態様５６に記載の多値半導体記憶装置。
【０２９０】
［実施態様６５］
前記冗長ビットは、前記４つの符号化情報ブロックを基にハミング符号化により前記４
つの符号化情報ブロックの各々に対応して第１の冗長ビットが生成され、前記４つの符号
化情報ブロックの各々に対応する前記第１の冗長ビットを付加して符号列が生成され、前
記各符号列に含まれるビット全ての排他論理和を算出して前記各符号列に対応して第２の
冗長ビットが生成され、前記各符号列のビットと対応する前記第２の冗長ビットとの合計
が前記符号列のビット数となるような冗長ビットであることを特徴とする実施態様５６に
記載の多値半導体記憶装置。
【０２９１】
［実施態様６６］
前記冗長ビットは、前記４つの符号化情報ブロックを基に前記２つの符号化情報ブロッ
クが結合してなる情報ブロックの各々に対応して生成され、前記２つの符号化情報ブロッ
クが結合されてなる情報ブロックの各々が２つに分割されたときに前記分割された各ブロ
ックの各々の情報ビットと対応する冗長ビットの合計が前記符号化列のビット数となるよ
うな冗長ビットであることを特徴とする実施態様５７に記載の多値半導体記憶装置。
【図面の簡単な説明】
【０２９２】
【図１】本発明の実施形態によるＥＥＰＲＯＭの主要な構成を示すブロック図である。
【図２】本発明の実施形態によるＥＥＰＲＯＭの浮遊ゲート型メモリセルの概略断面図である。
【図３】本発明の書き込み方法の第１の実施形態を説明する模式図である。
【図４】本発明の書き込み方法の第２の実施形態を説明する模式図である。
【図５】本発明の書き込み方法の第２の実施形態の変形例を説明する模式図である。
【図６】本発明の書き込み方法の第３の実施形態を説明する模式図である。
【図７】本発明の書き込み方法の第３の実施形態の変形例を説明する模式図である。
【図８】本発明の読み出し方法の第１の実施形態による読みだし方法のフローチャートである。
【図９】図８のフローチャートにおけるしきい値電圧を判定する方法を説明するブロック図である。
【図１０】本発明の読み出し方法の第２の実施形態による読みだし方法のフローチャートである。
【図１１】しきい値電圧を判定する他の方法を説明するブロック図である。
【符号の説明】
【０２９３】
１  メモリセルアレイ
２  デコーダ
３  電圧発生及び電圧制御回路
４  マルチプレクサ
５  センスアンプ
６  信号制御回路
６ａ  情報ビット分散手段
７  入力Ｉ／Ｆ
８  出力Ｉ／Ｆ
９  変換回路
１１  シリコン基板
１２  ドレイン
１３  ソース
１７  浮遊ゲート
１９  制御ゲート
３０  記憶再生装置
３１  記憶媒体
４０，４６，５１，５３  インバータ
４１，４２，４４，４５，４７，４９，５０，５２，５４  トランジスタ
４３，４８  センスアンプ
５５  スイッチ回路
５６  参照電圧発生回路
【図１】
2006134577.tif 000004
【図２】
2006134577.tif 000005
【図３】
2006134577.tif 000006
【図４】
2006134577.tif 000007
【図５】
2006134577.tif 000008
【図６】
2006134577.tif 000009
【図７】
2006134577.tif 000010
【図８】
2006134577.tif 000011
【図９】
2006134577.tif 000012
【図１０】
2006134577.tif 000013
【図１１】
2006134577.tif 000014