(57)【要約】【課題】電磁波の発生を効果的に低減できる画像データ処理装置を提供する。【解決手段】画像データ処理装置が、画素に対応する演算画素データを入力する第１の入力端と、第２の入力端と、を有する加算器と、加算器からの出力を遅延して出力するデータ遅延部と、データ遅延部からの出力を前記加算器の第２の入力端に入力させるデータ伝達部と、を具備する。【選択図】図１
2006284864.tif 000002
【特許請求の範囲】
【請求項１】
表示装置の画素に対応する画素データを時系列的に含む画像データを演算して生成される演算画像データを入力するデータ入力部と、
前記入力される演算画像データを画素に対応する演算画素データに区分するデータ区分部と、
第１の端子と第２の端子とを有し、前記第１の端子からの第１データと第２の端子からの第２データを加算する加算器と、
前記加算器で加算されたデータを遅延するデータ遅延部と、を具備し、
前記第１データは前記データ区分部で区分された演算画素データであり、前記第２データは前記データ遅延部で遅延された演算画素データであることを特徴とする画像データ処理装置。
【請求項２】
前記データ遅延部が、前記データ遅延部からの出力を略一水平走査期間遅延して出力する
ことを特徴とする請求項１記載の画像データ処理装置。
【請求項３】
前記データ入力部が、演算画像データを非線形変換することでビット数が低減された演算画像データを入力し、
前記画像データ処理装置が、前記入力される演算画像データを逆非線形変換することでビット数を復元する非線形逆変換器をさらに具備する
ことを特徴とする請求項１記載の画像データ処理装置。
【請求項４】
前記加算器の出力端への所定値を越えた出力を制限する出力制限部
をさらに具備することを特徴とする請求項３記載の画像データ処理システム。
【請求項５】
前記画像データを画素に対応する第２の演算画素データに区分する第２のデータ区分部と、
前記区分される第２の演算画素データを入力する入力端を有する第２の加算器と、をさらに具備し、
前記データ伝達部が、前記データ遅延部からの出力と、前記第２の加算器からの出力と、を切り換えて、前記加算器の第２の入力端に入力させるスイッチング素子を有する、
ことを特徴とする請求項１記載の画像データ処理装置。
【請求項６】
前記加算器と、前記第２の加算器とが同一水平走査期間内に走査され異なる画素に対応している
ことを特徴とする請求項５記載の画像データ処理装置。
【請求項７】
前記加算器と、前記第２の加算器とが隣接する画素に対応している
ことを特徴とする請求項５記載の画像データ処理装置。
【請求項８】
前記加算器と、前記第２の加算器とが異なるドライバに配置されている
ことを特徴とする請求項５記載の画像データ処理装置。
【請求項９】
選択信号に基づいて、前記スイッチング素子が切り換えられる
ことを特徴とする請求項５記載の画像データ処理装置。
【請求項１０】
前記選択信号を入力する選択信号入力部
をさらに具備することを特徴とする請求項９記載の画像データ処理装置。
【請求項１１】
前記加算器からの出力に基づいて、前記選択信号を生成する選択信号生成部
をさらに具備することを特徴とする請求項９記載の画像データ処理装置。
【請求項１２】
前記選択信号生成部が、前記加算器からの出力、前記データ遅延部からの出力、および前記第２の加算器からの出力に基づいて、前記選択信号を生成する
ことを特徴とする請求項１１記載の画像データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データ処理装置に関する。
【背景技術】
【０００２】
表示装置の大画面化、高精細化が進められたことから、表示装置の駆動に要する情報量の増大を招き、ひいては表示装置を駆動するために伝送する信号が高周波化されてきている。このような、伝送信号のデータ量の増大（高周波化）はその周囲への電磁妨害雑音（EMI: Electro Magnetic Interference）の原因となる。
このため、表示装置を有する電子機器による電磁妨害雑音（EMI: Electro Magnetic Interference）による電磁妨害雑音を低減する必要性が高まっている。
表示装置を有する電子機器より発せられるＥＭＩを低減する手法として、「ＬＶＤＳ」、「ＰａｎｅｌＬｉｎｋ」、「ＳＳＣＧ」、その他の方式が提案されている。
【非特許文献１】日経エレクトロニクス１９９７．１１．３（ｎｏ．７０２）Ｐ１２３−Ｐ１４８
【発明の開示】
【発明が解決しようとする課題】
【０００３】
「ＬＶＤＳ」等の手法は、ＥＭＩを低減可能ではあるが、比較的大規模の付加回路を必要となったり、駆動周波数が高くなったりする可能性がある。
例えば、「ＬＶＤＳ」、「ＰａｎｅｌＬｉｎｋ」の場合、画像データ等を低電圧化する一方、駆動周波数が高くなる。このため、専用のＩＣが新たに必要となる可能性がある。
一方で、ノートPCや携帯など、モバイル機器を中心に低消費電力化の要求もさらに強まっている。特に、そのようなモバイル機器の半分程度が、表示装置で消費されているため、表示装置への低消費電力化の要望はかなり大きい。
上記に鑑み、本発明は電磁波の発生を効果的に低減できる画像データ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明に係る画像データ処理装置は、表示装置の画素に対応する画素データを時系列的に含む画像データを演算して生成される演算画像データを入力するデータ入力部と、前記入力される演算画像データを画素に対応する演算画素データに区分するデータ区分部と、第１の端子と第２の端子とを有し、前記第１の端子からの第１データと第２の端子からの第２データを加算する加算器と、前記加算器で加算されたデータを遅延するデータ遅延部と、を具備し、前記第１データは前記データ区分部で区分された演算画素データであり、前記第２データは前記データ遅延部で遅延された演算画素データであることを特徴とする。
【発明の効果】
【０００５】
本発明によれば、電磁波の発生を効果的に低減できる画像データ処理装置を提供できる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る表示システム１００を表すブロック図である。
表示システム１００は、表示制御装置１１０、表示装置１２０、信号線１３０を有する。
【０００７】
表示制御装置１１０は、例えば、コンピュータであり、表示装置１２０を駆動させるための信号を発生させるものであり、信号発生回路１１１，差分データ送信回路１１２を有する。
表示装置１２０は、例えば、液晶表示装置であり、表示制御装置１１０からの駆動信号に基づき画像を表示するものであり、差分データ受信回路１２１，表示パネル１２２を有する。
信号線１３０は、表示装置１２０を駆動させるための信号（クロック信号、制御信号、画像データ）を伝達するものである。
【０００８】
信号発生回路１１１は、表示パネル１２２で表示を行うための各種信号（クロック信号、制御信号、画像データ）を発生するものであり、例えばグラフィックス・コントローラＬＳＩ（ＷＤ９０Ｃ２４Ａ等）又はＴＦＴモジュール内のゲートアレイで構成することができる。
【０００９】
クロック信号、制御信号、画像データ等のフォーマットについては、例えば、「東芝液晶表示モジュール総合カタログ９４年度版ｐ１３，１５，１７，１９」のタイミングチャート（ＮＣＬＫはクロック信号に、ＥＮＡＢは制御信号に、Ｒ７−Ｒ０／Ｇ７−Ｇ０／Ｂ７−Ｂ０は画像データにそれぞれ相当する）或いは「データブックＬＣＤＴＦＴドライバ１９９７（ＴＥＸＡＳＩＮＳＴＲＵＭＥＮＴＳ）」の各ソースドライバ（ＣＬＫはクロック信号に、１／ＥＩＯ２／ＲＥＶ等は制御信号に、Ｄ００−Ｄ０７／Ｄ１０−Ｄ１７／Ｄ２０−Ｄ２７は画像データにそれぞれ相当する）に記載されている。
【００１０】
差分データ送信回路１１２は、画像データを差分データに変換する。また、差分データ送信回路１１２は、クロック信号、制御信号、差分データの位相を調整して表示パネル１２２で正常に表示されるようにする。
差分データ送信回路１１２は、位相調整回路１１３，ラインメモリー１１４，差分回路１１５を有する。
【００１１】
位相調整回路１１３は、クロック信号、制御信号、画像データの位相を調節し、表示パネル１２２で正常に表示されるようにする。
ラインメモリー１１４は、信号発生回路１１１より送られる画像データを一旦保持し、保持した画像データ（以下「前画像データ」という。）を出力する。すなわち、ラインメモリー１１４は、信号発生回路１１１からの画像データの入力時から所定期間遅らせて（位相を遅らせて）、前画像データを出力する。
【００１２】
この所定期間（遅延時間）として、１走査線期間（走査時間、水平表示期間、水平走査期間ともいう）を挙げることができる。
ここで、遅延時間を１走査線期間とするのは、通常の表示画像（インターネット、ゲーム、メール、文章等）では、垂直方向において画像データの変化が少ないという事実に基づいている。このときの伝送手法を垂直差分伝送方式と呼ぶことができる。
差分回路１１５は、画像データと前画像データより差分データを発生する。
【００１３】
差分データ受信回路１２１は、差分データを元の画像データに逆変換する。また、差分データ受信回路１２１は、クロック信号、制御信号、差分データの位相を調整して表示パネル１２２で正常に表示されるようにする。
差分データ受信回路１２１は、位相調整回路１２３，ラインメモリー１２４，加算回路１２５を有する。
【００１４】
位相調整回路１２３は、クロック信号、制御信号、画像データの位相を調節し、表示パネル１２２で正常に表示されるようにする。
ラインメモリー１２４は、加算回路１２５より送られる画像データを一旦保持し、保持した画像データ（以下「前画像データ」という。）を出力する。すなわち、ラインメモリー１２４は、加算回路１２５からの画像データの入力時から所定期間遅らせて（位相を遅らせて）、前画像データを出力する。この所定期間（遅延時間）として、ラインメモリー１１４と同様、１走査線期間を挙げることができる。
加算回路１２５は、差分データと前画像データより画像データを発生する。
【００１５】
表示パネル１２２は、クロック信号、制御信号、画像データを基に画像を表示する。表示パネル１２２として、例えば、「東芝液晶表示モジュール総合カタログ９４年度版」のＬＴＭ１４Ｃ０１５，ＬＴＭ１０Ｃ０２５，ＬＴＭ０９Ｃ０２０Ｋ等を用いてもよい。
【００１６】
図２は、表示パネル１２２の一例として、アクティブマトリクス型液晶表示装置２０の構成例を示す模式図である。ここでは、アクティブマトリクス型液晶表示装置２０として、薄膜トランジスタ型液晶表示装置（ＴＦＴ−ＬＣＤ）を示している。
アクティブマトリクス型液晶表示装置２０は、Ｘドライバー２１，Ｙドライバー２２，液晶容量２３、補助容量２４、ＴＦＴ２５、信号線Ｘ1−Ｘn、ゲート線Ｙ1−Ｙmを有する。
【００１７】
Ｘドライバー２１、Ｙドライバー２２は、例えば、「データブックＬＣＤＴＦＴドライバ１９９７（ＴＥＸＡＳＩＮＳＴＲＵＭＥＮＴＳ）」の各ソースドライバ或いはポリシリコン等（ＳＩＤ９６ＤＩＧＥＳＴｐ２１−ｐ２４，ＳＩＤ９７ＤＩＧＥＳＴｐ４５−ｐ４８）で構成される。
液晶容量２３、補助容量２４、ＴＦＴ２５、信号線Ｘ1−Ｘn、ゲート線Ｙ1−Ｙmは、例えば、日経ＢＰ社「フラットパネル・ディスプレイ１９９０−１９９８」に記載されている。
【００１８】
図３〜図５は、画像データを模式的に表す模式図である。
ここで、１Ｈは１走査線期間を示し、１フレームはフレーム周期又は垂直表示期間等に相当する。Ｘ1Ｙ1は信号線Ｘ1とゲート線Ｙ1で制御される画素に対応する画像データを意味する。
図３は、信号発生回路１１１から出力される画像データを表す模式図である。
１走査期間内に信号線Ｘ1−Ｘnが走査される。１フレームの期間に信号線の走査が繰り返され、その結果、ゲート線Ｙ1−Ｙmが走査される。
【００１９】
図４は、差分データ送信回路１１２から出力される差分データを、画像データ、および画像データを遅延した前画像データと対比して表す図である。
図５は、差分データ受信回路１２１で再生される画像データを差分データ、画像データを遅延した前画像データと対比して表す図である。
図４，５で、Ｘ1Ｙ1等にアンダーラインを付したものは、信号線Ｘ1とゲート線Ｙ1で制御される画素に対応する差分データである。
【００２０】
（表示システム１００の動作）
以下、表示システム１００での画像データ処理の詳細を説明する。
信号発生回路１１１から出力された画像データ（図３参照）は、差分データ送信回路１１２に送られる。画像データはラインメモリ１１４，および差分回路１１５に入力される。
【００２１】
ラインメモリー１１４に入力された画像データは、１走査線期間遅れてより出力され、前画像データとなる（図４参照）。
差分回路１１５では、前画像データと画像データの排他的論理和演算（ＥｘｃｌｕｓｉｖｅＯＲ）により、差分データを生成する。
画像データがＸ1Ｙ1−ＸnＹ1の場合、前画像データとしてＸ1Ｙm−ＸnＹmを用いることができる。しかし、図４の例では、画像データがＸ1Ｙ1−ＸnＹ1の場合に前画像データとしてダミーデータＤＭ（信号としては、ここではロー状態である）を用いている。
【００２２】
差分データは、差分データ送信回路１１２から出力されて、差分データ受信回路１２１に入力される。
差分データ受信回路１２１内の加算回路１２５では、前画像データと差分データの排他的論理和演算（ＥｘｃｌｕｓｉｖｅＯＲ）によって、画像データを再生する。
図４，図５に示すように、差分データ、前画像データ、及び画像データのタイミングは、ほぼ一致し、走査線期間と対応する。但し、後述するように、差分データ受信回路１２１等の回路構成によっては、これらの間に多少のずれが生じうる。
【００２３】
図６〜図８は、画像データの具体例を表す図である。図６は、差分データ送信回路１１２から出力される差分データの一例を表す図である。図７は、差分データ受信回路１２１から出力される画像データの一例を表す図である。図８は、差分データ送信回路１１２から出力される差分データの他の例を表す図である。
図６〜８での「０」「１」は、差分データ、画像データ、前画像データが、デジタル信号におけるロー状態又はハイ状態であることをそれぞれ示している。
【００２４】
図６の画像データの場合（信号線１本おきの白又は黒表示パターン）、差分データは１フレーム期間殆どロー状態となり、データの遷移（データの状態がハイからロー又はローからハイに変化すること）が画像データに比べ低減する。
図７は、図６の画像データがされることを示している。
また、図８における画像データの場合（チェッカー表示パターン）も同様で、差分データは１フレーム期間殆どハイ状態となり、データの遷移が画像データに比べ低減している。
【００２５】
ケーブル長が長く電磁波放射が問題となる部分に差分データを用いることにより、画像データを用いる場合よりも電磁波放射強度や消費電力等を低減することが可能である。
【００２６】
（回路構成例１）
差分データ送信回路１１２と、差分データ受信回路１２１の具体的な回路構成例を説明する。
図９は、差分データ送信回路１１２の回路構成の一例を表す図であり、図１０は図９の回路から出力される信号を表す模式図である。
図１１は、差分データ受信回路１２１の回路構成の一例を表す図である。
図１２、図１３はそれぞれ、図９および図１１に示す回路での信号のタイミングを表すタイミングチャートである。
図１４、図１５はそれぞれ、図９および図１１に示す回路での信号の具体例を表す図である。
【００２７】
図９の回路では、Ｒ，Ｇ，Ｂそれぞれに対応するデータＤｒ，Ｄｇ，Ｄｂが、Ｄ−フリップフロップ９１１〜９１３に入力され、クロック信号ＣＫ１に対応して出力される。この結果、画素それぞれに対応する画素データがフリップフロップ９１１〜９１３から出力される。
フリップフロップ９１１〜９１３から出力された画素データは、遅延器９２１〜９２３，Ｄ−フリップフロップ９３１〜９３３、および減算器９４１〜９４３に入力される。
遅延器９２１〜９２３に入力された画素データは、１走査線期間遅れて出力される（データが垂直画素で１ラインずれる）。一方、Ｄ−フリップフロップ９３１〜９３３に入力されたデータは、１クロック遅れて出力される（データが水平画素で１ラインずれる）。
【００２８】
遅延器９２１〜９２３，およびＤ−フリップフロップ９３１〜９３３から出力されるデータは、スイッチＳ１〜Ｓ３で切り換えられて、減算器９４１〜９４３に入力される。即ち、スイッチＳ１〜Ｓ３によって、垂直画素間での減算と、水平画素間での減算を切り換えることができる。スイッチＳ１〜Ｓ３は、垂直／水平差分量積算回路９５から出力される選択信号Ｍ１〜Ｍ３によって制御される。
【００２９】
垂直／水平差分量積算回路９５は、データＤｒ，Ｄｇ，Ｄｂを入力して次のような演算をすることで、垂直画素間での減算と、水平画素間での減算のいずれを選択するかを決定し、その決定に対応する選択信号Ｍ１〜Ｍ３を出力する。垂直／水平差分量積算回路９５は、１水平ラインごとに、垂直画素と、水平画素の１ライン分積算した絶対値差分データの小さい方を選択する。
【００３０】
垂直／水平差分量積算回路９５は、水平差分積算回路、垂直差分積算回路、および比較回路から構成され、比較結果を選択信号として出力する。水平差分積算回路は、１画素遅延された信号と、現信号との差を絶対値変換した後、１ライン分加算する。垂直差分積算回路は、１垂直画素（通常１水平走査周期）だけ遅延された信号と、現信号との差を絶対値変換した後、１ライン分加算する。比較回路は、水平差分積算回路による水平差分積算結果と垂直差分積算回路による垂直差分積算結果とを比較する。
垂直／水平差分量積算回路９５は、水平差分積算回路、垂直差分積算回路、および比較回路をＲＧＢ３回路分含むので、ＲＧＢそれぞれに対応する３つの選択信号M1〜M3が出力される。
【００３１】
選択回路３２は、選択信号Ｍ１〜Ｍ３と、差分データＤＩ１〜ＤＩ３のいずれかを選択して出力する回路である。１水平期間の最初に選択信号Ｍ１〜Ｍ３が、その後に差分データＤＩ１〜ＤＩ３が出力される。この結果、図１０に示すように、ブランキング期間に選択信号Ｍ１〜Ｍ３が、ブランキング期間終了後の水平期間に差分データＤＩ１〜ＤＩ３が出力される。
以上のように、図９の回路では、選択信号Ｍ１〜Ｍ３および差分データＤＩ１〜ＤＩ３を連続して出力する。
【００３２】
図１１の回路では、水平同期信号ＨＳを複数のシフトレジスタ４１で保持し、図の右方向に送ることで、それぞれの画素４８に対応するタイミングの信号をＤ−フリップフロップ４２に入力している。この結果、それぞれの画素４８の位置に対応する差分データＤＩ１〜ＤＩ３がＤフリップフロップ４２から出力される（差分データのサンプリング）。
【００３３】
Ｄフリップフロップ４２から出力される差分データＤＩ１〜ＤＩ３は、加算器４３に入力され、スイッチ４４から送り込まれる前画素データと加算することで、画素データが再生される。再生された画素データはラッチ４５を経由してＤ／Ａコンバータ４６でＤ／Ａ変換され、アンプ４７で増幅されて画素４８に配置されたＴＦＴに入力される。ゲート信号Ｇによって選択された画素４８が画素データに応答して駆動される。
ここで、スイッチ４４は選択信号Ｍ１〜Ｍ３に応じて、隣接する垂直方向、水平方向いずれかに隣接する画素の画素データを前画素データとして出力する。
【００３４】
図１２、図１３はそれぞれ、図９，図１１に示す回路での信号のタイミングを表すタイミングチャートであり、図１４，図１５はそれぞれその具体例である。
図１４では、送信したい画像信号は、１０、３０、３０、１０、２０という１水平ライン、５画素で構成される信号が繰り返される縦島状のパターンの信号である。１ライン目では、水平画素での差分（水平差分）の絶対値が垂直画素での差分（垂直差分）の絶対値より小さいことから、水平差分が選択されている。次のラインでは、垂直差分の絶対値が水平差分より小さい（信号の相関が高い）ので、垂直画素が選択される。この選択結果に対応する選択信号が出力される。
【００３５】
図１５に示すように、受信側では、この選択信号に応じて画素が選択される。その結果、１０、３０、３０、１０、２０の画素信号が再生される。
なお、図１３，図１５では、回路構成の関係で各画素によって差分画素データ、画素遅延信号のタイミングが異なっており、図５のように完全には一致していない。しかし、本質的に図１３，１５は図５と本質的に同様と考えて差し支えない範囲にある。
【００３６】
１水平ラインの画像信号を複数のソースドライバに分離して駆動するのが通例である。このため、異なるドライバ間で画素データをやり取りすることが必要となる。
図１６は、隣接する（Ｎ−１）番目、Ｎ番目のドライバ間でデータを受け渡す回路構成例を表す図である。ドライバ間でのデータの受け渡しを除けば、図１６は図１１と本質的に異なるものではない。
【００３７】
（Ｎ−１）番目のドライバが画素（Ｍ−３）〜Ｍを最終段に含み、Ｎ番目のドライバが画素（Ｍ＋１）〜（Ｍ＋３）を初段に含んでいる。画素（Ｍ−２）〜画素Ｍのデータがそれぞれ、画素（Ｍ＋１）〜（Ｍ＋３）に受け渡されている。即ち、（Ｎ−１）番目のドライバの最終段のＲＧＢ３つのデータが、次のＮ番目のドライバの初段のＲＧＢ３つの画素に受け渡され、水平差分データとの加算に用いられ、画素データが再生される。なお、その他の画素では、そのドライバ内で、隣接する画素のデータを使って、その画素の画素データが再生される。
このようにドライバ間で画素データを直接供給することで、差分データを保持するメモリを用いる必要が低減する。
【００３８】
これに対して、隣接するソースドライバの画素データを分離、保持することも可能である。このようにすると、隣接するドライバで、データを重複して保持することとなり、回路規模が増大することになる。しかし、１つのドライバには、２４０や２５６以上の信号線を駆動する回路が集積されているため、回路規模の増大はおおむね無視することができる。
このようにすると、隣接のドライバから画素データを読み込まなくても、１つのドライバで画像処理を終結することが可能となる。このため、高速に同期させるための遅延制御などを容易に実現することが可能となる。
【００３９】
（回路構成例２）
図１７は、図１１と対応し、受信側（ドライバ）の回路構成の他の例を示した図である。
この図では、差分画素信号ＤＩ１、ＤＩ２，ＤＩ３それぞれが、シリアルなＲＧＢ信号に対応し、その結果、選択信号がＭＩ１のみである点が図１６と異なる。
【００４０】
入力された差分画素信号ＤＩ１、ＤＩ２，ＤＩ３は、それぞれの画素位置に従ってサンプリングされて、パラレルな差分画素信号に変換される。その後、加算回路により、差分画素データは前画素データと加算され、画素データが再生される。この前画素データは、水平方向または、垂直方向に１画素遅延された信号のうち、相関の高い画素データが用いられる。再生された画素データは、Ｄ／Ａ変換されて、表示装置の信号線を通して、各画素に伝達されて、表示に用いられる。
これらの動作は、選択信号がＭＩ１のみである点を除き、図１１の場合と本質的に異なる訳ではない。
図１８は、図１７の回路での信号のタイミングを表すタイミングチャートである。
【００４１】
（回路構成例３）
図１９は、図１１と対応し、受信側（ドライバ）の回路構成の他の例を示した図である。
ここでは、シリアルデータのままで、差分データと前画素データとを加算することで、画素データを再生している。このようにすると、加算器の個数を低減することができるが、一度保持したデータをアクセスするための信号線が必要になる。
【００４２】
この信号線は、ドライバの出力のうち、１／３のバッファーがつながっているため、駆動容量が大きくなり易い。この容量、およびデータの読み出しがシリアルであることから、消費電力が大きくなり易い。また、この信号線は、高速に駆動するために、小さな抵抗にする必要があり、ＩＣ内のスペースもかなり必要となり、チップ面積の増加に繋がり易い。
【００４３】
（回路構成例１〜３の比較）
回路構成例１、２では、回路構成例２に比して、全体の回路規模を下げることが容易である。これは、次の（１）〜（３）に起因する。
（１）各信号線を駆動するバッファそれぞれが、１つの加算回路を持っている。
（２）隣接する画素データを隣接する回路から簡単に持ってくることができる。
（３）さらには、デジタル回路は非常に微細加工技術が進んでいるため、非常に小さくできる。
【００４４】
以下、これについて、半定量的に説明する。
ドライバの構成要素として、バッファ、Ａ／Ｄ変換器、ラッチ（Ｄ−ＦＦ含む）、信号線を挙げることができる。このとき、ドライバに占めるこれらの構成要素の面積比は、バッファの面積比Ｒｂ、Ａ／Ｄ変換器の面積比Ｒａ、ラッチ（Ｄ−ＦＦ含む）の面積比Ｒｒ、信号線配線の面積比Ｒｌは次の式で表される。
Ｒｂ：Ｒａ：Ｒｒ：Ｒｌ＝４：２：１：１      ……  式（１）
ここで、バッファ、Ａ／Ｄ変換器は比較高耐圧であり、ラッチは比較的低耐圧であることが、バッファの面積比Ｒｂ、Ａ／Ｄ変換器の面積比Ｒａがラッチ（Ｄ−ＦＦ含む）の面積比Ｒｒよりも大きい要因の一つである。
ドライバの回路構成例２では配線とラッチが増えるので、比率としては２／８の増加となる。一方、ドライバの回路構成例１では低耐圧の加算器（スイッチやＤ−ＦＦ含む）だけですむ。このため、ラッチと同程度の面積規模で済む為、比率としては１／８程度の増加で抑えられる。
【００４５】
一般的に、ドライバの消費電力Ｐは、以下の式（２）で表される。
Ｐ＝Ｃ・ｆ・Ｖ２                    ……  式（２）
と表される。ドライバの回路構成例２の場合、信号線容量をＣｓとすると、次の式（３）で、消費電力Ｐ２が表される。
Ｐ２＝Ｃｓ・ｆ・Ｖ２                ……  式（３）
一方、ドライバの回路構成例１では、加算器やラッチの容量をＣａｄｄとすると、次の式（４）で、消費電力Ｐ１が表される。
Ｐ１＝Ｃａｄｄ・ｆ・Ｎ・Ｖ２        ……  式（４）
ここで、Ｎは画素のライン数である。
【００４６】
ドライバの回路構成例１，２で電圧と周波数は同じであるが、信号線の容量と、ラッチ１段あたりの容量は、１００倍程度違う。このため、消費電力は、信号線を駆動するほうが１００倍程度大きくなる。
【００４７】
（第２の実施形態）
既述のように、図９，図１１では、あらかじめ、１ライン分の垂直差分、水平差分をすべて取ってみて、差分が小さい方を選択している。これに替えて、差分の変化回数が小さくなるものを選択することが考えられる。
図９，図１１では、水平ブランキング期間に選択信号を伝送しているが、これに替えて垂直ブランキング期間に伝送することも考えられる。
また、１画素ごとに選択方法を変えることも考えられる。例えば、１画素前の復号化された信号の垂直差分と水平差分結果から、その小さいほうを、次の画素の選択方法として決めることができる。この選択方法では、選択方法を伝送することを要しない。
【００４８】
図２０，２１はそれぞれ、第２の実施形態に係る差分データ送信回路１１２と、差分データ受信回路１２１の回路構成を表す図である。
第１の実施形態では、水平か垂直かを選択する信号を１ラインごとに送っていた。この方式では、（１）追加のビット数が増加することとなり、また（２）画素ごとに最適化することは困難である。
【００４９】
本実施形態では、１画素前の信号の周辺状況が次の画素の周辺と類似していることを利用している。具体的には、１画素前のすでに再生された信号と、水平差分、および垂直差分を算出し、その小さい方を次の画素で選択する。
このようにすることで選択信号の送信が不要になる。また、受信側で、画素ごとに水平、垂直の選択信号を作成するため、画素毎での最適化が可能となる。
【００５０】
図２０に示すように、送信側では、Ｄ−フリップフロップ２０１，減算器２０２，復号化回路Ｍ１〜Ｍ３を備えている。減算器２０２を用いて、画素データから前画素データを減算して差分画素信号ＤＩ１〜ＤＩ３を生成する。このとき、水平周期遅延回路２０３、Ｄ−フリップフロップ２０４を用いて画素データが遅延処理される。
加算器２０５によって、この差分画素信号ＤＩ１〜ＤＩ３と、スイッチ２０６によって選択された前画素データ（垂直画素データ、水平画素データ）とを加算して、画素信号を再生する。なお、この選択は前の画素データでの決定結果を採用できる。
【００５１】
再生された画素信号から垂直差分、水平差分を算出して、比較器２０９で絶対値を比較して、その小さい方を選択し、この選択結果に対応する選択信号Ｍ１〜Ｍ３を生成、出力する。
さらにこの選択信号Ｍ１〜Ｍ３に基づいて、スイッチ２０６が動作し、減算器２０２により差分画素信号ＤＩ１〜ＤＩ３が継続して生成される。このように、前の画素データでの演算結果を用いて、垂直差分、水平差分が継続的に選択、生成される。
【００５２】
図２１に示すように、受信側でも、送信側と同様に、再生された１画素前の信号から、すでに再生されている水平、垂直画素の差分を算出する。さらに、これらを比較器で比較することで選択信号を再生し、選択信号によってスイッチを動作させ、次の画素データを再生する。
【００５３】
図２２，２３はそれぞれ、送信側、受信側での信号の一例を表すタイミングチャートである。
ここでは、画像信号は、１水平ラインが５画素で形成され、１０，３０、３０、１０、２０という値のデータに対応するものとしている。画像信号から、１画素遅延した信号とその差分（水平差分）、１垂直画素遅延した信号と、その差分（垂直差分）を生成する。水平差分と垂直差分とを比較することで、１画素目は垂直差分、２画素目は垂直差分、３画素目は水平差分、４画素目は水平差分、５画素目は垂直差分とすることが選択される。このように選択された信号によって、最終的な差分が算出されて送信される。
図２３に示すように、受信側では、送信側と同様に選択信号を生成して、その選択信号に応じて選択された水平、垂直画素のデータと差分データとを加算することで、画素データが再生される。送信側も受信側の双方で同様の処理を行っているので、選択信号は同一になる。この結果、選択信号を送信することなく、画素データを再生できる。
【００５４】
（第３の実施形態）
図２４は、図１に対応し、本発明の第３の実施形態に係る表示システム３００を表すブロック図である。
本実施形態では、送る信号の変化が少なくなることを利用して、送る信号の数、つまりビット数を減らしている。この結果、消費電力やディスプレイの額縁を低減することが可能となる。
【００５５】
図２４に示すように、差分回路１１５で生成された差分信号は、非線形変換器３１２で非線形変換され、例えば、９ビットから５ビットにビット数が低減される。
信号のビット数は、例えば、ＲＧＢそれぞれ８ビットであり、合計して２４本の信号線が必要になる。ＰＣＢ（Printed Circuit Board）の幅は、殆ど、この信号線の数によって決まってくる。このため、信号のビット数を低減することで、表示装置１２０の額縁、つまり、ＰＣＢを含めたパネルモジュールサイズから画面表示部を除いた面積が小さくなる。その結果、同じモジュールサイズでも大画面が実現することができる。
【００５６】
図２５は、垂直差分画素データの値とその発生確率との関係（垂直差分信号の統計的発生頻度）を表すグラフである。
垂直方向の差分を取ると、通常の画像は垂直方向に相関が高いので、図２５のように、以下の式（１０）で示されるラプラス分布を示す。
Ｐ＝１／√２σｅｘｐ（―√２・｜ε｜／σ）    ……式（１０）
ここで、σ２は差信号の分散であり、平均電力に対応する。
【００５７】
図２５，および式（１０）に示されるように、差分の値が０の信号（同じ信号であり、１度送ってしまえば、その後は送る必要がない信号）が発生する確率が高いのが通常の画像である。
そこで、この確率に従って、発生する確率が高ければ、１つの符号を、低ければ、複数のレベルを同じ符号に変換するという非線型変換を行う。
【００５８】
図２６は、変換前後の差分データの関係を表すグラフである。
この実施例では、出力は５ビット、つまり、３２レベルであるのに対して、差分信号は９ビット、５１２レベルである。例えば、０は０、１は１に変換するが、２と３は２に、４と５と６は３に変換するというように、大きな差分に対しては、いくつかをまとめて同じ数に変換することにより、全体に送るビット数を減らして、ＰＣＢの幅（額縁）を低減することができる。
【００５９】
この変換は、発生確率で変換テーブルが決められるので、画質劣化が少ないが、劣化が大きい場合には、９ビットを２回に分けて正確に送る期間を画面の途中に入れることで、劣化を防ぐこともできる。
さらに、そのタイミングをフィールド毎に変えることにより、劣化の位置を動かすことにより、視認し難くすることも、特許請求の範囲を逸脱しない範囲で変形して適用することができる。
【００６０】
（回路構成例１）
非線形変換の回路構成例に示す。
図２７は、送信側の回路構成例を表す回路図である。図２８は、図２７の回路から送信される差分信号を表す模式図である。また、図２９は、受信側の回路構成例を表す回路図である。図３０は、非線形変換テーブルの具体例を表す模式図である。ここでは、５ビットから３ビットに変換する例を示している。隣接画素との相関が高いことから、差分データが０近辺に集中することを利用して、小さい値が精度良く再生されるようなテーブルになっていることがわかる。
【００６１】
図２７に示すように、選択回路から出力される差分信号を非線形変換回路に入力して、非線形変換してビット数を低減している。
非線形変換回路では、図３０の変換後に示したように、非線形変換手法（差分信号が集中する０、１、２の信号は、変換後もそのまま０、１、２に変換し、それ以外は、３ビット、つまり０〜７に収まるように、いくつかのレベルを同じレベルに変換する）を用いて、ビット精度を下げて伝送する。そのため、ビット精度が下がった信号は、再生した場合でも、１〜５レベルの誤差を含んだ形で再生される。
【００６２】
しかし、次の（１）、（２）の理由から画質劣化の度合いは小さい。即ち、（１）発生する確率が低い。（２）差が大きいということは、画像信号の変化が大きいということなので、誤差が見た目に表れにくい。実際に図３０のような変換で画質劣化を確認したところ、画像にも依存するが、S/N比として３０ｄB以上が得られ、その劣化はほとんど把握できなかった。
この非線形変換の理想的なテーブルT(X)は、その逆変換をT−１とすると、差分値Xが発生する確率をP（X）、その誤差をE（X）（＝X−T−１(T(X))）とすると、評価値V（=ΣE(X)P(X)）が最小になるように選ばれることが望ましい。
【００６３】
図２９に示すように、受信側での構成は、非線形逆変換回路で非線形逆変換してから画素信号を再生している。これ以外は、図１１と変わることがないので、ここでは説明を省略する。
【００６４】
（回路構成例２）
図３１は、受信側の他の回路構成例を表す回路図である。この図は、図１７の回路に非線形逆変換回路を付加したものである。これ以外の点では、本図は図１７と変わるところがないので、詳細な説明を省略する。
【００６５】
（第４の実施形態）
本発明の第４の実施形態を説明する。
第３の実施形態で、非線形変換されてビット削減した差分信号には、誤差が含まれている。このため、最終的に加算して復号化された画像信号が、所定のレベル以上になり、誤動作する可能性がある。本実施形態ではこのような誤動作を防止することができる。
【００６６】
図３２（Ａ）、（Ｂ）は、本発明の第４の実施形態に係る加算器３２０を通常の加算器と対比して表す図である。図２９の回路の加算器を加算器３２０に置き換えることで、非線形逆変換後の差分データを制限することが可能となる。
図２９の回路構成では、画像データが１０から２５０に変化した場合、正確な差分データは２４０である。しかし、ビット削減のために差分データが非線形変換されるため、復号化（非線形逆変換）された差分データは、２４８になってしまう。これを１０に加算すると、２５８となり、８ビットの制限をかけている２５５までのデータに収まらない。
【００６７】
カウンタ３２１は、カウント範囲が８ビットまでのときには、加算後の値が２５５を越えるとキャリーが発生する。このキャリーでスイッチ３２１を切り換えて、加算値に替えて、一定値２５５が出力される。即ち、出力の上限が設けられている（リミッタをかける）。
このようにすれば、ダイナミックレンジ以上に桁上がりすることで誤った信号として再現されてしまうことを防止できる。
【００６８】
（第５の実施形態）
本発明の第５の実施形態を説明する。
本実施形態では、非線形変換された画素データを２つ一緒に伝送する。
消費電力は周波数に比例することから、非線形変換してビット数を削減した後、２画素一緒に送ることで、周波数を低減することが可能となる。
【００６９】
図３３は、本実施形態に係る送信側の回路構成を表すブロック図である。図３４は、図３３の回路から出力される信号を表す模式図である。図３５は、図３３に示した周波数低減回路の内部構成を表す回路図である。図３６は、周波数低減回路から出力される信号を表す模式図である。
送信回路３３１から差分信号が発生する確率に応じてビット精度を変えた変換テーブルに従って非線形に変換された差分信号が出力される。その後、２画素の差分データを一緒して送信する。なお、非線形変換に用いる非線形変換テーブルは、既述の図３０を挙げることができる。
【００７０】
このとき、周波数低減回路３３２による周波数の低減が可能となる。例えば、送信回路３３１で６ビットを３ビットに変換した場合には、３ビットを２画素一緒に送ることで、周波数を半分にすることが可能となる。
周波数低減回路３３２では、次のような動作がなされる。
周波数ｆで３ビットシリアル信号として送られてきた信号を、サンプリングの位相が１８０度異なる周波数ｆ/２のクロック信号によって１画素ごとに２つの信号に分離された後、再度、周波数f/2の同じクロックで同時に出力される。この２つの信号を６ビットの信号として伝送することで、周波数ｆの３ビット信号を周波数f/2の６ビット信号に変換することができる。なお、受け側では、この逆を行うことで３ビット信号に再生される。
【００７１】
（第６の実施形態）
本発明の第６の実施形態を説明する。
図３７は、本発明の第６の実施形態に係る受信側の回路構成を示す回路図である。
ここでは、差分信号とすでに表示するために保持されている前画像データとを加算することによって、画像データの再生に加え、画像の高画質化を図っている。
加算回路で再生された画像データに、差分信号を低減した（例えば、何分の一にした）信号を加算している。この結果、画像信号の変化するエッジ部分を強調することが可能となる。これにより、システムでエッジ強調をしなくても、ドライバ内でエッジ強調を行える。
【００７２】
（その他の実施形態）
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
本発明の実施形態は、液晶表示装置に限定されるものではなく、有機ELやPDPなど、マトリックス状に表示される表示装置全般に適用することが可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係る表示システム１００を表すブロック図である。
【図２】表示パネルの一例として、アクティブマトリクス型液晶表示装置の構成例を示す模式図である。
【図３】信号発生回路から出力される画像データを表す模式図である。
【図４】差分データ送信回路から出力される差分データを表す図である。
【図５】差分データ受信回路で再生される画像データを表す図である。
【図６】差分データ送信回路から出力される差分データの一例を表す図である。
【図７】差分データ受信回路から出力される画像データの一例を表す図である。
【図８】差分データ送信回路１１２から出力される差分データの他の例を表す図である。
【図９】差分データ送信回路の回路構成の一例を表す図である。
【図１０】図９の回路から出力される信号を表す模式図である。
【図１１】差分データ受信回路の回路構成の一例を表す図である。
【図１２】図９に示す回路での信号のタイミングを表すタイミングチャートである。
【図１３】図１１に示す回路での信号のタイミングを表すタイミングチャートである。
【図１４】図９に示す回路での信号の具体例を表す図である。
【図１５】図１１に示す回路での信号の具体例を表す図である。
【図１６】隣接するドライバ間でデータを受け渡す回路構成例を表す図である。
【図１７】受信側の回路構成の他の例を示した図である。
【図１８】図１７の回路での信号のタイミングを表すタイミングチャートである。
【図１９】受信側の回路構成の他の例を示した図である。
【図２０】第２の実施形態に係る差分データ送信回路の回路構成を表す図である。
【図２１】第２の実施形態に係る差分データ受信回路の回路構成を表す図である。
【図２２】送信側での信号の一例を表すタイミングチャートである。
【図２３】受信側での信号の一例を表すタイミングチャートである。
【図２４】本発明の第３の実施形態に係る表示システムを表すブロック図である。
【図２５】垂直差分画素データの値とその発生確率との関係を表すグラフである。
【図２６】変換前後の差分データの関係を表すグラフである。
【図２７】送信側の回路構成例を表す回路図である。
【図２８】図２７の回路から送信される差分信号を表す模式図である。
【図２９】受信側の回路構成例を表す回路図である。
【図３０】非線形変換テーブルの具体例を表す模式図である。
【図３１】受信側の他の回路構成例を表す回路図である。
【図３２】図３２は、本発明の第４の実施形態に係る加算器を通常の加算器と対比して表す図である。
【図３３】本発明の第５の実施形態に係る送信側の回路構成を表すブロック図である。
【図３４】図３３の回路から出力される信号を表す模式図である。
【図３５】図３３に示した周波数低減回路の内部構成を表す回路図である。
【図３６】周波数低減回路から出力される信号を表す模式図である。
【図３７】本発明の第６の実施形態に係る受信側の回路構成を示す回路図である。
【符号の説明】
【００７４】
１００…表示システム、１１０…表示制御装置、１１１…信号発生回路、１１２…差分データ送信回路、１１３…位相調整回路、１１４…ラインメモリー、１１５…差分回路、１２０…表示装置、１２１…差分データ受信回路、１２２…表示パネル、１２３…位相調整回路、１２４…ラインメモリー、１２５…加算回路、１３０…信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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