(57)【要約】      （修正有）【課題】測定対象の収縮等が生じやすい条件下でも高い精度で測長を行うことができる半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板上にレジスト膜を形成した後、レジスト膜に半導体集積回路用の回路パターン、第１のＬ字型測長用パターン３ａ，３ｂ及び十字型のアライメント用モニタパターン４ａ，４ｂを形成し、これらのパターンに基づいて、Ｓｉ基板をパターニングする。その後、Ｓｉ基板の上方に、ポリＳｉ膜を形成し、ポリＳｉ膜上にレジスト膜を形成する。レジスト膜に半導体集積回路用の回路パターン、第２のＬ字型測長用パターン１３ａ，１３ｂ及び十字型のアライメント用モニタパターン１５ｂを形成する。このとき、第２のＬ字型測長用パターンが平面視で第１のＬ字型測長用パターンを１８０度回転させた方向を向くようにする。そして、これらのパターンをマスクとして、ポリＳｉ膜をパターニングすることにより、ゲート電極を形成する。【選択図】  図４Ｅ
2006134940.tif 000002
【特許請求の範囲】
【請求項１】
被加工物上にレジスト膜を形成する工程と、
前記レジスト膜に、半導体集積回路用の回路パターン、測長用パターン及び平面形状が４角形を除く多角形からなるアライメント用モニタパターンを形成する工程と、
前記回路パターン、測長用パターン及びアライメント用モニタパターンをマスクとして、前記被加工物をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記被加工物をパターニングする工程の前に、前記アライメント用モニタパターンを基準とした位置関係に基づいて前記測長用パターンの位置を探し出す工程と、
前記測長用パターンの測長を行う工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アライメント用モニタパターンの平面形状を、十字型又はコ字型とすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記測長用パターンの平面形状を、Ｌ字型とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
第１の被加工物上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜に、半導体集積回路用の第１の回路パターン、第１のＬ字型測長用パターン及び平面形状が４角形を除く多角形からなる第１のアライメント用モニタパターンを形成する工程と、
前記第１の回路パターン、第１のＬ字型測長用パターン及び第１のアライメント用モニタパターンに基づいて、前記第１の被加工物をパターニングする工程と、
前記第１の被加工物の上又は上方に、第２の被加工物を形成する工程と、
前記第２の被加工物上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜に、半導体集積回路用の第２の回路パターン、第２のＬ字型測長用パターン及び平面形状が４角形を除く多角形からなる第２のアライメント用モニタパターンを、前記第２のＬ字型測長用パターンが平面視で前記第１のＬ字型測長用パターンを１８０度回転させた方向を向くように形成する工程と、
前記第２の回路パターン、第２のＬ字型測長用パターン及び第２のアライメント用モニタパターンをマスクとして、前記第１の被加工物をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の被加工物をパターニングする工程の前に、
前記第１のアライメント用モニタパターンを基準とした位置関係に基づいて前記第１の測長用パターンの位置を探し出す工程と、
前記第１の測長用パターンの測長を行う工程と、
を有し、
前記第２の被加工物をパターニングする工程の前に、
前記第２のアライメント用モニタパターンを基準とした位置関係に基づいて前記第２の測長用パターンの位置を探し出す工程と、
前記第２の測長用パターンの測長を行う工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２のアライメント用モニタパターンの平面形状を、十字型又はコ字型とすることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第２の測長用パターンを、平面視で前記第１の測長用パターンと重なり合わせることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２の回路パターン、第２のＬ字型測長用パターン及び第２のアライメント用モニタパターンを形成する工程は、前記第２のレジスト膜に、平面視で前記第１のアライメント用モニタパターンと重なり合う第２の矩形パターンを形成する工程を有することを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１の回路パターン、第１のＬ字型測長用パターン及び第１のアライメント用モニタパターンを形成する工程は、前記第１のレジスト膜に、第１の矩形パターンを形成する工程を有し、
前記第２のアライメント用モニタパターンを、平面視で前記第１の矩形パターンと重なり合わせることを特徴とする請求項５乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測長の精度の向上を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する際には、半導体基板上に種々の膜を形成した後、その上にレジストパターンを形成し、このレジストパターンをマスクとして、膜のパターニングやイオン注入を行っている。従って、レジストパターンの寸法精度を高く維持する必要がある。
【０００３】
そこで、レジストパターンを形成するに当たり、実際に半導体集積回路の形成に用いられる回路パターンの他に、半導体集積回路の形成には用いられないモニタパターンを形成している。このとき、半導体集積回路の形成には用いられないモニタパターンの配置等を、できるだけ回路パターンと同様のものとし、回路パターンに変動があれば、それと同様の変動がモニタパターンにも生じるようにしている。従って、モニタパターンの寸法を測定すれば、回路パターンの寸法及び変動等を把握することができるのである。なお、回路パターンの寸法を測定しないのは、後述のように、測定の際にレジストパターンの収縮や変形が生じるからである。
【０００４】
このようなモニタパターンは、スクライブライン内やチップ内に確保した測長用モニタ領域内に形成している。
【０００５】
例えば、ゲート電極を形成するためのポリシリコン膜のパターニングの際に用いられるレジストパターンの寸法を把握しようとする場合には、先ず、集積回路形成予定領域（図示せず）内にＳＴＩ（Shallow Trench Isolation）により素子分離領域を形成すると共に、図８Ａに示すように、その外部の測長用モニタ領域５１内にも素子分離領域５２を形成する。この結果、複数の活性領域５３が区画される。続いて、図８Ｂに示すように、ゲート絶縁膜（図示せず）の形成等を行った後、ポリシリコン膜を形成し、レジストパターンを用いてこれをパターニングすることにより、集積回路形成予定領域内及び測長用モニタ領域５１内にゲート電極と同一のポリシリコンパターン５４を形成する。このとき、ポリシリコンパターン５４の形成前後でレジストパターンの寸法を測定することにより、レジストパターンの精度やトリミングの程度を把握することができる。
【０００６】
また、ＳＲＡＭのように同一のパターンを繰り返して形成する場合には、図９Ａに示すように、測長用モニタ領域５１内に素子分離領域５２を形成して活性領域５３を区画した後、図９Ｂに示すように、ポリシリコンパターン５４を形成する。この場合も、ポリシリコンパターン５４の形成前後でレジストパターンの寸法を測定することにより、レジストパターンの精度やトリミングの程度を把握することができる。
【０００７】
一般に、レジストパターンの寸法の測定に当たっては、上述のような測長用モニタ領域５１内の寸法測定用パターンを検出するプログラムを実行する走査型電子顕微鏡が用いられている。
【０００８】
また、フォトリソグラフィーの線幅差の変動を定常的に管理するためには、測長用モニタ領域５１内に、孤立パターン、ラインアンドスペース（Ｌ／Ｓ）パターンだけでなく、回路パターンに近似した繰り返しパターンが形成されることもある。
【０００９】
しかしながら、従来の半導体装置の製造方法では、測長用モニタ領域５１内の寸法測定用パターンを速やかに検出して、その寸法の測定を行うことが困難である。このため、寸法測定用パターンを捜索している間に、電子線がレジストパターンに照射されてしまう。このため、レジストパターンの電子線に対する耐性が低い場合には、レジストパターンの収縮や変形が生じてしまう。特に、近年の微細加工に適しているＡｒＦ化学増幅型レジストでは、この傾向が大きい。そして、微細化が進められるほど、レジストパターンの収縮や変形の影響が大きくなり、近年では、２〜３ｎｍ程度の変形でも許容されないようになってきている。
【００１０】
例えば、測長を行うためには、パターンを認識した後に焦点を合わせなければならない。このとき、ＡｒＦ化学増幅型レジストが用いられていると、測長箇所で高倍率にて焦点を合わせた時に、測長パターンの線幅が１０ｎｍ以下の範囲で変形や収縮したりすることがある。同様に、測長箇所で低倍率にて観察を行っても、電子ビームの照射により変形等が生じる。このため、精度の高い測長が困難になっている。また、一度でも測長を行われた箇所では、レジストパターンの変形や収縮が生じているため、エッチング後に同じ箇所で測長を行うことでトリミングの程度を得ることも困難である。
【００１１】
【特許文献１】特許第３３３３６８０号公報
【特許文献２】特開２００１−８５３１７号公報
【特許文献３】ＷО００／４９３６７号公報
【特許文献４】特許第２７２３５０８号公報
【特許文献５】特表１９９７−５０４１４２号公報
【特許文献６】特開２００２−１２２９７５号公報
【特許文献７】特開２００１−２０９１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、測定対象の収縮等が生じやすい条件下でも高い精度で測長を行うことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本願発明者は、上述のように寸法測定用パターンを速やかに検出することができない原因について鋭意検討を重ねた結果、従来の半導体装置の製造方法では、主に、アライメントの位置ずれが生じて検出が困難となっていることを見出した。このような位置ずれは、例えば寸法の測定対象をチップ間で変更する際に生じている。つまり、寸法測定はウェハ内の１個のチップに対して行われるのではなく、原則として各チップに対して行われるため、走査型電子顕微鏡のステージを操作して測定対象を変更する必要があるが、この際に位置ずれが生じているのである。そして、このような位置ずれのために、パターン認識ができなくなったり、Ｌ／Ｓパターンの中心ラインを検出できなくなったりしている。
【００１４】
例えば、測長時のパターン認識に関し、測長の対象としているパターンの周辺に類似パターンが存在していると、誤認識により当該類似パターンを測長してしまうことがある。これに対し、目的とする測長パターンの周辺において類似性が低いパターンを基準として測長位置を認識するためには、走査顕微鏡の倍率を低倍に設定する必要がある。しかし、低倍率にすると、３本以上の複数本のＬ／Ｓパターンでは、中心ラインを検出することが困難となって、目的とは別のラインを誤認識して測定してしまうことがある。
【００１５】
なお、活性領域やゲート電極と並行してダミーパターンを形成することがあり、これらのダミーパターンをアライメントの基準点として用いて検出を行うことも不可能ではないが、ダミーパターンの位置は集積回路のパターンに応じて変動するため、やはり速やかに検出することは困難である。
【００１６】
このような従来の技術を考慮して、本願発明者が更に鋭意検討を重ねた結果、測長用モニタ領域内に形成するパターンに工夫を加えることにより、前記課題を解決することができることを見出し、以下に示す発明の諸態様に想到した。
【００１７】
本発明に係る第１の半導体装置の製造方法では、被加工物上にレジスト膜を形成した後に、前記レジスト膜に、半導体集積回路用の回路パターン、測長用パターン及び平面形状が４角形を除く多角形からなるアライメント用モニタパターンを形成する。そして、前記回路パターン、測長用パターン及びアライメント用モニタパターンをマスクとして、前記被加工物をパターニングする。
【００１８】
本発明に係る第２の半導体装置の製造方法では、第１の被加工物上に第１のレジスト膜を形成した後に、前記第１のレジスト膜に、半導体集積回路用の第１の回路パターン、第１のＬ字型測長用パターン及び平面形状が４角形を除く多角形からなる第１のアライメント用モニタパターンを形成する。次に、前記第１の回路パターン、第１のＬ字型測長用パターン及び第１のアライメント用モニタパターンに基づいて、前記第１の被加工物をパターニングする。次いで、前記第１の被加工物の上又は上方に、第２の被加工物を形成する。その後、前記第２の被加工物上に第２のレジスト膜を形成する。続いて、前記第２のレジスト膜に、半導体集積回路用の第２の回路パターン、第２のＬ字型測長用パターン及び平面形状が４角形を除く多角形からなる第２のアライメント用モニタパターンを、前記第２のＬ字型測長用パターンが平面視で前記第１のＬ字型測長用パターンを１８０度回転させた方向を向くように形成する。そして、前記第２の回路パターン、第２のＬ字型測長用パターン及び第２のアライメント用モニタパターンをマスクとして、前記第１の被加工物をパターニングする。
【発明の効果】
【００１９】
本発明によれば、アライメント用モニタパターンを容易に検出することができるため、これを基準として測長用パターンの位置を正確に特定することができる。従って、測長の対象がＡｒＦ化学増幅型レジストのように電子線に弱い材料からなるものであっても、その変形等が生じる前に高い精度で測長を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。なお、便宜上、半導体装置の構成については、その製造方法と共に説明する。
【００２１】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法において測長用モニタ領域を形成する位置を示す図である。本発明の実施形態では、図１に示すように、１枚のウェハ１０１から複数のチップ１０２を切り出すこととする。そして、各チップ１０２の四隅及び中央に測長用モニタ領域１０３を設ける。集積回路を構成する素子は、チップ１０２内の測長用モニタ領域１０３以外の部分に形成する。なお、測長用モニタ領域１０３は、例えば１辺の長さが５０μｍ程度の正方形又は長方形領域とする。
【００２２】
なお、図２に示すように、チップ１０２内に複数の回路ブロック１０４を設けてもよい。この場合は、例えば各回路ブロック１０４の四隅に測長用モニタ領域１０３を設けることができる。
【００２３】
図３Ａ乃至図３Ｇは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図４Ａ乃至図４Ｆは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。なお、図３Ａ乃至図３Ｇには、集積回路を構成するＭＯＳトランジスタを形成する領域を示し、図４Ａ乃至図４Ｆには、測長用モニタ領域１０３を示す。
【００２４】
本実施形態では、先ず、図３Ａに示すように、Ｓｉ基板１の表面に素子分離用の溝２を形成する。このとき、測長用モニタ領域１０３では、例えば図４Ａに示すように、２個のＬ字型パターン３ａ及び３ｂが互いに点対称となり、十字型パターン４ａ及び正方形パターン５ａが一方のＬ字型パターン３ａの近傍に位置し、十字型パターン４ｂ及び正方形パターン５ｂが他方のＬ字型パターン３ｂの近傍に位置するように、溝２を形成する。Ｌ字型パターン３ａ及び３ｂのサイズについては、例えば幅を０．１〜１μｍ程度、各辺の長さを４μｍ程度とする。十字型パターン４ａ及び４ｂのサイズについては、例えば線幅を０．２〜０．５μｍ程度、長さを１〜２μｍ程度とし、正方形パターン５ａ及び５ｂのサイズについては、例えば１辺の長さを１〜２μｍ程度とする。また、十字型パターン４ａ及び４ｂの位置は、例えば、夫々Ｌ字型パターン３ａ及び３ｂの屈曲部から中心部が縦方向及び横方向のいずれにおいても１μｍ程度離間する位置とする。
【００２５】
素子分離用の溝２の形成に当たっては、例えば熱酸化法によりＳｉ酸化膜を形成した後、Ｓｉ酸化膜上に、例えばＣＶＤ法によりＳｉ窒化膜を形成する。Ｓｉ酸化膜２の厚さは、例えば１０ｎｍ程度とし、Ｓｉ窒化膜の厚さは、例えば１１２μｍ程度とする。次に、活性領域を形成する予定の領域を覆うレジストパターンを形成し、これをマスクとしてＳｉ窒化膜及びＳｉ酸化膜をエッチングする。次いで、アッシングによりレジストパターンを除去する。その後、残存しているＳｉ窒化膜をマスクとしてＳｉ基板１をエッチングする。この結果、溝２が形成される。なお、図３Ａ及び図４Ａでは、Ｓｉ酸化膜及びＳｉ窒化膜を省略してある。
【００２６】
また、素子分離用の溝２の形成に際し、レジストパターンを形成した後には、そのＬ字型パターン３ａ及び３ｂに相当する部分の測長を行う。この測長では、夫々レジストパターンの十字型パターン４ａ及び４ｂに相当する部分（第１のアライメント用モニタパターン）において焦点を合わせた後、これらの部分を基準点として、Ｌ字型パターン３ａ及び３ｂに相当する部分の位置を特定する。このとき、十字型パターン４ａ及び４ｂに相当する部分の形状は、他の部分の形状と比べて特徴的であるため、その位置を短時間で探し出すことは容易である。従って、十字型パターン４ａ及び４ｂに相当する部分の変形や収縮が生じることがあっても、実際の測定対象であるＬ字型パターン３ａ及び３ｂに相当する部分の変形及び収縮は生じず、正確な値を得ることができる。
【００２７】
続いて、図３Ｂ及び図４Ｂに示すように、溝２内に素子分離絶縁膜６を埋め込むことにより、活性領域７を画定する。次に、ＣＭＰにより活性領域７の表面が露出するまで、平坦化を行う。次いで、適宜、ウェルの形成及び閾値の調整のためのイオン注入を行う。
【００２８】
その後、図３Ｃ及び図４Ｃに示すように、例えばシリコン酸窒化膜からなるゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば活性領域の表面を熱酸化することによりＳｉ酸化膜を形成した後に、このＳｉ酸化膜を窒化することにより形成することができる。ゲート絶縁膜８の厚さは、例えば１ｎｍ程度とする。
【００２９】
続いて、図３Ｄ及び図４Ｄに示すように、ゲート絶縁膜８上に、ポリＳｉ膜９、ハードマスク膜１０、反射防止膜１１及びレジスト膜１２を順次形成する。ポリＳｉ膜９は、例えばＣＶＤ法により形成し、その厚さは１１０ｎｍ程度とする。ハードマスク膜１０としては、例えばＴＥＯＳ（tetraethylorthosilicate）を用いたＣＶＤ法により、厚さが３０ｎｍ程度のＳｉ酸化膜を形成する。反射防止膜１１としては、例えばＡｒＦエキシマレーザの波長域の光を吸収する有機膜をスピンコート法により形成し、その厚さは８２ｎｍ程度とする。レジスト膜１２としては、例えばＡｒＦエキシマレーザに感光する膜を形成し、その厚さは３００ｎｍ程度とする。
【００３０】
次に、レジスト膜１２に対して露光及び現像を行うことにより、図３Ｅに示すように、ゲート電極用のゲートパターン１３を形成する。このとき、測長用モニタ領域１０３内には、例えば図４Ｅに示すように、Ｌ字型パターン３ａと平面視で交差するＬ字型の孤立パターン１３ａ、Ｌ字型パターン３ｂと平面視で交差する複数のＬ字型のラインアンドスペース（Ｌ／Ｓ）パターン１３ｂ、十字型パターン４ａと平面視で重なり合う正方形パターン１４ａ、正方形パターン５ａと平面視で重なり合う十字型パターン１５ａ、十字型パターン４ｂと平面視で重なり合う正方形パターン１４ｂ、及び、正方形パターン５ｂと平面視で重なり合う十字型パターン１５ｂを形成する。つまり、Ｌ字型パターン１３ａ及び１３ｂの向きを、夫々平面視でＬ字型パターン３ａ及び３ｂを１８０度回転させたときの向きと一致させる。また、孤立パターン１３ａ及びＬ／Ｓパターン１３ｂのサイズについては、例えば幅を８０ｎｍ程度、各辺の長さを最長で４μｍ程度とする。正方形パターン１４ａ及び１４ｂのサイズについては、例えば１辺の長さを１〜２μｍ程度とする。また、十字型パターン１５ａ及び１５ｂの位置は、例えば、夫々パターン１３ａ及び１３ｂの屈曲部から中心部が縦方向及び横方向のいずれにおいても１μｍ程度離間する位置とする。
【００３１】
パターン１３、１３ａ、１３ｂ、１４及び１５を形成した後には、パターン１３ａ及び１３ｂの測長を行う。この測長では、夫々第２のアライメント用モニタパターンである十字型パターン１５ａ及び１５ｂにおいて焦点を合わせた後、これらを基準点として、パターン１３ａ及び１３ｂの位置を特定する。このとき、十字型パターン１５ａ及び１５ｂの形状は、他の部分の形状と比べて特徴的であるため、その位置を短時間で探し出すことは容易である。従って、十字型パターン１５ａ及び１５ｂの変形や収縮が生じることがあっても、実際の測定対象であるパターン１３ａ及び１３ｂに相当する部分の変形及び収縮は生じず、正確な値を得ることができる。
【００３２】
次いで、図３Ｆ及び図４Ｆ、図５Ａ及び図５Ｂに示すように、レジストパターン１３、１３ａ、１３ｂ、１４及び１５をマスクとして、反射防止膜１１及びハードマスク膜１０、ポリＳｉ膜９のエッチングを行った後、アッシング及びウェット処理によりレジストパターン１３、１３ａ、１３ｂ、１４及び１５並びに反射防止膜１１、ハードマスク膜１０を除去する。
【００３３】
但し、ポリＳｉ膜のエッチングを行った後にも、上述のようにして、パターン１３ａ及び１３ｂの測長を行う。この測長を行うことにより、ゲート電極９ａ形成の際に生じるパターン１３ａ及び１３ｂのトリミング量を把握することができる。つまり、エッチングによってパターン１３ａ及び１３ｂの幅が狭くなり、トリミングの量がどの程度であるかを把握することができる。
【００３４】
続いて、図３Ｇに示すように、サイドウォール２１、ソースドレイン拡散層２２、層間絶縁膜２３、コンタクトプラグ２４及び配線２５を形成する。そして、更に上層の配線（図示せず）等を形成することにより、半導体装置を完成させる。
【００３５】
このような第１の実施形態によれば、上述のように、焦点を合わせた上で実際の測長対象を容易且つ短時間で探し出すことができるため、レジストパターンの変形や収縮が生じていない状態で測長を行うことができる。従って、正確な値を得ることができる。
【００３６】
また、測長対象であるパターンの平面形状をＬ字型としているため、１つのパターンを用いて互いに直交する２方向に関する側長を行うことが可能である。
【００３７】
更に、パターン１３ａ及び１３ｂの測長を行う際に十字型パターン４ａ及び４ｂが露出していると、位置の誤認識が生じる虞があるが、本実施形態では、十字型パターン４ａ及び４ｂを正方形パターン１４ａ及び１４ｂで覆っているため、そのような誤認識を回避することができる。更にまた、十字型パターン１５ａ及び１５ｂを正方形パターン５ａ及び５ｂと平面視で重なり合うように形成しているため、十字型パターン１５ａ及び１５ｂのコントラストが高くなり、そのパターンエッジを用意に検出することができる。このため、高いパターンの認識度が得られる。
【００３８】
なお、アライメント用モニタパターンの平面形状は、十字型である必要はなく、矩形との差異が明確であればよい。例えば、図６（ａ）〜（ｆ）に示すような６種の形状が挙げられる。また、Ｌ字型パターンの代わりに直線状パターンを形成してもよい。この場合、互いに直交する２方向の測長が必要であれば、互いに直交する方向に延びる２種類の直線状パターンを形成すればよい。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、ＳＲＡＭセルのような繰り返しパターンを備えた半導体装置を製造する。図７Ａ及び図７Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【００４０】
本実施形態では、素子分離用の溝２の形成、即ち活性領域の区画と並行して、例えば１辺の長さが１０μｍ程度の正方形の領域１１３内に、図７Ａに示すように、繰り返しパターン２３を形成する。また、第１の実施形態と同様に、十字型パターン２４及び正方形パターン２５を領域１１３の近傍、例えば領域１１３の縁から１０μｍ以内に形成する。なお、これらのパターン２３、２４及び２５は測長用モニタ領域１０３内に形成する。
【００４１】
その後、ＳＲＡＭセルのワード線の形成と並行して、図７Ｂに示すように、領域１１３内に、繰り返しパターン３３を形成する。また、正方形パターン３４及び十字型パターン３５を、夫々十字型パターン２４及び正方形パターン２５と平面視で重なり合うように形成する。
【００４２】
このような第２の実施形態においても、活性領域の形成時及びワード線の形成時のいずれにおいても、繰り返しパターン及び十字型パターンを測長用モニタ領域１０３内に形成しているため、第１の実施形態と同様に、レジストパターン内の繰り返しパターンに相当する部分の測長を正確に行うことができる。
【００４３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４４】
（付記１）
被加工物上にレジスト膜を形成する工程と、
前記レジスト膜に、半導体集積回路用の回路パターン、測長用パターン及び平面形状が４角形を除く多角形からなるアライメント用モニタパターンを形成する工程と、
前記回路パターン、測長用パターン及びアライメント用モニタパターンをマスクとして、前記被加工物をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【００４５】
（付記２）
前記被加工物をパターニングする工程の前に、前記アライメント用モニタパターンを基準とした位置関係に基づいて前記測長用パターンの位置を探し出す工程と、
前記測長用パターンの測長を行う工程と、
を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００４６】
（付記３）
前記アライメント用モニタパターンの平面形状を、十字型又はコ字型とすることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００４７】
（付記４）
前記測長用パターンの平面形状を、Ｌ字型とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４８】
（付記５）
前記測長用パターンとして、２個以上のパターンを線対称又は点対称で形成することを特徴とする付記４に記載の半導体装置の製造方法。
【００４９】
（付記６）
前記測長用パターンとして、少なくとも孤立パターンを形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００５０】
（付記７）
前記測長用パターンとして、少なくともラインアンドスペースパターンを形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００５１】
（付記８）
前記回路パターン及び測長用パターンに、夫々、繰り返しパターンを含ませることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記９）
第１の被加工物上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜に、半導体集積回路用の第１の回路パターン、第１のＬ字型測長用パターン及び平面形状が４角形を除く多角形からなる第１のアライメント用モニタパターンを形成する工程と、
前記第１の回路パターン、第１のＬ字型測長用パターン及び第１のアライメント用モニタパターンに基づいて、前記第１の被加工物をパターニングする工程と、
前記第１の被加工物の上又は上方に、第２の被加工物を形成する工程と、
前記第２の被加工物上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜に、半導体集積回路用の第２の回路パターン、第２のＬ字型測長用パターン及び平面形状が４角形を除く多角形からなる第２のアライメント用モニタパターンを、前記第２のＬ字型測長用パターンが平面視で前記第１のＬ字型測長用パターンを１８０度回転させた方向を向くように形成する工程と、
前記第２の回路パターン、第２のＬ字型測長用パターン及び第２のアライメント用モニタパターンをマスクとして、前記第１の被加工物をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【００５３】
（付記１０）
前記第１の被加工物をパターニングする工程の前に、
前記第１のアライメント用モニタパターンを基準とした位置関係に基づいて前記第１の測長用パターンの位置を探し出す工程と、
前記第１の測長用パターンの測長を行う工程と、
を有し、
前記第２の被加工物をパターニングする工程の前に、
前記第２のアライメント用モニタパターンを基準とした位置関係に基づいて前記第２の測長用パターンの位置を探し出す工程と、
前記第２の測長用パターンの測長を行う工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００５４】
（付記１１）
前記第１及び第２のアライメント用モニタパターンの平面形状を、十字型又はコ字型とすることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００５５】
（付記１２）
前記第１及び第２の測長用パターンとして、夫々、２個以上のパターンを線対称又は点対称で形成することを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記１３）
前記第１及び第２の測長用パターンとして、夫々、少なくとも孤立パターンを形成することを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記１４）
前記第１及び第２の測長用パターンとして、夫々少なくともラインアンドスペースパターンを形成することを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記１５）
前記第２の測長用パターンを、平面視で前記第１の測長用パターンと重なり合わせることを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１６）
前記第２の回路パターン、第２のＬ字型測長用パターン及び第２のアライメント用モニタパターンを形成する工程は、前記第２のレジスト膜に、平面視で前記第１のアライメント用モニタパターンと重なり合う第２の矩形パターンを形成する工程を有することを特徴とする付記９乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記１７）
前記第１の回路パターン、第１のＬ字型測長用パターン及び第１のアライメント用モニタパターンを形成する工程は、前記第１のレジスト膜に、第１の矩形パターンを形成する工程を有し、
前記第２のアライメント用モニタパターンを、平面視で前記第１の矩形パターンと重なり合わせることを特徴とする付記９乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記１８）
前記第１の回路パターン、第１の測長用パターン、第２の回路パターン及び第２の測長用パターンに、夫々、繰り返しパターンを含ませることを特徴とする付記９乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１９）
付記９に記載の方法によって形成されたパターンを有することを特徴とする半導体装置。
【００６３】
（付記２０）
付記９に記載の方法によって形成されたパターンを有することを特徴とする半導体基板。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法において測長用モニタ領域を形成する位置を示す図である。
【図２】チップ１０２内に複数の回路ブロック１０４が設けられた例を示す図である。
【図３Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｄ】図３Ｃに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｅ】図３Ｄに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｆ】図３Ｅに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｇ】図３Ｆに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４Ａ】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図４Ｂ】図４Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図４Ｃ】図４Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図４Ｄ】図４Ｃに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図４Ｅ】図４Ｄに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図４Ｆ】図４Ｅに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図５Ａ】図４Ｆ中のＩ−Ｉ線に沿った断面図である。
【図５Ｂ】図４Ｆ中のＩＩ−ＩＩ線に沿った断面図である。
【図６】種々のアライメント用モニタパターンの平面形状を示す図である。
【図７Ａ】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図７Ｂ】図７Ａに引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。
【図８Ａ】従来の半導体装置の製造方法を工程順に示す平面図である。
【図８Ｂ】図８Ａに引き続き、従来の半導体装置の製造方法を工程順に示す平面図である。
【図９Ａ】従来の繰り返しパターンを含む半導体装置の製造方法を工程順に示す平面図である。
【図９Ｂ】図９Ａに引き続き、従来の半導体装置の製造方法を工程順に示す平面図である。
【符号の説明】
【００６５】
１：Ｓｉ基板
２：溝
３ａ、３ｂ：Ｌ字型パターン
４ａ、４ｂ：十字型パターン
５ａ、５ｂ：正方形パターン
６：素子分離絶縁膜
７：活性領域
８：ゲート絶縁膜
９：ポリＳｉ膜
９ａ：ゲート電極
１０：ハードマスク
１１：反射防止膜
１２：レジスト膜
１３：ゲートパターン
１３ａ：孤立パターン
１３ｂ：Ｌ／Ｓパターン
１４ａ、１４ｂ：正方形パターン
１５ａ、１５ｂ：十字型パターン
２１：サイドウォール
２２：ソースドレイン拡散層
２３：層間絶縁膜
２４：コンタクトプラグ
２５：配線
１０１：ウェハ
１０２：チップ
１０３：測長用モニタ領域
１０４：回路ブロック
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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