(57)【要約】【課題】スイッチング素子のオン・オフ動作の際に生じる急激な電位の上昇による回路の誤動作を防止する。【解決手段】制御用直流電源(10)に直列に接続された第１の抵抗(13)、第３の抵抗(15)及び第１の制御用ＭＯＳＦＥＴ(8)を含む第１の直列回路(11)と、第１の直列回路(11)と並列に且つ制御用直流電源(10)と直列に接続された第２の抵抗(14)、第４の抵抗(16)及び第２の制御用ＭＯＳＦＥＴ(9)を含む第２の直列回路(12)とを有する第１の制御回路(5)が駆動装置に設けられ、電位状態検出回路(29)は、各抵抗(13〜16)の接続点(17〜20)の電位差に応じて第１のＭＯＳＦＥＴ(1)を駆動するため、急峻な電位上昇が生じても損失を増大することなく誤動作を防止できる。【選択図】図１
2006121840.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と、該直流電源に直列に接続され且つ交互にオン・オフ制御される第１のスイッチング素子及び第２のスイッチング素子と、前記第１のスイッチング素子と第２のスイッチング素子との接続点と前記直流電源との間に接続された負荷と、前記第１のスイッチング素子及び第２のスイッチング素子の制御端子にそれぞれ接続された第１の制御回路及び第２の制御回路とを備え、
前記第１の制御回路は、制御用直流電源と、該制御用直流電源に直列に接続された第１の抵抗及び第１の制御用スイッチング素子を含む第１の直列回路と、該第１の直列回路に対して並列に且つ前記制御用直流電源に直列に接続された第２の抵抗及び第２の制御用スイッチング素子を含む第２の直列回路と、前記第１の制御用スイッチング素子及び第２の制御用スイッチング素子の各制御端子に駆動信号を付与する駆動信号回路と、前記第１の直列回路及び第２の直列回路の電位に基づいて前記第１のスイッチング素子の制御端子に駆動信号を付与するドライブ回路とを備えた駆動装置において、
前記第１の直列回路は、前記第１の抵抗と第１の制御用スイッチング素子との間に接続された第３の抵抗を有し、
前記第２の直列回路は、前記第２の抵抗と第２の制御用スイッチング素子との間に接続された第４の抵抗を有し、
前記第１の抵抗と第３の抵抗の接続点、前記第３の抵抗と第１の制御用スイッチング素子との接続点、前記第２の抵抗と第４の抵抗との接続点及び前記第４の抵抗と前記第２の制御用スイッチング素子との接続点の電位差に応じて、前記ドライブ回路に信号をそれぞれ付与する電位状態検出回路を設けたことを特徴とする駆動装置。
【請求項２】
前記電位状態検出回路は、第１の電位状態検出回路及び第２の電位状態検出回路を備え、
前記第１の電位状態検出回路は、前記第１の抵抗と第３の抵抗との接続点の電位と、前記第４の抵抗と前記第２の制御用スイッチング素子との接続点の電位とを比較する第１の比較回路により構成され、
前記第２の電位状態検出回路は、前記第２の抵抗と第４の抵抗との接続点の電位と、前記第３の抵抗と第１の制御用スイッチング素子との接続点の電位とを比較する第２の比較回路により構成された請求項１に記載の駆動装置。
【請求項３】
前記電位状態検出回路は、第１の電位状態検出回路及び第２の電位状態検出回路を備え、
前記第１の電位状態検出回路は、前記第１の抵抗と第３の抵抗の接続点に接続された第１の入力端子と、前記第３の抵抗と第１の制御用スイッチング素子との接続点に接続された第２の入力端子とを有する第１の排他的オア回路により構成され、
前記第２の電位状態検出回路は、前記第２の抵抗と第４の抵抗との接続点に接続された第１の入力端子と、前記第４の抵抗と前記第２の制御用スイッチング素子との接続点に接続された第２の入力端子を有する第２の排他的オア回路により構成された請求項１に記載の駆動装置。
【請求項４】
前記第１の排他的オア回路及び第２の排他的オア回路と前記ドライブ回路との間にフィルタ回路を各々接続した請求項３に記載の駆動装置。
【請求項５】
第１の制御用スイッチング素子及び第２の制御用スイッチング素子を定電流で駆動する請求項１〜４の何れか１項に記載の駆動装置。
【請求項６】
前記駆動信号回路は、前記第１の制御用スイッチング素子と第２の制御用スイッチング素子とを交互にオン又はオフに切り換える請求項１〜５の何れか１項に記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電位が変動するスイッチング素子のオン・オフ動作の誤動作を防止し、確実に動作させる駆動装置に関する。
【背景技術】
【０００２】
例えば、共振型コンバータ又はモータドライバ等のパワーデバイスの駆動に使用する駆動装置は、図６に示すように、直流電源(3)と、直流電源(3)に直列に接続され且つ交互にオン・オフ制御される第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)と、第１のＭＯＳＦＥＴ(1)と第２のＭＯＳＦＥＴ(2)との接続点(6)と直流電源(3)との間に接続された負荷(4)と、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)の制御端子にそれぞれ接続された第１の制御回路(5)及び第２の制御回路(50)とを備えたハーフブリッジ回路を構成する。第１の制御回路(5)は、制御用直流電源(10)と、制御用直流電源(10)に直列に接続された第１の抵抗(13)及び第１の制御用ＭＯＳＦＥＴ(8)を含む第１の直列回路(11)と、第１の直列回路(11)に対して並列に且つ制御用直流電源(10)に直列に接続された第２の抵抗(14)及び第２の制御用ＭＯＳＦＥＴ(9)を含む第２の直列回路(12)と、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の各制御端子に駆動信号を付与する駆動信号回路(7)と、第１のＭＯＳＦＥＴ(1)の制御端子に駆動信号を付与するドライブ回路(30)とを備えている。ドライブ回路(30)は、第１の直列回路(11)と第２の直列回路(12)の電位に基づいて第１のＭＯＳＦＥＴ(1)の制御端子に駆動信号を付与する。制御用直流電源(10)の正側端子は、第１の直列回路(11)及び第２の直列回路(12)に接続され、制御用直流電源(10)の負側端子は、第１のＭＯＳＦＥＴ(1)と第２のＭＯＳＦＥＴ(2)との接続点(6)に接続される。第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)は、他のＦＥＴ又はＩＧＢＴ等のバイポーラトランジスタでもよい。
【０００３】
このハーフブリッジ回路では、ハイサイド側の第１のＭＯＳＦＥＴ(1)の基準電位は、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)のオン・オフ動作により接地電位と直流電源(3)からの入力電圧Ｖｉｎとの間で変動するため、ハイサイド側の第１のＭＯＳＦＥＴ(1)の駆動回路には、図６に示すレベルシフト回路により構成される第１の制御回路(5)が用いられる。図６の駆動装置の動作波形を示す図７では、直流電源(3)からの入力電圧Ｖｉｎのマイナス側の電位をＡ点、制御用直流電源(10)からの入力電圧Ｖｃｃのマイナス側の電位をＢ点として区別して示す。
【０００４】
ドライブ回路(30)は、例えばＲＳフリップフロップ（以下、ＲＳ−ＦＦとする）(31)と、ＲＳ−ＦＦ(31)と第１のＭＯＳＦＥＴ(1)との間に接続された図示しない周知のドライバとにより構成される。ＲＳ−ＦＦ(31)のセット入力端子(S)は、第１のローパスフィルタ回路（以下、第１のＬＰＦとする）(34)を介して第１の抵抗(13)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(36)に接続され、ＲＳ−ＦＦ(31)のリセット入力端子(R)は、第２のローパスフィルタ回路（以下、第２のＬＰＦとする）(35)を介して第２の抵抗(14)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(37)に接続される。図７の波形図では、ローパスフィルタ回路の閾値をＶｔｈとする。
【０００５】
ローサイド側の第２のＭＯＳＦＥＴ(2)は、周知のドライバからなる第２の制御回路(50)により駆動され、図７に示すように、第２のＭＯＳＦＥＴ(2)がオフすると、第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)の両オン防止若しくはゼロボルトスイッチングの実現に設けられた一定のデッドタイムの後に、周知のパルス発生回路からなる駆動信号回路(7)からセット信号が出力され、第１の制御用ＭＯＳＦＥＴ(8)が導通状態となる。第１の制御用ＭＯＳＦＥＴ(8)が導通すると、第１の抵抗(13)により降下する電圧が、第１のＬＰＦ(34)を通してＲＳ−ＦＦ(31)のセット入力端子(S)に入力され、第１のＭＯＳＦＥＴ(1)がオンとなる。駆動信号回路(7)からリセット信号Ｒが出力されると、第２の制御用ＭＯＳＦＥＴ(9)が導通状態となり、第２の抵抗(14)に電圧降下が生じる。その降下電圧が第２のＬＰＦ(35)を通してＲＳ−ＦＦ(31)のリセット入力端子(R)に入力され、第１のＭＯＳＦＥＴ(1)がオフとなる。第１のＭＯＳＦＥＴ(1)がオフして、一定のデッドタイムの経過後に、第２の制御回路(50)から第２のＭＯＳＦＥＴ(2)の制御端子に駆動信号が付与され、第２のＭＯＳＦＥＴ(2)がオンとなる。前記動作の反復により第１のＭＯＳＦＥＴ(1)及び第２のＭＯＳＦＥＴ(2)は、交互にオン・オフ動作を繰り返す。第２の制御回路(50)、駆動信号回路(7)の出力信号のパルス幅及びタイミング等の制御方法並びにデッドタイムの設定法の詳述を省略する。
【０００６】
前記ハーフブリッジ回路では、第２のＭＯＳＦＥＴ(2)をオフ又は第１のＭＯＳＦＥＴ(1)をオンに切り換えた直後に、ハイサイド側の基準電位が急激に上昇して、大きな電位変動ｄＶ／ｄｔが発生する。このとき、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)のドレイン・ソース間に形成される寄生容量を充電する電流が流れ、この充電電流により第１の抵抗(13)及び第２の抵抗(14)に電圧降下が生じる。このため、正規の信号とは異なる異常信号がＲＳ−ＦＦ(31)のセット端子(S)及びリセット端子(R)に付与されて、ＲＳ−ＦＦ(31)に誤動作が発生する。図６に示す回路では、第１のＭＯＳＦＥＴ(1)と第２のＭＯＳＦＥＴ(2)との接続点(6)と、制御用直流電源(10)の負側端子との間に第１のダイオード(41)のアノードを接続し、第１のダイオード(41)のカソードを第１の抵抗(13)と第１の制御用ＭＯＳＦＥＴ(8)との間に接続する。また、第１のＭＯＳＦＥＴ(1)と第２のＭＯＳＦＥＴ(2)との接続点(6)と制御用直流電源(10)の負側端子との間に第２のダイオード(42)のアノードを接続し、第２の抵抗(14)と第２の制御用ＭＯＳＦＥＴ(9)との間に第２のダイオード(42)のカソードを接続する。第１のダイオード(41)及び第２のダイオード(42)を介して、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の寄生容量を急速に充電し、ハイサイド側の第１の制御回路(5)に印加される負電位を抑制する。
【０００７】
しかしながら、急激な電位上昇ｄＶ／ｄｔが発生するとき、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の寄生容量を充電する充電電流により第１の抵抗(13)及び第２の抵抗(14)に電圧降下が発生して、ＲＳ−ＦＦ(31)の誤動作を防止できない。また、第１のＭＯＳＦＥＴ(1)、第２のＭＯＳＦＥＴ(2)、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)のオン・オフ動作によって、ノイズが発生するが、外来ノイズが第１の直列回路(11)又は第２の直列回路(12)を流れる信号に重畳することもある。そこで、図６に示す回路では、接続点(36)及び(37)とＲＳ−ＦＦ(31)のセット端子(S)及びリセット端子(R)とにそれぞれ第１のＬＰＦ(34)及び第２のＬＰＦ(35)を接続し、第１のＬＰＦ(34)及び第２のＬＰＦ(35)によって第１の抵抗(13)及び第２の抵抗(14)に印加される不測の電圧降下により発生する微小パルス幅のノイズを除去して、ＲＳ−ＦＦ(31)の誤動作を防止している。下記特許文献１は、電位上昇分ｄＶ／ｄｔ発生時の回路誤動作をパルスフィルタにより防止する回路を開示する。
【０００８】
しかしながら、図６に示す回路では、電位上昇分ｄＶ／ｄｔの周波数成分が低下する分、第１のＬＰＦ(34)及び第２のＬＰＦ(35)のカットオフ周波数を低くしなければならない。また、第１のＬＰＦ(34)及び第２のＬＰＦ(35)は、電位上昇分ｄＶ／ｄｔによる不測のノイズのみでなく、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)による正規の信号の高周波成分も除去するので、駆動信号回路(7)から出力する信号のパルス幅を拡張しなければならない。例えば、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)を数mAの定電流回路で構成し、直流電源(3)から４００Vの入力電圧Ｖｉｎが印加されると、信号伝達時の損失は、(４００V＋制御用直流電源(10)の入力電圧Ｖｃｃ)×数mA×パルス幅となり、制御回路として大きな電力損失が発生する。このように、パルス幅の拡張により損失が増大し、電力効率低下及び制御回路の破壊を招来する危険がある。
【０００９】
これに対し、下記特許文献２は、パルスフィルタの代わりに、２つのノット回路（ＮＯＴ回路）を介して第１の抵抗と第１の制御用スイッチング素子との間に接続された第１の入力端子及び１つのノット回路を介して第２の抵抗と第２の制御用スイッチング素子との間に接続された第２の入力端子を有する第１のノア回路（ＮＯＲ回路）と、１つのノット回路を介して第１の抵抗と第１の制御用スイッチング素子との間に接続された第１の入力端子及び２つのノット回路を介して第２の抵抗と第２の制御用スイッチング素子との間に接続された第２の入力端子を有する第２のノア回路とを備えるレベルシフト回路を開示する。特許文献２の回路によれば、第１の抵抗及び第２の抵抗の電圧降下に基づき、２つの抵抗に正規の信号及びマスク用信号をそれぞれ作り、第１の抵抗のマスク用信号で第２の抵抗の正規の信号になり得る異常信号をマスクし、第２の抵抗のマスク用信号で第１の抵抗の正規の信号になり得る異常信号をマスクすることができる。
【００１０】
【特許文献１】特許３０９２８６２号公報（図３）
【特許文献２】特開２０００−２５２８０９公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献２の回路では、入力される異常信号のパルス変化が急峻になると、第１のノア回路の第１の入力端子及び第２の入力端子への入力信号の入力時間の差又は第２のノア回路の第１の入力端子及び第２の入力端子への入力信号の入力時間の差が短くなるため、例えばノット回路での遅延により第１の入力端子と第２の入力端子との入力信号の入力時間が逆転して、不測の信号がＲＳ−ＦＦに入力される可能性があった。即ち、特許文献２の回路では、異常信号のパルス波形に影響を受ける欠点があった。
よって、本発明は、異常信号による回路の誤動作を防止して、確実に動作を行う駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の駆動装置は、直流電源(3)と、直流電源(3)に直列に接続され且つ交互にオン・オフ制御される第１のスイッチング素子(1)及び第２のスイッチング素子(2)と、第１のスイッチング素子(1)と第２のスイッチング素子(2)との接続点(6)と直流電源(3)との間に接続された負荷(4)と、第１のスイッチング素子(1)及び第２のスイッチング素子(2)の制御端子にそれぞれ接続された第１の制御回路(5)及び第２の制御回路(50)とを備える。第１の制御回路(5)は、制御用直流電源(10)と、制御用直流電源(10)に直列に接続された第１の抵抗(13)及び第１の制御用スイッチング素子(8)を含む第１の直列回路(11)と、第１の直列回路(11)に対して並列に且つ制御用直流電源(10)に直列に接続された第２の抵抗(14)及び第２の制御用スイッチング素子(9)を含む第２の直列回路(12)と、第１の制御用スイッチング素子(8)及び第２の制御用スイッチング素子(9)の各制御端子に駆動信号を付与する駆動信号回路(7)と、第１の直列回路(11)及び第２の直列回路(12)の電位に基づいて第１のスイッチング素子(1)の制御端子に駆動信号を付与するドライブ回路(30)とを備える。第１の直列回路(11)は、第１の抵抗(13)と第１の制御用スイッチング素子(8)との間に接続された第３の抵抗(15)を有し、第２の直列回路(12)は、第２の抵抗(14)と第２の制御用スイッチング素子(9)との間に接続された第４の抵抗(16)を有する。電位状態検出回路(29)は、第１の抵抗(13)と第３の抵抗(15)の接続点(17)、第３の抵抗(15)と第１の制御用スイッチング素子(8)との接続点(18)、第２の抵抗(14)と第４の抵抗(16)との接続点(19)及び第４の抵抗(16)と第２の制御用スイッチング素子(9)との接続点(20)の電位差に応じて、ドライブ回路(30)に信号をそれぞれ付与する。第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の抵抗値を適宜に設定すると、各接続点(17〜20)の急激な電位上昇分ｄＶ／ｄｔによって、各接続点(17〜20)の間に電位差が生ずる。従って、急峻な電位上昇により招来する異常信号又はノイズが発生しても、電位状態検出回路(29)は、各接続点(17〜20)の電位を検出して確実に出力を発生し、ドライブ回路(30)の誤動作を防止することができる。
【発明の効果】
【００１３】
本発明によれば、低電力損失で良好に回路の誤動作を防止できる信頼性の高い駆動装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による駆動装置の一実施の形態を図１〜図５について説明する。これらの図面では図６及び図７に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。また、第２の制御回路(50)及び駆動信号回路(7)の動作により発生する周知のパルス信号の出力タイミングの説明を省略する。図１及び図２の駆動装置の動作波形をそれぞれ示す図３及び図４では、直流電源(3)からの入力電圧Ｖｉｎのマイナス側の電位をＡ点、制御用直流電源(10)からの入力電圧Ｖｃｃのマイナス側の電位をＢ点として区別する。
【００１５】
図１及び図２に示すように、本発明は、従来と同様に、スイッチング電源、インバータ及びソレノイド等の負荷(4)を駆動するハーフブリッジ型の駆動装置であるが、図６に示す従来の駆動装置とは異なり、第１の直列回路(11)は、第１の抵抗(13)と第１の制御用スイッチング素子である第１の制御用ＭＯＳＦＥＴ(8)との間に接続された第３の抵抗(15)を有し、第２の直列回路(12)は、第２の抵抗(14)と第２のスイッチング素子である第２の制御用ＭＯＳＦＥＴ(9)との間に接続された第４の抵抗(16)を有する。
【００１６】
図１及び図３に示す第１の実施の形態では、電位状態検出回路(29)は、第１の電位状態検出回路(21)と第２の電位状態検出回路(22)とを備え、第１の電位状態検出回路(21)は、第１の抵抗(13)と第３の抵抗(15)との接続点(17)の電位と、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位とを比較する第１の比較回路（コンパレータ）(23)により構成され、第２の電位状態検出回路(22)は、第２の抵抗(14)と第４の抵抗との接続点(19)の電位と、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)の電位とを比較する第２の比較回路（コンパレータ）(24)により構成される。図１に示すように、第１の比較回路(23)の非反転入力端子は、第１の抵抗(13)と第３の抵抗(15)との接続点(17)に接続され、反転入力端子は、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)に接続される。第２の比較回路(24)の非反転入力端子は、第２の抵抗(14)と第４の抵抗との接続点(19)に接続され、反転入力端子は、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)に接続される。図示しないが、第１の比較回路(23)及び第２の比較回路(24)の反転入力端子は、内部の入力インピーダンス又は外部の抵抗によりハイサイド側の基準電位（Ｂ）に接続される。
【００１７】
第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の各抵抗値を適宜設定して、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)がオフのときは、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)の電位を、第２の抵抗(14)と第４の抵抗(16)との接続点(19)の電位より低くすると共に、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位を、第１の抵抗(13)と第３の抵抗(15)との接続点(17)の電位より低くする。また、第１の制御用ＭＯＳＦＥＴ(8)のオン時に、第１の抵抗(13)と第３の抵抗(15)との接続点(17)の電位を、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位より低くすると共に、第２の制御用ＭＯＳＦＥＴ(9)のオン時に、第２の抵抗(14)と第４の抵抗との接続点(19)の電位を、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)の電位より低くする。
【００１８】
第１の実施の形態では、第１の抵抗(13)、第３の抵抗(15)及び第１の制御用ＭＯＳＦＥＴ(8)を第１の直列回路(11)に直列に接続するので、第１の制御用ＭＯＳＦＥＴ(8)のオン時に、第２の制御用ＭＯＳＦＥＴ(9)をオフにすると、接続点(17)と接続点(18)とに異なる電位差を与えることができる。同様に、第２の抵抗(14)、第４の抵抗(16)及び第２の制御用ＭＯＳＦＥＴ(9)を第２の直列回路(12)に直列に接続するので、第１の制御用ＭＯＳＦＥＴ(8)のオフ時に、第２の制御用ＭＯＳＦＥＴ(9)をオンすると、接続点(19)と接続点(20)とに異なる電位差を与えることができる。従って、第１の比較回路(23)は、接続点(17)と接続点(20)との電位を比較して、ドライブ回路(30)への出力を発生し、第２の比較回路(24)は、接続点(18)と接続点(19)との電位を比較して、ドライブ回路(30)への出力を発生し、ドライブ回路(30)を確実なタイミングにより動作させることができる。
【００１９】
駆動信号回路(7)は、第１の制御用ＭＯＳＦＥＴ(8)と第２の制御用ＭＯＳＦＥＴ(9)とを交互にオン又はオフに切り換える。図３に示すように、駆動信号回路(7)よりパルス信号が出力されない期間では、第１の比較回路(23)及び第２の比較回路(24)は、共に反転入力端子の電位より非反転入力端子の電位が高くなり、出力はハイに維持されるので、第１のスイッチング素子である第１のＭＯＳＦＥＴ(1)のスイッチング状態は変化しない。例えば、第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の抵抗値を第１の抵抗(13)＝第２の抵抗(14)＝第３の抵抗(15)＝第４の抵抗(16)＝Ｒとし、第１の比較回路(23)及び第２の比較回路(24)の入力インピーダンス又は外部抵抗を８Ｒと仮定すると、駆動信号回路(7)からパルス信号が出力されない期間は、第１の比較回路(23)及び第２の比較回路(24)の非反転入力端子には、制御用直流電源(10)からの入力電圧Ｖｃｃ×９／１０の電圧が印加され、反転入力端子には、入力電圧Ｖｃｃ×８／１０の電圧が印加されるので、第１の比較回路(23)及び第２の比較回路(24)の出力は何れもハイとなる。
【００２０】
また、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の電流値は、第１の抵抗(13)と第３の抵抗(15)との電圧降下の和及び第２の抵抗(14)と第４の抵抗(16)との電圧降下の和がそれぞれ制御用直流電源(10)からの入力電圧Ｖｃｃとなる値に設定する。駆動信号回路(7)からセット信号Ｓが出力され、第１の制御用ＭＯＳＦＥＴ(8)が導通状態になると、第１の比較回路(23)の非反転入力端子の電圧は、入力電圧Ｖｃｃ×１／２となり、反転入力端子の入力電圧Ｖｃｃ×８／１０より低くなるので、第１の比較回路(23)の出力がローとなる。この際、第２の比較回路(24)の反転入力端子の電圧も０Vに変化するが、非反転入力端子との大小関係に変化がないので、出力はハイに維持され、ＲＳ−ＦＦ(31)の出力がハイとなり、第１のＭＯＳＦＥＴ(1)がオンとなる。
【００２１】
同様に、駆動信号回路(7)からリセット信号Ｒが出力されると、第２の比較回路(24)の入力の大小関係は反転するが、第１の比較回路(23)の大小関係は反転しないので、ＲＳ−ＦＦ(31)の出力がローとなり、第１のＭＯＳＦＥＴ(1)がオフとなる。ハイサイド側の基準電位が変動する急激な電位上昇ｄＶ／ｄｔの発生時には、第１の比較回路(23)及び第２の比較回路(24)の非反転入力端子は、(入力電圧Ｖｃｃ−順方向降下電圧ＶＦ)×１／２となり、反転入力端子は、ハイサイド側の基準電位（Ｂ）に対して順方向降下電圧ＶＦだけ低くなり、何れも入力電圧の大小関係に変化はなく、ＲＳ−ＦＦ(31)に信号が入力されず、ｄＶ／ｄｔの発生時の誤動作を防止できる。
【００２２】
次に、図２及び図４に示す第２の実施の形態では、第１の電位状態検出回路(21)は、第１の排他的オア回路(25)により構成され、第１の排他的オア回路(25)は、第１の抵抗(13)と第３の抵抗(15)の接続点(17)に接続された第１の入力端子と、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)に接続された第２の入力端子とを有する。第２の電位状態検出回路(22)は、第２の排他的オア回路(26)により構成され、第２の排他的オア回路(26)は、第２の抵抗(14)と第４の抵抗(16)との接続点(19)に接続された第１の入力端子と、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)に接続された第２の入力端子を有する。
【００２３】
第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)と第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)とは、その抵抗値と導通時の電流値とを適宜設定することにより、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)のオフ時に、第１の排他的オア回路(25)及び第２の排他的オア回路(26)の全ての入力端子をハイとし、第１の制御用ＭＯＳＦＥＴ(8)のオン時に、第１の抵抗(13)と第３の抵抗(15)との接続点(17)の電位を第１の排他的オア回路(25)の閾値に対してハイとし、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)の電位を第１の排他的オア回路(25)の閾値に対してローとする。また、第２の制御用ＭＯＳＦＥＴ(9)のオン時に、第２の抵抗(14)と第４の抵抗との接続点(19)の電位を第２の排他的オア回路(26)の閾値に対してハイとし、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位を第２の排他的オア回路(26)の閾値に対してローとする。更に、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)の電位と、第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位とが、ほぼ第１のＭＯＳＦＥＴ(1)のドレイン側の電位と等しいときは、第１の排他的オア回路(25)及び第２の排他的オア回路(26)の全ての入力端子をローとする。
【００２４】
第２の実施の形態では、第１の排他的オア回路(25)は、接続点(17)及び接続点(18)の電位と閾値とを比較して、ドライブ回路(30)への出力を発生し、第２の排他的オア回路(26)は、接続点(19)及び接続点(20)の電位と閾値とを比較して、ドライブ回路(30)への出力を発生するので、ドライブ回路(30)を確実なタイミングにより動作させることができる。
【００２５】
また、第２の実施の形態では、第１の排他的オア回路(25)及び第２の排他的オア回路(26)とドライブ回路(30)との間にフィルタ回路(32,33)を各々接続する。第２のスイッチング素子である第２のＭＯＳＦＥＴ(2)のオフ時に、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の寄生容量が充電され、接続された第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の電圧レベルは、一旦下がった後に上昇し、第１の排他的オア回路(25)及び第２の排他的オア回路(26)の閾値より高くなる。このとき、図５の波形図に示すように、抵抗分割する分だけ、第１の排他的オア回路(25)及び第２の排他的オア回路(26)の各入力電圧が閾値を横切るタイミングが僅かにずれるため、第１の排他的オア回路(25)及び第２の排他的オア回路(26)から出力されるひげ信号（ノイズ）(38)が発生するが、このひげ信号(38)をフィルタ回路(32,33)により取り除くことができる。フィルタ回路(32,33)は、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の寄生容量の充電期間の始め及び終わり（立ち下がり及び立ち上がり時）に発生する極めて短いパルスなので、小容量のコンデンサと抵抗とを組み合わせた積分回路でも十分に除去することができ、フィルタ回路(32,33)による正規の信号遅延も極めて小さい。フィルタ回路(32,33)は、従来のｄＶ／ｄｔ期間全部をマスクするＬＰＦに比べてカットオフ周波数が大幅に高くでき、正規の信号のパルス幅への影響が極めて少ない回路により構成できる。
【００２６】
更に、第２の実施の形態では、抵抗素子等の定電流素子(27,28)を第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)のソース側に接続し、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)を定電流で駆動する。定電流素子(27,28)により第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)から出力される電流値レベルを一定にして、第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)に印加される電圧が安定するので、確実な動作が可能となる。それにより、第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の各設定抵抗値の自由度が広がる。
【００２７】
図２の回路は、具体的には、第１の排他的オア回路(25)及び第２の排他的オア回路(26)の閾値を入力電圧Ｖｃｃ×１／２とし、第３の抵抗(15)と第１の抵抗(13)及び第４の抵抗(16)と第２の抵抗(14)の抵抗値の比をそれぞれ４対６に設定し、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)が導通時の第１の抵抗(13)と第３の抵抗(15)との合成抵抗及び第２の抵抗(14)と第４の抵抗(16)との合成抵抗の電圧降下が入力電圧Ｖｃｃ×３／５となる定電流回路で構成する。図４の波形図では、排他的オア回路の閾値をＶｔｈとする。図４に示すように、第１の制御用ＭＯＳＦＥＴ(8)にセット信号Ｓを付与すると、第１の抵抗(13)及び第３の抵抗(15)に電圧降下が生じ、ハイサイド側の基準電圧に対して第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)の電圧は、前記設定により入力電圧Ｖｃｃ−入力電圧Ｖｃｃ×３／５＝入力電圧Ｖｃｃ×２／５となり、第１の排他的オア回路(25)の第１の入力端子がローとなる。これに対し、第１の抵抗(13)と第３の抵抗(15)との接続点(17)の電圧は、第３の抵抗(15)と第１の抵抗(13)との抵抗値の比が４対６であるので、入力電圧Ｖｃｃ−入力電圧Ｖｃｃ×３／５×６／１０＝入力電圧Ｖｃｃ×１６／２５となり、第１の排他的オア回路(25)の第２の入力端子がハイとなる。よって、第１の排他的オア回路(25)の出力が反転し、ハイサイド側の第１のＭＯＳＦＥＴ(1)がオンされる。
【００２８】
同様に、第２の制御用ＭＯＳＦＥＴ(9)にリセット信号Ｒを付与するときも、第２の排他的オア回路(26)の第１の入力端子及び第２の入力端子にロー及びハイが入力され、ハイサイド側の第１のＭＯＳＦＥＴ(1)がオフとなる。ローサイド側の第２のＭＯＳＦＥＴ(2)の立ち上がり時に電位上昇分ｄＶ／ｄｔが発生すると、ハイサイド側の基準電位から順方向降下電圧ＶＦ分低い電圧にクランプされるので、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)と第３の抵抗(15)及び第４の抵抗(16)との接続点(18,20)の電圧はローとなる。第１の抵抗(13)と第３の抵抗(15)との接続点(17)及び第２の抵抗(14)と第４の抵抗(16)との接続点(19)の電圧は、(入力電圧Ｖｃｃ−順方向降下電圧ＶＦ)×４／１０となり、第１の排他的オア回路(25)と第２の排他的オア回路(26)の第１の入力端子及び第２の入力端子の両方がローとなる。従って、第１の排他的オア回路(25)及び第２の排他的オア回路(26)の出力は反転せず、第１のＭＯＳＦＥＴ(1)がオンされないので、電位上昇分ｄＶ／ｄｔが発生した際の異常信号をマスクできる。
【００２９】
第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の電流値ｉは、第３の抵抗(15)＝第４の抵抗(16)＝４Ｒ、第１の抵抗(13)＝第２の抵抗(14)＝６Ｒとすると、ｉ×１０Ｒ＝入力電圧Ｖｃｃ×３／５となり、ｉ＝３×入力電圧Ｖｃｃ×１／５０Ｒで決定できる。具体例として、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の導通時の電圧降下を入力電圧Ｖｃｃ×３／５としたが、第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の導通時に、第１の排他的オア回路(25)と第２の排他的オア回路(26)の第１の入力端子及び第２の入力端子の一方のみがローとなり、電位上昇分ｄＶ／ｄｔの発生時に、第１の入力端子及び第２の入力端子の両方がローとなるような抵抗比及び電流値であれば同様の効果が得られる。
【００３０】
前記のように、第１の電位状態検出回路(21)及び第２の電位状態検出回路(22)は、第１の抵抗(13)と第３の抵抗(15)との接続点(17)、第３の抵抗(15)と第１の制御用ＭＯＳＦＥＴ(8)との接続点(18)、第２の抵抗(14)と第４の抵抗(16)との接続点(19)及び第４の抵抗(16)と第２の制御用ＭＯＳＦＥＴ(9)との接続点(20)の電位差に応じて、ドライブ回路(30)に信号をそれぞれ付与する。第１の電位状態検出回路(21)及び第２の電位状態検出回路(22)は、第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)により形成される各分圧点で、電圧を確実に検出できる。第１の抵抗(13)、第２の抵抗(14)、第３の抵抗(15)及び第４の抵抗(16)の抵抗値を適宜に設定することにより、各接続点(17〜20)の急激な電位上昇分ｄＶ／ｄｔによって、各接続点(17〜20)の間に電位差が生じて、第１の電位状態検出回路(21)及び第２の電位状態検出回路(22)は、各接続点(17〜20)の電位を検出して出力を発生し、電位上昇分によるパルス変化が急峻な場合でもドライブ回路(30)の誤動作を防止できる。また、従来技術のように第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)による正規の信号を除去するＬＰＦを設ける必要がなく、駆動信号回路(7)から第１の制御用ＭＯＳＦＥＴ(8)及び第２の制御用ＭＯＳＦＥＴ(9)の各制御端子に付与する駆動信号のパルス幅を広くすることによる電力損失も発生しない。
【産業上の利用可能性】
【００３１】
本発明は、高電圧で駆動する負荷を低電圧の信号を入力して制御する駆動装置に効果が顕著である。
【図面の簡単な説明】
【００３２】
【図１】本発明による駆動装置の第１の実施形態を示す電気回路図
【図２】本発明による駆動装置の第２の実施形態を示す電気回路図
【図３】図１の各部の電圧を示す波形図
【図４】図２の各部の電圧を示す波形図
【図５】第２のＭＯＳＦＥＴがオフした際に第２の排他的オア回路から短時間に出力されるノイズを示す波形図
【図６】従来の駆動装置の電気回路図
【図７】図６の各部の電圧を示す波形図
【符号の説明】
【００３３】
(1)・・第１のＭＯＳＦＥＴ（第１のスイッチング素子）、  (2)・・第２のＭＯＳＦＥＴ（第２のスイッチング素子）、  (3)・・直流電源、  (4)・・負荷、  (5)・・第１の制御回路、  (6)・・接続点、  (7)・・駆動信号回路、  (8)・・第１の制御用ＭＯＳＦＥＴ（第１の制御用スイッチング素子）、  (9)・・第２の制御用ＭＯＳＦＥＴ（第２の制御用スイッチング素子）、  (10)・・制御用直流電源、  (11)・・第１の直列回路、  (12)・・第２の直列回路、  (13)・・第１の抵抗、  (14)・・第２の抵抗、  (15)・・第３の抵抗、  (16)・・第４の抵抗、  (17〜20)・・接続点、  (21)・・第１の電位状態検出回路、  (22)・・第２の電位状態検出回路、  (23)・・第１の比較回路、  (24)・・第２の比較回路、  (25)・・第１の排他的オア回路、  (26)・・第２の排他的オア回路、  (29)・・電位状態検出回路、  (30)・・ドライブ回路、  (32,33)・・フィルタ回路、  (50)・・第２の制御回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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