(57)【要約】【課題】イメージセンサのアナログバスのオフセット電圧による誤差の防止及び/またはその応答速度を向上すると共に、駆動電力を低減し得るイメージセンサの検出回路を提供すること。【解決手段】ピクセルのリセット値及び感光値を格納して出力するＣＤＳ部２０と、ＣＤＳ部２０のリセット値出力信号及び感光値出力信号を載せ、差動増幅部４０に伝達するアナログバスと、前記リセット値出力信号と前記感光値出力信号との差を増幅する差動増幅部４０とを有するイメージセンサの検出回路において、格納されたリセット値と感光値とを等しくさせるＣＤＳ均等化手段２９、及び/または前記アナログバスを構成するリセット値ライン及び感光値ラインの電位を等しくさせるライン均等化手段５０とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
ピクセルのリセット値を受け取って格納するリセット値キャパシタ、
ピクセルの感光値を受け取って格納する感光値キャパシタ、
前記リセット値キャパシタに格納されたリセット値を出力するリセット値駆動手段、
前記感光値キャパシタに格納された感光値を出力する感光値駆動手段、
並びに前記リセット値キャパシタの電位及び前記感光値キャパシタの電位を等しくさせるキャパシタ均等化手段を有するＣＤＳ部と、
前記ＣＤＳ部のリセット値出力信号を伝達するリセット値ラインと、
前記ＣＤＳ部の感光値出力信号を伝達する感光値ラインと、
前記リセット値出力信号及び前記感光値出力信号の差を増幅する差動増幅部と、
前記リセット値ラインの電位及び前記感光値ラインの電位を等しくさせるライン均等化手段とを備えることを特徴とするイメージセンサの検出回路。
【請求項２】
前記ＣＤＳ部が、
前記ピクセルのリセット値を前記リセット値キャパシタに伝達するリセット値入力スイッチと、
前記ピクセルの感光値を前記感光値キャパシタに伝達する感光値入力スイッチとをさらに備えることを特徴とする請求項１に記載のイメージセンサの検出回路。
【請求項３】
前記ＣＤＳ部が、
前記リセット値出力信号を前記リセット値ラインに伝達するリセット値出力スイッチと、
前記感光値出力信号を前記感光値ラインに伝達する感光値出力スイッチとをさらに備えることを特徴とする請求項１に記載のイメージセンサの検出回路。
【請求項４】
前記リセット値駆動手段及び前記感光値駆動手段が、
２つのＭＯＳトランジスタからなるソースフォロワ回路により構成されることを特徴とする請求項１に記載のイメージセンサの検出回路。
【請求項５】
前記差動増幅部が、
２つの入力端を有し、２つの前記入力端の電圧差に変化が生じたとき、電圧差変化量に比例する出力を生成することを特徴とする請求項１に記載のイメージセンサの検出回路。
【請求項６】
前記差動増幅部が、
２つの前記入力端及び２つの出力端を有する差動増幅器と、
それぞれの前記入力端に１つずつ接続される２つの入力キャパシタと、
対応する前記入力端及び前記出力端の間に、それぞれ１つずつ接続される２つのフィードバックキャパシタとを備えることを特徴とする請求項５に記載のイメージセンサの検出回路。
【請求項７】
前記キャパシタ均等化手段が、
ＭＯＳトランジスタスイッチにより構成されることを特徴とする請求項１に記載のイメージセンサの検出回路。
【請求項８】
前記ライン均等化手段が、
ＭＯＳトランジスタスイッチにより構成されることを特徴とする請求項１〜請求項７のいずれか１項に記載のイメージセンサの検出回路。
【請求項９】
前記キャパシタ均等化手段及び前記ライン均等化手段が、
前記リセット値出力信号と前記感光値出力信号とが前記差動増幅部に伝達された後、同じ時間の間ターンオンされることを特徴とする請求項１〜請求項７のいずれか１項に記載のイメージセンサの検出回路。
【請求項１０】
前記キャパシタ均等化手段及び前記ライン均等化手段が、
前記リセット値出力信号と前記感光値出力信号とが前記差動増幅部に伝達された後、同時にターンオンされ、所定の時間の後に、前記ライン均等化手段が先にターンオフされ、さらに所定の時間の後に、前記キャパシタ均等化手段がターンオフされることを特徴とする請求項１〜請求項７のいずれか１項に記載のイメージセンサの検出回路。
【請求項１１】
ピクセルのリセット値を受け取って格納するリセット値キャパシタ、
ピクセルの感光値を受け取って格納する感光値キャパシタ、
前記リセット値キャパシタに格納されたリセット値を出力するリセット値駆動手段、
前記感光値キャパシタに格納された感光値を出力する感光値駆動手段、
並びに前記リセット値キャパシタの電位及び前記感光値キャパシタの電位を等しくさせるキャパシタ均等化手段をそれぞれ有する複数のＣＤＳモジュールからなるＣＤＳ部と、
前記ＣＤＳモジュールのリセット値出力信号を伝達するリセット値ラインと、
前記ＣＤＳモジュールの感光値出力信号を伝達する感光値ラインと、
前記リセット値出力信号及び前記感光値出力信号の差を増幅する差動増幅部とを備えることを特徴とするイメージセンサの検出回路。
【請求項１２】
前記ＣＤＳモジュールが、
前記ピクセルのリセット値を前記リセット値キャパシタに伝達するリセット値入力スイッチと、
前記ピクセルの感光値を前記感光値キャパシタに伝達する感光値入力スイッチとをさらに備えることを特徴とする請求項１１に記載のイメージセンサの検出回路。
【請求項１３】
前記ＣＤＳモジュールが、
前記リセット値出力信号を前記リセット値ラインに伝達するリセット値出力スイッチと、
前記感光値出力信号を前記感光値ラインに伝達する感光値出力スイッチとをさらに備えることを特徴とする請求項１１に記載のイメージセンサの検出回路。
【請求項１４】
前記リセット値駆動手段及び前記感光値駆動手段が、
２つのＭＯＳトランジスタからなるソースフォロワ回路により構成されることを特徴とする請求項１１に記載のイメージセンサの検出回路。
【請求項１５】
前記差動増幅部が、
２つの入力端を有し、２つの前記入力端の電圧差に変化が生じたとき、電圧差変化量に比例する出力を生成することを特徴とする請求項１１に記載のイメージセンサの検出回路。
【請求項１６】
前記差動増幅部が、
２つの前記入力端及び２つの出力端を有する差動増幅器と、
それぞれの前記入力端に１つずつ接続される２つの入力キャパシタと、
対応する前記入力端及び前記出力端の間に、それぞれ１つずつ接続される２つのフィードバックキャパシタとを備えることを特徴とする請求項１５に記載のイメージセンサの検出回路。
【請求項１７】
前記キャパシタ均等化手段が、
ＭＯＳトランジスタスイッチにより構成されることを特徴とする請求項１１〜請求項１６のいずれか１項に記載のイメージセンサの検出回路。
【請求項１８】
前記キャパシタ均等化手段が、
前記リセット値出力信号と前記感光値出力信号とが前記差動増幅部に伝達された後、前記リセット値キャパシタの電位と前記感光値キャパシタの電位とを等しくさせることを特徴とする請求項１１〜請求項１６のいずれか１項に記載のイメージセンサの検出回路。
【請求項１９】
ピクセルのリセット値及び感光値を格納し出力するＣＤＳ部と、
前記ＣＤＳ部のリセット値出力信号を伝達するリセット値ラインと、
前記ＣＤＳ部の感光値出力信号を伝達する感光値ラインと、
前記リセット値出力信号及び前記感光値出力信号の差を増幅する差動増幅部と、
前記リセット値ラインの電位及び前記感光値ラインの電位を等しくさせるライン均等化スイッチとを備えることを特徴とするイメージセンサの検出回路。
【請求項２０】
前記差動増幅部が、
２つの入力端を有し、２つの前記入力端の電圧差に変化が生じたとき、電圧差変化量に比例する出力を生成することを特徴とする請求項１９に記載のイメージセンサの検出回路。
【請求項２１】
前記差動増幅部が、
２つの前記入力端及び２つの出力端を有する差動増幅器と、
それぞれの前記入力端に１つずつ接続される２つの入力キャパシタと、
対応する前記入力端及び前記出力端の間に、それぞれ１つずつ接続される２つのフィードバックキャパシタとを備えることを特徴とする請求項２０に記載のイメージセンサの検出回路。
【請求項２２】
前記ＣＤＳ部が、
前記ピクセルのリセット値を受け取って格納するリセット値キャパシタと、
前記ピクセルの感光値を受け取って格納する感光値キャパシタと、
前記リセット値キャパシタに格納されたリセット値を出力するリセット値駆動手段と、
前記感光値キャパシタに格納された感光値を出力する感光値駆動手段とを備えることを特徴とする請求項１９に記載のイメージセンサの検出回路。
【請求項２３】
前記ＣＤＳ部が、
前記ピクセルのリセット値を前記リセット値キャパシタに伝達するリセット値入力スイッチと、
前記ピクセルの感光値を前記感光値キャパシタに伝達する感光値入力スイッチとをさらに備えることを特徴とする請求項２２に記載のイメージセンサの検出回路。
【請求項２４】
前記ＣＤＳ部が、
リセット値出力信号を前記リセット値ラインに伝達するリセット値出力スイッチと、
感光値出力信号を前記感光値ラインに伝達する感光値出力スイッチと、をさらに備えることを特徴とする請求項２２に記載のイメージセンサの検出回路。
【請求項２５】
前記ライン均等化手段が、
ＭＯＳトランジスタスイッチにより構成されることを特徴とする請求項１９〜請求項２４のいずれか１項に記載のイメージセンサの検出回路。
【請求項２６】
前記ライン均等化手段が、
前記リセット値出力信号と前記感光値出力信号とが前記差動増幅部に伝達された後、前記リセット値ラインと前記感光値ラインとを等しくさせることを特徴とする請求項１９〜請求項２４のいずれか１項に記載のイメージセンサの検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、感光量を測定し、それに比例する電気信号を生成するラインスキャン方式イメージセンサの検出回路に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、ピクセルアレイの１横ライン（スキャンライン）を構成するピクセルのセンシング情報（信号）の検出を、最上位ラインから最下位ラインまで順に行うことが一般的である（ラインスキャン方式）。
【０００３】
図１に示されているように、従来のＣＭＯＳイメージセンサにおいて、センシング情報を検出する構成部分は、光をアナログ電気信号に変換するピクセルアレイ１００と、ピクセルアレイ１００の出力信号を感知するＣＤＳ部１２０と、アナログバスでＣＤＳ部１２０と接続され、ＣＤＳ部１２０で感知した信号を所望のレベルに増幅するＰＧＡ部１４０と、アナログ信号をデジタル信号に変換するＡＤＣ１６０とを備える。
【０００４】
図２に示されているように、光を感知しそれに比例する電荷を生成するピクセルがアレイ形態に構成されたピクセルアレイ１００のうち、センシング中のスキャンラインに含まれる各ピクセルの出力が、該当のカラムラインを介してその終端に位置するＣＤＳ部１２０にリセット値及び感光値として伝達される。リセット値は、該当のピクセルをリセットさせた後の出力値であり、感光値は、所定の時間光に露出させられた後の感光量に比例するピクセルの出力値であるが、ＣＤＳ部１２０が、この２つの値を各々のキャパシタに個別に格納する。リセット値を収集するφｒｓｔ信号及び感光値を収集するφｓｉｇ信号が、全てのカラムに対して一括して供給されるので、選択した１つのスキャンラインのピクセル情報が同時にＣＤＳ部１２０のそれぞれのＣＤＳモジュール（より詳しくはキャパシタ等）に格納される。ＣＤＳ部１２０に格納されたリセット値及び感光値が、φｃｏｌ信号の活性化によってバッファＢＵＦを経てリセット値ライン及び感光値ラインを介して、ＰＧＡ部１４０に入力される。ＰＧＡ部１４０が、２つの入力値（リセット値と出力値）の差に比例する出力を生成する。
【０００５】
上記のような従来の技術によるイメージセンサの検出回路を使用する場合、次のような問題がある。
【０００６】
第１に、リセット値ライン及び感光値ライン上にオフセット電圧（入力がなくても存在する電圧差）が存在する場合、ＰＧＡ部の出力値は、常にオフセット電圧に比例する出力値を生成するという問題がある。
【０００７】
第２に、リセット値ライン及び感光値ラインには、それぞれ整列されたピクセルの個数だけのφｃｏｌスイッチが存在するが、このスイッチがリセット値ライン及び感光値ラインの負荷として作用し、載せられた信号の応答速度を遅くするという問題がある。これを補償するには、バッファの駆動容量を増やさなければならないが、その場合、電力消費が増加するだけでなく、出力信号のダイナミックレンジが減少するという副作用を招く。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した従来の問題を解決するためになされたものであって、その目的は、イメージセンサ内のアナログバス（リセット値ライン及び感光値ライン）のオフセット電圧による誤差を防止することができるイメージセンサの検出回路を提供することにある。
【０００９】
また、本発明の他の目的は、イメージセンサ内のアナログバスの応答速度を向上させ、且つ、駆動電力を低減することができるイメージセンサの検出回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係るイメージセンサの検出回路は、ピクセルのリセット値及び感光値を格納し出力するＣＤＳ部と、前記ＣＤＳ部のリセット値出力信号及び感光値出力信号を伝達するリセット値ライン及び感光値ラインと、前記リセット値出力信号及び前記感光値出力信号の差を増幅する差動増幅部とを有するイメージセンサの検出回路において、前記ＣＤＳ部に格納されたリセット値と感光値とを等しくさせるＣＤＳ均等化手段と、及び/または前記リセット値ラインの電位と前記感光値ラインの電位とを等しくさせるライン均等化手段とを備えることを特徴とする。
【００１１】
アナログバスであるリセット値ライン及び感光値ラインの応答速度の向上及び/またはオフセット電圧による誤差の除去のための本発明の思想は、前記ＣＤＳ均等化手段を付加した第１発明と、前記ライン均等化手段を付加した第２発明と、前記ＣＤＳ均等化手段及びライン均等化手段を全て備えた第３発明とに区分できる。
【発明の効果】
【００１２】
本発明に係る検出回路をイメージセンサに適用すれば、イメージセンサ内のアナログバスのオフセット電圧による誤差を防止することができる。
【００１３】
また、本発明に係る検出回路をイメージセンサに適用することにより、イメージセンサ装置内のアナログバスの応答速度を向上させ、かつ、駆動電力を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付の図面に基づいて本発明の好適な実施の形態を詳述する。
（第１の実施の形態）
図３に示す本第１の実施の形態に係るイメージセンサの検出回路は、ピクセルのリセット値を受け取って格納するリセット値キャパシタ２１、ピクセルの感光値を受け取って格納する感光値キャパシタ２２、リセット値キャパシタ２１に格納されたリセット値を出力するリセット値バッファ２５、感光値キャパシタ２２に格納された感光値を出力する感光値バッファ２６、及びリセット値キャパシタ２１の電位と感光値キャパシタ２２の電位とを等しくさせるキャパシタ均等化スイッチ２９を有するＣＤＳ部２０、ＣＤＳ部２０のリセット値出力信号を伝達するリセット値ライン、ＣＤＳ部２０の感光値出力信号を伝達する感光値ライン、リセット値出力信号と感光値出力信号との差を増幅する差動増幅部４０、及びリセット値ラインの電位と感光値ラインの電位とを等しくさせるライン均等化スイッチ５０を備える。
【００１５】
ＣＭＯＳイメージセンサのセルでピクセルアレイを構成し、ラインスキャン方式でイメージデータを生成するイメージセンサ装置に、本発明を採用することが好ましいが、本発明は、そのポイントがアナログバスにあるので、速い応答速度を必要とするアナログバスを介してイメージデータを出力する構造であれば、ＣＣＤなど、他の方式のイメージセンサ装置にも採用可能である。
【００１６】
好ましくは、ＣＤＳ部２０は、図示されているように、リセット値を入力するリセット値入力スイッチ２３と、感光値を入力する感光値入力スイッチ２４と、リセット値を出力するリセット値出力スイッチ２７と、感光値を出力する感光値出力スイッチ２８とをさらに備えることができる。
【００１７】
ＣＤＳ部２０は、選択されたＣＭＯＳスキャンライン上のピクセルがリセットされたとき（該当のスキャンラインに対する電子シャッタが開く前）、出力値であるリセット値を受け取ってリセット値キャパシタ２１に格納し、その後、該当のスキャンラインに対して所定の時間だけ電子シャッタが開き、該当のピクセルが受けた光の入射量に対応する出力値である感光値を受け取って、感光値キャパシタ２２に格納する。好ましくは、リセット値バッファ２５は、リセットキャパシタ２１に格納された信号の電流値を増幅するものであり、２つのＮＭＯＳトランジスタあるいは２つのＰＭＯＳトランジスタで具現されたソースフォロワ回路を使用することが良い。好ましくは、感光値バッファ２６は、感光キャパシタ２２に格納された信号の電流値を増幅するものであり、同様に２つのＮ（Ｐ）ＭＯＳトランジスタで具現されたソースフォロワ回路を使用することが良い。
【００１８】
リセット値入力スイッチ２３、感光値入力スイッチ２４、リセット値出力スイッチ２７及び感光値出力スイッチ２８は、１つあるいは２つのＭＯＳトランジスタからなるＭＯＳトランジスタスイッチで具現すれば製作が容易である。
【００１９】
キャパシタ均等化スイッチ２９は、好ましくは、１つあるいは２つのＭＯＳトランジスタからなるＭＯＳトランジスタスイッチで具現されることが好ましい。キャパシタ均等化スイッチ２９が閉じれば、ＣＤＳ部２０は、２つの出力ラインに電位が等しくなった同じ信号を出力する。キャパシタ均等化スイッチ２９が、アナログバス上に存在するオフセット電圧の影響を除去するものである。
【００２０】
キャパシタ均等化スイッチ２９によるオフセット電圧の影響を除去するためには、差動増幅部４０は、単に２つの入力の電圧差を増幅する構造を有するだけではなく、キャパシタ均等化スイッチ２９がターンオフ状態であるときの２つの入力の電圧差から、キャパシタ均等化スイッチ２９がターンオン状態であるときの２つの入力の電圧差を差し引いた値を増幅した出力を生成する構造を有することが好ましい。これを具現するには、ＣＤＳ部２０と類似した構造（ＣＤＳモジュール及びＣＤＳ出力を増幅する通常の差動増幅器）で具現する方法がある。また、２つの出力値は、入力電位の遷移の際、入力電位に比例（または反比例）する値に遷移されるように具現する方法もある。
【００２１】
図４は、後者の方法で差動増幅部４０を具現した一例を示しており、図示した差動増幅部４０は、２つの入力端及び２つの出力端を有する差動増幅器４２と、それぞれの入力端に接続される２つの入力キャパシタ４３、４４と、対応する入力端及び出力端の間に接続される２つのフィードバックキャパシタ４５、４６とを備える一種のスイッチキャパシタ積分器である。上記差動増幅部４０は、２つの入力キャパシタ４３、４４に入力される信号の差に遷移が発生する時のみに、それに反比例する出力信号ｏｕｔ１、ｏｕｔ２の差を出力する。尚、差動増幅器４０は、出力信号ｏｕｔ１、ｏｕｔ２を同じ電位にするための、信号φｓｈ３によって制御されるスイッチを備えている。
【００２２】
差動増幅部４０の出力がアナログ値であるから、これをＡＤＣ（analog to digital converter）でデジタル値に変換し、変換されたデジタルピクセルデータは、イメージ処理装置に入力される。
【００２３】
図３で示した構造では、リセット値ライン、感光値ライン及び差動増幅部を１つずつ有するラインスキャン出力パスを１つ備えたこととしたが、より速い速度を具現するためには、ラインスキャン出力パスを２つ以上備えることができ、またカラム数と同数備えることもできる。ラインスキャン経路をいくつ備えるかにかかわらず、各差動増幅部には、リセット値が載せられるリセット値ラインと感光値が載せられる感光値ラインとが入力端に接続され、入力端には、バス（リセット値ライン及び感光値ライン）の応答速度を増大させるために、バス均等化スイッチ５０を備えることが、本発明の１つのポイントとなる。
【００２４】
このライン均等化スイッチ５０の追加は、アナログバスの応答速度を向上させるためである。本実施の形態のＣＤＳ部２０は、１つのスキャンライン上のピクセル数だけのＣＤＳモジュールからなり、複数のＣＤＳモジュールの出力信号が時間的に隔てて、同じアナログバスに出力される。したがって、ある時点では、１つのＣＤＳモジュールのみがアナログバスと接続されるようにするためには、他のＣＤＳモジュールをアナログバスからフローティングさせる手段を必要とする。フローティング手段としては、ＭＯＳトランジスタスイッチを用いることが一般的であり、Ｎ（Ｐ）ＭＯＳトランジスタのソース端（ドレイン端）から見た時、寄生キャパシタから発生するキャパシタンスが、アナログバスにキャパシタンス負荷として作用する。これは、接続されたＣＤＳモジュールで所定の遷移が発生した時、アナログバスの応答速度を低下させることになる。ライン均等化スイッチ５０は、アナログバスの差動増幅部４０の入力側に配置されて、接続されたＣＤＳモジュールの出力信号均等化の際、直接アナログバスを均等化することによって、アナログバスの応答速度を向上させる。
【００２５】
ＣＤＳ部２０を構成するＣＤＳモジュール内に追加したキャパシタ均等化スイッチ２９は、アナログバス上に存在するオフセット電圧の影響を除去するためのものである。図３で示したイメージセンサ装置内に存在するオフセット電圧は、リセット値バッファ２５及び感光値バッファ２６を基準とし、それらの前のピクセル側オフセット電圧とそれらの後のアナログバス側オフセット電圧とに区分できる。ピクセル側オフセット電圧は、リセット値と感光値とを個別に読み出して、その差をピクセルデータに反映させることによって除去できる。
【００２６】
アナログバス側オフセット電圧は、主にリセット値バッファ及び感光値バッファの製造上の不整合により発生し、リセット値バッファ及び感光値バッファに同じ入力電圧を加える時に発生する、リセット値バッファ及び感光値バッファの出力電圧の差のことを意味する。このようなオフセット電圧が存在する場合、差動増幅部４０は、常にオフセット電圧を反映した出力値を生成する。オフセット電圧が全てのＣＤＳモジュールで同じ大きさで発生するならば、差動増幅部４０の出力からオフセット電圧による部分を差し引きすればよいが、現実的には各ＣＤＳモジュールごとに異なるオフセット電圧を有する。
【００２７】
オフセット電圧の影響を除去するために、本実施の形態では、図４に示したような機能の差動増幅部４０を備え、また各ＣＤＳモジュール内にキャパシタ均等化スイッチ２９を追加した。
【００２８】
図４で示した構造を有する差動増幅部４０は、２つの入力端の直流成分の電圧差には関係なく、それぞれの入力端の増分(微分値）に比例する出力端の電圧差を生成するので、ある時点に２つの入力端の電圧差に変化が生じたとき、オフセット電圧とは関係なく電圧差の変化量に比例する出力を生成する。
【００２９】
図４で示した差動増幅部４０を使用する場合、正確な動作のためには、リセット値ライン及び感光値ラインのオフセット電圧を人為的になくしてはならないため、リセット値バッファ２５及び感光値バッファ２６の入力端に備えたキャパシタ均等化スイッチ２９で均等化信号を生成する。ところが、ライン均等化スイッチ５０を使用する本実施の形態の場合、ライン均等化スイッチ５０によりアナログバスのオフセット電圧が人為的に除去され、差動増幅部４０がむしろ不正確な出力を生成するようになる。これを防止するためには、後述する図６のタイミング図に示したとおり、制御信号を調節することが必要である。
【００３０】
以下、本実施の形態に係る検出回路を動作させる際の各信号のタイミングを示す図５を参照して、本実施の形態に係る検出回路の動作を説明する。以下の説明は、１つのスキャンラインに対する動作に関するが、イメージセンサの具現によっては各スキャンラインに対して、以下の動作が並行して、あるいは順に行われることができ、また一部分が重なってパイプラインに対する動作と同様に行われることもできる。
【００３１】
センシングする前に、該当のスキャンラインをなすピクセルをリセットさせ、以前の過程で蓄積された電荷を除去する。リセットされたピクセルの出力電圧レベル（リセット値、一種のオフセット電圧である）を格納するように、φｒｓｔ信号が活性化され、このφｒｓｔ信号に応じてターンオンされたリセット値入力スイッチ２３を介して、リセット値キャパシタ２１がリセットされたピクセルの出力電圧レベルに応じて充電される。φｒｓｔ信号が、ＣＤＳ部２０を構成する全てのＣＤＳモジュールに同じ時点で供給されるので、１つのスキャンラインをなすピクセルのリセット値が、同時にラッチされる。
【００３２】
φｒｓｔ信号が非活性化された後、所定時間の間、ピクセルアレイ（イメージセンサ）の該当スキャンラインに対応する電子シャッタが開き、その後閉じる。電子シャッタが閉じれば、露出期間中に光に反応した各ピクセルの出力電圧レベル（感光値）をラッチするように、φｓｉｇ信号を活性化する。φｓｉｇ信号に応じてターンオンされた感光値入力スイッチ２４を介して、感光値キャパシタ２２が光に露出されたピクセルの出力電圧レベルに応じて充電される。φｓｉｇ信号が、ＣＤＳ部２０を構成する全てのＣＤＳモジュールに同じ時点で供給されるので、１つのスキャンラインをなすピクセルの感光値が、同時にラッチされる。
【００３３】
次に、各ＣＤＳモジュールにラッチされるリセット値及び感光値を、差動増幅部４０に伝達するように、リセット値及び感光値の出力スイッチ２７、２８をターンオンさせなければならないが、全てのＣＤＳモジュールが同じ出力バスを共有し１つの差動増幅部４０に接続されているので、リセット値及び感光値の出力スイッチ２７、２８をターンオンするためのφｃｏｌi（i＝１〜ｎ）信号は、順に１つずつターンオンされなければならず、ターンオン区間が互いに重なってはならない。φｃｏｌi信号が、同じＣＤＳモジュール内のリセット値出力スイッチ２７及び感光値出力スイッチ２８を同時にターンオンするので、ＣＤＳ部２０は、時間間隔を有して入力されるリセット値及び感光値をラッチしてから、同時に出力する役割も果たす。
【００３４】
この時点までの他の信号の変化をみると、リセット値キャパシタ２１の電圧Ｃｒｓｔが、φｒｓｔ信号の活性化によって該当のリセット値レベルに遷移して、その値を維持し、感光値キャパシタ２２の電圧Ｃｓｉｇが、φｓｉｇ信号の活性化によって該当の感光値レベルに遷移して、その値を維持する。
【００３５】
φｃｏｌi信号が活性化された期間の途中に、φｓｈ１信号及びφｓｈ２信号が活性化される。φｓｈ１信号に応じてターンオンされたキャパシタ均等化スイッチ２９は、リセット値キャパシタの電圧Ｃｒｓｔと感光値キャパシタの電圧Ｃｓｉｇとを等しくさせ、φｓｈ２信号に応じてターンオンされたライン均等化スイッチ５０は、差動増幅部４０に入力されるリセット値出力ラインの電圧ｒｓｔ＿ｂｕｓと感光値出力ラインの電圧ｓｉｇ＿ｂｕｓとを等しくさせる。
【００３６】
差動増幅器４０は、φｓｈ３信号が活性化されている間同じ電圧レベルの出力信号ｏｕｔ１、ｏｕｔ２を維持し、その後、φｓｈ３信号の非活性化期間の間に、ｒｓｔ＿ｂｕｓ信号及びｓｉｇ＿ｂｕｓ信号の増加率（微分値）に比例する差を有する出力信号ｏｕｔ１、ｏｕｔ２を生成する。出力信号ｏｕｔ１、ｏｕｔ２の電圧差は、ＡＤＣ（図示せず）に入力されて、デジタル信号に変換される。
【００３７】
図６は、ＣＤＳ部２０を構成するリセット値バッファ２５及び感光値バッファ２６などの誤差によりオフセット電圧が存在する場合、本実施の形態に係る検出回路の駆動信号に変更を加えて、オフセット電圧の影響を除去することを示している。
【００３８】
図示されているように、φｓｈ１信号とφｓｈ２信号とは、同時に活性化されるが、φｓｈ２信号が先に非活性化される。ｒｓｔ＿ｂｕｓ信号とｓｉｇ＿ｂｕｓ信号とは、φｓｈ２信号に応じて速い速度で等しくなるが、φｓｈ１信号の活性化区間の途中に、φｓｈ２信号が非活性化されれば、オフセット電圧を維持するようになる。すなわち、上記のような信号制御方法を使用すれば、アナログバスラインの電圧ｒｓｔ＿ｂｕｓ、ｓｉｇ＿ｂｕｓの応答速度を速くし、かつ、オフセット電圧の影響を除去することができる。
（第２の実施の形態）
図７に示した本第２の実施の形態に係るイメージセンサの検出回路は、ピクセルのリセット値を受け取って格納するリセット値キャパシタ２１、ピクセルの感光値を受け取って格納する感光値キャパシタ２２、リセット値キャパシタ２１に格納されたリセット値を出力するリセット値バッファ２５、感光値キャパシタ２２に格納された感光値を出力する感光値バッファ２６、及びリセット値キャパシタ２１の電位と感光値キャパシタ２２の電位とを等しくさせるキャパシタ均等化スイッチ２９を有するＣＤＳ部２０、ＣＤＳ部２０のリセット値出力信号を伝達するリセット値ライン、ＣＤＳ部２０の感光値出力信号を伝達する感光値ライン、及びリセット値出力信号と前記感光値出力信号との差を増幅する差動増幅部４０を備える。
【００３９】
好ましくは、ＣＤＳ部２０は、図示されているように、リセット値を入力するリセット値入力スイッチ２３と、感光値を入力する感光値入力スイッチ２４と、リセット値を出力するリセット値出力スイッチ２７と、感光値を出力する感光値出力スイッチ２８とをさらに備えることができる。
【００４０】
好まくは、差動増幅部４０は、図４に示しているように、２つの入力端及び２つの出力端を有する差動増幅器４２と、それぞれの入力端に１つずつ接続される２つの入力キャパシタ４３、４４と、対応する入力端及び出力端の間にそれぞれ１つずつ接続される２つのフィードバックキャパシタ４５、４６とを備える。
【００４１】
本実施の形態に係るイメージセンサの検出回路は、図８に示しているように、上記第１の実施の形態に比べて、アナログバスラインの電圧ｒｓｔ＿ｂｕｓ、ｓｉｇ＿ｂｕｓの応答が多少遅延するという短所があるが、図９から分かるように、オフセット電圧の影響を除去することができる。
（第３の実施の形態）
図１０に示す本第３の実施の形態に係るイメージセンサの検出回路は、ピクセルのリセット値を受け取って格納するリセット値キャパシタ２１、ピクセルの感光値を受け取って格納する感光値キャパシタ２２、リセット値キャパシタ２１に格納されたリセット値を出力するリセット値バッファ２５、及び感光値キャパシタ２２に格納された感光値を出力する感光値バッファ２６を有するＣＤＳ部２０Ａ、ＣＤＳ部２０Ａのリセット値出力信号を伝達するリセット値ライン、ＣＤＳ部２０Ａの感光値出力信号を伝達する感光値ライン、リセット値出力信号と感光値出力信号との差を増幅する差動増幅部４０、及び差動増幅部４０の入力端に位置し、２つのアナログバスラインの電位を等しくさせるライン均等化スイッチ５０を備える。
【００４２】
好ましくは、ＣＤＳ部２０Ａは、図示されているように、リセット値を入力するリセット値入力スイッチ２３と、感光値を入力する感光値入力スイッチ２４と、リセット値を出力するリセット値出力スイッチ２７と、感光値を出力するための感光値出力スイッチ２８とをさらに備えることができる。
【００４３】
好ましくは、差動増幅部４０は、図４に示しているように、２つの入力端及び２つの出力端を有する差動増幅器４２と、それぞれの入力端に１つずつ接続される２つの入力キャパシタ４３、４４と、対応する入力端及び出力端の間にそれぞれ１つずつ接続される２つのフィードバックキャパシタ４５、４６とを備える。
【００４４】
本実施の形態は、単純な構造でアナログバスラインの応答速度を改善させ得るという長所があるのに対し、図１１に示しているように、オフセット電圧が存在する場合、オフセット電圧による誤差を補正できないという短所がある。オフセット電圧が存在しない時の各信号のタイミングは、φｓｈ１信号を除外した図５と同様である。
【００４５】
なお、本発明は、上記説明した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４６】
【図１】従来のイメージセンサ全体の構成を示すブロック図である。
【図２】従来の技術に係るイメージセンサの検出回路の構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係るイメージセンサの検出回路の構成を示すブロック図である。
【図４】本発明に係るイメージセンサの検出回路を構成する差動増幅部の１構成を示す回路図である。
【図５】図３のイメージセンサの検出回路にオフセット電圧が存在しない時の、制御信号及び出力信号のタイミングチャートである。
【図６】図３のイメージセンサの検出回路にオフセット電圧が存在する時の、制御信号及び出力信号のタイミングチャートである。
【図７】本発明の第２の実施の形態に係るイメージセンサの検出回路の構成を示すブロック図である。
【図８】図７のイメージセンサの検出回路にオフセット電圧が存在しない時の、制御信号及び出力信号のタイミングチャートである。
【図９】図７のイメージセンサの検出回路にオフセット電圧が存在する時の、制御信号及び出力信号のタイミングチャートである。
【図１０】本発明の第３の実施の形態に係るイメージセンサの検出回路の構成を示すブロック図である。
【図１１】図１０のイメージセンサの検出回路にオフセット電圧が存在する時の、制御信号及び出力信号のタイミングチャートである。
【符号の説明】
【００４７】
１０、１００      ピクセルアレイ
２０、２０Ａ      ＣＤＳ部
２１      リセット値キャパシタ
２２      感光値キャパシタ
２３      リセット値入力スイッチ
２４      感光値入力スイッチ
２５      リセット値バッファ
２６      感光値バッファ
２７      リセット値出力スイッチ
２８      感光値出力スイッチ
２９      キャパシタ均等化スイッチ
４０      差動増幅部
５０      ライン均等化スイッチ
１２０    ＣＤＳ部
１４０    ＰＧＡ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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