(57)【要約】【課題】  リセットシーケンスを電源ＯＮ時および電源ＯＦＦ時において確実に守ることができるリセット回路を提供する。【解決手段】  リセットＩＣ２は、電源端子Ｖｄｄへ電源Ｖ１が加えられた時、一定時間ｔ１の間第１のリセット信号Ｒ１を出力した後リセットを解除し、電源端子Ｖｄｄの電源Ｖ１がＯＦＦとされた時リセット信号を”Ｌ”レベルとする。第２のリセットＩＣ９は、電源端子Ｖｄｄへ電源Ｖ２が加えられた時、一定時間ｔ２の間第２のリセット信号Ｒ２を出力した後リセットを解除し、電源端子Ｖｄｄの電源がＯＦＦとされた時、リセット信号Ｒ２を”Ｌ”レベルとする。トランジスタ５、８は、第１のリセット信号Ｒ１のリセット状態が解除された時、第２の電源Ｖ２を第２のリセットＩＣ９に加える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
電源端子へ電源が加えられた時、一定時間ｔ１の間第１のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第１のリセットＩＣと、
電源端子へ電源が加えられた時、一定時間ｔ２の間第２のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第２のリセットＩＣと、
前記第１のリセット信号が解除された時、前記第２の電源を前記第２のリセットＩＣに加え、前記第１のリセット信号が”Ｌ”レベルとなった時、前記第２のリセットＩＣの電源をＯＦＦとするスイッチ回路と、
を具備することを特徴とするリセット回路。
【請求項２】
前記スイッチ回路はスイッチング用トランジスタによって構成されていることを特徴とする請求項１に記載のリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムの電源ＯＮ／ＯＦＦに伴って回路各部のリセットを行うリセット回路に関する。
【背景技術】
【０００２】
リセット回路は、電源のＯＮ／ＯＦＦに応じて回路各部へ”Ｌ（ロー）”レベルのリセット信号を出力する回路であり、図３に示すように、外部にプルアップ抵抗を必要とするオープンドレイン型と、プルアップ抵抗を必要としないＣＭＯＳ型とがあり、リセットＩＣとして製造／販売されている。
【０００３】
図３（イ）において、１１、１２は電源端子Ｖｄｄの電圧を分圧する抵抗、１３は抵抗１１、１２の接続点の電圧と基準電圧Ｖｒｅｆを比較するコンパレータ、１４はコンパレータ１３の出力を反転するＮチャネルＦＥＴ、１５はＦＥＴ１４の負荷抵抗、１６はヒステリシスアンプ、１７はＮチャネルＦＥＴであり、ＦＥＴ１７の出力がリセット信号として出力される。図３（ロ）に示す回路もほぼ上記と同様に構成されているが、出力段にＦＥＴ１８、１９をシリーズ接続した回路が使用されている。
【０００４】
ところで、回路ブロック毎にリセット解除時間を別個に設定するためには、通常、検知電圧Ｖｒｅｆの異なるリセットＩＣが用いられる。しかし、リセットＩＣには、ばらつきがあり、このため、電源ＯＮシーケンスは問題なくとも、ＯＦＦシーケンスを満足しない場合がある。図４はこのような場合を示すタイミングチャートであり、この図において、（イ）は電源電圧を示し、（ロ）は第１のリセットＩＣの出力を示し、（ハ）は第２のリセットＩＣの出力を示している。この図に示すように、電源投入時においては、第１のリセットＩＣの出力が立ち上がった後、第２のリセットＩＣの出力が立ち上がるが、電源ＯＦＦ時においては、リセットＩＣの検知電圧のバラツキにより、第１、第２のリセットＩＣの出力の立ち下がりが前後する可能性がある。電源ＯＦＦ時において、電源電圧が緩慢に低下していく場合や、瞬時停電等によりリセットＩＣの検知電圧付近で再び電源電圧が復帰する場合においては、リセットシーケンスが守られないとシステムの誤動作を引き起こす可能性がある。
【０００５】
なお、従来技術として特許文献１、２に記載される技術が知られている。
【特許文献１】特開平9-307416号公報
【特許文献２】特開平5-136665号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、リセットシーケンスを電源ＯＮ時および電源ＯＦＦ時において確実に守ることができるリセット回路を提供することにある。
【課題を解決するための手段】
【０００７】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、電源端子へ電源が加えられた時、一定時間ｔ１の間第１のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第１のリセットＩＣと、電源端子へ電源が加えられた時、一定時間ｔ２の間第２のリセット信号を出力した後リセットを解除し、前記電源端子の電源がＯＦＦとされた時前記リセット信号を”Ｌ”レベルとする第２のリセットＩＣと、前記第１のリセット信号が解除された時、前記第２の電源を前記第２のリセットＩＣに加え、前記第１のリセット信号が”Ｌ”レベルとなった時、前記第２のリセットＩＣの電源をＯＦＦとするスイッチ回路とを具備することを特徴とするリセット回路である。
請求項２に記載の発明は、請求項１に記載のリセット回路において、前記スイッチ回路はスイッチング用トランジスタによって構成されていることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、リセットシーケンスを電源ＯＮ時および電源ＯＦＦ時において確実に守ることができる効果がある。また、構成が容易であって実装面積が少ない利点も得られる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるリセット回路の構成を示すブロック図である。この図において、符号１は電源Ｖ１が供給される端子、２は従来と同様のリセットＩＣ（図３（イ）参照）、３はリセットＩＣの電源端子Ｖｄｄと出力端子ＯＵＴの間に挿入された抵抗である。４は一端がリセットＩＣ２の出力端子ＯＵＴに接続された抵抗、５はベースが抵抗４の他端に接続され、エミッタが接地されたトランジスタ、６はトランジスタ５のベース−エミッタ間に挿入された抵抗である。７は電源Ｖ２が供給される端子、８はエミッタが端子７に、ベースがトランジスタ５のコレクタに接続されたトランジスタである。上述したトランジスタ５、８および抵抗４、６がスイッチ回路を構成する。９はリセットＩＣ２と同様のリセットＩＣであり、その電源端子Ｖｄｄがトランジスタ８のコレクタに接続され、電源端子Ｖｄｄと出力端子ＯＵＴの間に抵抗１０が挿入されている。そして、リセットＩＣ２の出力がリセット信号Ｒ１として、リセットＩＣ９の出力がリセット信号Ｒ２としてシステムの各部へ出力される。
【００１０】
次に、上述したリセット回路の動作を図２に示すタイミングチャートを参照して説明する。
いま、電源Ｖ１はＯＮ／ＯＦＦがコントロールできる電源であり、電源Ｖ２は定常的に供給される電源であるとする。図２に示すように、電源Ｖ１が立ち上がると、リセットＩＣ２の電源端子Ｖｄｄの電圧が立ち上がり、この立ち上がりから一定時間ｔ１（図２参照）の間”Ｌ”レベルのリセット信号Ｒ１が出力される。そして、一定時間ｔ１が経過後、リセット信号Ｒ１が立ち上がり、リセット状態（”Ｌ”）が解除される。リセット信号Ｒ１が立ち上がると、トランジスタ５がＯＮとなり、トランジスタ５がＯＮになると、トランジスタ７がＯＮとなる。
【００１１】
トランジスタ７がＯＮになると、リセットＩＣ９の電源端子Ｖｄｄに電源Ｖ２が加えられる。電源端子Ｖｄｄに電源Ｖ２が加えられると、この時から一定時間ｔ２（図２参照）の間”Ｌ”レベルのリセット信号Ｒ２が出力され、一定時間ｔ２が経過後、リセット信号Ｒ２が立ち上がり、リセット状態（”Ｌ”）が解除される。
【００１２】
次に、電源Ｖ１がＯＦＦになると、リセット信号Ｒ１が立ち下がり、リセット信号Ｒ１が立ち下がると、トランジスタ５、８が共にＯＦＦとなる。そして、トランジスタ８がＯＦＦとなると、リセットＩＣ９の電源端子Ｖｄｄの電圧が立ち下がることから、リセット信号Ｒ２が”Ｌ”レベルに立ち下がる。
【００１３】
このように、上記実施形態によれば、電源ＯＮ時においては、リセット信号Ｒ１が立ち上がった後リセット信号Ｒ２が立ち上がり、また、電源ＯＦＦ時においては、リセット信号Ｒ１が立ち下がった後、リセット信号Ｒ２が立ち下がというシーケンシャルなリセット動作を確実に行うことができる。
【産業上の利用可能性】
【００１４】
この発明は、各種システムの制御回路に用いられる。
【図面の簡単な説明】
【００１５】
【図１】この発明の一実施形態によるリセット回路の構成を示すブロック図である。
【図２】同実施形態の動作を説明するためのタイミングチャートである。
【図３】リセットＩＣの構成例を示す回路図である。
【図４】従来のリセット回路の問題を説明するためのタイミングチャートである。
【符号の説明】
【００１６】
１、７…端子
２、９…リセットＩＣ
３、４、６、１０…抵抗
５、８…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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