(57)【要約】【課題】トランジスタの劣化を防止して誤動作を防止する。【解決手段】シフトレジスタを構成する縦続接続された各ステージは、バッファ部１１０、駆動部１４０、充電部１２０及び１７０充電制御部を含む。バッファ部は、開始信号又は前段ステージの出力信号Ｇｎ＋１の供給を受ける。駆動部は、開始信号又は前段ステージの出力信号Ｇｎ−１に応じて、クロックＣＫを出力信号Ｇｎとして出力する。充電部は一端が駆動部に接続され、他端が電源電圧に接続される。充電制御部は後段ステージの出力信号を充電部に充電させる。現在ステージのゲートノードを放電させるか、安定的にゲートオフレベルに維持させるノードの電圧をステージ内のノードと接続することにより、低電圧を維持することができる。【選択図】図１
2006107692.tif 000002
【特許請求の範囲】
【請求項１】
複数のステージが配置され、各ステージは出力信号を順次に出力するシフトレジスタにおいて、前記ステージは、各々、
開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受けるバッファ部と、
前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電に応じて出力信号を出力する駆動部と、
一端が前記駆動部に接続され、他端が第１電源電圧に接続された第１充電部と、
後段ステージのうちのいずれか一つのステージの出力信号を前記第１充電部に充電させる充電制御部と、
を含むことを特徴とするシフトレジスタ。
【請求項２】
前記ステージの各々は、前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第２充電部をさらに含むことを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
前記ステージの各々は、充電された前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を放電する放電部をさらに含むことを特徴とする請求項１記載のシフトレジスタ。
【請求項４】
前記ステージの各々は、前記開始信号、前段ステージのうちのいずれか一つのステージの出力信号と、第２充電部に充電された電荷のうちのいずれか一つに基づいて、前記放電部の動作を制御する放電制御部をさらに含むことを特徴とする請求項３記載のシフトレジスタ。
【請求項５】
前記放電制御部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の印加によって、ターンオンされて前記第１充電部のレベルをローレベルにダウンさせることを特徴とする請求項４記載のシフトレジスタ。
【請求項６】
前記放電制御部は、直列接続された複数のトランジスタを含むことを特徴とする請求項４記載のシフトレジスタ。
【請求項７】
前記放電制御部は、各トランジスタのゲートが共通接続されて前記第２充電部に接続され、ドレインが前記第１充電部に接続され、ソースが第１電源電圧に接続されていることを特徴とする請求項６記載のシフトレジスタ。
【請求項８】
前記放電制御部は、各トランジスタのゲートが共通接続され前段ステージのうちのいずれか一つのステージの出力信号の供給を受け、ドレインが前記第１充電部に接続され、ソースが第１電源電圧に接続されていることを特徴とする請求項６記載のシフトレジスタ。
【請求項９】
前記充電制御部は、後段ステージのうちのいずれか一つのステージから提供される出力信号に応答してターンオンされ、前記第１充電部を充電させてハイレベルに維持することを特徴とする請求項１記載のシフトレジスタ。
【請求項１０】
前記充電制御部は、前段ステージのうちのいずれか一つのステージの出力信号が印加されるまで、前記第１充電部をハイレベルに維持することを特徴とする請求項９記載のシフトレジスタ。
【請求項１１】
前記充電制御部は、直列接続された複数のトランジスタを含むことを特徴とする請求項９記載のシフトレジスタ。
【請求項１２】
前記充電制御部は、各トランジスタのゲートが共通接続され、共通接続されたゲートがドレインと共通接続されて後段ステージの出力信号の供給を受け、ソースが第１充電部に接続されていることを特徴とする請求項１１記載のシフトレジスタ。
【請求項１３】
前記充電制御部は、各トランジスタのゲートが共通接続されて後段ステージの出力信号の供給を受け、ドレインが第２電源電圧に接続され、ソースが前記第１充電部に接続されることを特徴とする請求項１２記載のシフトレジスタ。
【請求項１４】
前記ステージは各々、第１ノードを通じて前記バッファ部に接続され、前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第２充電部をさらに含み、
前記第１充電部は、第２ノードを経由して前記駆動部及び充電制御部に接続され、
前記充電制御部は、前記第１ノードがハイレベルである時、前記第２ノードをローレベルに維持する
ことを特徴とする請求項１記載のシフトレジスタ。
【請求項１５】
前記第１充電部は、第２ノードを経由して前記駆動部及び充電制御部に接続され、
前記充電制御部は、ゲートを共有する２個以上のトランジスタを利用して前記２個以上のトランジスタのしきい電圧分だけ電圧を降下させ、前記降下された電圧を前記第２ノードのバイアス信号として利用する
ことを特徴とする請求項１記載のシフトレジスタ。
【請求項１６】
前記駆動部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電に応じて、第１クロック又は第２クロックに応答して前記出力信号を出力することを特徴とする請求項１記載のシフトレジスタ。
【請求項１７】
複数のステージが接続され、前記各ステージの出力信号をゲートラインに順次に出力するゲート駆動回路において、前記ステージは、各々
開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受けるバッファ部と、
前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電によって出力信号を出力する駆動部と、
一端が前記駆動部に接続され、他端が第１電源電圧に接続された第１充電部と、
後段ステージのうちのいずれか一つのステージの出力信号を前記第１充電部に充電させる充電制御部と、
を含むことを特徴とするゲート駆動回路。
【請求項１８】
前記ステージは、各々、
前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第２充電部と、
前記開始信号と、前段ステージのうちのいずれか一つのステージの出力信号と、第２充電部に充電された電荷のうちいずれか一つに基づいて、前記放電部の動作を制御する放電制御部と
をさらに含み、
前記放電制御部は、直列接続された複数のトランジスタを含み、
前記複数のトランジスタのゲートが共通接続されて前記第２充電部に接続され、ドレインが第１充電部に接続され、ソースが第１電源電圧に接続されている
ことを特徴とする請求項１７記載のゲート駆動回路。
【請求項１９】
前記ステージは、各々、
前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第２充電部と、
前記開始信号と、前段ステージのうちのいずれか一つのステージの出力信号と、第２充電部に充電された電荷のうちいずれか一つに応答して前記放電部の動作を制御する放電制御部と、
をさらに含み、
前記放電制御部は、直列接続された複数のトランジスタを含み、
前記複数のトランジスタのゲートが共通接続されて前段ステージのうちのいずれか一つのステージの出力信号の供給を受け、ドレインが前記第１充電部に接続され、ソースが第１電源電圧に接続される
ことを特徴とする請求項１７記載のゲート駆動回路。
【請求項２０】
前記ステージは、各々、
前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第２充電部と、
前記開始信号と、前段ステージのうちのいずれか一つのステージの出力信号と、第２充電部に充電された電荷のうちいずれか一つに基づいて前記放電部の動作を制御する放電制御部と
をさらに含み、
前記充電制御部は、直列接続された複数のトランジスタを含み、
前記複数のトランジスタのゲートが共通接続され、共通接続されたゲートがドレインと共通接続されて後段ステージの出力信号の供給を受け、ソースが前記第１充電部に接続されている
ことを特徴とする請求項１７記載のゲート駆動回路。
【請求項２１】
前記ステージは、各々、
前記バッファ部を経由する前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号を充電する第２充電部と、
前記開始信号と、前段ステージのうちのいずれか一つのステージの出力信号と、第２充電部に充電された電荷のうちいずれか一つに基づいて前記放電部の動作を制御する放電制御部とを
さらに含み、
前記複数のトランジスタのゲートが共通接続されて後段ステージの出力信号の供給を受け、ドレインが第２電源電圧に接続され、ソースが前記第１充電部に接続されている
ことを特徴とする請求項１７記載のゲート駆動回路。
【請求項２２】
基板上に形成された表示セルアレイ回路とゲート駆動回路とを含み、前記表示セルアレイ回路が複数のデータラインと複数のゲートラインとを含み、各表示セル回路が対応するデータ及びゲートライン対に接続された表示パネルにおいて、
前記ゲート駆動回路は、複数のステージが接続され、各ステージの出力信号を前記ゲートラインに順次に出力し、
前記ステージは、各々、
開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受けるバッファ部と、
前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電によって出力信号を出力する駆動部と、
一端が前記駆動部に接続され、他端が第１電源電圧に接続された第１充電部と、
後段ステージのうちのいずれか一つのステージの出力信号を前記第１充電部に充電させる充電制御部と、
を含むことを特徴とする表示パネル。
【請求項２３】
前記表示セル回路は、
前記データラインとゲートラインとを電気的に接続させるスイッチング素子と、
前記スイッチング素子に接続された液晶キャパシタと
をさらに含み、
前記液晶キャパシタの共通電極端にはＤＣ電圧が印加される
ことを特徴とする請求項２２記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ、これを利用したゲート駆動回路及び表示パネルに関し、より詳細には、誤動作を防止することができるシフトレジスタ、これを有するゲート駆動回路及び表示パネルに関する。
【背景技術】
【０００２】
原価節減要求と小型化の市場要求に応じるために、データドライバＩＣやゲートドライバＩＣを液晶パネルに集積化しようとする努力が行われている。集積化を実現するためにはアモルファスシリコン薄膜トランジスタ（以下、ａ‐ＳｉＴＦＴ）からなるゲート駆動回路を回路的に単純化する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、既存のシフトレジスタ方式の回路は、ａ−ＳｉのＴＦＴのゲートに高い電圧を印加して特定ノードの電圧をローレベルに維持する方法を採用している。この場合、長期間高レベルの正極性電圧であるゲート‐ソース間電圧Ｖｇｓを印加すると、ＴＦＴのしきい電圧Ｖｔｈが１〜１５Ｖまで変化して誤動作の原因となるという問題点がある。
本発明は、このような従来の問題点を解決するためのものであり、本発明の目的は、現在ステージのゲートノードを放電させるか、安定的にゲートオフレベルに維持させるノードの電圧を当該ステージ内のノードと接続することにより、低い電圧を維持するためのシフトレジスタを提供することにある。
また、本発明の他の目的は、前記したシフトレジスタを備えたゲート駆動回路を提供することにある。
また、本発明のさらに他の目的は、前記したシフトレジスタを備えた表示パネルを提供することにある。
【課題を解決するための手段】
【０００４】
前記した本発明の目的を実現するために、一実施形態によるシフトレジスタは、複数のステージが配置され、各ステージは出力信号を順次に出力する。前記各ステージはバッファ部、駆動部、第１充電部及び充電制御部で構成される。前記バッファ部は、開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受ける。前記駆動部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電によって出力信号を出力する。前記第１充電部は、一端が前記駆動部に接続され、他端が第１電源電圧に接続される。充電制御部は後段ステージのうちのいずれか一つのステージの出力信号を前記第１充電部に充電させる。
【０００５】
前述した本発明の他の目的を実現するために一実施形態によるゲート駆動回路は、複数のステージが接続され、各ステージの出力信号をゲートラインに順次に出力する。前記ステージは各々、バッファ部、駆動部、第１充電部及び充電制御部で構成される。前記バッファ部は、開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受ける。前記駆動部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電に応じて、出力信号を出力する。前記第１充電部は、一端が前記駆動部に接続され、他端が第１電源電圧に接続される。充電制御部は、後段ステージのうちのいずれか一つのステージの出力信号を前記第１充電部に充電させる。
【０００６】
前述した本発明のさらに他の目的を実現するために一実施形態による表示パネルは、基板上に形成された表示セルアレイ回路とゲート駆動回路とを含み、前記表示セルアレイ回路は、複数のデータラインと複数のゲートラインとを含み、各表示セル回路は対応するデータ及びゲートラインの対に接続される。前記ゲート駆動回路は、複数のステージが接続され、前記各ステージの出力信号を前記ゲートラインに順次に出力し、前記ステージは各々、バッファ部、駆動部、第１充電部及び充電制御部で構成される。前記バッファ部は、開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の供給を受ける。前記駆動部は、前記開始信号又は前段ステージのうちのいずれか一つのステージの出力信号の充電によって、出力信号を出力する。前記第１充電部は、一端が前記駆動部に接続され、他端が第１電源電圧に接続される。充電制御部は、後段ステージのうちのいずれか一つのステージの出力信号を前記第１充電部に充電させる。
【発明の効果】
【０００７】
本発明に係る、上記した構成を有するシフトレジスタ並びにこれを有するゲート駆動回路及び表示パネルによると、シフトレジスタ方式のゲート駆動回路で現在ステージのゲートノードを放電させるか、安定的にゲートオフレベルに維持させるノードの電圧をステージ内のノードと接続して、低い電圧を維持することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
シフトレジスタの第１実施形態
図１は、本発明の第１実施形態によるシフトレジスタの単位ステージを示す回路図であり、図２〜図１０は、図１の信号波形図である。
図１に示すように、本発明の第１実施形態によるシフトレジスタの単位ステージ１００は、バッファ部１１０、出力端充電部１２０、電源端充電部１３０、駆動部１４０、放電部１５０、放電制御部１６０、充電制御部１７０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号Ｇｎ−１に応答してゲート信号（スキャン信号）を出力する。図面では、前段ステージの出力信号Ｇｎ−１に応答してゲート信号を出力することを示したが、前段ステージのうちのいずれか一つのステージの出力信号Ｇｎ−２、Ｇｎ−３、……、Ｇｎ−ｎ、……に基づいてゲート信号を出力することもできる。
【０００９】
バッファ部１１０は、ドレインとゲートとが共通接続されたダイオード構造からなり、スキャン開始信号ＳＴＶ又は前段ゲート信号（前段ステージの出力信号）Ｇｎ−１の供給を受け、ソースが第１ノードＮ１を経由して出力端充電部１２０及び駆動部１４０に接続され、放電部１５０に接続された第１トランジスタＴＲ１からなる。
出力端充電部１２０は、一端が第１ノードＮ１を経由して前記バッファ部１１０、駆動部１４０及び放電部１５０に接続され、他端が駆動部１４０の出力端子に接続された出力キャパシタＣｂからなる。出力キャパシタＣｂは、別途に構成されることもできるが、寄生キャパシタを利用することもできる。
【００１０】
電源端充電部１３０は、一端が第２ノードＮ２を経由して第１ホールディング部１６２及び第２ホールディング部１６４に接続され、他端が第１電源電圧ＶＯＦＦに接続されたフレームキャパシタ（Ｃｃｈａｒｇｅ）からなる。フレームキャパシタは、一つのフレーム期間中、充電された電荷を保存するためのキャパシタンスを有する。望ましくは、フレームキャパシタのキャパシタンスは約１ｐＦである。
駆動部１４０は、ドレインがクロック端子ＣＫに接続され、ゲートが第１ノードＮ１を経由して出力キャパシタＣｂの一端に接続され、ソースが前記出力キャパシタＣｂの他端及びゲート出力ラインに接続された第２トランジスタＴＲ２、ドレインが第２トランジスタＴＲ２のソース及び出力キャパシタＣｂの他端に接続され、ソースが第１電源電圧ＶＯＦＦに接続された第３トランジスタＴＲ３で構成される。クロック端子ＣＫには、第１クロックＣＫＶ又は第１クロックＣＫＶと位相が反対である第２クロックＣＫＶＢが印加される。
【００１１】
放電部１５０は、ドレインが第１トランジスタＴＲ１のソースに接続され、ゲートが第３トランジスタＴＲ３のゲートと共通されてフレームキャパシタ、放電制御部１６０及び充電制御部１７０に接続され、ソースが第１電源電圧ＶＯＦＦに接続された第４トランジスタＴＲ４で構成される。
放電制御部１６０は、直列接続された複数のトランジスタからなる第１トランジスタグループＴＧ１として構成され、第１トランジスタグループＴＧ１内の各トランジスタのゲートは、共通接続されて第１ノードＮ１を経由して出力キャパシタＣｂの一端に接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第１電源電圧ＶＯＦＦに接続される。
【００１２】
充電制御部１７０は、直列接続された複数のトランジスタからなる第２トランジスタグループＴＧ２として構成され、第２トランジスタグループＴＧ２内の各トランジスタのゲートは共通接続され、共通接続されたゲートはドレインと接続されて次段ステージのゲート信号Ｇｎ+１の供給を受け、ソースは電源端充電部１３０の一端に接続される。
充電制御部１７０は、第２トランジスタグループＴＧ２内のトランジスタを利用して、トランジスタのしきい電圧Ｖｔｈ分だけ電圧を降下させ、降下された電圧を第２ノードＮ２のバイアス信号として利用する。
放電制御部１６０及び充電制御部１７０は、該当するゲートラインＧＬｎに充電された電荷を放電させるか、ゲートラインＧＬｎをオフレベルに安定的に維持させる。
【００１３】
スキャン開始信号ＳＴＶ又は前段ステージの出力信号Ｇｎ−１がハイレベルであると、第１ノードＮ１を経由して出力キャパシタＣｂに電荷が充電され、第２ノードＮ２がハイレベルであると、出力キャパシタＣｂに充電された電荷は放電されてＳ−Ｒラッチ動作を行う。
出力キャパシタＣｂに電荷が充電されている時、クロック端子ＣＫに印加される第１クロックＣＫＶ又は第２クロックＣＫＶＢは、ターンオンされた第２トランジスタＴＲ２を通じて出力されるので、ゲートラインに接続されているすべてのａ−ＳｉＴＦＴをターンオンさせることができ、第２ノードＮ２の電圧によって第３トランジスタＴＲ３がターンオンされて第１電源電圧ＶＯＦＦレベルにプルダウンされるので、アンドゲート動作を行う。
【００１４】
動作の時、スキャン開始信号ＳＴＶ又は前段ステージのゲート信号Ｇｎ−１が印加されると、第１トランジスタグループＴＧ１がターンオンされ、第２ノードＮ２をローレベル（又はオフレベル）にダウンさせて第３トランジスタＴＲ３と第４トランジスタＴＲ４のターンオフ状態を維持させる。従って、第１ノードＮ１は、ゲート信号Ｇｎ−１によりハイレベルとなる。
第２ノードＮ２のローレベル維持は、第４トランジスタＴＲ４のターンオフ状態を維持して第１ノードＮ１をハイレベルに維持するようにする。この時、クロックＣＫがゲートラインに出力される。第２ノードＮ２がローレベルであるので、第３トランジスタＴＲ３はターンオフ状態にあり、ゲートラインは、クロックＣＫのレベルをそのまま伝達する。
【００１５】
また、ゲートラインに出力されるゲート信号Ｇｎは、後段ステージの開始信号として使用され、そのゲートラインに第１クロックＣＫＢが印加され、これにより、再度前段ステージの第２トランジスタグループＴＧ２をターンオンさせ、第２ノードＮ２をハイレベル（又はオンレベル）にし、フレームキャパシタを充電させる。この時、第２トランジスタグループＴＧ２がダイオード構造であるため、ゲート信号Ｇｎ+１がローレベルになっても、第２ノードＮ２はハイレベルを維持する。
【００１６】
第２ノードＮ２がハイレベルに維持されることにより、第３トランジスタＴＲ３及び第４トランジスタＴＲ４のターンオン状態が維持され、第１ノードＮ１とゲート信号Ｇｎとをオフ状態に維持させる。第２ノードＮ２のハイレベル状態は、前段ステージのゲート信号Ｇｎ−１が入る前まで維持される。
後段ステージのゲート信号Ｇｎ+１がハイレベルである時、第２ノードＮ２にはＶｏｎ−ｎ・Ｖｔｈ（Ｖｔｈは第２トランジスタグループＴＧ１の単位トランジスタのしきい電圧）分だけの電圧が印加される構造である。ここで、ｎは１より大きい整数である。即ち、第２トランジスタグループＴＧ１の構造がデュアル構造であるとｎ=２であり、トリプル構造であるとｎ=３である。
【００１７】
図２〜図１０に示すように、後段ステージのゲート信号Ｇｎ+１がローレベルになった後、第１トランジスタグループＴＧ１と第２トランジスタグループＴＧ２それぞれの一つのトランジスタのゲート−ソース間電圧Ｖｇｓは０で、残りのトランジスタのゲート−ソース間電圧Ｖｇｓは負のしきい電圧−Ｖｔｈで動作する構造である。
第２トランジスタグループＴＧ２が３個のトランジスタが直列接続されたトリプル構造である場合、一つのトランジスタのゲート−ソース間電圧Ｖｇｓは０で、残りの２つのトランジスタのゲート−ソース間電圧Ｖｇｓは−Ｖｔｈで動作する構造である。
トランジスタがネガティブ領域で動作されるゲート−ソース間電圧Ｖｇｓを有すると、第２ノードＮ２に累積された電荷量は最小化されて第１トランジスタグループＴＧ１及び第２トランジスタグループＴＧ１を通して流れる漏洩電流量を減らすことができ、これにより安定した電圧を維持することができる。
【００１８】
図１１及び図１２は、図１の回路に対するシミュレーション結果を示す波形図である。特に、図１１は単位ピクセルに印加される共通電圧Ｖｃｏｍがクロックである時のゲート信号Ｇｎとゲート信号Ｇｎ+１の波形図であり、図１２は単位ピクセルに印加される共通電圧ＶｃｏｍがＤＣ電圧である時のゲート信号Ｇｎとゲート信号Ｇｎ+１の波形図である。
図１１に示すように、クロックを共通電圧Ｖｃｏｍとして利用すると、ゲート信号が出力される前と後、すなわちゲート信号のレベルが変化するタイミングで、一定レベルのインパルスが発生される。
しかし、図１２に示すように、ＤＣ電圧を共通電圧Ｖｃｏｍとして利用すると、ゲート信号のレベルが変化するタイミングで発生されるインパルスのレベルが急激に減少されている。
従って、単位ピクセルに印加される共通電圧ＶｃｏｍとしてＤＣ電圧を採用することが望ましい。
【００１９】
一方、第２トランジスタグループＴＧ１及び第１トランジスタグループＴＧ１それぞれを２個のＴＦＴで構成して第２ノードＮ２に印加されるＤＣ電圧を低くすると、第３トランジスタＴＲ３及び第４トランジスタＴＲ４が劣化されることを防止することができる。これをる基礎データで測定した結果を、図１３に示す。
図１３は、トランジスタが劣化された後のゲート電圧とドレイン電流のＩ−Ｖ曲線である。特に、（１）、（２）、（３）番曲線はそれぞれ、２０Ｖ、１０Ｖ、５ＶのＤＣ電圧をＴＦＴのゲートに長期間（例えば、１時間以上）印加して得たＩ−Ｖ曲線であり、（４）番曲線は、ＴＦＴのゲートにＤＣ電圧を印加しなかった時に得たＩ−Ｖ曲線である。
【００２０】
図１３に示すように、５ＶのＤＣ電圧をゲートに印加したときの電流（３．５５×１０−４（Ａ））は、２０ＶのＤＣ電圧を印加したときの電流（５．２２×１０−５（Ａ））より、約６．８倍多いことを確認することができる。
前記測定結果は、前記した放電制御部１６０及び充電制御部１７０それぞれを、直列接続された２つのＴＦＴで構成して第２ノードＮ２に印加される電圧を低くすることにより、駆動部１４０の第３トランジスタＴＲ３と放電部１５０の第４トランジスタＴＲ４に劣化が少なく発生されることを証明している。
【００２１】
シフトレジスタの第２実施形態
図１４は、本発明の第２実施形態によるシフトレジスタの単位ステージを示す回路図である。
図１４に示すように、本発明の第２実施形態によるシフトレジスタの単位ステージ２００は、バッファ部２１０、出力端充電部１２０、電源端充電部１３０、駆動部１４０、放電部１５０、放電制御部２６０、及び充電制御部１７０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号Ｇｎ−１に応答して、ゲート信号すなわちスキャン信号を出力する。図１４において、図１と同一の構成要素については同一の図面番号を付与し、その説明は省略する。
【００２２】
バッファ部２１０は、ドレインとゲートが共通されたダイオード構造からなり、スキャン開始信号ＳＴＶ又はゲート信号Ｇｎ−１（前段ステージの出力信号）の供給を受け、ソースが第１ノードＮ１を経由して出力端充電部１２０及び駆動部１４０に接続され、放電部１５０に接続された第１トランジスタＴＲ１で構成される。
放電制御部２６０は、直列接続された複数のトランジスタからなる第１トランジスタグループＴＧ１として構成され、第１トランジスタグループＴＧ１内の各トランジスタのゲートは共通接続されて、第１トランジスタＴＲ１の共通接続されたドレイン・ゲートに接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第１電源電圧ＶＯＦＦに接続されている。
【００２３】
シフトレジスタの第３実施形態
図１５は、本発明の第３実施形態によるシフトレジスタの単位ステージを示す回路図である。
図１５に示すように、本発明の第３実施形態によるシフトレジスタの単位ステージ３００は、バッファ部３１０、出力端充電部１２０、電源端充電部１３０、駆動部１４０、放電部１５０、放電制御部３６０、及び充電制御部３７０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号Ｇｎ−１に応答して、ゲート信号（又はスキャン信号）を出力する。図１５において、図１と同一の構成要素については同一の図面番号を付与し、その説明は省略する。
【００２４】
バッファ部３１０は、ドレインとゲートが共通されたダイオード構造からなり、スキャン開始信号ＳＴＶ又はゲート信号Ｇｎ−１（前段ステージの出力信号）の供給を受け、ソースが第１ノードＮ１を経由して出力端充電部１２０及び駆動部１４０に接続され、放電部１５０に接続された第１トランジスタＴＲ１で構成される。
放電制御部３６０は、直列接続された複数のトランジスタからなる第１トランジスタグループＴＧ１として構成され、第１トランジスタグループＴＧ１内の各トランジスタのゲートは共通接続されて第１ノードＮ１を経由して出力キャパシタＣｂの一端に接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第１電源電圧ＶＯＦＦに接続される。
充電制御部３７０は直列接続された複数のトランジスタからなる第２トランジスタグループＴＧ２として構成され、該第２トランジスタグループＴＧ２内の各トランジスタのゲートは共通接続されてゲート信号Ｇｎ+１（後段ステージのゲート信号）の供給を受け、ドレインは第２電源電圧Ｖｏｎの供給を受け、ソースは電源端充電部１３０の一端に接続される。
【００２５】
シフトレジスタの第４実施形態
図１６は、本発明の第４実施形態によるシフトレジスタの単位ステージを示す回路図である。
図１６に示すように、本発明の第４実施形態によるシフトレジスタの単位ステージ４００は、バッファ部４１０、出力端充電部１２０、電源端充電部１３０、駆動部１４０、放電部１５０、放電制御部４６０、及び充電制御部４７０を含み、スキャン開始信号ＳＴＶ又は前段ステージの出力信号Ｇｎ−１に応答してゲート信号（又はスキャン信号）を出力する。図１６において、図１と同一の構成要素については同一の図面番号を付与し、その説明は省略する。
【００２６】
バッファ部４１０は、ドレインとゲートとが共通されたダイオード構造で構成され、スキャン開始信号ＳＴＶ又はゲート信号Ｇｎ−１（前段ステージの出力信号）の供給を受け、ソースが第１ノードＮ１を経由して出力端充電部１２０及び駆動部１４０に接続され、放電部１５０に接続された第１トランジスタＴＲ１からなる。
放電制御部４６０は、直列接続された複数のトランジスタからなた第１トランジスタグループＴＧ１として構成され、該第１トランジスタグループＴＧ１内の各トランジスタのゲートは共通接続されて第１トランジスタＴＲ１の共通接続されたドレインゲートに接続され、ドレインはフレームキャパシタの一端に接続され、ソースは第１電源電圧ＶＯＦＦに接続される。
充電制御部４７０は、直列接続された複数のトランジスタからなる第２トランジスタグループＴＧ２として構成され、該第２トランジスタグループＴＧ２内の各トランジスタのゲートは共通接続され、共通接続されたゲートはゲート信号Ｇｎ+１（後段ステージの出力信号）の供給を受け、ドレインは第２電源電圧Ｖｏｎの供給を受け、ソースは電源端充電部１３０の一端に接続される。
【００２７】
ゲート駆動回路の第１実施形態
図１７は、本発明の第１実施形態によるゲート駆動回路を説明するためのブロック図であり、特に、液晶表示装置、以下ＬＣＤに採用されるゲート駆動回路のシフトレジスタのブロック図である。
図１７に示すように、本発明の第１実施形態によるゲート駆動回路は一つのシフトレジスタからなり、シフトレジスタは複数のステージＳＲＣ１１、ＳＲＣ１２、……、ＳＲＣ１Ｎ及びＳＲＣ１Ｄが従属接続される。各ステージの出力端子ＯＵＴが後段ステージの入力端子ＩＮ１に接続される。ステージはゲートラインに対応するＮ個のステージＳＲＣ１１、ＳＲＣ１２、．．．、及びＳＲＣ１Ｎと一つのダミーステージＳＲＣ１Ｄで構成される。各ステージは、第１及び第２入力端子ＩＮ１、ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ及び第１電源電圧端子ＶＯＦＦを有する。
【００２８】
一番目のステージＳＲＣ１１の第１入力端子ＩＮ１には、スキャン開始信号ＳＴＶが入力される。スキャン開始信号ＳＴＶは、外部のグラフィックコントローラのようなホストから出力されてＬＣＤに印加される垂直同期信号Ｖｓｙｎｃに同期されたパルスである。
各ステージＳＲＣ１１、ＳＲＣ１２、……、ＳＲＣ１Ｎの出力信号は、ＬＣＤの液晶パネル、望ましくは複数のＴＦＴが配列されたアレイ基板に具備される各ゲートラインに接続される。奇数番目のステージＳＲＣ１１、ＳＲＣ１３、……、ＳＲＣ１Ｎ−１には、クロック端子ＣＫを通じて第１クロックＣＫＶが提供され、偶数番目のステージＳＲＣ１２、ＳＲＣ１４、……、ＳＲＣ１Ｎには、クロック端子ＣＫを通じて第２クロックＣＫＶＢが提供される。第１クロックＣＫＶと第２クロックＣＫＶＢは、互いに反対の位相を有する。また第１クロックＣＫＶと第２クロックＣＫＶＢのデューティ期間は１６．６/Ｎ[ｍｓ]である。
【００２９】
各ステージＳＲＣ１１、ＳＲＣ１２、ＳＲＣ１３、……、ＳＲＣ１Ｎの第２入力端子ＩＮ２には、それぞれの後段ステージＳＲＣ１２、ＳＲＣ１３、ＳＲＣ１４、……、ＳＲＣ１Ｄの出力信号が制御信号として入力される。即ち、第２入力端子ＩＮ２に入力される制御信号は、自分の出力信号のデューティ期間分だけ遅延された信号となる。
各ステージの出力信号が順次にアクティブ期間（ハイ状態）を有して発生されるので、各出力信号のアクティブ期間により対応される水平ラインが選択されるようになる。
【００３０】
最後のステージＳＲＣ１Ｎの第２入力端子ＩＮ２に入力される制御信号が必要なため、別途のダミーステージＳＲＣ１Ｄを具備しており、出力されるダミー信号ＧＤを最後のステージＳＲＣ１Ｎの第２入力端子ＩＮ２に供給する。
以上では、一つの単位ステージに１８０°のように互いに反対位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢが提供されることを説明したが、反対位相ではなく、互いに異なる位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢを提供するようにすることもできる。
【００３１】
また、２個のステージを一つのユニットにして、奇数番目のステージと偶数番目のステージに第１及び第２クロックが提供されることを説明したが、３個以上のステージを一つのユニットにして、互いに異なる位相を有する複数のクロックを供給することもできる。
また、一つの単位ステージに一つのクロックが提供されることを説明したが、一つの単位ステージに２個以上のクロックが提供されるようにすることもできる。
【００３２】
以上、説明した本発明の一実施形態によると、ゲートラインを放電させるか安定的にオフレベルに維持させるノード電圧を回路内のノードと接続することによって、低電圧を維持することができる。
これにより、特定ノードの電圧をローレベルに維持するためにトランジスタのゲートに高電圧が長期間印加される場合に発生されるトランジスタのしきい電圧の１〜１５Ｖの変動による高電圧によって発生されるトランジスタの劣化を防止することができ、信頼性を向上させることができる。よって、ａ−ＳｉＴＦＴからなるゲート駆動回路で集積された液晶パネルや液晶パネルを有するＬＣＤの信頼性を向上させることができる。
【００３３】
ゲート駆動回路の第２実施形態
図１８は、本発明の第２実施形態によるゲート駆動回路を示すためのブロック図であり、特に、ＬＣＤに採用されるゲート駆動回路のシフトレジスタのブロック図である。
図１８に示すように、本発明の第２実施形態によるゲート駆動回路は一つのシフトレジスタからなり、該シフトレジスタは、複数のステージＳＲＣ２１、ＳＲＣ２２、……、ＳＲＣ２Ｎ、ＳＲＣ２Ｄが従属接続されている。即ち、各ステージの出力端子ＯＵＴが後段ステージの第１入力端子ＩＮ１に接続される。ステージは、ゲートラインに対応するＮ個のステージＳＲＣ２１、ＳＲＣ２２、……、ＳＲＣ２Ｎと一つのダミーステージＳＲＣ２Ｄで構成される。各ステージは、第１及び第２入力端子ＩＮ１、ＩＮ２、出力端子ＯＵＴ、第１及び第２クロック入力端子ＣＫ１、ＣＫ２及び第１電源電圧端子ＶＯＦＦを有する。
【００３４】
一番目のステージＳＲＣ２１の第１入力端子ＩＮ１には、スキャン開始信号ＳＴＶが入力される。スキャン開始信号ＳＴＶは外部のグラフィックコントローラのようなホストから出力されＬＣＤに印加される垂直同期信号Ｖｓｙｎｃに同期されたパルスである。
各ステージＳＲＣ２１、ＳＲＣ２２、……、ＳＲＣ２Ｎの出力信号は、ＬＣＤの液晶パネル、望ましくは、複数のＴＦＴが配列されたアレイ基板に具備される各ゲートラインに接続される。
【００３５】
奇数番目のステージＳＲＣ２１、ＳＲＣ２３、……、ＳＲＣ２Ｎ−１の第１クロック端子ＣＫ１には、第１クロックＣＫＶが提供され、第２クロック端子ＣＫ２には、第２クロックＣＫＶＢが提供される。偶数番目のステージＳＲＣ２２、ＳＲＣ２４、……、ＳＲＣ２Ｎの第１クロック端子ＣＫ１には、第２クロックＣＫＶＢが提供され、第２クロック端子ＣＫ２には第１クロックＣＫＶが提供される。第１クロックＣＫＶと第２クロックＣＫＶＢは互いに反対される位相を有する。また、第１クロックＣＫＶと第２クロックＣＫＶＢとのデューティ期間は１６．６/Ｎ[ｍｓ]になる。
【００３６】
各ステージＳＲＣ２１、ＳＲＣ２２、ＳＲＣ２３、……、ＳＲＣ２Ｎの第２入力端子ＩＮ２には、それぞれの後段ステージＳＲＣ２２、ＳＲＣ２３、ＳＲＣ２４、……、ＳＲＣ２Ｄの出力信号Ｇ２、Ｇ３、……、Ｇｎ及びＧＤが、制御信号として入力される。即ち、第２入力端子ＩＮ２に入力される制御信号は、自分の出力信号のデューティ期間分だけ遅延された信号になる。
従って、各ステージの出力信号が順次にアクティブ区間（ハイ状態）を有して発生され、これにより、各出力信号のアクティブ区間で対応される水平ラインが選択される。
最後のステージＳＲＣ２Ｎの第２入力端子ＩＮ２に入力される制御信号が必要であるため、別途のダミーステージＳＲＣ２Ｄが設けられており、該ステージから出力されるダミー信号ＧＤを最後のステージＳＲＣ２Ｎの第２入力端子ＩＮ２に供給する。
【００３７】
以上では、一つの単位ステージに１８０°のように互いに反対位相を有する第１クロックＣＫＶ及び第２クロックＣＫＶＢが提供されることを説明したが、これは、一つの一例であって、９０°や２７０°のように互いに異なる位相を有する第１クロックＣＫＶ又は第２クロックＣＫＶＢを供給することもできる。
また、２個のステージを一つのユニットにして第１及び第２クロックが提供されることを説明したが、３個以上のステージを一つのユニットにして互いに異なる位相を有する複数のクロックが提供されることもできる。例えば、３個のステージを一つのユニットにして互いに異なる位相を有する第１〜第３クロックを供給するようにすることもできる。
【００３８】
ゲート駆動回路の第３実施形態
図１９は、本発明の第３実施形態によるゲート駆動回路を説明するためのブロック図であり、特に、ＬＣＤに採用されるゲート駆動回路のシフトレジスタのブロック図である。
図１９に示すように、ゲート駆動回路は、互いに従属的に接続された複数のステージＳＲＣ１〜ＳＲＣｎ+１からなり、ゲート信号を順次に出力する回路部ＣＳ、及び該回路部ＣＳに各種制御信号を提供するライン部ＬＳを含む。ここで、Ｎは偶数である。
複数のステージＳＲＣ１〜ＳＲＣｎ+１それぞれは、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第１入力端子ＩＮ１、第２入力端子ＩＮ２、アース電圧端子Ｖ１、リセット端子ＲＥ及び出力端子ＯＵＴを含む。
【００３９】
前記複数のステージのうち、奇数番目のステージＳＲＣ１、ＳＲＣ３、……、ＳＲＣｎ+１の第１クロック端子ＣＫ１には、第１クロックＣＫＶが提供され、偶数番目のステージＳＲＣ２、……、ＳＲＣｎの第１クロック端子ＣＫ２には第１クロックＣＫＶと異なる位相を有する第２クロックＣＫＶＢが提供される。一方、奇数番目のステージＳＲＣ１、ＳＲＣ３、……、ＳＲＣｎ+１の第２クロック端子ＣＫ２には第２クロックＣＫＶＢが提供され、偶数番目のステージＳＲＣ２、……、ＳＲＣｎの第２クロック端子ＣＫ２には第１クロックＣＫＶが提供される。
【００４０】
一番目の駆動ステージＳＲＣ１の第１入力端子ＩＮ１には、前段ステージの出力信号ではなく開始信号ＳＴＶが提供される。また、ｎ番目ステージＳＲＣｎの第２入力端子ＩＮ２に出力信号を提供するためにダミーに用意されたｎ+１番目のステージＳＲＣｎ+１の第２入力端子ＩＮ２には、後段ステージの出力信号の代りに開始信号ＳＴＶが提供される。また、複数のステージＳＲＣ１〜ＳＲＣｎ+１のアース電圧端子Ｖ１にはアース電圧ＶＳＳが提供され、複数のステージＳＲＣ１〜ＳＲＣｎ+１のリセット端子ＲＥにはｎ+１番目のステージＳＲＣｎ+１から出力された信号が提供される。
【００４１】
奇数番目のステージＳＲＣ１、ＳＲＣ３、……、ＳＲＣｎ+１の出力端子ＯＵＴから第１クロックＣＫＶが出力され、偶数番目のステージＳＲＣ２、……、ＳＲＣｎの出力端子ＯＵＴから第２クロックＣＫＶＢが出力される。ｎ個のステージＳＲＣ１〜ＳＲＣｎの出力端子ＯＵＴは、表示領域（ＤＡ、図１に図示）に具備された第１〜第ｎゲートラインＧＬ１〜ＧＬｎのうちの対応するゲートラインに電気的に接続される。従って、回路部ＣＳは、第１〜第ｎゲートラインＧＬ１〜ＧＬｎに、順次にゲート信号を出力する。
【００４２】
ライン部ＬＳは、回路部ＣＳに隣接して配置され、ライン部ＬＳは互いに平行するように延長された開始信号ラインＳＬ１、第１クロックラインＳＬ２、第２クロックラインＳＬ３、アース電圧ラインＳＬ４及びリセットラインＳＬ５を含む。
リセットラインＳＬ５は、各種信号の入力を受ける各ステージの入力端子が具備された回路部ＣＳの入力部に最も隣接するように配置される。開始信号ラインＳＬ１は、リセットラインＳＬ５と第２クロックラインＳＬ３との間に配置され、第２クロックラインＳＬ３は、開始信号ラインＳＬ１と第１クロックラインＳＬ２との間に配置し、第１クロックラインＳＬ２は、第２クロックラインＳＬ３とアース電圧ラインＳＬ４との間に配置される。アース電圧ラインＳＬ４は、回路部ＣＳと最も遠く離隔され、ライン部ＤＳの最外郭に配置される。
【００４３】
開始信号ラインＳＬ１は、外部から提供された開始信号ＳＴＶを一番目のステージＳＲＣ１の第１入力端子ＩＮ１及び最後のステージＳＲＣｎ+１の第２入力端子ＩＮ２に提供する。
第１クロックラインＳＬ２は、第１クロックＣＫＶの入力を受け、奇数番目のステージＳＲＣ１、ＳＲＣ３、……、ＳＲＣｎ+１の第１クロック端子ＣＫ１及び偶数番目のステージＳＲＣ２、……、ＳＲＣｎの第２クロック端子ＣＫ２に提供する。
第２クロックラインＳＬ３は、第２クロックＣＫＶＢの入力を受け、奇数番目のステージＳＲＣ１、ＳＲＣ３、……、ＳＲＣｎ+１の第２クロック端子ＣＫ２及び偶数番目のステージＳＲＣ２、……、ＳＲＣｎの第１クロック端子ＣＫ１に提供する。
アース電圧ラインＳＬ４は、アース電圧ＶＳＳの入力を受け、複数のステージＳＲＣ１〜ＳＲＣｎ+１のアース電圧端子Ｖ１に提供する。
リセットラインＳＬ５は、最後のステージＳＲＣｎ+１から出力されたゲート信号を、リセット信号として複数のステージＳＲＣ１〜ＳＲＣｎ+１のリセット端子ＲＥに提供する。
【００４４】
ａ−ＳｉＴＦＴからなるゲート駆動回路（又はシフトレジスタ）が集積された液晶パネルを、図面を参照して説明する。
図２０は、本発明の実施形態による液晶パネルを説明するためのブロック図である。特にａ−ＳｉＴＦＴＬＣＤのアレイ基板の構成を示す。
図２０に示すように、本発明による液晶パネルのアレイ基板５００上には、表示セルアレイ回路５１０、データ駆動回路５２０、データ駆動回路外部接続端子５２２、５２４、ゲート駆動回路５３０、ゲート駆動回路外部接続端子部５３２が、ＴＦＴ製造工程の時に共に形成される。ここで、ゲート駆動回路５３０は、図１７ないし図１８で説明したシフトレジスタであり、該シフトレジスタを構成する単位ステージは、図１、図１４、１５、１６で説明したのと同様である。
【００４５】
可撓性印刷回路基板５１６に設置された統合制御及びデータ駆動チップ５１８とＴＦＴ基板５００の回路は、可撓性印刷回路基板５１６によって電気的に接続される。可撓性印刷回路基板５１６は、データ信号、データタイミング信号、ゲートタイミング信号及びゲート駆動電圧を、アレイ基板５００のデータ駆動回路５２０及びゲート駆動回路５３０に提供する。
表示セルアレイ回路５１０は、コラム方向に延長されたｍ個のデータラインＤＬ１〜ＤＬｍとロー方向に延長されたｎ個のゲートラインＧＬ１〜ＧＬｎを含む。
【００４６】
データラインとゲートラインとの各交差点には、スイッチングトランジスタＳＴｉが形成される。スイッチングトランジスタＳＴｉのドレインはデータラインＤＬｉに接続され、ゲートはゲートラインＧＬｉに接続される。スイッチングトランジスタＳＴｉのソースは、画素電極ＰＥに接続される。画素電極ＰＥとカラーフィルタ基板１１２ｂに形成された共通電極ＣＥとの間に液晶ＬＣが位置するようになる。
画素電極ＰＥと共通電極ＣＥとの間に印加された電圧によって液晶配列が制御され、これにより通過される光量を制御して各ピクセルの階調表示をする。
データ駆動回路５２０は、シフトレジスタ５２６とＮ個のスイッチングトランジスタＳＷＴを含む。Ｎ個のスイッチングトランジスタＳＷＴは、Ｎ／８個ずつグループ化して８個のデータラインブロックＢＬ１〜ＢＬ８を形成する。
【００４７】
各データラインブロックＢＬｉは、Ｎ／８個のデータ入力端子からなる外部入力端子５２４にＮ／８個の入力端子が共通接続され、対応するＮ／８個のデータラインにＮ／８個の出力端子が接続される。また、シフトレジスタ５２６の８個の出力端子のうちの対応する一つの出力端子に、ブロック選択端子が接続される。
Ｎ個のスイッチングトランジスタＳＷＴそれぞれは、対応するデータラインにソースが接続され、Ｎ／８個のデータ入力端子のうち、対応する入力端子にドレインが接続され、ブロック選択端子にゲートが接続されたａ−ＳｉＴＦＴＭＯＳトランジスタで構成される。
【００４８】
このように、Ｎ個のデータラインは、Ｎ／８個ずつ８個のブロックに分割され、シフトレジスタ５２６の８個のブロック選択信号によって順次に各ブロックが選択される。
シフトレジスタ５２６は、３端子の外部接続端子５２２を通じて第１クロックＣＫＨ、第２クロックＣＫＨＢ、ブロック選択開始信号ＳＴＨの提供を受ける。シフトレジスタ５２６の出力端子はそれぞれ、対応するラインブロックのブロック選択端子に接続される。
【００４９】
以上、ａ−ＳｉＴＦＴからなるゲート駆動回路が集積された液晶パネルを一つの実施形態として説明したが、他の表示パネルにもゲート駆動回路を適用することができる。例えば、有機電界発光素子を利用した有機電界発光表示装置の場合、単位ピクセルに具備されるスイッチングトランジスタとドライブトランジスタをａ−ＳｉＴＦＴで実現した場合、スイッチングトランジスタを活性化させるスキャンドライバを単位ピクセルに形成される基板上に形成することができる。
以上で説明したように、本発明によるとシフトレジスタ方式のゲート駆動回路において、現在ステージのゲートノードを放電させるか、安定的にゲートオフレベルに維持させるノードの電圧をステージ内のノードと接続することにより低電圧を維持することができる。
【００５０】
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の技術思想を逸脱することなく、本発明を修正又は変更することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態によるシフトレジスタの単位ステージを説明する回路図である。
【図２】図１の信号波形図である。
【図３】図１の信号波形図である。
【図４】図１の信号波形図である。
【図５】図１の信号波形図である。
【図６】図１の信号波形図である。
【図７】図１の信号波形図である。
【図８】図１の信号波形図である。
【図９】図１の信号波形図である。
【図１０】図１の信号波形図である。
【図１１】図１の回路に対するシミュレーション結果を示す波形図である。
【図１２】図１の回路に対するシミュレーション結果を示す波形図である。
【図１３】トランジスタが劣化された後のゲート電圧とドレイン電流のＩ−Ｖ曲線である。
【図１４】本発明の第２実施形態によるシフトレジスタの単位ステージを示す回路図である。
【図１５】本発明の第３実施形態によるシフトレジスタの単位ステージを示す回路図である。
【図１６】本発明の第４実施形態によるシフトレジスタの単位ステージを示す回路図である。
【図１７】本発明の第１実施形態によるゲート駆動回路を示すためのブロック図である。
【図１８】本発明の第２実施形態によるゲート駆動回路を示すためのブロック図である。
【図１９】本発明の第３実施形態によるゲート駆動回路を示すためのブロック図である。
【図２０】本発明の一実施形態による液晶パネルを説明するためのブロック図である。
【符号の説明】
【００５２】
１１０、２１０、３１０、４１０      バッファ部
１２０      出力端充電部
１３０      電源端充電部
１４０      駆動部
１５０      放電部
１６０、２６０、３６０、４６０      放電制御部
１７０、２７０、３７０、４７０      充電制御部
ＴＧ１、ＴＧ２      トランジスタグループ
５００      ＴＦＴ基板
５１０      表示セルアレイ回路
５２０      データ駆動回路
５２２、５２４、５３２      外部接続端子
５３０      ゲート駆動回路
６１６      可撓性印刷回路基板
６１８      統合制御及びデータ駆動チップ
【図１】
2006107692.tif 000003
【図２】
2006107692.tif 000004
【図３】
2006107692.tif 000005
【図４】
2006107692.tif 000006
【図５】
2006107692.tif 000007
【図６】
2006107692.tif 000008
【図７】
2006107692.tif 000009
【図８】
2006107692.tif 000010
【図９】
2006107692.tif 000011
【図１０】
2006107692.tif 000012
【図１１】
2006107692.tif 000013
【図１２】
2006107692.tif 000014
【図１３】
2006107692.tif 000015
【図１４】
2006107692.tif 000016
【図１５】
2006107692.tif 000017
【図１６】
2006107692.tif 000018
【図１７】
2006107692.tif 000019
【図１８】
2006107692.tif 000020
【図１９】
2006107692.tif 000021
【図２０】
2006107692.tif 000022