(57)【要約】      （修正有）【課題】妨害を下げる方法の提示。【解決手段】変位電流が非選択ワードライン内に生成され、アレイのビットラインに対する電圧レベルの変更時に結果として生じるこの変位電流により、結果的に妨害が発生する可能性がある。これらの電流を下げる手法が提示される。第１の局面では、ワードライン上で同時にプログラムされるセルの個数が減らされる。メモリセルアレイが複数のユニットから構成され、これらのユニットを組み合わせて、共通ワードラインを共用する平面に変える不揮発性メモリでは、同一平面内のユニットの同時プログラミングが回避される。複数ユニットの同時プログラミングは別個の平面に存在するように構成される。第２の相補的局面では、ビットラインに対する電圧レベルの変化の速度の調整が可能である。妨害周波数の監視を行うことにより、ビットライン・ドライバがビットライン電圧を変化させる変化の速度の調整を行う。【選択図】  図１Ａ
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【特許請求の範囲】
【請求項１】
不揮発性メモリ素子において、
複数のワードラインと、
複数のビットラインと、
それぞれの第１のビットラインと、それぞれの第１のワードラインと各々接続される複数の不揮発性メモリセルであって、所定のセルが接続されている前記それぞれの第１のワードラインへ第１の電圧を印加し、さらに、所定のセルが接続されている前記それぞれの第１のビットラインへ第２の電圧を印加することにより、前記セルのうちの所定の１つのセルに情報を記憶する不揮発性メモリセルと、
１以上の前記ビットラインと接続されたビットライン・ドライバであって、前記ドライバと接続されたビットラインへの印加電圧を前記ビットライン・ドライバが変化させる速度が調整可能であるビットライン・ドライバと、
を有することを特徴とする不揮発性メモリ素子。
【請求項２】
前記速度は、外部で調整可能であることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項３】
コントローラをさらに有し、前記コントローラにより前記速度が調整可能であることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項４】
前記メモリ内の前記コントローラにより検出されたデータエラーの量に応じて、前記コントローラが前記速度を調整することを特徴とする請求項３記載の不揮発性メモリ素子。
【請求項５】
所定のセクタがプログラムを行った回数に基づいて、前記コントローラが前記メモリの所定のセクタで前記速度を調整することを特徴とする請求項３記載の不揮発性メモリ素子。
【請求項６】
前記コントローラは、前記メモリの動作条件に応じて前記速度を調整することを特徴とする請求項３記載の不揮発性メモリ素子。
【請求項７】
前記動作条件に温度が含まれることを特徴とする請求項６記載の不揮発性メモリ素子。
【請求項８】
不揮発性メモリの動作方法において、前記不揮発性メモリは、
複数のワードラインと、
複数のビットラインと、
それぞれの第１のビットラインと、それぞれの第１のワードラインと各々接続される複数の不揮発性メモリセルであって、所定のセルが接続されている前記それぞれの第１のワードラインへ第１の電圧を印加し、さらに、所定のセルが接続されている前記それぞれの第１のビットラインへ第２の電圧を印加することにより、前記セルのうちの所定の１つのセルに情報を記憶する不揮発性メモリセルと、
ある範囲の電圧を印加するために１以上の前記ビットラインと接続されたビットライン・ドライバと、を有する不揮発性メモリの動作方法は、
前記不揮発性メモリにおいて１以上のデータエラーを検出するステップと、
前記検出するステップに応じて、前記ドライバと接続されたビットラインに印加する電圧を前記ビットライン・ドライバが変化させる速度を変更するステップと、
を有することを特徴とする方法。
【請求項９】
前記速度は、製造業者により初期値にセットされることを特徴とする請求項８記載の方法。
【請求項１０】
前記速度は、外部で変更されることを特徴とする請求項８記載の方法。
【請求項１１】
前記メモリデバイスは、コントローラをさらに有し、前記コントローラにより前記速度が変更されることを特徴とする請求項８記載の方法。
【請求項１２】
前記メモリセルは複数のセクタに分割され、前記速度は前記セクタの各々において独立に変更されることを特徴とする請求項１１記載の方法。
【請求項１３】
前記メモリセルが複数のセクタに分割され、前記速度は前記セクタの各々において独立に変更されることを特徴とする請求項１２記載の方法。
【請求項１４】
前記速度は、前記セクタの各々の中で周期的基礎の上で変更されることを特徴とする請求項１３記載の方法。
【請求項１５】
前記周期的基礎は、前記セクタが書込まれた回数により決定されることを特徴とする請求項１４記載の方法。
【請求項１６】
複数のワードライン間の容量結合を用いて前記複数のワードラインを横切るように配向された複数のビットラインを含む不揮発性メモリシステムにおいて、少なくとも１つの選択されたビットラインに電圧パルスを印加する方法であって、
前記電圧パルスの立上がり速度をセットして、少なくとも１つのワードラインに容量結合される電流レベルの制御を行うステップを有することを特徴とする方法。
【請求項１７】
不揮発性メモリの動作方法において、前記不揮発性メモリは、
複数のワードラインと、
複数のビットラインであって、前記複数のビットラインのうちの少なくともいくつかのビットラインが少なくとも１グループの前記複数のワードラインと容量結合する複数のビットラインと、
前記ビットラインのうちの少なくとも１つおよび前記ワードラインのうちの１つと個々に接続される複数の不揮発性メモリセルと、を有し、
少なくとも所定数の前記複数のセルの中へデータが同時に書込まれ、前記複数のセルは、プログラミング処理時に、前記グループのワードラインの中から選択された少なくとも１つのワードラインと接続され、前記プログラミング処理は、前記選択されたワードラインに対して第１の電圧を印加し、前記所定数のセルが接続された前記複数のビットラインのうちの少なくともいくつかのビットラインに対して第２の電圧を印加し、並びに、前記グループのワードラインのうちの選択されなかったその他のワードラインに対して基準電圧を印加する不揮発性メモリの動作方法は、
前記複数のビットラインのうちの少なくともいくつかのビットラインに対して前記第２の電圧パルスを印加することにより前記プログラミング処理を行うステップであって、前記ワードラインのうちの選択されなかったその他のワードラインと接続された前記メモリセルのうちの当該メモリセルに記憶されたデータに対する妨害を回避するように、前記複数のビットラインと前記所定数のセルとを接続するステップを有することを特徴とする方法。
【請求項１８】
前記電圧パルスの先端部のランプ速度を選択して、前記ランプ速度により誘起される電圧の量を制御し、前記ワードラインのうちの選択されなかったその他のワードラインの中へ前記電圧を入れるようにすることを特徴とする請求項１７記載の方法。
【請求項１９】
前記第２の電圧パルスを受け取る前記複数のビットラインの数の方が、前記プログラミング処理を実行するために前記パルスを同時に受け取ることが可能なビットラインの数よりも少ないことを特徴とする請求項１７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性メモリに関し、さらに詳しくは、電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）における妨害の低減方法に関する。
【背景技術】
【０００２】
ソース／ドレイン電流の導通のスイッチングに必要な制御ゲート電圧の変化により不揮発性メモリセルは情報を記憶する。この制御ゲート電圧の変化は、セルのしきい値電圧Ｖｔとして知られている。プログラミングとは、この導通しきい値を変えるために利用されるオペレーションであり、セルに関する情報の記憶を目的とするものである。メモリセルは、従来通りにアレイの形で構成され、ワードラインにより画定される行と、ビットラインにより画定される列と、上記ワードラインとビットラインとにより特定されるセルとが設けられ、上記セルは上記ラインと接続される。
【０００３】
メモリセルのこのようなアレイの一部が図１に概略的に示されている。この図で、ワードライン１２０とビットライン１１０とによりグリッドが形成される。上記アレイにおけるセルの配置方法を示す例が詳細に図示されている。この特定例では、セルは、一対のトランジスタすなわち選択トランジスタ１４２とフローティングゲート・トランジスタ１４１とから構成され、セルのしきい値電圧の変化を通じてフローティングゲート・トランジスタ１４１に情報が記憶されることが想定されている。上記双方のトランジスタ１４１と１４２とは、その制御ゲートがワードライン１２１と接続されている。本例は、仮想アース・アーキテクチャも示すものであり、このアーキテクチャでは隣接セルによりビットラインが共用され、該隣接セルは、ビットライン１１１と１１２との間で接続されているトランジスタ１４１と１４２とから構成される。複数の別のセル、構造およびアーキテクチャをアレイ用として使用することも可能である。これらのセルについては、米国特許第５，１７２，３３８号（特許文献１）と第５，０９５，３４４号（特許文献２）とにさらに完全な記載がある。上記特許の双方はサンディスク  コーポレイションに譲渡されたものであり、これらの特許の双方は本願明細書内に参照により取り入れられている。
【０００４】
ほとんどの素子の場合と同様、ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭとは欠陥や故障に対して敏感である。エラーが生じ得る１つの原因として、メモリ状態のしきい値レベルのシフトが挙げられる。このシフトは周囲の条件に一部起因しているが、消去、プログラムまたは読出しのようなメモリ素子の通常の動作からの応力に起因して生じる頻度の方が高い。これらのエラー、および、これらエラーの処理方法については、米国特許第５，４１８，７５２号（特許文献３）並びに第５，５３２，９６２号（特許文献４）にさらに完全な記載がある。上記特許の双方はサンディスク  コーポレイションに譲渡されたものであり、これらの特許の双方は本願明細書内に参照により取り入れられている。さらに、米国特許第５，１７２，３３８号（特許文献１）と第５，０９５，３４４号（特許文献２）にも、上記エラー、および、上記エラーの処理方法についての完全な記載があり、これらの特許も参照により取り入れられている。
【０００５】
メモリセルのしきい値に影響を与える１つのメカニズムとして" プログラム妨害”がある。メモリアレイが、図１に示すような２次元マトリックスである場合、ビットライン１１０のセットからなる１１１のような各ビットラインがワードライン１２０のすべての中を通っている。１つのセルをプログラムするために、上記ビットラインを通ってセルのドレインとソースの両端にわたり電圧が印加される。それと同時に、セルの制御ゲートにかかる電圧によりセルのスイッチングを行うことも必要となる。例えば、セルのドレインビットラインに相応する６〜８ボルトなどの高い電圧までセルのソースビットラインの昇圧を行うことによりセルを含む列のスイッチングが行われる。次いで、セルのワードラインに対して１０〜１２ボルトなどのパルスを印加することによりプログラム対象セルのアドレス指定が行われる。同じ列内の別のセルのワードラインが選択されず、ゼロ電位に置かれているため、同じ列内の別のセルのアドレス指定は行われない。それでも、これら別のセルは、共有ビットラインおよび別のビットラインに対する高い電圧に起因して、アドレス指定されたセルのプログラム処理により影響を受ける可能性がある。このため、上記非アドレス指定セル内に電荷の漏洩が誘起される結果、電気的メカニズムに依存する電荷の利得や損失が上記フローティングゲート内に発生することがある。
【０００６】
上記特許には、誤り訂正コード（ＥＣＣ）の利用およびリフレッシュ、すなわち" スクラビング”処理などのようなエラー処理を行う複数の技法が含まれている。しかし、エラーの回数または重要度が、これらの方法では処理できないほどの大きなものとなり、その結果メモリ内の記憶データの減損が生じる場合がある。したがって、このような妨害の回数と重要度を少なくすることが望ましい。
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，４１８，７５２号
【特許文献４】米国特許第５，５３２，９６２号
【特許文献５】米国特許出願第０９／５０５，５５５号
【特許文献６】米国特許第５，８９０，１９２号
【特許文献７】米国特許第５，３９６，４６８号
【発明の開示】
【０００７】
妨害源が、アレイの非選択ワードラインに生じる変位電流であり、この変位電流がアレイのビットラインに対する電圧レベルの変更時に結果として発生することが知られている。ワードラインとビットライン間での容量結合に起因して、ワードラインを横切る各ビットラインは、ビットラインに対する電圧レベルの変化する速度に比例する量に影響を与える。メモリアレイの回路サイズの縮小につれて上記容量結合レベルは上昇する。ワードラインの不完全な導電率に起因して、上記誘起電流が、非選択ワードラインに沿うメモリセルの制御ゲート上に生じる電圧を結果として生み、それによって、妨害がもたらされる可能性があることが知られている。
【０００８】
本発明の第１の局面では、ワードライン上で同時にプログラムされるセルの数が減らされる。メモリセルアレイが複数のユニットから構成され、これらのユニットが組み合わされて、共通ワードラインを共用する平面に変えられる不揮発性メモリでは、同一平面内でのユニットの同時プログラミングは回避される。複数ユニットの同時プログラミングを行うことも可能であるが、これらのユニットは別個の平面内に存在するように構成されたユニットである。上記複数ユニットの同時プログラミングは、同時プログラミングを行う対象ユニットの数と順序とを選択して、別個の平面から得られるユニットのみを一緒にプログラムするようにすることにより実行可能である。交互にあるいは追加的にプログラム対象ユニットを比較して、ユニットのいずれが、同一平面から得られたユニットであるか、および、逐次的に同一平面内にある当該ユニットの書込みを行っているか否かを調べることが可能である。
【０００９】
本発明の第２の局面では、ビットライン・ドライバの動作制御を通じて、ビットラインの電圧レベルの変化する速度が制御される。ビットラインに印加される電圧の立上がり時間を短くすることにより、ビットラインが横切るワードラインの誘起電流量が減少される。上記変化の速度は、製造業者による単一時間の調整や、所望の場合にはいつでも可能なユーザによる外部での調整、もしくは、メモリシステムの範囲内での自動調整などの調整が可能となるように、動作条件の変化に適合できるようにしてもよい。例えば、発生するデータエラー量を通じて、あるいは、デバイスのアプリケーションに基づいて妨害周波数の監視を行うことにより、ビットライン・ドライバは、ビットライン電圧を変化させる速度の調整をコントローラにより自動的に行うか、ユーザによりこの調整を行うかのいずれかにより調整を行うことが可能である。
【００１０】
非選択ワードラインで生じる変位電流を減らすために、上述した第１または第２の局面のいずれかを単独で利用してもよいし、あるいは、上記２つの局面を相補的に一緒に利用してもよい。妨害源の実質的な除去ではなくとも、大きな利点として、非選択行に沿うメモリセル内に記憶されたデータの妨害源の制御を行えるという利点がある。
【００１１】
本発明の追加の局面、特徴および利点は、具体的な代表的実施形態についての以下の記載に含まれている。この説明は添付図面と関連して考慮することが望ましい。
【発明を実施するための最良の形態】
【００１２】
ビットラインの電圧レベルの変化の速度の結果生じる非選択ワードラインの変位電流に起因してメモリアレイの中へ妨害が発生することが知られている。図１の単純化した状況に戻って、セルの制御ゲートをワードライン１２２と接続した状態で、ビットライン１１１と１１２との間で接続されたセルをプログラムするケースについて考える。ビットライン１１１は、ビットライン１１２に相応する電圧Ｖｂｌ（５ボルトなど）まで昇圧される。ビットライン１１１における電圧変化は有限の立上がり時間にわたって生じ、この電圧変化は速度ｄＶｂｌ／ｄｔにより特徴づけられる。プログラムされる選択ワードライン１２２に沿う他のセルも同様にそのビットラインの昇圧が行われる。次いで、ワードライン１２２はプログラミング用電圧を用いてパルス出力され、プログラミングパルス間で通常確認が行われる。セルのプログラミングが行われない、１２１のような非選択ワードラインの場合、これらのワードラインは１３１のようなワードライン・ドライバによりアースにセットされる。メモリアレイの構造に起因して、ワードライン１２０の各々はビットライン１１０の各々と容量結合される。この容量結合は、ビットライン１１１をワードライン１２１と結合するキヤパシタ１５１により詳細に示されている。電圧Ｖｂｌが所定の時間長で変化するとき、この電圧の変化は、結果として、ワードラインとビットライン間の容量結合Ｃｗ−ｂの強さに比例し、かつ、ビットラインの電圧が変化する速度に比例する変位電流Ｉｄｉｓをワードラインに発生させる。変化を受けるＮ本のビットライン（但し、Ｎはワードラインに沿って同時にプログラムされるセルの個数）の各々に対して上記影響が生じるため、ワードラインの中へ入る総変位電流はほぼＩｄｉｓ〜ＮＣｗ−ｂ（ｄＶｂｌ／ｄｔ）となる（但し、この単純化した説明の場合、変化を受けるビットラインのすべては同じ結合と同じ立上がり速度とを有するものとする）。
【００１３】
ビットライン１１０のレベルは、読出し動作、確認動作および消去動作中にも規則的に変化するので、このような変位電流は、プログラミング用としてだけでなく、非選択ワードライン上で頻繁に誘起される。既述したように、非選択ワードラインに沿うセルのプログラミングを回避するために、これらのワードラインはアースにセットされる。そのため、たとえ電位がセルのソースとドレインの両端にわたってかけられても、これらのワードラインのプログラミングが行われることはない。１３１のようなワードライン・ドライバにより、その非選択ワードラインがアースへセットされているため、ビットラインにより誘起されたＩｄｉｓは理想的にはすぐにこれを除去することが望ましい。しかし、ワードラインは、若干の抵抗を有する多結晶質シリコン層から一般に構成され、処理上の様々な配慮により、この層のコンダクタンスの改善が可能な量には限界がある。したがって、上記変位電流は直ちに放散されることはなく、その影響はドライバからさらに除去されるビットラインのセルにとってより重大なものとなる。
【００１４】
その結果、若干の電流が非選択ワードラインの中を流れることになるため、１４１のようなフローティングゲート・トランジスタの制御ゲートに印加されるワードライン抵抗に起因して、上記電流により電圧が生じることになる。この電流は、一過性のものであるとはいえ、制御ゲートに電圧パルスを生むという結果を依然としてもたらすものである。さらに、トランジスタ１４１と同じ列内のセルをプログラムする場合、ビットライン１１１と１１２のライン間で生じる電圧が下がることになる。この時、上記変位電流がプログラミングパルスとして働き、トランジスタ１４１のフローティングゲートにおける変化量を変えることもある。このパルスの出力強度は、選択ワードラインのセルに印加される出力強度よりも小さなものとなるが、それでもセルのしきい値Ｖｔｈを変える場合がある。この影響は、ある程度まで非選択ワードライン上で生じるので、ビットラインのレベルが変化するときはいつでも、選択ワードラインに対する複数の書込み後の累積的影響により、非選択ワードラインのセル内に記憶されたデータの完全性が減じる可能性がある。この影響は、状態間の違いを区別するしきい値が小さくなることがある多状態メモリにおいて特に厄介なものとなる。フローティングゲート・トランジスタ１４１に加えて、選択トランジスタ１４２を含む、図１に示すようなセルでは、選択トランジスタ１４２はセルのターンオンに対する何らかの保護が設けられている場合がある。しかし、誘起電流に起因する電圧が十分大きくなった場合、この電圧が最終的に選択トランジスタ１４２の固有のしきい値電圧を上回り、その結果何らかの妨害が生じ、十分な数の妨害がスクラブされずに放置された場合、これらの妨害がエラーにつながることが考えられる。
【００１５】
したがって、上述の変位電流の振幅を可能な限り小さくすることが望ましい。Ｉｄｉｓの式内のいずれかの項の値を小さくすることにより、上記影響の改善に役立てることができる。別の理由のためにも結合静電容量Ｃｗ−ｂの減少は好ましいことではあるが、この減少を行うことができる量には限度がある場合が多い。ワードライン抵抗の場合と同様、上記結合の値には、処理工程上の配慮による限度があり、さらに、いずれの場合にも、通常、選択されたアーキテクチャ内で実際に使用できる程度まですでに最小化がほとんど行われている。したがって、以下の記載は、上記の代わりに、別の２つの要因、すなわち、これらの電流を所定時に誘起させるビットラインＮの本数の低減と、ビットラインのレベルを変化させる速度ｄＶｂｌ／ｄｔとに集中するものである。図２と図３に見られる実施形態例と関連して上記要因を説明することにする。というのは、上記特定のアーキテクチャでは、これらの誘起電流の結果をさらに悪化させる種類の比較的長いワードラインが結果として生じる可能性があるからである。
【００１６】
ワードラインと結合したビットライン数の低減
図２には、不揮発性メモリシステムの主要構成要素が示されている。本説明に関連する図２と図３の部分のみを本明細書に記載する。さらなる詳細な記載は、 Kevin M. Conley, John S. Mangan  および Jeffery G. Craig による２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号（特許文献５）の「別の指定ブロック内の物理的ブロック特性の同時に起こる複数のデータセクタ・プログラミングと記憶機能とを備えたフラッシュＥＥＰＲＯＭシステム」で知ることが可能である。上記出願は、本願明細書内に参照により取り入れられている。また、図２と図３は、上記特許から採られた図である。
【００１７】
不揮発性メモリチップ１７には、ライン１５を介してコントローラとインタフェース用論理回路３９とが含まれる。メモリチップの追加構成要素は、説明を簡略化するために示されていない。論理回路３９の目的は別個のバスラインと制御ラインに信号を生成することである。様々な制御信号がライン４１で供給され、メモリアレイ回路と接続された電源４３もインタフェース３９を介して制御される。データバス４５は、不揮発性メモリの中へプログラムされたり、不揮発性メモリから読出されたりするユーザデータを搬送し、アドレスバス４７は、ユーザデータの読出しや、ユーザデータの書込み、あるいは、メモリセルからなるブロックの消去のためにアクセスされるメモリ部分のアドレスを搬送する。
【００１８】
単一の不揮発性メモリチップのフローティングゲート・メモリセルアレイはそれ自体が複数のユニットに分割され、これらユニットの各々は、アドレス指定、復号化、読出し等をサポートするそれ自体のセットの回路を備える。この例では、８個のこのようなアレイユニット０〜７（参照番号５１〜５８により示す）が例示されている。例えば、物理的には、単一チップ上のメモリアレイはクアドラント（" プレイン”）に分割される。各クアドラントは、一部が一体に接続された２つのユニットを含み、メモリセルユニット４（５５）と５（５６）のいずれかの側部にｙ−復号器６１と６２のような共通のワードライン復号化回路（ｙ−復号器）を共用している。これらの共通ワードラインは、メモリセルユニット４（５５）と５（５６）の双方の両端を通り、図３と関連して以下さらに説明するように、共通ワードラインの半分は一方の側でｙ−復号器６１と接続され、もう半分は他方の側でｙ−復号器６２と接続される。米国特許第５，８９０，１９２号（特許文献６）に示されている４個のユニット（カッド（quad））の代わりに、８個のユニットが存在する点を除けば、このメモリアーキテクチャは、上記特許に記載のものと類似のメモリアーキテクチャである。この特許は本願明細書内に参照により明白に取り入れられている。
【００１９】
アレイユニットの各々は、アレイユニット５（５６）と接続されるｘ−復号器６３のようなビットライン復号器（ｘ−復号器）を備え、このアレイユニット５（５６）を通じてユーザデータが読出される。図３は、アレイユニット５とその復号器６１、６２、６３の拡大図であり、これらの復号器はアドレスバス４７のアドレスに対して応答する。回路６５は復号器６３と接続されるが、この回路６５には、データを読出すセンス・アンプと、プログラムする対象データを記憶するレジスタと、ユニット５でアドレス指定されたセルが所望状態にプログラムされたかどうかを確かめるためにプログラミング中使用され、セルの読込み状態を読出し中に確かめるコンパレータと、これらの機能を実行する制御論理回路とが含まれる。２つのレジスタ６７と６９は、（６７から６９への）読出しおよび（６９から６７への）プログラミング中これらレジスタ間でのユーザデータの同時転送を行うために接続される。ユーザデータは、書込み中はデータバス４５とレジスタ６９とから１回につき１バイト転送され、読出し中は反対方向に転送される。他の７つのアレイユニットの各々も同様に接続される。
【００２０】
図３を詳細に参照しながら、メモリセルアレイの例の一部をアレイユニット５に関して一般的に説明する。セルからなる各行はそれ自身の導電ワードライン（ＷＬ）を備え、該ワードラインは、隣接アレイユニット４の対応するワードラインを介して復号器６１と接続するか、復号器６２と直接接続するかのいずれかの接続を行う。後者の場合、ワードラインは隣接アレイユニット４へと続く。各フローティングゲート・メモリセル７１〜７５と７７〜８１の２つの部分行７０と７６の各々は、例えばセル自身のそれぞれのワードライン８３と８５とを有する。この例では、ワードライン８３と８５の双方は復号器６１と接続されている。どの復号器を所定のワードラインと接続するかの決定は主としてレイアウトに対する配慮上の問題であり、特定のアーキテクチャがここに一例として示されている。ワードラインが単一行の形でセルの各ゲートと接続されているが、この接続ゲートは分割チャネルタイプの構造を持つメモリセル内の選択ゲートである。上記の代わりに、別のメモリセル構造の使用も可能である。その場合、各々の構造は少なくとも１つの電気的フローティングゲートを備え、記憶された電荷レベルは該ゲートのセル状態を示す測定値となる。メモリセルの１つおきの行間に導電消去ラインを設け、ライン８７が行７０と７６の各々のメモリセルの各消去ゲートと接続される。説明を単純にするために図１の詳細図では消去ゲートは示されていない。別の構造では、個々の消去ゲートに対してフローティングゲートを消去するのではなく、逆に、セルソース拡散部のような基板領域に対する消去が行われる。アレイセルの各列間に１ビットラインが設けられたビットライン（ＢＬ）は、ワードラインに対して直交方向に延在し、復号器６３と接続される。各ビットラインは、ビットラインのいずれかの側において、列のセルのソース拡散部とドレイン拡散部の各々と接続される。適切なメモリアレイの詳細な例については、上述の従来の技術の欄で述べた米国特許に記載されているが、上記とは別に、本発明の実施構成では、他の既存の提案された構造を採用することも可能である。
【００２１】
上述したアレイの例では、フローティングゲート当たり２ビットのデータを記憶するために４つの設定されたしきい値電圧状態で各フローティングゲートを動作させるとき、消去ゲート８７のいずれかの側のアレイユニット５（図３）の行７０と７６のような、消去ゲートを取り囲む各対の行から１ブロックのセルが形成される。
【００２２】
図２と図３に示す構造では、単一のワードラインが、クアドラントすなわち" プレイン”内の２つのメモリセルユニット間の範囲にわたっている。例えば、図３の共通ワードライン８５はメモリセルユニット４と５（それぞれ図２の５５と５６）の双方の両端を通り、復号器６１と接続する。同様に、復号器６２と接続された８９のようなワードラインは双方のユニットの長さを通る。この構造により、上述したような誘起電流の問題により影響をさらに受けやすい比較的長いワードラインが結果として生じる。例えば、セル７５のプログラムを行う場合、このセルの両端にわたって適切な電圧量の低下が生じるように、いずれかの側のビットラインレベルのセットが行われる。この列内のセル８１並びに他のすべてのセルの両端にわたっても上記電圧がかけられる。次いで、ワードライン８３に対してパルス出力が行われ、ワードライン８３が接続されている当該行に沿うセルのプログラムが行われる。ワードライン８５は非選択ワードラインであるため、このワードライン８５は復号器６１によりアースへ引かれることになる。しかし、セル７５のプログラムのためにビットラインが昇圧される場合（および他の任意のセルがワードライン８３に沿ってプログラムされる場合）、変位電流が発生し、その結果セル８１の制御ゲートにおける電圧も大きくなる。上記ワードラインはアースへ駆動されるが、この駆動は、セル７５のような端セルから離れた距離にある復号器６１で行われる。ワードラインのノンゼロ抵抗が存在し、かつ、２アレイの距離だけ離れた所に位置する上記復号器を設けることができれば、この電圧は８３のような別のワードラインのプログラミング中にセル８１のしきい値電圧を変更できるほど著しいものとなる場合がある。複数のセルがワードライン上で一緒にプログラムされ、対応する数のビットラインがそのレベルを変更されると、それに応じて上記問題が増幅されることになる。
【００２３】
参照により取り入れられている米国特許出願第０９／５０５，５５５号（特許文献５）に記載のように、図２と図３のメモリ構造の中へ情報がプログラムされるとき、情報はホストからデータバッファメモリ３５の中へロードされる。上記情報は、データバッファメモリ３５からメモリチップへ、コントローラ・インタフェースを介してマスタレジスタとスレーブレジスタの中へ転送される。上記情報のメモリチップへのこの転送は、バス１５に沿って、例えば、１回につき１バイトのように逐次的に行われ、メモリチップの中へ入れることができる。この情報は、適切なスレーブレジスタの中へ一旦ロードされると、それぞれのアレイユニットの中へプログラムすることが可能となる。
【００２４】
データは、１回につき１" チャンク”だけアレイユニットの中へプログラムされ、例えば、４つのメモリセル毎にそこで同時にワードラインをプログラムする場合、このチャンクのデータは、アレイユニット内の上記ワードラインに沿うセルの総数分だけ記憶できるデータ量の１／４に対応することになる。図２の構造では、複数のアレイユニットの同時プログラミングを行って処理速度の増大を図ることが可能となる。当該特定の実施形態では、チャンクは６６バイトから構成される。スレーブレジスタに起因して、プログラムパルスがアクティブである間、これらのアレイの各々についてプログラムを行う対象データのチャンクの転送が可能となる。一旦データのチャンクがこれらのユニットのそれぞれのスレーブレジスタの中へロードされると、同時プログラミングが実行される。上記引用した出願に記載されているように、個々のユニットの各々に対応するチャンクのデータ全体を（バイトで）連続して転送する代わりに、いくつかのアレイに対応するチャンクをスライスしてバイトサイズのピースに変え、インタリーブし、この順序で適当なアレイレジスタへ転送し、同時プログラミングを行う前に上記アレイレジスタで再構成を行ってチャンクに変えるという別の方法がある。例えば、４つのアレイユニットの同時プログラミングを行う場合、データの転送を行って、プログラム対象のチャンクから得られる１バイトのデータに対応するように、ストリーム内の４バイト毎を特定のアレイの中へ入れるようにすることが可能である。
【００２５】
しかし、同一のクアドラントから得られる２つのアレイユニットを同時にプログラムする場合、当該クアドラント内のワードラインを横切るビットライン数の２倍がそのレベルを変更され、したがって、不要の変位電流の量のほぼ２倍が非選択ワードライン内で発生するという結果が生じることになる。ワードラインを共用するアレイユニットの同時プログラミングがシステムにより回避されれば、この影響を減らすことが可能となる。例えば、ユニットが対を成してプログラムを行う場合、同一クアドラント内の対を回避するようにすることが望ましい。４つのユニットの同時プログラミングを行う場合、これらのユニットが異なるクアドラントから各々得られるものであることが望ましい。したがって、同一クアドラント内の隣接ユニットの同時プログラミングを実行することにより、アドレス指定が単純化されて変位電流量が減り、その結果プログラム妨害が減少するという利点を得ることが可能ではあるが、本発明の１つの局面は、ワードラインを共用しないメモリユニットにメモリユニットの同時プログラミングを限定するものである。
【００２６】
Ｎ個のユニットの上記同時プログラミングを実行する１つの方法として、ユニットの順序を設定し、書込み用として第１のユニットを設定し、第１のユニットと（Ｎ−１）個の後続ユニットとをその順序で書込むという方法がある。次いで、後続する書込みが、次のＮ個のユニットに対して順に行われ、この書込みは、最後に達した場合、その順序の開始部へループする。上記書込みは、デバイスのファームウェアで行う場合のように、書込みシーケンスの論理的リオーダリングを行うことにより複数の方法で実行可能である。例えば、順序０２４６１３５７は従来技術で見られるような順序０１２３４５６７を置き換えたものとすることが可能である。次いで、４つのユニットを同時に書込む場合、次の書込みポインタがユニット４にあれば、ユニット４、６、１、３がまとめて書込まれ、後続して、ユニット５、７、０、２が次のグループとしてプログラムされる。
【００２７】
書込み順序のこの論理的リオーダリングを、例えば、ユニット０の予約セクタに記憶して、不良な列ポインタや別のチップ情報を記憶するようにすることが可能である。これについては米国特許出願第０９／５０５，５５５号（特許文献５）にさらに完全に記載されている。以上記載したように、８個のユニットを４対に構成する本実施形態例では、共用ワードラインを持つユニットを回避しながら同時に書込みを行うことが可能なユニットの最大数は４である。これまでの解説ではユニットのすべてが使用されていることが暗黙のうちに仮定されていた。しかし、上述した実施形態には欠陥のあるアレイユニットを使用から取り除く手段も含まれている。例えば、ユニット４が不良であった場合、ファームウェアは、使用可能ユニットのリストからこのユニットを削除することが可能であり、その結果、当該書込み順序は０２６１３５７−となる。したがって、４つの並列グループでユニットを書込み、その時点での書込みポインタが例えばユニット７に位置していた場合、ユニット７、０、２、６がまとめて書込まれる結果、共用ワードライン（６と７）を用いて２つのユニットの同時プログラミングが行われることになる。本発明の別の局面ではこのようなことが生じる可能性を取り除くことが可能である。
【００２８】
上述した書込み順序の論理的リオーダリングを行う場合でも、プログラミング順からユニットを除去するときはいつも、ユーザまたは製造業者のいずれかにより図２のデバイスをセットして４つのユニットを同時にプログラムするようにすれば、クアドラントの双方のユニットにおける同時書込みの可能性が結果として生じる。たとえ同時にプログラムするユニット数が２にセットされていても、十分な数のユニットを除去すれば、上記状況が生じる可能性がある。これを回避するために、マルチアレイ書込みでプログラムされる特定のアレイをチェックしてこのような矛盾が結果として生じているか否かの調査が行われ、その場合、不良ユニットが逐次書込まれる。上記例では、書込み順は０２６１３５７−であり、４つのユニットが同時に書込まれ、次の書込みポインタが３に位置していれば、書込まれるグループは３、５、７、０となる。これらの書込みポインタはすべて別個のクアドラント内にあるので矛盾は存在せず、同時書込みの実行が可能となる。次の書込みポインタが７に位置していれば、７、０、２、６の同時書込みによりユニット６と７との間に矛盾が生じることになる。これを回避するためには、ユニット７、０、２をまとめて書込み、それに後続してユニット６への書込みを行うようにすればよい。この矛盾をチェックする複数の方法が存在するが、１つの例として、選択したユニットの一対毎の比較をファームウェアに行わせる例がある。同一クアドラント内でユニットが共用しているアドレスの有意ビットが一致するか否かのチェックを行うことにより上記比較が可能となる。
【００２９】
図４は、共用ワードラインを用いてユニットへの同時書込みを回避する処理の実行が可能で、かつ、ファームウェアまたは別の技法を通じて実現可能な方法を示す単純化したフローチャートを示すものである。ステップ４０１で、起動ユニットと、プログラム対象セクタ数とが指定される。この起動ユニットは、何らかのデフォルト値であってもよいし、前回のプログラミングが停止したユニットに基づいて定められるものであってもよい。上記プログラム対象セクタ数は製造業者またはユーザのいずれかによりセットされたものであってもよい。ステップ４０３で、０２４６１３５７や０２６１３５７−の上記例のようなプログラミングシーケンスが読出される。図２の実施形態例では、ステップ４０１と４０３の双方の情報はユニット０の予約セクタに保持することが可能である。
【００３０】
ステップ４０５で、いずれかの選択セクタが共通ワードラインを共用しているか否かを調べるための選択セクタの比較が行われる。図２の実施形態では、この比較は同一クアドラントに在る２つのアレイに対応する。さらに一般的には、ワードラインを共用するユニットは、プレイン（平面）と呼ばれる場合もある。これは、一般的な実施形態が４以上のこのような平面を持ち、各平面は一対以上のユニットから構成される場合があるからである。上記比較は、アドレスに基づいてファームウェアにより一対ずつ行うことができる。矛盾するセクタがなければ、選択セクタのすべてを同時にプログラムすることが可能である（ステップ４０７）。矛盾がある場合、いずれの矛盾ユニットもステップ４０８により代わりに連続してプログラムされることになる。
【００３１】
このプログラミングの特定のラウンドが一旦終了すると、まだプログラムしていない追加ユニットの有無がステップ４０９によりチェックされる。追加ユニットがなければ、この特定のプログラムのサイクルは終了する（ステップ４１３）。追加ユニットがあれば、プログラムされたセクタ数だけ起動ユニットが進められ（ステップ４１１）、処理が反復される。
【００３２】
これまで本発明について主として図２と図３の特定の実施形態に関して説明してきたが、図４の処理は一般的状況へ容易に拡張できるものである。不揮発性セルからなるアレイを構成して、同時プログラミングが可能な複数のサブユニットに変えるときはいつでも、また、これらのサブユニットのいくつかが共通ワードラインを有する場合、この処理手順により、ワードラインを共用しているサブユニットの同時書込みの回避が可能となる結果、これらのワードラインの誘起電流の減少と、プログラム妨害の低減とがもたらされる。
【００３３】
ビットライン電圧変化の速度制御
上述したように、非選択ワードライン上で誘起される変位電流の振幅はいくつかの要因に左右される。これまで記載した本発明の局面は、上記変位電流に影響を与えるビットライン数の低減について論じるものであった。個々のワードラインの各々に起因する影響を減らすことに関連するという別の局面がある。非選択ワードラインを横切るビットライン数と、これらのビットラインにおけるレベルをセットする速度とが独立しているため、本発明の上記２つの局面は相補的なものであり、単独で独立に利用するか、一緒に利用するかのいずれかの形での利用が可能である。プログラミングの結果生じる妨害との関連で本発明の上記局面を説明するが、読出しのため、並びに、選択ワードラインのアクセスおよびビットラインの昇圧とを行う別の処理のために、上記局面を利用することも可能である。なぜなら、これらのビットラインレベルの変化によりワードラインに変位電流の誘起が再び生じる可能性があるからである。
【００３４】
非選択ワードラインでビットラインＢＬにより生成される変位電流は、ｘ−復号器内のドライバにより１つの電圧から別の電圧へ動く際にビットラインにかかる電圧（Ｖｂｌ）がセットされる速度（Ｉｄｉｓ〜ｄＶｂｌ／ｄｔ）に比例する。一般に、ビットラインのこのレベルが迅速にセットできればできるほど、デバイスはより高速になる。デバイスの速度は多くのアプリケーションでは重要な要因であるため、これらのレベルをできるかぎり迅速にセットして実際に利用できるようにする傾向がある。しかし、直接的に重要性を持つものとして、変位電流の増加があり、さらに、この変位電流の振幅に相応するプログラム妨害の増加がある。したがって、アプリケーションや動作条件によっては、これらの競合する要求間で妥協を行うことが必要となる場合がある。
【００３５】
ある特定のデバイス内でさえ、速度ｄＶｂｌ／ｄｔ用として選ばれた値に変動が生じる場合がある。米国特許出願第０９／５０５，５５５号（特許文献５）に記載のような図２の実施形態では、デバイスは、２状態メモリセル（２進）または多状態メモリセル（３以上のプログラム可能な状態）のいずれかに基づいて動作が可能である。デバイスが、例えば、セル当たり４状態を記憶することにより動作するように選択されている場合、しきい値の利用可能なウィンドウは、より細かく分割されることになるため、さらに妨害を受けやすくなる。その結果、２進モードで動作しているとき受け入れられたｄＶｂｌ／ｄｔの値が、同じデバイスが多状態メモリとして動作するとき、受け入れられなくなる場合もある。最適立上がり速度Ｖｂｌが書込みサイクルに起因する温度またはデバイス摩耗のような動作条件にも依存することが考えられる場合、上記条件に対する配慮を行う必要がある場合もある。ビットライン・ドライバによりビットライン電圧レベルのセットを行う上記立上がり速度を変更可能とすることにより、デバイスのアプリケーションと動作条件とに合わせてデバイスの動作の最適化を行うことが可能である。
【００３６】
上記最適化はいくつかの方法で行うことが可能である。上記立上がり速度の初期値は、デフォルト値、あるいは、アプリケーションや動作特性に基づいてコントローラが選択した値のいずれかの値にセットすることができる。次いで、システムはプログラム妨害の量を監視し、それに応じて上記立上がり速度の調整を行うことが可能となる。例えば、上記監視と立上がり速度の調整はコントローラで行うことが可能であり、ＥＣＣや別の誤り訂正と結びつけることによって妨害の量が限度を上回ったとき、この立上がり速度を変更できるようにすることも可能である。デバイスのサイクリングまたは、行われる書込みサイクル回数を見張る" ホットカウント（hot count)”の利用に基づいて、上記立上がり速度の周期的調整を行うことも可能である。この周期的調整は、セクタ摩耗と温度変化とに対する補償に利用される" 消去再取得（erase reacquire)”メカニズムと類似の調整であり、その場合セクタ用として新しい最適消去電圧が周期的に定められる。このメカニズムについては、米国特許第５，３９６，４６８号（特許文献７）にさらに完全な記載がある。該特許はサンディスク  コーポレイションに譲渡されたものであり、本願明細書内に参照により取り入れられている。上記特許の図１５ａ、１５ｂ、１５ｃおよびこれらの図と関連する解説に実施形態が詳細に記載されている。
【００３７】
上記とは別に、パフォーマンス要件または結果として生じるエラーの量のいずれかに基づいて、製造業者による立上がり時間の調整を直接に行ったり、セル毎に記憶されている状態数のような或る別のパラメータの関数として調整を行ったり、温度、あるいは、その他の動作条件に応じて調整を行ったりすることも可能である。ユニットの予約セクタに記憶されたパラメータに基づいて上記立上がり速度の調整を行うことも可能である。次いで、上記パラメータの値がメモリテスト並びにデバイスの特定のアプリケーションに基づいて工場でセットされる。最適立上がり速度は、所定の工場で用いられる製造工程により決められることが多いため、上記調整によって異なる工場用として使用されるパラメータの調整、並びに、単一の工場内での工程上の変動の調整を行うことも可能である。
【００３８】
ビットライン電圧のランプ速度が制御可能な回路の実施形態を提供する背景として、このような制御を行うことなくビットラインを駆動する代表的回路を図５と図６に示す。このような回路は、図２と図３のシステムおよびその他のシステムで使用することも可能である。ビットラインのターンオン時の電圧上昇のランプ速度は、主としてラインの抵抗、および、アースとメモリアレイの別のエレメントと該ライン抵抗との容量結合によって決められる。ビットラインは、基板のイオン注入領域として一般に形成され、メモリセル用のソース領域および／またはドレイン領域として利用される。次いで、これらのイオン注入領域は、上位の層にある金属のようなより高い導電率を持つ材料からつくられるグローバル・ビットラインと接続される。ビットラインの容量結合は通常きわめて低いため、ビットラインが電圧供給源と突然接続された場合、電圧ランプ速度（ｄＶｂｌ／ｄｔ）が高くなる。このランプ速度を小さくする１つの方法として、ビットライン・ドライバの出力に静電容量を加える方法があるが、この方法はかなりの量の回路面積を必要とし、一貫して制御を行うことがいくぶん困難である。本発明のこの局面により達成されることとして、制御された方法で行われるビットライン・ドライバの立上がり時間の減少が挙げられる。しかし、本発明のこの局面についてさらに説明する前に、背景となる図５の例示の回路および図６のこの回路の動作タイミング図について説明する。
【００３９】
メモリセルアレイ（図５には図示せず）の２本のビットライン５０３と５０５は、システム電圧供給源ＶPPと個々の一連のトランジスタを介して各々接続されている。上記ビットラインは、アレイの一部である基板内のイオン注入ストリップのようなローカルなビットラインであってもよいし、あるいは、ローカルビットラインと順番に接続されている通常金属から形成されるグローバルなビットラインであってもよい。長いローカルビットラインは、その長さに沿ってセグメント化されている場合が多く、これら個々のセグメントはトランジスタ回路のスイッチングによってグローバル・ビットラインと接続可能である。
【００４０】
電源およびメモリアレイ・ビットライン５０３と５０５との間で接続されたビットライン・トランジスタ直列回路についてまず説明する。第１のトランジスタ５１１はそのドレインとゲートを電圧供給源ＶPPと接続され、抵抗器として機能する。プログラム・イネーブル（ＰＲＯＧ）信号５１９がアクティブで、かつ、ビットライン５０５内のセルをプログラムする際に接続されるラッチ５１５にデータが存在するという２つの条件が共に成り立つとき、データがプログラムされてアレイの中へ入れられる間、第２のトランジスタ５１３はそのゲートがレベルシフタ５１８およびデータラッチ５１５と接続される。第３のトランジスタ５２１は、そのゲートがコンパレータ５２３の出力と接続され、該コンパレータはそれぞれのライン５２４と５２５とを介してビットライン５０３および５０５とも接続される。コンパレータ５２３の目的は、コンパレータの入力信号５２７に印加されるビットライン電圧供給源ＶBLに対して一定の関係式（等式など）を設けて、ビットライン５０３と５０５のうちの一方の選択されたビットラインの電圧ＧBLを保持することである。上記電圧の保持は、所望のビットライン電圧ＧBLを供給する導通レベルに合わせて第３のトランジスタ５２１を駆動するフィードバック回路で行われる。
【００４１】
ビットライン５０３と直列につながれた第４のトランジスタ５２８は、そのゲートがライン５３０を介してＹ−復号器５３３の出力と接続され、該Ｙ−復号器は、ローカルなアドレス指定バス５３７内の特定のアドレスに応じて、複数の出力ライン５３５のうちの１つの出力ラインのスイッチングを行う。同様に、第４の直列トランジスタ５２９は、ビットライン５０５と接続され、そのゲートはライン５３１によりＹ−復号器５３３と接続されている。復号器５３３を介してアドレス指定を行うことにより、トランジスタ５２８と５２９のうちのいずれかに導電性が与えられることに応じて、１つの時点に２本のビットラインのうちの一方にしかスイッチが入らなくなる。
【００４２】
電圧発生器５３９は、入力側デジタル／アナログ変換器（ＤＡＣ）５４３のアナログ電圧５４１出力により指定されたＶBLの値を生成する。メモリシステムのコントローラ５４７により指定されるデジタル電圧値５４５がレジスタ５４４の中へロードされ、この値はＤＡＣ５４３への入力として利用される。この値により電圧ＶBLがセットされ、したがって、電圧ＧBLがセットされる。本願では、メモリセルからなるアレイまたはサブアレイにおいて、ビットライン５０３と５０５の対を１回またはそれ以上の回数反復使用することが可能であり、この各対はＶPP並びに各対自身のレベルシフタ、コンパレータおよびＹ−復号器とビットラインとを接続する各対自身の直列トランジスタ回路を備えている。しかし、このような別のビットライン対は電圧発生器５３９の同じＶBL出力により駆動される。
【００４３】
ビットライン５０３と５０５とがグローバル・ビットラインであるとき、セグメント選択回路を介してグローバル・ビットライン５０３を２以上のローカルビットライン（図示せず）と接続可能にすることができる。同様に、別のセグメント選択回路を介してグローバル・ビットライン５０５を２以上の追加ローカルビットラインと接続可能にすることもできる。
【００４４】
図６のタイミング図は、一般的なプログラミング処理中の図５の回路における３つの電圧の発生例を示す。カードの形で、メモリ・カードがホストの差込み口の中へ挿入される場合のように、メモリシステムが時刻ｔ０にまずパワーアップされたとき、電圧発生器５３９（図５）は電圧ＶBLの発生を開始し、システムへパワーが供給されている間ずっと電圧の発生を継続する。電圧ＶBLがターンオンされると、電圧発生器５３９の特性に起因して該発生器の自然な立上がり時間５５０が生じるが、この立上がり時間がメモリアレイへ転送されることはない。なぜなら、この立上がり時間はＰＲＯＧ信号５１９がアクティブになることなく生じるものであるからである。その後コントローラ５４７が時刻ｔ１にプログラム・イネーブル信号ＰＲＯＧ５１９を出すとき、グローバル・ビットライン直列回路の各々内の第２のトランジスタに導電性が与えられる。次いで、電圧ＶBLは、Ｙ−復号器５３３により選択されたビットライン５０３、５０５、５０７または５０９のうちの１つに電圧ＧBLを発生させる。ＰＲＯＧイネーブルパルスは高速の立上がり時間５５１を持っているため、駆動されるビットラインに印加されるＧBLはビットラインの抵抗−容量特性により定められる立上がり時間５５３を有する。これは結果として生じる高速の立上がり時間５５３であり、ＧBLを受け取るビットラインを横切る非選択ワードラインの中に電圧が誘起される。
【００４５】
図７と図８とを参照すると、図５のビットライン・ドライバ回路の変更が示されているが、これらの変更により、ＧBLパルスの立上がり時間の制御が可能となり、ワードラインで誘起される電圧レベルの低下が図られる。電圧ＶBLをずっとアクティブに保ち、次いでＰＲＯＧイネーブル信号によりビットラインの中へこの電圧ＶBLをゲートする代わりに、改変された電圧発生器５３９’とコンパレータ５２３’とがＰＲＯＧイネーブル信号５１９の先端部５５５により時刻ｔ１にゲートされ、立上がり時間５５７を持つＶBLパルスが当該時刻に発生する。選択されたビットラインに印加された電圧ＧBLも制御された立上がり時間５５９を時刻ｔ１に有する。当該立上がり時間は、ビットラインの抵抗と静電容量および／またはコンパレータ５２３の出力により駆動されるラインとトランジスタの単独の結果というよりは、電圧発生器５３９’により制御される立上がり時間である。
【００４６】
基本的な実施の際には、図５の電圧発生器５３９の特性を変更する必要はない。図６に示すように、メモリシステムの動作中電圧発生器５３９をオン状態のままにする代わりに、ＰＲＯＧ信号５１９を用いて電圧発生器５３９をターンオンし、図７に示すように、プログラム処理を開始することにより、自然な立上がり時間５５０（図６）を利用することが可能となる。しかし、当該立上がり時間の制御が可能であることが通常望ましい。図７と図８に示す実施形態では、電圧の立上がり５５７の速度は、レジスタ５６１の内容により制御され、該レジスタ５６１によりその内容がライン５６３を介して電圧発生器５３９’へ適用される。ｄＶｂｌ／ｄｔの異なる２つの値のみからの選択を所望であればレジスタ５６１は１ビットであり、上記立上がり時間の異なる４つの値の場合には２ビット、等々である。レジスタは、ヒューズエレメントのような１回のプログラムが可能なランダムアクセスメモリ（ＲＯＭ）セルを含むものであれば、永久的なプログラミングが可能である。例えば、１回のプログラミングが可能なエレメントを用いる場合、上記立上がり時間は、製造業者による永久的選択しか行えないものであってもよい。製造工程の一部であるチップテストに基づいて各メモリアレイ回路チップに対する立上がり時間のセットを行うことが可能である。或いは、レジスタ５６１は、５６５で入力されたデータを記憶する揮発性メモリセルを含むものであってもよい。例えば、メモリシステムをパワーアップする度に、不揮発性メモリアレイ内の記憶データの予約セクタの内のフィールドから上記データの入力を行うことが可能である。例えば、メモリアレイ回路チップの外側から、メモリ・コントローラによりこのフィールドの変更を行うことも可能である。その場合、ユーザまたはホストシステムは、その特性または用途の変化に応じてメモリの耐用期間にわたって切り替えを行うことが可能となる。或いは、チップ内で生成されるデータからコントローラによりこの予約セクタフィールドの書込みを行い、上述したように、そのパフォーマンス、特性または用途の変化を自動的に適合させるようにすることができる。上記とは別に、レジスタ５６１は、コントローラまたは外部ソースによりプログラムされる不揮発性再プログラム可能メモリであってもよいが、通常これは好ましいものではない。
【００４７】
電圧発生器５３９’の一例の主要構成要素の回路図を図９に示す。電源５７１は、ランプ速度制御レジスタ５６１の内容により制御可能である。１つの形態では、電源５７１には複数の異なる電流レベルの並列なソースが含まれ、ランプ速度制御レジスタ出力５６３のビット値により１つのソースが選択される。電源５７１はトランジスタ５７３と５７５の並列なチェーンと直列に接続される。トランジスタ５７７は、チェーン５７３で接続され、ＤＡＣ５４３（図５）のアナログ出力５４６を受け取る。チェーン５７３内の残りのトランジスタ５７９〜５８２は電流ミラー回路のソーストランジスタとして使用される。チェーン５７５のトランジスタ５８５〜５８８は、電流ミラーの受信用トランジスタである。トランジスタ５７９〜５８２のゲートは、トランジスタ５７９〜５８２のゲートとそれぞれ個々に接続されている。
【００４８】
ミラー回路の出力５９１は、電圧供給源ＶPPと、電圧ＶBLの出力５２７との間で接続されるトランジスタ５９３のゲートと接続される。この出力電圧は、電圧調整用フィードバックとして、チェーン５７５の一部であるトランジスタ５９５のゲートとも接続される。別のトランジスタ５９７が出力ライン５９１とアースとの間で接続され、このトランジスタ５９７のゲートはライン５１９内のＰＲＯＧ制御信号と接続される。トランジスタ５９７は、ＰＲＯＧ命令が受信されるまで出力ＶBLを０ボルトのようなスタンバイ・レベルに保持する。一旦ＰＲＯＧが受信されると、ＶBLは、レジスタ５６１（図７）から出るライン５６３内のビットにより電源５７１用として選択された電流レベルに依って決められるランプ速度５５７を用いてランピングを開始する。ソース５７１から得られる低い電流が低速のランプ速度を与えるのに対して、高い電流は高速のランプ速度を与える。コンパレータ５２３’によって、選択されたビットラインに印加される電圧ＧBL VBLに等しく、同一のランプ速度を持つことが確かめられる。
【００４９】
具体的な実施形態例に関して本発明の様々な局面を説明したが、本発明は、添付の請求項の最大範囲内の保護を受ける権利を与えられるものであることが理解されよう。
【図面の簡単な説明】
【００５０】
【図１】メモリセルアレイを概略的に示す。
【図２】本発明の様々な局面の実現が可能な不揮発性メモリシステムの例を示すブロック概略図である。
【図３】図２のシステムの関連する論理素子とバッファとを備えたメモリセルアレイ・ユニットのうちの１つユニットのさらに詳細な概略図である。
【図４】本発明の１つの局面のための単純化したフローチャートである。
【図５】ビットライン電圧ドライバと選択回路とを示す概略図である。
【図６】図５の回路の動作を示すタイミング図である。
【図７】図５の回路の改変例を示すブロック図である。
【図８】図７の回路により改変されるような図５の回路の動作を示すタイミング図である。
【図９】図７の電圧発生ブロックの回路の例を示す図である。
【図１Ａ】
2006351192.tif 000003
【図１Ｂ】
2006351192.tif 000004
【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成18年9月13日(2006.9.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に不揮発性メモリに関し、さらに詳しくは、電気的に消去可能でプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）における妨害の低減方法に関する。
【背景技術】
【０００２】
ソース／ドレイン電流の導通のスイッチングに必要な制御ゲート電圧の変化により不揮発性メモリセルは情報を記憶する。この制御ゲート電圧の変化は、セルのしきい値電圧Ｖｔとして知られている。プログラミングとは、この導通しきい値を変えるために利用されるオペレーションであり、セルに関する情報の記憶を目的とするものである。メモリセルは、従来通りにアレイの形で構成され、ワードラインにより画定される行と、ビットラインにより画定される列と、上記ワードラインとビットラインとにより特定されるセルとが設けられ、上記セルは上記ラインと接続される。
【０００３】
メモリセルのこのようなアレイの一部が図１Ａと図１Ｂに概略的に示されている。この図で、ワードライン１２０とビットライン１１０とによりグリッドが形成される。上記アレイにおけるセルの配置方法を示す例が詳細に図示されている。この特定例では、セルは、一対のトランジスタすなわち選択トランジスタ１４２とフローティングゲート・トランジスタ１４１とから構成され、セルのしきい値電圧の変化を通じてフローティングゲート・トランジスタ１４１に情報が記憶されることが想定されている。上記双方のトランジスタ１４１と１４２とは、その制御ゲートがワードライン１２１と接続されている。本例は、仮想アース・アーキテクチャも示すものであり、このアーキテクチャでは隣接セルによりビットラインが共用され、該隣接セルは、ビットライン１１１と１１２との間で接続されているトランジスタ１４１と１４２とから構成される。複数の別のセル、構造およびアーキテクチャをアレイ用として使用することも可能である。これらのセルについては、米国特許第５，１７２，３３８号（特許文献１）と第５，０９５，３４４号（特許文献２）とにさらに完全な記載がある。上記特許の双方はサンディスク  コーポレイションに譲渡されたものであり、これらの特許の双方は本願明細書内に参照により取り入れられている。
【０００４】
ほとんどの素子の場合と同様、ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭとは欠陥や故障に対して敏感である。エラーが生じ得る１つの原因として、メモリ状態のしきい値レベルのシフトが挙げられる。このシフトは周囲の条件に一部起因しているが、消去、プログラムまたは読出しのようなメモリ素子の通常の動作からの応力に起因して生じる頻度の方が高い。これらのエラー、および、これらエラーの処理方法については、米国特許第５，４１８，７５２号（特許文献３）並びに第５，５３２，９６２号（特許文献４）にさらに完全な記載がある。上記特許の双方はサンディスク  コーポレイションに譲渡されたものであり、これらの特許の双方は本願明細書内に参照により取り入れられている。さらに、米国特許第５，１７２，３３８号（特許文献１）と第５，０９５，３４４号（特許文献２）にも、上記エラー、および、上記エラーの処理方法についての完全な記載があり、これらの特許も参照により取り入れられている。
【０００５】
メモリセルのしきい値に影響を与える１つのメカニズムとして" プログラム妨害”がある。メモリアレイが、図１Ａと図１Ｂに示すような２次元マトリックスである場合、ビットライン１１０のセットからなる１１１のような各ビットラインがワードライン１２０のすべての中を通っている。１つのセルをプログラムするために、上記ビットラインを通ってセルのドレインとソースの両端にわたり電圧が印加される。それと同時に、セルの制御ゲートにかかる電圧によりセルのスイッチングを行うことも必要となる。例えば、セルのドレインビットラインに相応する６〜８ボルトなどの高い電圧までセルのソースビットラインの昇圧を行うことによりセルを含む列のスイッチングが行われる。次いで、セルのワードラインに対して１０〜１２ボルトなどのパルスを印加することによりプログラム対象セルのアドレス指定が行われる。同じ列内の別のセルのワードラインが選択されず、ゼロ電位に置かれているため、同じ列内の別のセルのアドレス指定は行われない。それでも、これら別のセルは、共有ビットラインおよび別のビットラインに対する高い電圧に起因して、アドレス指定されたセルのプログラム処理により影響を受ける可能性がある。このため、上記非アドレス指定セル内に電荷の漏洩が誘起される結果、電気的メカニズムに依存する電荷の利得や損失が上記フローティングゲート内に発生することがある。
【０００６】
上記特許には、誤り訂正コード（ＥＣＣ）の利用およびリフレッシュ、すなわち" スクラビング”処理などのようなエラー処理を行う複数の技法が含まれている。しかし、エラーの回数または重要度が、これらの方法では処理できないほどの大きなものとなり、その結果メモリ内の記憶データの減損が生じる場合がある。したがっ  て、このような妨害の回数と重要度を少なくすることが望ましい。
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，４１８，７５２号
【特許文献４】米国特許第５，５３２，９６２号
【特許文献５】米国特許出願第０９／５０５，５５５号
【特許文献６】米国特許第５，８９０，１９２号
【特許文献７】米国特許第５，３９６，４６８号
【発明の開示】
【０００７】
妨害源が、アレイの非選択ワードラインに生じる変位電流であり、この変位電流がアレイのビットラインに対する電圧レベルの変更時に結果として発生することが知られている。ワードラインとビットライン間での容量結合に起因して、ワードラインを横切る各ビットラインは、ビットラインに対する電圧レベルの変化する速度に比例する量に影響を与える。メモリアレイの回路サイズの縮小につれて上記容量結合レベルは上昇する。ワードラインの不完全な導電率に起因して、上記誘起電流が、非選択ワードラインに沿うメモリセルの制御ゲート上に生じる電圧を結果として生み、それによって、妨害がもたらされる可能性があることが知られている。
【０００８】
本発明の第１の局面では、ワードライン上で同時にプログラムされるセルの数が減らされる。メモリセルアレイが複数のユニットから構成され、これらのユニットが組み合わされて、共通ワードラインを共用する平面に変えられる不揮発性メモリでは、同一平面内でのユニットの同時プログラミングは回避される。複数ユニットの同時プログラミングを行うことも可能であるが、これらのユニットは別個の平面内に存在するように構成されたユニットである。上記複数ユニットの同時プログラミングは、同時プログラミングを行う対象ユニットの数と順序とを選択して、別個の平面から得られるユニットのみを一緒にプログラムするようにすることにより実行可能である。交互にあるいは追加的にプログラム対象ユニットを比較して、ユニットのいずれが、同一平面から得られたユニットであるか、および、逐次的に同一平面内にある当該ユニットの書込みを行っているか否かを調べることが可能である。
【０００９】
本発明の第２の局面では、ビットライン・ドライバの動作制御を通じて、ビットラインの電圧レベルの変化する速度が制御される。ビットラインに印加される電圧の立上がり時間を短くすることにより、ビットラインが横切るワードラインの誘起電流量が減少される。上記変化の速度は、製造業者による単一時間の調整や、所望の場合にはいつでも可能なユーザによる外部での調整、もしくは、メモリシステムの範囲内での自動調整などの調整が可能となるように、動作条件の変化に適合できるようにしてもよい。例えば、発生するデータエラー量を通じて、あるいは、デバイスのアプリケーションに基づいて妨害周波数の監視を行うことにより、ビットライン・ドライバは、ビットライン電圧を変化させる速度の調整をコントローラにより自動的に行うか、ユーザによりこの調整を行うかのいずれかにより調整を行うことが可能である。
【００１０】
非選択ワードラインで生じる変位電流を減らすために、上述した第１または第２の局面のいずれかを単独で利用してもよいし、あるいは、上記２つの局面を相補的に一緒に利用してもよい。妨害源の実質的な除去ではなくとも、大きな利点として、非選択行に沿うメモリセル内に記憶されたデータの妨害源の制御を行えるという利点がある。
【００１１】
本発明の追加の局面、特徴および利点は、具体的な代表的実施形態についての以下の記載に含まれている。この説明は添付図面と関連して考慮することが望ましい。
【発明を実施するための最良の形態】
【００１２】
ビットラインの電圧レベルの変化の速度の結果生じる非選択ワードラインの変位電流に起因してメモリアレイの中へ妨害が発生することが知られている。図１Ａと図１Ｂの単純化した状況に戻って、セルの制御ゲートをワードライン１２２と接続した状態で、ビットライン１１１と１１２との間で接続されたセルをプログラムするケースについて考える。ビットライン１１１は、ビットライン１１２に相応する電圧Ｖｂｌ（５ボルトなど）まで昇圧される。ビットライン１１１における電圧変化は有限の立上がり時間にわたって生じ、この電圧変化は速度ｄＶｂｌ／ｄｔにより特徴づけられる。プログラムされる選択ワードライン１２２に沿う他のセルも同様にそのビットラインの昇圧が行われる。次いで、ワードライン１２２はプログラミング用電圧を用いてパルス出力され、プログラミングパルス間で通常確認が行われる。セルのプログラミングが行われない、１２１のような非選択ワードラインの場合、これらのワードラインは１３１のようなワードライン・ドライバによりアースにセットされる。メモリアレイの構造に起因して、ワードライン１２０の各々はビットライン１１０の各々と容量結合される。この容量結合は、ビットライン１１１をワードライン１２１と結合するキヤパシタ１５１により詳細に示されている。電圧Ｖｂｌが所定の時間長で変化するとき、この電圧の変化は、結果として、ワードラインとビットライン間の容量結合Ｃｗ−ｂの強さに比例し、かつ、ビットラインの電圧が変化する速度に比例する変位電流Ｉｄｉｓをワードラインに発生させる。変化を受けるＮ本のビットライン（但し、Ｎはワードラインに沿って同時にプログラムされるセルの個数）の各々に対して上記影響が生じるため、ワードラインの中へ入る総変位電流はほぼＩｄｉｓ〜ＮＣｗ−ｂ（ｄＶｂｌ／ｄｔ）となる（但し、この単純化した説明の場合、変化を受けるビットラインのすべては同じ結合と同じ立上がり速度とを有するものとする）。
【００１３】
ビットライン１１０のレベルは、読出し動作、確認動作および消去動作中にも規則的に変化するので、このような変位電流は、プログラミング用としてだけでなく、非選択ワードライン上で頻繁に誘起される。既述したように、非選択ワードラインに沿うセルのプログラミングを回避するために、これらのワードラインはアースにセットされる。そのため、たとえ電位がセルのソースとドレインの両端にわたってかけられても、これらのワードラインのプログラミングが行われることはない。１３１のようなワードライン・ドライバにより、その非選択ワードラインがアースへセットされているため、ビットラインにより誘起されたＩｄｉｓは理想的にはすぐにこれを除去することが望ましい。しかし、ワードラインは、若干の抵抗を有する多結晶質シリコン層から一般に構成され、処理上の様々な配慮により、この層のコンダクタンスの改善が可能な量には限界がある。したがって、上記変位電流は直ちに放散されることはなく、その影響はドライバからさらに除去されるビットラインのセルにとってより重大なものとなる。
【００１４】
その結果、若干の電流が非選択ワードラインの中を流れることになるため、１４１のようなフローティングゲート・トランジスタの制御ゲートに印加されるワードライン抵抗に起因して、上記電流により電圧が生じることになる。この電流は、一過性のものであるとはいえ、制御ゲートに電圧パルスを生むという結果を依然としてもたらすものである。さらに、トランジスタ１４１と同じ列内のセルをプログラムする場合、ビットライン１１１と１１２のライン間で生じる電圧が下がることになる。この時、上記変位電流がプログラミングパルスとして働き、トランジスタ１４１のフローティングゲートにおける変化量を変えることもある。このパルスの出力強度は、選択ワードラインのセルに印加される出力強度よりも小さなものとなるが、それでもセルのしきい値Ｖｔｈを変える場合がある。この影響は、ある程度まで非選択ワードライン上で生じるので、ビットラインのレベルが変化するときはいつでも、選択ワードラインに対する複数の書込み後の累積的影響により、非選択ワードラインのセル内に記憶されたデータの完全性が減じる可能性がある。この影響は、状態間の違いを区別するしきい値が小さくなることがある多状態メモリにおいて特に厄介なものとなる。フローティングゲート・トランジスタ１４１に加えて、選択トランジスタ１４２を含む、図１Ａと図１Ｂに示すようなセルでは、選択トランジスタ１４２はセルのターンオンに対する何らかの保護が設けられている場合がある。しかし、誘起電流に起因する電圧が十分大きくなった場合、この電圧が最終的に選択トランジスタ１４２の固有のしきい値電圧を上回り、その結果何らかの妨害が生じ、十分な数の妨害がスクラブされずに放置された場合、これらの妨害がエラーにつながることが考えられる。
【００１５】
したがって、上述の変位電流の振幅を可能な限り小さくすることが望ましい。Ｉｄｉｓの式内のいずれかの項の値を小さくすることにより、上記影響の改善に役立てることができる。別の理由のためにも結合静電容量Ｃｗ−ｂの減少は好ましいことではあるが、この減少を行うことができる量には限度がある場合が多い。ワードライン抵抗の場合と同様、上記結合の値には、処理工程上の配慮による限度があり、さらに、いずれの場合にも、通常、選択されたアーキテクチャ内で実際に使用できる程度まですでに最小化がほとんど行われている。したがって、以下の記載は、上記の代わりに、別の２つの要因、すなわち、これらの電流を所定時に誘起させるビットラインＮの本数の低減と、ビットラインのレベルを変化させる速度ｄＶｂｌ／ｄｔとに集中するものである。図２Ａと図２Ｂ、および図３Ａと図３Ｂに見られる実施形態例と関連して上記要因を説明することにする。というのは、上記特定のアーキテクチャでは、これらの誘起電流の結果をさらに悪化させる種類の比較的長いワードラインが結果として生じる可能性があるからである。
【００１６】
ワードラインと結合したビットライン数の低減
図２Ａと図２Ｂには、不揮発性メモリシステムの主要構成要素が示されている。本説明に関連する図２Ａと図２Ｂ、および図３Ａと図３Ｂの部分のみを本明細書に記載する。さらなる詳細な記載は、 Kevin M. Conley, John S. Mangan  および Jeffery G. Craig による２０００年２月１７日出願の米国特許出願第０９／５０５，５５５号（特許文献５）の「別の指定ブロック内の物理的ブロック特性の同時に起こる複数のデータセクタ・プログラミングと記憶機能とを備えたフラッシュＥＥＰＲＯＭシステム」で知ることが可能である。上記出願は、本願明細書内に参照により取り入れられている。また、図２Ａと図２Ｂ、および図３Ａと図３Ｂは、上記特許から採られた図である。
【００１７】
不揮発性メモリチップ１７には、ライン１５を介してコントローラとインタフェース用論理回路３９とが含まれる。メモリチップの追加構成要素は、説明を簡略化するために示されていない。論理回路３９の目的は別個のバスラインと制御ラインに信号を生成することである。様々な制御信号がライン４１で供給され、メモリアレイ回路と接続された電源４３もインタフェース３９を介して制御される。データバス４５は、不揮発性メモリの中へプログラムされたり、不揮発性メモリから読出されたりするユーザデータを搬送し、アドレスバス４７は、ユーザデータの読出しや、ユーザデータの書込み、あるいは、メモリセルからなるブロックの消去のためにアクセスされるメモリ部分のアドレスを搬送する。
【００１８】
単一の不揮発性メモリチップのフローティングゲート・メモリセルアレイはそれ自体が複数のユニットに分割され、これらユニットの各々は、アドレス指定、復号化、読出し等をサポートするそれ自体のセットの回路を備える。この例では、８個のこのようなアレイユニット０〜７（参照番号５１〜５８により示す）が例示されている。例えば、物理的には、単一チップ上のメモリアレイはクアドラント（" プレイン”）に分割される。各クアドラントは、一部が一体に接続された２つのユニットを含み、メモリセルユニット４（５５）と５（５６）のいずれかの側部にｙ−復号器６１と６２のような共通のワードライン復号化回路（ｙ−復号器）を共用している。これらの共通ワードラインは、メモリセルユニット４（５５）と５（５６）の双方の両端を通り、図３Ａと図３Ｂと関連して以下さらに説明するように、共通ワードラインの半分は一方の側でｙ−復号器６１と接続され、もう半分は他方の側でｙ−復号器６２と接続される。米国特許第５，８９０，１９２号（特許文献６）に示されている４個のユニット（カッド（quad））の代わりに、８個のユニットが存在する点を除けば、このメモリアーキテクチャは、上記特許に記載のものと類似のメモリアーキテクチャである。この特許は本願明細書内に参照により明白に取り入れられている。
【００１９】
アレイユニットの各々は、アレイユニット５（５６）と接続されるｘ−復号器６３のようなビットライン復号器（ｘ−復号器）を備え、このアレイユニット５（５６）を通じてユーザデータが読出される。図３Ａと図３Ｂは、アレイユニット５とその復号器６１、６２、６３の拡大図であり、これらの復号器はアドレスバス４７のアドレスに対して応答する。回路６５は復号器６３と接続されるが、この回路６５には、データを読出すセンス・アンプと、プログラムする対象データを記憶するレジスタと、ユニット５でアドレス指定されたセルが所望状態にプログラムされたかどうかを確かめるためにプログラミング中使用され、セルの読込み状態を読出し中に確かめるコンパレータと、これらの機能を実行する制御論理回路とが含まれる。２つのレジスタ６７と６９は、（６７から６９への）読出しおよび（６９から６７への）プログラミング中これらレジスタ間でのユーザデータの同時転送を行うために接続される。ユーザデータは、書込み中はデータバス４５とレジスタ６９とから１回につき１バイト転送され、読出し中は反対方向に転送される。他の７つのアレイユニットの各々も同様に接続される。
【００２０】
図３Ａと図３Ｂを詳細に参照しながら、メモリセルアレイの例の一部をアレイユニット５に関して一般的に説明する。セルからなる各行はそれ自身の導電ワードライン（ＷＬ）を備え、該ワードラインは、隣接アレイユニット４の対応するワードラインを介して復号器６１と接続するか、復号器６２と直接接続するかのいずれかの接続を行う。後者の場合、ワードラインは隣接アレイユニット４へと続く。各フローティングゲート・メモリセル７１〜７５と７７〜８１の２つの部分行７０と７６の各々は、例えばセル自身のそれぞれのワードライン８３と８５とを有する。この例では、ワードライン８３と８５の双方は復号器６１と接続されている。どの復号器を所定のワードラインと接続するかの決定は主としてレイアウトに対する配慮上の問題であり、特定のアーキテクチャがここに一例として示されている。ワードラインが単一行の形でセルの各ゲートと接続されているが、この接続ゲートは分割チャネルタイプの構造を持つメモリセル内の選択ゲートである。上記の代わりに、別のメモリセル構造の使用も可能である。その場合、各々の構造は少なくとも１つの電気的フローティングゲートを備え、記憶された電荷レベルは該ゲートのセル状態を示す測定値となる。メモリセルの１つおきの行間に導電消去ラインを設け、ライン８７が行７０と７６の各々のメモリセルの各消去ゲートと接続される。説明を単純にするために図１Ｂの詳細図では消去ゲートは示されていない。別の構造では、個々の消去ゲートに対してフローティングゲートを消去するのではなく、逆に、セルソース拡散部のような基板領域に対する消去が行われる。アレイセルの各列間に１ビットラインが設けられたビットライン（ＢＬ）は、ワードラインに対して直交方向に延在し、復号器６３と接続される。各ビットラインは、ビットラインのいずれかの側において、列のセルのソース拡散部とドレイン拡散部の各々と接続される。適切なメモリアレイの詳細な例については、上述の従来の技術の欄で述べた米国特許に記載されているが、上記とは別に、本発明の実施構成では、他の既存の提案された構造を採用することも可能である。
【００２１】
上述したアレイの例では、フローティングゲート当たり２ビットのデータを記憶するために４つの設定されたしきい値電圧状態で各フローティングゲートを動作させるとき、消去ゲート８７のいずれかの側のアレイユニット４（図３Ａ）の行７０と７６のような、消去ゲートを取り囲む各対の行から１ブロックのセルが形成される。
【００２２】
図２Ａと図２Ｂ、および図３Ａと図３Ｂに示す構造では、単一のワードラインが、クアドラントすなわち" プレイン”内の２つのメモリセルユニット間の範囲にわたっている。例えば、図３Ａと図３Ｂの共通ワードライン８５はメモリセルユニット４と５（それぞれ図２Ｂの５５と５６）の双方の両端を通り、復号器６１と接続する。同様に、復号器６２と接続された８９のようなワードラインは双方のユニットの長さを通る。この構造により、上述したような誘起電流の問題により影響をさらに受けやすい比較的長いワードラインが結果として生じる。例えば、セル７５のプログラムを行う場合、このセルの両端にわたって適切な電圧量の低下が生じるように、いずれかの側のビットラインレベルのセットが行われる。この列内のセル８１並びに他のすべてのセルの両端にわたっても上記電圧がかけられる。次いで、ワードライン８３に対してパルス出力が行われ、ワードライン８３が接続されている当該行に沿うセルのプログラムが行われる。ワードライン８５は非選択ワードラインであるため、このワードライン８５は復号器６１によりアースへ引かれることになる。しかし、セル７５のプログラムのためにビットラインが昇圧される場合（および他の任意のセルがワードライン８３に沿ってプログラムされる場合）、変位電流が発生し、その結果セル８１の制御ゲートにおける電圧も大きくなる。上記ワードラインはアースへ駆動されるが、この駆動は、セル７５のような端セルから離れた距離にある復号器６１で行われる。ワードラインのノンゼロ抵抗が存在し、かつ、２アレイの距離だけ離れた所に位置する上記復号器を設けることができれば、この電圧は８３のような別のワードラインのプログラミング中にセル８１のしきい値電圧を変更できるほど著しいものとなる場合がある。複数のセルがワードライン上で一緒にプログラムされ、対応する数のビットラインがそのレベルを変更されると、それに応じて上記問題が増幅されることになる。
【００２３】
参照により取り入れられている米国特許出願第０９／５０５，５５５号（特許文献５）に記載のように、図２Ａと図２Ｂ、および図３Ａと図３Ｂのメモリ構造の中へ情報がプログラムされるとき、情報はホストからデータバッファメモリ３５の中へロードされる。上記情報は、データバッファメモリ３５からメモリチップへ、コントローラ・インタフェースを介してマスタレジスタとスレーブレジスタの中へ転送される。上記情報のメモリチップへのこの転送は、バス１５に沿って、例えば、１回につき１バイトのように逐次的に行われ、メモリチップの中へ入れることができる。この情報は、適切なスレーブレジスタの中へ一旦ロードされると、それぞれのアレイユニットの中へプログラムすることが可能となる。
【００２４】
データは、１回につき１" チャンク”だけアレイユニットの中へプログラムされ、例えば、４つのメモリセル毎にそこで同時にワードラインをプログラムする場合、このチャンクのデータは、アレイユニット内の上記ワードラインに沿うセルの総数分だけ記憶できるデータ量の１／４に対応することになる。図２Ａと図２Ｂの構造では、複数のアレイユニットの同時プログラミングを行って処理速度の増大を図ることが可能となる。当該特定の実施形態では、チャンクは６６バイトから構成される。スレーブレジスタに起因して、プログラムパルスがアクティブである間、これらのアレイの各々についてプログラムを行う対象データのチャンクの転送が可能となる。一旦データのチャンクがこれらのユニットのそれぞれのスレーブレジスタの中へロードされると、同時プログラミングが実行される。上記引用した出願に記載されているように、個々のユニットの各々に対応するチャンクのデータ全体を（バイトで）連続して転送する代わりに、いくつかのアレイに対応するチャンクをスライスしてバイトサイズのピースに変え、インタリーブし、この順序で適当なアレイレジスタへ転送し、同時プログラミングを行う前に上記アレイレジスタで再構成を行ってチャンクに変えるという別の方法がある。例えば、４つのアレイユニットの同時プログラミングを行う場合、データの転送を行って、プログラム対象のチャンクから得られる１バイトのデータに対応するように、ストリーム内の４バイト毎を特定のアレイの中へ入れるようにすることが可能である。
【００２５】
しかし、同一のクアドラントから得られる２つのアレイユニットを同時にプログラムする場合、当該クアドラント内のワードラインを横切るビットライン数の２倍がそのレベルを変更され、したがって、不要の変位電流の量のほぼ２倍が非選択ワードライン内で発生するという結果が生じることになる。ワードラインを共用するアレイユニットの同時プログラミングがシステムにより回避されれば、この影響を減らすことが可能となる。例えば、ユニットが対を成してプログラムを行う場合、同一クアドラント内の対を回避するようにすることが望ましい。４つのユニットの同時プログラミングを行う場合、これらのユニットが異なるクアドラントから各々得られるものであることが望ましい。したがって、同一クアドラント内の隣接ユニットの同時プログラミングを実行することにより、アドレス指定が単純化されて変位電流量が減り、その結果プログラム妨害が減少するという利点を得ることが可能ではあるが、本発明の１つの局面は、ワードラインを共用しないメモリユニットにメモリユニットの同時プログラミングを限定するものである。
【００２６】
Ｎ個のユニットの上記同時プログラミングを実行する１つの方法として、ユニットの順序を設定し、書込み用として第１のユニットを設定し、第１のユニットと（Ｎ−１）個の後続ユニットとをその順序で書込むという方法がある。次いで、後続する書込みが、次のＮ個のユニットに対して順に行われ、この書込みは、最後に達した場合、その順序の開始部へループする。上記書込みは、デバイスのファームウェアで行う場合のように、書込みシーケンスの論理的リオーダリングを行うことにより複数の方法で実行可能である。例えば、順序０２４６１３５７は従来技術で見られるような順序０１２３４５６７を置き換えたものとすることが可能である。次いで、４つのユニットを同時に書込む場合、次の書込みポインタがユニット４にあれば、ユニット４、６、１、３がまとめて書込まれ、後続して、ユニット５、７、０、２が次のグループとしてプログラムされる。
【００２７】
書込み順序のこの論理的リオーダリングを、例えば、ユニット０の予約セクタに記憶して、不良な列ポインタや別のチップ情報を記憶するようにすることが可能である。これについては米国特許出願第０９／５０５，５５５号（特許文献５）にさらに完全に記載されている。以上記載したように、８個のユニットを４対に構成する本実施形態例では、共用ワードラインを持つユニットを回避しながら同時に書込みを行うことが可能なユニットの最大数は４である。これまでの解説ではユニットのすべてが使用されていることが暗黙のうちに仮定されていた。しかし、上述した実施形態には欠陥のあるアレイユニットを使用から取り除く手段も含まれている。例えば、ユニット４が不良であった場合、ファームウェアは、使用可能ユニットのリストからこのユニットを削除することが可能であり、その結果、当該書込み順序は０２６１３５７−となる。したがって、４つの並列グループでユニットを書込み、その時点での書込みポインタが例えばユニット７に位置していた場合、ユニット７、０、２、６がまとめて書込まれる結果、共用ワードライン（６と７）を用いて２つのユニットの同時プログラミングが行われることになる。本発明の別の局面ではこのようなことが生じる可能性を取り除くことが可能である。
【００２８】
上述した書込み順序の論理的リオーダリングを行う場合でも、プログラミング順からユニットを除去するときはいつも、ユーザまたは製造業者のいずれかにより図２Ａと図２Ｂのデバイスをセットして４つのユニットを同時にプログラムするようにすれば、クアドラントの双方のユニットにおける同時書込みの可能性が結果として生じる。たとえ同時にプログラムするユニット数が２にセットされていても、十分な数のユニットを除去すれば、上記状況が生じる可能性がある。これを回避するために、マルチアレイ書込みでプログラムされる特定のアレイをチェックしてこのような矛盾が結果として生じているか否かの調査が行われ、その場合、不良ユニットが逐次書込まれる。上記例では、書込み順は０２６１３５７−であり、４つのユニットが同時に書込まれ、次の書込みポインタが３に位置していれば、書込まれるグループは３、５、７、０となる。これらの書込みポインタはすべて別個のクアドラント内にあるので矛盾は存在せず、同時書込みの実行が可能となる。次の書込みポインタが７に位置していれば、７、０、２、６の同時書込みによりユニット６と７との間に矛盾が生じることになる。これを回避するためには、ユニット７、０、２をまとめて書込み、それに後続してユニット６への書込みを行うようにすればよい。この矛盾をチェックする複数の方法が存在するが、１つの例として、選択したユニットの一対毎の比較をファームウェアに行わせる例がある。同一クアドラント内でユニットが共用しているアドレスの有意ビットが一致するか否かのチェックを行うことにより上記比較が可能となる。
【００２９】
図４は、共用ワードラインを用いてユニットへの同時書込みを回避する処理の実行が可能で、かつ、ファームウェアまたは別の技法を通じて実現可能な方法を示す単純化したフローチャートを示すものである。ステップ４０１で、起動ユニットと、プログラム対象セクタ数とが指定される。この起動ユニットは、何らかのデフォルト値であってもよいし、前回のプログラミングが停止したユニットに基づいて定められるものであってもよい。上記プログラム対象セクタ数は製造業者またはユーザのいずれかによりセットされたものであってもよい。ステップ４０３で、０２４６１３５７や０２６１３５７−の上記例のようなプログラミングシーケンスが読出される。図２Ｂの実施形態例では、ステップ４０１と４０３の双方の情報はユニット０の予約セクタに保持することが可能である。
【００３０】
ステップ４０５で、いずれかの選択セクタが共通ワードラインを共用しているか否かを調べるための選択セクタの比較が行われる。図２Ａと図２Ｂの実施形態では、この比較は同一クアドラントに在る２つのアレイに対応する。さらに一般的には、ワードラインを共用するユニットは、プレイン（平面）と呼ばれる場合もある。これは、一般的な実施形態が４以上のこのような平面を持ち、各平面は一対以上のユニットから構成される場合があるからである。上記比較は、アドレスに基づいてファームウェアにより一対ずつ行うことができる。矛盾するセクタがなければ、選択セクタのすべてを同時にプログラムすることが可能である（ステップ４０７）。矛盾がある場合、いずれの矛盾ユニットもステップ４０８により代わりに連続してプログラムされることになる。
【００３１】
このプログラミングの特定のラウンドが一旦終了すると、まだプログラムしていない追加ユニットの有無がステップ４０９によりチェックされる。追加ユニットがなければ、この特定のプログラムのサイクルは終了する（ステップ４１３）。追加ユニットがあれば、プログラムされたセクタ数だけ起動ユニットが進められ（ステップ４１１）、処理が反復される。
【００３２】
これまで本発明について主として図２Ａと図２Ｂ、および図３Ａと図３Ｂの特定の実施形態に関して説明してきたが、図４の処理は一般的状況へ容易に拡張できるものである。不揮発性セルからなるアレイを構成して、同時プログラミングが可能な複数のサブユニットに変えるときはいつでも、また、これらのサブユニットのいくつかが共通ワードラインを有する場合、この処理手順により、ワードラインを共用しているサブユニットの同時書込みの回避が可能となる結果、これらのワードラインの誘起電流の減少と、プログラム妨害の低減とがもたらされる。
【００３３】
ビットライン電圧変化の速度制御
上述したように、非選択ワードライン上で誘起される変位電流の振幅はいくつかの要因に左右される。これまで記載した本発明の局面は、上記変位電流に影響を与えるビットライン数の低減について論じるものであった。個々のワードラインの各々に起因する影響を減らすことに関連するという別の局面がある。非選択ワードラインを横切るビットライン数と、これらのビットラインにおけるレベルをセットする速度とが独立しているため、本発明の上記２つの局面は相補的なものであり、単独で独立に利用するか、一緒に利用するかのいずれかの形での利用が可能である。プログラミングの結果生じる妨害との関連で本発明の上記局面を説明するが、読出しのため、並びに、選択ワードラインのアクセスおよびビットラインの昇圧とを行う別の処理のために、上記局面を利用することも可能である。なぜなら、これらのビットラインレベルの変化によりワードラインに変位電流の誘起が再び生じる可能性があるからである。
【００３４】
非選択ワードラインでビットラインＢＬにより生成される変位電流は、ｘ−復号器内のドライバにより１つの電圧から別の電圧へ動く際にビットラインにかかる電圧（Ｖｂｌ）がセットされる速度（Ｉｄｉｓ〜ｄＶｂｌ／ｄｔ）に比例する。一般に、ビットラインのこのレベルが迅速にセットできればできるほど、デバイスはより高速になる。デバイスの速度は多くのアプリケーションでは重要な要因であるため、これらのレベルをできるかぎり迅速にセットして実際に利用できるようにする傾向がある。しかし、直接的に重要性を持つものとして、変位電流の増加があり、さらに、この変位電流の振幅に相応するプログラム妨害の増加がある。したがって、アプリケーションや動作条件によっては、これらの競合する要求間で妥協を行うことが必要となる場合がある。
【００３５】
ある特定のデバイス内でさえ、速度ｄＶｂｌ／ｄｔ用として選ばれた値に変動が生じる場合がある。米国特許出願第０９／５０５，５５５号（特許文献５）に記載のような図２Ａと図２Ｂの実施形態では、デバイスは、２状態メモリセル（２進）または多状態メモリセル（３以上のプログラム可能な状態）のいずれかに基づいて動作が可能である。デバイスが、例えば、セル当たり４状態を記憶することにより動作するように選択されている場合、しきい値の利用可能なウィンドウは、より細かく分割されることになるため、さらに妨害を受けやすくなる。その結果、２進モードで動作しているとき受け入れられたｄＶｂｌ／ｄｔの値が、同じデバイスが多状態メモリとして動作するとき、受け入れられなくなる場合もある。最適立上がり速度Ｖｂｌが書込みサイクルに起因する温度またはデバイス摩耗のような動作条件にも依存することが考えられる場合、上記条件に対する配慮を行う必要がある場合もある。ビットライン・ドライバによりビットライン電圧レベルのセットを行う上記立上がり速度を変更可能とすることにより、デバイスのアプリケーションと動作条件とに合わせてデバイスの動作の最適化を行うことが可能である。
【００３６】
上記最適化はいくつかの方法で行うことが可能である。上記立上がり速度の初期値は、デフォルト値、あるいは、アプリケーションや動作特性に基づいてコントローラが選択した値のいずれかの値にセットすることができる。次いで、システムはプログラム妨害の量を監視し、それに応じて上記立上がり速度の調整を行うことが可能となる。例えば、上記監視と立上がり速度の調整はコントローラで行うことが可能であり、ＥＣＣや別の誤り訂正と結びつけることによって妨害の量が限度を上回ったとき、この立上がり速度を変更できるようにすることも可能である。デバイスのサイクリングまたは、行われる書込みサイクル回数を見張る" ホットカウント（hot count)”の利用に基づいて、上記立上がり速度の周期的調整を行うことも可能である。この周期的調整は、セクタ摩耗と温度変化とに対する補償に利用される" 消去再取得（erase reacquire)”メカニズムと類似の調整であり、その場合セクタ用として新しい最適消去電圧が周期的に定められる。このメカニズムについては、米国特許第５，３９６，４６８号（特許文献７）にさらに完全な記載がある。該特許はサンディスク  コーポレイションに譲渡されたものであり、本願明細書内に参照により取り入れられている。上記特許の図１５ａ、１５ｂ、１５ｃおよびこれらの図と関連する解説に実施形態が詳細に記載されている。
【００３７】
上記とは別に、パフォーマンス要件または結果として生じるエラーの量のいずれかに基づいて、製造業者による立上がり時間の調整を直接に行ったり、セル毎に記憶されている状態数のような或る別のパラメータの関数として調整を行ったり、温度、あるいは、その他の動作条件に応じて調整を行ったりすることも可能である。ユニットの予約セクタに記憶されたパラメータに基づいて上記立上がり速度の調整を行うことも可能である。次いで、上記パラメータの値がメモリテスト並びにデバイスの特定のアプリケーションに基づいて工場でセットされる。最適立上がり速度は、所定の工場で用いられる製造工程により決められることが多いため、上記調整によって異なる工場用として使用されるパラメータの調整、並びに、単一の工場内での工程上の変動の調整を行うことも可能である。
【００３８】
ビットライン電圧のランプ速度が制御可能な回路の実施形態を提供する背景として、このような制御を行うことなくビットラインを駆動する代表的回路を図５と図６に示す。このような回路は、図２Ａと図２Ｂ、および図３Ａと図３Ｂのシステムおよびその他のシステムで使用することも可能である。ビットラインのターンオン時の電圧上昇のランプ速度は、主としてラインの抵抗、および、アースとメモリアレイの別のエレメントと該ライン抵抗との容量結合によって決められる。ビットラインは、基板のイオン注入領域として一般に形成され、メモリセル用のソース領域および／またはドレイン領域として利用される。次いで、これらのイオン注入領域は、上位の層にある金属のようなより高い導電率を持つ材料からつくられるグローバル・ビットラインと接続される。ビットラインの容量結合は通常きわめて低いため、ビットラインが電圧供給源と突然接続された場合、電圧ランプ速度（ｄＶｂｌ／ｄｔ）が高くなる。このランプ速度を小さくする１つの方法として、ビットライン・ドライバの出力に静電容量を加える方法があるが、この方法はかなりの量の回路面積を必要とし、一貫して制御を行うことがいくぶん困難である。本発明のこの局面により達成されることとして、制御された方法で行われるビットライン・ドライバの立上がり時間の減少が挙げられる。しかし、本発明のこの局面についてさらに説明する前に、背景となる図５の例示の回路および図６のこの回路の動作タイミング図について説明する。
【００３９】
メモリセルアレイ（図５には図示せず）の２本のビットライン５０３と５０５は、システム電圧供給源ＶPPと個々の一連のトランジスタを介して各々接続されている。上記ビットラインは、アレイの一部である基板内のイオン注入ストリップのようなローカルなビットラインであってもよいし、あるいは、ローカルビットラインと順番に接続されている通常金属から形成されるグローバルなビットラインであってもよい。長いローカルビットラインは、その長さに沿ってセグメント化されている場合が多く、これら個々のセグメントはトランジスタ回路のスイッチングによってグローバル・ビットラインと接続可能である。
【００４０】
電源およびメモリアレイ・ビットライン５０３と５０５との間で接続されたビットライン・トランジスタ直列回路についてまず説明する。第１のトランジスタ５１１はそのドレインとゲートを電圧供給源ＶPPと接続され、抵抗器として機能する。プログラム・イネーブル（ＰＲＯＧ）信号５１９がアクティブで、かつ、ビットライン５０５内のセルをプログラムする際に接続されるラッチ５１５にデータが存在するという２つの条件が共に成り立つとき、データがプログラムされてアレイの中へ入れられる間、第２のトランジスタ５１３はそのゲートがレベルシフタ５１８およびデータラッチ５１５と接続される。第３のトランジスタ５２１は、そのゲートがコンパレータ５２３の出力と接続され、該コンパレータはそれぞれのライン５２４と５２５とを介してビットライン５０３および５０５とも接続される。コンパレータ５２３の目的は、コンパレータの入力信号５２７に印加されるビットライン電圧供給源ＶBLに対して一定の関係式（等式など）を設けて、ビットライン５０３と５０５のうちの一方の選択されたビットラインの電圧ＧBLを保持することである。上記電圧の保持は、所望のビットライン電圧ＧBLを供給する導通レベルに合わせて第３のトランジスタ５２１を駆動するフィードバック回路で行われる。
【００４１】
ビットライン５０３と直列につながれた第４のトランジスタ５２８は、そのゲートがライン５３０を介してＹ−復号器５３３の出力と接続され、該Ｙ−復号器は、ローカルなアドレス指定バス５３７内の特定のアドレスに応じて、複数の出力ライン５３５のうちの１つの出力ラインのスイッチングを行う。同様に、第４の直列トランジスタ５２９は、ビットライン５０５と接続され、そのゲートはライン５３１によりＹ−復号器５３３と接続されている。復号器５３３を介してアドレス指定を行うことにより、トランジスタ５２８と５２９のうちのいずれかに導電性が与えられることに応じて、１つの時点に２本のビットラインのうちの一方にしかスイッチが入らなくなる。
【００４２】
電圧発生器５３９は、入力側デジタル／アナログ変換器（ＤＡＣ）５４３のアナログ電圧５４１出力により指定されたＶBLの値を生成する。メモリシステムのコントローラ５４７により指定されるデジタル電圧値５４５がレジスタ５４４の中へロードされ、この値はＤＡＣ５４３への入力として利用される。この値により電圧ＶBLがセットされ、したがって、電圧ＧBLがセットされる。本願では、メモリセルからなるアレイまたはサブアレイにおいて、ビットライン５０３と５０５の対を１回またはそれ以上の回数反復使用することが可能であり、この各対はＶPP並びに各対自身のレベルシフタ、コンパレータおよびＹ−復号器とビットラインとを接続する各対自身の直列トランジスタ回路を備えている。しかし、このような別のビットライン対は電圧発生器５３９の同じＶBL出力により駆動される。
【００４３】
ビットライン５０３と５０５とがグローバル・ビットラインであるとき、セグメント選択回路を介してグローバル・ビットライン５０３を２以上のローカルビットライン（図示せず）と接続可能にすることができる。同様に、別のセグメント選択回路を介してグローバル・ビットライン５０５を２以上の追加ローカルビットラインと接続可能にすることもできる。
【００４４】
図６のタイミング図は、一般的なプログラミング処理中の図５の回路における３つの電圧の発生例を示す。カードの形で、メモリ・カードがホストの差込み口の中へ挿入される場合のように、メモリシステムが時刻ｔ０にまずパワーアップされたとき、電圧発生器５３９（図５）は電圧ＶBLの発生を開始し、システムへパワーが供給されている間ずっと電圧の発生を継続する。電圧ＶBLがターンオンされると、電圧発生器５３９の特性に起因して該発生器の自然な立上がり時間５５０が生じるが、この立上がり時間がメモリアレイへ転送されることはない。なぜなら、この立上がり時間はＰＲＯＧ信号５１９がアクティブになることなく生じるものであるからである。その後コントローラ５４７が時刻ｔ１にプログラム・イネーブル信号ＰＲＯＧ５１９を出すとき、グローバル・ビットライン直列回路の各々内の第２のトランジスタに導電性が与えられる。次いで、電圧ＶBLは、Ｙ−復号器５３３により選択されたビットライン５０３、５０５、５０７または５０９のうちの１つに電圧ＧBLを発生させる。ＰＲＯＧイネーブルパルスは高速の立上がり時間５５１を持っているため、駆動されるビットラインに印加されるＧBLはビットラインの抵抗−容量特性により定められる立上がり時間５５３を有する。これは結果として生じる高速の立上がり時間５５３であり、ＧBLを受け取るビットラインを横切る非選択ワードラインの中に電圧が誘起される。
【００４５】
図７と図８とを参照すると、図５のビットライン・ドライバ回路の変更が示されているが、これらの変更により、ＧBLパルスの立上がり時間の制御が可能となり、ワードラインで誘起される電圧レベルの低下が図られる。電圧ＶBLをずっとアクティブに保ち、次いでＰＲＯＧイネーブル信号によりビットラインの中へこの電圧ＶBLをゲートする代わりに、改変された電圧発生器５３９’とコンパレータ５２３’とがＰＲＯＧイネーブル信号５１９の先端部５５５により時刻ｔ１にゲートされ、立上がり時間５５７を持つＶBLパルスが当該時刻に発生する。選択されたビットラインに印加された電圧ＧBLも制御された立上がり時間５５９を時刻ｔ１に有する。当該立上がり時間は、ビットラインの抵抗と静電容量および／またはコンパレータ５２３の出力により駆動されるラインとトランジスタの単独の結果というよりは、電圧発生器５３９’により制御される立上がり時間である。
【００４６】
基本的な実施の際には、図５の電圧発生器５３９の特性を変更する必要はない。図６に示すように、メモリシステムの動作中電圧発生器５３９をオン状態のままにする代わりに、ＰＲＯＧ信号５１９を用いて電圧発生器５３９をターンオンし、図７に示すように、プログラム処理を開始することにより、自然な立上がり時間５５０（図６）を利用することが可能となる。しかし、当該立上がり時間の制御が可能であることが通常望ましい。図７と図８に示す実施形態では、電圧の立上がり５５７の速度は、レジスタ５６１の内容により制御され、該レジスタ５６１によりその内容がライン５６３を介して電圧発生器５３９’へ適用される。ｄＶｂｌ／ｄｔの異なる２つの値のみからの選択を所望であればレジスタ５６１は１ビットであり、上記立上がり時間の異なる４つの値の場合には２ビット、等々である。レジスタは、ヒューズエレメントのような１回のプログラムが可能なランダムアクセスメモリ（ＲＯＭ）セルを含むものであれば、永久的なプログラミングが可能である。例えば、１回のプログラミングが可能なエレメントを用いる場合、上記立上がり時間は、製造業者による永久的選択しか行えないものであってもよい。製造工程の一部であるチップテストに基づいて各メモリアレイ回路チップに対する立上がり時間のセットを行うことが可能である。或いは、レジスタ５６１は、５６５で入力されたデータを記憶する揮発性メモリセルを含むものであってもよい。例えば、メモリシステムをパワーアップする度に、不揮発性メモリアレイ内の記憶データの予約セクタの内のフィールドから上記データの入力を行うことが可能である。例えば、メモリアレイ回路チップの外側から、メモリ・コントローラによりこのフィールドの変更を行うことも可能である。その場合、ユーザまたはホストシステムは、その特性または用途の変化に応じてメモリの耐用期間にわたって切り替えを行うことが可能となる。或いは、チップ内で生成されるデータからコントローラによりこの予約セクタフィールドの書込みを行い、上述したように、そのパフォーマンス、特性または用途の変化を自動的に適合させるようにすることができる。上記とは別に、レジスタ５６１は、コントローラまたは外部ソースによりプログラムされる不揮発性再プログラム可能メモリであってもよいが、通常これは好ましいものではない。
【００４７】
電圧発生器５３９’の一例の主要構成要素の回路図を図９に示す。電源５７１は、ランプ速度制御レジスタ５６１の内容により制御可能である。１つの形態では、電源５７１には複数の異なる電流レベルの並列なソースが含まれ、ランプ速度制御レジスタ出力５６３のビット値により１つのソースが選択される。電源５７１はトランジスタ５７３と５７５の並列なチェーンと直列に接続される。トランジスタ５７７は、チェーン５７３で接続され、ＤＡＣ５４３（図５）のアナログ出力５４６を受け取る。チェーン５７３内の残りのトランジスタ５７９〜５８２は電流ミラー回路のソーストランジスタとして使用される。チェーン５７５のトランジスタ５８５〜５８８は、電流ミラーの受信用トランジスタである。トランジスタ５７９〜５８２のゲートは、トランジスタ５７９〜５８２のゲートとそれぞれ個々に接続されている。
【００４８】
ミラー回路の出力５９１は、電圧供給源ＶPPと、電圧ＶBLの出力５２７との間で接続されるトランジスタ５９３のゲートと接続される。この出力電圧は、電圧調整用フィードバックとして、チェーン５７５の一部であるトランジスタ５９５のゲートとも接続される。別のトランジスタ５９７が出力ライン５９１とアースとの間で接続され、このトランジスタ５９７のゲートはライン５１９内のＰＲＯＧ制御信号と接続される。トランジスタ５９７は、ＰＲＯＧ命令が受信されるまで出力ＶBLを０ボルトのようなスタンバイ・レベルに保持する。一旦ＰＲＯＧが受信されると、ＶBLは、レジスタ５６１（図７）から出るライン５６３内のビットにより電源５７１用として選択された電流レベルに依って決められるランプ速度５５７を用いてランピングを開始する。ソース５７１から得られる低い電流が低速のランプ速度を与えるのに対して、高い電流は高速のランプ速度を与える。コンパレータ５２３’によって、選択されたビットラインに印加される電圧ＧBLVBL に等しく、同一のランプ速度を持つことが確かめられる。
【００４９】
具体的な実施形態例に関して本発明の様々な局面を説明したが、本発明は、添付の請求項の最大範囲内の保護を受ける権利を与えられるものであることが理解されよう。
【図面の簡単な説明】
【００５０】
【図１Ａ】メモリセルアレイを概略的に示す。
【図１Ｂ】図１Ａの一部を回路に対応させて概略的に示す。
【図２】図２Ａに示す回路と図２Ｂに示す回路の接続関係を示す説明図である。
【図２Ａ】本発明の様々な局面の実現が可能な不揮発性メモリシステムの例を示すブロック概略図である。
【図２Ｂ】本発明の様々な局面の実現が可能な不揮発性メモリシステムの例を示すブロック概略図である。
【図３】図３Ａに示す回路と図３Ｂに示す回路の接続関係を示す説明図である。
【図３Ａ】図２Ａのシステムの関連する論理素子とバッファとを備えたメモリセルアレイ・ユニット４の一部のさらに詳細な概略図である。
【図３Ｂ】図２Ｂのシステムの関連する論理素子とバッファとを備えたメモリセルアレイ・ユニット５の一部のさらに詳細な概略図である。
【図４】本発明の１つの局面のための単純化したフローチャートである。
【図５】ビットライン電圧ドライバと選択回路とを示す概略図である。
【図６】図５の回路の動作を示すタイミング図である。
【図７】図５の回路の改変例を示すブロック図である。
【図８】図７の回路により改変されるような図５の回路の動作を示すタイミング図である。
【図９】図７の電圧発生ブロックの回路の例を示す図である。