(57)【要約】      （修正有）【課題】ＭＩＭ型電子放出素子を用いた表示装置において、行配線の電圧降下による画素の輝度むらを防止する。【解決手段】反転信号ＳＴＢが立ち上がると、ｐＭＯＳ帰還スイッチ４５がオフするとともに、レベルシフタ３２からの行選択バルスが出力され、ｎＭＯＳ非選択スイッチ４２がオフし、ｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオンし、出力回路ユニット３１−１の出力電圧Ｇｎが非選択電圧ＶＧＬから選択電圧ＶＧＨへと上昇する。この時、ｐＭＯＳ検出用スイッチ４３には電流は流れないから、出力回路ユニット３１−１の出力電圧Ｇｎは入力電圧ＶＸに等しくなる。すなわち、出力回路ユニット３１−１の出力電圧Ｇｎは常に行選択電圧ＶＧＨに等しくなる。【選択図】図４
2006258921.tif 000002
【特許請求の範囲】
【請求項１】
複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備えた表示装置において、
前記走査回路は走査回路出力点と電源線間に設けられた非選択電圧をオンオフする非選択スイッチと、走査回路出力点と補正選択電圧発生回路出力配線間に設けられた補正選択電圧をオンオフする選択スイッチと、走査回路出力点と補正選択電圧発生回路入力配線間に設けられた選択行の出力電圧を検出する検出用スイッチを各行毎に備え、
第１の入力を補正選択電圧発生回路入力配線と接続し、第２の入力を行選択電圧と接続し、出力を補正選択電圧発生回路出力配線と接続した差動増幅器からなる補正選択電圧発生回路を複数の行配線毎に備えることを特徴とする表示装置。
【請求項２】
前記補正選択電圧発生回路は、前記差動増幅器の入力と出力との間に帰還スイッチを備えることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記帰還スイッチのオフ時刻を前記選択スイッチと前記検出用スイッチのオン時刻より遅らせたことを特徴とする請求項２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査線(行配線)における電圧降下を補正する表示装置、特に、ＭＩＭ型電子放出素子を用いた表示装置に関する。
【背景技術】
【０００２】
これまで、冷陰極電子放出素子として、例えば、金属／絶縁層／金属型電子放出素子（以下「ＭＩＭ型電子放出素子」という。）が知られている。このＭＩＭ型電子放出素子は、絶縁層を挟む上下の電極に電圧を印加することで、電極の表面から電子を放出させるものである。
【０００３】
このＭＩＭ型電子放出素子では、下部電極から放出される電子の９５％程度が電子放出されず上部電極に流れるため、上部電極に接続された行配線に電圧降下が生じ、輝度むらが生じる。これを防ぐため、下部電極に接続された列配線の電圧を補正する方式が検討されている。
【０００４】
しかし、ＭＩＭ型電子放出素子では列配線の寄生容量が大きいため、補正による列配線電圧振幅増加により列配線を駆動する変調回路を構成するデータドライバの消費電力が増加するという問題が生じていた。
【０００５】
下記特許文献１には、走査回路出力電圧を帰還させて走査回路出力回路への入力電圧を補正する行選択電圧補正回路を有するものが記載されている。
【特許文献１】特開２００４−８６１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に示される図１７の補正回路では、演算増幅器２０５を用いた抵抗帰還がかけられている。この結果、出力端子２０７の電圧は参照電圧Ｒｅｆと等しくならず行配線に流れる電流と走査回路の出力オン抵抗とにより生じる電圧降下が補正しきれない。
【０００７】
また、上記特許文献１に示される図２６の補正回路では、各行配線出力毎に演算増幅器５０３を用いたボルテージフォロワーを設け、出力５０１が一定になるようにＦＥＴ５０２のゲートを演算増幅器５０３により駆動している。しかし、ＦＥＴ５０２のドレインソース間電圧が一定となるように動作するため、行配線に流れる電流によりゲートソース間電圧が変化してオン抵抗が大きく変化し、行配線電圧変化の時定数が変化する。さらに、多出力の行を共通の演算増幅器で補正する場合についての考慮がなされていない。
【課題を解決するための手段】
【０００８】
請求項１における差動増幅器の入力インピーダンスは高いため、補正選択電圧発生回路入力配線と検出用スイッチには定常電流は流れないから、差動増幅器の第１の入力電圧は走査回路出力点電圧と等しくなる。この結果、行配線に流れ込む電流と補正選択電圧発生回路出力配線と選択スイッチの抵抗により生じる電圧降下量によらず、走査回路出力点電圧が差動増幅器の第２の入力に印加された行選択電圧と等しくなる様に差動増幅器出力電圧が補正される。したがって、行配線に流れ込む電流と走査回路の出力オン抵抗とにより生じる電圧降下を高精度で補正できる。また、行配線に流れ込む電流により選択スイッチのソース電圧が変化するため、ゲートソース間電圧の変化を小さくすることができ、オン抵抗と時定数変化を小さくできる。
【０００９】
請求項２における帰還スイッチは、選択スイッチと検出用スイッチがオフしている非選択期間にオンしているので、選択行が切り替わる際に、帰還路が切断され差動増幅器出力が不安定になるのを防ぐことができる。
【００１０】
請求項３において、帰還スイッチのオフ時刻を選択行の選択スイッチと検出用スイッチのオン時刻より遅らせることで、走査回路の出力電圧が非選択電圧から選択電圧へと上昇する際生じる初期の急激な電位変動時に、差動増幅器の出力電圧に対する入力電圧の変化が遅れることがないため、オーバーシュートを低減できる。
【発明の効果】
【００１１】
請求項１に記載の表示装置によると、補正誤差が少なく発光時間の信号依存性の少ない高画質特性とを実現できる。
【００１２】
請求項２に記載の表示装置によると、差動増幅器出力を安定化させ、画像異常の発生を防げる。
【００１３】
請求項３に記載の表示装置によると、行配線に出力される選択電圧のオーバーシュートを低減し発光量の高精度制御ができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１５】
図１は、本実施例の全体回路構成（１）を示すブロック図である。表示パネル４は、列配線１、行配線２、ＭＩＭ型電子放出素子３を備える背面板と、この背面板の対向面に蛍光膜１０と蛍光膜１０を覆う様に形成されたメタルバック１１を備える前面板と、パネル内を真空にするためにパネル周辺に設けられた側壁（図示せず）とからなる。
【００１６】
蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に塗分けられた赤、緑、青の３原色からなる。５は列配線に変調信号を出力する変調回路、６−１、６−２は表示パネル４の両側に配置され行選択を行う走査回路である。
【００１７】
ドライバ電源７は、走査回路６−１と６−２に高電源電圧ＶＧＨＨ、非選択電圧ＶＧＬ、論理回路用電圧Ｖｃｃを、変調回路５に最大発光電圧ＶＥＬ、非発光電圧ＶＥＨ、論理回路用電圧Ｖｃｃを、表示コントローラ８に最大発光電圧ＶＥＬ、非発光電圧ＶＥＨ、高電源電圧ＶＧＨＨ、論理回路用電圧Ｖｃｃを供給する。
【００１８】
表示コントローラ８は、走査回路６−１と６−２に制御信号として垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、出力切り替え信号ＳＴＢを、変調回路５に制御信号として水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、変調回路用参照電圧Ｖ０〜ＶＭと、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。
【００１９】
これらの制御信号と、変調回路用参照電圧Ｖ０〜ＶＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、アノード電源９はメタルバック１１に蛍光体を発光させるためのアノード電圧ＶＡを供給する。
【００２０】
図１の変調回路５は、図２に示すデータドライバの直列接続からなる。
【００２１】
図２において、２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタ、２４は表示コントローラから同時に入力される赤、緑、青に対応するＤ００〜Ｄ０ｎ−１、Ｄ１０〜Ｄ１ｎ−１、Ｄ２０〜Ｄ２ｎ−１の３出力ｎビットの表示データを順次取り込むデータレジスタ、２３はデータレジスタ２４からの表示データを出力切り替え信号ＳＴＢに同期して取り込むデータラッチ、２６は表示コントローラ８の出力する変調回路用参照電圧Ｖ０〜ＶＭから抵抗分割により２のｎ乗個の階調電圧を発生させる階調電圧生成部、２２はデータラッチ２３の出力するｎビット表示データに応じ２のｎ乗個の階調電圧から電圧を選択するデコーダ、２１はデコーダ２２の出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーからなる出力回路である。
【００２２】
また、ＨＲ／Ｌはシフトレジスタ２５のシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。なお、変調回路用参照電圧Ｖ０〜ＶＭは非発光電圧ＶＥＨから最大発光電圧ＶＥＬの間をＭ等分した電圧であり、階調電圧生成部２６を構成する抵抗の分割抵抗値は全て等しく、階調と出力電圧の関係は線形となっている。
【００２３】
ここで、１水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（又はＨＩＯ２）信号として入力され、シフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、３出力同時にｎビットの表示データが順次データレジスタ２４に取り込まれる。
【００２４】
第１のデータドライバのデータレジスタ２４への表示データの取り込みが終了すると、ＨＩＯ２（又はＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり、第２のデータドライバのＨＩＯ１（又はＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。
【００２５】
この様にして、全表示データのデータレジスタ２４への取り込みが終了すると、１水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して、全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。取り込まれた表示データはそれぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。
【００２６】
次に、図１の走査回路６−１、６−２は、図３に示すスキャンドライバの直列接続からなる。
【００２７】
図３において、３３は１水平走査期間毎に選択行を順次切り替えるための選択信号を生成するシフトレジスタ、３２はシフトレジスタ３３の出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから高電源電圧ＶＧＨＨ−非選択電圧ＶＧＬのレベルに変換するレベルシフタ、３１はレベルシフトされたシフトレジスタ３３の出力に応じ選択電圧ＶＧＨ又は非選択電圧ＶＧＬを出力電圧Ｇ１〜Ｇｌとして、表示パネル４の行配線２の各々に出力するためのＣＭＯＳ反転回路からなる出力回路、３４は出力回路３１に入力する補正選択電圧ＶＯを発生させる補正選択電圧発生回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。
【００２８】
ここで、１垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバのＶＩＯ１（又はＶＩＯ２）信号として入力され、１水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。
【００２９】
次に、出力された選択信号と出力切り替え信号ＳＴＢの反転信号との論理積がレベルシフタ３２により高電源電圧ＶＧＨＨ−非選択電圧ＶＧＬのレベルにレベルシフトされ、補正選択電圧発生回路３４により生成された補正された選択電圧ＶＯが出力回路３１に入力され、表示パネル４の選択行配線に選択電圧ＶＧＨとして出力される。他方、表示パネル４の非選択行配線には非選択電圧ＶＧＬが出力される。
【００３０】
第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（又はＶＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のスキャンドライバのＶＩＯ１（又はＶＩＯ２）に入力され、第２のスキャンドライバ内のシフトが開始される。
【００３１】
この様にして全行が順次選択される。各スキャンドライバの補正選択電圧発生回路３４は、ＶＩＯ１（又はＶＩＯ２）が入力されると動作可能となり、ＶＩＯ２（又はＶＩＯ１）が次のスキャンドライバに入力されると動作停止する。
【００３２】
図４は、図３に示すスキャンドライバ内の出力回路３１と補正選択電圧発生回路３４の詳細を示す。３１−１は各行毎に設けられた出力回路のユニットを示す。
【００３３】
図３において、４１は補正選択電圧発生回路３４の発生する補正選択電圧ＶＯをオンオフするｐＭＯＳ選択スイッチ、４２は非選択電圧ＶＧＬをオンオフするｎＭＯＳ非選択スイッチ、４３は選択行の出力回路の出力電圧Ｇｎを補正選択電圧発生回路３４への入力電圧ＶＸとして伝えるｐＭＯＳ検出用スイッチである。
【００３４】
また、４４は出力回路ユニット３１−１からの入力電圧ＶＸが行配線に電流が流れず補正を行わない時の行選択電圧ＶＧＨに等しくなる様に補正選択電圧ＶＯを出力する差動増幅器、４５は出力切り替え信号ＳＴＢの反転信号によりオンオフするｐＭＯＳ帰還スイッチ、４６は各出力回路のユニット３１−１内のＰＭＯＳ検出用スイッチ４３と補正選択電圧発生回路３４内の差動増幅器４４の入力を接続する補正選択電圧発生回路入力配線、４７は各出力回路のユニット３１−１内のｎＭＯＳ非選択スイッチ４２に非選択電圧ＶＧＬを供給する電源線、４８は各出力回路のユニット３１−１内のＰＭＯＳ選択スイッチ４１と補正選択電圧発生回路３４内の差動増幅器４４の出力を接続する補正選択電圧発生回路出力配線である。
【００３５】
ここで、出力切り替え信号ＳＴＢが立下がり、その反転信号が立ち上がると、ｐＭＯＳ帰還スイッチ４５がオフするとともに、レベルシフタ３２から選択行に低電圧の行選択バルスが出力され、選択行のｎＭＯＳ非選択スイッチ４２がオフし、ｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオンし、出力回路の出力電圧Ｇｎが非選択電圧ＶＧＬから選択電圧ＶＧＨへと上昇する。
【００３６】
定常状態では差動増幅器４４が、出力回路ユニット３１−１からの入力電圧ＶＸが行配線に電流が流れず補正を行わない時の行選択電圧ＶＧＨに等しくなる様に補正選択電圧ＶＯを出力する。
【００３７】
この時、ｐＭＯＳ検出用スイッチ４３には電流は流れないから、出力回路ユニット３１−１の出力電圧Ｇｎは入力電圧ＶＸに等しくなる。すなわち、出力回路ユニット３１−１の出力電圧Ｇｎは常に行選択電圧ＶＧＨに等しくなる。
【００３８】
ついで、出力切り替え信号ＳＴＢが立ち上がり、その反転信号が立下がると、ｐＭＯＳ帰還スイッチ４５がオンするとともに、選択行の行選択バルスが高電圧となり、選択行のｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオフし、ｎＭＯＳ非選択スイッチ４２がオンし、出力回路ユニット３１−１の出力電圧Ｇｎが選択電圧ＶＧＨから非選択電圧ＶＧＬへと低下する。
【００３９】
この時、ｐＭＯＳ帰還スイッチ４５は、ｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオフしている非選択期間にオンする。この結果、選択行が切り替わる際に帰還路が切断され差動増幅器４４の出力が不安定になるのを防ぐことができる。
【００４０】
図５に１水平走査期間内のデータドライバとスキャンドライバ出力タイミングを示す。
【００４１】
図５において、出力切り替え信号ＳＴＢの立ち上がりに同期してデータドライバの出力が切り替わる。列配線の抵抗と容量及びデータドライバの出力インピーダンスにより決まるデータドライバ出力遅延時間経過後、出力切り替え信号ＳＴＢの立ち下がりに同期して選択行スキャンドライバの出力が非選択電圧ＶＧＬから選択電圧ＶＧＨに変化する。
【００４２】
１水平走査期間の終了時点で、選択行スキャンドライバの出力が選択電圧ＶＧＨから非選択電圧ＶＧＬに変化するとともにデータドライバの出力が切り替わる。行配線に電流が流れる場合には、電圧降下を防ぐために行配線抵抗は低く設定され、行配線時定数は列配線時定数に比し小さい。
【００４３】
本実施例のタイミングでは、発光時間は、配線時定数の小さな行配線に信号を出力するスキャンドライバの出力時間により決定される。この結果、配線遅延により生じる輝度の不均一性を小さくできる。
【００４４】
本発明では、表示データによらず選択時のスキャンドライバ出力点での電圧降下がそれぞれゼロとなり、スキャンドライバ出力点電圧が常に一定の選択電圧ＶＧＨとなる様に左右スキャンドライバ出力回路へ入力される選択電圧を補正している。
【００４５】
図６はこの時の行配線電圧降下とデータドライバ出力電圧補正値を説明する図である。
【００４６】
図６において、３はＭＩＭ型電子放出素子、ｒは一画素当たりの走査線抵抗、Ｒｏはスキャンドライバ出力回路オン抵抗、ｉｍは第ｍ番目の画素のタイオード電流、ｉＲｍは第ｍ番目の画素のタイオード電流中右から流れ込む成分、ｉＬｍは第ｍ番目の画素のタイオード電流中左から流れ込む成分、Ｖｍは第ｍ番目の画素に生じる行配線電圧降下、Ｉｍは第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流、ＶＶＬは左端スキャンドライバ出力回路へ入力される選択電圧補正値、ＶＶＲは右端スキャンドライバ出力回路へ入力される補正選択電圧である。
【００４７】
ＭＩＭ型電子放出素子３の各画素に流れるタイオード電流ｉｍを所定値とするために、第ｍ番目の画素に出力されるデータドライバ出力には第ｍ番目の画素に生じる行配線電圧降下Ｖｍだけ補正された電圧が出力され、スキャンドライバ出力点での電圧降下がゼロとなる様に左右のスキャンドライバ出力回路には、それぞれ補正値ＶＶＬ、ＶＶＲだけ補正された電圧が入力される。
【００４８】
第ｍ番目の画素に生じる行配線電圧降下Ｖｍは以下の様に求められる。スキャンドライバ出力回路にそれぞれ補正値ＶＶＬ、ＶＶＲを入力することによりスキャンドライバ出力点での電圧降下量はゼロとなり、左右スキャンドライバ出力点が仮想接地点となる。
【００４９】
第ｍ番目の画素のダイオード電流ｉｍは両側の走査回路から流れ込むｉＬｍとｉＲｍの２成分からなる。ダイオード電流が第ｍ番目の画素だけに流れる場合に第ｍ番目の画素に生じる電圧降下をｖｍとすると、両端の接地点への電圧降下が等しいことから、次式（１）が成り立つ。
【数１】
2006258921.tif 000003
【００５０】
ｉＲｍ＝ｉｍ−ｉＬｍであることを考慮してｉＬｍを求めると次式（２）となる。
【数２】
2006258921.tif 000004
【００５１】
また、ｉＲｍを求めると次式（３）となる。
【数３】
2006258921.tif 000005
【００５２】
重ね合わせの定理により、次式（４）に示す様に、接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮは、第ｍ番目の画素のダイオード電流ｉｍ中右から流れ込む成分ｉＲｍの和となる。
【数４】
2006258921.tif 000006
【００５３】
電流は保存されるから第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１は第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Iｍに第ｍ番目の画素のダイオード電流ｉｍを加算して求められる。この関係は任意のｍについて成り立ち、ＩＮの向きが他とは逆であることを考慮して次式（５）が成り立つ。
【数５】
2006258921.tif 000007
【００５４】
さらに、第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１は、電流Ｉｍ−１に１画素当たりの抵抗値ｒをかけた隣接画素間の電圧降下をＶｍに加えて求められる。この関係は任意のｍについて成り立ち、第Ｎ番目の画素での電圧降下ＶＮが常にゼロであることを考慮すると、次式（６）が成り立つ。
【数６】
2006258921.tif 000008
【００５５】
以上から、式（４）に示すＩＮを初期値として式（５），（６）を逐次計算することで第ｍ番目の画素に生じる電圧降下を計算できる。所定のダイオード電流を流すにはデータドライバ出力電圧をこの値だけ補正すればよい。
【００５６】
図７に電圧降下補正回路（１）の詳細を示す。電圧降下補正回路（１）は、図１の表示コントローラ８内に設けられ、変調回路５に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。表示コントローラ８の他の部分は、表示装置外部から映像信号を受取り、電圧降下補正回路（１）に赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を、変調回路５と走査回路６−１、６−２に制御信号を出力する。
【００５７】
図７において、７１は逆ガンマ処理部、７２は赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２を表示パネル４上の配列に合わせ変換するパラレル／シリアル（Ｐ／Ｓ）変換回路、７３はシリアルデータに変換された表示データを保持するラインメモリ、７４は補正データを表示データに加算するための加算回路、７５は補正された表示データを赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換するシリアル／パラレル（Ｓ／Ｐ）変換回路である。
【００５８】
また、７６は表示データをダイオード電流に変換する変換テーブルよりなるデータ電流変換回路、７８−１〜７８−７は補正電圧を算出するための補正電圧算出手段、７７は補正電圧を補正データに変換するための電圧データ変換回路である。
【００５９】
また、７８−１は各画素のダイオード電流値ｉｊを保持するラインメモリ、７８−２は各画素のダイオード電流値ｉｊと係数とを乗算して順次加算し、式（４）に示す接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮを計算するＩＮ計算回路、７８−３は計算された電流ＩＮを保持する電流ＩＮラッチ回路、７８−４はラインメモリ７８−１中の各画素のダイオード電流ｉｊをＮ番目から順次加算する電流ｉｊ加算回路、７８−５は電流ｉｊ加算回路７８−４の加算値から電流ＩＮラッチ回路７８−３に保持された電流ＩＮを減算し、式（５）に示す第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１を求める電流Ｉｍ−１計算回路、７８−６は電流ＩｊをＮ番目から順次加算する電流Ｉｊ加算回路、７８−７は電流Ｉｊ加算回路７８−６の加算値に１画素当たりの走査線抵抗ｒを乗じた値を加算して、式（６）に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１を求めるＶｍ−１計算回路である。
【００６０】
図７に示す電圧降下補正回路（１）に入力された赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は、逆ガンマ処理部７１で表示パネル４の駆動電圧と発光特性の関係に基づいて逆ガンマ補正がなされた後、パラレル／シリアル変換回路７２で表示パネル４上の配列に合わせたシリアルデータに変換され、ラインメモリ７３に書き込まれる。
【００６１】
これと並列に、変換されたシリアルデータはデータ電流変換部７６に入力され、ダイオード電流ｉｊに変換された後、７８−１〜７８−７からなる補正電圧算出手段に入力され補正電圧が計算される。なお、ダイオード電流ｉｊはラインメモリ７８−１に順次保持される。
【００６２】
他方、ＩＮ計算回路７８−２では、順次ダイオード電流ｉｊと係数との乗算と前画素までの加算値との加算がなされ、式（４）に示す接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮが計算され、Ｎ番目の画素の積和が終了した時点の値が電流ＩＮラッチ７８−３に保持される。
【００６３】
次の水平期間になると、ラインメモリ７３よりＮ番目の画素から順次表示データが読み出されるのに同期して、補正のための電圧降下が読み出されて、補正のための電圧降下が加算される。第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１は以下の様に計算される。
【００６４】
ラインメモリ７８−１からｍ番目のダイオード電流ｉｍが読み出され、電流ｉｊ加算回路７８−４内に保持されたＮ番目の画素から第ｍ−１番目の画素のダイオード電流の和に加算される。
【００６５】
この加算値から、電流Ｉｍ−１計算回路７８−５で電流ＩＮラッチ回路７８−３に保持された電流ＩＮが減算され、式（５）に示す第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１が計算される。
【００６６】
電流Ｉｍ−１は、電流Ｉｊ加算回路７８−６内に保持された第Ｎ−１番目の画素から右端のＮ番目の画素に流れる電流−ＩＮ−１から、第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍまでの電流の和に加算される。
【００６７】
この加算値は、Ｖｍ−１計算回路７８−７で１画素当たりの走査線抵抗ｒを乗じられ、式（６）に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１が求められる。
【００６８】
この電圧降下Ｖｍ−１は、電圧データ変換回路７７で補正データに変換され、加算回路７４でラインメモリ７３に保持された表示データに加算される。その後、補正された表示データはシリアル／パラレル変換回路７５で赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換される。
【００６９】
本実施例では、スキャンドライバの出力回路３１の出力電圧Ｇｎが、ｐＭＯＳ検出用スイッチ４３と補正選択電圧発生回路３４への入力配線４６により差動増幅器４４の入力に伝えられ、差動増幅器４４で補正を行わない時の行選択電圧ＶＧＨと比較され、差動増幅器４４の出力が補正され出力配線４８を介してｐＭＯＳ選択スイッチ４１に出力される。
【００７０】
差動増幅器４４の入力インピーダンスは高いため入力配線４６と検出用スイッチ４３には定常電流は流れないから、差動増幅器４４の第１の入力電圧は走査回路出力点電圧と等しくなる。
【００７１】
この結果、行配線に流れ込む電流と、出力配線４８とｐＭＯＳ選択スイッチ４１との抵抗により生じる電圧降下量によらず、走査回路の出力点電圧が補正を行わない時の行選択電圧ＶＧＨと等しくなる様に、差動増幅器４４の出力電圧が補正される。したがって、行配線に流れ込む電流と走査回路の出力オン抵抗とにより生じる電圧降下を高精度で補正できる。
【００７２】
さらに、ｐＭＯＳ選択スイッチ４１のソース電圧が、差動増幅器４４の出力により補正されるためゲートソース間電圧の変化を小さくすることができ、オン抵抗変化を小さくできる。
【００７３】
他方、ｐＭＯＳ帰還スイッチ４５は、ｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオフしている非選択期間にオンする。この結果、選択行が切り替わる際に帰還路が切断され差動増幅器４４の出力が不安定になるのを防ぐことができる。
【実施例２】
【００７４】
以上説明した実施例１では、出力回路の出力電圧Ｇｎが非選択電圧ＶＧＬから選択電圧ＶＧＨへと上昇する際にオーバーシュートが生じ、発光量の高精度制御が困難になるという場合がある。
【００７５】
このオーバーシュートは、ｐＭＯＳ選択スイッチ４１のオン抵抗と行配線２の配線容量による遅延、ｐＭＯＳ検出用スイッチ４３と差動増幅器４４の入力配線４６の配線容量による遅延により、差動増幅器４４の出力電圧変化に対し入力電圧変化が遅れることにより生じる。
【００７６】
本実施例では、ｐＭＯＳ帰還スイッチ４５のオフ時刻を選択行のｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３のオン時刻より遅らせる。
【００７７】
図８に１水平走査期間内のデータドライバとスキャンドライバの出力タイミングを示す。信号Ｓの反転信号以外は図５と同様である。信号Ｓの反転信号は、出力切り替え信号ＳＴＢの反転信号の代わりにｐＭＯＳ帰還スイッチ４５のゲートに入力されるｐＭＯＳ帰還スイッチ制御信号である。
【００７８】
この動作を、図３，４を用いて説明する。出力切り替え信号ＳＴＢが立下がると、レベルシフタ３２から選択行に行選択バルスが出力され、選択行のｎＭＯＳ非選択スイッチ４２がオフし、ｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３がオンし、出力回路の出力電圧Ｇｎが非選択電圧ＶＧＬから選択電圧ＶＧＨへと上昇する。
【００７９】
この時、図８に示す信号Ｓの反転信号は低電圧であり、ｐＭＯＳ帰還スイッチ４５がオンしているため、差動増幅器４４の出力電圧と入力電圧変化は等しく遅延は生じない。その後、出力回路の出力電圧Ｇｎが選択電圧ＶＧＨ近傍まで立ち上がった後、信号Ｓの反転信号が立ち上がるとｐＭＯＳ帰還スイッチ４５がオフする。
【００８０】
この時刻以降、差動増幅器４４の出力電圧変化に対し入力電圧変化が遅れるが、差動増幅器４４の出力電圧の変化が小さいためオーバーシュートが生じることはない。
【００８１】
本実施例では、ｐＭＯＳ帰還スイッチ４５のオフ時刻を選択行のｐＭＯＳ選択スイッチ４１とｐＭＯＳ検出用スイッチ４３のオン時刻より遅らせることで、走査回路の出力電圧が非選択電圧から選択電圧へと上昇する際生じる初期の急激な電位変動時に、差動増幅器４４の出力電圧に対する入力電圧変化の遅れが生じることがないため、オーバーシュートを低減できる。
【実施例３】
【００８２】
本実施例では、実施例２でスキャンドライバの出力点から両端の画素までの抵抗を考慮してデータドライバ出力電圧を補正した。図９は、この時の行配線電圧降下と補正の様子を説明する図である。
【００８３】
図９において、符号３、ｒ、Ｒｏ、ｉｍは、図６と同様であり、符号ｉＲｍ’、ｉＬｍ’、Ｖｍ’、Ｉｍ’、ＶＶＬ’、ＶＶＲ’は、図６のｉＲｍ、ｉＬｍ、Ｖｍ、Ｉｍ、ＶＶＬ、ＶＶＲと同様である。また、Ｒｏ２は、スキャンドライバ出力点から両端画素までの抵抗である。
【００８４】
第ｍ番目の画素に生じる行配線電圧降下Ｖｍ’は以下の様に求められる。スキャンドライバ出力回路にそれぞれ補正値ＶＶＬ’、ＶＶＲ’を入力することによりスキャンドライバ出力点の電圧降下量はゼロとなリ、スキャンドライバ出力点が仮想接地点となる。
【００８５】
第ｍ番目の画素のダイオード電流ｉｍは両端の走査回路から流れ込むｉＬｍ’とｉＲｍ’の２成分からなる。ダイオード電流が第ｍ番目の画素だけに流れる場合に第ｍ番目の画素に生じる電圧降下をｖｍ’とすると、両端の接地点への電圧降下が等しいことから、次式（７）が成り立つ。
【数７】
2006258921.tif 000009
【００８６】
ｉＲｍ’＝ｉｍ−ｉＬｍ’であることを考慮してｉＬｍ’を求めると次式（８）となる。
【数８】
2006258921.tif 000010
【００８７】
また、ｉＲｍ’を求めると次式（９）となる。
【数９】
2006258921.tif 000011
【００８８】
重ね合わせの定理により、次式（１０）に示す様に接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮ’は、第ｍ番目の画素のダイオード電流ｉｍ中右端から流れこむ成分ｉＲｍ’の和となる。
【数１０】
2006258921.tif 000012
【００８９】
このＩＮ’にスキャンドライバ出力点から両端画素までの抵抗Ｒｏ２をかけると、第Ｎ番目の画素での電圧降下ＶＮ’が次式（１１）により求められる。
【数１１】
2006258921.tif 000013
【００９０】
また、電流は保存されるから第ｍ−１番目の画素から第ｍ番目の画素に流れる電流Ｉｍ−１’は、第ｍ番目の画素から第ｍ＋１番目の画素に流れる電流Ｉｍ’に第ｍ番目の画素のダイオード電流ｉｍを加算して求められる。
【００９１】
この関係は任意のｍについて成り立ち、ＩＮ’の向きが他とは逆であることを考慮して次式（１２）が成り立つ。
【数１２】
2006258921.tif 000014
【００９２】
さらに、第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１’は、Ｖｍ’から電流Ｉｍ−１’に１画素当たりの抵抗値ｒをかけた隣接画素間の電圧降下を加えて求められる。
【００９３】
この関係は任意のｍについて成り立ち、第Ｎ番目の画素での電圧降下がＶＮ’であることを考慮すると、次式（１３）が成り立つ。
【数１３】
2006258921.tif 000015
【００９４】
以上から、式（１０）（１１）に示すＩＮ’，ＶＮ’を初期値として式（１２），（１３）を逐次計算することで第ｍ番目の画素に生じる電圧降下Ｖｍ’を計算できる。所定のダイオード電流を流すにはデータドライバ出力電圧をこの値だけ補正すればよい。
【００９５】
図１０に電圧降下補正回路（２）の詳細を示す。電圧降下補正回路（２）は、図１の表示コントローラ８内に設けられ、変調回路５に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。
【００９６】
表示コントローラ８の他の部分は、表示装置外部から映像信号を受取り、電圧降下補正回路（２）に赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を、変調回路５と走査回路６−１，６−２に制御信号を出力する。
【００９７】
図１０において、符号７１、７２、７３、７４、７５、７６、７７は、図７と同様であり、１０−１〜１０−９は、補正電圧を算出するための補正電圧算出手段である。
【００９８】
また、１０−１、１０−３、１０−６、１０−７、１０−８はそれぞれ図７の７８−１、７８−３、７８−４、７８−５、７８−６と同様であり、１０−２と１０−４は、各画素のダイオード電流値ｉｊと係数とを乗算して順次加算し、式（１０）に示す接地点から右端の第Ｎ番目の画素に向かって流れる電流ＩＮ’を計算するＩＮ’計算回路と、この電流ＩＮ’と係数とを乗算し、式（１１）に示す第Ｎ番目の画素での電圧降下ＶＮ’を求める電圧降下ＶＮ’計算回路、１０−５は計算された電圧降下ＶＮ’を保持する電圧降下ＶＮ’ラッチ回路、１０−９はラッチ回路１０−５に保持された電圧降下ＶＮ’に、電流Ｉｊ加算回路１０−８の加算値に１画素当たりの走査線抵抗ｒを乗じた値を加えて、式（１３）に示す第ｍ−１番目の画素に生じる電圧降下Ｖｍ−１’を求めるＶｍ−１’計算回路である。
【００９９】
図１０における電圧降下補正回路（２）では、図７と同様の表示データの補正が行われる。入力された赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は、逆ガンマ処理部７１で表示パネル４の駆動電圧と発光特性の関係に基づいて逆ガンマ補正がなされた後、パラレル／シリアル変換回路７２で表示パネル４上の配列に合わせたシリアルデータに変換され、ラインメモリ７３に書き込まれる。
【０１００】
これと並列に、変換されたシリアルデータは、データ電流変換部７６に入力され、ダイオード電流ｉｊに変換された後、１０−１〜１０−９からなる補正電圧算出手段に入力され式（１３）により計算された電圧降下Ｖｍ−１が、電圧データ変換回路７７で補正データに変換され、加算回路７４でラインメモリ７３に保持された表示テータに加算される。
【０１０１】
その後、補正された表示データはシリアル／パラレル変換回路７５で赤、緑、青に対応する表示データＤ０、Ｄ１、Ｄ２に変換される。
【０１０２】
本実施例では、スキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２を考慮してデータドライバの出力電圧を補正することでより高精度の補正がてきる。
【実施例４】
【０１０３】
図１１は、本発明に係る他の全体構成図（２）であって、画面を上下ブロックに分割し上下ブロックに画像を同時表示するものである。
【０１０４】
図１１において、符号２、４、７、９、１０、１１は、図１と同様であり、１１１−１と１１１−２は、表示パネル４の中央で分割された列配線、１１５−１、１１５−２は、それぞれ上下の列配線に変調信号を出力する変調回路、１１６−１１、１１６−１２は、表示パネル４の両側に配置され画面上部の行選択を行う走査回路、１１６−２１、１１６−２２は、表示パネル４の両側に配置され画面下部の行選択を行う走査回路である。
【０１０５】
また、ドライバ電源７は、走査回路１１６−１１、１１６−１２、１１６−２１、１１６−２２に、高電源電圧ＶＧＨＨ、非選択電圧ＶＧＬ、論理回路用電圧Ｖｃｃを、変調回路１１５−１、１１５−２と表示コントローラ１１８に、最大発光電圧ＶＥＬ、非発光電圧ＶＥＨ、高電源電圧ＶＧＨＭ、論理回路用電圧Ｖｃｃを供給する。
【０１０６】
また、表示コントローラ１１８は、走査回路１１６−１１、１１６−１２、１１６−２１、１１６−２２に、垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、出力切り替え信号ＳＴＢを、変調回路１１５−１、１１５−２に、水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２、参照電圧Ｖ０〜ＶＭを出力する。
【０１０７】
これらの制御信号中、参照電圧Ｖ０〜ＶＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。なお、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は変調回路１１５−１、１１５−２で異なるものが入力される。
【０１０８】
図１１の変調回路１１５−１、１１５−２及び走査回路１１６−１１、１１６−１２、１１６−２１、１１６−２２の構成と動作は実施例１と同様である。
【０１０９】
表示コントローラ１１８内には図７又は図１０に示す電圧降下補正回路が２個設けられ、それぞれ変調回路１１５−１、１１５−２に同時に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。表示コントローラ１１８の他の部分にはフレームメモリが設けられ、表示装置外部から映像信号を受取り、電圧降下補正回路に上下プロックに対応する赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を、変調回路１１５−１、１１５−２と走査回路１１６−１，１１６−２に制御信号を出力する。
【０１１０】
本実施例では、画面を上下ブロックに分割し上下ブロックに画像を同時表示した。この結果、１行の表示時間を従来に比べ２倍にできるため、輝度を同一とすると行配線に流れる電流を１／２とでき、補正する電圧降下量を１／２とできる。
【０１１１】
さらに、列配線を分割しているので、変調回路１１５−１、１１５−２の駆動容量が１／２となり、変調回路１１５−１と１１５−２で消費される電力を１／２とできる。
【０１１２】
実施例１から実施例４では補正選択電圧発生回路３４はスキャンドライバ毎に設けたが、独立して動作する走査回路毎に設けてもよい。すなわち、図１に示す様に表示パネル４の両側に走査回路６−１、６−２を配置する場合には、走査回路６−１、６−２毎に補正選択電圧発生回路を設けてもよい。
【０１１３】
また、図１１に示す様に画面を上下ブロックに分割し上下プロックに画像を同時表示する場合には、走査回路１１６−１１、１１６−１２、１１６−２１、１１６−２２毎に補正選択電圧発生回路を設けてもよい。
【０１１４】
スキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２が配線配置のために各行で異なる場合がある。この時には、実施例３で各行毎に異なるＲｏ２を用い係数を計算する。これによりスキャンドライバ出力点から両端の画素までの抵抗Ｒｏ２のばらつきにより発生する画質劣化を防ぐ事ができる。
【図面の簡単な説明】
【０１１５】
【図１】本発明に係る全体構成図（１）。
【図２】図１に示す変調回路におけるデータドライバの構成図。
【図３】図１に示す走査回路におけるスキャンドライバの構成図。
【図４】図３に示す補正電圧発生回路３４と出力回路３１の詳細図。
【図５】図２，図３に示すデータドライバとスキャンドライバの駆動タイミング図（１）。
【図６】図１に示す行配線の等価回路図（１）。
【図７】図１に示す表示コントローラ内に設けられた電圧降下補正回路図（１）。
【図８】図２，図３に示す他のデータドライバとスキャンドライバの駆動タイミング図（２）。
【図９】図１に示す行配線の他の等価回路図（２）。
【図１０】図１に示す表示コントローラ内に設けられた他の電圧降下補正回路図（２）。
【図１１】本発明に係る他の全体構成図（２）。
【符号の説明】
【０１１６】
１…列配線、２…行配線、３…ＭＩＭ型電子放出素子、４…表示パネル、５…変調回路、６−１，６−２…走査回路、７…ドライバ電源、８…表示コントローラ、９…アノード電源。
２１…出力回路、２２…デコーダ、２３…データラッチ、２４…データレジスタ、２５…シフトレジスタ、２６…階調電圧生成部。
３１…出力回路、３２…レベルレジスタ、３３…シフトレジスタ、３４…補正選択電圧発生回路、３１−１…出力回路ユニット。
４１…ｐＭＯＳ選択スイッチ、４２…ｎＭＯＳ非選択スイッチ、４３…ｐＭＯＳ検出用スイッチ、４４…差動増幅器、４５…ｐＭＯＳ帰還スイッチ、４６…補正選択電圧発生回路入力配線、４７…電源線、４８…補正選択電圧発生回路出力配線。
７１…逆γ処理部、７２…Ｐ／Ｓ変換回路、７３…ラインメモリ、７４…加算回路、７５…Ｓ／Ｐ変換回路、７６…データ／電流変換部、７７…電圧／データ変換部、７８−１〜７８−７…補正電圧算出手段（７８−１…ラインメモリ、７８−２…電流ＩＮ計算回路、７８−３…電流ＩＮラッチ回路、７８−４…電流ｉｊ加算回路、７８−５…電流Ｉｍ−１計算回路、７８−６…電流Ｉｊ加算回路、７８−７…電圧降下Ｖｍ−１計算回路）。
１０−１〜１０−９…補正電圧算出手段（１０−１…ラインメモリ、１０−２…ＩＮ’計算回路、１０−３…電流ＩＮ’ラッチ回路、１０−４…ＶＮ’計算回路、１０−５…ＶＮ’ラッチ回路、１０−６…電流ｉｊ加算回路、１０−７…電流Ｉｍ−１’計算回路、１０−８…電流Ｉｊ’加算回路、１０−９…Ｖｍ−１’計算回路）。
１１１−１，１１１−２…列配線、１１５−１，１１５−２…変調回路、１１６−１１，１１６−１２，１１６−２１，１１６−２２…走査回路、１１８…表示コントローラ。
【図１】
2006258921.tif 000016
【図２】
2006258921.tif 000017
【図３】
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【図４】
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【図５】
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【図６】
2006258921.tif 000021
【図７】
2006258921.tif 000022
【図８】
2006258921.tif 000023
【図９】
2006258921.tif 000024
【図１０】
2006258921.tif 000025
【図１１】
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