(57)【要約】【課題】  従来、例えば、ゲート絶縁膜としてＳiＯ2を使用したＭＯＳＦＥＴは、その絶縁耐圧によってゲート絶縁膜に誘起できる電荷量が制限され、低い駆動電圧で大きな電流を制御することが困難であった。【解決手段】  制御電圧が印加されるゲート電極３と、該制御電圧によって導通状態が制御されるソース電極４およびドレイン電極５とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層１と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜２と、を備えるように構成する。【選択図】      図２
2006121029.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、
前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、
前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置。
【請求項２】
請求項１に記載の固体電子装置において、前記チャネル層は、キャリア濃度が高い酸化物導電性材料で構成されることを特徴とする固体電子装置。
【請求項３】
請求項２に記載の固体電子装置において、前記チャネル層は、インジウム錫酸化物［ＩＴＯ］，ＬＳＣＯ［ＬaXＳr1-XＣuＯ4］，酸化錫［ＳnＯ2］，酸化亜鉛［ＺnＯ］または酸化インジウム［Ｉn2Ｏ3］であることを特徴とする固体電子装置。
【請求項４】
制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、
前記ソース電極および前記ドレイン電極間にチャネルを生成するインジウム錫酸化物［ＩＴＯ］で形成されたチャネル層と、
前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置。
【請求項５】
請求項１または４に記載の固体電子装置において、素電荷量をｑ，前記ゲート電極に印加される電圧をＶG，前記誘電体材料による電荷密度をＰ（ＶG）とすると共に、前記チャネル層の厚さをｄ，キャリア濃度をＮD，真空の誘電率をε0，前記誘電体材料の比誘電率をεS，チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφBとしたとき、前記チャネル層のキャリア濃度ＮDは、次の条件式［１］および［２］を満足するように決められる、
ＮD＜｛Ｐ（ＶG）｝／（ｑｄ） …… ［１］
ＮD＜（４ε0εSφB）／ｑｄ2  …… ［２］
ことを特徴とする固体電子装置。
【請求項６】
請求項１または４に記載の固体電子装置において、前記ゲート絶縁膜の電荷密度は１０μＣ／ｃｍ2よりも大きく、且つ、前記チャネル層のキャリア濃度は１×１０18ｃｍ-3よりも高いことを特徴とする固体電子装置。
【請求項７】
請求項１または４に記載の固体電子装置において、前記ゲート絶縁膜は、強誘電体材料で構成されることを特徴とする固体電子装置。
【請求項８】
請求項７に記載の固体電子装置において、前記ゲート絶縁膜は、ＰＺＴ（Ｐｂ（ＺrX，Ｔi1-X）Ｏ3］，ＢＬＴ［Ｂi4-XＬaXＴi3Ｏ12］，ＳＢＴ［ＳrＢi2Ｔa2Ｏ9］またはＢＩＴ［Ｂi4Ｔi3Ｏ12］であることを特徴とする固体電子装置。
【請求項９】
請求項７に記載の固体電子装置において、該固体電子装置は、データ保持機能を有するトランジスタであることを特徴とする固体電子装置。
【請求項１０】
請求項１または４に記載の固体電子装置において、前記ゲート絶縁膜は、常誘電体材料で構成されることを特徴とする固体電子装置。
【請求項１１】
請求項１０に記載の固体電子装置において、前記ゲート絶縁膜は、ＢＳＴ［ＢaXＳr1-XＴiＯ3］であることを特徴とする固体電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体電子装置に関し、特に、ゲート絶縁膜に等価的な比誘電率が大きい誘電体材料を使用して大きな電流制御を可能とする固体電子装置に関する。
【背景技術】
【０００２】
図１は従来の固体電子装置の一例を概略的に示す図であり、一般的なｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）を示すものである。図１において、参照符号１０１はｐ型シリコンウエハ（チャネル層）、１１１はｎ+ソース領域、１１２はｎ+ドレイン領域、１１３はチャネル、１０２はゲート絶縁膜、１０３はゲート電極、１０４はソース電極、そして、１０５はドレイン電極を示している。
【０００３】
図１に示されるように、従来のトランジスタ（ＭＯＳＦＥＴ）は、ゲート絶縁膜１０２としてシリコン酸化膜（二酸化珪素：ＳiＯ2）を使用すると共に、ゲート電極１０３に正の電圧が印加されたときにソース電極１０４およびドレイン電極１０５間にチャネル（電子）１１３を生成して導通させるチャネル層１０１としてシリコン等の半導体（酸化物導電体）を使用している。
【０００４】
例えば、ＭＯＳＦＥＴのチャネル層１０１として使用するシリコンは、キャリア数に制限があり、制御できる電流には自ずと限界がある。さらに、ソース電極１０４およびドレイン電極１０５間に大きな電流を流すにはゲート電極１０３に対して高電圧を印加する必要があるが、ゲート絶縁膜１０２の絶縁耐圧に制限されて大電流を流すことができない。しかしながら、将来の集積回路素子として、より微細で高速なスイッチング動作を実現する固体電子装置としては、いかに大きな電荷をいかに高速で制御することができるかが重要である。
【０００５】
従来、透明材料の２つの接続電極と、透明絶縁層によりチャネル領域から分離された導電材料の透明ゲート電極が設けられた半導体材料の介在透明チャネル領域と、を有する透明スイッチング素子を備えた半導体装置が提案されている（例えば、特許文献１参照）。
【０００６】
また、従来、基板としてガラス、サファイア、プラスティック等の透明な材料を使用し、且つ、透明チャネル層として酸化亜鉛（ＺｎＯ）等を使用すると共に、ゲート絶縁層として１価の価数を取りうる元素またはＶ族元素をドープした絶縁性ＺｎＯ等の透明絶縁性材料を使用した透明なトランジスタも提案されている（例えば、特許文献２参照）。
【０００７】
さらに、従来、ゲート絶縁膜としてＰＺＴ［Ｐｂ（ＺrX，Ｔi1-X）Ｏ3］を使用し、チャネル層として酸化錫（ＳnＯ2：Ｓb）を使用した強誘電体透明薄膜トランジスタも提案されている（例えば、非特許文献１参照）。
【０００８】
また、従来、ＳＲＴＯ［ＳrＲuXＴi1-XＯ3］チャネルを有する強誘電体電界効果トランジスタも提案されている（例えば、非特許文献２参照）。さらに、従来、Ａｇ／ＰＬＺＴ［Ｐb1-YＬay（ＺrXＴi1-Z）1-Y/4Ｏ3］／ＬＳＣＯ［ＬaXＳr1-XＣuＯ4］強誘電体電界効果トランジスタも提案されている（例えば、非特許文献３参照）。
【０００９】
【特許文献１】特表平１１−５０５３７７号公報
【特許文献２】特開２０００−１５０９００号公報
【非特許文献１】エヌ・ダブリュ・プリンス他（N.W. Prins et al）著，「強誘電体透明薄膜トランジスタ（A Ferroelectric Transparent Thin-Film Transistor）」，APPl. Phys. Lett. 68(25), １９９６年６月１７日発行
【非特許文献２】エイ・ジー・シュロッツ他（A.G. Schrott et al）著，「ＳrＲuXＴi1-XＯ3チャネルを有する強誘電体電界効果トランジスタ（Ferroelectric Field Effect Transistor with a ＳrＲuXＴi1-XＯ3 Channel）」，VOL.82, NO.26，２００３年６月３０日発行
【非特許文献３】アイ・ブイ・グレコフ他（I.V. Grekhov et al）著，「Ａｇ／ＰＬＺＴ／ＬＳＣＯ強誘電体電界効果トランジスタにおける強く変調されたコンダクタンス（Strongly Modulated Conductance in Ag/PLZT/LSCO Ferroelectric Field Effect Transistor）」，Ioffe Institute, ロシア，２００１年発行
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、従来のＭＯＳＦＥＴ（薄膜トランジスタ）は、例えば、チャネル層１０１としてＺnＯ等の酸化物導電体を使用するため、チャネルにおける電荷の移動度が小さく、さらに、ゲート絶縁膜１０２としてＳi０2等の比較的厚い常誘電体膜を使用するため、トランジスタ（固体電子装置）のオン電流が小さいのが現状である。具体的に、Ｓi０2のゲート絶縁膜に誘起できる電荷密度は、その絶縁耐圧（１０ＭＶ／ｃｍ）によって３．５μＣ／ｃｍ2に制限されている。
【００１１】
ところで、近年、高誘電率材料（high-K）をゲート絶縁膜に用いたトランジスタも提案されているが、このようなトランジスタは絶縁耐圧が小さくなる（絶縁耐圧劣化）ために、その制御できる電荷密度は、例えば、５．０μＣ／ｃｍ2程度であり、Ｓi０2をゲート絶縁膜に使用したトランジスタと比較して劇的には大きくなることはない。この限界は、上述したシリコン（Ｓi）のＭＯＳＦＥＴにもいえることで、トランジスタのオン電流の限界値を決める理由の重要な要因となっている。
【００１２】
さらに、従来、強誘電体材料を使用した様々なトランジスタも提案されているが、低い駆動電圧で大きな電流を制御するものではなかった。すなわち、従来の強誘電体材料を使用したトランジスタは、強誘電体材料の持つ大きな電荷量を利用して巨大電荷量を制御するといった発想に基づくものではなかった。
【００１３】
本発明は、上述した従来技術が有する課題に鑑み、低い駆動電圧で大きな電流を制御することができる固体電子装置の提供を目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の形態によれば、制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置が提供される。
【００１５】
本発明の第２の形態によれば、制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するインジウム錫酸化物［ＩＴＯ］で形成されたチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置が提供される。
【発明の効果】
【００１６】
本発明によれば、低い駆動電圧で大きな電流を制御することができる固体電子装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明に係る固体電子装置は、チャネル層にキャリア濃度が高い酸化物導電性材料を使用すると共に、増幅作用のためのチャネル層の制御としてゲート絶縁膜に等価的な比誘電率が大きい強誘電体材料を使用する。これにより、従来の半導体をチャネル層として用いる固体電子装置と比較し、制御できるキャリア数が大幅に増加するため、従来よりもはるかに低い駆動電圧で大きな電流を制御することが可能になる。このことは、将来の集積回路素子として、より微細で高速なスイッチング動作が可能な固体電子装置の実現に繋がるものである。
以下、本発明に係る固体電子装置の実施例を、添付図面を参照して詳述する。
【実施例】
【００１８】
図２は本発明に係る固体電子装置の一実施例の構成を概略的に示す図である。図２において、参照符号１はチャネル層、２はゲート絶縁膜、３はゲート電極、４はソース電極、そして、５はドレイン電極を示している。
【００１９】
図２に示す本実施例の固体電子装置（トランジスタ）は、ゲート絶縁膜２として等価的な比誘電率が大きい誘電体材料を使用し、また、チャネル層１としてキャリア濃度が高い酸化物導電性材料を使用する。
【００２０】
ここで、ゲート絶縁膜２として使用する等価的な比誘電率が大きい強誘電体材料としては、例えば、ＰＺＴ（Ｐｂ（ＺrX，Ｔi1-X）Ｏ3］，ＢＬＴ［Ｂi4-XＬaXＴi3Ｏ12］，ＳＢＴ［ＳrＢi2Ｔa2Ｏ9］またはＢＩＴ［Ｂi4Ｔi3Ｏ12］があり、また、ゲート絶縁膜２として使用する比誘電率が大きい常誘電体材料（高誘電体材料）としては、例えば、ＢＳＴ［ＢaXＳr1-XＴiＯ3］がある。なお、ゲート絶縁膜２として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有することになる。また、ゲート絶縁膜２として強誘電体材料を使用して単なるスイッチング素子として利用するには、強誘電体材料のヒステリシス特性に対応した電圧レベルの制御信号（オンまたはオフに状態を遷移させるための異なるレベルのゲート電圧）が必要になる。
【００２１】
また、チャネル層１として使用するキャリア濃度が高い酸化物導電性材料としては、例えば、インジウム錫酸化物［ＩＴＯ］，ＬＳＣＯ［ＬaXＳr1-XＣuＯ4］，酸化錫［ＳnＯ2］，酸化亜鉛［ＺnＯ］または酸化インジウム［Ｉn2Ｏ3］がある。なお、チャネル層として使用するＩＴＯ等は光透過（透明）性を有しているので、この透明なチャネル層の性質を積極的に利用することもできる。
【００２２】
そして、本実施例の固体電子装置によれば、低い駆動電圧で大きな電流を制御することが可能になる。
図３は図２に示す固体電子装置を従来の固体電子装置と比較して説明するためのＰ−Ｅ特性（Ｐ−Ｅヒステリシス特性）を示す図である。
【００２３】
図３の特性曲線Ｌ１１に示されるように、従来のトランジスタ（ＭＯＳＦＥＴ）のゲート絶縁膜として使用されるＳi０2の比誘電率は３．９（εr＝３．９）と小さく、図３では、ほとんどＸ軸との差異も分からないくらいである。なお、前述したように、Ｓi０2に誘起できる電荷密度は、その絶縁耐圧（１０ＭＶ／ｃｍ：図３では、１．５ＭＶ／ｃｍまでの電界しかプロットされていない）によって３．５μＣ／ｃｍ2に制限される。
【００２４】
また、近年、ＳiＯ2に代わる高誘電率ゲート絶縁膜として注目されているハフニア（ＨfＯ2：ハフニウムオキサイド）に関しても、例えば、ＨfＯ2の比誘電率は２０（εr＝２０）であるため、図３の特性曲線Ｌ１２に示されるように、図３では、Ｓi０2の特性曲線Ｌ１１よりも多少大きく表されるだけである。なお、図３における特性曲線Ｌ１３は、比誘電率が１００（εr＝１００）の物質を想定して描いたものである。
【００２５】
これに対して、本実施例に係る固体電子装置におけるゲート絶縁膜２として使用する強誘電体材料（具体的に、ＰＺＴ）の場合には、例えば、０．５ＭＶ／ｃｍの電界を与えるだけで、約５０μＣ／ｃｍ2よりも大きな電荷密度が得られることが分かる。
【００２６】
従って、例えば、チャネル層１としてＩＴＯを使用することにより、キャリア濃度が〜１０21ｃｍ-3、移動度が〜５０ｃｍ2／Ｖ・ｓ、そして、大きなバンドギャップ（３．７５ｅＶ）を持つｎ型半導体（固体電子装置）を構成することができる。なお、ｐ型半導体に関しても、同様に構成することができるのはいうまでもない。
【００２７】
図４は図２に示す固体電子装置の動作原理を説明するための図であり、図４（ａ）はゲート電極３に正の電圧を印加して導通（オン）した状態を示し、また、図４（ｂ）はゲート電極３に負の電圧を印加して遮断（オフ）した状態を示している。
【００２８】
図４（ａ）に示されるように、ゲート電極３に正の電圧を印加すると、例えば、ＰＺＴで構成されたゲート絶縁膜２を介して、例えば、ＩＴＯで構成されたチャネル層１に大きな電界が与えられキャリア（電子）が蓄積される（符号１ａ参照）。これにより、ドレイン電極５からソース電極４へ電流ＩDが流れる（ＩD＞０：オン状態）。
このとき、ゲート電極３に印加する電圧を零としても、ＰＺＴ（強誘電体）の残留分極により、オン状態は維持され、データ保持機能を有することになる。
【００２９】
次に、図４（ｂ）に示されるように、ゲート電極３に負の電圧を印加すると、ゲート絶縁膜（ＰＺＴ）２を介して、逆向きの電界がチャネル層（ＩＴＯ）１に与えられ、チャネル層が空乏化される（符号１ｂ参照）。これにより、ドレイン電極５とソース電極４との導通は遮断される（ＩD≒０：オフ状態）。
【００３０】
図５は図２に示す固体電子装置に必要とされる条件を説明するための図である。ここで、素電荷量をｑ（１．６０２×１０-19クーロン），ゲート電極３に印加される電圧をＶG，強誘電体材料（ゲート絶縁膜２）による電荷密度をＰ（ＶG），チャネル層（ＩＴＯ）１の厚さをｄ，キャリア濃度をＮD，真空の誘電率をε0，強誘電体材料の比誘電率をεS，チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφB，チャネル層１のキャリア濃度をＮDとする。なお、前述したように、ゲート絶縁膜２として使用する強誘電体材料は、比誘電率が大きい常誘電体材料であってもよい。
【００３１】
まず、ゲート絶縁膜２がキャリア層１におけるキャリアを制御する必要があるので、チャネル層１のキャリア濃度ＮDは、以下の条件式［１］を満足する必要がある。
ＮD＜｛Ｐ（ＶG）｝／（ｑｄ） …… ［１］
【００３２】
さらに、キャリア層１の厚さｄは、最大空乏領域幅Ｗmよりも薄くする必要があるので、キャリア層１の厚さｄは、以下の条件式［Ａ］を満足する必要がある。
ｄ＜Ｗm …… ［Ａ］
また、最大空乏領域幅Ｗmは、以下の式［Ｂ］により表される。
Ｗm＝｛（４ε0εSφB）／（ｑＮD）｝1/2 …… ［Ｂ］
【００３３】
上記式［Ａ］および［Ｂ］から、キャリア濃度ＮDの条件を求めると、以下の条件式［２］のようになる。
ＮD＜（４ε0εSφB）／ｑｄ2 …… ［２］
従って、キャリア濃度ＮDは、上記の条件式［１］および［２］を同時に満たす必要がある。
【００３４】
図５において、曲線Ｌ２１は条件式［１］を示し、また、曲線Ｌ２２は条件式［２］を示す。キャリア濃度ＮDは、条件式［１］および［２］を同時に満たす必要があるため、曲線Ｌ２１の下側領域および曲線Ｌ２２の下側領域の共通領域に含まれなければならない。なお、図５の場合には、曲線Ｌ２２の下側領域（条件式［２］を満たす領域であれば、そのまま曲線Ｌ２１の下側領域（条件式［１］）も満たすことになるので、単に、曲線Ｌ２２の下側領域であればよいことになる。
【００３５】
ここで、大きな電流を流すと共に、チャネル層（ＩＴＯ）１を適当な厚さにした固体電子装置としては、例えば、チャネル層１の厚さｄが約８ｎｍで、キャリア濃度ＮDが約１×１０19ｃｍ-3の条件（図５における領域Ｐ）を満たせばよい。具体的に、ゲート絶縁膜２として使用する強誘電体材料の電荷密度Ｐrを１５μＣ／ｃｍ2、チャネル層（ＩＴＯ）のφBをＥg／２ｑ＝１．８７５Ｖ，Ｅg＝３．７５ｅＶ、そして、比誘電率εSを４として固体電子装置を構成することができる。
【００３６】
ここで、本発明に係る固体電子装置として、ゲート絶縁膜２の電荷密度は、例えば、１０μＣ／ｃｍ2よりも大きく、また、チャネル層１のキャリア濃度は、例えば、１×１０18ｃｍ-3よりも高いのが好ましい。
【００３７】
このように、本実施例の固体電子装置によれば、低い電圧でも巨大な電荷量を誘起できる誘電体材料（例えば、ＰＺＴやＢＬＴ等の強誘電体材料）をゲート絶縁膜に使用することにより、例えば、従来のゲート絶縁膜にＳi０2を使用したトランジスタ（ＭＯＳＦＥＴ）の１／１００以下の印加電界でも１０倍以上の電荷量を制御することが可能になる。
【００３８】
図６は図２に示す固体電子装置を実験的に試作した工程を概略的に説明するための図である。なお、ゲート絶縁膜としては、ＢＬＴ（および、ＰＺＴ）を使用し、チャネル層としてはＩＴＯを使用した。
【００３９】
まず、図６（ａ）に示されるように、ＳiＯ2／Ｓi基板６上に、例えば、Ｅ−ｇｕｎ蒸着装置を使用してＰt（４０ｎｍ）／Ｔi（１０ｎｍ）を真空蒸着してゲート電極（ボトムゲート）３を形成し、さらに、図６（ｂ）に示されるように、ゾルゲル法によりＢＬＴ（または、ＰＺＴ）のゲート絶縁膜２を形成した。ここで、ＢＬＴ（Ｂi3.35Ｌa0.75Ｔi3Ｏ12）は、例えば、７５０℃の温度で３０分、２００ｎｍの厚さだけゾルゲル法により形成した。また、ＰＺＴ（Ｐｂ1.2Ｚr0.4Ｔｉ0.6Ｏ3）は、例えば、６００℃の温度で１５分、２１０ｎｍの厚さだけゾルゲル法により形成した。なお、ゲート絶縁膜２は、強誘電体材料のＢＬＴおよびＰＺＴに限定されるものではなく、例えば、ＳＢＴやＢＩＴ等の他強誘電体材料、或いは、ＢＳＴといった比誘電率が大きい常誘電体材料であってもよいのは前述した通りである。
【００４０】
次に、図６（ｃ）に示されるように、ＢＬＴ等のゲート絶縁膜２上に、例えば、ＲＦスパッタによりＩＴＯ（１０wt％ＳnＯ2）のチャネル層１を形成した。ここで、ＩＴＯの膜厚は５〜１５ｎｍ、成膜圧力は０．５２〜１．３２Ｐａ、スパッタ電力は７５Ｗ、そして、基板温度は３００℃としてチャネル層１を形成した。さらに、図６（ｄ）に示されるように、チャネル層１上に、例えば、Ｅ−ｇｕｎ蒸着装置を使用してＰt（３０ｎｍ）／Ｔi（３０ｎｍ）を真空蒸着してソース電極４およびドレイン電極５を形成し、そして、図６（ｅ）に示されるように、ＲＩＥ法およびウェットエッチング（ＨＦ：ＨＣl混合液）により素子領域を分離して固体電子装置（トランジスタ）を試作した。
【００４１】
以上において、チャネル層１として使用するＩＴＯの成膜温度は２００〜３００℃程度であり、また、ゲート絶縁膜２として使用するＳＢＴおよびＢＩＴ等の他強誘電体材料の結晶化温度は５５０〜７５０℃程度であるため、処理温度の高いゲート絶縁膜２を形成した後、処理温度の低いチャネル層１を形成して良好な界面を得ることのできるボトムゲート構造として固体電子装置を形成するようになっている。
【００４２】
なお、図６（ｆ）は、実験的に製造した固体電子装置を上方から見た概略図であり、ソース電極４およびドレイン電極５は、例えば、１２０μｍ×１２０μｍとして形成（チャネル幅Ｗを１２０μｍとして形成）し、また、チャネル長Ｌは、例えば、４０μｍ（或いは、８０，１２０μｍ）として形成した様子を示している。なお、本発明に係る固体電子装置の実際の製造としては、既に知られている様々な製造方法および設計ルールを適用して、微細に且つ集積化して製造することが可能なのはいうまでもない。
【００４３】
図７は実験的に試作された固体電子装置におけるＰＺＴおよびＢＬＴのＰ−Ｅヒステリシス特性を示す図であり、図７（ａ）は、上述した図６のようにして試作された固体電子装置におけるゲート絶縁膜をＰＺＴで構成したもののＰ−Ｅヒステリシス特性の一例を示す図であり、図７（ａ）は、同様に図６のようにして試作された固体電子装置におけるゲート絶縁膜をＢＬＴで構成したもののＰ−Ｅヒステリシス特性の一例を示す図である。
【００４４】
図８は実験的に試作されたＰＺＴ／ＩＴＯ構造の固体電子装置における特性を示す図であり、図８（ａ）はドレイン電流ＩDとゲート電圧ＶGとの関係を示す図であり、図８（ｂ）はドレイン電流ＩDとドレイン電圧ＶDとの関係を示す図である。なお、チャネル幅は１２０μｍ（Ｗ＝１２０μｍ）、且つ、チャネル長は４０μｍ（Ｌ＝４０μｍ）であり、また、図８（ａ）はドレイン電圧が３Ｖ（ＶD＝３Ｖ）の場合を示している。
【００４５】
図８（ａ）および図８（ｂ）に示されるように、例えば、ゲート電圧が３Ｖ（ＶG＝ＶD＝３Ｖ）のときオン電流は約１０-4Ａ、オン／オフ比は１０4、電界効果移動度μFEは１．０ｃｍ2／Ｖ・ｓ、そして、メモリウィンドウは約２Ｖである。
【００４６】
図９は実験的に試作されたＢＬＴ／ＩＴＯ構造の固体電子装置における特性を示す図であり、図９（ａ）はドレイン電流ＩDとゲート電圧ＶGとの関係を示す図であり、図９（ｂ）はドレイン電流ＩDとドレイン電圧ＶDとの関係を示す図である。なお、チャネル幅は１２０μｍ（Ｗ＝１２０μｍ）、且つ、チャネル長は４０μｍ（Ｌ＝４０μｍ）であり、また、図９（ａ）はドレイン電圧が２Ｖ（ＶD＝２Ｖ）の場合を示している。
【００４７】
図９（ａ）および図９（ｂ）に示されるように、例えば、動作電圧が８Ｖ（ＶG＝ＶD＝８Ｖ）のときオン電流は約１ｍＡ、オン／オフ比は約１０3、電界効果移動度μFEは４．０ｃｍ2／Ｖ・ｓ、メモリウィンドウは約４Ｖである。この試作したＢＬＴ／ＩＴＯ構造の固体電子装置のチャネル長Ｌは４０μｍなので、微細化を行うことにより、従来のＭＯＳＦＥＴと比較してはるかに大きなオン電流を得る可能性があることが分かる。
【００４８】
さらに、上述したように、ゲート絶縁膜として強誘電体材料（ＰＺＴ，ＢＬＴ）を用いることにより、固体電子装置を不揮発性メモリとして使用することも可能である。なお、試作された固体電子装置は単なる試作段階のものであり、ゲート絶縁膜としての誘電体材料（強誘電体材料）およびチャネル層としての酸化物導電性材料等の改良、或いは、固体電子装置の製造行程の改良等により、固体電子装置の様々な特性がさらに向上するものと考えられる。
【００４９】
次に、ＰＺＴ／ＩＴＯ構造およびＢＬＴ／ＩＴＯ構造の固体電子装置のオン電流について説明する。まず、ＩＴＯの単位面積当たりのキャリア濃度をｎ（ＶG）、ＩＴＯのキャリア濃度（ドナー濃度）をＮD、ＩＴＯの膜厚をｄ、キャリアの移動度をμ、チャネル幅をＷ、チャネル長をＬ、ドレイン電圧をＶD、電気素量をｅ、電界をＥ、そして、電荷密度をＰ（ＶG）とすると、
ｎ（ＶG）＝ＮD＋Ｐ（ＶG）／ｅｄ ……［３］
ＩD（ＶG）＝ｅ・ｎ（ＶG）・μＥ・Ｓ
＝ｅ・ｎ（ＶG）・μＶD／Ｌ・Ｗ・ｄ
＝ｅ（Ｗ／Ｌ）ＶDμｄ｛ＮD＋Ｐ（ＶG）／ｅｄ｝ …… ［４］
が成立する。
【００５０】
ここで、ＰＺＴの場合、ＮD＝１×１０19ｃｍ-3，μ＝１．０ｃｍ2／Ｖ・ｓ，ｄ＝１０ｎｍ、そして、ドレイン電圧が３Ｖ（ＶD＝３Ｖ）のときドレイン電流が〜０．１ｍＡ（ＩD＝０．１ｍＡ）なので、Ｐ＝２０μＣ／ｃｍ2となる。
【００５１】
また、ＢＬＴの場合、ＮD＝１×１０19ｃｍ-3，μ＝４．０ｃｍ2／Ｖ・ｓ，ｄ＝１０ｎｍ、そして、ドレイン電圧が８Ｖ（ＶD＝８Ｖ）のときドレイン電流が〜１ｍＡ（ＩD＝１ｍＡ）なので、Ｐ＝１０μＣ／ｃｍ2となる。
【００５２】
従って、本発明の固体電子装置のように、ゲート絶縁膜に強誘電体材料（ＰＺＴ，ＢＬＴ）を使用した場合、従来のＭＯＳＦＥＴのゲート絶縁膜として使用されているＳi０2に誘起できる最大の電荷密度（３．５μＣ／ｃｍ2）よりもはるかに大きい電荷密度（Ｐ（ＶG）＝１０〜２０μＣ／ｃｍ2）を得ることができ、その結果、大きなオン電流を制御することができることが分かる。
【００５３】
図１０は実験的に試作されたＢＬＴ／ＩＴＯ構造の固体電子装置における特性を示す図であり、ＩＴＯより成るチャネル層を形成した後のポストアニール処理による向上したドレイン電流−ドレイン電圧（ＩD−ＶD）特性を示すものである。
【００５４】
図１０に示すＩD−ＶD特性を示す固体電子装置は、まず、Ｓi０2／Ｓi基板上にＰt／Ｔiのボトムゲートを形成し、ゾルゲル法で強誘電体層（ＢＬＴ）を２００ｎｍ堆積し、さらに、チャネル層となるＩＴＯをＲＦスパッタ法で１０ｎｍ程度堆積し、そして、ＩＴＯ層の上にＰt／Ｔiを蒸着してソース電極，ドレイン電極を形成したものである。ここで、上記固体電子装置は、ＩＴＯを室温成膜した後、３００℃で１５分間のポストアニールを行っている。なお、チャネル幅は１２０μｍ（Ｗ＝１２０μｍ）、且つ、チャネル長は４０μｍ（Ｌ＝４０μｍ）である。
【００５５】
図１０に示されるように、このようにして作成された固体電子装置のＩD−ＶD特性は、ドレイン電圧ＶDの印加によりドレイン電流ＩDの飽和が見られる良好なトランジスタ特性を示している。なお、図１０中の点線は図９（ｂ）に示すＩD−ＶD特性であり、ＩＴＯより成るチャネル層を形成した後のポストアニール処理により大幅な特性向上がなされたことが分かる。具体的に、動作電圧８Ｖ（ゲート電圧ＶG＝８Ｖ）のとき、約２．５ｍＡといった非常に大きなオン電流が得られることが分かる。
【００５６】
図１１は実験的に試作されたＢＬＴ／ＩＴＯ構造の固体電子装置のデータ保持機能を説明するための図であり、図１１（ａ）はドレイン電流ＩDとゲート電圧ＶGとの関係を示す図であり、図１１（ｂ）はドレイン電流ＩDと経過時間との関係であるデータ保持特性を示す図である。なお、チャネル幅は１２０μｍ（Ｗ＝１２０μｍ）、且つ、チャネル長は４０μｍ（Ｌ＝４０μｍ）である。図１１（ｂ）は、保持電圧（ゲート電圧）を０Ｖ（ＶG＝０Ｖ）、ドレイン電圧を４Ｖ（ＶD＝４Ｖ）とした場合のデータ保持特性を示している。
【００５７】
図１１（ａ）に示されるように、ＢＬＴ／ＩＴＯ構造の固体電子装置は、ゲート絶縁膜として強誘電体材料（ＢＬＴ）を使用することにより、例えば、ゲート電圧ＶGとして４Ｖ程度の電圧を印加してオン状態とした後、ゲート電圧ＶGを０Ｖとした場合でも、図１１（ｂ）に示されるように、ゲート絶縁膜におけるＢＬＴの残留分極により、例えば、１０3ｓｅｃ．以上の時間に渡ってそのままオン状態が保持（データの保持）されることが分かる。このデータ保持特性を利用することにより、本実施例の固体電子装置を不揮発性メモリとして構成することができる。
【００５８】
図１２は本発明に係る固体電子装置の他の実施例の構成を概略的に示す図である。
図１２に示されるように、本実施例の固体電子装置は、ゲート電極３，ソース電極４およびドレイン電極５を固体電子装置（素子）の表面部に設けたトップゲート構造として構成するものである。
【００５９】
すなわち、本実施例の固体電子装置は、例えば、ＳiＯ2／Ｓi基板６上に形成したＩＴＯより成るチャネル層１の上に、実質的にソース電極として機能する電極４０およびドレイン電極として機能する電極５０が設けられ、これらチャネル層１および電極４０および５０の上に、例えば、ＢＬＴより成るゲート絶縁膜２が設けられ、さらに、ゲート絶縁膜２上に、ゲート電極３，ソース電極４およびドレイン電極５が設けられている。そして、電極４０および５０に対しては、ゲート絶縁膜２にビア４１および５１が形成され、このビア４１および５１により、電極４０および５０とソース電極４およびドレイン電極５との導通が取られるようになっている。
【００６０】
このように、本実施例の固体電子装置は、ゲート電極３，ソース電極４およびドレイン電極５の全てが固体電子装置の表面部に設けられているため、従来のＭＯＳＦＥＴと同様の手法を適用して配線等を行うことが可能になる。
【００６１】
なお、本発明に係る固体電子装置は、前述した図２或いは上述の図１２の構成に限定されるものではない。さらに、例えば、ＢＬＴより成るゲート絶縁膜を形成した後、或いは、ＩＴＯより成るチャネル層を形成した後に、所定の温度でアニール処理を行うことによって、強誘電体としての特性（例えば、Ｐ−Ｅヒステリシス特性）或いは固体電子装置の特性（例えば、ＩD−ＶD特性）をより向上させることも可能である。
【００６２】
図１３は本発明に係る固体電子装置の一実施例における第１例を説明するための図であり、図１３（ａ）は、前述した図６（ｆ）において、チャネル幅Ｗを２５μｍとし、且つ、チャネル長Ｌを５μｍとして形成した固体電子装置のドレイン電流−ドレイン電圧（ＩD−ＶD）特性を示し、また、図１３（ｂ）は、チャネル幅Ｗで規格化したオン電流をチャネル長Ｌに対してプロットしたものを示している。なお、図１３（ｂ）において、ＰＰ１〜ＰＰ３は全てチャネル幅Ｗが１２０μｍで、ＰＰ１はチャネル長Ｌが１２０μｍ，ＰＰ２はチャネル長Ｌが８０μｍ，ＰＰ３はチャネル長Ｌが４０μｍの場合を示し、また、ＰＰ４はチャネル幅Ｗが２５μｍでチャネル長Ｌが５μｍの場合を示している。
【００６３】
本第１例の固体電子装置は、図６（ａ）〜図６（ｆ）を参照して説明したように、強誘電体とＩＴＯの結晶化温度の違いから強誘電体を先に成膜するボトムゲート構造により形成した。すなわち、まず、ＳiＯ2／Ｓi基板６上にＰt／Ｔiのボトムゲート３を形成し、ゾルゲル法にて強誘電体層（ゲート絶縁膜）２を２３０ｎｍ堆積した。強誘電体は、ＢＬＴ（Ｂi／Ｌa＝３．３５／０．７５）を用い、７５０℃の温度で３０分の結晶化を施した。次に、チャネル層１となるＩＴＯをＲＦスパッタ法にて１０ｎｍ程度堆積した。なお、成膜温度は３００℃とした。さらに、チャネル層１の上にＰt／Ｔiより成るソース電極４およびドレイン電極５を形成し、トランジスタ（固体電子装置）を作製した。なお、上述したように、チャネル幅Ｗは２５μｍとし、チャネル長Ｌは５μｍとした。
【００６４】
図１３（ａ）に示されるように、チャネル長Ｌが５μｍでチャネル幅Ｗが２５μｍの微細化された固体電子装置のＩD−ＶD特性は、典型的なトランジスタ特性を示している。動作電圧８Ｖでは、２．３ｍＡ程度のオン電流が得られており、これは、図１３（ｂ）に示されるように、規格化（オン電流Ｉ／チャネル幅Ｗ）すると、２．３ｍＡ／２５μｍ＝９２μＡ／μｍ（≒０．１ｍＡ／μｍ：ＰＰ４）に相当する。
【００６５】
すなわち、図１３（ｂ）に示されるように、これまでに作製した固体電子装置のオン電流のチャネル長Ｌ依存性（ＰＰ１，ＰＰ２，ＰＰ３）に対して、微細化した固体電子装置によるオン電流の増加（ＰＰ４）が確認された。この０．１ｍＡ／μｍという値は、動作電圧は８Ｖと高いものの同じチャネル長のＳi−ＭＯＳＦＥＴに匹敵する値であり、より一層の微細化により、オン電流の増大等の特性向上の効果も期待できる。
【００６６】
図１４は本発明に係る固体電子装置の一実施例における第２例を説明するための図であり、図１４（ａ）は概略構成図を示し、図１４（ｂ）は基板を含めた光透過率の測定結果を示している。
【００６７】
本第２例の固体電子装置は、図１４（ａ）において、基板６としてＳiＯ2／Ｓi基板ではなく透明な合成石英基板を使用し、さらに、各電極（ゲート電極３、ソース電極４およびドレイン電極５）としてＰt／Ｔiではなく、チャネル層１と同じ透明なＩＴＯを使用することで、透明な固体電子装置を形成するようになっている。
【００６８】
まず、合成石英基板６上にＩＴＯをＲＦスパッタにて堆積し、パターニングにてゲート電極３を形成し、さらに、ゾルゲル法にて強誘電体層（ゲート絶縁膜）２を２３０ｎｍ堆積した。強誘電体はＢＬＴ（Ｂi／Ｌa＝３．３５／０．７５）を用い、７５０℃の温度で３０分の結晶化を施した。次に、チャネル層１となるＩＴＯをＲＦスパッタ法にて１０ｎｍ程度堆積した。なお、成膜温度は３００℃、成膜圧力は０．５２Ｐａとした。そして、チャネル層１の上に、さらに、ＩＴＯより成るソース電極４およびドレイン電極５を形成して固体電子装置を作製した。
【００６９】
図１４（ｂ）に示されるように、本第２例の固体電子装置は、例えば、４００ｎｍ〜８００ｎｍといった可視光に対して５０％を超える光透過率を有していることが分かる。なお、図１４（ｂ）は、合成石英基板６を含めた光透過率を示しており、この基板６の改良によってもさらに光透過率は向上するものと考えられる。
【００７０】
図１５は本発明に係る固体電子装置の一実施例における第２例のデータ保持機能を説明するための図であり、図１５（ａ）はＩD−ＶG特性を示し、図１５（ｂ）はデータ保持特性を示している。なお、図１５（ａ）のＩD−ＶG特性は、チャネル幅Ｗが２５μｍでチャネル長Ｌが５μｍ、そして、ドレイン電圧が２Ｖのときの固体電子装置のものであり、また、図１５（ｂ）のデータ保持特性は、書き込み電圧が±７Ｖで保持電圧が０Ｖのときのものである。
【００７１】
図１５（ａ）に示されるように、本第２例の固体電子装置は、強誘電体の分極反転に伴うドレイン電流のヒステリシス特性を有しており、また、５桁以上のオン・オフ比が得られることが分かる。なお、ＩD−ＶD特性も良好であり、透明なトランジスタとして、例えば、液晶表示パネルの薄膜トランジスタ（ＴＦＴ）として、或いは、様々なシステムオンパネルへの応用も可能である。
【００７２】
さらに、図１５（ｂ）に示されるように、本第２例の固体電子装置は、例えば、１時間後においてもデータを保持するデータ保持特性を有している。なお、このデータの保持特性も様々な改良によって一層長期間にすることが可能であると考えられる。
【００７３】
ところで、前述したように、ゲート絶縁膜２として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有する。すなわち、固体電子装置のＩD−ＶG特性にヒステリシスが現れる。これは、例えば、固体電子装置をスイッチング素子として使用する場合、設計の自由度を制限することになって好ましくないこともある。
【００７４】
図１６は本発明に係る固体電子装置の一実施例における第３例を説明するための図であり、ＢＳＴ［Ｂa0.7Ｓr0.3ＴiＯ3］キャパシタのＰ−Ｅ特性を示すものである。ここで、ＢＳＴキャパシタの焼成方法としては、仮焼成を４００℃の温度で１０分間行い、さらに、本焼成を７００℃の温度で６０分間行った。なお、ＢＳＴ［Ｂa0.7Ｓr0.3ＴiＯ3］の比誘電率εrは約２４０である。
【００７５】
すなわち、本第３例の固体電子装置は、ＩＴＯをチャネル層１として使用すると共に、比誘電率が大きい（εr≒２４０）常誘電体材料であるＢＳＴ［Ｂa0.7Ｓr0.3ＴiＯ3］をゲート絶縁膜２として使用するＢＳＴ／ＩＴＯ構造のトランジスタである。
【００７６】
図１７は本発明に係る固体電子装置の一実施例における第３例の特性を示す図であり、図１７（ａ）および図１７（ｂ）はドレイン電圧が４Ｖ（ＶD＝４Ｖ）におけるＩD−ＶG特性およびＩD−ＶD特性を示している。なお、本第３例の固体電子装置も、上述した図１４（ａ）と同様の構成となっている。
【００７７】
まず、ＳiＯ2／Ｓi基板６上にＰt／Ｔiのボトムゲート３を形成し、ゾルゲル法にて約２３０ｎｍのＢＳＴ（ゲート絶縁膜）２を形成した。なお、結晶化は、７００℃の温度で６０分間、Ｏ2雰囲気で行った。また、ＩＴＯ（チャネル層）１は、ＲＦスパッタ法を用いて、３００℃の成膜温度で０．５Ｐａの成膜圧力で形成した。さらに、チャネル層１の上にＰt／Ｔiを蒸着し、ソース電極４およびドレイン電極５を形成して固体電子装置を作製した。
【００７８】
図１７（ａ）に示されるように、本第３例の固体電子装置は、ＩD−ＶG特性に若干のヒステリシス（強誘電体ゲートの場合とは逆向きであり、電荷注入によるヒステリシス）が観測されるものの、スイッチング素子としての使用には問題ないものと考えられる。また、図１７（ｂ）に示されるように、本第３例の固体電子装置は、比較的低電圧においてのトランジスタ動作を実現することができ、さらに、４桁以上のオン・オフ比が得られることが分かる。なお、本第３例のＢＳＴ／ＩＴＯトランジスタでは、使用している電荷量が１０μＣ／ｃｍ2とＳiＯ2の最大誘起電荷量よりも大きくなっている。
【００７９】
このように、本発明に係る固体電子装置は、例えば、チャネル幅やチャネル長といった素子のサイズを変化させたり、或いは、基板，ゲート絶縁膜およびチャネル層の材料や組成を変化させることにより、必要とする様々な特性をもたせることが可能である。
【産業上の利用可能性】
【００８０】
本発明は、固体電子装置（トランジスタ）として幅広く適用することができるが、特に、低い駆動電圧で大きな電流を制御する固体電子装置に適したものである。また、本発明の固体電子装置は、ゲート絶縁膜として強誘電体材料を使用した固体電子装置は、データ保持機能を有することになるため、例えば、不揮発性メモリとして適用することもできる。さらに、本発明の固体電子装置は、大電流を制御するパワーデバイスとしても適用することが可能である。
【図面の簡単な説明】
【００８１】
【図１】従来の固体電子装置の一例を概略的に示す図である。
【図２】本発明に係る固体電子装置の一実施例の構成を概略的に示す図である。
【図３】図２に示す固体電子装置を従来の固体電子装置と比較して説明するためのＰ−Ｅ特性（Ｐ−Ｅヒステリシス特性）を示す図である。
【図４】図２に示す固体電子装置の動作原理を説明するための図である。
【図５】図２に示す固体電子装置に必要とされる条件を説明するための図である。
【図６】図２に示す固体電子装置を実験的に試作した工程を概略的に説明するための図である。
【図７】実験的に試作された固体電子装置におけるＰＺＴおよびＢＬＴのＰ−Ｅヒステリシス特性を示す図である。
【図８】実験的に試作されたＰＺＴ／ＩＴＯ構造の固体電子装置における特性を示す図である。
【図９】実験的に試作されたＢＬＴ／ＩＴＯ構造の固体電子装置における特性を示す図である。
【図１０】実験的に試作されたＢＬＴ／ＩＴＯ構造の固体電子装置における特性を示す図である。
【図１１】実験的に試作されたＢＬＴ／ＩＴＯ構造の固体電子装置のデータ保持機能を説明するための図である。
【図１２】本発明に係る固体電子装置の他の実施例の構成を概略的に示す図である。
【図１３】本発明に係る固体電子装置の一実施例における第１例を説明するための図である。
【図１４】本発明に係る固体電子装置の一実施例における第２例を説明するための図である。
【図１５】本発明に係る固体電子装置の一実施例における第２例のデータ保持機能を説明するための図である。
【図１６】本発明に係る固体電子装置の一実施例における第３例を説明するための図である。
【図１７】本発明に係る固体電子装置の一実施例における第３例の特性を示す図である。
【符号の説明】
【００８２】
１，１０１    チャネル層
２，１０２    ゲート絶縁膜
３，１０３    ゲート電極
４，１０４    ソース電極
５，１０５    ドレイン電極
６    基板
４０，５０    電極
４１，５１    ビア
【図１】
2006121029.tif 000003
【図２】
2006121029.tif 000004
【図３】
2006121029.tif 000005
【図４】
2006121029.tif 000006
【図５】
2006121029.tif 000007
【図６】
2006121029.tif 000008
【図７】
2006121029.tif 000009
【図８】
2006121029.tif 000010
【図９】
2006121029.tif 000011
【図１０】
2006121029.tif 000012
【図１１】
2006121029.tif 000013
【図１２】
2006121029.tif 000014
【図１３】
2006121029.tif 000015
【図１４】
2006121029.tif 000016
【図１５】
2006121029.tif 000017
【図１６】
2006121029.tif 000018
【図１７】
2006121029.tif 000019