(57)【要約】【課題】プログラム時間を減らすことのできるフラッシュメモリ装置を提供する。【解決手段】本発明のフラッシュメモリ装置は毎プログラムループンのプログラム区間の時、ワードラインへのプログラム電圧の供給を知らせる第１フラッグ信号を発生する制御ロジックと、ワードラインに供給されるプログラム電圧を発生し、プログラム区間の時、プログラム電圧が目標電圧に回復されたことを知らせる第２フラッグ信号を発生する高電圧発生回路と、第１及び第２フラッグ信号に応答してプログラム実行終了信号を発生する信号発生回路とを含み、プログラム実行終了信号が生成される時、制御ロジックはプログラム区間が終了されるように第１フラッグ信号を非活性化させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
毎プログラムループのプログラム区間の際、ワードラインへのプログラム電圧供給を知らせる第１フラッグ信号を発生する制御ロジックと、
前記ワードラインに供給されるプログラム電圧を発生し、前記プログラム区間の時、前記プログラム電圧が目標電圧に回復されたことを知らせる第２フラッグ信号を発生する高電圧発生回路と、
前記第１及び第２フラッグ信号に応答してプログラム実行終了信号を発生する信号発生回路とを含み、
前記プログラム実行終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了されるように前記第１フラッグ信号を非活性化させることを特徴とするフラッシュメモリ装置。
【請求項２】
前記制御ロジックはプログラム命令の入力に応答してポンプ活性化信号を発生し、前記高電圧発生回路は前記ポンプ活性化信号に応答して前記プログラム電圧を生成することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記高電圧発生回路は、
前記プログラム電圧を分配して分配電圧を出力する電圧分配器と、
前記ポンプ活性化信号に応答して動作し、前記分配電圧が基準電圧より低いか否かによってクロック活性化信号を出力する比較器と、
前記クロック活性化信号に応答してクロック信号をポンプクロック信号として出力するクロックドライバと、
前記ポンプクロック信号に応答して前記プログラム電圧を発生するポンプとを含み、前記クロック活性化信号は前記第２フラッグ信号として前記信号発生回路に伝達されることを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記信号発生回路は前記プログラム区間の間に前記第２フラッグ信号が非活性化され、所定時間が経過した後、前記プログラム実行終了信号を発生することを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項５】
前記プログラム区間の間、前記第２フラッグ信号の活性化は前記プログラム電圧が目標電圧以下に低くなることを示し、前記第２フラッグ信号の非活性化は前記プログラム電圧が目標電圧に回復されたことを示すことを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記信号発生回路は前記第２フラッグ信号の非活性化に応答して前記プログラム実行終了信号として第１終了信号を発生する第１終了信号発生器を含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項７】
前記第１終了信号発生器は前記第２フラッグ信号の非活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第１基準値に到達する時、前記第１終了信号を発生することを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記信号発生回路は前記第１フラッグ信号に応答して前記プログラム実行終了信号として第２終了信号を発生する第２終了信号発生器をさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項９】
前記第２終了信号発生器は前記第１フラッグ信号の活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第２基準値に到達する時、前記第２終了信号を発生することを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記第１基準値は前記第２基準値より小さいことを特徴とする請求項７乃至請求項９中のいずれか一つに記載のフラッシュメモリ装置。
【請求項１１】
前記信号発生回路は前記第１終了信号及び前記第２終了信号中のいずれか一つを前記プログラム実行終了信号として出力するデコーダをさらに含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１２】
毎プログラムループのプログラム区間の時、選択されたワードラインへのプログラム電圧供給を知らせる第１フラッグ信号を発生する制御ロジックと、
前記選択されたワードラインに供給されるプログラム電圧を発生し、毎プログラムループのプログラム区間の時、前記プログラム電圧が目標電圧に回復されたことを知らせる第１フラッグ信号を発生する高電圧発生回路と、
前記第１及び第２フラッグ信号に応答して前記プログラム電圧が目標電圧以下に低くなったか否かを示すディップ信号を発生するディップ信号発生回路と、
前記第１及び第２フラッグ信号に応答して前記プログラム電圧が目標電圧に回復したか否かを示す回復信号を発生する回復信号発生回路と、
前記回復信号に応答して第１終了信号を発生する第１終了信号発生回路とを含み、
前記第１終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了されるように前記第１フラッグ信号を非活性化させることを特徴とするフラッシュメモリ装置。
【請求項１３】
前記制御ロジックはプログラム命令の入力に応答してポンプ活性化信号を発生し、前記高電圧発生回路は前記ポンプ活性化信号に応答して前記プログラム電圧を生成することを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１４】
前記高電圧発生回路は、
前記プログラム電圧を分配して分配電圧を出力する電圧分配器と、
前記ポンプ活性化信号に応答して動作し、前記分配電圧が基準電圧より低いか否かによってクロック活性化信号を出力する比較器と、
前記クロック活性化信号に応答してクロック信号をポンプクロック信号として出力するクロックドライバと、
前記ポンプクロック信号に応答して前記プログラム電圧を発生するポンプとを含み、前記クロック活性化信号は前記第２フラッグ信号として使われることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記第１フラッグ信号に応答して第２終了信号を発生する第２終了信号発生器と、
前記第１終了信号及び前記第２終了信号中のいずれか一つを出力するデコーダとをさらに含み、前記制御ロジックは前記デコーダから出力される終了信号に応答して前記第１フラッグ信号を非活性化させることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１６】
前記第１終了信号発生器は前記第２フラッグ信号の非活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第１基準値に到達する時、前記第１終了信号を発生することを特徴とする請求項１５に記載のフラッシュメモリ装置。
【請求項１７】
前記第２終了信号発生器は前記第１フラッグ信号の活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第２基準値に到達する時、前記第２終了信号を発生することを特徴とする請求項１６に記載のフラッシュメモリ装置。
【請求項１８】
前記第１基準値は前記第２基準値より小さいことを特徴とする請求項１７に記載のフラッシュメモリ装置。
【請求項１９】
前記第１基準値は２μsであり、前記第２基準値は１４μsであることを特徴とする請求項１８に記載のフラッシュメモリ装置。
【請求項２０】
毎プログラムループのプログラム区間の時、ワードラインへのプログラム電圧供給を知らせるフラッグ信号を発生する制御ロジックと、
選択されたワードラインに供給されるプログラム電圧を発生する高電圧発生回路と、
前記選択されたワードラインの一端に連結され、前記フラッグ信号に応答して前記選択されたワードラインに前記プログラム電圧を供給する行選択回路と、
前記選択されたワードラインの他端に連結され、前記選択されたワードラインの他端の電圧が前記プログラム電圧に到達したかの肯否を検出してプログラム実行終了信号を発生する検出回路とを含み、
前記プログラム実行終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了されるように前記フラッグ信号を否活性化させることを特徴とするフラッシュメモリ装置。
【請求項２１】
プログラム命令の入力の時、プログラム電圧を準備する段階と、
毎プログラムループのプログラム区間の時、前記プログラム電圧を選択されたワードラインに供給する段階と、
前記プログラム電圧が目標電圧に回復したかの肯否によって前記プログラム区間を終了する段階とを含むことを特徴とするフラッシュメモリ方法。
【請求項２２】
前記プログラム区間は前記プラグラム電圧が目標電圧に回復され、第１遅延時間が経過した後、終了されることを特徴とする請求項２１に記載のフラッシュメモリのプログラム方法。
【請求項２３】
選択されたワードラインへのプログラム電圧供給を知らせるフラッグ信号が活性化され、第２遅延時間が経過した後、前記プログラム区間を終了させる段階をさらに含むことを特徴とする請求項２２に記載のフラッシュメモリ装置のプログラム方法。
【請求項２４】
前記第１遅延時間は前記第２遅延時間より短いことを特徴とする請求項２３に記載のフラッシュメモリ装置のプログラム方法。
【請求項２５】
前記第１遅延時間は前記選択されたワードラインのメモリセルの制御ゲートが前記目標電圧を有する前記プログラム電圧に設定されるのに要する時間であることを特徴とする請求項２４に記載のフラッシュメモリ装置のプログラム方法。
【請求項２６】
前記プログラム区間は前記プログラム電圧が目標電圧に回復され、第１遅延時間が経過した後、終了されない時、前記第２遅延時間後に終了されることを特徴とする請求項２４に記載のフラッシュメモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置に係り、さらに具体的にはフラッシュメモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリ装置に貯蔵されたデータのリフレッシュなしで、電気的に消去及びプログラムできる半導体メモリ装置に対する要求が漸次的に増加している。また、メモリ装置の貯蔵容量及び集積度を高めることが主要な流れである。貯蔵されたデータのリフレッシュなしで、大容量及び高い集積度を提供する不揮発性の半導体メモリ装置の一例がＮＡＮＤ形フラッシュメモリ装置である。パワーオフの時さえ、データをそのまま維持するから、そのようなフラッシュメモリ装置は電源が急に遮断されることがある電子装置（例えば、携帯用端末機、携帯コンピュータ、など）に広く使われている。
【０００３】
ＮＡＮＤ形フラッシュメモリ装置のような不揮発性の半導体メモリ装置は、電気的に消去及びプログラムできるロムセル（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ  ｃｅｌｌｓ）を含み、「フラッシュＥＥＰＲＯＭセル」と呼ばれる。通常、フラッシュＥＥＰＯＲＭセルはセルトランジスタを含み、セルトランジスタは第１導電形（例えば、Ｐ形）の半導体基板（または、バルク）、互いに所定間隔が離れた第２導電形（例えば、Ｎ形）のソース及びドレイン領域、ソース及びドレイン領域（ｓｏｕｒｃｅ  ａｎｄ  ｄｒａｉｎ  ｒｅｇｉｏｎｓ）との間のチャンネル領域上に位置し、電荷を貯蔵するフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）、そしてフローティングゲート上に位置した制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）を含む。上述の構造を有するフラッシュＥＥＰＲＯＭセル（以下、メモリセルと言う）を含む一般的なメモリセルアレイが図１に図示されている。
【０００４】
図１を参照すると、メモリセルアレイ（または、メモリブロック）１はビットラインＢＬＯ〜ＢＬｎ−１に各々対応する複数個のセルストリング（または、ナンドストリングと呼ばれる）１０を含む。各セルストリング１０は第１選択トランジスタとしてストリング選択トランジスタＳＳＴ、第２選択トランジスタとして接地選択トランジスタＧＳＴ、そして選択トランジスタＳＳＴ、ＧＳＴとの間に直列連結された複数のメモリセルで構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＬのドレインとの間にはメモリセルが直列連結され、メモリセルは対応するワードラインＷＬＯ〜ＷＬｍ−１に各々連結される。ワードラインＷＬＯ〜ＷＬｍ−１、ストリング選択ラインＳＳＬ、そして接地選択ラインＧＳＬは行選択回路（図示せず）によって駆動される。
【０００５】
選択された行／ワードラインのメモリセルをプログラムするために、まず、メモリブロック（または、メモリセルアレイ）内のメモリセルは０Ｖより低い閾値電圧を有するように消去される。いったん、メモリセルが消去されたら、プログラムされるデータがナンドフラッシュメモリ装置のページバッファ回路にロードされ、プログラム動作のための高電圧（例えば、ワードラインに印加されるプログラム及びパス電圧）が高電圧ポンプによって準備される。以後、ロードされたデータは一連のプログラムループを通じて選択されたワードラインのメモリセルにプログラムされる。各プログラムループはビットラインセットアップ区間、プログラム区間、放電／リカバリ区間、そして検証区間で構成される。
【０００６】
ビットラインセットアップ区間の間、ビットラインＢＬＯ〜ＢＬｎ−１はロードされたプログラムデータによって電源電圧または接地電圧に各々充電される。例えば、プログラムされるメモリセルに連結されたビットラインは接地電圧に充電され、プログラム禁止されたメモリセルに連結されたビットラインは電源電圧に充電される。プログラム区間では、選択されたワードラインはプログラム電圧に設定され、非選択ワードラインの各々はパス電圧に設定される。接地電圧のビットラインに連結されたメモリセルの場合、Ｆ−Ｎトンネリング（Ｆｏｗｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を行うに十分なバイアス条件が満足され、その結果、バルクから電子が各メモリセルのフローティングゲートに注入される。一方、周知のように、電源電圧のビットラインに連結されたメモリセルはプログラム禁止される。ワードライン及びビットライン上の電圧はリカバリ区間の間に放電され、メモリセルが目標スレッショルド電圧を有するかが検証区間の間に実行される。
【０００７】
前述のプログラム動作は、特許文献１に開示されており、この出願に参照により含まれる。そして、プログラム禁止技術は特許文献２、特許文献３に開示されており、この出願に参照により含まれる。
【０００８】
前述のように、プログラム区間で選択されたワードラインにはプログラム電圧として高電圧が印加される。選択されたワードラインへのプログラム電圧印加は定められた時間の間に行い、この時間（以下、「プログラム実行時間」と呼ぶ）はプログラムループ時間の多い部分を占める。一般的に、プログラム電圧が印加される時間は次のような事項を考慮して決定される。
【０００９】
１）ＲＣ遅延時間
選択されたワードラインにおいて、各メモリセルの制御ゲート電圧がプログラム電圧に設定されるに必要な時間は行デコーダ回路からの離隔距離に従って相違する。即ち、行デコーダ回路に近く位置したセル（図１に「Ａ」と表記される）の制御ゲート電圧がプログラム電圧に設定されるのにかかる時間は行デコーダ回路から遠く位置したセル（図１で「Ｂ」と表記される）の制御ゲート電圧がプログラム電圧に設定されるのにかかる時間より短い。これは行デコーダ回路から遠く位置したセルの制御ゲートローディングが行デコーダ回路に近く位置したセルの制御ゲートローディングより大きいからである。即ち、同一のワードラインに連結されたメモリセルＡ、Ｂの間にはＲＣ遅延時間が存在する。
【００１０】
２）プログラム電圧のディップ現象
選択されたワードラインにプログラム電圧が供給される時、ワードラインのローディングによってプログラム電圧が目標電圧以下に低くなる。目標電圧以下に低くなったプログラム電圧は高電圧発生回路によって再び目標電圧に回復される。低くなったプログラム電圧を目標電圧に回復するのにかかる時間を以下プログラム電圧回復時間と呼ぶ。
【００１１】
残念ながら、上述のプログラム電圧回復時間及びＲＣ遅延時間は工程条件、電圧条件、周辺条件などによって変化する。従って、そのような時間は最悪の場合を基として決定される。即ち、プログラム実行時間にマージンが追加的に加わる。
【００１２】
高速メモリに対する継続的な要求に応じるためにプログラムループ時間（または、全プログラム時間）を減らすことが要求される。これのために、不必要なマージンなく、プログラム実行時間をより効果的に決定してプログラム時間を最適化することが望ましい。
【特許文献１】米国特許第６，３５３，５５５
【特許文献２】米国特許第５，６７７，８７３
【特許文献３】米国特許第５，９９１，２０２
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的はプログラム時間を減少させることのできるフラッシュメモリ装置を提供することである。
【００１４】
本発明の他の目的はプログラム及びパス電圧ストレスを減らすことのできるフラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【００１５】
上述の目的を達成するための本発明によると、フラッシュメモリ装置は毎プログラムループのプログラム区間の時、ワードラインへのプログラム電圧供給を知らせる第１フラッグ信号を発生する制御ロジックと、前記ワードラインに供給されるプログラム電圧を発生し、前記プログラム区間の時、前記プログラム電圧が目標電圧に回復されたことを知らせる第２フラッグ信号を発生する高電圧発生回路と、前記第１及び第２フラッグ信号に応答してプログラム実行終了信号を発生する信号発生回路を含み、前記プログラム実行終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了されるように前記第１フラッグ信号を非活性化させる。
【００１６】
例示的な実施例において、前記制御ロジックはプログラム命令の入力に応答してポンプ活性化信号を発生し、前記高電圧発生回路は前記ポンプ活性化信号に応答して前記プログラム電圧を生成する。
【００１７】
例示的な実施例において、前記高電圧発生回路は前記プログラム電圧を分配して分配電圧を出力する電圧分配器と、前記ポンプ活性化信号に応答して動作し、前記分配電圧が基準電圧より低いかによってクロック活性化信号を出力する比較器と、前記クロック活性化信号に応答してクロック信号をポンプクロック信号として出力するクロックドライバと、前記ポンプクロック信号に応答して前記プログラム電圧を発生するポンプを含み、前記クロック活性化信号は前記第２フラッグ信号として前記信号発生回路に伝達される。
【００１８】
例示的な実施例において、前記信号発生回路は前記プログラム区間の間に、前記第２フラッグ信号が非活性化され、所定時間が経過した後、前記プログラム実行終了信号を発生する。
【００１９】
例示的な実施例において、前記プログラム区間の間、前記第２フラッグ信号の活性化は前記プログラム電圧が目標電圧以下に低くなったことを示し、前記第２フラッグ信号の非活性化は前記プログラム電圧が目標電圧に回復したことを示す。
【００２０】
例示的な実施例において、前記信号発生回路は前記第２フラッグ信号の非活性化に応答して前記プログラム実行終了として第１終了信号を発生する第１終了信号発生器を含む。
【００２１】
例示的な実施例において、前記第１終了信号発生器は前記第２フラッグ信号の非活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第１基準値に到達する時、前記第１終了信号発生する。
【００２２】
例示的な実施例において、前記信号発生回路は前記第１フラッグ信号に応答して前記プログラム実行終了信号として第２終了信号を発生する第２終了信号発生器をさらに含む。
【００２３】
例示的な実施例において、前記第２終了信号発生器は前記第１フラッグ信号の活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第２基準値に到達する時、前記第２終了信号を発生する。
【００２４】
例示的な実施例において、前記第１基準値は前記第２基準値より小さい。
【００２５】
例示的な実施例において、前記信号発生回路は前記第１終了信号及び前記第２終了信号中のいずれかを前記プログラム実行終了信号として出力するデコーダをさらに含む。
【００２６】
本発明の他の特徴によると、フラッシュメモリ装置は毎プログラムループのプログラム区間の時、選択されたワードラインへのプログラム電圧供給を知らせる第１フラッグ信号を発生する制御ロジックと、前記選択されたワードラインに供給されるプログラム電圧を発生し、毎プログラムループのプログラム区間の時、前記プログラム電圧が目標電圧に回復されたことを知らせる第１フラッグ信号を発生する高電圧発生回路と、前記第１及び第２フラッグ信号に応答して前記プログラム電圧が目標電圧以下に低くなったかを示すディップ信号を発生するディップ信号発生回路と、前記第１及び第２フラッグ信号に応答して前記プログラム電圧が目標電圧に回復されたことを示す回復信号を発生する回復信号発生回路と、前記回復信号に応答して第１終了信号を発生する第１終了信号発生回路とを含み、前記第１終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了するように前記第１フラッグ信号を非活性化させる。
【００２７】
例示的な実施例において、前記制御ロジックはプログラム命令の入力に応答してポンプ活性化信号を発生し、前記高電圧発生回路は前記ポンプ活性化信号に応答して前記プログラム電圧を生成する。
【００２８】
例示的な実施例において、前記高電圧発生回路は前記プログラム電圧を分配して分配電圧を出力する電圧分配器と、前記ポンプ活性化信号に応答して動作し、前記分配電圧が基準電圧より低いかによってクロック活性化信号を出力する比較器と、前記クロック活性化信号に応答してクロック信号をポンプクロック信号として出力するクロックドライバと、前記ポンプクロック信号に応答して前記プログラム電圧を発生するポンプとを含み、前記クロック活性化信号は前記第２フラッグ信号として使われる。
【００２９】
例示的な実施例において、フラッシュメモリ装置は前記第１フラッグ信号に応答して第２終了信号を発生する第２終了信号発生器と、前記第１終了信号及び前記第２終了信号のいずれかを出力するデコーダをさらに含み、前記制御ロジックは前記デコーダから出力される終了信号に応答して前記第１フラッグ信号を非活性化させる。
【００３０】
例示的な実施例において、前記第１終了信号発生器は前記第２フラッグ信号の非活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第１基準値に到達する時、前記第１終了信号を発生する。
【００３１】
例示的な実施例において、前記第２終了信号発生器は前記第１フラッグ信号の活性化に応答してカウント動作を実行するカウンタを含み、前記カウンタはカウントされた値が第２基準値に到達する時、前記第２終了信号を発生する。
【００３２】
本発明の他の特徴によると、フラッシュメモリ装置は毎プログラムループのプログラム区間の時、ワードラインへのプログラム電圧供給を知らせるフラッグ信号を発生する制御ロジックと、選択されたワードラインに供給されるプログラム電圧を発生する高電圧発生回路と、前記選択されたワードラインの一端に連結され、前記フラッグ信号に応答して前記選択されたワードラインに前記プログラム電圧を供給する行選択回路と、前記選択されたワードラインの他端に連結され、前記選択されたワードラインの他端の電圧が前記プログラム電圧に到達したかを検出してプログラム実行終了信号を発生する検出回路を含み、前記プログラム実行終了信号が生成される時、前記制御ロジックは前記プログラム区間が終了するように前記フラッグ信号を非活性化させる。
【００３３】
本発明の他の特徴によると、フラッシュメモリ装置のプログラム方法はプログラム命令の入力の時、プログラム電圧を準備する段階と、毎プログラムループのプログラム区間の時、前記プログラム電圧を選択されたワードラインに供給する段階と、前記プログラム電圧が目標電圧に回復されたことによって前記プログラム区間を終了する段階を含む。前記プログラム区間は前記プログラム電圧が目標電圧に回復し、第１遅延時間が経過した後、終了する。
【００３４】
例示的な実施例において、プログラム方法は選択されたワードラインへのプログラム電圧供給を知らせるフラッグ信号が活性化され、第２遅延時間が経過した後、前記プログラム区間を終了させる段階をさらに含む。
【００３５】
例示的な実施例において、前記第１遅延時間は前記選択されたワードラインのメモリセルの制御ゲートが前記目標電圧を有する前記プログラム電圧として設定されるに必要な時間である。
【００３６】
例示的な実施例において、前記プログラム区間は前記プログラム電圧が目標電圧に回復され、第１遅延時間が経過した後、終了されない時、前記第２遅延時間の後に終了する。
【発明の効果】
【００３７】
上述のように、毎プログラムループのプログラム区間に対応するプログラム実行時間は前述した条件（プログラム電圧回復時間、ＲＣ遅延時間、マージンなど）を考慮して定めた時間に固定されることなく、プログラム電圧回復情報によって自動的に、そして効率的に決定される。従って、最悪の場合を基準に決定されたプログラム電圧回復時間及びＲＣ遅延時間を自動的に決定し、不必要なマージンを除去することによって、プログラム時間（または、プログラム区間）を減らすことができる。また、プログラム区間に対応するプログラム時間（または、プルグラム区間）が減少することによって、メモリセルに加わるプログラム電圧及び電圧ストレスを減らすことができる。
【発明を実施するための最良の形態】
【００３８】
先の一般的な説明及び次の詳細な説明は全ての例示的なものと理解すべきであって、請求された発明の付加的な説明が提供されていると考えられるべきである。
【００３９】
参照符号が本発明の望ましい実施例に詳細に付されてあり、その例が参照図面に表示されている。可能などんな場合にも、同一の参照番号が同一または、類似の部分を参照するために説明及び図面で使われる。
【００４０】
以下、不揮発性メモリ装置としてナンドフラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として使われる。しかし、この技術分野に精通な人はここに記載された内容によって本発明の他の利点及び性能を易しく理解できる。本発明は他の実施例を通じて、実現されたり適用されることができる。また、詳細な説明は本発明の範囲、技術的思想、そして他の目的からの範囲で観点及び応用によって修正したり変更することができる。
【００４１】
図２は本発明によるフラッシュメモリ装置を概略的に示すブロック図である。
【００４２】
図２を参照すると、本発明のフラッシュメモリ装置１００はメモリセルアレイ１１０を含み、メモリセルアレイ１１０は少なくとも一つまたはそれより多いメモリブロックで構成される。各メモリブロックは図１に図示されたものと同様に構成される。行選択回路１２０はメモリセルアレイ１１０のワードライン中の一つを選択する。プログラム動作の時、行選択回路１２０は選択されたワードラインにプログラム電圧Ｖｐｇｍを、そして非選択されたワードラインにパス電圧Ｖｐａｓｓを供給する。ページバッファ回路１３０は、プログラム動作の時、列選択回路１４０を介して提供される外部データを臨時貯蔵し、貯蔵されたデータに従ってビットラインを特定電圧（例えば、電源電圧または接地電圧）に設定する。ページバッファ回路１３０は、また、読み動作／読み検証動作の時、選択されたワードラインのメモリセルに貯蔵されたデータを感知する。読み動作の時、ページバッファ回路１３０によって感知されたデータは列選択回路１４０を介して外部に出力される。読み検証動作の時、ページバッファ回路１３０によって感知されたデータはパス／フェイル点検回路１５０に伝達される。パス／フェイル点検回路１５０は列選択回路１４０を介して伝達されたデータ値がパスデータ値であるか否かを判別する。
【００４３】
続いて図２を参照すると、制御ロジック１６０はフラッシュメモリ装置１００の全般的な動作を制御するように構成される。例えば、制御ロジック１６０はビットラインセットアップ区間、プログラム区間、放電区間、そして検証区間で構成された各プログラムループを制御するように構成される。制御ロジック１６０はプログラム動作の時、外部からのプログラム命令が入力されたら、ポンプ活性化信号ＰＵＭＰ＿ＥＮを発生する。制御ロジック１６０はプログラムループのプログラム区間の時、選択されたワードラインへのプログラム電圧の供給を知らせる制御信号ＶＰＧＭ＿ＥＮを発生する。制御ロジック１６０はプログラムループのプログラム区間の時、選択されたワードラインへのパス電圧の供給を知らせるフラッグ信号として制御信号ＶＰＡＳＳ＿ＥＮを発生する。
【００４４】
高電圧発生回路１７０はポンプ活性化信号ＰＵＭＰ＿ＥＮに応答してパンピング動作を通じてプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを生成する。いったんプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが目標電圧に到達したら、高電圧発生回路１７０のパンピング動作は中止される。この時、高電圧発生回路１７０は活性化状態で維持される。もし、毎プログラムループのプログラム区間でプログラム電圧Ｖｐｇｍが目標電圧以下に低くなったら、高電圧発生回路１７０はプログラム電圧Ｖｐｇｍが再び目標電圧に回復するようにパンピング動作を実行する。プログラム電圧Ｖｐｇｍが再び目標電圧に回復したら、高電圧発生回路１７０はプログラム電圧Ｖｐｇｍが目標電圧に回復したことを知らせるフラッグ信号としてプログラム電圧回復情報ＣＬＫ＿ＥＮを出力する。毎プログラムループで、プログラム実行終了信号発生回路１８０は高電圧発生回路１７０からのプログラム電圧回復情報ＣＬＫ＿ＥＮに応答してプログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤを発生する。プログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤが生成される時、制御ロジック１６０はプログラム区間を終了して放電及び読み検証動作を実行する。
【００４５】
以上の説明から分かるように、毎プログラムループのプログラム区間に対応するプログラム実行時間は、前述した条件（プログラム電圧回復時間、ＲＣ遅延時間、マージンなど）を考慮して定められた時間で固定されることなく、プログラム電圧回復情報によって自動的に、そして効率的に決定される。従って、最悪の場合を基準で決定されたプログラム電圧回復時間及びＲＣ遅延時間を自動的に決定し、不必要なマージンを除去することによってプログラム時間（または、プログラム区間）を減らすことができる。また、プログラム区間に対応するプログラム時間（または、プログラム区間）が減少されることによってメモリセルに加わるプログラム電圧及びパス電圧ストレスを減らすことができる。
【００４６】
図３は本発明の例示的な実施例による図２に図示された高電圧発生回路１７０を概略的に示すブロック図である。
【００４７】
図３を参照すると、高電圧発生回路１７０はポンプ１７２、電圧分配器１７４、比較器１７６、そしてクロックドライバ１７８を含む。ポンプ１７２はポンプクロック信号ＰＵＭＰ＿ＣＬＫに応答して高電圧であるプログラム電圧Ｖｐｇｍを発生する。電圧分配器１７４はプログラム電圧Ｖｐｇｍを分配して分配電圧Ｖｄｉｖを発生する。比較器１７６はポンプ活性化信号ＰＵＭＰ＿ＥＮに応答して動作し、分配電圧Ｖｄｉｖと基準電圧とを比較する。比較器１７６は分配電圧Ｖｄｉｖが基準電圧より低い時（または、プログラム電圧Ｖｐｇｍが目標電圧より低い時）クロック活性化信号ＣＬＫ＿ＥＮを活性化させる。比較器１７６は分配電圧Ｖｄｉｖが基準電圧と同一又はそれより高い時（または、プログラム電圧Ｖｐｇｍが目標電圧に到達する時）クロック活性化信号ＣＬＫ＿ＥＮを非活性化させる。クロックドライバ１７８はクロック活性化信号ＣＬＫ＿ＥＮに応答してポンプクロック信号ＰＵＭＰ＿ＣＬＫとしてクロック信号ＣＬＫを選択的に出力する。例えば、クロック活性化信号ＣＬＫ＿ＥＮが活性化される場合、クロックドライバ１７８はポンプクロック信号ＰＵＭＰ＿ＣＬＫとしてクロック信号ＣＬＫを出力する。この時、ポンプ１７２はポンプクロック信号ＰＵＭＰ＿ＣＬＫに応答してパンピング動作を実行する。クロック活性化信号ＣＬＫ＿ＥＮが非活性化される場合、クロックドライバ１７８はクロック信号ＣＬＫの出力を遮断する。この時、ポンプ１７２のパンピング動作は実行されない。
【００４８】
いったんポンプ活性化信号ＰＵＭＰ＿ＥＮが活性化されたら、高電圧発生回路１７０は目標電圧を有するようにプログラム電圧Ｖｐｇｍを発生する。ポンプ活性化信号ＰＵＭＰ＿ＥＮはプログラム動作モードの開始の時、活性化され、プログラム動作モードの終了の時、非活性化される。プログラム電圧Ｖｐｇｍが目標電圧に到達したら、クロック活性化信号ＣＬＫ＿ＥＮは比較器１７６の比較結果に従って非活性化される。毎プログラムループのプログラム区間で選択されたワードラインをプログラム電圧Ｖｐｇｍで駆動する時、プログラム電圧Ｖｐｇｍは目標電圧以下に低くなる。即ち、プログラム電圧Ｖｐｇｍのディップ現像が発生する。プログラム電圧Ｖｐｇｍのディップのため、クロック活性化信号ＣＬＫ＿ＥＮは再び活性化される。これはポンプ１７２のパンピング動作を通じてプログラム電圧Ｖｐｇｍが再び目標電圧に回復されるようにする。いったんプログラム電圧Ｖｐｇｍが目標電圧に回復されたら、クロック活性化信号ＣＬＫ＿ＥＮは再び非活性化される。即ち、クロック活性化信号ＣＬＫ＿ＥＮの活性化−非活性化の過程は毎プログラムループのプログラム区間で少なくとも一度は行う。特に、クロック活性化信号ＣＬＫ＿ＥＮの非活性化はプログラム電圧Ｖｐｇｍが目標電圧で回復される時に行う。図３に図示されたように、クロック活性化信号ＣＬＫ＿ＥＮはプログラム電圧回復情報としてプログラム実行終了信号発生回路１８０に印加される。
【００４９】
図４は本発明の例示的な実施例による図２に図示されたプログラム実行終了信号発生回路１８０を示す回路図である。
【００５０】
図４を参照すると、プログラム実行終了信号発生回路１８０はディップ信号発生器１８２、回復信号発生器１８４、第１終了信号発生器１８６、第２終了信号発生器１８８、そしてデコーダ１９０を含む。ディップ信号発生器１８２は選択されたワードラインへのプログラム電圧供給を制御するための制御信号ＶＰＧＭ＿ＥＮ及びプログラム電圧回復信号としてクロック活性化信号ＣＬＫ＿ＥＮに応答してディップ信号ＶＰＧＭ＿ＤＩＰを発生する。ディップ信号発生器１８２はＮＡＮＤゲート２０１、ＮＯＲゲート２０３、インバータ２０２、２０４そしてＤフリップーフロップ２１３で構成され、図面に図示されたように連結されている。回復信号発生器１８４は制御信号ＶＰＧＭ＿ＥＮ、プログラム電圧回復信号ＣＬＫ＿ＥＮそしてディップ信号ＶＰＧＭ＿ＤＩＰに応答して回復信号ＶＰＧＭ＿ＲＥＣを発生する。回復信号発生器１８４はＮＡＮＤゲート２０７、２０９、ＮＯＲゲート２１１、インバータ２０６、２０８、２１０、２１２そしてＤフリップ−フロップ２１３で構成され、図面に図示さえたように連結されている。第１終了信号発生器１８６は回復信号ＶＰＧＭ＿ＲＥＣに応答して第１終了信号ＥＮＤ１を発生し、望ましくカウンタで構成される。第２終了信号発生器１８８は制御信号ＶＰＧＭ＿ＥＮに応答して第２終了信号ＥＮＤ２を発生し、望ましくカウンタで構成される。デコーダ１９０は第１及び第２終了信号ＥＮＤ１、ＥＮＤ２中にいずれか一つでも活性化される時、プログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤを発生し、図面に図示されたように連結されたＮＯＲゲート２１４及びインバータ２１５で構成される。
【００５１】
図４において、Ｄフリップ−フロップ２０５、２１３各々はパワーアップの時、そして毎プログラムループの終了の時、初期化され、その結果Ｄフリップ−フロップ２０５、２１３の出力はローレベルで設定される。Ｄフリップ−フロップ２０５、２１３はクロック信号（ＬＣＬＫ、図５参照）に同期して動作する。
【００５２】
上述のように、プログラム電圧Ｖｐｇｍが目標電圧に到達したら、クロック活性化信号ＣＬＫ＿ＥＮはローで非活性化される。メモリ装置がプログラムループに進入する以前には制御信号ＶＰＧＭ＿ＥＮはローで非活性化される。制御信号ＶＰＧＭ＿ＥＮは選択されたワードラインにプログラム電圧Ｖｐｇｍが供給される時、ハイに活性化される。このような条件によると、Ｄフリップ−フロップ２０５、２１３の出力ＶＰＧＭ＿ＤＩＰ、ＶＰＧＭ＿ＲＥＣは初期化された状態で維持される。
【００５３】
制御信号ＶＰＧＭ＿ＥＮがハイで活性化される時、第２終了信号発生器１８８はカウント動作を実行する。この実施例において、第２終了信号発生器１８８は制御信号ＶＰＧＭ＿ＥＮが活性化され、所定時間（例えば、１４μs）の後に第２終了信号ＥＮＤ２を発生する。制御信号ＶＰＧＭ＿ＥＮがハイで活性化され、ＮＡＮＤゲート２０８の一入力がハイに遷移しても、回復信号ＶＰＧＭ＿ＲＥＣは初期化状態であるローレベルで維持される。これは、Ｄフリップ−フロップ２０５の出力即ち、ディップ信号ＶＰＧＭ＿ＤＩＰがローレベルを有するからである。
【００５４】
制御信号ＶＰＧＭ＿ＥＮが活性化される時、選択されたワードラインにプログラム電圧Ｖｐｇｍが供給される。この時、プログラム電圧Ｖｐｇｍはワードラインのローディングによって目標電圧以下に低くなる。プログラム電圧Ｖｐｇｍが目標電圧以下に低くなる時、高電圧発生回路１７０はクロック活性化信号ＣＬＫ＿ＥＮをハイに活性化させる。クロック活性化信号ＣＬＫ＿ＥＮのローハイ遷移によって回復信号発生器１８４のＮＡＮＤゲート２０９の一入力はハイレベルからローレベルに遷移する。これと同時に、制御信号ＶＰＧＭ＿ＥＮがハイに活性化された状態で、ディップ信号発生器１８２はクロック活性化信号ＣＬＫ＿ＥＮの活性化に応答してディップ信号ＶＰＧＭ＿ＤＩＰをハイに活性化させる。活性化されたディップ信号ＶＰＧＭ＿ＤＩＰはプログラムループが終了される以前まで（または、プログラムループの検証区間が始まる以前まで）維持される。ＮＡＮＤゲート２０９の入力がハイレベルとローレベルを有するから、回復信号発生器１８４の出力ＶＰＧＭ＿ＲＥＣは初期化された状態で維持される。
【００５５】
ポンプ１７２のパンピング動作に従ってプログラム電圧Ｖｐｇｍが目標電圧に到達したら、クロック活性化信号ＣＬＫ＿ＥＮは再びハイレベルからローレベルに遷移する。これは回復信号発生器１８４のＮＡＮＤゲート２０９の出力がローレベルからハイレベルに遷移されるようにする。この時、回復信号発生器１８４の出力ＶＰＧＭ＿ＲＥＣはローレベルからハイレベルに遷移される。制御信号ＶＰＧＭ＿ＥＮがハイに活性化される時、第１終了信号発生器１８６はカウント動作を実行する。この実施例において、第１終了信号発生器１８６は回復信号ＶＰＧＭ＿ＲＥＣがハイで活性化され、所定時間（例えば、２μs）後に第１終了信号ＥＮＤ１を発生する。デコーダ１９０は第１終了信号ＥＮＤ１及び第２終了信号ＥＮＤ２中のいずれかをプログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤとして出力する。
【００５６】
この実施例において、第２終了信号発生器１８８の設定された時間は従来技術で説明された条件を考慮して最悪の場合に従って決定された時間である。これは制御信号ＶＰＧＭ＿ＥＮの活性化以後、第１終了信号ＥＮＤ１が第２終了信号ＥＮＤ２の活性化以前に活性化されることを意味する。ここで、第２終了信号ＥＮＤ２は高電圧発生回路１７０または信号発生器１８０の予想できなかった誤動作によってプログラムループが終了されない場合、プログラムループを強制に終了させるための信号である。
【００５７】
図５は本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。本発明によるフラッシュメモリ装置のプログラム動作が参照図面によって、以下詳細に説明される。図５は、但し、プログラムループのプログラム区間に対応するタイミング図だけが図示されている。
【００５８】
選択された行／ワードラインのメモリセルをプログラムするために、まず、プログラムされるデータは列選択回路１４０を介してページバッファ回路１３０にロッドされる。いったん、プログラムされるデータのロードが完了されたら、フラッシュメモリ装置１００はプログラム命令の入力に応答してロードされたデータをメモリセルにプログラムする。さらに具体的に説明すれば、次のようである。
【００５９】
制御ロジック１６０はプログラム命令に応答してポンプ活性化信号ＰＵＭＰ＿ＥＮを発生する。これはプログラム動作のための高電圧（例えば、ワードラインに印加されるプログラム及びパス電圧）が高電圧発生回路１７０によって準備されるようにする。高電圧が準備されたら、制御ロジック１６０は一番目のプログラムループを実行する。プログラムループによると、ビットラインセットアップ区間の間、ビットラインＢＬＯ〜ＢＬｎ−１は制御ロジック１６０の制御下でロードされたデータに従ってページバッファ回路１３０を通じて電源電圧または、接地電圧に各々設定される。
【００６０】
プログラム区間が始まったら、制御ロジック１６０は制御信号ＶＰＡＳＳ＿ＥＮを活性化させ、行選択回路１２０は活性化された制御信号ＶＰＡＳＳ＿ＥＮに応答してワードランを高電圧発生回路１７０からのパス電圧Ｖｐａｓｓで駆動する。その後に、制御ロジック１６０は制御信号ＶＰＡＳＳ＿ＥＮを非活性化させると同時に制御信号ＶＰＧＭ＿ＥＮをハイに活性化させる。行選択回路１２０は活性化された制御信号ＶＰＧＭ＿ＥＮに応答して選択されたワードラインを高電圧発生回路１７０からのプログラム電圧Ｖｐｇｍで駆動する。制御信号ＶＰＧＭ＿ＥＮがハイに活性化される時、図４の第２終了信号発生器１８８はカウント動作を実行する。プログラム電圧Ｖｐｇｍが選択されたワードランに供給されることによって、図５に図示されたようにプログラム電圧Ｖｐｇｍのディップ現像が発生する。即ち、プログラム電圧Ｖｐｇｍが目標電圧以下に低くなる。
【００６１】
プログラム電圧Ｖｐｇｍが目標電圧以下に低くなる時、高電圧発生回路１７０はプログラム電圧回復情報としてクロック活性化信号ＣＬＫ＿ＥＮをハイに活性化させる。クロック活性化信号ＣＬＫ＿ＥＮのローハイ遷移に従って回復信号発生器１８４のＮＡＮＤゲート２０９の一入力はハイレベルからローレベルに遷移する。これと同時に、制御信号ＶＰＧＭ＿ＥＮがハイに活性化された状態で、ディップ信号発生器１８２はクロック活性化信号ＣＬＫ＿ＥＮの活性化に応答してディップ信号ＶＰＧＭ＿ＤＩＰをハイに活性化させる。活性化されたディップ信号ＶＰＧＭ＿ＤＩＰはプログラムループが終了される以前まで（または、プログラムループの検証区間が始まる以前まで）維持される。ＮＡＮＤゲート２０９の入力がハイレベルとローレベルを有するから、回復信号発生器１８４の出力ＶＰＧＭ＿ＲＥＣは初期化された状態で維持される。
【００６２】
ポンプ１７２のパンピング動作に従ってプログラム電圧Ｖｐｇｍが目標電圧に到達したら、クロック活性化信号ＣＬＫ＿ＥＮは再びハイレベルからローレベルに遷移する。これは回復信号発生器１８４のＮＡＮＤゲート２０９の出力がローレベルからハイレベルに遷移されるようにする。この時、回復信号発生器１８４の出力ＶＰＧＭ＿ＲＥＣはローレベルからハイレベルに遷移される。第１終了信号ＶＰＧＭ＿ＲＥＣがハイで活性化される時、第１終了信号発生器１８６はカウント操作を実行する。この実施例において、第１終了信号発生器１８６は回復信号ＶＰＧＭ＿ＲＥＣがハイで活性化され、所定時間（例えば、２μs）後に第１終了信号ＥＮＤ１を発生する。デコーダ１９０は第１終了信号ＥＮＤ１をプログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤとして出力する。プログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤが活性化される時、制御ロジック１６０はプログラム区間を終了し、定めた方式で放電区間及び検証区間を順次的に進行する。放電及び検証区間に対応する動作はこの分野の通常的な知識を習得した者によく知られており、それに対する説明はそれ故、省略する。
【００６３】
もし、制御信号ＶＰＧＭ＿ＥＮの活性化以後、第１終了信号ＥＮＤ１が生成されなければ、制御信号ＶＰＧＭ＿ＥＮが活性化され、所定時間（例えば、１４）が経過した後、第２終了信号ＥＮＤ２が第２終了信号発生器１８８によって生成される。第２終了信号ＥＮＤ２はデコーダ１９０を介してプログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤとして出力される。同様に、プログラム実行終了信号ＰＧＭ＿ＥＸＥ＿ＥＮＤが活性化される時、制御ロジック１６０はプログラム区間を終了し、定められた方式で放電区間及び検証区間を順次的に進行する。
【００６４】
本発明によるフラッシュメモリ装置において、プログラム区間はクロック活性化信号としてプログラム電圧回復情報によって自動に設定される。しかし、本発明がこの実施例に限定されないことはこの分野の通常的な知識を習得した者に自明である。例えば、ワードラインの一端が行選択回路に連結された状態で、図６に図示されたように、ワードラインの他端でワードラインの電圧がプログラム電圧に到達したかを検出し、検出された情報をプログラム電圧回復情報として使うことができる。この時、プログラム実行終了信号発生回路１８０′が図４に図示されたように第２終了信号発生器を具備することは自明である。図６に図示されたメモリ装置の場合、上述の実施例のように、プログラム区間を効率的に設定し、プログラム／パス電圧ストレスを減らすことができる。
【００６５】
本発明の範囲または、技術的思想を外れることなく、本発明の構成を多様に修正したり変更することができるのはこの分野に熟練された者に自明である。上述の内容を考慮して見る時、もし、本発明の修正及び変更が上の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと考えられる。
【図面の簡単な説明】
【００６６】
【図１】一般的なメモリセルアレイの構造を示す回路図である。
【図２】本発明のよるフラッシュメモリ装置を示すブロック図である。
【図３】本発明の例示的な実施例による図２に図示された高電圧発生回路を示すブロック図である。
【図４】本発明の例示的な実施例による図２に図示されたプログラム実行終了信号の発生回路を示す回路図である。
【図５Ａ】本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である（その１）。
【図５Ｂ】本発明によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である（その２）。
【図６】本発明の変更例によるフラッシュメモリ装置を概略的に示すブロック図である。
【符号の説明】
【００６７】
１００  フラッシュメモリ装置
１１０  メモリセルアレイ
１２０  行選択回路
１３０  ページバッファ回路
１４０  列選択回路
１５０  パス／フェイル点検回路
１６０  制御ロジック
１７０  高電圧発生回路
【図１】
2006351166.tif 000003
【図２】
2006351166.tif 000004
【図３】
2006351166.tif 000005
【図４】
2006351166.tif 000006
【図５Ａ】
2006351166.tif 000007
【図５Ｂ】
2006351166.tif 000008
【図６】
2006351166.tif 000009