(57)【要約】【課題】リダンダンシ回路を備えた半導体記憶装置に使用されるヒューズの数は増加する一方であり、ヒューズが正しい状態にプログラムされたかどうかを確認することが重要な課題になっている。【解決手段】リダンダンシ回路の使用／未使用をチェックするロールコールテストの他に第２のロールコールテストモードとしてヒューズプログラムチェックモードを追加する。第２のテストモード信号により、イネーブルヒューズのプログラム情報を遮断する論理回路を構成することで、イネーブルヒューズ及びアドレスヒューズのプログラム状態を確認できる半導体記憶装置を提供する。【選択図】  図６
2006107664.tif 000002
【特許請求の範囲】
【請求項１】
リダンダンシ回路を備えた半導体記憶装置において、第１のロールコールテストモードと第２のロールコールテストモードとを有し、前記第１及び第２のロールコールテストモードにおいて前記リダンダンシ回路に設けられたヒューズのプログラム情報を個別に読み出すことを特徴とする半導体記憶装置。
【請求項２】
前記第２のロールコールテストモードにおいて、イネーブルヒューズのプログラム情報を無関係とし、第２のテストモード信号により論理出力レベルを決める論理回路を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記論理回路は前記第２のテストモード信号と、前記イネーブルヒューズのプログラム情報とを入力とする２入力ＮＯＲ回路であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
ゲートは前記２入力ＮＯＲ回路の出力に、ドレインはリダンダンシ判定信号に、ソースは接地電位に接続されたトランジスタをさらに備えたことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ヒューズは容量ヒューズであることを特徴とする請求項２乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記論理回路は前記第２のテストモード信号と、イネーブル信号の反転信号とを入力とする２入力ＮＯＲ回路であることを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
リダンダンシ判定信号に一端を接続されたヒューズと、ドレインは前記ヒューズの他端に、ソースは接地電位に、ゲートは前記２入力ＮＯＲ回路の出力に接続されたトランジスタと、をさらに備えたことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記ヒューズはレーザーヒューズであることを特徴とする請求項６又は請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に救済情報を記憶したヒューズを有するリダンダンシ回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、年々微細化及び大規模集積化が進んでいる。例えばＤＲＡＭにおいては０．１ミクロン以下の設計ルールを採用した１Ｇビットメモリの開発が進められている。大規模化に伴いメモリセルアレイに対してリダンダンシセルアレイを配置して、不良メモリセルをリダンダンシセルに置き換えることにより不良救済を行うリダンダンシ回路方式が採用されている。
【０００３】
これらの従来例として、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式の半導体記憶装置の全体構成を示すブロック図を図１に示す。ここでは、簡略化のために半導体記憶装置のメモリセルアレイ全体に対して１組のリダンダンシ回路を構成しているが、ある単位毎（バンク、アレイブロック）にリダンダンシ回路を構成することも可能である。
【０００４】
半導体記憶装置は、ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７、テストモードエントリブロック６、ロールコール回路１８、コマンドデコーダ１、コントロール回路２、モードレジスタ３、クロックジェネレータ４、ＤＬＬ回路５、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８、データコントロールロジック回路１２、カラムデコーダ１０、センスアンプリファ１１、ロウデコーダ９、ロウリダンダンシセルアレイ１９、カラムリダンダンシセルアレイ２０、メモリセルアレイ９０、ラッチ回路１３、データ出力バッファ１４、データ入力バッファ１５を有している。
【０００５】
アドレスは、テストモードエントリブロック６、コマンドデコーダ１、モードレジスタ３、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８に供給されている。クロックジェネレータ４は、クロック信号ＣＫ、／ＣＫ、クロックイネーブルＣＫＥを受信して内部クロック信号１０５を発生し、半導体記憶装置の各部に供給する。
【０００６】
ＤＬＬ回路５は、クロック信号ＣＫ、／ＣＫを受信して同期信号１０６をラッチ回路１３、データ出力バッファ１４、データ入力バッファ１５に出力している。コマンドデコーダ１は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル／ＷＥ信号、及びアドレスを受信してデコード結果１０１をコントロール回路２に出力する。
【０００７】
モードレジスタ３は、アドレスを受信して動作モード設定信号１０２をコントロール回路２に出力する。
【０００８】
コントロール回路２は、コマンドデコーダ１からの出力１０１とモードレジスタ３の出力１０２に基づいて、クロックジェネレータ４からの内部クロック信号１０５に応答して制御信号１０４を発生する。制御信号１０４は、テストモードエントリブロック６、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８、センスアンプリファ１１、ロウデコーダ９、ラッチ回路１３に供給される。こうして、半導体記憶装置内の各部の動作が制御される。
【０００９】
尚、ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７、ロールコール回路１８から構成されるリダンダンシ制御ブロック８０に供給される制御信号１０４は、プリチャージ（ＰＲＥ）信号及びヒューズコントロール信号（ＦＰＶ，ＦＣＴ，ＦＴＧ）である（図２、３参照）。
【００１０】
ここで、リダンダンシ回路を使用せずデータをリード／ライトする場合の動作は、公知であるので、簡単に説明する。アドレスがロウアドレスバッファ７とカラムアドレスバッファ８に保持され、おのおの保持されているアドレス１０７、１０８に基づいてロウデコーダ９とカラムデコーダ１１は、メモリセルアレイ９０のアドレスを指定する。
【００１１】
リード動作の場合には、メモリセルアレイ９０から読み出されたデータはセンスアンプリファ１１でセンスされ、そのセンス情報１０９はデータコントロールロジック回路１２に入力し、データ信号１１０として出力され、そのデータ信号１１０がラッチ回路１３に入力し、データ信号１１１をとして出力され、そのデータ信号１１１が入力されたデータ出力バッファ１４から外部Ｉ／Ｏピンを通してデータ出力される。
【００１２】
また、ライト動作の場合には、データ入力バッファ１５に入力される外部Ｉ／Ｏピンからのデータは、リードの場合と逆に、ラッチ回路１３、データコントロールロジック回路１２を介してセンスアンプリファ１１に供給され、センスアンプリファ１１でセンスされてメモリセルアレイ９０の指定されたアドレスに書き込まれる。
【００１３】
次に、本発明と関係する従来のリダンダンシ（冗長）制御について図１〜４を用い説明する。図１には半導体記憶装置の全体構成を示すブロック図、図２に容量ヒューズ使用におけるリダンダンシ制御ブロック図、図３にヒューズ回路の模式図、図４にヒューズ回路部の状態図を示す。
【００１４】
リダンダンシ判定信号１１２、１１３（ロウ側が１１２、カラム側が１１３）が選択されると、そのアドレスに対応したデコーダ回路（ロウ側１１２がロウデコーダ９、カラム側１１３がカラムデコーダ１０）のワード線、Ｙスイッチをストップし、通常のメモリセルアレイ９０内のメモリセルへのアクセスをやめる。それと同時にロウ側１１２がリダンダンシワード線、カラム側１１３がリダンダンシＹスイッチを選択し、対応したリダンダンシセル（ロウ側１１２がロウリダンダンシ１９、カラム側１１３がカラムリダンダンシ２０）にアクセスする。このようにして不良セルを救済させる仕組みになっている。
【００１５】
次に、リダンダンシ判定信号１１２、１１３を生成させるロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７の回路動作について説明する。ＰＲＥ信号１０４をＬｏｗにする事により、Ｐ−ｃｈトランジスタ２１をオンさせ、リダンダンシ判定信号１１２、１１３をＨｉｇｈにプリチャージする。その後、ＰＲＥ信号１０４をＨｉｇｈにし、Ｐ−ｃｈ２１をオフさせ、インバータ２２を介して信号線１１６をＧＮＤレベルに固定しておく。Ｎ−ｃｈトランジスタ２３、２５等のトランジスタ列は、リダンダンシ使用の場合に活性化するイネーブルヒューズとリダンダンシ使用アドレス数の和と同数になっている。
【００１６】
リダンダンシ使用アドレスと一致した場合のみ、Ｎ−ｃｈトランジスタ２３、２５等のゲートへ入力される信号１１８、１２１等のレベルがＧＮＤレベルに保持される。そのため、リダンダンシ判定信号１１２、１１３は信号線１１６のＧＮＤレベルへのパスが絶たれ、その場合においてのみ、Ｈｉｇｈレベルを保持することになる。リダンダンシ未使用でイネーブルヒューズが未使用、またリダンダンシアドレスが一本でも異なると、リダンダンシ判定信号１１２、１１３レベルはＮ−ｃｈトランジスタ２３、２５等のいずれかを介して信号線１１６レベルのＧＮＤレベルに引き落とされる事になる。
【００１７】
ここで、ヒューズ回路３６、３７等について図３を用いて説明する。
【００１８】
ヒューズ回路例として容量ヒューズの例を挙げておく。容量ヒューズ４１をプログラムする場合、容量の両極に電界をかけ、両極をショートさせ抵抗として動作させコネクト状態とする。コネクトされている場合は抵抗となり、コネクトされていない場合は容量のままである。回路例は、プログラム時の高電界印加の回路は省略している。
【００１９】
このコネクト状態を判別するために、容量ヒューズ４１の一端１２７をＧＮＤに固定し、もう一端１２６に電位をかけ、それがコネクト状態なら電位が引き抜かれ、未コネクト状態ならその電位が残る事で判別を行う。具体的には、容量ヒューズの片側１２７をＧＮＤ固定しておき、ヒューズコントロール信号１０４を動作させる。ＦＰＶ信号１２２をＨｉｇｈに、ＦＴＧ信号１２３とＦＣＴ信号１２４をＬｏｗレベルにし、Ｎ−ｃｈトランジスタ３８、４０をオンさせ、Ｎ−ｃｈトランジスタ４２、４３、４５はオフにしておく。
【００２０】
容量ヒューズ４１の対極１２６がＨＶＣＣ（仮に１／２ＶＣＣレベルでメモリセルに印加されるレベルとする）にチャージされる。その後、ＦＰＶ信号１２２をＬｏｗレベルにし、容量ヒューズ４１の状態により、対極１２６に印加されたＨＶＣＣレベルがそのまま保持されるか、対極１２７のＧＮＤレベルに引き抜かれるかが決定される。
【００２１】
十分な時間経過後、ＦＴＧ信号１２３をＨｉｇｈにし、容量ヒューズ４１の対極レベル１２６を差動アンプ４４、ラッチ回路４６に伝え、最終的にラッチ回路４６にてヒューズコネクト情報をラッチする。ヒューズ判定信号１１７、１１９等は、それぞれの容量ヒューズのコネクト状態によって、コネクト時にはＨｉｇｈ、未コネクト時にはＬｏｗの状態となる。
【００２２】
リダンダンシデコーダ１６、１７において、イネーブルヒューズ判定信号１１７の出力１１８、アドレスヒューズ判定信号１１９とアドレス情報とを比較した比較回路７０の出力１２１により、リダンダンシ判定信号１１２、１１３が活性又は非活性化する。
【００２３】
この内部接点の状態をまとめた表が、図４である。（ａ）はイネーブルヒューズの状態図、（ｂ）はアドレスヒューズの状態図である。イネーブルヒューズの論理は、単純にイネーブルヒューズの判定信号１１７の情報が使用され、ヒューズ使用のコネクト時にＮ−ｃｈトランジスタ２３のゲートに入力される信号１１８をＬｏｗにし、リダンダンシ判定信号１１２、１１３のＧＮＤ引き抜きをストップする。
【００２４】
次にアドレスヒューズ側の論理であるが、単純にヒューズ判定レベルとアドレス信号との比較を行う。本説明ではイクスクルーシブオアをとっている。ヒューズ回路３７において、アドレスＡ０にＨｉｇｈがプログラムされているとする。その場合は、ヒューズ判定信号１１９はＨｉｇｈとなっている。そのため、Ｎ−ｃｈトランジスタ３２がオン、インバータ３０を介して信号線１２０がＬｏｗであるため、Ｐ−ｃｈトランジスタ２６もオン状態、トランスファゲート２８、２９はオフしている。
【００２５】
ここで、Ａ０がＨｉｇｈのときは、Ａ０Ｔ信号はＨｉｇｈとなり、Ｎ−ｃｈトランジスタ３１がオンするため信号線１２１はＬｏｗ状態となり、Ｎ−ｃｈトランジスタ２５がオフとなる。そのため、リダンダンシ判定信号１１２、１１３は信号線１１６のＧＮＤレベルに引き抜かれない。
【００２６】
次に、ヒューズ回路３７において、アドレスＡ０にＬｏｗがプログラムされているとする。その場合は、ヒューズ判定信号１１９はＬｏｗとなっている。そのため、Ｎ−ｃｈトランジスタ３２がオフ、インバータ３０を介して信号線１２０がＨｉｇｈであるため、Ｐ−ｃｈトランジスタ２６もオフ状態、トランスファゲート２８、２９はオンしている。
【００２７】
ここで、Ａ０がＬｏｗのときは、Ａ０Ｔ信号はＬｏｗとなり、トランスファゲート２８、２９はオンしているため信号線１２１はＬｏｗ状態となり、Ｎ−ｃｈトランジスタ２５がオフとなる。そのため、リダンダンシ判定信号１１２、１１３は１１６のＧＮＤレベルに引き抜かれない。ヒューズ判定信号１１９とＡ０が逆の場合は、前述の逆となり、図４に示すように、Ｎ−ｃｈトランジスタ１２１がオン状態となり、リダンダンシ判定信号１１２、１１３は１１６のＧＮＤレベルに引き抜かれる事になる。
【００２８】
すなわちヒューズ使用（コネクト）時にアドレスＨｉｇｈ、ヒューズ未使用（未コネクト）時にアドレスＬｏｗの場合に、リダンダンシ判定信号１１２、１１３のＧＮＤ引き抜きをストップする。ヒューズにプログラムされた情報１１９と外部アドレスが一致する場合のみ、リダンダンシ判定信号１１２、１１３がＨｉｇｈとなる。
【００２９】
次にテストモードの一つであるロールコールテストについて説明する。ロールコールテストモードとは、ユーザーが誤エントリしないタイミングでその際の入力アドレスにより、メーカー側の回路評価・選別時短などに用いられるものである。ロールコールテストモードにエントリすると、入力したアドレスがリダンダンシ使用の場合、Ｈｉｇｈデータが出力ピンから出力されるもので、リダンダンシ使用有無が判明する。
【００３０】
ロールコール回路１８において、テストモードエントリ回路６からロールコール用のテストモード信号１０３ＴＭＯＤＥ１がＨｉｇｈ出力された場合、インバータ１８を介し信号線１１６がＬｏｗとなる。また、アドレスが、リダンダンシ使用の場合であるとリダンダンシ判定信号１１２、１１３がＨｉｇｈであり、インバータ３４を介し信号線１１５がＬｏｗとなる。その２つの信号をＮＯＲ回路３５により、信号線１１４がＨｉｇｈとなる。このデータが、データ出力バッファ１４からＩ／Ｏピンにダイレクトに出力される。リダンダンシ未使用のアドレスであると、Ｌｏｗデータが出力される。
【００３１】
以上までが、従来技術のリダンダンシ及び、ロールコールテストモードの仕様である。
【００３２】
またリダンダンシ回路に関しては多くの先行技術が開示されている。特許文献１には、ウェーハ状態にて救済を行うレーザーヒューズと、組立後に救済する電気ヒューズとを備え、２種類のリダンダンシ回路により救済効率を向上させる技術が開示されている。また特許文献２には欠陥メモリセルを救済する回路と、動作タイミングを救済する回路に関する技術が開示されている。
【００３３】
さらに特許文献３には、安価なテスターで救済するために記憶回路内部に比較回路を備えた半導体装置が開示されている。また、本願発明者らは、リダンダンシ回路のヒューズに記憶された情報を読み出す方法について検討し出願（特願２００３−０３７３９２）を行った。
【００３４】
【特許文献１】特開２０００−１２３５９３号公報
【特許文献２】特開２００３−０８４０４７号公報
【特許文献３】特開２００４−１６４７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
上記したように最近の半導体装置は大規模化が進み、リダンダンシ回路数及び使用されるヒューズの数が増加し、ヒューズが正しい状態に設定されたかどうかを確認することがますます求められている。例えば図２おいて、イネーブルヒューズをコネクト状態に設定したが正しく設定されずに未コネクトとなった場合、リダンダンシ判定信号１１２、１１３が信号線１１６のＧＮＤレベルにＮ−ｃｈトランジスタ２３を介して引き抜かれるため、その他アドレスヒューズのコネクト情報が不明となり、ただしくプログラムされたかどうか判断できないという問題がある。
【００３６】
本願の目的は、これらの問題に鑑み、ヒューズが正しい状態に設定されたかどうかを簡単に確認できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００３７】
本願発明の半導体記憶装置は、リダンダンシ回路を備え、第１のロールコールテストモードと第２のロールコールテストモードとを有し、前記第１及び第２のロールコールテストモードにおいて前記リダンダンシ回路に設けられたヒューズのプログラム情報を個別に読み出すことを特徴とする。
【００３８】
本願発明の半導体記憶装置においては、前記第２のロールコールテストモードにおいて、イネーブルヒューズのプログラム情報を無関係とし、第２のテストモード信号により論理出力レベルを決める論理回路を備えたことを特徴とする。
【００３９】
本願発明の半導体記憶装置においては、前記論理回路は前記第２のテストモード信号と、前記イネーブルヒューズのプログラム情報とを入力とする２入力ＮＯＲ回路であることを特徴とする。
【００４０】
本願発明の半導体記憶装置においては、ゲートは前記２入力ＮＯＲ回路の出力に、ドレインはリダンダンシ判定信号に、ソースは接地電位に接続されたトランジスタをさらに備えたことを特徴とする。
【００４１】
本願発明の半導体記憶装置においては、前記ヒューズは容量ヒューズであることを特徴とする。
【００４２】
本願発明の半導体記憶装置においては、前記論理回路は前記第２のテストモード信号と、イネーブル信号の反転信号とを入力とする２入力ＮＯＲ回路であることを特徴とする。
【００４３】
本願発明の半導体記憶装置においては、リダンダンシ判定信号に一端を接続されたヒューズと、ドレインは前記ヒューズの他端に、ソースは接地電位に、ゲートは前記２入力ＮＯＲ回路の出力に接続されたトランジスタと、をさらに備えたことを特徴とする。
【００４４】
本願発明の半導体記憶装置においては、前記ヒューズはレーザーヒューズであることを特徴とする。
【発明の効果】
【００４５】
本願の半導体記憶装置においては、ロールコールテストの他に第２のロールコールテストモードを付加する。第２テストモード信号により、イネーブルヒューズのプログラム状況に係らず、リダンダンシ判定信号のＧＮＤ引き抜きを強制的にストップさせ、ハイレベルとする。イネーブルヒューズ判定信号以外のアドレスヒューズ判定信号の情報がロールコールによってデータ出力として出力される。つまり、アドレスヒューズ個々のプログラム情報を得る事が可能となる。
【００４６】
また、読み出したヒューズアドレスをアドレス入力として、第２のテストモード信号ＴＭＯＤＥ２をローレベルとしロールコールテストを行うことで、イネーブルヒューズプログラム状態が判定できる。
【００４７】
本願の構成とすることで、大規模な回路変更をすることなく、イネーブルヒューズ及び、アドレスヒューズの個々のプログラム情報を得る事が可能になる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の半導体記憶装置について、図を参照して説明する。
【実施例１】
【００４９】
本発明の実施例１について図５、図６を用いて説明する。図５には半導体記憶装置の全体構成を示すブロック図、図６に容量ヒューズ使用におけるリダンダンシ制御ブロックの回路図を示す。ここでは、簡略化のために半導体記憶装置のメモリセルアレイ全体に対して１組のリダンダンシ回路を構成しているが、ある単位毎（バンク、アレイブロック）に１組のリダンダンシ回路を構成することも可能である。
【００５０】
本願においては従来の半導体記憶装置にさらに第２のロールコールテストモードとしてヒューズのプログラムチェックモードを追加したものである。テストモードエントリブロック６に機能を追加し、第２のテストモード信号１２８としてＴＭＯＤＥ２を追加しロウリダンダンシデコーダ１６及びカラムリダンダンシデコーダ１７に供給される。
【００５１】
図５に示す本願の半導体記憶装置は、ロウリダンダンシデコーダ１６、カラムリダンダンシデコーダ１７、テストモードエントリブロック６、ロールコール回路１８、コマンドデコーダ１、コントロール回路２、モードレジスタ３、クロックジェネレータ４、ＤＬＬ回路５、ロウアドレスバッファ＆リフレッシュカウンタ７、カラムアドレスバッファ＆バーストカウンタ８、データコントロールロジック回路１２、カラムデコーダ１０、センスアンプリファ１１、ロウデコーダ９、ロウリダンダンシセルアレイ１９、カラムリダンダンシセルアレイ２０、メモリセルアレイ９０、ラッチ回路１３、データ出力バッファ１４、データ入力バッファ１５を有している。
【００５２】
本願における半導体記憶装置は、従来の半導体記憶装置（図１）のテストモードエントリブロック６において、ロールコールテストモード信号の他に第２のテストモード信号１２８を追加発生し、ロウリダンダンシデコーダ１６及びカラムリダンダンシデコーダ１７に供給するものであり、その他の構成、動作は従来半導体記憶装置と同じであるため詳細な説明を省略し、本願発明の第２のロールコールテストモードとしてのヒューズのプログラムチェックモードに関し以下説明する。
【００５３】
第２のロールコールテストモードにおいては、リダンダンシ回路のヒューズにプログラムされたかどうかをチックし、チェック結果をロールコールテストと同様に出力端子に出力するものであり、テストモード信号１０３ＴＭＯＤＥ１と第２のテストモード信号１２８がともに活性化（ハイレベル）されることで第２のロールコールテストモードであるヒューズにプログラムされたかどうかを判定するプログラムチェックモードとなる。
【００５４】
テストモード信号１０３ＴＭＯＤＥ１はロールコール回路１８及びデータ出力バッファ１４に入力される。ロールコール回路１８はテストモード信号１０３ＴＭＯＤＥ１がハイレベルとなることでリダンダンシ判定信号をデータ出力バッファ１４に伝達する。データ出力バッファはメモリセルからのデータ出力パスを切り替え、ロールコール回路１８からの出力をデータとして出力する。第２のテストモード信号１２８はロウリダンダンシデコーダ１６及びカラムリダンダンシデコーダ１７に入力され、ヒューズのプログラム状態を出力する。
【００５５】
図６を参照して詳細に説明する。ここでは簡単のためロウ側のリダンダンシについてのみ記載するがカラム側についても同様であることは自明であろう。
【００５６】
ヒューズ回路はリダンダンシ回路の使用／未使用を示すイネーブルヒューズ回路３６とそれぞれのアドレスを示す複数のアドレスヒューズ回路３７からなり、それぞれヒューズ判定信号１１７及び１１９を出力する。
【００５７】
イネーブルヒューズ判定信号１１７はＮＯＲ回路４９に入力され、ＮＯＲ回路の出力１２９はＮ−ｃｈトランジスタ２３のゲートに入力される。ＮＯＲ回路の他の入力には第２のテストモード信号ＴＭＯＤＥ２が入力される。
【００５８】
それぞれのアドレスヒューズ判定信号１１９はアドレス比較回路７０に入力され、アドレス入力１０７と比較され一致した場合にはローレベルを、不一致の場合にはハイレベルをＮ−ｃｈトランジスタ２５のゲートに出力する。
【００５９】
Ｎ−ｃｈトランジスタ２３及び２５のソースはインバータ２２の出力に共通接続され、ドレインはＰ−ｃｈトランジスタ２１のドレインに共通接続されてリダンダンシ回路の使用／未使用を判定するリダンダンシ判定信号１１２となる。Ｐ−ｃｈトランジスタ２１はソースを電源電圧Ｖｃｃに接続され、ゲートには制御信号１０４のうちプリチャージ信号ＰＲＥが入力される。インバータ２２にも同じくプリチャージ信号ＰＲＥが入力される。
【００６０】
さらにロールコール回路１８においては、リダンダンシ判定信号１１２はインバータ３４に入力され、その出力はＮＯＲ回路３５に入力される。ＮＯＲ回路の他の入力にはテストモード信号１０３の逆相信号が入力され、ＮＯＲ回路３５の出力１１４はデータ出力バッファ１４に入力される。
【００６１】
これらの構成において、ヒューズのプログラムチェックモードの動作を説明する。テストモード信号ＴＭＯＤＥ１，ＴＭＯＤＥ２はともにハイレベルに設定される。
【００６２】
まず、ヒューズコントロール信号のうちＰＲＥ信号をローレベルとすることで、Ｐ−ｃｈトランジスタ２１はオンとなりリダンダンシ判定信号１１２はハイレベル、ＰＲＥ信号がインバータ２２で反転され信号線１１６もハイレベルとする。その後、ＰＲＥ信号をハイレベルに変化させることで、リダンダンシ判定信号１１２はハイレベル、信号線１１６はローレベルとなる。
【００６３】
さらに、図３をも参照し、ヒューズ回路の動作を説明する。ヒューズ回路にはヒューズコントロール信号（ＦＰＶ，ＦＴＧ，ＦＣＴ）が入力される。ＦＰＶ信号１２２をＨｉｇｈに、ＦＴＧ信号１２３とＦＣＴ信号１２４をＬｏｗレベルにし、Ｎ−ｃｈトランジスタ３８、４０をオンさせ、Ｎ−ｃｈトランジスタ４２、４３、４５はオフにしておく。容量ヒューズ４１の対極１２６がＨＶＣＣ（仮に１／２ＶＣＣレベルでメモリセルに印加されるレベルとする）にチャージされる。
【００６４】
その後、ＦＰＶ信号１２２をＬｏｗレベルにし、容量ヒューズ４１のプログラム状態により、対極１２６に印加されたＨＶＣＣレベルがそのまま保持されるか、ＧＮＤに引き抜かれるかが決定される。十分な時間経過後、ＦＴＧ信号１２３をＨｉｇｈにし、容量ヒューズ４１の対極レベル１２６を差動アンプ４４、ラッチ回路４６に伝え、最終的にラッチ回路４６にてヒューズコネクト情報をラッチする。
【００６５】
それぞれの容量ヒューズのプログラム状態によって、容量ヒューズがコネクト時にはハイレベル、未コネクト時にはローレベルのヒューズ判定信号１１７及び１１９を出力する。
【００６６】
イネーブルヒューズ判定信号１１７はＮＯＲ回路に入力されるが、ＮＯＲ回路の一方の端子に入力されている第２のテストモード信号ＴＭＯＤＥ２がハイレベルであることから、ＮＯＲ回路の出力はイネーブルヒューズにプログラムされたかどうかのヒューズ判定信号１１７のレベルにかかわらずローレベルとなる。このためＮ−ｃｈトランジスタ２３はオフ状態であり、リダンダンシ判定信号１１２はイネーブルヒューズにプログラムされたかどうかにかかわれずハイレベルを保持する。
【００６７】
アドレスヒューズ判定信号１１９はアドレス比較回路７０に入力され、入力されるアドレス信号１０７との一致、不一致が判定される。アドレスヒューズはアドレスがハイレベルのときプログラムされ、ヒューズ判定信号はハイレベルを出力し、アドレスがローレベルのときプログラムされずに、ヒューズ判定信号はローレベルを出力する。ヒューズ判定信号１１９と入力アドレス１０７が一致した場合にはアドレス比較回路７０からはローレベル、不一致の場合にはハイレベルが出力される。
【００６８】
アドレス比較回路７０からの信号１２１のレベルにより、Ｎ−ｃｈトランジスタ２５はオン、オフ状態を制御される。入力されるアドレス１０７とヒューズのプログラム内容が一致の場合にはローレベルが入力されＮ−ｃｈトランジスタ２５はオフ状態であり、リダンダンシ判定信号１１２はハイレベルを保持する。入力されるアドレス１０７とヒューズのプログラム内容が不一致の場合にはＮ−ｃｈトランジスタ２５はオン状態となり、リダンダンシ判定信号１１２はローレベルに変化する。
【００６９】
リダンダンシ判定信号１１２は、ロールコール回路１８を経由してデータ出力バッファから出力される。リダンダンシ判定信号がハイレベルであればアドレスヒューズにプログラムされたアドレスと入力されたアドレスＡ０からＡｎが一致したと判断できる。リダンダンシ判定信号がローレベルであればアドレスヒューズにプログラムされたアドレスと入力されたアドレスが不一致であると判断できる。
【００７０】
ここで、例えばロウアドレスバッファ＆リフレッシュカウンタ７から自動発生させたアドレスを繰り返し入力させ、リダンダンシ判定信号１１２はハイレベルに状態になるアドレスをサーチする。アドレスを自動発生させることで、ヒューズにプログラムされたヒューズアドレスを読み出すことができる。読み出したヒューズアドレスＡ０〜Ａｎが、設定したそれぞれのアドレス状態であるかどうかを判定することで、それぞれの個別のヒューズへのプログラムが正しく行われたかどうかを判定できる。
【００７１】
また、読み出したヒューズアドレスをアドレス入力として、第２のテストモード信号ＴＭＯＤＥ２をローレベルとしロールコールテストを行うことで、イネーブルヒューズプログラム状態が判定できる。
【００７２】
従来においては、イネーブルヒューズにプログラムミスがあった場合にはイネーブルヒューズ回路３６の出力がローレベルとなり、リダンダンシ判定信号がローレベルとなることで、アドレスヒューズのプログラム状態は判断不能であったが、本願発明においては、大規模な回路変更を全く必要なしに、個々のヒューズコネクト情報を得る事が可能になる。
【００７３】
本実施例においては、第２のロールコールテストモードとしてテストモード信号ＴＭＯＤＥ２を追加し入力させることで、イネーブルヒューズからの判定信号を遮断し無関係な状態とし、個別のアドレスヒューズのプログラム状態をチェック可能とした。また第１のテストモード信号と組み合わせることでイネーブルヒューズのプログラム状態がチェックできる。これらの構成とすることで、個々のヒューズが正しい状態に設定されたかどうかを簡単に確認できる半導体記憶装置が得られる。
【実施例２】
【００７４】
本願の実施例２におけるリダンダンシ制御ブロック８０を図７に示す。実施例２はヒューズ部に容量ヒューズでなく、レーザーヒューズを使用した場合の実施例である。レーザーヒューズは、ウェーハ段階でレーザーを照射し、カットすることでプログラムされるヒューズである。そのため、容量ヒューズとは逆にプログラムされてない場合は抵抗体でコネクト状態、プログラムされることでオープンとなり未コネクト状態となる。
【００７５】
図７に実施例２のリダンダンシ制御ブロック８０を示す。ここでは簡単のためロウ側のリダンダンシについてのみ記載するがカラム側についても同様であることは自明であろう。
【００７６】
ヒューズはリダンダンシ回路の使用／未使用を示すイネーブルヒューズ５０とそれぞれのアドレス及び反転アドレスを示すアドレスヒューズ５１，５２等からなり、それぞれのヒューズの両端子はリダンダンシ判定信号１３０とＮ−ｃｈトランジスタ５３、５４，５５のドレインとに接続されている。Ｎ−ｃｈトランジスタ５３、５４，５５のソースは信号線１３１に接続される。Ｎ−ｃｈトランジスタ５３のゲートにはイネーブル信号と第２のテストモード信号から作成される信号線１３２に接続され、Ｎ−ｃｈトランジスタ５４のゲートにはアドレス信号Ａ０Ｔ、Ｎ−ｃｈトランジスタ５５のゲートにはアドレス信号Ａ０Ｔの反転信号が入力される。
【００７７】
Ｐ−ｃｈトランジスタ２１はソースを電源電圧Ｖｃｃに接続され、ゲートには制御信号１０４のうちプリチャージ信号ＰＲＥが入力される。インバータ２２にも同じくプリチャージ信号ＰＲＥが入力される。リダンダンシ判定信号１３０はインバータ３４に入力され、その出力はＮＯＲ回路３５に入力される。ＮＯＲ回路の他の入力にはテストモード信号１０３の反転信号が入力され、ＮＯＲ回路３５の出力１１４はデータ出力バッファ１４に入力される。
【００７８】
これらの構成において、ヒューズのプログラムチェックモードの動作を説明する。テストモード信号ＴＭＯＤＥ１，ＴＭＯＤＥ２はともにハイレベルに設定される。
【００７９】
まず、プリチャージ信号ＰＲＥをローレベルとすることで、Ｐ−ｃｈトランジスタ２１はオンとなりリダンダンシ判定信号１３０はハイレベル、プリチャージ信号ＰＲＥがインバータ２２で反転され信号線１３１もハイレベルとする。その後、プリチャージ信号ＰＲＥをハイレベルに変化させることで、リダンダンシ判定信号１１２はハイレベル、信号線１１６はローレベルとする。
【００８０】
イネーブル信号用のレーザーヒューズ５０がカットされている場合は、イネーブル信号のＨｉｇｈ／Ｌｏｗに関係なくリダンダンシ判定信号１３０が信号線１３１のＧＮＤレベルに引き落とされる事はない。イネーブル信号用のレーザーヒューズがカットされていない場合は、イネーブル信号がＨｉｇｈ時に信号線１３２がＨｉｇｈとなり、Ｎ−ｃｈトランジスタ５３がオンし、リダンダンシ判定信号１３０が信号線１３１のＧＮＤレベルに引き落とされる。
【００８１】
ここで第２のテストモード信号ＴＭＯＤＥ２がハイレベルの場合には、ＮＯＲ回路５７の出力はローレベルとなりＮ−ｃｈトランジスタ５３はオフ状態となり、ヒューズ５０がカット状態に関係なくリダンダンシ判定信号１３０はハイレベルを維持され、ＧＮＤレベルに引き落とされることはない。
【００８２】
アドレスヒューズはアドレスの正相及び逆相信号に対応した２つのヒューズで構成され、一方がカットされ、他方はカットされない。ヒューズカット情報とアドレスが一致した場合のみ、リダンダンシ判定信号１３０はＨｉｇｈ情報を保持する。
【００８３】
例えば、ヒューズ５１がレーザーカットされ、ヒューズ５２が未カットの場合において、アドレスＡ０Ｔとしてハイレベルが入力されると、Ｎ−ｃｈトランジスタ５４がオン、Ｎ−ｃｈトランジスタ５５がオフとなり、リダンダンシ判定信号はハイレベルを維持することになる。アドレスＡ０Ｔとしてローレベルが入力されると、Ｎ−ｃｈトランジスタ５４がオフ、Ｎ−ｃｈトランジスタ５５がオンとなり、リダンダンシ判定信号はローレベルに引き落とされることになる。
【００８４】
ここで、例えばロウアドレスバッファ＆リフレッシュカウンタ７から自動発生させたアドレスを繰り返し入力させ、リダンダンシ判定信号１３０はハイレベルに状態になるアドレスをサーチする。アドレスを自動発生させることで、ヒューズにプログラムされたヒューズアドレスを読み出すことができる。読み出したヒューズアドレスＡ０Ｔ〜ＡｎＴが、設定したそれぞれのアドレス状態であるかどうかを判定でき、個々のヒューズへのプログラムが正しく行われたかどうかを判定できる。
【００８５】
また、読み出したヒューズアドレスをアドレス入力として、第２のテストモード信号ＴＭＯＤＥ２をローレベルとしロールコールテストを行うことで、イネーブルヒューズプログラム状態が判定できる。
【００８６】
従来においては、イネーブルヒューズにプログラムミスがあった場合には、リダンダンシ判定信号がローレベルとなることで、アドレスヒューズのプログラム状態は判断不能であったが、本願発明においては、大規模な回路変更を全く必要なしに、個々のヒューズコネクト情報を得る事が可能になる。
【００８７】
本実施例においては、第２のロールコールテストモードとしてテストモード信号ＴＭＯＤＥ２を追加し入力させることで、イネーブルヒューズのプログラム状態を遮断し無関係な状態とし、イネーブルヒューズによるリダンダンシ判定信号のＧＮＤへの引き落としをなくし、個別のアドレスヒューズのプログラム状態をチェック可能とした。またイネーブルヒューズのプログラム状態もチェック可能である。これらの構成とすることで、個々のヒューズが正しい状態に設定されたかどうかを簡単に確認できる半導体記憶装置が得られる。
【００８８】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００８９】
【図１】従来の半導体記憶装置の構成ブロック図である。
【図２】従来の半導体記憶装置におけるリダンダンシ制御ブロック図である。
【図３】従来の半導体記憶装置におけるヒューズ回路図である。
【図４】従来の半導体記憶装置における状態図で、（ａ）はイネーブルヒューズの状態図、（ｂ）はアドレスヒューズの状態図である。
【図５】本願の半導体記憶装置の構成ブロック図である。
【図６】本願実施例１におけるリダンダンシ制御ブロック図である。
【図７】本願実施例１におけるリダンダンシ制御ブロック図である。
【符号の説明】
【００９０】
１    コマンドデコーダ
２    コントロール回路
３    モードレジスタ
４    クロックジェネレータ
５    ＤＬＬ回路
６    テストモードエントリブロック
７    ロウアドレスバッファ＆リフレッシュカウンタ
８    カラムアドレスバッファ＆バーストカウンタ
９    ロウデコーダ
１０    カラムデコーダ
１１    センスアンプ
１２    データコントロールロジック回路
１３    ラッチ回路
１４    データ出力バッファ
１５    データ入力バッファ
１６    ロウリダンダンシデコーダ
１７    カラムリダンダンシデコーダ
１８    ロールコール回路
１９    ロウリダンダンシセルアレイ
２０    カラムリダンダンシセルアレイ
３６    ヒューズ回路（イネブル用）
３７    ヒューズ回路（アドレス用）
４１    容量ヒューズ
５０，５１，５２  レーザーヒューズ
７０    アドレス比較回路
８０    リダンダンシ制御ブロック
９０    メモリセルアレイ
１０３    第１のテストモード信号
１０４    制御信号（ＰＲＥ、ヒューズコントロール信号）
１１２    リダンダンシ判定信号（ロウ側）
１１３    リダンダンシ判定信号（カラム側）
１１７    ヒューズ判定信号（イネーブル）
１１９    ヒューズ判定信号（アドレス）
１２８    第２のテストモード信号
１３０    リダンダンシ判定信号
【図１】
2006107664.tif 000003
【図２】
2006107664.tif 000004
【図３】
2006107664.tif 000005
【図４】
2006107664.tif 000006
【図５】
2006107664.tif 000007
【図６】
2006107664.tif 000008
【図７】
2006107664.tif 000009