(57)【要約】【課題】  半導体チップ内において、雑音に強く精度の良い電圧差の測定をするのに適した測定回路を提供し、例えばＶＧＡ構成の半導体不揮発性メモリ等において、アレーのサイズが大きくなっても、高感度のセンスが可能なセンス回路を提供する。【解決手段】  第１の信号線１２０ａと第２の信号線１２０ｂとから成る対配線１２０において、第１の信号線１２０ａと第２の信号線１２０ｂとは、互いに浮遊容量が殆ど同じになるようにレイアウトされる。そして、被測定素子１０００の２つの出力端子と差動増幅器１１０の入力端子とが対配線１２０によって接続される。これにより、第１の信号線１２０ａと第２の信号線１２０ｂに含まれる雑音が同相雑音になり、この雑音は、差動増幅器１１０の差動増幅によって打ち消される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の電圧と第２の電圧との電圧差を測定する電圧測定回路であって、
前記第１の電圧が供給される第１の配線と前記第２の電圧が供給される第２の配線とから成り、前記第１の配線が有する浮遊容量と前記第２の配線が有する浮遊容量とが略同等になるように、前記第１の配線と前記第２の配線とが構成された対配線と、
前記第１の配線から入力された電圧と前記第２の配線から入力された電圧とを差動増幅する差動増幅器と、
を備えたことを特徴とする電圧測定回路。
【請求項２】
被測定物の２つの端子にそれぞれ流入または流出する電流を測定する電流測定回路であって、
前記２つの端子の一方の端子に接続された第１の配線と前記２つの端子の他方の端子に接続された第２の配線とから成り、前記第１の配線が有する浮遊容量と前記第２の配線が有する浮遊容量とが略同等になるように、前記第１の配線と前記第２の配線とが構成された対配線と、
前記対配線に流れる電流を差動増幅する差動増幅器と、
を備えたことを特徴とする電流測定回路。
【請求項３】
メモリセルのソース拡散領域に接続されたビット線であるソース線とドレイン拡散領域に接続されたビット線であるドレイン線とから成り、前記ソース線が有する浮遊容量と前記ドレイン線が有する浮遊容量とが略同等になるように、前記ソース線と前記ドレイン線とが構成された対配線と、
前記ソース線における電圧と前記ドレイン線における電圧とを差動増幅する差動増幅器と、
を備えたことを特徴とするセンス回路。
【請求項４】
請求項３のセンス回路であって、さらに、
前記ソース線を第１の電圧電位にプリチャージする第１のプリチャージ回路と、
前記ドレイン線を第２の電圧電位にプリチャージする第２のプリチャージ回路とを備え、
前記差動増幅器は、前記ソース線とドレイン線とのプリチャージが解除された後に、差動増幅するように構成されていることを特徴とするセンス回路。
【請求項５】
請求項４のセンス回路であって、
前記対配線、差動増幅器、第１のプリチャージ回路、および第２のプリチャージ回路は、それぞれリファレンスメモリセル用とデータを読み出す読み出しメモリセル用との２つずつが設けられ、
前記読み出しメモリセル用差動増幅器の出力の電圧と前記リファレンスメモリセル用差動増幅器の出力の電圧とは、差動増幅されるように構成されていることを特徴とするセンス回路。
【請求項６】
請求項３のセンス回路であって、
さらに、前記ソース線に流れる電流量に応じた電圧の信号、および前記ドレイン線に流れる電流量に応じた電圧の信号を出力する電流モニターを備え、
前記差動増幅器は、前記電流モニターが出力した信号を差動増幅するように構成されていることを特徴とするセンス回路。
【請求項７】
請求項６のセンス回路であって、
さらに、前記ソース線に流れる電流量に応じた電圧の信号、および前記ドレイン線に流れる電流量に応じた電圧の信号を出力する電流モニターをリファレンスメモリセル用と読み出しメモリセル用との２つ備え、
前記読み出しメモリセル用差動増幅器は、読み出しメモリセル用電流モニターが出力した信号を差動増幅するように構成され、
前記リファレンスメモリセル用差動増幅器は、リファレンスメモリセル用電流モニターが出力した信号を差動増幅するように構成されていることを特徴とするセンス回路。
【請求項８】
バーチャルグランドアレー構成の半導体不揮発性メモリであって、
請求項４および請求項６のうちの何れか１項のセンス回路を備え、
前記第２のプリチャージ回路は、メモリセルから読み出しが行われる場合には、読み出しが行われるメモリセルに隣接するメモリセルのドレイン線をプリチャージするように構成されていることを特徴とする半導体不揮発性メモリ。
【請求項９】
バーチャルグランドアレー構成の半導体不揮発性メモリであって、
請求項５および請求項７のうちの何れか１項のセンス回路を備え、
前記読み出しメモリセル用第２のプリチャージ回路は、前記読み出しメモリセルから読み出しが行われる場合には、読み出しが行われる読み出しメモリセルに隣接する読み出しメモリセルのドレイン線をプリチャージするように構成され、
前記リファレンスセル用第２のプリチャージ回路は、読み出しが行われるリファレンスメモリセルに隣接するリファレンスメモリセルのドレイン線をプリチャージするように構成されていることを特徴とする半導体不揮発性メモリ。
【請求項１０】
バーチャルグランドアレー構成の半導体不揮発性メモリであって、
請求項４および請求項６のうちの何れか１項のセンス回路と、
同時に読み出しが行われるように構成された第１のメモリセルおよび第２のメモリセルと、
前記第１のメモリセルおよび第２のメモリセルの間に設けられた第３のメモリセルと、を備え、
前記第３のメモリセルは、前記第１のメモリセルおよび第２のメモリセルが同時に読み出される場合には、前記第３のメモリセルに接続されたソース線およびドレイン線が同電位にプリチャージされるように構成されていることを特徴とする半導体不揮発性メモリ。
【請求項１１】
請求項１０の半導体不揮発性メモリであって、
前記第１のメモリセル、第２のメモリセル、および第３のメモリセルは、それぞれリファレンスメモリセル用と読み出しメモリセル用とが設けられていることを特徴とする半導体不揮発性メモリ。
【請求項１２】
請求項１１の半導体不揮発性メモリであって、
さらに、前記リファレンスセルが読み出される際に、読み出されるリファレンスセルと他のリファレンスメモリセルの各ソース線同士、および各ドレイン線同士をそれぞれ電気的に接続するスイッチを備え、
前記読み出されるリファレンスメモリセルは、読み出しが行われる際には、他のリファレンスセルと同時に読み出されるように構成されたものであり、
同時に読み出される２つリファレンスメモリセルは、読み出しが行われる際に互いに異なる電流が流れるように、それぞれに所定の情報が格納されていることを特徴とする半導体不揮発性メモリ。
【請求項１３】
請求項９および請求項１１のうちの何れか１項の半導体不揮発性メモリであって、
読み出しメモリセル用第１のプリチャージ回路によるプリチャージ電圧とリファレンスセル用第１のプリチャージ回路によるプリチャージ電圧とは、互いに同電位になるように構成されていることを特徴とする半導体不揮発性メモリ。
【請求項１４】
請求項９および請求項１１のうちの何れか１項の半導体不揮発性メモリであって、
読み出しメモリセル用第２のプリチャージ回路によるプリチャージの電圧とリファレンスセル用第２のプリチャージ回路によるプリチャージの電圧とは、互いに同電位になるように構成されていることを特徴とする半導体不揮発性メモリ。
【請求項１５】
請求項３から請求項１３のうちの何れか１項の半導体不揮発性メモリであって、
前記メモリセルは、フローティングゲート型のメモリセルであることを特徴とする半導体不揮発性メモリ。
【請求項１６】
請求項３から請求項１３のうちの何れか１項の半導体不揮発性メモリであって、
前記メモリセルは、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルであることを特徴とする半導体不揮発性メモリ。
【請求項１７】
互いにゲインが同じで、互いに最適入力レンジが異なる第１の差動増幅器、および第２の差動増幅器と、
前記第１の差動増幅器、および第２の差動増幅器の出力を差動増幅する第３の差動増幅器とを備えたことを特徴とする差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定物の２端子間の電圧を測定する電圧測定回路、被測定物の２端子にそれぞれ流入・流出する電流を測定する電流測定回路、メモリセルに記憶された情報を読み取るためのセンス回路、および半導体不揮発性メモリに関するものである。
【背景技術】
【０００２】
半導体不揮発性メモリは、ますます微細化、大容量化が進められている。しかし、半導体不揮発性メモリでは、スケーリング則に則った微細化ができず、その最小セルでのセル電流は減少していっている。このため、半導体不揮発性メモリでは、高速かつ高感度なメモリセルのセンス手法が求められる。
【０００３】
また、セル電流の減少の一方、システムに要望されるメモリ容量の増大は微細化スピード以上であるため、メモリセルを並べたアレーのマットサイズが大きくなっていっている。微細化に伴って、ビット線等の容量が減少すれば問題ないが、実際メモリセルサイズの微細化の鈍化、ビット線の横方向、フリンジ容量が増加し、このため、アレーのマットサイズが大きくなることと相俟って、ビット線容量が増加する。ビット線容量の増加は、高感度なセンスを行う上で問題となる場合がある。
【０００４】
また、メモリ容量が大きくなっても、アクセス速度は維持しなければならないため、アクセス速度維持のためには、より高速、かつ高感度なセンスアンプ、センス手法が求められる。
【０００５】
例えば、半導体不揮発性メモリで、高集積に適したアレーアーキテクチャーとしては、ＶＧＡ（Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ）構成が良く知られているが、ＶＧＡ構成のアレーにおけるセンス動作の高速化のために、差動増幅型センスアンプを用い、その差動入力の対称性を極力保つための様々な技術が開発されている。
【０００６】
具体的には、ビット線に折り返しビット線方式を採用し、以前の開放型ビット線方式に比べ、格段にビット線、リファレンスビット線の相互距離を近くし、電気的特性に不均衡が生じ難く、さらに周辺回路などの他の導体から対線に結合する雑音電圧を極力等しくする方法が提案されている（例えば、特許文献１を参照。）。
【０００７】
図１８は、従来の半導体不揮発性メモリ４０００の構成を示したブロック図である。半導体不揮発性メモリ４０００は、図１８に示すように、メモリセル、ビット線ＢＬ、ワード線ＷＬ、リファレンスビット線ＢＬＲ、Ｙデコーダ４００１、リファレンスユニット４００２、およびセンスアンプ４００３を備えている。
【０００８】
メモリセルは、マトリクス状に配置されている。また、ビット線ＢＬは、マトリクス状に配置されたメモリセルの間を列方向に配置され、ワード線ＷＬは、マトリクス状に配置されたメモリセルの間を行方向に配置されている。
【０００９】
また、リファレンスビット線ＢＬＲは、データの読出し動作時において、雑音等をメモリセル側と同等に受けるようにするための配線であり、ビット線ＢＬに付随する寄生容量と同等の寄生容量を付随するようにしている。通常、リファレンスビット線ＢＬＲは、通常センスアンプ毎に配置されている（場合によっては、複数のセンスアンプでリファレンスビット線を共用している。）。そして、リファレンスビット線ＢＬＲと、それと対となるビット線ＢＬとは、近傍に比較的対称性を保った形でレイアウトされている。
【００１０】
Ｙデコーダ４００１は、読出し対象のメモリセルが接続されたビット線ＢＬをセンスアンプ４００３に接続するようになっている。
【００１１】
リファレンスユニット４００２は、センスアンプ４００３で用いられるリファレンス電圧Ｖｒｅｆを発生させるようになっている。
【００１２】
センスアンプ４００３は、Ｙデコーダ４００１によって接続されたビット線ＢＬの電圧Ｖｃｅｌｌと、基準となるリファレンス電圧Ｖｒｅｆとの電圧差を増幅して出力するようになっている。
【００１３】
上記のように構成された半導体不揮発性メモリ４０００では、メモリセルからデータが読み出される場合には、まず、読み出されるメモリセルの拡散層に接続された２本のビット線ＢＬ、およびゲートに接続されたワード線ＷＬが用いられて、メモリセルに格納されているデータが読み出され、ドレイン側に接続されたビット線ＢＬの電圧ＶｃｅｌｌがＹデコーダ４００１に出力される。Ｙデコーダ４００１は、ドレイン側に接続されたビット線ＢＬの電圧Ｖｃｅｌｌをセンスアンプ４００３に出力する。
【００１４】
一方、リファレンスユニット４００２は、リファレンス電圧Ｖｒｅｆを発生し、センスアンプ４００３に出力する。また、２本のリファレンスビット線ＢＬＲが選択され、リファレンスユニット４００２に接続される。
【００１５】
これにより、データの読み出し対象のメモリセルに接続されたビット線ＢＬに付随する寄生容量と、リファレンスユニット４００２に接続されたリファレンスビット線ＢＬＲに付随する寄生容量とが等しくなる。すなわち、ビット線ＢＬとリファレンスビット線ＢＬＲとの容量均衡が保たれ、対となったビット線が受けるノイズをほぼ同等にすることができる。その結果、メモリセルからの読出し信号と、リファレンスユニットからの読出し信号において、その信号の差をほぼセル電流の差のみに依存した差動増幅に適した信号にすることができる。
【特許文献１】米国特許第６，１２８，２２６号明細書（第１頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上記のビット線に折り返しビット線方式を採用した半導体不揮発性メモリでは、メモリ容量の大容量化に伴い、アレーのサイズが大きくなり、１つのセンスアンプで対応すべきメモリセルの並びが多くなる。このため、比較となるビット線とリファレンスビット線とは以前の開放型ビット線方式に比べ相互に近づいたものの、大容量化に伴いその距離は数１００μｍ程度離れる場合もある。そして、距離が離れるにともない、電気的不均衡が発生したり、差動雑音が混入するようになり、充分な高速化、高感度化が実現できなくなってきた。
【００１７】
本発明は、前記の問題に着目してなされたものであり、半導体チップ内において、雑音に強く、精度の良い電圧差の測定をするのに適した測定回路を提供し、例えばＶＧＡ構成の半導体不揮発性メモリ等において、アレーのサイズが大きくなっても、高感度のセンスが可能なセンス回路を提供することを目的としている。
【課題を解決するための手段】
【００１８】
前記の課題を解決するため、請求項１の発明は、
第１の電圧と第２の電圧との電圧差を測定する電圧測定回路であって、
前記第１の電圧が供給される第１の配線と前記第２の電圧が供給される第２の配線とから成り、前記第１の配線が有する浮遊容量と前記第２の配線が有する浮遊容量とが略同等になるように、前記第１の配線と前記第２の配線とが構成された対配線と、
前記第１の配線から入力された電圧と前記第２の配線から入力された電圧とを差動増幅する差動増幅器と、
を備えたことを特徴とする。
【００１９】
また、請求項２の発明は、
被測定物の２つの端子にそれぞれ流入または流出する電流を測定する電流測定回路であって、
前記２つの端子の一方の端子に接続された第１の配線と前記２つの端子の他方の端子に接続された第２の配線とから成り、前記第１の配線が有する浮遊容量と前記第２の配線が有する浮遊容量とが略同等になるように、前記第１の配線と前記第２の配線とが構成された対配線と、
前記対配線に流れる電流を差動増幅する差動増幅器と、
を備えたことを特徴とする。
【００２０】
これらにより、入力された２つの信号に含まれる雑音が互いに同相雑音になるので、この雑音は差動増幅器で打ち消される。その結果、雑音に強く精度の良い電流・電圧差の測定が可能になる。
【００２１】
また、請求項３の発明は、
メモリセルのソース拡散領域に接続されたビット線であるソース線とドレイン拡散領域に接続されたビット線であるドレイン線とから成り、前記ソース線が有する浮遊容量と前記ドレイン線が有する浮遊容量とが略同等になるように、前記ソース線と前記ドレイン線とが構成された対配線と、
前記ソース線における電圧と前記ドレイン線における電圧とを差動増幅する差動増幅器と、
を備えたことを特徴とする。
【００２２】
これにより、メモリセルに接続された２つのビット線に入力された信号に含まれる雑音が互いに同相雑音になるので、この雑音は差動増幅器で打ち消される。その結果、シングルエンドのセンス方式でのメモリ読み出しにおいて、雑音に強いセンス動作が可能になる。
【００２３】
また、請求項４の発明は、
請求項３のセンス回路であって、さらに、
前記ソース線を第１の電圧電位にプリチャージする第１のプリチャージ回路と、
前記ドレイン線を第２の電圧電位にプリチャージする第２のプリチャージ回路とを備え、
前記差動増幅器は、前記ソース線とドレイン線とのプリチャージが解除された後に、差動増幅するように構成されていることを特徴とする。
【００２４】
また、請求項５の発明は、
請求項４のセンス回路であって、
前記対配線、差動増幅器、第１のプリチャージ回路、および第２のプリチャージ回路は、それぞれリファレンスメモリセル用とデータを読み出す読み出しメモリセル用との２つずつが設けられ、
前記読み出しメモリセル用差動増幅器の出力の電圧と前記リファレンスメモリセル用差動増幅器の出力の電圧とは、差動増幅されるように構成されていることを特徴とする。
【００２５】
また、請求項６の発明は、
請求項３のセンス回路であって、
さらに、前記ソース線に流れる電流量に応じた電圧の信号、および前記ドレイン線に流れる電流量に応じた電圧の信号を出力する電流モニターを備え、
前記差動増幅器は、前記電流モニターが出力した信号を差動増幅するように構成されていることを特徴とする。
【００２６】
また、請求項７の発明は、
請求項６のセンス回路であって、
さらに、前記ソース線に流れる電流量に応じた電圧の信号、および前記ドレイン線に流れる電流量に応じた電圧の信号を出力する電流モニターをリファレンスメモリセル用と読み出しメモリセル用との２つ備え、
前記読み出しメモリセル用差動増幅器は、読み出しメモリセル用電流モニターが出力した信号を差動増幅するように構成され、
前記リファレンスメモリセル用差動増幅器は、リファレンスメモリセル用電流モニターが出力した信号を差動増幅するように構成されていることを特徴とする。
【００２７】
これらにより、ビット線をプリチャージし、プリチャージ解除後のビット線の電圧や電流を測定してメモリセルの記憶状態を読み出すメモリ等において、読出し時の雑音耐性を向上させることが可能になる。さらにリファレンスセルが設けられた場合には、高速化を図ることが可能となる。
【００２８】
また、請求項８の発明は、
バーチャルグランドアレー構成の半導体不揮発性メモリであって、
請求項４および請求項６のうちの何れか１項のセンス回路を備え、
前記第２のプリチャージ回路は、メモリセルから読み出しが行われる場合には、読み出しが行われるメモリセルに隣接するメモリセルのドレイン線をプリチャージするように構成されていることを特徴とする。
【００２９】
また、請求項９の発明は、
バーチャルグランドアレー構成の半導体不揮発性メモリであって、
請求項５および請求項７のうちの何れか１項のセンス回路を備え、
前記読み出しメモリセル用第２のプリチャージ回路は、前記読み出しメモリセルから読み出しが行われる場合には、読み出しが行われる読み出しメモリセルに隣接する読み出しメモリセルのドレイン線をプリチャージするように構成され、
前記リファレンスセル用第２のプリチャージ回路は、読み出しが行われるリファレンスメモリセルに隣接するリファレンスメモリセルのドレイン線をプリチャージするように構成されていることを特徴とする。
【００３０】
また、請求項１０の発明は、
バーチャルグランドアレー構成の半導体不揮発性メモリであって、
請求項４および請求項６のうちの何れか１項のセンス回路と、
同時に読み出しが行われるように構成された第１のメモリセルおよび第２のメモリセルと、
前記第１のメモリセルおよび第２のメモリセルの間に設けられた第３のメモリセルと、を備え、
前記第３のメモリセルは、前記第１のメモリセルおよび第２のメモリセルが同時に読み出される場合には、前記第３のメモリセルに接続されたソース線およびドレイン線が同電位にプリチャージされるように構成されていることを特徴とする。
【００３１】
また、請求項１１の発明は、
請求項１０の半導体不揮発性メモリであって、
前記第１のメモリセル、第２のメモリセル、および第３のメモリセルは、それぞれリファレンスメモリセル用と読み出しメモリセル用とが設けられていることを特徴とする。
【００３２】
これらにより、半導体不揮発性メモリにおいて雑音に強いセンス動作が行え、かつ読み出しの際に、読み出しを行うメモリセルに隣接するメモリセルの影響を受けないようにできる。また、プリチャージすべきビット線の本数を減らすことが可能になるので、低電流化が可能になる。
【００３３】
また、請求項１２の発明は、
請求項１１の半導体不揮発性メモリであって、
さらに、前記リファレンスセルが読み出される際に、読み出されるリファレンスセルと他のリファレンスメモリセルの各ソース線同士、および各ドレイン線同士をそれぞれ電気的に接続するスイッチを備え、
前記読み出されるリファレンスメモリセルは、読み出しが行われる際には、他のリファレンスセルと同時に読み出されるように構成されたものであり、
同時に読み出される２つリファレンスメモリセルは、読み出しが行われる際に互いに異なる電流が流れるように、それぞれに所定の情報が格納されていることを特徴とする。
【００３４】
これにより、センス回路に流れ込む電流量を調整できるので、リファレンスセル自体の電流量を調整するための回路を削減できる。
【００３５】
また、請求項１３の発明は、
請求項９および請求項１１のうちの何れか１項の半導体不揮発性メモリであって、
読み出しメモリセル用第１のプリチャージ回路によるプリチャージ電圧とリファレンスセル用第１のプリチャージ回路によるプリチャージ電圧とは、互いに同電位になるように構成されていることを特徴とする。
【００３６】
また、請求項１４の発明は、
請求項９および請求項１１のうちの何れか１項の半導体不揮発性メモリであって、
読み出しメモリセル用第２のプリチャージ回路によるプリチャージの電圧とリファレンスセル用第２のプリチャージ回路によるプリチャージの電圧とは、互いに同電位になるように構成されていることを特徴とする。
【００３７】
これらにより、読み出しメモリセルとリファレンスメモリセルのプリチャージ電圧が等しくなり、精度のよいセンス動作が可能になる。
【００３８】
また、請求項１５の発明は、
請求項３から請求項１３のうちの何れか１項の半導体不揮発性メモリであって、
前記メモリセルは、フローティングゲート型のメモリセルであることを特徴とする。
【００３９】
また、請求項１６の発明は、
請求項３から請求項１３のうちの何れか１項の半導体不揮発性メモリであって、
前記メモリセルは、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のメモリセルであることを特徴とする。
【００４０】
これらにより、フローティングゲート型のメモリセルやＭＯＮＯＳ型のメモリセルによって構成された半導体不揮発性メモリにおいて、雑音に強いセンス動作が可能になる。
【００４１】
また、請求項１７の発明は、
互いにゲインが同じで、互いに最適入力レンジが異なる第１の差動増幅器、および第２の差動増幅器と、
前記第１の差動増幅器、および第２の差動増幅器の出力を差動増幅する第３の差動増幅器とを備えたことを特徴とする。
【００４２】
これにより、簡便な回路構成で、精度の良い差動増幅が可能になる。
【発明の効果】
【００４３】
本発明によれば、雑音に強く、精度の良い電圧差の測定もしくは電流差の測定が可能になる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４５】
《発明の実施形態１》
図１は、本発明の実施形態１に係る電圧差測定回路１００の構成を示すブロック図である。電圧差測定回路１００は、被測定素子１０００の２つの出力端子間における電圧を差動増幅することによって、２つの出力端子間の電圧差を測定するようになっている。
【００４６】
電圧差測定回路１００は、具体的には、図１に示すように、差動増幅器１１０と対配線１２０とを備えて構成されている。
【００４７】
差動増幅器１１０は、入力された信号の電圧差を増幅して出力するようになっている。本実施形態では、差動増幅器１１０のゲイン（Ａ）は、１に設定されている。なお、差動増幅器１１０の正相側（ハイ側）の電圧が入力されるノードをＶＨ、負相側（ロー側）の電圧が入力されるノードをＶＬと呼ぶ。
【００４８】
対配線１２０は、第１の信号線１２０ａと第２の信号線１２０ｂとから成る対配線である。対配線１２０は、差動増幅器１１０から被測定素子１０００に敷設され、被測定素子１０００の２つの出力端子間の電圧差を測定するために電気的に接続されている。
【００４９】
第１の信号線１２０ａと第２の信号線１２０ｂとには、それぞれモデル化された浮遊容量Ｃｓ＿ｍ０、Ｃｓ＿ｍ１が、接地端子ＧＮＤ＿ｍ０、ＧＮＤ＿ｍ１との間に存在する。
【００５０】
第１の信号線１２０ａと第２の信号線１２０ｂとは、浮遊容量Ｃｓ＿ｍ０、Ｃｓ＿ｍ１が殆ど同じになるようにレイアウトされる。具体的には、例えば、対配線１２０の下地に対する対称性、上層配線に対しての対称性を考慮したレイアウトを行ったり、対配線１２０の両隣へのＧＮＤレベルの配線の敷設等を行うことで、浮遊容量を調整できる。
【００５１】
従来の電圧差測定回路では、被測定素子１０００の一端が共通端子、例えばＧＮＤ端子に接続され、他方の一端が電圧差測定回路に送り込まれていたが、本実施形態では、上記のように、被測定素子１０００の両端のノードがバランスが取られた対配線１２０を介して、差動増幅器１１０に接続されている。
【００５２】
以下、本実施形態の電圧差測定の動作を説明する。
【００５３】
一般的には、半導体集積回路では、チップが大きくなって、被測定素子１０００と差動増幅器１１０との距離が長くなると、被測定素子１０００の近傍のＧＮＤレベルと電圧等モニターする位置でのＧＮＤレベルに差が生じてくる。
【００５４】
例えば、ＧＮＤ線を流れる電流によるＧＮＤ線電圧の浮き、様々な場所での回路動作に伴う電流によるＧＮＤレベルバウンズにより、位置が異なれば、ＧＮＤレベルが異なり、様々な雑音が入り込んでくる。本実施形態では、差動増幅器１１０近傍のＧＮＤレベルに対して、浮遊容量のＧＮＤ＿ｍ０、ＧＮＤ＿ｍ１にノイズが入った場合には、対配線を構成する各配線のＧＮＤに対する浮遊容量が揃っているため、同量のノイズがＶＨノード、およびＶＬノードに現れる。すなわち、ＶＨノード、およびＶＬノード、つまり電圧差測定回路１００の２つの入力端子に対して、同相雑音としてのノイズが載ったことになる。このノイズは、差動増幅器１１０の出力としてはキャンセルされ、出力される電圧（測定値）は、雑音の影響受けていない電圧となる。
【００５５】
上記のように本実施形態によれば、一般電気回路で知られるツイストペアのように対配線を敷設し、それぞれの浮遊容量が等しくなるように調整されている。また、本実施形態では、半導体集積回路では一般的な被測定素子一端のＧＮＤ接地を、ＧＮＤから浮かせ、それら２端子間の電圧を測定するので、雑音に強く精度の良い電圧差の測定が可能になる。
【００５６】
なお、本実施形態では、被測定素子１０００がどのような回路か特に特定せず説明したが、被測定素子１０００は、フォトダイオード等の起電力を持つデバイスや、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＦＧ型メモリ（フローティングゲート型メモリ）、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリ素子等の種々の素子に対して本実施形態を適用できる。
【００５７】
なお、従来のＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）等での信号伝送で、対配線を用いて読出しデータを伝送する手法が取られているが、それらは相補信号を送出しており、本実施形態のような相補でない信号伝送に用いられるものではない。
【００５８】
また、被測定素子の２つの端子に流入または流出する電流を差動増幅する電流測定回路として構成してもよい。この場合も、やはり対配線に載ったノイズは、差動増幅器の出力としてはキャンセルされる。それゆえ、出力される電圧（測定値）は、雑音の影響受けていない電圧となり、精度のよい電流測定が可能になる。
【００５９】
《発明の実施形態２》
図２は、本発明の実施形態２に係るセンス回路２００の構成を示すブロック図である。センス回路２００は、実施形態１に係る電圧差測定回路１００がメモリ回路におけるセンス回路に応用された例である。
【００６０】
センス回路２００は、メモリセル２０００（図２のＭ０、Ｍ１）に格納されている情報の読み出しを行うようになっている。このメモリセル２０００は、書き込まれている情報に応じて、読出しセルのセル電流が変わる不揮発性メモリである。本実施形態では、簡単のため、情報として”１”が記憶されている場合には、規定の読み出し電流が流れ、情報として”０”が記憶されている場合には、電流が流れないものとして説明する。
【００６１】
センス回路２００は、図２に示すように、差動増幅器１１０、対配線２２０、選択トランジスタ２３０ａ・２３０ｂ、プリチャージスイッチ２４０、リセットスイッチ２５０、および差動増幅器２６０を備えて構成されている。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００６２】
対配線２２０は、ビット線２２０ａ（ＢＬＳ）とビット線２２０ｂ（ＢＬＤ）とから成り、図２に示すように、メモリセル２０００と選択トランジスタ２３０ａ（ＭＬ＿ｍ）・選択トランジスタ２３０ｂ（ＭＨ＿ｍ）とを接続するようになっている。このビット線２２０ａには、グランドのＧＮＤ＿ｍ０との間に浮遊容量Ｃｓ＿ｍ０が存在し、ビット線２２０ｂには、グランドのＧＮＤ＿ｍ１との間に浮遊容量Ｃｓ＿ｍ１が存在するが、ビット線２２０ａ・２２０ｂのレイアウトが調整されることなどによって、Ｃｓ＿ｍ０とＣｓ＿ｍ１とが等しくなるように、容量バランスが取られている。
【００６３】
また、ビット線２２０ａ・２２０ｂは、それぞれ選択トランジスタ２３０ａ・２３０ｂを介して、ビット線２２０ｂが差動増幅器１１０のハイ側のノードＶＨ、ビット線２２０ａがロー側のノードＶＬに接続されている。選択トランジスタ２３０ａ・２３０ｂから差動増幅器１１０の間のビット線２２０ａ・２２０ｂも上記のように容量バランスの取られた対配線となるように構成されている。
【００６４】
選択トランジスタ２３０ａ・２３０ｂは、それぞれビット線２２０ａ・２２０ｂの活性化および不活性化を行うようになっている。
【００６５】
プリチャージスイッチ２４０（ＳＷ＿Ｐ）は、ビット線２２０ｂをプリチャージレベルＶｄＢＬにプリチャージするためのスイッチである。
【００６６】
リセットスイッチ２５０（ＳＷ＿Ｒ）は、ビット線２２０ａをＧＮＤレベルにリセットするためのスイッチである。
【００６７】
差動増幅器２６０は、差動増幅器１１０の出力電圧（Ｖｏｕｔ）と基準電圧（ＶＲＥＦ）とを差動増幅した信号（Ｓｏｕｔ）を出力するようになっている。
【００６８】
上記のように構成されたセンス回路２００において、メモリセル２０００から情報が読み出される場合には、まず選択トランジスタ２３０ａ・２３０ｂがオン、プリチャージスイッチ２４０（ＳＷ＿Ｐ）がオン、さらにリセットスイッチ２５０（ＳＷ＿Ｒ）がオンにされるとともに、読み出されるメモリセル（例えば、Ｍ０）のワード線ＷＬが活性化される。
【００６９】
これにより、差動増幅器１１０のハイ側のノードＶＨに接続されているビット線２２０ｂの電位は、プリチャージレベルＶｄＢＬに上昇する。また、差動増幅器１１０のロー側のノードＶＬに接続されているビット線２２０ａは、ＧＮＤレベルに保たれたままとなる。
【００７０】
次に、プリチャージスイッチ２４０（ＳＷ＿Ｐ）、およびリセットスイッチ２５０（ＳＷ＿Ｒ）がオフにされると、例えば、活性化された読出しメモリセルの情報が“０”の場合には、メモリセルに電流が流れない。したがって、差動増幅器１１０のハイ側ノード、およびロー側ノードは、ともにスイッチがオフにされる前の電圧レベルに保たれる。
【００７１】
また、例えば、メモリセルの情報が“１”の場合には、規定の読出し電流がメモリセルに流れるため、差動増幅器１１０のハイ側のノードＶＨは、一定の速度で電圧が降下する。ロー側のノードＶＬは、ハイ側ノードＶＨとは逆の極性で、一定の速度で電圧が上昇する。図３は、上記のような動作が行われている場合のビット線２２０ａ・２２０ｂの電圧波形を示す図である。
【００７２】
ここで、例えば、センスデータ判定タイミング（差動増幅器２６０から所定のレベルが出力される適切な待ち時間が経過したタイミング）に、浮遊容量Ｃｓ＿ｍ０、Ｃｓ＿ｍ１のグランドＧＮＤ＿ｍ０、ＧＮＤ＿ｍ１が浮くような雑音が入った場合には、対配線２２０がグランドに対して、対称な浮遊容量となるようにレイアウトされているので、差動増幅器１１０のハイ側のノードＶＨとロー側のノードＶＬとには、同量のノイズが信号に載ることになる。ノードＶＨとノードＶＬとに入力されるノイズが同相雑音の場合には、これらは差動増幅器１１０で打ち消され、差動増幅器１１０の出力にはノイズとして現れない。
【００７３】
そして、差動増幅器１１０からの出力（センスデータ）のレベルが確定するに適切な待ち時間が経過した後に、差動増幅器１１０の出力が差動増幅器２６０によって、基準電圧ＶＲＥＦと比較判定される。これにより、メモリセルの情報が“１”であるか“０”であるかに応じた信号（Ｓｏｕｔ）が差動増幅器２６０から出力される。
【００７４】
上記のように、本実施形態によれば、ビット線２２０ａ・２２０ｂの浮遊容量が等しくなるように構成されることによって、ビット線２２０ａ・２２０ｂに発生するノイズは同相雑音になるので、このノイズは差動増幅器１１０によって打ち消される。それゆえ、センスデータが誤判定されることが無くなり、雑音に強い読出しが可能となる。
【００７５】
《発明の実施形態３》
図４は、本発明の実施形態３に係るセンス回路３００の構成を示すブロック図である。センス回路３００は、図４に示すように、実施形態２におけるプリチャージスイッチ２４０に代えてプルアップ抵抗３４０（ＲＬ）、リセットスイッチ２５０に代えてプルダウン抵抗３５０（ＲＬ’）を備えて構成されている。実施形態２に係るセンス回路２００ではダイナミックな動作により、メモリセル状態を判定したが、本実施形態では、メモリセルの“０”、“１”の状態による読出し電流の有無により、データを読み出すようになっている。
【００７６】
上記のように構成されたセンス回路３００において、メモリセル２０００から情報が読み出される場合には、プルアップ抵抗３４０、およびプルダウン抵抗３５０で電圧降下、電圧上昇が発生する。これによって、差動増幅器１１０のハイ側、およびロー側ノードの電圧が下がり、ハイ側、およびロー側ノードの電圧が下がる程度に応じて、情報（データ）が読み出される。ビット線２２０ａ・２２０ｂに発生したノイズは、実施形態２の回路と同様に、同相雑音になるので、このノイズは差動増幅器１１０によって打ち消される。
【００７７】
したがって、本実施形態においても、やはりセンスデータが誤判定されることが無くなり、雑音に強い読出しが可能となる。
【００７８】
《発明の実施形態４》
図５は、本発明の実施形態４に係るセンス回路４００の構成を示すブロック図である。
【００７９】
センス回路４００は、差動増幅器１１０、対配線２２０、選択トランジスタ２３０ａ・２３０ｂ、プリチャージスイッチ２４０、リセットスイッチ２５０、差動増幅器２６０、ハイ側電流モニタ４４０、およびロー側電流モニタ４５０を備えて構成されている。
【００８０】
ハイ側電流モニタ４４０（電流モニタＩＨ）は、プリチャージレベルＶｄＢＬのノードとビット線２２０ａとの間に流れた電流をモニタし、コンダクタンスｇ倍の電圧を差動増幅器１１０のノードＶＨに出力するようになっている。
【００８１】
ロー側電流モニタ４５０（電流モニタＩＬ）は、グランドとビット線２２０ｂとの間に流れる電流をモニタし、コンダクタンスｇ倍の電圧を差動増幅器１１０のノードＶＬに出力するようになっている。（これらの電流モニタ、および差動増幅器１１０は、具体的には、後に実施形態７で具体回路例が示される電流駆動型センスアンプによって構成できる。）
上記のように構成されたセンス回路４００において、メモリセル２０００から情報が読み出される場合には、まず選択トランジスタ２３０ａ・２３０ｂがオン、プリチャージスイッチ２４０（ＳＷ＿Ｐ）がオン、さらにリセットスイッチ２５０（ＳＷ＿Ｒ）がオンにされるとともに、選択されるメモリセル（例えば、Ｍ０）のワード線ＷＬが活性化される。これにより、差動増幅器１１０のハイ側のノードＶＨに接続されているビット線２２０ｂの電位は、プリチャージレベルＶｄＢＬに上昇する。一方、差動増幅器１１０のロー側のノードＶＬに接続されているビット線２２０ａは、ＧＮＤレベルに保たれたままとなる。この際、ハイ側電流モニタ４４０およびロー側電流モニタ４５０には、両端がそれぞれプリチャージスイッチ２４０、リセットスイッチ２５０でショートされているため電流は流れない。
【００８２】
次に、プリチャージスイッチ２４０（ＳＷ＿Ｐ）、およびリセットスイッチ２５０（ＳＷ＿Ｒ）がオフにされると、例えば、活性化された読出しメモリセルの情報が“０”の場合には、メモリセルに電流が流れないため、差動増幅器１１０のハイ側ノード、およびロー側ノードは、ともにスイッチがオフにされる前の電圧レベルが保たれる。したがって、ハイ側電流モニタ４４０およびロー側電流モニタ４５０には、電流は流れない。
【００８３】
一方、セルの情報“１”の場合は、規定の読出し電流がメモリセルから流れるため、ハイ側電流モニタ４４０から読出し電流（ＩＨ）が流れ出し、ロー側電流モニタ４５０には、ハイ側電流モニタ４４０とは逆極性の電流（−ＩＬ）が流れる。そして、ハイ側電流モニタ４４０、およびロー側電流モニタ４５０からは、それぞれのモニタ電流のコンダクタンスｇ倍の電圧が出力される。図６は、上記のような動作が行われている場合のハイ側電流モニタ４４０、およびロー側電流モニタ４５０の電流波形を示す図である。同図において、＋Ｉｍｅｍ、および−Ｉｍｅｍは、読み出し時にセルから流れる電流（メモリセル電流）である。
【００８４】
ここで、例えば差動増幅器２６０でセンスデータが判定されるタイミングに、浮遊容量Ｃｓ＿ｍ０、Ｃｓ＿ｍ１のグランドＧＮＤ＿ｍ０、ＧＮＤ＿ｍ１が浮くような雑音が入った場合には、対配線２２０は、グランドに対して、対称な浮遊容量となるようにレイアウトされているので、グランド電圧の変化は、遷移電流となって、ビット線２２０ａ、およびビット線２２０ｂともに同量の電流が流れ込む。この遷移電流は、ハイ側電流モニタ４４０、およびロー側電流モニタ４５０でモニタされ、次段の差動増幅器１１０に入力される。ノードＶＨとノードＶＬとに入力されるノイズは同等な同相雑音になる。各ノードに入力されたノイズは、差動増幅器１１０で打ち消され、差動増幅器１１０の出力にはノイズとして現れない。
【００８５】
したがって、本実施形態においても、やはりセンスデータが誤判定されることが無くなり、雑音に強い読出しが可能となる。
【００８６】
《発明の実施形態５》
図７は、本発明の実施形態５に係るセンス回路５００の構成を示すブロック図である。
【００８７】
実施形態５では、読出し電流がメモリセル２０００の約半分に調整されているリファレンスセル３０００（ＭＲ）を備えたメモリ回路におけるセンス回路の例を説明する。
【００８８】
センス回路５００は、図７に示すように、センス回路２００に対し、さらに対配線５２０、選択トランジスタ５３０ａ・５３０ｂ、プリチャージスイッチ５４０、およびリセットスイッチ５５０が追加されて構成されている。
【００８９】
差動増幅器５１０は、入力された信号の電圧差を増幅して出力するようになっている。本実施形態では、差動増幅器５１０のゲイン（Ａ）は、１に設定されている。
【００９０】
対配線５２０は、第１のリファレンス側信号線５２０ａ（ＢＬＳ＿ｒ）と第２のリファレンス側信号線５２０ｂ（ＢＬＤ＿ｒ）とから成り、リファレンスセル３０００と選択トランジスタ５３０ａ（ＭＬ＿ｒ）・選択トランジスタ５３０ｂ（ＭＨ＿ｒ）とを接続するようになっている。第１のリファレンス側信号線５２０ａには、グランドのＧＮＤ＿ｒ０との間に浮遊容量Ｃｓ＿ｒ０が存在し、第２のリファレンス側信号線５２０ｂには、グランドのＧＮＤ＿ｒ１との間に浮遊容量Ｃｓ＿ｒ１が存在するが、第１のリファレンス側信号線５２０ａ・第２のリファレンス側信号線５２０ｂのレイアウトが調整されることなどによって、Ｃｓ＿ｒ０とＣｓ＿ｒ１とが等しくなるように、容量バランスが取られている。
【００９１】
また、第１のリファレンス側信号線５２０ａ・第２のリファレンス側信号線５２０ｂは、それぞれ選択トランジスタ５３０ａ・５３０ｂを介して、第２のリファレンス側信号線５２０ｂが差動増幅器５１０のハイ側のノードＶＨ、第１のリファレンス側信号線５２０ａがロー側のノードＶＬに接続されている。選択トランジスタ５３０ａ・５３０ｂから差動増幅器５１０の間の第１のリファレンス側信号線５２０ａ・第２のリファレンス側信号線５２０ｂも上記のように容量バランスの取られた対配線となるように構成されている。
【００９２】
選択トランジスタ５３０ａ・５３０ｂは、それぞれ第１のリファレンス側信号線５２０ａ・５２０ｂの活性化および不活性化を行うようになっている。
【００９３】
なお、本実施形態においては、メモリセル２０００側、およびリファレンスセル３０００側のそれぞれのプリチャージ、リセット、ＶｄＢＬ、およびＧＮＤのノードを共通ノードにし、共通ノードからメモリセル側、リファレンス側に給電するようにしている。これは、比較するメモリセル２０００側、リファレンスセル３０００側に印加される電圧が異なると、その分が誤差となって出力されるためである。
【００９４】
上記のように構成されたセンス回路５００において、メモリセル２０００から情報が読み出される場合には、メモリセル２０００とリファレンスセル３０００とは、リファレンスセル３０００側がメモリリファレンスワード線ＲＥＦＷＬで制御される点を除き、他の動作はまったく対称的に行われる。
【００９５】
まず、選択トランジスタ２３０ａ・２３０ｂ・５３０ａ・５３０ｂがオン、プリチャージスイッチ２４０・５４０（ＳＷ＿Ｐ）がオン、およびリセットスイッチ２５０・５５０（ＳＷ＿Ｒ）がオンにされるとともに、さらに選択するメモリセル（例えば、Ｍ０）のワード線ＷＬ、およびメモリリファレンスワード線ＲＥＦＷＬが活性化される。
【００９６】
次に、プリチャージスイッチ２４０・５４０、およびリセットスイッチ２５０・５５０がオフにされると、対配線２２０の電圧波形（情報が“０”か“１”に応じた電圧波形）と対配線５２０の電圧波形との開き（電圧差）が大きくなっていく。
【００９７】
図８に、メモリセルの情報が“０”、および“１”の各状態におけるビット線２２０ｂ・２２０ａ、およびリファレンスセル３０００側の第２のリファレンス側信号線５２０ｂ・第１のリファレンス側信号線５２０ａの各電圧波形を示す。対配線５２０の電圧波形（Ｒｅｆ）は、リファレンスセル３０００のセル電流がメモリセル２０００のセル電流の半分に設定されているため、ちょうど情報が“０”の場合の電圧波形と“１”の場合の電圧波形とのちょうど中央に位置している。したがって、プリチャージスイッチ２４０・５４０、およびリセットスイッチ２５０・５５０がオフにされたタイミングから、情報が“１”の場合の電圧波形と対配線５２０の電圧波形との開き、および情報が“０”の場合の電圧波形と対配線５２０の電圧波形との開きが大きくなっていく。
【００９８】
ここで、例えば対配線２２０にノイズが印加された場合には、ビット線２２０ａ・２２０ｂに発生したノイズは同相雑音になるので、図８に示すように、差動増幅器１１０の出力（Ｖｏｕｔ）にはノイズが現れない。
【００９９】
メモリセル２０００側のビット線とリファレンスセル３０００側のビット線の距離が離れてレイアウトされたような場合は、グランド等のノイズに対しての対称性が崩れるが、本実施形態によれば、雑音耐性が劣化しないようにできる。
【０１００】
しかも、本実施形態では、読出しの判定をするタイミングを前にずらして、読出し速度を向上することができる。例えば、実施形態２では、情報“１”の場合の電圧が基準電位ＶＲＥＦを横切った後のタイミングでないと情報をセンスできない。勿論、実施形態２でも基準電圧ＶＲＥＦの設定を変更することで、情報をセンスするタイミングを変更できるが、ばらつき因子、因子数、ばらつき量、対称性等のばらつきを考慮すると限界が先に来る。これに対して本実施形態では、リファレンスセル３０００によって、ＡＣ的なマッチングがされているため、図８に示すタイミングよりもセンスタイミング（ｔ＿ｓｅｎｓｅ）を前にずらすことができる。具体的には、差電圧を判定する次段の差動増幅器２６０の限界まで前倒しできる。
【０１０１】
上記のように、本実施形態によれば、雑音耐性を劣化させず、高精度で、高速なセンス動作を達成できる。
【０１０２】
《発明の実施形態６》
実施形態５における差動増幅器１１０、差動増幅器２６０、および差動増幅器５１０（これらをアンプ部と呼ぶ。）に代えて、図９に示すアンプ部を用いてもよい。本アンプ部は、実施形態５におけるアンプ部よりも回路規模を小さくすることが可能な例である。
【０１０３】
まず、実施形態５におけるアンプ部について詳しく説明する。図１０は、実施形態５におけるアンプ部を再掲したものである。この構成は、デゥアル差動アンプ（電圧型デゥアル差動アンプ）と見ることができる。実施形態５のアンプ部においては、初段のアンプ（差動増幅器１１０）は、あまりゲインを上げずに、ノードＶＨ＿ｍ、ＶＬ＿ｍ（メモリセル２０００側のハイ側、およびロー側ノード）からの入力を差動増幅して出力している（ここではゲインＡ＝１としている。）。また、差動増幅器５１０も同様に、リファレンスセル３０００側のハイ側、およびロー側ノードからの入力を差動増幅して出力するように構成される。そして、差動増幅器１１０、および差動増幅器５１０のそれぞれの出力が次段のアンプ（差動増幅器２６０）に入力されて、差動増幅される。
【０１０４】
上記の構成では、初段のアンプでビット線のハイ側レベルとロー側レベルとの差動増幅を行い、その後、差動増幅器１１０の出力と差動増幅器５１０の出力の差動増幅を行っているので、初段のアンプの入力レンジは広くなる。すなわち、初段のアンプは、比較的大きな入力レンジの増幅をしなければならず、ＭＯＳアンプ等では、簡易な差動増幅では対応ができない。このため、初段のアンプは、様々な付加回路が必要となり、回路規模が大きくなりがちである。
【０１０５】
一方、実施形態６に係るアンプ部６００は、図９に示すように差動増幅器６１０、差動増幅器６２０、および差動増幅器６３０を備えて構成されている。アンプ部６００は、４つのノード（ＶＨ＿ｍ、ＶＬ＿ｍ、ＶＨ＿ｒ、およびＶＬ＿ｒ）から入力された信号のうち、ノードＶＨ＿ｍの電圧とノードＶＨ＿ｒの電圧を差動増幅器６１０で差動増幅し、ノードＶＬ＿ｍの電圧とノードＶＬ＿ｒの電圧を差動増幅器６２０で差動増幅し、その後差動増幅器６１０の出力と差動増幅器６２０の出力とを差動増幅器６３０で差動増幅するようになっている。したがって、本実施形態によれば、初段のアンプは、大きな入力レンジを有する信号の増幅をする必要がない。
【０１０６】
各増幅器のゲイン（Ａ）をＡ＝１とすれば、実施形態５のアンプ部、およびアンプ部６００から最終的に出力される電圧（Ｓｏｕｔ）は、それぞれ図１０、および図９に示す式のようになる。式の移項を行えば、両者の出力が同じ値であることが分かる。
【０１０７】
図１１は、アンプ部６００のさらに具体的な構成例を示した図である。このアンプ部は、電流制限トランジスタＭＮ００、カレントミラー用トランジスタＭＰ００、ＭＰ０１を備え、それらの間に、第一の差動入力（ＶＨ＿ｍ、ＶＨ＿ｒ）で制御されるＮｃｈトランジスタＭＮ３０、ＭＮ３１が接続されている。ここまでの説明の要素だけでは、一般の差動アンプであり、ハイ側レベルの２入力を差動増幅する回路である。
【０１０８】
このアンプ部６００では、さらに別の差動入力のためのＮｃｈトランジスタＭＮ２０、ＭＮ２１が接続されている。また、ノードＶＬ＿ｍ側には、ＰｃｈトランジスタＭＰ１０、Ｎｃｈ負荷ＭＮ１０で構成されたレベルシフタ兼インバータが接続され、この出力が、先のＮｃｈトランジスタＭＮ２０のゲートに接続されている。逆のノードＶＬ＿ｒに関しても同様である。このアンプ部のレベル、ゲイン等は、デバイスサイズによって設定できる。
【０１０９】
上記のように、本実施形態によれば、初段の各アンプに入力される信号のレンジが実施形態２のアンプよりも小さいので、実施形態２のアンプ部よりも小さな回路規模でデゥアル差動アンプを得ることが可能になる。
【０１１０】
《発明の実施形態７》
実施形態５・６におけるアンプ部に代えて、図１２に示すアンプ部を用いてもよい。本アンプ部は、実施形態５・６におけるアンプ部（電圧型デゥアル差動アンプ）と置換え可能な電流駆動型アンプの例である。
【０１１１】
図１２は、実施形態７に係るアンプ部７００の構成を示すブロック図である。図１２に示すように、アンプ部７００は、電圧型デゥアル差動アンプ７１０、電流電圧変換回路７２０（電流電圧変換＿Ｈ）、および電流電圧変換回路７３０（電流電圧変換＿Ｌ）を備えて構成されている。アンプ部７００は、同図に示すように、電圧型デゥアル差動アンプ７１０の４入力の端子の前に、ハイ側ノード用として電流電圧変換回路７２０、ロー側ノード用として電流電圧変換回路７３０がそれぞれ挿入されている。
【０１１２】
電圧型デゥアル差動アンプ７１０は、実施形態５・６におけるアンプ部（電圧型デゥアル差動アンプ）である。
【０１１３】
電流電圧変換回路７２０は、図１２に示すように、抵抗７２１、制御Ｎｃｈトランジスタ７２２、および差動増幅器７２３を備えて構成されている。電流電圧変換回路７２０は、電源Ｖｄｄから抵抗７２１、制御Ｎｃｈトランジスタ７２２を介して、一定電圧で電流が出力されるように、一方のノードに設定電圧ＶｄＢＬが入力された差動増幅器７２３の差動増幅出力で制御Ｎｃｈトランジスタ７２２が制御され、そして流れる電流に応じて、電源電圧Ｖｄｄから電圧降下した電圧を出力端子ＯＵＴから出力するようになっている。詳しくは、端子ＶＨ＿ｍに対して、出力ＶＨ＿ｍ’、端子ＶＨ＿ｒに対して、出力ＶＨ＿ｒ’が出力される。
【０１１４】
電流電圧変換回路７３０は、抵抗７３１、制御Ｐｃｈトランジスタ７３２、および差動増幅器７３３を備えて構成されている。電流電圧変換回路７３０は、負電源Ｖｎｅｇから抵抗７３１、制御Ｐｃｈトランジスタ７３２を介して、一定電圧で電流出力されるように、一方のノードに設定電圧０Ｖが入力された差動増幅器７３３の差動増幅出力で制御Ｐｃｈトランジスタ７３２が制御され、そして流れる電流に応じて、負電源Ｖｎｅｇから電圧上昇した電圧を出力端子ＯＵＴから出力するようになっている。詳しくは、端子ＶＬ＿ｍに対して、出力ＶＬ＿ｍ’、端子ＶＬ＿ｒに対して、出力ＶＬ＿ｒ’が出力される。
【０１１５】
上記のように構成されたアンプ部７００では、メモリセル２０００側、リファレンスセル３０００側ともに、ハイ側とロー側の電流値の和としての電流値が評価される（実際は、ベクトル方向が逆であるためハイ側、ロー側の電流値の差が評価される。）。
【０１１６】
したがって、例えば、アンプ部７００が実施形態５のアンプ部に代えて適用された回路に対して、何らかの雑音が対配線２２０に載ると、ビット線２２０ａとビット線２２０ｂとには、ほぼ同じ雑音が現れる。この雑音は、電流電圧変換後に電圧型デゥアル差動アンプ７１０で、実施形態５の場合と同様にキャンセルされる。図１３は、実施形態５のアンプ部に代えてアンプ部７００を適用した際に、アンプ部７００において流れる電流をハイ側、ロー側のそれぞれについて示したものである。
【０１１７】
上記のように、電流駆動型アンプを用いた場合においても、やはり、雑音耐性の良好なセンス動作が可能となる。
【０１１８】
《発明の実施形態８》
メモリアレーにバーチャルグランドアレーアーキテクチャー（Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ：以下ＶＧＡと略記する。）構成が採用された半導体不揮発性メモリに、前記のセンス回路が適用された例を説明する。
【０１１９】
図１４は、本発明の実施形態８に係る半導体不揮発性メモリ８００の構成を示すブロック図であり、読出しに関してのみ説明するための構成が示されている。
【０１２０】
（全体の構成）
半導体不揮発性メモリ８００は、バーチャルグランドアレー構成（以下、ＶＧＡ構成という）のメモリであり、図１４に示すように、複数のアレーユニット（ＡＲＲＡＹ００〜１３）、リファレンスセルアレー（ＲＥＦ  ＡＲＲＡＹ）、制御回路８１０、ロープリデコーダ８２０、ローデコーダ８３０、ＲＥＦローデコーダ８４０、コラムデコーダ８５０、選択線デコーダ８６０、コラム選択回路８７０、プリチャージ・リセット制御回路８８０、およびセンス回路ブロック８９０を備え、例えばＭＯＮＯＳ型不揮発性メモリとして構成されている。
【０１２１】
（メモリアレー部の構成）
本実施形態では、簡単のために、１つのセクターに２ワード線を有している場合の例を説明する。
【０１２２】
半導体不揮発性メモリ８００では、副ビット線にＶＧＡ構成が採用されたＡＲＲＡＹ００〜０３が、図１４に示すように、ワード線方向に順次配置され、さらにリファレンスビット線ユニットが配置されている。
【０１２３】
また、ＡＲＲＡＹ００〜０３の下段には、ＡＲＲＡＹ１０〜１３が別セクタとして配置され、リファレンスビット線が配置されるブロックも同様に配置されている。
【０１２４】
さらに下段には、２行×８列のリファレンスセルアレーが配置されている。このリファレンスセルアレーに対しても、メモリセルアレーのワード線ＷＬ［００］〜［０１］と同様のリファレンスワード線ＲＷＬ［１０］〜［１１］、選択線信号ＳＬ［００］〜［０７］と同様のリファレンス選択線ＲＳＬ［００］〜［０７］、主ビット線ＭＢＬ［０］〜［３］と同様のリファレンス主ビット線ＲＭＢＬ［０］〜［３］が接続されている。
【０１２５】
（アレーユニットＡＲＲＡＹ００〜１３の構成）
アレーユニットＡＲＲＡＹ００〜１３は、何れも同様の構成であるため代表で、ＡＲＲＡＹ００について説明する。
【０１２６】
図１５は、ＡＲＲＡＹ００の具体的な構成を示すブロック図である。ＡＲＲＡＹ００には、２行×８列の計１６個のメモリセルがＶＧＡ構成で配列され、メモリセルを選択するためのワード線ＷＬ［００］、およびＷＬ［０１］がそれぞれのメモリセルに接続されている。また、副ビット線ＳＢＬ０〜７は、選択線信号ＳＬ［００］〜［０７］の制御により、主ビット線ＭＢＬ［０］〜［３］と接続されるようになっている。ワード線方向のＡＲＲＡＹ０１〜０３も同様な構造を有し、副ビット線が主ビット線に選択的に接続されている。
【０１２７】
本実施形態のＡＲＲＡＹ００では、読み出しが２系統同時に行われるように構成されている。例えば、ＡＲＲＡＹ００では、メモリセルＭＣ０４とメモリセルＭＣ０２との２系統が同時に読み出される。
【０１２８】
ＡＲＲＡＹ００では、図１５に示すように、メモリセルＭＣ０２、およびＭＣ０４は、同一のワード線ＷＬ［００］に接続されている。
【０１２９】
メモリセルＭＣ０２ソース、およびドレインは、それぞれ副ビット線ＳＢＬ２、およびＳＢＬ３に接続されている。また、メモリセルＭＣ０４のドレインは副ビット線ＳＢＬ４に接続され、メモリセルＭＣ０４ソースが副ビット線ＳＢＬ５に接続される。すなわち、  同時に読み出される２つのメモリセルのドレインが、一つのメモリセルを挟んで連続して配置されている。
【０１３０】
また、メモリセルＭＣ０２のソース・ドレインは、それぞれの副ビット線ＳＢＬ２、ＳＢＬ３、選択ゲートトランジスタＭＳＬ５、ＭＳＬ１を介して、主ビット線ＭＢＬ［１］〜［０］に接続されている。さらに、主ビット線ＭＢＬ［１］〜［０］は、コラム選択回路８７０を介して、それぞれセンス回路８９１のノードＶＬ＿ｍ１、ＶＨ＿ｍ１に接続されている。
【０１３１】
メモリセルＭＣ０４のソース・ドレインに関しても同様の構成であり、それぞれセンス回路８９２のノードＶＬ＿ｍ２、ＶＨ＿ｍ２に接続されている。
【０１３２】
その他のメモリセル（ＭＣ００、ＭＣ０１等）も図１５に示すように、それぞれ副ビット線に接続され、さらに選択ゲートトランジスタを介して主ビット線に接続されている。
【０１３３】
（リファレンスセルアレーの構成）
リファレンスセルアレーでは、図１６に示すように、リファレンスセルＭＲ０２、ＭＲ０４が、メモリセルの場合と同様にリファレンスセルＭＲ０２のソース・ドレイン、リファレンスセルＭＲ０４のドレイン・ソースの順に並び、それぞれリファレンス副ビット線ＲＳＢＬ２、ＲＳＢＬ３、ＲＳＢＬ４、およびＲＳＢＬ５に接続されている。そして、リファレンス選択ゲートトランジスタＭＲＳＬ６、ＭＲＳＬ２、ＭＲＳＬ５、およびＭＲＳＬ１を介して、リファレンス主ビット線ＲＭＢＬ［１］〜［３］に接続されている。
【０１３４】
リファレンス主ビット線ＲＭＢＬ［１］〜［３］は、コラム選択回路８７０を介して、それぞれノードＶＬ＿ｒ１、ＶＨ＿ｒ１、ＶＬ＿ｒ２、ＶＨ＿ｒ２に接続されている。
【０１３５】
その他のリファレンスメモリセル（ＭＲ００、ＭＲ０１等）も図１６に示すように、それぞれリファレンス副ビット線に接続され、さらにリファレンス選択ゲートトランジスタを介してリファレンス主ビット線に接続されている。
【０１３６】
なお、本実施形態においても、各セルとセンス回路（センス回路８９１、センス回路８９２）とを繋ぐビット線は、前記の実施形態と同様に、浮遊容量が対称なとなるように、ハイ側とロー側とが対配線としてレイアウトされている。
【０１３７】
（メモリアレー部を制御する制御部・データルーター系の構成）
制御回路８１０は、外部からの入力された制御信号に応じて、ＡＲＲＡＹ００〜１３からの情報読み出し動作を制御するようになっている。
【０１３８】
ロープリデコーダ８２０は、入力されたローアドレスをプリデコードして出力するようになっている。
【０１３９】
制御回路８１０は、プリデコードされたローアドレスをデコードし、前記ワード線を活性化するようになっている。
【０１４０】
ＲＥＦローデコーダ８４０は、プリデコードされたローアドレスをデコードし、前記リファレンスワード線を活性化するようになっている。
【０１４１】
コラムデコーダ８５０は、入力されたコラムアドレスをデコードして出力するようになっている。
【０１４２】
選択線デコーダ８６０は、コラムデコーダ８５０でデコードされたコラムアドレスに応じ、メモリセル側の主ビット線と副ビット線との接続関係を決定する選択信号ＳＬ［００］〜［０７］、およびリファレンスセル側の主ビット線と副ビット線との接続関係を決定する選択信号ＲＳＬ［００］〜［０７］を出力するようになっている。
【０１４３】
コラム選択回路８７０は、コラムデコーダ８５０でデコードされたコラムアドレスに応じ、主ビット線、およびリファレンス主ビット線をプリチャージ・リセット制御回路８８０に接続するようになっている。
【０１４４】
プリチャージ・リセット制御回路８８０は、選択されたメモリセルのビット線、およびリファレンスセルのビット線をプリチャージ、およびリセットするようになっている。具体的には、センス回路８９１およびセンス回路８９２のハイ側のノードであるノードＶＨ＿ｍ１、ＶＨ＿ｍ２に、スイッチＳＷ＿Ｐを介してビット線読出し電圧ＶｄＢＬを印加して、プリチャージする一方、センス回路８９１およびセンス回路８９２のロー側のノードであるノードＶＬ＿ｍ１、ＶＬ＿ｍ２に、スイッチＳＷ＿Ｒを介してビット線電圧を０Ｖにして、ビット線電圧をリセットする。同様に、ＶＨ＿ｒ１、ＶＨ＿ｒ２に、スイッチＳＷ＿Ｐを介してビット線読出し電圧ＶｄＢＬを印加して、プリチャージする一方、ＶＬ＿ｒ２、ＶＬ＿ｒ１に、スイッチＳＷ＿Ｒを介してビット線電圧を０Ｖにし、ビット線電圧をリセットする。
【０１４５】
センス回路ブロック８９０は、センス回路８９１とセンス回路８９２とを備えて構成されている。センス回路８９１とセンス回路８９２とは、選択されたビット線から信号を読み出すようになっている。センス回路８９１は、具体的には、例えば実施形態５で説明したセンス回路を用いて構成され、ハイ側のノード（ノードＶＨ＿ｍ１、ＶＨ＿ｒ１）とロー側のノード（ノードＶＬ＿ｍ１、ＶＬ＿ｒ１）とに入力された電圧（または電流）に応じた電圧の信号を出力するようになっている。センス回路８９２も同様に、ハイ側のノード（ノードＶＨ＿ｍ２、ＶＨ＿ｒ２）とロー側のノード（ＶＬ＿ｍ２、ＶＬ＿ｒ２）とに入力された電圧（または電流）に応じた電圧の信号を出力するようになっている。例えば、センス回路８９１から出力される電圧は、各ノードにおける電圧をそれぞれ、ＶＨ＿ｍ１、ＶＨ＿ｒ１、ＶＬ＿ｍ１、ＶＬ＿ｒ１とすると（ＶＨ＿ｍ１−ＶＨ＿ｒ１）−（ＶＬ＿ｍ１−ＶＬ＿ｒ１）になる。
【０１４６】
本実施形態と、実施形態５との相違点をまとめると、適用されたメモリアレーがＶＧＡ構成であること、２系統の読出し系が含まれていること、および階層化ビット線構成であることの３点である。階層化ビット線構成に関しては、メモリセルとセンスアンプとを繋ぐ対配線においてトランスファーゲート（前記選択ゲートトランジスタ、およびリファレンス選択ゲートトランジスタ）が追加されただけで、今までの議論を変えるものではない。
【０１４７】
なお、上記で説明したＶＧＡ構成は、実施形態５で示したアレー構成と比べ、メモリセル・リファレンスセルの並びに違いがある。一般にＶＧＡ構成では、メモリセルのドレインとソースとが連続して接続される。
【０１４８】
上記のように構成された半導体不揮発性メモリ８００において、例えば、メモリセルＭＣ０２とＭＣ０４との２系統が同時に読み出される場合には、まず、ワード線ＷＬ［００］が読出しのために活性化され、ハイレベルになる。
【０１４９】
これにより、ワード線ＷＬ［００］に接続された全てのメモリセル（ＭＣ００〜ＭＣ０７）は活性化され、それぞれに蓄積された情報（“０”、または“１”）に応じて、そのドレイン・ソース間に読出し電流を流す可能性を持ってくる。すなわち、メモリセルＭＣ０２とＭＣ０４とから情報が読み出される際には、それぞれのドレイン、ソースに接続された隣のメモリセル（ビット）、具体的にはメモリセルＭＣ０１，ＭＣ０３，ＭＣ０５が電流を流す可能性を持ってくる。例えば、これらメモリセルが接続されていなければ、隣接ビット線に電流が流れ出る（または流れ入る）ことなく、先に説明した実施形態５の回路となんら変わらない状況となる。
【０１５０】
次に、コラム選択回路８７０によって、主ビット線対ＭＢＬ［０］とＭＢＬ［１］とがそれぞれノードＶＨ＿ｍ１とノードＶＬ＿ｍ１とに接続され、さらに、主ビット線対ＭＢＬ［２］とＭＢＬ［３］とがそれぞれノードＶＬ＿ｍ２とノードＶＨ＿ｍ２とに接続される。
【０１５１】
また、選択線ＳＬ［０１］、ＳＬ［０２］、ＳＬ［０５］、およびＳＬ［０６］が活性化されて、ＭＳＬ０１、ＭＳＬ０２、ＭＳＬ０５、およびＭＳＬ０６が選択される。また、主ビット線対ＭＢＬ［０］とＭＢＬ［１］とがそれぞれ副ビット線ＳＢＬ４とＳＢＬ５とに接続され、さらに主ビット線対ＭＢＬ［２］とＭＢＬ［３］とがそれぞれ副ビット線ＳＢＬ２とＳＢＬ３とに接続される。
【０１５２】
次に、制御回路８１０によって、プリチャージスイッチＳＷ＿Ｐがオン、リセットスイッチＳＷ＿Ｒがオンにされに、さらに選択されるワード線ＷＬ［００］が活性化される。
【０１５３】
ワード線を活性化してもメモリセル電流は、その値が非常に小さいので、この電流によるビット線の電圧の降下および上昇は無視でき、副ビット線ＳＢＬ２、ＳＢＬ３、ＳＢＬ４、およびＳＢＬ５は、それぞれ０Ｖ、ＶｄＢＬ、ＶｄＢＬ、０Ｖレベルにそれぞれプリチャージ、またはリセットされる。
【０１５４】
この時、リファレンス側（リファレンスセルアレー）でも同様の動作が行われる。なお、他の全てのビット線は、全て０Ｖにディスチャージされているものとする。なお、ビット線プリチャージレベルＶｄＢＬは、ディスターブ等の問題からＦＧ型等の不揮発性メモリの場合は一般に１Ｖ程度である。
【０１５５】
次に、プリチャージスイッチＳＷ＿Ｐとリセットスイッチとがオフにされる。これにより、副ビット線ＳＢＬ２、ＳＢＬ３、ＳＢＬ４、およびＳＢＬ５の電位が変化し始める。
【０１５６】
ここで、メモリセルＭＣ０１〜ＭＣ０５までの一連のワード線が活性化されているメモリセルにおいて、そのソース・ドレイン間に電圧が与えられているメモリセルは、読み出したいメモリセルＭＣ０２とＭＣ０４とのソース・ドレインの両端のみであり、他のメモリセルにおける両端の電圧は０Ｖである。このため、メモリセルＭＣ０２、およびＭＣ０４の記憶情報に応じて、副ビット線ＳＢＬ３からＳＢＬ２に、また副ビット線ＳＢＬ４からＳＢＬ５に読み出し電流が流れ始める。
【０１５７】
例えば、メモリセルＭＣ０２が情報として“１”を記憶し、メモリセルＭＣ０４が情報として“０”を記憶しているとすると、副ビット線ＳＢＬ２の電圧は上昇し、副ビット線ＳＢＬ３の電圧は降下し、副ビット線ＳＢＬ４とＳＢＬ５との電圧は降下も上昇もしない。しかし、時間の経過に応じ、メモリセルＭＣ０１、およびＭＣ０３のソース・ドレイン間に電圧差が生じてくる。この電圧差が大きくなってきた際に、メモリセルＭＣ０１やＭＣ０３の記憶している情報が、電流が流れる“１”であれば、副ビット線ＳＢＬ２とＳＢＬ３との電圧変化に影響を与えるようになる。（このようなＶＧＡ構成特有の隣接メモリセルへのリーク電流の効果を一般にネイバーエフェクトと呼ぶ。）
実際には、読出し対象ビットに隣接するメモリセルのソース・ドレイン間の電圧が１００ｍＶ程度以下で、センス動作を行うように設計できる。読出し対象のメモリセルのソース・ドレイン間の電圧差が１Ｖ程度以上で、隣接して接続され、電圧変化に影響を与える可能性のあるメモリセルのソース・ドレイン間の電圧差が１００ｍＶ程度以下であるので、１０倍程度の電流の差があり、影響度は充分に小さい。
【０１５８】
このため、読出し対象メモリセルに隣接して、他のアクティブなメモリセルが接続されるが、それによる影響は無視でき、読出しが可能となる。
【０１５９】
なお、本実施形態では、メモリセルＭＣ０２，ＭＣ０４の２ビットを同時に読み出す構成を説明したが、１ビットだけを読み出す場合には、次のような問題が発生する。
【０１６０】
例えば、メモリセルＭＣ０４のみを読み出すと仮定する。この場合には、メモリセルＭＣ０２側に関連する副ビット線ＳＢＬ２、およびＳＢＬ３に関する選択線は、プリチャージやリセットが行われない。
【０１６１】
副ビット線ＳＢＬ４をプリチャージして、その後プリチャージを解除すると、プリチャージ解除後の副ビット線ＳＢＬ４の電圧遷移に対して、メモリセルＭＣ０３の記憶情報が影響を与える。これは、隣接メモリセルＭＣ０３のソースである副ビット線ＳＢＬ３をプリチャージしなくなったため、その電位が低い電圧のままとなり（場合によっては０Ｖのまま）、プリチャージされた副ビット線ＳＢＬ４の電荷が一部メモリセルＭＣ０３を通じて副ビット線ＳＢＬ３に引き抜かれる場合あるからである。
【０１６２】
これに対する対策は、例えば、メモリセルＭＣ０４の情報“０”を読み出す際に、メモリセルＭＣ０３の情報が“１”の場合には、メモリセルＭＣ０４だけを読み出す場合であっても、隣接する副ビット線（ＳＢＬ３）がプリチャージ電位ＶｄＢＬにプリチャージされるように制御するか、もしくは読出し期間中プリチャージ電位に保持するようにする必要がある。
【０１６３】
なお、センス回路には、電圧型デゥアル差動アンプの代わりに、図１２に示した電流駆動型アンプを用い、その他の回路構成を同じにしても、電流駆動型アンプが通常のアレー構成に適用された場合（実施形態４）と同様に、雑音耐性のある読出し系を実現できる。すなわち、電流駆動型アンプでは、読出し期間中に、読出しメモリセルのドレイン・ソース間の電圧がプリチャージレベル（ＶｄＢＬ）、リセット電圧（０Ｖ）が保たれ、隣接するメモリセルのソース・ドレイン間に電圧が掛らないため、前記ネイバーエフェクトが完全に無くなり、さらに高感度なセンス動作を実現できる。
【０１６４】
上記のように、本実施形態においてもやはり、センスデータが誤判定されることが無くなり、雑音に強い読出しが可能となる。
【０１６５】
なお、本実施形態では、出力が２つの例を説明したが、ワード線方向にさらにアレーユニットを並べ、多ビットの出力ができるように構成してもよい。
【０１６６】
また、リファレンスセル側の回路に関して、メモリセル側とまったく同じ要素で構成されている例を説明したが、メモリセル側との対称性を考慮した最小限のアレー規模でよく、リファレンス側のリファレンスワード線、リファレンス主ビット線、リファレンス副ビット線の本数等は、メモリ側との対称性を考慮して決定すればよい。
【０１６７】
《発明の実施形態９》
リファレンスセル自体の電流量を中間レベルに調整する必要がない半導体不揮発性メモリの例を説明する。具体的には、図１７に示すように、実施形態８の回路において、リファレンスセルのビット線側のノードＶＨ＿ｒ１とＶＨ＿ｒ２との間、およびＶＬ＿ｒ１とＶＬ＿ｒ２との間に、それぞれスイッチＳＷ＿ＨとＳＷ＿Ｌとが付加され、読出しの際に、ハイ側ノード同士、およびロー側ノード同士をショートさせるようになっている。
【０１６８】
上記の実施形態１〜８では、情報の”０”は電流が流れない状態、”１”は電流が流れる状態、そしてリファレンスセル３０００は、読出し電流がメモリセル２０００の半分に調整された例を説明した。しかし、実際のセンスアンプでは、電流が多く流れる状態を”１”、電流が少ししか流れない状態を”０”としてセンスするように構成される場合もあり、２つの状態の中間程度の電流値に読出し電流が調整されたリファレンスセルが用いられる場合もあった。
【０１６９】
本実施形態では、記憶されている”１”が読み出された場合に電流が多く流れる状態になり、”０”が読み出された場合に、電流が少ししか流れない状態になるメモリセルをリファレンスセルアレーに用い、ＶＨ＿ｒ１、およびＶＬ＿ｒ１に接続されたリファレンスセルには”１”を記憶したリファレンスセルを使用し、ＶＨ＿ｒ２、およびＶＬ＿ｒ２に接続されたリファレンスセルに”０”を記憶したリファレンスセルを使用するようになっている。
【０１７０】
上記のように構成された半導体不揮発性メモリでは、読出しの際に、ハイ側ノード同士、およびロー側ノード同士がショートさせられると、例えば、センス回路８９１等に電流駆動型アンプが用いられた場合には、ハイ側の２つのノード、およびロー側の２つのノードに流れる電流は、”０”が読み出された場合に流れる電流と、”１”が読み出された場合に流れる電流との和となる。したがって、実質的にセンスアンプの１つのノードに流れる電流は、”０”が読み出された場合に流れる電流と、”１”が読み出された場合に流れる電流との平均となり、２つの状態の中間程度の電流値に調整されたリファレンスと等価な動作が行われる。
【０１７１】
また、電圧型デゥアル差動アンプを用いた場合には、ハイ側の２つのノード、およびロー側の２つのノードのそれぞれでリファレンスセルに流れる電流は、”０”が読み出された場合に流れる電流と、”１”が読み出された場合に流れる電流との和となる。一方、リファレンス主ビット線の容量は、２倍になるので、実質的にセンス時に流れるリファレンス電流は、”０”が読み出された場合に流れる電流と、”１”が読み出された場合に流れる電流との平均となり、２つの状態の中間程度の電流値に調整したリファレンスと等価な動作が行われる。
【０１７２】
本実施形態によれば、上記のように、情報の”０”を記憶した状態のファレンスセルと、情報の”１”を記憶した状態のリファレンスセルとを用いて、センスアンプに流れ込む電流量を調整できるので、リファレンスセル自体の電流量を中間レベルに調整する必要がない。それゆえ、リファレンスセルの読み出し電流を中間レベルに調整するための回路を削減できる。
【０１７３】
なお、上記の各実施形態で説明したメモリセルに記憶されるビット数は、特には限定されない。例えば、多値メモリとして一般的な、レベル多値（メモリセルに流れる電流が、流れる流れないで無く、その流れる量に応じて重み付けし、例えば”００”，”０１”，”１０”，”１１”のように４値２ビットを記憶する。）に適用しても、上記の各実施形態における効果が得られる。また、物理多値と呼ばれるＭＯＮＯＳ型不揮発性メモリに適用してもよい。これは、ドレイン端、ソース端それぞれに局所的な電荷を貯める、貯めないで状態を記憶するメモリである。ドレイン端側は、印加される電圧により、ドレイン端が空乏化するため、ドレイン端の電荷蓄積によるセル電流の変調はないが、ソース端の電荷蓄積の有無により、そのセル電流が変調される。このため、一つのメモリセルのドレイン・ソースに独立に情報を記憶することができるものであるが、読出し場所をずらせることにより、ドレイン側、ソース側を読み出すことができる。
【０１７４】
例えば、図１４においては、左側のメモリセルＭＣ０２では、左側のノード端（ソース）の情報が読み出されているが、右側のメモリセルＭＣ０４では右側のノード端（ソース）が読み出されている。読むメモリセルをずらせて行くことにより、ドレイン・ソースが左右反転するので、両側の情報を読み出すことが可能であり、ＭＯＮＯＳ型の２ビットセルにおいても、以上述べてきた実施形態における効果がある。
【０１７５】
また、実施形態８では、ＭＯＮＯＳ型不揮発性メモリの例として説明したが、記憶状態によりその素子電流が異なる状態となる素子によって構成されたメモリであれば、そのデバイスタイプ等は限定されず、例えば、ＮＡＮＤ型、フローティングゲート型等の不揮発性メモリに対して適用できる。
【産業上の利用可能性】
【０１７６】
本発明に係る電流または電圧測定回路は、雑音に強く、精度の良い電圧差の測定もしくは電流差の測定が可能になるという効果を有し、被測定物の２端子間の電圧を測定する電圧測定回路、被測定物の２端子にそれぞれ流入・流出する電流を測定する電流測定回路、メモリセルに記憶された情報を読み取るためのセンス回路、および半導体不揮発性メモリ等として有用である。
【図面の簡単な説明】
【０１７７】
【図１】本発明の実施形態１に係る電圧差測定回路の構成を示すブロック図である。
【図２】本発明の実施形態２に係るセンス回路の構成を示すブロック図である。
【図３】本発明の実施形態２に係るセンス回路におけるビット線の電圧波形を示す図である。
【図４】本発明の実施形態３に係るセンス回路の構成を示すブロック図である。
【図５】本発明の実施形態４に係るセンス回路の構成を示すブロック図である。
【図６】本発明の実施形態４に係るセンス回路におけるハイ側電流モニタ、およびロー側電流モニタの電流波形を示す図である。
【図７】本発明の実施形態５に係るセンス回路の構成を示すブロック図である。
【図８】本発明の実施形態５に係るセンス回路における各ビット線の電圧波形を示す図である。
【図９】本発明の実施形態６に係るセンス回路におけるアンプ部の構成を示すブロック図である。
【図１０】本発明の実施形態５に係るセンス回路におけるアンプ部の構成を示すブロック図である。
【図１１】本発明の実施形態６に係るセンス回路におけるアンプ部の具体的な構成例を示した図である。
【図１２】本発明の実施形態７に係るセンス回路におけるアンプ部の構成を示すブロック図である。
【図１３】本発明の実施形態７に係るセンス回路のアンプ部おいて流れる電流をハイ側、ロー側のそれぞれについて示した図である。
【図１４】本発明の実施形態８に係る半導体不揮発性メモリの構成を示すブロック図である。
【図１５】本発明の実施形態８に係る半導体不揮発性メモリのアレーユニットの構成を示すブロック図である。
【図１６】本発明の実施形態８に係る半導体不揮発性メモリのリファレンスセルアレーの構成を示すブロック図である。
【図１７】本発明の実施形態９に係る半導体不揮発性メモリの構成の一部分を示すブロック図である。
【図１８】従来の半導体不揮発性メモリの構成を示すブロック図である。
【符号の説明】
【０１７８】
１００      電圧差測定回路
１１０      差動増幅器
１２０      対配線
１２０ａ    第１の信号線
１２０ｂ    第２の信号線
２００      センス回路
２２０      対配線
２２０ａ・２２０ｂ      ビット線
２３０ａ・２３０ｂ      選択トランジスタ
２４０      プリチャージスイッチ
２５０      リセットスイッチ
２６０      差動増幅器
３００      センス回路
３４０      プルアップ抵抗
３５０      プルダウン抵抗
４００      センス回路
４４０      ハイ側電流モニタ
４５０      ロー側電流モニタ
５００      センス回路
５１０      差動増幅器
５２０      対配線
５２０ａ    第１のリファレンス側信号線
５２０ｂ    第２のリファレンス側信号線
５３０ａ・５３０ｂ      選択トランジスタ
５４０      プリチャージスイッチ
５５０      リセットスイッチ
６００      アンプ部
６１０      差動増幅器
６２０      差動増幅器
６３０      差動増幅器
７００      アンプ部
７１０      電圧型デゥアル差動アンプ
７２０      電流電圧変換回路
７２１      抵抗
７２２      制御Ｎｃｈトランジスタ
７２３      差動増幅器
７３０      電流電圧変換回路
７３１      抵抗
７３２      制御Ｐｃｈトランジスタ
７３３      差動増幅器
８００      半導体不揮発性メモリ
８１０      制御回路
８２０      ロープリデコーダ
８３０      ローデコーダ
８４０      ＲＥＦローデコーダ
８５０      コラムデコーダ
８６０      選択線デコーダ
８７０      コラム選択回路
８８０      プリチャージ・リセット制御回路
８９０      センス回路ブロック
８９１      センス回路
８９２      センス回路
１０００      被測定素子
２０００      メモリセル
３０００      リファレンスセル
４０００      半導体不揮発性メモリ
４００１      Ｙデコーダ
４００２      リファレンスユニット
４００３      センスアンプ
ＡＲＲＡＹ００〜１３        アレーユニット
ＲＥＦ  ＡＲＲＡＹ          リファレンスセルアレー
ＭＣ０１〜ＭＣ０７、ＭＣ１０〜ＭＣ１７        メモリセル
ＭＮ２０、ＭＮ２１          Ｎｃｈトランジスタ
ＭＮ３０、ＭＮ３１          Ｎｃｈトランジスタ
ＭＰ００、ＭＰ０１          カレントミラー用トランジスタ
ＭＲ００〜ＭＲ０７、ＭＲ１０〜ＭＲ１７        リファレンスセル
ＭＳＬ０〜ＭＳＬ７          選択ゲートトランジスタ
ＳＢＬ０〜ＳＢＬ８          副ビット線
ＲＳＢＬ０〜ＲＳＢＬ８      リファレンス副ビット線
ＷＬ［００］〜［０１］      メモリセルアレーのワード線
ＲＷＬ［１０］〜［１１］    リファレンスワード線
ＳＬ［００］〜［０７］      選択線信号
ＲＳＬ［００］〜［０７］    リファレンス選択線
ＭＲＳＬ０〜ＭＲＳＬ７      リファレンス選択ゲートトランジスタ
ＭＢＬ［０］〜［３］        主ビット線
ＲＭＢＬ［０］〜［３］      リファレンス主ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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