(57)【要約】【課題】  電気抵抗の状態により情報を記憶・保持する記憶素子を用いた場合に、書込みと消去の処理が簡単にできるようにする。【解決手段】  可変抵抗素子１と、可変抵抗素子１の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタ２と、可変抵抗素子１とＭＯＳトランジスタ２との間（又はＭＯＳトランジスタ２のドレイン側）に直列に接続された、非線形電流電圧特性を有する抵抗素子６とを備えるメモリセルとして構成した。また、このメモリセルを備えた記憶装置として構成した。かかる構成としたことで、書込み時と読出し時とで、ＭＯＳトランジスタのゲートに印加する電圧を等しくすることができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
可変抵抗素子と、
前記可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタと、
前記可変抵抗素子と前記ＭＯＳトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子とを備えることを特徴とする
メモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、
前記非線形電流電圧特性を有する抵抗素子は、前記可変抵抗素子と前記ＭＯＳトランジスタとの間の代わりに、前記ＭＯＳトランジスタのドレイン側に接続したことを特徴とする
メモリセル。
【請求項３】
請求項１記載のメモリセルにおいて、
前記非線形電流電圧特性を有する抵抗素子は、Ｐ−Ｎ接合型ダイオードで構成されることを特徴とする
メモリセル。
【請求項４】
可変抵抗素子と、
前記可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタと、
前記可変抵抗素子と前記ＭＯＳトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子を備えることにより構成されるメモリセルをマトリクス状に配置してあり、
前記ＭＯＳトランジスタのゲートを共通に接続するワード線と、
前記ＭＯＳトランジスタのドレインを共通に接続するビット線と、
可変抵抗素子の一端を共通に接続するソース線とを備えていることを特徴とする
記憶装置。
【請求項５】
請求項４記載の記憶装置において、
前記メモリセル内の非線形電流電圧特性を有する抵抗素子は、前記可変抵抗素子と前記ＭＯＳトランジスタとの間の代わりに、前記ＭＯＳトランジスタのドレイン側に接続し、
前記ワード線は、前記非線形電流電圧特性を有する抵抗素子を介して前記ＭＯＳトランジスタのドレインに接続したことを特徴とする
記憶装置。
【請求項６】
請求項４記載の記憶装置において、
前記可変抵抗素子の一端を当該メモリセルアレイの上部で共通に接続するセルプレート電極を備えることを特徴とする
記憶装置。
【請求項７】
請求項４記載の記憶装置において、
前記ワード線を選択するための第１のデコーダと、
前記ビット線を選択するための第２のデコーダと、
前記第２のデコーダで選択されたメモリセルの記憶情報を読み出すための読出し回路とを備えていることを特徴とする
記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いたメモリセル、及びそのメモリセルで構成された記憶装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
【０００３】
将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００４】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行うことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【０００５】
ＭＲＡＭは、記録に磁界を必要とするため、配線に流す電流により磁界を発生させている。このため、記録を行う際に大きい電流量が必要となる。
【０００６】
相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって、記録を行うメモリである。この相変化メモリは、温度によってスイッチングを起こすため、環境温度の変化に敏感であるという課題を有している。
【０００７】
ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶・保持させる記憶層に用いている。特許文献１には、抵抗値で情報を記憶・保持させる構成についての開示がある。
【０００８】
図９には、従来から提案されている抵抗変化型メモリ素子のメモリセル構成例を示した図である。この例では、可変抵抗素子としての記憶素子１の一端が、スイッチング素子としてのＭＯＳトランジスタ２のソースに接続してあり、そのＭＯＳトランジスタ２のゲートがワード線３に接続させてある。記憶素子１の他端は、ソース線４に接続してある。また、ＭＯＳトランジスタ２のドレインが、ビット線５に接続させてある。この図９に示すメモリセルが、縦横にマトリクス状に多数配列されて、記憶装置が構成される。
【０００９】
図１０は、図９に示したメモリセルへの書込み、消去、読出しを行う際のタイミングチャートを示したものである。ここでのメモリセルへの書込みは、記憶素子１にデータ“１”を書き込ませることであり、消去は、記憶素子１にデータ“０”を書き込ませることである。これらの書込み、消去、読出しは、メモリセルの周辺に接続された回路により制御されて実行される。
【００１０】
図１０（ａ）に示すクロックに同期して、書込みサイクル、消去サイクル、読出しサイクルが順に設定されるようにしてあり、図１０（ｃ）に示す書込みイネーブル信号（ＷＥ信号）に同期したタイミングで書込み又は消去が行われる。まず書込みサイクルでは、図１０（ｂ）に示すアドレス入力で指定されたアドレスのセルに対して、図１０（ｄ）で入力したデータ“１”に対応して、所定のワード線（図１０（ｆ））とビット線（図１０（ｇ））に対して、書込み用の電圧を印加させる。
【００１１】
消去サイクルでは、図１０（ｂ）に示すアドレス入力で指定されたアドレスのセルに対して、図１０（ｄ）で入力したデータ“０”に対応して、所定のワード線（図１０（ｆ））とビット線（図１０（ｇ））に対して、消去用の電圧を印加させる。ワード線とビット線に印加する電圧は、書込み時と消去時とで異なる。図１０（ｆ）のワード線波形と、図１０（ｇ）のビット線波形の高さが、書込みと消去とで異なっているのは、この電圧の違いを示している。例えば、ワード線電圧として、書込み時には１．５Ｖを印加し、消去時には２．５Ｖを印加する。電圧が異なる理由については後述する。
【００１２】
読出しサイクルでは、図１０（ｂ）に示すアドレス入力で指定されたアドレスのセルに対して、図１０（ｅ）に示すプリチャージ入力を行うと共に、図１０（ｆ）に示すようにワード線にも電位を印加し、図１０（ｈ）に示すようにセンスアンプ出力を得て、その出力に基づいて、図１０（ｉ）に示すデータ出力を得る。
【特許文献１】特表２００２−５３６８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１０に示したように、書込みと消去とを別々のタイミングで行うようにしたのは、図９に示すメモリセル構成で、記憶素子１に書込みと消去を行う場合に、メモリセルに用いる記憶素子の材料特性に起因して、書込み動作と消去動作とで、ワード線電位を別々に設定しなければならなかったためである。
【００１４】
このように書込み動作と消去動作とでワード線電位を変える必要があると、多ビット構成のメモリでは必ず必要になる、同一ワード線上に配置された複数のメモリセルに同時に書込みと消去とを行うことが不可能であった。
【００１５】
ここで、書込み動作と消去動作とでワード線電位を変える必要性について説明すると、この種のメモリセルでは、書込み後の記憶素子の抵抗値は直列に接続された素子の抵抗値（例えば図９の例ではスイッチング用ＭＯＳトランジスタ２のオン抵抗値）によって決定される。この場合、直列接続抵抗値が高いと記憶素子の書込み後の抵抗値も高く、直列接続抵抗値が低いと記憶素子の書込み後の抵抗値も低く設定される。従って、書込み後の抵抗値を高く設定するためには、ＭＯＳトランジスタのゲート電圧となるワード線電位を低く、書込み後の抵抗値を低く設定するためには、ワード線電位を高く設定する必要がある。
【００１６】
一方、消去動作メカニズムは、記憶素子に流れる電流によるジュール熱で素子温度が上昇し、電気伝導機能の元となっている絶縁膜中のＣｕ原子がイオン化し、電界によって絶縁膜中から外へ移動することにより記憶素子が高抵抗化される。この場合、記憶素子の両端に印加される電圧が高ければ高いほど、消去動作は高速にかつ安定して行われる。そのためには、書込み後の記憶素子の抵抗値を高く（例えば１０ｋΩ〜２０ｋΩ）し、消去時の直列に接続されたＭＯＳトランジスタのオン抵抗値が低く、設定することが望ましい。
【００１７】
このように、書込み、消去動作を高速かつ安定に行うためには、書込み動作時はＭＯＳトランジスタのゲート電圧となるワード線電位を低く、一方消去動作時はワード線電位を高く設定することが必要である。
【００１８】
ところで、多ビット構成のメモリを構成する場合、同一ワード線上に同時にアクセスする複数のメモリセルを配置することが、チップサイズを小さく、かつ優れた電気的性能（高速性、低消費電力性）を発揮させる上で重要である。ところが、従来のメモリセルを用いた場合、書込みと消去とでワード線電位を異なる値に設定する必要があるため、同一ワード線上に配置された複数のメモリセルに同時に書込みと消去とを行うことが不可能であり、書込みや消去を行う効率が悪い問題があった。また、ワード線電位を書込みタイミングと読出しタイミングとで変更させる必要があるので、ワード線に電位を印加する駆動部の電圧印加構成が複雑化する問題があった。
【００１９】
本発明の目的は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いた場合に、書込みと消去の処理が簡単にできるようにすることにある。
【課題を解決するための手段】
【００２０】
本発明は、可変抵抗素子と、可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのＭＯＳトランジスタと、可変抵抗素子とＭＯＳトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子とを備えるメモリセルとして構成したものである。また、このメモリセルを備えた記憶装置として構成したものである。
【００２１】
かかる構成としたことで、書き込み時には、非線形電流電圧特性を有する抵抗素子が持つ抵抗値が可変抵抗素子に直列に加わる。消去時には、非線形電流電圧特性で抵抗素子の抵抗値が低くなり、可変抵抗素子に抵抗素子がほぼ接続されていない状態とすることができる。その２状態の設定ができることで、書込み時と消去時とで、ＭＯＳトランジスタのゲートに印加する電圧を等しくすることができる。
【発明の効果】
【００２２】
本発明によると、書込み動作時と消去動作時で同一のワード線電位に設定することが可能となり、チップサイズが小さく、かつ優れた電気的性能（高速性、低消費電力性）を有する多ビット構成のメモリを実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の第１の実施の形態を、図１〜図５を参照して説明する。本例においては、電気抵抗の状態により情報を記憶・保持する抵抗変化型記憶素子を用いたメモリセルに適用したものである。
【００２４】
図１は、抵抗変化型メモリ素子のメモリセル構成例を示した図である。この例では、可変抵抗素子としての記憶素子１の一端が、ダイオード６を介してスイッチング素子としてのＭＯＳトランジスタ２のソースに接続してあり、そのＭＯＳトランジスタ２のゲートがワード線３に接続させてある。ダイオード６は、アノードをＭＯＳトランジスタ２のソースに接続してあり、カソードを記憶素子１の一端に接続してある。記憶素子１の他端は、ソース線４に接続してある。また、ＭＯＳトランジスタ２のドレインが、ビット線５に接続させてある。
【００２５】
ダイオード６は、書込み抵抗制御用の素子として設けたもので、非線形電流電圧特性を有する抵抗素子として機能するものである。ダイオード６は、メモリセル内に書込み時と消去時とで、即ち印加電圧の極性で抵抗値が変化する、非線形電流電圧特性を有する抵抗素子として使用したものである。本例の場合には、ダイオード６として、Ｐ−Ｎ接合型ダイオードで構成させてあり、逆方向特性は抵抗性リーク成分を持つようにしてある。書込み動作時はこの抵抗値が記憶素子１に直列に加わる。他方、消去時にはダイオードは順方向バイアスになるため、記憶素子１に直列抵抗は加わらない構成となる。
【００２６】
図２は、図１に示した構成のメモリセルを、半導体デバイスとして構成させる場合の断面の例である。この例では、ダイオード６として、Ｐ−Ｎ接合型ダイオードを用いて実現する場合の例である。記憶素子１は、ソース線４と、配線材料１１との間に配置してある。配線材料１１は、金属，ポリシリコン，シリサイドなどから構成される。この配線材料１１は、ＭＯＳトランジスタを構成するＰ型基板１５上のソース領域（Ｎ＋拡散層）１４と接続されるが、その接続点には、Ｎ型シリコン層１２及びＰ型シリコン層１３を形成させてある。このＮ型シリコン層１２とＰ型シリコン層１３との接続部の界面がＰ−Ｎ接合になり非線形電流電圧特性（整流特性）を示すＰ−Ｎ接合型ダイオードが構成される。このダイオードが、図１でのダイオード６に相当する。Ｎ型シリコン層１２及びＰ型シリコン層１３の形成は、例えば選択エピタキシャル等の方法で行う。
【００２７】
そして、ＭＯＳトランジスタを構成するＰ型基板１５上のドレイン領域（Ｎ＋拡散層）１６は、配線材料１７を介してビット線５と接続してあり、また、ワード線３が、ゲート接続されるように配置してある。
【００２８】
なお、図２に示した配線構成の内で、Ｐ型シリコン層１３とＮ＋拡散層１４との間もＰ−Ｎ接合になるが、こちらはＰ層，Ｎ層ともに高濃度不純物領域なので、整流特性は示さずオーミックな抵抗になる。
【００２９】
図３は、Ｐ−Ｎ接合型ダイオードの電流電圧特性例を示した図である。図３に示すように、非線形電流電圧特性を有する特性である。本例のダイオードは、電圧がマイナス方向の値である場合の特性である、逆方向特性は抵抗性リーク成分を持つようにし、電圧がプラス方向の値である場合の特性である、順方向バイアス時にはこのような抵抗性リーク成分を持たない。
【００３０】
図４は、本例のメモリセルを縦横にマトリクス状に多数配列させて、記憶装置を構成させた例を示した図である。図１に示した記憶素子１、ＭＯＳトランジスタ２、ダイオード６で構成されるメモリセルは、縦横にマトリクス状に多数配列させてあり、それぞれのワード線３はワード線駆動部２１に接続させてあり、ソース線２２はソース線駆動部２２に接続させてあり、ビット線５はビット線駆動部２３に接続させてある。ワード線駆動部２１内には、書込み、消去、読出しを行うワード線を選択するデコーダが用意されている。ビット線駆動部２３内には、書込み、消去、読出しを行うビット線を選択するデコーダが用意されている。そして、ビット線駆動部２３内のデコーダで選択されたビット線から読み出された信号を、読出し回路２４に供給して、選択されたメモリセルの記憶素子の記憶情報を読み出す処理が行われる。
【００３１】
図５は、本例のメモリセルへの書込み、消去、読出しを行う際のタイミングチャートを示したものである。ここでのメモリセルへの書込みは、記憶素子１にデータ“１”を書き込ませることであり、消去は、記憶素子１にデータ“０”を書き込ませることである。
【００３２】
図５（ａ）に示すクロックに同期して、書込み・消去サイクル、読出しサイクルが交互に設定されるようにしてあり、図５（ｃ）に示す書込みイネーブル信号（ＷＥ信号）に同期したタイミングで、書込み・消去サイクル期間内に書込み又は消去が行われる。まず書込み・消去サイクルでは、図５（ｂ）に示すアドレス入力で指定されたアドレスのセルに対して、図１０（ｄ）で入力したデータ“１”又は“０”に対応して、所定のワード線（図５（ｆ））とビット線（図５（ｇ））に対して、所定の電圧パルスを印加させる。ワード線に印加する電圧パルスとしては、例えば書込み・消去いずれの場合も２．５Ｖを印加する。ビット線に印加する電圧としては、データ“１”書き込み時には、プラス方向の電圧パルスを印加し、データ“０”書き込み（消去）時には、マイナス方向の電圧パルスを印加する。
【００３３】
読出しサイクルでは、図５（ｂ）に示すアドレス入力で指定されたアドレスのセルに対して、図５（ｅ）に示すプリチャージ入力を行うと共に、図５（ｆ）に示すようにワード線にも電位を印加し、図５（ｈ）に示すようにセンスアンプ出力を得て、その出力に基づいて、図５（ｉ）に示すデータ出力を得る。
【００３４】
このように本例の構成によると、メモリセルを構成するＭＯＳトランジスタは単なるオン、オフを行うスイッチング機能のみの役割を果たし、記憶素子の書込み後の抵抗制御の役割は非線形特性抵抗素子が担うこととなる。従って、書込み動作時と消去動作時で同一のワード線電位に設定することが可能となり、チップサイズが小さく、かつ優れた電気的性能（高速性、低消費電力性）を有する多ビット構成のメモリを実現することができる。
【００３５】
次に、本発明の第２の実施の形態を、図６〜図８を参照して説明する。本実施の形態においても、電気抵抗の状態により情報を記憶・保持する抵抗変化型記憶素子を用いたメモリセルに適用したものである。本例の場合には、非線形電流電圧特性を有する抵抗素子としてのダイオードの接続位置を変更したものである。
【００３６】
即ち、図６に示すように、可変抵抗素子としての記憶素子１の一端が、スイッチング素子としてのＭＯＳトランジスタ２のソースに接続してあり、そのＭＯＳトランジスタ２のゲートがワード線３に接続させてある。また、ＭＯＳトランジスタ２のドレインが、ダイオード６を介してビット線５に接続させてある。ダイオード６は、アノードをビット線５に接続してあり、カソードをＭＯＳトランジスタ２のドレインに接続してある。
【００３７】
図７は、図６に示した構成のメモリセルを、半導体デバイスとして構成させる場合の断面の例である。この例では、ダイオード６として、Ｐ−Ｎ接合型ダイオードを用いて実現する場合の例である。記憶素子１は、ソース線４と、配線材料１１との間に配置してある。この配線材料１１は、ＭＯＳトランジスタを構成するＰ型基板１５上のソース領域（Ｎ＋拡散層）１４と接続される。
【００３８】
そして、ＭＯＳトランジスタを構成するＰ型基板１５上のドレイン領域（Ｎ＋拡散層）１６は、配線材料１７を介してビット線５と接続してあるが、そのＮ＋拡散層１６との接合点の配線材料１７に、Ｐ型シリコン層１８を設けてある。このＰ型シリコン層１８とＮ＋拡散層１６との界面がＰ−Ｎ接合になり非線形電流電圧特性（整流特性）を示すＰ−Ｎ接合型ダイオードが構成される。また、ワード線３が、ゲート接続されるように配置してある。
【００３９】
図８は、本例のメモリセルを縦横にマトリクス状に多数配列させて、記憶装置を構成させた例を示した図である。図８に示した記憶素子１、ＭＯＳトランジスタ２、ダイオード６で構成されるメモリセルは、縦横にマトリクス状に多数配列させてあり、それぞれのワード線３はワード線駆動部２１に接続させてあり、ソース線２２はソース線駆動部２２に接続させてあり、ビット線５はビット線駆動部２３に接続させてある。これらのメモリセルの周辺構成については、図４の例と同じであり、読出し回路２４を備えて読み出す構成についても図４の構成と同一である。
【００４０】
この第２の実施の形態による書込み、消去、読出し動作の原理については、既に説明した第１の実施の形態の動作原理と同じであり、同様の効果を有する。
【００４１】
なお、上述した第１及び第２の実施の形態では、Ｐ−Ｎ接合型ダイオードを用いて実現する場合の例を説明したが、本発明で言及する非線形特性抵抗素子はそれ以外にも金属とシリコンとのショットキー接合や遷移金属酸化膜、等他の手段、材料を用いて、同様の特性が得られる構成とする場合を含むことは言うまでもない。
【００４２】
また、各実施の形態で説明した図２、図７に示した断面構成では、可変抵抗素子で構成される記憶素子１の一端は、ソース線４に接続させてあるが、記憶素子１の一端を、複数のセルを共通に接続するセルプレート電極に接続する構成としてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態によるメモリセル構成例を示す回路図である。
【図２】本発明の第１の実施の形態によるメモリセルの断面の例を示す断面図である。
【図３】ダイオードの電流電圧特性例を示す特性図である。
【図４】本発明の第１の実施の形態による記憶装置例を示す構成図である。
【図５】本発明の第１の実施の形態による動作例を示すタイミングチャートである。
【図６】本発明の第２の実施の形態によるメモリセル構成例を示す回路図である。
【図７】本発明の第２の実施の形態によるメモリセルの断面の例を示す断面図である。
【図８】本発明の第２の実施の形態による記憶装置例を示す構成図である。
【図９】従来のメモリセルの構成例を示す回路図である。
【図１０】従来の動作例を示すタイミングチャートである。
【符号の説明】
【００４４】
１…記憶素子、２…ＭＯＳトランジスタ、３…ワード線、４…ソース線、５…ビット線、６…ダイオード、２１…ワード線駆動部、２２…ソース線駆動部、２３…ビット線駆動部、２４…読出し回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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