(57)【要約】【課題】オーバーラップされたフィルタバンクを利用して、信号の歪を減少させる等化器及びそれを利用した等化方法を提供する。【解決手段】オーバーラップされたフィルタバンク構造を有し、フィルタ制御信号に応答して受信されるフィルタリング係数のうち少なくとも一つを保存し、保存された一部のフィルタリング係数、演算データ、及びスライスシンボルデータに応答して、入力データ信号をフィルタリングし、出力データ信号を出力するフィルタ回路１１０と、フィルタ回路１１０に保存された少なくとも一つのフィルタリング係数を設定された臨界値と比較し、その比較結果によってフィルタ制御信号を発生させるフィルタ制御回路１２０と、を備え、フィルタ回路１１０に保存されるフィルタリング係数の数は、フィルタ制御信号によって増減する等化器である。【選択図】図２
2006121684.tif 000002
【特許請求の範囲】
【請求項１】
オーバーラップされたフィルタバンク構造を有し、複数個のフィルタ制御信号に応答して受信される複数個のフィルタリング係数のうち少なくとも一つを保存し、前記保存された少なくとも一つのフィルタリング係数、演算データ、及びスライスシンボルデータに応答して、入力データ信号をフィルタリングし、出力データ信号を出力するフィルタ回路と、
前記フィルタ回路に保存された少なくとも一つのフィルタリング係数を設定された臨界値と比較し、その比較結果によって前記複数個のフィルタ制御信号を発生させるフィルタ制御回路と、を備え、
前記フィルタ回路に保存されるフィルタリング係数の数は、前記複数個のフィルタ制御信号によって増減することを特徴とする等化器。
【請求項２】
前記出力データ信号をスライスして前記スライスシンボルデータを出力し、前記出力データ信号の電圧レベルを決定するスライサと、
前記入力データ信号に応答してチャンネルを推定し、その推定されたチャンネルによって前記フィルタリング係数及びステップサイズ係数を発生させる係数発生回路と、
前記出力データ信号、前記スライスシンボルデータ、及び前記ステップサイズ係数に基づいて、前記演算データを発生させる演算回路と、をさらに備えることを特徴とする請求項１に記載の等化器。
【請求項３】
前記フィルタ回路は、
前記フィルタ制御信号に応答して、前記フィルタリング係数のうち少なくとも一つを保存し、前記保存された少なくとも一つのフィルタリング係数及び前記演算データに基づいて、前記入力データ信号をフィルタリングし、第１フィルタリング信号を出力するフィードフォワードフィルタと、
前記フィルタ制御信号に応答して、前記フィルタリング係数のうち少なくとも一つを保存し、前記保存された少なくとも一つのフィルタリング係数及び前記演算データに基づいて、前記スライスシンボルデータをフィルタリングし、第２フィルタリング信号を出力するフィードバックフィルタと、
前記第１フィルタリング信号及び第２フィルタリング信号を加算し、前記出力データ信号を出力するメイン加算器と、を備えることを特徴とする請求項１に記載の等化器。
【請求項４】
前記フィードフォワードフィルタ及び前記フィードバックフィルタは、相互間に少なくとも一部がオーバーラップされる複数のフィルタバンクを備え、
前記複数のフィルタバンクは、それぞれ独立フィルタタップと、隣りのフィルタバンクにより共有されるオーバーラップフィルタタップと、を備えることを特徴とする請求項３に記載の等化器。
【請求項５】
前記フィルタリング係数は、
前記演算データと前記入力データ信号、または動作データとスライスシンボルデータに基づいてアップデートされ、前記フィルタバンクは、前記アップデートされたフィルタリング係数と前記入力データ信号、または前記アップデートされた係数と前記スライスシンボルデータを演算し、その演算結果を出力することを特徴とする請求項４に記載の等化器。
【請求項６】
前記独立フィルタタップそれぞれは、対応するフィルタ制御信号に応答してイネーブルまたはディセーブルされ、イネーブルされるとき、対応するフィルタリング係数を保存する係数バッファを備え、
前記第１オーバーラップフィルタタップそれぞれは、一対のフィルタ制御信号のうち少なくとも一つに応答してイネーブルまたはディセーブルされ、イネーブルされるとき、対応するフィルタリング係数を保存することを特徴とする請求項４に記載の等化器。
【請求項７】
前記フィルタバンクのうちそれぞれに含まれる係数バッファは、対応するフィルタ制御信号または一対のフィルタ制御信号のうち少なくとも一つに応答して、同時にイネーブルされるか、またはディセーブルされることを特徴とする請求項６に記載の等化器。
【請求項８】
少なくとも一対のフィルタ制御信号は、前記オーバーラップフィルタタップを共有する二つの隣りのフォワードフィルタバンクの独立フィルタタップにそれぞれ印加されるフィルタ制御信号であることを特徴とする請求項４に記載の等化器。
【請求項９】
前記フィルタ制御信号は、
保存されたフィルタリング係数を臨界値と比較し、その比較結果によって少なくとも第１フィルタ制御信号及び第２フィルタ制御信号を発生させる少なくとも第１フィルタ制御回路及び第２フィルタ制御回路をさらに備えることを特徴とする請求項１に記載の等化器。
【請求項１０】
前記第１フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第１部分を前記臨界値と比較し、
前記第２フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第２部分を前記臨界値と比較することを特徴とする請求項９に記載の等化器。
【請求項１１】
前記第１フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第１部分を前記臨界値と比較する複数個のバンク制御回路を備え、
前記第２フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第２部分を前記臨界値と比較する複数個のバンク制御回路を備えることを特徴とする請求項９に記載の等化器。
【請求項１２】
前記第１フィルタ制御回路に備えられた前記複数個のバンク制御回路は、前記フォワードフィルタバンクそれぞれの第１係数バッファ及び第２係数バッファに保存された第１フィルタリング係数を前記臨界値と比較し、その比較結果によって第１フィルタ制御信号を出力することを特徴とする請求項１１に記載の等化器。
【請求項１３】
前記第２フィルタ制御回路に備えられた前記複数個のバンク制御回路は、前記フィードバックフィルタバンクそれぞれの第３係数バッファ及び第４係数バッファに保存された第２フィルタリング係数を前記臨界値と比較し、その比較結果によって第２フィルタ制御信号を出力することを特徴とする請求項１１に記載の等化器。
【請求項１４】
前記保存されたフィルタリング係数のうち少なくとも一つが前記臨界値より大きい場合には、前記バンク制御回路は、対応するフィルタバンクに含まれた係数バッファがいずれもイネーブルされるように、対応するフィルタ制御信号をイネーブルさせることを特徴とする請求項１１に記載の等化器。
【請求項１５】
前記バンク制御回路それぞれは、
係数選択信号に応答して、対応するフィルタバンクそれぞれに保存されたフィルタリング係数を出力する第１マルチプレクサと、
前記第１マルチプレクサから受信されるフィルタリング係数を前記臨界値と比較し、比較信号を出力する比較器と、
前記比較信号を累積演算し、出力選択信号に応答して対応するフィルタ制御信号を出力する出力回路と、を備えることを特徴とする請求項１１に記載の等化器。
【請求項１６】
前記出力回路は、
前記出力選択信号に応答して、フラッグ信号と第１バッファ信号のうち一つを選択して、前記フィルタ制御信号のうち一つとして出力する第２マルチプレクサと、
前記第２マルチプレクサの出力信号を保存し、その保存された信号を前記第１バッファ信号として出力する第１バッファと、
前記比較信号それぞれを第２バッファ信号と加算し、その加算結果を前記フラッグ信号として出力する加算器と、
前記フラッグ信号を保存し、その保存された信号を前記第２バッファ信号として出力する第２バッファと、を備えることを特徴とする請求項１５に記載の等化器。
【請求項１７】
前記出力選択信号がディセーブルされるとき、前記第２マルチプレクサが前記第１バッファ信号を選択して前記フィルタ制御信号のうち一つとして出力し、前記出力選択信号がイネーブルされるとき、前記第２マルチプレクサが前記フラッグ信号を選択して前記フィルタ制御信号のうち一つとして出力し、
前記第１マルチプレクサが対応するフィルタバンクの係数バッファに保存されたフィルタリング係数をいずれも出力するとき、前記出力選択信号がイネーブルされることを特徴とする請求項１６に記載の等化器。
【請求項１８】
前記バンク制御回路それぞれは、
前記保存されたフィルタリング係数を前記臨界値と比較し、複数の比較信号を出力する比較器と、
前記複数の比較信号に応答して、対応するフィルタ制御信号を出力する出力回路と、を備えることを特徴とする請求項１１に記載の等化器。
【請求項１９】
前記比較器それぞれは、前記保存されたフィルタリング係数のうち一つが前記臨界値より大きいとき、対応する比較信号をイネーブルさせ、
前記出力回路は、前記複数の比較信号のうち少なくとも一つがイネーブルされるとき、対応するフィルタ制御信号をイネーブルさせるＯＲゲートを備え、
前記対応するフィルタ制御信号がイネーブルされるとき、前記対応するフィルタバンクの係数バッファがいずれもイネーブルされることを特徴とする請求項１８に記載の等化器。
【請求項２０】
前記第１フィルタ制御回路及び第２フィルタ制御回路は、
前記フィルタバンクそれぞれの係数バッファに保存されたフィルタリング係数を前記臨界値と比較し、比較信号を出力する複数個のバンク制御回路と、
前記比較信号及び制御信号に応答して、前記フィルタ制御信号を出力する複数個の選択器と、を備えることを特徴とする請求項１０に記載の等化器。
【請求項２１】
外部のチャンネル推定装置が前記入力データ信号に基づいてチャンネルを推定し、その推定結果として前記制御信号を発生させることを特徴とする請求項２０に記載の等化器。
【請求項２２】
（ａ）少なくとも一つの制御信号に応答して、フィルタリング回路に入力される複数個のフィルタリング係数のうち少なくとも一つを保存するステップと、
（ｂ）前記保存されたフィルタリング係数のうち少なくとも一つ、動作データ及びスライスシンボルデータに応答して、履歴データ信号をフィルタリングするステップと、
（ｃ）出力データ信号を出力するステップと、を含み、
前記制御信号は、前記保存されたフィルタリング係数と臨界値との比較結果により発生し、前記保存されたフィルタリング係数の数は、前記制御信号の状態によって増減することを特徴とする等化方法。
【請求項２３】
（ａ）複数個のフォワードフィルタバンクと複数個のフィードバックフィルタバンクをいずれも動作させるステップと、
（ｂ）等化条件を満足するか否かを判断するステップと、
（ｃ）前記等化条件を満足するとき、前記フォワードフィルタバンク及び前記フィードバックフィルタバンクに関連して保存されたフィルタリング係数を臨界値と比較し、比較信号を出力するステップと、
（ｄ）外部のチャンネル推定装置を利用してチャンネルを推定し、その推定結果として制御信号を発生させるステップと、
（ｅ）前記比較信号及び前記制御信号に基づいてフィルタ制御信号を出力し、前記フォワードフィルタバンクのうち少なくとも一つの係数バッファと、前記フィードバックフィルタバンクのうち少なくとも一つの係数バッファとをイネーブルさせ、残りの係数バッファをディセーブルさせるステップと、
（ｆ）イネーブルされた係数バッファの数に基づいて、ステップサイズを調節するステップと、
（ｇ）チャンネル等化の失敗が発生するまで、前記（ｃ）ステップないし（ｆ）ステップを反復して行うステップと、
（ｈ）チャンネル等化の失敗が発生するとき、前記（ａ）ステップにリターンするステップと、を含むことを特徴とする等化方法。
【請求項２４】
複数個のフィルタバンクに関連した係数バッファに保存されたフィルタリング係数を臨界値と比較し、比較信号を出力する複数個のバンク制御回路と、
前記比較信号及び制御信号に応答して制御信号を出力する複数個の選択器と、を備えることを特徴とするフィルタ制御回路。
【請求項２５】
フィルタバンクを制御するバンク制御回路において、
保存されたフィルタリング係数を臨界値と比較し、少なくとも一つの比較信号を出力する少なくとも一つの比較器と、
前記少なくとも一つの比較信号に応答して、フィルタバンクを制御する制御信号を出力する出力回路と、を備えることを特徴とするバンク制御回路。
【請求項２６】
係数選択信号に応答して、複数個のフィルタバンクに保存されたフィルタリング係数を出力する第１マルチプレクサと、
比較器と、を備え、
前記比較器は、前記第１マルチプレクサから受信されるフィルタリング係数を前記臨界値と比較して前記比較信号を出力し、前記出力回路は、前記比較信号を合算し、前記出力選択信号に応答して対応する制御信号を出力することを特徴とする請求項２５に記載のバンク制御回路。
【請求項２７】
複数個のフィルタバンクに関連した係数バッファに保存されたフィルタリング係数を臨界値と比較し、比較信号を出力する複数個のバンク制御回路と、
前記比較信号及び制御信号に応答して制御信号を出力する複数個の選択器と、を備えることを特徴とする等化器。
【請求項２８】
フィルタバンクを制御するバンク制御回路において、
保存されたフィルタリング係数を臨界値と比較し、少なくとも一つの比較信号を出力する少なくとも一つの比較器と、
前記少なくとも一つの比較信号に応答して、フィルタバンクを制御する制御信号を出力する出力回路と、を備えることを特徴とするフィルタ制御回路。
【請求項２９】
フィルタバンクを制御するバンク制御回路において、
保存されたフィルタリング係数を臨界値と比較し、少なくとも一つの比較信号を出力する少なくとも一つの比較器と、
前記少なくとも一つの比較信号に応答して、フィルタバンクを制御する制御信号を出力する出力回路と、を備えることを特徴とする等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムに使われる等化器及びその方法に関する。
【背景技術】
【０００２】
等化器は、通信、放送、記録媒体、及び軍事的な目的の送受信システムで送受信される信号の歪を補償するのに必須的に使われる信号処理装置である。等化器に基本的に備えられるフィルタ回路は、多重経路により発生する信号遅延によるチャンネルノイズ及びチャンネル歪を除去して、通信システムの性能を向上させる。フィルタ回路は、チャンネルノイズ及びチャンネル歪を除去するために、フィルタリング係数を使用する。ここで、フィルタリング係数の値は、チャンネル推定情報によって変更され、メインデータ信号の周囲の遅延位置に分布するノイズ信号、すなわち遅延信号によって決定されうる。さらに詳しくは、ノイズ信号が存在する位置に対応するフィルタリング係数の値は、該当ノイズ信号を除去するための特定値に設定されうる。これと関連した従来の技術が特許文献１に記載されている。
【０００３】
図１は、従来の等化器１０のブロック図である。図１に示すように、等化器１０は、フィルタ回路１１、スライサ１２、係数発生回路１４及び演算回路１３を備える。フィルタ回路１１は、フィードフォワードフィルタ３１、フィードバックフィルタ３２及び加算器３３を備える。フィードフォワードフィルタ３１は、フィルタタップＦ１〜ＦＧ（Ｇは整数）及び加算器５１を備え、フィードバックフィルタ３２は、フィルタタップＰ１〜ＰＧ（Ｇは整数）及び加算器５２を備える。フィルタタップＦ２〜ＦＧ，Ｐ１〜ＰＧそれぞれは、データバッファ４１、係数回路４２及び乗算器４３を備える。係数回路４２は、乗算器４４及び係数バッファ４５を備える。フィルタタップＦ１は、係数回路４２のみを備える。演算回路１３は、エラー計算回路２１及び乗算器２２を備える。
【０００４】
係数発生回路１４は、受信される入力データ信号Ｄｉｎに基づいて変化するチャンネルを推定し、その推定された結果に基づいてフィルタリング係数Ｃｏ１〜Ｃｏ（２Ｇ）（Ｇは整数）を発生させる。一方、入力データ信号Ｄｉｎは、メインデータ信号だけでなくノイズ信号をさらに含む。ノイズ信号は、メインデータ信号が多重経路を通過しつつ遅延された信号である。係数発生回路１４は、ノイズ信号を除去するために、ノイズ信号に対して相殺される値を有するフィルタリング係数Ｃｏ１〜Ｃｏ（２Ｇ）を発生させる。次いで、フィードフォワードフィルタ３１及びフィードバックフィルタ３２のフィルタタップＦ１〜ＦＧ，Ｐ１〜ＰＧが、フィルタリング係数Ｃｏ１〜Ｃｏ（２Ｇ）を利用して、入力データ信号Ｄｉｎに含まれたノイズ信号を除去する。
【０００５】
しかし、誤ったチャンネル推定により、係数発生回路１４が、実際にメインデータ信号またはノイズ信号が存在しない位置のフィルタタップの係数バッファに、ゼロでないゼロに近い所定値を有する誤ったフィルタリング係数を出力する場合がある。誤ったフィルタリング係数は、出力データ信号Ｄｏｕｔの歪を発生させ、フィルタ回路１１の収斂速度を低下させる。また、誤ったフィルタリング係数は、正常的なフィルタリング係数に比べて相対的に小さい値を有する。したがって、出力データ信号Ｄｏｕｔの歪を減らすために、従来の他の一例による等化器は、設定された臨界値より小さい値を有するフィルタリング係数に対して強制的にその値をゼロにするように設計される。しかし、係数発生回路によるチャンネル推定情報が正確でないこともあるため、実際のメインデータ信号及びノイズ信号の位置及び大きさが推定された情報と異なることがある。また、移動物体により伝送信号が変動的に伝搬される時変化多重経路で、メインデータ信号及びノイズ信号の位置及び大きさは変更されうる。例えば、フィルタタップＦ２の位置に存在したメインデータ信号がフィルタタップＦ４の位置に移動し、メインデータ信号の大きさも増減する。前述したように、特定のフィルタタップの位置に存在するメインデータ信号またはノイズ信号が、特定のフィルタタップ周辺の他のフィルタタップに移動できる。したがって、臨界値より小さいフィルタリング係数を含むフィルタタップに対して無条件に‘ゼロ’のフィルタリング係数を有するように制御する場合、実際にメインデータ信号が移動する位置のフィルタタップのフィルタリング係数が‘ゼロ’に誤って設定されうるため、フィルタリングされた信号の歪がさらに増加するという問題点がある。
【０００６】
一方、フィルタタップＦ１〜ＦＧ，Ｐ１〜ＰＧそれぞれの係数バッファ４５に保存されたフィルタリング係数は、演算回路１３の演算結果である演算データＳ、及び入力データ信号Ｄｉｎのシンボルデータ（図示せず）に基づいてアップデートされ、係数バッファ４５は、アップデートされるフィルタリング係数を更新保存する。例えば、アップデートされる次のフィルタリング係数がＣＮ＋１であり、現在のフィルタリング係数がＣＮであるとき、次のフィルタリング係数ＣＮ＋１は、次の数式で表現されうる。
【０００７】
【数１】
2006121684.tif 000003
【０００８】
数式１で、μは、ステップサイズ係数であり、Ｅは、エラーデータであり、ｄｘは、入力データ信号Ｄｉｎのシンボルデータのうち一つである。また、μＥは、演算データＳと同一である。数式１で参照されるように、次のフィルタリング係数ＣＮ＋１は、ステップサイズ係数μに比例する。また、ステップサイズ係数μが増加すれば、フィルタ回路１１がチャンネル変化に速く追従でき、フィルタ回路１１によりフィルタリングされた信号の残留エラーが減少する。ここで、ステップサイズ係数μの大きさは、フィルタ回路１１で動作するフィルタタップの数に反比例する。すなわち、フィルタ回路１１で動作するフィルタタップの数が増加すれば、ステップサイズ係数μが減少し、フィルタ回路１１で動作するフィルタタップの数が減少すれば、ステップサイズ係数μが増加する。しかし、従来の等化器は、フィルタ回路１１のフィルタタップＦ１〜ＦＧ、Ｐ１〜ＰＧの全体が常に動作するので、ステップサイズ係数μを大きくするのに限界がある。また、ステップサイズ係数μを大きくするために、フィルタ回路１１に含まれるフィルタタップの数を減らす場合、フィルタ回路１１が長い遅延時間以後に受信されるノイズ信号をフィルタリングできないので、フィルタリングされた信号の歪が増加するという問題点がある。
【特許文献１】米国特許第５，７７７，９１０号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、オーバーラップされたフィルタバンクの係数バッファを選択的に動作させることによって、フィルタリングされた信号の歪を減少させ、ステップサイズ係数の大きさを変更させることができる等化器を提供するところにある。
本発明が解決しようとする他の課題は、オーバーラップされたフィルタバンクの係数バッファを選択的に動作させることによって、フィルタリングされた信号の歪を減少させ、ステップサイズ係数の大きさを変更させることができる等化方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明は、オーバーラップされたフィルタバンク構造を有し、複数個のフィルタ制御信号に応答して受信される複数個のフィルタリング係数のうち少なくとも一つを保存し、前記保存された少なくとも一つのフィルタリング係数、演算データ、及びスライスシンボルデータに応答して、入力データ信号をフィルタリングし、出力データ信号を出力するフィルタ回路と、前記フィルタ回路に保存された少なくとも一つのフィルタリング係数を設定された臨界値と比較し、その比較結果によって前記複数個のフィルタ制御信号を発生させるフィルタ制御回路と、を備え、前記フィルタ回路に保存されるフィルタリング係数の数は、前記複数個のフィルタ制御信号によって増減することを特徴とする等化器を提供する。
【００１１】
望ましくは、前記出力データ信号をスライスして前記スライスシンボルデータを出力し、前記出力データ信号の電圧レベルを決定するスライサと、前記入力データ信号に応答してチャンネルを推定し、その推定されたチャンネルによって前記フィルタリング係数及びステップサイズ係数を発生させる係数発生回路と、前記出力データ信号、前記スライスシンボルデータ、及び前記ステップサイズ係数に基づいて、前記演算データを発生させる演算回路と、をさらに備える。
【００１２】
望ましくは、また、前記フィルタ回路は、前記フィルタ制御信号に応答して、前記フィルタリング係数のうち少なくとも一つを保存し、前記保存された少なくとも一つのフィルタリング係数及び前記演算データに基づいて、前記入力データ信号をフィルタリングし、第１フィルタリング信号を出力するフィードフォワードフィルタと、前記フィルタ制御信号に応答して、前記フィルタリング係数のうち少なくとも一つを保存し、前記保存された少なくとも一つのフィルタリング係数及び前記演算データに基づいて、前記スライスシンボルデータをフィルタリングし、第２フィルタリング信号を出力するフィードバックフィルタと、前記第１フィルタリング信号及び第２フィルタリング信号を加算し、前記出力データ信号を出力するメイン加算器と、を備える。
【００１３】
望ましくは、また、前記フィードフォワードフィルタ及び前記フィードバックフィルタは、相互間に少なくとも一部がオーバーラップされる複数のフィルタバンクを備え、前記複数のフィルタバンクは、それぞれ独立フィルタタップと、隣りのフィルタバンクにより共有されるオーバーラップフィルタタップと、を備える。
【００１４】
望ましくは、また、前記フィルタリング係数は、前記演算データと前記入力データ信号、または動作データとスライスシンボルデータに基づいてアップデートされ、前記フィルタバンクは、前記アップデートされたフィルタリング係数と前記入力データ信号、または前記アップデートされた係数と前記スライスシンボルデータを演算し、その演算結果を出力する。
【００１５】
望ましくは、また、前記独立フィルタタップそれぞれは、対応するフィルタ制御信号に応答してイネーブルまたはディセーブルされ、イネーブルされるとき、対応するフィルタリング係数を保存する係数バッファを備え、前記第１オーバーラップフィルタタップそれぞれは、一対のフィルタ制御信号のうち少なくとも一つに応答してイネーブルまたはディセーブルされ、イネーブルされるとき、対応するフィルタリング係数を保存する。
【００１６】
望ましくは、また、前記フィルタバンクのうちそれぞれに含まれる係数バッファは、対応するフィルタ制御信号または一対のフィルタ制御信号のうち少なくとも一つに応答して、同時にイネーブルされるか、またはディセーブルされる。
望ましくは、また、少なくとも一対のフィルタ制御信号は、前記オーバーラップフィルタタップを共有する二つの隣りのフォワードフィルタバンクの独立フィルタタップにそれぞれ印加されるフィルタ制御信号である。
【００１７】
望ましくは、また、前記フィルタ制御信号は、保存されたフィルタリング係数を臨界値と比較し、その比較結果によって少なくとも第１フィルタ制御信号及び第２フィルタ制御信号を発生させる少なくとも第１フィルタ制御回路及び第２フィルタ制御回路をさらに備える。
望ましくは、また、前記第１フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第１部分を前記臨界値と比較し、前記第２フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第２部分を前記臨界値と比較する。
【００１８】
望ましくは、また、前記第１フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第１部分を前記臨界値と比較する複数個のバンク制御回路を備え、前記第２フィルタ制御回路は、前記保存されたフィルタリング係数の少なくとも第２部分を前記臨界値と比較する複数個のバンク制御回路を備える。
望ましくは、また、前記第１フィルタ制御回路に備えられた前記複数個のバンク制御回路は、前記フォワードフィルタバンクそれぞれの第１係数バッファ及び第２係数バッファに保存された第１フィルタリング係数を前記臨界値と比較し、その比較結果によって第１フィルタ制御信号を出力する。
【００１９】
望ましくは、また、前記第２フィルタ制御回路に備えられた前記複数個のバンク制御回路は、前記フィードバックフィルタバンクそれぞれの第３係数バッファ及び第４係数バッファに保存された第２フィルタリング係数を前記臨界値と比較し、その比較結果によって第２フィルタ制御信号を出力する。
望ましくは、また、前記保存されたフィルタリング係数のうち少なくとも一つが前記臨界値より大きい場合には、前記バンク制御回路は、対応するフィルタバンクに含まれた係数バッファがいずれもイネーブルされるように、対応するフィルタ制御信号をイネーブルさせる。
【００２０】
望ましくは、また、前記バンク制御回路それぞれは、係数選択信号に応答して、対応するフィルタバンクそれぞれに保存されたフィルタリング係数を出力する第１マルチプレクサと、前記第１マルチプレクサから受信されるフィルタリング係数を前記臨界値と比較して比較信号を出力する比較器と、前記比較信号を累積演算し、出力選択信号に応答して対応するフィルタ制御信号を出力する出力回路と、を備える。
【００２１】
望ましくは、また、前記出力回路は、前記出力選択信号に応答して、フラッグ信号と第１バッファ信号のうち一つを選択して、前記フィルタ制御信号のうち一つとして出力する第２マルチプレクサと、前記第２マルチプレクサの出力信号を保存し、その保存された信号を前記第１バッファ信号として出力する第１バッファと、前記比較信号それぞれを第２バッファ信号と加算し、その加算結果を前記フラッグ信号として出力する加算器と、前記フラッグ信号を保存し、その保存された信号を前記第２バッファ信号として出力する第２バッファと、を備える。
【００２２】
望ましくは、また、前記出力選択信号がディセーブルされるとき、前記第２マルチプレクサが前記第１バッファ信号を選択して前記フィルタ制御信号のうち一つとして出力し、前記出力選択信号がイネーブルされるとき、前記第２マルチプレクサが前記フラッグ信号を選択して前記フィルタ制御信号のうち一つとして出力し、前記第１マルチプレクサが対応するフィルタバンクの係数バッファに保存されたフィルタリング係数をいずれも出力するとき、前記出力選択信号がイネーブルされる。
望ましくは、また、前記バンク制御回路それぞれは、前記保存されたフィルタリング係数を前記臨界値と比較し、複数の比較信号を出力する比較器と、前記複数の比較信号に応答して、対応するフィルタ制御信号を出力する出力回路と、を備える。
【００２３】
望ましくは、また、前記比較器それぞれは、前記保存されたフィルタリング係数のうち一つが前記臨界値より大きいとき、対応する比較信号をイネーブルさせ、前記出力回路は、前記複数の比較信号のうち少なくとも一つがイネーブルされるとき、対応するフィルタ制御信号をイネーブルさせるＯＲゲートを備え、前記対応するフィルタ制御信号がイネーブルされるとき、前記対応するフィルタバンクの係数バッファがいずれもイネーブルされる。
【００２４】
望ましくは、また、前記第１フィルタ制御回路及び第２フィルタ制御回路は、前記フィルタバンクそれぞれの係数バッファに保存されたフィルタリング係数を前記臨界値と比較し、比較信号を出力する複数個のバンク制御回路と、前記比較信号及び制御信号に応答して、前記フィルタ制御信号を出力する複数個の選択器と、を備える。
望ましくは、また、外部のチャンネル推定装置が前記入力データ信号に基づいてチャンネルを推定し、その推定結果として前記制御信号を発生させる。
【００２５】
前記他の課題を解決するために、本発明は、（ａ）少なくとも一つの制御信号に応答して、フィルタリング回路に入力される複数個のフィルタリング係数のうち少なくとも一つを保存するステップ、（ｂ）前記保存されたフィルタリング係数のうち少なくとも一つ、動作データ及びスライスシンボルデータに応答して、履歴データ信号をフィルタリングするステップ、（ｃ）出力データ信号を出力するステップを含み、前記制御信号は、前記保存されたフィルタリング係数と臨界値との比較結果により発生し、前記保存されたフィルタリング係数の数は、前記制御信号の状態によって増減することを特徴とする等化方法を提供する。
【００２６】
前記他の課題を解決するために、本発明は、また、（ａ）複数個のフォワードフィルタバンクと複数個のフィードバックフィルタバンクをいずれも動作させるステップ、（ｂ）等化条件を満足するか否かを判断するステップ、（ｃ）前記等化条件を満足するとき、前記フォワードフィルタバンク及び前記フィードバックフィルタバンクに関連して保存されたフィルタリング係数を臨界値と比較し、比較信号を出力するステップ、（ｄ）外部のチャンネル推定装置を利用してチャンネルを推定し、その推定結果として制御信号を発生させるステップ、（ｅ）前記比較信号及び前記制御信号に基づいてフィルタ制御信号を出力し、前記フォワードフィルタバンクのうち少なくとも一つの係数バッファと、前記フィードバックフィルタバンクのうち少なくとも一つの係数バッファとをイネーブルさせ、残りの係数バッファをディセーブルさせるステップ、（ｆ）イネーブルされた係数バッファの数に基づいて、ステップサイズを調節するステップ、（ｇ）チャンネル等化の失敗が発生するまで、前記（ｃ）ステップないし（ｆ）ステップを反復して行うステップ、及び（ｈ）チャンネル等化の失敗が発生するとき、前記（ａ）ステップにリターンするステップを含むことを特徴とする等化方法を提供する。
【００２７】
前記他の課題を解決するために、本発明は、また、複数個のフィルタバンクに関連した係数バッファに保存されたフィルタリング係数を臨界値と比較し、比較信号を出力する複数個のバンク制御回路と、前記比較信号及び制御信号に応答して制御信号を出力する複数個の選択器と、を備えることを特徴とするフィルタ制御回路を提供する。
【００２８】
前記他の課題を解決するために、本発明は、また、フィルタバンクを制御するバンク制御回路において、保存されたフィルタリング係数を臨界値と比較し、少なくとも一つの比較信号を出力する少なくとも一つの比較器と、前記少なくとも一つの比較信号に応答して、フィルタバンクを制御する制御信号を出力する出力回路と、を備えることを特徴とするバンク制御回路を提供する。
【００２９】
望ましくは、係数選択信号に応答して、複数個のフィルタバンクに保存されたフィルタリング係数を出力する第１マルチプレクサ、及び比較器を備え、前記比較器は、前記第１マルチプレクサから受信されるフィルタリング係数を前記臨界値と比較し、前記比較信号を出力し、前記出力回路は、前記比較信号を合算し、前記出力選択信号に応答して対応する制御信号を出力する。
【００３０】
前記他の課題を解決するために、本発明は、また、複数個のフィルタバンクに関連した係数バッファに保存されたフィルタリング係数を臨界値と比較し、比較信号を出力する複数個のバンク制御回路と、前記比較信号及び制御信号に応答して制御信号を出力する複数個の選択器と、を備えることを特徴とする等化器を提供する。
【００３１】
前記他の課題を解決するために、本発明は、また、フィルタバンクを制御するバンク制御回路において、保存されたフィルタリング係数を臨界値と比較し、少なくとも一つの比較信号を出力する少なくとも一つの比較器と、前記少なくとも一つの比較信号に応答して、フィルタバンクを制御する制御信号を出力する出力回路と、を備えることを特徴とするフィルタ制御回路を提供する。
【００３２】
前記他の課題を解決するために、本発明は、また、フィルタバンクを制御するバンク制御回路において、保存されたフィルタリング係数を臨界値と比較し、少なくとも一つの比較信号を出力する少なくとも一つの比較器と、前記少なくとも一つの比較信号に応答して、フィルタバンクを制御する制御信号を出力する出力回路と、を備えることを特徴とする等化器を提供する。
【発明の効果】
【００３３】
本発明によれば、オーバーラップされたフィルタバンクの係数バッファが選択的にイネーブルされ、フィルタリングされた信号の歪が低減し、ステップサイズが調節されうる。また、本発明によれば、等化器（例えば、部分タップ適応の等化器）及び等化方法（例えば、部分タップ適応の等化方法）は、エネルギ消耗及びフィルタリングされた信号の歪を低減し、ステップサイズを調節するオーバーラップされたフィルタバンク構造を使用する。
【発明を実施するための最良の形態】
【００３４】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００３５】
図２は、本発明の一実施形態による等化器１００のブロック図である。等化器１００は、フィルタ回路１１０、フィルタ制御回路１２０、スライサ１３０、係数発生回路１４０及び演算回路１５０を備える。フィルタ回路１１０は、フィードフォワードフィルタ１１１、フィードバックフィルタ１１２及びメイン加算器１１３を備える。フィードフォワードフィルタ１１１は、フォワードフィルタバンクＦＦ１〜ＦＦＭ（Ｍは整数）及び第１サブ加算器１１４を備え、フォワードフィルタバンクＦＦ１〜ＦＦＭそれぞれの一部領域は、隣りのフォワードフィルタバンクの一部領域とオーバーラップされる。フォワードフィルタバンクＦＦ１〜ＦＦＭは、第１フィルタリング係数ＣＦ１〜ＣＦＨ（Ｈは整数）、演算データＯＰＤ及び入力データ信号ＤＩに基づいてアップデートされる第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）（Ｍは整数）を利用して、入力データ信号ＤＩをフィルタリングする。フォワードフィルタバンクＦＦ１〜ＦＦＭは、第１フィルタ制御信号ＦＣ１〜ＦＣＭ（Ｍは整数）に応答して、第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）を保存するか、または保存しない。その結果、フィードフォワードフィルタ１１１には、第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）のうち一部が保存される。第１サブ加算器１１４は、フォワードフィルタバンクＦＦ１〜ＦＦＭの出力信号（図示せず）を加算し、その加算結果を第１フィルタリング信号ＦＬＴ１として出力する。
【００３６】
フィードバックフィルタ１１２は、フィードバックフィルタバンクＦＢ１〜ＦＢＮ（Ｎは整数）及び第２サブ加算器１１５を備え、フィードバックフィルタバンクＦＢ１〜ＦＢＮそれぞれの一部領域は、隣りのフィードバックフィルタバンクの一部領域とオーバーラップされる。フィードバックフィルタバンクＦＢ１〜ＦＢＮは、第２フィルタリング係数ＣＳ１〜ＣＳＱ（Ｑは整数）、演算データＯＰＤ、及びスライスシンボルデータＳＹＤに基づいてアップデートされる第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）（Ｎは整数）を利用して、スライスシンボルデータＳＹＤをフィルタリングする。フィードバックフィルタバンクＦＢ１〜ＦＢＮは、第２フィルタ制御信号ＳＣ１〜ＳＣＮ（Ｎは整数）に応答して、第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）を保存するか、または保存しない。その結果、フィードバックフィルタ１１２には、第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ、ＣＳＯ１〜ＣＳＯ（Ｎ−１）のうち一部が保存される。第２サブ加算器１１５は、フィードバックフィルタバンクＦＢ１〜ＦＢＮの出力信号（図示せず）を加算し、その加算結果を第２フィルタリング信号ＦＬＴ２として出力する。メイン加算器１１３は、第１フィルタリング信号ＦＬＴ１と前記第２フィルタリング信号ＦＬＴ２とを加算し、その加算結果を出力データ信号ＤＯとして出力する。
【００３７】
フィルタ制御回路１２０は、第１フィルタ制御回路１２１及び第２フィルタ制御回路１２２を備える。第１フィルタ制御回路１２１は、複数の第１バンク制御回路ＦＦＣ１〜ＦＦＣＭ（Ｍは整数）を備える。複数の第１バンク制御回路ＦＦＣ１〜ＦＦＣＭは、複数のフォワードフィルタバンクＦＦ１〜ＦＦＭから第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）を受信する。複数の第１バンク制御回路ＦＦＣ１〜ＦＦＣＭは、周期的に第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）を設定された臨界値と比較し、その比較結果によって第１フィルタ制御信号ＦＣ１〜ＦＣＭを出力する。第２フィルタ制御回路１２２は、複数の第２バンク制御回路ＦＢＣ１〜ＦＢＣＮ（Ｎは整数）を備える。複数の第２バンク制御回路ＦＢＣ１〜ＦＢＣＮは、複数のフィードバックフィルタバンクＦＢ１〜ＦＢＮから第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）を受信する。複数の第２バンク制御回路ＦＢＣ１〜ＦＢＣＮは、周期的に第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）を設定された臨界値と比較し、その比較結果によって第２フィルタ制御信号ＳＣ１〜ＳＣＮを出力する。
【００３８】
スライサ１３０は、出力データ信号ＤＯをスライスし、スライスシンボルデータＳＹＤを出力する。その結果、出力データ信号ＤＯの電圧レベルが決定される。係数発生回路１４０は、入力データ信号ＤＩに応答してチャンネルを推定し、その推定結果によって、第１及び第２フィルタリング係数ＣＦ１〜ＣＦＨ，ＣＳ１〜ＣＳＱ及びステップサイズ係数μを発生させる。演算回路１５０は、エラー計算回路１５１及び乗算器１５２を備える。エラー計算回路１５１は、出力データ信号ＤＯ及びスライスシンボルデータＳＹＤに基づいてエラーを計算し、エラーデータＥＲＲを出力する。乗算器１５２は、エラーデータＥＲＲとステップサイズ係数μとを演算し、演算データＯＰＤを出力する。
【００３９】
次に、フォワードフィルタバンクＦＦ１〜ＦＦＭ、フィードバックフィルタバンクＦＢ１〜ＦＢＮ、第１バンク制御回路ＦＦＣ１〜ＦＦＣＭ、及び第２バンク制御回路ＦＢＣ１〜ＦＢＣＮの構成及び具体的な動作を説明する。フォワードフィルタバンクＦＦ１〜ＦＦＭとフィードバックフィルタバンクＦＢ１〜ＦＢＮの構成及び具体的な動作は、実質的に類似している。また、第１バンク制御回路ＦＦＣ１〜ＦＦＣＭと第２バンク制御回路ＦＢＣ１〜ＦＢＣＮの構成及び具体的な動作は、互いに類似している。したがって、図面の簡略化のために、フォワードフィルタバンクＦＦ１、ＦＦ２と第１バンク制御回路ＦＦＣ１、ＦＦＣ２の構成及び動作を中心に説明する。
【００４０】
図３は、図２に示したフォワードフィルタバンクＦＦ１，ＦＦ２及び第１バンク制御回路ＦＦＣ１，ＦＦＣ２の詳細なブロック図である。フォワードフィルタバンクＦＦ１は、独立フィルタタップＴＰ１＿１〜ＴＰ１＿Ｋ（Ｋは整数）及びオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊ（Ｊは整数）を備える。フォワードフィルタバンクＦＦ２は、独立フィルタタップＴＰ２＿１〜ＴＰ２＿Ｌ（Ｌは整数）、前記オーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊ、及びオーバーラップフィルタタップＴＯ２＿１〜ＴＯ２＿Ｊを備える。図３に示すように、互いに隣りの前記フォワードフィルタバンクＦＦ１，ＦＦ２は、前記オーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊを共有する。また、図３に示していないが、オーバーラップフィルタタップＴＯ２＿１〜ＴＯ２＿Ｊは、フォワードフィルタバンクＦＦ２，ＦＦ３により共有される。
【００４１】
独立フィルタタップＴＰ１＿１は、係数回路１６２及び乗算器１６３を備え、独立フィルタタップＴＰ１＿２〜ＴＰ１＿Ｋ，ＴＰ２＿１〜ＴＰ２＿ＬとオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊ，ＴＯ２＿１〜ＴＯ２＿Ｊそれぞれは、データバッファ１６１、係数回路１６２及び乗算器１６３を備える。データバッファ１６１は、入力データ信号ＤＩのシンボルデータのうち一つを保存し、その保存されたシンボルデータを出力する。係数回路１６２は、乗算器１６４及び係数バッファ１６５を備える。乗算器１６４は、演算データＯＰＤとデータバッファ１６１から受信されるシンボルデータとを演算し、その演算結果を出力する。フォワードフィルタバンクＦＦ１に備えられる係数バッファ１６５ｓは、第１フィルタ制御信号ＦＣ１に応答してイネーブルされるか、またはディセーブルされる。望ましくは、第１フィルタ制御信号ＦＣ１がイネーブルされるとき、フォワードフィルタバンクＦＦ１に含まれる係数バッファ１６５ｓが同時にイネーブルされ、第１フィルタ制御信号ＦＣ１がディセーブルされるとき、フォワードフィルタバンクＦＦ１に含まれる係数バッファ１６５ｓが同時にディセーブルされる。
【００４２】
また、フォワードフィルタバンクＦＦ２に含まれる係数バッファ１６５ｓは、第１フィルタ制御信号ＦＣ２に応答して同時にイネーブルされるか、またはディセーブルされる。例えば、第１フィルタ制御信号ＦＣ２がイネーブルされれば、フォワードフィルタバンクＦＦ２に含まれる係数バッファ１６５ｓは、いずれもイネーブルされ、第１フィルタ制御信号ＦＣ２がディセーブルされれば、フォワードフィルタバンクＦＦ２に含まれる係数バッファ１６５ｓは、いずれもディセーブルされる。結果的に、フォワードフィルタバンクＦＦ１、ＦＦ２により共有されるオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊの係数バッファ１６５ｓは、第１フィルタ制御信号ＦＣ１，ＦＣ２のうち一つがイネーブルされるとき、いずれもイネーブルされる。独立フィルタタップＴＰ１＿１の係数バッファ１６５はイネーブルされるとき、第１フィルタリング係数ＣＦ１を保存し、乗算器１６４の出力信号に基づいて第１フィルタリング係数ＣＦ１をアップデートし、アップデートされた第１フィルタリング係数ＣＦＰ１＿１を保存する。独立フィルタタップＴＰ１＿１の乗算器１６３は、入力データ信号ＤＩのシンボルデータのうち少なくとも一つと、係数バッファ１６５から受信される第１フィルタリング係数ＣＦＰ１＿１とを演算する。独立フィルタタップＴＰ１＿２〜ＴＰ１＿Ｋ，ＴＰ２＿１〜ＴＰ１＿Ｌ及びオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊ，ＴＯ２＿１〜ＴＯ２＿Ｊの係数バッファ１６５ｓも、独立フィルタタップＴＰ１＿１の係数バッファ１６５と実質的に同一に動作する。
【００４３】
第１バンク制御回路ＦＦＣ１は、独立フィルタタップＴＰ１＿１〜ＴＰ１＿Ｋ及びオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊから受信される第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊを周期的に設定された臨界値に比較し、その比較結果によって第１フィルタ制御信号ＦＣ１を出力する。さらに詳しくは、第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊのうち少なくとも一つが設定された臨界値より大きいとき、第１バンク制御回路ＦＦＣ１が第１フィルタ制御信号ＦＣ１をイネーブルさせる。また、第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊがいずれも設定された臨界値より小さいとき、第１バンク制御回路ＦＦＣ１が第１フィルタ制御信号ＦＣ１をディセーブルさせる。ここで、第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊのうち少なくとも一つが設定された臨界値より大きいとき、これは、フォワードフィルタバンクＦＦ１内にメインデータ信号が存在することを意味する。また、第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊがいずれも設定された臨界値より小さいとき、これは、フォワードフィルタバンクＦＦ１内にメインデータ信号が存在しないことを意味する。ここで、メインデータ信号の位置及び大きさは、チャンネルの変化によって変更されうるので、フォワードフィルタバンクＦＦ１内にメインデータ信号が存在する場合、フォワードフィルタバンクＦＦ１内のあらゆるフィルタタップＴＰ１＿１〜ＴＰ１＿Ｋ，ＴＯ１＿１〜ＴＯ１＿Ｊの係数バッファ１６５ｓがイネーブルされることが望ましい。第１バンク制御回路ＦＦＣ２は、独立フィルタタップＴＰ２＿１〜ＴＰ１＿Ｌ及びオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊ，ＴＯ２＿１〜ＴＯ２＿Ｊから受信される第１フィルタリング係数ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊを周期的に設定された臨界値に比較し、その比較結果によって第１フィルタ制御信号ＦＣ２を出力する。第１バンク制御回路ＦＦＣ２の動作は、第１バンク制御回路ＦＦＣ１と類似している。
【００４４】
一方、例えば、第１フィルタ制御信号ＦＣ１がイネーブルされ、第２フィルタ制御信号ＦＣ２がディセーブルされるとき、独立フィルタタップＴＰ１＿１〜ＴＰ１＿Ｋ及びオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊの係数バッファ１６５ｓがイネーブルされ、独立フィルタタップＴＰ２＿１〜ＴＰ２＿Ｌ及びオーバーラップフィルタタップＴＯ２＿１〜ＴＯ２＿Ｊの係数バッファ１６５ｓはディセーブルされる。その結果、独立フィルタタップＴＰ１＿１〜ＴＰ１＿Ｋ及びオーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊは、第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊを更新保存する。このとき、第１バンク制御回路ＦＦＣ１は、周期的に第１フィルタリング係数ＣＦＰ１＿１〜ＣＦＰ１＿Ｋ，ＣＦＯ１＿１〜ＣＦＯ１＿Ｊを設定された臨界値に比較する。また、フォワードフィルタバンクＦＦ２内で、オーバーラップフィルタタップＴＯ１＿１〜ＴＯ１＿Ｊのみがイネーブル状態であるので、第１バンク制御回路ＦＦＣ２は、周期的に第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊを設定された臨界値に比較する。
【００４５】
例えば、独立フィルタタップＴＰ１＿Ｋの位置に存在したメインデータ信号（または、ノイズ信号）が、チャンネルの変化によってオーバーラップフィルタタップＴＯ１＿１に移動する場合、オーバーラップフィルタタップＴＯ１＿１の係数バッファ１６５に保存される第１フィルタリング係数ＣＦＯ１＿１が設定された臨界値より大きくなる。その結果、第１バンク制御回路ＦＦＣ２が第２フィルタ制御信号ＦＣ２をイネーブルさせる。また、第１バンク制御回路ＦＦＣ１は、第１フィルタ制御信号ＦＣ１のイネーブル状態を維持する。その結果、フォワードフィルタバンクＦＦ２の係数バッファ１６５ｓと、フォワードフィルタバンクＦＦ１の係数バッファ１６５ｓとがいずれもイネーブルされる。したがって、メインデータ信号（または、ノイズ信号）がフォワードフィルタバンクＦＦ２の独立フィルタタップＴＰ２＿１〜ＴＰ＿Ｌに移動しても、信号の歪なしに前記入力データ信号ＤＩのフィルタリングが可能になる。また、等化器１００は、オーバーラップされたフィルタバンク構造により、フィルタタップの係数バッファを選択的にイネーブルさせるので、ステップサイズ係数μの大きさをイネーブルされた係数バッファの数によって調節できる。
【００４６】
前述したように、隣りのフォワードフィルタバンクがオーバーラップフィルタタップを共有することによって、前記等化器１００の性能が向上する。例えば、フォワードフィルタバンクＦＦ１、ＦＦ２がオーバーラップ構造を有さず、それぞれ独立フィルタタップＴＰ１＿１〜ＴＰ１＿Ｋ，ＴＰ２＿１〜ＴＰ２＿Ｌのみを備えると仮定する。また、フォワードフィルタバンクＦＦ１の係数バッファ１６５ｓがイネーブルされ、フォワードフィルタバンクＦＦ２の係数バッファ１６５ｓがディセーブルされると仮定する。このとき、フォワードフィルタバンクＦＦ１の位置に存在したメインデータ信号（または、ノイズ信号）が、隣りのフォワードフィルタバンクＦＦ２側に移動できる。特に、多重経路の変化が多く、メインデータ信号の遅延時間が長いチャンネルの場合、かかる信号の移動はさらに増加しうる。このとき、フォワードフィルタバンクＦＦ２の係数バッファ１６５ｓがいずれもディセーブル状態であるので、フォワードフィルタバンクＦＦ２の位置にメインデータ信号（または、ノイズ信号）が存在するにもかかわらず、フォワードフィルタバンクＦＦ２の係数バッファ１６５ｓの出力は、‘ゼロ’状態に維持される。したがって、フィルタリングされた信号の歪が発生する。
【００４７】
次に、第１バンク制御回路ＦＦＣ１，ＦＦＣ２をさらに詳細に説明する。第１バンク制御回路ＦＦＣ１，ＦＦＣ２の構成及び具体的な動作は類似しているので、前記第１バンク制御回路ＦＦＣ２の構成を中心に説明する。図４は、本発明の一実施形態による第１バンク制御回路ＦＦＣ２´の詳細なブロック図である。第１バンク制御回路ＦＦＣ２´は、第１マルチプレクサ２１０、比較器２２０及び出力回路２３０を備える。第１マルチプレクサ２１０は、係数選択信号ＳＥＬ１〜ＳＥＬＵ（Ｕは整数、望ましくは、Ｕ＝２Ｊ＋Ｌ）に応答して、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊを一つずつ連続的に選択して出力する。比較器２２０は、第１マルチプレクサ２１０から連続的に受信される第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊをそれぞれ設定された臨界値と比較し、比較信号ＣＭＰを出力する。出力回路２３０は、第１バッファ２３１、第２マルチプレクサ２３２、加算器２３３及び第２バッファ２３４を備える。第１バッファ２３１は、第２マルチプレクサ２３２の出力信号を保存し、第１バッファ信号Ｒ１を出力する。第２マルチプレクサ２３２は、出力選択信号ＳＥＬＲに応答して、第１バッファ信号Ｒ１とフラッグ信号ＦＬＧのうち一つを選択して、第１フィルタ制御信号ＦＣ２として出力する。さらに詳しくは、出力選択信号ＳＥＬＲがイネーブルされるとき、第２マルチプレクサ２３２がフラッグ信号ＦＬＧを選択し、出力選択信号ＳＥＬＲがディセーブルされるとき、第２マルチプレクサ２３２が第１バッファ信号Ｒ１を選択する。ここで、望ましくは、出力選択信号ＳＥＬＲは、第１マルチプレクサ２１０が第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊをいずれも出力するときにイネーブルされる。結果的に、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ、ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ、ＣＦＯ２＿１〜ＣＦＯ２＿Ｊがいずれも比較器２２０によりそれぞれ設定された臨界値に比較された後、その最終の比較結果が第１フィルタ制御信号ＦＣ２として出力される。加算器２３３は、比較信号ＣＭＰと第２バッファ信号Ｒ２とを加算し、フラッグ信号ＦＬＧを出力する。第２バッファ２３４は、フラッグ信号ＦＬＧを保存し、その保存された信号を第２バッファ信号Ｒ２として出力する。結局、フラッグ信号ＦＬＧは、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊが、設定された臨界値にそれぞれ比較された結果の和と同一である。したがって、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊのうち少なくとも一つが設定された臨界値より大きければ、フラッグ信号ＦＬＧは、ロジック‘１’となり、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊがいずれも設定された臨界値より小さければ、フラッグ信号ＦＬＧは、ロジック‘０’となる。第１バンク制御回路ＦＦＣ��´は、一つの比較器を使用して、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊが設定された臨界値より大きいか否かを判断するので、チップ面積及び消耗電力を低減できる。
【００４８】
図５は、本発明の他の実施形態による第１バンク制御回路ＦＦＣ２"の詳細なブロック図である。第１バンク制御回路ＦＦＣ２"は、複数の比較器ＣＯ１〜ＣＯＪ，ＣＰ１〜ＣＰＬ，ＣＭ１〜ＣＭＪ及びＯＲゲート３１０を備える。複数の比較器ＣＯ１〜ＣＯＪ，ＣＰ１〜ＣＰＬ，ＣＭ１〜ＣＭＪは、周期的に前記第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊをそれぞれ設定された臨界値に比較し、その比較結果によって比較信号ＸＯ１〜ＸＯＪ，ＸＰ１〜ＸＰＬ，ＸＭ１〜ＸＭＪを出力する。さらに詳しくは、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊがそれぞれ設定された臨界値より大きいとき、複数の比較器ＣＯ１〜ＣＯＪ，ＣＰ１〜ＣＰＬ，ＣＭ１〜ＣＭＪが比較信号ＸＯ１〜ＸＯＪ，ＸＰ１〜ＸＰＬ，ＸＭ１〜ＸＭＪをイネーブルさせる。ＯＲゲート３１０は、比較信号ＸＯ１〜ＸＯＪ，ＸＰ１〜ＸＰＬ，ＸＭ１〜ＸＭＪに応答して、第１フィルタ制御信号ＦＣ２を出力する。望ましくは、ＯＲゲート３１０は、比較信号ＸＯ１〜ＸＯＪ，ＸＰ１〜ＸＰＬ，ＸＭ１〜ＸＭＪのうち少なくとも一つがイネーブルされるとき、第１フィルタ制御信号ＦＣ２をイネーブルさせる。ここで、比較信号ＸＯ１〜ＸＯＪ，ＸＰ１〜ＸＰＬ，ＸＭ１〜ＸＭＪそれぞれは、１ビットを含み、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊそれぞれは、複数のビットを含む。
【００４９】
前述したように、第１バンク制御回路ＦＦＣ２"は、前記ＯＲゲート３１０のみを使用して、第１フィルタリング係数ＣＦＯ１＿１〜ＣＦＯ１＿Ｊ，ＣＦＰ２＿１〜ＣＦＰ２＿Ｌ，ＣＦＯ２＿１〜ＣＦＯ２＿Ｊについての比較結果に対するＯＲ演算結果を、第１フィルタ制御信号ＦＣ２として出力する。したがって、第１バンク制御回路ＦＦＣ２"は、図４の第１バンク制御回路ＦＦＣ２´に比較するとき、消耗電力をさらに低減できる。
【００５０】
図６は、本発明の他の実施形態による等化器４００のブロック図である。等化器４００は、フィルタ回路４１０、フィルタ制御回路４２０、スライサ４３０、係数発生回路４４０及び演算回路４５０を備える。フィルタ回路４１０は、フィードフォワードフィルタ４１１、フィードバックフィルタ４１２及びメイン加算器４１３を備える。フィルタ制御回路４２０は、第１フィルタ制御回路４２１及び第２フィルタ制御回路４２２を備える。ここで、等化器４００の構成及び具体的な動作は、第１フィルタ制御回路４２１及び第２フィルタ制御回路４２２を除いては、図２の等化器１００と実質的に同一である。
【００５１】
第１フィルタ制御回路４２１は、複数の第１バンク制御回路ＦＦＣ１〜ＦＦＣＭ（Ｍは整数）及び複数の第１ ＯＲゲートＦＲ１〜ＦＲＭ（Ｍは整数）を備える。複数の第１バンク制御回路ＦＦＣ１〜ＦＦＣＭは、周期的に前記複数のフォワードフィルタバンクＦＦ１〜ＦＦＭから受信される前記第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）を設定された臨界値と比較し、その比較結果によって比較信号ＦＶ１〜ＦＶＭ（Ｍは整数）を出力する。第１ ＯＲゲートＦＲ１〜ＦＲＭは、比較信号ＦＶ１〜ＦＶＭ及び制御信号ＦＷ１〜ＦＷＭ（Ｍは整数）にそれぞれ応答して、第１フィルタ制御信号ＦＣ１〜ＦＣＭをそれぞれ出力する。第１ ＯＲゲートＦＲ１〜ＦＲＭは、比較信号ＦＶ１〜ＦＶＭと制御信号ＦＷ１〜ＦＷＭのうちいずれか一つがイネーブルされるとき、第１フィルタ制御信号ＦＣ１〜ＦＣＭをイネーブルさせる。
【００５２】
第２フィルタ制御回路４２２は、複数の第２バンク制御回路ＦＢＣ１〜ＦＢＣＮ（Ｎは整数）及び複数の第２ ＯＲゲートＳＲ１〜ＳＲＮ（Ｎは整数）を備える。複数の第２バンク制御回路ＦＢＣ１〜ＦＢＣＮは、周期的に複数のフィードバックフィルタバンクＦＢ１〜ＦＢＮから受信される第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）を設定された臨界値と比較し、その比較結果によって比較信号ＳＶ１〜ＳＶＮ（Ｎは整数）を出力する。第２ ＯＲゲートＳＲ１〜ＳＲＮは、比較信号ＳＶ１〜ＳＶＮ及び制御信号ＳＷ１〜ＳＷＮ（Ｎは整数）にそれぞれ応答して、第２フィルタ制御信号ＳＣ１〜ＳＣＮをそれぞれ出力する。第２ ＯＲゲートＳＲ１〜ＳＲＮは、比較信号ＳＶ１〜ＳＶＮと制御信号ＳＷ１〜ＳＷＮのうちいずれか一つがイネーブルされるとき、第２フィルタ制御信号ＳＣ１〜ＳＣＮをそれぞれイネーブルさせる。ここで、制御信号ＦＷ１〜ＦＷＭ，ＳＷ１〜ＳＷＮは、外部のチャンネル推定装置（図示せず）により発生する。例えば、外部のチャンネル推定装置は、ＰＮ（Ｐｓｅｕｄｏ Ｎｏｉｓｅ）相関方式、またはＬＳ（Ｌｅａｓｔ Ｓｑｕｒｅ）方式を利用してチャンネルを推定する装置として実現されうる。ＰＮ相関方式でのチャンネル推定動作は、入力データ信号ＤＩに含まれるコード情報に基づいて行われる。また、ＬＳ方式でのチャンネル推定動作は、計算に基づいて行われる。
【００５３】
図７は、本発明による等化器で行われる等化過程７００を示すフローチャートである。まず、ステップ７０１で、第１フィルタ制御信号ＦＣ１〜ＦＣＭ及び第２フィルタ制御信号ＳＣ１〜ＳＣＮがいずれもイネーブルされ、フォワードフィルタバンクＦＦ１〜ＦＦＭ全体の係数バッファ１６５ｓと、フィードバックフィルタバンクＦＢ１〜ＦＢＮ全体の係数バッファ１６５ｓとがいずれもイネーブルされる。フォワードフィルタバンクＦＦ１〜ＦＦＭ及びフィードバックフィルタバンクＦＢ１〜ＦＢＮは、第１フィルタリング係数ＣＦ１〜ＣＦＨ及び第２フィルタリング係数ＣＳ１〜ＣＳＱに基づいて初期収斂動作を行う。ステップ７０２では、等化条件（例えば、部分タップ適応の等化条件）であるか否かを判断する。ここで、等化条件は、例えば設定された時間、設定された入力データ信号の電圧、設定されたシンボルデータの大きさのうち一つである。すなわち、設定された時間が経過するか、または入力データ信号が設定された電圧レベルとなるか、またはシンボルデータの大きさが設定された値を満足するとき、部分タップ適応条件であると判断されうる。ステップ７０３では、第１バンク制御回路ＦＦＣ１〜ＦＦＣＭが、前記フォワードフィルタバンクＦＦ１〜ＦＦＭから受信される第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）を設定された臨界値にそれぞれ比較し、比較信号ＦＶ１〜ＦＶＭを出力する。また、第２バンク制御回路ＦＢＣ１〜ＦＢＣＮが、フィードバックフィルタバンクＦＢ１〜ＦＢＮから受信される第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）を設定された臨界値にそれぞれ比較し、比較信号ＳＶ１〜ＳＶＮを出力する。ステップ７０４で、外部のチャンネル推定装置が入力データ信号ＤＩに基づいてチャンネルを推定し、制御信号ＦＷ１〜ＦＷＭ，ＳＷ１〜ＳＷＮを出力する。次いで、ステップ７０５で、第１ ＯＲゲートＦＲ１〜ＦＲＭが、比較信号ＦＶ１〜ＦＶＭ及び制御信号ＦＷ１〜ＦＷＭに応答して第１フィルタ制御信号ＦＣ１〜ＦＣＭを出力して、フォワードフィルタバンクＦＦ１〜ＦＦＭのうち一部の係数バッファ１６５ｓをイネーブルさせる。また、第１ ＯＲゲートＳＲ１〜ＳＲＮが、比較信号ＳＶ１〜ＳＶＮ及び制御信号ＳＷ１〜ＳＷＮに応答して第２フィルタ制御信号ＳＣ１〜ＳＣＮを出力して、フィードバックフィルタバンクＦＢ１〜ＦＢＮのうち一部の係数バッファ１６５ｓをイネーブルさせる。ステップ７０６では、イネーブルされた係数バッファの数に基づいて、ステップサイズ係数の大きさを調節する。ここで、係数発生回路１４０または４４０が第１フィルタ制御信号ＦＣ１〜ＦＣＭ及び第２フィルタ制御信号ＳＣ１〜ＳＣＮを受信することによって、イネーブルされた係数バッファの数を判断し、ステップサイズ係数の大きさを調節できる。次いで、ステップ７０７で、等化動作（例えば、部分タップ適応の等化動作）の間に失敗が発生したか否かを判断する。もし、等化動作（例えば、部分タップ適応の等化動作）の間に失敗が発生すれば、ステップ７０３〜７０６を反復して行う。また、等化失敗である場合、等化過程は、ステップ７０１にリターンして、ステップ７０１〜７０７を反復して行う���択一的に、ステップ７０４は省略されることもある。この場合、第１バンク制御回路ＦＦＣ１〜ＦＦＣＭが、第１フィルタリング係数ＣＦＰ１〜ＣＦＰＭ，ＣＦＯ１〜ＣＦＯ（Ｍ−１）を設定された臨界値とそれぞれ比較し、第１フィルタ制御信号ＦＣ１〜ＦＣＭを出力する。また、第２バンク制御回路ＦＢＣ１〜ＦＢＣＮは、第２フィルタリング係数ＣＳＰ１〜ＣＳＰＮ，ＣＳＯ１〜ＣＳＯ（Ｎ−１）を設定された臨界値とそれぞれ比較し、第２フィルタ制御信号ＳＣ１〜ＳＣＮを出力する。
【００５４】
たとえ本発明の実施形態がさらに高い論理値（例えば、‘１’または‘ｈｉｇｈ’の論理値）及びさらに低い論理値（例えば、‘０’または‘ｌｏｗ’の論理値）に関して記述されているにしても、これらの論理値は、相互交換が可能であるだけでなく、他の適切な論理値に代替可能であるということは自明である。
また、本発明の実施形態が特定の数のビットで構成されたフィルタリング係数に関して記述されたが、ここに記述された値は、他の適切な数のビットに代替可能であるということは自明である。
また、本発明の実施形態がＯＲ論理動作及び／またはゲートに関して記述されたが、他の適切な選択器または選択器回路（例えば、ＡＮＤ動作及び／またはゲート、ＸＯＲ動作及び／またはゲートなど）に代替可能であるということは自明である。
【００５５】
本発明は、図面に示した一実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００５６】
本発明は、信号処理関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５７】
【図１】従来の等化器のブロック図である。
【図２】本発明の一実施形態による等化器のブロック図である。
【図３】図２に示したフォワードフィルタバンク及び第１バンク制御回路の詳細なブロック図である。
【図４】本発明の一実施形態によるバンク制御回路の詳細なブロック図である。
【図５】本発明の他の実施形態によるバンク制御回路の詳細なブロック図である。
【図６】本発明の他の実施形態による等化器のブロック図である。
【図７】本発明による等化器で行われる等化過程を示すフローチャートである。
【符号の説明】
【００５８】
１００    等化器
１１０    フィルタ回路
１１１    フィードフォワードフィルタ
１１２    フィードバックフィルタ
１１３    メイン加算器
１１４    第１サブ加算器
１１５    第２サブ加算器
１２０    フィルタ制御回路
１２１    第１フィルタ制御回路
１２２    第２フィルタ制御回路
１３０    スライサ
１４０    係数発生回路
１５０    演算回路
１５１    エラー計算回路
１５２    乗算器
ＦＦ１〜ＦＦＭ    フォワードフィルタバンク
ＦＢ１〜ＦＢＮ    フィードバックフィルタバンク
ＦＦＣ１〜ＦＦＣＭ    第１バンク制御回路
ＦＢＣ１〜ＦＢＣＮ    第２バンク制御回路
【図１】
2006121684.tif 000004
【図２】
2006121684.tif 000005
【図３】
2006121684.tif 000006
【図４】
2006121684.tif 000007
【図５】
2006121684.tif 000008
【図６】
2006121684.tif 000009
【図７】
2006121684.tif 000010