(57)【要約】【課題】抵抗性機能と容量性機能を共に提供する容量性／抵抗性デバイスを提供すること。【解決手段】この容量性／抵抗性デバイスは、プリント配線板の層内に埋め込むことができる。容量性／抵抗性デバイスを埋め込むことにより、基板表面積が保存され、はんだ接続の数が低減され、それによって信頼性が高まる。【選択図】図３
2006121088.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極を覆って配置された誘電体と、
前記誘電体上で、前記誘電体に隣接して形成された抵抗要素と、
導電性トレースと、
前記誘電体を覆って配置された、前記抵抗要素と電気接触する第２の電極とを備えた容量性／抵抗性デバイスであって、前記誘電体が、前記第１の電極と前記第２の電極の間に配置されることを特徴とするデバイス。
【請求項２】
前記抵抗要素は、前記第２の電極と前記導電性トレースとの間に、それらを部分的に覆って延びることを特徴とする請求項１に記載の容量性／抵抗性デバイス。
【請求項３】
前記抵抗要素は、前記第２の電極と前記導電性トレースとの間に間隙を跨いで延び、前記誘電体と当接することを特徴とする請求項２に記載の容量性／抵抗性デバイス。
【請求項４】
前記誘電体は、フィラーなしのポリマーを含むことを特徴とする請求項１に記載の容量性／抵抗性デバイス。
【請求項５】
前記誘電体は、誘電機能相で充填されたポリマーを含むことを特徴とする請求項１に記載の容量性／抵抗性デバイス。
【請求項６】
少なくとも２つの有機誘電ラミネート層内に埋め込まれ、前記ラミネート層および前記容量性／抵抗性デバイスは、ラミネート構造を形成することを特徴とする請求項１に記載の容量性／抵抗性デバイス。
【請求項７】
少なくとも１つの請求項６に記載のラミネート構造と、
プリント配線板の上面に配置された少なくとも１つのＩＣデバイスであって、前記容量性／抵抗性デバイスに電気的に結合されるＩＣデバイスと
を備えたことを特徴とするプリント配線板。
【請求項８】
第１の金属箔および第２の金属箔を設けるステップと、
前記第１と第２の金属箔との間で誘電体を形成するステップと、
前記第１の金属箔から第１の電極を形成するステップと、
前記第２の金属箔から第２の電極および導電性トレースを形成するステップと、
前記誘電体に隣接する、かつ前記第２の電極および前記導電性トレースと電気接触する抵抗要素を形成するステップと
を備えたことを特徴とする容量性／抵抗性デバイスを作製する方法。
【請求項９】
第１の金属箔および第２の金属箔を設けるステップと、
前記第１の金属箔および前記第２の金属箔をエッチングし、前記第１および第２の電極を形成するステップと
をさらに備えたことを特徴とする請求項８に記載の方法。
【請求項１０】
前記抵抗要素を形成するステップは、前記誘電体を覆って、前記第２の電極に当接して抵抗材料を堆積するステップを含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記誘電体を形成するステップは、フィラー入り、またはフィラーなしのポリマー溶液のうち少なくとも１つで、前記第１または第２の金属箔のうち少なくとも１つを覆ってキャスティングするステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記誘電体を形成するステップは、フィラー入り、またはフィラーなしのポリマーの別個の膜を形成するステップと、前記膜を前記第１および第２の金属箔に積層するステップとを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
請求項８に記載の方法によって形成された少なくとも１つの容量性／抵抗性デバイスを、少なくとも２つの有機誘電ラミネート層間に埋め込むステップを備えたことを特徴とするラミネート構造を作製する方法。
【請求項１４】
少なくとも１つの請求項１３に記載のラミネート構造を設けるステップと、
プリント配線板の上面に配置された、前記容量性／抵抗性デバイスに電気的に結合される少なくとも１つのＩＣデバイスを設けるステップと
を備えたことを特徴とするプリント配線板を作製する方法。
【請求項１５】
第１の金属箔および第２の金属箔を設けるステップと、
前記第１の金属箔を覆ってポリイミド誘電体を形成するステップと、
前記第１の金属箔から第１の電極を形成するステップと、
第１の誘電層を前記第１の電極の側部に積層するステップと、
前記第２の金属箔から第２の電極および導電性トレースを形成するステップであって、前記第２の電極および前記導電性トレースが、前記誘電体を覆って配置されるステップと、
前記ポリイミド誘電体を覆って、前記第２の電極と電気接触する抵抗要素をプリントするステップであって、前記誘電体が、前記第１の電極と前記第２の電極との間に配置されるステップと、
第２の誘電層を前記第２の電極および前記抵抗要素に積層するステップと
を備えたことを特徴とするラミネート構造を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術分野は、容量性機能および抵抗性機能を共に有するデバイスと、そのようなデバイスを有機誘電ラミネートおよびプリント配線板内に組み込む方法とに関する。
【背景技術】
【０００２】
コンデンサおよび抵抗は、集積回路（ＩＣ）デバイス間に延びる信号トレースの伝送ライン終端用として直列で使用することができる。コンデンサおよび抵抗は、ＩＣデバイスのインピーダンスをラインに対して整合させるために、または信号反射を低減する、もしくはなくすために使用される。いくつかの回路は連続負荷であり、抵抗をラインと並列で使用する。非連続負荷回路は、抵抗およびコンデンサが直列に接続され、低電力ＩＣに有用である。図１は、従来技術を形成するＩＣデバイス１０および２０の非連続負荷終端の概略図である。
【０００３】
図１では、ａからｂの距離は、一般に短い。抵抗Ｒの値は、ラインインピーダンスに整合するように選ばれ、一般に約４５〜８０オームである。コンデンサＣの値は、直列の抵抗ＲとコンデンサＣとのＲＣ時定数が、信号の立ち上り時間より大きく、信号パルスの合計時間より小さくなるように選ばれる。典型的な静電容量値は、３０ピコファラド程度である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＲＣ終端は、一般に表面実装技術（ＳＭＴ）抵抗／コンデンサで構築される。図２は、ＩＣデバイス３０に接続されたＳＭＴ抵抗４０およびＳＭＴコンデンサ５０を有し、ＩＣ３０用に従来のＳＭＴ  ＲＣ伝送ライン終端を形成するプリント回路板２５の一部分の横断面図である。ＩＣ３０に信号を搬送する信号ラインは、ＩＣデバイス３０を抵抗４０に接続する回路トレース６０に接続される。コンデンサ５０は、１対のはんだパッド５２および１対のはんだ継手５８の一方によって回路トレース７０に結合される。抵抗４０は、はんだパッド４２とはんだ継手４８によって回路トレース７０に結合される。コンデンサ５０は、他方のはんだパッド５８と回路トレース５９によってバイアホール８０に結合される。この構成は、信号ラインと直列で、めっきスルーホールバイア８０を介して接地された抵抗４０とコンデンサ５０を配置する。この従来の表面実装手法は、貴重な表面積の使用を必要とする。さらに、はんだ継手に対する要件により、信頼性が低下し、作製コストが増大する。
【課題を解決するための手段】
【０００５】
第１の実施態様によれば、容量性／抵抗性デバイスが、第１の電極と、第１の電極を覆って配置された誘電体と、誘電体上で、誘電体に隣接して形成された抵抗要素と、導電性トレースと、誘電体を覆って配置された、抵抗要素と電気接触する第２の電極とを備える。容量性／抵抗性デバイスは、有機誘電ラミネート内に埋め込み、プリント配線板内に組み込むことができる。
【０００６】
上記の実施態様によれば、抵抗機能とコンデンサ機能とを共に単一の埋込みラミネート内に一体化し、抵抗機能およびコンデンサ機能を生み出す際にコストと難点を低減することができる。容量性／抵抗性デバイスがプリント配線板内に組み込まれるとき、容量性／抵抗性デバイスを埋め込むことによって貴重な表面積もまた解放される。さらに、ＳＭＴデバイスに関連するはんだ継手をなくし、それによって信頼性を改善することができる。この容量性／抵抗性デバイスは、従来のエッチングプロセスを使用して処理し、さらに生産コストを削減することができる。
【０００７】
当業者なら、諸実施態様の以下の詳細な説明を読めば、上述の利点、ならびに本発明の様々な追加の実施態様の他の利点および利益を理解するであろう。
【０００８】
詳細な説明は、同様の数字が同様の要素を指す以下の図面を参照することになる。
【発明を実施するための最良の形態】
【０００９】
本発明の諸実施形態は、プリント配線板（ＰＷＢ）の基板内に埋めることができる容量性／抵抗性デバイスを対象とする。ＰＷＢ基板内に容量性機能および抵抗性機能を設けることにより、プリント配線板上の貴重な表面積が保存される。また、本発明の諸実施形態は、従来のＳＭＴ終端構成ほどはんだ継手を必要としない。
【００１０】
図３は、プリント配線板１０００の一部分の第１の実施形態の断面図である。プリント配線板断面１０００は、抵抗機能およびコンデンサ機能が単一の容量性／抵抗性デバイス１００内に統合されているＲＣ伝送ライン終端を含む。デバイス１００は、プリント配線板断面１０００内に埋め込まれる。デバイス１００は、底部電極１１０、誘電体１２０、頂部電極または頂部プレート１３０、抵抗要素１４０、導電性トレース１４５を備える。デバイス１００は、中括弧１０１によって全体的に示される単一のラミネート構造内に抵抗性機能および容量性機能を設ける。
【００１１】
デバイス１００は、誘電層１８０、１８２を介して延びるめっきスルーホールバイア１５０と、導電性回路トレース１６０とによって、ＩＣデバイス１７０に結合される。ＩＣデバイス１７０は、はんだパッド１７２とはんだ継手１７４によって導電性回路トレース１６０に接続される。しかし、他の接続技術を使用することもできる。底部電極１１０は、プリント配線板内の導電性グランドプレーンとしても働くことができ、他の回路に接続する導電性回路トレース１１１に結合することができる。
【００１２】
図４Ａ〜４Ｆは、デバイス１００を含めて、コンデンサラミネートを作製する方法を示す。
【００１３】
図４Ａは、第１および第２の金属箔１１２、１３２が設けられる製造の第１段階の正面断面図である。箔１１２、１３２は、たとえば、銅、銅を主成分とする材料、および他の金属から作ることができる。スラリー材料または溶液を第１の箔１１２上にキャスティングまたは被覆し、乾燥および硬化させ、第１の誘電層１２４を形成することができる。硬化は、スラリーが熱可塑性のものである場合、たとえば１５０℃で乾燥することによって行うことができる。スラリーが熱硬化性材料である場合、より高い硬化温度を使用することができる。同様の第２の誘電層１２６が、第２の箔１３２上で同様の形で形成される。
【００１４】
誘電層１２４、１２６を形成するために使用される溶液は、たとえば、溶媒内で溶解されたポリマーを含むことができる。スラリー材料は、高誘電率（ハイＫ）フィラーまたは機能相を有するポリマー溶媒溶液を含むことができる。スラリーまたは溶液として好適なポリマーは、たとえば、エポキシ樹脂またはポリイミド樹脂を含むことができる。ハイＫ機能相は、５００を超える誘電率を有する材料として定義されることができ、一般式ＡＢＯ3のペロブスカイトを含むことができる。好適なフィラーには、たとえば、結晶性チタン酸バリウム（ＢＴ）、チタン酸バリウム・ストロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ランタン鉛、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、ニオブ酸マグネシウム鉛（ＰＭＮ）、チタン酸カルシウム銅が含まれる。フィラーは、粉末形態とすることができる。
【００１５】
（図４Ａでは誘電層１２６上で示されている）一方または両方の誘電層１２４、１２６の表面に、薄い接着層１２７を被着させることができる。接着層１２７は、熱可塑性ポリマーから形成することができ、誘電率が薄まるのを回避するために高誘電相で充填することができる。次いで、２つの構造は、図４Ａで矢印によって示されている方向で熱と圧力を受けて、共に積層される。
【００１６】
図４Ｂを参照すると、積層により、層１２４、１２６、１２７から単一の誘電体１２０が形成される。接着層１２７は、積層プロセス中に誘電層１２４および１２６の接合を容易にする。しかし、接着層１２７は、誘電層１２４および１２６が積層前に部分的に硬化されるにすぎず、あるいは熱可塑性のものであり、それにより、積層したとき適切な温度と圧力により樹脂が十分軟化し、その結果、層１２４および１２６が接着剤なしで接着する場合、省略することができる。得られる誘電体１２０は、たとえば、積層後４〜２５ミクロン程度の薄い層とすることができる。
【００１７】
誘電体１２０を形成する代替の方法は、フィラー入り（ｆｉｌｌｅｄ）、またはフィラーなしの（ｕｎｆｉｌｌｅｄ）熱可塑性ポリマーを箔１１２、１３２の一方上にキャスティングすること、および他方の箔をフィラー入り熱可塑性ポリマーに直接積層することとすることができる。この方法は、接着層を不要にする。他の代替の製造方法は、誘電層１２０を単一の膜として別々に形成し、熱と圧力を使用して、第１の箔１１２および第２の箔１３２に積層することを含む。
【００１８】
たとえば（デラウェア州ウィルミントンのＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｔｅｃｈｎｏｌｏｇｉｅｓより入手可能な）ポリイミド誘電体ＩＮＴＥＲＲＡ（商標）ＨＫ０４など、フィラーなしのポリマーを使用し、誘電体１２０を形成することができる。
【００１９】
積層後、標準的な配線板プリント処理条件を使用して、（図４Ｂには示されていない）フォトレジストが箔１１２に被着され、箔１１２がイメージングおよびエッチングされ、残りのフォトレジストが剥離される。図４Ｃは、図４Ｄの線４Ｃ−４Ｃ上で取られた、エッチング後の得られるものの底部断面図である。図４Ｃを参照すると、エッチングにより、デバイス１００の底部電極１１０ができる。底部電極１１０を接地または他の回路に接続するために、導電性回路トレース１１１もまた箔１１２から形成することができる。
【００２０】
図４Ｄは、図４Ｃの線４Ｄ−４Ｄ上で取られた正面断面図である。図４Ｄを参照すると、得られる物品の底部電極１１０側は、誘電ラミネート材料１８２に積層される。積層は、標準的な配線板プリントプロセスにおいて、たとえば、ＦＲ４プリプレグまたは他のプリプレグを使用して行うことができる。
【００２１】
（図４Ｄには示されていない）フォトレジストが箔１３２に被着され、箔１３２がイメージングおよびエッチングされ、残りのフォトレジストが剥離される。図４Ｅは、図４Ｆの線４Ｅ−４Ｅ上で取られた、エッチング後の得られる物品の頂部断面図である。図４Ｆは、図４Ｅの線４Ｆ−４Ｆ上で取られた、得られる物品の正面断面図である。図４Ｅを参照すると、エッチングにより、デバイス１００の頂部電極１３０、間隙１３４、導電性回路トレース１４５ができる。
【００２２】
図４Ｆを参照すると、誘電体１２０を覆って間隙１３４内に抵抗材料を堆積することによって、抵抗要素１４０が形成される。抵抗要素１４０は、たとえば、ポリマー厚膜抵抗ペーストを堆積し、その抵抗ペーストを硬化させることによって形成することができる。頂部電極１３０および導電性回路トレース１４５は、抵抗要素１４０用の終端として働く。ポリマー厚膜抵抗ペーストは、たとえば、スクリーン印刷用溶剤内に分散された炭素粉末など、諸材料から作ることができる。スクリーン印刷用溶剤は、たとえば、適切な溶媒内で溶解されたエポキシ樹脂を含むことができる。界面活性剤など他の添加剤を追加し、得られる抵抗要素１４０の誘電特性を修正することができる。
【００２３】
抵抗要素１４０を硬化させた後で、誘電層１８０が誘電層１８２の構成部品側に積層され、ラミネート構造１０１を形成する。次いで、上記のプロセスから得られるラミネート構造１０１は、たとえば、従来の積層を使用して、また形成プロセスを介して、図３に示されているプリント配線板内に組み込むことができる。
【００２４】
（実施例１）
デバイス１００のこの実施例は、図３を  参照して論じられる。この実施例では、電極１１０、１３０は銅箔から形成され、誘電体１２０は、誘電率（Ｄｋ）３．５を有する厚さ２５ミクロンのフィラーなしのポリイミド誘電体であり、それによって１平方インチ（６．４５１６ｃｍ2）当たり８００ピコファラドの静電容量密度を生み出す（デラウェア州ウィルミントンのＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｔｅｃｈｎｏｌｏｇｉｅｓより入手可能なＩＮＴＥＲＲＡ（商標）ＨＫ０４）。
【００２５】
３０ピコファラドの伝送ライン終端に必要とされるコンデンサのサイズは、（平面図で見たとき）２４．２ｍｍ2であり、これは５ｍｍ×５ｍｍよりわずかに小さいものに対応する。堆積される抵抗材料は、（ＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃｓより入手可能な）スクリーン印刷可能な１００Ω／ｓｑポリマー厚膜抵抗ペーストである。
【００２６】
抵抗公称６０オーム用の、この実施例における抵抗のサイズは、好ましくは長さ対幅比を約０．６〜１．０の範囲内で維持して変えることができる。上記のコンデンササイズは、ＩＣに必要とされる終端抵抗が比較的少ない場合、許容される。大量の終端が必要とされる場合には、より高い静電容量密度を有するラミネートのほうが、コンデンサをより小さくすることができるため、より望ましい。
【００２７】
（実施例２）
デバイス１００の実施例２は、図３を参照して論じられる。この実施例２では、チタン酸バリウムで充填された熱可塑性ポリイミドを銅箔上でキャスティングし、第２の銅箔を、チタン酸バリウムで充填された熱可塑性ポリイミド被覆の表面上に積層することによって、ラミネートが形成される。チタン酸バリウムは、容易に入手可能であり、無鉛であるため、フィラーとして有利である。
【００２８】
積層は、別個の接着材料を使用することなしに物品同士が接着するように、適切な温度と圧力で行われる。電極１１０、１３０は銅箔から形成され、誘電体１２０は、誘電率（Ｄｋ）１１を有する厚さ１４ミクロンのフィラー入りポリイミド誘電体であり、それによって１平方インチ（６．４５１６ｃｍ2）当たり４．５ナノファラドの静電容量密度を生み出す（ＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｔｅｃｈｎｏｌｏｇｉｅｓより入手可能なＩＮＴＥＲＲＡ（商標）ＨＫ１１）。
【００２９】
上述の伝送ライン終端に必要とされるコンデンサのサイズは、４．３ｍｍ2、または約２ｍｍ×２ｍｍである。堆積される抵抗は、（ＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃｓより入手可能な）スクリーン印刷型１００Ω／ｓｑポリマー厚膜抵抗ペーストである。
【００３０】
抵抗公称６０オーム用の、この実施例２における抵抗の好ましいサイズは、長さ対幅縦横比０．６対１．０を有して、長さ１．２ｍｍ、幅２ｍｍである。
【００３１】
（実施例３）
デバイス１００のこの実施例３は、図３を参照して論じられる。この実施例３では、ラミネートは、（ＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｔｅｃｈｎｏｌｏｇｉｅｓより入手可能な）チタン酸バリウムで充填された熱可塑性ポリイミドを２枚の銅箔上でキャスティングし、適切な温度と圧力でそれらを共に積層し共に接着することによって作られる。別個の接着材料は使用されない。電極１１０、１３０は、銅箔から形成される。得られる誘電体１２０は、１平方インチ（６．４５１６ｃｍ2）当たり６．２ナノファラドの静電容量密度を有する厚さ８ミクロンの、チタン酸バリウムで充填されたポリイミド誘電体である。
【００３２】
上述の伝送ライン終端に必要とされるコンデンサのサイズは、３．１ｍｍ2、または約１．７７ｍｍ×１．７７ｍｍである。堆積される抵抗は、（ＤｕＰｏｎｔ  Ｅｌｅｃｔｒｏｎｉｃｓより入手可能な）スクリーン印刷型１００Ω／ｓｑポリマー厚膜抵抗ペーストから形成することができる。
【００３３】
この実施例における抵抗公称６０オーム用の抵抗の好ましいサイズは、長さ対幅縦横比０．６対１．０を有して、長さ１．０６ｍｍ、幅１．７７ｍｍとなることになる。
【００３４】
上記の諸実施形態によれば、抵抗と組み合わせた薄いコンデンサラミネート構造を使用し、埋込みコンデンサ機能のサイズを削減する、またＲＣ伝送ライン終端をより効果的に埋めることができる。コンデンサ機能および抵抗機能を埋め込むことにより、貴重な基板表面積が解放され、ＳＭＴデバイスに関連するはんだ継手がなくなり、それによって信頼性が改善される。さらに、ラミネート内で抵抗と静電容量を組み合わせるラミネートは、従来のエッチングプロセスを使用して処理することができ、これにより生産コストが削減される。
【００３５】
また、上記の諸実施形態は、回路設計者およびＰＷＢ作製者に他のオプションを提供する。たとえば、１枚のラミネートを使用し、ディスクリート抵抗およびディスクリートコンデンサを埋め込むことができ、これにより、抵抗とコンデンサとを接続することに関連するインダクタンスが低減される。
【００３６】
上記の諸実施形態によれば、抵抗と組み合わせた薄いコンデンサラミネート構造を使用して、埋込みコンデンサ機能のサイズを削減し、かつＲＣ伝送ライン終端をより効果的に埋めることができる。コンデンサ機能および抵抗機能を埋め込むことにより、貴重な基板表面積が解放され、ＳＭＴデバイスに関連するはんだ継手がなくなり、それによって信頼性が改善される。さらに、ラミネート内で抵抗と静電容量を組み合わせるラミネートは、従来のエッチングプロセスを使用して処理することができ、これにより生産コストが削減される。
【００３７】
また、上記の諸実施形態は、回路設計者およびＰＷＢ作製者に他のオプションを提供する。たとえば、１枚のラミネートを使用し、多数のディスクリート抵抗および多数のディスクリートコンデンサを埋め込むことができ、これにより、抵抗とコンデンサとを接続することに関連するインダクタンスが低減される。
【００３８】
平面図におけるコンデンサ実施形態の形状は、概して矩形である。しかし、コンデンサ電極、誘電体、ならびに他の構成部品および層は、たとえば円形、細長いもの（ｏｂｌｏｎｇ）、楕円（ｏｖａｌ）、または多角形など、他の規則的または不規則な表面領域形状を有することができる。
【００３９】
単一の容量性／抵抗性デバイス１００が上述のラミネート構造１０１内で形成される。しかし、パネル構造およびプリント配線板は、種類および構成の異なる多数の個々の容量性／抵抗性デバイスを含むことができる。
【００４０】
上記の実施形態では、抵抗、静電容量、インダクタンスが組み合わさって、一般に大文字Ｚによって識別される固有回路インピーダンスを生み出す。抵抗と静電容量とは、ある固有インピーダンスを達成するように構造化することができる。抵抗、静電容量、または両方を変更することにより、インダクタンスが変更されることになる。３つの変更すべてを制御し、最終的なインピーダンスを規定することができる。換言すれば、ラミネートのインピーダンスは「調整可能」である。
【００４１】
本発明の前述の説明は、本発明について例示し、述べている。さらに、本開示は、本発明の選択された好ましい実施形態について述べているに過ぎず、本発明は、様々な他の組合せ、修正、環境で使用することが可能であり、上記の教示に対応する、本明細書で述べられている発明性のある概念の範囲内で、かつ／または関連技術の技量または知識内で、変更または修正が可能であることを理解されたい。
【００４２】
さらに、上述の諸実施形態は、本発明を実施することについて知られている最良の形態について述べること、また、そのような、または他の実施形態で、また特定の応用例または本発明の使用によって必要とされる様々な修正と共に、当業者が本発明を利用することを可能にすることが意図されている。したがって、本説明は、本発明を本明細書で開示されている形態に限定しないものとする。また、添付の特許請求の範囲は、詳細な説明において明示的に定義されていない代替の諸実施形態を含むように解釈するべきであるものとする。
【図面の簡単な説明】
【００４３】
【図１】抵抗およびコンデンサを直列で有する従来（従来技術）の非連続負荷終端の概略図である。
【図２】集積回路デバイス用の従来（従来技術）のＳＭＴ  ＲＣ伝送ライン終端を有するプリント配線板の横断面図である。
【図３】第１の実施形態による埋込み型容量性／抵抗性デバイスを有するプリント回路板の一部分の断面図である。
【図４Ａ】図３に示されている容量性／抵抗性デバイスを作製する方法を示す図である。
【図４Ｂ】図３に示されている容量性／抵抗性デバイスを作製する方法を示す図である。
【図４Ｃ】図３に示されている容量性／抵抗性デバイスを作製する方法を示す図である。
【図４Ｄ】図３に示されている容量性／抵抗性デバイスを作製する方法を示す図である。
【図４Ｅ】図３に示されている容量性／抵抗性デバイスを作製する方法を示す図である。
【図４Ｆ】図３に示されている容量性／抵抗性デバイスを作製する方法を示す図である。
【符号の説明】
【００４４】
２５  プリント回路板
４０  ＳＭＴ抵抗
４２、５２、１７２  はんだパット
４８、５８、１７４  はんだ継手
５０  ＳＭＴコンデンサ
５９、６０、７０  回路トレース
１００  容量性／抵抗性デバイス
１１０  底部電極
１１１、１６０  導電性回路トレース
１１２、１３２  金属箔
１２０  誘電体
１３０  頂部電極または頂部プレート
１４０  抵抗要素
１４５  導電性トレース
１５０  めっきスルーホールバイア
１８０、１８２  誘電層
【図１】
2006121088.tif 000003
【図２】
2006121088.tif 000004
【図３】
2006121088.tif 000005
【図４Ａ】
2006121088.tif 000006
【図４Ｂ】
2006121088.tif 000007
【図４Ｃ】
2006121088.tif 000008
【図４Ｄ】
2006121088.tif 000009
【図４Ｅ】
2006121088.tif 000010
【図４Ｆ】
2006121088.tif 000011