(57)【要約】    【課題】      大規模化した半導体装置の歩留向上および信頼性向上が容易に図れるようにすること。    【解決手段】  制御回路１０８からの制御信号Ｓ（ｉ）によって電流測定タイミングになると、各分割論理回路ブロック１０５１〜ｒ−１の静止電源電流値が測定される。そして制御回路１０８は、分割論理回路ブロック１０５１〜ｒ−１の静止電源電流値と基準値とを比較して、静止電源電流が基準値を超える場合、判定信号（ｉ）をＬｏレベルに設定する一方、静止電源電流が基準値を超えないときは判定信号（ｉ）をＨｉレベルに設定する。そして、判定信号（ｉ）がＬｏレベルである不良ブロックを冗長回路ブロック１０５ｒと置換するように、セレクタ１０６２〜ｒ，１０７１〜ｒ−１に切替え制御信号Ｒ（１）〜Ｒ（ｒ）を出力し、入出力バスの接続を切り替え、その不良ブロックへの電源供給も停止する。  【選択図】      図１
2006174132.tif 000002
【特許請求の範囲】
【請求項１】
電源供給源がそれぞれ独立した複数の分割論理回路ブロックと、
前記複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した１以上の冗長回路ブロックと、
前記複数の分割論理回路ブロックのうちの１以上の分割論理回路ブロックを前記冗長回路ブロックに置換するよう制御する制御回路と、
を具備する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の分割論理回路ブロックは、
複数ビットの信号を演算処理する論理回路を任意のビット単位毎に電源分離するよう分割し、かつ、電源供給源がそれぞれ独立している、
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置において、
前記制御回路は、
電源分離された分割論理回路ブロック各々の静止電源電流を測定して、電流の多い不良ブロックが存在した場合は、不良ブロックの電源を接地レベルにし、前記冗長回路ブロックの電源を供給することにより前記冗長回路ブロックに置換するよう制御する、
ことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２記載の半導体装置において、
前記制御回路は、
電源分離された前記複数の分割論理回路ブロック各々の電源を、ＭＯＳスイッチにより電源供給源から独立させ、前記複数の分割論理回路ブロックのうちに無効ブロックがある場合は、前記冗長回路ブロックと置換するよう制御する、
ことを特徴とする半導体装置。
【請求項５】
請求項３または請求項４記載の半導体装置において、
前記制御回路は、
電源分離された前記複数の分割論理回路ブロック各々の静止電源電流を、ＭＯＳスイッチでブロック毎に切替えながら測定して電流の多い不良ブロックが存在するか否かを判定し、電流の多い不良ブロックが存在した場合は、当該不良ブロックのイネーブル信号を非選択レベルにし、前記冗長回路ブロックのイネーブル信号を選択レベルとすることにより前記冗長回路ブロックに置換するよう制御する、
ことを特徴とする半導体装置。
【請求項６】
電源供給源がＭＯＳスイッチによりそれぞれ独立した複数の分割論理回路ブロックと、
前記複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した１以上の冗長回路ブロックと、
前記複数の分割論理回路ブロックに流れる微小電流を測定して有効ブロックであるか無効ブロックであるかを判断し、無効ブロックがある場合は、前記冗長回路ブロックに置換するよう制御する制御回路と、
を具備する半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数の分割論理回路ブロックは、
複数ビットの信号を演算処理する論理回路を任意のビット単位毎に電源分離するよう分割し、かつ、電源供給源がＭＯＳスイッチによりそれぞれ独立している、
ことを特徴とする半導体装置。
【請求項８】
請求項６または請求項７記載の半導体装置において、
前記制御回路は、
本装置の電源投入時または本装置の動作時の任意のタイミングで、電源分離された前記複数の分割論理ブロック各々の静止電源電流をＭＯＳスイッチによりブロック毎に切替ながら測定し、電流の多い不良ブロックが存在した場合は、当該不良ブロックのイネーブル信号を非選択レベルにし、冗長回路ブロックのイネーブル信号を選択レベルとすることにより前記冗長回路ブロックに置換するよう制御する、
ことを特徴とする半導体装置。
【請求項９】
電源供給源がそれぞれ独立した複数の分割論理回路ブロック各々の静止電源電流を測定して、電流の多い不良ブロックが存在した場合は、不良ブロックの電源を接地レベルにし、
前記複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した１以上の冗長回路ブロックに置換するよう制御する、
ことを特徴とする半導体装置における冗長救済方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその冗長救済方法に関する。
【背景技術】
【０００２】
論理回路の冗長救済方法として、例えば、コンピュータシステムでは、プロセッサーを複数接続したマルチプロセッサー方式を採用し、プログラムによってエラーを検知して論理回路の誤りを処理するプロセッサーを置換することが行われている（例えば、特許文献１を参照）。
【０００３】
このマルチプロセッサー方式では、各々のプロセッサーのアクセスを同時に又は個々に選択可能とするインターフェースを設けることで、エラーの生じたプロセッサーを正常なプロセッサーと交換することが可能となる。
【特許文献１】特公平７−９２７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、微細化技術の進展により半導体装置の集積度は非常に大きくなっているが、マルチプロセッサー方式では、半導体装置の冗長方式としては規模が大きすぎて、レイアウトのインパクトを考慮すると半導体装置での実現は極めて難しい。
【０００５】
また、マルチプロセッサー方式を実現できても、集積規模の大きさによる歩留低下が冗長による歩留向上を上回っては、適用する効果がなくなってしまう。適度な回路ブロックの冗長が必要となるが、プログラムによる制御は不可能となる。
【０００６】
また、メモリで用いられている方法のように予め検査を行い、故障のある回路ブロックを正常な回路ブロックに非可逆的な方法（例えば、ヒューズ、不揮発性メモリなど）で置換する方法も考えられるが、非可逆的な置換方法はレイアウト的に規模が大きく、特殊な製造方法が必要となる場合もある。また、最初に検査を行って冗長救済方法を決定してしまうため、経時変化への対応も不可能となる。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、大規模化した半導体装置の歩留向上および信頼性向上を容易に図ることのできる半導体装置及びその冗長救済方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
かかる課題を解決するため、本発明に係る半導体装置は、電源供給源がそれぞれ独立した複数の分割論理回路ブロックと、前記複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した１以上の冗長回路ブロックと、前記複数の分割論理回路ブロックのうちの１以上の分割論理回路ブロックを前記冗長回路ブロックに置換するよう制御する制御回路と、を具備する構成を採る。
【０００９】
特に、前記複数の分割論理回路ブロックは、複数ビットの信号を演算処理する論理回路を任意のビット単位毎に電源分離するよう分割し、かつ、電源供給源がそれぞれ独立している、構成を採る。
【００１０】
また、前記制御回路は、電源分離された分割論理回路ブロック各々の静止電源電流を測定して、電流の多い不良ブロックが存在した場合は、不良ブロックの電源を接地レベルにし、前記冗長回路ブロックの電源を供給することにより前記冗長回路ブロックに置換するよう制御する、構成を採る。
【００１１】
また、前記制御回路は、電源分離された前記複数の分割論理回路ブロック各々の電源を、ＭＯＳスイッチにより電源供給源から独立させ、前記複数の分割論理回路ブロックのうちに無効ブロックがある場合は、前記冗長回路ブロックと置換するよう制御する、構成を採る。
【００１２】
また、前記制御回路は、電源分離された前記複数の分割論理回路ブロック各々の静止電源電流を、ＭＯＳスイッチでブロック毎に切替えながら測定して電流の多い不良ブロックが存在するか否かを判定し、電流の多い不良ブロックが存在した場合は、当該不良ブロックのイネーブル信号を非選択レベルにし、前記冗長回路ブロックのイネーブル信号を選択レベルとすることにより前記冗長回路ブロックに置換するよう制御する、構成を採る。
【００１３】
また、本発明の半導体装置は、電源供給源がＭＯＳスイッチによりそれぞれ独立した複数の分割論理回路ブロックと、前記複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した１以上の冗長回路ブロックと、前記複数の分割論理回路ブロックに流れる微小電流を測定して有効ブロックであるか無効ブロックであるかを判断し、無効ブロックがある場合は、前記冗長回路ブロックに置換するよう制御する制御回路と、を具備する構成を採る。
【００１４】
特に、前記複数の分割論理回路ブロックは、複数ビットの信号を演算処理する論理回路を任意のビット単位毎に電源分離するよう分割し、かつ、電源供給源がＭＯＳスイッチによりそれぞれ独立している、構成を採る。
【００１５】
また、前記制御回路は、本装置の電源投入時または本装置の動作時の任意のタイミングで、電源分離された前記複数の分割論理ブロック各々の静止電源電流をＭＯＳスイッチによりブロック毎に切替ながら測定し、電流の多い不良ブロックが存在した場合は、当該不良ブロックのイネーブル信号を非選択レベルにし、冗長回路ブロックのイネーブル信号を選択レベルとすることにより前記冗長回路ブロックに置換するよう制御する、構成を採る。
【００１６】
また、本発明の半導体装置の冗長救済方法は、電源供給源がそれぞれ独立した複数の分割論理回路ブロック各々の静止電源電流を測定して、電流の多い不良ブロックが存在した場合は、不良ブロックの電源を接地レベルにし、前記複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した１以上の冗長回路ブロックに置換するよう制御する、方法を採る。
【発明の効果】
【００１７】
本発明によれば、電源供給源がそれぞれ独立した複数の分割論理回路ブロックのうちの１以上の分割論理回路ブロックを、その複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した冗長回路ブロックに置換するため、例えば、ＣＰＵやＤＳＰなどの論理回路を繰り返しの多いビット単位の分割論回路ブロック毎にあるいは機能ブロック毎に分割して冗長の対象として救済することが可能となり、大規模化した半導体装置の歩留向上および信頼性向上を容易に図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
（実施の形態１）
図１は、本発明の一実施の形態に係る半導体装置の構成を示すブロック図である。本実施の形態では、半導体装置における論理回路の一部を冗長化する場合の構成例が示されている。即ち、論理回路を冗長化しない論理回路ブロックと、冗長化する論理回路ブロックとに分け、冗長化する論理回路ブロックをビット単位の分割論回路ブロック毎や機能ブロック毎に分割するとともに、同構成の冗長回路を１以上設け、各ブロックは互いの電源供給路を独立にオン・オフ制御できるように構成した場合が示されている。
【００２０】
図１において、冗長化しない論理回路ブロック（以降「通常ブロック」と記す）１０１，１０２は、それぞれ外部との入出力端子１０３、１０４を備えている。通常ブロック１０１と通常ブロック１０２との間に介在する論理回路ブロックがビット毎にまたは機能ブロック毎に冗長化されている。
【００２１】
図１に示す例では、冗長化対象の論理回路ブロックの１以上が、冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒ（ｒは任意の自然数）を含む分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１で構成されている。各分割論理回路ブロック１０５１〜ｒ−１は、例えば図２に示すように同様の構成である。
【００２２】
分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒと、通常ブロック１０１，１０２との間には、それぞれ、入出力のデータバスを切替え選択するセレクタ（Ｓｅｌｅｃｔｏｒ）１０６２〜ｒ，１０７１〜ｒ−１が配置されている。
【００２３】
ここで、分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒと、通常ブロック１０１との間に配置されるセレクタ１０６２〜ｒと、分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒと通常ブロック１０２との間に配置されるセレクタ１０７１〜ｒ−１とが、図１に示すように、互いに逆向きの１つ隣接ブロックにシフトした関係で配置されているのは、異常時の冗長救済において、分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒおよび冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒにおける入力バスの切替え選択と、出力バスの切替え選択とを互い逆方向に行えるようにするためである。
【００２４】
制御回路１０８は、分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒおよび冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒに対して個別に制御信号Ｓ（１）〜Ｓ（ｒ）を与え、それぞれの電源制御、電流測定、判定用フリップフロップのセット等を行う。分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒは、それぞれ、制御回路１０８に対して判定用フリップフロップの状態を示す判定信号Ｊ（１）〜Ｊ（ｒ）を与える。
【００２５】
そして、制御回路１０８は、判定信号Ｊ（１）〜Ｊ（ｒ）に基づき、セレクタ１０６２〜ｒに対してそれぞれ個別に制御信号Ｒ（２）〜Ｒ（ｒ）を与え、セレクタ１０７１〜ｒに対してそれぞれ個別に制御信号Ｒ（１）、Ｒ（２）、…を与え、分割論理回路ブロック１０５１〜ｒおよび冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒと通常ブロック１０１，１０２との間の入出力データバスの接続の切替えを制御する。
【００２６】
図２は、図１に示す分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒの具体的な構成例を示す図である。図２において、図１に示す分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒの具体的な構成例である論理回路ブロック（Ｂｌｏｃｋ（ｉ））２００は、ビット毎にまたは機能ブロック毎に分割された単位論理回路ブロック２０１と、電源スイッチ２０２と、電流測定用スイッチ２０３と、判定結果保持部２０４とを備えている。また、全分割論理回路ブロック、すなわち分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１および冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒに共用される電流測定回路２０５が設けられている。なお、i＝１〜ｒである。
【００２７】
単位論理回路ブロック２０１からは、入力バス２１１と出力バス２１２とが引き出されている。単位論理回路ブロック２０１は、電源スイッチ２０２及び電流測定用スイッチ２０３を介して電源（ＶＤ）２０６の電源供給ラインに接続されるが、電源（ＶＤ）２０６と各分割論理回路ブロック（Ｂｌｏｃｋ（ｉ））２００との間は、個別の電源供給ラインで接続され、分割論理回路ブロック（Ｂｌｏｃｋ（ｉ））２００毎に電源供給のオン・オフが行えるようになっている。
【００２８】
電源スイッチ２０２は、電源（ＶＤ）２０６の電源供給ラインと単位論理回路ブロック２０１の電源端子の間に設けられるＮＭＯＳトランジスタ２２１及びＰＭＯＳトランジスタ２２２と、インバータ２２３とを備えている。ＮＭＯＳトランジスタ２２１のゲート電極とインバータ２２３の入力端とには、制御回路１０８からの制御信号Ｓ（ｉ）が印加されている。インバータ２２３の出力端は、ＰＭＯＳトランジスタ２２２のゲート電極に接続されている。
【００２９】
制御信号Ｓ（ｉ）は、後述する図３に示すように、電流測定モード３０１と、通常モード３０２とを規定する信号である。制御信号Ｓ（ｉ）は、通常モード３０２ではＨｉレベルになっているが、電流測定モード３０１では当該分割論理回路ブロック（Ｂｌｏｃｋ（ｉ））２００の電流測定タイミングにおいてのみＬｏレベルとなり、その電流測定タイミング以外の期間ではＨｉレベルである。
【００３０】
したがって、電流測定タイミング以外の期間では、両トランジスタ、すなわちＮＭＯＳトランジスタ２２１およびＰＭＯＳトランジスタ２２２がオン動作状態になるので、単位論理回路ブロック２０１に動作電源が供給され、電流測定タイミングでは両トランジスタがオフ動作状態になるので単位論理回路ブロック２０１への動作電源供給が絶たれる。
【００３１】
電流測定用スイッチ２０３は、ＮＭＯＳトランジスタ２３１，２３２を備えている。ＮＭＯＳトランジスタ２３１は、電源（ＶＤ）２０６の電源供給ラインと単位論理回路ブロック２０１の電流測定端子の間に設けられている。ＮＭＯＳトランジスタ２３２は、単位論理回路ブロック２０１の電流測定端子と電流測定回路２０５との間に設けられている。この２つのＮＭＯＳトランジスタ２３１、２３２のゲート電極は、電源スイッチ２０２におけるインバータ２２３の出力端に接続されている。
【００３２】
即ち、ＮＭＯＳトランジスタ２３１，２３２は、制御信号Ｓ（ｉ）がＬｏレベルである電流測定タイミングにおいて共にオン動作状態になる。
【００３３】
これによって、電流測定タイミングでは、当該分割論理回路ブロック（Ｂｌｏｃｋ（ｉ））２００は、単位論理回路ブロック２０１の電流測定端子に動作電源がＮＭＯＳトランジスタ２３１を介して供給されてアクティブとなる。そして、単位論理回路ブロック２０１に入力バス２１１からテストパターンを与え、ＮＭＯＳトランジスタ２３１を流れる微少電流（静止電源電流）がＮＭＯＳトランジスタ２３２を介して電流測定回路２０５に伝えられる。即ち、よく知られたＩＤＤＱ試験が行われる。
【００３４】
また、判定結果保持部２０４は、判定フリップフロップ２４１と、ＡＮＤ回路２４２とを備えている。ＡＮＤ回路２４２の一方の入力端には制御信号Ｓ（ｉ）が印加され、他方の入力端には電流測定回路２０５の出力信号が印加される。判定フリップフロップ２４１は、データ入力端Ｄに入力されるＡＮＤ回路２４２の出力を制御回路１０８からのクロックＣＬＫに従って取り込み、データ出力端Ｑから判定信号Ｊ（ｉ）を制御回路１０８に与えるようになっている。
【００３５】
電流測定回路２０５は、電流測定用スイッチ２０３からの微少電流を測定し、その値と基準値とを比較し、基準値以下の正常時では出力をＨｉレベルにし、基準値を超える異常時では出力をＬｏレベルにする。
【００３６】
判定結果保持部２０４では、ＡＮＤ回路２４２の他方の入力端に、このような電流測定回路２０５の出力が与えられるので、正常時にはＨｉレベルの判定信号Ｊ（ｉ）を制御回路１０８に与え、異常時にはＬｏレベルの判定信号Ｊ（ｉ）を、制御回路１０８に与えることになる。
【００３７】
次に、図３を参照して、以上のように構成される半導体装置にて実現される冗長救済動作について説明する。
【００３８】
図３は、冗長救済動作を説明するタイムチャートである。
【００３９】
図３では、制御回路１０８から分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１に与える制御信号Ｓ（１）〜Ｓ（ｒ）と、分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１から制御回路１０８に与える判定信号Ｊ（１）〜Ｊ（ｒ）と、制御回路１０８からセレクタ１０６２〜ｒ、１０７１〜ｒ−１に与える切替え制御信号Ｒ（１）〜Ｒ（ｒ）とを示している。
【００４０】
すると、制御信号Ｓ（１）〜Ｓ（ｒ）が規定する電流測定モード３０１では、制御信号Ｓ（１）〜Ｓ（ｒ）が順々に電流測定タイミング（Ｌｏレベル）となり、電流測定回路２０５によって分割論理回路ブロック（Ｂｌｏｃｋ（１））１０５１から冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒに向かって順に電流値判定が行われる。
【００４１】
各分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１では、電流値判定の結果が、正常であれば、判定フリップフロップ２４１にＨｉレベルが設定され、異常であれば判定フリップフロップ２４１にＬｏレベルが設定される。これが判定信号Ｊ（１）〜Ｊ（ｒ）の内容である。
【００４２】
これにより、確実に不良ブロックを冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒに置き換えることができると共に、正常ブロックと不良ブロックとの判別を順々に自動的に行うことができる。
【００４３】
ここで、図３に示す場合、分割論理回路１０５２（ブロックＢｌｏｃｋ（２））に異常があって、判定信号Ｊ（２）がＨｉレベルにならない場合を示している。
【００４４】
制御回路１０８は、判定信号Ｊ（１）〜Ｊ（ｒ）の全てがＨｉレベルであるときは、各分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１は正常であるので、セレクタ１０６２〜ｒ，１０７１〜ｒ−１に与える切替え制御信号Ｒ（１）〜Ｒ（ｒ）は全てＬｏレベルにする。各分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１）））１０５１〜ｒ−１の入出力バスは本来の接続状態に維持される。
【００４５】
一方、制御回路１０８は、ある分割論理回路ブロック（Ｂｌｏｃｋ（ｉ））１０５ｉの判定信号Ｊ（ｉ）がＬｏレベルであるときは、対応する分割論理回路ブロック１０５ｉ（Ｂｌｏｃｋ（ｉ））を冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒと置換する冗長救済措置を採る。
【００４６】
即ち、図３に示す例では、分割論理回路ブロック（Ｂｌｏｃｋ（２））１０５２が異常となったので、分割論理回路ブロック（Ｂｌｏｃｋ（２））１０５２の入力バスを以降の隣接する分割論理回路ブロック（Ｂｌｏｃｋ（３））１０５３に接続し、その隣接分割論理回路ブロック（Ｂｌｏｃｋ（３））１０５３の入力バスを、その次の隣接する分割論理回路ブロック（Ｂｌｏｃｋ（４））１０５４に接続するというように、順にシフトして接続されるように、分割論理回路ブロックＢｌｏｃｋ（２）以降のセレクタ１０６２〜ｒ，１０７１〜ｒ−１に対する切替え制御信号（ｉ）をＨｉレベルにする。
【００４７】
このとき、制御回路１０８は、出力バスを入力バスのシフト方向とは反対の方向にシフトして接続されるように制御している。
【００４８】
また、制御回路１０８は、異常となった分割論理回路ブロック（Ｂｌｏｃｋ（２））１０５２への電源供給ラインを例えば接地レベルに引き下げるなどして、分割論理回路ブロック（Ｂｌｏｃｋ（２））１０５２への電源供給も停止して、異常電流も流れないように制御する。
【００４９】
このように、本実施の形態では、電源供給源がそれぞれ独立した複数の分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１のうちの１以上の分割論理回路ブロックに異常があった場合、その複数の分割論理回路ブロック（Ｂｌｏｃｋ（１）〜Ｂｌｏｃｋ（ｒ−１））１０５１〜ｒ−１と同じ電源分離単位で電源供給源が独立した冗長回路ブロック（Ｂｌｏｃｋ（ｒ））１０５ｒに置換することができる。
【００５０】
その結果、例えば、ＣＰＵやＤＳＰなどの論理回路を繰り返しの多いビット単位の分割論回路ブロック毎にあるいは機能ブロック毎に分割して冗長の対象として救済することが可能となり、大規模化した半導体装置の歩留向上および信頼性向上を容易に図ることができる。
【００５１】
尚、本発明に係る半導体装置の設計指針について補足説明を加えておくと、論理回路の冗長化を図るには、冗長対象回路の規模を勘案して有効性を高くする必要がある。したがって、論理回路でも繰り返しの多いビット単位で処理を行うＣＰＵやＤＳＰなどではビット単位の分割論回路ブロック毎に分割して冗長の対象とすると冗長効率も高くなる。そのため、冗長対象のビット数は対象回路のビット構成によって１ビット毎にブロック分けを行うか、複数ビット毎にブロック分けを行うかを事前によく検討して設定する。この場合に、重要な回路に対しては冗長回路を設けることも有効である点も十分に考慮する。
【００５２】
そして、そのような回路ブロックの電源を互いに独立させて分割論理回路ブロック毎に静止電源電流を測定し、その電流値が基準値より大きいものは異常または故障とみなしその回路ブロックを冗長回路ブロックと置換する。この場合、比較的大きな分割論理回路ブロックを置き換える場合は、電源端子も独立させておいて、予め、必要な分割論理回路ブロックには電源配線を行い、不要な分割論理回路ブロックの電源は接地レベルにする方法を採ることができる。この方法では、経時変化に対応できないが、ＬＳＩの規模や測定精度によっては有効となる。この場合、不要な分割論理回路ブロックについては電流測定回路が不要になる利点もある。
【００５３】
更に、各分割論理回路ブロック毎に分離した電源供給線と、各分割論理回路ブロックとの間に動作電源の供給と、電流測定電源の供給とを切り替えるスイッチを挿入し、各分割論理回路ブロックの電流測定を順に自動的に行えるようにする。即ち、電流測定モードになると電流測定電源の供給に切り替えて各回路ブロックを順次アクティブにし電流測定を行う。そして、問題があった場合は各分割論理回路ブロックに割り当てた判定フラッグをセットする。このとき、判定フラッグが冗長回路ブロックの個数以上セットされた場合はエラー信号を出力する。
【００５４】
この方法によって論理回路の冗長効率が向上し、機器に組み込んだ後でも自己スキャンして問題が起こった場合は冗長救済を行うことが可能となる。半導体の集積規模、歩留、信頼性などの目標によってどのような方法を採用するかを充分検討する必要があることは言うまでもない。
【産業上の利用可能性】
【００５５】
本発明に係る半導体装置及びその冗長救済方法によれば、電源供給源がそれぞれ独立した複数の分割論理回路ブロックのうちの１以上の分割論理回路ブロックは、その複数の分割論理回路ブロックと同じ電源分離単位で電源供給源が独立した冗長回路ブロックに置換されるため、例えば、ＣＰＵやＤＳＰなどの論理回路を繰り返しの多いビット単位の分割論回路ブロック毎にあるいは機能ブロック毎に分割して冗長の対象として救済することが可能となり、大規模化した半導体装置の歩留向上および信頼性向上を容易に図ることができ、有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１に係る半導体装置の構成を示すブロック図
【図２】図１に示す分割論理回路ブロックの具体的な構成例を示す図
【図３】図１に示す半導体装置にて実現される冗長救済動作を説明するタイムチャート
【符号の説明】
【００５７】
１０１，１０２  通常ブロック（冗長化しない論理回路ブロック）
１０３，１０４  入出力端子
１０５１〜ｒ−１  分割論理回路ブロック
１０５ｒ  冗長回路ブロック
１０６２〜ｒ，１０７１〜ｒ−１  データバスのセレクタ（Ｓｅｌｅｃｔｏｒ）
１０８  制御回路
２００  ｉ（ｉ＝１〜ｒ）番目の分割論理回路ブロック（Ｂｌｏｃｋ（ｉ））１０５ｉ
２０１  単位論理回路ブロック
２０２  電源スイッチ
２０３  電流測定用スイッチ
２０４  判定結果保持部
２０５  電流測定回路
２２１，２３１，２３２  ＮＭＯＳトランジスタ
２２２  ＰＭＯＳトランジスタ
２２３  インバータ
２４１  判定フリップフロップ
２４２  ＡＮＤ回路
【図１】
2006174132.tif 000003
【図２】
2006174132.tif 000004
【図３】
2006174132.tif 000005