(57)【要約】【課題】  同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路を同時に並列的にテスト可能な半導体集積回路のテスト装置を提供する。【解決手段】  複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、各テスト結果の出力タイミングを同期させる同期化制御手段２を備える。同期化制御手段２は、テスト装置本体１からのクロック信号ＣＬＫを複数の半導体集積回路に分配して出力するとともに、複数の半導体集積回路から夫々テスト結果の出力を受け付けて、分配したクロック信号ＣＬＫの出力を各テスト結果の出力タイミングから最も遅いタイミングまで停止する外付け回路で構成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路をテストするための半導体集積回路のテスト装置であって、
前記複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、前記各テスト結果の出力タイミングを同期させる同期化制御手段を備えることを特徴とする半導体集積回路のテスト装置。
【請求項２】
前記同期化制御手段は、前記最も遅いタイミングより早くテスト結果を出力する前記半導体集積回路へのクロック入力を当該早いテスト結果の出力タイミングから前記最も遅いタイミングまで停止する機能を備えていることを特徴とする請求項１に記載の半導体集積回路のテスト装置。
【請求項３】
前記同期化制御手段は、前記複数の半導体集積回路の全てがテスト結果を出力した状態により、前記最も遅いタイミングを検出することを特徴とする請求項１または２に記載の半導体集積回路のテスト装置。
【請求項４】
前記同期化制御手段は、テスト装置本体からのクロック信号を前記複数の半導体集積回路に分配して出力するとともに、前記複数の半導体集積回路から夫々テスト結果の出力を受け付けて、前記分配したクロック信号の出力を各テスト結果の出力タイミングから前記最も遅いタイミングまで停止する外付け回路で構成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路のテスト装置。
【請求項５】
同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路をテストするための半導体集積回路のテスト方法であって、
前記複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、前記各テスト結果の出力タイミングを同期させる同期化制御を行うことを特徴とする半導体集積回路のテスト方法。
【請求項６】
前記同期化制御は、前記最も遅いタイミングより早くテスト結果を出力する前記半導体集積回路へのクロック入力を当該早いテスト結果の出力タイミングから前記最も遅いタイミングまで停止して行うことを特徴とする請求項５に記載の半導体集積回路のテスト方法。
【請求項７】
前記同期化制御は、前記複数の半導体集積回路の全てがテスト結果を出力した状態により、前記最も遅いタイミングを検出することを特徴とする請求項４または５に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路をテストするための半導体集積回路のテスト装置及び方法に関する。
【背景技術】
【０００２】
半導体集積回路（以下「ＩＣ」と称す）のテストコスト低減（テスト時間の削減）を推進するために、複数個のＩＣを同時に測定することが必要不可欠である。例えば、ＩＣカ−ドのように通信機能を備えたＩＣのテストとしてＩ／Ｏピン（入出力端子）からテスト情報（テストパタ−ン）を入力してＩＣ内部にてテスト実施後にテスト結果をＩ／Ｏピンから出力させてテストするテスト手法がある。この場合、内部で処理されてＩ／Ｏピンからテスト結果を出力するタイミングがＩＣ毎によって異なる。例えば、ＩＣカ−ドに内蔵されている不揮発性メモリの書き込み特性や消去特性の良否をテストする場合、同じＩＣカ−ドでも各ＩＣカ−ドに内蔵されている不揮発性メモリの当該特性が異なるため、テストパタ−ン（書き込み開始信号、消去開始信号）を同時に入力しても、ＩＣカ−ドから出力される書き込み終了信号や消去終了信号のタイミングは、各ＩＣカ−ドで異なる。従って、各ＩＣから同時に結果が出力されないので個別のテスト処理が必要である。
【０００３】
図２に、同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる２つのＩＣ（ＩＣ−１とＩＣ−２）の出力タイミングの一例を示す。図２に示すように、ＩＣ−１に関しては、ＩＣからの出力がｔＯＵＴ１であり、ＩＣ−２に関してはＩＣからの出力がｔＯＵＴ２である場合、テスト装置側では同じタイミングで期待値が異なるために複数個同時にパタ−ン発生を行うテスト装置では判定できない。つまり、同時に複数個のＩＣの測定が不可能となり、ＩＣ毎に並列的にテスト処理ができないためテスト時間が増大する。
【０００４】
また、これを解決する従来技術として、下記の特許文献１等に開示されているように、タイミング発生器からの信号を、可変遅延回路を介して遅延させ、出力タイミングを合わせる方法がある。しかし、当該従来技術が、位相測定も必要となりテスト装置を複雑化するものであった。
【０００５】
【特許文献１】特開２０００−８２３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記問題点に鑑みてなされたものであり、同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路を同時に並列的にテスト可能な半導体集積回路のテスト装置または方法を簡易に提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る半導体集積回路のテスト装置は、同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路をテストするための半導体集積回路のテスト装置であって、前記複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、前記各テスト結果の出力タイミングを同期させる同期化制御手段を備えることを特徴とする。
【０００８】
更に、上記特徴のテスト装置は、前記同期化制御手段が、前記最も遅いタイミングより早くテスト結果を出力する前記半導体集積回路へのクロック入力を当該早いテスト結果の出力タイミングから前記最も遅いタイミングまで停止する機能を備えていることを特徴とし、更に好ましくは、前記同期化制御手段が、前記複数の半導体集積回路の全てがテスト結果を出力した状態により、前記最も遅いタイミングを検出することを特徴とする。
【０００９】
また、上記特徴のテスト装置は、前記同期化制御手段が、テスト装置本体からのクロック信号を前記複数の半導体集積回路に分配して出力するとともに、前記複数の半導体集積回路から夫々テスト結果の出力を受け付けて、前記分配したクロック信号の出力を各テスト結果の出力タイミングから前記最も遅いタイミングまで停止する外付け回路で構成されていることを特徴とする。
【００１０】
上記目的を達成するための本発明に係る半導体集積回路のテスト方法は、同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路をテストするための半導体集積回路のテスト方法であって、前記複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、前記各テスト結果の出力タイミングを同期させる同期化制御を行うことを特徴とする。
【００１１】
更に、上記特徴のテスト方法は、前記同期化制御が、前記最も遅いタイミングより早くテスト結果を出力する前記半導体集積回路へのクロック入力を当該早いテスト結果の出力タイミングから前記最も遅いタイミングまで停止して行うことを特徴とし、更に好ましくは、前記同期化制御が、前記複数の半導体集積回路の全てがテスト結果を出力した状態により、前記最も遅いタイミングを検出することを特徴とする。
【００１２】
以上の本発明に係る半導体集積回路のテスト装置または方法によれば、複数の半導体集積回路の各テスト結果の出力タイミングが同期するので、複数の半導体集積回路を同時に並列的にテスト可能となり、テスト時間の短縮が図れる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る半導体集積回路のテスト装置及び方法（以下、適宜「本発明装置」及び「本発明方法」と称す）の一実施形態を図面に基づいて説明する。
【００１４】
図１に、本発明装置の回路構成を示す。本発明装置は、テスタ装置本体１に、外付け回路からなる同期化制御手段２を付加して構成される。尚、本発明装置のテスト対象となる複数の半導体集積回路（ＩＣ）の夫々は、同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となるものの、その出力タイミングが外部から制御可能な構成のものを想定する。本実施形態では、各ＩＣ（ＩＣ−１とＩＣ−２）は、例えば、クロック入力に同期してＩ／Ｏピンからテストパタ−ン入力を受け付け、ＩＣ内部にてテスト実施した後にテスト結果をＩ／Ｏピンから出力するが、クロック入力が停止すると内部動作が休止状態となり、クロック入力の再開により休止状態からそのまま復帰するＩＣを想定する。
【００１５】
同期化制御手段２は、テスタ装置本体１から出力されるクロック信号ＣＬＫを内部で並列にテストするＩＣの個数と同数に分岐して、ドライバ３，４を介して各別に出力する。また、各ＩＣからのテスト結果を受け付けて、テスト結果信号をクロック入力とするＤフリップフロップ５，６をテストするＩＣの個数と同数備え、その各出力Ｑによりドライバ３，４の出力を各別に制御する。つまり、ドライバ３，４は、出力Ｑがリセットレベル（「Ｌ」：低レベルと仮定する）の時に入力されたクロック信号ＣＬＫをそのまま出力し、出力Ｑが「Ｈ」（高レベル）時にその時の出力状態を保持するものとする。本実施形態では、各ＩＣのテスト結果は、図３に示すように、「Ｈ」から「Ｌ」への立下りにより出力が開始される場合を想定すると、同期化制御手段２は、各ＩＣのテスト結果を各別にインバータ回路７，８に入力し、その反転出力を夫々Ｄフリップフロップ５，６のクロック入力ＣＫに入力する。更に、その反転入力は、論理積回路９に入力され、その論理積出力ＡＮＤがテスタ装置本体１に入力される。テスタ装置本体１は、論理積出力ＡＮＤが「Ｈ」になると、全てのＩＣのテスト結果が出力されたと判定して各Ｄフリップフロップ５，６をリセットする。
【００１６】
上記構成の同期化制御手段２をテスタ装置本体１に対して外付け回路として付加することで、図３に示すように、複数のＩＣの内の早いタイミングで出力されたテスト結果を、最も遅いタイミングで出力されるテスト結果が出力されるまで、その出力状態を保持し、最も遅いタイミングで出力されるテスト結果と同じタイミングでテスト結果を同期して出力させる本発明方法が実現できる。
【００１７】
以下、図３を参照して、具体的に説明する。２個のＩＣの内ＩＣ−１が、ＩＣ−２より早いタイミングでテストパターン入力からｔＯＵＴ１後に、出力レベルを「Ｈ」から「Ｌ」に遷移させてテスト結果をＩ／Ｏピンから出力すると、ＩＣ−１側のＤフリップフロップ５が、当該テスト出力の遷移を検出して、出力Ｑをリセットレベル「Ｌ」から「Ｈ」に遷移させて、ドライバ３のクロック信号ＣＬＫのＩＣ−１への出力をその出力状態を保持して停止する。ＩＣ−１へのクロック信号ＣＬＫの出力が停止するので、早いタイミングでテスト結果を出力したＩＣ−１だけ内部状態が休止状態となり、それ以上のテスト結果の出力を停止する。つまり、出力レベルが「Ｈ」から「Ｌ」に遷移した状態を維持する。
【００１８】
次に、他方のＩＣ−２が、テストパターン入力からｔＯＵＴ２後に最も遅いタイミングで、出力レベルを「Ｈ」から「Ｌ」に遷移させてテスト結果をＩ／Ｏピンから出力すると、ＩＣ−２側のＤフリップフロップ６が、当該テスト出力の遷移を検出して、出力Ｑをリセットレベル「Ｌ」から「Ｈ」に遷移させて、ドライバ４のクロック信号ＣＬＫのＩＣ−２への出力をその出力状態を保持して停止しようとする。しかし、同時に、論理積回路９の入力が全て「Ｈ」となり、その論理積出力ＡＮＤがテスタ装置本体１に入力されるため、テスタ装置本体１から全てのＤフリップフロップ５，６がリセットされるため、ＩＣ−１へのクロック信号ＣＬＫの出力を停止していたドライバ３の出力動作が再開するとともに、同時に一旦出力動作を停止しようとしたドライバ４も直ぐにクロック信号ＣＬＫのＩＣ−２への出力を継続して、全てのＩＣに対するクロック信号ＣＬＫの出力が最も遅いテスト結果の出力タイミングで同時に再開する。
【００１９】
クロック信号ＣＬＫの出力が同時に再開することにより、一旦テスト結果の出力を休止していたＩＣ−１と、最も遅いタイミングでテスト結果の出力を開始したＩＣ−２が、同じタイミングで同期してテスト結果の出力を継続することになる。この結果、テスタ装置本体１側では、２つのＩＣのテスト結果を同じタイミングで評価することができ、複数のＩＣのテスト（テスト結果の期待値との比較）を同時に並列的に行えるようになり、テスト処理が容易となる。
【００２０】
以上、本発明装置及び方法により、非同期で出力される複数の半導体集積回路の信号を同時に容易に判定可能となり、現行個々にテスト処理していたものが１度の処理でテスト可能となりテスト時間の短縮が図れるようになる。
【００２１】
尚、図１は、同期化制御手段２が各ＩＣに対して同じタイミングで同期してテスト結果の出力させる機能を説明するためのものであり、テスタ装置本体１から各ＩＣへのテストパターンの出力、各ＩＣからテスタ装置本体１へのテスト結果の出力のための結線は省略している。
【００２２】
尚、図１及び図３に例示する本発明装置または方法では、説明の簡単のため、テスト対象のＩＣが２つの場合を例に説明したが、テスト対象のＩＣは２個に限定されるものではなく、３個以上であっても同様にテスト処理できる。
【００２３】
例えば、テスト対象のＩＣが３つの場合は、図１に示す同期化制御手段２に対して、Ｄフリップフロップ、ドライバ、インバータを１組追加して、新たに追加したインバータ回路の反転出力を論理積回路９の入力に追加すればよい。追加したＤフリップフロップ、ドライバ、インバータは、既存のＤフリップフロップ５，６、ドライバ３，４、インバータ回路７，８と同様の回路構成とすればよい。この場合、３つのＩＣの内、早いタイミングでテスト結果を出力する２つのＩＣに対して、上述のＩＣ−１と同様の処理が施され、最終的に３つのＩＣのテスト出力が同時に同期して出力されることになる。
【００２４】
尚、上記実施形態で説明した同期化制御手段２は、テスト対象となるＩＣの入力及び出力の特性に応じて適宜、適正な回路構成とすることで、上記実施形態と同様に、最も遅いタイミングに合わせて、各テスト結果の出力タイミングを同期させる機能を発揮することができる。従って、同期化制御手段２の回路構成は、上記実施形態のものに限定されるものではない。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る半導体集積回路のテスト装置の一実施形態における回路構成を示すブロック図
【図２】本発明の対象となる半導体集積回路の一例における通常の出力タイミングを示すタイミング波形図
【図３】本発明に係る半導体集積回路のテスト方法における半導体集積回路の一例における出力タイミングを示すタイミング波形図
【符号の説明】
【００２６】
１：      テスタ装置本体
２：      同期化制御手段
３，４：  ドライバ
５，６：  Ｄフリップフロップ
７，８：  インバータ回路
９：      論理積回路
ＡＮＤ：  論理積出力
ＣＬＫ：  クロック信号、半導体集積回路のクロック入力端子
ＣＫ：    Ｄフリップフロップのクロック入力端子
Ｄ：      Ｄフリップフロップのデータ入力端子
Ｑ：      Ｄフリップフロップのデータ出力端子
ＲＳＴ：  Ｄフリップフロップのリセット入力端子
Ｉ／Ｏ：  半導体集積回路の入出力端子
【図１】
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【図２】
2006177827.tif 000004
【図３】
2006177827.tif 000005