(57)【要約】【課題】数１０〜数１００マイクロアンペアオーダーの電流を正確に検出する電流検出回路を提供する。【解決手段】検出電流入力を増幅するための電流増幅段、および増幅された検出電流入力を第１の入力として有するコンパレータを含む電流検出回路。増幅段は、第１のレールと第２のレールの間に接続された第１のトランジスタを含み、検出電流は、第１のトランジスタのソースに入力され、増幅された検出電流は、第１のトランジスタのドレインから出力され、第１のトランジスタのゲートはバイアスをかけられる。この回路は、１００μＡ以下のアナログ信号を検出し、レール・ツー・レールデジタル信号を出力することができる。【選択図】図７
2006284577.tif 000002
【特許請求の範囲】
【請求項１】
検出電流入力を増幅するための電流増幅段、および増幅された検出電流入力を第１の入力として有する差動電圧コンパレータを含む電流検出回路であって、差動電圧コンパレータは、コンパレータカレントミラーおよびコンパレータ作動増幅器を含み、コンパレータ作動増幅器への入力は、コンパレータ差動増幅器のそれぞれのトランジスタのゲートに印加される電流検出回路。
【請求項２】
増幅段は、共通ゲート接続された第１のトランジスタを含む請求項１に記載の電流検出回路。
【請求項３】
増幅段は、第１のレールと第２のレールの間に接続された第１のトランジスタを含み、検出電流は、第１のトランジスタのソースに入力され、増幅された検出電流は、第１のトランジスタのドレインから出力され、第１のトランジスタのゲートはバイアスをかけられる請求項１または請求項２に記載の電流検出回路。
【請求項４】
第１のトランジスタは、第１および第２の負荷の間に接続される請求項２または請求項３に記載の電流検出回路。
【請求項５】
第１および第２の負荷は抵抗器である請求項４に記載の電流検出回路。
【請求項６】
第１および第２の負荷の少なくとも一方は能動負荷である請求項４に記載の電流検出回路。
【請求項７】
能動負荷は、そのゲートがバイアス回路によりバイアスをかけられるバイアストランジスタであり、前記バイアストランジスタは、第１のトランジスタとレールとの間に接続される請求項６に記載の電流検出回路。
【請求項８】
コンパレータの第２の入力が増幅段により増幅される先行請求項のいずれか１項に記載の電流検出回路。
【請求項９】
コンパレータカレントミラーの各分岐は、コンパレータカレントミラートランジスタを含み、前記コンパレータカレントミラー各々のゲートがバイアス回路図によりバイアスをかけられる先行請求項のいずれか１項に記載の電流検出回路。
【請求項１０】
差動電圧コンパレータは、単一の出力を有する先行請求項のいずれか１項に記載の電流検出回路。
【請求項１１】
差動電圧コンパレータは、コンパレータカレントミラーを含み、前記コンパレータカレントミラーの各分岐からの出力を有する先行請求項のいずれか１項に記載の電流検出回路。
【請求項１２】
差動電圧コンパレータのそれぞれの出力は、第２のカレントミラーのそれぞれの分岐に入力される請求項１１に記載の電流検出回路。
【請求項１３】
第２のカレントミラーの１つの分岐の出力が第２の増幅段に出力される請求項１２に記載の電流検出回路。
【請求項１４】
第２の増幅段の出力が第３のカレントミラーに接続される請求項１３に記載の電流検出回路。
【請求項１５】
第３のカレントミラーは、少なくとも２つの分岐を含み、各分岐は、１対のトランジスタを有しており、前記トランジスタ対の各々の第１のトランジスタのゲートは、第２の増幅段におけるトランジスタのゲートに接続され、前記トランジスタ対の各々の第２のトランジスタのゲートはバイアス回路によりバイアスをかけられる請求項１４に記載の電流検出回路。
【請求項１６】
第３のカレントミラーの各分岐の出力がプッシュ・プル回路に接続される請求項１４または１５に記載の電流検出回路。
【請求項１７】
コンパレータカレントミラーの各分岐の出力がプッシュ・プル回路に接続される請求項１１に記載の電流検出回路。
【請求項１８】
第２のカレントミラーの各分岐の出力がプッシュ・プル回路に接続される請求項１３に記載の電流検出回路。
【請求項１９】
単一の出力は、増幅器に接続される請求項１０に記載の電流検出回路。
【請求項２０】
回路は、１００μＡ以下のアナログ信号を検出し、レール・ツー・レールデジタル信号を出力することができる先行請求項のいずれか１項に記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出回路に関する。好ましくは、これらの検出回路は通常よりもかなり小さい電流の検出に適している。
【背景技術】
【０００２】
検出回路は、データの検出およびリクロッキングのためのリタイム回路、例えば位相ロックループ（ＰＬＬ）においてクロック信号を遅延するためのデスキュー回路、および受信回路におけるそれらの使用のために、デジタルデザインの重要なクラスを形成する。このクラスの回路は、メモリ回路においても広く使用されている。
【０００３】
基本的な既知の検出回路は、ラッチ段が続く検出フロント・エンドを含んでいる。その機能は、メモリセルのマトリックス内で選択されたメモリ要素中に蓄積された電荷を検出し、かくして選択されたメモリー要素が「０」を蓄えているのか「１」を蓄えているのかを決定することである。検出回路に関する先行研究は、従来のフリップ・フロップの感度および速度を改善するために、検出回路フロント・エンドを利用しようとする努力を含んでいた。
【０００４】
ほとんどの既存の検出回路は、蓄積コンデンサのマトリックスの電圧検出に基づく。蓄積コンデンサの両端の電圧レベルは、論理状態（「０」または「１」）に対応する。最も単純なケースでは、この電圧は、中間値と比較され、その差は増幅される。
【０００５】
図１は、２つの入力を有する電圧コンパレータを含む従来の検出回路を示す。第１の入力は基準電圧ＶＲＥＦに接続されており、第２の入力は電流源に接続されている。検出素子が電流源と並列接続されている。検出素子の特性の変化は、電圧コンパレータへ第２の入力として印加される電圧に影響を及ぼす。従って、検出素子がメモリセルであれば、コンパレータへの第２の入力は、メモリセル中に「０」または「１」に対応する電荷が蓄積されているかどうかに応じて変化する。入力は基準電圧と比較され、２つの入力間の差を表す信号が出力される。
【０００６】
図２において、検出素子は、電圧バイアスＶＢＩＡＳと負フィードバックに接続された演算増幅器Ｏｐａｍｐの一方の入力との間に直列接続されている。演算増幅器への電圧入力は、検出素子の特性が変化するにつれて変化する。演算増幅器の他方の入力は接地されている。このように、検出素子により検出された特性を表す電圧は、図１と同様に電圧コンパレータに入力される前に、増幅される。しかしながら、図１においては、ＶＲＥＦは電圧コンパレーターの負端子に入力されるのに対して、図２においては、ＶＲＥＦは電圧コンパレータの正端子に入力されることに注目すべきである。
【０００７】
図３は、トランジスタカレントミラーを含む従来の電圧コンパレータ回路を示す。カレントミラー能動負荷は、単段差動増幅器について高利得を達成するための方法である。トランジスタＴ３およびＴ４は、差動増幅器を構成する。例えば、検出電圧ＶＩＮ１および基準電圧ＶＩＮ２の差動入力は、トランジスタＴ３およびＴ４のそれぞれのゲートに接続される。トランジスタＴ１およびＴ２はカレントミラーを構成する。なぜならば、両方のトランジスタＴ３およびＴ４が、レールＶＤＤおよびＶＳＳの間に接続されており、それらが同じゲート入力を共有するからである。とりわけ、トランジスタＴ１は、ダイオード接続もされている。カレントミラーは、コレクタ負荷として働き、高い有効コレクタ負荷抵抗を提供し、利得を増大させる。そのような素子は、５０００以上の利得を無負荷で作り出すことができる。しかしながら、この利得は負荷と共に低下する。出力電圧ＶＯＵＴは、ダイオード接続ランジスタＴ１を含まないカレントミラーの分岐から取られる。ＶＯＵＴは、ＶＯＵＴ＝Ａ１（ＶＩＮ１−ＶＩＮ２）として求めることができ、Ａ１は、増幅定数である。これは、トランジスタＴ３、Ｔ４の差動対のテールに接続された共通バイアストランジスタＴ５のゲートに印加されるバイアス電圧ＶＢＩＡＳ１を変えることによりある程度制御できる。
【０００８】
図４は、従来の演算増幅器回路を示す。本質的に、演算増幅器回路は、図３に示される電圧コンパレータ、ならびにさらなる増幅段を含んでいる。この出力増幅段は、共通のドレイン接続トランジスタＴ６およびさらなるバイアス電圧ＶＢＩＡＳ２をそのゲートに印加されるトランジスタＴ７を含む。
【０００９】
従来の電圧センス増幅器（ＣＶＳＡ）回路図が図５に示してある。具体的には、図５はセンス増幅器を示し、これは、入力Ｄおよび（例えばメモリーセルからの）Ｄｂａｒならびにビット線ＯＵＴおよびＯＵＴｂａｒからの出力を有している。図５のフリップ・フロップ配置は、出力ＯＵＴおよびＯＵＴｂａｒが相補的であることを保証する。
【００１０】
センス増幅器の演算は、プレチャージ／放電および評価段階から構成される。ＤＣ電力消費を低減するため、センス増幅器は、評価チェーン中にクロックトランジスタを有している。具体的には、ボトムトランジスタの切り替えを制御するためにクロック信号Ｆを使用することにより、接地パスを省電力のために遮断することが可能になる。
【００１１】
センス増幅器は、トランジスタクロックの前縁でトリガされる。Ｄが高ければ、プレチャージされたノードＯＵＴは、パスＭＮ３、ＭＮ１およびＭＮ６を介して放電されて、ＭＮ４をオフにし、ＭＰ３をオンにする。Ｄｂａｒが高ければ、プレチャージされたノードＯＵＴは、パスＭＮ４、ＭＮ２およびＭＮ６を介して放電されて、ＭＮ３をオフにし、ＭＰ２をオンにする。
【００１２】
図６は、電流ステアリング論理センス増幅器（ＣＳＬＳＡ）を示しており、これも知られている。クロック信号ＣＬＳが高い場合、ＯＵＴおよびＯＵＴｂａｒ双方は、グラウンドにプレチャージされる。クロック信号ＣＬＫの立下り縁において、ノードＤが低ければ、電流Ｉｄ＋Ｉｓは、トランジスタＭＣ１を通って流れ、電流ＩｄのみがＭＣ２を通って流れる。電流における不均衡の結果として、ＯＵＴは０からＩｄまで変わるのに対して、ＯＵＴｂａｒはグラウンドにとどまる。
【００１３】
従来の検出回路は、入力ＶＩＮ１およびＶＩＮ２として電圧コンパレータ中のトランジスタのそれぞれのゲートに直接供給するビット線ＯＵＴおよびＯＵＴｂａｒを有している。これは実際上、高インピーダンス入力である。従って、従来の検出回路が経験する問題は、従来の検出回路の比較的高い電力および電圧要件である。特に、図５に示される増幅器を用いてメモリセルを読み取るために、メモリセルからのＤおよびＤｂａｒの値は、それらの値が入力されるそれぞれのトランジスタをオンにするために十分に高くなければならない。
【００１４】
電力を極力使用せず、その結果極力低い検流および電圧要件を有するメモリ回路を製造することが望ましい。しかしながら、例えば、図３および図４にそれぞれ示されるトランジスタＴ３およびＴ４をオンにするために、ゲート入力は十分高く電力供給されなければならない。このことも、回路の演算速度に影響を及ぼす。
【００１５】
加えて、図１および図２に示されるような検出素子は、電流または電圧の極めて微小な変化のみが検出されなければならないＤＮＡおよび指紋検出のような用途に一般的に使用される。より低い電力要件と高速性とを備える、パッシブマトリックスＦｅＲＡＭおよび光メモリのような他のタイプのメモリを提供することも望ましい。
【００１６】
図２に示されるような従来の手法は、検出された電圧信号が基準電圧ＶＲＥＦと共に電圧コンパレータに入力される前に、この検出された電圧信号を演算増幅器を用いて増幅することによりこの問題を克服しようとするものである。しかしながら、図４から明らかなように、高インピーダンス入力の問題は克服されない。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、数１０〜数１００マイクロアンペアオーダーの電流を正確に検出する課題に対処することを意図している。
【００１８】
本発明の別の目的は、従来の電圧モードセンス増幅器（ＣＶＳＡ）、または電流ステアリング論理センス増幅器（ＣＳＬＳＡ）の相対電力散逸を低減する課題に対処することである。
【課題を解決するための手段】
【００１９】
本発明によれば、検出電流入力を増幅するための電流増幅階、および増幅された検出電流入力を第１の入力として有するコンパレータを含む電流検出回路が提供される。
【００２０】
好ましくは、増幅段は、共通ゲート接続された第１のトランジスタを含み、より好ましくは、増幅段は、第１のレールと第２のレールとの間に接続された第１のトランジスタを含み、検出電流は、第１のトランジスタのソースに入力され、増幅された検出電流は、第１のトランジスタのドレインから出力され、第１のトランジスタのゲートはバイアスをかけられる。有利には、第１のトランジスタは、第１の負荷と第２の負荷との間に接続され、これらの負荷は抵抗器とすることができ、別の実施形態においては、第１の負荷および第２の負荷の少なくとも一方は、能動負荷である。能動負荷は、そのゲートがバイアス回路によりバイアスをかけられる、バイアストランジスタであることが好ましく、前記バイアスをかけられたトランジスタは、第１のトランジスタとレールとの間に接続される。
【００２１】
有利には、コンパレータの第２の入力は、増幅段により増幅される。
【００２２】
好ましくは、コンパレータは、差動電圧コンパレータである。この差動電圧コンパレータは、コンパレータカレントミラーおよびコンパレータ作動増幅器を含むことができ、コンパレータ作動増幅器への入力は、コンパレータ作動増幅器のそれぞれのトランジスタのゲートに印加される。
【００２３】
有利には、コンパレータカレントミラーの各分岐は、コンパレータカレントミラートランジスタを含み、該コンパレータカレントミラートランジスタ各々のゲートは、バイアス回路によりバイアスをかけられる。
【００２４】
要望があれば、差動電圧コンパレータは、単一の出力を有することができる。代わりに、差動電圧コンパレータは、コンパレータカレントミラーを含み該コンパレータカレントミラーの各分岐からの出力を有することができる。その場合、差動電圧コンパレータのそれぞれの出力は、好ましくは、第２のカレントミラーのそれぞれの分岐に入力される。
【００２５】
代わりに、第２のカレントミラーの１つの分岐の出力が、第２の増幅段に出力される。好ましくは、第２の増幅段の出力が第３のカレントミラーに接続される。第３のカレントミラーが少なくとも２つの分岐を含み、各分岐が１対のトランジスタを有し、前記トランジスタ対の各々のうちの第１のトランジスタのゲートが第２の増幅段におけるトランジスタのゲートに接続されており、前記トランジスタ対の各々のうちの第２のトランジスタのゲートがバイアス回路によりバイアスをかけられるのが好ましい。第３のカレントミラーの各分岐の出力が、プッシュ・プル回路に接続され得る。
【００２６】
代わりに、コンパレータカレントミラーの各分岐の出力が、プッシュ・プル回路に接続される。
【００２７】
さらなる別法において、第２のカレントミラーの各分岐の出力が、プッシュ・プル回路に接続される。
【００２８】
単一の出力がある場合、これは増幅器に接続され得る。
【００２９】
好ましい実施形態において、回路は、１００μＡ以下のアナログ信号を検出し、レール・ツー・レール（ｒａｉｌ−ｔｏ−ｒａｉｌ）デジタル信号を出力することができる。
【発明の効果】
【００３０】
本発明の検出回路により、通常よりもかなり小さい電流を検出することができる。
【００３１】
本発明を、図面を参照して単に例示として説明する。
【発明を実施するための最良の形態】
【００３２】
本発明の実施形態が図７に示してある。図７に示される回路１００は、低インピーダンスフロント・エンド１０、差動電圧コンパレータ２０、第１のカレントミラー３０、増幅段４０、第２のカレントミラー５０およびブッシュ・プル回路６０を含む。
【００３３】
低インピーダンスフロント・エンド１０は、検出されるべきそれぞれの電流を入力ｉｎ１およびｉｎ２として有する差動入力共通ゲート段を含む。例えば、電流ｉｎ１およびｉｎ２は、メモリセルから供給し得る。代わりに、ｉｎは、図１および図２に示されるような検出素子から供給し得る。入力ｉｎ２は、基準電流源から供給することができ、この基準電流源は、試験されるべき条件にさらされない別の検出素子とすることができる。
【００３４】
ｉｎ１についての入力共通ゲート段は、第１および第２レールＶＤＤ、ＶＳＳの間で作動し、トランジスタＴ１０を含み、このトランジスタは、そのゲートにバイアス電圧が印加され、２つの抵抗器１１、１２の間に直列接続される。電流ｉｎ１は、トランジスタＴ１０のソースに接続され、入力共通ゲート段の出力ｏｕｔ１は、トランジスタＴ１０のドレインに接続される。トランジスタＴ１０のゲートがすでにバイアスをかけられているので、トランジスタの閾値電圧に打ち勝つために検出電流が十分な電圧にある必要は全くない。従って、入力ｉｎ１は、適切に増幅できる低インピーダンス入力である。増幅度は、抵抗器１１、１２の抵抗を選択することにより、要望通りに制御できる。
【００３５】
同様に、ｉｎ２についての入力共通ゲート段は、第１および第２のレールＶＤＤ、ＶＳＳの間で作動し、トランジスタＴ２０を含み、このトランジスタは、そのゲートにバイアス電圧がかけられており、２つの抵抗器負荷１３、１４の間に直列接続される。好ましくは、トランジスタＴ２０および２つの抵抗器負荷１３、１４は、トランジスタＴ１０および２つの抵抗器負荷１１、１２と整合される。電流ｉｎ２は、トランジスタＴ２０のソースに接続され、出力ｏｕｔ２は、トランジスタＴ２０のドレインに接続される。従って、入力ｉｎ２も、低インピーダンス入力である。
【００３６】
両方の入力共通ゲート段は、それらの電流入力ｉｎ１、ｉｎ２が、センサ回路が検出するように設計されている特定事象と関連したパラメータ変化に応じて変化することを除けば、同じ条件の下で作動する。
【００３７】
各電流入力が、そのゲートに印加されるバイアス電圧を有することによりバイアスをかけられるトランジスタのソースに直接供給されるので、それらの入力は低インピーダンス入力である。特に、入力信号がトランジスタの閾値電圧に打ち勝つ必要は全くない。このことは、センス増幅器の演算頻度、それゆえ帯域幅および感度に直接影響する。加えて、入力段雑音寄与は、従来のセンス回路入力構成と比較して、この共通ゲート構成において比較的低い。
【００３８】
従って、低インピーダンスフロント・エンド１０は、差動電流を検出し、２つの電流入力間の電流差を増幅し、それに続く差動電圧増幅段とインタフェースするように働く。特に、低インピーダンスフロント・エンドは、必要な第１の段利得を提供する。
【００３９】
フロント・エンド１０の差動出力ｏｕｔ１およびｏｕｔ２は、差動電圧コンパレータ２０への入力ＶＩＮ１およびＶＩＮ２を形成する。差動電圧コンパレータ２０は、図３に示される先行技術の差動電圧コンパレータに類似している。しかしながら、トランジスタＴ６０は、ダイオード接続されていない。むしろ、回路１００は、トランジスタＴ７０からミラーされた電流を有するトランジスタＴ５０、Ｔ６０のゲートにバイアスをかけるために設けられたバイアス回路２５を含んでいる。バイアス回路２５も、差動電圧コンパレータ２０の共通トランジスタＴ６５にバイアスをかけるために用いられる。この配置により、差動電圧コンパレータ２０からの差動出力ＶＯＵＴ１およびＶＯＵＴ２が可能になる。
【００４０】
差動電圧コンパレータ２０からのＶＯＵＴ１は、第１のカレントミラー３０の第１の分岐に供給され、ＶＯＵＴ２は、第１のカレントミラー３０の第２の分岐に供給される。単一のトランジスタＴ９０、Ｔ１００が、各分岐中に設けられる。ＶＯＵＴ１は、トランジスタＴ９０、Ｔ１００双方のゲートへの共通入力とし使用され、単一の出力が、ＶＯＵＴ２に接続された第２の分岐から取られる。
【００４１】
第１のカレントミラー３０からの単一の出力は、増幅段４０の入力を形成する。増幅段は、その入力がトランジスタＴ１１０のドレインに接続され、その出力がトランジスタＴ１１０のドレインに接続された共通ソース増幅器である。ダイオード接続されたトランジスタＴ１２０は、負荷として働く。
【００４２】
トランジスタＴ１２０をダイオード接続するように働くだけでなく、増幅段４０の出力は、第２のカレントミラー５０のそれぞれの分岐５１、５２における両方のトランジスタＴ１３０およびＴ１５０のためのゲート入力として働く。トランジスタＴ１２０が、トランジスタＴ１３０およびＴ１５０と同じゲート入力を共有するので、第２のカレントミラー５０のそれぞれの分岐５１、５２は実際、増幅段４０においてミラーされることが注目される。第２のカレントミラー５０のそれぞれの分岐５１、５２の第２のトランジスタＴ１４０、Ｔ１６０は、バイアス回路２５を用いてバイアスをかけられる。
【００４３】
第２のカレントミラー５０の分岐５１、５２のそれぞれの出力は、２つのレールＶＳＳ、ＶＤＤの間に接続されるプッシュ・プル段６０のＰ型トランジスタＴ１５０およびＮ型トランジスタＴ１６０のゲートに入力される。従って、この回路の出力は、ＶＤＤまたはＶＳＳにおける単一の出力である。
【００４４】
要約すれば、図７は、共通ゲート低インピーダンスフロント・エンド構造を有する差動入力検出回路を示す。この回路構成は、必要な第１の段利得を提供する。この段には、必要な第２の段利得を提供する、ソース結合差動入力段に信号を供給するステップが続く。差動出力段からの信号は、共通ソース増幅器が続くカレントミラーを通して供給される。この信号はさらにミラーされ、出力段においてレール・ツー・レール電圧揺動を提供するためにプッシュ・プル対に接続される。
【００４５】
従って、本発明は、低インピーダンスフロント・エンドを有する検出回路を提供する。フロント・エンドは、数１０〜数１００マイクロアンペアオーダーの電流を検出可能なアナログフロント・エンドとすることができる。好ましくは、各入力は、共通ゲート低インピーダンスフロント・エンドを通され、回路は、レール・ツー・レールシングル・エンドデジタル出力揺動を与える。好ましくは、回路は、ラッチを駆動すること、またはデジタルの回路のそれぞれの段に先行することができる。従って、回路は、好ましくは、小さい差動信号を検出し、シングル・エンド出力においてそれをレール・ツー・レールの大きいデジタル信号に変換できる。
【００４６】
図９は、図７および図８（以下で説明）に示される検出回路の波形のシミュレーションを示す。特に、図９は、図７および図８に示される回路の過渡応答を、左手軸と対照して示される入力“／Ｉ１６／ＰＬＵＳ”および“／Ｉ８／ＰＬＵＳ”ならびに右手軸と対照して示される対応する出力“／ｏｕｔｒａｉｌ”と、水平軸に沿って示される時間とで示している。図９により例示されるように、１００μＡの差動入力を変化させることにより、−１．８Ｖ〜＋１．８Ｖのレール・ツー・レール出力が、「１」から「０」へそしてまた「１」へわずか１．５ｎｓの切り換え時間と共に提供される。特に、入力“／Ｉ１６／ＰＬＵＳ”が低下し入力“／Ｉ８／ＰＬＵＳ”が上昇すると、出力は上昇する。同様に、入力“／Ｉ１６／ＰＬＵＳ”が上昇し入力“／Ｉ８／ＰＬＵＳ”が低下すると、出力は低下する。
【００４７】
加えて、本発明により、図５に示されるような従来の電圧モードセンス増幅器（ＣＶＳＡ）、または図６に示されるような電流ステアリング論理センス増幅器（ＣＳＬＳＡ）に関する電力散逸の低減が可能になる。共通ゲートおよび差動入力構造についての上述の実施形態における回路位相は、低電圧トランジスタの使用により達成可能な、改善された省電力を提供することを意図している。
【００４８】
本発明の別の実施形態が図８に示してある。図７および図８の比較から分かるように、図８に示される回路２００は、図７に示される回路１００と同じ、すべてレールＶＤＤおよびＶＳＳの間に接続された、差動電圧コンパレータ２０、バイアス回路２５、第１のカレントミラー３０、増幅段４０、第２のカレントミラー５０およびプッシュ・プルレール対６０を含んでいる。これらについては、これ以上説明しない。
【００４９】
しかしながら、図８の差動電流入力段またはフロント・エンド１０は、図７のものとは異なる。具体的には、それぞれの共通ゲート入力段における第１の抵抗器１１、１３が、トランジスタＴ２１０、Ｔ２２０の形の能動負荷により置き換えられている。各トランジスタＴ２１０、Ｔ２２０は、それぞれのバイアス回路２１０、２２０によりバイアスをかけられる。
【００５０】
能動素子は、ポリ抵抗器であるかｎｗｅｌｌ抵抗器であるかに応じて１０〜１５％許容差を示す受動抵抗器よりもずっと少ない素子変動を有する。従って、実際には、抵抗器１１および１３の値がかなり異なることがあり、その結果、図７における回路のフロント・エンドにおいてそれぞれの共通ゲート増幅により提供される増幅もかなり異なることがある。回路１００が検出することを意図している小さい電流を考慮すると、これは問題を引き起し得る。図７における抵抗器１１、１３を、図６におけるバイアスをかけたトランジスタＴ２１０、Ｔ２２０で置き換えることにより、この問題がかなり軽減される。なぜならば、バイアスをかけられたトランジスタＴ２１０、Ｔ２２０の特性は、抵抗器１１、１３の抵抗よりも整合がずっと容易だからである。従って、図８の回路は、より小さい電流のより正確な検出が要求される場合に好ましい。
【００５１】
図７および図８に示される回路は実際上、混合信号分解である。各場合において、フロント・エンドは小さいアナログ型信号を検出し、回路はそれらの信号を、出力において１つの大きなデジタル（レール・ツー・レール）信号に変換する。結果として、回路は、非常に低い供給レールから離れて動作でき、主にデジタル環境での低電力動作の選択肢を提供できる。さらに、回路は、速度が増大している。なぜならば、回路は、高速の小型トランジスタを使用し、従って、非常に高い帯域幅を有しているからである。これらの回路は、約３．５ＧＨｚのクロック速度で動作できる。用途としては、光トランシーバ、アクティブおよびパッシブマトリックスＦｅＲＡＭおよびその他タイプのメモリ、指紋センサ回路、医学用途で使用されるセンサ回路および生体認証センサが含まれる。他の用途は、当業者にとり明らかであろう。
【００５２】
図７および図８に示される回路を含む本発明が、ＣＭＯＳトランジスタを用いて実施されるのが好ましい。加えて、回路中の様々な素子が整合されることが好ましい。例えば、カレントミラーのそれぞれの分岐中の素子は、好ましくは、インピーダンス整合される。従って、トランジスタＴ９０、Ｔ１００は、好ましくは整合される。
【００５３】
しかしながら、ＴＦＴのような、ＣＭＯＳ以外の実施も可能であるが、これらは異なる位相を必要とすることがある。加えて、図に示された特定の回路実装を用いるためのどのような要件もない。従って、段の種々の配置を用いることができる。さらに、個々の段における回路は使用される必要がない。Ｐ型およびＮ型トランジスタまたは他の切り換え素子の種々の組み合わせを用いた他の配置も可能である。
【００５４】
従って、図７および図８に示された低インピーダンス段１０を、図３に示された差動電圧増幅器のためのフロント・エンドとして用いることが可能であろう。単一の出力は、要望通りに増幅でき、アナログ信号として用いることができるであろう。代わりに、図７および図８に示されたフロント・エンド１０は、単一の入力および単一の出力を有する単一の共通ゲート段を含むフロント・エンドで置き換えることができるであろう。この単一の出力は、増幅したり、フロント・エンドとは無関係に生成された基準信号との比較のために差動コンパレータに直接入力したりできるであろう。
【００５５】
同様に、トランジスタＴ６０をダイオード接続して、コンパレータカレントミラーの他の分岐を形成するトランジスタＴ５０のためのバイアス電圧としてこれを使うことが可能であろう。単一の出力が、増幅段２０から取られ得るできるであろ。増幅段４０または第１のカレントミラー３０なしで済ませることができるであろう。要望があれば、バイアス回路２５を再設計したり、あるいは、回路の残りの部分についての当然の修正をすると同時に、このバイアス回路を完全に撤廃することさえ可能であろう。
【００５６】
明らかに、多くの置き換えが可能であり、これらの置き換えは、本発明の範囲に入る。従って、上記の説明は、単に例として与えられたものであり、本発明の範囲を逸脱することなく修正がなし得ることが当業者に理解されるであろう。
【図面の簡単な説明】
【００５７】
【図１】従来の検出回路の１つの実施形態を示す。
【図２】従来の検出回路の別の実施形態を示す。
【図３】従来の電圧コンパレータ回路を示す。
【図４】従来の演算増幅器回路を示す。
【図５】従来の電圧センス増幅器（ＣＶＳＡ）を示す。
【図６】従来の電流ステアリングセンス増幅器（ＣＳＬＳＡ）を示す。
【図７】本発明の１つの実施形態の検出回路の概要である。
【図８】本発明の別の実施形態の検出回路の概要である。
【図９】図７および図８に示される回路の波形のシミュレーションを示す。
【符号の説明】
【００５８】
１０  低インピーダンスフロント・エンド
１１  抵抗器負荷
１２  抵抗器負荷
１３  抵抗器負荷
１４  抵抗器負荷
２０  差動電圧コンパレータ
２５  バイアス回路
３０  第１のカレントミラー
４０  増幅段４０
５０  第２のカレントミラー
５１  分岐
５２  分岐
６０  プッシュプル回路
１００  回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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