(57)【要約】【課題】  ＦｅＲＡＭの評価情報、エラー情報をモニターし、この情報をメモリセルに記憶する。【解決手段】  強誘電体メモリ装置１には、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入出力バッファ回路７、制御回路８ａ、及び評価回路部９が設けられている。評価回路部９は、制御回路８ｂと温度感知回路１４から構成されている。温度感知回路１４は、バンドギャップ温度感知回路１５、利得回路１６、及びＡＤＣ１７から構成され、メモリ部２のチップ温度を感知する。そして、メモリ部２のチップ温度情報は、メモリ部２内のメモリセルアレイＢ１２に記憶される。【選択図】  図１
2006134529.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、
第１の制御信号にもとづいて前記メモリ部のチップ温度を感知する温度感知回路と、
前記温度感知回路から出力された前記メモリ部のチップ温度情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記メモリ部のチップ温度情報を外部に出力させる制御回路と
を具備することを特徴とする強誘電体メモリ装置。
【請求項２】
複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、
第１の制御信号にもとづいて外部電源電圧を感知する外部電源感知回路と、
前記外部電源感知回路から出力された前記外部電源電圧情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記外部電源電圧情報を外部に出力させる制御回路と
を具備することを特徴とする強誘電体メモリ装置。
【請求項３】
複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、
第１の制御信号にもとづいて前記メモリ部のチップ温度を感知する温度感知回路と、
第１の制御信号にもとづいて外部電源電圧を感知する外部電源感知回路と、
前記温度感知回路から出力された前記メモリ部のチップ温度情報、及び前記外部電源感知回路から出力された前記外部電源電圧情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記メモリ部のチップ温度情報、及び前記外部電源電圧情報を外部に出力させる制御回路と
を具備することを特徴とする強誘電体メモリ装置。
【請求項４】
複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、
前記第１のメモリセルアレイに記憶されたデータの誤り補正を行うＥＣＣ回路と、
前記第１のメモリセルアレイに記憶されたデータにエラーが発生した場合、エラー発生時の期待値データ及びアドレス情報とエラー発生回数情報を前記第２のメモリセルアレイに書き込ませ、且つ第１の制御信号を発生する第１の制御回路と、
前記第１の制御信号にもとづいて前記メモリ部のチップ温度を感知する温度感知回路と、
前記第１の制御信号にもとづいて外部電源電圧を感知する外部電源感知回路と、
前記エラー発生時の期待値データ及びアドレス情報と前記エラー発生回数情報、前記温度感知回路から出力された前記メモリ部のチップ温度情報、及び前記外部電源感知回路から出力された前記外部電源電圧情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記エラー発生時の期待値データ及びアドレス情報と前記エラー発生回数情報、前記メモリ部のチップ温度情報、及び前記外部電源電圧情報を外部に出力させる第２の制御回路と
を具備することを特徴とする強誘電体メモリ装置。
【請求項５】
前記温度感知回路は、前記第１の制御信号に基づいて前記メモリセルアレイのチップ温度を感知するバンドギャップ温度感知回路と、前記バンドギャップ温度感知回路から出力される信号を増幅動作する利得回路と、前記利得回路から出力された信号をデジタル変換するＡＤＣを具備することを特徴とする請求項１、３又は４に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリデバイスに係り、特に集積化されたＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）やＣｈａｉｎ  ＦｅＲＡＭを内蔵する強誘電体メモリ装置に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリであり、従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有している。ＦｅＲＡＭのメモリセルを構成するキャパシタには、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（（Ｂｉ、Ｌａ）４Ｔｉ３Ｏ１２）などの強誘電体キャパシタが用いられている。この強誘電体膜は、印加電界と電気分極量の関係においてヒステリシス特性を有し、このヒステリシス特性により、最後に印加した電界方向を分極量として残すことが可能で、この分極量を検出回路などにより検出してメモリとして使用する。
【０００３】
そして、ＦｅＲＡＭでは、任意の２値データを書き込んだ状態で高温保存したり、連続動作によりチップ温度が上昇すると、強誘電体のヒステリシス形状が変化して保存前に書き込んだデータと逆のデータを書き込むことが出来にくくなるというインプリント（Imprint）現象が発生する（例えば、特許文献１参照。）。
【０００４】
チップ温度や保存時の温度が高温であればあるほどヒステリシス形状変化の移動量が大きくなり、インプリント発生前に設定したデータと逆のデータを認識できなくなる。このため、インプリント現象を把握することは重要であるが、その発生状況を把握しにくいという問題点がある。また、印加される電圧の大小やアクセス回数により分極量が変化するが、同様にその状況を把握しにくいという問題点がある。
【特許文献１】特開２００１−２１７３９９号公報（頁６、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＦｅＲＡＭの評価情報、エラー情報をモニターし、この情報を記憶するメモリセルを備えた強誘電体メモリ装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の強誘電体メモリ装置は、複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、第１の制御信号にもとづいて前記メモリ部のチップ温度を感知する温度感知回路と、前記温度感知回路から出力された前記メモリ部のチップ温度情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記メモリ部のチップ温度情報を外部に出力させる制御回路とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の強誘電体メモリ装置は、複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、前記第１のメモリセルアレイに記憶されたデータの誤り補正を行うＥＣＣ回路と、前記第１のメモリセルアレイに記憶されたデータにエラーが発生した場合、エラー発生時の期待値データ及びアドレス情報とエラー発生回数情報を前記第２のメモリセルアレイに書き込ませ、且つ第１の制御信号を発生する第１の制御回路と、前記第１の制御信号にもとづいて前記メモリ部のチップ温度を感知する温度感知回路と、前記第１の制御信号にもとづいて外部電源電圧を感知する外部電源感知回路と、前記エラー発生時の期待値データ及びアドレス情報と前記エラー発生回数情報、前記温度感知回路から出力された前記メモリ部のチップ温度情報、及び前記外部電源感知回路から出力された前記外部電源電圧情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記エラー発生時の期待値データ及びアドレス情報と前記エラー発生回数情報、前記メモリ部のチップ温度情報、及び前記外部電源電圧情報を外部に出力させる第２の制御回路とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＦｅＲＡＭの評価情報、エラー情報をモニターし、この情報を記憶するメモリセルを備えた強誘電体メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る強誘電体メモリ装置について、図面を参照して説明する。図１は強誘電体メモリ装置を示す概略構成ブロック図である。
【００１１】
図１に示すように、強誘電体メモリ装置１には、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入出力バッファ回路７、制御回路８ａ、及び評価回路部９が設けられている。
【００１２】
メモリ部２は、第１のメモリセルアレイＡ１１、第２のメモリセルアレイＢ１２から構成され、メモリセルアレイＡ１１、メモリセルアレイＢ１２はＦｅＲＡＭからなる。
【００１３】
メモリセルアレイＡ１１は、ワード線ＷＬ、プレート線ＰＬ、及びビット線ＢＬに接続されたメモリセル１３を上下左右に複数個有し、各種情報の書き込み及び読み出しが行われる。メモリセル１３は、例えば、一つのトランジスタと一つの強誘電体キャパシタ（１Ｔｒ．／１Ｃａｐ．）からなる。そして、このトランジスタと強誘電体キャパシタは、ビット線ＢＬとプレート線ＰＬの間に縦続接続され、このトランジスタのゲートはワード線ＷＬに接続されている。なお、メモリセル１３の構成を１Ｔｒ．／１Ｃａｐ．の代わりに２Ｔｒ．／２Ｃａｐ．にしてもよい。
【００１４】
メモリセルアレイＢ１２は、ワード線ＷＬ、プレート線ＰＬ、及びビット線ＢＬに接続されたメモリセル１３を上下左右に複数個有し、メモリセルアレイＡ１１の評価情報、エラー情報を記憶する。なお、メモリセルアレイＡ１１に記憶する情報量が少ない場合、メモリセルアレイＢ１２をワード線ＷＬ１本分のＦｅｒｒｏ  Ｆｕｓｅ構造にしてもよい。
【００１５】
センスアンプ３は、メモリ部２と列デコーダ４の間に設けられ、メモリセルアレイＡ１１に記憶され、読み出されたデータを増幅して列デコーダ４を介して入出力バッファ回路７に出力する。列デコーダ４はセンスアンプ３に接して設けられ、アドレスバッファ５ａからの信号を入力し、その信号をメモリ部２（ビットラインＢＬ）に送信する。
【００１６】
アドレスバッファ５ａは、制御回路８ａから出力された信号を入力し、その信号を列デコーダ４に送信する。アドレスバッファ５ｂは、制御回路８ａから出力された信号を入力し、その信号を行デコーダ６に送信する。行デコーダ６は、メモリ部２に接して設けられ、アドレスバッファ５ｂからの信号を入力し、その信号をメモリ部２（ワードラインＷＬ）に送信する。
【００１７】
制御回路８ａは、外部から送信される各種制御信号を入力し、その信号をアドレスバッファ５ａ、アドレスバッファ５ｂに送信する。入出力バッファ回路７は、外部からの信号を入力し、その信号を列デコーダ４を介してメモリ部２に送信し、メモリ部２に記憶されたデータをセンスアンプ３を介して外部に出力する。
【００１８】
評価回路部９は、制御回路８ｂと温度感知回路１４から構成されている。温度感知回路１４は、バンドギャップ温度感知回路１５、利得回路１６、及びＡＤＣ（Analog  to  Digital  Converter）１７から構成されている。
【００１９】
バンドギャップ温度感知回路１５は、高電位側電源電圧、及び動作温度依存性が小さな回路構成を有し、第１の制御信号Ｚを入力し、制御信号Ｚの信号レベルが“Ｈｉｇｈ”レベルのときに動作してメモリ部２のチップ温度を感知し、制御信号Ｚの信号レベルが“Ｌｏｗ”レベルのときに動作を停止する。ここで、バンドギャップ温度感知回路１５は、例えば、ＣＭＯＳにより回路構成されているがバイポーラトランジスタを用いて回路構成してもよい。
【００２０】
利得回路１６は、バンドギャップ温度感知回路１５から出力されたデータ（メモリ部２のチップ温度情報）を入力し、増幅動作する。ＡＤＣ１７は、利得回路１６から出力された信号を入力し、その信号をデジタル変換する。ここで、メモリ部２のチップ温度データを高精度に分類するために、ＡＤＣ１７のビット数を大きく、例えば、１３ビットにするのが好ましい。
【００２１】
制御回路８ｂは、ＡＤＣ１７から出力された信号（メモリ部２のチップ温度データ）を入力し、アドレスバッファ５ａ、アドレスバッファ５ｂを介してメモリセルアレイのチップ温度データをメモリセルアレイＢ１２に書き込ませる。また、制御回路８ｂは、第２の制御信号Ｙを入力し、その信号にもとづいてメモリセルアレイＢ１２に書き込まれたメモリセルアレイのチップ温度データなどのＦｅＲＡＭの評価情報を読み出し、センスアンプ４及び入出力バッファ回路７を介してその情報を外部に出力させる。
【００２２】
ここで、メモリ部２のチップ温度を感知してメモリセルアレイＢ１２に記憶するタイミングは、電源投入時、メモリセルの所定アクセス回数時、或いは外部からメモリ部２のチップ温度記憶命令が発生した場合である。なお、メモリセルの所定のアクセス回数は、強誘電体メモリ装置１に内蔵されたカウンター（図示されていない）を用いて設定されている。
【００２３】
上述したように、本実施例の強誘電体メモリ装置では、制御信号Ｚにもとづいてメモリ部２のチップ温度を感知する温度感知回路１４と、メモリ部２のチップ温度情報を記憶するメモリセルアレイＢ１２とが設けられている。そして、随時メモリ部２のチップ温度を感知及び記憶し、制御信号Ｙにもとづいてメモリ部２のチップ温度情報を外部に出力している。このため、チップごとに温度情報が記憶されているので、ＦｅＲＡＭの評価及び不良解析を行う場合に役立つ。
【００２４】
なお、本実施例では、ＦｅＲＡＭのメモリセル１３を１Ｔｒ．／１Ｃａｐ．構成にしているが、ビット線ＢＬとプレート線ＰＬの間に複数のトランジスタ、及び複数の強誘電体キャパシタを配置し、複数のトランジスタの各ゲートにワード線ＷＬが接続されたＣｈａｉｎ  ＦｅＲＡＭを用いてもよい。
【実施例２】
【００２５】
次に、本発明の実施例２に係る強誘電体メモリ装置について、図面を参照して説明する。図２は評価回路部を示すブロック図、図３は第１及び第２の基準電圧の温度特性を示す図、図４は第２の基準電圧発生回路を示す回路図である。本実施例では、実施例１の温度感知回路の構成を変更している。
【００２６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２７】
図２に示すように、評価回路部９ａは、制御回路８ｃと温度感知回路１４ａから構成されている。温度感知回路１４ａは、ＡＤＣ１７ａ、増幅回路１８、第１の基準電圧発生回路１９ａ、及び第２の基準電圧発生回路１９ｂから構成されている。
【００２８】
第１の基準電圧発生回路１９ａは、第１の電圧Ｖ１を発生し、温度依存性が小さな回路構成を有し、例えば、バンドギャップレギュレータ回路からなり、図３に示すように、第１の電圧Ｖ１は温度に対して変化せず一定である。一方、第２の基準電圧発生回路１９ｂは、第２の電圧Ｖ２を発生し、図３に示すように、第２の電圧Ｖ２は直線性で正の温度係数を有し、室温以下の領域では第１の電圧Ｖ１より小さく、室温以上の領域では第１の電圧Ｖ１よりも大きい。
【００２９】
第２の基準電圧発生回路１９ｂは、図４に示すように、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に抵抗Ｒ１、抵抗Ｒ２が縦続接続され、抵抗Ｒ１と抵抗Ｒ２の間の接続ノードから第２の電圧Ｖ２が出力される。ここで、抵抗Ｒ１、抵抗Ｒ２は電圧係数の小さな抵抗が好ましく、抵抗Ｒ１の温度係数ＫＲ１１と抵抗Ｒ２の温度係数ＫＲ２１の関係は、
ＫＲ２１＞ＫＲ１１・・・・・・・・・・式（１）
で表され、ＫＲ１１、ＫＲ２１とも直線性で、且つ正の値を有する抵抗を用いるのが好ましい。
【００３０】
或いは、抵抗Ｒ１の温度係数ＫＲ１２と抵抗Ｒ２の温度係数ＫＲ２２の関係は、
ＫＲ２２＜ＫＲ１２・・・・・・・・・・式（２）
で表され、ＫＲ１２、ＫＲ２２とも直線性で、且つ負の値を有する抵抗を用いるのが好ましい。
【００３１】
増幅回路１８は、第１の制御信号Ｚを入力し、差動対を構成する２つのトランジスタを有する差動増幅回路であり、第１の電圧Ｖ１及び第２の電圧Ｖ２を入力し、増幅動作する。そして、制御信号Ｚの信号レベルが“Ｈｉｇｈ”のときに、増幅回路１８は動作し、制御信号Ｚの信号レベルが“Ｌｏｗ”のときに、増幅回路１８は動作を停止する。ＡＤＣ１７ａは、増幅回路１８から出力された信号を入力し、その信号をデジタル変換する。
【００３２】
制御回路８ｃは、ＡＤＣ１７ａから出力された信号を入力し、その信号をメモリセルアレイのチップ温度データに変換し、アドレスバッファ５ａ、アドレスバッファ５ｂを介してメモリ部２のチップ温度データをメモリセルアレイＢ１２に書き込ませる。また、制御回路８ｃは、第２の制御信号Ｙを入力し、その信号にもとづいてメモリセルアレイＢ１２に書き込まれたメモリ部２のチップ温度データなどのＦｅＲＡＭの評価情報を読み出し、センスアンプ４及び入出力バッファ回路７を介して外部に出力させる。
【００３３】
ここで、メモリ部２のチップ温度データを高精度に分類するために、ＡＤＣ１７ａのビット数を大きく、例えば、１３ビットにするのが好ましい。
【００３４】
上述したように、本実施例の強誘電体メモリ装置では、制御信号Ｚにもとづいてメモリ部２のチップ温度を感知する温度感知回路１４ａと、メモリ部２のチップ温度情報を記憶するメモリセルアレイＢ１２とが設けられている。そして、随時メモリ部２のチップ温度を感知及び記憶し、制御信号Ｙにもとづいてメモリ部２のチップ温度情報を外部に出力している。このため、実施例１と同様な効果を有する。
【００３５】
なお、本実施例では、制御回路８ｃでメモリ部２のチップ温度データに変換しているが、ＡＤＣ１７ａと制御回路８ｃの間に変換器を設け、ＡＤＣ１７ａから出力された信号をメモリ部２のチップ温度データに変換してもよい。また、増幅回路１８とＡＤＣ１７ａの間に変換器を設けてもよい。この場合、変換器はアナログ量を変換することになる。
【実施例３】
【００３６】
次に、本発明の実施例３に係る強誘電体メモリ装置について、図面を参照して説明する。図５は評価回路部を示すブロック図である。本実施例では、実施例１の温度感知回路の代わりに外部電源感知回路を設けている。
【００３７】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３８】
図５に示すように、評価回路部９ｂは、制御回路８ｄと外部電源感知回路２０から構成されている。外部電源感知回路２０は、ＡＤＣ１７ｂ、増幅回路１８ａ、第１の基準電圧発生回路１９ａ、及び第３の電圧Ｖ３から構成されている。第３の電圧Ｖ３は、外部電源の電圧をもとにしている。
【００３９】
増幅回路１８ａは、第１の制御信号Ｚを入力し、差動対を構成する２つのトランジスタを有する差動増幅回路であり、第１の電圧Ｖ１及び第３の電圧Ｖ３を入力し、増幅動作する。そして、制御信号Ｚの信号レベルが“Ｈｉｇｈ”のときに、増幅回路１８ａは動作し、制御信号Ｚの信号レベルが“Ｌｏｗ”のときに、増幅回路１８ａは動作を停止する。
【００４０】
ＡＤＣ１７ｂは、増幅回路１８ａから出力された信号を入力し、その信号をデジタル変換する。制御回路８ｄは、ＡＤＣ１７ｂから出力された信号を入力し、その信号を検知した外部電源電圧データに変換し、アドレスバッファ５ａ、アドレスバッファ５ｂを介して検知した外部電源電圧データをメモリセルアレイＢ１２に書き込ませる。また、制御回路８ｄは、第２の制御信号Ｙを入力し、その信号にもとづいてメモリセルアレイＢ１２に書き込まれた検知した外部電源電圧データを読み出し、センスアンプ４及び入出力バッファ回路７を介して外部に出力させる。
【００４１】
ここで、検知した外部電源電圧データを高精度に分類するために、ＡＤＣ１７ｂのビット数を大きく、例えば、１３ビットにするのが好ましい。検知した電圧データを感知してメモリセルアレイＢ１２に記憶するタイミングは、電源投入時、或いはメモリセルの所定アクセス回数時である。なお、メモリセルの所定のアクセス回数は、強誘電体メモリ装置１に内蔵されたカウンター（図示されていない）を用いて設定される。
【００４２】
上述したように、本実施例の強誘電体メモリ装置では、制御信号Ｚにもとづいて外部電源電圧を感知する外部電源感知回路２０と、外部電源電圧情報を記憶するメモリセルアレイＢ１２とが設けられている。そして、随時外部電源電圧を感知及び記憶し、制御信号Ｙにもとづいて外部電源電圧情報を外部に出力している。このため、チップごとに外部電源電圧情報が記憶されているので、ＦｅＲＡＭの評価及び不良解析を行う場合に役立つ。
【実施例４】
【００４３】
次に、本発明の実施例４に係る強誘電体メモリ装置について、図面を参照して説明する。図６は強誘電体メモリ装置を示す概略構成ブロック図である。本実施例では、評価回路部に温度感知回路と外部電源感知回路とを設けている。
【００４４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４５】
図６に示すように、強誘電体メモリ装置１ａには、メモリ部２、センスアンプ３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、入力バッファ回路７ａ、出力バッファ回路７ｂ、制御回路８ａ、評価回路部９ｃ、及びＥＣＣ（Error  Correction  Code）回路２１が設けられている。
【００４６】
入力バッファ回路７ａは、外部からの信号を入力し、その信号を列デコーダ４を介してメモリ部２に送信する。出力バッファ回路７ｂは、メモリ部２に記憶されたデータをセンスアンプ３及びＥＣＣ回路２１を介して外部に出力する。ＥＣＣ回路２１は、図示しない符号化回路、復号化回路、及び誤り訂正回路から構成され、記憶されたデータの誤り補正を行う。
【００４７】
評価回路部９ｃは、制御回路８ｅ、制御回路８ｆ、温度感知回路１４、及び外部電源感知回路２０から構成されている。制御回路８ｆは、ＦｅＲＡＭでエラーが発生した場合、ＥＣＣ回路２１を介してエラーしたときの期待値データ及びアドレスとエラー回数情報を入力し、アドレスバッファ５ａ、アドレスバッファ５ｂを介してエラーしたときの期待値データ及びアドレスとエラー回数情報をメモリセルアレイＢ１２に書き込ませる。また、ＦｅＲＡＭでエラーが発生した場合、制御信号Ｚを発生する。
【００４８】
温度感知回路１４は、第１の制御信号Ｚを入力し、ＦｅＲＡＭでエラーが発生したときのメモリ部２のチップ温度を感知する。外部電源感知回路２０は、制御信号Ｚを入力し、ＦｅＲＡＭでエラーが発生したときの外部電源電圧を感知する。
【００４９】
制御回路８ｅは、温度感知回路１４から出力されたメモリ部２のチップ温度データ、及び外部電源感知回路２０から出力された外部電源電圧データをアドレスバッファ５ａ、アドレスバッファ５ｂを介してメモリセルアレイＢ１２に書き込ませる。また、制御回路８ｅは、第２の制御信号Ｙを入力し、その信号にもとづいてメモリセルアレイＢ１２に書き込まれたＦｅＲＡＭでエラーが発生したときのメモリ部２のチップ温度データ、外部電源電圧データ、エラーしたときの期待値データ及びアドレスとエラー回数情報などのＦｅＲＡＭの評価情報を読み出し、センスアンプ４、ＥＣＣ回路２１、及び出力バッファ回路７ｂを介してその情報を外部に出力させる。ここで、制御回路８ｅ、制御回路８ｆを別個に設けているが一つの制御回路に統合してもよい。
【００５０】
上述したように、本実施例の強誘電体メモリ装置では、ＦｅＲＡＭでエラーが発生した場合、メモリセルアレイＢ１２にエラーしたときの期待値データ及びアドレスとエラー回数情報を記憶させる制御回路９ｆと、制御信号Ｚにもとづいてメモリ部２のチップ温度を感知する温度感知回路１４と、制御信号Ｚにもとづいて外部電源電圧を感知する外部電源感知回路２０と、エラーしたときの期待値データ及びアドレスとエラー回数情報、メモリ部２のチップ温度情報、外部電源電圧情報を記憶するメモリセルアレイＢ１２とが設けられている。そして、制御信号Ｙにもとづいてエラーしたときの期待値データ及びアドレスとエラー回数情報、メモリ部２のチップ温度情報、外部電源電圧情報を外部に出力している。このため、チップごとにエラーしたときの期待値データ及びアドレスとエラー回数情報、メモリ部２のチップ温度情報、外部電源電圧情報が記憶されているので、ＦｅＲＡＭの評価及び不良解析を行う場合に役立つ。
【００５１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５２】
例えば、実施例では、高集積度化した汎用ＦｅＲＡＭに適用したがＦｅＲＡＭを搭載した混載メモリ、ＡＳＩＣ、ＦＰＧＡやＩＣカードなどにも適用できる。また、メモリセルアレイＢ１２に記憶するデータは、テストパターンをデータとして入れておく。これにより情報管理を簡便にすることができる。
【００５３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の前記第１のトランジスタと同構造の第２のトランジスタ及び前記第１の強誘電体キャパシタと同構造の第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、第１の制御信号にもとづいて前記メモリ部のチップ温度を感知する温度感知回路と、前記温度感知回路から出力された前記メモリ部のチップ温度情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記メモリ部のチップ温度情報を外部に出力させる制御回路とを具備する強誘電体メモリ装置。
【００５４】
（付記２）  複数の第１のトランジスタ及び第１の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第１のメモリセルアレイと、複数の第２のトランジスタ及び第２の強誘電体キャパシタが設けられ、データの書き込み及び読み出しが行われる第２のメモリセルアレイを有するメモリ部と、温度依存性が小さな基準電圧発生回路と、前記基準電圧発生回路から出力された電圧及び外部電源電圧を入力し、増幅動作をする増幅回路と、前記増幅回路から出力された信号をデジタル変換するＡＤＣを有し、第１の制御信号にもとづいて外部電源電圧を感知する外部電源感知回路と、前記外部電源感知回路から出力された前記外部電源電圧情報を前記第２のメモリセルアレイに書き込ませ、第２の制御信号にもとづいて前記第２のメモリセルアレイに書き込まれた前記外部電源電圧情報を外部に出力させる制御回路とを具備する強誘電体メモリ装置。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１に係る強誘電体メモリ装置を示す概略構成ブロック図。
【図２】本発明の実施例２に係る評価回路部を示すブロック図。
【図３】本発明の実施例２に係る第１及び第２の基準電圧の温度特性を示す図。
【図４】本発明の実施例２に係る第２の基準電圧発生回路を示す回路図。
【図５】本発明の実施例３に係る評価回路部を示すブロック図。
【図６】本発明の実施例４に係る強誘電体メモリ装置を示す概略構成ブロック図。
【符号の説明】
【００５６】
１、１ａ  強誘電体メモリ装置
２  メモリ部
３  センスアンプ
４  列デコーダ
５ａ、５ｂ  アドレスバッファ
６  行デコーダ
７  入出力バッファ回路
７ａ  入力バッファ回路
７ｂ  出力バッファ回路
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ  制御回路
９、９ａ、９ｂ、９ｃ  評価回路部
１１  メモリセルアレイＡ
１２  メモリセルアレイＢ
１３  メモリセル
１４、１４ａ  温度感知回路
１５  バンドギャップ温度感知回路
１６  利得回路
１７、１７ａ、１７ｂ  ＡＤＣ
ＢＬ  ビット線
ＰＬ  プレート線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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