(57)【要約】      （修正有）【課題】配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、ゲート絶縁膜３ａ，３ｂを形成する工程と、ゲート配線４ａ，４ｂを形成する工程と、絶縁膜８を形成する工程と、接続孔８ａ，８ｂ，８ｃを形成する工程と、接続孔８ａ，８ｂ，８ｃに導電体９ａ，９ｂ，９ｃを埋め込む工程と、絶縁膜８上及び導電体９ａ，９ｂ，９ｃ上に、導電膜１１，１２，１３を形成する工程と、ドライエッチングを用いて導電膜１１，１２，１３をパターニングすることにより、絶縁膜８上に複数の配線１０ａ，１０ｂ，１０ｄ、及びダミー配線１０ｃを形成する工程とを具備する。ダミー配線１０ｃと、ダミー配線１０ｃに最も近い配線１０ｂの間隔は、配線１０ａ，１０ｂ，１０ｄの相互間隔以下である。【選択図】図１
2006351998.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート配線を形成する工程と、
前記半導体基板上及び前記ゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート配線上に位置する第１の接続孔、及び前記半導体基板上に位置する第２の接続孔それぞれを形成する工程と、
前記第１の接続孔に第１の導電体を埋め込むとともに、前記第２の接続孔に第２の導電体を埋め込む工程と、
前記絶縁膜上、前記第１の導電体上、及び前記第２の導電体上に、導電膜を形成する工程と、
ドライエッチングを用いて前記導電膜をパターニングすることにより、前記絶縁膜上に、一部が前記第１の導電体上を通る複数の配線、及び前記第２の導電体上を通るダミー配線を形成する工程と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔の最小値以下である半導体装置の製造方法。
【請求項２】
前記導電膜をパターニングする工程において、前記ダミー配線は、前記配線より太く形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜に前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔は複数形成される請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ダミー配線と、該ダミー配線に最も近い前記配線の間隔は、０．３μｍ以下である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板に素子分離膜を形成することにより、トランジスタが形成されるトランジスタ形成領域、及び電荷が放電される放電領域それぞれを他から分離する工程と、
前記トランジスタ形成領域に位置する前記半導体基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、前記放電領域に位置する半導体基板上、及び前記素子分離膜上に、導電膜を形成する工程と、
前記導電膜を、ドライエッチングを用いてパターニングすることにより、前記ゲート絶縁膜上を通る複数のゲート配線を形成するとともに、前記放電領域に位置する前記半導体基板上及び前記素子分離膜上にダミー配線を形成する工程と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記ゲート配線の間隔は、前記複数のゲート配線の相互間隔の最小値以下である半導体装置の製造方法。
【請求項６】
前記導電膜をパターニングする工程の後に、
前記ダミー配線上及び前記ゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート配線上に位置する第１の接続孔、及び前記ダミー配線上に位置する第２の接続孔それぞれを形成する工程と、
前記第１の接続孔に第１の導電体を埋め込むとともに、前記第２の接続孔に第２の導電体を埋め込む工程と、
前記絶縁膜上、前記第１の導電体上、及び前記第２の導電体上に、第２の導電膜を形成する工程と、
ドライエッチングを用いて前記第２の導電膜をパターニングすることにより、前記絶縁膜上に、一部が前記第１の導電体上を通る複数の配線、及び前記第２の導電体上を通る第２のダミー配線を形成する工程と、
を具備し、
前記第２のダミー配線と、該第２のダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔の最小値以下である請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板の一部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート配線と、
前記半導体基板上及び前記ゲート配線上に形成された絶縁膜と、
前記絶縁膜に形成され、前記ゲート配線上に位置する第１の接続孔と、
前記絶縁膜に形成され、前記半導体基板上に位置する第２の接続孔と、
前記第１の接続孔に埋め込まれた第１の導電体と、
前記第２の接続孔に埋め込まれた第２の導電体と、
前記絶縁膜上に形成され、一部が前記第１の導電体上に位置する複数の配線と、
前記絶縁膜上に形成され、前記第２の導電体上に位置するダミー配線と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔の最小値以下である半導体装置。
【請求項８】
前記ダミー配線は、前記複数の配線と同一工程で形成されている請求項７に記載の半導体装置。
【請求項９】
半導体基板に設けられ、トランジスタが形成されるトランジスタ形成領域、及び電荷が放電される放電領域それぞれを他から分離する素子分離膜と、
前記トランジスタ形成領域に位置する前記半導体基板に形成されたゲート絶縁膜と、
一部が前記ゲート絶縁膜上を通る複数のゲート配線と、
前記素子分離膜上に形成され、一部が前記放電領域の前記半導体基板上に位置するダミー配線と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記ゲート配線の間隔は、前記複数のゲート配線の相互間隔の最小値以下である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、配線形成又はゲート配線形成のためのドライエッチング時に、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法及び半導体装置に関する
【背景技術】
【０００２】
図９の各図は、従来の半導体装置の製造方法を説明する為の断面図である。まず、図９（Ａ）に示すように、シリコン基板１０１が有するウェル１２０に、２つのトランジスタを形成するとともに、シリコン基板１０１に放電用の不純物領域１０７ｄを形成する。ウェル１２０と放電用の不純物領域１０７ｄとは、十分に離れている。第１のトランジスタは、不純物領域１０７ａをソースとしており、不純物領域１０７ｂをドレインとしている。第２のトランジスタは、不純物領域１０７ｂをソースとしており、不純物領域１０７ｃをドレインとしている。
【０００３】
次いで、２つのトランジスタ及び放電用の不純物領域１０７ｄ上を含む全面上に、層間絶縁膜１０８を形成し、層間絶縁膜１０８にタングステンプラグ１０９ａ，１０９ｂ、及びダミータングステンプラグ１０９ｃを埋め込む。タングステンプラグ１０９ａ，１０９ｂは、それぞれトランジスタのゲート配線１０４ａ,１０４ｂに接続しており、ダミータングステンプラグ１０９ｃは放電用の不純物領域１０７ｄに接続している。
【０００４】
次いで、層間絶縁膜１０８、タングステンプラグ１０９ａ，１０９ｂ、及びダミータングステンプラグ１０９ｃそれぞれ上を含む全面上に、バリア膜１１１、Ａｌ合金膜１１２、及び反射防止膜１１３をこの順に積層する。バリア膜１１１は、ＴｉＮ膜及びＴｉ膜をこの順に積層した膜であり、反射防止膜１１３はＴｉ膜及びＴｉＮ膜をこの順に積層した膜である。次いで、反射防止膜１１３上にレジストパターン１５０を形成する。
【０００５】
次いで、図９（Ｂ）に示すように、レジストパターン１５０をマスクとして、プラズマを用いたドライエッチングを行う。Ａｌ合金膜に対するＴｉ膜及びＴｉＮ膜それぞれの選択比は、ほとんどない。このため、一回のドライエッチングによって、Ａｌ合金配線１１０ａ，１１０ｂ，１１０ｄ、及びダミーＡｌ合金配線１１０ｃが形成される。Ａｌ合金配線１１０ａ，１１０ｂはそれぞれタングステンプラグ１０９ａ，１０９ｂ上に位置しており、ダミーＡｌ合金配線１１０ｃは、ダミータングステンプラグ１０９ｃ上に位置している（例えば特許文献１参照）。ダミーＡｌ合金配線１１０ｃは、Ａｌ合金配線１１０ａ，１１０ｂ，１１０ｄからなる配線群から、十分離れている（例えば１μｍ以上）。
このドライエッチングにおいて、Ａｌ合金膜１１２等に対するプラズマチャージは、タングステンプラグ１０９ｃを介して不純物領域１０７ｄに放電される。
【特許文献１】特開平１０−１５４８０８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
配線を形成するときのドライエッチングにおいて、配線の密度が密な部分（例えば図４におけるＡｌ合金配線１１０ａ，１１０ｂ，１１０ｄの相互間）は、Ａｌ合金配線の密度が疎な部分（例えば図１０におけるＡｌ合金配線１１０ｃの周囲）と比べてエッチングレートが遅い。このため、図１０に示すように、ドライエッチングが進行すると、配線が密な部分では導電膜が相互に繋がったままであるが、配線が疎な部分では導電膜が互いに分離した状態になる。
【０００７】
一般に、トランジスタに接続する配線及びその周囲の配線の密度は密になりやすい。このため、ドライエッチングが進行すると、トランジスタに接続する配線は、周囲の配線には接続されているが、電荷が放電される部分（例えば図１０における不純物領域１０７ｄ）には接続されていない状態になる。このような状態でドライエッチングを継続すると、トランジスタに接続する配線のみならず、その周囲に位置する配線もアンテナとなり、イオンや電子等の電荷を補足しやすくなる。この結果、ゲート絶縁膜には多くの電荷がチャージし、チャージした電荷がゲート絶縁膜を介して半導体基板に流れ、ゲート絶縁膜にダメージを与えることがある。
このため、ドライエッチングが進行した後においても、ゲート絶縁膜に接続する配線に電荷がチャージすることを抑制できる技術の開発が望まれている。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、配線形成又はゲート配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板の一部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート配線を形成する工程と、
前記半導体基板上及び前記ゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記ゲート配線上に位置する第１の接続孔、及び前記半導体基板上に位置する第２の接続孔それぞれを形成する工程と、
前記第１の接続孔に第１の導電体を埋め込むとともに、前記第２の接続孔に第２の導電体を埋め込む工程と、
前記絶縁膜上、前記第１の導電体上、及び前記第２の導電体上に、導電膜を形成する工程と、
ドライエッチングを用いて前記導電膜をパターニングすることにより、前記絶縁膜上に、一部が前記第１の導電体上を通る複数の配線、及び前記第２の導電体上を通るダミー配線を形成する工程と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔の最小値以下である。
【００１０】
この半導体装置の製造方法によれば、該ダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔以下である。従って、ドライエッチングが進行しても、前記複数の配線の相互間が繋がっている間は、前記ダミー配線と該ダミー配線に最も近い前記配線の相互間は、互いに繋がった状態である。なお、ゲート配線にはゲート電極も含まれる。
【００１１】
このため、ドライエッチング時に前記複数の配線に生じるプラズマチャージは、前記ダミー配線及び前記第２の導電体を介して、前記半導体基板に放電される。従って、配線形成形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる。
前記ダミー配線と、該ダミー配線に最も近い前記配線の間隔は、例えば０．３μｍ以下である。
【００１２】
前記導電膜をパターニングする工程において、前記ダミー配線は、前記配線より太く形成されるのが好ましい。また、前記絶縁膜に前記第１の接続孔及び前記第２の接続孔を形成する工程において、前記第２の接続孔は複数形成されるのが好ましい。このようにすると、前記複数の配線に生じるプラズマチャージは、前記第２の接続孔に埋め込まれた前記第２の導電体を介して前記半導体基板に放電されやすくなる。
【００１３】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成することにより、トランジスタが形成されるトランジスタ形成領域、及び電荷が放電される放電領域それぞれを他から分離する工程と、
前記トランジスタ形成領域に位置する前記半導体基板に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、前記放電領域に位置する半導体基板上、及び前記素子分離膜上に、導電膜を形成する工程と、
前記導電膜を、ドライエッチングを用いてパターニングすることにより、前記ゲート絶縁膜上を通る複数のゲート配線を形成するとともに、前記放電領域に位置する前記半導体基板上及び前記素子分離膜上にダミー配線を形成する工程と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記ゲート配線の間隔は、前記複数のゲート配線の相互間隔の最小値以下である。
【００１４】
この半導体装置の製造方法によれば、ドライエッチングが進行しても、前記複数のゲート配線の相互間が繋がっている間は、前記ダミー配線と該ダミー配線に最も近い前記ゲート配線の相互間は、互いに繋がった状態である。
このため、ドライエッチング時に前記複数のゲート配線に生じるプラズマチャージは、前記ダミー配線を介して前記半導体基板に放電される。従って、ゲート配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる。
【００１５】
前記導電膜をパターニングする工程の後に、前記ダミー配線上及び前記ゲート配線上に、絶縁膜を形成する工程と、前記絶縁膜に、前記ゲート配線上に位置する第１の接続孔、及び前記ダミー配線上に位置する第２の接続孔それぞれを形成する工程と、前記第１の接続孔に第１の導電体を埋め込むとともに、前記第２の接続孔に第２の導電体を埋め込む工程と、前記絶縁膜上、前記第１の導電体上、及び前記第２の導電体上に、第２の導電膜を形成する工程と、ドライエッチングを用いて前記第２の導電膜をパターニングすることにより、前記絶縁膜上に、一部が前記第１の導電体上を通る複数の配線、及び前記第２の導電体上を通る第２のダミー配線を形成する工程とを具備してもよい。前記第２のダミー配線と、該第２のダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔の最小値以下である。
【００１６】
本発明に係る半導体装置は、半導体基板の一部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート配線と、
前記半導体基板上及び前記ゲート配線上に形成された絶縁膜と、
前記絶縁膜に形成され、前記ゲート配線上に位置する第１の接続孔と、
前記絶縁膜に形成され、前記半導体基板上に位置する第２の接続孔と、
前記第１の接続孔に埋め込まれた第１の導電体と、
前記第２の接続孔に埋め込まれた第２の導電体と、
前記絶縁膜上に形成され、一部が前記第１の導電体上に位置する複数の配線と、
前記絶縁膜上に形成され、前記第２の導電体上に位置するダミー配線と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記配線の間隔は、前記複数の配線の相互間隔の最小値以下である。前記ダミー配線は、前記複数の配線と同一工程で形成されている。
【００１７】
本発明に係る他の半導体装置は、半導体基板に設けられ、トランジスタが形成されるトランジスタ形成領域、及び電荷が放電される放電領域それぞれを他から分離する素子分離膜と、
前記トランジスタ形成領域に位置する前記半導体基板に形成されたゲート絶縁膜と、
一部が前記ゲート絶縁膜上を通る複数のゲート配線と、
前記素子分離膜上に形成され、一部が前記放電領域の前記半導体基板上に位置するダミー配線と、
を具備し、
前記ダミー配線と、該ダミー配線に最も近い前記ゲート配線の間隔は、前記複数のゲート配線の相互間隔の最小値以下である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、トランジスタ及び第一層目のＡｌ合金配線を形成する方法である。
【００１９】
まず、図１（Ａ）に示すように、ウェル２０ａが形成されているシリコン基板１に、素子分離膜２を、トレンチアイソレーション法を用いて埋め込む。これにより、トランジスタが形成されるトランジスタ形成領域１ａと、プラズマチャージが放電される放電領域１ｂとが互いに分離される。トランジスタ形成領域１ａはウェル２０ａに位置している。放電領域１ｂは、例えばトランジスタ形成領域に近接する位置に配置される。なお、素子分離膜２はＬＯＣＯＳ法により形成されてもよい。
【００２０】
次いで、シリコン基板１を熱酸化する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、トランジスタのゲート絶縁膜となる熱酸化膜３が形成される。なお、放電領域１ｂに位置するシリコン基板１にも熱酸化膜が形成される。
【００２１】
次いで、熱酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、熱酸化膜３上にはトランジスタのゲート配線４ａ，４ｂが形成される。ゲート配線４ａ，４ｂは、同一のウェル２０ａの上方に位置しており、互いに略平行である。次いで、ゲート配線４ａ，４ｂ及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、トランジスタの低濃度不純物領域６ａ，６ｂ，６ｃ，６ｄが形成される。また、放電領域１ｂに位置するシリコン基板１にも不純物が注入される。
【００２２】
次いで、ゲート配線４ａ，４ｂ上を含む全面上に酸化シリコン膜又は酸化シリコン膜と窒化シリコン膜の積層膜を形成し、この膜をエッチバックする。これにより、ゲート配線４ａ，４ｂの側壁はサイドウォール５で覆われる。なお、このエッチバック工程において、熱酸化膜３は、ゲート配線４ａ，４ｂの下に位置するゲート絶縁膜３ａ，３ｂを除いて薄くなる。
【００２３】
次いで、ゲート配線４ａ，４ｂ、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、不純物領域７ａ，７ｂ，７ｃが形成され、放電領域１ｂに位置するシリコン基板１には、放電用の不純物領域７ｄが形成される。
【００２４】
不純物領域７ａは、ゲート配線４ａを有するトランジスタのソースとして機能する。不純物領域７ｂは、ゲート配線４ａを有するトランジスタのドレイン、及びゲート配線４ｂを有するトランジスタのソースとして機能する。不純物領域７ｃは、ゲート配線４ｂを有するトランジスタのドレインとして機能する。
このようにして、シリコン基板１にはトランジスタ及び放電用の不純物領域７ｄが形成される。
【００２５】
次いで、トランジスタ及び放電用の素子それぞれを含む全面上に、酸化シリコンを主成分とする層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には接続孔８ａ，８ｂ，８ｃが形成される。接続孔８ａ，８ｂそれぞれは、ゲート配線４ａ，４ｂ上に位置している。接続孔８ｃは不純物領域７ｄ上に位置しており、接続孔８ａ，８ｂより多く、複数形成されている。
その後、レジストパターンを除去する。
【００２６】
次いで、接続孔それぞれの中及び層間絶縁膜８上に、タングステン膜をＣＶＤ法により形成する。次いで、この層間絶縁膜８上に位置するタングステン膜を、エッチバック又はＣＭＰ法により除去する。これにより、接続孔８ａ，８ｂ，８ｃそれぞれ内には、タングステンプラグ９ａ，９ｂ，９ｃが形成される。タングステンプラグ９ｃはタングステンプラグ９ａ，９ｂより多く形成される。
【００２７】
次いで、図１（Ｂ）に示すように、層間絶縁膜８上及びタングステンプラグ９ａ，９ｂ，９ｃそれぞれ上に、ＴｉＮ膜及びＴｉ膜をこの順に積層したバリア膜１１を、反応性スパッタリング法及びスパッタリング法により形成する。次いで、バリア膜１１上にＡｌ合金膜１２をスパッタリング法により形成する。次いで、Ａｌ合金膜１２上に反射防止膜１３を形成する。反射防止膜１３は、Ｔｉ膜及びＴｉＮ膜をこの順に積層した膜であり、スパッタリング法及び反応性スパッタリング法を用いて形成される。
【００２８】
次いで、図１（Ｃ）に示すように、反射防止膜１３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、反射防止膜１３上にはレジストパターン５０が形成される。次いで、配線１０ａ，１０ｂ，１０ｄ及びダミー配線１０ｃを形成するために、レジストパターン５０をマスクとして、プラズマを用いたドライエッチングを行う。
【００２９】
配線１０ａ，１０ｂ，１０ｄ及びダミー配線１０ｃは、互いに略平行である。配線１０ａ，１０ｂは、それぞれタングステンプラグ９ａ，９ｂ上に位置している。ダミー配線１０ｃは、配線１０ａ，１０ｂ，１０ｄより太く、タングステンプラグ９ｃ上に位置している。配線１０ｄは、配線１０ａ，１０ｂを挟んでダミー配線１０ｃと対向する位置に配置されている。
【００３０】
このドライエッチングの初期において、反射防止膜１３又はＡｌ合金膜１２には電荷がチャージする。タングステンプラグ９ｃは複数形成されており、タングステンプラグ９ａ，９ｂより多い。また、上記したようにダミー配線１０ｃは配線１０ａ，１０ｂ，１０ｄより太い。このため、タングステンプラグ９ｃから不純物領域７ｄまでの抵抗は、タングステンプラグ９ａ，９ｂそれぞれからゲート絶縁膜３ａ，３ｂの下方に位置するウェル２０ａまでの抵抗より低い。従って、チャージした電荷は、複数のタングステンプラグ９ｃを介して不純物領域７ｄに放電される。
【００３１】
また、配線１０ａ，１０ｂ，１０ｄそれぞれの相互間隔は、デザインルール上の最小スペース（例えば０．３μｍ）である。配線１０ｂとダミー配線１０ｃの相互間隔は、デザインルール上の最小スペース以下（例えば０．３μｍ以下）である。
【００３２】
このため、ドライエッチングが進行すると、配線１０ａ，１０ｂ，１０ｄ、及びダミー配線１０ｃからなる配線群は、他から切り離され、かつ互いの間は繋がっている状態になる。しかし、ダミー配線１０ｃは、配線１０ａ，１０ｂ，１０ｄより太くて低抵抗であり、かつタングステンプラグ９ｃを介して放電用の不純物領域７ｄに接続している。従って、図１（Ｃ）の状態以降のドライエッチングにおいて、配線１０ａ，１０ｂ，１０ｄにチャージした電荷は、ダミー配線１０ｃ及び複数のタングステンプラグ９ｃを介して不純物領域７ｄに放電される。従って、ドライエッチング時のチャージによる、ゲート絶縁膜３ａ，３ｂのダメージが抑制される。
【００３３】
その後、図２（Ａ）に示すように、ドライエッチングがさらに進行すると、配線１０ａ，１０ｂ，１０ｄ、及びダミー配線１０ｃは、互いに切り離される。なお、ダミー配線１０ｃと配線１０ｂの相互間隔が最小スペース未満である場合、配線１０ａ，１０ｂ，１０ｄが互いに切り離された後、配線１０ｂとダミー配線１０ｃが切り離される。
そして、図２（Ｂ）に示すように、レジストパターン５０を除去する。
【００３４】
以上、本発明の第１の実施形態によれば、配線１０ａ，１０ｂ，１０ｄからなる配線群の隣に、ダミー配線１０ｃを、デザインルール上の最小スペース以下（例えば０．３μｍ以下）の間隔で配置している。このため、ドライエッチングの後半でも、配線１０ａ，１０ｂ，１０ｄからなる配線群は、ダミー配線１０ｃと繋がっている。従って、配線１０ａ，１０ｂ，１０ｄにチャージした電荷は、ダミー配線１０ｃ及びタングステンプラグ９ｃを介して不純物領域７ｄに放電される。また、ダミー配線１０ｃは配線１０ａ，１０ｂ，１０ｄより太く、かつタングステンプラグ９ｃはタングステンプラグ９ａ，９ｂより多く形成されている。このため、チャージした電荷は放電されやすい。
従って、ゲート配線４ａ，４ｂ形成時におけるゲート絶縁膜３ａ，３ｂへのチャージダメージが抑制される。
【００３５】
図３〜図８は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の図である。図３〜図８において、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図である。図８は、図７の次の工程を説明する為の断面図である。本実施形態はシリコン基板にトランジスタを形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３６】
まず、図３の各図に示すように、シリコン基板１にウェル２０ａ及び素子分離膜２を形成する。これにより、トランジスタ形成領域１ａ及び放電領域１ｃが互いに分離される。放電領域１ｃは、図３（Ａ）の平面図において、トランジスタ形成領域１ａの右斜め上に位置している。
【００３７】
その後、熱酸化法を用いて、トランジスタのゲート絶縁膜となる熱酸化膜３を形成する。この工程において、放電領域１ｃ上にも熱酸化膜（図示せず）が形成されるが、この熱酸化膜は、第１の実施形態における放電領域１ｂの熱酸化膜を除去する方法と同一の方法を用いて、除去される。
【００３８】
次いで、図４の各図に示すように、素子分離膜２、トランジスタ形成領域１ａに位置する熱酸化膜３、及び放電領域１ｃに位置するシリコン基板１それぞれを含む全面上に、ポリシリコン膜４をプラズマＣＶＤ法により形成する。このとき、ポリシリコン膜４には電荷がチャージするが、チャージした電荷は放電領域１ｃに位置するシリコン基板１に放電される。このため、熱酸化膜３へのチャージダメージが抑制される。
【００３９】
次いで、図５の各図に示すように、ポリシリコン膜４上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜４上にはレジストパターン５１が形成される。次いで、レジストパターン５１をマスクとして、ゲート配線４ａ，４ｂ及びダミー配線４ｃを形成するためのドライエッチングを行う。ゲート配線４ａ，４ｂは互いに略平行であり、熱酸化膜３の一部であるゲート絶縁膜３ａ，３ｂ上を通っている。ダミー配線４ｃは、ゲート配線４ａ，４ｂと略平行である。また、ダミー配線４ｃとゲート配線４ｂの間隔は、ゲート配線４ａ，４ｂの相互間隔（例えば０．３μｍ）以下である。
【００４０】
このドライエッチングの初期において、ポリシリコン膜４にはプラズマからの電荷がチャージするが、チャージした電荷は放電領域１ｃに放電される。
また、ドライエッチングが進行すると、図５（Ｂ）に示すように、ゲート配線４ａ，４ｂ及びダミー配線４ｃは、互いの間が切断されていないが、他から切り離された状態になる。このような状態になっても、ゲート配線４ａ，４ｂ及びダミー配線４ｃにチャージした電荷は、ダミー配線４ｃの下に位置する放電領域１ｃから放電される。
従って、ゲート絶縁膜３ａ，３ｂへのチャージダメージが抑制される。
【００４１】
さらに、図６の各図に示すように、ドライエッチングが進行すると、ゲート配線４ａ，４ｂ及びダミー配線４ｃは互いに分離される。
【００４２】
その後、図７の各図に示すように、レジストパターン５１を除去する。次いで、低濃度不純物領域６ａ，６ｂ，６ｃ，６ｄ、サイドウォール５、及び不純物領域７ａ，７ｂ，７ｃを形成する。これらの形成方法は第１の実施形態と同一である。
【００４３】
さらに、図８の断面図に示すように、層間絶縁膜８、タングステンプラグ９ａ，９ｂ，９ｃ、配線１０ａ，１０ｂ及びダミー配線１０ｃを形成する。本実施形態において、タングステンプラグ９ｃはダミー配線４ｃ上に位置している。これらの形成方法は第１の実施形態と同一である。このため、配線１０ａ，１０ｂ及びダミー配線１０ｃを形成するときにチャージした電荷は、ダミー配線４ｃを介して放電領域１ｃに放電される。
【００４４】
以上、本発明の第２の実施形態によれば、ゲート配線４ａ，４ｂの隣にダミー配線４ｃを、ゲート配線４ａ，４ｂの相互間以下の間隔で配置している。このため、ドライエッチングの後半でも、ゲート配線４ａ，４ｂはダミー配線４ｃと繋がっている。従って、ゲート配線４ａ，４ｂにチャージした電荷は、ダミー配線４ｃを介して放電領域１ｃのシリコン基板１に放電される。このため、ゲート絶縁膜３ａ，３ｂへのチャージダメージが抑制される。
また、第１の実施形態と同一の効果を得ることもできる。
【００４５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明すするための断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図。
【図４】（Ａ）は図３の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図。
【図５】（Ａ）は図４の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図。
【図６】（Ａ）は図５の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図。
【図７】（Ａ）は図６の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図。
【図８】図７の次の工程を説明する為の断面図。
【図９】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図１０】従来の課題を説明する為の断面図。
【符号の説明】
【００４７】
１，１０１…シリコン基板、１ａ…トランジスタ形成領域、１ｂ，１ｃ…放電領域、２…素子分離膜、３…熱酸化膜、３ａ，３ｂ…ゲート絶縁膜、４ａ，４ｂ，１０４ａ，１０４ｂ…ゲート配線、４ｃ…ダミー配線、５…サイドウォール、６ａ，６ｂ，６ｃ，６ｄ…低濃度不純物領域、７ａ，７ｂ，７ｃ，７ｄ，１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，８ｃ…接続孔、９ａ，９ｂ，９ｃ，１０９ａ，１０９ｂ，１０９ｃ…タングステンプラグ、１０ａ，１０ｂ，１０ｄ…配線、１０ｃ…ダミー配線、１１…バリア膜、１２，１１２…Ａｌ合金膜、１３，１１３…反射防止膜、２０ａ，１２０…ウェル、５０，５１，１５０…レジストパターン、１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ…Ａｌ合金配線、１１１…バリア膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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