(57)【要約】【課題】サイドウォール構造を利用する自己整合スプリットゲート型メモリセルと微細ＭＯＳトランジスタの混載における最適ゲート高さの差に起因する注入イオン突き抜けの課題を解決する。【解決手段】  自己整合スプリットゲート型メモリセルのサイドウォールゲート電極高さがロジック部のゲート電極高さを上回るように、サイドウォールを形成するメモリ部選択ゲート電極をロジック部ゲート電極より高く形成する。又、ロジック部はゲート電極形成前迄にゲート電極高さ低減処理を行う。【選択図】  図１３
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【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に、第１のゲート絶縁膜と少なくとも１種類以上の第１のゲート電極材料からなる第１のゲート電極構造と、
前記第１のゲート電極構造に対するサイドウォール構造として、第２のゲート絶縁膜と第２のゲート電極材料から成る第２のゲート電極構造と、
前記第１の領域と重ならない第２の領域において、前記第１のゲート絶縁膜材料と前記第１のゲート電極材料からなる第３のゲート電極構造と、を有し、且つ
前記第３のゲート電極構造の高さは、前記第２のゲート電極構造の高さより低いことを特徴とする不揮発性半導体装置。
【請求項２】
半導体基板上に、第１のゲート絶縁膜に続いて、少なくとも１種類以上の材料からなる第１のゲート電極膜を形成する工程、
前記第１のゲート電極膜を加工して第１のゲート電極構造を形成する工程、
前記第１のゲート電極構造の一方のサイドウォールに、第２のゲート絶縁膜と第２のゲート電極膜を有する第２のゲート電極構造を形成する工程、とを有し、且つ
前記第１のゲート電極膜を形成する工程の後に、前記第１及び第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、
前記第１のゲート電極膜の膜厚を所定量だけ減少させる電極膜厚調整工程と、
前記電極膜厚調整を行ったゲート電極膜を加工して第３のゲート電極構造を形成する工程と、を有することを特徴とする不揮発性半導体装置の製造方法。
【請求項３】
前記第１のゲート電極膜として、第１の非結晶シリコン膜と、酸化シリコン膜と、第２の非結晶シリコン膜の積層膜を用いることを特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項４】
前記第１のゲート電極膜として、多結晶シリコン膜と、酸化シリコン膜の積層膜を用いることを特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項５】
前記第１のゲート電極膜として、多結晶シリコン膜と、シリコンゲルマニウム膜の積層膜を用いることを特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項６】
前記第１のゲート電極膜として、単層構造の膜を用い、且つ
前記電極膜厚調整工程としてドライエッチングを用いること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項７】
前記第１のゲート電極膜として、単層構造の膜を用い、且つ
前記電極膜厚調整工程としてウェットエッチングを用いること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項８】
前記第２のゲート電極構造を形成した後に、第１及び第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、第１のゲート電極膜の電極膜厚調整工程と第３のゲート電極構造を形成する工程を実施することを特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項９】
前記第１のゲート電極膜を加工して第１のゲート電極構造を形成した後に、第１及び第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、第１のゲート電極膜の電極膜厚調整工程を実施し、且つ
前記第１の領域において第２のゲート電極構造を形成した後に、前記第２の領域において第３のゲート電極構造を形成する工程を実施すること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項１０】
前記第１のゲート電極膜を堆積した後に、第１および第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、第１のゲート電極膜の電極膜厚調整工程を実施し、且つ
前記第１の領域において第２のゲート電極構造を形成した後に、前記第２の領域において第３のゲート電極構造を形成する工程を実施すること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項１１】
前記第１のゲート電極構造を形成した後に、第１および第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、第１のゲート電極膜の電極膜厚調整工程と第３のゲート電極構造を形成する工程を実施し、
その後に、前記第１の領域において第２のゲート電極構造を形成すること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項１２】
前記第１のゲート電極膜を堆積した後に、第１および第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、第１のゲート電極膜の電極膜厚調整工程を実施し、且つ
前記第１の領域において前記第１のゲート電極膜を加工して第１のゲート電極構造を形成した後に、前記第２の領域において第３のゲート電極構造を形成する工程を実施すること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【請求項１３】
前記第１のゲート電極膜を堆積した後に、第１および第２のゲート電極構造を形成する第１の領域と重ならない第２の領域において、第１のゲート電極膜の電極膜厚調整工程と第３のゲート電極構造を形成する工程を実施し、
その後に、前記第１の領域において前記第１のゲート電極膜を加工して第１のゲート電極構造を形成すること、を特徴とする請求項２に記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置とその製造方法に関わるものである。特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載するに極めて有用なものである。
【背景技術】
【０００２】
半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には、混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納し、随時、読み出して使用する。
【０００３】
このような論理用半導体装置との混載に適した不揮発性メモリのセル構造として、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなるスプリットゲート型メモリセルが挙げられる。この構造では注入効率の良いソースサイドインジェクション（ＳＳＩ）方式を採用できるため書き込み高速化と電源部面積の低減が図れること、メモリセル選択トランジスタおよびこれに接続するトランジスタを素子面積の小さい低圧系のトランジスタで構成できるため周辺回路の面積を低減できること、から混載用途に適している。これに関連する文献として、例えば、特開平５−４８１１３号公報（特許文献１）、特開平５−１２１７００号（特許文献２）、アイ・イー・イー・イー、１９９４シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集７１ページ乃至７２ページ（非特許文献１）、及びアイ・イー・イー・イー、１９９７シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集６３ページ乃至６４ページ（非特許文献２）などが挙げられる。
【０００４】
記憶用ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式（特許文献２、非特許文献１）と、窒化珪素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式（特許文献１、非特許文献２）がある。フローティングゲート方式は携帯電話向けのプログラム格納用フラッシュメモリやデータ格納用大容量フラッシュメモリなどに広く用いられており、電荷保持特性が良い。しかし微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、構造が複雑化している。保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さは８ｎｍ程度以上必要とされており、高速化、高集積化を目的とした微細化の限界が近づいている。導電体に電荷を蓄えるため、フローティングゲート周囲の酸化膜に１箇所でもリークパスとなる欠陥があると極端に電荷保持寿命が低下する。
【０００５】
一方、ＭＯＮＯＳ方式は、一般的には電荷保持特性がフローティングゲートに比べて劣り、閾値電圧は時間の対数で低下していく傾向にある。このため、古くから知られた方式ではありながら、一部の製品でのみ実用化されるに留まっていた。しかし、絶縁体に電荷を蓄える離散的記憶方式であるため、幾つかのリークパスがあっても全保持電荷が失われることはなく、酸化膜欠陥に強い。従って、８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいことなどの特徴がある。こうした点から、ＭＯＮＯＳ方式は、近年、微細化の進展につれて再び注目されている。
【０００６】
特に微細化に適したスプリットゲート構造として、自己整合を利用して片方のＭＯＳ型トランジスタをサイドウォールで形成する構造がある（特許文献１、非特許文献２）。この場合、ホトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するトランジスタのゲート長はホトリソグラフィの最小解像寸法以下とできることから、２種のトランジスタ各々をホトマスクで形成する従来の構造に比べより微細なメモリセルを実現できる。
【０００７】
自己整合を用いたスプリットゲート型メモリセルの中でも、例えば前記特許文献３、前記非特許文献２に示される自己整合ゲート側をＭＯＮＯＳ構造で形成したメモリセルは、高速な論理回路部との混載に適する。このメモリセルの代表的な断面図を図１に示す。半導体基板６０上にメモリゲート１１と選択ゲート１２とが配置されている。ここに例示された構造は、選択ゲート１２の側壁に、ＳｉＯ２膜１３、Ｓｉ３Ｎ４膜１４、ＳｉＯ２膜１５からなるＯＮＯ膜（以下、こうした多層膜をＯＮＯ膜と称する）とサイドウォール構造のポリシリコン電極によりメモリゲート１１が形成されている。不純物拡散層１、５及び選択ゲート１２、メモリゲート１１の上部にはコバルトのシリサイド層１６を形成する。
【０００８】
このメモリセルは、構造上、選択ゲート１２側を先に形成するため、シリコン基板界面の品質が良い状態で、選択ゲート１２と、同時に形成する論理回路部のゲート酸化膜を形成できる。界面品質に敏感な、高速動作用の薄膜ゲートのトランジスタを先に作成できるため、混載する論理回路部と選択ゲートの性能が向上する。記憶された情報の読み出しは、高性能な選択ゲートのトランジスタの動作だけで可能で、これに接続するトランジスタも、すべて薄膜の低圧系で構成できるため、読み出しの高速化と回路面積の低減が図れる。尚、図１では、半導体記憶装置における、メモリ部のみ図示され、上述の論理回路部は図示されていない。
【０００９】
【特許文献１】特開平５−４８１１３号公報
【特許文献２】特開平５−１２１７００号公報
【特許文献３】特願２００２−３５２０４０号公報
【非特許文献１】アイ・イー・イー・イー、１９９４シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集７１ページ乃至７２ページ
【非特許文献２】アイ・イー・イー・イー、１９９７シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集６３ページ乃至６４ページ
【発明の開示】
【発明が解決しようとする課題】
【００１０】
スプリットゲート型ＭＯＮＯＳメモリセルの製造プロセスは標準ＣＭＯＳプロセスとの整合性が良い特長があり、不揮発メモリを混載するマイコン等への搭載に適する。こうした側面を、半導体記憶装置における、メモリ領域及び論理回路領域を合わせての製造工程例を説明し、合わせて難点を説明する。図２〜図１０は、ＣＭＯＳロジックプロセスと混載する製造プロセスフローである。それぞれ図の左側はメモリ領域（Ｍｅｍｏｒｙ  ａｒｅａ）の断面を、右側はＣＭＯＳを形成するロジック領域（Ｌｏｇｉｃ  ａｒｅａ）の断面を現す。図２は、シリコン基板６０上にゲート絶縁膜６とポリシリコンからなるゲート電極材料３４を成膜した段階である。ＭＯＮＯＳメモリ部の選択トランジスタとロジック部トランジスタはゲート絶縁膜６を共通化している。図では省略するが、具体的な製品の製造工程では、この前段階として、通常の方法を用いて素子分離構造を形成している。続いて、ホトリソグラフィとドライエッチングによりメモリ領域のゲート電極構造１２を形成した（図３）。続いて、ＳｉＯ２膜１３、Ｓｉ３Ｎ４膜１４、ＳｉＯ２膜１５からなるＯＮＯ膜１８を堆積した（図４）。更に、メモリゲート電極材料とするため第２の電極材料として不純物をドープしたアモルファスシリコンを堆積する。そして、このアモルファスシリコン膜をドライエッチングでエッチバックしてゲート電極の側壁のみにサイドウォール１１、４０としてアモルファスシリコン膜を残す（図５）。形成したサイドウォール１１、４０のうち、不要なメモリゲートの片側４０をドライエッチングで除去して、さらにサイドウォール電極を除去した下層のＯＮＯ膜も除去する。更に、低濃度不純物領域１、５を形成する（図６）。
【００１１】
次に図７に示すように、ホトリソグラフィとドライエッチングを用いてロジック領域のゲート電極構造１７を形成する。ここから、ＭＯＮＯＳメモリセルとロジック部トランジスタ両方のサイドウォールとなるＳｉＯ２膜１９を堆積しエッチバックする。そして、深い高濃度不純物領域１８を形成する（図８）。ゲート電極１２、１７と拡散層１８の低抵抗化のためコバルトでのシリサイド化２７を行った（図９）。その後、１層目の絶縁膜４２を堆積し（図１０）、平坦化とコンタクト部の形成を行った。この後、標準的な３〜６層程度のメタル配線形成プロセスを経るが、その説明は省略する。
【００１２】
上述の製造工程順に説明した自己整合スプリットゲート型ＭＯＮＯＳメモリは、メモリゲート電極１１をサイドウォールで形成する構造上、メモリゲート電極１１の高さが選択ゲート電極１６に比べて低くなる。このことに起因して製造ルールの微細化に伴う課題が生じる。
【００１３】
図１１に、従来技術として１５０ｎｍルールで製造する場合を説明する為の断面図を示す。図１１は、図１の主要部を示し、同一部位は同じ符号で示される。１５０ｎｍルールでは、選択ゲート電極１２の高さは約２５０ｎｍある。これに対して、形成するメモリゲート電極１１の高さは、サイドウォール構造のため、上面が傾斜している。この為、チャネル上で最も低い部分では２００ｎｍ〜１５０ｎｍとなる。一方、９０ｎｍルールで製造する場合の断面を、図１２に示す。尚、図１２も図１１と同様の部位を示す。この図に例示されるように選択ゲート電極１２の高さが約１５０ｎｍまで低減される。このため、メモリゲート電極１１の高さは、チャネル上で最も低い部分では１００ｎｍ〜５０ｎｍ程度しか確保できない。
【００１４】
メモリゲート電極１１の高さが十分でない場合には、自己整合によりチャネル脇の拡散層を形成するイオン注入４９の際に、注入イオン４９がマスクとしてのゲート電極１１でブロックしきれずに、チャネル上に注入されて閾値電圧が変動する問題を生じる。具体的な例として、ゲート電極１１がポリシリコンから成り、拡散層のイオン注入としてリンを注入条件４０ｋｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２で注入する場合を考察する。イオン注入工程は複数回あるが、そのうち最も突き抜けやすい条件を抽出している。この条件下で、注入イオンの投影飛程Ｒｐと標準偏差σ（ΔＲｐ）を試算すると、それぞれσ＝６０ｎｍ、σ＝２５ｎｍ（この値は、非晶質シリコンの場合で近似した）となる。注入されるイオン量がチャネルの閾値電圧に影響を与えないレベルまで低減されるために必要な距離としては、１３５ｎｍ（Ｒｐ＋３×σ＝１３５ｎｍ）が目安となる。即ち、ゲート電極の上端の高さは最低１３５ｎｍ以上必要であることを意味している。ここで、図１１に示す１５０ｎｍルールの場合には、メモリゲート電極の高さが２００ｎｍ〜１５０ｎｍであるために問題とはならない。一方、図１２に示す９０ｎｍルールまで微細化した場合には、メモリゲート電極の高さが１００ｎｍ〜５０ｎｍ程度しかなく、上記の１３５ｎｍを下回るために、注入イオンのチャネル部への突き抜けという問題が発生する。図１１、図１２における符号８０の曲線は、上記注入イオン４９の深さ方向での分布を示す曲線である。符号Ｒｐは前記注入イオンの投影飛程、σはその標準偏差、Ｃｏｎｃ．は濃度を示す。図１１の例では、メモリゲート電極の高さが注入イオンの投影飛程の３σより高い為、注入イオンのチャネル部への突き抜けという問題が発生しない。一方、図１２の例では、メモリゲート電極の高さが注入イオンの投影飛程の３σより低い為、注入イオンのチャネル部への突き抜けという問題が発生する。この状態を、図中符号５０として示した。
【００１５】
上記注入イオンの突き抜けに対する対策として単純には、（１）ゲート電極の高さを高める方法と、（２）イオン注入エネルギーを低減する方法とが考えられる。しかしながら、前記の方法（１）に対して、９０ｎｍルールのリソグラフィーでは、従来のＫｒＦ光源からＡｒＦ光源への変更、或いはＫｒＦ光源でもより高精度化するためにホトレジストが薄膜化されている。この為、このホトレジスト膜をマスクとするドライエッチングの除去量は制限されており、これ以上のゲート電極材料の厚膜化は難しい。前記の方法（２）に対しても、上記のイオン注入条件はシリサイド時の拡散層−基板間の短絡不良対策の必要から決定されている。従って、スケーリングに関わらず必要なシリサイド処理を行っている限り変更は難しい。
【００１６】
本発明は、かかる課題を解決し、自己整合スプリットゲート型メモリセルの微細化を達成する方法を提供するものである。
【課題を解決するための手段】
【００１７】
上記の課題は、サイドウォール１１の高さが、それの形成に用いる隣接構造体の高さよりも必ず低くなることに起因している。この解決のためには、サイドウォール形成に用いる隣接構造体が十分高い状態でサイドウォール形成を行えばよい。一方、ロジック部の形成のためには微細化が容易なように、薄膜レジストを用いるゲート構造形成プロセスが必要であり、ゲート電極の高さは十分低くなければならない。以下、本発明について、詳細に説明する。
【００１８】
簡単のため、注入イオンの突き抜け防止が可能なゲート電極高さをＡ（Ａ＞Ｒｐ＋３×σ（ΔＲｐ））、適用ルール下で微細パターン用の薄膜レジストを用いることが可能なゲート最大高さをＢ、サイドウォール構造にして隣接構造体より低下する高さをＣとする。参考に記号Ｂ及びＣを図１２に示した。１５０ｎｍルールではＢが十分高かったため、サイドウォールの高さ（Ｂ−Ｃ）はＡより大きく、即ち（Ｂ−Ｃ）＞Ａの関係を有し、問題とならなかった。９０ｎｍルールへの微細化に際しては、Ａ、Ｃが一定でＢが減少するため、図１２に例示するように、（Ｂ−Ｃ）＜Ａの関係となり、注入イオンが突き抜ける問題が発生した。
【００１９】
この為、解決手段として、メモリ部とロジック部で共通のゲート電極膜の高さを予め（Ａ＋Ｃ）の値以上となるように堆積する。この状態でメモリ部の選択ゲート電極構造を形成する。続いて、ロジック部のみゲート電極膜の高さをＢ以下まで低減する処理を追加すれば良い。
【００２０】
上記手段を用いれば、選択ゲート電極の高さが（Ａ＋Ｃ）の値以上であるため、サイドウォール電極の高さはＡ（即ち、Ａ＋Ｃ−Ｃ＝Ａ）以上が保証できる。この為、注入イオンの突き抜けが起こらない。一方、ロジック部はゲート電極膜の高さがＢ以下であるため、微細パターン用の薄膜レジストを用いて形成可能になる。
【００２１】
鍵となるプロセスは、ロジック部のゲート電極膜の高さの低減処理である。これについては、予め、導電膜と絶縁膜の積層構造を用いる方法、或いは、導電膜と導電膜の積層構造を用いる方法、など複数の方法で、制御性良くゲート電極膜の高さ低減を行うことが可能である。従って、以下の実施の形態の欄において詳細を説明する。又、選択ゲート電極の高さ低減処理と、各ゲート電極の形成順序についても、複数の技術的選択肢があり、可能な組合せと効果について後述する。
【発明の効果】
【００２２】
本発明の構造並びに製造方法によれば、サイドウォール構造を利用する自己整合スプリットゲート型メモリセルと微細化されたＭＯＳトランジスタを混載する際に生じる、最適ゲート高さの差に起因する注入イオン突き抜けの課題を解決できる。その結果、メモリセルに最適化したゲート電極構造と、ロジック部ＣＭＯＳの高性能化に最適化したゲート電極構造を一つの基板上に混載可能となる。これにより、高性能且つ高機能な不揮発メモリ混載ロジック装置が得ることが出来る。
【発明を実施するための最良の形態】
【００２３】
＜第１の実施例＞
第1の実施例を説明する。本例は、ポリシリコン層を２層積層し、これを用いてメモリ部と論理部でのゲート電極の高さを調節する例である。図１３に本例の基本構造の断面図を示す。スプリットゲート構造のＭＯＮＯＳメモリのアレー構成は図１４、セルレイアウトは図１５に示した通りである。図１５中の符号３１として点線で囲む部分が１つのメモリセルに相当する。隣接するメモリセルとは選択ゲートとメモリゲートの配置が常に左右対称となる。読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓｅ）の電圧は図１６の条件を用いた。
【００２４】
スプリットゲート型ＭＯＮＯＳメモリセルを用いたアレー構成の例を、図１４を用いて説明する。アレー構成自体は通例のものと同様である。各セルはメモリゲート１１に隣接する拡散層（以後ソースと呼ぶ）を対向するメモリセルと共有し、ソース線１はワード線と平行に走っている。ワード線方向にはメモリゲート２と選択ゲート３の２種のワード線が並んでいる。これに垂直なビット線４は、各セルの選択ゲート１２に隣接する拡散層（以後ドレインと呼ぶ）に接続する。
【００２５】
このアレー構成を平面レイアウトとして図１５に示す。単位メモリセルは図中、点線３１で囲む領域にあたり、素子分離部３３により隣接セルと電気的に絶縁されている。符号１１及び１２の領域は、メモリゲート１１と選択ゲート１２に相当する。符号１の領域はソース拡散層に相当する。
【００２６】
次に、動作時の典型的な電圧条件を図１６に示す。この動作に関する各電圧関係自体は通例のものと同様である。Ｒｅａｄは読み出し時、Ｗｒｉｔｅは書き込み時、及びＥｒａｓｅは消去時を表し、更に、Ｖｍｇはメモリゲート電圧、Ｖｓはソース電圧、Ｖｃｇは選択ゲート電圧、Ｖｄはドレイン電圧、及びＶｓｕｂは基板電圧である。書込みはソースサイド注入方式（ＳＳＩ方式）により、メモリゲート１１とソース１に各々１２Ｖ、５Ｖ程度を印加した状態で選択ゲート１２を弱反転させて、選択ゲート１２とメモリゲート１１間に生じる強い電界によりホットエレクトロンを発生させて、メモリゲート１１に注入する。消去はバンド間トンネルによるホットホール注入方式（ＢＴＢＴ方式）を用いる。メモリゲート１１に−５Ｖ、ソース１に７Ｖ程度の逆バイアスとなる電圧を印加して拡散層端に生じる強い電界でバンド間トンネルによるホットホールを発生させて、メモリゲート１１に注入する。書き込まれた情報を読み出す際には、メモリゲート１１と選択ゲート１２共に１．５Ｖ、ドレイン５に１Ｖを印加して、ドレインに流れる電流の大小により判定する。
【００２７】
尚、この欄で説明した、装置の主要部断面図、アレー構成、セルレイアウト、動作時の電圧関係などは、本実施例以外の実施例においても、基本的に同様である。
【００２８】
次に、本実施例の製造方法を説明する。製造には９０ｎｍノードのプロセスルールを用いた。図１７から図２２に製造工程順に示した装置の断面図である。各図の左側がメモリ部（Ｍｅｍｏｒｙ  ａｒｅａ）、右側がロジック部（Ｌｏｇｉｃ  ａｒｅａ）である。図１７にこの旨表示した。他の図では、これに準じ、特に表示は行っていない。
【００２９】
半導体基板に、メモリ部の選択トランジスタとロジック部のトランジスタ共通のゲート絶縁膜として８００℃で厚さ２ｎｍの熱酸化膜３５を成膜する。続いて、ゲート電極となるポリシリコン膜３４を、まず１層目（３４−１）に１５０ｎｍ堆積し、続けて２層目（３４−２）に１００ｎｍ堆積し、トータルの膜厚を２５０ｎｍとした（図１７）。１層目と２層目のポリシリコン膜の製膜プロセスの間では、ウエハを大気或いは酸素雰囲気下に曝して厚さ数Åの自然酸化膜５１を形成した。尚、図では、この自然酸化膜５１は点線で示される。又、ポリシリコン膜３４の成膜は、不純物ドープはなく、成膜温度６４０℃で行った。次に、メモリ領域のゲート電極膜のみを対象に、ホトリソグラフィとドライエッチングを用いて第１のゲート電極パターン６０を形成した（図１８）。ここでは、第１のゲート電極６０の高さが２５０ｎｍと高い。このために、ドライエッチング時のマスクとして、これに対応可能な厚さをもつホトレジストと、ＫｒＦ光源のホトリソグラフィの組合せを用いた。従って、選択ゲートの寸法は９０ｎｍルールでの微細化限界より大きい１２０ｎｍとした。続いて、電荷蓄積膜としてＳｉＯ２膜／Ｓｉ３Ｎ４膜／ＳｉＯ２膜（４ｎｍ／１０ｎｍ／６ｎｍ）の３層からなるＯＮＯ膜１８を堆積する。尚、製造方法を説明する図では、ＯＮＯ膜１８は簡略化して図示されている。更に、メモリゲート電極となる不純物をドープしたアモルファスシリコン膜を厚さ９０ｎｍに堆積する。このアモルファスシリコン膜を、異方性ドライエッチングによりエッチバックしてサイドウォールゲート電極１１のみを残し、余剰のＯＮＯ膜１８をドライ及びウェットエッチングにより除去すると、基本的なメモリセル構造が完成する（図１９）。
【００３０】
続いて、ロジック部のゲート電極膜３４のみを対象にホトリソグラフィとドライエッチングを用いてゲート電極膜の高さ低減処理を行なった。この時、メモリセル部はレジスト膜５３でカバーしておき、ポリシリコン層３４の選択ドライエッチングにより、積層構造の上部の厚さ１００ｎｍのポリシリコン層（３４−２）のみを除去した（図２０）。ドライエッチングにおけるポリシリコン層と酸化膜の選択比は十分に高いため、１層目と２層目間に形成した自然酸化膜３５をエッチングストッパに利用できる。この為、高さの低減処理はウエハ面内で均一性良く実行できる。又、自然酸化膜３５は電気的には十分薄く、ゲート電極に電圧を印加する動作時の妨げにはならない。
【００３１】
次に、ロジック部のゲート電極パターン６３、６４の形成を行う。先の工程でゲート電極膜の高さＢが１５０ｎｍまで低減されている。このために、微細パターン用の薄膜ホトレジストとＡｒＦ光源のホトリソグラフィを適用して、ゲート長８５ｎｍの高性能トランジスタ用ゲート電極部６３、６４が形成できる。その後、エクステンション部（ｎ−）７０として、メモリ部にはヒ素を５ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２、ロジック部にはヒ素を５ｋｅＶ、６×１０１４ａｔｏｍｓ／ｃｍ２のイオン注入を行い、メモリ部とロジック部で共用する酸化膜のサイドウォールスペーサ１９までを形成した（図２１）。尚、符号１７は、出来上がったロッジク部のゲート電極である。
【００３２】
サイドウォールスペーサ１９の形成後、更に高濃度拡散層部（ｎ＋）７１としてメモリ部、ロジック部共通でヒ素を５０ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２、リンを４０ｋｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入する（図２２）。図中、符号４９は注入イオンを示す。この時のリンのイオン注入条件が最も深いが、メモリ部のサイドウォール電極１１を十分高く（高さＡ）形成したために、チャネルへの突き抜けを防止できている。尚、この例では、ロジック部のゲート電極の高さは、図示したようにＢである。従って、Ａ＞Ｂの関係が成立している。
【００３３】
＜第２の実施例＞
第２の実施例を説明する。本例は、ポリシリコン層と酸化膜とを積層し、これを用いてメモリ部と論理部でのゲート電極の高さを調節する例である。メモリセルの基本構造、レイアウト、プロセスルール等は第１の実施例と同じである。図２３〜図２８の各図での符号表示は、製造工程のうち相違のある部分を主に説明する。図２３〜図２８は、本例を製造工程順に示した装置の断面図である。各図の左側がメモリ部（Ｍｅｍｏｒｙ  ａｒｅａ）、右側がロジック部（Ｌｏｇｉｃ  ａｒｅａ）である。図２３にこの旨表示した。他の図では、これに準じ、特に表示は行っていない。
【００３４】
メモリ部（Ｍｅｍｏｒｙ  ａｒｅａ）の選択トランジスタとロジック部（Ｌｏｇｉｃ  ａｒｅａ）とのトランジスタに共通のゲート絶縁膜として、半導体基板６０上に、８００℃で厚さ２ｎｍの熱酸化膜３５を成膜した。続いて、ゲート電極となるポリシリコン膜３４を１５０ｎｍ堆積し、その上に酸化シリコン膜５２を１００ｎｍ堆積した（図２３）。ポリシリコン膜３４の成膜は、不純物ドープは無く、成膜温度が６４０℃のＣＶＤで行った。酸化シリコン膜５２の成膜はモノシランをソースガスに、成膜温度が８００℃のＣＶＤで行った。
【００３５】
次に、メモリ領域のゲート電極膜のみを対象にホトリソグラフィとドライエッチングを用いて、ゲート電極パターンを形成した（図２４）。本例では、ゲート電極６０の高さが２５０ｎｍと高い。初めにホトレジスト膜をマスクに上段の酸化シリコン膜のみをドライエッチングして、次にホトレジストを除去して酸化シリコン膜５２をマスクに下段のポリシリコン膜３４をエッチングする２段階のハードマスクプロセスを適用した。工程が増加し、各々の工程について条件の最適化を行う必要があるものの、ゲート電極が２５０ｎｍと高い場合においても薄膜レジストが使用可能になる。このために、本方法は、ＡｒＦ光源のホトリソグラフィと組み合わせて、最も微細なパターンを加工することができる長所がある。これにより選択ゲート電極のゲート長を１００ｎｍまで微細化することが出来た。
【００３６】
続いて電荷蓄積膜としてＳｉＯ２膜／Ｓｉ３Ｎ４膜／ＳｉＯ２膜（４ｎｍ／１０ｎｍ／６ｎｍ）の３層からなるＯＮＯ膜１８を堆積した。更に、メモリゲート電極となる不純物をドープしたアモルファスシリコン膜を厚さ９０ｎｍを堆積した。このアモルファスシリコン膜を、異方性ドライエッチングによりエッチバックしてサイドウォールゲート電極１１のみを残し、余剰のＯＮＯ膜をドライ及びウェットエッチングにより除去すると基本的なメモリセル構造が完成する（図２５）。
【００３７】
続いて、ロジック部のゲート電極膜のみを対象にホトリソグラフィとドライエッチングを用いてゲート電極膜の高さ低減処理を行なった。メモリセル部はホトレジスト膜５３でカバーしておき、ポリシリコンの選択ドライエッチングにより積層構造の上部の厚さ１００ｎｍの酸化シリコン５２のみを除去した（図２６）。ドライエッチングにおける酸化シリコンとポリシリコンの選択比は十分に高いため、１層目３４を残したまま２層目５２を完全に除去した段階で、制御性良くドライエッチングを停止できる。このため、ウエハ面内で均一性良く高さ低減処理を行える。
【００３８】
次に、ロジック部のゲート電極パターンの形成を行う。先の工程でゲート電極膜３４の高さが１５０ｎｍまで低減されているために、微細パターン用の薄膜レジストとＡｒＦ光源のホトリソグラフィを適用してゲート長８５ｎｍの高性能トランジスタ用ゲート電極１７が形成できる。その後、エクステンション部（ｎ−）７１として、メモリ部にはヒ素を５ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２、ロジック部にはヒ素を５ｋｅＶ、６×１０１４ａｔｏｍｓ／ｃｍ２のイオン注入を行った。更に、メモリ部とロジック部で共用する酸化膜のサイドウォールスペーサ１９までを形成した（図２７）。サイドウォールスペーサ形成後、さらに高濃度拡散層部（ｎ＋）７２としてメモリ、ロジック部共通でヒ素を５０ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２、リンを４０ｋｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入した（図２８）。このときのリンのイオン注入条件が最も深いが、メモリ部のサイドウォール電極１１を十分高く形成したために、チャネルへの突き抜けを防止できている。尚、図中、符号４９は注入イオンを示す。
【００３９】
＜第３の実施例＞
第３の実施例を説明する。本例は、ポリシリコン層とＳｉＧｅ膜とを積層し、これを用いてメモリ部と論理部でのゲート電極の高さを調節する例である。メモリセルの基本構造、レイアウト、プロセスルール等は第１の実施例に等しい。製造フローのうち相違のある部分を前述の図２３〜図２８を用いて説明する。図２３〜図２８も同様に、製造工程順に示した装置の断面図である。
【００４０】
選択トランジスタとロジック部トランジスタ共通のゲート絶縁膜として８００℃で厚さ２ｎｍの熱酸化膜を成膜し、続いて、ゲート電極となるポリシリコン３４を１５０ｎｍ堆積する段階までは第１の実施例に等しい。次にシリコンゲルマニウム膜を１００ｎｍ堆積する点が異なっており、断面図としては、図２３〜図２８の酸化シリコン膜５２をシリコンゲルマニウム膜に置換した形態に等しい。シリコンゲルマニウム膜はＣＶＤにより成膜した。その後は、第１の実施例と同様に選択ゲート電極パターンの形成工程を経て、ＯＮＯ膜成膜、サイドウォールゲートの形成を行うと図２５に対応する状態となる。図２６に対応するゲート電極膜の高さ低減処理においては下層のポリシリコン膜に対してシリコンゲルマニウム膜の選択比がとれるドライエッチングを用いた。この後は実施例１と同様である。本実施例に示すようにゲート電極膜の上層にシリコンゲルマニウム膜を用いた場合、下層のポリシリコン膜とのエッチング選択比が高くとれるため製造プロセスマージンを拡大できる長所がある。また、シリコンゲルマニウム膜はシリサイド処理にニッケルを用いたときに抵抗を下げられる効果がある。微細化するほど電極断面積は小さくなり、従ってゲート抵抗が増していくため、抵抗を低減できる効果が大きくなる。
【００４１】
尚、上記、シリコンゲルマニウム膜のゲート電極高さ低減処理においてはドライエッチングを用いたが、当該技術分野において周知の様にウェットエッチングを用いることも可能である。
【００４２】
＜第４の実施例＞
第４の実施例を説明する。本例は、ゲート電極材料のエッチング方法を工夫してメモリ部と論理部でのゲート電極の高さを調節する例である。メモリセルの基本構造、レイアウト、プロセスルール等は第１の実施例に等しい。製造フローのうち相違のある部分を図２９〜図３２を用いて説明する。図２９〜図３２も同様に、製造工程順に示した装置の断面図である。各図の左側がメモリ部（Ｍｅｍｏｒｙ  ａｒｅａ）、右側がロジック部（Ｌｏｇｉｃ  ａｒｅａ）である。図２９にこの旨表示した。他の図では、これに準じ、特に表示は行っていない。
【００４３】
選択トランジスタとロジック部トランジスタ共通のゲート絶縁膜３５として、半導体基板６０上に、８００℃で厚さ２ｎｍの熱酸化膜を成膜し、続いてゲート電極となるポリシリコン３４を２５０ｎｍ堆積した（図２９）。これまでの第１〜第３の実施例と異なり、ゲート電極膜は積層構造ではなくポリシリコン単層構造とする。ポリシリコン３４の成膜は、不純物ドープなし、成膜温度６４０℃で行った。続いて、第１の実施例と同様にメモリ領域のゲート電極パターン６０を形成した（図３０）。続いて、電荷蓄積膜としてＳｉＯ２膜／Ｓｉ３Ｎ４膜／ＳｉＯ２膜（４ｎｍ／１０ｎｍ／６ｎｍ）の３層からなるＯＮＯ膜１８を堆積し、更に、サイドウォールゲート電極１１を形成し基本的なメモリセル構造が完成する（図３１）。
【００４４】
続く、ロジック部のゲート電極膜３４の高さ低減は、ドライエッチングを用いた。厚さ２５０ｎｍのゲート電極膜を厚さ１５０ｎｍまで低減させた（図３２）。その後の工程は第１の実施例と同様である。本実施例の方法では、高精度なドライエッチング技術が必要となる反面、ゲート電極膜の堆積が一工程で済むために工程の簡略化、短ＴＡＴ化が図れる長所がある。
【００４５】
尚、上記、ポリシリコン膜のゲート電極高さ低減処理においてはドライエッチングを用いたが、当該技術分野において周知の様にウェットエッチングを用いることも可能である。
【００４６】
＜第５の実施例＞
これまでの第１〜第４の実施例においては、メモリ部とロジック部で共通に用いるゲート電極膜を堆積し、選択ゲート１２を形成する。この後、サイドウォールゲート１１の形成を行った後に、ロジック部においてゲート電極１７の高さの低減と、ロジック部ゲート電極１７の形成を行う順序であった。ここで、ロジック部におけるゲート電極高さの低減とゲート電極の形成工程については、メモリ部の工程に対して順序を入れ替えることが可能である。その組合せは図３２に示すようにＡからＦまで全部で６通りある。メモリ部について、ゲート電極膜の堆積、選択ゲート形成、サイドウォールゲート形成、の順序は不変であり、ロジック部についても、ゲート高さの低減、ゲート電極の形成、の順序は不変であるが、各々の順序は複数の組合せが可能である。
【００４７】
例えば第１〜第４の実施例は図３３のＡの場合に該当する。場合Ａにおいては、メモリ部の形成工程中に常にロジック部の基板がゲート電極膜に保護される形になり、基板削れ等の問題が生じないためロジック部トランジスタの性能を最適化しやすい長所がある。
【００４８】
図３３の場合Ｂを、第５の実施例といって良い。断面図は省略するが、本実施例ではメモリ部の選択ゲートを形成した後に、ロジック部のみのゲート電極膜の高さ低減処理を行う。この場合には、その後のメモリ部のサイドウォールゲート形成時のプロセスに対してロジック部の基板がゲート電極膜に保護されることが長所となる。又、先のＡの場合と異なる点は、保護膜がロジック部のゲート電極材料であるため、高さ低減処理で除去する上段のゲート電極膜はエッチング選択比などの保護耐性が不要になる。この為、高さ低減処理に適した膜、例えば酸化シリコン膜やシリコンゲルマニウム膜を適用しやすい長所がある。
【００４９】
図３３の場合Ｃを、第６の実施例といって良い。断面図は省略するが、本実施例ではメモリ部／ロジック部共通のゲート電極膜を堆積した後に、ロジック部のみのゲート電極膜の高さ低減処理を行う。この場合には、その後のメモリ部の選択ゲート及びサイドウォールゲート形成時のプロセスに対して、ロジック部の基板がゲート電極膜に保護されることが長所となる。先のＢに近いが異なる点は、ロジック部基板の保護が、メモリ部でのサイドウォール形成プロセスのみならず選択ゲート形成プロセスにおいても成されることにある。ゲート電極膜に積層構造を用いる場合には、上層の高さ低減に使う層の選択自由度が最も広いことが長所となる。 
図３３の場合Ｄを、第７の実施例といって良い。断面図は省略するが、本実施例ではメモリ部の選択ゲート形成を行った後に、ロジック部においてゲート電極膜の高さ低減処理とゲート電極の形成を行い、その後にメモリ部のサイドウォールゲートを形成する順序を取る。この場合には、サイドウォールゲートの形成と、不要なサイドウォールゲートの除去が、メモリ部の選択ゲートとロジック部ゲートと双方に等しく行われるため、基板削れ量などの形状を揃えられる利点がある。
【００５０】
図３３の場合Ｅを、第８の実施例といって良い。断面図は省略するが、本実施例ではメモリ部／ロジック部共通のゲート電極膜を堆積した後に、ロジック部のみのゲート電極膜の高さ低減処理を行う。次に、メモリ部の選択ゲートを形成した後に、ロジック部ゲート電極の形成を行う。基本的な特徴と長所は先のＤに近いが異なる点は、ゲート電極膜の高さ低減処理をメモリ部選択ゲート形成前に行うことにある。このためゲート電極膜に積層構造を用いた場合などで上段の膜が選択ゲート電極形成時のエッチング、洗浄等のプロセスに対する保護耐性が不要になり、高さ低減処理に適した膜、例えば酸化シリコン膜やシリコンゲルマニウム膜を適用しやすい長所がある。
【００５１】
図３３の場合Ｆを、第９の実施例といって良い。断面図は省略するが、本実施例ではメモリ部／ロジック部共通のゲート電極膜を堆積した後に、ロジック部のみのゲート電極膜の高さ低減処理とゲート電極の形成を行う。最大の特徴はメモリ部の選択ゲート形成よりも先にロジック部ゲートを形成することで、この順序になるのは本実施例のケースだけである。ロジック部ゲートのみに、これをマスクに自己整合的に拡散層（エクステンション）のイオン注入を行いたい場合などに、メモリ部は全て選択ゲート電極膜で覆われていることからマスク不要で注入できる長所がある。
【００５２】
以上、示したように、ゲート電極膜の高さ低減処理のため、複数膜の積層、あるいは単層構造を用いるか、その手法と、メモリ部のゲート電極膜堆積、選択ゲート形成、サイドウォールゲート形成の工程の間に、ロジック部におけるゲート電極膜の高さ低減とゲート形成の工程をどのように組み合わせるか、その順序、については、前記した様に複数の技術的選択肢がある。複数のゲート電極膜の高さ低減処理の手法と、複数のメモリ部／ロジック部の工程順序について、ここでは述べていない単純な組合せによっても所期の効果を得られることは言うまでもない。
【００５３】
以上に説明したように本発明によれば、サイドウォール構造を利用する自己整合スプリットゲート型メモリセルと微細化されたＭＯＳトランジスタを混載する際に生じる、最適ゲート高さの差に起因する注入イオン突き抜けの課題を解決できる。その結果、メモリセルに最適化したゲート電極構造と、ロジック部ＣＭＯＳの高性能化に最適化したゲート電極構造を一つの基板上に混載可能となる。これにより、高性能かつ高機能な不揮発メモリ混載ロジック製品が得られる。
【図面の簡単な説明】
【００５４】
【図１】図１は、自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの断面図である。
【図２】図２は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図３】図３は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図４】図４は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図５】図５は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図６】図６は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図７】図７は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図８】図８は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図９】図９は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図１０】図１０は、従来の自己整合スプリットゲート構造ＭＯＮＯＳメモリセルの製造工程順に示した装置の断面図である。
【図１１】図１１は、１５０ｎｍルールにおける注入イオンのマスキング効果を示す図である。
【図１２】図１２は、９０ｎｍルールにおける注入イオンのマスキング効果を示す図である。
【図１３】図１３は、本発明になる自己整合スプリットゲート構造ＭＯＮＯＳメモリセルを有する半導体記憶装置の主要部の断面図である。
【図１４】図１４は、メモリアレーの例を示す構成図である。
【図１５】図１５は、自己整合スプリットゲート構造ＭＯＮＯＳメモリセルのメモリアレーのレイアウト図である。
【図１６】図１６は、典型的な動作条件の一覧を示す図である。
【図１７】図１７は、第１の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図１８】図１８は、第１の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図１９】図１９は、第１の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２０】図２０は、第１の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２１】図２１は、第１の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２２】図２２は、第１の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２３】図２３は、第２の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２４】図２４は、第２の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２５】図２５は、第２の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２６】図２６は、第２の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２７】図２７は、第２の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２８】図２８は、第２の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図２９】図２９は、第３の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図３０】図３０は、第３の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図３１】図３１は、第３の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図３２】図３２は、第３の実施例の半導体記憶装置を製造工程順に示した装置の主要部の断面図である。
【図３３】図３３は、その他の実施例を示す説明図である。
【符号の説明】
【００５５】
１：ソース拡散層、２：メモリゲート線、３：選択ゲート線、４：ビット線、５：ドレイン拡散層、６：選択ゲート酸化膜、１１：メモリゲート電極、１２：選択ゲート電極、１３：ボトム酸化膜、１４：窒化珪素膜、１５：トップ酸化膜、１６：シリサイド部、１７：ロジック部ゲート電極、１８：ロジック部拡散層、１８：ＯＮＯ膜、１９：酸化膜サイドウォール、２０：メモリゲート電極材料（アモルファスシリコン）、２１：コンタクト、２７：シリサイド部、３１：単位メモリセル領域、３２：シリコン基板、３３：素子分離領域、３４：ゲート電極材料（ポリシリコン）、４０：後に除去するメモリゲート部サイドウォール、４２：絶縁膜、４９：注入イオン、５０：注入イオンのチャネルへの突き抜け、５１：自然酸化膜、５２：酸化シリコン膜、５３：ホトレジスト
【図１】
2006351987.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006351987.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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