(57)【要約】【課題】接合形電界効果トランジスタの構造を簡単化する。【解決手段】半導体基板１００に形成された接合形電界効果トランジスタは、ソース領域１０１と、ドレイン領域１０２と、ソース領域１０１とドレイン領域１０２との間に形成されたチャネル領域１０３と、少なくともチャネル領域１０３の下に形成されたゲート領域１０７とを含で構成される。チャネル領域１０３は、その上面が半導体基板１００の表面の一部を構成する。【選択図】図２Ａ
2006351729.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された接合形電界効果トランジスタであって、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
少なくとも前記チャネル領域の下に形成されたゲート領域と、
を含み、
前記チャネル領域の上面が前記半導体基板の表面の一部を構成する、
ことを特徴とする接合形電界効果トランジスタ。
【請求項２】
前記チャネル領域の上面のほか、前記ソース領域の上面及び前記ドレイン領域の上面が前記半導体基板の表面の一部を構成することを特徴とする請求項１に記載の接合形電界効果トランジスタ。
【請求項３】
前記チャネル領域の上面、前記ソース領域の上面及び前記ドレイン領域の上面が１つの共通な面内に存在することを特徴とする請求項１に記載の接合形電界効果トランジスタ。
【請求項４】
前記ソース領域、前記ドレイン領域及び前記チャネル領域が素子分離領域によって囲まれていることを特徴とする請求項１乃至３のいずれか１項に記載の接合形電界効果トランジスタ。
【請求項５】
前記ゲート電極は、前記チャネル領域のほか、前記ソース領域及び前記ドレイン領域の下にも形成されていて、
前記ソース領域、前記ドレイン領域及び前記チャネル領域の外縁が前記素子分離領域によって規定されていることを特徴とする請求項１乃至４のいずれか１項に記載の接合形電界効果トランジスタ。
【請求項６】
前記チャネル領域の上に、前記ゲート電極と対をなすゲート電極を有しないことを特徴とする請求項１乃至５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
半導体基板に形成された接合形電界効果トランジスタであって、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
少なくとも前記チャネル領域の下に形成されたゲート領域と、
を含み、
前記チャネル領域の上面、前記ソース領域の上面及び前記ドレイン領域の上面が１つの共通な面内に存在する、
ことを特徴とする接合形電界効果トランジスタ。
【請求項８】
接合形電界効果トランジスタの製造方法であって、
半導体基板に素子分離領域を形成する工程と、
前記半導体基板にイオンを注入して第１導電層を形成する工程と、
前記半導体基板にイオンを注入して前記第１導電層の下に第２導電層を形成する工程と、
前記第１導電層を横切るマスクを前記半導体基板に形成する工程と、
前記マスクが形成された前記半導体基板に第１導電層にイオンを注入することによって、前記マスクの下の領域を前記半導体基板の表面の位置を構成するチャネル領域とし、前記チャネル領域の第１側方をソース領域、前記チャネル領域の第２側方をドレイン領域とする構造を形成する工程と、
を含むことを特徴とする接合形電界効果トランジスタの製造方法。
【請求項９】
前記第１導電層を形成する工程では、形成すべき前記第１導電層の領域が前記素子分離領域の外縁に自己整合するように前記半導体基板にイオンを注入することを特徴とする請求項８に記載の接合形電界効果トランジスタの製造方法。
【請求項１０】
前記第１導電層を形成する工程では、形成すべき前記第１導電層の領域が前記素子分離領域の外縁によって規定されるように前記半導体基板にイオンを注入することを特徴とする請求項８に記載の接合形電界効果トランジスタの製造方法。
【請求項１１】
請求項１乃至７のいずれか１項に記載の接合形電界効果トランジスタを含むことを特徴とする固体撮像装置。
【請求項１２】
固体撮像装置であって、
光電変換部と、
前記光電変換部で発生した電荷が転送されるフローティングディフュージョンと、
前記フローティングディフュージョンの電位を増幅する増幅回路と、
前記フローティングディフュージョンの電位をリセットするリセット用トランジスタと、
を備え、前記リセット用トランジスタが請求項１乃至７のいずれか１項に記載の接合形電界効果トランジスタを含むことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合形電界効果トランジスタ及びその製造方法並びにそれが組み込まれた固体撮像装置に関する。
【背景技術】
【０００２】
図１２Ａ、図１２Ｂは、従来の接合形電界効果トランジスタ（ＪＦＥＴ）の断面図である。接合形電界効果トランジスタは、逆方向にバイアスされたｐｎ接合の空乏層を用いて、電流が流れる領域の断面積を変化させ、電流を制御するユニポーラデバイスである。
【０００３】
従来の接合形電界効果トランジスタでは、例えばｐ型の半導体１２０８に対して、第１レジストパターンの開口部を通して、例えばＰ（リン）やＡｓ（ヒ素）をイオン注入することによってｎ型のソース領域１２０１及びドレイン領域１２０２が形成され、第２レジストパターンの開口部を通して、例えばＢ（ホウ素）をイオン注入することによって上部ゲート領域としてのｐ＋領域１２０７が形成され、続いて、第３レジストパターンの開口部を通して、例えばＡｓをイオン注入することによりｎ型の埋め込みチャネル層１２０３が形成される。
【０００４】
一般的に、接合形電界効果トランジスタにおいて、基本的なデバイスの構造は、図１３に示すようなｎチャネル型接合形電界効果トランジスタの対称的な構造を考えると、チャネル長Ｌ、チャネル幅Ｗ、チャネル厚２Ｚ、及び、ｐｎ接合による空乏層幅ａによって決まる。この時、チャネルの抵抗Ｒは、式（１）によって与えられる。
【０００５】
Ｒ＝Ｌ／（２ｑμＮＷ（ａ−ｚ））  ・・・（１）
ここで、ｑは素電荷量、μはキャリアの移動度、Ｎはチャネル内の不純物濃度である。
【０００６】
図１３に示す接合形電界効果トランジスタでは、ドレイン領域１３０６及び上下のゲート領域１３０７及び１３０８に印加するバイアス、すなわち、ドレイン電圧ＶＤ（１３０６）及びゲート電圧ＶＧ（１３０９）によって空乏層幅１３１７を変化させ、チャネル１３０３を流れる電流ＩＤ１３１６を制御する。
【０００７】
図１４（ａ）は、ゲート電圧ＶＧ（１４０９−１）が０Ｖでドレイン電圧ＶＤ（１４０６−１）が小さい場合の接合形電界効果トランジスタの空乏層幅ａ１（１４１７−１）を示し、図１４（ｂ）は、その出力特性を示している。ドレイン電流ＩＤは、式（２）で与えられる。
【０００８】
ＬＤ＝２ｑμＮＷ（ａ−ｚ）ＶＤ／Ｌ  ・・・（２）
したがって、ドレイン電流ＩＤ（１４１６−１）は、（ａ１−Ｚ）なる範囲において直線的に変化する。
【０００９】
図１５（ａ）は、ゲート電圧ＶＧ（１４０９−２）を０Ｖで、ドレイン電圧ＶＤ（１４０６−２）がピンチオフ電圧ＶＤｓａｔとなった場合の接合形電界効果トランジスタの空乏層幅ａ２（１４１７−２）を示し、図１５（ｂ）は、その出力特性を示している。
【００１０】
図１６（ａ）は、ゲート電圧ＶＧ（１４０９−３）が０Ｖで、ドレイン電圧ＶＤ（１４０６−３）がピンチオフ電圧ＶＤｓａｔよりもさらに大きくなった場合の接合形電界効果トランジスタの空乏層幅ａ３（１４１７−３）を示し、図１６（ｂ）は、その出力特性を示している。このとき、チャネル１４０３−３における電圧降下はほぼ一定になるので、ドレイン電流ＩＤ（１４１６−３）はほぼ一定になる。
【００１１】
図１７（ａ）は、ゲート電圧ＶＧ（１４０９−４）が−１Ｖで、ドレイン電圧ＶＤ（１４０６−４）が小さい場合の接合形電界効果トランジスタの空乏層幅ａ４（１４１７−４）を示し、図１７（ｂ）は、その出力特性を示している。
【特許文献１】特開２００４−１０４１１６号公報
【特許文献２】特開２００４−３３５８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
半導体基板上に複数の素子を同一の形状で形成する際、素子のサイズが小さいほど、イオン注入のためのマスクパターンのずれなどに起因する素子形状のばらつきによる素子特性のばらつきが顕在化する。
【００１３】
従来の電界効果トランジスタでは、埋め込みチャネル層は、素子分離領域よりも深く形成され、この埋め込みチャネル層の領域は、マスクパターンで規定される。したがって、接合形電界効果トランジスタを形成するためのマスクパターンのずれにより、チャネル長Ｌ及びチャネル幅Ｗがばらつく。これによって、接合形電界効果トランジスタのピンチオフ電圧等の特性がばらつくという問題がある。
【００１４】
特許文献１、２には、上部ゲートと下部ゲートとによってチャネル領域を挟んだ構成を有する接合形電界効果トランジスタが開示されている。このような構造では、上部ゲートが存在する分だけ基板の深い領域に対して、チャネル領域の形成のためのイオンを注入する必要があるために、高いイオン注入エネルギーが要求される。したがって、イオン注入用のマスクパターンを基板上に形成する必要があり、このマスクパターンと基板との位置ずれによって接合形電界効果トランジスタのチャネルの寸法や位置にばらつきが生じ得る。
【００１５】
また、上部ゲートを有する接合形電界効果トランジスタの製造において、上部ゲートを形成するための工程が不可欠であり、工程数が増加し、更に、その工程数の増加は、歩留まりや工程ばらつきに影響を与え得る。
【００１６】
本発明は、接合形電界効果トランジスタの特性のばらつきを低減することを基礎としてなされたものであり、例えば、接合形電界効果トランジスタの構造を簡単化すること、接合形電界効果トランジスタの製造方法を簡単化すること、及び、そのような接合形電界効果トランジスタの応用例を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の側面は、半導体基板に形成された接合形電界効果トランジスタに係り、前記トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、少なくとも前記チャネル領域の下に形成されたゲート領域とを含み、前記チャネル領域の上面が前記半導体基板の表面の一部を構成することを特徴とする。
【００１８】
本発明の第２の側面は、半導体基板に形成された接合形電界効果トランジスタに係り、前記トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、少なくとも前記チャネル領域の下に形成されたゲート領域とを含み、前記チャネル領域の上面、前記ソース領域の上面及び前記ドレイン領域の上面が１つの共通な面内に存在することを特徴とする。
【００１９】
本発明の第４の側面は、固体撮像装置に係り、該装置が上記の接合形電界効果トランジスタを含むことを特徴とする。
【００２０】
本発明の第５の側面は、固体撮像装置に係り、該装置は、光電変換部と、前記光電変換部で発生した電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンの電位を増幅する増幅回路と、前記フローティングディフュージョンの電位をリセットするリセット用トランジスタとを備え、前記リセット用トランジスタが上記の接合形電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、例えば、接合形電界効果トランジスタの構造が簡単化され、また、接合形電界効果トランジスタの製造方法が簡単化される。また、本発明は、接合形電界効果トランジスタの特性のばらつきの低減に好適である。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【００２３】
［第１実施形態］
図１は、本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の平面図（レイアウト図）である。図２Ａ、図２Ｂは、それぞれ図１のＸ−Ｘ’線、Ｙ−Ｙ’線における断面図である。本発明の好適な実施形態のＪＦＥＴは、半導体基板１００中に形成される。ここで、半導体基板１００は、半導体で構成される基板の全体（イオンが注入された部分を含む）を意味し、半導体基板１００の表面は、半導体で構成されている部分の表面を意味し、金属配線層等は除外されるものとする。
【００２４】
本発明の好適な実施形態のＪＦＥＴは、第１導電型（ここでは、ｎ型）のソース領域１０１及びドレイン領域１０２と、ソース領域１０１とドレイン領域１０２との間に配置され、上面が半導体基板１００の表面の一部を構成するチャネル領域１０３と、少なくともチャネル領域１０３の下（典型的には、ソース領域１０１、ドレイン領域１０２、チャネル領域１０３の下）に配置された第２導電型（ここでは、ｐ型）の埋め込み領域（ゲート領域）１０７とを含む。
【００２５】
典型的には、チャネル領域１０３の上面のほか、ソース領域１０１の上面及びドレイン領域１０２の上面が半導体基板１００の表面の一部を構成しうる。換言すれば、チャネル領域１０３の上面、ソース領域１０１の上面及びドレイン領域１０２の上面は、典型的には、１つの共通な面内に存在し得る。
【００２６】
ソース領域（ここでは、ｎ＋領域）１０１及びドレイン領域（ここでは、ｎ＋領域）１０２の不純物濃度は、チャネル領域（ここでは、ｎ−領域）１０３の不純物濃度よりも高い。ゲート領域としての埋め込み領域（ここでは、Ｐ＋領域）１０７の不純物濃度は、バルク半導体領域１０８の不純物濃度よりも高い。
【００２７】
本発明の好適な実施形態のＪＦＥＴは、更に、ソース領域１０１にクコンタクトするソース電極１０５と、ドレイン領域１０６にコンタクトするドレイン電極１０６とを含む。ソース電極１０５及びドレイン電極１０６は、半導体基板１００の表面上に形成される。図１において、１０９はチャネル幅Ｗ、１１０はチャネル長Ｌを示す。
【００２８】
本発明の好適な実施形態のＪＦＥＴは、従来の接合形電界効果トランジスタのように基板にイオン注入することによって形成されるような上部ゲート電極を有しないので、その構造が簡単である。これは、例えば、特性の安定性（特性ばらつきの低減）、歩留まりの向上、製造方法の簡単化等に寄与する。
【００２９】
以下、図３Ａ、３Ｂ、４Ａ、４Ｂ、５、６を参照しながら本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する。ここで、図３Ａ、４Ａ、５、６は、図１のＸ−Ｘ’線における断面に相当し、図３Ｂ、４Ｂは、図１のＹ−Ｙ’線における断面に相当する。
【００３０】
まず、図３Ａ及び図３Ｂに示すように、バルク半導体領域（材料基板）１０８としてのＳｉ基板の表面にレジストパターン（或いは、マスクパターン）３１１を形成し、熱酸化工程によって素子分離領域１０４を形成し、その後、レジストパターン３１１を除去する。
【００３１】
次いで、図４Ａ及び図４Ｂに示すように、素子分離領域１０４が形成された半導体基板１００の表面にレジストパターン（或いは、マスクパターン）４１１を形成し、半導体基板１００（バルク半導体領域１０８）に例えばＡｓ（ヒ素）をイオン注入してｎ−チャネル領域（第１導電層）１０３’を形成し、更に、レジストパターン４１１を残したままで、半導体基板１００に例えばＢ（ホウ素）をイオン注入してｎ−チャネル領域１０３’の下に埋め込みｐ領域（第２導電層）１０７を形成する。
【００３２】
ここで、レジストパターン４１１は、半導体基板１００の活性領域（素子分離領域１０４以外の領域）にＪＦＥＴのみを形成する場合には不要であり、レジストパターン４１１は、ＪＦＥＴ以外の素子（例えば、ＭＯＳトランジスタやフォトダイオード）のための活性領域へのイオン注入を防止するために使用されうる。ＪＦＥＴの形成のためにイオン注入すべき領域は、素子分離領域１０４によって規定されうる。すなわち、レジストパターン４１１の外縁を素子分離領域１０４上に位置させることによって、ＪＦＥＴの形成のためにイオン注入すべき領域を素子分離領域１０４によって規定することができる。このような方法によって、ｎ−チャネル領域１０３とその下に形成される埋め込みｐ領域１０７を素子分離領域１０４の外縁に対して自己整合させることができる。
【００３３】
このような自己整合によれば、ｎ−チャネル領域１０３及び埋め込みｐ領域１０７（特に、ｎ−チャネル領域１０３の幅Ｗ）がレジストパターンのばらつきによる影響を受けないために、ばらつきが少ないＪＦＥＴを高密度で形成することが可能になる。そして、このような自己整合は、チャネル領域１０３の上面が半導体基板１００の表面の一部を構成する構造を有するＪＦＥＴの製造において有用である。すなわち、このような構造によれば、上部ゲート（イオン注入領域）を有する従来構造に比べて、チャネル領域１０３及び埋め込み領域１０７を形成するために要するイオン注入エネルギーを小さくすることができるために、素子分離領域１０４によってチャネル領域１０３及び埋め込み領域１０７を規定することができる。一方、従来のような上部ゲートを有する構造では、チャネル領域及び埋め込み領域を深い位置に形成する必要があるために高いイオン注入エネルギーが要求され、イオン注入用のマスクとして素子分離領域を利用することが難しい。
【００３４】
次いで、レジストパターン４１１を除去した後、図５に示すように、半導体基板１００の表面に第１導電層１０３を横切る部分を含むレジストパターン５１１を形成し、これをマスクとして半導体基板１００のチャネル領域１０３’に例えばＡｓ（ヒ素）をイオン注入することによりソース領域１０１、ドレイン領域１０２を形成する。ここで、イオン注入により、レジストパターン５１１の下の領域が最終的なチャネル領域１０３となり、チャネル領域１０３の第１側方がソース領域１０１となり、チャネル領域１０３の第２側方がドレイン領域１０２となる。
【００３５】
次いで、レジストパターン５１１を除去した後、図６に示すように、レジストパターン６１１を形成し、例えばＴｉなどをソース領域１０１、ドレイン領域１０２上に蒸着して、ソース電極１０５、ドレイン電極１０６を形成する。以上の工程によって、図１に示す接合形電界効果トランジスタ（ＪＦＥＴ）が得られる。
【００３６】
このようにして製造される接合形電界効果トランジスタは、同一基板内に複数形成される場合においても、構造の単純さ、更には前述の自己整合によって、特性のばらつきが抑えられるので、特性の安定性、歩留まりの向上、高密度化に有利である。
【００３７】
以下、図７Ａ〜図７Ｃを参照しながら本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の動作を説明する。
【００３８】
ソース領域１０１の電位及び基板電位（ゲート領域としての埋め込み領域１０７の電位）を０Ｖとする。図７Ａ、図７Ｂ、図７Ｃに示すように、ドレイン領域１０２の電位を０Ｖから増加させていくと、ソース領域、ドレイン領域の電位と基板電位との差によりチャネル領域１０３のチャネルを制御する空乏層７１５の幅が変化する。空乏層７１５の幅が広がり、図７Ｃに示すように、チャネルが空乏層７１５によって完全に遮られると、ＪＦＥＴはピンチオフ状態になる。
【００３９】
更に、ＪＦＥＴは、ソース領域１０１とドレイン領域１０２との双方に任意の電位が与えられてもよい。例えば、ソース領域１０１とドレイン領域１０２との双方に対して、基板電位よりも十分に高い電位が提供されると、チャネル領域１０３に空乏層が広がり、ソース領域１０１とドレイン領域１０６との間の抵抗値が十分に大きくる。
【００４０】
［第２実施形態］
この実施形態は、第１実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）が組み込まれた固体撮像装置の一例を提供する。
【００４１】
図８は、本発明の第２実施形態としての固体撮像装置（イメージセンサ）の等価回路図である。この固体撮像装置では、リセット用トランジスタとして第１実施形態に代表される接合形電界効果トランジスタ（ＪＦＥＴ）が使用されている。
【００４２】
リセット用トランジスタとしてのＪＦＥＴ８４５は、１画素のフローティングディフュージョン（ＦＤ）８４４をソース、同一行においてそれに隣接する他の１画素のＦＤ８４４をドレインとする。また、ＪＦＥＴ８４５は、フォトダイオード（光電変換部）８０２やＭＯＳトランジスタ８０３の基板（ｂｏｄｙ）としての半導体領域と同一導電型であり、かつ、同一電位が提供される領域（埋め込み領域１０７に相当）をゲートとして有する。
【００４３】
フォトダイオード８０２に蓄積された信号電荷は、転送用ＭＯＳトランジスタ８０４を介してＦＤ８４４に転送される。増幅用ＭＯＳトランジスタ８０３は、ＦＤ８４４に転送された信号電荷に対応する電圧を増幅して画素出力線８０７に出力する。増幅用トランジスタ８０３のドレインとＦＤ８４４との間には、容量８４６が設けられている。増幅用トランジスタ８０３のドレインに接続された電源線８０６は、Ｐ型ＭＯＳトランジスタ８４７を介して電源ＶＤＤに接続されている。電源線８０６は、更に、ＭＯＳトランジスタ８４８を介して電位供給端子８４３に接続されている。ＰＭＯＳトランジスタ８４７のゲート及びＭＯＳトランジスタ８４８のゲートには、端子８４９を通して制御パルスが提供される。
【００４４】
インバータ８５０は、垂直走査回路８１７から提供される信号を反転して出力する。第１リセット電位供給端子８５１には、読み出し動作において選択される行の画素のＦＤ８４４をＪＦＥＴ８４５を通してリセットするための第１リセット電位が供給される。の第２リセット電位供給端子８５２には、読み出し動作において選択されない行の画素のＦＤ８４４をＪＦＥＴ８４５を通してリセットするための第２リセット電位が供給される。
【００４５】
ＭＯＳトランジスタ８５３は、画素に対する第１リセット電位の供給を制御する。ＭＯＳトランジスタ８５４は、画素に対する第２リセット電位の供給を制御する。ＭＯＳトランジスタ８５５は、第１、第２リセット電位供給端子８５１、８５２とＪＦＥＴ８４５との接続を制御する。
【００４６】
容量８４６は、寄生的に生ずるものであってもよいし、設計上意図的に付加されるものであってもよい。端子８４３には、画素出力線８０７をリセットするためのリセット電位が供給される。
【００４７】
ＪＦＥＴ８４５は、そのソース及びドレインに対して、基板電位よりも十分に高い電位が提供されると、ソース及びドレインからチャネル領域に空乏層が広がり、ソースとドレインとの間の抵抗値が大きくなる。このような状態をオフ状態と定義し得る。例えば、ＪＦＥＴ８４５のピンチオフ電圧（しきい値電圧と呼ばれることもある）を−ＶＰＯとすると、ＪＦＥＴ８４５のソース、ドレインの電位がともにＶＰＯ以上である状態をＪＦＥＴ８４５のオフ状態、ソース又はドレインの電位がＶＰＯより低い状態をＪＦＥＴ８４５のオン状態として定義することができる。
【００４８】
また、選択行のＦＤ８４４をリセットするためにリセット端子８５１に供給される第１リセット電位をＶＲ１、非選択行のＦＤ８４４をリセットするためにリセット端子８５２に供給される第２リセット電位をＶＲ２とすると、それらは、例えば、０＜ＶＲ２＜ＶＲ１＜ＶＰＯなるように設定されうる。端子８４３に供給される画素出力線８０６をリセットするための電位をＶＲ３とすると、ＶＲ３は接地レベルあるいは接地レベルよりわずかに高い程度の電位、すなわち、電源電位ＶＤＤより十分に低い電位に設定されうる。
【００４９】
図９は、図８に示す固体撮像装置の動作を示すタイミングチャートである。以下、図８及び図９を参照しながら図８に示す固体撮像装置の動作を説明する。なお、ここでは、図８に示されているＭＯＳトランジスタは、特に言及しない限りｎＭＯＳトランジスタであり、ゲート電位がハイレベルであるときにオン状態、ローレベルであるときにオフ状態になるとする。また、図９におけるタイミングパルスを示す番号は、図８におけるパルス入力端子の番号と一致させている。
【００５０】
まず、垂直走査回路８１７が信号８１８−１をハイレベルにすることによって画素、複数（図８では、簡略化のための２行×２列）の画素８０１で構成される画素アレイの第１行が選択される。この状態で、まず、選択行（この場合は、第１行）及び非選択行（この場合は、第２行）のＦＤ８４４がリセットされる。そのために、端子８４１はローレベル、端子８４２、８４９、８５６はハイレベルに駆動され、電源配線８０６及び画素出力線８０７の電位は、端子８４３より供給される電位ＶＲ３となる。また、選択行である第１行の画素のＦＤ８４４の電位は、ＭＯＳトランジスタ８５３、８５５及びＪＦＥＴ８４５を通してＶＲ１にリセットされ、第１行以外の非選択行（第２行）の画素のＦＤ８４４の電位は、ＭＯＳトランジスタ８５４、８５５及びＪＦＥＴ８４５を通してＶＲ２にリセットされる（ｔ１）。
【００５１】
ＦＤ８４４のリセットが終了した後、まず、端子８５６がローレベルに駆動され、ＦＤ８４４に対するリセット電位の供給を制御するスイッチであるＭＯＳトランジスタ８５５がオフ状態にされる（ｔ２）。その直後に、端子８４２、８４９がローベルに駆動され、ＭＯＳトランジスタ８０８、８４８がオフ状態、Ｐ型ＭＯＳトランジスタ８４７がオン状態となり、配線８０６の電位がＶＲ３から電源電位ＶＤＤに上昇する。
【００５２】
この時、選択行である第１行の画素のＦＤ８４４の電位は、容量８４６、及び増幅用ＭＯＳトランジスタ８０３がオン状態にあればそのゲート・チャンネル間容量による容量結合によって通して上昇する。このうち、増幅用ＭＯＳトランジスタ８０３のゲート・チャンネル間容量は、ＦＤ８４４の電位と画素出力線８０７の電位差がＭＯＳトランジスタ８０３のしきい電圧値よりも小さい状態にある条件下で上記のような容量結合に寄与する。
【００５３】
非選択行である第２行のＦＤ８４４の電位も、同様に容量結合を通して上昇するが、ＶＲ２＜ＶＲ１という条件のために、ＭＯＳトランジスタ８４７、８４８のオンオフ切り替え前の非選択行の増幅用ＭＯＳトランジスタ８０３はよりオフ状態に近い。したがって、そのゲート・チャンネル間容量の有効性は、選択行よりも少ないので、そのＦＤ８４４の電位上昇分は、選択行ＦＤ８４４の電位上昇分よりも小さい。
【００５４】
なお、上記動作後、非選択行のＦＤ８４４の電位は、ＶＲ２＜ＶＲ１である上に、電位上昇分も選択行よりも小さいので、選択行のＦＤ８４４の電位よりも十分に低くなる。また、この時、選択行のＦＤ８４４の電位がＶＰＯよりも十分高くなるように、ＶＲ１、ＶＲ３、容量８４６、ＭＯＳトランジスタ８０３のゲート容量が設定されている。選択行のＦＤ８４４の電位がＶＰＯよりも十分に高ければ、選択行のＪＦＥＴ８４５はオフ状態となって、選択行の各画素は独立に動作する（ｔ３）。
【００５５】
次いで、端子８４１の電位をＭＯＳトランジスタ８０９が定電流を供給できるような電位に設定する。選択行である第１行のＭＯＳトランジスタ８０３のゲート電位は第１行以外の行のＭＯＳトランジスタ８０３のゲート電位よりも高い電位レベルにリセットされており、第１行のＭＯＳトランジスタ８０３がソースフォロワ動作し、第１行以外のＭＯＳトランジスタ８０３は非導通状態となる（ｔ４）。
【００５６】
この後は、通常の動作にしたがって画素８０１及び読出回路８２２が駆動される。画素８０１からの出力は容量８２３、８２４に蓄積された後、垂直走査回路８１７によって８１８−１がローレベル、８１８−２がハイレベルに駆動されて、選択行が第２行に切り替わる。
【００５７】
第１行の出力信号の水平走査が行われている間に、第２行の画素のＦＤ８４４の電位がリセットされ、今度は、第２行の画素のＦＤ８４４の電位がＶＲ１に、第２行以外の画素のＦＤ８４４の電位がＶＲ２にリセットされる。その後は、先に説明した動作の繰り返しである。
【００５８】
図１０は、図８に示す固体撮像装置における画素の平面レイアウトの一例を示す図である。図１０において、図８と同じ構成要素には同じ符号が付されている。ＭＯＳトランジスタのゲートはポリシリコン８１０で構成され、配線８０６、８０７は金属で構成される。ＪＦＥＴ８４５は、ゲート（埋め込み領域）８４５ｇを有する。半導体層又はポリシリコン配線と金属配線とは、コンタクトプラグ８６０で接続される。金属配線８６１は、ＦＤ８４４とＭＯＳトランジスタ８０３とのゲートとを接続する。前述の容量８４６は、寄生的に形成されるので、図１０には示されていない。
【００５９】
図１１は、図１０のＡ−Ｂ線における断面図である。図１１において、転送ＭＯＳトランジスタ８０４のゲート８１０、ＦＤ８４４、ＦＤ８４４からの接続配線８６１は、図８、図１０と同じ符号で示されている。８６２はｎ型半導体基板、８６３は画素の基板となるｐ型ウエル、８６４は素子分離領域であるシリコン酸化膜、８６５は半導体界面部にあるｐ型半導体層、８６６は光信号電荷が蓄積されるｎ型半導体層であり、８６３、８６５、８６６によって埋め込み型フォトダイオードが形成される。８６７は隣接画素のＦＤ、８６８はｐ型半導体層、８６９はｎ型半導体層であり、８４４、８６７がソース、ドレイン、８６３、８６８が下部ゲートである埋め込みｐ層、８６９がチャンネルとなって接合形電界効果トランジスタ８４５が形成される。
【００６０】
この実施形態の固体撮像装置は、リセット用トランジスタとして第１実施形態に代表される接合形電界効果トランジスタ（ＪＦＥＴ）が使用されている。したがって、リセット用トランジスタの微小化することができ、また、リセット用トランジスタの特性のばらつきが低減され、動作安定性と歩留まりが向上する。
【００６１】
本発明の接合形電解効果トランジスタは、例えば、リセット用トランジスタのほか、増幅用トランジスタ（例えば、上記の例では、ＭＯＳトランジスタ８０３等）等の他の機能を有するトランジスタの代わりに用いられてもよい。本発明の接合形電界効果トランジスタが固体撮像装置の増幅用トランジスタに適用される場合、典型的には、当該接合形電界効果トランジスタのゲートには、フローティングディフュージョンが接続されうる。
【００６２】
また、本発明の接合形電界効果トランジスタは、固体撮像装置に限られず、種々の装置に適用可能である。
【００６３】
また、この明細書で開示された接合形電界効果トランジスタ及びそれが組み込まれた固体撮像装置は、本発明の技術的思想の範囲において種々の変形が可能である。
【００６４】
例えば、接合形電界効果トランジスタは、ｎ型チャネル層を有するように構成されるほか、ｐ型チャネル層を有するように構成されてもよい。
【００６５】
また、接合形電界効果トランジスタは、Ｓｉ基板に形成されうるほか、例えば、ＧａＡｓ基板やＩｎＰ基板等の化合物半導体に形成されてもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の平面図（レイアウト図）である。
【図２Ａ】図１のＸ−Ｘ’線における断面図である。
【図２Ｂ】図１のＹ−Ｙ’線における断面図である。
【図３Ａ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する（Ｘ−Ｘ’断面）。
【図３Ｂ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する（Ｙ−Ｙ’断面）。
【図４Ａ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する（Ｘ−Ｘ’断面）。
【図４Ｂ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する（Ｙ−Ｙ’断面）。
【図５】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する（Ｘ−Ｘ’断面）。
【図６】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の製造方法を説明する（Ｘ−Ｘ’断面）。
【図７Ａ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の動作を説明する。
【図７Ｂ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の動作を説明する。
【図７Ｃ】本発明の好適な実施形態の接合形電界効果トランジスタ（ＪＦＥＴ）の動作を説明する。
【図８】本発明の第２実施形態としての固体撮像装置（イメージセンサ）の等価回路図である。
【図９】図８に示す固体撮像装置の動作を示すタイミングチャートである。
【図１０】図８に示す固体撮像装置における画素の平面レイアウトの一例を示す図である。
【図１１】図１０のＡ−Ｂ線における断面図である。
【図１２Ａ】従来の接合形電界効果トランジスタ（ＪＦＥＴ）の断面図である。
【図１２Ｂ】従来の接合形電界効果トランジスタ（ＪＦＥＴ）の断面図である。
【図１３】従来の接合形電界効果トランジスタの断面図である。
【図１４】従来の接合形電界効果トランジスタの動作を示す図である。
【図１５】従来の接合形電界効果トランジスタの動作を示す図である。
【図１６】従来の接合形電界効果トランジスタの動作を示す図である。
【図１７】従来の接合形電界効果トランジスタの動作を示す図である。
【符号の説明】
【００６７】
１０１  ソース領域
１０２  ドレイン領域
１０３  チャネル領域
１０４  素子分離領域
１０５  ソース電極
１０６  ドレイン電極
１０７  埋め込み領域
１０８  バルク半導体領域
１０９  チャネル幅（Ｗ）
１１０  チャネル長（Ｌ）
１２０７  ｐ型層
１２０８  ｐ型Ｓｉ基板
３１１、４１１、５１１、６１１  レジストパターン
７１５  空乏層幅
８０１  画素
８０２  フォトダイオード
８０３  画素ソースフォロワ用ＭＯＳトランジスタ
８０４  信号電荷転送用ＭＯＳスイッチ
８０５  リセット用ＭＯＳスイッチ
８０６  電源線
８０７  画素出力線
８０８  画素出力線リセット用ＭＯＳスイッチ
８０９  定電流供給用ＭＯＳトランジスタ
８１０  信号電荷転送用制御線
８１１  リセット用制御線
８１２  ゲート配線
８１３  ゲート電位供給線
８１４  転送パルス入力端子
８１５  リセットパルス制御端子
８１６  リセットパルス入力端子
８１７  垂直シフトレジスタ
８１８−１、８１８−２  垂直シフトレジスタ出力線
８１９  ＭＯＳトランジスタ
８２０  ＯＲゲート
８２１  ＭＯＳトランジスタ
８２２  読出回路ブロック
８２３、８２４  蓄積容量
８２５、８２６  スイッチ用ＭＯＳトランジスタ
８２７、８２８  水平出力線
８２９、８３０  スイッチ用ＭＯＳトランジスタ
８３１、８３２  リセット用ＭＯＳトランジスタ
８３３  リセット電位供給端子
８３４  水平シフトレジスタ
８３５−１、８３５−２  水平シフトレジスタ出力線
８３６、８３７、８３８  パルス入力端子
８３９  差動アンプ
８４０  センサ信号出力端子
８４１  電位供給端子
８４２  パルス入力端子
８４３  リセット電位供給端子
８４４  フローティングディフュージョン（ＦＤ）
８４５  接合形電界効果トランジスタ（ＪＦＥＴ）
８４６  容量
８４７  ｐ型ＭＯＳトランジスタ
８４８  ＭＯＳトランジスタ
８４９  パルス入力端子
８５０  インバータ
８５１、８５２  パルス入力端子
８５３、８５４、８５５  スイッチ用ＭＯＳトランジスタ
８５６  パルス入力端子
８５７  コンタクトプラグ
８５８  金属配線
８５９  ｎ型半導体基板
８６０  ｐ型ウェル
８６１  素子分離用酸化膜
８６２  ｐ型半導体層
８６３  ｎ型半導体層
８６４  ＦＤ部
８６５  ｐ型半導体層
８６６  ｎ型半導体層
８６７  画素単位
８６８  行選択線
８６９  容量
８７０  ゲート電極
１２０９  ゲート電極
１３０３、１４０３−１、１４０３−２、１４０３−３、１４０３−４  ｎチャネル領域
１３０５、１４０５  ソース電位
１３０６、１４０６−１、１４０６−２、１４０６−３、１４０６−４  ドレイン電位
１３０７、１４０７  上部ゲート
１３０８、１４０８  下部ゲート
１３０９、１４０９−１、１４０９−２、１４０９−３、１４０９−４  ゲート電位
１３１０、１４１０、１４１０−３  チャネル長
１３１２、１４１２  チャネルの深さ
１３１５、１４１５−１、１４１５−２、１４１５−３、１４１５−４  空乏層
１３１６、１４１６−１、１４１６−２、１４１６−３、１４１６−４  ドレイン電流
１３１７、１４１７−１、１４１７−２、１４１７−３、１４１７−４  空乏層幅
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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