(57)【要約】【課題】分周クロック信号ＣＫＬ１の周波数ｆｒｅｆ／Ａと分周クロック信号ＣＬＫ２の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号ＣＬＫｒｅｑを生成する。【解決手段】クロック分周回路１２は分周クロック信号ＣＬＫ１，ＣＬＫ２を選択的に生成する。離散値補正回路１４はクロック分周回路１２を制御し、Ｃ<Ｄの場合、クロック信号ＣＬＫ２を１回生成しかつクロック信号ＣＬＫ１を（Ｑ−１）回生成するのをＣ回繰り返し、クロック信号ＣＬＫ１をＲ回生成し、Ｃ>Ｄの場合、クロック信号ＣＬＫ１を１回生成しかつクロック信号ＣＬＫ２を（Ｑ−１）回生成するのをＤ回繰り返し、クロック信号ＣＬＫ２をＲ回生成する。Ａ，Ｂ，Ｃは自然数で、ｆｒｅｑ＝ｆｒｅｆ／（Ａ＋Ｃ／Ｂ）を満足する。Ｄ＝Ｂ−Ｃで、ＱはＣ<Ｄの場合におけるＢ／Ｃの商で、Ｃ>Ｄの場合におけるＢ／Ｄの商である。【選択図】図１
2006174197.tif 000002
【特許請求の範囲】
【請求項１】
周波数ｆｒｅｆを有する基準クロック信号をＡ分周した第１の分周クロック信号と、前記基準クロック信号を（Ａ＋１）分周した第２の分周クロック信号とに基づいて、前記第１の分周クロック信号の周波数ｆｒｅｆ／Ａと前記第２の分周クロック信号の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号を生成するクロック生成回路であって、
Ａ、Ｂ及びＣは自然数であり、かつ次の式（１）を満足し、
ｆｒｅｑ＝ｆｒｅｆ／（Ａ＋Ｃ／Ｂ）  （１）
Ｄ＝Ｂ−Ｃとし、Ｃ<Ｄの場合におけるＢ／Ｃの商をＱとし、Ｃ>Ｄの場合におけるＢ／Ｄの商をＱとしたとき、
前記クロック生成回路は、
前記第１の分周クロック信号と前記第２の分周クロック信号とを選択的に生成し、前記出力クロック信号として出力する分周手段と、
Ｃ<Ｄのとき、前記第２の分周クロック信号を１回生成しかつ前記第１の分周クロック信号を（Ｑ−１）回生成するのをＣ回繰り返すように前記分周手段を制御し、Ｃ>Ｄのとき、前記第１の分周クロック信号を１回生成しかつ前記第２の分周クロック信号を（Ｑ−１）回生成するのをＤ回繰り返すように前記分周手段を制御する補正手段とを備えたことを特徴とするクロック生成回路。
【請求項２】
請求項１に記載のクロック生成回路であって、
Ｃ<Ｄの場合におけるＢ／Ｃの余りをＲとし、Ｃ>Ｄの場合におけるＢ／Ｄの余りをＲとしたとき、
前記補正手段はさらに、Ｃ<Ｄのとき、前記第１の分周クロック信号をＲ回生成するように前記分周手段を制御し、Ｃ>Ｄのとき、前記第２の分周クロック信号をＲ回生成するように前記分周手段を制御することを特徴とするクロック生成回路。
【請求項３】
請求項１に記載のクロック生成回路であって、
前記分周手段は、
Ａ＝２ｎ（ｎ：自然数）のとき、前記基準クロック信号をｎ回受け付けるまで前記第１又は第２の分周クロック信号をハイレベルに維持し、Ａ＝２ｎ＋１のとき、前記基準クロック信号を（ｎ＋１）回受け付けるまで前記第１又は第２の分周クロック信号をハイレベルに維持するハイパルス生成手段と、
前記基準クロック信号をｎ回受け付けるまで前記第１の分周クロック信号をロウレベルに維持し、前記基準クロック信号を（ｎ＋１）回受け付けるまで前記第２の分周クロック信号をロウレベルに維持するロウパルス生成手段とを含むことを特徴とするクロック生成回路。
【請求項４】
請求項１に記載のクロック生成回路であって、
前記分周手段は、
前記基準クロック信号をカウントするハイパルス幅カウンタと、
Ａ＝２ｎ（ｎ：自然数）のときｎを登録し、Ａ＝２ｎ＋１のとき（ｎ＋１）を登録するハイパルス幅レジスタと、
前記ハイパルス幅カウンタの値を前記ハイパルス幅レジスタの値と比較し、前記ハイパルス幅カウンタの値が前記ハイパルス幅レジスタの値に達したときハイパルス幅終了信号を出力するハイパルス幅比較器と、
前記基準クロック信号をカウントするロウパルス幅カウンタと、
ｎを登録するロウパルス幅レジスタと、
前記ロウパルス幅カウンタの値を前記ロウパルス幅レジスタの値と比較し、前記ロウパルス幅カウンタの値が前記ロウパルス幅レジスタの値に達したときロウパルス幅終了信号を出力するロウパルス幅比較器と、
前記ロウパルス幅終了信号に応答して前記ハイパルス幅カウンタを活性化し、前記ハイパルス幅終了信号に応答して前記ロウパルス幅カウンタを活性化し、分周クロック選択信号に応答して前記第１又は第２の分周クロック信号を選択するステート制御回路とを含み、
前記補正手段は、
前記ロウパルス幅終了信号をカウントするＱカウンタと、
Ｑを登録するＱレジスタと、
前記Ｑカウンタの値を前記Ｑレジスタの値と比較し、前記Ｑカウンタの値が前記Ｑレジスタの値に達したときＱ終了信号を出力するＱ比較器と、
前記Ｑ終了信号をカウントするＣ／Ｄカウンタと、
Ｃ又はＤを登録するＣ／Ｄレジスタと、
前記Ｃ／Ｄカウンタの値を前記Ｃ／Ｄレジスタの値と比較し、前記Ｃ／Ｄカウンタの値が前記Ｃ／Ｄレジスタの値に達したときＣ／Ｄ終了信号を出力するＣ／Ｄ比較器と、
前記Ｑ終了信号に応答して前記分周クロック選択信号の論理レベルを変更し、かつ前記Ｑ終了信号を受け付けた後の最初のロウパルス幅終了信号に応答して前記分周クロック選択信号の論理レベルを変更する補正判定回路とを含むことを特徴とするクロック生成回路。
【請求項５】
請求項４に記載のクロック生成回路であって、
Ｃ<Ｄの場合におけるＢ／Ｃの余りをＲとし、Ｃ>Ｄの場合におけるＢ／Ｄの余りをＲとしたとき、
前記補正手段はさらに、
前記ロウパルス幅終了信号をカウントするＲカウンタと、
Ｒを登録するＲレジスタと、
前記Ｒカウンタの値を前記Ｒレジスタの値と比較し、前記Ｒカウンタの値が前記Ｒレジスタの値に達したときＲ終了信号を出力するＲ比較器とを含み、
前記補正判定回路は前記Ｃ／Ｄ終了信号に応答して前記Ｒレジスタを活性化することを特徴とするクロック生成回路。
【請求項６】
周波数ｆｒｅｆを有する基準クロック信号をＡ分周した第１の分周クロック信号と、前記基準クロック信号を（Ａ＋１）分周した第２の分周クロック信号とに基づいて、前記第１の分周クロック信号の周波数ｆｒｅｆ／Ａと前記第２の分周クロック信号の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号を生成するクロック生成方法であって、
Ａ、Ｂ及びＣは自然数であり、かつ次の式（１）を満足し、
ｆｒｅｑ＝ｆｒｅｆ／（Ａ＋Ｃ／Ｂ）  （１）
Ｄ＝Ｂ−Ｃとし、Ｃ<Ｄの場合におけるＢ／Ｃの商をＱとし、Ｃ>Ｄの場合におけるＢ／Ｄの商をＱとしたとき、
前記クロック生成方法は、
Ｃ<Ｄのとき、前記第２の分周クロック信号を１回生成するステップと、
前記第２の分周クロック信号を生成した後、前記第１の分周クロック信号を（Ｑ−１）回生成するステップと、
前記第２及び第１の分周クロック信号を生成するステップをＣ回繰り返すステップと、
Ｃ>Ｄのとき、前記第１の分周クロック信号を１回生成するステップと、
前記第１の分周クロック信号を生成した後、前記第２の分周クロック信号を（Ｑ−１）回生成するステップと、
前記第１及び第２の分周クロック信号を生成するステップをＤ回繰り返すステップとを含むことを特徴とするクロック生成方法。
【請求項７】
請求項６に記載のクロック生成方法であって、
Ｃ<Ｄの場合におけるＢ／Ｃの余りをＲとし、Ｃ>Ｄの場合におけるＢ／Ｄの余りをＲとしたとき、
前記クロック生成方法はさらに、
前記Ｃ回繰り返すステップの後、前記第１の分周クロック信号をＲ回生成するステップと、
前記Ｄ回繰り返すステップの後、前記第２の分周クロック信号をＲ回生成するステップとを含むことを特徴とするクロック生成方法。
【請求項８】
請求項６に記載のクロック生成方法であって、
前記第１の分周クロックを生成するステップは、
Ａ＝２ｎ（ｎ：自然数）のとき、前記基準クロック信号をｎ回受け付けるまで前記第１の分周クロック信号をハイレベルに維持するステップと、
前記第１の分周クロック信号をハイレベルに維持するステップの後、前記基準クロック信号をｎ回受け付けるまで前記第１の分周クロック信号をロウレベルに維持するステップと、
Ａ＝２ｎ＋１のとき、前記基準クロック信号を（ｎ＋１）回受け付けるまで前記第１の分周クロック信号をハイレベルに維持するステップと、
前記第１の分周クロック信号をハイレベルに維持するステップの後、前記基準クロック信号をｎ回受け付けるまで前記第１の分周クロック信号をロウレベルに維持するステップとを含み、
前記第２の分周クロックを生成するステップは、
Ａ＝２ｎのとき、前記基準クロック信号をｎ回受け付けるまで前記第２の分周クロック信号をハイレベルに維持するステップと、
前記第２の分周クロック信号をハイレベルに維持するステップの後、前記基準クロック信号を（ｎ＋１）回受け付けるまで前記第２の分周クロック信号をロウレベルに維持するステップと、
Ａ＝２ｎ＋１のとき、前記基準クロック信号を（ｎ＋１）回受け付けるまで前記第２の分周クロック信号をハイレベルに維持するステップと、
前記第２の分周クロック信号をハイレベルに維持するステップの後、前記基準クロック信号を（ｎ＋１）回受け付けるまで前記第２の分周クロック信号をロウレベルに維持するステップとを含むことを特徴とするクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路及びその方法に関し、さらに詳しくは、周波数ｆｒｅｆを有する基準クロック信号をＡ分周した第１の分周クロック信号と、基準クロック信号を（Ａ＋１）分周した第２の分周クロック信号とに基づいて、第１の分周クロック信号の周波数ｆｒｅｆ／Ａと第２のクロック信号の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号を生成するクロック生成回路及びその方法に関する。
【背景技術】
【０００２】
スマートカードは、日本ではＩＣカードと呼ばれ、接触型スマートカードと、非接触型スマートカードとに大別される。接触型スマートカードにも各種あり、必要なクロック信号の周波数も異なる。たとえば、あるスマートカードは、４ＭＨｚ及び８ＭＨｚを必要とし、別のスマートカードは、４．５ＭＨｚ、６．７５ＭＨｚ及び１３．５ＭＨｚを必要とし、さらに別のスマートカードは、４．６０８ＭＨｚ、９．２１６ＭＨｚ及び１８．４３２ＭＨｚを必要とする。また、接触型スマートカードの電気的特性を規定したＩＳＯ７８１６−３では、定常状態におけるクロック信号のデューティは４５〜５５％と定められている。したがって、これらの周波数を有しかつＩＳＯ７８１６−３に準拠したクロック信号を生成する必要がある。
【０００３】
周波数ＣＬＫをＡ分周した周波数ＣＬＫ／Ａと、（Ａ＋１）分周した周波数ＣＬＫ／（Ａ＋１）との間の周波数ｆｒｅｑを必要とする場合、ＣＬＫ／ｆｒｅｑの余りを補正する必要がある。次の文献は、この余りを補正する方法を開示している。
【０００４】
特開２００１−３０８６９７号公報（下記特許文献１）は、様々な周波数のクロックを生成することができる周波数生成回路を開示している。この周波数生成回路は、周波数Ｋのクロックをｎ分周するｎ分周手段と、ｎ分周手段がｍ回ｎ分周した後に、又はｎ分周手段がｍ回ｎ分周する間に、１／Ｋ秒間の休止制御信号をｉ回出力する休止制御信号出力手段と、休止制御信号に応じて、ｎ分周手段の出力を停止するか、又は、休止制御信号に応じて、ｎ分周手段の入力を停止し、この入力停止によってｎ分周手段の出力を停止する出力停止手段とを有し、周波数がｍ×Ｋ（ｎ×ｍ＋ｉ）であるクロックを生成する。
【０００５】
しかし、この周波数生成回路は余りを一括して補正しているので、補正箇所が偏在し、出力クロックのバランスが悪い。
【０００６】
特開平１１−２２０３８４号公報（下記特許文献２）は、基準周波数Ｃ０のパルスから所定周波数Ｃ１のパルスを生成する周波数発生回路を開示している。この周波数発生回路は、基準周波数Ｃ０のパルスを分周することにより生成された分周パルスと基準周波数Ｃ０のパルスとの残差（Ｃ０／Ｃ１の余り）を、各分周パルスに均等に分配して、所定周波数Ｃ１のパルスを生成する。具体的には、この周波数発生回路は、基準周波数Ｃ０のパルスを整数値Ｋ０を用いて分周し、所定周波数Ｃ１のパルスを生成する分周手段と、所定周波数Ｃ１のパルスを整数値Ｋ１を用いて分周し、分周手段の分周により生じた残差周波数Ｃ２のパルスを生成し、分周手段により生成されるパルスを補正する第１の補正手段と、残差周波数Ｃｉ（ｉは２以上の整数）のパルスを整数値Ｋｉを用いて分周し、第（ｉ−１）の補正手段により生じた残差周波数Ｃｉ＋１のパルスを生成し、第（ｉ−１）の補正手段から出力されるパルスを補正する第ｉの補正手段とを備える。
【０００７】
この周波数発生回路は余り（残差）を均等に配分することができるが、実装される補正手段の数は有限であるから、将来必要な所定周波数Ｃ１の種類が増えた場合、生成される所定周波数Ｃ１の誤差は大きくなる。
【０００８】
さらに、いずれの回路もデューティを許容範囲内に収めるための対策を何ら講じていないため、ＩＳＯ７８１６−３に準拠していない。
【特許文献１】特開２００１−３０８６９７号公報
【特許文献２】特開平１１−２２０３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の主たる目的は、周波数ｆｒｅｆを有する基準クロック信号をＡ分周した第１の分周クロック信号と、基準クロック信号を（Ａ＋１）分周した第２の分周クロック信号とに基づいて、第１の分周クロック信号の周波数ｆｒｅｆ／Ａと第２のクロック信号の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号を生成することの可能なクロック生成回路及びその方法を提供することである。
【００１０】
本発明のもう１つの目的は、ｆｒｅｆ／ｆｒｅｑの余りを均等に分配することの可能なクロック生成回路及びその方法を提供することである。
【００１１】
本発明のさらにもう１つの目的は、出力クロック信号のデューティを許容範囲内に収めることの可能なクロック生成回路及びその方法を提供することである。
【課題を解決するための手段及び発明の効果】
【００１２】
本発明によるクロック生成回路は、分周手段と、補正手段とを備える。分周手段は、第１の分周クロック信号と第２の分周クロック信号とを選択的に生成し、出力クロック信号として出力する。補正手段は、Ｃ<Ｄのとき、第２の分周クロック信号を１回生成しかつ第１の分周クロック信号を（Ｑ−１）回生成するのをＣ回繰り返すように分周手段を制御し、Ｃ>Ｄのとき、第１の分周クロック信号を１回生成しかつ第２の分周クロック信号を（Ｑ−１）回生成するのをＤ回繰り返すように分周手段を制御する。ここで、Ａ、Ｂ及びＣは自然数であり、かつ次の式（１）を満足する。
【００１３】
ｆｒｅｑ＝ｆｒｅｆ／（Ａ＋Ｃ／Ｂ）  （１）
また、Ｄは、Ｄ＝Ｂ−Ｃで表される。Ｑは、Ｃ<Ｄの場合におけるＢ／Ｃの商であり、Ｃ>Ｄの場合におけるＢ／Ｄの商である。
【００１４】
このクロック生成回路によれば、第１の分周クロック信号の周波数ｆｒｅｆ／Ａと第２のクロック信号の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号を生成することができる。
【００１５】
好ましくは、補正手段はさらに、Ｃ<Ｄのとき、第１の分周クロック信号をＲ回生成するように分周手段を制御し、Ｃ>Ｄのとき、第２の分周クロック信号をＲ回生成するように分周手段を制御する。ここで、Ｒは、Ｃ<Ｄの場合におけるＢ／Ｃの余りであり、Ｃ>Ｄの場合におけるＢ／Ｄの余りである。
【００１６】
この場合、ｆｒｅｆ／ｆｒｅｑの余りを均等に分配することができる。
【００１７】
好ましくは、分周手段は、ハイパルス生成手段と、ロウパルス生成手段とを含む。ハイパルス生成手段は、Ａ＝２ｎ（ｎ：自然数）のとき、基準クロック信号をｎ回受け付けるまで第１又は第２の分周クロック信号をハイレベルに維持し、Ａ＝２ｎ＋１のとき、基準クロック信号を（ｎ＋１）回受け付けるまで第１又は第２の分周クロック信号をハイレベルに維持する。ロウパルス生成手段は、基準クロック信号をｎ回受け付けるまで第１の分周クロック信号をロウレベルに維持し、基準クロック信号を（ｎ＋１）回受け付けるまで第２の分周クロック信号をロウレベルに維持する。
【００１８】
この場合、出力クロック信号のデューティを許容範囲内に収めることができる。
【００１９】
好ましくは、分周手段は、ハイパルス幅カウンタと、ハイパルス幅レジスタと、ハイパルス幅比較器と、ロウパルス幅カウンタと、ロウパルス幅レジスタと、ロウパルス幅比較器と、ステート制御回路とを含む。ハイパルス幅カウンタは、基準クロック信号をカウントする。ハイパルス幅レジスタは、Ａ＝２ｎ（ｎ：自然数）のときｎを登録し、Ａ＝２ｎ＋１のとき（ｎ＋１）を登録する。ハイパルス幅比較器は、ハイパルス幅カウンタの値をハイパルス幅レジスタの値と比較し、ハイパルス幅カウンタの値がハイパルス幅レジスタの値に達したときハイパルス幅終了信号を出力する。ロウパルス幅カウンタは、基準クロック信号をカウントする。ロウパルス幅レジスタは、ｎを登録する。ロウパルス幅比較器は、ロウパルス幅カウンタの値をロウパルス幅レジスタの値と比較し、ロウパルス幅カウンタの値がロウパルス幅レジスタの値に達したときロウパルス幅終了信号を出力する。ステート制御回路は、ロウパルス幅終了信号に応答してハイパルス幅カウンタを活性化し、ハイパルス幅終了信号に応答してロウパルス幅カウンタを活性化し、分周クロック選択信号に応答して第１又は第２の分周クロック信号を選択する。
【００２０】
補正手段は、Ｑカウンタと、Ｑレジスタと、Ｑ比較器と、Ｃ／Ｄカウンタと、Ｃ／Ｄレジスタと、Ｃ／Ｄ比較器と、補正判定回路とを含む。Ｑカウンタは、ロウパルス幅終了信号をカウントする。Ｑレジスタは、Ｑを登録する。Ｑ比較器は、Ｑカウンタの値をＱレジスタの値と比較し、Ｑカウンタの値がＱレジスタの値に達したときＱ終了信号を出力する。Ｃ／Ｄカウンタは、Ｑ終了信号をカウントする。Ｃ／Ｄレジスタは、Ｃ又はＤを登録する。Ｃ／Ｄ比較器は、Ｃ／Ｄカウンタの値をＣ／Ｄレジスタの値と比較し、Ｃ／Ｄカウンタの値がＣ／Ｄレジスタの値に達したときＣ／Ｄ終了信号を出力する。補正判定回路は、Ｑ終了信号に応答して分周クロック選択信号の論理レベルを変更し、かつＱ終了信号を受け付けた後の最初のロウパルス幅終了信号に応答して分周クロック選択信号の論理レベルを変更する。
【００２１】
この場合、出力クロック信号のデューティを許容範囲内に収め、かつ、ｆｒｅｆ／ｆｒｅｑの余りを均等に分配することができる。
【００２２】
さらに好ましくは、補正手段はさらに、Ｒカウンタと、Ｒレジスタと、Ｒ比較器とを含む。Ｒカウンタは、ロウパルス幅終了信号をカウントする。Ｒレジスタは、Ｒを登録する。Ｒ比較器は、Ｒカウンタの値をＲレジスタの値と比較し、Ｒカウンタの値がＲレジスタの値に達したときＲ終了信号を出力する。補正判定回路は、Ｃ／Ｄ終了信号に応答してＲレジスタを活性化する。ここで、Ｒは、Ｃ<Ｄの場合におけるＢ／Ｃの余りであり、Ｃ>Ｄの場合におけるＢ／Ｄの余りである。
【００２３】
この場合、ｆｒｅｆ／ｆｒｅｑの余りを均等に分配することができる。
【００２４】
クロック生成方法は、Ｃ<Ｄのとき、第２の分周クロック信号を１回生成するステップと、第２の分周クロック信号を生成した後、第１の分周クロック信号を（Ｑ−１）回生成するステップと、第２及び第１の分周クロック信号を生成するステップをＣ回繰り返すステップと、Ｃ>Ｄのとき、第１の分周クロック信号を１回生成するステップと、第１の分周クロック信号を生成した後、第２の分周クロック信号を（Ｑ−１）回生成するステップと、第１及び第２の分周クロック信号を生成するステップをＤ回繰り返すステップとを含む。ここで、Ａ、Ｂ及びＣは自然数であり、かつ次の式（１）を満足する。
【００２５】
ｆｒｅｑ＝ｆｒｅｆ／（Ａ＋Ｃ／Ｂ）  （１）
また、Ｄは、Ｄ＝Ｂ−Ｃで表される。Ｑは、Ｃ<Ｄの場合におけるＢ／Ｃの商であり、Ｃ>Ｄの場合におけるＢ／Ｄの商である。
【００２６】
このクロック生成方法によれば、第１の分周クロック信号の周波数ｆｒｅｆ／Ａと第２のクロック信号の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号を生成することができる。
【００２７】
好ましくは、クロック生成方法はさらに、Ｃ回繰り返すステップの後、第１の分周クロック信号をＲ回生成するステップと、Ｄ回繰り返すステップの後、第２の分周クロック信号をＲ回生成するステップとを含む。ここで、Ｒは、Ｃ<Ｄの場合におけるＢ／Ｃの余りであり、Ｃ>Ｄの場合におけるＢ／Ｄの余りである。
【００２８】
この場合、ｆｒｅｆ／ｆｒｅｑの余りを均等に分配することができる。
【００２９】
好ましくは、第１の分周クロックを生成するステップは、Ａ＝２ｎ（ｎ：自然数）のとき、基準クロック信号をｎ回受け付けるまで第１の分周クロック信号をハイレベルに維持するステップと、第１の分周クロック信号をハイレベルに維持するステップの後、基準クロック信号をｎ回受け付けるまで第１の分周クロック信号をロウレベルに維持するステップと、Ａ＝２ｎ＋１のとき、基準クロック信号を（ｎ＋１）回受け付けるまで第１の分周クロック信号をハイレベルに維持するステップと、第１の分周クロック信号をハイレベルに維持するステップの後、基準クロック信号をｎ回受け付けるまで第１の分周クロック信号をロウレベルに維持するステップとを含む。第２の分周クロックを生成するステップは、Ａ＝２ｎのとき、基準クロック信号をｎ回受け付けるまで第２の分周クロック信号をハイレベルに維持するステップと、第２の分周クロック信号をハイレベルに維持するステップの後、基準クロック信号を（ｎ＋１）回受け付けるまで第２の分周クロック信号をロウレベルに維持するステップと、Ａ＝２ｎ＋１のとき、基準クロック信号を（ｎ＋１）回受け付けるまで第２の分周クロック信号をハイレベルに維持するステップと、第２の分周クロック信号をハイレベルに維持するステップの後、基準クロック信号を（ｎ＋１）回受け付けるまで第２の分周クロック信号をロウレベルに維持するステップとを含む。
【００３０】
この場合、出力クロック信号のデューティを許容範囲内に収めることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００３２】
図１を参照して、本発明の実施の形態によるクロック生成回路１０は、周波数ｆｒｅｆを有する基準クロック信号ＣＬＫｒｅｆに基づいて、周波数ｆｒｅｑを有する出力クロック信号ＣＬＫｒｅｑを生成する。クロック生成回路１０は、クロック分周回路１２と、離散値補正回路１４とを備える。
【００３３】
クロック分周回路１２は、離散的な２つの分周クロック信号ＣＬＫ１，ＣＬＫ２を選択的に生成する。クロック分周回路１２は具体的には、基準クロック信号ＣＬＫｒｅｆをＡ分周した分周クロック信号ＣＫＬ１と、基準クロック信号ＣＬＫｒｅｆを（Ａ＋１）分周した分周クロック信号ＣＬＫ２とを選択的に生成し、出力クロック信号ＣＬＫｒｅｑとして出力する。
【００３４】
離散値補正回路１４は、出力クロック信号ＣＬＫｒｅｑの周波数ｆｒｅｑが分周クロック信号ＣＬＫ１の周波数ｆｒｅｆ／Ａと分周クロック信号ＣＬＫ２の周波数ｆｒｅｆ／（Ａ＋１）との間になるようにクロック分周回路１２を制御する。
【００３５】
まず、離散値補正回路１４の詳細を説明する。
【００３６】
図２は、出力クロック信号ＣＬＫｒｅｑと、２つの分周クロック信号ＣＬＫ１，ＣＬＫ２との関係を示す。基準クロック信号ＣＬＫｒｅｆの周期ｔはｔ＝１／ｆｒｅｆで表される。周期ｔを用いると、分周クロック信号ＣＬＫ１の周期はＡ／ｆｒｅｆ＝Ａｔで表され、分周クロック信号ＣＬＫ２の周期は（Ａ＋１）／ｆｒｅｆ＝（Ａ＋１）ｔで表される。
【００３７】
出力クロック信号ＣＬＫｒｅｑの周期ｔｒｅｑはｔｒｅｑ＝１／ｆｒｅｑで表され、分周クロック信号ＣＬＫ１の周期Ａｔ以上であり、かつ分周クロック信号ＣＬＫ２の周期（Ａ＋１）ｔ未満である。
【００３８】
ここで、図２中に示した長さの比をＢ：Ｃとすると、出力クロック信号ＣＬＫｒｅｑの周波数ｆｒｅｑは次の式（１）で表される。
【００３９】
ｆｒｅｑ＝ｆｒｅｆ／（Ａ＋Ｃ／Ｂ）  （１）
ここで、Ａ及びＢはいずれも正の整数であり、Ｃは０又は正の整数である。Ｃ＝０のとき、ｆｒｅｑ＝ｆｒｅｆ／Ａとなり、分周クロック信号ＣＬＫ１をそのまま出力クロック信号ＣＬＫｒｅｑとして出力すればよく、分周クロック信号ＣＬＫ２は不要である。
【００４０】
Ｃ≠０のとき、分周クロック信号ＣＬＫ１及びＣＬＫ２をバランスよく分配して出力クロック信号ＣＬＫｒｅｑを生成する。
【００４１】
分周クロック信号ＣＬＫ１をＤ（＝Ｂ−Ｃ）回用い、分周クロック信号ＣＬＫ２をＣ回用いた場合、その所要時間Ｂｔｒｅｑは次の式（２）で表される。
【００４２】
Ｂｔｒｅｑ＝ＤＡｔ＋Ｃ（Ａ＋１）ｔ  （２）
Ｃ<Ｄ（＝Ｂ−Ｃ）のとき（分周クロック信号ＣＬＫ１の周波数ｆｒｅｆ／Ａの方が出力クロック信号ＣＬＫｒｅｑの周波数ｆｒｅｑに近いとき）、Ｂ／Ｃの商をＱとし、余りをＲとする。Ｄ＝Ｂ−Ｃ、Ｂ＝ＱＣ＋Ｒを式（２）に代入すると、所要時間Ｂｔｒｅｑは次の式（３）で表される。
【００４３】
Ｂｔｒｅｑ＝Ｃ｛（Ａ＋１）ｔ＋（Ｑ−１）Ａｔ｝＋ＲＡｔ  （３）
式（３）は図３に示したシーケンスで実現され、これにより図４に示した出力クロック信号ＣＬＫｒｅｑが得られる。
【００４４】
図３及び図４を参照して、まず（Ａ＋１）ｔを１回出力し（Ｓ１）、続いてＡｔを（Ｑ−１）回出力する（Ｓ２）。次に、ステップＳ１及びＳ２をＣ回繰り返し（Ｓ３）、その後、ＡｔをＲ回出力する（Ｓ４）。そして、ステップＳ１に戻る（Ｓ５）。
【００４５】
一方、Ｃ>Ｄのとき（分周クロック信号ＣＬＫ２の周波数ｆｒｅｆ／（Ａ＋１）の方が出力クロック信号ＣＬＫｒｅｑの周波数ｆｒｅｑに近いとき）、Ｂ／Ｄの商をＱとし、余りをＲとする。Ｃ＝Ｂ−Ｄ、Ｂ＝ＱＤ＋Ｒを式（２）に代入すると、所要時間Ｂｔｒｅｑは次の式（４）で表される。
【００４６】
Ｂｔｒｅｑ＝Ｄ｛Ａｔ＋（Ｑ−１）（Ａ＋１）ｔ｝＋Ｒ（Ａ＋１）ｔ  （４）
式（４）は図５に示したシーケンスで実現され、これにより図６に示した出力クロック信号ＣＬＫｒｅｑが得られる。図５に示したシーケンスは、図３に示したシーケンスのＡｔと（Ａ＋１）ｔとを入れ替えたものである。
【００４７】
図５及び図６を参照して、まずＡｔを１回出力し（Ｓ１）、続いて（Ａ＋１）ｔを（Ｑ−１）回出力する（Ｓ２）。次に、ステップＳ１及びＳ２をＤ回繰り返し（Ｓ３）、その後、（Ａ＋１）ｔをＲ回出力する（Ｓ４）。そして、ステップＳ１に戻る（Ｓ５）。
【００４８】
Ｃ＝Ｄのとき、Ｑ＝２、Ｒ＝０となる。よって、図３及び図５のいずれのシーケンスを適用しても、（Ａ＋１）ｔを１回、Ａｔを１回出力することができる。以下では、Ｃ＝Ｄの場合をＣ>Ｄに含ませているが、Ｃ<Ｄに含ませてもよい。
【００４９】
上記動作を実現するために、離散値補正回路１４は、Ｑカウンタ１４１と、Ｑレジスタ１４２と、Ｑ比較器１４３と、Ｃ／Ｄカウンタ１４４と、Ｃ／Ｄレジスタ１４５と、Ｃ／Ｄ比較器１４６と、Ｒカウンタ１４７と、Ｒレジスタ１４８と、Ｒ比較器１４９と、補正判定回路１５０とを含む。
【００５０】
Ｑカウンタ１４１は、上記ステップＳ２を実現するために、クロック分周回路１２から出力されるロウパルス幅終了信号ＬＰＷ＿ＣＭＰ（詳細は後述）をカウントする。Ｑレジスタ１４２は、Ｑを登録する。Ｑ比較器１４３は、Ｑカウンタ１４１の値をＱレジスタ１４２の値と比較し、Ｑカウンタ１４１の値がＱレジスタ１４２の値に達したときＱ終了信号Ｑ＿ＣＭＰを出力する。
【００５１】
Ｃ／Ｄカウンタ１４４は、上記ステップＳ３を実現するために、Ｑ終了信号Ｑ＿ＣＭＰをカウントする。Ｃ／Ｄレジスタ１４５は、Ｃ又はＤを登録する。Ｃ／Ｄ比較器１４６は、Ｃ／Ｄカウンタ１４４の値をＣ／Ｄレジスタ１４５の値と比較し、Ｃ／Ｄカウンタ１４４の値がＣ／Ｄレジスタ１４５の値に達したときＣ／Ｄ終了信号Ｃ／Ｄ＿ＣＭＰを出力する。
【００５２】
Ｒカウンタ１４７は、上記ステップＳ５を実現するために、ロウパルス終了信号ＬＰＷ＿ＣＭＰをカウントする。Ｒレジスタ１４８は、Ｒを登録する。Ｒ比較器１４９は、Ｒカウンタ１４７の値をＲレジスタ１４８の値と比較し、Ｒカウンタ１４７の値がＲレジスタ１４８の値に達したときＲ終了信号Ｒ＿ＣＭＰを出力する。
【００５３】
補正判定回路１５０は、Ｑ終了信号Ｑ＿ＣＭＰに応答して分周クロック選択信号Ｑ＿ＣＹＣＬＥの論理レベルをハイレベルからロウレベルに変更し、かつＱ終了信号Ｑ＿ＣＭＰ又はＲ終了信号Ｒ＿ＣＭＰを受け付けた後の最初のロウパルス幅終了信号ＬＰＷ＿ＣＭＰに応答して分周クロック選択信号Ｑ＿ＣＹＣＬＥの論理レベルをロウレベルからハイレベルに変更する。補正判定回路１５０はまた、Ｒ終了信号Ｒ＿ＣＭＰに応答してＲイネーブル信号Ｒ＿ＥＮを出力する。
【００５４】
カウンタ１４１，１４４，１４７は、基準クロック信号ＣＬＫｒｅｆに同期して動作する。Ｑカウンタ１４１及びＣ／Ｄカウンタ１４４は、Ｒイネーブル信号Ｒ＿ＥＮに応答してリセットされる。Ｒカウンタ１４７は、Ｒイネーブル信号Ｒ＿ＥＮに応答して活性化される。
【００５５】
次に、クロック分周回路１２の詳細を説明する。
【００５６】
クロック分周回路１２は、基準クロック信号ＣＬＫｒｅｆをＡ分周して分周クロック信号ＣＫＬ１を生成するとともに、基準クロック信号ＣＬＫｒｅｆを（Ａ＋１）分周して分周クロック信号ＣＬＫ２を生成する。
【００５７】
ここではさらに、分周クロック信号ＣＬＫ１，ＣＬＫ２のハイレベルのパルス幅と、ロウレベルのパルス幅とを決定する必要がある。分周クロック信号ＣＬＫ１の場合、Ａが偶数（Ａ＝２ｎ；ｎは自然数）のとき、ハイレベルのパルス幅もロウレベルのパルス幅もｎｔにできる。しかし、Ａが奇数（Ａ＝２ｎ＋１）のとき、両パルス幅を同じにできない。一方、分周クロック信号ＣＬＫ２の場合、Ａが奇数のとき、両パルス幅を同じにできるが、Ａが偶数のとき、両パルス幅を同じにできない。
【００５８】
次の表１は、Ａが偶数の場合でも奇数の場合でも、両パルス幅の差をｔ内で収めるための条件を示す。
【表１】
2006174197.tif 000003
【００５９】
次の表２は、出力クロック信号ＣＬＫｒｅｑのデューティを４５〜５５％の範囲内に収める条件を示す。
【表２】
2006174197.tif 000004
【００６０】
上記動作を実現するために、クロック分周回路１２は、ハイパルス幅（ＨＰＷ）カウンタ１２１と、ハイパルス幅レジスタ１２２と、ハイパルス幅比較器１２３と、ロウパルス幅（ＬＰＷ）カウンタ１２４と、ロウパルス幅レジスタ１２５と、ロウパルス幅比較器１２６と、切換レジスタ１２７と、ステート制御回路１２８とを含む。
【００６１】
ハイパルス幅カウンタ１２１は、生成されるべき分周クロック信号ＣＬＫ１又はＣＬＫ２のハイレベルのパルス幅を決定するために、基準クロック信号ＣＬＫｒｅｆをカウントする。ハイパルス幅レジスタ１２２は、Ａ＝２ｎのとき（ｎ−１）を登録し、Ａ＝２ｎ＋１のときｎを登録する。ハイパルス幅比較器１２３は、ハイパルス幅カウンタ１２１の値をハイパルス幅レジスタ１２２の値と比較し、ハイパルス幅カウンタ１２１の値がハイパルス幅レジスタ１２２の値に達したときハイパルス幅終了信号ＨＰＷ＿ＣＭＰを出力する。
【００６２】
ロウパルス幅カウンタ１２４は、生成されるべき分周クロック信号ＣＬＫ１又はＣＬＫ２のロウレベルのパルス幅を決定するために、基準クロック信号ＣＬＫｒｅｆをカウントする。ロウパルス幅レジスタ１２５は、（ｎ−１）を登録する。ロウパルス幅比較器１２６は、ロウパルス幅カウンタ１２４の値をロウパルス幅レジスタ１２５の値と比較し、ロウパルス幅カウンタ１２４の値がロウパルス幅レジスタ１２５の値に達したときロウパルス幅終了信号ＬＰＷ＿ＣＭＰを出力する。
【００６３】
切換レジスタ１２７は、Ｃ<Ｄの場合にＣＬＴＤ(C less than D)＝１（真）を登録し、Ｃ>Ｄの場合にＣＬＴＤ＝０（偽）を登録する。
【００６４】
ステート制御回路１２８は、ロウパルス幅終了信号ＬＰＷ＿ＣＭＰに応答してハイパルス幅イネーブル信号ＨＰＷ＿ＥＮを活性化するとともに、ロウパルス幅イネーブル信号ＬＰＷ＿ＥＮを不活性化する。ステート制御回路１２８はまた、ハイパルス幅終了信号ＨＰＷ＿ＣＭＰに応答してハイパルス幅イネーブル信号ＨＰＷ＿ＥＮを不活性化するとともに、ロウパルス幅イネーブル信号ＬＰＷ＿ＥＮを活性化する。ハイパルス幅カウンタ１２１は、ハイパルス幅イネーブル信号ＨＰＷ＿ＥＮに応答して活性化される。ロウパルス幅カウンタ１２４は、ロウパルス幅イネーブル信号ＬＰＷ＿ＥＮに応答して活性化される。
【００６５】
ステート制御回路１２８はまた、ＣＬＴＤ＝１（Ｃ<Ｄ）の場合において、分周クロック選択信号Ｑ＿ＣＹＣＬＥがハイレベルのとき、周期Ａｔを有する分周クロック信号ＣＬＫ１を選択し、分周クロック選択信号Ｑ＿ＣＹＣＬＥがロウレベルのとき、周期（Ａ＋１）ｔを有する分周クロック信号ＣＬＫ２を選択し、選択した分周クロック信号を出力クロック信号ＣＬＫｒｅｑとして出力する。ステート制御回路１２８はまた、ＣＬＴＤ＝１の場合において、Ｒイネーブル信号Ｒ＿ＥＮがハイレベルのとき、分周クロック選択信号Ｑ＿ＣＹＣＬＥに関係なく、周期Ａｔを有する分周クロック信号ＣＬＫ１を選択し、出力クロック信号ＣＬＫｒｅｑとして出力する。
【００６６】
ステート制御回路１２８はまた、ＣＬＴＤ＝０（Ｃ>Ｄ）の場合において、分周クロック選択信号Ｑ＿ＣＹＣＬＥがハイレベルのとき、周期（Ａ＋１）ｔを有する分周クロック信号ＣＬＫ２を選択し、分周クロック選択信号Ｑ＿ＣＹＣＬＥがロウレベルのとき、周期Ａｔを有する分周クロック信号ＣＬＫ１を選択し、選択した分周クロック信号を出力クロック信号ＣＬＫｒｅｑとして出力する。ステート制御回路１２８はまた、ＣＬＴＤ＝０の場合において、Ｒイネーブル信号Ｒ＿ＥＮがハイレベルのとき、分周クロック選択信号Ｑ＿ＣＹＣＬＥに関係なく、周期（Ａ＋１）ｔを有する分周クロック信号ＣＬＫ２を選択し、出力クロック信号ＣＬＫｒｅｑとして出力する。
【００６７】
次に、以上のように構成されたクロック生成回路１０の動作を説明する。ここでは、ハイパルス幅レジスタ１２２に２を登録し、ロウパルスレジスタ１２５に２を登録し、Ｃ／Ｄレジスタ１４５に３を登録し、Ｑレジスタ１４２に２を登録し、Ｒレジスタ１４８に２を登録する場合を例に説明する。
【００６８】
Ｃ<Ｄの場合、図７を参照して、切換レジスタ１２７にＣＬＴＤ＝１（ハイレベル）を登録する。
【００６９】
ハイパルス幅イネーブル信号ＨＰＷ＿ＥＮの立ち上がり後、時刻ｔ１で、基準クロック信号ＣＬＫｒｅｆが立ち上がると、出力クロック信号ＣＬＫｒｅｑがハイレベルになる。時刻ｔ２で、ハイパルス幅カウンタ１２１の値が２に達すると、ハイパルス幅終了信号ＨＰＷ＿ＣＭＰが立ち上がる。その後、時刻ｔ３で、ハイパルス幅終了信号ＨＰＷ＿ＣＭＰが立ち下がると、ハイパルス幅イネーブル信号ＨＰＷ＿ＥＮが立ち下がり、これに代えて、ロウパルス幅イネーブル信号ＬＰＷ＿ＥＮが立ち上がる。これにより、ハイパルス幅カウンタ１２１が不活性化され、ロウパルス幅カウンタ１２４が活性化される。
【００７０】
ハイパルス幅イネーブル信号ＨＰＷ＿ＥＮの立ち下がり後、時刻ｔ４で、基準クロック信号ＣＬＫｒｅｆが立ち上がると、出力クロック信号ＣＬＫｒｅｑがロウレベルになる。これにより、周期（Ａ＋１）ｔを有する分周クロック信号ＣＬＫ２のハイパルスが出力クロック信号ｒｅｑとして出力される。
【００７１】
次に、時刻ｔ５で、ロウパルス幅カウンタ１２４の値が２に達すると、ロウパルス幅終了信号ＬＰＷ＿ＣＭＰが立ち上がる。その後、時刻ｔ６で、ロウパルス幅終了信号ＬＰＷ＿ＣＭＰが立ち下がると、ロウパルス幅イネーブル信号ＬＰＷ＿ＥＮが立ち下がるとともに、ステート推移信号ＳＴが立ち上がる。これにより、ロウパルス幅カウンタ１２４が不活性化される。また、ロウパルス幅終了信号ＬＰＷ＿ＣＭＰが立ち下がり、Ｑカウンタ１４１の値が２に達すると、分周クロック選択信号Ｑ＿ＣＹＣＬＥがハイレベルになる。
【００７２】
時刻ｔ７でステート推移信号ＳＴの立ち下がった後、時刻ｔ１１で基準クロック信号ＣＬＫｒｅｆが立ち上がると、出力クロック信号ＣＬＫｒｅｑがハイレベルになる。これにより、周期（Ａ＋１）ｔを有する分周クロック信号ＣＬＫ２のロウパルスが出力クロック信号ｒｅｑとして出力される。
【００７３】
分周クロック選択信号Ｑ＿ＣＹＣＬＥがハイレベルになっているので、次の期間ｔ１１〜ｔ２１では、周期Ａｔを有する分周クロック信号ＣＬＫ１が出力クロック信号ｒｅｑとして出力される。その結果、期間ｔ１〜ｔ６１の間に、１周期の分周クロック信号ＣＬＫ２及び１周期の分周クロック信号ＣＬＫ１の組み合わせが３回繰り返し出力クロック信号ｒｅｑとして出力される。
【００７４】
Ｃ／Ｄカウンタ１４４の値が３に達すると、時刻ｔ６１で、Ｃ／Ｄ終了信号Ｃ／Ｄ＿ＣＭＰが立ち上がる。時刻ｔ６２で、Ｃ／Ｄ終了信号Ｃ／Ｄ＿ＣＭＰが立ち下がると、Ｒイネーブル信号Ｒ＿ＥＮが立ち上がり、これによりＲカウンタ１４７が活性化される。Ｒカウンタ１４７の値が２に達すると、時刻ｔ７７でＲ終了信号Ｒ＿ＣＭＰが立ち上がり、その後、時刻ｔ８１でＲイネーブル信号Ｒ＿ＥＮが立ち下がる。その結果、期間ｔ６１〜ｔ８１の間に、２周期の分周クロック信号ＣＬＫ１が出力クロック信号ｒｅｑとして出力される。
【００７５】
一方、Ｃ>Ｄの場合、図８を参照して、切換レジスタ１２７をＣＬＴＤ＝０（ロウレベル）に設定する。この場合、分周クロック信号ＣＬＫ１及びＣＬＫ２が上記の場合と逆に出力される。
【００７６】
本発明の実施の形態によれば、離散値補正回路１４は、Ｃ<Ｄのとき、分周クロック信号ＣＬＫ２を１回生成しかつ分周クロック信号ＣＬＫ１を（Ｑ−１）回生成するのをＣ回繰り返すようにクロック分周回路１２を制御し、Ｃ>Ｄのとき、分周クロック信号ＣＬＫ１を１回生成しかつ分周クロック信号ＣＬＫ２を（Ｑ−１）回生成するのをＤ回繰り返すようにクロック分周回路１２を制御するため、分周クロック信号ＣＬＫ１の周波数ｆｒｅｆ／Ａとクロック信号ＣＬＫ２の周波数ｆｒｅｆ／（Ａ＋１）との間の周波数ｆｒｅｑを有する出力クロック信号ＣＬＫｒｅｑを生成することができる。
【００７７】
また、離散値補正回路１４は、Ｃ<Ｄのとき、分周クロック信号ＣＬＫ１をＲ回生成するようにクロック分周回路１２を制御し、Ｃ>Ｄのとき、分周クロック信号ＣＬＫ２をＲ回生成するようにクロック分周回路１２を制御するため、ｆｒｅｆ／ｆｒｅｑの余りを均等に分配することができる。
【００７８】
さらに、クロック分周回路１２は、Ａ＝２ｎのとき、基準クロック信号ＣＬＫｒｅｆをｎ回受け付けるまで分周クロック信号ＣＬＫ１，ＣＬＫ２をハイレベルに維持し、Ａ＝２ｎ＋１のとき、基準クロック信号ＣＬＫｒｅｆを（ｎ＋１）回受け付けるまで分周クロック信号ＣＬＫ１，ＣＬＫ２をハイレベルに維持するとともに、基準クロック信号ＣＬＫｒｅｆをｎ回受け付けるまで分周クロック信号ＣＬＫ１をロウレベルに維持し、基準クロック信号ＣＬＫｒｅｆを（ｎ＋１）回受け付けるまで分周クロック信号ＣＬＫ２をロウレベルに維持するため、出力クロック信号ＣＬＫｒｅｑのデューティを許容範囲内に収めることができる。さらに、Ａ，Ｂ，Ｃを表２に示した条件を満たすように設定すれば、出力クロック信号ＣＬＫｒｅｑのデューティをＩＳＯ７８１６−３に準拠するように４５〜５５％に収めることができる。
【００７９】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態によるクロック生成回路の構成を示す機能ブロック図である。
【図２】図１に示したクロック生成回路により生成される出力クロック信号と、クロック分周回路により生成される２つの分周クロック信号との関係を示す図である。
【図３】図１に示したクロック生成回路により、Ｃ<Ｄの場合に出力クロック信号を生成する方法を示すシーケンス図である。
【図４】図３に示した方法により生成される出力クロック信号を示す波形図である。
【図５】図１に示したクロック生成回路により、Ｃ>Ｄの場合に出力クロック信号を生成する方法を示すシーケンス図である。
【図６】図５に示した方法により生成される出力クロック信号を示す波形図である。
【図７】図１に示したクロック生成回路によるＣ<Ｄの場合における動作を示すタイミング図である。
【図８】図１に示したクロック生成回路によるＣ>Ｄの場合における動作を示すタイミング図である。
【符号の説明】
【００８１】
１０  クロック生成回路
１２  クロック分周回路
１４  離散値補正回路
１２１  ハイパルス幅カウンタ
１２２  ハイパルス幅レジスタ
１２３  ハイパルス幅比較器
１２４  ロウパルス幅カウンタ
１２５  ロウパルスレジスタ
１２５  ロウパルス幅レジスタ
１２６  ロウパルス幅比較器
１２８  ステート制御回路
１４１  Ｑカウンタ
１４２  Ｑレジスタ
１４３  Ｑ比較器
１４４  Ｃ／Ｄカウンタ
１４５  Ｃ／Ｄレジスタ
１４６  Ｃ／Ｄ比較器
１４７  Ｒカウンタ
１４８  Ｒレジスタ
１４９  Ｒ比較器
１５０  補正判定回路
ＣＬＫ１，ＣＬＫ２  分周クロック信号
ＣＬＫｒｅｆ  基準クロック信号
ＣＬＫｒｅｑ  出力クロック信号
ＨＰＷ＿ＣＭＰ  ハイパルス幅終了信号
ＬＰＷ＿ＣＭＰ  ロウパルス幅終了信号
Ｑ＿ＣＭＰ  Ｑ終了信号
Ｃ／Ｄ＿ＣＭＰ  Ｃ／Ｄ終了信号
Ｒ＿ＣＭＰ  Ｒ終了信号
ＨＰＷ＿ＥＮ  ハイパルス幅イネーブル信号
ＬＰＷ＿ＥＮ  ロウパルス幅イネーブル信号
Ｒ＿ＥＮ  Ｒイネーブル信号
Ｑ＿ＣＹＣＬＥ  分周クロック選択信号
【図１】
2006174197.tif 000005
【図２】
2006174197.tif 000006
【図３】
2006174197.tif 000007
【図４】
2006174197.tif 000008
【図５】
2006174197.tif 000009
【図６】
2006174197.tif 000010
【図７】
2006174197.tif 000011
【図８】
2006174197.tif 000012