(57)【要約】【課題】本発明はデジタル信号をアナログ信号に変換せずに所期の遅延動作が得られ、信号劣化とノイズによる外乱とインダクタンスによる周波数特性の悪化がない高精度で安定な遅延動作を得る、安価で且つ小形に構成できるデジタル信号遅延装置を提供する。【解決手段】各順位の入力デジタル信号の後に零信号挿入を行って該デジタル信号に遅延を生じさせずに出力すると共に、各順位の入力デジタル信号の前に零信号挿入を行って該デジタル信号に遅延を生じさせて出力するセレクト回路を具備するデジタル信号遅延装置。【選択図】        図１
2006333141.tif 000002
【特許請求の範囲】
【請求項１】
各順位の入力デジタル信号の後に零信号挿入を行って該デジタル信号に遅延を生じさせずに出力すると共に、各順位の入力デジタル信号の前に零信号挿入を行って該デジタル信号に遅延を生じさせて出力するセレクト回路を具備することを特徴とするデジタル信号遅延装置。
【請求項２】
上記セレクト回路はＨｉｇｈ・Ｌｏｗ信号切換え器と、該切換え器によるＨｉｇｈ又はＬｏｗ信号の切換えにより各順位の入力デジタル信号の前又は後に零信号を挿入する論理回路とから成ることを特徴とする請求項１記載のデジタル信号遅延装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信機やＩＣテスター等の性能試験を行う場合に使用するデジタル信号遅延装置に関する。
【背景技術】
【０００２】
通信機と他の通信機との間で基地局を介して通信を行う場合、通信機からの信号は反射物で反射して他の通信機に届く信号と、直接届く信号の信号経路ができ、所謂フェージング現象を生じ受信不全を来す。
【０００３】
上記フェージング現象を解消するために通信機に信号の整合を取る信号合成回路を内蔵し対処している。
【０００４】
従来より上記フェージング現象を再現するデジタル信号遅延装置を用意し、該遅延装置と通信機間において信号の授受を行って受信結果をテストし、この結果を上記信号合成回路の改善、通信機の設計開発に資している。
【０００５】
又ＩＣを製造する場合、ＩＣに入力し出力するデジタル信号が所定の時間内に適正に出力されているかをテストする装置にデジタル信号遅延装置が使用されている。例えばＩＣの記憶回路に入力する信号に細かく遅延を与えてタイミングを作り、そのタイミングでＩＣ出力信号を評価している。
【０００６】
従来使用されているデジタル信号遅延装置としては、デジタル信号を一旦アナログ信号に変換して長さの異なる同軸ケーブルに入力し、長さに応じた遅延信号を作り出す方法が既知である。
【０００７】
又既知のデジタル信号遅延装置として、定長の固定線路形成部材（線路形成管路）に沿い管路内を定長の摺動線路形成部材の入力端をスライドして固定線路形成部材の一端から入力され摺動線路形成部材の出力端から出力される信号の線路長を可変し、スライド長（線路長）に応じた遅延信号を取り出すことが行われている。この場合においてもデジタル信号をアナログ信号に変換し、上記遅延装置に入力することが必要である。
【０００８】
従来よりインタポーレーション（補間）によりデジタル信号の純度を高める方法が行われている。本発明はこの補間方法を応用して入力デジタル信号に遅延動作と遅延させない動作を有効に惹起せしめるデジタル信号遅延装置を提供するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記長さの異なる多数本の同軸ケーブルを用いるデジタル信号遅延装置は、装置全体が大掛かりで過大な設置ペースを要し設備費が高価である。又移動し難く、一本一本の同軸ケーブルに接続変えする操作に非常な労度を要し、取り扱いが煩雑である。加えて精緻な遅延信号を作り出すことが困難である。
【００１０】
又上記摺動形のデジタル信号遅延装置は、高精度のスライド制御を必要とするため製造費が高くつく、多数の遅延信号を作り出すのに、多数台の遅延装置が必要である。因みにこの遅延装置は一台数百万円と高価であり、これを多数台設備することは莫大な経済的負担を伴い、活用を妨げる原因となっている。
【００１１】
何れにしても上記各従来のデジタル信号遅延装置では実用上、精緻な遅延信号を作り出す能力（分解能）に限界がある。
【００１２】
又上記各従来例は何れも入力信号の線路長を変化させることによって遅延信号を取り出す原理であるが、線路長の変化によってインダクタンスが変化し、信号が減衰し、周波数特性の劣化が起きる問題を有している。
【課題を解決するための手段】
【００１３】
本発明は上記各従来例における問題点を抜本的に解決し、環境の影響を受けずに高精度で安定な信号遅延が行え、併せて極めて安価で小形にできるデジタル信号遅延装置を提供するものである。
【００１４】
このデジタル信号遅延装置は、各順位の入力デジタル信号の後に零信号挿入を行って該デジタル信号に遅延を生じさせずに出力すると共に、各順位の入力デジタル信号の前に零信号挿入を行って該デジタル信号に遅延を生じさせて出力するセレクト回路を具備せしめ、所期の遅延目的を達成するように構成したものである。
【００１５】
上記セレクト回路はＨｉｇｈ・Ｌｏｗ信号切換え器と、該切換え器によるＨｉｇｈ又はＬｏｗ信号の切換えにより各順位の入力デジタル信号の前又は後に零信号を挿入する論理回路とから成る。
【発明の効果】
【００１６】
本発明に係るデジタル信号遅延装置は、デジタル信号をアナログ信号に変換せずに所期の遅延動作が得られるから、信号劣化がなく、ノイズによる外乱や、インダクタンスによる周波数特性の悪化がない高精度で安定な遅延動作を得ることができる。
【００１７】
又上記デジタル信号の前又は後に零信号挿入を行う回路を簡単にＩＣ化でき、極めて小形に安価に構成できる。
【００１８】
小形で安価であるために容易に入手し、手軽に多用でき、その工業化、商品化を促進することができる。
【００１９】
本発明は従来のインターポレーション（補間回路）にセレクト回路を付加するのみで、所期の遅延目的を達成するデジタル信号遅延装置を構成することができる。
【発明を実施するための最良の形態】
【００２０】
以下本発明を実施するための最良の形態を図１乃至図３に基づき説明する。
【００２１】
図１において、１はＨｉｇｈ・Ｌｏｗ信号切換え器、２ａはイクシブルオアゲート回路（ＥＸＯＲゲート回路）、２ｂはアンドゲート回路（ＡＮＤゲート回路）であり、Ｈｉｇｈ・Ｌｏｗ信号切換え器１、イクシブルオアゲート回路２ａ、アンドゲート回路２ｂを以ってセレクト回路ＳＥを構成している。
【００２２】
Ｈｉｇｈ・Ｌｏｗ信号切換え器１はＨｉｇｈ信号とＬｏｗ信号を選択的に出力できる、例えばコンピューターによって制御されたレジスタによって構成する。
【００２３】
イクシブルオアゲード回路２ａとアンドゲート回路２ｂは上記Ｈｉｇｈ・Ｌｏｗ信号切換え器１によるＨｉｇｈ又はＬｏｗ信号の切換えにより、図３に示す各順位の入力デジタル信号Ｎ、Ｎ−１（Ｎマイナス１）・・・Ｎ−ｎ（Ｎマイナスｎ）の前又は後に零信号を挿入する論理回路を構成している。
【００２４】
イクシブルオアゲート回路２ａにはＨｉｇｈ・Ｌｏｗ信号切換え器１から出力されるＨｉｇｈ信号又はＬｏｗ信号ａと、クロック信号ｂとが入力され、該イクシブルオアゲート回路２ａの出力信号ｃと各順位の入力デジタル信号ｄ・・・Ｎ，Ｎ−１〜Ｎ−ｎとがアンドゲート回路２ｂに入力される。
【００２５】
アンドゲート回路２ｂの出力には第一段レジスタ３ａが、該第一段レジスタ３ａの出力には第二段レジスタ３ｂが夫々接続され、以下同様にして、最終段レジスタ３ｚが接続される。
【００２６】
第一段レジスタ３ａから最終段レジスタ３ｚの直列接続を以ってシフトレジスタを構成している。
【００２７】
各段のレジスタ３ａ〜３ｚの夫々には倍速器６を介して、例えば二倍に倍速した図３に示すクロック信号ｆが各段のレジスタ３ａ〜３ｚに入力する。
【００２８】
他方第一段レジスタ３ａと第二段レジスタ３ｂの接続間には係数Ｋａで動作する第一段乗算器４ａが、第二段レジスタ３ｂと第三段レジスタ３ｃの接続間には係数Ｋｂで動作する第二段乗算器４ｂが夫々接続され、以下同様にして、最終段レジスタ３ｚの出力に係数Ｋｚで動作する最終段乗算器４ｚが接続される。
【００２９】
更に上記各段の乗算器４ａ〜４ｚの出力を加算器５に接続する。
【００３０】
上記各段のレジスタ３ａ〜３ｚと、各段の乗算器４ａ〜４ｚと、加算器５によりデジタルフィルタＦＬを構成している。
【００３１】
次に下記の表１，２に基づきＨｉｇｈ・Ｌｏｗ信号切換え器１をＬｏｗ信号出力側に切換えている場合の非遅延動作について説明する。
【００３２】
イクシブルオアゲート回路２ａには切換え器１から常時信号ａ（Ｌｏｗ信号）が入力されると同時に、クロック信号ｂ（Ｈｉｇｈ信号とＬｏｗ信号）が交互に入力される。
【００３３】
イクシブルオアゲート回路２ａに切換え器１から信号ａ（Ｌｏｗ信号）と、クロック信号ｂ（Ｈｉｇｈ信号）とが入力された場合には、イクシブルオアゲート回路２ａから信号ｃ（Ｈｉｇｈ信号）が出力され、該ゲート回路２ａのＨｉｇｈ信号出力と入力デジタル信号ｄがアンドゲート回路２ｂに入力され、該入力デジタル信号がそのままアンドゲート回路２ｂから信号ｅとして出力される。
【００３４】
他方イクシブルオアゲート回路２ａに切換え器１からの信号ａ（Ｌｏｗ信号）と、クロック信号ｂ（Ｌｏｗ信号）とが入力された場合には、イクシブルオアゲート回路２ａから信号ｃ（Ｌｏｗ信号）が出力され、該ゲート回路２ａのＬｏｗ信号出力と入力デジタル信号がアンドゲート回路２ｂに入力され、該入力デジタル信号が無視されてアンドゲート回路２ｂから信号ｅ（零信号）が出力され、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎの後に零信号が挿入される。
【００３５】
上記のように図３に示すクロック信号であるＨｉｇｈ信号とＬｏｗ信号とが交互に入力することにより、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎの後に零信号が挿入されて、第一段レジスタ３ａから最終段レジスタ３ｚに順次入力され、各段のレジスタ３ａ〜３ｚに入力される倍速のクロック信号と協働し、即ち二倍速クロック信号ｆの立ち上がり（立ち下がりも可）で、図３に示すセレクト信号出力ｅ（非遅延）を順次レジスタ３ａ〜３ｚに記憶することにより、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎが遅延を来さずに各段の乗算器４ａ〜４ｚに入力される。
【００３６】
上記乗算器４ａ〜４ｚは各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎと零信号に係数Ｋａ〜Ｋｚを夫々乗算して加算器５に出力する。該係数Ｋａ〜Ｋｚはデジタルフィルタの係数である。
【００３７】
この結果図３に非遅延デジタル信号Ｎａとして示すように、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎに遅延を生じさせずに加算器５から出力される。
【００３８】
次に下記の表１，２に基づきＨｉｇｈ・Ｌｏｗ信号切換え器１をＨｉｇｈ信号出力側に切換えている場合の遅延動作について説明する。
【００３９】
イクシブルオアゲート回路２ａには切換え器１から常時信号ａ（Ｈｉｇｈ信号）が入力されると同時に、クロック信号ｂ（Ｈｉｇｈ信号とＬｏｗ信号）が交互に入力される。
【００４０】
イクシブルオアゲート回路２ａに切換え器１からの信号ａ（Ｈｉｇｈ信号）と、クロック信号ｂ（Ｈｉｇｈ信号）とが入力された場合には、イクシブルオアゲート回路２ａから信号ｃ（Ｌｏｗ信号）が出力され、該ゲート回路２ａのＬｏｗ信号出力と入力デジタル信号ｄがアンドゲート回路２ｂに入力され、該入力デジタル信号が無視されてアンドゲート回路２ｂから信号ｅ（零信号）が出力され、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎの前に零信号が挿入される。
【００４１】
他方イクシブルオアゲート回路２ａに切換え器１から信号ａ（Ｈｉｇｈ信号）と、クロック信号ｂ（Ｌｏｗ信号）とが入力された場合には、イクシブルオアゲート回路２ａから信号ｃ（Ｈｉｇｈ信号）が出力され、該ゲート回路２ａのＨｉｇｈ信号出力と入力デジタル信号がアンドゲート回路２ｂに入力され、該入力デジタル信号がそのままアンドゲート回路２ｂから出力される。
【００４２】
上記のように図３に示すクロック信号であるＨｉｇｈ信号とＬｏｗ信号とが交互に入力することにより、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎの前に零信号が挿入されて、第一段レジスタ３ａから最終段レジスタ３ｚに順次入力され、各段のレジスタ３ａ〜３ｚに入力される倍速のクロック信号と協働し、即ち二倍速クロック信号ｆの立ち上がり（立ち下がりも可）で、図３に示すセレクト信号出力ｅ（遅延）を順次レジスタ３ａ〜３ｚに記憶することにより、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎが遅延を生じさせ各段の乗算器４ａ〜４ｚに入力される。
【００４３】
上記乗算器４ａ〜４ｚは各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎと零信号に係数Ｋａ〜Ｋｚを夫々乗算して加算器５に出力する。上記係数Ｋａ〜Ｋｚはデジタルフィルタの係数である。
【００４４】
この結果図３に遅延デジタル信号Ｎｂとして示すように、各順位の入力デジタル信号Ｎ，Ｎ−１〜Ｎ−ｎに遅延を生じさせ加算器５から出力される。
【００４５】
【表１】
2006333141.tif 000003
【００４６】
【表２】
2006333141.tif 000004
【００４７】
以上説明したデジタル信号遅延装置を図２に示すように複段に接続し、前段のデジタル信号遅延装置の加算器５からの出力を次段のデジタル信号遅延装置のデジタル信号の入力として用いると共に、前段のクロック信号に更に倍速を加えて次段のデジタル信号遅延装置の各段のレジスタ３ａ〜３ｚに入力することにより上記と同様の動作を得て、遅延動作の分解能を高くすることができる。
【００４８】
上記クロック信号の倍速器６における倍速とは、整数倍を意味し、好ましくは二倍、四倍・・・の偶数倍が適切である。
【００４９】
図１，図２は従来のデジタルフィルタＦＬで構成されたインターポレーション（補間回路）にセレクト回路ＳＥを付加して構成した実施例を示している。
【図面の簡単な説明】
【００５０】
【図１】デジタル信号遅延装置の回路図。
【図２】複段に接続したデジタル信号遅延装置の回路図。
【図３】デジタル信号と、クロック信号と、セレクト信号出力（非遅延と遅延）と、二倍速クロック信号と、加算器から出力する非遅延デジタル信号と、同遅延デジタル信号とを相対的に示す図。
【符号の説明】
【００５１】
１…Ｈｉｇｈ・Ｌｏｗ信号切換え器、２ａ…イクシブルオアゲート回路、２ｂ…アンドゲート回路、３ａ〜３ｚ…レジスタ、４ａ〜４ｚ乗算器、５…加算器、６…倍速器、ＳＥ…セレクト回路、ＦＬ…デジタルフィルタ、Ｎ，Ｎ−１〜Ｎ−ｚ…入力デジタル信号、Ｎａ…非遅延デジタル信号、Ｎｂ…遅延デジタル信号、Ｋａ〜Ｋｚ…係数。
【図１】
2006333141.tif 000005
【図２】
2006333141.tif 000006
【図３】
2006333141.tif 000007