(57)【要約】【課題】熱的安定性に優れたhigh-kゲート絶縁膜を実現する。【解決手段】基板１１の上にＨｆＯ2 よりなるhigh-k膜１４をＣＶＤ法を用いて堆積した後、high-k膜１４の上にゲート電極１５を形成し、その後、ソース・ドレイン領域又はゲート電極１５に注入された不純物に対する活性化アニール処理を行なう。high-k膜１４の堆積温度をｘ［℃］とし、活性化アニール処理の温度をｙ［℃］としたときに、ｘ及びｙは、ｙ  ≦  ０．５・ｘ  ＋  ８２５  の関係を満たす。【選択図】図１
2006121090.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、少なくとも一の金属と酸素とを含む高誘電率絶縁膜を堆積する工程と、
前記高誘電率絶縁膜の上に電極を形成する工程と、
前記電極を形成する工程よりも後に、前記基板に対して熱処理を行なう工程とを備え、
前記高誘電率絶縁膜の堆積温度をｘ［℃］とし且つ前記熱処理の温度をｙ［℃］としたときに、ｘ及びｙは、
２００  ≦  ｘ  且つ  ９００  ≦  ｙ  且つ  ｙ  ≦  ０．５・ｘ  ＋  ８２５
の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、少なくとも一の金属と酸素とを含む高誘電率絶縁膜を堆積する工程と、
前記高誘電率絶縁膜の上に電極を形成する工程と、
前記電極を形成する工程よりも後に、前記基板に対して熱処理を行なう工程とを備え、
前記高誘電率絶縁膜を堆積する工程は、前記基板が載置された反応炉内に、前記一の金属と炭素とを含む原料ガス、酸素含有ガス、及び不活性ガスを供給する工程を含み、
前記原料ガスの組成をＭ1-aＳｉaＣpＨqＮrＯs（但しＭは前記一の金属を表し、１＞ａ≧０、ｐ＞０、ｑ≧０、ｒ≧０、ｓ≧０である）とし、且つ前記反応炉内に供給される全てのガスの流量に対する前記酸素含有ガスの流量の比をｚとしたときに、ｚ、ｐ、ｑ、ｒ及びｓは、
０  ≦  ｚ  ≦  ０．０２９２・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝
の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項３】
基板上に、少なくとも一の金属と酸素とを含む高誘電率絶縁膜を堆積する工程と、
前記高誘電率絶縁膜の上に電極を形成する工程と、
前記電極を形成する工程よりも後に、前記基板に対して熱処理を行なう工程とを備え、
前記高誘電率絶縁膜を堆積する工程は、前記基板が載置された反応炉内に、前記一の金属と炭素とを含む原料ガス、酸素含有ガス、及び不活性ガスを供給する工程を含み、
前記原料ガスの組成をＭ1-aＳｉaＣpＨqＮrＯs（但しＭは前記一の金属を表し、１＞ａ≧０、ｐ＞０、ｑ≧０、ｒ≧０、ｓ≧０である）とし、且つ前記反応炉内に供給される全てのガスの流量に対する前記酸素含有ガスの流量の比をｚとしたときに、ｚ、ｐ、ｑ、ｒ及びｓは、
０．０１０４・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝  ≦  ｚ  ≦
０．０２９２・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝
の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項４】
前記高誘電率絶縁膜の物理的膜厚が５ｎｍよりも小さいことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記原料ガス及び高誘電率絶縁膜はそれぞれシリコンを含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項６】
前記高誘電率絶縁膜を堆積する工程は、前記反応炉内にシリコン含有ガスを供給する工程を含み、
前記高誘電率絶縁膜はシリコンを含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項７】
前記原料ガスは、ＨｆＣ16Ｈ36Ｏ4 （Hf t-butoxide ）、ＺｒＣ16Ｈ36Ｏ4 （Zr t-butoxide ）、Ｃ16Ｈ40Ｎ4Ｈｆ （TDEA-Hf ）、Ｃ16Ｈ40Ｎ4Ｚｒ（TDEA-Zr）、Ｃ8Ｈ24Ｎ4Ｈｆ（TDMA-Hf ）、Ｃ8Ｈ24Ｎ4Ｚｒ（TDMA-Zr ）、Ｈｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 （Hf(MMP)4）、又はＺｒ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 （Zr(MMP)4）であることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項８】
前記一の金属はハフニウム又はジルコニウムであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記高誘電率絶縁膜は窒素及びシリコンのうちの少なくとも一方をさらに含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体からなるゲート絶縁膜を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大等の問題が顕在化してくる。この問題を抑制するために、ＨｆＯ2 、ＺｒＯ2 、Ｌａ2Ｏ3、ＴｉＯ2 又はＴａ2Ｏ5等の高誘電率材料を用いたゲート絶縁膜（以下、high-kゲート絶縁膜と称する）により、薄いＳｉＯ2 換算膜厚（以下、ＥＯＴ（Equivalent Oxide Thickness）と称する）を実現しながら物理的膜厚を厚くするという手法が研究されている。
【０００３】
また、昨今のシステムＬＳＩにおいては、演算処理を行なう内部回路、入出力を受け持つ周辺回路、及びＤＲＡＭ等の複数の機能を持つ回路を１つのチップに集積することが一般的になっている。このようなシステムＬＳＩを構成するＭＯＳＦＥＴに対しては、駆動力を高く維持しつつリーク電流を小さくできることが求められており、そのため、例えば将来の70nmデザインルールのＣＭＯＳＦＥＴにおいては、high-kゲート絶縁膜の導入が期待されている。
【０００４】
従来のhigh-kゲート絶縁膜の形成方法として、例えば特開昭63−236335号公報に記載された方法は次の通りである。まず、固体原料であるＨＦ（ＯＣ3Ｈ7）4 を100〜200℃程度に加熱して液体状態にすると共に、該液状の原料中にＡｒ又はＮ2 等の不活性ガス（キャリアガス）を吹き込んでバブリングを行なう。これにより、原料を気体状態にして該原料ガスをキャリアガスと共に反応炉内に導入し、13.3〜1330Pa程度（ 0.1〜10torr程度）の減圧下において、反応炉内に載置された基板上にＨｆＯ2 膜（ハフニウム酸化膜）を400〜600℃程度の成長温度で気相成長（ＣＶＤ（Chemical Vapor Deposition ））させる。このとき、ハフニウム酸化膜の成長速度又は膜質の向上のためにＯ2 ガスを反応炉内に導入すると共に、反応炉内の圧力維持のためＡｒガス等のベースガスを反応炉内に導入する。また、反応炉内に導入される各ガスの流量（標準状態）は、原料輸送のためのキャリアガスの流量が例えば100〜200ml/minであり、Ｏ2 ガスの流量が1000ml/minであり、ベースガスが例えば1000ml/minである。
【特許文献１】特公平６−６０４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のhigh-kゲート絶縁膜の形成方法を用いて、５ｎｍ程度よりも薄い極薄のhigh-kゲート絶縁膜を形成すると、ＣＶＤ堆積膜としての熱的安定性が劣化したり、ゲートリーク電流が増大したり、又は、比誘電率が所望値よりも低下したりするという問題が生じる。これらの問題は、いずれも、ＨｆＯ2 等の高誘電率材料を極薄ゲート絶縁膜として使用するという新たな技術の方向性によって新たに生じたものであり、５ｎｍ程度以上の厚膜で応用されていた従来のhigh-kゲート絶縁膜においては見られなかったものである。
【０００６】
前記に鑑み、本発明は、熱的安定性に優れたhigh-kゲート絶縁膜を実現することを第１の目的とし、ゲートリーク電流が小さく且つ比誘電率が高いhigh-kゲート絶縁膜を実現することを第２の目的とする。
【課題を解決するための手段】
【０００７】
前記の第１の目的を達成するために、本願発明者は、極薄のhigh-kゲート絶縁膜の熱的安定性が劣化する原因を検討してみた。その結果、以下のような知見を得た。すなわち、high-kゲート絶縁膜の形成後には、ゲート電極の形成、ソース・ドレイン領域を形成するための不純物の注入（又はゲート電極に対する不純物の注入）、及び、不純物を活性化するためのアニール処理（以下、活性化アニール処理と称する）が順次行なわれる。そして、この活性化アニール処理の高温度によって、high-kゲート絶縁膜を構成する材料とゲート電極を構成する材料との間で反応が生じる結果、high-kゲート絶縁膜に欠陥が発生し、該欠陥に起因してhigh-kゲート絶縁膜の熱的安定性の劣化が生じていることが判明した。
【０００８】
そこで、本願発明者は、high-kゲート絶縁膜の形成において、熱的安定性という新たな観点を導入する必要性に鑑み、さらなる検討を積み重ねた結果、熱的安定性を十分保証できる、high-kゲート絶縁膜の堆積温度と活性化アニール温度との関係を見出すに至った。
【０００９】
また、前記の第２の目的を達成するために、本願発明者は、極薄のhigh-kゲート絶縁膜において、ゲートリーク電流が増大したり、又は、比誘電率が所望値よりも低下したりする原因を検討してみた。その結果、以下のような知見を得た。すなわち、反応炉内に原料ガスを導入することによってウェハ上にhigh-kゲート絶縁膜を気相成長させる場合、high-kゲート絶縁膜の成長速度又は膜質の向上のために反応炉内には酸素含有ガス（例えばＯ2 ガス）が導入される。このとき、酸素含有ガスの流量比（＝（反応炉内に導入される酸素含有ガスの流量）／（反応炉内に導入される全てのガスの流量））がある下限値よりも小さくなると、原料ガスに含まれるカーボン等が残留不純物としてhigh-kゲート絶縁膜中に残留し、その結果、この残留不純物を介してゲートリーク電流が発生していることが判明した。また、酸素含有ガスの流量比がある上限値よりも大きくなると、過剰な酸素がhigh-kゲート絶縁膜を通過したり又は該膜中に残留すること等によって、ウェハつまりシリコン基板が必要以上に酸化される。その結果、基板とhigh-kゲート絶縁膜との間に形成される低誘電率の界面層（例えばＳｉＯ2 層）の厚さが増加するため、該界面層を含めたゲート絶縁膜のＥＯＴが大きくなってしまうこと、つまり、ゲート絶縁膜の比誘電率が所望値よりも低下してしまうことが判明した。これは、極薄のhigh-kゲート絶縁膜の形成においては、従来の厚膜のhigh-kゲート絶縁膜の形成では大きな問題にならなかったシリコン基板表面の酸化、つまり界面層の形成を極力抑制する必要性があることを意味する。
【００１０】
そこで、本願発明者は、high-kゲート絶縁膜の気相成長における酸素含有ガスの流量比の好ましい範囲（半導体装置の性能を飛躍的に改善できる範囲）を、ＥＯＴ及びリーク電流という新たな観点に基づいて限定することを新規に着想するに至った。言い換えると、低誘電率の界面層の厚さを薄く抑制してＥＯＴを低く維持すると共にゲートリーク電流を理想的に抑制するため、酸素含有ガスの流量比を所定の範囲に限定することを着想した。
【００１１】
本発明は、以上の知見に基づきなされたものであって、具体的には、前記の第１の目的を達成するため、本発明に係る半導体装置の製造方法は、基板上に、一の金属と酸素とを含む高誘電率絶縁膜を堆積する工程と、高誘電率絶縁膜の上に電極を形成する工程と、電極を形成する工程よりも後に、基板に対して熱処理を行なう工程とを備え、高誘電率絶縁膜の堆積温度をｘ［℃］とし且つ熱処理の温度をｙ［℃］としたときに、ｘ及びｙは、
ｙ  ≦  ０．５・ｘ  ＋  ８２５の関係を満たす。
【００１２】
本発明の半導体装置の製造方法によると、ｙ  ≦  ０．５・ｘ  ＋  ８２５（ｘは高誘電率絶縁膜（以下、high-k膜と称する）の堆積温度［℃］であり、ｙはhigh-k膜上に電極を形成した後に行なわれる熱処理（以下、電極形成後熱処理と称する）の温度［℃］である）の制約条件下で、high-k膜の堆積及び電極形成後熱処理のそれぞれを行なう。このため、high-k膜の堆積温度ｘに応じて、電極形成後熱処理の温度ｙ、例えばソース・ドレイン領域又は電極に注入された不純物を活性化するための活性化アニール処理の温度（一般的にはこの温度が電極形成工程以降におけるプロセス最高温度となる）を抑制できる。従って、電極形成後熱処理時に、high-k膜を構成する材料と電極を構成する材料との間で反応が生じる事態を回避でき、それによりhigh-k膜に欠陥が発生することを防止できるので、high-k膜の熱的安定性を向上させることができる。
【００１３】
前記の第２の目的を達成するため、本発明の半導体装置の製造方法において、高誘電率絶縁膜を堆積する工程は、基板が載置された反応炉内に、一の金属と炭素とを含む原料ガス、酸素含有ガス、及び不活性ガスを供給する工程を含み、原料ガスの組成をＭ1-aＳｉaＣpＨqＮrＯs（但しＭは一の金属を表し、１＞ａ≧０、ｐ＞０、ｑ≧０、ｒ≧０、ｓ≧０である）とし、且つ反応炉内に供給される全てのガスの流量に対する酸素含有ガスの流量の比をｚとしたときに、ｚ、ｐ、ｑ、ｒ及びｓは、
０．０１０４・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝  ≦  ｚ  ≦
０．０２９２・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝
の関係を満たすことが好ましい。
【００１４】
このようにすると、反応炉内に炭素含有原料ガスＭ1-aＳｉaＣpＨqＮrＯsを導入して基板上にhigh-k膜を堆積するときに酸素含有ガスの流量比を所定の上限値（=0.0292(1+p+q+(r/4)-(s/2))）以下にするため、過剰な酸素がhigh-k膜中を拡散する事態を回避できる。このため、基板が必要以上に酸化されることを防止できるので、基板とhigh-k膜との間に形成される低誘電率の界面層（例えばＳｉＯ2 層）の厚さを薄くできる。従って、界面層を合わせたhigh-k膜のＥＯＴを低く維持できるので、界面層を合わせたhigh-k膜の比誘電率が所望値より小さくなることを防止できる。また、反応炉内に炭素含有原料ガスを導入して基板上にhigh-k膜を堆積するときに酸素含有ガスの流量比を所定の下限値（=0.0104(1+p+q+(r/4)-(s/2))）以上にするため、原料ガスに含まれる炭素と、酸素含有ガスに含まれる酸素とが気相中で結合してＣＯガス又はＣＯ2 ガスが生成される反応が十分に生じる。このため、未反応の炭素が不純物としてhigh-k膜中に残留することを抑制できるので、該不純物が伝導パスとなって生じるゲートリーク電流を低減できる。
【００１５】
また、反応炉内に炭素含有原料ガスを導入して基板上にhigh-k膜を堆積する場合、ｚ、ｐ、ｑ、ｒ及びｓは、
ｚ  ≦  ０．０２２９・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝
の関係を満たすことが好ましい。
【００１６】
このようにすると、過剰な酸素がhigh-k膜中を拡散することをより確実に回避できるため、基板酸化に起因して基板とhigh-k膜との間に形成される界面層の厚さを確実に薄くできる。このため、所望のＥＯＴを実現できるhigh-k膜の物理的膜厚（界面層の物理的膜厚を含む）を十分に大きくできるので、界面層を合わせたhigh-k膜の比誘電率を高く維持しながら、ゲートリーク電流を理想的に低減できる。
【００１７】
また、反応炉内に炭素含有原料ガスを導入して基板上にhigh-k膜を堆積する場合、原料ガス及び高誘電率絶縁膜はそれぞれシリコンを含んでいてもよい。或いは、高誘電率絶縁膜を堆積する工程は、反応炉内にシリコン含有ガスを供給する工程を含み、高誘電率絶縁膜はシリコンを含んでいてもよい。また、炭素含有原料ガスは、ＨｆＣ16Ｈ36Ｏ4 （Hf t-butoxide ）、ＺｒＣ16Ｈ36Ｏ4 （Zr t-butoxide ）、Ｃ16Ｈ40Ｎ4Ｈｆ （TDEA-Hf ）、Ｃ16Ｈ40Ｎ4Ｚｒ（TDEA-Zr）、Ｃ8 Ｈ24Ｎ4Ｈｆ （TDMA-Hf ）、Ｃ8Ｈ24Ｎ4Ｚｒ（TDMA-Zr ）、Ｈｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4（Hf(MMP)4）、又はＺｒ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 （Zr(MMP)4）であってもよい。
【００１８】
本発明の半導体装置の製造方法において、一の金属はハフニウム又はジルコニウムであってもよい。
【００１９】
このようにすると、ハフニウム酸化膜若しくはハフニウムシリケート膜又はジルコニウム酸化膜若しくはジルコニウムシリケート膜を確実に形成できる。
【発明の効果】
【００２０】
本発明によると、high-k膜の堆積温度に応じて電極形成後熱処理の温度を抑制できるため、電極形成後熱処理時に、high-k膜を構成する材料と電極を構成する材料との間で反応が生じる事態を回避できるので、high-k膜に欠陥が発生することを防止でき、それによってhigh-k膜の熱的安定性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００２２】
図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００２３】
まず、図１（ａ）に示すように、例えば Si(100)基板等の基板１１上に、素子分離用の絶縁膜１２を形成し、それにより、素子形成領域Ｒを区画する。次に、基板１１に対して標準ＲＣＡ洗浄及び希釈ＨＦ洗浄を行なった後、例えば７００℃の温度下で基板１１をＮＨ3 ガスに１０〜３０秒間程度さらすことによって、図１（ｂ）に示すように、基板１１の素子形成領域Ｒの上に、厚さ１ｎｍ程度弱のＳｉ3Ｎ4膜（シリコン窒化膜）１３を形成する。
【００２４】
次に、図１（ｃ）に示すように、基板１１の素子形成領域Ｒの上に、Ｓｉ3Ｎ4膜１３を介して、例えばＨｆＯ2 よりなる厚さ数ｎｍ程度のhigh-k膜１４を例えばＣＶＤ法により形成する。Ｓｉ3Ｎ4膜１３及びhigh-k膜１４は、厚さ３〜５ｎｍ程度の極薄のゲート絶縁膜を構成する。
【００２５】
ここで、high-k膜１４の詳細な形成方法について図２を参照しながら説明する。図２は、第１の実施形態に係る半導体装置の製造方法におけるhigh-k膜形成に用いられるＣＶＤ装置の反応炉の断面構成を示す模式図である。図２に示すように、反応炉５０の内部には、複数の基板１１（Ｓｉ3Ｎ4膜１３の図示は省略）を載置するための基板保持機構５１が設けられている。また、反応炉５０には、プロセスガスを導入するための第１〜第３の導入口５２〜５４が設けられていると共に、使用後のプロセスガスを排気するための排気口５５が設けられている。high-k膜１４の形成にあたっては、まず、バブラー（バブリング用容器：図示省略）に貯留された液体状のＨｆ含有原料、例えばHf t-butoxide （ＨｆＣ16Ｈ36Ｏ4 ）の中に、Ｎ2 ガス等の不活性ガスよりなるキャリアガスを吹き込んでバブリングを行なう。これにより生成された気体状態のHf t-butoxide 、つまり原料ガスをキャリアガスと共に例えば第１の導入口５２から反応炉５０内に導入する。このとき、high-k膜１４の成長速度又は膜質を向上させるために、例えば乾燥Ｏ2 ガス等の酸素含有ガスを第２の導入口５３から反応炉５０内に導入する。また、反応炉５０内の圧力を制御するために、例えばＡｒガス又はＮ2 ガス等の不活性ガスよりなるベースガスを第３の導入口５４から反応炉５０内に導入してもよい。そして、前述の原料ガス及び酸素含有ガス等の各プロセスガスを反応炉５０内で混合すると共にＣＶＤ（Chemical Vapor Deposition ）処理を使用して、反応炉５０内に載置された基板１１上にhigh-k膜１４を例えば 200〜 550℃程度の温度下で堆積する。その後、使用済みのプロセスガスを反応炉５０内から排気口５５を介して排気する。以上のように形成されたhigh-k膜１４に対して組成分析を行なったところ、high-k膜１４は、Ｈｆ及びＯを主要な元素とするＨｆＯ2 という組成を持つと共にその内部に３．０質量％以下の微量なＣ及びＨを含有することが判明した。すなわち、high-k膜１４はＨｆＯ2 膜である。これは、Hf t-butoxide よりなる原料ガスがＨｆ、Ｏ、Ｃ及びＨを含有すること、及び前述のＣＶＤ処理においてキャリアガス等として用いられるＮ2 ガスは５００℃程度の温度下では非常に不活性であることによる。
【００２６】
次に、Ｎ2 雰囲気中において、high-k膜１４に対して例えば600〜800℃程度の温度下で蒸着後アニール（以下、ＰＤＡ（Post Deposition Anneal）と称する）処理を行なう。その後、例えばＳｉＨ4 を用いて基板１１上に、ゲート電極となるPoly−Si膜を例えば 540℃程度の蒸着温度で形成した後、 n-MOS構造を形成するためにPoly−Si膜に対して例えば５×１０15ｃｍ-2のドーズ量でＰイオンを注入する。その後、イオン注入されたPoly−Si膜をパターン化して、図１（ｄ）に示すように、ゲート電極１５をhigh-k膜１４の上に形成する。これにより、ＭＯＳキャパシタ構造が完成する。
【００２７】
その後、図示は省略しているが、ソース・ドレイン領域を形成するための不純物注入を行なった後、該ソース・ドレイン領域又はゲート電極１５に注入された不純物に対する活性化アニール処理を行なうために、例えば乾燥Ｎ2 雰囲気中において、基板１１に対して 900℃程度以上の温度下で３０秒間程度ＲＴＰ（Rapid Thermal process ）を行なう。
【００２８】
第１の実施形態の特徴は、high-k膜１４つまりＨｆＯ2 膜の堆積温度（以下、ＣＶＤ堆積温度と称することもある）をｘ［℃］とし、前述の活性化アニール処理の温度（以下、活性化アニール温度と称する）をｙ［℃］としたときに、ｘ及びｙは、
ｙ  ≦  ０．５・ｘ  ＋  ８２５  の関係を満たすことである。尚、一般的に、活性化アニール温度は、トランジスタ製造時のゲート電極形成工程以降におけるプロセス最高温度である。
【００２９】
ここで、図１（ａ）〜（ｄ）に示す方法により形成されたＭＯＳキャパシタにおけるゲート絶縁膜（つまりＳｉ3Ｎ4膜１３及びhigh-k膜（ＨｆＯ2 膜）１４の積層膜）の熱的安定性と、ＣＶＤ堆積温度及び活性化アニール温度の組み合わせ条件との相関について、図３を参照しながら説明する。尚、図３において、ＣＶＤ堆積温度を横軸に、活性化アニール温度を縦軸に示すと共に、熱的安定性が良い、ＣＶＤ堆積温度及び活性化アニール温度の組み合わせ条件を○（ＯＫ）で、熱的安定性が悪い、ＣＶＤ堆積温度及び活性化アニール温度の組み合わせ条件を黒丸（ＮＧ）で示す。
【００３０】
尚、熱的安定性の評価は次のように行なっている。すなわち、ＣＶＤ堆積温度及び活性化アニール温度の組み合わせ条件を色々変えながら形成されたＭＯＳキャパシタに対して、ＬＣＲ（inductance - capacitance - resistance ）メータを用いてＣＶ（capacitance - voltage ）測定が行なわれる。そして、測定結果に基づいて、ゲート電極の空乏化又は基板の量子化効果等に起因する容量を考慮して、シミュレーションプログラムによるＣＶカーブのフィッティングを行なうことにより、ゲート絶縁膜のＥＯＴが算出される。ここで、ゲート絶縁膜の熱的安定性が良い場合、測定されたＣＶカーブは理想的な形状を示す。すなわち、ゲート電圧Ｖｇを大きくしてキャパシタを蓄積（Accumulation）状態にするに従って、容量はゲート絶縁膜のＥＯＴと対応する理想的な値を示すようになり、ゲート電圧Ｖｇの変化に対して次第に飽和していく。一方、ゲート絶縁膜の熱的安定性が悪い場合、ある温度以上の活性化アニール処理において、ゲート絶縁膜を構成する材料とゲート電極を構成する材料とが急激に反応して電流のリークパスが形成される結果、熱的安定性の良いゲート絶縁膜と比べて２桁から３桁も大きいゲートリーク電流が生じるので、測定されたＣＶカーブは異常な形状を示す。具体的には、ゲート電圧Ｖｇを大きくすると容量が発散する。
【００３１】
図３に示すように、活性化アニール温度（ｙ）［℃］が（０．５×ＣＶＤ堆積温度（ｘ）［℃］＋８２５［℃］）以下となる範囲内で、ゲート絶縁膜の熱的安定性が良い。また、ゲート電極の形成後に同一の温度で活性化アニール処理を行なった場合にも、ゲート絶縁膜となるＨｆＯ2 膜のＣＶＤ堆積温度の違いによって、ゲート絶縁膜の熱的安定性が変化する。逆に、ＨｆＯ2 膜が同一のＣＶＤ堆積温度で形成されている場合にも、活性化アニール温度の違いによってゲート絶縁膜の熱的安定性が変化する。このことを、図４（ａ）及び（ｂ）を参照しながら説明する。
【００３２】
図４（ａ）は、ゲート絶縁膜となるＨｆＯ2 膜を２００℃の温度下で５分間かけてＣＶＤ法により堆積した後、ＨｆＯ2 膜に対してＰＤＡ処理を行ない、その後、ＨｆＯ2 膜上にPoly-Si 電極を形成した後、Poly-Si 電極に対してＰイオンを注入し、その後、９００℃の温度下で３０秒間かけて活性化アニール処理を行なった後における、ＭＯＳキャパシタのＣＶカーブの測定結果を示している。一方、図４（ｂ）は、ゲート絶縁膜となるＨｆＯ2 膜を２００℃の温度下で５分間かけてＣＶＤ法により堆積した後、ＨｆＯ2 膜に対してＰＤＡ処理を行ない、その後、ＨｆＯ2 膜上にPoly-Si電極を形成した後、Poly-Si電極に対してＰイオンを注入し、その後、９５０℃の温度下で３０秒間かけて活性化アニール処理を行なった後における、ＭＯＳキャパシタのＣＶカーブの測定結果を示している。尚、図４（ａ）及び（ｂ）においては、基板側がゲート電極側に対して高電位となるときのゲート電圧Ｖｇを負符号で示している。また、図４（ａ）及び（ｂ）に示すＣＶカーブの測定結果は、ＭＯＳキャパシタにおける複数の測定ポイントについて得られたものである。
【００３３】
図４（ａ）及び（ｂ）に示すように、ＣＶＤ堆積温度が同じ２００℃であっても、活性化アニール温度が９００℃であるときのＣＶカーブは、容量が次第に飽和する理想的な形状を示す一方、活性化アニール温度が９５０℃であるときのＣＶカーブは、容量が発散する異常な形状を示す。言い換えると、図４（ａ）に示すＣＶカーブを有するゲート絶縁膜は熱的安定性が良く、図４（ｂ）に示すＣＶカーブを有するゲート絶縁膜は熱的安定性が悪い。すなわち、ゲート絶縁膜となるＨｆＯ2 膜のＣＶＤ堆積温度によって決まる上限値を活性化アニール温度が越えると、ＨｆＯ2 膜中に急激に欠陥が形成されてリークパスが形成される結果、ＨｆＯ2 膜は容量を蓄積できなくなってゲート絶縁膜としての機能を突然失う。
【００３４】
ここで、ｘ及びｙが、ｙ≦０．５・ｘ＋８２５（ｘはＨｆＯ2 膜のＣＶＤ堆積温度であり、ｙは活性化アニール温度である）の関係を満たすことによって、ゲート絶縁膜の熱的安定性が向上する理由は、次のように考えられる。すなわち、一般的に、ＣＶＤ堆積温度（ｘ）が高い程、膜質の良い緻密なＨｆＯ2 膜が形成される。逆に、ＣＶＤ堆積温度（ｘ）が低い程、比較的空孔の多い疎なＨｆＯ2 膜が形成される。この場合、ＰＤＡ処理によって、ＨｆＯ2 膜をある程度緻密化することができるが、ＨｆＯ2 膜中の空孔を完全に除去することはできない。このようなＨｆＯ2 膜上に電極材料膜を堆積した後、高温の活性化アニール処理を行なうと、ＨｆＯ2 膜中又はＨｆＯ2 膜と電極材料膜との間に残留する空孔を介して電極材料の拡散が非常に顕著に生じる結果、ＨｆＯ2 膜中に欠陥が発生する。すなわち、低いＣＶＤ堆積温度で形成された、比較的空孔の多いＨｆＯ2 膜は、ゲート絶縁膜としての熱的安定性が劣化してしまう。逆に、高いＣＶＤ堆積温度で形成された、膜質の良い緻密なＨｆＯ2 膜においては、前述の電極材料の拡散反応が格段に抑制されるため、活性化アニール処理時にもＨｆＯ2 膜中に欠陥が発生しくくなるので、熱的安定性が向上する。従って、図３に示す測定データからも明らかなように、ＣＶＤ法により形成されたＨｆＯ2 膜を有する極薄のゲート絶縁膜における熱的安定性の良し悪しが変化する境界は、ｙ＝０．５・ｘ＋８２５という右肩上がりの直線で表される。
【００３５】
すなわち、第１の実施形態によると、ｙ≦０．５・ｘ＋８２５の制約条件下でＨｆＯ2 膜つまりhigh-k膜１４の堆積、及び活性化アニール処理を行なう。このため、high-k膜１４の堆積温度ｘに応じて、活性化アニール温度、つまりゲート電極１５の形成工程以降におけるプロセス最高温度を抑制できる。従って、活性化アニール処理時に、high-k膜１４を構成する材料とゲート電極１５を構成する材料との間で反応が生じる事態を回避でき、それによりhigh-k膜１４に欠陥が発生することを防止できるので、high-k膜１４の熱的安定性つまりゲート絶縁膜の熱的安定性を向上させることができる。
【００３６】
図５は、第１の実施形態に係る半導体装置の製造方法を用いて形成された、つまり本発明の「ｙ≦０．５・ｘ＋８２５」の条件下で図１（ａ）〜（ｄ）に示す方法を用いて形成された、ＭＯＳキャパシタ試料の高分解能断面ＴＥＭ（transmission electron microscope）像を模式的に示している。図５に示すように、基板（基板１１）上に絶縁膜（Ｓｉ3Ｎ4膜１３及びhigh-k膜（ＨｆＯ2 膜）１４）及び電極（ゲート電極１５）が順次形成されたＭＯＳ構造において、high-k膜１４とゲート電極１５との界面は滑らかであり、欠陥は生じていない。
【００３７】
図６は、「ｙ＞０．５・ｘ＋８２５」の条件下で図１（ａ）〜（ｄ）に示す方法を用いて形成されたＭＯＳキャパシタ試料（比較例）の高分解能断面ＴＥＭ像を模式的に示している。図６に示すように、基板上に絶縁膜（下層となるＳｉ3 Ｎ4 膜及び上層となるhigh-k膜（ＨｆＯ2 膜））及び電極（ゲート電極）が順次形成されたＭＯＳ構造において、絶縁膜（正確にはＨｆＯ2 膜）に、厚さが局所的に薄くなった欠陥部分が生じている。このため、比較例においては、該欠陥に起因するトンネル電流を主とするゲートリーク電流が極端に増大する結果、ＭＯＳキャパシタとして機能することが不可能になる。
【００３８】
図７は、「ｙ＞０．５・ｘ＋８２５」の条件下で図１（ａ）〜（ｄ）に示す方法を用いて形成されたＭＯＳキャパシタ試料（比較例）における前述の欠陥（図６参照）による不良発生率（不良率）と、絶縁膜（下層となるＳｉ3Ｎ4膜及び上層となるＨｆＯ2 膜）の物理的膜厚との相関を示している。尚、不良率は、絶縁膜の面積１０００μｍ2 当たりについて算出されたものである。図７に示すように、絶縁膜の物理的膜厚が５ｎｍ程度よりも小さくなると、欠陥による不良発生率が顕著になる。尚、絶縁膜の物理的膜厚が５ｎｍ程度以上である場合、絶縁膜における欠陥部分（ＨｆＯ2 膜の薄膜化部分）の厚さも比較的大きくなると考えられ、その結果、該欠陥が不良発生率に及ぼす影響は小さくなると考えられる。
【００３９】
すなわち、ｙ≦０．５・ｘ＋８２５が成り立つ条件下で行なわれる、第１の実施形態に係る半導体装置の製造方法によると、物理的膜厚が５ｎｍ程度よりも小さいhigh-kゲート絶縁膜を形成する場合に特に顕著な熱的安定性向上効果が得られる。
【００４０】
尚、第１の実施形態において、high-k膜１４としてＨｆＯ2 膜を形成したが、これに代えて、特性が類似したＺｒＯ2 膜等を形成してもよい。また、ＨｆＯ2 膜中に、Ｓｉ、Ａｌ、Ｔａ、Ｔｉ又はＬａ等の、酸化物が絶縁性を有する元素を混入させてもよい。また、ＨｆＯ2 膜中に、拡散防止機能を有するＮ含有層を設けてもよい。ＨｆＯ2 膜中にＳｉを混入させる場合、言い換えると、Ｈｆシリケート膜を形成する場合、Ｈｆ含有原料よりなる原料ガスにＳｉを添加して反応炉内に導入してもよいし、Ｈｆ含有原料よりなる原料ガスとは別にＳｉ含有ガスを反応炉内に導入してもよい。
【００４１】
また、第１の実施形態において、ゲート絶縁膜は、Ｓｉ3Ｎ4膜１３及びhigh-k膜１４の積層膜であったが、これに限られず、ゲート絶縁膜は、high-k膜１４の単層膜であってもよいし、又は、high-k膜１４と他の絶縁膜との積層膜であってもよい。後者の場合、high-k膜１４が上層であってもよいし、又は、下層であってもよい。
【００４２】
また、第１の実施形態において、ゲート電極１５としてPoly-Si 電極を用いたが、これに代えて、他の材料よりなる電極、例えばメタルゲート電極を用いてもよい。
【００４３】
また、第１の実施形態において、high-k膜１４となるＨｆＯ2 膜を、Hf t-butoxide よりなる原料ガスを用いたＣＶＤ法により堆積したが、high-k膜１４の堆積方法は特に限定されるものではない。high-k膜１４としてＨｆＯ2 膜をＣＶＤ法により堆積する場合のＨｆ含有原料としては、Hf t-butoxide に限られず、例えばTDEA-Hf （Ｃ16Ｈ40Ｎ4Ｈｆ ）、TDMA-Hf （Ｃ8Ｈ24Ｎ4Ｈｆ）又はHf(MMP)4（Ｈｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 ）等を用いてもよい。また、high-k膜１４としてＺｒＯ2 膜をＣＶＤ法により堆積する場合のＺｒ含有原料としては、Zr t-butoxide （ＺｒＣ16Ｈ36Ｏ4 ）、TDEA-Zr（Ｃ16Ｈ40Ｎ4Ｚｒ）、TDMA-Zr （Ｃ8Ｈ24Ｎ4Ｚｒ）又はZr(MMP)4（Ｚｒ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 ）等を用いてもよい。また、high-k膜１４の堆積方法として、ＣＶＤ法に代えて、例えばプラズマＣＶＤ法又はＪＶＤ（Jet Vapor Deposition）法等を用いてもよい。また、high-k膜１４としてＨｆＯ2 膜を形成する場合、例えばHf t-butoxide 又はTDEA-Hf 等のＨｆ含有原料よりなる原料ガスと、Ｏ2 、Ｈ2 Ｏ、ＮＯ、Ｎ2 Ｏ又はＮＨ3 等の置換ガスとに基板を交互にさらすＣＶＤ法を用いてもよい。
【００４４】
また、第１の実施形態において、酸素含有ガスとしてＯ2 を用いたが、これに代えて、ＮＯ、Ｎ2 Ｏ、Ｈ2 Ｏ又はＯ3 等を用いてもよい。
【００４５】
また、第１の実施形態において、high-k膜１４の堆積温度（ｘ［℃］）と、活性化アニール処理の温度（ｙ［℃］）との間に制約条件「ｙ≦０．５・ｘ＋８２５」を設けたが、該制約条件は、基本的に、high-k膜１４の堆積温度と、ゲート電極形成工程以降におけるプロセス最高温度（第１の実施形態では活性化アニール温度）との間に設けられるものである。言い換えると、該制約条件は、基本的に、high-k膜１４の堆積温度と、ゲート電極形成工程以降における全ての熱処理の温度との間に設けられていることになる。従って、ゲート電極形成工程以降におけるプロセス最高温度が活性化アニール温度以外の他の熱処理温度である場合には、high-k膜１４の堆積温度と、該他の熱処理温度との間に同様の制約条件を設ける必要がある。
【００４６】
また、第１の実施形態において、high-k膜１４をゲート絶縁膜として形成したが、これに代えて、他の用途、例えば容量絶縁膜として形成してもよい。
【００４７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、第１の実施形態と同様に図１（ａ）〜（ｄ）を参照しながら説明する。
【００４８】
まず、図１（ａ）に示すように、例えば Si(100)基板等の基板１１上に、素子分離用の絶縁膜１２を形成し、それにより、素子形成領域Ｒを区画する。次に、基板１１に対して標準ＲＣＡ洗浄及び希釈ＨＦ洗浄を行なった後、例えば７００℃の温度下で基板１１をＮＨ3 ガスに１０〜３０秒間程度さらすことによって、図１（ｂ）に示すように、基板１１の素子形成領域Ｒの上に、厚さ１ｎｍ程度弱のＳｉ3Ｎ4膜（シリコン窒化膜）１３を形成する。
【００４９】
次に、図１（ｃ）に示すように、基板１１の素子形成領域Ｒの上に、Ｓｉ3Ｎ4膜１３を介して、例えばＨｆＯ2 よりなる厚さ数ｎｍ程度のhigh-k膜１４を例えばＣＶＤ法により形成する。Ｓｉ3Ｎ4膜１３及びhigh-k膜１４は、厚さ３〜５ｎｍ程度の極薄のゲート絶縁膜を構成する。ここで、high-k膜１４の詳細な形成方法について、第１の実施形態と同様に図２を参照しながら説明する。まず、バブラー（図示省略）に貯留された液体状のＨｆ含有原料、例えばHf t-butoxide の中に、Ｎ2 ガス等の不活性ガスよりなるキャリアガスを吹き込んでバブリングを行なう。これにより生成された気体状態のHf t-butoxide 、つまり原料ガスをキャリアガスと共に例えば第１の導入口５２から反応炉５０内に導入する。このとき、high-k膜１４の成長速度又は膜質を向上させるために、例えば乾燥Ｏ2 ガス等の酸素含有ガスを第２の導入口５３から反応炉５０内に導入する。また、反応炉５０内の圧力を制御するために、例えばＡｒガス又はＮ2 ガス等の不活性ガスよりなるベースガスを第３の導入口５４から反応炉５０内に導入してもよい。そして、前述の原料ガス及び酸素含有ガス等の各プロセスガスを反応炉５０内で混合すると共にＣＶＤ処理を使用して、反応炉５０内に載置された基板１１上にhigh-k膜１４を例えば 200〜 550℃程度の温度下で堆積する。その後、使用済みのプロセスガスを反応炉５０内から排気口５５を介して排気する。以上のように形成されたhigh-k膜１４は、微量なＣ及びＨを含有するＨｆＯ2 膜である。
【００５０】
次に、Ｎ2 雰囲気中において、high-k膜１４に対して例えば600〜800℃程度の温度下でＰＤＡ処理を行なう。その後、例えばＡｒガスを用いたスパッタリング等のＰＶＤ（Physical Vapor Deposition ）法を用いて基板１１上にＴｉＮ（下層）／Ａｌ（上層）積層膜を形成した後、該積層膜をパターン化して、図１（ｄ）に示すように、ゲート電極１５をhigh-k膜１４の上に形成する。これにより、ＭＯＳキャパシタ構造が完成する。その後、図示は省略しているが、ソース・ドレイン領域を形成するための不純物注入を行なった後、該不純物に対する活性化アニール処理を行なうために、例えば乾燥Ｎ2 雰囲気中において、基板１１に対して 900℃程度以上の温度下で３０秒間程度ＲＴＰを行なう。
【００５１】
第２の実施形態の特徴は、Hf t-butoxide よりなる原料ガス及び酸素含有ガス等を反応炉５０内に導入して基板１１上にhigh-k膜１４を堆積する工程において、反応炉５０内に供給される全てのガスの流量に対する酸素含有ガスの流量の比（以下、酸素分圧比と称することもある）をｚとしたときに、
０．２５  ≦  ｚ  ≦  ０．７０  が成り立つことである。
【００５２】
ここで、図１（ａ）〜（ｄ）に示す方法により形成されたＭＯＳキャパシタにおけるゲート絶縁膜（つまりＳｉ3Ｎ4膜１３及びhigh-k膜（ＨｆＯ2 膜）１４の積層膜）の比誘電率Ｋ及びゲートリーク電流Ｊｇ（正確にはゲートリーク電流密度（単位：Ａ／ｃｍ2 ））のそれぞれと、high-k膜１４の堆積時における酸素分圧比との相関について、図８を参照しながら説明する。尚、図８において、酸素分圧比と比誘電率Ｋとの相関を◆印を用いて示すと共に、酸素分圧比とゲートリーク電流Ｊｇとの相関を▲印を用いて示す。また、酸素分圧比は、high-k膜１４の堆積時に反応炉５０内に導入された酸素含有ガスの総流量を、high-k膜１４の堆積時に反応炉５０内に導入された全てのプロセスガスの総流量によって除することにより求めている。但し、第２の実施形態においては、high-k膜１４の堆積にＣＶＤ法を用いることを前提としているが、これに代えて、スパッタ法又はＡＬＤ（Atomic Layer Deposition ）法等を用いて、原料ガス（Ｈｆ含有ガス）と酸素含有ガスとを時間的に交互に反応炉内に供給する場合にも、各ガスの供給時間及び単位時間当たりの流量を考慮して、成膜時における酸素含有ガスの総流量を、成膜時における全てのプロセスガスの総流量によって除することにより酸素分圧比を定義することができる。
【００５３】
また、ゲート絶縁膜の比誘電率Ｋの算出方法は次の通りである。すなわち、まず、ＭＯＳキャパシタに対してＣＶ測定を行なうと共に、測定結果に基づいて、ゲート電極の空乏化（デプレション効果）又は基板の量子化効果等に起因する容量を考慮して、シミュレーションプログラムによるＣＶカーブのフィッティングを行なうことにより、ゲート絶縁膜のＥＯＴを算出する。また、ゲート絶縁膜の物理的膜厚（Ｔｐｈ）をエリプソメトリー法（偏光法）を用いて測定する。ここで、ＥＯＴ＝（ＳｉＯ2 膜の比誘電率３．９）／（ゲート絶縁膜の比誘電率Ｋ）×Ｔｐｈの関係式に、ＥＯＴ、Ｔｐｈ及びＳｉＯ2 膜の比誘電率のそれぞれと対応する数値を代入することによって、ゲート絶縁膜の比誘電率Ｋを求めることができる。また、ゲートリーク電流Ｊｇの値としては、ＭＯＳキャパシタにおいてゲート絶縁膜のＥＯＴが１ｎｍである場合にゲート電極（ＴｉＮ／Ａｌ積層構造）に対してー１Ｖのゲート電圧を印加したときのリーク電流値を用いている。
【００５４】
図８に示す、ゲート絶縁膜の比誘電率Ｋと酸素分圧比との相関から次のような知見が得られる。すなわち、酸素分圧比が０．７以下の場合、比誘電率Ｋは約１３程度のほぼ一定の値になる。これは、一般的なＨｆシリケートの比誘電率１２程度と近い値である。一方、酸素分圧比が０．７を越えると、比誘電率Ｋの値は急激に減少する。その理由は以下の通りである。すなわち、反応炉内に導入された酸素含有ガス中の酸素が、原料ガス中のＨｆに対して過剰に存在するようになると、酸素はＨｆＯ2 を形成するために寄与する以外に、ＨｆＯ2 膜の堆積時に膜内を拡散してSi基板まで到達し、Si基板が酸化されてSi基板とＨｆＯ2 膜との間に低誘電率の界面層（例えばＳｉＯ2 層）が付加的に形成されてしまう。そして、酸素分圧比の増加に伴って、この低誘電率界面層の膜厚が増加するため、該界面層を含めたゲート絶縁膜全体の比誘電率Ｋが低下することになる。
【００５５】
従って、ＨｆＯ2 膜を有する極薄のゲート絶縁膜（以下、high-Kゲート絶縁膜と称することもある）に関しては、この低誘電率界面層の膜厚をできるだけ薄くすることが望まれる。また、膜全体としての比誘電率Ｋを高くすることがhigh-Kゲート絶縁膜においては必須である。すなわち、これらの条件を満たすためには、酸素分圧比を０．７以下にする必要がある。尚、この０．７という数値は、基本的に、原料ガス中のＨｆと酸素含有ガス中の酸素との反応によって決まるため、原料ガスの種類（第１の実施形態ではHf t-butoxide ）が同じである限り、ＨｆＯ2 膜の堆積温度を変えても、この０．７という数値は変わらない。ＨｆＯ2 膜の堆積温度を低くした場合には、酸素分圧比が０．７を越える場合における比誘電率Ｋの減少の度合いが若干緩やかになるが、比誘電率Ｋの減少が開始する変化点となる酸素分圧比が０．７であることには変わりはない。すなわち、通常のＣＶＤ法で用いられているような温度範囲においては、ゲート絶縁膜の比誘電率Ｋを高く維持するために酸素分圧比を０．７以下にすることが望まれる。
【００５６】
また、図８に示す、ゲートリーク電流Ｊｇと酸素分圧比との相関から次のような知見が得られる。すなわち、酸素分圧比が０．２５よりも小さくなると、ゲートリーク電流Ｊｇの値は、理想的なリーク電流値である１０-3Ａ／ｃｍ2 のオーダーから急激に増大し始めて、理想的なリーク電流値と比べて約３桁（１０００倍）も高い１Ａ／ｃｍ2 のオーダーに達してしまう。その理由は、本願発明者による残留カーボンの分析結果から以下のように考えられる。すなわち、酸素分圧比が０．２５よりも小さい場合、原料ガスに含まれる炭素と、酸素含有ガスに含まれる酸素とが気相中で結合してＣＯガス又はＣＯ2 ガスが生成される反応が十分に起こらない。言い換えると、未反応の炭素がＣＯガス又はＣＯ2 ガスとしてＨｆＯ2 膜から完全には脱離しない。このため、未反応の炭素が不純物としてＨｆＯ2 膜中に大量に残留する結果、該不純物が伝導パスとなって生じるゲートリーク電流Ｊｇが増大してしまう。尚、ＨｆＯ2 膜中に大量に残留した炭素は、high-Kゲート絶縁膜の信頼性寿命にも悪影響を及ぼす。
【００５７】
従って、ゲートリーク電流Ｊｇが小さいhigh-Kゲート絶縁膜の実現のためには、酸素分圧比を０．２５以上にする必要がある。尚、この０．２５という数値は、基本的に、原料ガス中の炭素と酸素含有ガス中の酸素との反応によって決まるため、原料ガスの種類（第１の実施形態ではHf t-butoxide ）が同じである限り、ＨｆＯ2 膜の堆積温度を変えても、この０．２５という数値は変わらない。すなわち、通常のＣＶＤ法で用いられているような温度範囲においては、ゲート絶縁膜のゲートリーク電流Ｊｇを抑制するために酸素分圧比を０．２５以上にすることが望まれる。
【００５８】
以上に述べた、ゲート絶縁膜の比誘電率Ｋと酸素分圧比との相関から得られた知見、及び、ゲートリーク電流Ｊｇと酸素分圧比との相関から得られた知見を総合すると、次のように結論できる。すなわち、Hf t-butoxide という炭素含有Ｈｆ原料を使用する場合、ゲートリーク電流が小さく且つ比誘電率が高いhigh-kゲート絶縁膜を実現する酸素分圧比（ＨｆＯ2 膜の堆積時における、反応炉内に供給される全てのガスの流量に対する酸素含有ガスの流量の比）の好ましい範囲は、０．２５以上で且つ０．７以下の範囲である。
【００５９】
ところで、ITRS（International Technology Roadmap for Semiconductors） 1999 Editionの 107ページの Table31に記載されているように、システムＬＳＩにおいては、ゲートリーク電流の値が１×１０-3Ａ／ｃｍ2 以下のスペックを満たさなければならない。図８に示す、ゲートリーク電流Ｊｇと酸素分圧比との相関において前述のスペックを満たそうとすると、酸素分圧比を０．２５以上で且つ０．５５以下の範囲に設定する必要がある。このようにすると、ゲートリーク電流Ｊｇは、１０-3〜１０-4Ａ／ｃｍ2 という理想的なリーク電流値のオーダーを示す。その理由は次の通りである。すなわち、酸素分圧比が０．２５以上で且つ０．５５以下の範囲であると、炭素含有Ｈｆ原料を使用した場合にも、炭素がＣＯガス又はＣＯ2 ガスとしてＨｆＯ2 膜から脱離するため、未反応の炭素が不純物としてＨｆＯ2 膜中に残留しにくくなるので、該不純物が伝導パスとなって生じるゲートリーク電流Ｊｇの値が理想的に抑制される。
【００６０】
尚、図８に示すように、酸素分圧比が０．５５よりも大きくなると、ゲートリーク電流Ｊｇは１０-3Ａ／ｃｍ2 のオーダーから徐々に増大し始め、酸素分圧比が０．７を越えると、ゲートリーク電流Ｊｇは１０-2Ａ／ｃｍ2 以上のオーダーを示し、理想的なリーク電流値の範囲から大きく外れてしまう。その理由は次の通りである。すなわち、酸素分圧比が０．７を越えるような比較的高い値である場合、Ｈｆ原料に含まれる炭素がＣＯガス等としてＨｆＯ2 膜から脱離するため、ＨｆＯ2 膜中に残留する炭素不純物に起因したゲートリーク電流Ｊｇの増大は起こらない。しかしながら、この場合、前述のように、過剰な酸素が堆積時のＨｆＯ2 膜中を拡散するため、Si基板の酸化に起因してSi基板とＨｆＯ2 膜との間に付加的に形成される低誘電率界面層（例えばＳｉＯ2 層）の膜厚が増大してしまう。その結果、該界面層を含めたゲート絶縁膜全体の比誘電率Ｋが低下してしまうと共に、ゲート絶縁膜全体の特性がよりＳｉＯ2 の特性に近づいてしまう。また、所望のＥＯＴを実現できるhigh-kゲート絶縁膜の物理的膜厚（界面層の物理的膜厚を含む）が小さくなってしまうので、ゲートリーク電流Ｊｇが増大してしまう。
【００６１】
従って、Hf t-butoxide という炭素含有Ｈｆ原料を使用する場合、比誘電率が高いhigh-kゲート絶縁膜を実現しながらゲートリーク電流を理想的に低減できる酸素分圧比の最良の範囲は、０．２５以上で且つ０．５５以下の範囲である。
【００６２】
以下、前述の酸素分圧比の好ましい範囲における下限値及び上限値（第１の上限値）、並びに、前述の酸素分圧比の最良の範囲における上限値（第２の上限値）を一般化した場合について説明する。原料ガス（炭素含有）の組成をＭ1-a ＳｉaＣpＨqＮr Ｏs（但しＭはＨｆ等の金属を表し、１＞ａ≧０、ｐ＞０、ｑ≧０、ｒ≧０、ｓ≧０である）とすると、反応炉内における原料ガスの反応（基本的に燃焼反応）は次の様に表せる。
【００６３】
Ｍ1-aＳｉaＣpＨqＮrＯs  ＋｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝・Ｏ2 →
Ｍ1-aＳｉaＯ2 ＋（ｑ／２）・Ｈ2 Ｏ  ＋ｐ・ＣＯ2 ＋（ｒ／２）・Ｎ2 Ｏ
原料ガスがHf t-butoxide よりなる場合、前述の反応式は次のようになる。
【００６４】
ＨｆＣ16Ｈ36Ｏ4 ＋２４・Ｏ2 →ＨｆＯ2 ＋１８・Ｈ2 Ｏ＋１６・ＣＯ2
ここで、２４・Ｏ2 が下限値０．２５と対応しているので、酸素分圧比の下限値の一般式は、
０．２５×｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝÷２４
＝０．０１０４・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝と表せる。
【００６５】
具体的には、原料ガスがTDEA-Hf （テトラキスジエチルアミドハフニウム（Tetrakis diethylamido hafnium）：Ｃ16Ｈ40Ｎ4Ｈｆ）よりなる場合、酸素分圧比の下限値は０．２９になる。また、原料ガスがTDMA-Hf （テトラキスジメチルアミノハフニウム（Tetrakis dimethylamino hafnium）：Ｃ8Ｈ24Ｎ4Ｈｆ）よりなる場合、酸素分圧比の下限値は０．１７になる。また、原料ガスが、Hf(MMP)4（テトラキス１メトキシ２メチル２プロポキシハフニウム（Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium ）：Ｈｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 ）よりなる場合、酸素分圧比の下限値は０．２９になる。
【００６６】
同様に、２４・Ｏ2 が第１の上限値０．７と対応しているので、酸素分圧比の第１の上限値の一般式は、
０．７×｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝÷２４
＝０．０２９２・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝と表せる。
【００６７】
具体的には、原料ガスがTDEA-Hf よりなる場合、酸素分圧比の第１の上限値は０．８２になる。また、原料ガスがTDMA-Hf よりなる場合、酸素分圧比の第１の上限値は０．４７になる。また、原料ガスがHf(MMP)4よりなる場合、酸素分圧比の第１の上限値は０．８２になる。
【００６８】
同様に、２４・Ｏ2 が第２の上限値０．５５と対応しているので、酸素分圧比の第２の上限値の一般式は、
０．５５×｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝÷２４
＝０．０２２９・｛１＋ｐ＋ｑ＋（ｒ／４）−（ｓ／２）｝と表せる。
【００６９】
具体的には、原料ガスがTDEA-Hf よりなる場合、酸素分圧比の第２の上限値は０．６４になる。また、原料ガスがTDMA-Hf よりなる場合、酸素分圧比の第２の上限値は０．３７になる。また、原料ガスがHf(MMP)4よりなる場合、酸素分圧比の第２の上限値は０．６４になる。
【００７０】
以上に説明したように、第２の実施形態によると、反応炉５０内に炭素含有原料ガスＭ1-aＳｉaＣpＨqＮrＯsを導入して基板１１上にhigh-k膜１４を堆積するときに酸素分圧比（反応炉内に供給される全てのガスの流量に対する酸素含有ガスの流量の比）を第１の上限値（=0.0292(1+p+q+(r/4)-(s/2))）以下にするため、過剰な酸素がhigh-k膜１４中を拡散する事態を回避できる。このため、基板１１が必要以上に酸化されることを防止できるので、基板１１とhigh-k膜１４との間に形成される低誘電率の界面層（例えばＳｉＯ2 層）の厚さを薄くできる。従って、界面層を合わせたゲート絶縁膜（Ｓｉ3Ｎ4膜１３及びhigh-k膜１４）のＥＯＴを低く維持できるので、界面層を合わせたゲート絶縁膜の比誘電率が所望値より小さくなることを防止できる。また、酸素分圧比を下限値（=0.0104(1+p+q+(r/4)-(s/2))）以上にするため、原料ガスに含まれる炭素と、酸素含有ガスに含まれる酸素とが気相中で結合してＣＯガス又はＣＯ2 ガスが生成される反応が十分に生じる。このため、未反応の炭素が不純物としてhigh-k膜１４中に残留することを抑制できるので、該不純物が伝導パスとなって生じるゲートリーク電流を低減できる。
【００７１】
また、第２の実施形態によると、酸素分圧比を下限値（=0.0104(1+p+q+(r/4)-(s/2))）以上で且つ第２の上限値（=0.0229(1+p+q+(r/4)-(s/2))）以下の範囲にさらに制限することによって、比誘電率が高いhigh-kゲート絶縁膜を実現しながらゲートリーク電流を理想的に低減することができる。
【００７２】
尚、第２の実施形態において、high-k膜１４としてＨｆＯ2 膜を形成したが、これに代えて、特性が類似したＺｒＯ2 膜等を形成してもよい。また、ＨｆＯ2 膜中に、Ｓｉ、Ａｌ、Ｔａ、Ｔｉ又はＬａ等の、酸化物が絶縁性を有する元素を混入させてもよい。また、ＨｆＯ2 膜中に、拡散防止機能を有するＮ含有層を設けてもよい。ＨｆＯ2 膜中にＳｉを混入させる場合、言い換えると、Ｈｆシリケート膜を形成する場合、Ｈｆ含有原料よりなる原料ガスにＳｉを添加させて反応炉内に導入してもよいし、Ｈｆ含有原料よりなる原料ガスとは別にＳｉ含有ガスを反応炉内に導入してもよい。
【００７３】
また、第２の実施形態において、ゲート絶縁膜は、Ｓｉ3Ｎ4膜１３及びhigh-k膜１４の積層膜であったが、これに限られず、ゲート絶縁膜は、high-k膜１４の単層膜であってもよいし、又は、high-k膜１４と他の絶縁膜との積層膜であってもよい。後者の場合、high-k膜１４が上層であってもよいし、又は、下層であってもよい。
【００７４】
また、第２の実施形態において、ゲート電極１５として、ＴｉＮ／Ａｌ積層構造のメタルゲート電極を用いたが、これに代えて、Ｔｉ、ＳｉＧｅ、Ｔａ、ＴａＮ、ＴａＳｉxＮy（但しｘ≧０、ｙ≧０）、Ｒｕ、ＲｕＯ2 、ＲｕＯ、ＷＮ、Ｍｏ、ＭｏＯ又はＭｏＮ等よりなるメタルゲート電極を用いてもよい。また、メタルゲート電極に代えてPoly-Si 電極を用いてもよい。
【００７５】
また、第２の実施形態において、high-k膜１４となるＨｆＯ2 膜を、Hf t-butoxide よりなる原料ガスを用いたＣＶＤ法により堆積したが、high-k膜１４の堆積方法は特に限定されるものではない。high-k膜１４としてＨｆＯ2 膜をＣＶＤ法により堆積する場合のＨｆ含有原料としては、Hf t-butoxide に限られず、例えばTDEA-Hf 、TDMA-Hf 又はHf(MMP)4等を用いてもよい。また、high-k膜１４としてＺｒＯ2 膜をＣＶＤ法により堆積する場合のＺｒ含有原料としては、Zr t-butoxide 、TDEA-Zr 、TDMA-Zr 、又はZr(MMP)4等を用いてもよい。また、high-k膜１４の堆積方法として、ＣＶＤ法に代えて、例えばプラズマＣＶＤ法又はＪＶＤ法等を用いてもよい。また、high-k膜１４としてＨｆＯ2 膜を形成する場合、例えばHf t-butoxide又はTDEA-Hf 等のＨｆ含有原料よりなる原料ガスと、Ｏ2 、Ｈ2 Ｏ、ＮＯ、Ｎ2 Ｏ又はＮＨ3 等の置換ガスとに基板を交互にさらすＣＶＤ法を用いてもよい。
【００７６】
また、第２の実施形態において、酸素含有ガスとしてＯ2 を用いたが、これに代えて、ＮＯ、Ｎ2 Ｏ、Ｈ2 Ｏ又はＯ3 等を用いてもよい。
【００７７】
また、第２の実施形態において、第１の実施形態と同様に、high-k膜１４の堆積温度（ｘ［℃］）と、ゲート電極形成工程以降におけるプロセス最高温度（ｙ［℃］：例えば活性化アニール温度）との間に制約条件「ｙ≦０．５・ｘ＋８２５」を設けてもよい。このようにすると、熱的安定性に優れ、ゲートリーク電流が小さく且つ比誘電率が高いhigh-kゲート絶縁膜を実現することができる。
【００７８】
また、第２の実施形態において、high-k膜１４をゲート絶縁膜として形成したが、これに代えて、他の用途、例えば容量絶縁膜として形成してもよい。
【産業上の利用可能性】
【００７９】
本発明は、半導体装置の製造方法に関し、特に、高誘電体からなるゲート絶縁膜を有する半導体装置に適用した場合には、熱的安定性に優れ、ゲートリーク電流が小さく且つ比誘電率が高いhigh-kゲート絶縁膜を実現でき、非常に有用である。
【図面の簡単な説明】
【００８０】
【図１】（ａ）〜（ｄ）は本発明の第１及び第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】本発明の第１及び第２の実施形態に係る半導体装置の製造方法におけるhigh-k膜形成に用いられるＣＶＤ装置の反応炉の断面構成を示す模式図である。
【図３】図１（ａ）〜（ｄ）に示す方法により形成されたＭＯＳキャパシタにおけるゲート絶縁膜の熱的安定性と、ＣＶＤ堆積温度及び活性化アニール温度の組み合わせ条件との相関を示す図である。
【図４】（ａ）は、ゲート絶縁膜となるＨｆＯ2 膜を２００℃の温度下で５分間かけてＣＶＤ法により堆積した後、ＨｆＯ2 膜に対してＰＤＡ処理を行ない、その後、ＨｆＯ2 膜上にPoly-Si 電極を形成した後、Poly-Si 電極に対してＰイオンを注入し、その後、９００℃の温度下で３０秒間かけて活性化アニール処理を行なった後における、ＭＯＳキャパシタのＣＶカーブの測定結果を示す図であり、（ｂ）は、ゲート絶縁膜となるＨｆＯ2 膜を２００℃の温度下で５分間かけてＣＶＤ法により堆積した後、ＨｆＯ2 膜に対してＰＤＡ処理を行ない、その後、ＨｆＯ2 膜上にPoly-Si 電極を形成した後、Poly-Si 電極に対してＰイオンを注入し、その後、９５０℃の温度下で３０秒間かけて活性化アニール処理を行なった後における、ＭＯＳキャパシタのＣＶカーブの測定結果を示す図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を用いて形成されたＭＯＳキャパシタ試料の高分解能断面ＴＥＭ像を模式的に示す図である。
【図６】比較例として「ｙ＞０．５・ｘ＋８２５」の条件下で図１（ａ）〜（ｄ）に示す方法を用いて形成されたＭＯＳキャパシタ試料の高分解能断面ＴＥＭ像を模式的に示す図である。
【図７】比較例として「ｙ＞０．５・ｘ＋８２５」の条件下で図１（ａ）〜（ｄ）に示す方法を用いて形成されたＭＯＳキャパシタ試料における欠陥による不良発生率と、絶縁膜の物理的膜厚との相関を示す図である。
【図８】図１（ａ）〜（ｄ）に示す方法により形成されたＭＯＳキャパシタにおけるゲート絶縁膜の比誘電率及びゲートリーク電流のそれぞれと、high-k膜の堆積時における酸素分圧比との相関を示す図である。
【符号の説明】
【００８１】
１１  基板
１２  素子分離用の絶縁膜
１３  Ｓｉ3Ｎ4膜
１４  high-k膜
１５  ゲート電極
５０  反応炉
５１  基板保持機構
５２  第１の導入口
５３  第２の導入口
５４  第３の導入口
５５  排気口
Ｒ  素子形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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