(57)【要約】【課題】スキャンテストを実行するために付加する回路を減らすことで回路面積を縮小する。【解決手段】半導体装置１の試験方法は、試験対象回路２と非試験対象回路３とを有し且つ複数の保持回路ＦＦを有する半導体装置１の試験方法であって、前記各保持回路ＦＦは、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置１は、前記試験対象回路２内の保持回路ＦＦをシリアルに接続してなる複数の第１スキャンチェーン５Ａと、前記非試験対象回路３内の保持回路ＦＦをシリアルに接続してなる複数の第２スキャンチェーン５Ｂとを含み、前記試験方法は、前記第１及び第２スキャンチェーン５Ａ，５Ｂに試験データを与える工程と、前記第１スキャンチェーン５Ａに前記クロックを入力し、一方前記第２スキャンチェーン５Ｂに前記クロックを入力しない工程とを含む。【選択図】      図１
2006058152.tif 000002
【特許請求の範囲】
【請求項１】
試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、
前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、
前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第１スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第２スキャンチェーンとを含み、
前記試験方法は、前記第１及び第２スキャンチェーンに試験データを与える工程と、
前記第１スキャンチェーンに前記クロックを入力し、一方前記第２スキャンチェーンに前記クロックを入力しない工程と、
を具備することを特徴とする半導体装置の試験方法。
【請求項２】
試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、
前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、
前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第１スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第２スキャンチェーンとを含み、
前記試験方法は、前記第１スキャンチェーンに試験データを与える工程と、
前記第２スキャンチェーンに前記試験データと異なる固定されたデータを与える工程と、
を具備することを特徴とする半導体装置の試験方法。
【請求項３】
試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験回路であって、
前記試験対象回路内の保持回路をシリアルに接続してなる複数の第１スキャンチェーンと、
前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第２スキャンチェーンと、
前記第１及び第２スキャンチェーンに試験データを与える試験データ入力端子と、
前記第１スキャンチェーンから試験結果データを出力する試験データ出力端子と、
前記第１及び第２スキャンチェーンに前記試験データが入力された後において、前記第１スキャンチェーンにはクロックを入力し、一方前記第２スキャンチェーンには前記クロックを入力しないクロック制御回路と、
を具備することを特徴とする半導体装置の試験回路。
【請求項４】
前記複数の保持回路に夫々接続され、且つ前記第１スキャンチェーンの夫々の間及び第２スキャンチェーンの夫々の間に配設された複数の組み合わせ回路から入力される入力データと、前記試験データとを選択する複数の選択回路をさらに具備し、
前記各保持回路は、前記クロックに基づいて、前記入力データ或いは試験データの取り込み及び保持を行うことを特徴とする請求項３記載の半導体装置の試験回路。
【請求項５】
前記クロック制御回路は、前記クロックが入力されるクロック端子と、前記第２スキャンチェーンに前記クロックを入力するか否かを表す第２制御信号が入力される第２制御端子とを含むことを特徴とする請求項４記載の半導体装置の試験回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験方法及び試験回路に係り、特にスキャンテスト回路を用いて試験を行う試験方法及び試験回路に関する。
【背景技術】
【０００２】
製造されたＬＳＩ（Large-Scale Integrated Circuit）の電気的特性、機能或いは性能が所定の規格を満たしているか否かを確認して製造工程での不良品を識別するために試験が実施されるが、近年ＬＳＩの回路規模の増大に伴い、試験に要するコストが大幅に増加してきている。
【０００３】
ＬＳＩの試験には、通常、半導体試験装置が用いられる。しかし、ＬＳＩの回路規模の増大に伴い、使用する半導体試験装置が高価なものになるだけでなく、半導体試験装置でＬＳＩを試験するためのテストパターン数も膨大なものになっているためＬＳＩ一つ当たりに要する試験時間も大幅に増加してきている。
【０００４】
ＬＳＩの試験を容易にし、且つテストパターン数を削減する技術として、ＬＳＩ内に存在するフリップフロップにデータの設定及び読み出しを可能とする回路を付加するスキャンテスト方式がある。このスキャンテスト方式は、ＬＳＩ内の試験対象回路に存在するフリップフロップがシフトレジスタ状に接続されたスキャンチェーンを構成する。そして、フリップフロップに任意のデータを設定し、外部からフリップフロップに保持されたデータの観測を行う。
【０００５】
このスキャンテスト方式により、ＬＳＩ内のフリップフロップをデータ入力端子或いは外部観測端子として利用可能となる。これにより、ＬＳＩの内部状態を所定の状態に設定するには膨大な数の入力パターンを必要とする順序回路を、内部状態を設定しなくてもよい組み合わせ回路として扱うことができるようになる。この結果、試験で用いるテストパターンの自動生成が行いやすくなる。
【０００６】
しかし、ＬＳＩの更なる大規模化によりスキャンテスト方式でも、テストパターン数が膨大になりつつある。そこで、テストパターンを生成する回路としての擬似ランダムパターンジェネレータ（ＰＲＰＧ：Pseudo Random Pattern Generator）や、スキャンテストの実行結果を圧縮する多入力シフトレジスタ（ＭＩＳＲ：Multiple Input Shift Register）等が使用され始めている。
【０００７】
しかし、ＭＩＳＲによる圧縮データは演算結果として決定されるため、ＭＩＳＲに不定値を入力すると圧縮データも不定となってしまう。そのため、ＭＩＳＲによる試験結果の圧縮を行う場合、試験対象回路と非試験対象回路との境界にラッパー（Wrapper）回路を挿入する。ここで、ラッパー回路とは、非試験対象回路から試験対象回路に入力されるデータを既定値とするための回路である。
【０００８】
図１０は、ラッパー回路の一例を示す回路図である。ラッパー回路は、フリップフロップＦＦと、セレクタＳＥＬ６，７とを備えている。ラッパー回路には、非試験対象回路から入力される入力データと、ＰＲＰＧから入力されるスキャンインデータと、スキャンテスト時に入力されるスキャンイネーブル信号ＳＣＡＮ_ＥＮと、ホールド信号と、クロックＣＬＫとが入力されている。
【０００９】
また、ラッパー回路は、出力データと、スキャンアウトデータとを出力する。出力データは、試験対象回路の組み合わせ回路に入力される。スキャンアウトデータは、次段のラッパー回路に入力される。
【００１０】
ラッパー回路は、ホールド信号に基づいて、ホールドモードとスルーモードとで動作する。また、ラッパー回路は、スキャンイネーブル信号に基づいて、保持するデータを選択する。
【００１１】
ところで、ラッパー回路は、試験対象回路に対する面積的なオーバーヘッドが大きい。特に、階層的にＭＩＳＲを使用する場合、ラッパー回路を試験対象回路の内部ポートへ挿入することになる。このため、試験対象回路面積への影響は更に増大してしまう。
【００１２】
また、この種の関連技術として、以下のような技術（非特許文献１参照）が開示されている。
【非特許文献１】Graham Hetherington et al., Logic BIST for Large Industrial Designs: Real Issues and Case Studies, IEEE Proc. INTERNATIONAL TEST CONFERENCE, 1999, pp.358-367
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、スキャンテストを実行するために付加する回路を減らすことで、回路面積の縮小が可能な半導体装置の試験方法及び試験回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の視点に係る半導体装置の試験方法は、試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第１スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第２スキャンチェーンとを含み、前記試験方法は、前記第１及び第２スキャンチェーンに試験データを与える工程と、前記第１スキャンチェーンに前記クロックを入力し、一方前記第２スキャンチェーンに前記クロックを入力しない工程とを含む。
【００１５】
本発明の第２の視点に係る半導体装置の試験方法は、試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験方法であって、前記各保持回路は、クロックに基づいてデータの取り込み及び保持を行い、前記半導体装置は、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第１スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第２スキャンチェーンとを含み、前記試験方法は、前記第１スキャンチェーンに試験データを与える工程と、前記第２スキャンチェーンに前記試験データと異なる固定されたデータを与える工程とを含む。
【００１６】
本発明の第３の視点に係る半導体装置の試験回路は、試験対象回路と非試験対象回路とを有し且つ複数の保持回路を有する半導体装置の試験回路であって、前記試験対象回路内の保持回路をシリアルに接続してなる複数の第１スキャンチェーンと、前記非試験対象回路内の保持回路をシリアルに接続してなる複数の第２スキャンチェーンと、前記第１及び第２スキャンチェーンに試験データを与える試験データ入力端子と、前記第１スキャンチェーンから試験結果データを出力する試験データ出力端子と、前記第１及び第２スキャンチェーンに前記試験データが入力された後において、前記第１スキャンチェーンにはクロックを入力し、一方前記第２スキャンチェーンには前記クロックを入力しないクロック制御回路とを含む。
【発明の効果】
【００１７】
本発明によれば、スキャンテストを実行するために付加する回路を減らすことで、回路面積の縮小が可能な半導体装置の試験方法及び試験回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、試験対象回路２と非試験対象回路３とＰＲＰＧ６とＭＩＳＲ７とを備えている。
【００２０】
半導体装置１は、クロックが異なる回路群（例えばクロックドメインＡとクロックドメインＢ）を有している。そして、クロックドメイン毎にスキャンチェーンを形成する。本実施形態では、試験対象回路２がクロックドメインＡに、非試験対象回路３がクロックドメインＢに対応している。すなわち、試験対象回路２と非試験対象回路３とは、クロックドメインが異なっている。
【００２１】
試験対象回路２は、複数のスキャンチェーン５Ａと複数の組み合わせ回路４とを備えている。各スキャンチェーン５Ａは、複数のスキャンセルＳＣＡを備えている。１つのスキャンチェーン５Ａを構成するスキャンセルＳＣＡは、シフトレジスタ状に接続されている。
【００２２】
また、非試験対象回路３は、複数のスキャンチェーン５Ｂと複数の組み合わせ回路４とを備えている。各スキャンチェーン５Ｂは、複数のスキャンセルＳＣＢを備えている。１つのスキャンチェーン５Ｂを構成するスキャンセルＳＣＢは、シフトレジスタ状に接続されている。
【００２３】
各スキャンチェーン５Ａには、スキャンテスト時の試験データであるスキャンインデータが入力されるスキャン入力端子Ｔ３Ａと、試験結果データであるスキャンアウトデータを出力するスキャン出力端子Ｔ４Ａとが接続されている。同様に、各スキャンチェーン５Ｂには、スキャン入力端子Ｔ３Ｂとスキャン出力端子Ｔ４Ｂとが接続されている。
【００２４】
半導体装置１は、スキャンテスト時に外部からシステムクロックを入力するための２つのクロック入力端子Ｔ１，Ｔ２を備えている。クロック入力端子Ｔ１は、試験対象回路２に接続されている。クロック入力端子Ｔ１は、外部から入力されたクロックＣＬＫＡを試験対象回路２に供給する。また、クロック入力端子Ｔ２は、非試験対象回路３に接続されている。クロック入力端子Ｔ２は、外部から入力されたクロックＣＬＫＢを非試験対象回路３に供給する。このような構成にすることで、試験対象回路２と非試験対象回路３とに別々にシステムクロックを入力することが可能となる。
【００２５】
スキャン入力端子Ｔ３Ａには、ＰＲＰＧ６が接続されている。ＰＲＰＧ６は、リニアフィードバックシフトレジスタ（ＬＦＳＲ：Linear Feedback Shift Register）により構成され、複数のテストパターンをパラレルに出力する。ＰＲＰＧ６から出力されたテストパターンは、スキャンインデータとして試験対象回路２に供給される。なお、クロック入力端子Ｔ１は、ＰＲＰＧ６にも接続されている。ＰＲＰＧ６は、クロックＣＬＫＡに基づいて動作する。
【００２６】
スキャン出力端子Ｔ４Ａには、ＭＩＳＲ７が接続されている。ＭＩＳＲ７は、スキャン出力端子Ｔ４Ａから出力されたスキャンアウトデータを圧縮する。ＭＩＳＲ７は、ＬＦＳＲにＥＯＲ（Exclusive OR）回路のタップを付けて構成され、ユニークな期待値圧縮結果を出力する回路である。なお、クロック入力端子Ｔ１は、ＭＩＳＲ７にも接続されている。ＭＩＳＲ７は、クロックＣＬＫＡに基づいて動作する。圧縮されたデータは、例えばレジスタ（図示せず）に記憶され、外部に出力される。
【００２７】
図２は、図１に示したスキャンセルＳＣＡの構成を示す回路図である。スキャンセルＳＣＡは、フリップフロップＦＦとセレクタＳＥＬ１とを備えている。
【００２８】
セレクタＳＥＬ１の入力部には、スキャンインデータと入力データとが入力されている。ここで、入力データとは、通常動作時に外部から入力されるデータ、或いは組み合わせ回路４から入力されるデータである。また、セレクタＳＥＬ１の制御端子には、スキャンイネーブル端子Ｔ５が接続されている。スキャンイネーブル端子Ｔ５には、外部からスキャンイネーブル信号ＳＣＡＮ_ＥＮが入力される。
【００２９】
セレクタＳＥＬ１は、信号ＳＣＡＮ_ＥＮに基づいて、スキャンインデータ或いは入力データを選択して出力する。例えば、セレクタＳＥＬ１は、信号ＳＣＡＮ_ＥＮがハイレベルの場合、入力データを出力する。一方、セレクタＳＥＬ１は、信号ＳＣＡＮ_ＥＮがローレベルの場合、スキャンインデータを出力する。
【００３０】
フリップフロップＦＦの入力部Ｄは、セレクタＳＥＬ１の出力部に接続されている。フリップフロップＦＦのクロック入力部は、クロック入力端子Ｔ１に接続されている。すなわち、フリップフロップＦＦには、クロックＣＬＫＡが供給されている。フリップフロップＦＦは、クロックＣＬＫＡに基づいて、出力データ或いはスキャンアウトデータを出力部Ｑから出力する。出力データは、後段の組み合わせ回路４に入力される。またスキャンアウトデータは、次段のスキャンセルＳＣＡに入力される。
【００３１】
次に、スキャンセルＳＣＢの構成について説明する。スキャンセルＳＣＢが有するフリップフロップＦＦのクロック入力部は、クロック入力端子Ｔ２に接続されている。すなわち、スキャンセルＳＣＢのフリップフロップＦＦには、クロックＣＬＫＢが供給されている。その他の構成は、スキャンセルＳＣＡと同じである。
【００３２】
なお、ここで通常動作について簡単に説明すると、スキャンセルＳＣＡは、図示しない通常クロックに基づいて動作する。例えば、スキャンセルＳＣＡは、通常クロックとクロックＣＬＫＡとを選択するセレクタ（図示せず）を備える。そして、スキャンセルＳＣＡは、入力データを記憶し、この記憶したデータを出力データとしてロジック回路に出力する。
【００３３】
このように構成された半導体装置１の動作について説明する。先ず、スキャンテスト方法について説明する。
【００３４】
半導体装置１は、例えばスキャンセルＳＣＡにスキャンインデータを取り込むためのシフトモードと、組み合わせ回路４の試験を行うためのスキャンモードとを備えている。そして、スキャンテストは、このシフトモードとスキャンモードを切り替えることによって行われる。
【００３５】
具体的には、シフトモードの場合、半導体装置１は、スキャン入力端子Ｔ３Ａからスキャンインデータをシリアルに入力し、これをフリップフロップＦＦに取り込む。そして、クロックＣＬＫＡが入力されると、次段のフリップフロップＦＦスにスキャンインデータをシフトする。この動作をスキャンチェーン５Ａ内のフリップフロップＦＦの数分繰り返すことにより、組み合わせ回路４にスキャンインデータを設定することができる。
【００３６】
スキャンモードの場合、半導体装置１は、組み合わせ回路４の出力データをフリップフロップＦＦに取り込む。そして、再びシフトモードに切り替えて、フリップフロップＦＦの保持データをシフトして、スキャン出力端子Ｔ４Ａから出力する。このスキャン出力端子Ｔ４Ａから出力される試験結果データをチェックすることにより、半導体装置１内部の故障を検出することができる。
【００３７】
ところで、本実施形態の半導体装置１は、クロックが異なるクロックドメインＡ（試験対象回路２）とクロックドメインＢ（非試験対象回路３）とに分割してスキャンチェーンを形成している。すなわち、試験対象回路２は、クロックＣＬＫＡにより制御でき、一方非試験対象回路３は、クロックＣＬＫＢにより制御できる。
【００３８】
図３は、スキャンテスト時のクロックＣＬＫＡとクロックＣＬＫＢとのタイミング図である。スキャンイネーブル端子Ｔ５には、ハイレベルのスキャンイネーブル信号ＳＣＡＮ_ＥＮを入力する。また、クロック入力端子Ｔ１には、クロックＣＬＫＡを入力し、クロック入力端子Ｔ２には、クロックＣＬＫＢを入力する。これにより、スキャンインデータを各組み合わせ回路４に設定することができる。
【００３９】
次に、スキャンイネーブル端子Ｔ５には、ローレベルのスキャンイネーブル信号ＳＣＡＮ_ＥＮを入力する。また、クロック入力端子Ｔ１には、１パルスのクロックＣＬＫＡを入力する。これにより、スキャンセルＳＣＡは、組み合わせ回路４からの出力データを取り込む。この際、クロック入力端子Ｔ２には、クロックを入力しない。これにより、スキャンセルＳＣＢは、組み合わせ回路４からの出力データを取り込まず、スキャンインデータを保持し続けている。
【００４０】
このようにすることで、スキャンセルＳＣＢの出力データを変化させないようにすることが可能となる。これにより、非試験対象回路３から試験対象回路２に入力されるデータが変化しないため、非試験対象回路３と試験対象回路２との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
【００４１】
ところで、ＭＩＳＲ７が出力する圧縮データは、演算結果として決定される。よって、ＭＩＳＲ７に不定値を入力すると、圧縮データも不定となってしまう。しかし、本実施形態では、ＭＩＳＲ７に入力されるスキャンアウトデータが不定とならないため、正確なスキャンテストを実行することができる。
【００４２】
以上詳述したように本実施形態では、クロックが異なるクロックドメインＡとクロックドメインＢとに分割してスキャンチェーンを形成する。そして、クロックドメインＡとクロックドメインＢとに、夫々別々のクロックＣＬＫＡ，ＣＬＫＢを入力するようにしている。
【００４３】
したがって本実施形態によれば、試験対象回路２に入力されるデータが不定となることを防止することができるため、ラッパー回路等を非試験対象回路３と試験対象回路２との境界部に挿入する必要がなくなる。これにより、スキャンテスト回路を備える半導体装置１の回路面積を縮小することができる。
【００４４】
また、本実施形態は、ＰＲＰＧ６及びＭＩＳＲ７を使用した試験回路に特に有効である。
【００４５】
（第２の実施形態）
第２の実施形態は、試験対象回路２と非試験対象回路３とに分割してスキャンチェーンを形成する。そして、試験対象回路２のクロックＣＬＫＡと、非試験対象回路３のクロックＣＬＫＢとの供給及び停止を行う回路を付加して半導体装置１を構成したものである。
【００４６】
図４は、本発明の第２の実施形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、単一のクロックで動作する。そして、試験対象回路２と非試験対象回路３とに分割してスキャンチェーンを形成する。スキャンテスト時、試験対象回路２は、クロックＣＬＫＡに基づいて動作する。また、非試験対象回路３は、クロックＣＬＫＢに基づいて動作する。
【００４７】
半導体装置１は、クロック制御回路１０を備えている。クロック制御回路１０には、システムクロック端子Ｔ７と、クロックディセーブル端子Ｔ８，Ｔ９とが接続されている。システムクロック端子Ｔ７には、外部からシステムクロックＳＣＬＫが入力される。クロックディセーブル端子Ｔ８には、試験対象回路２に供給されるクロックＣＬＫＡを停止するためのディセーブル信号ＣＤＡが外部から入力される。クロックディセーブル端子Ｔ９には、非試験対象回路３に供給されるクロックＣＬＫＢを停止するためのディセーブル信号ＣＤＢが外部から入力される。
【００４８】
図５は、図４に示したクロック制御回路１０の構成を示す回路図である。クロック制御回路１０は、バッファ回路１１，１３と、インバータ回路１２，１４と、ＡＮＤ回路１５，１６とを備えている。
【００４９】
システムクロック端子Ｔ７は、バッファ回路１１とバッファ回路１３との入力部に夫々接続されている。クロックディセーブル端子Ｔ８は、インバータ回路１２の入力部に接続されている。クロックディセーブル端子Ｔ９は、インバータ回路１４の入力部に接続されている。
【００５０】
バッファ回路１１とインバータ回路１２との出力部は、夫々ＡＮＤ回路１５の入力部に接続されている。バッファ回路１３とインバータ回路１４との出力部は、夫々ＡＮＤ回路１６の入力部に接続されている。ＡＮＤ回路１５は、クロックＣＬＫＡを出力する。ＡＮＤ回路１６は、クロックＣＬＫＢを出力する。
【００５１】
このように構成されたクロック制御回路１０の動作を説明する。図６は、クロック制御回路１０のタイミング図である。
【００５２】
スキャンイネーブル端子Ｔ５には、ハイレベルのスキャンイネーブル信号ＳＣＡＮ_ＥＮを入力する。また、システムクロック端子Ｔ７には、試験対象回路２と非試験対象回路３とに共通のシステムクロックＳＣＬＫを入力する。また、クロックディセーブル端子Ｔ８とＴ９には、ハイレベルのディセーブル信号ＣＤＡとＣＤＢとを入力する。これにより、試験対象回路２と非試験対象回路３とには、システムクロックＳＣＬＫが入力される。この結果、スキャンインデータを各組み合わせ回路４に設定することができる。
【００５３】
次に、スキャンイネーブル端子Ｔ５には、ローレベルのスキャンイネーブル信号ＳＣＡＮ_ＥＮを入力する。また、クロックディセーブル端子Ｔ９には、ローレベルのディセーブル信号ＣＤＢを入力する。これにより、非試験対象回路３にのみシステムクロックＳＣＬＫを入力しないように制御することができる。すなわち、スキャンセルＳＣＢは、組み合わせ回路４からの出力データを取り込まず、スキャンインデータを保持し続けている。
【００５４】
したがって、非試験対象回路３から試験対象回路２に入力されるデータが変化しないため、非試験対象回路３と試験対象回路２との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
【００５５】
このように半導体装置１を構成することで、上記第１の実施形態と同様の効果を得ることができる。
【００５６】
また、半導体装置１が単一のクロックで動作する場合でも、本発明を適用することが可能となる。
【００５７】
（第３の実施形態）
第３の実施形態は、スキャンテスト時、非試験対象回路３に固定データを供給するように半導体装置１を構成したものである。
【００５８】
図７は、本発明の第３の実施形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、単一のクロックで動作する。そして、試験対象回路２と非試験対象回路３とに分割してスキャンチェーンを形成する。スキャンテスト時、試験対象回路２と非試験対象回路３とは、システムクロックＳＣＬＫに基づいて動作する。
【００５９】
半導体装置１は、固定データ制御回路２０を備えている。図８は、図７に示した固定データ制御回路２０の構成を示す回路図である。固定データ制御回路２０は、カウンタ２１と、セレクタＳＥＬ２と、スキャン入力端子Ｔ３Ｂに対応した数分のセレクタＳＥＬ３とを備えている。
【００６０】
なお、半導体装置１は、パターン制御端子Ｔ１０と、固定データ入力端子Ｔ１１，Ｔ１２と、リセット端子Ｔ１３と、モード切り替え端子Ｔ１４とを備えている。パターン制御端子Ｔ１０には、固定データのパターンを制御する信号ＰＣが供給される。固定データ入力端子Ｔ１１には、データ１’ｂ０（１ビット／２進／データ０）が外部から供給される。固定データ入力端子Ｔ１２には、データ１’ｂ１（１ビット／２進／データ１）が外部から供給される。
【００６１】
リセット端子Ｔ１３には、カウンタ２１をリセットするリセット信号ＲＥＳＥＴが外部から供給される。モード切り替え端子Ｔ１４には、固定データ制御回路２０が固定データを出力するモードと、スキャンインデータを出力するモードとを切り替える信号ＭＯＤＥが外部から供給される。
【００６２】
パターン制御端子Ｔ１０は、セレクタＳＥＬ２の制御端子に接続されている。固定データ入力端子Ｔ１１，Ｔ１２は、夫々セレクタＳＥＬ２の入力部に接続されている。システムクロック端子Ｔ７は、カウンタ２１の入力部に接続されている。また、リセット端子Ｔ１３は、カウンタ２１のリセット部ｒｓｔに接続されている。カウンタ２１の出力部は、セレクタＳＥＬ２の入力部に接続されている。
【００６３】
セレクタＳＥＬ２の出力部は、セレクタＳＥＬ３の入力部に接続されている。また、スキャンインデータは、各セレクタＳＥＬ３の入力部に供給されている。モード切り替え端子Ｔ１４は、セレクタＳＥＬ３の制御端子に接続されている。セレクタＳＥＬ３の出力部は、スキャン入力端子Ｔ３Ｂに接続されている。
【００６４】
次に固定データ制御回路２０の動作について説明する。固定データ制御回路２０は、信号ＰＣに基づいて、固定データ（例えば、“０００・・・”、“１１１・・・”、“０１０１・・・”等）を出力することができる。なお、固定データは、ユーザによって任意に設定することができる。固定データは、上記例示したデータに限定されるものではなく、ユーザが固定されたデータとして認識できればどのようなデータであってもよい。
【００６５】
固定データ“０００・・・”を出力する場合、セレクタＳＥＬ２は、端子Ｔ１１から入力されるデータ１’ｂ０を選択する。具体的には、データ１’ｂ０を選択する旨の信号ＰＣが、セレクタＳＥＬ２の制御端子に入力される。
【００６６】
固定データ“１１１・・・”を出力する場合、セレクタＳＥＬ２は、端子Ｔ１２から入力されるデータ１’ｂ１を選択する。具体的には、データ１’ｂ１を選択する旨の信号ＰＣが、セレクタＳＥＬ２の制御端子に入力される。
【００６７】
固定データ“０１０１・・・” を出力する場合、セレクタＳＥＬ２は、端子Ｔ１１から入力されるデータ１’ｂ０と、端子Ｔ１２から入力されるデータ１’ｂ１とを交互に選択する。具体的には、データ１’ｂ０と、データ１’ｂ１とを交互に選択する旨の信号ＰＣが、セレクタＳＥＬ２の制御端子に入力される。
【００６８】
さらに、固定データ制御回路２０は、２進以外のデータを出力することも可能である。すなわち、カウンタ２１は、システムクロックＳＣＬＫをカウントし、カウント値を出力する。また、カウンタ２１は、リセット信号ＲＥＳＥＴに基づいて、カウント値をリセットする。セレクタＳＥＬ２は、カウンタ２１から出力されるカウント値を選択する。
【００６９】
セレクタＳＥＬ３は、スキャンインデータ或いは固定データを選択する。この選択動作は、セレクタＳＥＬ３の制御端子に入力される信号ＭＯＤＥに基づいて行われる。
【００７０】
このように構成された半導体装置１において、スキャンテスト時、非試験対象回路３から試験対象回路２に入力されるデータを既定値とすることができる。これにより、非試験対象回路３と試験対象回路２との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
【００７１】
したがって本実施形態によれば、試験対象回路２に入力されるデータが不定となることを防止することができるため、ラッパー回路等を非試験対象回路３と試験対象回路２との境界部に挿入する必要がなくなる。これにより、スキャンテスト回路を備える半導体装置１の回路面積を縮小することができる。
【００７２】
（第４の実施形態）
第４の実施形態は、非試験対象回路３ａのスキャンセルＳＣＢを構成するフリップフロップＦＦがＬＳＳＤ（Level Sensitive Scan Design）型ＦＦの場合における本発明の実施例である。
【００７３】
図９は、本発明の第４の実施形態に係る半導体装置１の構成を示すブロック図である。半導体装置１は、スキャンセルＳＣＢを構成するフリップフロップＦＦがＬＳＳＤ型ＦＦからなる非試験対象回路３ａと、固定データ制御回路２０ａとを備えている。
【００７４】
固定データ制御回路２０ａは、セレクタＳＥＬ４と、スキャン入力端子Ｔ３Ｂに対応した数分のセレクタＳＥＬ５とを備えている。パターン制御端子Ｔ１０は、セレクタＳＥＬ４の制御端子に接続されている。固定データ入力端子Ｔ１１，Ｔ１２は、夫々セレクタＳＥＬ４の入力部に接続されている。
【００７５】
セレクタＳＥＬ４の出力部は、各セレクタＳＥＬ５の入力部に接続されている。また、スキャンインデータは、各セレクタＳＥＬ５の入力部に供給されている。モード切り替え端子Ｔ１４は、セレクタＳＥＬ５の制御端子に接続されている。セレクタＳＥＬ５の出力部は、スキャン入力端子Ｔ３Ｂに接続されている。
【００７６】
固定データ制御回路２０ａは、信号ＰＣに基づいて、固定データ（例えば、“０００・・・”、“１１１・・・”、“０１０１・・・”等）を出力する。
【００７７】
半導体装置１は、パターン制御端子Ｔ１０と、固定データ入力端子Ｔ１１，Ｔ１２と、モード切り替え端子Ｔ１４と、マスタークロック端子Ｔ１５と、スレーブクロック端子Ｔ１６とを備えている。マスタークロック端子Ｔ１５には、マスタークロック（master clock）が入力される。スレーブクロック端子Ｔ１６には、スレーブクロック（slave clock）が入力される。
【００７８】
マスタークロック端子Ｔ１５と、モード切り替え端子Ｔ１４とは、ＯＲ回路２２の入力部に夫々接続されている。スレーブクロック端子Ｔ１６と、モード切り替え端子Ｔ１４とは、ＯＲ回路２３の入力部に夫々接続されている。ＯＲ回路２２の出力部は、ＬＳＳＤ型ＦＦのゲート端子Ｇ１に接続されている。ＯＲ回路２３の出力部は、ＬＳＳＤ型ＦＦのゲート端子Ｇ２に接続されている。
【００７９】
ＬＳＳＤ型ＦＦは、２つのハイスルーラッチ（High Through Latch）ＨＬ１，ＨＬ２により構成されている。ＨＬ１は、ゲート端子Ｇ１と、入力部Ｄ１と、出力部Ｑ１とを有している。ＨＬ２は、ゲート端子Ｇ２と、入力部Ｄ２と、出力部Ｑ２とを有している。入力部Ｄ１は、端子Ｔ３Ｂに接続されている。出力部Ｑ１は、入力部Ｄ２に接続されている。
【００８０】
ＬＳＳＤ型ＦＦは、ゲート端子Ｇ１及びＧ２にハイレベルの信号が入力されると、入力部Ｄ１に入力されたデータを取り込むと共に、このデータを次段のＬＳＳＤ型ＦＦに出力部Ｑ２から出力する。
【００８１】
また、ＬＳＳＤ型ＦＦは、マスタークロックが入力されると、出力データを出力する。この出力データは、後段の組み合わせ回路４に入力される。また、ＬＳＳＤ型ＦＦは、スレーブクロックが入力されると、スキャンアウトデータを出力する。このスキャンアウトデータは、次段のスキャンセルＳＣＢに入力される。
【００８２】
このように構成された半導体装置１の動作について説明する。信号ＭＯＤＥがローレベルの場合、セレクタＳＥＬ５は、スキャンインデータを選択する。このスキャンインデータは、ＬＳＳＤ型ＦＦに入力される。ＬＳＳＤ型ＦＦは、マスタークロックとスレーブクロックとに基づいて出力データ或いはスキャンアウトデータを出力する。
【００８３】
信号ＭＯＤＥがハイレベルの場合、セレクタＳＥＬ５は、固定データを選択する。具体的には、セレクタＳＥＬ５は、信号ＰＣに基づいてセレクタＳＥＬ４から出力された固定データを選択する。また、ハイレベルの信号ＭＯＤＥは、ＯＲ回路２２を介してＬＳＳＤ型ＦＦのゲート端子Ｇ１に入力される。同様に、ハイレベルの信号ＭＯＤＥは、ＯＲ回路２３を介してＬＳＳＤ型ＦＦのゲート端子Ｇ２に入力される。
【００８４】
これにより、各ＬＳＳＤ型ＦＦは、固定データを取り込むと共に、次段のＬＳＳＤ型ＦＦに固定データを出力する。したがって、クロックを使用せずに、非試験対象回路３ａ内の全ＬＳＳＤ型ＦＦに固定データを設定することができる。
【００８５】
以上詳述したように本実施形態では、フリップフロップとしてＬＳＳＤ型ＦＦを用いた半導体装置１において、非試験対象回路３ａに固定データを設定する際に、ゲート端子Ｇ１及びＧ２に共にハイレベルの信号を供給するようにしている。
【００８６】
したがって本実施形態によれば、非試験対象回路３ａに固定データを設定する際に、クロックを使って固定データをレベルシフトする必要がない。これにより、試験時間が短縮できるため、試験コストを低減することができる。
【００８７】
また、スキャンテスト時、非試験対象回路３ａから試験対象回路２に入力されるデータを既定値とすることができる。これにより、非試験対象回路３ａと試験対象回路２との境界部から既知のデータが入力されている前提でスキャンテストを実施することができる。
【００８８】
また、試験対象回路２に入力されるデータが不定となることを防止することができるため、ラッパー回路等を非試験対象回路３ａと試験対象回路２との境界部に挿入する必要がなくなる。これにより、スキャンテスト回路を備える半導体装置１の回路面積を縮小することができる。
【００８９】
なお、本実施形態では、非試験対象回路３ａのスキャンセルＳＣＢを構成するフリップフロップＦＦがＬＳＳＤ型ＦＦの場合について説明したが、試験対象回路２のスキャンセルＳＣＡを構成するフリップフロップＦＦがＬＳＳＤ型ＦＦの場合についても同様に実施可能である。すなわち、信号ＭＯＤＥを各スキャンセルＳＣＡに供給する。これにより、ＰＲＰＧ６から試験対象回路２に入力されるスキャンインデータを試験対象回路２内の全ＬＳＳＤ型ＦＦに設定することができる。
【００９０】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態に係る半導体装置１の構成を示すブロック図。
【図２】図１に示したスキャンセルＳＣＡの構成を示す回路図。
【図３】スキャンテスト時のクロックＣＬＫＡとクロックＣＬＫＢとのタイミング図。
【図４】本発明の第２の実施形態に係る半導体装置１の構成を示すブロック図。
【図５】図４に示したクロック制御回路１０の構成を示す回路図。
【図６】図５に示したクロック制御回路１０のタイミング図。
【図７】本発明の第３の実施形態に係る半導体装置１の構成を示すブロック図。
【図８】図７に示した固定データ制御回路２０の構成を示す回路図。
【図９】本発明の第４の実施形態に係る半導体装置１の構成を示すブロック図。
【図１０】ラッパー回路の一例を示す回路図。
【符号の説明】
【００９２】
１…半導体装置、２…試験対象回路、３，３ａ…非試験対象回路、４…組み合わせ回路、５Ａ，５Ｂ…スキャンチェーン、６…ＰＲＰＧ、７…ＭＩＳＲ、１０…クロック制御回路、１１，１３…バッファ回路、１２，１４…インバータ回路、１５，１６…ＡＮＤ回路、２０，２０ａ…固定データ制御回路、２１…カウンタ、２２，２３…ＯＲ回路、ＳＣＡ，ＳＣＢ…スキャンセル、Ｔ１，Ｔ２…クロック入力端子、Ｔ３Ａ，Ｔ３Ｂ…スキャン入力端子、Ｔ４Ａ，Ｔ４Ｂ…スキャン出力端子、Ｔ５…スキャンイネーブル端子、Ｔ７…システムクロック端子、Ｔ８，Ｔ９…クロックディセーブル端子、Ｔ１０…パターン制御端子、Ｔ１１，Ｔ１２…固定データ入力端子、Ｔ１３…リセット端子、Ｔ１４…モード切り替え端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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