(57)【要約】【課題】  遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力のプログラマブル遅延発生装置を実現する。【解決手段】  タイミング信号を発生させる場合に用いられるプログラマブル遅延発生装置において、制御コードのビット数が等しく回路構成が同一な縦列接続された複数の遅延発生回路と、遅延設定用コードをコード変換規則に基づき制御コードに変換して複数の遅延発生回路にそれぞれ供給するコード変換回路とを備え、各段の遅延発生回路を構成するコンデンサの容量の総和を同一にすると共に、各段の遅延発生回路を構成するコンデンサの容量に重み付けを付与する。【選択図】                    図１
2006333159.tif 000002
【特許請求の範囲】
【請求項１】
タイミング信号を発生させる場合に用いられるプログラマブル遅延発生装置において、
制御コードのビット数が等しく回路構成が同一な縦列接続された複数の遅延発生回路と、
遅延設定用コードをコード変換規則に基づき前記制御コードに変換して前記複数の遅延発生回路にそれぞれ供給するコード変換回路とを備え、
各段の前記遅延発生回路を構成するコンデンサの容量の総和を同一にすると共に、各段の前記遅延発生回路を構成するコンデンサの容量に重み付けを付与したことを特徴とするプログラマブル遅延発生装置。
【請求項２】
前記遅延発生回路が、
前記制御コードが一方の入力端子に接続される複数の論理和回路と、
これら論理和回路の出力が一端にそれぞれ接続される複数のコンデンサと、
これらコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、
一端が正電圧源に接続され他端が前記複数のコンデンサの他端に接続されるスイッチと、
一方の出力端子が前記複数のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、
入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記複数の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことを特徴とする
請求項１記載のプログラマブル遅延発生装置。
【請求項３】
制御コードのビット数が２ビットで回路構成が同一な第１、第２及び第３の遅延発生回路が縦列接続されて構成されたことを特徴とする
請求項１記載のプログラマブル遅延発生装置。
【請求項４】
前記第１、第２及び第３の遅延発生回路が、
２ビットの前記制御コードが一方の入力端子に接続される第１及び第２の論理和回路と、
これら第１及び第２の論理和回路の出力が一端にそれぞれ接続される第１及び第２のコンデンサと、
これら第１及び第２のコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、
一端が正電圧源に接続され他端が前記第１及び第２のコンデンサの他端に接続されるスイッチと、
一方の出力端子が前記第１及び第２のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、
入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記第１及び第２の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことを特徴とする
請求項３記載のプログラマブル遅延発生装置。
【請求項５】
前記第１、第２及び第３の遅延発生回路における前記第１及び第２のコンデンサの容量が、
前記第１の遅延発生回路では１／８、若しくは、７／８の重み付け、前記第２の遅延発生回路では１／４、若しくは、３／４の重み付け、前記第３の遅延発生回路では１／２、若しくは、１／２の重み付けとなるように付与したことを特徴とする
請求項４記載のプログラマブル遅延発生装置。
【請求項６】
前記第１、第２及び第３の遅延発生回路における前記第１及び第２のコンデンサの容量が、
前記第１の遅延発生回路では１／１２、若しくは、１１／１２の重み付け、前記第２の遅延発生回路では１／６、若しくは、５／６の重み付け、前記第３の遅延発生回路では１／３、若しくは、２／３の重み付けとなるように付与したことを特徴とする
請求項４記載のプログラマブル遅延発生装置。
【請求項７】
前記コード変換回路が、
重複する遅延時間を除去して直線的に遅延時間を設定するコード変換規則に基づき遅延設定用コードを前記制御コードに変換することを特徴とする
請求項１記載のプログラマブル遅延発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Large Scale Integration）テスタやパルス発生器等のタイミング信号を発生させる場合に用いられるプログラマブル遅延発生装置に関し、特に遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力のプログラマブル遅延発生装置に関する。
【背景技術】
【０００２】
従来のプログラマブル遅延発生装置に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平０５−１９１２３３号公報
【特許文献２】特開平０６−０４５８９０号公報
【特許文献３】特開平０７−０４６０９３号公報
【特許文献４】特開平０７−２６４０２２号公報
【特許文献５】特開２００４−０４８１８９号公報
【０００４】
図７はこのような従来のプログラマブル遅延発生装置の一例を示す構成ブロック図であり、「特許文献４」に記載されたものである。図７において１はバッファアンプ、２，３及び４は電荷注入回路、５，６及び７はコンデンサ、８は電荷注入回路２〜４の制御を行う制御回路、９はスイッチ、１０は定電流源、１１は比較器、１００は入力信号、１０１は出力信号、１０２は比較器１１の非反転入力端子における電位である。
【０００５】
入力信号１００はバッファアンプ１及び電荷注入回路２〜４の入力端子にそれぞれ印加され、バッファアンプ１の出力はスイッチ９の制御入力端子に接続される。電荷注入回路２、３及び４の出力はそれぞれコンデンサ５，６及び７の一端に接続され、コンデンサ５，６及び７の他端は互いに接続され、スイッチ９の一端、定電流源１０の一端及び比較器１１の非反転入力端子に接続される。
【０００６】
スイッチ９の他端は正電圧源”Ｖｃｃ”に接続され、定電流源１０の他端は負電圧源”Ｖｓ”に接続される。また。比較器１１の反転入力端子には閾値電圧”Ｖｔｈ”が印加され、比較器１１の出力端子からは出力信号１０１が出力される。さらに、制御回路８からの複数の制御信号は電荷注入回路２〜４の制御入力端子にそれぞれ接続される。
【０００７】
ここで、図７に示す従来例の動作を図８を用いて説明する。図８は入力信号１００、電位１０２及び出力信号１０１の状態を示すタイミング図である。
【０００８】
入力信号１００がハイレベルからローレベルに変化すると、スイッチ９がオフになり。電荷注入回路２〜４の出力は制御回路８からのそれぞれの制御信号がオンであればローレベルからハイレベルになる。
【０００９】
電荷注入回路２〜４の出力がローレベルからハイレベルになると電荷が注入されて図８中”ＣＨ０１”に示すようにコンデンサ５〜７を介して電位１０２が上昇し、定電流源１０によってコンデンサ５〜７の電荷が放電され図８中”ＤＣ０１”に示すように電位１０２が低下する。
【００１０】
そして、電位１０２が閾値電圧”Ｖｔｈ”より低くなると比較器１１の出力がハイレベルからローレベルに変化する。
【００１１】
この時、図８中”ｔｄ”に示す遅延時間は”（電荷注入回路の出力の振幅）×（コンデンサの容量）／（定電流源の電流値）”できまる。
【００１２】
さらに、入力信号１００がローレベルからハイレベルに変化するとスイッチ９はオンになり電荷注入回路２〜４の出力はハイレベルからローレベルになる。スイッチ９がオンで電荷注入回路２〜４の出力がローレベルであるので各コンデンサ５〜７は正電圧源”Ｖｃｃ”により短時間に充電されて、電位１０２は正電圧源”Ｖｃｃ”の電位に等しくなる。
【００１３】
ここで、所望の遅延時間に対応した容量をコンデンサ５〜７に持たせると共に制御回路８で当該コンデンサ５〜７に接続されている電荷注入回路２〜４のオン／オフを制御することにより、電荷注入回路２〜４のオン／オフの組み合わせによって遅延時間を制御することが可能になる。
【００１４】
図７に示す従来例の場合、電荷注入回路２〜４のオン／オフ、言い換えれば、３ビットの設定の選択によって、遅延時間を可変にすることが可能になる。
【００１５】
このようなプログラマブル遅延発生装置を複数台縦列接続することにより、より遅延時間の細かな設定が可能になる。例えば、３つのプログラマブル遅延発生装置を縦列接続させ、第１段目のプログラマブル遅延発生装置は５ビットの遅延設定が可能で、第２段目及び第３段目のプログラマブル遅延発生装置は１ビットの遅延設定が可能であるとした場合を想定する。
【００１６】
この場合、第１段目のプログラマブル遅延発生装置では遅延時間”ｔｄ”に対して５ビットの２のべき乗の重み付けで５つのコンデンサの容量を設定し、第２段目及び第３段目のプログラマブル遅延発生装置ではそれぞれ遅延時間”ｔｄ”に対して１ビットの重み付けでコンデンサの容量を設定する。
【００１７】
このような構成の場合、それぞれの装置におけるオフセット遅延時間を除き、第１段目のプログラマブル遅延発生装置では”０ｔｄ”〜”（３１／３２）ｔｄ”の遅延設定が可能になり、第２段目及び第３段目のプログラマブル遅延発生装置では”０ｔｄ”若しくは”１ｔｄ”の遅延設定ができる。
【００１８】
すなわち、このような構成では、７ビットの遅延設定用ビット”ＤＳ６”〜”ＤＳ０”の設定に従って遅延時間を”０ｔｄ”〜”（２＋３１／３２）ｔｄ”の間で設定可能になる。
【００１９】
また、このような複数段の縦列接続の構成をとることにより、各段の遅延発生が独立して順次行われることになるので、遅延発生の繰り返し周期は各段の最大遅延時間まで短縮が可能で、繰り返し周期よりも大きな設定スパンを有することになる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかし、３つのプログラマブル遅延発生装置を縦列接続させ、第１段目のプログラマブル遅延発生装置は５ビットの遅延設定が可能で、第２段目及び第３段目のプログラマブル遅延発生装置は１ビットの遅延設定が可能であるとした場合、異なる回路構成のプログラマブル遅延発生装置を組み合わせることになり、遅延設定用ビット（コード）に対する遅延変化を直線的にするためには、各段の設定の重み付けをそろえる必要性があるが、回路構成が異なるため無調整で各段の設定の重み付けをそろえることは困難であると言った問題点があった。
【００２１】
また、第１段目のプログラマブル遅延発生装置にのみ高分解能の遅延設定を行わせているため、高分解能化に伴う精度確保が困難であり、回路規模や消費電力が増大してしまうと言った問題点があった。
従って本発明が解決しようとする課題は、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力のプログラマブル遅延発生装置を実現することにある。
【課題を解決するための手段】
【００２２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
タイミング信号を発生させる場合に用いられるプログラマブル遅延発生装置において、
制御コードのビット数が等しく回路構成が同一な縦列接続された複数の遅延発生回路と、遅延設定用コードをコード変換規則に基づき前記制御コードに変換して前記複数の遅延発生回路にそれぞれ供給するコード変換回路とを備え、
各段の前記遅延発生回路を構成するコンデンサの容量の総和を同一にすると共に、各段の前記遅延発生回路を構成するコンデンサの容量に重み付けを付与したことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００２３】
請求項２記載の発明は、
請求項１記載の発明であるプログラマブル遅延発生装置であって、
前記遅延発生回路が、
前記制御コードが一方の入力端子に接続される複数の論理和回路と、これら論理和回路の出力が一端にそれぞれ接続される複数のコンデンサと、これらコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、一端が正電圧源に接続され他端が前記複数のコンデンサの他端に接続されるスイッチと、一方の出力端子が前記複数のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記複数の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００２４】
請求項３記載の発明は、
請求項１記載の発明であるプログラマブル遅延発生装置であって、
制御コードのビット数が２ビットで回路構成が同一な第１、第２及び第３の遅延発生回路が縦列接続されて構成されたことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００２５】
請求項４記載の発明は、
請求項３記載の発明であるプログラマブル遅延発生装置であって、
前記第１、第２及び第３の遅延発生回路が、
２ビットの前記制御コードが一方の入力端子に接続される第１及び第２の論理和回路と、これら第１及び第２の論理和回路の出力が一端にそれぞれ接続される第１及び第２のコンデンサと、これら第１及び第２のコンデンサの他端が反転入力端子に接続され、非反転入力端子に閾値電圧が印加される比較器と、一端が正電圧源に接続され他端が前記第１及び第２のコンデンサの他端に接続されるスイッチと、一方の出力端子が前記第１及び第２のコンデンサの他端に接続され、他方の出力端子が正電圧源に接続され、電流源の一端が負電圧源に接続される電流スイッチ回路と、入力信号がセット端子に印加され、出力端子が前記スイッチの制御端子及び前記電流スイッチ回路の一方の入力端子に接続され、反転出力端子が前記第１及び第２の論理和回路の他方の入力端子及び前記電流スイッチ回路の他方の入力端子に接続され、前記比較器の出力がリセット端子に接続されるフリップフロップ回路とから構成されたことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００２６】
請求項５記載の発明は、
請求項４記載の発明であるプログラマブル遅延発生装置であって、
前記第１、第２及び第３の遅延発生回路における前記第１及び第２のコンデンサの容量が、
前記第１の遅延発生回路では１／８、若しくは、７／８の重み付け、前記第２の遅延発生回路では１／４、若しくは、３／４の重み付け、前記第３の遅延発生回路では１／２、若しくは、１／２の重み付けとなるように付与したことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００２７】
請求項６記載の発明は、
請求項４記載の発明であるプログラマブル遅延発生装置であって、
前記第１、第２及び第３の遅延発生回路における前記第１及び第２のコンデンサの容量が、
前記第１の遅延発生回路では１／１２、若しくは、１１／１２の重み付け、前記第２の遅延発生回路では１／６、若しくは、５／６の重み付け、前記第３の遅延発生回路では１／３、若しくは、２／３の重み付けとなるように付与したことにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００２８】
請求項７記載の発明は、
請求項４記載の発明であるプログラマブル遅延発生装置であって、
前記コード変換回路が、
重複する遅延時間を除去して直線的に遅延時間を設定するコード変換規則に基づき遅延設定用コードを前記制御コードに変換することにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【発明の効果】
【００２９】
本発明によれば次のような効果がある。
請求項１，２，３，４，５，６及び請求項７の発明によれば、各段の遅延設定ビット（制御コード）のビット数を小さくしたコンデンサの容量値以外回路構成が同一な複数の遅延発生回路を縦列接続し、各段の遅延発生回路のコンデンサの容量の総和を同一にすると共に、各段のコンデンサの容量に重み付けを付与することにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００３０】
また、同じ回路構成の遅延発生回路を多段接続してプログラマブル遅延発生装置を構成することにより、各段についての個別設計が容易になる。また、各段の遅延設定ビット（制御コード）のビット数を小さくすることにより回路規模が小さくなり低消費電力となると共に各段の最大遅延時間も短く均等になるので従来例に比べて高速繰り返しパルス発生が可能になる。
【００３１】
また、特定の段（例えば、第１段目）にのみ高分解能の遅延設定を行わせることなく、各段に設定重み付けを分配したことにより、設計が容易になる。加えて、各段の遅延発生回路のコンデンサの容量の総和を同一にしたことにより、各段の遅延設定感度がそろい、無調整であっても良好な設定直線性が得られる。言い換えれば、無調整で遅延発生回路を容易に拡張できるので、遅延時間を広スパンで設定することが可能になる。
【００３２】
さらに、コード変換回路を設けたことにより、遅延量を直線的関係で設定可能になり、煩雑さが解消する。
【発明を実施するための最良の形態】
【００３３】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るプログラマブル遅延発生装置の一実施例を示す構成ブロック図である。
【００３４】
図１において１２，１３及び１４は遅延発生回路、１５はコード変換回路、１０３は入力信号、１０４は出力信号である。
【００３５】
入力信号１０３は遅延発生回路１２の入力端子である”Ｔｒｉｇ”端子に印加され、遅延発生回路１２の出力端子である”Ｄｌｙｏ”端子は遅延発生回路１３の入力端子である”Ｔｒｉｇ”端子に接続される。また、遅延発生回路１３の出力端子である”Ｄｌｙｏ”端子は遅延発生回路１４の入力端子である”Ｔｒｉｇ”端子に接続され、遅延発生回路１４の出力端子である”Ｄｌｙｏ”端子からは出力信号１０４が出力される。
【００３６】
遅延設定用コード”ＤＳ０”、”ＤＳ１”、”ＤＳ２”、”ＤＳ３”及び”ＤＳ４”はコード変換回路１５に入力され、コード変換回路１５の出力である制御コード”ＤＲ０”及び”ＤＲ５”は遅延発生回路１２の制御コード入力端子である”Ｄ０”端子及び”Ｄ１”端子にそれぞれ接続され、制御コード”ＤＲ１”及び”ＤＲ４”は遅延発生回路１３の制御コード入力端子である”Ｄ０”端子及び”Ｄ１”端子にそれぞれ接続され、制御コード”ＤＲ２”及び”ＤＲ３” は遅延発生回路１４の制御コード入力端子である”Ｄ０”端子及び”Ｄ１”端子にそれぞれ接続される。
【００３７】
また、図２は遅延発生回路１２〜１４の具体例を示す回路図であり、回路構成上異なる点はコンデンサ１６及び１７の容量値の違いのみである。
【００３８】
図２において”Ｄ０”、”Ｄ１”、”Ｔｒｉｇ”及び”Ｄｌｙｏ”は図１と同一符号を付してある。図２において１６及び１７は論理和回路、１８及び１９はコンデンサ、２０はフリップフロップ回路、２１はスイッチを構成するＰ型のＭＯＳ（Metal oxide semiconductor）トランジスタ、２２及び２３はｎ型のＭＯＳトランジスタ、２４はｎ型のＭＯＳトランジスタ２２及び２３と共に電流スイッチ回路を構成する定電流源、２５は比較器である。
【００３９】
制御コード入力端子である”Ｄ１”端子は論理和回路１６の一方の入力端子に接続され、制御コード入力端子である”Ｄ０”端子は論理和回路１７の一方の入力端子に接続される。また、”Ｔｒｉｇ”端子はフリップフロップ回路２０の”Ｓｅｔ”端子（セット端子）に接続される。
【００４０】
フリップフロップ回路２０の”ＸＱ”端子（反転出力端子）は論理和回路１６及び１７の他方の入力端子と、ＭＯＳトランジスタ２３のゲートにぞれぞれ接続され、論理和回路１６及び１７の出力である”Ｖ１”及び”Ｖ０”はそれぞれコンデンサ１８及び１９の一端に接続される。
【００４１】
コンデンサ１８及び１９の他端は”Ｖｄｌｙ”としてＭＯＳトランジスタ２１及び２２のドレイン、比較器２５の反転入力端子に接続される。ＭＯＳトランジスタ２１のソースとＭＯＳトランジスタ２３のドレインはそれぞれ正電圧源”Ｖｄｄ”に接続され、ＭＯＳトランジスタ２２及び２３のソースは定電流源２４の一端に接続される。
【００４２】
また、定電流源２４の他端は負電圧源に接続され、比較器２５の非反転入力端子には閾値電圧”Ｖｔｈ”が印加される。比較器２５の出力は”Ｄｌｙｏ”端子を介して出力されると共にフリップフロップ回路２０の”Ｒｅｓ”端子（リセット端子）に接続される。
【００４３】
最後に、フリップフロップ回路２０の”Ｑ”端子（出力端子）はＭＯＳトランジスタ２１及び２２のゲートにそれぞれ接続される。
【００４４】
ここで、先ず、図２に示す遅延発生回路の動作を図３を用いて説明する。図３は遅延発生回路の動作を説明するタイミング図である。図３中（ａ）〜（ｇ）に示す信号は図２に記載されている符号等と同一である。
【００４５】
図３においては制御コード入力端子である”Ｄ０”端子及び”Ｄ１”端子が外部入力により、ハイレベル及びローレベルに設定され、フリップフロップ回路は初期状態（Ｑ：ローレベル、ＸＱ：ハイレベル）である場合を想定する。
【００４６】
この時、論理和回路１６及び１７の出力である”Ｖ１”及び”Ｖ０”はハイレベルであり、尚且つ、ＭＯＳトランジスタ２１及び２３がオン、ＭＯＳトランジスタ２２がオフになっているので、”Ｖｄｌｙ”は”Ｖｄｄ”と等しくなり、コンデンサ１８及び１９に充電されている電荷がゼロになっている。
【００４７】
このような状態で、図３に示すように、”Ｔｒｉｇ”がハイレベルになるとフリップフロップ回路２０の”Ｑ”端子及び”ＸＱ”端子がそれぞれハイレベル及びローレベルになる。
【００４８】
前述のように、制御コード入力端子である”Ｄ０”端子及び”Ｄ１”端子はハイレベル及びローレベルに設定されているので、論理和回路１６の出力である”Ｖ１”はローレベルに遷移し、論理和回路１７の出力である”Ｖ０”はハイレベルを維持する。
【００４９】
一方、フリップフロップ回路２０の”Ｑ”端子及び”ＸＱ”端子がそれぞれハイレベル及びローレベルであるので、ＭＯＳトランジスタ２１及び２３はオフ、トランジスタ２２はオンになる。
【００５０】
この時、コンデンサ１８及び１９の電荷は”Ｖ１”及び”Ｖ０”の電圧変化に伴い図３中”Ａ部”に示すように短時間で移動してコンデンサ１８及び１９の間で電荷が再配分されて、図３中”Ｂ点”に示される屈曲点電位”Ｖｋ”となる。
【００５１】
図３中”Ａ部”において移動する電荷は論理和回路１６及び１７が接続されているコンデンサ１８及び１９の容量値に比例するため、屈曲点電位”Ｖｋ”は制御コード入力端子である”Ｄ０”端子及び”Ｄ１”端子に設定された値とコンデンサ１８及び１９の容量によって決定される。
【００５２】
ここで、コンデンサ１８及び１９の容量を”Ｃｗｔ１”及び”Ｃｗｔ０”、”Ｄ１”及び”Ｄ０”の論理状態を”０”、”１”の２値で表した場合、屈曲点電位”Ｖｋ”は、
Ｖｋ＝Ｖｄｄ(Ｄ１・Ｃｗｔ１＋Ｄ０・Ｃｗｔ０)
／（Ｃｗｔ１＋Ｃｗｔ０）      （１）
となる。
【００５３】
例えば、”Ｃｏ”を一意の単位容量値とし、コンデンサ１８及び１９の容量をそれぞれ”Ｃｗｔ１＝６Ｃｏ”及び”Ｃｗｔ０＝２Ｃｏ”とした場合には、”Ｖｄｌｙ”は図３中”（イ）”に示すようは電圧変化を生じる。
【００５４】
このため、”Ｖｄｌｙ”の電圧が閾値電圧”Ｖｔｈ”よりも小さくなると比較器２５の出力がハイレベルに遷移して、”Ｄｌｙｏ”をハイレベルにすると共にフリップフロップ回路２０をリセットする。
【００５５】
フリップフロップ回路２０がリセットされると前述の初期状態に戻り、”Ｖｄｌｙ”は”Ｖｄｄ”等しくなり、”Ｄｌｙｏ”はローレベルに遷移する。
【００５６】
また、図３から、定電流源２４による電荷の放電は屈曲点電位”Ｖｋ”を初期値として行われるとみなすことができるので、電荷の放電に要する時間は”Ｄ１”及び”Ｄ０”に従うことになる。
【００５７】
屈曲点電位”Ｖｋ”から閾値電圧”Ｖｔｈ”まで電圧降下する放電時間”ｔｄ”は、定電流源の電流値を”Ｉｄｉｓ”とすれば
Ｔｄ＝（Ｃｗｔ１＋Ｃｗｔ０）・（Ｖｋ−Ｖｔｈ）／Ｉｄｉｓ      （２）
となる。
【００５８】
また、式（１）を代入して、
Ｔｄ＝Ｖｄｄ／Ｉｄｉｓ｛（Ｄ１・Ｃｗｔ１＋Ｄ０・Ｃｗｔ０）
−ｋ（Ｃｗｔ１＋Ｃｗｔ０）｝      （３）
但し、Ｖｔｈ＝ｋＶｄｄ
となり、コンデンサ１８及び１９の容量値”Ｃｗｔ１”及び”Ｃｗｔ０”とは”Ｄ１”及び”Ｄ０”により遅延時間を決定することができる。
【００５９】
ちなみに、図３中”Ｔｒｅｐ”に示す繰り返し周期が最大遅延時間よりも短い場合には、図３に示すような遅延発生回路は動作不良を生じるため図１に示すように複数の遅延発生回路を縦列接続することになる。
【００６０】
ここで、図１に示す実施例の動作を図４、図５及び図６を用いて説明する。図４は制御コードに対応する遅延時間を示す説明図、図５は遅延設定用コードに対して遅延時間を直線的に設定した場合を示す説明図、図６は図５のように直線的設定した場合の遅延設定用コードから制御コードに変換する場合の変換規則を示す説明図である。
【００６１】
遅延発生回路１２，１３及び１４はコンデンサ１８及び１９の容量値以外は図２に示す回路図と同一であり、各遅延発生回路１２〜１４のコンデンサの容量値は”Ｃｗｔ１”と”Ｃｗｔ０”の総和”８Ｃｏ”は同一とし、遅延発生回路１２では１／８の重み付け、遅延発生回路１３では１／４の重み付け、遅延発生回路１４では１／２の重み付けとなるように付与する。
【００６２】
すなわち、
遅延発生回路１２：Ｃｗｔ１＝７Ｃｏ、Ｃｗｔ０＝１Ｃｏ      （４）
遅延発生回路１３：Ｃｗｔ１＝６Ｃｏ、Ｃｗｔ０＝２Ｃｏ      （５）
遅延発生回路１４：Ｃｗｔ１＝４Ｃｏ、Ｃｗｔ０＝４Ｃｏ      （６）
となる。
【００６３】
この場合、各遅延発生回路が発生する遅延の対設定スパン比は、各遅延発生回路に与えられる”Ｄ１”及び”Ｄ０”によって以下のようになる。
遅延発生回路１２：Ｄ１＝０，Ｄ０＝０の場合：０
Ｄ１＝０，Ｄ０＝１の場合：１／８
Ｄ１＝１，Ｄ０＝０の場合：７／８
Ｄ１＝１，Ｄ０＝１の場合：８／８＝１
遅延発生回路１３：Ｄ１＝０，Ｄ０＝０の場合：０
Ｄ１＝０，Ｄ０＝１の場合：２／８＝１／４
Ｄ１＝１，Ｄ０＝０の場合：６／８＝３／４
Ｄ１＝１，Ｄ０＝１の場合：８／８＝１
遅延発生回路１４：Ｄ１＝０，Ｄ０＝０の場合：０
Ｄ１＝０，Ｄ０＝１の場合：４／８＝１／２
Ｄ１＝１，Ｄ０＝０の場合：４／８＝１／２
Ｄ１＝１，Ｄ０＝１の場合：８／８＝１
【００６４】
各遅延発生回路に設定する”Ｄ１”及び”Ｄ０”を制御コード”ＤＲ５”〜”ＤＲ０”の６ビットのコードとみなして遅延時間をプロットすると図４に示すようになる。図４では全遅延時間を示しており、図３中”ｔｏｆｓ”に示すようなオフセット遅延時間も含まれている。
【００６５】
また、図４に示すグラフでは異なる制御コードの組み合わせて同じ遅延時間を発生する場合が存在することが分かるので、図４中の破線矢印等に示すように重複する遅延時間を除去すれば、図５に示すように遅延設定用コード”ＤＳ４”〜”ＤＳ０”に対して２５段階で直線的に遅延時間を設定することが可能になる。
【００６６】
具体的には、図６に示すコード変換規則に示すように制御コード”ＤＲ５”〜”ＤＲ０”の６ビットのコードの”００１０００（＝８）”から”０１０００１（＝１７）”を、”０１０１１０（＝２２）”から”１０１０００（＝４０）”を、”１０１１１０（＝４６）”から”１１０１１１（＝５５）”をそれぞれ除去して遅延設定用コード”ＤＳ４”〜”ＤＳ０”に対応させることにより、図５に示すような遅延設定用コード”ＤＳ４”〜”ＤＳ０”に対して２５段階で直線的に遅延時間を設定することが可能になる。
【００６７】
すなわち、図６に示すコード変換規則に基づきコード変換回路１５が遅延設定用コード”ＤＳ４”〜”ＤＳ０”に対してした制御コード”ＤＲ５”〜”ＤＲ０”を割り振ることにより、図５に示すように２５段階で直線的に遅延時間を設定することが可能になる。
【００６８】
この場合、同じ回路構成の遅延発生回路を多段接続してプログラマブル遅延発生装置を構成することにより、各段についての個別設計が容易になる。また、各段の遅延設定ビット（制御コード）のビット数を小さくすることにより回路規模が小さくなり低消費電力となると共に各段の最大遅延時間も短く均等になるので従来例に比べて高速繰り返しパルス発生が可能になる。
【００６９】
また、特定の段（例えば、第１段目）にのみ高分解能の遅延設定を行わせることなく、各段に設定重み付けを分配したことにより、設計が容易になる。加えて、各段の遅延発生回路のコンデンサの容量の総和を同一にしたことにより、各段の遅延設定感度がそろい、無調整であっても良好な設定直線性が得られる。言い換えれば、無調整で遅延発生回路を容易に拡張できるので、遅延時間を広スパンで設定することが可能になる。
【００７０】
さらに、コード変換回路を設けたことにより、遅延量を直線的関係で設定可能になり、煩雑さが解消する。
【００７１】
この結果、各段の遅延設定ビット（制御コード）のビット数を小さくしたコンデンサの容量値以外回路構成が同一な複数の遅延発生回路を縦列接続し、各段の遅延発生回路のコンデンサの容量の総和を同一にすると共に、各段のコンデンサの容量に重み付けを付与することにより、遅延時間の広スパン設定や高速繰り返しパルス発生が可能であり、小型で低消費電力となる。
【００７２】
なお、図１及び図２に示す実施例では、遅延設定ビット（制御コード）が２ビットの遅延発生回路を３段縦列接続してプログラマブル遅延発生装置を構成しているが、勿論、遅延発生回路の段数や遅延設定ビット（制御コード）のビット数に関しては何らこれに限定されるものではない。
【００７３】
例えば、遅延設定ビット（制御コード）がｎビットの遅延発生回路をｍ段縦列接続してプログラマブル遅延発生装置を構成しても勿論構わない（但し、ｎ，ｍは２以上の整数。）。
【００７４】
また、図１及び図２に示す実施例では、各段のコンデンサの容量の重み付けとして式（４）〜式（６）に示す値を例示しているが、勿論、この設定に限定される訳ではなく、各段の遅延発生回路のコンデンサの容量の総和が同一であれば様々な重み付けの付与が可能である。
【００７５】
例えば、図１に示すプログラマブル遅延発生装置の構成において、
遅延発生回路１２：Ｃｗｔ１＝１１Ｃｏ、Ｃｗｔ０＝１Ｃｏ      （７）
遅延発生回路１３：Ｃｗｔ１＝１０Ｃｏ、Ｃｗｔ０＝２Ｃｏ      （８）
遅延発生回路１４：Ｃｗｔ１＝８Ｃｏ、Ｃｗｔ０＝４Ｃｏ      （９）
なる重み付けであっても構わない。
【００７６】
すなわち、遅延発生回路１２では１／１２の重み付け、遅延発生回路１３では１／６の重み付け、遅延発生回路１４では１／３の重み付けとなるように付与しても構わない。ちなみに、この場合の、遅延変化は３７段階となる。
【図面の簡単な説明】
【００７７】
【図１】本発明に係るプログラマブル遅延発生装置の一実施例を示す構成ブロック図である。
【図２】遅延発生回路の具体例を示す回路図である。
【図３】遅延発生回路の動作を説明するタイミング図である。
【図４】制御コードに対応する遅延時間を示す説明図である。
【図５】遅延設定用コードに対して遅延時間を直線的に設定した場合を示す説明図である。
【図６】直線的設定した場合の遅延設定用コードから制御コードに変換する場合の変換規則を示す説明図である。
【図７】従来のプログラマブル遅延発生装置の一例を示す構成ブロック図である。
【図８】入力信号、電位及び出力信号の状態を示すタイミング図である。
【符号の説明】
【００７８】
１  バッファアンプ
２，３，４  電荷注入回路
５，６，７，１８，１９  コンデンサ
８  制御回路
９  スイッチ
１０，２４  定電流源
１１，２５  比較器
１２，１３，１４  遅延発生回路
１５  コード変換回路
１６，１７  論理和回路
２０  フリップフロップ回路
２１，２２，２３  ＭＯＳトランジスタ
１００，１０３  入力信号
１０１，１０４  出力信号
１０２  電位
【図１】
2006333159.tif 000003
【図２】
2006333159.tif 000004
【図３】
2006333159.tif 000005
【図４】
2006333159.tif 000006
【図５】
2006333159.tif 000007
【図６】
2006333159.tif 000008
【図７】
2006333159.tif 000009
【図８】
2006333159.tif 000010