(57)【要約】【課題】  不良判定を当該装置自身で行なうことにより、冗長解析を行なう必要がなく、装置試験の手間を削減する半導体記憶装置を得る。【解決手段】  行列デコーダ４ａ，４ｂにより選択された所定数のメモリセル１ａから読み出されたデータにより所定数のメモリセル１ａの不良判定を行なうＭＩＯＴ判定回路７と、その不良判定された時の行列デコーダ４ａ，４ｂにより生成された不良アドレスデコード信号を記憶する冗長用記憶回路８と、行列デコーダ４ａ，４ｂにより生成されたデコード信号と冗長用記憶回路８により記憶された不良アドレスデコード信号との照合に応じて、スペアセル選択信号を生成する冗長回路９とを備えたので、不良判定を半導体記憶装置自身で行なうことにより、従来のようにプリテスト工程においてメモリテスタ等によりメモリセルアレイの試験を行なう等、冗長解析を行なう必要がなく、装置試験の手間を削減することができる。【選択図】        図１
2006107583.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルおよびそれら複数のメモリセルを救済するスペアセルからなるメモリセルアレイと、
アドレス信号をデコードし、そのデコード信号に応じて上記メモリセルアレイ内のメモリセルを選択するデコーダと、
上記デコーダにより選択された所定数のメモリセルから読み出されたデータによりそれら所定数のメモリセルの不良判定を行なうマルチＩ／Ｏテスト判定回路と、
不揮発性のメモリからなり、上記マルチＩ／Ｏテスト判定回路により不良判定された時の上記デコーダにより生成されたデコード信号を不良アドレス情報として記憶する冗長用記憶回路と、
電源投入時に、上記デコーダにより生成されたデコード信号と上記冗長用記憶回路により記憶された不良アドレス情報との照合に応じて、スペアセル選択信号を生成する冗長回路とを備え、
上記デコーダは、上記冗長回路によりスペアセル選択信号が生成された時に、デコード信号に応じた上記メモリセルアレイ内のスペアセルを選択し、不良となったメモリセルをスペアセルに置換して救済することを備えた半導体記憶装置。
【請求項２】
マルチＩ／Ｏテスト判定回路は、
外部からの不良判定タイミング制御信号の入力に応じて不良判定を行なうことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
冗長回路は、
外部より入力されるスペア使用選択信号に応じてスペアセルの置換を行なうか否かが制御されることを特徴とする請求項１または請求項２記載の半導体記憶装置。
【請求項４】
メモリセルアレイは、
複数のメモリセルおよびそれら複数のメモリセルを救済するスペアセルからなる複数の冗長ブロック毎に分割され、
冗長用記憶回路は、
１つの冗長ブロックに対して複数の冗長セットが設けられている場合に、それら複数の冗長セットに対して使用されていない冗長セットを順番に選択して不良アドレス情報を記憶することを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体記憶装置。
【請求項５】
メモリセルアレイは、
行方向の複数のスペアセルと列方向の複数のスペアセルとがそれぞれ設けられ、行方向のスペアセルを優先して用いる行優先冗長と列方向のスペアセルを優先して用いる列優先冗長とが選択可能な場合に、
冗長用記憶回路は、
行／列優先選択信号に応じて行優先冗長または列優先冗長を選択することを特徴とする請求項１から請求項４のうちのいずれか１項記載の記載の半導体記憶装置。
【請求項６】
冗長用記憶回路は、
複数の冗長セットが全て使用されており、且つ新たに発生した不良アドレス情報を記憶することができない時に、外部に冗長不可信号を出力することを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
冗長用記憶回路は、
外部より不良判定に相当する信号を入力し、その不良判定信号が入力された時のデコーダにより生成されたデコード信号を不良アドレス情報として記憶することを特徴とする請求項１から請求項６のうちのいずれか１項記載の半導体記憶装置。
【請求項８】
冗長回路は、
デコーダにより生成されたデコード信号と不良アドレス情報との照合に応じて、不良アドレスである場合の不良照合信号を外部に出力することを特徴とする請求項１から請求項７のうちのいずれか１項記載の半導体記憶装置。
【請求項９】
メモリセルアレイへのアクセスは、
電源投入後に、冗長用記憶回路から不良アドレス情報を読み出して、冗長回路において照合され、スペアセルへの置換が可能になる時間経過後に許可されることを特徴とする請求項１から請求項８のうちのいずれか１項記載の半導体記憶装置。
【請求項１０】
冗長用記憶回路は、
外部から入力される不良アドレス情報消去信号に応じて、記憶された不良アドレス情報を消去することを特徴とする請求項１から請求項９のうちのいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルアレイ内の不良となったメモリセルをスペアセルに置換して救済する冗長構成を有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置としては、メモリセルアレイと、それらメモリセルアレイ内の不良アドレスを記憶する冗長救済アドレス記憶用メモリセルアレイとを設けた複合メモリからなるものがある。この複合メモリでは、プリテスト工程において、メモリテスタ等によりメモリセルアレイの試験を行なう（冗長解析）。このプリテスト工程で不良と判断され、尚且つ救済可能となった場合には、冗長救済アドレス記憶用メモリセルアレイに救済しようとする不良アドレスを書き込む。その後、メモリセルアレイにおけるアドレス（不良アドレス）が入力された場合に、冗長救済アドレス記憶用メモリセルアレイから冗長救済信号をメモリセルアレイに出力し、メモリセルアレイでは通常のメモリセルの代わりにスペアセルがアクセスされるようにする（例えば、特許文献１参照）。
また、アセンブリ後にバーンイン等で劣化して不良となる場合やウエハ状態のテストで不良を十分に検出して救済できていないセルが、アセンブリ後の詳細のテストでは不良となることがある。この場合には救済することができず、不良品となってしまう。近年一つのパッケージの中に複数のデバイスを封止したＭＣＰ（マルチチップパッケージ）が製品化されている。このような製品では、その中のデバイスの一つでもアセンブリ後に不良となった場合に、そこに搭載されている他のデバイスが良品であっても製品としては不良品となってしまい、単体のメモリが搭載された製品に比べてさらに歩留まりが低下する。
【０００３】
【特許文献１】特開２００２−５６６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体記憶装置は以上のように構成されているので、プリテスト工程においてメモリテスタ等によりメモリセルアレイの試験を行なう必要があり、このような冗長解析により、半導体記憶装置の試験に手間隙が掛かってしまう課題があった。
また、ウエハ状態でのテストで、詳細なテストやテスト条件の厳しいテストを行おうとした場合、生産性の関係により長い時間を掛けてテストを行う訳にはいかないので、ウエハ状態でのテストでは、不良を完全に検出して救済することができない。そのため、製品の歩留まりが低下するなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、不良判定を当該装置自身で行なうことにより、冗長解析を行なう必要がなく、装置試験の手間を削減すると共に、アセンブリ後でも電気的に救済するアドレス情報を記憶させることができる半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体記憶装置は、デコーダにより選択された所定数のメモリセルから読み出されたデータによりそれら所定数のメモリセルの不良判定を行なうマルチＩ／Ｏテスト判定回路と、マルチＩ／Ｏテスト判定回路により不良判定された時のデコーダにより生成されたデコード信号を不良アドレス情報として記憶する冗長用記憶回路と、電源投入時に、デコーダにより生成されたデコード信号と冗長用記憶回路により記憶された不良アドレス情報との照合に応じて、スペアセル選択信号を生成する冗長回路とを備え、デコーダは、冗長回路によりスペアセル選択信号が生成された時に、デコード信号に応じたメモリセルアレイ内のスペアセルを選択し、不良となったメモリセルをスペアセルに置換して救済するようにしたものである。
【発明の効果】
【０００７】
この発明によれば、デコーダにより選択された所定数のメモリセルから読み出されたデータにより所定数のメモリセルの不良判定を行なうマルチＩ／Ｏテスト判定回路を備えたので、不良判定を半導体記憶装置自身で行なうことにより、従来のようにプリテスト工程においてメモリテスタ等によりメモリセルアレイの試験を行なう等、冗長解析を行なう必要がなく、装置試験の手間を削減することができると共に、アセンブリ後の詳細なテストで不良となるデバイスに対してスペアセルに置換して救済することができるので、歩留まりを向上させることができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による半導体記憶装置を示す回路図であり、図において、メモリセルアレイ１は、通常利用される複数のメモリセル１ａと、それらメモリセル１ａの不良時に置換されることにより不良のメモリセル１ａを救済する行方向および列方向のスペアセル１ｂとを備えたものである。また、図１では示していないが、メモリセルアレイ１は、複数のメモリセル１ａおよびそれら複数のメモリセル１ａを救済するスペアセル１ｂからなる冗長ブロック毎に複数に分割されて設けられたものである。
アドレス入力バッファ２は、外部アドレス信号Ｅｘｔ．Ａｎを入力し、内部アドレス信号を出力するものである。プリデコーダ（デコーダ）３は、内部アドレス信号をプリデコードし、複数に分割された冗長ブロックの内のいずれかの冗長ブロックを選択するプリデコード信号を生成するものである。行デコーダ（デコーダ）４ａおよび列デコーダ（デコーダ）４ｂは、内部アドレス信号を行および列デコードし、行および列デコード信号により、プリデコード信号により選択された冗長ブロックの内の該当するメモリセル１ａを選択するものである。
また、データ入出力バッファ５は、外部データＩ／Ｏ信号Ｅｘｔ．ＤＱｎを入出力し、センスアンプ・ライトドライバ６は、選択されたメモリセル１ａから読み出されたデータや、選択されたメモリセル１ａに書き込むデータを一定のレベルに調整するものである。
【０００９】
ＭＩＯＴ判定回路（マルチＩ／Ｏテスト判定回路）７は、プリデコーダ３および行列デコーダ４ａ，４ｂにより選択された所定数のメモリセル１ａから読み出された出力データによりそれら所定数のメモリセル１ａの不良判定を行なうものである。例えば、テスト対象となる各メモリセル１ａのマルチＩ／Ｏテストで１組となる複数のＤＱピンに同一の値、“Ｌ”または“Ｈ”を書き込んでおき、複数のＤＱ（データＩ／Ｏ）ピンを１組として、その出力データのインクルーシブオア（ＸＯＲ）を取り、一致していれば良（ＰＡＳＳ）、不一致であれば不良（ＦＡＩＬ）と判定するものである。ここでは×１６構成で４ＤＱを１セットとしてＸＯＲを取り、その出力をＭＩＯＴ＜０−３＞とする。
また、ＭＩＯＴ判定回路７は、外部からの不良判定タイミング制御信号Ｅｘｔ．ＳＴＲＢの入力に応じて不良判定を行なうように構成されており、これは不良判定を行うタイミングを制御する信号であり、このピンはＤＵ（Ｄｏｎ’ｔ  ｕｓｅ：不使用）ピンを用いれば良い。
なお、ＭＩＯＴ判定回路７の詳細な構成については図７で説明する。
【００１０】
冗長用記憶回路８は、ＭＩＯＴ判定回路７により不良判定された時のプリデコーダ３および行列デコーダ４ａ，４ｂにより生成された救済しようとするデコード信号を不良アドレス情報として記憶するものである。
この冗長用記憶回路８では、リペアイネーブル信号および不良アドレスデコード信号（不良アドレス情報）を一時的にラッチする冗長用ラッチ回路８ａと、不揮発性メモリからなり、冗長用ラッチ回路８ａにラッチされたリペアイネーブル信号および不良アドレスデコード信号を記憶する冗長用フラッシュメモリ８ｂと、これら冗長用ラッチ回路８ａおよび冗長用フラッシュメモリ８ｂを制御する冗長用制御回路８ｃとで構成されている。これらは従来のフラッシュメモリのメインメモリ部およびページバッファ部に相当するもので、この冗長用フラッシュメモリ８ｂへの消去／読出し／書込み等の制御は、一般的なフラッシュメモリの回路を用いれば良い。
なお、冗長用ラッチ回路８ａの詳細な構成については図３で、冗長用フラッシュメモリ８ｂの詳細な構成については図２で、冗長用制御回路８ｃの詳細な構成については図４、図５および図８で説明する。
【００１１】
冗長回路９は、電源投入時に、プリデコーダ３および行列デコーダ４ａ，４ｂにより生成されたデコード信号と、冗長用記憶回路８により記憶された不良アドレスデコード信号とを照合し、一致した場合にスペアセル選択信号を生成し、行列デコーダ４ａ，４ｂに供給するものである。このスペアセル選択信号を入力した行列デコーダ４ａ，４ｂ側では、メモリセル１ａを選択する行列デコーダからスペアセル１ｂを選択する行列デコーダに切り替え、切り替えられた行列デコーダにより、内部アドレス信号がデコードされた行列デコード信号により、プリデコード信号により選択された冗長ブロックの内のメモリセル１ａの代わりに、その冗長ブロックのスペアセル１ｂを選択し、不良となったメモリセル１ａをスペアセル１ｂに置換して救済するものである。
また、冗長回路９は、外部より入力されるスペア使用選択信号Ｅｘｔ．ＺＳＰに応じてスペアセル１ｂの置換を行なうか否かが制御されるように構成されており、このピンはＤＵ（Ｄｏｎ’ｔ  ｕｓｅ：不使用）ピンを用いれば良い。
なお、冗長回路９の詳細な構成については図６で説明する。
【００１２】
以下、それぞれの構成の詳細について説明する。
図２は冗長用フラッシュメモリの詳細な構成を示す回路図であり、この冗長用フラッシュメモリ８ｂは、マルチＩ／Ｏテスト時に、冗長用ラッチ回路８ａに保持されたリペアイネーブル信号および不良アドレスデコード信号を記憶するものである。また、メモリセルアレイ１の利用時に、記憶したリペアイネーブル信号および不良アドレスデコード信号を読み出し、冗長用ラッチ回路８ａに保持させるものである。
【００１３】
図において、冗長用フラッシュメモリ８ｂは、リペアイネーブル信号および不良アドレスデコード信号を記憶するフラッシュメモリ１１と、それを読み出す冗長用センスアンプ１２とで構成されている。冗長用フラッシュメモリ８ｂのワード線選択信号、すなわち、冗長ブロック選択信号ＦＷＬ＜ｉ＞は、プリデコーダ３によるプリデコード信号により作られる信号である。ここで、＜ｉ＞はブロック番号を表す。冗長用フラッシュメモリ８ｂの不良アドレスデコード信号ＺＸＥ＜ａ＞は、行列デコーダ４ａ，４ｂにより生成されるデコード信号、すなわち、スペアセル１ｂへの置換が行われるアドレスの選択信号であり、“Ｌ”が記憶されているアドレスではスペアセル１ｂが選択される。ここで、＜ａ＞はアドレス番号を表す。この不良アドレスデコード信号ＺＸＥ＜ａ＞は、冗長用フラッシュメモリ８ｂのビット線を選択する信号である。リペアイネーブル信号ＺＳＲＥは、その冗長ブロックの冗長セットが選択された時“Ｌ”となるものである。ここで、冗長セットとは、１セットのリペアイネーブル信号および不良アドレスデコード信号であり、図２で言えば、１本の冗長ブロック選択信号ＦＷＬ＜ｉ＞で選択（記憶）されるリペアイネーブル信号ＺＳＲＥおよび不良アドレスデコード信号ＺＸＥ＜ａ＞である。このリペアイネーブル信号ＺＳＲＥも冗長用フラッシュメモリ８ｂのビット線を選択する信号である。
【００１４】
図３は冗長用ラッチ回路の詳細な構成を示す回路図であり、この冗長用ラッチ回路８ａは、マルチＩ／Ｏテスト時に、図５に示す冗長用制御回路８ｃからのリペアイネーブル信号ＺＳＲＥおよび不良アドレスデコード信号ＺＸＥ＜ａ＞を保持し、冗長用フラッシュメモリ８ｂに記憶させるものである。また、メモリセルアレイ１の利用時に、冗長用フラッシュメモリ８ｂからリペアイネーブル信号ＺＳＲＥおよび不良アドレスデコード信号ＺＸＥ＜ａ＞を読み出して保持し、図５に示す冗長用制御回路８ｃに出力するものである。
【００１５】
図において、冗長用ラッチ回路８ａは、リペアイネーブル信号ＺＳＲＥおよび不良アドレスデコード信号ＺＸＥ＜ａ＞を保持するＳＲＡＭ２１と、その読み出しおよび書き込みを行うラッチ回路用センスアンプ・ライトドライバ２２とで構成されている。また、冗長用フラッシュメモリ８ｂのビット線が接続されている。
冗長用ラッチ回路８ａの冗長ブロック選択信号ＳＷＬ＜ｉ＞は、プリデコーダ３によるプリデコード信号により作られる信号である。冗長用ラッチ回路８ａのビット線対を選択する信号の一方は冗長用フラッシュメモリ８ｂの不良アドレスデコード信号ＺＸＥ＜ａ＞であり、もう一方はその反転信号である。さらに、冗長用ラッチ回路８ａのビット線対を選択する信号として一方は冗長用フラッシュメモリ８ｂのリペアイネーブル信号ＺＳＲＥであり、もう一方はその反転信号である。これらビット線対は、ラッチ回路用センスアンプ・ライトドライバ２２に接続されている。
【００１６】
図４は冗長用制御回路内に設けられた冗長用フラッシュメモリおよび冗長用ラッチ回路のワード線駆動回路の詳細な構成を示す回路図であり、この冗長用制御回路８ｃ内のワード線駆動回路は、マルチＩ／Ｏテスト時に、図８に示す冗長用制御回路８ｃからの不良信号ＳＷＬＮＧ＜ｍ＞の入力に応じて、冗長用ラッチ回路８ａに冗長ブロック選択信号ＳＷＬ＜ｍ＞を出力すると共に、図５に示す冗長用制御回路８ｃにクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞を出力するものである。また、メモリセルアレイ１の利用時に、カウンタ３２の動作に応じて、冗長用フラッシュメモリ８ｂに冗長ブロック選択信号ＦＷＬ＜ｍ＞を、冗長用ラッチ回路８ａに冗長ブロック選択信号ＳＷＬ＜ｍ＞を、図５に示す冗長用制御回路８ｃにクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞を順次出力するものである。
【００１７】
図において、制御回路３１は、電源の投入によりカウンタ３２を動作させ、カウンタ３２は、そのカウント動作に応じて、冗長用フラッシュメモリワード線活性化信号ＦＷＬＣ＜ｍ＞および冗長用ラッチ回路ワード線活性化信号ＳＷＬＣ＜ｍ＞を発生するものである。論理回路３３内のインバータ回路３４，３５は、冗長用フラッシュメモリワード線活性化信号ＦＷＬＣ＜ｍ＞を入力し、冗長ブロック選択信号ＦＷＬ＜ｍ＞を冗長用フラッシュメモリ８ｂに順次発生するものである。ここで、＜ｍ＞はブロック番号を表す。また、論理回路３３内のノア（ＮＯＲ）回路３６は、冗長用ラッチ回路ワード線活性化信号ＳＷＬＣ＜ｍ＞と図８に示す冗長用制御回路８ｃからの不良信号ＳＷＬＮＧ＜ｍ＞とＮＯＲを取り、図５に示す冗長用制御回路８ｃにクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞を出力するものである。さらに、論理回路３３内のインバータ回路３７は、ノア回路３６の出力を反転して、冗長用ラッチ回路８ａに冗長ブロック選択信号ＳＷＬ＜ｍ＞を出力するものである。
【００１８】
図５は冗長用制御回路内に設けられた冗長アドレス発生回路の詳細な構成を示す回路図であり、この冗長用制御回路８ｃ内の冗長アドレス発生回路は、マルチＩ／Ｏテスト時に、不良判定された場合の行列デコーダ４ａ，４ｂからの行列デコード信号を不良アドレスデコード信号ＺＸＥ＜ｍａ＞として入力し、冗長用ラッチ回路８ａに出力すると共に、リペアイネーブル信号ＺＳＲＥ＜ｍ＞を冗長用ラッチ回路８ａに出力するものである。また、メモリセルアレイ１の利用時に、冗長用ラッチ回路８ａに保持された不良アドレスデコード信号ＺＸＥ＜ｍａ＞を入力し、図６に示す冗長回路９に出力するものである。
【００１９】
図において、クロックドインバータ回路４１は、図４に示した冗長用制御回路８ｃから入力されるクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞およびインバータ回路４２を通じた信号により開閉制御され、行列デコーダ４ａ，４ｂあるいは冗長用ラッチ回路８ａから入力される不良アドレスデコード信号ＺＸＥ＜ｍａ＞を通過させ、ラッチ回路４３は、そのクロックドインバータ回路４１を通過した不良アドレスデコード信号ＺＸＥ＜ｍａ＞を反転すると共に保持して、冗長用ラッチ回路８ａあるいは冗長回路９に出力するものである。
ナンド（ＮＡＮＤ）回路４４は、図８に示す冗長用制御回路８ｃからの不良信号ＳＷＬＮＧ＜ｍ＞をインバータ回路４５を通じて反転した信号と、リペアイネーブル信号ＺＳＲＥ＜ｍ＞とのＮＡＮＤを取り、クロックドインバータ回路４６は、冗長用制御回路８ｃから入力されるクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞およびインバータ回路４２を通じた信号により開閉制御され、そのＮＡＮＤが取られた信号を通過させるものである。インバータ回路４７は、そのクロックドインバータ回路４６を通じた信号を反転させ、リペアイネーブル信号ＳＲＥ＜ｍ＞を図８に示す冗長用制御回路８ｃに出力するものである。ラッチ回路４８は、インバータ回路４７を通じた信号を反転すると共に保持して、反転したリペアイネーブル信号ＺＳＲＥ＜ｍ＞を冗長用ラッチ回路８ａに出力するものである。
【００２０】
図６は冗長回路の詳細な構成を示す回路図であり、この冗長回路は、マルチＩ／Ｏテスト時に、外部より入力されるスペア使用選択信号Ｅｘｔ．ＺＳＰに応じてスペアセル選択信号ＺＳＰＥ＜ｍ＞の出力を不能にするものである。また、メモリセルアレイ１の利用時に、図５に示した冗長用制御回路８ｃから入力される不良アドレスデコード信号ＺＸＥ＜ｍａ＞と、行列デコーダ４ａ，４ｂによる行列デコード信号Ｘ＜ｍａ＞との照合を行い、一致した場合にスペアセル選択信号ＺＳＰＥ＜ｍ＞を行列デコーダ４ａ，４ｂに出力するものである。
【００２１】
図において、Ｐｃｈトランジスタ５１は、電源およびノードＮ１間に接続され、ワンショットパルスＺＳＲＰＲＥに応じて動作するものである。Ｐｃｈトランジスタ５２は、電源およびノードＮ１間に接続され、ノードＮ１の電位を反転させるインバータ回路５３の出力に応じて動作するものである。
Ｎｃｈトランジスタ５４は、一端がノードＮ１に接続され、図５に示した冗長用制御回路８ｃから入力される不良アドレスデコード信号ＺＸＥ＜ｍａ＞によって動作するものである。Ｎｃｈトランジスタ５５は、Ｎｃｈトランジスタ５４の他端およびグランド間に接続され、図１に示した行列デコーダ４ａ，４ｂによる行列デコード信号Ｘ＜ｍａ＞によって動作するものである。
インバータ回路５６は、インバータ回路５３の出力に接続され、ナンド回路５７は、そのインバータ回路５６の出力と、図１に示したプリデコーダ３によるプリデコード信号、すなわち、複数の冗長ブロックの内のいずれかの冗長ブロックを選択する冗長ブロック選択信号ＳＲＢ＜ｍ＞とのＮＡＮＤを取るものである。インバータ回路５８は、ナンド回路５７の出力に接続され、反転することにより、冗長活性化信号ＳＲＦ＜ｍ＞を出力するものである。
ノア回路５９は、電源投入信号ＺＰＯＲと、図１に示したスペア使用選択信号Ｅｘｔ．ＺＳＰとのＮＯＲを取るものであり、インバータ回路６０は、ノア回路５９の出力に接続され、その出力がノードＮ２に接続されたものである。Ｎｃｈトランジスタ６１は、ノードＮ２，Ｎ３間に接続され、冗長活性化信号ＳＲＦ＜ｍ＞に応じて動作するものである。Ｎｃｈトランジスタ６２は、電源およびノードＮ３間に接続され、動作開始信号ＺＳＲＰＲＥに応じて動作するものである。Ｎｃｈトランジスタ６３は、電源およびノードＮ３間に接続され、ノードＮ３の電位をインバータ回路６４により反転したノードＮ４の電位に応じて動作するものである。ナンド回路６５は、ノードＮ４の電位と、デコーダ動作開始信号ＤＥＣＥとのＮＡＮＤを取るものであり、この出力はスペアセル選択信号ＺＳＰＥ＜ｍ＞として行列デコーダ４ａ，４ｂに出力されるものである。
なお、ここで示した冗長回路は一例であって、冗長回路はこの回路に限定されるものではなく、不良アドレスデコード信号ＺＸＥ＜ｍａ＞の論理によってヒューズを切断したのと同等な論理が得られるような回路であればどのような冗長回路であっても良い。
【００２２】
図７はＭＩＯＴ判定回路の詳細な構成を示す回路図であり、このＭＩＯＴ判定回路７は、マルチＩ／Ｏテスト時に、メモリセル１ａのテストを行った結果を判定して不良であるか否かを示す判定結果信号ＣＨＫを、外部より入力される不良判定タイミング制御信号Ｅｘｔ．ＳＴＲＢに応じて、図８に示す冗長用制御回路８ｃに出力するものである。また、メモリセルアレイ１の利用時に、テストモード活性化信号ＴＭＲＥに応じて動作不能にするものである。
【００２３】
図において、ナンド回路７１は、図１に示した不良判定タイミング制御信号Ｅｘｔ．ＳＴＲＢと、テストモード活性化信号ＴＭＲＥとのＮＡＮＤを取るものであり、インバータ回路７２は、そのナンド回路７１の出力に接続されたものである。ノア回路７３は、ＭＩＯＴ判定信号ＭＩＯＴ＜０＞，ＭＩＯＴ＜１＞のＮＯＲを取るものであり、ノア回路７４は、ＭＩＯＴ判定信号ＭＩＯＴ＜２＞，ＭＩＯＴ＜３＞のＮＯＲを取るものであり、ナンド回路７５は、ノア回路７３，７４の出力のＮＡＮＤを取るものである。ナンド回路７６は、インバータ回路７２の出力と、ナンド回路７５の出力とのＮＡＮＤを取るものであり、ナンド回路７７は、ナンド回路７６の出力と、ナンド回路７６の遅延回路７８を通じた出力とのＮＡＮＤを取り、判定結果信号ＣＨＫを出力するものである。
【００２４】
図８は冗長用制御回路内に設けられた不良信号発生回路の詳細な構成を示す回路図であり、この冗長用制御回路８ｃ内の不良信号発生回路は、マルチＩ／Ｏテスト時に、ＭＩＯＴ判定回路７からの判定結果信号ＣＨＫに応じて不良信号ＳＷＬＮＧ＜ｍ＞を図４および図５に示した冗長用制御回路８ｃに出力するものである。
【００２５】
図において、ナンド回路８１は、図５に示した冗長用制御回路８ｃからのリペアイネーブル信号ＳＲＥ＜ｍ＞と、遅延回路８２を通じたリペアイネーブル信号ＳＲＥ＜ｍ＞とのＮＡＮＤを取り、リペアイネーブル反転信号ＳＲＥＤ＜ｍ＞を出力するものである。ナンド回路８３は、ＭＩＯＴ判定回路７からの判定結果信号ＣＨＫと、図１に示したプリデコーダ３によるプリデコード信号、すなわち、複数の冗長ブロックの内のいずれかの冗長ブロックを選択する冗長ブロック選択信号ＳＲＢ＜ｍ＞と、ナンド回路８１から出力されたリペアイネーブル反転信号ＳＲＥＤ＜ｍ＞のＮＡＮＤを取るものである。ノア回路８４は、ナンド回路８３の出力と、冗長回路９からの冗長活性化信号ＳＲＦ＜ｍ＞とのＮＯＲを取り、不良信号ＳＷＬＮＧ＜ｍ＞を出力するものである。
【００２６】
次に動作について説明する。
まず、本テストモードにエントリしてテストが行われ不良となった場合の動作について説明する。
本テストモードにエントリするとマルチＩ／Ｏテストが行われる。これは、まず、図１におけるテスト対象となる各メモリセル１ａのマルチＩ／Ｏテストで１組となる複数のＤＱピンに同一の値、“Ｌ”または“Ｈ”を書き込んでおく。次に、入力される外部アドレス信号Ｅｘｔ．Ａｎに応じて、プリデコーダ３により、複数の冗長ブロックの内のいずれかの冗長ブロックを選択するプリデコード信号を生成すると共に、行列デコーダ４ａ，４ｂにより、プリデコード信号により選択される冗長ブロックの内の該当するメモリセル１ａを選択する行列デコード信号を生成し、それら生成したデコード信号に応じたメモリセル１ａからの出力データを読み出し、読み出された複数のデータの一致または不一致を判定するものである。
【００２７】
図７に示したＭＩＯＴ判定回路７は、メモリセル１ａのテストを行った結果を判定して不良であるか否かを示す判定結果信号ＣＨＫを発生する回路であり、このＭＩＯＴ判定回路７では、ＭＩＯＴ判定信号ＭＩＯＴ＜０−３＞がそれぞれノア回路７３，７４に入力される。このＭＩＯＴ判定信号ＭＩＯＴ＜０−３＞では、不良が発生した場合には不良となったデータに相当するＭＩＯＴ判定信号ＭＩＯＴ＜０−３＞が“Ｈ”となり、その出力がナンド回路７５に入力され、その出力がナンド回路７６に入力される。すなわち、このナンド回路７５の出力は、ＭＩＯＴ判定信号ＭＩＯＴ＜０−３＞のＯＲを取ったものであり、ＭＩＯＴ判定信号ＭＩＯＴ＜０−３＞のうちのいずれかに不良が発生した場合にはナンド回路７６の出力が“Ｈ”となる。
また、ＭＩＯＴテストモードにエントリしており、本テストモードにエントリしている時にテストモード活性化信号ＴＭＲＥは“Ｈ”となり、さらに、外部からテストの結果を判定したいタイミングで“Ｈ”パルスの不良判定タイミング制御信号Ｅｘｔ．ＳＴＲＢが入力される。この時、ナンド回路７１の出力は“Ｈ”から“Ｌ”に変化し、この“Ｌ”  出力がインバータ回路７２により反転され、ナンド回路７６に“Ｈ”入力される。
さらに、ナンド回路７６の出力は、直接にまたは遅延回路７８を通じてナンド回路７７に入力され、判定結果信号ＣＨＫが出力される。すなわち、不良が発生した場合には不良となったデータに相当するＭＩＯＴ判定信号ＭＩＯＴ＜０−３＞が“Ｈ”となり、不良判定タイミング制御信号Ｅｘｔ．ＳＴＲＢのタイミングで“Ｈ”パルスの判定結果信号ＣＨＫが出力される。この判定結果信号ＣＨＫにより冗長用ラッチ回路８ａが活性化されることとなるが、この遅延回路７８の遅延時間は、冗長用ラッチ回路８ａに不良アドレス情報を書き込むための冗長用ラッチ回路８ａのワード線を活性化させておく時間に相当する時間に設定しておけば良い。この判定結果信号ＣＨＫは、図８に示した冗長用制御回路８ｃに出力される。
【００２８】
図８に示した冗長用制御回路８ｃ内の不良信号発生回路は、ＭＩＯＴ判定回路７からの“Ｈ”パルスの判定結果信号ＣＨＫの入力に応じて、ナンド回路８３およびノア回路８４を通じて“Ｈ”パルス（“Ｈ”で不良）の不良信号ＳＷＬＮＧ＜ｍ＞を図４および図５に示した冗長用制御回路８ｃに出力する。
この時、プリデコーダ３により、冗長ブロック選択信号ＳＲＢ＜ｍ＞が“Ｈ”となり、図３に示した冗長ラッチ回路８ａの冗長セットが未だ使用されていないので、“Ｌ”のリペアイネーブル信号ＳＲＥ＜ｍ＞が入力され、ナンド回路８１および遅延回路８２によりライズディレイされることにより、“Ｈ”のリペアイネーブル反転信号ＳＲＥＤ＜ｍ＞が入力される。また、図６の冗長回路９からは“Ｌ”の冗長活性化信号ＳＲＦ＜ｍ＞が入力される。
以上の信号値以外では“Ｈ”パルスの不良信号ＳＷＬＮＧ＜ｍ＞は発生されない。特に、図３に示した冗長ラッチ回路８ａの冗長セットが使用された場合に、図５に示した冗長用制御回路８ｃに入力されるリペアイネーブル信号ＺＳＲＥ＜ｍ＞が“Ｌ”となり、この図８に示した冗長用制御回路８ｃに“Ｈ”のリペアイネーブル信号ＳＲＥ＜ｍ＞が入力されることとなるので、遅延回路８２によりライズディレイされる時間だけ、“Ｈ”パルスの不良信号ＳＷＬＮＧ＜ｍ＞が発生されることになる。
【００２９】
図４に示した冗長用制御回路８ｃ内の冗長用ラッチ回路８ａのワード線駆動回路では、図８からの“Ｈ”パルスの不良信号ＳＷＬＮＧ＜ｍ＞によって、冗長用ラッチ回路８ａの冗長ブロック選択信号ＳＷＬ＜ｍ＞が活性化（“Ｈ”）され、図３に示した冗長用ラッチ回路８ａのワード線を駆動する。また、クロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞も活性化（“Ｌ”）される。この信号は図５に出力される。
図５に示した冗長用制御回路８ｃ内の冗長アドレス発生回路では、図４から入力される“Ｌ”のクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞により、クロックドインバータ回路４１が開かれ、行列デコーダ４ａ，４ｂから入力される不良アドレスデコード信号ＺＸＥ＜ｍａ＞を通過させ、ラッチ回路４３において保持し、冗長用ラッチ回路８ａに出力され、その冗長用ラッチ回路８ａの図４からの冗長ブロック選択信号ＳＷＬ＜ｍ＞により活性化された冗長セットにおいてラッチ回路用センスアンプ・ライトドライバ２２により保持される。また、この時、クロックドインバータ回路４６も開かれ、“Ｌ”のリペアイネーブル信号ＺＳＲＥ＜ｍ＞が冗長用ラッチ回路８ａに出力され、その冗長用ラッチ回路８ａにおいて保持される。この“Ｌ”のリペアイネーブル信号ＺＳＲＥ＜ｍ＞の保持は、そのブロック番号＜ｍ＞における冗長セットが使用されたことを示すものである。この実施の形態１では、冗長ブロックと冗長セットとは、１対１で対応しており、１つの冗長セットが使用されるとその冗長ブロックでは、もう冗長セットを使用することはできない。図８の回路図において図５からのリペアイネーブル信号ＳＲＥ＜ｍ＞を入力し、そのリペアイネーブル信号ＳＲＥ＜ｍ＞が“Ｈ”になることで不良信号ＳＷＬＮＧ＜ｍ＞が“Ｌ”（不良信号発生停止）するが、これはそれ以上の冗長セットの使用を禁止したものである。
【００３０】
図６に示した冗長回路９では、Ｎｃｈトランジスタ５４には、図５に示した冗長用制御回路８ｃからの不良アドレスデコード信号ＺＸＥ＜ｍａ＞が入力され、Ｎｃｈトランジスタ５５には、図１に示した行列デコーダ４ａ，４ｂによる行列デコード信号Ｘ＜ｍａ＞が入力され、両者が一致することから冗長活性化信号ＳＲＦ＜ｍ＞は“Ｈ”となるが、マルチＩ／Ｏテスト時には、スペア使用選択信号Ｅｘｔ．ＺＳＰの“Ｈ”入力により、スペアセル選択信号ＺＳＰＥ＜ｍ＞の出力は（“Ｈ”無効）のままである。
図３において、冗長用ラッチ回路８ａに、不良アドレスデコード信号ＺＸＥ＜ｍａ＞と、リペアイネーブル信号ＺＳＲＥ＜ｍ＞とが保持されれば、この後、電源を切る前にコマンドにより、冗長用ラッチ回路８ａに保持された不良アドレスデコード信号ＺＸＥ＜ｍａ＞およびリペアイネーブル信号ＺＳＲＥ＜ｍ＞を、図２における冗長用フラッシュメモリ８ｂに書き込むようにすれば、この次に電源を投入した時に、不良アドレスデコード信号ＺＸＥ＜ｍａ＞およびリペアイネーブル信号ＺＳＲＥ＜ｍ＞を復活させることができる。
【００３１】
メモリセルアレイ１の利用時の動作について説明する。
図４に示した冗長用制御回路８ｃ内の冗長用ラッチ回路８ａのワード線駆動回路では、電源が投入されると、制御回路３１はカウンタ３２を動作させ、カウンタ３２から定期的に順に“Ｈ”の冗長用フラッシュメモリワード線活性化信号ＦＷＬＣ＜ｍ＞および冗長用ラッチ回路ワード線活性化信号ＳＷＬＣ＜ｍ＞が発生される。これらの信号は、論理回路３３を通じて“Ｈ”の冗長ブロック選択信号ＦＷＬ＜ｍ＞，ＳＷＬ＜ｍ＞となる。この冗長ブロック選択信号ＦＷＬ＜ｍ＞により、図２で示した冗長用フラッシュメモリ８ｂのワード線を順に駆動して、冗長用センスアンプ１１により、その冗長用フラッシュメモリ８ｂに書き込まれている不良アドレスデコード信号ＺＸＥ＜ｍａ＞を順に読み出す。次に、冗長ブロック選択信号ＳＷＬ＜ｍ＞により、それと同じ冗長ブロックを選択する図３で示した冗長用ラッチ回路８ａのワード線を順に駆動して、冗長用ラッチ回路８ａにそれら不良アドレスデコード信号ＺＸＥ＜ｍａ＞が順に書き込まれる。また、クロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞も順に活性化（“Ｌ”）される。この信号は図５の回路に出力される。
【００３２】
図５に示した冗長用制御回路８ｃ内の冗長アドレス発生回路では、図４から入力される“Ｌ”のクロックドインバータ開閉制御信号ＺＳＷＬＤ＜ｍ＞により、クロックドインバータ回路４１が開かれ、図３に示した冗長用ラッチ回路８ａから読み出された不良アドレスデコード信号ＺＸＥ＜ｍａ＞を通過させ、ラッチ回路４３において保持し、この不良アドレスデコード信号ＺＸＥ＜ｍａ＞は、図６に示す冗長回路に出力され、この論理により救済するアドレスが決まる。
【００３３】
図６に示した冗長回路９では、動作開始時に、“Ｌ”のワンショットパルスＺＳＲＰＲＥがＰｃｈトランジスタ５１に入力され、ノードＮ１が“Ｈ”にプリチャージされる。また、Ｐｃｈトランジスタ５２は、ノードＮ１の電位が“Ｈ”の場合にインバータ回路５３の出力に応じて継続してオンすることにより、Ｎｃｈトランジスタ５４，５５がオフしているにもかかわらず、それらのリークによりノードＮ１の電位が“Ｌ”になってしまうのを防ぐものである。
Ｎｃｈトランジスタ５４には、図５に示した冗長用制御回路８ｃからの不良アドレスデコード信号ＺＸＥ＜ｍａ＞が入力される。また、図１において、入力される外部アドレス信号Ｅｘｔ．Ａｎに応じて、プリデコーダ３により、複数の冗長ブロックの内のいずれかの冗長ブロックを選択するプリデコード信号を生成すると共に、行列デコーダ４ａ，４ｂにより、プリデコード信号により選択される冗長ブロックの内の該当するメモリセル１ａを選択する行列デコード信号Ｘ＜ｍａ＞を生成し、Ｎｃｈトランジスタ５５には、その行列デコード信号Ｘ＜ｍａ＞が入力される。
この図６に示す回路図は、ブロック数＜ｍ＞分設けられているので、各回路のＮｃｈトランジスタ５４には、各ブロック番号＜ｍ＞に応じた不良アドレスデコード信号ＺＸＥ＜ｍａ＞が図５に示したラッチ回路４３により保持入力され、全ての回路のＮｃｈトランジスタ５５には、図１に示した外部アドレス信号Ｅｘｔ．Ａｎの行列デコーダ４ａ，４ｂによる行列デコード信号Ｘ＜ｍａ＞が順次入力される。これらＮｃｈトランジスタ５４，５５を直列接続することにより、現在入力されているアドレスのデコード信号と、以前にマルチＩ／Ｏテストによって不良となった不良アドレス情報との照合が行なわれる。ここで、保持入力される不良アドレスデコード信号ＺＸＥ＜ｍａ＞と、順次入力される行列デコード信号Ｘ＜ｍａ＞との照合の結果、不一致の場合には、ビット数＜ａ＞のうちの少なくとも１つのＮｃｈトランジスタ５４，５５が両者オンとなるので、ノードＮ１の電位が“Ｌ”となり、この時は通常のメモリセル１ａが選択されるように以降動作する。一方、一致の場合には、ビット数＜ａ＞のうちの全てのＮｃｈトランジスタ５４，５５が両者オンとなることはなく、ノードＮ１の電位が“Ｈ”を維持し、これは、一般的な冗長回路においてヒューズが切断されているのと同等な状態であり、この時はスペアセル１ｂが選択されるように以降動作する。
【００３４】
ノードＮ１の電位は、インバータ回路５３，５６を通じてナンド回路５７に入力され、このナンド回路５７のもう一方には図１に示したプリデコーダ３によるプリデコード信号、すなわち、複数の冗長ブロックの内のいずれかの冗長ブロックを選択する冗長ブロック選択信号ＳＲＢ＜ｍ＞が入力されている。上記Ｎｃｈトランジスタ５４，５５では、不良アドレス情報、すなわち、冗長セットの照合が行なわれたが、ここでは、冗長ブロックの照合を行なうものである。
不良アドレス情報が一致し、且つ冗長ブロックが一致した場合には、Ｎｃｈトランジスタ６１には“Ｈ”の冗長活性化信号ＳＲＦ＜ｍ＞が出力され、それ以外の場合には“Ｌ”の冗長活性化信号ＳＲＦ＜ｍ＞が出力される。
【００３５】
Ｎｃｈトランジスタ６２には、“Ｌ”の動作開始信号ＺＳＲＰＲＥが供給され、ノードＮ３の電位を“Ｈ”にプリチャージする。また、Ｐｃｈトランジスタ６３は、ノードＮ３の電位が“Ｈ”の場合にインバータ回路６４の出力に応じて継続してオンすることにより、Ｎｃｈトランジスタ６１がオフしているにもかかわらず、そのリークによりノードＮ３の電位が“Ｌ”になってしまうのを防ぐものである。また、電源投入信号ＺＰＯＲは、電源が投入されると“Ｌ”となる信号であり、スペア使用選択信号Ｅｘｔ．ＺＳＰは、テストを行う時にスペアセル１ｂへの置換を行うか否かを選択する信号であり、スペアセル１ｂへの置換を行う場合に“Ｌ”となる信号である。したがって、電源が投入され、且つスペア使用選択信号Ｅｘｔ．ＺＳＰによりスペアセル１ｂへの置換を行うように選択された場合に、ノードＮ２の電位が“Ｌ”になる。
よって、冗長活性化信号ＳＲＦ＜ｍ＞が“Ｈ”の時には、Ｎｃｈトランジスタ６１がオンし、ノードＮ２の“Ｌ”により、ノードＮ３が“Ｌ”となり、さらに、インバータ回路６４を通じてノードＮ４が“Ｈ”となる。
デコーダ動作開始信号ＤＥＣＥは、外部アドレス信号Ｅｘｔ．Ａｎが切り替わりプリデコーダ３および行列デコーダ４ａ，４ｂが動作する前に“Ｈ”となる信号である。したがって、デコーダ動作開始信号ＤＥＣＥが“Ｈ”となると、スペアセル選択信号ＺＳＰＥ＜ｍ＞が  “Ｌ”（“Ｌ”でスペアセルに置換）となる。
【００３６】
このスペアセル選択信号ＺＳＰＥ＜ｍ＞出力は、図１に示した行列デコーダ４ａ，４ｂに出力され、この“Ｌ”のスペアセル選択信号ＺＳＰＥ＜ｍ＞を入力した行列デコーダ４ａ，４ｂ側では、メモリセル１ａを選択する行列デコーダからスペアセル１ｂを選択する行列デコーダに切り替え、切り替えられた行列デコーダにより、再度、内部アドレス信号を行列デコードし、その行列デコード信号により、プリデコード信号により選択された冗長ブロックの内のメモリセル１ａの代わりに、その冗長ブロックのスペアセル１ｂを選択し、不良となったメモリセル１ａをスペアセル１ｂに置換して救済する。
【００３７】
以上のように、この実施の形態１によれば、プリデコーダ３および行列デコーダ４ａ，４ｂにより選択された所定数のメモリセル１ａから読み出された出力データにより所定数のメモリセル１ａの不良判定を行なうＭＩＯＴ判定回路７を備えたので、不良判定を半導体記憶装置自身で行なうことにより、従来のようにプリテスト工程においてメモリテスタ等によりメモリセルアレイの試験を行なう等、冗長解析を行なう必要がなく、装置試験の手間を削減することができる。
また、アセンブリ後にでもスペアセル１ｂに置換して救済することができるので、歩留まりを向上させることができる。
さらに、ＭＩＯＴ判定回路７を、外部からの不良判定タイミング制御信号Ｅｘｔ．ＳＴＲＢの入力に応じて不良判定を行なうようにしたので、不良判定を行なうタイミングを外部からの信号により制御することができる。
さらに、冗長回路９が、外部より入力されるスペア使用選択信号Ｅｘｔ．ＺＳＰに応じてスペアセル１ｂの置換を行なうか否かが制御されるようにしたので、冗長を行なうか否かを外部からの信号により制御することができる。
【００３８】
実施の形態２．
上記実施の形態１では、１つの冗長ブロックに対して１つの冗長セットが設けられたものについて説明したが、この実施の形態２では、１つの冗長ブロックに対して複数の冗長セットが設けられた構成について説明する。
図９はこの発明の実施の形態２による冗長用制御回路内に設けられた不良信号発生回路の詳細な構成を示す回路図であり、上記実施の形態１における図８に示した回路図の代わりに設けられるものである。この図９の信号名でＲは行冗長の信号名で、行方向の冗長ブロックは＜ｍ＞個に分割されており、１つの冗長ブロックにはｉ個の冗長セットがあることを示している。
この冗長用制御回路８ｃ内の不良信号発生回路は、マルチＩ／Ｏテスト時に、ＭＩＯＴ判定回路７からの判定結果信号ＣＨＫに応じて、ｉ個の冗長セットのうちの未使用の冗長セットを調べて、順に未使用の冗長セットを使用して不良信号ＳＷＬ１＜ｍ＞〜ＳＷＬｉ＜ｍ＞を出力し、さらに、未使用の冗長セットが無い場合には冗長不可信号ＺＳＲＮＧを出力するものである。
【００３９】
図において、ナンド回路９１は、図７に示したＭＩＯＴ判定回路７からの判定結果信号ＣＨＫと、図１に示したプリデコーダ３によるプリデコード信号、すなわち、複数の冗長ブロックの内のいずれかの冗長ブロックを選択する冗長ブロック選択信号ＳＲＢ＜ｍ＞と、リペアイネーブル信号ＳＲＥ＜ｍ＞をライジングディレイしたリペアイネーブル反転信号ＳＲＥＤ＜ｍ＞とのＮＡＮＤを取るものである。ノア回路９２０は、そのナンド回路９１の出力信号と冗長回路９からの冗長活性化信号ＳＲＦ＜ｍ＞とのＮＯＲを取り、冗長信号ＧＳＷＬ＜ｍ＞を出力するものである。ナンド回路９３１は、冗長信号ＧＳＷＬ＜ｍ＞とリペアイネーブル信号ＺＳＲＥ１＜ｍ＞とのＮＡＮＤを取り、インバータ回路９４１は、そのナンド回路９３１の出力を反転して不良信号ＳＷＬ１＜ｍ＞を出力するものである。
ノア回路９２１〜９２ｉ−１は、ナンド回路９３１〜９３ｉ−１の出力をインバータ回路９５１〜９５ｉ−１により反転した出力ＳＷＬＦ１＜ｍ＞〜ＳＷＬＦｉ−１＜ｍ＞と、リペアイネーブル信号ＺＳＲＥ１＜ｍ＞〜ＺＳＲＥｉ−１＜ｍ＞とのＮＯＲを取り、ナンド回路９３２〜９３ｉは、ノア回路９２１〜９２ｉ−１の出力と、冗長信号ＧＳＷＬ＜ｍ＞と、リペアイネーブル信号ＺＳＲＥ２〜ＺＳＲＥｉ＜ｍ＞とのＮＡＮＤを取り、インバータ回路９４２〜９４ｉは、ナンド回路９３２〜９３ｉの出力を反転して不良信号ＳＷＬ２〜ＳＷＬｉ＜ｍ＞を出力するものである。ナンド回路９６は、ナンド回路９３ｉの出力と冗長信号ＧＳＷＬ＜ｍ＞とのＮＡＮＤを取り、冗長不可信号ＺＳＲＮＧを出力するものである。
なお、その他の回路においても、１つの冗長ブロックに対して複数の冗長セットが使用可能なように、例えば、図２に示した冗長用フラッシュメモリおよび図３に示した冗長用ラッチ回路において、１つの冗長ブロックに対して複数の冗長セットが設けられるように構成されているものとする。
【００４０】
次に動作について説明する。
図８と同様に、ナンド回路９１には、判定結果信号ＣＨＫ、冗長ブロック選択信号ＳＲＢ＜ｍ＞およびリペアイネーブル反転信号ＳＲＥＤ＜ｍ＞が入力され、また、ノア回路９２０には、冗長回路９からの冗長活性化信号ＳＲＦ＜ｍ＞が入力されている。このノア回路９２０の出力は冗長信号ＧＳＷＬ＜ｍ＞で、“Ｈ”で冗長を行わなければならないことを示しており、この冗長信号ＧＳＷＬ＜ｍ＞は、ナンド回路９３１〜９３ｉに出力されている。ナンド回路９３１〜９３ｉのもう一方の入力は、リペアイネーブル信号ＺＳＲＥ１〜ＺＳＲＥｉ＜ｍ＞である。したがって、冗長信号ＧＳＷＬ＜ｍ＞が“Ｈ”となり、リペアイネーブル信号ＺＳＲＥ１＜ｍ＞が“Ｈ”である時、すなわち、冗長セット１が未だ使用されていない時は、不良信号ＳＷＬ１＜ｍ＞が“Ｈ”となり、冗長セット１により冗長が行われる。
逆に、リペアイネーブル信号ＺＳＲＥ１＜ｍ＞が“Ｌ”である時、すなわち、冗長セット１が既に使用されている時は、インバータ回路９５１を通じた信号ＳＷＬＦ１＜ｍ＞は、“Ｌ”となる。信号ＳＷＬＦ１＜ｍ＞は、ノア回路９２１に入力されており、ノア回路９２１のもう一方の入力は、リペアイネーブル信号ＺＳＲＥ１＜ｍ＞である。したがって、信号ＳＷＬＦ１＜ｍ＞が“Ｌ”で冗長活性化信号ＺＳＲＥ１＜ｍ＞が“Ｌ”（既に冗長セット１使用済み）の時に、ノア回路９２１の出力は“Ｈ”となる。この信号は、ナンド回路９３２に入力されており、リペアイネーブル信号ＺＳＲＥ２＜ｍ＞の論理によって冗長セット２による冗長が行われるか否かが決まる。冗長が行われる場合には、不良信号ＳＷＬ２＜ｍ＞が“Ｈ”となり、冗長セット２により冗長が行われる。
このように順番に冗長が行える冗長セットを調べに行く。ｉ番目の冗長セットも既に使用されている場合には、リペアイネーブル信号ＺＳＲＥｉ＜ｍ＞が“Ｌ”となるので、ナンド回路９３ｉからは“Ｈ”の信号ＳＲＮＧが出力され、さらに、ナンド回路９６からは、“Ｌ”の冗長不可信号ＺＳＲＮＧが出力され、この時にはもう冗長を行うことができないことを示している。
【００４１】
以上のように、この実施の形態２によれば、冗長用記憶回路８において、１つの冗長ブロックに対して複数の冗長セットが設けられている場合に、複数の冗長セットに対して使用されていない冗長セットを順番に選択して不良アドレス情報を記憶するようにしたので、複数の冗長セットを有効に利用することができる。
【００４２】
実施の形態３．
一般のメモリセルアレイでは、行方向のスペアセルと列方向のスペアセルとがそれぞれ複数セット設けられている。行方向で冗長が行われない場合は、列方向のスペアセルにより冗長が行われる。この実施の形態３では、行優先で冗長が行われており、もう行方向で冗長を行うことができなくなった場合に、列方向で冗長を行う構成について説明する。
図１０はこの発明の実施の形態３による冗長用制御回路内に設けられた不良信号発生回路の詳細な構成を示す回路図であり、この図１０の信号名でＣは列冗長の信号名で、列方向の冗長ブロックはｎ個に分割されており、１つの冗長ブロックにはｊ個の冗長セットがあることを示している。この回路は行方向の冗長セットが全て使用された後、列方向の冗長セットを使用しようとするものである。図９との違いは、ノア回路９２０が３入力となり、残りの１入力信号は、図９における冗長不可信号ＺＳＲＮＧである点である。すなわち、不良となったアドレスが未だ列方向で冗長されておらず、冗長活性化信号ＳＣＦ＜ｎ＞が“Ｌ”となり、且つ行冗長セットが全て使用されて、冗長不可信号ＺＳＲＮＧが“Ｌ”となった時、列冗長セットの使用状況により冗長信号ＧＳＣＷＬ＜ｎ＞が“Ｈ”となる。そして、図９と同様な論理によって列方向の冗長セットが選択されるものである。
【００４３】
また、テスト項目によっては列優先で冗長を行った方が良い場合がある。このような場合は、図１１のような回路を用いることにより行／列どちらを優先して冗長を行うかを選択できるようにしても良い。
図１１はこの発明の実施の形態３による冗長用制御回路内に設けられた行／列優先冗長選択回路の詳細な構成を示す回路図であり、図において、ナンド回路１１１は、列冗長の冗長不可信号ＺＳＣＮＧと、行優先選択信号ＺＴＭＳＲＦとのＮＡＮＤを取り、インバータ回路１１２は、その出力を反転した行冗長回路活性化信号ＺＳＣＮＧＤを出力するものである。また、ナンド回路１１３は、行冗長の冗長不可信号ＺＳＲＮＧと、列優先選択信号ＺＴＭＳＣＦとのＮＡＮＤを取り、インバータ回路１１４は、その出力を反転した列冗長回路活性化信号ＺＳＲＮＧＤを出力するものである。
【００４４】
テストモードによって行優先または列優先での救済を選択する場合について説明する。
この場合には、図１０の列優先の不良信号発生回路に入力される冗長不可信号ＺＳＲＮＧを、図１１で発生する列冗長回路活性化信号ＺＳＲＮＧＤに置き換える。図１０の列優先の不良信号発生回路を行優先の不良信号発生回路にするには、図１０に示した信号名を、Ｃ→Ｒ、ｎ→ｍ、ｊ→ｉ、ＺＳＲＮＧ（ＺＳＲＮＧＤ）→ＺＳＣＮＧＤとすれば良い。
テストモードにより列優先で救済を行うモードが選択されると、列優先選択信号ＺＴＭＳＣＦが図１０におけるＺＳＲＮＧの代わりに入力される。この時、図１０のノア回路９２０の論理は図９におけるノア回路９２０の論理と同等となり、図９の説明で行ったのと同様な論理により列冗長セットがその使用状況により選択される。列冗長セットが全て使用されて、もう列方向の冗長を行うことができない場合には、列冗長の冗長不可信号ＺＳＣＮＧが“Ｌ”となる。列冗長の冗長不可信号ＺＳＣＮＧが“Ｌ”となると、図１１の回路により行冗長回路活性化信号ＺＳＣＮＧＤが“Ｌ”となる。この信号が図１０の回路において信号名を置き換えた行優先の不良信号発生回路に入力されて、図９の説明で行ったのと同様な論理により、行冗長セットがその使用状況により選択される。このように、テストモードにより列優先で救済を行うモードにより、列優先選択信号ＺＴＭＳＣＦが“Ｌ”になり、列優先で冗長が行われる。また、テストモードにより行優先で救済を行うモードにより、行優先選択信号ＺＴＭＳＲＦが“Ｌ”となり、列優先で冗長が行われる。
【００４５】
なお、行優先の冗長不可信号ＺＳＲＮＧおよび列優先の冗長不可信号ＺＳＣＮＧが共に“Ｌ”の時に、すなわち、複数の冗長セットが全て使用されており、且つ新たに発生した不良アドレス情報を記憶することができない時に、不良品となるので、この時にＤＵピンまたはマルチＩ／Ｏテストモード時に入出力ＤＵピンとして使用していないＤＱピンから特定のデータを出力するようにしても良い。
【００４６】
以上のように、この実施の形態３によれば、メモリセルアレイ１に、行方向の複数のスペアセルと列方向の複数のスペアセルとがそれぞれ設けられ、行方向のスペアセルを優先して用いる行優先冗長と列方向のスペアセルを優先して用いる列優先冗長とが選択可能な場合に、冗長用記憶回路８において、行／列優先選択信号に応じて行優先冗長または列優先冗長を選択するようにしたので、スペアセルを有効に、且つ利便性良く用いることができる。
また、冗長用記憶回路８において、複数の冗長セットが全て使用されており、且つ新たに発生した不良アドレス情報を記憶することができない時に、外部に冗長不可信号を出力するようにしたので、冗長不可信号の出力により、新たに発生した不良アドレス情報を記憶することができない状態、すなわち、不良品であることを判断することができる。
【００４７】
実施の形態４．
上記実施の形態１から３では、マルチＩ／Ｏテストにより不良判定された場合に、その不良アドレスデコード信号を冗長記憶回路８に記憶したが、この実施の形態４では、外部より不良判定に相当する信号（コマンド）を入力し、その不良判定信号が入力された時の行列デコーダ４ａ，４ｂによるアドレスデコード信号を不良アドレス情報として記憶するものである。
図８に示した判定結果信号ＣＨＫに相当する信号を外部より入力することができるように、外部ＣＨＫ信号ピンおよび入力バッファを設けて、その信号を図８のＣＨＫとして入力できるようにする。そうすることによって、この時入力されているアドレスデコード信号が冗長用ラッチ回路８ａに書き込まれる。なお、この時、既に冗長セットを使い切っている場合には、上記実施の形態２、３と同様に救済を行うことはできない。また、この時、同様にＤＵピンまたはマルチＩ／Ｏテストモード時に使用していないＤＱピンから特定のデータを出力するようにして判定できるようにしても良い。さらに、このコマンドをユーザーに公開することにより、実機に搭載後不良となったメモリセル１ａに対しても救済できるようにしても良い。
【００４８】
以上のように、この実施の形態４によれば、冗長用記憶回路８において、外部より不良判定に相当する信号を入力し、その不良判定信号が入力された時の行列デコーダ４ａ，４ｂにより生成されたアドレスデコード信号を不良アドレス情報として記憶するようにしたので、外部から不良判定信号を入力することで、任意のアドレスをスペアセル１ｂに置換することができる。
【００４９】
実施の形態５．
この実施の形態５では、冗長回路９において、行列デコーダ４ａ，４ｂにより生成されたデコード信号と不良アドレスデコード信号との照合に応じて、不良アドレスである場合の不良照合信号を外部に出力するものである。
これは、テストモードにエントリすると、図６に示した冗長活性化信号ＳＲＦ＜ｍ＞に相当する信号のＯＲを取った不良照合信号をＤＱピンから出力するようにすれば良い。この出力の期待値を“Ｌ”としてテストを行い判定する。スペアセル１ｂに置換されたアドレスが選択された時に、冗長活性化信号ＳＲＦ＜ｍ＞は、“Ｈ”となる。したがって、テストで不良となったアドレスがスペアセル１ｂに置換されたアドレスであることがわかる。
なお、不良照合信号の出力は、テストモードではなく、メモリセル１ａの通常使用時のスペアセル１ｂへの置換の際に出力するようにしても良く、この場合も同様に、図６に示した冗長活性化信号ＳＲＦ＜ｍ＞に相当する信号のＯＲを取った不良照合信号をＤＱピンから出力するようにすれば良い。
【００５０】
以上のように、この実施の形態５によれば、冗長回路９において、行列デコーダ４ａ，４ｂにより生成されたデコード信号と不良アドレスデコード信号との照合に応じて、不良アドレスである場合の不良照合信号を外部に出力するようにしたので、不良照合信号が出力された時に入力されたアドレスがスペアセル１ｂに置換されたアドレスであると判定することができる。
【００５１】
実施の形態６．
この実施の形態６では、メモリセルアレイ１へのアクセスを、電源投入後に、冗長用記憶回路８から不良アドレスデコード信号を読み出して、冗長回路９において照合され、スペアセル１ｂへの置換が可能になる時間経過後に許可されるようにしたものである。
一般に、電源投入後に、冗長用記憶回路８からデータを読み出して、冗長回路９においてスペアセル１ｂへの置換ができる状態になるまではある時間が掛かる。そのため、電源投入後に、十分な時間がたってからアクセスする必要がある。カウンタを設けて、冗長用記憶回路８を駆動する最終のワード線が駆動してからそのデータが冗長回路９の論理が確定してアクセスができる状態になったことを示す信号を出すようにしても良い。例えば、一般のフラッシュメモリでイレーズ／プログラム終了後に行われているようなＲ／ＢピンやＤＱピンから特定のデータを出力する方法等を行うようにすれば良い。
【００５２】
以上のように、この実施の形態６によれば、メモリセルアレイ１へのアクセスを、電源投入後に、冗長用記憶回路８から不良アドレスデコード信号を読み出して、冗長回路９において照合され、スペアセル１ｂへの置換が可能になる時間経過後に許可されるようにしたので、電源投入後の早期のアクセスによる誤動作を防止することができる。
【００５３】
実施の形態７．
この実施の形態７では、ＭＩＯＴ判定回路７において、アドレスマルチプレクスの製品で列アドレスとして使用していない上位アドレスの論理をＤＱコンビネーションをかけることに使用して、ＤＱコンビネーションをかけたテストを行なうようにしたものである。
ＤＱコンビネーションをかけたテストを行なおうとした場合、通常のマルチＩ／Ｏテストでは、４ＤＱのデータのＸＯＲによって不良の判定を行うので、ＤＱコンビネーションをかけることができない。マルチＩ／ＯテストでＤＱコンビネーションをかける次のような技術がある。ＤＲＡＭのようなアドレスマルチプレクスの製品で列アドレスとして使用しない上位アドレスの論理をＤＱコンビネーションをかけることに使用して特定のＤＱの内部信号の論理を反転させる。ライト時は入力されたＤＱの論理をライトデータバスで反転させてメモリセルに書き込む。リード時はリードデータバスで反転させて４ＤＱでのＸＯＲをとる。そうすることによって、マルチＩ／ＯテストでもＤＱコンビネーションをかけることができる。アドレスマルチプレクスでないような製品に対してもＯＥやＬＢ／ＵＢ等、外部からは“Ｌ”固定にしておいてもテストができるような信号を、テストモードにエントリした時はその内部信号を“Ｌ”にして活性化状態にしておき、その外部信号をＤＱコンビネーションをかけることに使用して、特定のＤＱの内部信号の論理を反転させる。このような技術と組み合わせて使用することにより、ＤＱコンビネーションをかけるようなテストでも不良を検出してスペアメモリセルへの置換が行えるようにすることができる。
【００５４】
以上のように、この実施の形態７によれば、ＭＩＯＴ判定回路７において、ＤＱコンビネーションをかけたテストを行なうようにしたので、ＤＱコンビネーションをかけるようなテストでもメモリセルの不良判定を行なうことができる。
【００５５】
実施の形態８．
この実施の形態８では、冗長用記憶回路８において、外部から入力される不良アドレス情報消去信号に応じて、記憶されたリペアイネーブル信号および不良アドレスデコード信号を消去するようにしたものである。
このように、コマンドにより、冗長情報をクリアできるような機能が入れても良い。コマンドにより、冗長用フラッシュメモリ８ｂのデータを消去できるようにする。フラッシュメモリは、一旦“Ｌ”を書き込むと消去しなければ“Ｈ”にすることができないので、冗長情報を書き直したいような場合にこの機能をもたせておいても良い。
【００５６】
以上のように、この実施の形態８によれば、冗長用記憶回路８は、外部から入力される不良アドレス情報消去信号に応じて、記憶されたリペアイネーブル信号および不良アドレスデコード信号を消去するようにしたので、不良アドレス情報を書き直したい場合には、記憶された不良アドレス情報を消去して書き直すことができる。
【図面の簡単な説明】
【００５７】
【図１】この発明の実施の形態１による半導体記憶装置を示す回路図である。
【図２】冗長用フラッシュメモリの詳細な構成を示す回路図である。
【図３】冗長用ラッチ回路の詳細な構成を示す回路図である。
【図４】冗長用制御回路内に設けられた冗長用フラッシュメモリおよび冗長用ラッチ回路のワード線駆動回路の詳細な構成を示す回路図である。
【図５】冗長用制御回路内に設けられた冗長アドレス発生回路の詳細な構成を示す回路図である。
【図６】冗長回路の詳細な構成を示す回路図である。
【図７】ＭＩＯＴ判定回路の詳細な構成を示す回路図である。
【図８】冗長用制御回路内に設けられた不良信号発生回路の詳細な構成を示す回路図である。
【図９】この発明の実施の形態２による冗長用制御回路内に設けられた不良信号発生回路の詳細な構成を示す回路図である。
【図１０】この発明の実施の形態３による冗長用制御回路内に設けられた不良信号発生回路の詳細な構成を示す回路図である。
【図１１】この発明の実施の形態３による冗長用制御回路内に設けられた行／列優先冗長選択回路の詳細な構成を示す回路図である。
【符号の説明】
【００５８】
１  メモリセルアレイ、１ａ  メモリセル、１ｂ  スペアセル、２  アドレス入力バッファ、３  プリデコーダ（デコーダ）、４ａ  行デコーダ（デコーダ）、４ｂ  列デコーダ（デコーダ）、５  データ入出力バッファ、６  センスアンプ・ライトドライバ、７  ＭＩＯＴ判定回路（マルチＩ／Ｏテスト判定回路）、８  冗長用記憶回路、８ａ  冗長用ラッチ回路、８ｂ  冗長用フラッシュメモリ、８ｃ  冗長用制御回路、９  冗長回路、１１  フラッシュメモリ、１２  冗長用センスアンプ、２１  ＳＲＡＭ、２２  ラッチ回路用センスアンプ・ライトドライバ、３１  制御回路、３２  カウンタ、３３  論理回路、３４，３５，３７，４２，４５，４７，５３，５６，５８，６０，６４，７２，１１２，１１４，９４１〜９４ｉ，９５１，９５２  インバータ回路、３６，５９，７３，７４，８４，９２０〜９２ｉ−１  ノア回路、４１，４６  クロックドインバータ回路、４３，４８  ラッチ回路、４４，５７，６５，７１，７５〜７７，８１，８３，９１，９６，１１１，１１３，９３１〜９３ｉ  ナンド回路、５１，５２，６２，６３  Ｐｃｈトランジスタ、５４，５５，６１  Ｎｃｈトランジスタ、７８，８２  遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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