(57)【要約】【課題】  １本のスキャンパスのＳ−ＦＦの数を半減してテスト時間を短縮する。【解決手段】  入出力端子１Ａを、セレクタ５Ａを介してスキャンパス３1 〜３m と組み合わせ回路２に接続し、このスキャンパス３1 〜３m の出力側を、セレクタ６Ａと３ステートバッファ７Ａを介して入出力端子１Ｂに接続する。一方、入出力端子１Ｂは、セレクタ５Ｂを介してスキャンパス３m+1 〜３n と組み合わせ回路２に接続し、このスキャンパス３m+1 〜３n の出力側を、セレクタ６Ｂと３ステートバッファ７Ｂを介して入出力端子１Ａに接続する。テスト時、３ステートバッファ７Ａ，７Ｂをオフ状態にし、入出力端子１Ａ，１Ｂをそれぞれスキャンパス３1 〜３m ，３m+1 〜３n に接続してテストデータを入力する。その後、組み合わせ回路２の信号を各Ｓ−ＦＦ３に取り込み、３ステートバッファ７Ａ，７Ｂをオン状態にして、入出力端子１Ｂ，１Ａから読み出す。【選択図】      図１
2006058273.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入出力端子と、
組み合わせ回路をテストするためにそれぞれ複数のスキャン機能付きフリップフロップを縦続接続して構成した第１及び第２のスキャンパスと、
通常動作モード時には前記第１の入出力端子を前記組み合わせ回路に接続し、該組み合わせ回路にテストデータを与える時には該第１の入出力端子を前記第１のスキャンパスの入力側に接続し、該組み合わせ回路からテストデータを読み出す時には該第１の入出力端子を前記第２のスキャンパスの出力側に接続する第１の切替手段と、
通常動作モード時には前記第２の入出力端子を前記組み合わせ回路に接続し、該組み合わせ回路にテストデータを与える時には該第２の入出力端子を前記第２のスキャンパスの入力側に接続し、該組み合わせ回路からテストデータを読み出す時には該第２の入出力端子を前記第１のスキャンパスの出力側に接続する第２の切替手段とを、
備えたことを特徴とする半導体集積回路。
【請求項２】
切替信号によって直列チェーンが指定されたときには、前記第２のスキャンパスの入力側に前記第１のスキャンパスの出力側を接続し、該切替信号によって並列チェーンが指定されたときには、該第２のスキャンパスの入力側に前記第２の入出力端子を接続する構成変更手段を設けたことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンパスを備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の大規模化・複雑化に伴い、機能テストの容易化を図るために、テスト用のスキャンパスを設けたテスト容易化設計が行われている。スキャンパスとは、クロック信号に同期して動作させるために組み合わせ回路の随所に挿入されている複数のフリップフロップ（以下、「ＦＦ」という）を、テストモード時に切り替え回路によって縦続接続させてシフトレジスタを構成するものである。スキャンパスを用いて組み合わせ回路の随所にテストデータを与えたり、この組み合わせ回路の随所の信号をスキャンパスを介して読み出したりすることにより、複雑な組み合わせ回路の機能テストを容易に行うことができるようになっている。
【０００３】
図２は、従来のスキャンパスを備えた半導体集積回路の構成図である。
この半導体集積回路は、入出力端子１Ａ，１Ｂと、所定の論理動作を行う組み合わせ回路２を有し、この組み合わせ回路２の随所に複数のスキャン機能付きＦＦ（以下、「Ｓ−ＦＦ」という）３1 ，３2 ，…，３n が挿入されている。Ｓ−ＦＦ３1 〜３n は、いずれも同様の構成で、例えばＳ−ＦＦ３1 に示すように、セレクタ３ａとＦＦ３ｂで構成されている。
【０００４】
セレクタ３ａは、モード信号ＭＯＤでテストモードが指定されたときに端子Ａ側を選択し、このモード信号ＭＯＤで通常動作モードが指定されたときには端子Ｂ側を選択するものである。また、ＦＦ３ｂは、セレクタ３ａで選択された信号を、図示しないクロック信号に従って保持して出力するものである。セレクタ３ａの端子Ｂには、組み合わせ回路２からの信号が与えられ、ＦＦ３ｂの出力側からこの組み合わせ回路２に、クロック信号でタイミングが調整された信号が与えられるようになっている。また、ＦＦ３ｂの出力側は、経路４1 を介して後段のＳ−ＦＦ３2 のセレクタ３ａの端子Ａに接続されている。
【０００５】
一方、入出力端子１Ａは、セレクタ５を介して、組み合わせ回路２の端子ＩとＳ−ＦＦ３1 のセレクタ３ａの端子Ａに接続されている。セレクタ５は、モード信号ＭＯＤでテストモードが指定されたときに、入出力端子１Ａの信号をＳ−ＦＦ３1 へ与え、通常動作モードが指定されたときには組み合わせ回路２へ与えるようになっている。
【０００６】
また、最終段のＳ−ＦＦ３n の出力信号と組み合わせ回路２の端子Ｏの出力信号は、セレクタ６を介して、入出力端子１Ｂに出力されるようになっている。セレクタ６は、モード信号ＭＯＤでテストモードが指定されたときに端子Ａに接続されたＳ−ＦＦ３ｎを選択し、通常動作モードが指定されたときには端子Ｂに接続された組み合わせ回路２を選択するものである。
【０００７】
次に、このような半導体集積回路におけるテスト時の動作を説明する。
まず、モード信号ＭＯＤによってテストモードを指定すると、各Ｓ−ＦＦ３1 〜３n 中のセレクタ３ｂとセレクタ５，６が、すべて端子Ａ側に切り替えられる。これにより、入出力端子１Ａからセレクタ５を通り、シフトレジスタを構成するＳ−ＦＦ３1 〜３n を介して入出力端子１Ｂに至るスキャンパスが形成される。
【０００８】
次に、クロック信号に同期して、入出力端子１Ａにｎ個のテストデータを直列に与える。これにより、入力されたテストデータは、Ｓ−ＦＦ３1 〜３n 中の各ＦＦ３ｂに保持される。各ＦＦ３ｂに保持されたテストデータは、組み合わせ回路２にも与えられるので、この組み合わせ回路２からは、与えられたテストデータに対応する信号が出力される。組み合わせ回路２から出力された信号は、Ｓ−ＦＦ３1 〜３n 中の各セレクタ３ａの端子Ｂに与えられる。
【０００９】
この状態で、モード信号ＭＯＤによって通常動作モードを指定し、更に、クロック信号を１回だけ与える。これにより、与えられたテストデータに対応して組み合わせ回路２から出力されていた信号が、Ｓ−ＦＦ３1 〜３n 中の各ＦＦ３ｂに保持される。
【００１０】
その後、モード信号ＭＯＤをテストモードに戻し、クロック信号を与える。これにより、各ＦＦ３ｂに保持された組み合わせ回路２の信号が、クロック信号に同期して入出力端子１Ｂから順次直列に出力される。入出力端子１Ｂから出力される信号が、テストデータとして与えたものに対応しているか否かをチェックすることにより、組み合わせ回路２の機能をテストすることができる。
【００１１】
この半導体集積回路では、モード信号ＭＯＤによって通常動作モードが指定されると、各Ｓ−ＦＦ３1 〜３n 中のセレクタ３ｂとセレクタ５，６が、すべて端子Ｂ側に切り替えられる。これにより、隣接するＳ−ＦＦ３の間を縦続接続する経路４が遮断され、各Ｓ−ＦＦ３はそれぞれクロック信号に同期して組み合わせ回路２の信号を保持して出力するタイミング調整用のＦＦとして動作する。
【００１２】
なお、下記特許文献１には、スキャンパスによってグループ化された複数の組み合わせ回路の中から、任意にテスト対象を選択してスキャンパスの長さを変更することができるテスト回路が記載されている。また、特許文献２には、スキャンパスを持つ組み合わせ回路が複数装備される半導体集積回路において、各スキャンパス長を均等化して、テスト時間の短縮を図るためのスキャンパス設計方法が記載されている。
【００１３】
【特許文献１】特開平５−１４２２９８号公報
【特許文献２】特開２００２−９２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来のスキャンパスでは、１つのスキャンパスに対して１組の入出力端子１Ａ，１Ｂが必要である。一方、半導体集積回路の大規模化・複雑化に伴い、組み合わせ回路２に接続されるＳ−ＦＦ３の数は飛躍的に増加する。しかしながら、集積度の向上により入出力端子の数は、このＳ−ＦＦの数に応じて増加させることはできない。このため、１つのスキャンパスを構成するＳ−ＦＦの数が多くなり、テスト時間が長くなるという課題があった。
【００１５】
本発明は、１組の入出力端子に２本のスキャンパスを割り当てることにより、１本のスキャンパスを構成するＳ−ＦＦの数を半減してテスト時間を短縮することを目的としている。
【課題を解決するための手段】
【００１６】
本発明の半導体集積回路は、第１及び第２の入出力端子と、組み合わせ回路をテストするためにそれぞれ複数のＳ−ＦＦを縦続接続して構成した第１及び第２のスキャンパスと、通常動作モード時には前記第１の入出力端子を前記組み合わせ回路に接続し、該組み合わせ回路にテストデータを与える時には該第１の入出力端子を前記第１のスキャンパスの入力側に接続し、該組み合わせ回路からテストデータを読み出す時には該第１の入出力端子を前記第２のスキャンパスの出力側に接続する第１の切替手段と、通常動作モード時には前記第２の入出力端子を前記組み合わせ回路に接続し、該組み合わせ回路にテストデータを与える時には該第２の入出力端子を前記第２のスキャンパスの入力側に接続し、該組み合わせ回路からテストデータを読み出す時には該第２の入出力端子を前記第１のスキャンパスの出力側に接続する第２の切替手段とを備えたことを特徴としている。
【発明の効果】
【００１７】
本発明では、組み合わせ回路にテストデータを与える時に、第１の入出力端子から第１のスキャンパスに与える経路と、第２の入出力端子から第２のスキャンパスに与える経路の２つの経路が構成される。また、組み合わせ回路からテストデータを読み出す時には、第１のスキャンパスから第２の入出力端子に出力する経路と、第２のスキャンパスから第１の入出力端子に出力する経路の２つの経路が構成される。従って、１つの経路を構成するＳ−ＦＦの数が半減するので、テスト時間が短縮できるという効果がある。
【発明を実施するための最良の形態】
【００１８】
スキャンテスト用に使用可能な１対の入出力端子毎に２つのスキャンパスを割り当て、更に、各スキャンパスを構成するＳ−ＦＦの数が均一になるように配置する。そして、共通のクロック信号によって同時に各スキャンパスにテストデータを与え、更に、組み合わせ回路からのテストデータを共通のクロック信号によって同時に読み出す。
【００１９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２０】
図１は、本発明の実施例１を示す半導体集積回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２１】
この半導体集積回路は、図２の半導体集積回路と同様に、入出力端子１Ａ，１Ｂと所定の論理動作を行う組み合わせ回路２を有し、この組み合わせ回路２の随所に複数のＳ−ＦＦ３1 ，３2 ，…，３m ，３m+1 ，３m+2 ，…，３n が挿入されている。そして、Ｓ−ＦＦ３1 〜３m が経路４1 ，４2 ，…を介して縦続接続され、Ｓ−ＦＦ３m+1 〜３n が経路４m+1 ，４m+2 ，…を介して縦続接続されて、それぞれ第１及び第２のスキャンパスを構成している。
【００２２】
Ｓ−ＦＦ３1 〜３n は、いずれも同様の構成で、例えばＳ−ＦＦ３1 に示すように、セレクタ３ａとＦＦ３ｂで構成されている。セレクタ３ａは、モード信号ＭＯＤでテストモードが指定されたときに端子Ａ側を選択し、通常動作モードが指定されたときには端子Ｂ側を選択するものである。また、ＦＦ３ｂは、セレクタ３ａで選択された信号を、図示しないクロック信号に従って保持して出力するものである。セレクタ３ａの端子Ｂには、組み合わせ回路２からの信号が与えられ、ＦＦ３ｂの出力側からこの組み合わせ回路２に、クロック信号でタイミングが調整された信号が与えられるようになっている。また、ＦＦ３ｂの出力側は、経路４1 を介して後段のＳ−ＦＦ３2 のセレクタ３ａの端子Ａに接続されている。
【００２３】
入出力端子１Ａは、セレクタ５Ａを介して、組み合わせ回路２の端子ＩＡとＳ−ＦＦ３1 のセレクタ３ａの端子Ａに接続されている。セレクタ５Ａは、モード信号ＭＯＤでテストモードが指定されたときに、入出力端子１Ａの信号をＳ−ＦＦ３1 へ与え、通常動作モードが指定されたときには組み合わせ回路２へ与えるようになっている。
【００２４】
また、Ｓ−ＦＦ３m の出力信号と組み合わせ回路２の端子ＯＡの出力信号は、セレクタ６Ａを介して、３ステートバッファ７Ａの入力側に与えられるようになっている。セレクタ６Ａは、モード信号ＭＯＤでテストモードが指定されたときに端子Ａに接続されたＳ−ＦＦ３m を選択し、通常動作モードが指定されたときには端子Ｂに接続された組み合わせ回路２を選択するものである。
【００２５】
３ステートバッファ７Ａは、セレクタ８Ａから与えられる制御信号によってオン・オフ制御されるもので、その出力側が入出力端子１Ｂに接続されている。また、セレクタ８Ａは、モード信号ＭＯＤでテストモードが指定されたときに、外部から与えられる出力制御信号ＯＥを選択し、通常動作モードが指定されたときには、組み合わせ回路２から出力される切替信号ＣＡを選択するものである。
【００２６】
更に、入出力端子１Ｂは、セレクタ５Ｂを介して、組み合わせ回路２の端子ＩＢとＳ−ＦＦ３m+1 に接続されている。セレクタ５Ｂは、モード信号ＭＯＤでテストモードが指定されたときに、入出力端子１Ｂの信号をＳ−ＦＦ３m+1 へ与え、通常動作モードが指定されたときには組み合わせ回路２へ与えるようになっている。
【００２７】
また、Ｓ−ＦＦ３n の出力信号と組み合わせ回路２の端子ＯＢの出力信号は、セレクタ６Ｂを介して、３ステートバッファ７Ｂの入力側に与えられるようになっている。セレクタ６Ｂは、セレクタ６Ａと同様に、モード信号ＭＯＤでテストモードが指定されたときに端子Ａ側を選択し、通常動作モードが指定されたときには端子Ｂ側を選択するものである。
【００２８】
３ステートバッファ７Ｂは、セレクタ８Ｂから与えられる制御信号によってオン・オフ制御されるもので、その出力側が入出力端子１Ａに接続されている。また、セレクタ８Ｂは、モード信号ＭＯＤでテストモードが指定されたときに、外部から与えられる出力制御信号ＯＥを選択し、通常動作モードが指定されたときには、組み合わせ回路２から出力される切替信号ＣＢを選択するものである。
【００２９】
これらのセレクタ５Ａ，６Ｂ，８Ｂと３ステートバッファ７Ｂは、通常動作モード時に入出力端子１Ａを組み合わせ回路２に接続し、この組み合わせ回路２にテストデータを与える時には入出力端子１Ａを第１のスキャンパスの入力側に接続し、この組み合わせ回路２からテストデータを読み出す時には入出力端子１Ａを第２のスキャンパスの出力側に接続する第１の切替手段を構成している。
【００３０】
同様に、セレクタ５Ｂ，６Ａ，８Ａと３ステートバッファ７Ａは、通常動作モード時に入出力端子１Ｂを組み合わせ回路２に接続し、この組み合わせ回路２にテストデータを与える時には入出力端子１Ｂを第２のスキャンパスの入力側に接続し、この組み合わせ回路２からテストデータを読み出す時には入出力端子１Ｂを第１のスキャンパスの出力側に接続する第２の切替手段を構成している。
【００３１】
次に、図１の半導体集積回路におけるテスト時の動作を説明する。
まず、モード信号ＭＯＤによってテストモードを指定すると共に、出力制御信号ＯＥを出力停止にセットする。テストモードが指定されたことにより、各Ｓ−ＦＦ３1 〜３n 中のセレクタ３ｂ、及びセレクタ５Ａ，５Ｂ，６Ａ，６Ｂ，８Ａ，８Ｂが、すべて端子Ａ側に切り替えられる。これにより、３ステートバッファ７Ａ，７Ｂはオフ状態となり、入出力端子１Ａからセレクタ５Ａを通りシフトレジスタを構成するＳ−ＦＦ３1 〜３m を介してセレクタ６Ａに至るスキャンパスと、入出力端子１Ｂからセレクタ５Ｂを通りシフトレジスタを構成するＳ−ＦＦ３m+1 〜３n を介してセレクタ６Ｂに至るスキャンパスの、２つのスキャンパスが形成される。
【００３２】
次に、入出力端子１Ａ，１Ｂから、クロック信号に同期して、それぞれｍ個とｎ−ｍ個の試験データを直列に与える。これにより、Ｓ−ＦＦ３1 〜３n 中の各ＦＦ３ｂに、入力されたテストデータが保持される。各ＦＦ３ｂに保持されたテストデータは、組み合わせ回路２にも与えられるので、この組み合わせ回路２からは、与えられたテストデータに対応する信号が出力される。そして、組み合わせ回路２から出力された信号は、Ｓ−ＦＦ３1 〜３n 中の各セレクタ３ａの端子Ｂに与えられる。
【００３３】
この状態で、モード信号ＭＯＤによって通常動作モードを指定し、更に、クロック信号を１回だけ与える。これにより、与えられたテストデータに対応して組み合わせ回路２から出力されていた信号が、Ｓ−ＦＦ３1 〜３n 中の各ＦＦ３ｂに保持される。
【００３４】
その後、モード信号ＭＯＤをテストモードに戻すと共に、出力制御信号ＯＥを出力許可にセットする。これにより、３ステートバッファ７Ａ，７Ｂはオン状態となり、Ｓ−ＦＦ３1 〜３m からセレクタ６Ａと３ステートバッファ７Ａを介して入出力端子１Ｂに至るスキャンパスと、Ｓ−ＦＦ３m+1 〜３n からセレクタ６Ｂと３ステートバッファ７Ｂを介して入出力端子１Ａに至るスキャンパスの、２つのスキャンパスが形成される。
【００３５】
この状態でクロック信号を与えると、各ＦＦ３ｂに保持された組み合わせ回路２の信号が、このクロック信号に同期して入出力端子１Ａ，１Ｂから順次直列に出力される。入出力端子１Ａ，１Ｂから出力される信号が、テストデータとして与えたものに対応しているか否かをチェックすることにより、組み合わせ回路２の機能を試験することができる。
【００３６】
この半導体集積回路では、モード信号ＭＯＤによって通常動作モードが指定されると、各Ｓ−ＦＦ３1 〜３n 中のセレクタ３ｂと、セレクタ５Ａ，５Ｂ，６Ａ，６Ｂは、すべて端子Ｂ側に切り替えられる。これにより、隣接するＳ−ＦＦ３の間を縦続接続する経路４が遮断され、各Ｓ−ＦＦ３はそれぞれクロック信号に同期して組み合わせ回路２の信号を保持して出力するタイミング調整用のＦＦとして動作する。また、セレクタ８Ａ，８Ｂも端子Ｂ側へ切り替えられるので、３ステートバッファ７Ａ，７Ｂは、組み合わせ回路２から出力される切替信号ＣＡ，ＣＢに従ってオン・オフ制御され、入出力端子１Ａ，１Ｂが入力または出力用に切り替えられる。
【００３７】
以上のように、この実施例１の半導体集積回路は、１組の入出力端子１Ａ，１Ｂに２つのスキャンパスを割り当て、テストデータの書き込み時には入出力端子１Ａ，１Ｂを共に入力端子として使用し、２つのスキャンパスへテストデータを同時に入力する。また、テストデータの読み出し時には、これらの入出力端子１Ａ，１Ｂを共に出力端子として使用し、２つのスキャンパスからテストデータを同時に出力させるようにしている。これにより、１つのスキャンパスを構成するＳ−ＦＦの数を従来の１／２にすることができ、テスト時間を短縮することができるという利点がある。
【００３８】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  入出力端子１Ａ，１Ｂは１組に限定されない。使用可能な１対の入出力端子毎に同様のスキャンパスを構成することができる。また、各スキャンパスを構成するＳ−ＦＦの数が均一になるように配置することにより、効率的なテストが可能になる。
（ｂ）  入出力端子１Ａ，１Ｂと組み合わせ回路２との接続は、図に示したような回路に限定されない。入出力端子１Ａ，１Ｂの用途に応じた回路構成が採用される。
【実施例２】
【００３９】
図３は、本発明の実施例２を示す半導体集積回路の構成図であり、図１と同様の回路を３組備えている。これらの３組の回路の内、上段の回路で図１中の要素と共通の要素には共通の符号が付されている。また、３組の回路を区分するために、中段の回路要素の符号には１０番台を使用し、下段の回路要素の符号には２０番台を使用している。
【００４０】
上段の回路では、セレクタ５ＢとＳ−ＦＦ３m+1 の間に、構成変更手段であるセレクタ９Ｂが追加されている。セレクタ９Ｂは、外部から与えられる切替信号ＣＦＧで並列チェーンが指定されたときに端子Ａを選択し、直列チェーンが指定されたときには端子Ｂを選択して出力するものである。セレクタ９Ｂの端子Ａにはセレクタ５Ｂの端子Ａが接続され、このセレクタ９Ｂの端子Ｂには、Ｓ−ＦＦ３m の出力側が接続されている。
【００４１】
また、中段の回路では、セレクタ１５ＡとＳ−ＦＦ１３1 の間に、セレクタ１９Ａが追加されると共に、セレクタ１５ＢとＳ−ＦＦ１３m+1 の間に、セレクタ１９Ｂが追加されている。セレクタ１９Ａは、セレクタ９Ｂと同様に、切替信号ＣＦＧで並列チェーンが指定されたときに端子Ａを選択し、直列チェーンが指定されたときには端子Ｂを選択して出力するものであり、この端子Ａにセレクタ１５Ａの端子Ａが接続され、端子Ｂには上段の回路のＳ−ＦＦ３n の出力側が接続されている。また、セレクタ１９Ｂは、上段の回路におけるセレクタ９Ｂと同様のものである。
【００４２】
更に、下段の回路では、セレクタ２５ＡとＳ−ＦＦ２３1 の間に、セレクタ２９Ａが追加されると共に、セレクタ２５ＢとＳ−ＦＦ２３m+1 の間に、セレクタ２９Ｂが追加されている。これらのセレクタ２９Ａ，２９ｂは、中段の回路におけるセレクタ１９Ａ，１９Ｂと同様のものである。
【００４３】
この半導体集積回路では、切替信号ＣＦＧで並列チェーンを指定すると、セレクタ９Ｂ，１９Ａ，１９Ｂ，２９Ａ，２９Ｂは、すべて端子Ａ側に切り替えられる。これにより、上段、中段及び下段の各回路は、全く同様の独立した図１と同様の回路構成となり、各回路において実施例１で説明した動作が、並行して行われる。
【００４４】
一方、切替信号ＣＦＧで直列チェーンを指定すると、セレクタ９Ｂ，１９Ａ，１９Ｂ，２９Ａ，２９Ｂは、すべて端子Ｂ側に切り替えられる。これにより、セレクタ９Ｂによって、Ｓ−ＦＦ３1 〜３m とＳ−ＦＦ３m+1 〜３n のスキャンパスが直列に接続される。更に、セレクタ１９Ａによって、Ｓ−ＦＦ３m+1 〜３n とＳ−ＦＦ１３1 〜１３m のスキャンパスが直列に接続される。同様に、セレクタ１９ＢによってＳ−ＦＦ１３1 〜１３m とＳ−ＦＦ１３m+1 〜１３n が、セレクタ２９ＡによってＳ−ＦＦ１３m+1 〜１３n とＳ−ＦＦ２３1 〜２３m が、セレクタ２９ＢによってＳ−ＦＦ２３1 〜２３m とＳ−ＦＦ２３m+1 〜２３n が、それぞれ直列に接続される。この結果、すべてのＳ−ＦＦが直列に接続されたスキャンパスが形成される。
【００４５】
以上のように、この実施例２の半導体集積回路は、切替信号ＣＦＧで直列チェーンが指定されたときに、複数のスキャンパスを直列に接続するための手段（セレクタ９Ｂ，１９Ａ等）を有している。従って、切替信号ＣＦＧで並列チェーンを指定すれば実施例１と同様の利点が得られる。また、直列チェーンを指定すれば１つの長いスキャンパスを構成して試験を行うことができる。これにより、測定器の条件に応じて適切なスキャンパスを構成することができるという利点がある。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１を示す半導体集積回路の構成図である。
【図２】従来のスキャンパスを備えた半導体集積回路の構成図である。
【図３】本発明の実施例２を示す半導体集積回路の構成図である。
【符号の説明】
【００４７】
１Ａ，１Ｂ    入出力端子
２    組み合わせ回路
３1 〜３n     Ｓ−ＦＦ（スキャン機能付きフリップフロップ）
４1 〜４n     経路
５Ａ，５Ｂ，６Ａ，６Ｂ，８Ａ，８Ｂ，９Ａ，９Ｂ    セレクタ
７Ａ，７Ｂ    ３ステートバッファ
【図１】
2006058273.tif 000003
【図２】
2006058273.tif 000004
【図３】
2006058273.tif 000005