(57)【要約】【課題】  製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減らすことにより、キンク現象を改善し、オフ電流を低減させることが可能なＭＯＳ型トランジスタの製造方法及びＭＯＳ型トランジスタを実現する。【解決手段】  ＭＯＳ型トランジスタは、シリコン基板上に素子形成領域と素子形成領域の周辺に素子分離領域と、素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにして積層されたゲート電極１０と、帯状のゲート電極１０の下側の素子形成領域における帯両側端側にそれぞれ形成されたソース１２およびドレイン１３とを有する。素子形成領域にそれぞれ形成したソース１２およびドレイン１３における、ゲート電極１０に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分が除去されている。【選択図】  図１
2006351735.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、
上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート電極を積層するゲート電極形成工程と、
上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、
上記素子形成領域に形成したソースおよびドレインにおける、上記ゲート電極に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分を除去する除去工程とを含むことを特徴とするＭＯＳ型トランジスタの製造方法。
【請求項２】
半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、
上記素子形成領域および素子形成領域の表面に形成した犠牲酸化膜をエッチングする犠牲酸化膜エッチング工程と、
上記素子形成領域の上面に帯状になるようにゲート絶縁膜を積層するゲート絶縁膜形成工程と、
上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面にゲート電極を積層するゲート電極形成工程と、
上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、
上記素子形成領域に形成したソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を除去する除去工程とを含むことを特徴とするＭＯＳ型トランジスタの製造方法。
【請求項３】
上記除去工程では、素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分を除去することを特徴とする請求項１又は２記載のＭＯＳ型トランジスタの製造方法。
【請求項４】
上記ソースドレイン形成工程および上記除去工程にて、フォトレジストを用いて素子形成領域を除く部分をマスクした後、それぞれ、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成すると共に、素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分を除去することを特徴とする請求項３記載のＭＯＳ型トランジスタの製造方法。
【請求項５】
上記除去工程は、ＣＦ４ガス、ＣＨＦ３ガス、およびＡｒガスの混合ガスを導入した後、当該混合ガスをプラズマ化して、上記素子形成領域のソースおよびドレインをエッチングするエッチング工程であることを特徴とする請求項４記載のＭＯＳ型トランジスタの製造方法。
【請求項６】
上記素子形成領域のソースおよびドレインは、Ｎ型不純物またはＰ型不純物からなることを特徴とする請求項５記載のＭＯＳ型トランジスタの製造方法。
【請求項７】
半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域と、
上記素子形成領域の上面を帯状になるように積層されたゲート絶縁膜と、
上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面に積層されたゲート電極と、
上記帯状のゲート電極及びゲート絶縁膜の下側の素子形成領域における帯両側端側にそれぞれ形成されたソースおよびドレインとを有すると共に、
上記素子形成領域にそれぞれ形成したソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分が除去されていることを特徴とするＭＯＳ型トランジスタ。
【請求項８】
上記素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分が除去されていることを特徴とする請求項７記載のＭＯＳ型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタの製造方法及びＭＯＳ型トランジスタに関し、特に、ゲート電極が素子形成領域と該素子形成領域の周辺の素子分離領域とを跨いで形成されるＭＯＳ型トランジスタに関するものである。
【背景技術】
【０００２】
従来、ＭＯＳ型トランジスタが搭載された大規模集積回路（ＬＳＩ）が広く使われている。ＬＳＩの構造が微細化されることに伴い、半導体基板上に形成されるＭＯＳ型トランジスタ等の素子を電気的に絶縁するための素子分離領域を微細に形成する必要が生じている。
【０００３】
素子を電気的に絶縁するための手段として、様々な素子分離法が提案されている。その一例として、半導体基板に溝であるトレンチを形成した後、その溝に酸化膜等の絶縁膜を埋め込むことにより素子分離領域を形成するトレンチ分離法（Shallow  Trench  Isolation：ＳＴＩ法）が挙げられる。
【０００４】
ここで、図１０（ａ）〜図１０（ｃ）を参照しながら、従来のトレンチ分離方法より形成されたＭＯＳ型トランジスタについて説明する。図１０（ａ）〜図１０（ｃ）に、従来のトレンチ分離法により形成されたＭＯＳ型トランジスタを模式的に示している。図１０（ａ）は上記トランジスタの平面図であり、図１０（ｂ）は図１０（ａ）のＥ−Ｅ’線矢視断面図であり、および、図１０（ｃ）は図１０（ａ）のＦ−Ｆ’線矢視断面図である。図１０（ａ）〜図１０（ｃ）に示すように、シリコン基板１０１における、ソース１０５およびドレイン１０６を有する素子形成領域となる凸部１０１ａの周囲に、素子分離領域である素子分離絶縁膜１０２が形成されている。そして、上記素子形成領域および上記素子分離領域に跨ってゲート電極１０３が設けられている。ゲート電極１０３と素子形成領域との間にはゲート酸化膜１０４が設けられている。
【０００５】
図１０（ｂ）における破線の円で囲った部分であるＧ部では、素子形成領域となる凸部１０１ａの側面が素子分離絶縁膜１０２により絶縁されていない。すなわち、従来の製造工程では、素子形成領域の周囲に素子分離絶縁膜１０２を形成した後、犠牲酸化膜等をエッチングすることに伴い、素子形成領域端の素子分離絶縁膜１０２がエッチングされる。よって、素子分離絶縁膜１０２により覆われていた素子形成領域の側面が露出され、該側面がゲート電極１０３と接する構造となっている。
【０００６】
この状態で、ゲート電極１０３に電圧を印加すると、ゲート電極１０３からの電界が、図中の矢印で示すように、シリコン基板１０１に設けられた素子形成領域の上面から加わると共に、側面からも加わることになる。したがって、Ｇ部に電界が集中する構造になり、上記Ｇ部では閾値電圧が局所的に低下して寄生トランジスタが形成されることになる。その結果、ＭＯＳ型トランジスタのゲート電圧−ドレイン電流特性、すなわちサブスレーショルド特性のゲート電圧が閾値電圧以下の領域であるサブスレーショルド領域が形成されることになり、ドレイン電流が増加するキンク現象が発生することになる。したがって、ＭＯＳ型トランジスタのオフ電流、すなわちオフリークが増加するという問題を生じる。
【０００７】
このような問題を解決するために、素子形成領域の端部側面が素子分離酸化膜から露出することを防止する方法が特許文献１に開示されている。図１１（ａ）〜図１１（ｅ）を参照しながら、特許文献１に記載されているＭＯＳ型トランジスタの構成および製造方法を説明する。
【０００８】
まず、図１１（ａ）に示すように、シリコン基板２０１上にパッド酸化膜２０２を形成した後、パッド酸化膜２０２上にマスク窒化膜２０３を形成する。そして、素子分離領域となる領域上のパッド酸化膜２０２およびマスク窒化膜２０３を反応性イオンエッチング（ＲＩＥ：Reactive  Ion  Etching）法でエッチングして除去する。次に、図１１（ｂ）に示すように、マスク窒化膜２０３をマスクとして、ＲＩＥ法でシリコン基板２０１上に、第１の溝２０４をテーパを有するように形成する。続いて、第１の溝２０４内に露出したシリコン基板２０１の表面を酸化して熱酸化膜２０９を形成する。次に、図１１（ｃ）に示すように、ポリシリコンを堆積させた後、上記ポリシリコンを完全に酸化して熱酸化膜を形成する。さらに、熱酸化膜を異方性エッチングによってエッチングすることにより熱酸化膜サイドウォール２０５を形成する。その後、図１１（ｄ）に示すように、シリコン基板２０１に第２の溝２０６を形成した後、第２の溝２０６における溝側壁を酸化して熱酸化膜２１０を形成する。さらに、図１１（ｅ）に示すように、ＣＶＤ法（Chemical  Vapor  Deposition：化学的気相成長法）を用いて、第一の溝２０４および第２の溝２０６をシリコン酸化膜で埋設する。その後、マスク窒化膜２０３の上面が露出するまで、シリコン酸化膜を平坦化してトレンチ２０７を形成する。最後に、図１１（ｆ）に示すように、マスク窒化膜２０３およびパッド酸化膜２０２を除去した後、ウエル、ゲート酸化膜２１１、およびゲート電極２０８を形成する。
【０００９】
上記方法で製造された半導体装置は、トレンチ２０７上端部における側面とゲート電極２０８との間に熱酸化膜サイドウォール２０５が形成されているため、トレンチ２０７上端部における側面の露出が抑えられた構造となっている。また、この構成では、トレンチ２０７上端部における側面の露出が抑えられているので、逆狭チャネル効果を抑制できるようにもなっている。なお、逆狭チャネル効果とは、ソースおよびドレイン間のチャネル幅が小さくなるに伴い、閾値電圧が小さくなる減少をいう。特に、チャネルの端部で電界の集中が生じ、閾値電圧の低下が発生することになる。
【特許文献１】特開２０００−２２１５３号公報（２０００年１月２１日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の構成では、トレンチ２０７の上端部を露出させないために、熱酸化膜サイドウォール２０５となるポリシリコンを堆積する工程や該ポリシリコンを酸化して熱酸化膜サイドウォール２０５を形成する工程等が別途必要になることにより、製造工程が煩雑になるという問題点を有している。
【００１１】
また、熱酸化膜サイドウォール２０５を形成するために、トレンチ２０７の幅が小さくなる。さらに、第二の溝２０６を形成するためのエッチングでは、パターンの粗密によりエッチング速度が異なるマイクロローディング現象により、第二の溝２０６の幅が狭くなる。その結果、ＣＶＤ法による第一の溝２０４および第二の溝２０６をシリコン酸化膜で埋設するときに、欠損部であるボイドが発生する。そして、これらを回避するために、堆積するポリシリコン膜を薄くすれば、熱酸化膜サイドウォール２０５としての機能が十分に果たせなくなる。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減らすことにより、キンク現象を改善し、オフ電流を低減させることが可能なＭＯＳ型トランジスタの製造方法及びＭＯＳ型トランジスタを実現することにある。
【課題を解決するための手段】
【００１３】
本発明のＭＯＳ型トランジスタの製造方法は、上記課題を解決するために、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、上記素子形成領域に形成したソースおよびドレインにおける、上記ゲート電極に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分を除去する除去工程とを含むことを特徴としている。
【００１４】
本発明のＭＯＳ型トランジスタの製造方法は、上記課題を解決するために、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域および素子形成領域の表面に形成した犠牲酸化膜をエッチングする犠牲酸化膜エッチング工程と、上記素子形成領域の上面に帯状になるようにゲート絶縁膜を積層するゲート絶縁膜形成工程と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面にゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、上記素子形成領域に形成したソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を除去する除去工程とを含むことを特徴としている。
【００１５】
本発明のＭＯＳ型トランジスタは、上記課題を解決するために、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域と、上記素子形成領域の上面を帯状になるように積層されたゲート絶縁膜と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面に積層されたゲート電極と、上記帯状のゲート電極及びゲート絶縁膜の下側の素子形成領域における帯両側端側にそれぞれ形成されたソースおよびドレインとを有すると共に、上記素子形成領域にそれぞれ形成したソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分が除去されていることを特徴としている。
【００１６】
上記の発明によれば、半導体基板上に形成された素子形成領域および該素子形成領域の表面に形成した犠牲酸化膜をエッチングするので、同時に、素子分離領域がエッチングされることになる。したがって、素子分離領域がエッチングされた部分において、該素子分離領域と接していた素子形成領域部分が露出されることになる。
【００１７】
また、本発明では、素子形成領域の上面に帯状になるようにゲート絶縁膜を積層すると共に、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面にゲート電極を積層する。
【００１８】
これにより、素子形成領域における露出された部分である露出部がゲート電極と接することになる。したがって、従来と同様に、ＭＯＳ型トランジスタにおいて寄生トランジスタが生じやすい箇所が形成されることになる。この構成では、ゲート電極に電圧を印加すると、該露出部ではゲート電極からの電界が集中することになる。その結果、該露出部では閾値電圧が局所的に低下して寄生トランジスタが形成されることになる。
【００１９】
一方、上記の発明によれば、素子形成領域にソースおよびドレインをそれぞれ形成した後、ソースおよびドレインにおける、ゲート電極に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を除去する。
【００２０】
これにより、ゲート電極に覆われている素子形成領域の寄生トランジスタが生じやすい部分におけるソース−ドレイン間のチャネル部分を残存させる代わりに、チャネル部分に続くソースおよびドレインを途切れた状態にすることができる。つまり、ゲート電極に電圧が印加され、閾値電圧以上になったとしても、寄生トランジスタが生じやすい部分ではソースおよびドレインが形成されていないために、電流が流れにくくなる。つまり寄生トランジスタを介してソースからドレインに流れる電流量が減少することになる。換言すれば、寄生トランジスタを介さずに、ソースからドレインに電流が流れることになる。したがって、製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減少させることができ、その結果、キンク現象が生じることを防止することができる。
【００２１】
本発明のＭＯＳ型トランジスタの製造方法では、上記除去工程では、素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分を除去することが好ましい。
【００２２】
また、本発明のＭＯＳ型トランジスタでは、上記素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分が除去されていることが好ましい。
【００２３】
上記の発明によれば、上記素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分が除去されているので、寄生トランジスタに流れる電流量を確実に減少させることができる。
なお、エッチングされる部分が１ｎｍ未満であると、ソースおよびドレインの周縁部分がソース、ドレインとして機能するため、寄生トランジスタに電流が流れてしまい、上記で期待される効果がでない。一方、エッチングされる部分が１０ｎｍ以上であると、ソースおよびドレインの周縁部分以外の部分がエッチングされるため、トランジスタの電流が減少する等の問題が生じる。
【００２４】
したがって、素子形成領域における寄生トランジスタが形成されていない部分では、トランジスタとしての機能を維持するだけのソースおよびドレインを十分に確保することができるので、製品に影響を与えることがなく、高品質の製品を提供することができる。
【００２５】
本発明のＭＯＳ型トランジスタの製造方法では、上記ソースドレイン形成工程および上記除去工程にて、フォトレジストを用いて素子形成領域を除く部分をマスクした後、それぞれ、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成すると共に、素子分離領域に接する部分における、縁端部から１〜１０ｎｍ奥入りするまでの部分を除去することが好ましい。
【００２６】
上記の構成によれば、フォトレジストをマスクとして用いて、ソースドレイン形成工程および除去工程を行なう。これにより、例えば、複数の素子形成領域が形成されている場合、所望の素子形成領域にのみソースおよびドレインを形成することができると共に、所望の素子形成領域のソースおよびドレインのみ除去することが可能となる。言いかえれば、複数の素子形成領域に同時にソースおよびドレインを形成することができると共に、複数の素子形成領域のソースおよびドレインを同時に除去することが可能となる。
【００２７】
本発明のＭＯＳ型トランジスタの製造方法では、上記除去工程は、ＣＦ４ガス、ＣＨＦ３ガス、およびＡｒガスの混合ガスを導入した後、当該混合ガスをプラズマ化して、上記素子形成領域のソースおよびドレインをエッチングするエッチング工程であることが好ましい。
【００２８】
上記の構成によれば、ＣＦ４ガス、ＣＨＦ３ガス、およびＡｒガスの混合ガスをプラズマ化してソースおよびドレインをエッチングするので、ソースおよびドレインにおける所望の部分のみ、選択的に素子形成領域から除去することができる。つまり、ＭＯＳ型トランジスタの機能を損なうことなく、所望の部分のみエッチングできるので、寄生トランジスタに続くソースおよびドレインを確実に除去することができる。したがって、製品の信頼性を向上することができる。
【００２９】
本発明のＭＯＳ型トランジスタの製造方法では、上記素子形成領域のソースおよびドレインは、例えばリン、砒素等のＮ型不純物または例えば、ホウ素等のＰ型不純物からなることが好ましい。
【００３０】
上記の構成によれば、例えばリン、砒素等のＮ型不純物をソースおよびドレインとして素子形成領域に導入することにより、Ｎ型のソースおよびドレインが形成することができる。つまり、ＮＭＯＳ型トランジスタを形成することができる。さらに、例えば、ホウ素等のＰ型不純物を素子形成領域となる領域に導入することにより、Ｐ型のソースおよびドレインが形成され、ＰＭＯＳ型トランジスタを形成することができる。つまり、導入する不純物を適宜選択することにより、ＭＯＳ型トランジスタの種類を適宜変更することができる。
【発明の効果】
【００３１】
本発明のＭＯＳ型トランジスタの製造方法は、以上のように、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、上記素子形成領域に形成したソースおよびドレインにおける、上記ゲート電極に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分を除去する除去工程とを含む方法である。
【００３２】
本発明のＭＯＳ型トランジスタの製造方法は、以上のように、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域とを形成する素子形成領域・素子分離領域形成工程と、上記素子形成領域および素子形成領域の表面に形成した犠牲酸化膜をエッチングする犠牲酸化膜エッチング工程と、上記素子形成領域の上面に帯状になるようにゲート絶縁膜を積層するゲート絶縁膜形成工程と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面にゲート電極を積層するゲート電極形成工程と、上記帯状のゲート電極の下側の素子形成領域における帯両側端側にソースおよびドレインをそれぞれ形成するソースドレイン形成工程と、上記素子形成領域に形成したソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を除去する除去工程とを含む方法である。
【００３３】
本発明のＭＯＳ型トランジスタは、以上のように、半導体基板上に素子形成領域と該素子形成領域の周辺に素子分離領域と、上記素子形成領域の上面を帯状になるように積層されたゲート絶縁膜と、上記素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにしてゲート絶縁膜の上面に積層されたゲート電極と、上記帯状のゲート電極及びゲート絶縁膜の下側の素子形成領域における帯両側端側にそれぞれ形成されたソースおよびドレインとを有すると共に、上記素子形成領域にそれぞれ形成したソースおよびドレインにおける、上記ゲート電極及びゲート絶縁膜に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分が除去されているものである。
【００３４】
それゆえ、ゲート電極に電圧が印加され、閾値電圧以上になったとしても、寄生トランジスタが生じやすい部分ではソースおよびドレインが除去されて形成されていないために、電流が流れにくくなる。つまり、寄生トランジスタの影響を減少させることができる。
【００３５】
したがって、製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減らすことにより、キンク現象を改善し、オフ電流を低減させることが可能なＭＯＳ型トランジスタの製造方法及びＭＯＳ型トランジスタを実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
本発明の一実施形態について図１ないし図９に基づいて説明すると以下の通りである。なお、本実施形態では、ＭＯＳ型トランジスタとしてＮＭＯＳ型トランジスタについて説明するが、ＭＯＳ型トランジスタは必ずしもこれに限らず、例えば、ＰＭＯＳ型トランジスタや、ＣＭＯＳ型トランジスタ、あるいは、これらを組み合わせたトランジスタについても適用することが可能である。
【００３７】
まず、図１ないし図６を参照しながら、本実施形態のＮＭＯＳ型トランジスタの構成について説明する。
【００３８】
図１はＮＭＯＳ型トランジスタの概略構成を示す平面図である。図２は上記ＮＭＯＳ型トランジスタのＡ−Ａ’線矢視断面図である。図３は上記ＮＭＯＳ型トランジスタのＢ−Ｂ’線矢視断面図である。図４は上記ＮＭＯＳ型トランジスタのＣ−Ｃ’線矢視断面図である。図５は上記ＮＭＯＳ型トランジスタのＤ−Ｄ’線矢視断面図である。図６は上記ＮＭＯＳ型トランジスタの斜視図である。
【００３９】
本実施形態のＮＭＯＳ型トランジスタでは、Ｐ型シリコン単結晶からなるシリコン基板（半導体基板）１に、素子形成領域、素子分離領域、ゲート電極１０、およびゲート酸化膜（ゲート絶縁膜）８が形成されている。
【００４０】
素子形成領域は、図１における網掛け部分を意味する。また、素子分離領域は、図１における斜線部分を意味する。図１に示すように、上記素子分離領域を取り囲むように、素子分離絶縁膜７からなる素子分離領域が形成されている。上記素子形成領域と上記素子分離領域とにまたがるようにゲート電極１０が形成されている。さらに、ゲート電極１０、素子形成領域、および素子分離領域を被覆するように層間絶縁膜（図示しない）が設けられている。
【００４１】
素子形成領域は、ソース１２およびドレイン１３を有している。ソース１２およびドレイン１３は、ゲート電極１０からの電界を緩和するため、ＬＤＤ（Lightly  doped  drain）構造となっている。つまり、不純物の低濃度領域と高濃度領域とが隣接した構造となっている。これにより、素子形成領域に生じる閾値電圧を安定にすることができ、その結果、製品の信頼性を向上することができる。
【００４２】
また、ソース１２およびドレイン１３にはＮ型不純物であるリンイオンが注入されている。例えば、Ｎ型不純物としては、リンイオンに限定されるものではなく、一般にＮＭＯＳ型トランジスタで用いられているＮ型不純物を使用することができる。
【００４３】
なお、例えば、ＰＭＯＳ型トランジスタの場合、ソース１２およびドレイン１３には砒素イオン等のＰ型不純物が注入されていればよい。また、Ｐ型不純物として、一般にＰＭＯＳ型トランジスタで用いられているＰ型不純物を使用することができる。このとき、シリコン基板１がＮ型シリコン基板である場合、一般のＰＭＯＳ型トランジスタと同様に、Ｎウエルが形成されていなくとも良い。
【００４４】
ソース１２およびドレイン１３を有する素子形成領域と、ゲート電極１０との間にはゲート酸化膜８が設けられている。ゲート酸化膜８は、ゲート電極１０とシリコン基板１とを電気的に絶縁するために設けられている。
【００４５】
ゲート電極１０の側面にはサイドウォールスペーサ１１が形成されている。サイドウォールスペーサ１１はＬＤＤ構造における不純物の低濃度領域の幅（長さ）を調整するために設けられている。例えば、上記低濃度領域の長さを長くすると、ドレイン近傍のチャネル電界を緩和することができる。これにより、ホットキャリヤが発生することを防止することができる。したがって、閾値電圧の低下を防止することが可能となる。
【００４６】
素子分離絶縁膜７は、例えば絶縁性のシリコン酸化膜（ＳｉＯ２）からなり、素子形成領域の周囲を電気的に絶縁するために設けられている。また、例えば、複数の素子形成領域がシリコン基板１に設けられている場合、素子分離絶縁膜７は、素子形成領域間を区画することができる。したがって、素子形成領域同士が短絡することを防止することができる。
【００４７】
さらに、ゲート電極１０に覆われていない素子形成領域の周縁部分の１〜１０ｎｍはソース１２およびドレイン１３が設けられておらず、ソース−ドレイン除去部１４となっている。つまり、ゲート電極１０の直下には、ソース１２およびドレイン１３が形成されているが、ゲート電極１０によって覆われていない部分の素子形成領域では、当該素子形成領域の端部分が、例えばエッチング等により、削られた状態で形成されている。
【００４８】
換言すれば、寄生トランジスタが発生しやすい部分では、ソース１２およびドレイン１３が途切れた状態となっている。つまり、ゲート電極１０の直下にソース１２およびドレイン１３の一部が残っているだけである。したがって、ゲート電極１０直下における素子形成領域の端部では、ゲート電極１０に電圧が印加され、閾値電圧以上になり、寄生トランジスタおよびチャネルが形成されたとしても、チャネルに続くソースおよびドレインが途切れた状態であるので、寄生トランジスタに流れる電流が減少することになる。つまり、寄生トランジスタの影響を抑制することができるので、結果として、キンク現象が発生することを防止することができる。その結果、ＮＭＯＳ型トランジスタにオフ電流が流れることを防止することができる。
【００４９】
以下、図７（ａ）〜図７（ｅ）および図８（ａ）〜図８（ｃ）を参照しながら、本実施の形態のＮＭＯＳ型トランジスタの製造方法について説明する。なお、本実施の形態のＮＭＯＳ型トランジスタの製造工程や製造条件は、通常行われている製造工程や製造条件に変わるものではなく、特段の場合を除いて、その詳細な説明を省略する。
【００５０】
図７（ａ）〜図７（ｅ）および図８（ａ）〜図８（ｃ）はＮＭＯＳ型トランジスタの製造工程を示す工程断面図である。
【００５１】
まず、図７（ａ）に示すように、Ｐ型のシリコン単結晶からなるシリコン基板１上に、酸化法により、シリコン酸化膜（ＳｉＯ２）であるパッド酸化膜２を形成する。パッド酸化膜２は膜厚８ｎｍの絶縁膜であり、シリコン基板１と後述するマスク窒化膜３間に生じる応力を緩和するために用いられる。次に、パッド酸化膜２の上に、ＣＶＤ法（Chemical  Vapor  Deposition：化学的気相成長法）により、シリコン窒化膜（Ｓｉ３Ｎ４膜）であるマスク窒化膜３を形成する。マスク窒化膜３は膜厚１４０ｎｍの絶縁膜であり、後述する素子分離絶縁膜７を平坦にさせるときの指標となるストッパー膜として用いられる（図７（ｃ）参照）。
【００５２】
次に、図７（ｂ）に示すように、マスク窒化膜３の上に、図示しないフォトレジストを塗布した後、フォトリソグラフィにより露光・現像を行い、フォトレジストに素子分離パターンを形成する。そして、当該フォトレジストをマスクとして、異方性の反応性イオンエッチング法（ＲＩＥ法）により、シリコン基板１における素子形成領域となる部分に、マスク窒化膜３およびパッド酸化膜２を残し、素子分離領域となる部分のマスク窒化膜３、およびパッド酸化膜２を順にエッチングして除去する。さらに、引き続き、エッチングにより露出されたシリコン基板１を例えば１５０ｎｍの深さまでエッチングして、トレンチである素子分離溝６を形成する。そして、フォトレジストをマスク窒化膜３から剥離して除去する。
【００５３】
なお、エッチングにより受けたダメージを修復するために、素子分離溝６におけるシリコン基板１の表面にシリコン酸化膜を形成してもよい。これにより、素子分離溝６におけるシリコン基板１の表面を安定化させることができる。また、素子分離溝６に傾斜をつける、つまりテーパをつけるように、エッチングしてもよい。これにより、素子分離溝６に後述するシリコン酸化膜を埋設するときに、欠損部であるボイドが生じることを防止することができる。
【００５４】
次に、図７（ｃ）に示すように、ＣＶＤ法により、素子分離溝６が十分に埋まるように、素子分離溝６の深さよりも厚く（高く）、例えば３５０ｎｍの厚さまで、素子分離溝６にシリコン酸化膜を堆積させる。このとき、シリコン酸化膜中にボイドが発生しないように、減圧ＣＤＶ（ＬＰ−ＣＶＤ）法またはプラズマＣＶＤ法によりシリコン酸化膜を堆積させてもよい。そして、シリコン酸化膜の表面をＣＭＰ（Chemical  Mechanical  Polish）法により研磨して平坦化させる。このとき、ストッパー膜であるマスク窒化膜３が露出するまで、つまり、マスク窒化膜３の表面とシリコン酸化膜の表面とが同一平面になるまで、シリコン酸化膜の表面を研磨して平坦にする。これにより、シリコン酸化膜からなる素子分離絶縁膜７を形成する。
【００５５】
次に、図７（ｄ）に示すように、リン酸を用いてウェットエッチングを行なうことにより、シリコン基板１上のマスク窒化膜３を除去する。続いて、フッ酸を用いてウェットエッチングを行なうことによって、マスク窒化膜３を除去することにより露出されたパッド酸化膜２を、シリコン基板１から完全に除去する。
【００５６】
次に、酸化法により、素子形成領域となる領域上に図示しない犠牲酸化膜を形成する。これにより、パッド酸化膜２を除去するときに生じた素子形成領域となる領域の表面のダメージを修復することができる。また、素子形成領域となる領域の端部を、丸みを帯びた形状にすることができる。したがって、素子形成領域となる領域の表面を安定化させて均一にすることができる。その結果、図７（ｅ）に示すように、酸化法により、膜厚４ｎｍのゲート酸化膜８を素子形成領域となる領域上に形成したときに、ゲート酸化膜８を均一な膜厚にすることができる。なお、余分な犠牲酸化膜はフッ酸によるウェットエッチングで除去すればよい。このとき、素子分離絶縁膜７も同時にエッチングされ、素子分離絶縁膜７と接している素子形成領域の端部分が露出することになる。
【００５７】
次に、ゲート酸化膜８上に、ＬＰ−ＣＶＤ法により、ポリシリコンを膜状に１５０ｎｍ堆積させる。そして、ゲート電極１０用にパターニングされたフォトレジストを用いて、ＲＩＥ法によりポリシリコンをエッチングして、素子形成領域の上面を帯状に跨ぎ、その両端側に存在する素子分離領域にまで延びるようにゲート電極１０を形成する。なお、ゲート電極１０の材料としてはポリシリコンに限定されるものではなく、アモルファスシリコン、連続粒界結晶シリコン（ＣＧシリコン）、金属（Ａｌ、Ｔｉ、Ｔａなど）、もしくは他の導電材料を使用することができる。
【００５８】
なお、ここで、図８（ａ）は図７（ｅ）に示す工程断面図を右側面から見た断面図である。以下、図７（ｅ）つまり図８（ａ）に続けて、図８（ｂ）、図８（ｃ）を参照しながら製造工程を説明する。
【００５９】
図８（ｂ）に示すように、素子形成領域が図示しないＬＤＤ（Lightly  doped  drain）構造となるように、素子形成領域となる領域以外を図示しないフォトレジストによって覆った後、素子形成領域のソース１２およびドレイン１３になる部分に、ＬＤＤ注入として、例えばリンを５×１０−１３ｉｏｎｓ／ｃｍ２イオン注入する。その後、フォトレジストを除去する。なお、ＰＭＯＳ型トランジスタの場合は、素子形成領域となる部分に、例えばホウ素を５×１０−１３ｉｏｎｓ／ｃｍ２イオン注入すればよい。これにより、ＬＤＤ構造における不純物の低濃度領域が形成される。
【００６０】
さらに、比較的高温下における減圧ＣＤＶ法により、シリコン基板１のゲート電極１０等の形成面の全面に絶縁膜、例えばシリコン酸化膜（ＨＴＯ膜）を１００ｎｍ堆積させる。また、絶縁膜としては、ＨＴＯ膜に限定されるものではなく、低温下における常圧ＣＶＤ（Atmospheric  Pressure  ＣＶＤ）により、シリコン酸化膜であるＬＴＯ膜を形成してもよい。
【００６１】
続いて、異方性のＲＩＥ法によるエッチバック法を用いて、余分なＨＴＯ膜を除去して、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成する。このとき、サイドウォールスペーサ１１の幅（長さ）を適宜決定することにより、つまりエッチバックする条件を調整することにより、後述するＬＤＤ構造の低濃度領域の長さを所望の長さにすることができる。
【００６２】
さらに、素子形成領域となる領域以外をフォトレジストによって覆った後、素子形成領域となる領域にソース１２およびドレイン１３を形成する。例えばソース１２およびドレイン１３を形成するために、ソース／ドレイン（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）注入として、砒素を１×１０−１５ｉｏｎｓ／ｃｍ２イオン注入する。これにより、不純物の高濃度領域が形成される。したがって、不純物の高濃度領域および低濃度領域からなるＬＤＤ構造を有する素子形成領域が形成される。その結果、不純物の濃度勾配が生じることにより、ゲート電極１０からの電界を緩和することが可能となり、ホットキャリヤの発生を防止することができる。
【００６３】
なお、ＰＭＯＳ型トランジスタを作製する場合、素子形成領域のソース１２およびドレイン１３となる領域にイオンを注入するときに、例えばホウ素を１×１０−１５ｉｏｎｓ／ｃｍ２注入すればよい。
【００６４】
次に、図８（ｃ）に示すように、ＣＦ４ガス、ＣＨＦ３ガス、およびＡｒガスからなる混合ガス中でプラズマを発生させて、ゲート電極１０に覆われていない素子形成領域の周縁部分、すなわちソース１２およびドレイン１３の周縁部分を１ｎｍ〜１０ｎｍエッチングする。より詳細には、ゲート電極１０に覆われていないソース１２およびドレイン１３における、それぞれの互いに対向する両端部分から１ｎｍ〜１０ｎｍだけエッチングする。また、別の表現を用いて説明すれば、素子形成領域の形成面の全面をエッチバックして、所定の部分のみエッチングする。これにより、素子形成領域の周縁部分におけるエッチングされた部分ではソース１２およびドレイン１３が除去される。つまり、ソース−ドレイン除去部１４が形成されることになる。
【００６５】
その結果、素子形成領域では、ゲート電極１０からの電界によって素子形成領域の端部に寄生トランジスタが生じたとしても、ソース１２およびドレイン１３が一部分しか残っていないために、寄生トランジスタのチャネル部分では電流が流れにくくなる。したがって、キンク現象の発生を防止することができ、結果として、オフ電流の増加を防止することができる。
【００６６】
なお、上記エッチングは、上記機混合ガスによるプラズマを利用したエッチングに限定されるものではなく、例えば、Ｃ４Ｆ８／Ｏ２／ＡｒガスやＣ5Ｆ８／Ｏ２／Ａｒガスをプラズマ化してエッチングしてもよい。また、一般に用いられる異方性のエッチング法を利用することができる。
【００６７】
なお、エッチングされる部分が１ｎｍ未満であると、ソース１２およびドレイン１３の周縁部分がソース、ドレインとして機能するため、寄生トランジスタに電流が流れてしまい、上記で期待される効果がでない。一方、エッチングされる部分が１０ｎｍ以上であると、ソース１２およびドレイン１３の周縁部分以外の部分がエッチングされるため、トランジスタの電流が減少する等の問題が生じる。
【００６８】
以上の製造工程により、図１ないし図６に示すＮＭＯＳ型トランジスタを作製することができる。
【００６９】
なお、図示しないが、一般に用いられるＭＯＳ型トランジスタの製造技術を用いて、層間絶縁膜形成、コンタクトホールの形成、Ｗプラグ形成、およびメタル配線の形成等を適宜行なっていくことにより、所望のＭＯＳ型トランジスタを製造することができる。
【００７０】
なお、上述の説明では、ＮＭＯＳ型トランジスタについて説明したが、これに限定されるものではない。ＰＭＯＳ型トランジスタや、これらを組み合わせたトランジスタ等においても本実施形態と略同様の効果が得られる。
【００７１】
すなわち、１つのシリコン基板にＮＭＯＳ型トランジスタおよびＰＭＯＳ型トランジスタを同時に形成しても本実施形態と略同様の効果が得られる。このとき、両ＭＯＳ型トランジスタの素子形成領域のソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分を同時にエッチバックして、除去すればよい。つまり、素子形成領域の形成面の全面に対してエッチバックすればよい。
【００７２】
ここで、例えば、素子形成領域としてＮＭＯＳ形成領域とＰＭＯＳ形成領域とが設けられたＭＯＳ型トランジスタを製造する場合、つまりＮＭＯＳ型トランジスタとＰＭＯＳ型トランジスタとが一体となったＣＭＯＳ型トランジスタや集積回路等を製造する場合について説明する。
【００７３】
まず、例えば、図７（ａ）〜図７（ｅ）、図８（ａ）に示したＮＭＯＳ型トランジスタの製造工程と同様にして、ＮＭＯＳ型およびＰＭＯＳ型の２つの素子形成領域となる領域を形成する。なお便宜上、ここでは、それぞれＮＭＯＳ形成領域およびＰＭＯＳ形成領域という。また、シリコン基板はＰ型のシリコン基板を用い、一般に用いられるＮウエルの形成法によって、ＰＭＯＳ形成領域となる領域にＮウエルを形成しておく。
【００７４】
次に、上記図８（ｂ）に示したＮＭＯＳ型トランジスタの製造工程と同様に、ＮＭＯＳ形成領域以外をフォトレジストによって覆い、ＮＭＯＳ形成領域にＮＭＯＳトランジスタのＬＤＤ注入として、例えばリンを５×１０−１３ｉｏｎｓ／ｃｍ２注入する。その後、ＰＭＯＳ形成領域以外をフォトレジストによって覆い、ＰＭＯＳ形成領域にＰＭＯＳトランジスタのＬＤＤ注入として、例えばホウ素を５×１０−１３ｉｏｎｓ／ｃｍ２注入する。
【００７５】
さらに形成面の全面に絶縁膜、例えばＨＴＯ膜を１００ｎｍ堆積した後、エッチバック法を用いて余分なＨＴＯ膜をエッチングする。これにより、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成する。続いて、ＮＭＯＳ形成領域以外をフォトレジストによって覆い、ＮＭＯＳ形成領域にＮＭＯＳ型トランジスタのソース／ドレイン注入として、例えば砒素を１×１０−１５ｉｏｎｓ／ｃｍ２注入する。さらに、ＰＭＯＳ形成領域以外をフォトレジストによって覆い、ＰＭＯＳ形成領域にＰＭＯＳトランジスタのソース注入およびドレイン注入として、例えばホウ素を１×１０−１５ｉｏｎｓ／ｃｍ２注入する。なお、ここでは、フォトレジストをマスクとして使用するので、フォトレジストをパターン化するために露光・現像することは言うまでもない。
【００７６】
最後に、図８（ｃ）に示したＮＭＯＳ型トランジスタの製造工程と同様に、全面のエッチバックを行い、それぞれの素子形成領域を１ｎｍ〜１０ｎｍエッチングする。これにより、ゲート電極１０によって覆われていない領域の素子形成領域がエッチングされる。つまり、上記素子形成領域に形成したソースおよびドレインにおける、ゲート電極及びゲート絶縁膜に覆われない部分であって、かつゲート電極が跨ぐ方向における両端側の素子分離領域に接する縁部分が除去される。なお、エッチングした後の工程は、ＮＭＯＳ型トランジスタを製造する工程と同様に行なえば良い。
【００７７】
以上の製造工程により、ＮＭＯＳ型トランジスタ及びＰＭＯＳ型トランジスタを組み合わせたＣＭＯＳ型トランジスタを製造することができる。
【００７８】
また、上記の構成では、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域のソース／ドレイン注入した後、全面をエッチバックすることにより、両素子形成領域の寄生トランジスタに電流を流すことになる部分のソースおよびドレインを１ｎｍ〜１０ｎｍエッチングした。一方、ＮＭＯＳ形成領域にソース−ドレイン注入した後、フォトレジストを用いてＮＭＯＳ形成領域の周縁部のソースおよびドレインのみエッチングすれば、ＮＭＯＳ型トランジスタのみ本実施形態の効果を得ることができる。一方、ＰＭＯＳ型トランジスタが形成される部分にソース−ドレイン注入した後、フォトレジストを用いてＰＭＯＳ形成領域周縁部のソース−ドレインのみエッチングすれば、ＰＭＯＳ型トランジスタのみ本実施形態の効果を得ることができる。
【００７９】
次に、図９は、本実施形態のＭＯＳ型トランジスタの製造方法により製造されたＮＭＯＳ型トランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性を示すグラフである。横軸はゲート電圧Ｖｇ（Ｖ）を示し、縦軸はドレイン電流Ｉｄ（Ａ）示している。なお、実線は本実施形態のＮＭＯＳ型トランジスタのＩｄ−Ｖｇ特性を示し、破線は従来のＮＭＯＳ型トランジスタのＩｄ−Ｖｇ特性を示している。
【００８０】
図９に示すように、ゲート電圧Ｖｇの値が０Ｖ〜０．５Ｖでは、本実施形態のＮＭＯＳ型トランジスタの方が、従来のＮＭＯＳ型トランジスタに比べてドレイン電流Ｉｄの値が小さい。つまり、従来に比べてオフリークが改善されていることが明らかである。すなわち、寄生トランジスタが発生することを抑制することができ、キンク現象が改善されていることが明らかである。
【００８１】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８２】
本発明のＭＯＳ型トランジスタは、キンク現象の発生を防止することができるので、大規模集積回路等に好適に適用できる。
【図面の簡単な説明】
【００８３】
【図１】本発明におけるＭＯＳ型トランジスタの実施の一形態を示す平面図である。
【図２】上記ＭＯＳ型トランジスタのＡ−Ａ’線矢視断面図である。
【図３】上記ＭＯＳ型トランジスタのＢ−Ｂ’線矢視断面図である。
【図４】上記ＭＯＳ型トランジスタのＣ−Ｃ’線矢視断面図である。
【図５】上記ＭＯＳ型トランジスタのＤ−Ｄ’線矢視断面図である。
【図６】上記ＭＯＳ型トランジスタの斜視図である。
【図７】上記ＭＯＳ型トランジスタの製造工程を示す断面図である。
【図８】上記ＭＯＳ型トランジスタの製造工程を示す断面図である。
【図９】上記ＭＯＳ型トランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性を示すグラフである。
【図１０】従来のトレンチ分離法により形成されたＭＯＳ型トランジスタを模式的に示しており、（ａ）は平面図であり、（ｂ）は（ａ）のＥ−Ｅ’線矢視断面図であり、（ｃ）は（ａ）のＦ−Ｆ’線矢視断面図である。
【図１１】従来の他のＭＯＳ型トランジスタの製造工程を示す断面図である。
【符号の説明】
【００８４】
１  シリコン基板（半導体基板）
２  パッド酸化膜
３  マスク窒化膜
６  素子分離溝
７  素子分離絶縁膜（素子分離領域）
８  ゲート酸化膜（ゲート絶縁膜）
１０  ゲート電極
１１  サイドウォールスペーサ
１２  ソース（素子形成領域）
１３  ドレイン（素子形成領域）
１４  ソース−ドレイン除去部
【図１】
2006351735.tif 000003
【図２】
2006351735.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006351735.tif 000009
【図８】
2006351735.tif 000010
【図９】
2006351735.tif 000011
【図１０】
2006351735.tif 000012
【図１１】
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