(57)【要約】【課題】  試験時間の短縮及び試験にかかるコストの低減を図るとともに、試験にかかる自由度を高めることができる半導体記憶装置及びそのテスト方法を提供する。【解決手段】  任意の１ブロックを選択するために、ブロックアドレス信号をデコードして、ブロック毎に各別に対応付けられたブロック選択信号ＤＥＣＤの１つを選択状態に、他の全てを非選択状態にして出力可能なブロックアドレスデコーダ回路と、ブロック毎に、ブロック選択信号ＤＥＣＤの入力状態に関係なく自己のブロックを強制的に非選択状態に固定する非選択状態ラッチ回路２ｂと、を備え、非選択状態ラッチ回路２ｂがリセット状態では、ブロック選択信号ＤＥＣＤの入力状態に応じて対応する各ブロックの選択状態または非選択状態が決定され、所定のテストモードにおいて、ブロックアドレスデコーダ回路が、ブロック選択信号ＤＥＣＤの複数を選択状態に設定して出力可能に構成されている。【選択図】        図２
2006351056.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを１つのブロックとして、前記メモリセルアレイを複数ブロック備えてメモリセルアレイ全体が構成されている半導体記憶装置であって、
前記メモリセルアレイ全体から任意の１ブロックを選択するために、ブロックアドレス信号をデコードして、前記ブロック毎に各別に対応付けられたブロック選択信号の１つを選択状態に、他の全てを非選択状態にして出力可能なブロックアドレスデコーダ回路と、
前記ブロック毎に、自己のブロックの選択状態または非選択状態を決定する前記ブロック選択信号の入力状態に関係なく自己のブロックを強制的に非選択状態に固定する非選択状態ラッチ回路と、を備え、
前記非選択状態ラッチ回路が前記非選択状態に固定されていないリセット状態では、前記ブロック選択信号の入力状態に応じて対応する前記各ブロックの選択状態または非選択状態が決定され、
所定のテストモードにおいて、前記ブロックアドレスデコーダ回路が、前記ブロック選択信号の複数を選択状態に設定して出力可能に構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記ブロックアドレスデコーダ回路の内の少なくとも前記ブロック選択信号を出力する最終段のデコード回路を含む個別ブロックデコーダ回路が、対応する前記ブロックに隣接して夫々配置され、
前記非選択状態ラッチ回路と前記個別ブロックデコーダ回路が、前記ブロック毎に対になって構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記非選択状態ラッチ回路は、対応する前記ブロックの前記ブロック選択信号が選択状態において、非選択状態に固定可能に構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記非選択状態ラッチ回路は、非選択状態に固定された状態を解除して前記リセット状態に復帰可能に構成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記各メモリセルアレイは、同一行の前記メモリセルが共通の行選択線に接続し、同一列の前記メモリセルが共通の列選択線に接続して構成され、
前記所定のテストモードにおいて、選択状態に設定して出力された前記ブロック選択信号によって選択された前記ブロックの全ての前記行選択線が選択状態に設定されることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記各メモリセルアレイは、同一行の前記メモリセルが共通の行選択線に接続し、同一列の前記メモリセルが共通の列選択線に接続して構成され、
前記所定のテストモードにおいて、選択状態に設定して出力された前記ブロック選択信号によって選択された前記ブロックの全ての前記列選択線が選択状態に設定されることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイ全体が、２以上の前記ブロックが集合してなるプレーンを複数備えて構成され、
所定のテストモードにおいて、前記ブロックアドレスデコーダ回路が、前記ブロック選択信号の選択状態と非選択状態を、前記プレーン単位で設定して出力可能に構成されていることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイ全体の中に、メモリセル単位、行単位、列単位、または、ブロック単位で動作不良となる前記メモリセルを含む不良メモリセルアレイが少なくとも１ブロック含まれることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置のテスト方法であって、
前記不良メモリセルアレイに対応する全ての前記非選択状態ラッチ回路を非選択状態に固定した後、
前記所定のテストモードにおいて、前記ブロックアドレスデコーダ回路が、前記メモリセルアレイ全体の全ブロックまたは一部の複数ブロックを同時に選択するように制御することを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のテスト技術、特に、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを１つのブロックとして、前記メモリセルアレイを複数ブロック備えてメモリセルアレイ全体が構成されている半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、一般に、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを１つのブロックとして、前記メモリセルアレイを複数ブロック備えてメモリセルアレイ全体が構成されている。また、半導体記憶装置は、ブロック単位でメモリセルアレイへのアクセスを制御するブロックデコーダと、各メモリセルに記憶されたデータを読み出すワード線を制御するローデコーダと、データに応じた電圧または電流が現れるビット線を制御するカラムデコーダ、各デコーダに対し外部から入力されたアドレスに対応した内部アドレス信号を発生するアドレス発生回路等から構成される。
【０００３】
半導体記憶装置における信頼性試験等の製品試験では、試験に要するコストは、一般的に、試験時間に依存することから、試験時間を短縮することで試験にかかるコストを低減することができる。このため、従来は、例えば、全メモリブロックに対する試験を同時に実施することにより、試験時間を短縮している。
【０００４】
ここで、例えば、半導体記憶装置に対する信頼性試験には、メモリブロックの所定のノードを高電圧にすることによって不良を検出する電気的ストレス法がある。この電気的ストレス法による試験では、高電圧を印加したノードに欠陥があり、リーク経路が存在する場合、高電圧のためにリーク電流が非常に大きくなる。このため、高電圧を印加した各ノードの電圧レベルが低下し、所望の電気的ストレスを印加することができず、試験を有効に行うことができなくなる虞がある。この場合は、例えば、試験実施時に、該不良ブロックに起因するリーク電流を押さえるために、リーク経路を有する不良ブロックを非選択状態にし、試験対象から除外することによって、不良ブロック以外のメモリブロックに対する試験を行うことができる。
【０００５】
半導体記憶装置の試験に係る技術には、例えば、複数のメモリブロックを備えた半導体記憶装置において、全てのメモリブロックを一括して選択状態にした後、ブロックアドレス信号を比較することによって試験を実施しないメモリブロックを特定し、試験を実施しないメモリブロックの選択状態を解除して非選択状態にする半導体記憶装置がある（例えば、特許文献１参照）。この半導体記憶装置は、試験実施時に、試験を行わない不良ブロックの選択状態を解除して非選択状態にすることで、不良ブロックに対する試験を実施しないようにするものである。そして、不良ブロックに対する試験を実施しないことから、該不良ブロックに起因するリーク電流を低減して電圧降下を抑えることができる。
【０００６】
ここで、図７は、上記特許文献１に記載の半導体記憶装置の構成を示している。この半導体記憶装置は、製品試験等を行うためのテストモード設定時、全てのＰｉ、Ｑｉ、ＲｉがＨレベル（電源電位レベル）になり、その後、ＳＢＤＩｃｈがＨレベルとなったときに、全てのメモリブロックを選択状態にする。続いて、予め検出された不良ブロックのアドレスが入力され、ＵＢＤＩｃｈがＨレベルになると、不良ブロックの選択状態を解除して非選択状態にする。続いて、／ＥＲＡがＬレベル（接地電位レベル）になると、各メモリブロックの選択状態に応じて転送ゲートを制御する。これによって、正常なメモリブロックだけを一括試験することができる。
【０００７】
【特許文献１】特開平９‐２８８８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献１に記載の半導体記憶装置は、全てのメモリブロックを一括して選択状態にした後、試験を実施しない不良ブロック等のメモリブロックの選択状態を解除して非選択状態にするため、試験を実施する際に、選択状態にする動作及び非選択状態にする動作の両方が必要となる。また、試験を実施しないメモリブロックをブロックアドレスによって特定するため、各メモリブロック夫々にアドレス比較回路が必要となり、回路規模が大きくなるという問題があった。
【０００９】
更に、上記特許文献１の半導体記憶装置では、所定のテストモードにおいて、全メモリブロックを一括して試験を行う場合と、１メモリブロックずつ試験を行う場合の何れかしか選択できず、例えば、一部の複数メモリブロックを同時に選択することはできず、試験における自由度が小さい。
【００１０】
また、近年、半導体記憶装置の大容量化が進んでおり、特に、メモリブロック数が非常に多い大容量の半導体記憶装置の試験を実施する場合には、試験を実施する全メモリブロックが正常なメモリブロックであっても、半導体記憶装置全体でリーク電流が非常に大きくなる。このため、特に、電気的ストレス法による試験では、高電圧を印加した際に、リーク電流による電圧降下が無視できなくなり、電気的ストレス印加試験に必要な電圧レベルを維持できず、全メモリブロックに対する一括試験が行えない場合があった。この場合、特許文献１の半導体記憶装置では、全メモリブロックに対する試験を一括して行えないことから、１メモリブロックずつ高電圧を印加して試験を行わなければならず、試験時間の短縮を図ることができないという問題がある。
【００１１】
ところで、一般的に、半導体記憶装置には不良ブロックを救済するために予め冗長ブロックが用意されているが、用意された冗長ブロックの数以上の不良ブロックがあり、一部のメモリ領域が使用できない半導体記憶装置は、従来、不良品として扱われていた。しかし、近年、このような一部のメモリ領域が使用できない半導体記憶装置であっても、全メモリ領域が使用可能な半導体記憶装置に比して低価格等の有利な条件を設定することにより、製品として供給することが可能であり、このような半導体記憶装置のニーズが高まってきている。しかしながら、一部のメモリ領域が使用できない半導体記憶装置は、欠陥が多く、特に、高電圧を印加する電気的ストレス法による試験では、不良ブロックの欠陥に起因するリーク電流によって電圧降下が起こるため、全メモリブロックに対する電気的ストレス印加試験を一括して行えない場合がある。この場合には、正常なメモリブロックに対する電気的ストレス印加試験を、メモリブロック毎に実施しなければならず、電気的ストレスの印加試験にかかる試験時間及びコストが増大し、製品として供給できないという問題があった。
【００１２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、試験時間の短縮及び試験にかかるコストの低減を図るとともに、試験にかかる自由度を高めることができる半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る半導体記憶装置は、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを１つのブロックとして、前記メモリセルアレイを複数ブロック備えてメモリセルアレイ全体が構成されている半導体記憶装置であって、前記メモリセルアレイ全体から任意の１ブロックを選択するために、ブロックアドレス信号をデコードして、前記ブロック毎に各別に対応付けられたブロック選択信号の１つを選択状態に、他の全てを非選択状態にして出力可能なブロックアドレスデコーダ回路と、前記ブロック毎に、自己のブロックの選択状態または非選択状態を決定する前記ブロック選択信号の入力状態に関係なく自己のブロックを強制的に非選択状態に固定する非選択状態ラッチ回路と、を備え、前記非選択状態ラッチ回路が前記非選択状態に固定されていないリセット状態では、前記ブロック選択信号の入力状態に応じて対応する前記各ブロックの選択状態または非選択状態が決定され、所定のテストモードにおいて、前記ブロックアドレスデコーダ回路が、前記ブロック選択信号の複数を選択状態に設定して出力可能に構成されていることを第１の特徴とする。
【００１４】
上記特徴の本発明に係る半導体記憶装置は、前記ブロックアドレスデコーダ回路の内の少なくとも前記ブロック選択信号を出力する最終段のデコード回路を含む個別ブロックデコーダ回路が、対応する前記ブロックに隣接して夫々配置され、前記非選択状態ラッチ回路と前記個別ブロックデコーダ回路が、前記ブロック毎に対になって構成されていることを第２の特徴とする。
【００１５】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記非選択状態ラッチ回路は、対応する前記ブロックの前記ブロック選択信号が選択状態において、非選択状態に固定可能に構成されていることを第３の特徴とする。
【００１６】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記非選択状態ラッチ回路は、非選択状態に固定された状態を解除して前記リセット状態に復帰可能に構成されていることを第４の特徴とする。
【００１７】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記各メモリセルアレイは、同一行の前記メモリセルが共通の行選択線に接続し、同一列の前記メモリセルが共通の列選択線に接続して構成され、前記所定のテストモードにおいて、選択状態に設定して出力された前記ブロック選択信号によって選択された前記ブロックの全ての前記行選択線が選択状態に設定されることを第５の特徴とする。
【００１８】
上記第１から第４の何れかの特徴の本発明に係る半導体記憶装置は、前記各メモリセルアレイは、同一行の前記メモリセルが共通の行選択線に接続し、同一列の前記メモリセルが共通の列選択線に接続して構成され、前記所定のテストモードにおいて、選択状態に設定して出力された前記ブロック選択信号によって選択された前記ブロックの全ての前記列選択線が選択状態に設定されることを第６の特徴とする。
【００１９】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記メモリセルアレイ全体が、２以上の前記ブロックが集合してなるプレーンを複数備えて構成され、所定のテストモードにおいて、前記ブロックアドレスデコーダ回路が、前記ブロック選択信号の選択状態と非選択状態を、前記プレーン単位で設定して出力可能に構成されていることを第７の特徴とする。
【００２０】
上記何れかの特徴の本発明に係る半導体記憶装置は、前記メモリセルアレイ全体の中に、メモリセル単位、行単位、列単位、または、ブロック単位で動作不良となる前記メモリセルを含む不良メモリセルアレイが少なくとも１ブロック含まれることを第８の特徴とする。
【００２１】
上記目的を達成するための本発明に係る半導体記憶装置のテスト方法は、上記第８の特徴の半導体記憶装置において、前記不良メモリセルアレイに対応する全ての前記非選択状態ラッチ回路を非選択状態に固定した後、前記所定のテストモードにおいて、前記ブロックアドレスデコーダ回路が、前記メモリセルアレイ全体の全ブロックまたは一部の複数ブロックを同時に選択するように制御することを特徴とする。
【００２２】
上記特徴の本発明に係る半導体記憶装置は、ブロック毎に、自己のブロックの選択状態または非選択状態を決定するブロック選択信号の入力状態に関係なく自己のブロックを強制的に非選択状態に固定する非選択状態ラッチ回路を設けたので、所定のテストモードにおいて、試験を行わないブロックを装置内部で自動的に試験対象から除外することができる。即ち、信頼性試験等の製品試験において、外部からのブロックアドレス信号によって特定されるブロックであっても、非選択状態ラッチ回路により、装置内部で該ブロックを強制的に非選択状態に固定することができる。これによって、全ブロックを一括して選択状態にし、試験を行わないブロックを非選択状態にする場合に比べ、非選択状態ラッチ回路により、試験を行わないブロックを非選択状態にするための処理が必要なくなるので、試験時間及びコストを低減することが可能になる。更に、各ブロック毎に非選択状態ラッチ回路を設けたので、試験対象とするブロックであるか否かの判定を、ブロックアドレスを比較することなく実施でき、所定のテストモードにおけるブロックの選択状態、非選択状態の設定にかかる構成を簡略化できる。
【００２３】
更に、非選択状態ラッチ回路により、所定のテストモードにおいて、不良ブロックを強制的に装置内部で非選択状態とするように構成したので、例えば、メモリセルアレイ全体の全ブロックまたは一部の複数ブロックを同時に選択するように制御することができる。また、例えば、２以上の前記ブロックが集合してなるプレーン毎に試験を実施することが可能になり、試験における自由度を高めることができる。この場合には、外部からプレーン単位で選択状態にすれば、プレーン内の不良ブロックが自動的に装置内部で非選択状態とされるので、試験にかかる手間を簡略化できる。このため、特に、記憶容量が非常に大きく全メモリブロックに対する一括試験の実施が困難である半導体記憶装置について有用であり、試験時間及びコストの低減が可能となる。
【００２４】
また、本発明によれば、例えば、不良ブロック数が多く一部のメモリ領域が使用できない半導体記憶装置であって、リーク電流による電圧降下のために電気的ストレス印加試験が実施できない半導体記憶装置においても、所定のテストモード時に、不良ブロックを自動的に内部で非選択状態に固定するので、正常動作するブロックに対してのみ試験を一括して実施することができる。これによって、従来はリーク電流による電圧降下のために電気的ストレス印加試験が実施できなかった半導体記憶装置に対して電気的ストレス印加試験を実施することが可能になり、製品として出荷することが可能になる。これによって、歩留まりの向上が期待できる。
【発明の効果】
【００２５】
本発明によれば、所定のテストモードにおいて、非選択状態ラッチ回路により、試験を行わないブロックを装置内部で強制的に非選択状態にできるので、試験を実施しないブロックの選択状態を非選択状態に切り換える処理が必要なくなる。また、試験を行わないブロックを装置内部で自動的に試験対象から除外できることから、所定のテストモードにおいて、全ブロックを同時に選択する場合だけでなく、一部の複数ブロックを同時に選択したり、特定のプレーンのみを選択して試験を実施することも可能になる。このため、特に、全ブロックに対する試験を一括して行えない大容量の半導体記憶装置に有用であり、試験時間の短縮、及び、試験に要するコストの低減が可能となる。
【００２６】
更に、本発明によれば、正常動作するブロックに対してのみ一括して試験を実施することができる。このため、一部のメモリ領域が使用できず、電気的ストレス印加試験が実施できないことから不良品とされてきた半導体記憶装置に対しても電気的ストレス印加試験を実施することが可能になる。従って、このような一部のメモリ領域が使用できない半導体記憶装置を製品として供給することが可能になり、歩留まりの向上が期待できる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図４を基に説明する。尚、本実施形態では、所定のテストモードにおいて、メモリブロック単位で選択状態及び非選択状態を設定する場合を想定し、外部から入力されるアドレス信号が、ブロックアドレス信号を含む構成となっている場合について説明する。
【００２９】
ここで、図１は、本実施形態における本発明装置１の構成を示すブロック図である。本発明装置１は、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイ４を１つのブロックとして、メモリセルアレイ４を複数ブロック備えてメモリセルアレイ全体が構成されており、図１に示すように、ブロックアドレス発生回路７、ローアドレス発生回路８、ワード線駆動回路９、カラムアドレス発生回路１０、ビット線駆動回路１１、グローバルカラムデコーダ１２、及び、Ｉ／Ｏ（入出力バッファ）１３を備えて構成される。
【００３０】
ブロックアドレス発生回路７は、メモリセルアレイ全体から任意の１ブロックを選択するために、ブロックアドレス信号をデコードして、ブロック毎に各別に対応付けられたブロック選択信号ＤＥＣＤの１つを選択状態に、他の全てを非選択状態にして出力可能に構成されている。詳細には、ブロックアドレス発生回路７は、本発明装置１に外部からＩ／Ｏ１３を介してアドレス信号が入力されると、アドレス信号の内のブロックアドレス信号を直接或いはプリデコードして、各メモリブロック６に設けられたブロックデコーダ２ａに出力する。尚、本実施形態において、ブロックアドレス発生回路７がプリデコードした信号をブロックデコーダ２ａに出力するように構成されている場合は、ブロックアドレス発生回路７は、プリデコード回路を備えて構成される。また、本実施形態では、ブロックアドレス発生回路７は、ブロックデコーダ２ａに対し信号ＤＩＮ１及び信号ＤＩＮ２を出力するが、出力する信号数は、メモリブロック６の数に応じて設定する。
【００３１】
更に、ブロックアドレス発生回路７は、所定のテストモードにおいて、ブロック選択信号ＤＥＣＤの複数を選択状態に設定して出力可能に構成されている。
【００３２】
ローアドレス発生回路８は、アドレス信号のローアドレス部分を直接或いはプリデコードして、メモリブロック６のローデコーダ３に出力する。カラムアドレス発生回路１０は、アドレス信号のカラムアドレス部分を直接或いはプリデコードしてグローバルカラムデコーダ１２及びメモリブロック６のローカルカラムデコーダ５に出力する。ワード線駆動回路９は、メモリセルアレイ４のワード線（行選択線）に対し、所定のアクセス動作、例えば、読出し動作及び書込み動作等に応じて電圧を印加する。ビット線駆動回路１１は、メモリセルアレイ４のビット線（列選択線）に対し、設定されたアクセス動作に応じて電圧を印加する。
【００３３】
メモリブロック６は、図２に示すように、ブロックデコーダ２ａ、非選択状態ラッチ回路２ｂ、ローデコーダ３、メモリセルアレイ４、及び、ローカルカラムデコーダ５を備えて構成される。
【００３４】
メモリセルアレイ４は、本実施形態では、図２に示すように、同一行のメモリセルが共通のワード線に接続し、同一列のメモリセルが共通のビット線に接続して構成されている。そして、本実施形態のメモリセルアレイ４は、テストモード時、選択状態に設定して出力された信号ＲＯＷによって選択されたメモリブロック６の全てのワード線が選択状態に設定されるように構成されている。
【００３５】
ブロックデコーダ２ａは、ブロックアドレス発生回路７の内の少なくともブロック選択信号ＤＥＣＤを出力する最終段のデコード回路を含む個別ブロックデコーダ回路としての機能を有し、メモリブロック６毎に設けられている。そして、本実施形態のブロックデコーダ２ａは、対応するメモリブロック６に隣接して夫々配置され、非選択状態ラッチ回路２ｂと対になるように構成されており、非選択状態ラッチ回路２ｂに対しブロック制御信号ＤＥＣＤを出力する。
【００３６】
非選択状態ラッチ回路２ｂは、所定のテストモードにおいて、自己のメモリブロック６の選択状態または非選択状態を決定するブロック選択信号ＤＥＣＤの入力状態に関係なく自己のメモリブロック６を強制的に非選択状態に固定可能に構成されている。また、非選択状態ラッチ回路２ｂは、ローデコーダ３及びローカルカラムデコーダ５と接続され、ローデコーダ３及びローカルカラムデコーダ５に対し、ブロック選択信号ＤＥＣＤと信号ＬＡＴＤの否定論理和（ＮＯＲ）である信号ＢＯＵＴを出力する。
【００３７】
より詳細には、本実施形態の非選択状態ラッチ回路２ｂは、非選択状態に固定されている場合は、Ｈレベルの信号ＬＡＴＤを出力する。このとき、信号ＢＯＵＴは、図２に示すように、ＮＯＲゲートの一方の入力がＨレベルに固定されることから、ブロック選択信号ＤＥＣＤの状態に拘らず、Ｌレベルとなる。これに対し、非選択状態に固定されていないリセット状態では、非選択状態ラッチ回路２ｂは、Ｌレベルの信号ＬＡＴＤを出力する。このとき、信号ＢＯＵＴは、ブロックデコーダ２ａから出力されるブロック選択信号ＤＥＣＤの入力レベルに応じて出力が決まる。
【００３８】
続いて、本実施形態における各メモリブロック６の動作について、図３及び図４を基に説明する。
【００３９】
先ず、本発明装置１の通常の読出し動作及び書込み動作等のメモリセルアレイ４へのアクセス動作について説明する。ここで、図３は、通常のアクセス動作における本発明装置１の各ノードの状態を示す電圧波形図である。
【００４０】
スタンバイ状態時、図３に示すように、非選択状態ラッチ回路２ｂのノード／ＬＲ及びノードＬＥには、Ｌレベル（接地電位レベル）が入力されている。この結果、非選択状態ラッチ回路２ｂの信号ＬＡＴＤはＬレベルとなり、信号ＢＯＵＴの出力（ブロック選択信号ＤＥＣＤと信号ＬＡＴＤのＮＯＲ）は、ブロックデコーダ２ａから出力されるブロック選択信号の出力に応じて決まる。言い換えると、ブロック選択信号ＤＥＣＤの出力は、ブロックアドレス発生回路７がアドレス信号を直接またはプリデコードした信号ＤＩＮ１及び信号ＤＩＮ２に応じて決まる。スタンバイ状態では、全てのメモリブロック６に対して信号ＤＩＮ１及び信号ＤＩＮ２がＬレベルとなるので、信号ＢＯＵＴの出力はＬレベルとなる。
【００４１】
また、電圧ＶＰＸ及び電圧ＶＰＷには、アクセス動作に応じた電圧が入力されている。更に、信号ＸＡＷＬの入力レベルは、電圧ＶＰＸよりＰＭＯＳトランジスタの閾値電圧（絶対値）以上低い電位が入力され、信号ＹＡＢＬの入力レベルは、電圧ＶＰＷよりＰＭＯＳトランジスタの閾値以上低い電位が入力され、各ＰＭＯＳトランジスタはオン状態となる。この結果、信号ＲＯＷ及び信号ＣＯＬがＬレベルとなり、全てのメモリブロック６においてメモリセルアレイ４全体が非選択状態となる。
【００４２】
アクセス動作時、ローアドレスで選択されるメモリブロック６のローデコーダ３のノードＸＲ、及び、カラムアドレスで選択されるメモリブロック６のローカルカラムデコーダ５のノードＬＹＳには、Ｈレベルが入力される。ここで、アドレス信号によって選択されるメモリブロック６では、ブロックデコーダ２ａの信号ＤＩＮ１、信号ＤＩＮ２に、Ｈレベル（電源電位レベル）が入力され、ブロック選択信号ＤＥＣＤがＬレベルとなる。この結果、内部信号ＢＯＵＴはＨレベルになる。更に、信号ＲＯＷ（ワード線）及び信号ＣＯＬ（ビット線選択信号）が、電圧ＶＰＸ及び電圧ＶＰＷと同様に、アクセス動作に応じた電圧となる。これによって、入力されたアドレス信号によって選択されるメモリブロック６において、選択されたワード線及び選択されたビット線上の各メモリセルが選択状態となる。そして、選択されたメモリセルには、ワード線駆動回路９によって電圧ＶＰＸにアクセス動作に対応した電位が入力され、ビット線駆動回路１１によってノードＧＣＯＬにアクセス動作に対応した電位が入力され、各メモリセルに対するアクセス動作が行われる。
【００４３】
アクセス動作時、入力されたアドレス信号によって特定されないメモリブロック６、即ち、ブロックアドレス発生回路７からの信号ＤＩＮ１及び信号ＤＩＮ２の少なくとも何れか一方がＬレベルであるメモリブロック６では、ブロックデコーダ２ａから出力されるブロック選択信号ＤＥＣＤがＨレベルとなり、内部信号ＢＯＵＴはＬレベルとなる。この結果、ローデコーダ３の信号ＲＯＷ及びローカルカラムデコーダ５の信号ＣＯＬはＬレベルとなり、非選択状態となる。
【００４４】
続いて、本発明装置１のテストモード時の動作について説明する。ここで、図４は、テストモード時の本発明装置１の動作を示す電圧波形図であり、ここでは、全ワード線を一括して選択する場合を想定して説明する。尚、本実施形態では、メモリセルアレイ全体の中に、メモリセル単位、行単位、列単位、または、ブロック単位で動作不良となるメモリセルを含む不良メモリセルアレイが少なくとも１ブロック含まれる場合を想定し、動作不良となるメモリセルを含む不良ブロックを、所定のテストモードにおいて選択しないように、非選択ブロックとして扱う。
【００４５】
テストモード時、各メモリブロック６の試験開始に先立って、試験を実施しないメモリブロック６（非選択ブロック）の非選択状態ラッチ回路２ｂを非選択状態に固定する。尚、本実施形態では、非選択状態ラッチ回路２ｂのノード／ＬＲ、ノードＬＥを用いて、ブロック選択信号ＤＥＣＤを非選択状態またはリセット状態の何れかにする。具体的には、本実施形態では、非選択状態ラッチ回路２ｂのノード／ＬＲにＨレベルの電圧が入力されているときに、ノードＬＥをＬレベルからＨレベルにすると、信号ＬＡＴＤがＨレベル（非選択状態）に設定され、ノードＬＥがＬレベルの状態でノード／ＬＲにＬレベルの電圧を入力すると、非選択状態が解除されて信号ＬＡＴＤがＬレベル（リセット状態）となるように構成してある。また、非選択状態に固定する非選択状態ラッチ回路２ｂの選択に当たっては、ブロックデコーダ２ａにより、信号ＤＩＮ１及び信号ＤＩＮ２を用いて行う。
【００４６】
非選択状態ラッチ回路２ｂの非選択状態の固定は、先ず、各メモリブロック６の非選択状態ラッチ回路２ｂのノード／ＬＲにＨレベルの電圧を入力し、非選択状態／リセット状態の設定が可能な状態にする。次に、非選択状態に固定する非選択状態ラッチ回路２ｂを選択するために、非選択ブロックを特定するアドレス信号をＩ／Ｏ１３を介して外部から入力する。そうすると、ブロックアドレス発生回路７によって、入力されたアドレス信号の内のブロックアドレス信号に対応するメモリブロック６のブロックデコーダ２ａの信号ＤＩＮ１及び信号ＤＩＮ２にＨレベルが入力される。この結果、選択されたブロックデコーダ２ａのブロック選択信号ＤＥＣＤがＬレベルとなり、非選択状態ラッチ回路２ｂの信号ＤＥＣＤＢがＨレベルとなる。この後、ノードＬＥにＨレベルを入力すると、選択されたメモリブロック６（非選択ブロック）では、非選択状態ラッチ回路２ｂの信号ＬＡＴＤがＨレベルとなり、非選択状態となる。ここでは、更に、信号ＬＡＴＤをＨレベルにセットした後、ノードＬＥをＬレベルにし、ラッチデータが書き換わらないように固定しておく。尚、非選択ブロックが複数存在する場合は、全ての非選択ブロックに対し上述の処理を行い、非選択ブロックの非選択状態ラッチ回路２ｂを非選択状態に固定する。
【００４７】
非選択ブロックの非選択状態ラッチ回路２ｂを非選択状態に固定した後、全メモリブロック６の全ワード線を一括して選択し、メモリセルアレイ４の試験を実施する。具体的には、全メモリブロック６の全ワード線を選択状態にするために、全メモリブロック６のブロックデコーダ２ａの信号ＤＩＮ１、信号ＤＩＮ２、及び、ローデコーダ３のノードＸＲにＨレベルを入力する。このとき、非選択状態ラッチ回路２ｂが非選択状態に固定されているメモリブロック６では、信号ＬＡＴＤがＨレベルに固定されているため、信号ＤＩＮ１及び信号ＤＩＮ２がともにＨレベルでブロック選択信号ＤＥＣＤがＬであっても、信号ＢＯＵＴがＬレベルとなる。即ち、非選択状態ラッチ回路２ｂが非選択状態に固定されているメモリブロック６に含まれるワード線は全て非選択状態となる。その後、電圧ＶＰＸに対しワード線駆動回路９を用いて所定の電圧を印加することにより、非選択状態ラッチ回路２ｂが非選択状態に固定されたメモリブロック６を除く全てのメモリブロック６の全ワード線に対し、一括して試験を実施することができる。
【００４８】
ここでは、更に、試験終了後、全メモリブロック６の選択状態を解除すると共に、非選択状態ラッチ回路２ｂが非選択状態に固定されているメモリブロック６について、非選択状態ラッチ回路２ｂの非選択状態を解除してリセット状態に復帰させる。具体的には、ノード／ＬＲをＬレベルにすることで、非選択ブロックの非選択状態ラッチ回路２ｂの信号ＬＡＴＤがＨレベルからＬレベルとなり、非選択状態ラッチ回路２ｂをリセット状態に復帰させる。
【００４９】
尚、本実施形態では、不良ブロックを非選択ブロックとして扱うので、本発明装置１は、正常動作するメモリブロック６に対してのみ試験を実施することができる。これによって、例えば、電気的ストレス印加試験において、不良ブロックのリーク電流による電圧降下を考慮する必要が無くなり、不良ブロックを除く正常動作するメモリブロック６の試験を一括して実施することができる。このため、例えば、一部のメモリ領域が使用できない場合であっても、電気的ストレス印加試験を実施でき、全メモリセル領域が使用できる製品に比べてコスト的及び納期的に有利な条件を設定することにより、製品として供給することが可能になる。
【００５０】
〈第２実施形態〉
本発明装置１の第２実施形態について、図５を基に説明する。尚、本実施形態では、テストモードにおけるメモリセルの選択手順が異なる場合について説明する。
【００５１】
本実施形態におけるテストモード時の本発明装置１の動作について図５を基に説明する。ここで、図５は、テストモード時の本発明装置１の動作を示す電圧波形図である。尚、上記第１実施形態では、全てのメモリブロック６の全てのワード線を選択状態に設定する場合について説明したが、本実施形態では、全てのメモリブロック６の全てのビット線を一括して選択状態にする場合について説明する。
【００５２】
テストモード時、先ず、非選択ブロックにおいて、第１実施形態と同様に、非選択状態ラッチ回路２ｂを非選択状態に固定する。この後、全てのメモリブロック６の全てのビット線を選択状態にするために、全メモリブロック６のブロックデコーダ２ａの信号ＤＩＮ１、信号ＤＩＮ２、及び、ローカルカラムデコーダ５のノードＬＹＳにＨレベルを入力する。このとき、非選択状態ラッチ回路２ｂが非選択状態に固定されているメモリブロック６では、信号ＬＡＴＤがＨレベルに固定されているため、ブロック選択信号ＤＥＣＤに関係なく信号ＢＯＵＴがＬレベルになる。即ち、非選択状態ラッチ回路２ｂが非選択状態に固定されているメモリブロック６に含まれるビット線は全て非選択状態となる。その後、ノードＧＣＯＬに対しビット線駆動回路１１を用いて所定の電圧を印加することにより、非選択状態ラッチ回路２ｂが非選択状態に固定されたメモリブロック６を除く全てのメモリブロック６に対し、一括して試験を実施することができる。
【００５３】
ここでは、上記第１実施形態と同様に、試験終了後、全メモリブロック６の選択状態を解除すると共に、非選択状態ラッチ回路２ｂが非選択状態に固定されているメモリブロック６について、非選択状態を解除してリセット状態に復帰させる。具体的には、ノード／ＬＲをＬレベルにすることで、非選択ブロックのブロックデコーダ２ａの信号ＬＡＴＤがＨレベルからＬレベルとなり、非選択状態が解除されリセット状態となる。
【００５４】
〈第３実施形態〉
本発明装置１の第３実施形態について、図６を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、メモリセルアレイ４の構成が異なる場合について説明する。上記第１及び第２実施形態では、所定のテストモードにおいて、メモリセルアレイを構成する全てのメモリブロック６を一括して同時に選択する場合について説明したが、本実施形態では、一部の複数メモリブロック６をプレーン２０として同時に選択する場合を想定して説明する。
【００５５】
ここで、図６は、本実施形態における本発明装置１の構成を示すブロック図である。本実施形態の本発明装置１は、メモリセルアレイ４全体が、２以上のブロックが集合してなるプレーン２０を複数備えて構成されており、プレーンアドレス発生回路２１を備えている。尚、本実施形態では、選択されたプレーン２０内の全メモリブロック６に対する試験を一括して実施し、他のプレーン２０については試験を実施しない場合を想定して説明する。また、本実施形態では、本発明装置１外部から入力されるアドレス信号は、プレーンアドレス信号を含んで構成されている。
【００５６】
プレーン２０は、図６に示すように、２以上のメモリブロック６、ブロックアドレス発生回路７、ローアドレス発生回路８、ワード線駆動回路９、カラムアドレス発生回路１０、ビット線駆動回路１１、及び、グローバルカラムデコーダ１２を備えて構成されている。尚、これらの構成及び機能については、第１及び第２実施形態と同じであるので、本実施形態ではその説明を割愛する。
【００５７】
プレーンアドレス発生回路２１は、アドレス信号の内のプレーンアドレス信号をデコードし、プレーンアドレス信号によって特定されたプレーン２０に対して、プレーン２０選択信号を出力する。これによって、アドレス信号によって特定されたプレーン２０にのみアクセスすることができる。
【００５８】
続いて、本実施形態における本発明装置１の動作について説明する。本実施形態では、アドレス信号によって所定のプレーン２０を選択することで、選択されたプレーン２０内のメモリブロック６に対してのみアクセスする。
【００５９】
具体的には、通常のアクセス動作時、本実施形態の本発明装置１は、アドレス信号によって特定されたプレーン２０のメモリブロック６のみが、第１及び第２実施形態と同様に、図３に示すアクセス動作を行う。
【００６０】
本実施形態の本発明装置１は、テストモード時、アドレス信号によって特定されたプレーン２０毎に、プレーン２０内の全メモリブロック６に対して試験を一括して実施する。そして、アドレス信号によって特定されたプレーン２０のメモリブロック６が、第１または第２実施形態と同様に、図４または図５に示す動作を行う。一方、アドレス信号によって選択されないプレーン２０では、内部電圧を制御する信号が有効にならずスタンバイ状態を保ち、試験は行われない。
【００６１】
尚、本実施形態では、選択されたプレーン２０内のメモリブロック６に不良ブロックが含まれる場合であっても、該不良ブロックを非選択状態ラッチ回路２ｂにより強制的に非選択状態に固定することで、不良ブロックを意識することなく、選択したプレーン２０内の正常動作するメモリブロック６に対する試験を一括して行うことができる。
【００６２】
〈別実施形態〉
続いて、本発明装置１の別実施形態について説明する。
【００６３】
〈１〉上記第３実施形態では、プレーン２０を、ブロックアドレス発生回路７、ローアドレス発生回路８、ワード線駆動回路９、カラムアドレス発生回路１０、ビット線駆動回路１１、及び、グローバルカラムデコーダ１２を備えて構成したが、これらの回路は、必ずしもプレーン２０内に設ける必要はなく、プレーン２０の外部に設けても構わない。
【００６４】
〈２〉上記各実施形態では、ブロックデコーダ２ａをメモリブロック６内に設けたが、これに限られるものではなく、メモリブロック６の外部に設けても構わない。
【００６５】
〈３〉また、上記各実施形態では、非選択状態ラッチ回路２ｂをブロックデコーダ２ａと対にしてメモリブロック６内に設けたが、メモリブロック６の外部に設けても構わない。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る半導体記憶装置の一構成例を示すブロック図
【図２】本発明に係る半導体記憶装置のメモリブロックの構成例を示す回路図
【図３】本発明に係る半導体記憶装置の通常時の一動作例を示す電圧波形図
【図４】本発明に係る半導体記憶装置のテストモード時の一動作例を示す電圧波形図
【図５】本発明に係る半導体記憶装置のテストモード時の一動作例を示す電圧波形図
【図６】本発明に係る半導体記憶装置の第３実施形態の構成を示すブロック図
【図７】従来技術に係る半導体記憶装置の構成例を示す回路図
【符号の説明】
【００６７】
１    本発明に係る半導体記憶装置
２ａ  ブロックデコーダ
２ｂ  非選択状態ラッチ回路
３    ローデコーダ
４    メモリセルアレイ
５    ローカルカラムデコーダ
６    メモリブロック
７    ブロックアドレス発生回路
８    ローアドレス発生回路
９    ワード線駆動回路
１０  カラムアドレス発生回路
１１  ビット線駆動回路
１２  グローバルカラムデコーダ
１３  Ｉ／Ｏ
２０  プレーン
２１  プレーンアドレス発生回路
【図１】
2006351056.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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