(57)【要約】【課題】  相補出力型の抵抗性メモリ装置を提供する。【解決手段】  第１アクティブトランジスタ１２４と、第１ソース電圧と第１アクティブトランジスタ１２４のソース電極の間に接続する第１メモリ抵抗素子１１４と、ドレイン電圧ＶＤと第１アクティブトランジスタ１２４のドレイン電極の間に接続する第１負荷トランジスタ１１２と、第１アクティブトランジスタ１２４のドレイン電極と接続する第１出力１１６と、第２アクティブトランジスタ２２４と、第２ソース電圧と第２アクティブトランジスタ２２４のソース電極の間に接続する第２メモリ抵抗素子２１４と、ドレイン電圧ＶＤと第２アクティブトランジスタ２２４のドレイン電極の間に接続する第２負荷トランジスタ２１２と、第２アクティブトランジスタ２２４のドレイン電極と接続する第２出力２１６と、を備えてなる。【選択図】        図２
2006107700.tif 000002
【特許請求の範囲】
【請求項１】
第１アクティブトランジスタと、
第１ソース電圧と前記第１アクティブトランジスタのソース電極の間に接続する第１メモリ抵抗素子と、
ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続する第１負荷トランジスタと、
前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、
第２アクティブトランジスタと、
第２ソース電圧と前記第２アクティブトランジスタのソース電極の間に接続する第２メモリ抵抗素子と、
前記ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続する第２負荷トランジスタと、
前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、
を備えてなることを特徴とするメモリ構造体。
【請求項２】
前記第１メモリ抵抗素子が、巨大磁性抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料を含むことを特徴とする請求項１に記載のメモリ構造体。
【請求項３】
前記第１メモリ抵抗素子が、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）を含むことを特徴とする請求項１に記載のメモリ構造体。
【請求項４】
前記第１メモリ抵抗素子が、Ｇｄ１−ｘＣａｘＢａＣｏ２Ｏ５＋５を含むことを特徴とする請求項１に記載のメモリ構造体。
【請求項５】
第１アクティブトランジスタと、
共通ソース電圧と前記第１アクティブトランジスタのソース電極の間に接続する第１メモリ抵抗素子と、
ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続する第１負荷トランジスタと、
前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、
第２アクティブトランジスタと、
前記共通ソース電圧と前記第２アクティブトランジスタのソース電極の間に接続する第２メモリ抵抗素子と、
前記ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続する第２負荷トランジスタと、
前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、
を備えてなることを特徴とする相補型メモリ構造体。
【請求項６】
前記第１メモリ抵抗素子が、巨大磁性抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料を含むことを特徴とする請求項５に記載の相補型メモリ構造体。
【請求項７】
前記第１メモリ抵抗素子が、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）を含むことを特徴とする請求項５に記載の相補型メモリ構造体。
【請求項８】
前記第１メモリ抵抗素子が、Ｇｄ１−ｘＣａｘＢａＣｏ２Ｏ５＋５を含むことを特徴とする請求項１に記載の相補型メモリ構造体。
【請求項９】
共通ソース電極と、
抵抗性メモリ材料を介して前記共通ソース電極から離間した第１電極と、
前記抵抗性メモリ材料を介して前記共通ソース電極から離間した第２電極と、
を備えてなることを特徴とする相補型メモリ構造体。
【請求項１０】
前記抵抗性メモリ材料が、巨大磁性抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料を含むことを特徴とする請求項９に記載の相補型メモリ構造体。
【請求項１１】
前記抵抗性メモリ材料が、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）を含むことを特徴とする請求項９に記載の相補型メモリ構造体。
【請求項１２】
前記抵抗性メモリ材料が、Ｇｄ１−ｘＣａｘＢａＣｏ２Ｏ５＋５を含むことを特徴とする請求項９に記載の相補型メモリ構造体。
【請求項１３】
前記第１電極と第１負荷トランジスタの間に接続する第１アクティブトランジスタと、
前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、
前記第２電極と第２負荷トランジスタの間に接続する第２アクティブトランジスタと、
前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、を更に備え、
前記第１負荷トランジスタが、ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続し、
前記第２負荷トランジスタが、前記ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続していることを特徴とする請求項９に記載の相補型メモリ構造体。
【請求項１４】
前記第１電極と第１負荷トランジスタの間に接続する第１アクティブトランジスタと、
前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、
前記第２電極と第２負荷トランジスタの間に接続する第２アクティブトランジスタと、
前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、を更に備え、
前記第１負荷トランジスタが、第１ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続し、
前記第２負荷トランジスタが、第２ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続していることを特徴とする請求項９に記載の相補型メモリ構造体。
【請求項１５】
抵抗性メモリ材料を介して第１電極と第２電極から離間した共通ソース電極を備えてなる相補型メモリ構造体に対する書き込み方法であって、
前記第１電極を接地し、前記共通ソース電極をフローティング状態にし、前記第２電極に書き込みパルスを印加することを特徴とする書き込み方法。
【請求項１６】
前記書き込みパルスが正極性パルスであることを特徴とする請求項１５に記載の書き込み方法。
【請求項１７】
前記書き込みパルスが負極性パルスであることを特徴とする請求項１５に記載の書き込み方法。
【請求項１８】
前記第２電極に接続するアクティブトランジスタのゲート電極に書き込み電圧を印加し、前記アクティブトランジスタを介して、前記第２電極に前記書き込みパルスを印加することを特徴とする請求項１５に記載の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性メモリ装置のデバイス構造に関し、より詳細には、相補出力型抵抗性メモリセルに関する。
【背景技術】
【０００２】
相補出力型メモリセルは、書き込み可能な２つのビット（記憶単位）を備え、当該２つのビットが、例えば、第１ビットが“０”の場合は、第２ビットが“１”で、逆に、第１ビットが“０”の場合は、第２ビットが“１”となる相補的なデータを出力可能である。相補型メモリセルは、多くの場合、大きなセルサイズが要求され、その書き込み処理も複雑で遅い。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一部の内蔵型メモリ用途では、ビットＡが“０”の場合は、ビットＢが“１”で、逆に、ビットＡが“０”の場合は、ビットＢが“１”となる相補型ディジタル出力が要求される。本発明は、当該要求に鑑みてなされたものであり、相補出力型の抵抗性メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明に係るメモリ構造体は、第１アクティブトランジスタと、第１ソース電圧と前記第１アクティブトランジスタのソース電極の間に接続する第１メモリ抵抗素子と、ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続する第１負荷トランジスタと、前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、第２アクティブトランジスタと、第２ソース電圧と前記第２アクティブトランジスタのソース電極の間に接続する第２メモリ抵抗素子と、前記ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続する第２負荷トランジスタと、前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、を備えてなることを特徴とする。
【０００５】
更に、本発明に係る相補型メモリ構造体は、第１アクティブトランジスタと、共通ソース電圧と前記第１アクティブトランジスタのソース電極の間に接続する第１メモリ抵抗素子と、ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続する第１負荷トランジスタと、前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、第２アクティブトランジスタと、前記共通ソース電圧と前記第２アクティブトランジスタのソース電極の間に接続する第２メモリ抵抗素子と、前記ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続する第２負荷トランジスタと、前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、を備えてなることを第１の特徴とする。
【０００６】
更に、本発明に係る相補型メモリ構造体は、共通ソース電極と、抵抗性メモリ材料を介して前記共通ソース電極から離間した第１電極と、前記抵抗性メモリ材料を介して前記共通ソース電極から離間した第２電極と、を備えてなることを第２の特徴とする。
【０００７】
更に、上記第２の特徴の相補型メモリ構造体は、前記第１電極と第１負荷トランジスタの間に接続する第１アクティブトランジスタと、前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、前記第２電極と第２負荷トランジスタの間に接続する第２アクティブトランジスタと、前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、を更に備え、前記第１負荷トランジスタが、ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続し、前記第２負荷トランジスタが、前記ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続していることを特徴とする。
【０００８】
更に、上記第２の特徴の相補型メモリ構造体は、前記第１電極と第１負荷トランジスタの間に接続する第１アクティブトランジスタと、前記第１アクティブトランジスタのドレイン電極と接続する第１出力と、前記第２電極と第２負荷トランジスタの間に接続する第２アクティブトランジスタと、前記第２アクティブトランジスタのドレイン電極と接続する第２出力と、を更に備え、前記第１負荷トランジスタが、第１ドレイン電圧と前記第１アクティブトランジスタのドレイン電極の間に接続し、前記第２負荷トランジスタが、第２ドレイン電圧と前記第２アクティブトランジスタのドレイン電極の間に接続していることを特徴とする。
【０００９】
ここで、上記特徴のメモリ構造体の前記第１メモリ抵抗素子、或いは、上記各特徴の相補型メモリ構造体の前記第１メモリ抵抗素子若しくは前記抵抗性メモリ材料が、巨大磁性抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、または、Ｇｄ１−ｘＣａｘＢａＣｏ２Ｏ５＋５を含むことが好ましい。
【００１０】
更に、本発明に係る相補型メモリ構造体に対する書き込み方法は、相補型メモリ構造体が、抵抗性メモリ材料を介して第１電極と第２電極から離間した共通ソース電極を備えてなり、前記第１電極を接地し、前記共通ソース電極をフローティング状態にし、前記第２電極に書き込みパルスを印加することを特徴とする。
【００１１】
更に、上記の特徴の相補型メモリ構造体に対する書き込み方法は、前記書き込みパルスが正極性パルスであること、或いは、負極性パルスであることを特徴とし、更に、前記第２電極に接続するアクティブトランジスタのゲート電極に書き込み電圧を印加し、前記アクティブトランジスタを介して、前記第２電極に前記書き込みパルスを印加することを特徴とする。
【発明を実施するための最良の形態】
【００１２】
本発明に係るメモリ構造体、相補型メモリ構造体、及び、相補型メモリ構造体の書き込み方法の実施形態を図面に基づいて説明する。
【００１３】
図１は、負荷トランジスタ（ＴＬ）１２のゲート電極をドレイン電極に接続して提供されるダイオード負荷を備えた単位抵抗性メモリセルを示す回路図である。メモリ抵抗素子（Ｒ）１４は、出力ノード１６を接地して、アクティブトランジスタ（ＴＡ）２４のゲート電極１８に書き込み電圧（ＶＰ）を印加し、メモリ抵抗素子（Ｒ）１４のソース端子２０側に書き込みパルス電圧を印加し、負荷トランジスタ（ＴＬ）１２のドレイン電極２６をフローティング状態にすることにより、高抵抗状態に書き込まれる。書き込み電圧（ＶＰ）は、最低書き込みパルス電圧の電圧振幅より１Ｖ以上高電圧である。
【００１４】
メモリ抵抗素子（Ｒ）１４は、ソース端子２０のソース電圧（ＶＳ）を接地電位に設定し、アクティブトランジスタ（ＴＡ）２４のゲート電極１８のゲート電圧（ＶＧ）を書き込み電圧（ＶＰ）に設定し、出力ノード１６に書き込みパルス電圧を印加し、負荷トランジスタ（ＴＬ）１２のドレイン電極２６をフローティング状態にすることにより、低抵抗状態に書き込まれる。高抵抗状態への書き込み時と同様に、書き込み電圧（ＶＰ）は、最低書き込みパルス電圧の電圧振幅より１Ｖ以上高電圧であり、負荷トランジスタ（ＴＬ）１２のドレイン電極２６へは電圧印加されない。
【００１５】
メモリ抵抗素子（Ｒ）１４は、ソース端子２０のソース電圧（ＶＳ）を接地電位に設定し、アクティブトランジスタ（ＴＡ）２４のゲート電極１８のゲート電圧（ＶＧ）と負荷トランジスタ（ＴＬ）１２のドレイン電極２６のドレイン電圧（ＶＤ）を読み出し電圧（ＶＡ）に設定し、出力ノード１６の出力電圧（ＶＯ）をモニタすることで、読み出される。メモリ抵抗素子（Ｒ）１４が高抵抗状態の場合、電流が極めて小さいため、出力ノード１６の出力電圧（ＶＯ）は、ドレイン電極２６のドレイン電圧（ＶＤ）に略等しくなる。メモリ抵抗素子（Ｒ）１４が低抵抗状態の場合、接地電位に設定されたソース端子２０のソース電圧（ＶＳ）に略等しくなる。当該特性は、下記の数１に示す各式で表される。
【００１６】
【数１】
2006107700.tif 000003
【００１７】
上記数１における各計算において、アクティブトランジスタ（ＴＡ）２４と負荷トランジスタ（ＴＬ）１２は同一であると仮定している。つまり、数１の第１式で、当該両トランジスタのドレイン電流ＩＤが等しくなっている。尚、当該両トランジスタのトランジスタサイズを調整することで、メモリデバイスの特性を改善できる。
【００１８】
図２は、図１に示す単位抵抗性メモリセルと同様の第１単位抵抗性メモリセル１００と第２単位抵抗性メモリセル２００を備えてなる相補型抵抗性メモリセルを示す回路図である。該相補型抵抗性メモリセルは、第１ソース端子１２０と第１アクティブトランジスタ（ＴＡ１）１２４の間に接続された第１メモリ抵抗素子（Ｒ１）１１４を備える。第１負荷トランジスタ（ＴＬ１）１１２が、第１アクティブトランジスタ（ＴＡ１）１２４とドレイン電圧（ＶＤ）と接続する第１ドレイン端子１２６の間に接続されている。第１アクティブトランジスタ（ＴＡ１）１２４と第１負荷トランジスタ（ＴＬ１）１１２の間が第１出力ノード１１６によって接続されている。
【００１９】
該相補型抵抗性メモリセルは、第２ソース端子２２０と第２アクティブトランジスタ（ＴＡ２）２２４の間に接続された第２メモリ抵抗素子（Ｒ２）２１４を備える。第２負荷トランジスタ（ＴＬ２）２１２が、第２アクティブトランジスタ（ＴＡ２）２２４と前記ドレイン電圧（ＶＤ）と接続する第２ドレイン端子２２６の間に接続されている。第２アクティブトランジスタ（ＴＡ２）２２４と第２負荷トランジスタ（ＴＬ２）２１２の間が第２出力ノード２１６によって接続されている。ゲート電圧（ＶＧ）が、第１アクティブトランジスタ（ＴＡ１）１２４と第２アクティブトランジスタ（ＴＡ２）２２４の両方のゲート電極と接続しているワード線３００に沿って印加される。
【００２０】
第１単位抵抗性メモリセル１００と第２単位抵抗性メモリセル２００は、夫々のメモリ抵抗素子１１４，２１４の一方を高抵抗状態に、他方を低抵抗状態に各別に書き込むことができる。第１メモリ抵抗素子（Ｒ１）１１４が高抵抗状態において、第１出力ノード１１６の出力電圧（ＶＯ１）がドレイン電圧（ＶＤ）に略等しくなる一方で、第２メモリ抵抗素子（Ｒ２）２１４が低抵抗状態であると、第２出力ノード２１６の出力電圧（ＶＯ２）がソース電圧（ＶＳ）に略等しくなる。この各出力電圧は、夫々、“１”と“０”の相補的な出力に対応している。
【００２１】
図３は、図２に示す相補型抵抗性メモリセルの負荷トランジスタを除く一部の断面構造を示している。図３において、説明の容易のために図２に示す同じ構成要素には同じ符号を付している。メモリ抵抗素子１１４，２１４は、抵抗性メモリ材料を用いて形成されている。当該抵抗性メモリ材料は、その抵抗率が電気信号に応答して変化可能な材料である。当該抵抗性メモリ材料は、好ましくは、巨大磁性抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料或いは高温超伝導（ＨＴＳＣ）材料等のペロブスカイト物質で、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の一般式Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）を有する材料等である。更に、当該抵抗性メモリ材料の好適例として、例えば、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２Ｏ５＋５等の一般式Ｇｄ１−ｘＣａｘＢａＣｏ２Ｏ５＋５がある。当該抵抗性メモリ材料は、パルスレーザ堆積法、ｒｆスパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾルゲル堆積法、及び、有機金属化学的気相成長法を含む好適な堆積技術を用いて生成される。
【００２２】
図２及び図３を参照して説明した相補型抵抗性メモリセルは、その書き込みが多少複雑であり、更に、メモリ抵抗素子の夫々を同時に高抵抗状態或いは低抵抗状態に書き込むことが可能であり、相補型抵抗性メモリセルの目的を逸脱する場合がある。
【００２３】
特定の抵抗性メモリ材料の特性を活用することで、より簡易な相補型抵抗性メモリセルが実現できる。図４は、メモリ抵抗素子１１４，２１４の配置個所を集中的に示した抵抗性メモリセルのメモリ構造部分４００の断面図である。当該部分４００において、共通ソース端子に対応する共通電極（Ｃ）４２０が示され、第１電極（Ａ）４１５と第２電極（Ｂ）４１７が提供されている。
【００２４】
抵抗性メモリ材料の抵抗状態における電界方向とパルス極性の効果によって、共通電極（Ｃ）をフローティング状態にして、第２電極（Ｂ）を基準として第１電極（Ａ）に電圧パルスを印加すると、第１電極（Ａ）側と第２電極（Ｂ）側の各抵抗性メモリ材料の抵抗が相互に逆方向に変化する。例えば、第２電極（Ｂ）を接地し、共通電極（Ｃ）をフローティング状態にして、第１電極（Ａ）に正電圧の書き込みパルスを印加すると、第１電極（Ａ）と共通電極（Ｃ）間の抵抗は低抵抗状態となり、第２電極（Ｂ）と共通電極（Ｃ）間の抵抗は高抵抗状態となる。また、第１電極（Ａ）を接地し、共通電極（Ｃ）をフローティング状態にして、第２電極（Ｂ）に負電圧の書き込みパルスを印加しても、同じ結果が得られる。
【００２５】
逆に、第２電極（Ｂ）を接地し、共通電極（Ｃ）をフローティング状態にして、第１電極（Ａ）に負電圧の書き込みパルスを印加すると、第１電極（Ａ）と共通電極（Ｃ）間の抵抗は高抵抗状態となり、第２電極（Ｂ）と共通電極（Ｃ）間の抵抗は低抵抗状態となる。また、第１電極（Ａ）を接地し、共通電極（Ｃ）をフローティング状態にして、第２電極（Ｂ）に正電圧の書き込みパルスを印加しても、同じ結果が得られる。
【００２６】
図５は、上記現象を活用し、図３に示す第１ソース端子１２０と第２ソース端子２２０に代えて共通ソース端子４２０を有する相補型抵抗性メモリセルの回路図を示す。
【００２７】
図６に、図５に示す相補型抵抗性メモリセルの部分断面図を示す。図６において、共通ソース端子４２０が明示されている。
【００２８】
共通ソース端子４２０の使用することで、図２及び図３に示す共通ソース端子を持たない相補型抵抗性メモリセルに比べて、相補型抵抗性メモリセルの各メモリ抵抗素子１１４，２１４の書き込みが簡単化される。共通ソース端子４２０をフローティング状態にしたまま、ワード線３００に書き込み電圧（ＶＰ）が印加される。第１出力ノード１１６を接地し、第２出力ノード２１６をフローティング状態にして、第１ドレイン端子１２６と第２ドレイン端子２２６に接続するドレイン電圧（ＶＤ）に正電圧の書き込みパルスを印加すると、第１メモリ抵抗素子１１４側から第２メモリ抵抗素子２１４側に正電圧パルスが印加される。従って、第２メモリ抵抗素子２１４が低電圧状態に書き込まれると、第１メモリ抵抗素子１１４は逆の高低電圧状態に書き込まれることになる。同様に、第２出力ノード２１６を接地し、第１出力ノード１１６をフローティング状態にして、ドレイン電圧（ＶＤ）に正電圧の書き込みパルスを印加すると、第１メモリ抵抗素子１１４と第２メモリ抵抗素子２１４が上記とは逆の相補的な抵抗状態になり、例えば、第１メモリ抵抗素子１１４が低電圧状態に書き込まれると、第２メモリ抵抗素子２１４は高低電圧状態に書き込まれる。
【００２９】
製造状態におけるメモリ抵抗素子１１４，２１４の各抵抗状態は不定である。従って、メモリアレイは、如何なる用途であっても最初に書き込み処理される必要がある。
【００３０】
図７は、別実施形態における相補型抵抗性メモリセルのメモリ構造部分５００の断面構造を示す。当該部分５００において、共通ソース端子に対応する共通電極（Ｃ）４２０、第１電極（Ａ）４１５と第２電極（Ｂ）４１７と併せて示されている。抵抗性メモリ材料が単一領域５１０で提供されている。抵抗性メモリ材料の特性、及び、第１電極（Ａ）と共通電極（Ｃ）間或いは第２電極（Ｂ）と共通電極（Ｃ）間の距離が、第１電極（Ａ）と第２電極（Ｂ）間の距離より短いことによって、当該単一領域の抵抗性メモリ材料層５１０は、図４に示す構造の抵抗性メモリ材料と同様の振る舞いを示す。書き込みパルスの印加により生じる第１電極（Ａ）と第２電極（Ｂ）間の抵抗変化は、第１電極（Ａ）と共通電極（Ｃ）間或いは第２電極（Ｂ）と共通電極（Ｃ）間の抵抗変化と比較して無視できる。これにより、第１電極（Ａ）４１５と第２電極（Ｂ）４１７を一方側に共通電極（Ｃ）４２０を他方側に備えた単一領域の抵抗性メモリ材料層５１０が、第１電極（Ａ）と共通電極（Ｃ）間、及び、第２電極（Ｂ）と共通電極（Ｃ）間の２つの抵抗素子として振舞い、上述され回路図上で示されたメモリ抵抗素子１１４，２１４に相当することになる。
【００３１】
従って、図４を参照して説明したように、共通電極（Ｃ）をフローティング状態にして、第２電極（Ｂ）を基準として第１電極（Ａ）に電圧パルスを印加すると、第１電極（Ａ）側と第２電極（Ｂ）側の各抵抗性メモリ材料の抵抗が相互に逆方向に変化する。例えば、第２電極（Ｂ）を接地し、共通電極（Ｃ）をフローティング状態にして、第１電極（Ａ）に正電圧の書き込みパルスを印加すると、第１電極（Ａ）と共通電極（Ｃ）間の抵抗は低抵抗状態となり、第２電極（Ｂ）と共通電極（Ｃ）間の抵抗は高抵抗状態となる。また、第１電極（Ａ）を接地し、共通電極（Ｃ）をフローティング状態にして、第２電極（Ｂ）に負電圧の書き込みパルスを印加しても、同じ結果が得られる。
【００３２】
逆に、第２電極（Ｂ）を接地し、共通電極（Ｃ）をフローティング状態にして、第１電極（Ａ）に負電圧の書き込みパルスを印加すると、第１電極（Ａ）と共通電極（Ｃ）間の抵抗は高抵抗状態となり、第２電極（Ｂ）と共通電極（Ｃ）間の抵抗は低抵抗状態となる。また、第１電極（Ａ）を接地し、共通電極（Ｃ）をフローティング状態にして、第２電極（Ｂ）に正電圧の書き込みパルスを印加しても、同じ結果が得られる。
【００３３】
図８に、図７に示す単一領域の抵抗性メモリ材料層５１０と共通ソース端子４２０を有する抵抗性メモリ構造部分５００を用いた相補型抵抗性メモリセルの部分断面図を示す。
【００３４】
図５に示す回路図は、図６に示す断面構造と同様に、図８に示す断面構造にも適応する。上述の書き込み処理を用いると、出力ノードが接地された側の負荷トランジスタを介して大きな電流が流れ、書き込み時の消費電力が相当大きくなる。
【００３５】
図９に示すように、負荷トランジスタに供給する電力を分離することで、書き込み時の消費電力を大幅に削減できる。第１負荷トランジスタ（ＴＬ１）１１２が、第１ドレイン電圧（ＶＤ１）と接続する第１ドレイン端子１２６を有し、第２負荷トランジスタ（ＴＬ２）２１２が、第２ドレイン電圧（ＶＤ２）と接続する第２ドレイン端子２２６を有する。当該実施形態の相補型抵抗性メモリセルを書き込むには、共通ソース端子４２０をフローティング状態にしたまま、ワード線３００に書き込み電圧（ＶＰ）が印加される。第１出力ノード１１６を接地し、第２出力ノード２１６と第１ドレイン端子１２６をフローティング状態にして、第２ドレイン端子２２６の第２ドレイン電圧（ＶＤ２）に正電圧の書き込みパルスを印加すると、第１メモリ抵抗素子１１４側から第２メモリ抵抗素子２１４側に正電圧パルスが印加される。従って、第２メモリ抵抗素子２１４が低電圧状態に書き込まれると、第１メモリ抵抗素子１１４は逆の高低電圧状態に書き込まれることになる。第１ドレイン端子１２６に電圧印加されないので、第１負荷トランジスタ（ＴＬ１）１１２では電力消費がなされず、書き込み時の消費電力が大幅に削減される。
【００３６】
他の消費電力を削減した書き込み処理では、書き込み動作中にドレイン電圧（ＶＤ）をフローティング状態にすることで、負荷トランジスタの電力消費を大幅に削減できる。この処理は、第１出力ノード１１６を接地し、共通ソース端子４２０と第１ドレイン端子１２６のドレイン電圧（ＶＤ）をフローティング状態にして、ワード線３００に書き込み電圧（ＶＰ）を印加し、第２出力ノード２１６に正電圧の書き込みパルスを印加することで実行でき、第１メモリ抵抗素子１１４側から第２メモリ抵抗素子２１４側に正電圧パルスが印加される。従って、第２メモリ抵抗素子２１４が低電圧状態に書き込まれると、第１メモリ抵抗素子１１４は逆の高低電圧状態に書き込まれることになる。ここで、ドレイン電圧（ＶＤ）は、単一のドレイン電圧（ＶＤ）でも、分離したドレイン電圧（ＶＤ１，ＶＤ２）でも、フローティング状態にできる点を注記しておく。上述の処理と同様に、当該書き込み手順は、第２出力ノード２１６に負電圧の書き込みパルスを印加すること、或いは、第２出力ノード２１６を接地して、第１出力ノード１１６に正電圧或いは負電圧の書き込みパルスを印加することにより、変更可能である。
【００３７】
本発明に係る相補型抵抗性メモリセルの一実施形態において、相補型抵抗性メモリセルの読み出し処理は、両ソース端子のソース電圧（ＶＳ１，ＶＳ２）を接地して、ワード線３００を介してゲート電圧（ＶＧ）に、単一のドレイン電圧（ＶＤ）を介してドレイン端子１２６，２２６に、夫々読み出し電圧を印加することで実行できる。第１出力ノード１１６の出力電圧（ＶＯ１）と第２出力ノード２１６の出力電圧（ＶＯ２）は、出力電圧（ＶＯ１）が“１”の時に出力電圧（ＶＯ２）が“０”で、出力電圧（ＶＯ１）が“０”の時に出力電圧（ＶＯ２）が“１”である相補的な関係となる。
【００３８】
本発明に係る相補型抵抗性メモリセルの別実施形態において、相補型抵抗性メモリセルの読み出し処理は、共通ソース端子４２０の共通ソース電圧（ＶＳ）を接地して、ワード線３００を介してゲート電圧（ＶＧ）に、単一のドレイン電圧（ＶＤ）を介してドレイン端子１２６，２２６に、夫々読み出し電圧を印加することで実行できる。第１出力ノード１１６の出力電圧（ＶＯ１）と第２出力ノード２１６の出力電圧（ＶＯ２）は、出力電圧（ＶＯ１）が“１”の時に出力電圧（ＶＯ２）が“０”で、出力電圧（ＶＯ１）が“０”の時に出力電圧（ＶＯ２）が“１”である相補的な関係となる。
【００３９】
本発明に係る相補型抵抗性メモリセルの分離した電源を有する別実施形態において、相補型抵抗性メモリセルの読み出し処理は、共通ソース端子４２０の共通ソース電圧（ＶＳ）を接地して、ワード線３００を介してゲート電圧（ＶＧ）に、分離したドレイン電圧（ＶＤ１，ＶＤ２）を各別に介してドレイン端子１２６，２２６に、夫々読み出し電圧を印加することで実行できる。第１出力ノード１１６の出力電圧（ＶＯ１）と第２出力ノード２１６の出力電圧（ＶＯ２）は、出力電圧（ＶＯ１）が“１”の時に出力電圧（ＶＯ２）が“０”で、出力電圧（ＶＯ１）が“０”の時に出力電圧（ＶＯ２）が“１”である相補的な関係となる。
【００４０】
以上、幾つかの好適例を含む実施形態について説明したが、本発明は、これらの実施形態に限られるものではない。寧ろ、特許請求の範囲の記載によって、本発明の技術的範囲が定まる。
【図面の簡単な説明】
【００４１】
【図１】単位抵抗性メモリセルを示す回路図
【図２】図１に示す単位抵抗性メモリセルを２つ備えてなる相補型抵抗性メモリセルを示す回路図
【図３】図２に示す相補型抵抗性メモリセルを実現する抵抗性メモリ構造体を示す断面図
【図４】相補型抵抗性メモリセルを実現する抵抗性メモリ構造体を示す断面図
【図５】相補型抵抗性メモリセルを示す回路図
【図６】図５に示す相補型抵抗性メモリセルで使用される抵抗性メモリ構造体を示す断面図
【図７】相補型抵抗性メモリセルを実現する抵抗性メモリ構造体を示す断面図
【図８】図７に示す抵抗性メモリ構造体を用いた相補型抵抗性メモリセルを実現する抵抗性メモリ構造体を示す断面図
【図９】各ビットに個別の電源を備えたメモリ構造体に対応する相補型抵抗性メモリセルを示す回路図
【符号の説明】
【００４２】
１０：    単位抵抗性メモリセル
１２：    負荷トランジスタ
１４：    メモリ抵抗素子
１６：    出力ノード
２０：    ソース端子
２４：    アクティブトランジスタ
２６：    ドレイン電極、ドレイン端子
１００：  第１単位抵抗性メモリセル
１１２：  第１負荷トランジスタ
１１４：  第１メモリ抵抗素子
１１６：  第１出力ノード
１２０：  第１ソース端子
１２４：  第１アクティブトランジスタ
１２６：  第１ドレイン端子
２００：  第２単位抵抗性メモリセル
２１２：  第２負荷トランジスタ
２１４：  第２メモリ抵抗素子
２１６：  第２出力ノード
２２０：  第２ソース端子
２２４：  第２アクティブトランジスタ
２２６：  第２ドレイン端子
３００：  ワード線
４００，５００：  メモリ構造部分
４１５：  第１電極
４１７：  第２電極
４２０：  共通電極、共通ソース端子
５１０：  単一領域の抵抗性メモリ材料
ＶＤ：    ドレイン電圧
ＶＤ１：  第１ドレイン電圧
ＶＤ２：  第２ドレイン電圧
ＶＧ：    ゲート電圧
ＶＯ，ＶＯ１，ＶＯ１：  出力電圧
ＶＰ：    書き込み電圧
ＶＳ：    ソース電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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