(57)【要約】【課題】  短い工程で半導体シリコン部分をトレンチ状にエッチングして電子素子を形成するための製造方法を提供する。【解決手段】  エッチング停止層となる酸化シリコン層１０２を熱酸化法を用いて形成する。次に第１のレジストパターンをマスクとして、酸化シリコン層１０２をエッチングし半導体シリコンからなる基板１０１を露出させる。次にポリシリコンを成層し、第２のレジストパターンをマスクとしてポリシリコンをエッチングする。次に基板１０１上の酸化シリコン層１０２が残されている領域をマスクとして、基板１０１をエッチングによりトレンチ状に加工する工程と、エッチング残滓３０２を除去する工程との２つを兼ねたエッチング工程を行うことで、トレンチ状に加工された領域３０３を形成する。【選択図】      図３
2006351903.tif 000002
【特許請求の範囲】
【請求項１】
（１）少なくとも表層部が半導体シリコンから成るウェハの最表面にエッチング停止層を形成する工程と、
（２）第１のフォトレジスト層を前記ウェハの最表面に形成する工程と、
（３）前記ウェハをトレンチ状にエッチングすべき領域に形成された前記第１のフォトレジスト層を、第１のフォトリソグラフ手法を用いて除去することで第１のレジストパターンを形成する工程と、
（４）前記エッチング停止層を前記第１のレジストパターンを用いてエッチングすることで前記エッチング停止層を開口除去して前記半導体シリコンを露出させたハードマスクを形成した後、前記第１のレジストパターンを除去する工程と、
（５）被エッチング層を前記ウェハの最表面に形成する工程と、
（６）第２のフォトレジスト層を前記ウェハの最表面に形成する工程と、
（７）前記被エッチング層を除去すべき領域上に形成された前記第２のフォトレジスト層を、第２のフォトリソグラフ手法を用いて開口させるよう除去した第２のレジストパターンを形成する工程と、
（８）前記第２のレジストパターンをマスクとして前記被エッチング層をエッチングして被エッチング層パターンを形成すると共に、前記ハードマスクと前記半導体シリコンとを露出させる工程と、
（９）前記被エッチング層パターンのエッチング残滓を除くためにオーバーエッチングすると共に、前記オーバーエッチングにより前記ハードマスクをマスクとして前記ウェハの前記半導体シリコンが露出された領域をトレンチ状にエッチングした後、前記第２のレジストパターンを除去する工程と、
を備えたことを特徴とする電子素子の製造方法。
【請求項２】
前記エッチング停止層を形成する方法は、前記ウェハ最表面の半導体シリコンを酸化あるいは酸窒化して形成されていることを特徴とする請求項１に記載の電子素子の製造方法。
【請求項３】
前記被エッチング層の製造方法は、少なくとも前記ウェハと隣接する領域にシリコンから成る層を形成することを特徴とする請求項１に記載の電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体シリコンをトレンチ状にエッチングすることで形成される電子素子の製造方法に関する。
【背景技術】
【０００２】
半導体シリコンをトレンチ状にエッチングする技術は、例えば狭い面積で大きな容量を有するキャパシタを形成したり、インダクタを形成したりするために有効な技術である。例えば当該エッチング終了後酸化雰囲気で熱処理を行い絶縁層を形成し、更に電極となるポリシリコン層を積層することで、狭い面積で大きな容量を有するキャパシタの形成が可能となる。
【０００３】
公知技術として、特許文献１に記載の技術では、ゲート絶縁層を形成した後、不純物に起因する熱酸化速度の上昇を抑えられる程度に不純物濃度が低いシリコン層を形成し、当該シリコン層を熱酸化することで絶縁膜を形成している。
【０００４】
また、特許文献２に記載の技術では、キャパシタ生成のために半導体シリコンをトレンチ状にエッチングする際、内周部を粗面として面積を増やすようエッチングを行うことで容量を増やしている。
【０００５】
【特許文献１】特開平５−３４３６９８号公報
【特許文献２】特開２００４−３５６６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記した前者の技術では、半導体シリコンをトレンチ状にエッチングする技術は用いられていない。
【０００７】
また、上記した後者の技術では、半導体シリコンをトレンチ状にエッチングするための製造方法が複雑であり、工程が増えてしまうという問題点がある。
【０００８】
そこで、本発明では従来のこのような問題を解決し、短い工程で半導体シリコン部分をトレンチ状にエッチングして電子素子を形成するための製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の電子素子の製造方法は、（１）少なくとも表層部が半導体シリコンから成るウェハの最表面にエッチング停止層を形成する工程と、（２）第１のフォトレジスト層を前記ウェハの最表面に形成する工程と、（３）前記ウェハをトレンチ状にエッチングすべき領域に形成された前記第１のフォトレジスト層を、第１のフォトリソグラフ手法を用いて除去することで第１のレジストパターンを形成する工程と、（４）前記エッチング停止層を前記第１のレジストパターンを用いてエッチングすることで前記エッチング停止層を開口除去して前記半導体シリコンを露出させたハードマスクを形成した後、前記第１のレジストパターンを除去する工程と、（５）被エッチング層を前記ウェハの最表面に形成する工程と、（６）第２のフォトレジスト層を前記ウェハの最表面に形成する工程と、（７）前記被エッチング層を除去すべき領域上に形成された前記第２のフォトレジスト層を、第２のフォトリソグラフ手法を用いて開口させるよう除去した第２のレジストパターンを形成する工程と、（８）前記第２のレジストパターンをマスクとして前記被エッチング層をエッチングして被エッチング層パターンを形成すると共に、前記ハードマスクと前記半導体シリコンとを露出させる工程と、（９）前記被エッチング層パターンのエッチング残滓を除くためにオーバーエッチングすると共に、前記オーバーエッチングにより前記ハードマスクをマスクとして前記ウェハの前記半導体シリコンが露出された領域をトレンチ状にエッチングした後、前記第２のレジストパターンを除去する工程と、を備えたことを特徴とする。
【００１０】
この製造方法によれば、（６）前記第２のレジストパターンをマスクとして前記導体層をエッチングして導体パターンを形成すると共に、前記絶縁層をエッチングすることで得られた前記ハードマスクと、前記半導体シリコンとを露出させる工程と、（７）での前記導体パターンのエッチング残滓を除くためにオーバーエッチングすると同時に、前記オーバーエッチングにより前記ハードマスクをマスクとして前記ウェハの前記半導体シリコンが露出された領域をトレンチ状にエッチングするため、独立したエッチング工程を用いる必要がなく、短い製造工程で前記ウェハをトレンチ状に加工することができる。
【００１１】
また、上記した本発明の電子素子の製造方法は、前記エッチング停止層を形成する方法は、前記ウェハ最表面の半導体シリコンを酸化あるいは酸窒化して形成されていることを特徴とする。
【００１２】
この製造方法によれば、堆積法により形成されるエッチング停止層と比べ層中に欠陥が少なく且つ高い密着性を持った酸化シリコン層や、酸窒化シリコン層をエッチング停止層として得ることができ、前記ハードマスクの信頼性を高くすることができる。
【００１３】
また、上記した本発明の電子素子の製造方法は、前記被エッチング層の製造方法は、少なくとも前記ウェハと隣接する領域にシリコンから成る層を形成することを特徴とする。
【００１４】
この製造方法によれば、（７）の工程で行われるオーバーエッチング工程で、被エッチング材のシリコンと、基板に用いられるシリコンとが同時にエッチングされるため、シリコン以外の材質をエッチングする必要がなくなり、シリコンに対してのみ適切となるエッチング条件を選ぶことができる。そのため、前記導体層のエッチング残滓の除去と、前記絶縁層をマスクとした前記ウェハのトレンチ状への加工を共にシリコンに対して最適化したエッチング条件を用いることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る電子素子の製造方法の一実施形態について、図面を参照して説明する。なお、各図では、図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００１６】
図１〜図３は本発明に係る電子素子の製造方法を説明するための工程断面図である。
【００１７】
まず、図１（Ａ）に示すように、ウェハ１００を構成する、半導体シリコンからなる基板１０１の表面上に、エッチング停止層となる酸化シリコン層１０２を熱酸化法を用いて形成する。酸化シリコン層１０２の一部は例えばトランジスタのゲート絶縁層として用いられる。酸化シリコン層１０２の厚さは、例えば７ｎｍ程度に形成される。
【００１８】
次に、図１（Ｂ）に示すように、フォトレジスト層１０３を塗布法により形成する。
【００１９】
次に、図１（Ｃ）に示すように、フォトリソグラフ工程により、基板１０１をトレンチ状に加工する際のマスクとなる領域にあるフォトレジスト層１０３を除去し、レジストパターン１０４を形成する。
【００２０】
次に、図２（Ａ）に示すように、レジストパターン１０４をマスクとして、酸化シリコン層１０２をエッチングし基板１０１を露出させた後、レジストパターン１０４を除去する。
【００２１】
次に、図２（Ｂ）に示すように、被エッチング層となるポリシリコン層２０１をＣＶＤ法により形成する。ポリシリコン層２０１の厚さは、例えば３００ｎｍとする。
【００２２】
次に、図２（Ｃ）に示すように、フォトレジスト層２０２を塗布法により形成する。
【００２３】
次に、図３（Ａ）に示すように、フォトリソグラフ工程により、例えばゲート電極部等ポリシリコン層２０１を残すべき領域ではフォトレジスト層２０２を残し、他の領域ではフォトレジスト層２０２を除去したレジストパターン３０１を形成する。
【００２４】
次に、図３（Ｂ）に示すように、レジストパターン３０１をマスクとして、ポリシリコン層２０１をエッチングし、ポリシリコンパターン３０４を形成する。エッチングはポリシリコン層２０１の層厚と同程度の深さまでエッチングを行っており、例えば３００ｎｍの深さまでエッチングを行っている。この条件では、ポリシリコンのエッチング残滓３０２が酸化シリコン層１０２上に残留している。
【００２５】
次に、図３（Ｃ）に示すように、基板１０１上の酸化シリコン層１０２が残されている領域をマスクとして、基板１０１をエッチングによりトレンチ状に加工する工程と、エッチング残滓３０２を除去する工程との２つを兼ねたエッチング工程を行うことで、トレンチ状に加工された領域３０３を形成する。トレンチ状に基板１０１を加工するために、例えば基板１０１を２００ｎｍ程度エッチングする。当該エッチング処理が終了した後、レジストパターン１０４を除去する。上記した工程を行うことで、新たにエッチング工程を追加することなく基板１０１をトレンチ状に加工することができる。
【００２６】
次に、トレンチ状に加工することで得られる電子素子の一例について説明する。
【００２７】
例えば図４（Ａ）に示すように、基板１０１を上記した工程を行いトレンチ状に加工した後、酸化シリコン層４０１を形成する工程を行い、ポリシリコンやタングステン等の導体層４０２で埋め、エッチング等の工程を行うことで、キャパシタ４０３を形成することができる。トレンチ状に加工した基板１０１に形成することで、トレンチを形成していない場合と比べ基板１０１上での占有面積を同一とした場合、例えば２００ｎｍのピッチで２００ｎｍのトレンチを形成した場合約２倍の表面積が得られるため、トレンチを形成していない場合と比べ、大きな容量を得ることができる。
【００２８】
また、基板１０１をトレンチ状に加工する際に渦巻き状のパターンを用いることにより、インダクタ４０４を形成することができる。図４（Ｂ）は、インダクタ４０４を形成した場合の渦巻き状のパターンの平面図である。上記したように形成されたキャパシタ４０３、インダクタ４０４を接続することで、共振回路を構成することも可能である。
【００２９】
次に、本実施形態の電子素子の製造方法の効果について説明する。
【００３０】
基板１０１上の酸化シリコン層１０２が残されている領域をマスクとして、基板１０１をエッチングによりトレンチ状に加工する工程と、エッチング残滓３０２を除去する工程との２つを兼ねたエッチング工程を行うため、新たにエッチング工程を追加することなく基板１０１をトレンチ状に加工することができる。そのため、トレンチ状に加工するために要する製造工程を短縮することができる。
【００３１】
また、キャパシタ４０３を形成する場合、例えば２００ｎｍのピッチで２００ｎｍのトレンチを形成した場合約２倍の表面積が得られ、トレンチを形成していない場合と比べ、大きな容量を得ることができる。
【００３２】
また、インダクタ４０４を形成する場合、特に、基板１０１をトレンチ状に加工した際のエッチング深さと、インダクタ４０４を構成する層の厚さを揃えた場合に平坦性を高くすることができる。
次に、本実施形態の変形例について説明する。
【００３３】
本発明での、ポリシリコン層２０１を用いて、ポリシリコン層２０１のエッチング残滓３０２を除去する工程と同時に基板１０１をトレンチ状に加工する工程を用いていることに代えて、タングステン等の金属とシリコンとを含む層をポリシリコン層上に形成し、ポリシリコン層単体を用いる場合と比べ低抵抗化した材料を用いてもよい。
【００３４】
また、ウェハ１００として半導体シリコンを用いた基板を用いる場合に代えて、絶縁層上に半導体シリコン層を形成したＳＯＩ基板を用いても良く、また半導体シリコン層として多結晶シリコンやアモルファスシリコン層を用いた基板を用いても良い。
【図面の簡単な説明】
【００３５】
【図１】本実施形態の電子素子の製造方法を説明するための工程断面図。
【図２】本実施形態の電子素子の製造方法を説明するための工程断面図。
【図３】本実施形態の電子素子の製造方法を説明するための工程断面図。
【図４】本実施形態の電子素子の例を説明するための工程断面図及び平面図。
【符号の説明】
【００３６】
１００…ウェハ、１０１…基板、１０２…エッチング停止層としての酸化シリコン層、１０３…第１のフォトレジスト層としてのフォトレジスト層、１０４…第１のレジストパターンとしてのレジストパターン、２０１…被エッチング層としてのポリシリコン層、２０２…第２のフォトレジスト層としてのフォトレジスト層、３０１…第２のレジストパターンとしてのレジストパターン、３０２…エッチング残滓、３０３…トレンチ状に加工された領域、３０４…被エッチング層パターンとしてのポリシリコンパターン、４０１…酸化シリコン層、４０２…導体層、４０３…キャパシタ、４０４…インダクタ。
【図１】
2006351903.tif 000003
【図２】
2006351903.tif 000004
【図３】
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【図４】
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