(57)【要約】【課題】  回路規模の増大を抑え、且つ電源電圧検知回路の検知精度を向上する。【解決手段】  半導体集積回路装置２０には、基準電圧検知回路１、マイコン・論理回路部２、メモリ部３、及び制御部４が設けられている。基準電圧検知回路１は電源電圧依存性及び温度依存性が小さい基準電圧発生回路１１、電源電圧に依存するＡＤＣ出力電圧を出力し、温度依存性が小さいＡＤＣ１２、不揮発性メモリ１３、及び比較演算回路１４から構成されている。比較演算回路１４は、基準電圧発生回路１１から出力した基準電圧を入力し、この電圧をデジタル変換するＡＤＣ１２から出力されたＡＤＣ出力電圧と不揮発性メモリ１３に記憶されたメモリ設定値とを比較演算し、演算した信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力する。この演算した信号が“Ｈｉｇｈ”の場合、マイコン・論理回路部２及びメモリ部３は非活性状態となり、且つ制御部４からシステムリセット指令が発せられる。【選択図】  図１
2006170936.tif 000002
【特許請求の範囲】
【請求項１】
電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、
前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、
予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、
前記ＡＤＣ出力電圧及び前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値を比較演算する比較演算回路と
を具備することを特徴とする電源電圧検知回路。
【請求項２】
電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、
前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、
予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、
前記メモリ設定値を加減算する設定レジスタと、
前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を比較演算する比較演算回路と
を具備することを特徴とする電源電圧検知回路。
【請求項３】
電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、前記ＡＤＣ出力電圧及び前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値を比較演算する比較演算回路とを有する電源電圧検知回路と、
前記比較演算回路から出力された信号を入力し、前記ＡＤＣ出力電圧が前記メモリ設定値よりも高い場合の前記比較演算回路から出力された信号にもとづいてシステムリセット指令を発する制御部と
を具備することを特徴とする半導体集積回路装置。
【請求項４】
電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、前記メモリ設定値を加減算する設定レジスタと、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を比較演算する比較演算回路とを有する電源電圧検知回路と、
前記比較演算回路から出力された信号を入力し、前記ＡＤＣ出力電圧が前記メモリ設定値又は加減算された前記メモリ設定値よりも高い場合の前記比較演算回路から出力された信号にもとづいてシステムリセット指令を発する制御部と
を具備することを特徴とする半導体集積回路装置。
【請求項５】
電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリとを有する電源電圧検知回路と、
前記ＡＤＣ出力電圧及び前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値を比較演算する演算部を有し、前記ＡＤＣ出力電圧が前記メモリ設定値よりも小さい場合の前記演算部から出力された信号にもとづいてシステムリセット指令を発するＣＰＵと
を具備することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を検知する電源電圧検知回路及びそれを搭載した半導体集積回路装置に関する。
【背景技術】
【０００２】
素子の微細化、高集積度化、及び低消費電力化の進展に伴い、各種電子機器等に用いられる半導体集積回路装置では、使用する電源電圧の低下とともにその許容変動範囲がより厳しくなっている。このため電源電圧を高精度に検知する電源電圧検知回路が求められ、電源電圧検知回路を構成する基準電圧発生回路には電源電圧及び温度依存性の小さいものが要求されている（例えば、特許文献１参照。）。
【０００３】
ところが、特許文献１等に記載されている電源電圧検知回路では、電源電圧及び温度依存性の小さい基準電圧発生回路が設けられているが、拡散・組み立て等のプロセスバラツキにより発生する各製品間での検知電圧の変動を補正するための回路の規模が増大するという問題点がある。また、電源電圧の最低保証電圧の設定を任意に変更することができないという問題点がある。
【特許文献１】特開２００３−１７３６７４号公報（頁１５、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、回路規模の増大を抑え、且つ電源電圧を高精度に検知できる電源電圧検知回路及びそれを搭載した半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の電源電圧検知回路は、電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、前記ＡＤＣ出力電圧及び前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値を比較演算する比較演算回路とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路装置は、電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、前記ＡＤＣ出力電圧及び前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値を比較演算する比較演算回路とを有する電源電圧検知回路と、前記比較演算回路から出力された信号を入力し、前記ＡＤＣ出力電圧が前記メモリ設定値よりも高い場合の前記比較演算回路から出力された信号にもとづいてシステムリセット指令を発する制御部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路規模の増大を抑え、且つ電源電圧を高精度に検知できる電源電圧検知回路及びそれを搭載した半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置を示すブロック図、図２は電源電圧とＡＤＣの出力電圧の関係を示す図である。本実施例では、電源電圧検知回路をマイクロコンピュータに適用している。
【００１０】
図１に示すように、半導体集積回路装置２０には、基準電圧検知回路１、マイコン・論理回路部２、メモリ部３、及び制御部４が設けられている。
【００１１】
基準電圧検知回路１は、基準電圧発生回路１１、ＡＤＣ（Analog−to−Digital  Converter）１２、不揮発性メモリ１３、及び比較演算回路１４から構成され、電源電圧（Ｖ１）を検知してその信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力する。
【００１２】
基準電圧発生回路１１は、電源電圧（Ｖ１）が供給され、一定な基準電圧（Ｖ２）を発生し、この信号をＡＤＣ１２に出力する。ここで、基準電圧発生回路には電源電圧依存性及び温度依存性の小さいものを用いている。例えば、電源電圧依存性が数十ｐｐｍ／Ｖ以下で、温度依存性が数十ｐｐｍ／℃以下のバンドギャップリファレンス回路などを用いるのが好ましい。なお、バンドギャップリファレンス回路を用いた基準電圧発生回路であっても、拡散・組み立て等のプロセスバラツキにより各製品間で基準電圧の値は異なる。
【００１３】
ＡＤＣ１２は、電源電圧（Ｖ１）が供給され、基準電圧発生回路１１から出力された基準電圧（Ｖ２）信号を入力し、この信号をデジタル変換し、デジタル変換した電圧（ＡＤＣ出力電圧  Ｖ３）を比較演算回路１４に出力する。あわせて、ＡＤＣ１２は制御部４からの指令により、このＡＤＣ出力電圧を不揮発性メモリ１３に出力する。ここで、ＡＤＣ１２には温度依存性の小さいものを用いている。例えば、温度依存性が数十ｐｐｍ／℃以下の逐次比較型ＡＤＣを用いるのが好ましい。
【００１４】
図２に示すように、ＡＤＣ１２から出力されるデジタル値であるＡＤＣ出力電圧（Ｖ３）の値は、電源電圧が高くなると減少し、一方電源電圧が低くなると増大する。ここで、基準電圧（Ｖ２）は電源電圧（Ｖ１）よりも低く設定されている。例えば、電源電圧（Ｖ１）が５Ｖ、基準電圧（Ｖ２）が１．２５Ｖに設定され、電源電圧（Ｖ１）が変動して電圧低下が発生しても基準電圧（Ｖ２）の値は電源電圧（Ｖ１）よりも十分小さい。なお、ＡＤＣ１２は出力信号精度を考慮し、１０ｂｉｔ以上の精度を有するものが好ましい。
【００１５】
不揮発性メモリ１３には、予め、製品の出荷前段階などでＡＤＣ１２から出力されたＡＤＣ出力電圧が入力され、これがメモリ設定値（Ｖ４）として記憶されている。そして、不揮発性メモリ１３は制御部４からの指令によりメモリ設定値（Ｖ４）を比較演算回路１４に出力する。ここで、不揮発性メモリ１３にはＮＡＮＤ型フラッシュメモリを用いているが、ＮＯＲ型フラッシュメモリ、ＥＥＰＲＯＭ、或いは強誘電体メモリ（ＦｅＲＡＭ）などを用いてもよい。
【００１６】
比較演算回路１４は、ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）と不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）とを比較演算し、演算した信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力する。ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）が不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）よりも低い場合、比較演算回路１４から出力される信号レベルは“Ｌｏｗ”となる。一方、ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）が不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）よりも高い場合、比較演算回路１４から出力される信号レベルは“Ｈｉｇｈ”となる。
【００１７】
制御部４は、電源電圧検知回路１の動作を制御し、比較演算回路１４から出力された信号を入力し、この信号をマイコン・論理回路部２及びメモリ部３に出力する。あわせて、比較演算回路１４から出力された信号レベルが“Ｈｉｇｈ”の場合、半導体集積回路装置２０のシステムリセット指令を発する。
【００１８】
マイコン・論理回路部２は、メモリ部３とデータの書き込み及び読み出し作業を行い、比較演算回路１４から出力された信号を入力する。そして、比較演算回路１４から出力された信号レベルが“Ｌｏｗ”の場合、マイコン・論理回路部２は活性状態となり、一方、比較演算回路１４から出力された信号レベルが“Ｈｉｇｈ”の場合、マイコン・論理回路部２は非活性状態となり、動作を停止する。
【００１９】
メモリ部３は、比較演算回路１４から出力された信号を入力する。そして、比較演算回路１４から出力された信号レベルが“Ｌｏｗ”の場合、メモリ部３は活性状態となり、一方、比較演算回路１４から出力された信号レベルが“Ｈｉｇｈ”の場合、メモリ部３は非活性状態となり、動作を停止する。
【００２０】
次に、半導体集積回路装置の動作について、図３及び図４を参照して説明する。図３は半導体集積回路装置の動作を示すフローチャート、図４は半導体集積回路装置の動作を示すタイミングチャートである。
【００２１】
図３に示すように、まず、半導体集積回路装置２０の製品出荷段階では、半導体集積回路装置２０に電源の最低保証動作電圧（以降Ｖｄｄｍｉｎ．と呼称する）が印加され、基準電圧発生回路１１から出力された基準電圧がＡＤＣ１２でデジタル変換される（ステップＳ１）。次に、ＡＤＣ１２から出力されたＡＤＣ出力電圧が不揮発性メモリ１３にメモリ設定値（Ｖ４）として記憶される。ここで、不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）は、同一Ｖｄｄｍｉｎ．条件でも拡散・組み立て等のプロセスバラツキにより各製品間で異なる（ステップＳ２）。
【００２２】
続いて、半導体集積回路装置２０の通常動作時では、半導体集積回路装置２０の電源がオンされる（ステップＳ１０）。そして、リセット状態が解除され、半導体集積回路装置２０の動作が開始される（ステップＳ１１）。次に、基準電圧発生回路１１から出力された基準電圧（Ｖ２）がＡＤＣ１２でデジタル変換され、ＡＤＣ出力電圧（Ｖ３）が出力される（ステップＳ１２）。続いて、予め不揮発性メモリ１３に記憶されているメモリ設定値（Ｖ４）が呼び出される（ステップＳ１３）。
【００２３】
そして、ＡＤＣ出力電圧（Ｖ３）とメモリ設定値（Ｖ４）とが比較演算回路１４に入力され、データの比較及び判定が行われる。ここで、図４に示すように、データ比較判定は電源電圧の変動値に応じて、基準電圧発生回路１１から出力され、デジタル変換されたＡＤＣ出力電圧（Ｖ３）と予め不揮発性メモリ１３に記憶されているメモリ設定値とが比較演算される。ここではメモリ設定値（Ｖ４）をＡＤＣ出力電圧値“Ｂ”とし、例えば、ＡＤＣ出力電圧（Ｖ３）値が“Ｂ乃至Ｅ”の範囲の場合、比較演算回路１４から出力された信号レベルが“Ｌｏｗ”となる。一方、ＡＤＣ出力電圧値が“Ａ”の場合、比較演算回路１４から出力された信号レベルが“Ｈｉｇｈ”となる（ステップＳ１４）。
【００２４】
次に、比較演算回路１４から出力された信号レベルが“Ｌｏｗ”の場合、図４に示すように、制御部４からシステムリセット指令は発せられず、マイコン・論理回路部２及びメモリ部３は活性状態が維持される。そして、制御部４に設けられているカウンタにより所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４に入力される（ステップＳ１５）。一方、比較演算回路１４から出力された信号レベルが“Ｈｉｇｈ”の場合、マイコン・論理回路部２及びメモリ部３は非活性状態となり動作を停止する。あわせて、比較演算回路１４から出力された“Ｈｉｇｈ”の信号レベルにもとづいて、制御部４がシステムリセット指令を発する（ステップＳ１６）。そして、所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４に入力される。
【００２５】
上述したように、本実施例の半導体集積回路装置では、電源から電圧が供給され、電源電圧依存性及び温度依存性が小さく、一定な基準電圧（Ｖ２）を発生する基準電圧発生回路１１と、電源が供給され、基準電圧（Ｖ２）を入力し、この電圧をデジタル変換し、電源電圧（Ｖ１）に依存するＡＤＣ出力電圧（Ｖ３）を出力する温度依存性が小さいＡＤＣ１２と、予め電源のＶｄｄｍｉｎ．でのＡＤＣ出力電圧をメモリ設定値（Ｖ４）として記憶する不揮発性メモリ１３と、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）を入力し、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）を比較演算する比較演算回路１４とを有する電源電圧検知回路１が設けられている。そして、予め、製品ごとに製品出荷段階での最低保証電圧Ｖｄｍｉｎが不揮発性メモリ１３にメモリ設定値（Ｖ４）として記憶されている。このメモリ設定値（Ｖ４）とＡＤＣ出力電圧（Ｖ３）とが比較演算され、ＡＤＣ出力電圧（Ｖ３）がメモリ設定値（Ｖ４）よりも大きい場合、システムリセット指令が発せられる。
【００２６】
このため、拡散・組み立て等でのプロセスバラツキにより発生する各製品間での検知電圧の変動がなく、高精度に電源電圧（Ｖ１）を検知することができる。従って、電源がＶｄｄｍｉｎ．以下になった場合に発生するマイコン・論理回路部２及びメモリ部３等の誤動作を防止することができる。また、拡散・組み立て等でのプロセスバラツキにより発生する各製品間での検知電圧の変動を補正する補正回路を設ける必要がないので電源電圧検知回路の回路規模の増大を抑制することができる。更に、電源がＶｄｄｍｉｎ．以下になった場合、制御部４は比較演算回路１４から出力された“Ｈｉｇｈ”レベルの信号にもとづいてシステムリセット指令を発するのでマイコン・論理回路部２及びメモリ部３等の停止期間を短くすることができる。
【００２７】
なお、本実施例では、電源電圧検知回路１をマイクロコンピュータに適用しているが、論理回路、メモリやアナログ回路等を搭載したＳｏＣ（System  on  ａ  chip）、マイクロプロセッサなどにも適用できる。
【実施例２】
【００２８】
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図５は半導体集積回路装置を示すブロック図である。本実施例では電源電圧検知回路にメモリ設定値を変更するための設定レジスタを設けている。
【００２９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３０】
図５に示すように、半導体集積回路装置２０ａには、基準電圧検知回路１ａ、マイコン・論理回路部２、メモリ部３、及び制御部４が設けられている。
【００３１】
基準電圧検知回路１ａは、基準電圧発生回路１１、ＡＤＣ１２、不揮発性メモリ１３、比較演算回路１４ａ、及び設定レジスタ１５から構成され、電源電圧を検知してその信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力する。
【００３２】
設定レジスタ１５は、制御部４の指令により、予め不揮発性メモリ１３に記憶され、不揮発性メモリ１３から出力されるメモリ設定値（Ｖ４）を加減算してその値を変更する。比較演算回路１４ａは、設定レジスタ１５が動作しない場合、ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）と不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）とを比較演算し、演算した信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力し、設定レジスタ１５が動作している場合、ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）と設定レジスタ１５で加減算されたメモリ設定値（Ｖ４）とを比較演算し、演算した信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力する。ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）がメモリ設定値（Ｖ４）或いは設定レジスタ１５で加減算されたメモリ設定値（Ｖ４）よりも低い場合、比較演算回路１４ａから出力された信号レベルは“Ｌｏｗ”となる。一方、ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）がメモリ設定値（Ｖ４）或いは設定レジスタ１５で加減算されたメモリ設定値（Ｖ４）よりも高い場合、比較演算回路１４ａから出力された信号レベルは“Ｈｉｇｈ”となる。
【００３３】
次に、半導体集積回路装置の動作について、図６及び図７を参照して説明する。図６は半導体集積回路装置の動作を示すフローチャート、図７は半導体集積回路装置の動作を示すタイミングチャートである。ここで、出荷前の動作、データを呼び出す動作、及び通常動作時の電源オン乃至基準電圧をＡ／Ｄ変換動作までは実施例１と同様なので説明を省略する。
【００３４】
図６に示すように、設定レジスタの動作する前では、ＡＤＣ出力電圧（Ｖ３）とメモリ設定値（Ｖ４）とが比較演算回路１４ａに入力され、データの比較及び判定が行われる。ここで、図７に示すように、データ比較判定は電源電圧（Ｖ１）の変動値に応じて、基準電圧発生回路１１から出力され、デジタル変換されたＡＤＣ出力電圧（Ｖ３）と予め不揮発性メモリ１３に記憶されている記憶電圧としてのメモリ設定値（Ｖ４）“Ｂ”とが比較演算される（ステップＳ１４ａ）。
【００３５】
次に、比較演算回路１４ａから出力された信号レベルが“Ｌｏｗ”の場合、制御部４からシステムリセット指令は発せられず、マイコン・論理回路部２及びメモリ部３は活性状態が維持される。そして、制御部４に設けられているカウンタにより所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される（ステップＳ１５）。一方、比較演算回路１４ａから出力された信号レベルが“Ｈｉｇｈ”の場合、マイコン・論理回路部２及びメモリ部３は非活性状態となり動作を停止する。あわせて、比較演算回路１４ａから出力された“Ｈｉｇｈ”の信号レベルにもとづいて、制御部４がシステムリセット指令を発する（ステップＳ１６ａ）。そして、所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される。
【００３６】
次に、１回目のシステムリセット後では、設定レジスタ１５が動作し、ＡＤＣ出力電圧（Ｖ３）と設定レジスタ１５で減算されたメモリ設定値（Ｖ４）とが比較演算回路１４ａに入力され、データの比較及び判定が行われる。ここで、図７に示すように、データ比較判定は電源電圧（Ｖ１）の変動値に応じて、基準電圧発生回路１１から出力され、デジタル変換されたＡＤＣ出力電圧（Ｖ３）と設定レジスタ１５で減算されたメモリ設定値（Ｖ４）“Ｃ”とが比較演算される（ステップＳ１４ａ）。
【００３７】
次に、比較演算回路１４ａから出力された信号レベルが“Ｈｉｇｈ”の場合、マイコン・論理回路部２及びメモリ部３は非活性状態となり動作を停止する。あわせて、比較演算回路１４ａから出力された“Ｈｉｇｈ”の信号レベルにもとづいて、制御部４がシステムリセット指令を発する（ステップＳ１６ａ）。そして、所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される。なお、図７に図示していないが、比較演算回路１４ａから出力される信号レベルが“Ｌｏｗ”の場合、制御部４からシステムリセット指令は発せられず、マイコン・論理回路部２及びメモリ部３は活性状態が維持される。
【００３８】
上述したように、本実施例の半導体集積回路装置では、電源から電圧が供給され、電源電圧依存性及び温度依存性が小さく、一定な基準電圧（Ｖ２）を発生する基準電圧発生回路１１と、電源から電圧が供給され、基準電圧（Ｖ２）を入力し、この電圧をデジタル変換し、電源電圧（Ｖ１）に依存するＡＤＣ出力電圧を出力する温度依存性が小さいＡＤＣ１２と、予め電源の最低動作保障電圧でのＡＤＣ出力電圧をメモリ設定値（Ｖ４）として記憶する不揮発性メモリ１３と、メモリ設定値を加減算し、その値を変更する設定レジスタ１５と、設定レジスタ１５が動作しない場合、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）を入力し、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）を比較演算し、設定レジスタが動作している場合、ＡＤＣ出力電圧（Ｖ３）及び加減算されたメモリ設定値（Ｖ４）を入力し、ＡＤＣ出力電圧（Ｖ３）及び加減算されたメモリ設定値（Ｖ４）を比較演算する比較演算回路１４ａとを有する電源電圧検知回路１ａが設けられている。そして、予め、製品ごとに製品出荷段階での最低保証電圧Ｖｄｍｉｎが不揮発性メモリ１３にメモリ設定値（Ｖ４）として記憶されている。このメモリ設定値（Ｖ４）とＡＤＣ出力電圧（Ｖ３）とが比較演算され、ＡＤＣ出力電圧（Ｖ３）がメモリ設定値（Ｖ４）よりも大きい場合、システムリセット指令が発せられる。
【００３９】
このため、拡散・組み立て等でのプロセスバラツキにより発生する各製品間での検知電圧の変動がなく、高精度に電源電圧を検知することができる。従って、電源が最低動作保証電圧以下になった場合に発生するマイコン・論理回路部２及びメモリ部３等の誤動作を防止することができる。また、拡散・組み立て等でのプロセスバラツキにより発生する各製品間での検知電圧の変動を補正する補正回路を設ける必要がないので電源電圧検知回路の回路規模の増大を抑制することができる。そして、電源がＶｄｄｍｉｎ．以下になった場合、制御部４は比較演算回路１４ａから出力された“Ｈｉｇｈ”レベルの信号にもとづいてシステムリセット指令を発するのでマイコン・論理回路部２及びメモリ部３等の停止期間を短くすることができる。更に、設定レジスタを用いて、任意にメモリ設定値を変更することができるので、電源がＶｄｄｍｉｎ．以下になった場合に発生するマイコン・論理回路部２及びメモリ部３等の誤動作を製品ごとに精度よく防止することができる。
【００４０】
なお、本実施例では、１回目のシステムリセット以降、設定レジスタ１５を用いてメモリ設定値を減算処理してその値変更しているが、加算処理してメモリ設定値を変更してもよい。また、システムリセット回数の設定を制御部４を用いて任意に変更してもよい。
【実施例３】
【００４１】
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図８は半導体集積回路装置を示すブロック図である。本実施例ではＡＤＣ出力電圧及び不揮発性メモリのメモリ設定値の比較演算をＣＰＵ内で行っている。
【００４２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４３】
図８に示すように、半導体集積回路装置２０ｂには、基準電圧検知回路１ｂ、メモリ部３、ＣＰＵ（Central  Processing  Unit）５、及び論理回路部６が設けられている。
【００４４】
基準電圧検知回路１ｂは、基準電圧発生回路１１、ＡＤＣ１２、及び不揮発性メモリ１３から構成され、電源電圧（Ｖ１）を検知し、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）情報をＣＰＵ５に出力する。
【００４５】
ＡＤＣ１２は、電源電圧（Ｖ１）が供給され、基準電圧発生回路１１から出力された基準電圧（Ｖ２）信号を入力し、この信号をデジタル変換し、電源電圧（Ｖ１）に依存するデジタル変換した電圧（ＡＤＣ出力電圧  Ｖ３）をＣＰＵ５に出力する。あわせて、ＡＤＣ１２はＣＰＵ５からの指令により、このＡＤＣ出力電圧を不揮発性メモリ１３に出力する。
【００４６】
不揮発性メモリ１３には、予め、製品の出荷前段階などでＡＤＣ１２から出力されたＡＤＣ出力電圧が入力され、これがメモリ設定値（Ｖ４）として記憶されている。そして、不揮発性メモリ１３はＣＰＵ５からの指令によりメモリ設定値（Ｖ４）をＣＰＵ５に出力する。
【００４７】
ＣＰＵ５には、ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）と不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）とを入力し、比較演算する演算部１６が設けられている。そして、ＣＰＵ５は演算した信号をメモリ部３及び論理回路部６に制御部４を介して出力する。ＡＤＣ１２から出力されたＡＤＣ出力電圧（Ｖ３）が不揮発性メモリ１３に記憶されたメモリ設定値（Ｖ４）よりも低い場合、ＣＰＵ５から出力される信号レベルは“Ｌｏｗ”となる。一方、ＡＤＣ１２から出力された電圧が不揮発性メモリ１３に記憶された記憶電圧よりも高い場合、ＣＰＵ５から出力される信号レベルは“Ｈｉｇｈ”となる。そして、ＣＰＵ５から出力される信号レベルが“Ｈｉｇｈ”の場合、システムリセット指令がＣＰＵ５から発せられる。
【００４８】
メモリ部３は、ＣＰＵ５から出力された信号を入力する。そして、ＣＰＵ５から出力された信号レベルが“Ｌｏｗ”の場合、メモリ部３は活性状態となり、一方、ＣＰＵ５から出力された信号レベルが“Ｈｉｇｈ”の場合、メモリ部３は非活性状態となり、動作を停止する。
【００４９】
論理回路部６は、ＣＰＵ５から出力された信号を入力する。そして、ＣＰＵ５から出力された信号レベルが“Ｌｏｗ”の場合、論理回路部６は活性状態となり、一方、ＣＰＵ５から出力された信号レベルが“Ｈｉｇｈ”の場合、論理回路部６は非活性状態となり、動作を停止する。
【００５０】
上述したように、本実施例の半導体集積回路装置では、電源から電圧が供給され、電源電圧依存性及び温度依存性が小さく、一定な基準電圧（Ｖ２）を発生する基準電圧発生回路１１と、電源から電圧が供給され、基準電圧（Ｖ２）を入力し、この電圧をデジタル変換し、電源電圧（Ｖ１）に依存するＡＤＣ出力電圧（Ｖ３）を出力する温度依存性が小さいＡＤＣ１２と、予め電源のＶｄｄｍｉｎ．でのＡＤＣ出力電圧をメモリ設定値（Ｖ４）として記憶する不揮発性メモリ１３とを有する電源電圧検知回路１ｂと、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）を入力し、ＡＤＣ出力電圧（Ｖ３）及びメモリ設定値（Ｖ４）を比較演算する演算部１６を有するＣＰＵ５が設けられている。そして、予め、製品ごとに製品出荷段階での最低保証電圧Ｖｄｍｉｎが不揮発性メモリ１３にメモリ設定値（Ｖ４）として記憶されている。このメモリ設定値（Ｖ４）とＡＤＣ出力電圧（Ｖ３）とが比較演算され、ＡＤＣ出力電圧（Ｖ３）がメモリ設定値（Ｖ４）よりも大きい場合、システムリセット指令が発せられる。
【００５１】
このため、拡散・組み立て等でのプロセスバラツキにより発生する各製品間での検知電圧の変動がなく、高精度に電源電圧（Ｖ１）を検知することができる。従って、電源がＶｄｄｍｉｎ．以下になった場合に発生するメモリ部３及び論理回路部６等の誤動作を防止することができる。また、拡散・組み立て等でのプロセスバラツキにより発生する各製品間での検知電圧の変動を補正する補正回路及び比較演算回路を設ける必要がないので電源電圧検知回路の回路規模の増大を実施例１よりも抑制することができる。更に、電源がＶｄｄｍｉｎ．以下になった場合、ＣＰＵ５は演算部１６から出力された“Ｈｉｇｈ”レベルの信号にもとづいてシステムリセット指令を発するのでメモリ部３及び論理回路部６等の停止期間を短くすることができる。
【実施例４】
【００５２】
次に、本発明の実施例４に係る半導体集積回路装置について、図面を参照して説明する。図９は半導体集積回路装置の動作を示すフローチャートである。本実施例では電源電圧が低下した場合、システムリセット指令が発せられる前に、割り込み動作を行い、その構成は実施例２と同一である。
【００５３】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。ここで、出荷前の動作、データを呼び出す動作、及び通常動作時の電源オン乃至設定レジスタの動作する前では実施例２と同様なので説明を省略する。
【００５４】
図９に示すように、比較演算回路１４ａから出力された信号レベルが“Ｌｏｗ”の場合、制御部４からシステムリセット指令は発せられず、マイコン・論理回路部２及びメモリ部３は活性状態が維持される。そして、制御部４に設けられているカウンタにより所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される（ステップＳ１５）。一方、比較演算回路１４ａから出力された信号レベルが“Ｈｉｇｈ”の場合（データ比較判定で１回目の“ＹＥＳ”判定）、割り込み発生を行う。具体的には、割り込み信号を入力した制御部４は、電源電圧（Ｖ１）がＶｄｄｍｉｎ．近傍まで低下していると判断し、処理中の重要なデータなどをメモリ部３に記憶させ、処理実行中の作業をストップさせる（ステップＳ１７）。そして、所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される。
【００５５】
次に、割り込み実行後では、設定レジスタ１５が動作し、ＡＤＣ出力電圧（Ｖ３）と設定レジスタ１５で減算或いは加算されたメモリ設定値（Ｖ４）とが比較演算回路１４に入力され、データの比較及び判定が行われる（ステップＳ１４ａ）。比較演算回路１４ａから出力された信号レベルが“Ｌｏｗ”の場合、制御部４からシステムリセット指令は発せられない。そして、制御部４に設けられているカウンタにより所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される（ステップＳ１５）。一方、比較演算回路１４ａから出力された信号レベルが“Ｈｉｇｈ”の場合、マイコン・論理回路部２及びメモリ部３は非活性状態となり動作を停止する。あわせて、比較演算回路１４ａから出力された“Ｈｉｇｈ”の信号レベルにもとづいて、制御部４がシステムリセット指令を発する（ステップＳ１６ａ）。そして、所定時間カウントされた後、再度ＡＤＣ出力電圧（Ｖ３）が比較演算回路１４ａに入力される。ここで、システムリセット指令が発せられ、電源電圧（Ｖ１）が回復した時点で、マイコンの動作が復帰する。
【００５６】
上述したように、本実施例の半導体集積回路装置では、データ比較判定で１回目の“ＹＥＳ”判定が出た場合、割り込み発生が行われ、割り込み信号を入力した制御部４は、電源電圧（Ｖ１）がＶｄｄｍｉｎ．近傍まで低下していると判断し、処理中の重要なデータなどをメモリ部３に記憶させ、処理実行中の作業をストップさせる。割り込み実行後に再度データ比較判定で “ＹＥＳ”判定が出た場合、システムリセット指令が発せられる。
【００５７】
このため、実施例１の効果の他に、処理中の重要なデータなどの保存や電源電圧（Ｖ１）の低下による誤作業をストップさせることができる。
【００５８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５９】
例えば、実施例３のＣＰＵ５内に所定時間をカウントするカウンタ、及びメモリ設定値を加減算してその値を変更する設定レジスタを設けてもよい。
【００６０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、前記メモリ設定値を加減算する設定レジスタと、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を比較演算する比較演算回路とを有する電源電圧検知回路と、前記比較演算回路から出力された信号を入力し、前記ＡＤＣ出力電圧が前記メモリ設定値又は加減算された前記メモリ設定値よりも高い場合の前記比較演算回路から出力された信号にもとづいてシステムリセット指令を発する制御部とを具備し、前記設定レジスタは電源オン後、前記制御部からシステムリセット指令が発せられた後に動作して前記メモリ設定値の加減算を行う半導体集積回路装置。
【００６１】
（付記２）  電源から電圧が供給され、一定な基準電圧を発生する基準電圧発生回路と、前記電源から電圧が供給され、前記基準電圧を入力し、前記基準電圧をデジタル変換し、前記電源電圧に依存するＡＤＣ出力電圧を出力するＡＤＣと、予めＡＤＣ出力電圧をメモリ設定値として記憶する不揮発性メモリと、前記メモリ設定値を加減算する設定レジスタと、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を入力し、前記ＡＤＣ出力電圧及び前記メモリ設定値、又は前記ＡＤＣ出力電圧及び加減算された前記メモリ設定値を比較演算する比較演算回路とを有する電源電圧検知回路と、前記比較演算回路から出力された信号を入力し、前記ＡＤＣ出力電圧が前記メモリ設定値又は加減算された前記メモリ設定値よりも高い場合の前記比較演算回路から出力された信号にもとづいてシステムリセット指令を発する制御部とを具備し、前記設定レジスタは電源オン後、前記制御部からシステムリセット指令が発せられた後に動作して任意に前記メモリ設定値の加減算を行う半導体集積回路装置。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る半導体集積回路装置を示すブロック図。
【図２】本発明の実施例１に係る電源電圧とＡＤＣの出力電圧の関係を示す図。
【図３】本発明の実施例１に係る半導体集積回路装置の動作を示すフローチャート。
【図４】本発明の実施例１に係る半導体集積回路装置の動作を示すタイミングチャート。
【図５】本発明の実施例２に係る半導体集積回路装置を示すブロック図。
【図６】本発明の実施例２に係る半導体集積回路装置の動作を示すフローチャート。
【図７】本発明の実施例２に係る半導体集積回路装置の動作を示すタイミングチャート。
【図８】本発明の実施例３に係る半導体集積回路装置を示すブロック図。
【図９】本発明の実施例４に係る半導体集積回路装置の動作を示すフローチャート。
【符号の説明】
【００６３】
１、１ａ、１ｂ  電源電圧検知回路
２  マイコン・論理回路部
３  メモリ部
４  制御部
５  ＣＰＵ
６  論理回路部
１１  基準電圧発生回路
１２  ＡＤＣ
１３  不揮発性メモリ
１４、１４ａ  比較演算回路
１５  設定レジスタ
１６  演算部
２０、２０ａ、２０ｂ  半導体集積回路装置
【図１】
2006170936.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006170936.tif 000007
【図６】
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【図７】
2006170936.tif 000009
【図８】
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【図９】
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