(57)【要約】【課題】  大容量の負荷を安定して駆動することができるデータラッチ回路およびそれを用いた液晶表示装置を実現する。【解決手段】  本発明のデータラッチ回路およびそれを用いた液晶表示装置は、第１および第２の信号レベルの間を交互に周期的に遷移する第１のクロック信号ＣＫと、ＣＫと略相補的な第２のクロック信号ＢＣＫと、ＣＫ／ＢＣＫの信号レベルに基づいて、入力されるデータ信号ＩＮの取り込みと保持および出力を行うデータラッチ２３と、ＣＫおよびＢＣＫが同時に第１または第２の信号レベルにある期間は、ＩＮの取り込みを行わないようデータラッチ２３を制御する制御回路２４を有する。【選択図】  図２
2006333105.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の信号レベルの間を交互に周期的に遷移する第１のクロック信号と、
前記第１のクロック信号と略相補的な第２のクロック信号と、
前記第１および前記第２のクロック信号の信号レベルに基づいて、入力されるデータ信号の取り込みと保持および出力を行うラッチ手段と、
前記第１および前記第２のクロック信号がともに前記第１または前記第２の信号レベルにある期間は、前記データ信号の取り込みを行わないよう前記ラッチ手段を制御する制御手段を有することを特徴とするデータラッチ回路。
【請求項２】
第１のクロック信号、および前記第１のクロック信号と略相補的な第２のクロック信号と、
ソース端子が第１の電源に接続され、ゲート端子が前記第１のクロック信号に接続された第１の導電型を有する第１のトランジスタと、
ソース端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が入力信号に接続された前記第１の導電型を有する第２のトランジスタと、
ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子が前記入力信号に接続された第２の導電型を有する第３のトランジスタと、
ドレイン端子が前記第３のトランジスタのソース端子に接続され、ゲート端子が前記第２のクロック信号に接続された前記第２の導電型を有する第４のトランジスタと、
ソース端子が前記第１の電源に接続され、ゲート端子が前記第２のクロック信号に接続された前記第１の導電型を有する第５のトランジスタと、
ソース端子が前記第５のトランジスタのドレイン端子に接続され、ゲート端子が出力信号に接続され、ドレイン端子が前記第２のトランジスタの前記ドレイン端子に接続された前記第１の導電型を有する第６のトランジスタと、
ドレイン端子が前記第６のトランジスタの前記ドレイン端子に接続され、ゲート端子が前記出力信号に接続された前記第２の導電型を有する第７のトランジスタと、
ドレイン端子が前記第７のトランジスタのソース端子に接続され、ゲート端子が前記第１のクロック信号に接続され、ソース端子が第２の電源に接続された前記第２の導電型を有する第８のトランジスタと、
入力端子が前記第６のトランジスタの前記ドレイン端子に接続され、出力端子が前記出力信号に接続されたインバータと、
第１の入力端子が前記第１のクロック信号に接続され、第２の入力端子が前記第２のクロック信号に接続され、第３の入力端子が前記入力信号に接続されたＮＡＮＤ回路と、
ソース端子が前記第１の電源に接続され、ゲート端子が前記ＮＡＮＤ回路の出力端子に接続され、ドレイン端子が前記第２のトランジスタの前記ドレイン端子に接続された前記第１の導電型を有する第９のトランジスタと、
ドレイン端子が前記第４のトランジスタのソース端子に接続され、ゲート端子が前記ＮＡＮＤ回路の前記出力端子に接続され、ソース端子が前記第２の電源に接続された前記第２の導電型を有する第１０のトランジスタを有することを特徴とするデータラッチ回路。
【請求項３】
第１のクロック信号、および前記第１のクロック信号と略相補的な第２のクロック信号と、
ソース端子が第１の電源に接続され、ゲート端子が前記第１のクロック信号に接続された第１の導電型を有する第１のトランジスタと、
ソース端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が入力信号に接続された前記第１の導電型を有する第２のトランジスタと、
ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子が前記入力信号に接続された第２の導電型を有する第３のトランジスタと、
ドレイン端子が前記第３のトランジスタのソース端子に接続され、ゲート端子が前記第２のクロック信号に接続された前記第２の導電型を有する第４のトランジスタと、
ソース端子が前記第１の電源に接続され、ゲート端子が前記第２のクロック信号に接続された前記第１の導電型を有する第５のトランジスタと、
ソース端子が前記第５のトランジスタのドレイン端子に接続され、ゲート端子が出力信号に接続され、ドレイン端子が前記第２のトランジスタの前記ドレイン端子に接続された前記第１の導電型を有する第６のトランジスタと、
ドレイン端子が前記第６のトランジスタの前記ドレイン端子に接続され、ゲート端子が前記出力信号に接続された前記第２の導電型を有する第７のトランジスタと、
ドレイン端子が前記第７のトランジスタのソース端子に接続され、ゲート端子が前記第１のクロック信号に接続され、ソース端子が第２の電源に接続された前記第２の導電型を有する第８のトランジスタと、
入力端子が前記第６のトランジスタの前記ドレイン端子に接続され、出力端子が前記出力信号に接続されたインバータと、
第１の入力端子が前記第１のクロック信号に接続され、第２の入力端子が前記第２のクロック信号に接続されたＮＡＮＤ回路と、
ドレイン端子が前記第４のトランジスタのソース端子に接続され、ゲート端子が前記ＮＡＮＤ回路の出力端子に接続され、ソース端子が前記第２の電源に接続された前記第２の導電型を有する第９のトランジスタを有することを特徴とするデータラッチ回路。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載のデータラッチ回路と、
表示画素が行および列方向に繰り返し配置された画素アレイと、
一連の前記表示画素を行方向に選択駆動するために、前記データラッチ回路の出力に接続された走査線と、
前記走査線に略直行する列方向に前記画素アレイに隣接して設けられ、複数の前記データラッチ回路を有する走査線駆動手段と、
前記走査線を選択するために、あらかじめ定められた順序に従って選択信号を順次生成し前記走査線駆動手段へ供給する走査線選択手段を有することを特徴とする液晶表示装置。
【請求項５】
前記走査線選択手段は、選択開始信号をクロック信号によって順次転送して前記選択信号を生成するよう構成された複数のシフトレジスタを有することを特徴とする請求項４に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補的なクロック信号により入力データをラッチするデータラッチ回路およびそれを用いた液晶表示装置に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置は、アレイ基板と対向基板との間に液晶層を挟んで封止した構造になっている。アレイ基板は、行および列方向に繰り返しマトリクス状に配置された複数の画素電極と、これら画素電極に沿って行方向に配置された複数の走査線と、これら画素電極に沿って列方向に配置された複数の信号線と、信号線および走査線の交点付近に配置された画素ＴＦＴ（Thin Film Transistor）とを有する。画素ＴＦＴは、走査線の電圧によりオン／オフし、オンした場合には、対応する信号線の電圧を画素電極に供給する。
【０００３】
近年、ＴＦＴ特性の向上、および微細加工技術の進歩により、走査線を駆動する走査線制御回路と、信号線を駆動する信号線制御回路とをアレイ基板上に形成する（例えば、「特許文献１」を参照。）ことも技術的には可能となっている。
【０００４】
一方、最近の液晶パネルの大型化に伴い、走査線駆動時に走査線制御回路の電源電圧が大きく変動するという問題が顕在化してきた。すなわち、走査線制御回路では、走査線の充放電電流が共通の電源線を流れるため、その配線抵抗によって電圧降下が生じ、走査線駆動時に電源が大きく変動していた。
【０００５】
図８は、従来のデータラッチ回路およびそれを用いた液晶表示装置における問題を説明するためのイメージ図である。図８に示したように、画素アレイ８１は、画素ＴＦＴと画素電極からなる表示画素が行および列方向に繰り返し配置され形成されている。行方向に配置された一連の表示画素を選択する走査線Ｇ１〜Ｇｎが画素ＴＦＴのゲート端子に接続され、列方向に配置された一連の表示画素にデータ電圧を供給する信号線Ｓ１〜Ｓｍが画素ＴＦＴのドレイン端子に接続されている。走査線Ｇ１〜Ｇｎは走査線制御回路８３の出力用データラッチ回路ＤＬ１〜ＤＬｎにそれぞれ接続され、ＤＬ１〜ＤＬｎの電源線Ｒ０〜Ｒｎ（図８では、電源線の配線抵抗を強調するため、抵抗の記号を用いてＲ０〜Ｒｎを示している。）が列方向に沿って配置されている。信号線Ｓ１〜Ｓｍは信号線制御回路８２の出力用データラッチ回路にそれぞれ接続されている。
【０００６】
上述したように、近年、液晶パネルの大型化に伴って、走査線Ｇ１〜Ｇｎのそれぞれに接続される画素ＴＦＴの総ゲート容量が増加し、さらに、走査線Ｇ１〜Ｇｎの長さが長くなり、その配線容量Ｃ１〜Ｃｎが増加してきていた。このため、走査線駆動時の充放電電流はパネルサイズの拡大に伴って増大し、これによる電源の変動が回路動作に与える影響を無視できなくなってきていた。
【０００７】
このような問題を回避する１つの手段として、ＤＬ１〜ＤＬｎの電源線Ｒ０〜Ｒｎと他の回路用の電源線とを分離する方法（例えば、「特許文献２」を参照。）が考えられる。しかしながら、図６に示したように、走査線Ｇ１〜Ｇｎを駆動するデータラッチ回路ＤＬ１〜ＤＬｎの電源線Ｒ０〜Ｒｎはパネルサイズの拡大に伴ってその抵抗値が高くなる傾向にあり、従来の電源線分離だけでは、ＤＬ１〜ＤＬｎ自身の誤動作を回避するのは難しくなってきているという問題があった。これは、ＤＬ１〜ＤＬｎのラッチ動作を制御するクロック信号の立ち上がりまたは立ち下がりのタイミングで走査線Ｇ１〜Ｇｎが充放電されるためである。つまり、このタイミングでデータラッチ回路ＤＬ１〜ＤＬｎの電源電圧が大きく変動することによってクロック信号の相補性が崩され、ＤＬ１〜ＤＬｎに誤動作が生じていた。このＤＬ１〜ＤＬｎにおける誤動作の問題は、パネルサイズの拡大とともに深刻になってきており、特に、大型テレビなどに使用される５０インチを超える大型パネルでは、ますます深刻になるものと推察される。
【特許文献１】特開２００２−１８９４３９号公報（図１）
【特許文献２】特開平１１−１１９７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、大容量の負荷を安定して駆動することができるデータラッチ回路およびそれを用いた液晶表示装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１および第２の信号レベルの間を交互に周期的に遷移する第１のクロック信号と、前記第１のクロック信号と略相補的な第２のクロック信号と、前記第１および前記第２のクロック信号の信号レベルに基づいて、入力されるデータ信号の取り込みと保持および出力を行うラッチ手段と、前記第１および前記第２のクロック信号がともに前記第１または前記第２の信号レベルにある期間は、前記データ信号の取り込みを行わないよう前記ラッチ手段を制御する制御手段を有することを特徴とするデータラッチ回路が提供される。
【００１０】
本発明の別の一態様によれば、第１のクロック信号、および前記第１のクロック信号と略相補的な第２のクロック信号と、ソース端子が第１の電源に接続され、ゲート端子が前記第１のクロック信号に接続された第１の導電型を有する第１のトランジスタと、ソース端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が入力信号に接続された前記第１の導電型を有する第２のトランジスタと、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子が前記入力信号に接続された第２の導電型を有する第３のトランジスタと、ドレイン端子が前記第３のトランジスタのソース端子に接続され、ゲート端子が前記第２のクロック信号に接続された前記第２の導電型を有する第４のトランジスタと、ソース端子が前記第１の電源に接続され、ゲート端子が前記第２のクロック信号に接続された前記第１の導電型を有する第５のトランジスタと、ソース端子が前記第５のトランジスタのドレイン端子に接続され、ゲート端子が出力信号に接続され、ドレイン端子が前記第２のトランジスタの前記ドレイン端子に接続された前記第１の導電型を有する第６のトランジスタと、ドレイン端子が前記第６のトランジスタの前記ドレイン端子に接続され、ゲート端子が前記出力信号に接続された前記第２の導電型を有する第７のトランジスタと、ドレイン端子が前記第７のトランジスタのソース端子に接続され、ゲート端子が前記第１のクロック信号に接続され、ソース端子が第２の電源に接続された前記第２の導電型を有する第８のトランジスタと、入力端子が前記第６のトランジスタの前記ドレイン端子に接続され、出力端子が前記出力信号に接続されたインバータと、第１の入力端子が前記第１のクロック信号に接続され、第２の入力端子が前記第２のクロック信号に接続され、第３の入力端子が前記入力信号に接続されたＮＡＮＤ回路と、ソース端子が前記第１の電源に接続され、ゲート端子が前記ＮＡＮＤ回路の出力端子に接続され、ドレイン端子が前記第２のトランジスタの前記ドレイン端子に接続された前記第１の導電型を有する第９のトランジスタと、ドレイン端子が前記第４のトランジスタのソース端子に接続され、ゲート端子が前記ＮＡＮＤ回路の前記出力端子に接続され、ソース端子が前記第２の電源に接続された前記第２の導電型を有する第１０のトランジスタを有することを特徴とするデータラッチ回路が提供される。
【００１１】
本発明の別の一態様によれば、第１のクロック信号、および前記第１のクロック信号と略相補的な第２のクロック信号と、ソース端子が第１の電源に接続され、ゲート端子が前記第１のクロック信号に接続された第１の導電型を有する第１のトランジスタと、ソース端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子が入力信号に接続された前記第１の導電型を有する第２のトランジスタと、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子が前記入力信号に接続された第２の導電型を有する第３のトランジスタと、ドレイン端子が前記第３のトランジスタのソース端子に接続され、ゲート端子が前記第２のクロック信号に接続された前記第２の導電型を有する第４のトランジスタと、ソース端子が前記第１の電源に接続され、ゲート端子が前記第２のクロック信号に接続された前記第１の導電型を有する第５のトランジスタと、ソース端子が前記第５のトランジスタのドレイン端子に接続され、ゲート端子が出力信号に接続され、ドレイン端子が前記第２のトランジスタの前記ドレイン端子に接続された前記第１の導電型を有する第６のトランジスタと、ドレイン端子が前記第６のトランジスタの前記ドレイン端子に接続され、ゲート端子が前記出力信号に接続された前記第２の導電型を有する第７のトランジスタと、ドレイン端子が前記第７のトランジスタのソース端子に接続され、ゲート端子が前記第１のクロック信号に接続され、ソース端子が第２の電源に接続された前記第２の導電型を有する第８のトランジスタと、入力端子が前記第６のトランジスタの前記ドレイン端子に接続され、出力端子が前記出力信号に接続されたインバータと、第１の入力端子が前記第１のクロック信号に接続され、第２の入力端子が前記第２のクロック信号に接続されたＮＡＮＤ回路と、ドレイン端子が前記第４のトランジスタのソース端子に接続され、ゲート端子が前記ＮＡＮＤ回路の出力端子に接続され、ソース端子が前記第２の電源に接続された前記第２の導電型を有する第９のトランジスタを有することを特徴とするデータラッチ回路が提供される。
【００１２】
本発明の別の一態様によれば、請求項１乃至請求項３のいずれか１項に記載のデータラッチ回路と、表示画素が行および列方向に繰り返し配置された画素アレイと、一連の前記表示画素を行方向に選択駆動するために、前記データラッチ回路の出力に接続された走査線と、前記走査線に略直行する列方向に前記画素アレイに隣接して設けられ、複数の前記データラッチ回路を有する走査線駆動手段と、前記走査線を選択するために、あらかじめ定められた順序に従って選択信号を順次生成し前記走査線駆動手段へ供給する走査線選択手段を有することを特徴とする液晶表示装置が提供される。
【発明の効果】
【００１３】
本発明によれば、データラッチ回路が大容量の負荷を安定して駆動できるので、液晶表示装置のパネルサイズを容易に大型化することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１に係わる液晶表示装置を示す回路ブロック図である。ここでは、主に、画素アレイ１１とその走査線制御にかかわる部分を示した。
【００１６】
本発明の実施例１に係わる液晶表示装置は、表示画素１０が行および列方向に繰り返し配置された画素アレイ１１、画素アレイ１１の列方向に沿って設けられた複数の信号線（以下、「Ｓ１〜Ｓｍ」という。）、画素アレイ１１の行方向に沿って設けられた複数の走査線（以下、「Ｇ１〜Ｇｎ」という。）、Ｓ１〜Ｓｍに所定の電圧を供給する信号線制御回路１２、およびＧ１〜Ｇｎを制御する走査線制御回路１３を備えている。
【００１７】
表示画素１０のデータ入力はＳ１〜Ｓｍに接続され、その制御入力はＧ１〜Ｇｎに接続されている。Ｓ１〜Ｓｍは信号線制御回路１２のアレイ出力にそれぞれ接続され、Ｇ１〜Ｇｎは走査線制御回路１３のアレイ出力にそれぞれ接続されている。
【００１８】
走査線制御回路１３の第１の入力にはタイミング生成回路（図示していない。）からの入力データが入力され、第２の入力にはタイミング生成回路からのクロック信号（以下、「ＣＬＫ」という。）が入力され、走査線制御回路１３の出力は出力データとしてタイミング生成回路へ供給されている。
【００１９】
表示画素１０は、図１に示したように、１つの画素電極（以下、「Ｐ１１〜Ｐｎｍ」という。）と１つの画素ＴＦＴ（以下、「Ｑ１１〜Ｑｎｍ」という。）で構成され、Ｑ１１〜Ｑｎｍのドレイン端子は表示画素１０のデータ入力としてＳ１〜Ｓｍに接続され、ゲート端子は表示画素１０の制御入力としてＧ１〜Ｇｎに接続され、ソース端子はそれぞれ対応するＰ１１〜Ｐｎｍに接続されている。Ｐ１１〜Ｐｎｍは、液晶層を挟んで共通電極と対向して形成されている。
【００２０】
列方向に沿って配置された一連の表示画素１０のデータ入力は、同一のＳ１〜Ｓｍに接続され、行方向に沿って配置された一連の表示画素１０の制御入力は、同一のＧ１〜Ｇｎに接続されている。
【００２１】
すなわち、図１に示したように、例えば、Ｓ１にはＱ１１、Ｑ２１、Ｑ３１、……、およびＱｎ１のドレイン端子が接続され、Ｇ１にはＱ１１、Ｑ１２、Ｑ１３、……、およびＱ１ｍのゲート端子が接続されている。
【００２２】
画素アレイ１１での画像表示は、走査線制御回路１３がＧ１〜Ｇｎのうちの１本で行方向の一連の表示画素１０を選択駆動し、信号線制御回路１２が対応する電圧をＳ１〜Ｓｍへ供給し、これをＧ１〜Ｇｎに対して順次繰り返すことで実現される。
【００２３】
走査線制御回路１３は、図１に示したように、入力回路部１４、シフトレジスタ部１５、出力回路部１６、制御昇圧回路部１７、および走査線駆動回路部１８を備えている。
【００２４】
入力回路部１４のデータ入力には入力データが入力され、クロック入力にはＣＬＫが入力され、入力回路部１４のデータ出力はＧ１〜Ｇｎの走査開始信号としてシフトレジスタ部１５のデータ入力へ供給され、クロック出力は相補的なクロック信号（以下、「ＣＫ/ＢＣＫ」という。）としてシフトレジスタ部１５のクロック入力および走査線駆動回路部１８のクロック入力へ供給されている。
【００２５】
シフトレジスタ部１５のアレイ出力は走査線選択信号（以下、「Ｆ１〜Ｆｎ」という。）として制御昇圧回路部１７のアレイ入力へ供給され、シフトレジスタ部１５のデータ出力は１フレームの表示終了を示す走査終了信号として出力回路部１６のデータ入力へ供給されている。
【００２６】
出力回路部１６のデータ出力は出力データとしてタイミング生成回路へ供給されている。
【００２７】
制御昇圧回路部１７のアレイ出力は走査線駆動回路部１８のアレイ入力へ供給され、走査線駆動回路部１８のアレイ出力にはＧ１〜Ｇｎがそれぞれ接続されている。
【００２８】
入力回路部１４は、入力データを基に走査開始信号を生成し、ＣＬＫを基にＣＫ/ＢＣＫを生成し出力する。ＣＫ/ＢＣＫは、ＣＬＫと同じ周期を持ち、互いにほぼ逆位相の信号レベルを有する相補的な一対のクロック信号であり、シフトレジスタ部１５のシフトレジスタおよび走査線駆動回路部１８のデータラッチ回路を制御するために用いられる。
【００２９】
シフトレジスタ部１５は、ＣＫ/ＢＣＫで制御される複数のシフトレジスタが直列に接続され構成されている。シフトレジスタ各段の出力Ｆ１〜Ｆｎは、走査開始信号がＣＫ/ＢＣＫに同期して順次転送されることで生成される。走査開始信号がシフトレジスタ最終段まで転送されると、走査終了信号として出力される。
【００３０】
出力回路部１６は、走査終了信号を基にデータ出力を生成して出力する。
【００３１】
制御昇圧回路部１７は、Ｆ１〜Ｆｎを必要な電圧まで昇圧し、走査線駆動回路部１８へ出力する。
【００３２】
走査線駆動回路部１８は、図１に示したように、Ｇ１〜Ｇｎに対応してｎ個のデータラッチ回路（以下、「ＤＬ１〜ＤＬｎ」という。）を有し、Ｆ１〜Ｆｎに対応して昇圧レベルの信号をＧ１〜Ｇｎへ出力する。
【００３３】
図２は、本発明の実施例１に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）を示す回路図である。
【００３４】
本発明の実施例１に係わる液晶表示装置におけるＤＬ１〜ＤＬｎは、５つのｐ型ＭＯＳ−ＦＥＴ（以下、「Ｐ１〜Ｐ５」という。）、５つのｎ型Ｍ０Ｓ−ＦＥＴ（以下、「Ｎ１〜Ｎ５」という。）、インバータ２１（以下、「ＩＮＶ２１」という。）、および３入力のＮＡＮＤゲート２２（以下、「ＮＡＮＤ２２」という。）を有している。
【００３５】
Ｐ１のソース端子は電源電位（以下、「Ｖｄｄ」という。）に接続され、ゲート端子は入力回路部１４からのＣＫに接続され、ドレイン端子はＰ２のソース端子に接続されている。Ｐ２のゲート端子は入力（以下、「ＩＮ」という。）に接続され、ドレイン端子はＮ２のドレイン端子（以下、「ノードＡ」という。）に接続されている。
【００３６】
Ｎ２のゲート端子はＩＮに接続され、ソース端子はＮ１のドレイン端子に接続されている。Ｎ１のゲート端子は入力回路部１４からのＢＣＫに接続され、ソース端子はＮ５のドレイン端子に接続されている。
【００３７】
Ｐ３のソース端子はＶｄｄに接続され、ゲート端子はＢＣＫに接続され、ドレイン端子はＰ４のソース端子に接続されている。Ｐ４のゲート端子は出力（以下、「ＯＵＴ」という。）に接続され、ドレイン端子はノードＡに接続されている。
【００３８】
Ｎ４のドレイン端子はノードＡに接続され、ゲート端子はＯＵＴに接続され、ソース端子はＮ３のドレイン端子に接続されている。Ｎ３のゲート端子はＣＫに接続され、ソース端子はグランド電位（以下、「Ｖｓｓ」という。）に接続されている。
【００３９】
ＩＮＶ２１の入力はノードＡに接続され、ＩＮＶ２１の出力はＯＵＴに接続されている。ＮＡＮＤ２２の第１の入力はＣＫに接続され、第２の入力はＢＣＫに接続され、第３の入力はＩＮに接続されている。
【００４０】
Ｐ５のソース端子はＶｄｄに接続され、ゲート端子はＮＡＮＤ２２の出力（以下、「ＮＡ」という。）に接続され、ドレイン端子はノードＡに接続されている。Ｎ５のゲート端子はＮＡに接続され、ソース端子はＶｓｓに接続されている。
【００４１】
Ｐ１〜Ｐ４、Ｎ１〜Ｎ４、およびＩＮＶ２１は、クロックトインバータによるデータラッチ２３を構成している。通常のデータラッチと異なるのは、Ｎ１のソース端子がＮ５を介してＶｓｓに接続されている点である。
【００４２】
したがって、ＮＡ＝“Ｈ”であれは、データラッチ２３は、通常と同様の動作をし、ＣＫ＝“Ｌ”、ＢＣＫ＝“Ｈ”の時にＩＮからデータを取り込み、次にＣＫ＝“Ｈ”、ＢＣＫ＝“Ｌ”になった時に、そのデータを保持してＩＮのデータに関わりなく出力する。  
ＮＡ＝“Ｌ”の場合など、詳細動作は図５の波形図を用いて後述する。
【００４３】
Ｐ５、Ｎ５、およびＮＡＮＤ２２は、ＣＫ/ＢＣＫおよびＩＮの状態に応じてデータラッチ２３を制御する制御回路２４を構成している。制御回路２４は、ＣＫ＝“Ｈ”、ＢＣＫ＝“Ｈ”でかつＩＮ＝“Ｈ”である場合に、ＮＡを“Ｌ”にすることで、ノードＡを“Ｈ”に固定する。
【００４４】
つまり、制御回路２４は、ＣＫ＝“Ｈ”、ＢＣＫ＝“Ｈ”でかつＩＮ＝“Ｈ”である期間はＯＵＴ＝“Ｌ”となるようデータラッチ２３を制御する。
【００４５】
本来は、ＣＫ/ＢＣＫは互いに逆位相の相補的なクロック信号として生成されるので、ＣＫおよびＢＣＫが同時に“Ｈ”になることはない。このようなことが起こるのは、Ｇ１〜Ｇｎの充放電電流などによってＤＬ１〜ＤＬｎの電源が大きく変動した場合などである。
【００４６】
ＣＫ/ＢＣＫは、図３に示したように、２つのインバータ３１および３２（以下、「ＩＮＶ３１および３２」という。）によって生成される。すなわち、ＩＮＶ３１の入力はＣＬＫに接続され、ＩＮＶ３１の出力はＢＣＫとして出力されるとともにＩＮＶ３２の入力に接続されている。そして、ＩＮＶ３２の出力がＣＫとして出力される。
【００４７】
図３には詳細を示していないが、信号レベルの遷移時（信号の立ち上がり、立ち下がり時。）を除いて、ＣＫ/ＢＣＫの相補性を保証するために、ＩＮＶ３１およびＩＮＶ３２のトランジスタサイズ等が最適化されている。
【００４８】
次に、上述した構成を持つ液晶表示装置の動作について説明する。  
図４は、本発明の実施例１に係わる液晶表示装置の動作を示す波形図である。ここでは、主に、Ｇ１〜Ｇｎを選択駆動する走査線制御回路１３におけるシフトレジスタ部１５にかかわる動作を示した。
【００４９】
本発明の実施例１に係わる液晶表示装置のシフトレジスタ部１５は、図４に示したように、ＣＬＫの１周期に相当する“Ｈ”レベルの信号をＣＬＫに同期して順次転送することで、Ｆ１〜Ｆｎを生成する。したがって、Ｆ１〜Ｆｎは２本以上が同時に“Ｈ”になることはない。
【００５０】
すなわち、期間ｔ１ではＦ１だけが“Ｈ”になり、期間ｔ２ではＦ２だけが“Ｈ”になり、期間ｔ３ではＦ３だけが“Ｈ”になり、そして、期間ｔｎではＦｎだけが“Ｈ”になっている。
【００５１】
このようにして生成されたＦ１〜ＦｎをＣＫ/ＢＣＫに同期してＤＬ１〜ＤＬｎでラッチすることによって、画素アレイ１１の走査が行われる。
【００５２】
次に、ＤＬ１〜ＤＬｎの動作について説明する。  
図５は、本発明の実施例１に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）の動作を示す波形図である。ここでは、Ｇ１〜Ｇｎの充放電に伴ってＣＫ/ＢＣＫの相補性が崩れた場合の動作にかかわる波形を示した。
【００５３】
本発明の実施例１に係わる液晶表示装置におけるＤＬ１〜ＤＬｎは、図５に示したように、ＣＫ＝“Ｈ”でかつＢＣＫ＝“Ｈ”である重なり期間（以下、「ｄＴ１〜ｄＴ３」という。）では、ＩＮ＝“Ｈ”の場合（図５に示したｄＴ１。）に、ＮＡ＝“Ｌ”である。
【００５４】
この時、Ｐ５によってノードＡは“Ｈ”固定であり、Ｎ５によってＩＮはデータラッチ２３から切り離される。
【００５５】
これにより、図５に示したように、例えば、ｄＴ１がデータラッチ２３を誤動作させる程度に大きくなった場合でも、ＯＵＴは正常な値（“Ｌ”）に保持され、次のＣＫの立ち下がりで“Ｈ”へ遷移することができる。
【００５６】
重要なことは、ｄＴ１〜ｄＴ３がＣＬＫの１/２周期より短ければ、本発明の実施例１に係わるＤＬ１〜ＤＬｎは正常に動作するということである。したがって、本発明の実施例１に係わる液晶表示装置は、電源変動などに起因してＣＫ/ＢＣＫの相補性が大きく崩れた場合でも、Ｆ１〜Ｆｎを正しくラッチしてＧ１〜Ｇｎを正常に選択駆動することができる。
【００５７】
上記実施例１によれば、ＤＬ１〜ＤＬｎが大容量の負荷であるＧ１〜Ｇｎを安定して駆動できるので、液晶表示装置のパネルサイズを容易に大型化することができる。
【実施例２】
【００５８】
図６は、本発明の実施例２に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）を示す回路図である。ここで、ＤＬ１〜ＤＬｎを除く液晶表示装置の構成および動作は、実施例１の図１と同様なので、回路ブロックなどは図１と同じ符号を用い、説明は省略する。
【００５９】
本発明の実施例２に係わる液晶表示装置におけるＤＬ１〜ＤＬｎは、４つのｐ型ＭＯＳ−ＦＥＴ（以下、「Ｐ１〜Ｐ４」という。）、５つのｎ型Ｍ０Ｓ−ＦＥＴ（以下、「Ｎ１〜Ｎ５」という。）、インバータ６１（以下、「ＩＮＶ６１」という。）、およびＮＡＮＤゲート６２（以下、「ＮＡＮＤ６２」という。）を有している。
【００６０】
Ｐ１のソース端子は電源電位（以下、「Ｖｄｄ」という。）に接続され、ゲート端子は入力回路部１４からのＣＫに接続され、ドレイン端子はＰ２のソース端子に接続されている。Ｐ２のゲート端子は入力（以下、「ＩＮ」という。）に接続され、ドレイン端子はＮ２のドレイン端子（以下、「ノードＡ」という。）に接続されている。
【００６１】
Ｎ２のゲート端子はＩＮに接続され、ソース端子はＮ１のドレイン端子に接続されている。Ｎ１のゲート端子は入力回路部１４からのＢＣＫに接続され、ソース端子はＮ５のドレイン端子に接続されている。
【００６２】
Ｐ３のソース端子はＶｄｄに接続され、ゲート端子はＢＣＫに接続され、ドレイン端子はＰ４のソース端子に接続されている。Ｐ４のゲート端子は出力（以下、「ＯＵＴ」という。）に接続され、ドレイン端子はノードＡに接続されている。
【００６３】
Ｎ４のドレイン端子はノードＡに接続され、ゲート端子はＯＵＴに接続され、ソース端子はＮ３のドレイン端子に接続されている。Ｎ３のゲート端子はＣＫに接続され、ソース端子はグランド電位（以下、「Ｖｓｓ」という。）に接続されている。
【００６４】
ＩＮＶ６１の入力はノードＡに接続され、ＩＮＶ６１の出力はＯＵＴに接続されている。また、ＮＡＮＤ６２の第１の入力はＣＫに接続され、第２の入力はＢＣＫに接続されている。
【００６５】
Ｎ５のゲート端子はＮＡＮＤ６２の出力（以下、「ＮＡ」という。）に接続され、ソース端子はＶｓｓに接続されている。
【００６６】
Ｐ１〜Ｐ４、Ｎ１〜Ｎ４、およびＩＮＶ６１は、クロックトインバータによるデータラッチ６３を構成している。通常のデータラッチと異なるのは、Ｎ１のソース端子がＮ５を介してＶｓｓに接続されている点である。
【００６７】
したがって、ＮＡ＝“Ｈ”であれは、実施例１と同様に、データラッチ６３は通常の動作をする。  
ＮＡ＝“Ｌ”の場合など、詳細動作は図７の波形図を用いて後述する。
【００６８】
Ｎ５、およびＮＡＮＤ６２は、ＣＫ/ＢＣＫの状態に応じてデータラッチ６３を制御する制御回路６４を構成している。制御回路６４は、ＣＫ＝“Ｈ”、ＢＣＫ＝“Ｈ”である場合に、ＮＡを“Ｌ”にしてＮ５をオフにすることで、ノードＡをＩＮから切り離す。
【００６９】
つまり、制御回路６４は、ＣＫ＝“Ｈ”、ＢＣＫ＝“Ｈ”である期間はＩＮの信号レベルがノードＡに影響しないようデータラッチ６３を制御する。
【００７０】
本来は、実施例１と同様、ＣＫおよびＢＣＫが同時に“Ｈ”になることはない。このようなことが起こるのは、Ｇ１〜Ｇｎの充放電電流などによってＤＬ１〜ＤＬｎの電源が大きく変動した場合などである。
【００７１】
次に、ＤＬ１〜ＤＬｎの動作について説明する。  
図７は、本発明の実施例２に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）の動作を示す波形図である。ここでは、Ｇ１〜Ｇｎの充放電に伴ってＣＫ/ＢＣＫの相補性が崩れた場合の動作にかかわる波形を示した。
【００７２】
本発明の実施例２に係わる液晶表示装置におけるＤＬ１〜ＤＬｎは、図７に示したように、ＣＫ＝“Ｈ”でかつＢＣＫ＝“Ｈ”である重なり期間（以下、「ｄＴ１〜ｄＴ３」という。）では、ＩＮ＝“Ｈ”の場合（図７に示したｄＴ１。）に、ＮＡ＝“Ｌ”である。
【００７３】
この時、Ｎ５によってＩＮはデータラッチ６３から切り離され、さらに、ＯＵＴ＝“Ｌ”、ＢＣＫ＝“Ｈ”であるので、ノードＡはフローティングとなるが、ｄＴ１は短い期間なので、ノードＡの寄生容量によって“Ｈ”に保持される。
【００７４】
したがって、図７に示したように、ＯＵＴは正常な値（“Ｌ”）に保持され、次のＣＫの立ち下がりで“Ｈ”へ遷移することができる。
【００７５】
重要なことは、ノードＡの寄生容量によってその信号レベルを保持できる程度にｄＴ１が短ければ、Ｎ５によってＩＮをノードＡから切り離すことで、本発明の実施例２に係わるＤＬ１〜ＤＬｎは正常に動作するということである。
【００７６】
したがって、本発明の実施例２に係わる液晶表示装置は、電源変動などに起因してＣＫ/ＢＣＫの相補性が崩れた場合でも、Ｆ１〜Ｆｎを正しくラッチしてＧ１〜Ｇｎを正常に選択駆動することができる。
【００７７】
上記実施例２によれば、ＤＬ１〜ＤＬｎが大容量の負荷であるＧ１〜Ｇｎを安定して駆動できるので、液晶表示装置のパネルサイズを容易に大型化することができる。
【００７８】
また、上記実施例２によれば、制御回路６４をＮＡＮＤ６２とＮ５で構成できるので、より少ない素子数でＧ１〜Ｇｎの安定駆動を実現することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係わる液晶表示装置を示す回路ブロック図。
【図２】本発明の実施例１に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）を示す回路図。
【図３】本発明の実施例１に係わる液晶表示装置における相補的なクロック信号を生成する入力回路部１４を示す回路図。
【図４】本発明の実施例１に係わる液晶表示装置の動作を示す波形図。
【図５】本発明の実施例１に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）の動作を示す波形図。
【図６】本発明の実施例２に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）を示す回路図。
【図７】本発明の実施例２に係わる液晶表示装置におけるデータラッチ回路（ＤＬ１〜ＤＬｎ）の動作を示す波形図。
【図８】従来のデータラッチ回路およびそれを用いた液晶表示装置における問題を説明するためのイメージ図。
【符号の説明】
【００８０】
１０  表示画素
１１  画素アレイ
１２  信号線制御回路
１３  走査線制御回路
１４  入力回路部
１５  シフトレジスタ部
１６  出力回路部
１７  制御昇圧回路部
１８  走査線駆動回路部
ＤＬ１〜ＤＬｎ  データラッチ回路
Ｓ１〜Ｓｍ  信号線
Ｇ１〜Ｇｎ  走査線
Ｑ１１〜Ｑｎｍ  画素ＴＦＴ
Ｐ１１〜Ｐｎｍ  画素電極
【図１】
2006333105.tif 000003
【図２】
2006333105.tif 000004
【図３】
2006333105.tif 000005
【図４】
2006333105.tif 000006
【図５】
2006333105.tif 000007
【図６】
2006333105.tif 000008
【図７】
2006333105.tif 000009
【図８】
2006333105.tif 000010