(57)【要約】【課題】回路の性能を落とすことなく、回路素子の合理的な配置を実現した半導体集積回路装置を提供する。【解決手段】第１方向に複数配置された単位領域の中央部に上記第１方向に延びる信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる電源線を設け、上記電源線を上記第１電圧と第２電圧で動作する論理回路に対応した単位領域上ではそれぞれが１の配線幅を持つように形成し、上記第１電圧及び第２電圧とは異なる第３電圧で動作する論理回路に対応した単位領域上では、上記１の配線幅が上記第１又は第２電圧を供給する電源線と上記第３電圧を供給する電源線及びそれらの配線間隔によって分割したものとする。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向に複数配置された単位領域と、
上記第１方向に複数配置された単位領域上の中央部に形成され、上記第１方向に延びる信号線と、
上記第１方向に複数配置された単位領域上の両側に形成され、かかる第１方向に延びる電源線とを備え、
上記単位領域は、特定の論理機能を実現する１ないし複数のＭＯＳＦＥＴが形成されるものであり、
上記電源線は、
上記第１電圧と第２電圧で動作する論理回路に対応した単位領域上ではそれぞれが１の配線幅を持つように形成され、
上記第１電圧及び第２電圧とは異なる第３電圧で動作する論理回路に対応した単位領域上では、上記１の配線幅が上記第１又は第２電圧を供給する電源線と上記第３電圧を供給する電源線及びそれらの配線間隔によって分割されるものであることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記単位領域には、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴが形成されるものであり、
上記Ｎチャンネル型ＭＯＳＦＥＴが形成される単位領域上の端部には、回路の基準電位に対応した第１電圧を供給する電源線が形成され、
上記Ｐチャンネル型ＭＯＳＦＥＴが形成される単位領域上の端部には、電源電圧に対応した第２電圧を供給する電源線が形成されるものであることを特徴とする半導体集積回路装置。
【請求項３】
第１方向に複数配置された単位領域と、
上記第１方向に複数配置された単位領域上の中央部に形成され、かかる第１方向に延びる信号線と、
上記第１方向に複数配置された単位領域上の両側に形成され、かかる第１方向に延びる電源線とを備え、
上記単位領域は、特定の論理機能を実現する１ないし複数のＭＯＳＦＥＴが形成されるものであり、
上記ＭＯＳＦＥＴを構成するソース，ドレインの半導体領域の一端側は、上記単位領域の端部に近接するよう形成されるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記信号線及び電源線は第２層目の金属配線層により構成され、上記ＭＯＳＦＥＴのゲート、ソース及びドレインに接続される信号線は、第１層目の金属配線層により構成されるものであることを特徴とする半導体集積回路装置。
【請求項５】
第１方向に複数配置された単位領域と、
上記第１方向に複数配置された単位領域上の中央部に形成され、かかる第１方向に延びる第１信号線と、
上記第１方向に複数配置された単位領域上の両側に形成され、かかる第１方向に延びる第１と第２電源線とを備えた第１セル群と、
上記第１方向に複数配置された単位領域と、
上記第１方向に複数配置された単位領域上の中央部に形成され、かかる第１方向に延びる第２信号線と、
上記第１方向に複数配置された単位領域上の両側に形成され、かかる第１方向に延びる第１と第２電源線とを備えた第２セル群とを備え、
上記第１セル群と第２セル群は、上記第１又は第２電源線に対応した単位領域の端部が互いに隣接するよう背中合わせに各単位領域が配置されて上記第１又は第２電源線を１つの電源線で構成するとともに、かかる電源線に対応して設けられるコンタクト部を、上記単位領域の基準となるピッチに合わせて形成してなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば半導体チップの中央部にランダムロジックからなる周辺回路及びボンディングパッドを配置したダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における素子と配線のレイアウト技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体チップの中央部にボンディングパッドとそれに対応して周辺回路を配置したダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。この公報のダイナミック型ＲＡＭにおいては、メモリチップの縦横の中央部に十文字状に周辺回路を構成するエリアを設け、かかる十文字状のエリアによって４分割に区切られたエリアにメモリアレイを配置する。
【特許文献１】特開平３−２１４６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ダイナミック型ＲＡＭでは、規則的な回路パターンにより構成されるメモリアレイ部と、ランダム・ロジック回路からなる周辺回路とにより構成される。上記周辺回路は、メモリアレイの記憶容量、あるいは動作モードの種類に対応して個々に設計されるために、かかる周辺回路の回路設計及びそのレイアウトに多くの設計工数が費やされるものである。そこで、本願発明者等においては、上記のようなランダム・ロジック回路の設計工数を低減させることを考えた。
【０００４】
この発明の目的は、素子及び電源配線レイアウトを合理化することができる半導体集積回路装置を提供することにある。この発明の他の目的は、回路の性能を落とすことなく、回路素子と電源配線の合理的な配置を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１方向に複数配置された単位領域の中央部に上記第１方向に延びる信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる電源線を設け、上記電源線を上記第１電圧と第２電圧で動作する論理回路に対応した単位領域上ではそれぞれが１の配線幅を持つように形成し、上記第１電圧及び第２電圧とは異なる第３電圧で動作する論理回路に対応した単位領域上では、上記１の配線幅が上記第１又は第２電圧を供給する電源線と上記第３電圧を供給する電源線及びそれらの配線間隔によって分割したものとする。
【発明の効果】
【０００６】
電源線、信号線及び半導体領域からなるセルの配置が容易となり、高集積化が可能になる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【０００８】
上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、ランダム・ロジック回路からなる上記各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【０００９】
前記公報記載のダイナミック型ＲＡＭにおいては、ボンディングバットと周辺回路とが半導体チップの長手方向に沿った中央部分に直線的に並んで配置される。この構成では、ボンディングパッド数が限られてしまうし、ボンディングパッドと周辺回路との接続が距離が長くなる。この実施例では、上記周辺回路とボンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半導体チップの長手方向に沿った中心線から偏った位置に配置される。この結果、半導体チップの長手方向に沿った中央部分には、比較的大きな纏まったエリアを確保することができ、後述するような回路素子のレイアウト設計を行うにおいて好都合となる。つまり、本願と同じく周辺回路とボンディングパッド列とが並んで配置させる構成でも、ボンディングパッドを中心にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化に適したものとなる。
【００１０】
この実施例のダイナミック型ＲＡＭは、後述するようなシンクロナスＤＲＡＭに向けられており、上記周辺回路は以下の各回路ブロックが含まれる。同図における半導体チップの長手方向に沿った上半分の中央部においては、次の各回路ブロックが設けられる。ＶＰＰ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続されたワード線の選択回路や、後述するシェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動作を制御する制御回路である。
【００１１】
ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／２に分圧した電圧を形成するものであり、差動回路で構成された入力バッファの参照電圧とされ、ＶＤＤ振幅の入力信号のハイレベル／ロウレベルの判定を行うのに用いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロックコントロール回路であり、ＣＬ−Ｃは、出力バッファのＣＡＳレイテンシに対応した動作制御に用いられる。このＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けられる。
【００１２】
Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダとリード／ライトバッファである。リード／ライトバッファは、メインアンプの動作制御及びラントアンプの動作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩとセンスアンプの動作電圧ＶＤＬを形成する。これらの降圧電圧発生回路は、同様な回路が他に２個設けられる。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサである。そして、半導体チップの中央部分には、上記降圧電圧ＶＰＥＲＩを安定化する安定化容量ＶＰＥＲＩ−Ｃが設けられる。
【００１３】
同図における半導体チップの長手方向に沿った下半分の中央部においては、次の各回路ブロックが設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であり、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫＢとＣＯＭＤは、モードデコーダ／クロックバッファとコマンド回路である。ＡＤＭＲは、アドレスモードレジスタであり、同様な回路が他に１個設けられる。Ｙ−ＣＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であり、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰはボンディングオプション回路であり、ＰＵＰ−Ｇは、電源投入検出回路である。
【００１４】
上記のような複数からなる回路ブロックに沿って、ボンディングパッドがほぼ直線的に並べられて形成される。この構成では、ボンディングパッドを挟んで、周辺回路が左右に分離して配置されしまうものに比べて、各回路ブロックでの信号伝達径路がボディングパッドを回避するために不所望に長くされることもなく、短い長さで形成することができるから動作の高速化が可能になる。そして、１つの回路ブロックを纏まったエリアに集中して形成できるために、後述するような自動配線を考慮した回路素子のレイアウトを容易にするものである。
【００１５】
この実施例では、半導体チップの短手方向の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられる。この回路ＢＳＬＯＷＥＲは、特に制限されないが、後述するように、メモリアレイ（メモリバンク）の欠陥、つまり不良ワード線を予備のワード線に置き換えたり、あるいは不良ビット線を予備のビット線に置き換えるための欠陥救済回路が設けられる。
【００１６】
図２には、上記の各回路ブロックに対応した一実施例の概略素子レイアウト図が示されている。回路ブロックは、複数の単位領域（以下、セルという）の組み合わせにより構成される。各セルは、それぞれが１つの論理機能を構成するものであり、例えばゲート回路やインバータ回路といったような基本論理回路の組み合わせにより構成されて、少なくとも１つの入力端子を持つものをいう。同図において、各セルに付されＦの文字は、そのセルの方向を表している。この実施例では、同図の右側の列に配置されるセル列と左側に配置されるセル列とは、背中合わせに配置されることを示している。つまり、上記右セル列と左セル列とは、上記２セル列が接する中心線に対してミラー反転させた形態とされる。上記の２つのセル列に沿って左右に配線領域が設けられる。この配線領域は、第２層目の金属層Ｍ２が用いられる。
【００１７】
図３には、上記回路ブロックを構成する３つのセルの一実施例の概略素子レイアウト図が示されている。それぞれのセル枠には、１ないし２個のＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）と１ないし２個のＮチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）とが形成される。特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴは、上記Ｆの文字で示したセル方向を基準にして上側に配置され、下側にはＮチャンネル型ＭＯＳＦＥＴが配置される。同図では、ゲート電極を１つの太線で表しており、かかるゲート電極を挟むように拡散層が形成されてソース、ドレイン領域とされる。このようなセルの向きとＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）とＮチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）との配置関係は、以下の実施例において全て同様である。
【００１８】
ＣＭＯＳ回路を構成する一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、特に制限されないが、ゲート電極が一直線上に並ぶように配置され、かかるゲート電極は、それぞれが×印で示した箇所でゲート電極を構成する導電性ポリシリコン層がゲートＣＯＮＴ（コンタクト）部によって第１層目金属配線層Ｍ１に接続される。したがって、上記第１層目金属層Ｍ１を介して、対応するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのゲート電極が共通に接続される。
【００１９】
左端のセルでは、１つのＰチャンネル型ＭＯＳＦＥＴと１つのＮチャンネル型ＭＯＳＦＥＴしか形成されないから、Ｐチャンネル型ＭＯＳＦＥＴのソース領域は、図示しないが、後述するようにセル枠の上側を横方向に延長される第２層目金属層Ｍ２からなる電源電圧ＶＤＤ（又はＶＰＥＲＩ）等のような動作電圧が供給される電源線に接続され、Ｎチャンネル型ＭＯＳＦＥＴのソース領域は、同様に図示しないが、後述するようにセル枠の下側を横方向に延長される第２層目の金属層Ｍ２からなる０Ｖのような回路の接地電位ＶＳＳのような動作電圧が供給される電源線に接続される。そして、上記電源線が配置されないセル列の中央部には、上記同様に第２層目の金属層Ｍ２からなる配線チャンネルが設けられる。
【００２０】
中央部と右端のセルは、２つのＰチャンネル型ＭＯＳＦＥＴと２つのＮチャンネル型ＭＯＳＦＥＴが形成されており、上記のようにゲート電極は対応するものが共通に接続される。したがって、２つのＰチャンネル型ＭＯＳＦＥＴを並列形態に接続し、ソースに共通にＶＤＤ又はＶＰＥＲＩのような電圧を印加し、Ｎチャンネル型ＭＯＳＦＥＴの一方のＭＯＳＦＥＴのソースと他方のＭＯＳＦＥＴのドレインとを接続して直列形態とし、上記他方のＭＯＳＦＥＴのソースに上記回路の接地電位ＶＳＳを印加し、一方のＭＯＳＦＥＴのドレインを上記Ｐチャンネル型ＭＯＳＦＥＴの共通化されたドレインに接続して出力端子とし、上記のように共通化されたゲート電極を２つの入力端子とした場合には、ハイレベルを論理１とする正論理を採用するときにはナンド（ＮＡＮＤ）ゲート回路を構成することができる。
【００２１】
上記のようなＮチャンネル型ＭＯＳＦＥＴのＭＯＳＦＥＴのソースとドレインの接続は、あるいは上記のような並列形態のＰチャンネル型ＭＯＳＦＥＴのソース又はドレイン同士の接続の一方は、拡散層を共通に形成することにより上記ゲート電極間の接続のように格別な配線Ｍ１を設けることなく電気的に接続させることができる。同図では、セルを構成するＭＯＳＦＥＴを明確に表現するために、それぞれのＭＯＳＦＥＴは、ゲート電極を挟んでソースとドレインとが形成されるように表わされている。
【００２２】
上記の例とは逆に、Ｐチャンネル型ＭＯＳＦＥＴを直列形態に接続し、Ｎチャンネル型ＭＯＳＦＥＴを並列形態に接続した場合には、上記のような正論理を採用する場合には、ノア（ＮＯＲ）ゲート回路を形成することができる。このようにセル枠内に形成されるＭＯＳＦＥＴの数及びその接続形態の変更により、種々の論理回路又はその組み合わせからなる論理機能を実現することできる。例えば、論理機能としては、前記のようなインバータ回路や論理機能の他にフリップフロップ回路等のラッチ回路やカウンタ回路、比較一致回路のような比較的大きな回路規模をも含むよう等様々である。これらのフリップフロップ回路、カウンタ回路及び比較一致回路等をそれぞれの論理ゲートに分解してセルとしてもよい。
【００２３】
この実施例におけるセルは、セル以外から少なくとも１つの入力信号が供給されるものを指す。つまり、上記のようなフリップフロップ回路、カウンタ回路及び比較回路等のように複数の論理ゲートで構成されるものでも、それ複数の論理ゲート回路のみで信号の伝達径路が構成れるもの、より具体的には前記のようなソース、ドレインの拡散層の共通化による電気的接続と第１層目配線層Ｍ１による電気的接続のみによって構成される論理回路は回路規模の大小にかかわらずに１つのセルと見做される。
【００２４】
例えば、複数のインバータ回路を縦列接続して遅延回路を構成する場合、上記インバータ回路の数に対応した多数のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴが設けられるが、初段のインバータ回路を除いて、インバータ回路の入力には、前段の出力信号が伝えられるため、１つの入力端子を持つ１つのセルと見做される。２つのインバータ回路の入力と出力とを交差接続したラッチ回路においても、互いに入力と出力とが交差接続されるものであるために、出力インピーダンスが小さく（出力駆動能力が大きく）形成された一方のインバータ回路の入力を１つの入力端子としたセルとして扱うことができる。
【００２５】
上記セル列においては、前記のようにＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのそれぞれに対応してセル列の両側に電源線が配置される。かかる電源線が形成されない中央部分には、第２層目の金属層Ｍ２からなる配線チャンネルが形成されており、セルに対して入力信号を供給する配線あるいは出力信号を次段のセルに伝える配線に用いられる。
【００２６】
この実施例では、上記のような各セル毎に配線専用領域としてのスリットセルが設けられる。したがって、セル枠の中にスリットセルが一体的に設けられる。このスリットセルは、必要に応じて第１層目の金属層Ｍ１が設けられる。つまり、基本的には、上記第セル列の中央部を延長するように形成された配線チャンネルを用いてセル内及びセル間の配線を行うものであるが、配線数が足りなくなったときに上記スリットセルが活用される。つまり、セルに対する入力信号を伝える配線が不足するときには、スリットセルに第１層目の金属層Ｍ１を形成して、セル列の外側に延長される第２層目の金属層Ｍ２に接続させるようにするものである。
【００２７】
ランダム・ロジック回路のレイアウト設計は、回路設計を行った後に、かかる回路を上記のようなセルに分解してレアウト配置し、各セル間の配線設計はコンピュータを用いて自動的に行うようにすることができる。しかしながら、上記のようなセル列の中央部に設けた配線数が不足した場合、未配線のままとしたりあるいは他の配線との短絡状態を発生させてしまう。したがって、従来の回路レイアウト技術では、配線エラーが発生したセルのレイアウト設計を改めてやり直すことが必要とされる。しかし、この実施例のように各セルに上記のスリットセルを設けた構成では、かかるスリットセルによる配線径路が存在するという情報をインプットして置くことにより、上記自動配線設計において入力信号径路が不足する場合には、かかるスリットセルを選択し、セル列の外側に設けた配線チャンネルとの組み合わせによる自動配線を行うようにすることができる。
【００２８】
したがって、同図の実施例のように左側セルと中央セルでは、スリットセルを用いた第１層目の金属層Ｍ１と、セル列に沿った外側に設けられた第２層目の金属層Ｍ２との組み合わせにより、他のセルからの信号を入力として取り込むようにすることできる。中央セルの他に入力端子には、セル列の中央部に設けられる配線によって入力信号が伝えられる。右側セルは、例えば隣接する中央セル等からの信号をセル列の中央部に設けられた配線チャンネルによって伝えられるときには、スリットセルが設けられるにもかかわらずに、そこには第１層目の金属層Ｍ１は形成されない。
【００２９】
この実施例では、１つのセルが複数の入力端子を持つ場合、少なくとも１の入力端子に伝えられる信号は、上記スリットセルに形成された第１層目の金属層Ｍ１を用い、他の入力端子に伝えられる信号は、セル列の中央部に設けられた第２層目の金属層Ｍ２による配線チャンネルが利用される形態と、全ての入力信号がかセル列の中央部に設けられた第２層目の金属層Ｍ２による配線チャンネルのみとによって構成され、上記スリットセルを使用しない形態とが存在する。
【００３０】
この実施例では、セル毎にスリットセルを配置するものであるが、本願発明では必ずしもセル毎にスリットセルを設ける必要はない。例えば、回路設計において１つの入力端子した持たず、その入力端子には隣接するセルの出力信号しか受けないこと等と、上記セル列の中央部の配線チャンネルが余っていることが事前に判明しているような場合には、上記スリットセルを省略することができる。
【００３１】
このようにスリットセルを選択的に設ける構成とした場合には、スリットセルを１つのセルと見做して、論理ゲート回路等が形成される本来とセルの間に選択的に設けられる。このような配線専用領域としてのスリットセルを選択的に設ける構成では、複数のセル列からなる回路ブロックの専有面積を小さくすることができる。このようにスリットセルを設けるか否かの判断は、回路設計者による経験に委ねるようにしてもよい。仮に、上記のような経験によるスリットセルの挿入判断が誤ったとしても、セルの設計のやり直し箇所は大幅に低減できるから、前記のような自動配線設計技術による設計工数の大幅な低減に寄与させることができる。
【００３２】
図４には、上記回路ブロックを構成する２つのセルの他の一実施例の概略素子レイアウト図が示されている。ダイナミック型ＲＡＭにおいては、低消費電力と高速化等のために内部回路を降圧した電圧ＶＰＥＲＩで動作させるものがある。このような内部降圧電圧を用いた半導体集積回路装置においては、入力バッファ回路等の入力回路では、電源電圧ＶＤＤに対応した信号レベルを受けるために外部端子から供給された電源電圧ＶＤＤと回路の接地電位ＶＳＳの２電源線で動作する回路と、かかる上記降圧した内部電圧ＶＰＥＲＩと接地電位ＶＳＳとで動作する回路とが存在し、かかる異なる電圧系で動作する回路間に設けられるセルにおいては、上記ＶＤＤとＶＰＰＥＲＩ及びＶＳＳのような３以上の多電源で動作する回路が存在することなる。
【００３３】
この実施例は、上記のようにＶＤＤとＶＳＳとで動作する２電源セルと、ＶＤＤ及びＶＰＥＲＩとＶＳＳ及びＶＳＳＩとで動作する多電源セルを並べて配置する場合の電源線のレイアウト例が示されている。上記のように異なる電源系のセルを並べて配置して１つの回路ブロックを構成する場合、基本となる電源電圧ＶＤＤとＶＳＳの２電源線をそれぞれセル列の両側にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとに対応してそれぞれ形成する。
【００３４】
上記２電源セルの電源配線幅を基本にして、ＶＤＤとＶＰＥＲＩ及びＶＳＳとＶＳＳＩのような多電源セルを上記２電源セルに並べて配置する場合には、上記基本とるな配線幅を上記ＶＤＤとＶＰＥＲＩ及びＶＳＳとＶＳＳＩとに振り分けて構成する。この構成により、１つの回路ブロックにおいて２電源と３以上の多電源を持つ場合でも、電源線が占める幅を一定にできるから効率のよい素子及びセル列の中央部に設けられる配線チャンネルの幅を確保することができる。別の観点でいうと、２電源セルと３以上の多電源セルとを同じ高さのセルを並べて配置して回路ブロックを構成することができるものとなり、ランダム・ロジック部をセルの高さでみると規則的にすることができる。
【００３５】
上記のような電源構成とすることにより、多電源セルでは、上記電源電圧ＶＤＤで動作する入力部と、ＶＰＥＲＩで動作する内部回路とが混在しても、それぞれの動作電圧に対応した電圧の供給が可能になるものである。なお、ＶＳＳとＶＳＳＩのように回路の接地線を分離したのは、例えば、入力回路において比較的大きな信号振幅で動作することにより、接地線ＶＳＳに比較的大きなノイズが発生する場合、上記降圧した電圧ＶＰＥＲＩにより信号振幅が小さくされてレベルマージンが小さくなる内部回路の接地線をＶＳＳＩのように分離することにより上記入力回路で発生したノイズの影響を小さくすることができる。
【００３６】
また、降圧した内部信号を外部端子へ出力する出力系の回路においても同様に接地線ＶＳＳＩとＶＳＳとに分離することが有益である。つまり、ＶＰＥＲＩレベルの内部信号をＶＤＤにレベル変換し、この変換された出力信号を出力端子へ出力させる出力系の回路において、上記レベル変換回路では、上記のようにＶＳＳＩとＶＰＥＲＩ及びＶＤＤで動作するセルと、ＶＤＤとＶＳＳとで動作する出力回路を構成するセルとに利用することができる。
【００３７】
ダイナミック型ＲＡＭでは、後述するようにメモリセルが接続されたビット線の信号振幅は、上記ＶＰＥＲＩよりも更に降圧された電圧ＶＤＬにされる。この電圧ＶＤＬは、センスアンプの動作電圧として利用されるものであり、メモリセルから読み出されたＶＤＬレベルの信号を上記ＶＰＥＲＩレベルに変換する回路においても、上記のようなレベル変換を行う回路が存在し、上記ＶＤＬとＶＰＥＲＩ及びＶＳＳ又はＶＳＳＩとの３以上の多電源で動作するセルが存在し、かかる回路ブロックにおいても上記同様に利用できるものである。
【００３８】
図４には、上記回路ブロックを構成する１つのセルの更に他の一実施例の概略素子レイアウト図が示されている。論理回路においては、ＭＯＳＦＥＴのサイズは一定ではなく、それぞれの機能や必要とされる電流駆動能力に応じて素子サイズが異なる。ＭＯＳＦＥＴの素子サイズは、特別な場合を除いてゲート長が一定でゲート幅が上記電流駆動能力（コンダクタンス）に応じて設定される。
【００３９】
この実施例では、セルの大きさは、上記のような電源配線が両側に配置されるものであるために、一定の高さ（サル列方向でみると幅）を持つように形成される。このような一定の高さを持つセル内に形成されるＭＯＳＦＥＴのサイズが上記のように回路定数に応じて区々に設定されるものである。このようなサイズが異なるＭＯＳＦＥＴをセル内に配置する際に、この実施例ではセル枠の両側を基準にしてＭＯＳＦＥＴのチャンネル幅を設定するものである。つまり、セル枠の上側に配置されるＰチャンネル型ＭＯＳＦＥＴ（ＰｃｈＭＯＳ）のソース，ドレインの上端がセル枠の上側に並ぶように配置され、セル枠の下側に配置されるＮチャンネル型ＭＯＳＦＥＴ（ＮｃｈＭＯＳ）のソース，ドレインの下端がセル枠の下側に並ぶように配置される。
【００４０】
この構成では、電流駆動能力が小さくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、それぞれのソース，ドレインの端が上下端に合わせられる結果、ゲート間を接続するＭ１配線部分が長く形成される。これに対して、電流駆動能力が大きくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴは、それぞれのソース，ドレインの端が上下端に合わせられる結果、ゲート間を接続するＭ１配線部分が相対的に短く形成される。
【００４１】
前記のようにセル枠の両側に配置される電源線を除いた中央部分には、同図で太い点線で示したような第２層目の金属層Ｍ２による配線チャンネルが形成される。上記のような素子構成では、電流駆動能力が大きくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのゲート間を接続するＭ１配線部分が相対的に短く形成され、その結果として上記配線チャンネルＭ２のうち接続可能な配線が少ない数に限られる。したがって、かかる大きな素子サイズにされた回路に対する入力信号の信号径路を構成する配線チャンネルが優先的に割り当てられる。
【００４２】
これに対して、電流駆動能力が小さくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのゲート間を接続するＭ１配線部分が相対的に長く形成され、その結果として上記配線チャンネルＭ２のうち接続可能な配線が多い数になり，上記大きな素子サイズにされた回路に対して優先的に配線チャンネルを割り当てても、上記大きな素子サイズにされた回路が使用不能の配線チャンネルが残っており、かかる配線を利用した接続が可能になるものである。これにより、素子間の接続を行う配線チャンネルを合理的に使用することができる。
【００４３】
上記の構成は、別の利点も生じるものとなる。仮に、小さなサイズのＭＯＳＦＥＴをセル列の中央部に寄せて配置すると、そのソースと電源線間を第１層目の金属層Ｍ１により接続することが必要になってしまう。この第１層目の金属層は、多岐にわたる半導体集積回路の製造プロセスの中で比較的早い段階で形成される。したがって、その後の製造プロセスの中における熱処理の影響を受けにくくするために、シート抵抗値が比較的大きなタングステン等を含んだ高融点の金属材料が使用される。
【００４４】
したがって、小さなサイズのＭＯＳＦＥＴをセル列の中央部に寄せて配置する構成は、増幅素子としてのＭＯＳＦＥＴのソースに接続される配線抵抗がＭＯＳＦＥＴに流れる電流によりゲート，ソース間電圧を小さくする方向に作用して負帰還をかけてしまうために信号伝達速度を遅くしてしまう。これに対して、本願のように小さなサイズのＭＯＳＦＥＴをセル列の端部に離して配置する構成は、同じ配線抵抗が入力側のゲートに接続され、上記のようにソース側に接続される場合のように負帰還がかかないからスイッチングを高速にできるものとなる。
【００４５】
図６には、上記回路ブロックを構成する複数のセルの更に他の一実施例の概略素子レイアウト図が示されている。この実施例では、前記のように２つのセル列が背中合わせに配置される。この構成により、Ｆの文字で示したセルの向きの上側にはＰチャンネル型ＭＯＳＦＥＴが形成され、２つのセル列においてＰチャンネル型ＭＯＳＦＥＴが同一のＮ型ウェル領域に形成することができるとともに、電源電圧ＶＤＤあるいは内部降圧電圧ＶＰＥＲＩ（ＶＤＬ）を２つのセル列に対して共用することができる。この結果、電源配線幅を１つのセル列でみると半分にできるため、セル列の中央部に設けられる配線チャンネルの幅をその分大きくできるから配線数を多く採ることができる。
【００４６】
上記のような電源線の共通化を行うための前提条件として、セルピッチと給電部のコンタクト部ＣＯＮＴのピッチを同じピッチにするものである。ここで、セルピッチとは、半導体集積回路における配線の最小ピッチに相当するものであり、自動配線ではかかるピッチに合わせて第２層目と第３層目の配線が形成される。上記のように２つのセル列を背中合わせにし、電源線を共通化した場合において、コンタクト部のピッチをセルピッチに合わせるという条件を付加することにより、背中合わせの２つのセル列で共用化した電源線に設けられるコンタクト部ＣＯＮＴとスルーホールＴＨを合致させることができる。ここで、コンタクト部ＣＯＮＴは、ソース，ドレインの拡散層及びウェルに形成されるオーミックコンタクト用の拡散層と第１層目の金属配線層Ｍ１とを接続させる部分をいい、スルーホールとは上記第１層目の金属層Ｍ１と第２層目の金属層Ｍ２とを接続させる部分をいう。
【００４７】
セル列の下側では、Ｎチャンネル型ＭＯＳＦＥＴのゲート電極を挟んで左側に形成された拡散層をソースとした場合には、かかるソース側に対応した拡散層及びＰ型ウェル領域に上記のようなセルピッチに対応して設けらるコンタクト部ＣＯＮＴとスルーホールＴＨからなる給電セルが形成され、ドレイン側に対応した領域は配線領域とされ、かかる配線領域には例えばセル列に沿って外側に形成された配線チャンネル（Ｍ２）に接続させる第１層目の金属配線Ｍ１による出力配線が形成される。
【００４８】
図７には、上記回路ブロックを構成する複数のセルの更に他の一実施例の概略素子レイアウト図が示されている。この実施例では、出力配線に工夫がなされている。この実施例では、１つのＭＯＳＦＥＴが等価的に並列接続された複数のＭＯＳＦＥＴにより構成される。出力Ａ及びＢを形成する２つのＣＭＯＳインバータ回路は、セルの高によって制限される基本ＭＯＳＦＥＴを３個並列接続して、１つのＭＯＳＦＥＴとして用いるようにされる。つまり、３つのゲート電極により４つの拡散層が形成され、例えば左側から順にドレイン、ソース、ドレイン、ソースのようにして用いる。両端のドレインとソースを除いたソース及びドレインは、それぞれ２つのＭＯＳＦＥＴのソース及びドレインとして併用される。出力Ｃを形成するＣＭＯＳインバータ回路では、５つのゲート電極により６つの拡散層が形成され、例えば左側から順にドレイン、ソース、ドレイン、ソース、ドレイン、ソースのようにして用いられる。
【００４９】
このように複数のＭＯＳＦＥＴを並列接続して１つのＭＯＳＦＥＴとして用いる場合には、必然的に大きな電流を流すことができる。このような大きな電流を流を効率よく取り出すために、上記ドレインに対応して２本あるいは３本設けるようにするものである。つまり、セルから引き出される出力線は、前記のように比較的大きな抵抗値を持つ第１層目の金属層Ｍ１を用いるものでありるために、上記のように複数の出力線を設けることにより、そこでの配線抵抗を小さくすることができる。図示しないが、同じセル内に形成されるＭＯＳＦＥＴの上記ドレイン同士及びソース同士を接続する配線は上記同様に第１層目の配線層Ｍ１により形成される。
【００５０】
図８には、上記回路ブロックで構成される周辺回路に対する電源供給の一実施例を説明するための配線レイアウト図が示されている。前記のように背中合わせに２つのセル列が配置されてなる回路ブロックが、上記セル列とは直交する方向に並べられて図１に示したようにボンディングパッド列に沿った周辺回路が構成される。
【００５１】
この実施例では、上記のような複数の回路ブロックに対する電源供給配線に工夫がなされている。つまり、上記回路ブロック列の両側に沿って第３層目の金属層Ｍ３からなる電源配線が形成される。そして、上記回路ブロックに対する電源供給を行う第２層目の金属層Ｍ２により、上記回路ブロック列の両側に配置される対応する電源線がスールホールＴＨ２を介して互いに接続される。このように電源線を回路ブロックの電源線を利用して梯子状にすることにより、電源インーピーダンスを小さくすることができる。
【００５２】
図９には、この発明が適用されるダイナミック型ＲＡＭの他の一実施例の概略構成図が示されている。同図において、（Ａ）には拡散層の概略レイアウトが示され、（Ｂ）には概略配線層レイアウトが示されている。同図のレイアウトは、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように代表的な部分が示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００５３】
この実施例でも、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、（Ａ）に示すように長手方向の中央部分にアドレス入力回路、データ入出力回路及び、（Ｂ）に示すようにボンディングパッド列と第３層目の配線層Ｍ３からなる配線チャンネルが形成される。上記のような長手方向の中央部には、上記の入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。そして、短辺方向の中央部には、特に制限されないが、後述するように冗長回路が設けられ、かかる冗長回路が形成される部分には第２層目の金属層Ｍ２による配線チャンネルが形成される。
【００５４】
この実施例では、上記第３層目の配線チャンネルと第２層目の配線チャンネルとが交差する半導体チップの中央部には安定化容量を形成する拡散層が形成される。この安定化容量は、特に制限されないが、上記周辺回路の動作電圧を形成する降圧電源回路の安定化容量として用いられる。上記降圧電源回路は、後述するように複数回路が半導体チップ上の長手方向中央部の周辺回路が形成される部分に分散して配置され、かかる周辺回路の隙間的な半導体領域を活用して小さな容量値の安定化容量も接続される。これら分散して設けられる安定化容量は、上記のように限られた半導体領域を用いるものであるために、上記チップ中央部に形成される安定化容量に比べて小さな容量値にされる。
【００５５】
上記のように半導体チップ上の比較的長くされた長手方向中央部に周辺回路が形成されるものであり、上記のように降圧電源回路を複数個分散させて配置させることにより、周辺回路が動作時に必要とする電流が、比較的短い距離の配線径路を通して供給されるために動作電圧を安定化を図ることができる。このような降圧電圧を供給する電源線としては、特に制限されないが、上記第３層目の金属層Ｍ３を用いて構成される。
【００５６】
上記周辺回路は、特に制限されないが、図（Ｂ）に示したボンディングパッド列を挟んで、図（Ａ）に示したように左側の比較的大きな回路セル列は、入力回路やプリデコーダ、電源回路等の周辺回路であり、右側の比較的小さな回路セル列は出力回路を構成するものである。この実施例では、周辺回路を上記出力回路をそれ以外とを分けてボンディングパッド列を挟んで配置させるものである。つまり、出力回路はメインアンプからの読み出し信号を増幅して出力させる回路であり、他の回路との関連が薄いから上記のように分離して配置させても集積度はそれほど低下しないばかりか、ボンディングパッド列をチップの中央側に寄せることがでる。このように半導体チップ上において中央寄りにボンディングパッド列を配置する構成では、かかるボンディングパッド列を挟むようにＬＯＣ技術によってチップ上に張り付けられるリードとのボンディングワイヤーによる接続が容易になる。
【００５７】
図１０には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路ＰＥＲＩ等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００５８】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００５９】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、前記のようにチップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Ｃが形成される。また、前記のように周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【００６０】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その１つが拡大して示されているように、複数のサブアレイ１５に分割される。かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００６１】
１つのサブアレイ１５は、図示しないが例えば２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記１６個のサブアレイに対応して１／１６の長さに分割される。
【００６２】
上記１つのメモリアレイの分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、上記のようにメインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００６３】
図１０のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００６４】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【００６５】
この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【００６６】
図１１には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００６７】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００６８】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００６９】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００７０】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【００７１】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００７２】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００７３】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００７４】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００７５】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００７６】
上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００７７】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダは、前記の降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、次に説明するような上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００７８】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００７９】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが２．０Ｖにされ、降圧電圧ＶＤＬが１．８Ｖ程度により低くされる。
【００８０】
この実施例において、アドレスバッファ５１の出力信号を受けるプリデコーダ５２では、電源電圧ＶＤＤと内部降圧電圧ＶＰＥＲＩで動作する回路ブロックからなり、前記図４に示したような２電源セルと多電源セルとが組み合わされて構成される。あるいは、メインアンプ６１においても、ＶＤＬレベルの信号をＶＰＥＲＩレベルに変換するレベル変換回路が設けられ、更に出力バッファ６２においてＶＰＥＲＩレベルをＶＤＤレベルに変換するレベル変換回路が設けられ、上記同様に２電源セルと多電源セルの組み合わせからなる回路ブロックが利用される。
【００８１】
図１２には、この発明が適用される約６４ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンクのうちメモリバンク０を構成するメモリアレイ２００Ａとメモリバンク３を構成するメモリアレイ２００Ｄが例示的に示されている。つまり、４つのメモリバンクのうちの２つのメモリバンク１と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示的に示されているメモリアレイ２００Ａと２００Ｄのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００８２】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００８３】
メモリアレイ２００Ｂないし２００Ｄも同様に、メモリアレイ２００Ｄに例示的に示されているようにロウデコーダ２０１Ｂ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に接続される。上記メインアンプ２１２Ａ，Ｂの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。また、外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ２００ＢとＣとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。
【００８４】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００８５】
同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０及びクロックバッファ４０等を備える。
【００８６】
クロック信号ＣＬＫは、クロックバッファ４０を介して前記説明したようなクロック同期回路５０に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ２１１、入力バッファ２１０を活性化するタイミング信号として用いられるとともに、タイミング発生回路３０に供給され、かかるクロック信号に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。
【００８７】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００８８】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
【００８９】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００９０】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【００９１】
上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００９２】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００９３】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００９４】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００９５】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ７（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００９６】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【００９７】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００９８】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００９９】
（７）バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。
【０１００】
（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【０１０１】
ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。
【０１０２】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約１Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約６４Ｍビット（１Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【０１０３】
上記の実施例から得られる作用効果は、下記の通りである。
（１）特定の論理回路を実現する１ないし複数のＭＯＳＦＥＴが形成されてなる単位領域の複数個を第１方向に配置して、その上部に上記第１方向に延びる第１配線を形成し、上記複数配置された単位領域に沿そって、かつその単位領域外において上記第１方向に延びる第２配線を形成し、上記隣接する単位領域間に記第１方向と直交する第２方向に延びる第３配線を備えた配線専用領域を設けて置き、上記単位領域に形成された論理回路は、必要に応じて隣接する上記配線専用領域との組み合わせにより上記第１配線に接続される第１接続形態と、上記第２配線を介して第３配線に接続される第２接続形態との両方を持つようにすることにより、セルの配置にかかわらず入力信号領域が確保されるため、自動配線技術による配線設計においても未結線を大幅に低減させることができるという効果が得られる。
【０１０４】
（２）上記配線専用領域を、各単位領域に対応して一対一に対応して設け、それに対応した上記単位領域に形成された論理回路において上記第２接続形態が必要とされた場合に使用することにより、セルの配置にかかわらず全てのセルにおいて入力信号領域が確保されるため、自動配線技術による配線設計においても未結線を防止でき自動配線技術による全ての信号線の結線が可能になるという効果が得られる。
【０１０５】
（３）上記第３配線を上記単位領域内において論理回路を実現する複数のＭＯＳＦＥＴ間を接続する配線と同じ工程で形成することにより多層配線を効率よく利用することができるという効果が得られる。
【０１０６】
（４）第１方向に複数配置された単位領域の中央部に上記第１方向に延びる信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる電源線を設け、上記電源線を上記第１電圧と第２電圧で動作する論理回路に対応した単位領域上ではそれぞれが１の配線幅を持つように形成し、上記第１電圧及び第２電圧とは異なる第３電圧で動作する論理回路に対応した単位領域上では、上記１の配線幅が上記第１又は第２電圧を供給する電源線と上記第３電圧を供給する電源線及びそれらの配線間隔によって分割したものとすることにより、セル内の電源の数及び種類に無関係にセルの高さ及び全体としての電源配線幅を統一できるためにセルの配置が容易となり、高集積化が可能になるという効果が得られる。
【０１０７】
（５）第１方向に複数配置された単位領域上の中央部に上記第１方向に延びる信号線を形成し、上記第１方向に複数配置された単位領域上の両側に形成され、かかる第１方向に延びる電源線を形成し、上記単位領域には特定の論理機能を実現する１ないし複数のＭＯＳＦＥＴが形成され、上記ＭＯＳＦＥＴを構成するソース，ドレインの半導体領域の一端側を、上記単位領域の端部に近接するよう形成することにより、動作の高速化を図りつつ単位領域上の中央部に第１方向に延びる信号線を効率よく使用することができるという効果が得られる。
【０１０８】
（６）上記信号線及び電源線を第２層目の金属配線層により形成し、上記ＭＯＳＦＥＴのゲート、ソース及びドレインに接続される信号線を第１層目の金属配線層により構成することにより、多層配線を合理的に使用することができるという効果が得られる。
【０１０９】
（７）第１方向に複数配置された単位領域上の中央部に上記第１方向に延びる第１信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる第１と第２電源線を配置した第１セル群と、同様な第２セル群の上記第１又は第２電源線に対応した単位領域の端部が互いに隣接するよう背中合わせに配置して上記第１又は第２電源線を１つの電源線で構成するとともに、かかる電源線に対応して設けられるコンタクト部を、上記単位領域の基準となるピッチに合わせることにより、高集積化が可能になるという効果が得られる。
【０１１０】
（８）第１方向に複数配置された単位領域と、上記第１方向に複数配置された矩形の単位領域上に形成され、かかる第１方向に延びる第１配線と、上記複数配置された単位領域に沿って、かつその領域外に形成されて上記第１方向に延びる第２配線とを備え、上記単位領域に特定の論理回路を実現する１ないし複数のＭＯＳＦＥＴを形成し、そのドレイン領域が上記第１方向に複数個が並べられて配置され、それらが並列形態に接続されて１つのＭＯＳＦＥＴを構成するものは、上記各ドレイン領域のそれぞれが上記第２配線に接続される複数の配線を持つようにすることにより、出力配線の低抵抗化を実現することができるという効果が得られる。
【０１１１】
（９）上記第１配線及び第２配線を第２層目の金属配線層とし、上記ＭＯＳＦＥＴのドレインと上記第２配線とを接続させる配線を第１層目の金属配線層により構成することにより、上記の低抵抗化とともに多層配線を合理的に使用し、かつ高集積化が可能になるという効果が得られる。
【０１１２】
（１０）第１方向に複数配置された単位領域上の中央部に上記第１方向に第１信号線を形成し、上記第１方向に複数配置された単位領域上の両側に上記第１方向に延びる第１と第２電源線と設け、上記単位回路の複数個が第２方向に並べられて配置されて回路ブロックを構成し、上記第２方向において回路ブロックの両側に上記第１と第２電源線に対応した第１電圧と第２電圧を供給する第３電源線と第４電源線の対を上記第２方向に延長してそれぞれ配置し、上記対とされた第３電源線と第４電源線を上記単位回路の第１電源線と第２電源線とでそれぞれ相互に接続することにより、最小の配線により電源インピーダンスを小さくすることができるという効果が得られる。
【０１１３】
（１１）上記回路ブロックを半導体チップの第１方向の中央部において、上記第２方向に並んで配置される複数のボンディングパッド列に沿って配置し、上記半導体チップの両側には同じ記憶構成を持つメモリアレイを構成して上記回路ブロック及びボンディングパッドを挟むように配置することにより、信号伝達径路を最小にし、かつ、高集積化を実現した半導体記憶装置を得ることができるという効果が得られる。
【０１１４】
（１２）上記半導体チップの第２方向の中央部には、上記メモリアレイの不良救済のための冗長回路を形成し、上記メモリアレイは、上記回路ブロック及びボンディングパッド列と上記冗長回路とにより４つに分割して構成することにより、各回路ブロックを半導体チップ上に効率よく配置させることができるという効果が得られる。
【０１１５】
（１３）第１方向に連続して複数配置され、論理回路を構成するためのトランジスタを備えた矩形の単位領域上を上記第１方向に延びる第１配線を形成し、上記複数配置された矩形の単位領域に沿って、かつ該単位領域外において上記第１方向に延びる第２配線を形成し、隣り合う上記単位領域間にそれぞれ中間領域を設け、上記第１方向と直交する第２方向に延び、いずれかの上記中間領域に上記第２配線と接続される第３配線を形成し、上記第３配線が形成された中間領域に対応する単位領域の論理回路の入力信号は上記第１配線と第３配線とから受け、上記第３配線が形成されない中間領域に対応する単位領域の論理回路の入力信号は上記第１配線から受けるようにすることにより、単位領域の配置にかかわらず入力信号領域が確保されるため、自動配線技術による配線設計においても未結線を大幅に低減させることができるという効果が得られる。
【０１１６】
（１４）第１方向に複数配置され、特定の論理機能を実現する１ないし複数の回路素子が設けられる矩形の単位領域上に上記第１方向に延びる第１配線を形成し、上記複数配置された矩形の単位領域に沿って、かつその単位領域外において上記第１方向に延びる第２配線を形成し、上記単位領域に隣接し、かつ上記第１方向と直交する第２方向に延びる第３配線が形成される配線領域を設け、上記配線領域の第３配線を上記単位領域に形成された論理機能を実現する回路素子と上記第２配線との間で信号の授受に用いることにより、単位領域の配置にかかわらず入力信号領域が確保されるため、自動配線技術による配線設計においても未結線を大幅に低減させることができるという効果が得られる。
【０１１７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、配線専用領域を含めて論理機能を持つセルと、論理機能のみを持つセルと、配線専用領域のみからなるセルとを組み合わせて、１つの回路ブロックを構成するようにするものであってもよい。つまり、入力端子数が比較的多いセルには、上記の配線専用領域を含めてセルとしてレイアウト設計し、入力端子数が例えば１ないし２のように少ないセルには、配線専用領域を設けないものとし、回路構成に応じて配線専用領域のみからなるセルを隣接して配置させるようにするものであってもよい。
【０１１８】
上記図１０に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様やランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【０１１９】
この発明に係る半導体集積回路装置は、前記のような前記のようなダイナミック型ＲＡＭの他、スタティック型ＲＡＭ等のような他の半導体記憶装置、あるいはランダム・ロジック部を持つ１チップマイクロコンピュータ等のような各種のデジタル集積回路装置に広く利用できる。
【図面の簡単な説明】
【０１２０】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】図１における各回路ブロックの一実施例を示す概略素子レイアウト図である。
【図３】図１における回路ブロックを構成するセルの一実施例を示す概略素子レイアウト図である。
【図４】図１における回路ブロックを構成するセルの他の一実施例を示す概略素子レイアウト図である。
【図５】図１における回路ブロックを構成するセルの更に他の一実施例を示す概略素子レイアウト図である。
【図６】図１における回路ブロックを構成するセルの更に他の一実施例を示す概略素子レイアウト図である。
【図７】図１における回路ブロックを構成するセルの更に他の一実施例を示す概略素子レイアウト図である。
【図８】図１における回路ブロックで構成される周辺回路に対する電源供給の一実施例を説明するための配線レイアウト図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの他の一実施例を示す概略構成図である。
【図１０】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図１１】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にしたアドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図１２】この発明が適用されるＳＤＲＡＭの一実施例を示す全体ブロック図である。
【符号の説明】
【０１２１】
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、  １１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、
１…モードデコーダ、２…モードラッチ回路、３…アドレスラッチ回路、
１０…モードレジスタ、２０…コマンドデコーダ、３０…タイミング発生回路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントローラ、２１０…入力バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライトバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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