(57)【要約】【課題】  記憶層の耐圧を充分に確保することを可能にすると共に、初期化動作に必要な電圧値を低く抑えることが可能な構成の記憶素子を提供する。【解決手段】  第１の電極と第２の電極との間に、記憶層４が挟まれて構成され、この記憶層４が、絶縁性或いは半絶縁性であり、記憶層４に接して金属元素を含有する層が設けられ、第１の電極と第２の電極間に電圧を印加することにより、記憶層４の抵抗値が変化する構成であり、記憶層４が厚さ方向において不連続に金属元素４１が含有されている記憶素子を構成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１の電極と第２の電極との間に、記憶層が挟まれて構成され、
前記記憶層が、絶縁性或いは半絶縁性であり、
前記記憶層と、金属元素を含有する層とが、積層され、
前記第１の電極と前記第２の電極間に電圧を印加することにより、前記記憶層の抵抗値が変化する記憶素子であって、
前記記憶層は、厚さ方向において不連続に、前記金属元素が含有されている
ことを特徴とする記憶素子。
【請求項２】
前記記憶層が、酸化物又は窒化物から成ることを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記金属元素が、１価の陽イオンになりうるＣｕ，Ａｇ，Ｎａ，Ｌｉ，Ｋ，Ｒｂ，Ｃｓ，Ｔｌと、２価の陽イオンになりうるＺｎとから選ばれる１種以上の元素であり、かつ、前記記憶層が希土類金属元素及び遷移金属元素の酸化物から成ることを特徴とする請求項２に記載の記憶素子。
【請求項４】
前記金属元素を含有する層が、ＣｕＴｅを含んで成ることを特徴とする請求項１に記載の記憶素子。
【請求項５】
前記記憶層中に、前記金属元素を含有する粒子が、層をなすことなく離散的に配置されている構成であることを特徴とする請求項１に記載の記憶素子。
【請求項６】
第１の電極と第２の電極との間に、記憶層が挟まれて構成され、前記記憶層が、絶縁性或いは半絶縁性であり、前記第１の電極と前記第２の電極間に電圧を印加することにより、前記記憶層の抵抗値が変化し、前記記憶層は、厚さ方向において不連続に、前記金属元素が含有されている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
さらに、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ３結晶材料を、ＳｒＲｕＯ３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【非特許文献２】A.Beck et al.,Appl.Phys.Lett.,77，(２０００年)，ｐ．１３９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子や、結晶酸化物材料を用いた記憶素子は、抵抗のオン・オフ比、即ち低抵抗状態の抵抗値（オン抵抗）と高抵抗状態の抵抗値（オフ抵抗）との比が、非常に大きく、例えば４桁以上もある。
【００１０】
そして、このように抵抗のオン・オフ比が非常に大きい記憶素子に対して、短い電圧パルスを印加した場合には、それらの抵抗値の中間値をとる場合がある。
記憶素子の抵抗値が中間値をとると、読み出し時にデータ識別のマージンが低下してしまう。
【００１１】
この抵抗値が中間値をとる問題は、抵抗が変化する薄膜、例えばＧｅＳ，ＧｅＳｅ等の膜厚が比較的厚く（例えば１０ｎｍ以上）なっているため、電圧を印加した場合の電界強度が比較的弱くなり、そのために、イオンとして移動すべきＣｕ，Ａｇ，Ｚｎ等の原子が一定の位置の間を移動するのではなく、その途中でトラップされてしまう結果であると考えられる。また、抵抗が変化する薄膜の膜厚が比較的厚いことから、記憶素子の動作速度が遅くなる。
さらに、記録・消去の動作時の電界強度が弱くなることから、移動後のイオン原子（記録過程又は消去過程の後にはイオン状態から非イオン状態に遷移している）が移動を再開するエネルギーレベルが低くなることが予想され、その結果として、不揮発性メモリとして必要な保持特性を充分に確保することが困難になる。
【００１２】
従って、前述した記憶素子において、抵抗が変化することにより情報が記録される記憶層には、薄い膜厚でも充分な絶縁耐圧を有する材料を用いることが望ましい。
さらにまた、記憶層が低抵抗となった状態では、比較的大きな電流密度の電流が流れて、ジュール熱により比較的高温になることから、融点の高い材料を用いることが望ましい。
【００１３】
そこで、本発明者等は、先に、抵抗が変化することにより情報が記録される記憶層に、希土類酸化物薄膜を用いることを提案している。
記憶層に希土類酸化物薄膜を用いることにより、膜厚を薄くしても充分な抵抗変化が得られるため、膜厚を薄くして電界強度を強くすることにより、上述した問題を解決することが可能になる。
【００１４】
ところで、上述したイオンの移動を利用する構成の記憶素子において、最初の記録時には、通常動作時に必要な電圧（電界）の値よりも、大きな電圧値を要する場合がある。
これはイオンの移動する経路が確定していないためであり、大きな電圧をかけることにより、絶縁性である希土類酸化物薄膜中にイオンを拡散させることができる。
即ち、この過程は、経路の初期化に該当する。
【００１５】
この初期化に必要な電圧は、同一の記憶層の材料とした構成で比較すると、記憶層の厚さに依存するものであり、記憶層が薄くなれば初期化に必要な電圧は低くなる。
初期化のために電圧を加えると、イオンが拡散されることにより、電流経路が形成される。
そして、この初期化の際の電圧が高い場合には、大きな電流が流れ、拡散されるイオンの量も多くなるため、その後の消去動作にも高いエネルギーが必要となる。
このように、高いエネルギーで動作させ続けることは、記憶素子の特性を劣化させる原因ともなり、記憶素子の信頼性に影響を与えることとなる。
また、初期化に高い電圧が必要となる場合には、メモリデバイスにおいては駆動用のトランジスタとして大きなものが必要となることから、消費電力やチップ面積等にも影響を及ぼす。
【００１６】
従って、初期化に必要な電圧は、なるべく低く、通常の記録や消去に必要な電圧に近い値であることが望ましい。
【００１７】
しかしながら、初期化の電圧を低く抑えるために記憶層を薄くすると、希土類酸化物薄膜を用いた場合でも、充分な耐圧が取れなくなることがある。
【００１８】
上述した問題の解決のために、本発明においては、記憶層の耐圧を充分に確保することを可能にすると共に、初期化動作に必要な電圧値を低く抑えることが可能な構成の記憶素子及びこれを用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の記憶素子は、第１の電極と第２の電極との間に、記憶層が挟まれて構成され、この記憶層が、絶縁性或いは半絶縁性であり、記憶層に接して金属元素を含有する層が設けられ、第１の電極と第２の電極間に電圧を印加することにより、記憶層の抵抗値が変化するものであって、記憶層は、厚さ方向において不連続に、金属元素が含有されているものである。
【００２０】
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００２１】
上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に、記憶層が挟まれて構成され、第１の電極と第２の電極間に電圧を印加することにより、記憶層の抵抗値が変化する構成であるので、記憶層の抵抗値が変化することを利用して、情報を記録することが可能になる。
【００２２】
また、記憶層が絶縁性或いは半絶縁性であるため、記憶素子に電圧を印加していない状態では、記憶層の抵抗値が高くなっている。
そして、この記憶層に接して金属元素を含有する層が設けられているため、この層自身、或いはこの層側の一方の電極が正電位となるように記憶素子に電圧をかけると、金属元素がイオン化して記憶層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶層中に留まり不純物準位を形成することによって、記憶層の抵抗値が低くなり、これにより情報の記録を行うことが可能になる。
また、この状態から、金属元素を含有する層或いはこの層側の電極が負電位となるように記憶素子に電圧をかけると、他方の電極側に析出していた、或いは不純物準位を形成していた、金属原子が再びイオン化して、一方の電極側に戻ることによって、記憶層の抵抗値が元の高い状態に戻り、これにより記録した情報の消去を行うことが可能になる。
【００２３】
さらに、記憶層が、厚さ方向において不連続に金属元素が含有されていることにより、絶縁性或いは半絶縁性である記憶層の一部の領域に、予め金属元素による欠陥が形成された状態になっており、低い電圧の印加により、容易に金属元素のイオンが移動して他方の電極側に移動する。
また、イオンが移動した後の空いたサイトには、記憶層に接する金属元素を含有する層から、新たなイオンが移動して入るため、このような動作が連続的に生じて、すみやかに導電経路を形成することが可能になる。
即ち、初期化に必要なエネルギー（電圧）を低減することができる。
【００２４】
そして、金属元素が記憶層の厚さ方向に不連続に含有されており、記憶層全体が金属元素化合物となっている場合や、金属元素が記憶層の厚さ方向に連続している構成となっている場合と比較して、金属元素が含有されていない（絶縁性又は半絶縁性の材料のみである）部分がある程度の厚さ連続している。これにより、記憶層が絶縁性又は半絶縁性を有すると共に、ある程度の耐圧を確保することが可能になる。
【００２５】
上述の本発明の記憶装置の構成によれば、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して情報の記録・消去や記録された情報の読み出しを行うことができる。
【発明の効果】
【００２６】
上述の本発明によれば、初期化に必要なエネルギー（電圧）を低減することができるため、初期化の際に記憶層の特性を劣化させるような大きい電圧を印加する必要がない。これにより、記憶素子、特に記憶層の信頼性を維持することができる。
また、記憶装置において、駆動用のトランジスタを大きくする必要がなくなることから、消費電力やチップの面積を抑えることができる。
そして、記憶層を薄くしなくても、初期化電圧を低減することができることから、記憶層を充分に耐圧を維持する厚さとすることができる。
【００２７】
さらに、記憶素子の抵抗値の変化、特に記憶層の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。
【００２８】
従って、本発明により、消費電力が少なく、高い信頼性を有する記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化を図ることができる。
【発明を実施するための最良の形態】
【００２９】
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上にイオン源となる金属元素が含有された、イオン源層３が形成され、その上に比較的高い抵抗値を有する記憶層４が形成され、この記憶層４上の絶縁層５に形成された開口を通じて記憶層４に接続するように上部電極６が形成されて構成されている。
【００３０】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
この下部電極２に、例えばＴｉＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。
【００３１】
また、イオン源層３には、陽イオンとなる金属元素、例えば、１価の陽イオンになりうるＣｕ，Ａｇ，Ｎａ，Ｌｉ，Ｋ，Ｒｂ，Ｃｓ，Ｔｌと、２価の陽イオンになりうるＺｎとから選ばれる１種以上の元素を含有させる。
イオン源層３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｎの少なくともいずれか、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素の少なくともいずれかを含有する、ＣｕＴｅ、ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ，ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ，ＣｕＧｅＳｅ等を用いることができる。これらの材料に、さらに、ボロン、或いは希土類元素及びシリコンを含有させてもよい。
【００３２】
特に、抵抗値が変化する部分を、比較的高い抵抗値を有する記憶層４に限定し、この高抵抗の記憶層４に比して、充分抵抗が低い材料（例えば、記憶層４のオン時の抵抗値よりも低い）という観点から、イオン源層３のカルコゲナイド元素としてはＴｅを用いることが望ましく、それらに、陽イオンとして容易に移動しやすい、Ｃｕ，Ａｇ，Ｚｎを含んだ、ＣｕＴｅ，ＡｇＴｅ，ＺｎＴｅを主成分とする材料によりイオン源層３を形成することが望ましい。
さらに、イオン源層３の陽イオンとなる元素としてＣｕを用いて、ＣｕＴｅを含む構成とすると、イオン源層３の抵抗を低くしてイオン源層３の抵抗変化を記憶層４の抵抗変化と比較して充分に小さくすることができるため、メモリ動作の安定性を向上することができるため、より好ましい。
このイオン源層３に、例えば、ＣｕＧｅＴｅ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。
【００３３】
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ２やＳｉ３Ｎ４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様、通常の半導体配線材料が用いられる。
【００３４】
また、記憶層４は、絶縁性或いは半絶縁性として、比較的高い抵抗値を有するように構成する。
即ち、例えば、酸化物や窒化物等の絶縁性の材料や半絶縁性の材料を用いて、記憶層４を構成すればよい。このような酸化物としては、例えば、酸化ガドリニウム等の希土類元素の酸化物が挙げられる。
【００３５】
本実施の形態の記憶素子１０においては、特に、絶縁性或いは半絶縁性を有する記憶層４に、イオン源層３に含有されている陽イオンとなる金属元素を含有させた構成とする。
さらに、記憶層４に含有される金属元素が、記憶層４全体に一様に含有されているのではなく、また記憶層４中に層をなすことなく、かつ、金属元素から成る粒子が記憶層４の厚さ方向に離散的に配置されている構成とする。
【００３６】
即ち、記憶層４の断面図を図２に示すように、陽イオンとなる金属元素から成る粒子４１を、絶縁性又は半絶縁性の材料から成る層４２中に、厚さ方向に離散的に配置させる。
図２では、金属元素から成る粒子４１が、記憶層４の厚さ方向の２箇所に集中して配置されている。
【００３７】
図２に示したように、イオン源となる金属元素（粒子４１）を、面内方向には層をなさない疎な配置とすることにより、その上下の絶縁性又は半絶縁性の材料から成る層４２が粒子４１の間も埋めて厚さ方向に連続形成されることになり、金属元素を含む粒子を密な配置として絶縁性又は半絶縁性の材料を完全に分離してしまう場合に比較して、良好なものに保つことができる。
また、粒子４１を、厚さ方向において均一な分布をなさずに２箇所の集中した配置としていることにより、その上下の絶縁性又は半絶縁性の材料から成る層４２がある程度の厚さ（図２のｔ１，ｔ２，ｔ３）を有するので、充分な耐圧を維持することができる。
【００３８】
これにより、イオン源元素４１を配置しないで絶縁性又は半絶縁性の材料から成る層４２のみで同じ厚さの記憶層４を構成した場合よりも、薄い記憶層４を用いた場合の特性に近いものとなり、初期化動作の際に必要な電圧を低く抑えることができる。
また、単独で薄い記憶層（例えば図２中のｔ１と同じ厚さ）を用いたときよりも、記憶層４の膜質は良好なものとなるため、充分な耐圧を維持することができる。
【００３９】
そして、例えば、イオン源層３にＣｕＧｅＴｅ膜を用いた場合には、記憶層４に含有させる金属元素をＣｕとして、絶縁性又は半絶縁性の材料から成る層４２中に、Ｃｕの粒子４１を配置する。
【００４０】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００４１】
まず、陽イオンとなる金属元素が含まれたイオン源層３に、例えば正電位（＋電位）を印加して、上部電極６側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層３から陽イオンとなる金属元素がイオン化して、記憶層４内を拡散していき、上部電極６側で電子と結合して析出する、或いは、記憶層４内部に拡散した状態で留まる。
すると、記憶層４内部に金属元素を多量に含む電流パスが形成される、もしくは、記憶層４内部に金属元素による欠陥が多数形成されることによって、記憶層４の抵抗値が低くなる。記憶層４以外の各層は、記憶層４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層４の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００４２】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００４３】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には、消去過程が必要であるが、消去過程においては、金属元素が含まれたイオン源層３に、例えば負電位（−電位）を印加して、上部電極６側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶層４内に形成されていた電流パス或いは不純物準位を構成する金属元素がイオン化して、記憶層４内を移動してイオン源層３側に戻る。
すると、記憶層４内から金属元素による電流パス、もしくは、欠陥が消滅して、記憶層４の抵抗値が高くなる。記憶層４以外の各層は元々抵抗値が低いので、記憶層４の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００４４】
このような過程を繰返し行うことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰返し行うことができる。
【００４５】
また、特に、イオン源層３が、上述の陽イオンとなる金属元素に加えて、Ｔｅ，Ｓ，Ｓｅから選ばれる元素即ちカルコゲン元素を含むことにより、イオン源層３内の金属元素とカルコゲン元素（Ｔｅ，Ｓ，Ｓｅ）とが結合し、金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、例えば、金属カルコゲナイド層から成るイオン源層３に接する下部電極２側に正電位を印加すると、金属カルコゲナイド層に含まれる金属元素がイオン化して、高抵抗を呈する記憶層４中に拡散し、上部電極６側の一部で電子と結合して析出することにより、或いは、記憶層４中に留まり絶縁膜の不純物準位を形成することによって、記憶層４の抵抗が低くなり、これにより情報の記録を行うことが可能になる。
この状態から、金属カルコゲナイド層から成るイオン源層３に接する下部電極２側に負電位を印加すると、上部電極６側に析出していた金属元素が再びイオン化して、金属カルコゲナイド層に戻ることによることによって、記憶層４の抵抗が元の高い状態に戻り、記憶素子１０の抵抗も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００４６】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００４７】
なお、記憶層４は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
記録後の抵抗値は、記憶素子１０のセルサイズ及び記憶層４の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶層４の初期の抵抗値はそのような条件を満たすように設定される。記憶層４の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、陽イオンとなる金属元素以外の不純物材料を添加することによって調整することが可能である。
【００４８】
上述の実施の形態の記憶素子１０の構成によれば、下部電極２と上部電極６との間に、陽イオンとなる金属元素を含むイオン源層３と、記憶層４とが挟まれた構成とすることにより、例えば、イオン源層３側に正電圧（＋電位）を印加して、上部電極６側が負になるようにした場合に、記憶層４内に、金属元素を多量に含む電流パスが形成されて、或いは記憶層４内に、金属元素による欠陥が多数形成されることによって、記憶層４の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００４９】
そして、記憶素子１０の抵抗値の変化、特に記憶層４の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００５０】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、例えば、イオン源層３に負電圧（−電位）を印加して、上部電極６側が正になるようにする。これにより、記憶層４内に形成されていた、金属元素による電流パス、或いは欠陥が消滅して、記憶層４の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００５１】
そして、本実施の形態の記憶素子１０の構成によれば、特に、絶縁性或いは半絶縁性を有する記憶層４に、イオン源層３に含有されている陽イオンとなる金属元素を含有させていることにより、記憶素子１０に電圧を印加していない状態でも、記憶層４中に金属元素による欠陥が形成されており、低い電圧で容易に金属元素のイオンが移動を開始する。イオンが移動した後の空いたサイトには、記憶層４に接するイオン源層３から新たなイオンが移動して入るため、このような動作が連続的に生じて、すみやかに導電経路を形成することが可能になる。これにより、初期化動作を低いエネルギー（電圧）で行うことが可能になる。
このように初期化動作を低い電圧で行うことができるため、初期化の際に記憶層４の特性を劣化させるような大きい電圧を印加する必要がなくなり、記憶素子４の信頼性を維持することができる。
【００５２】
さらに、この金属元素が記憶層４全体に一様に含有されているのではなく、また記憶層４中に層をなすことなく、かつ、金属元素から成る粒子４１が記憶層４の厚さ方向に離散的に配置されていることにより、絶縁性或いは半絶縁性の材料４２がある程度の厚さで連続して形成されており、これにより充分な耐圧を確保することが可能になる。
また、記憶層４を薄くしなくても、初期化電圧を低減することができるため、記憶層４を充分に耐圧を維持する厚さとすることができる。
【００５３】
従って、本実施の形態によれば、初期化動作を低い電圧で行うことができ、かつ充分な耐圧を確保することができるため、記憶素子１０の信頼性、特に記憶層４の信頼性を維持して、情報の記録・消去を繰り返し安定して行うことができる。
これにより、回路的負担を抑制することができ、記憶装置の高集積化（高密度化）や励消費電力化、小型化を図ることができる。
【００５４】
また、本実施の形態の記憶素子１０によれば、下部電極２、イオン源層３、記憶層４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００５５】
なお、上述した実施の形態の記憶素子１０において、記憶層４の酸化物薄膜は、酸化物のスパッタリングターゲットを用いる方法や、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素を導入する方法、いわゆる反応性スパッタリング等の方法を用いることにより形成することが可能である。
さらに、スパッタリングの他、ＣＶＤ法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。
【００５６】
図１の記憶素子１０は、例えば次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２、例えばＴａ膜を堆積する。
【００５７】
次に、下部電極２の上に、イオン源層３、例えばＣｕＴｅＧｅ膜を形成する。
さらに、イオン源層３の上に、記憶層４を形成する。
【００５８】
図２に示す断面構造の記憶層４は、例えば、以下の手順で形成することができる。
まず、イオン源層３の上に、絶縁性の材料から成る層４２として、例えば酸化ガドリニウム層を、厚さｔ１で形成する。
次に、金属元素の粒子４１として、例えばＣｕを、その堆積速度をもとにして、層を成すに不充分な短い時間内で堆積させる。即ち、堆積速度×時間＜粒子径となるように時間を選定する。これにより、Ｃｕ粒子４１が、記憶層４の面内において、一様ではなく散在して堆積する。
その上に、絶縁性の材料から成る層４２として、例えば酸化ガドリニウム層を、厚さｔ２で形成する。これにより、散在しているＣｕ粒子４１の間も酸化ガドリニウム層４２で埋められる。
次に、Ｃｕ粒子４１を、層を成すに不充分な短い時間内で堆積させる。
さらに、酸化ガドリニウム層４２を、厚さｔ３で形成する。
このようにして、図２に示した断面構造の記憶層４を形成することができる。
【００５９】
その後に、記憶層４を覆うように絶縁層５を形成するが、フォトリソグラフィによって、絶縁層５の一部を除去し、記憶層４へのコンタクト部を形成する。
【００６０】
続いて、例えばマグネトロンスパッタリング装置によって、上部電極６として、例えばＷ膜を成膜する。
その後、Ｗ膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図１に示した記憶素子１０を製造することができる。
【００６１】
上述した実施の形態の記憶素子１０を用いて、記憶素子１０を多数、例えば列状やマトリクス状に配置することにより、記憶装置（メモリ）を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００６２】
具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【００６３】
そして、上述した実施の形態の記憶素子１０は、初期化動作を低い電圧で行うことができるため、記憶素子１０、特に記憶層４の信頼性を維持して、情報の記録・消去を繰り返し安定して行うことができる。これにより、回路的負担を抑制することができ、記憶装置の消費電力を低減することが可能になる。
また、上述した実施の形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００６４】
なお、上述した実施の形態の記憶素子１０では、金属元素を含有する粒子４１が、記憶層４中に、層をなすことなく離散的に配置されている構成であったが、本発明ではその他の構成とすることも可能である。
例えば、金属元素がごく薄い層となっていて、各層が記憶層の厚さ方向にそれぞれ離間して形成されている構成が考えられる。
また、記憶層中にスポット的に金属元素が含有されている構成も考えられる。
本発明では、記憶層の厚さ方向において、不連続に金属元素が含有されている構成であればよい。
【００６５】
（実施例）
次に、上述した実施の形態の記憶素子１０を実際に作製して、特性を調べた。
【００６６】
＜実験１＞
シリコンウエハ（シリコン基板１）上に、下部電極２としてＷ膜を２０ｎｍの膜厚で堆積し、その上にイオン源層３としてＣｕ５０Ｔｅ３５Ｇｅ１５膜を２０ｎｍの膜厚で形成し、記憶層４として酸化ガドリニウム層４２中にＣｕ粒子４１を配置した構成のものを形成し、表面を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により露光と現像を行って、記憶層４上のフォトレジストに開口（スルーホール）を形成した。
【００６７】
このうち、Ｃｕ粒子４１が配置された酸化ガドリニウム層４２は、以下の手順で形成を行った。
まず、金属状態のガドリニウム膜をスパッタリングにより膜厚０．９ｎｍで成膜する。
その後、Ｃｕ粒子４１を、層を成さないように堆積させる。具体的には、Ｃｕの原子の直径０．２５６ｎｍであるから、それよりも低い値となるような堆積速度と堆積時間を設定することによりＣｕの配置を行う。ここでは、計算上で厚さ０．１ｎｍとなる条件設定で堆積を行った。
さらに、膜厚０．９ｎｍのガドリニウム膜の成膜、厚さ０．１ｎｍ相当のＣｕ粒子４１の堆積、膜厚０．９ｎｍのガドリニウム膜の成膜を行った。
その後、酸素含有プラズマ雰囲気中で酸化処理を施すことにより、ガドリニウム膜を酸化して、Ｃｕ粒子４１が配置された酸化ガドリニウム層４２を形成した。
なお、記憶層４は、この酸化処理により、元の金属状態（酸化前）よりも若干厚くなっているものと推測される。
【００６８】
その後、真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層５を形成した。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（例えばシリコン酸化膜等）を絶縁層５に用いた方がよい。
次いで、上部電極６としてＷ膜を１００ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６をパターニングした。
このような構造の記憶素子１０を作製して、サンプル１の試料とした。
【００６９】
また、記憶層４となる酸化前の積層構造を、下層から膜厚１．４ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子４１／膜厚１．４ｎｍのガドリニウム膜とした以外は、サンプル１と同様にして記憶素子１０を作製して、サンプル２の試料とした。
また、記憶層４となる酸化前の積層構造を、下層から膜厚１．４ｎｍのガドリニウム膜／厚さ０．２ｎｍ相当のＣｕ粒子４１／膜厚１．４ｎｍのガドリニウム膜とした以外は、サンプル１と同様にして記憶素子１０を作製して、サンプル３の試料とした。
また、記憶層４となる酸化前の積層構造を、下層から膜厚１．４ｎｍのガドリニウム膜／厚さ０．３ｎｍ相当のＣｕ粒子４１／膜厚１．４ｎｍのガドリニウム膜とした以外は、サンプル１と同様にして記憶素子１０を作製して、サンプル４の試料とした。
【００７０】
これらサンプル１〜サンプル４の試料に対して、それぞれ、Ｉ−Ｖ特性を測定した。
Ｉ−Ｖ測定は以下のように行った。
各サンプルの記憶素子に対して、下部電極２と導通しているシリコンウエハ（シリコン基板１）の裏面を接地電位（グランド電位）に接続して、上部電極６に負電位（−電位）を印加した。
そして、上部電極６に印加する負電位を０Ｖから絶対値を増大させて、電流の変化を測定した。ただし、電流が１ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極６に印加する負電位、即ち記憶素子に加わる電圧の絶対値が増加しないように設定した。
また、電流が１ｍＡに達して電流リミッタが動作した状態から、上部電極６に印加する負電位を０Ｖまで絶対値を減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極６に正電位を印加し、電流が減少し、電流が流れなくなるような電圧まで正電圧の印加を増加させた後に、再び０電位に戻す操作を行った。
この過程を数回繰り返して行った。
【００７１】
このようにして得られた、サンプル１の記憶素子１０のＩ−Ｖ特性の測定結果を、図３に示す。
図３に示すように、最初のループでは、比較的高い負電圧で、高抵抗状態から低抵抗状態に遷移する。このときの電圧を初期化電圧Ｖｏとする。そして、正電位を増大させていくと、消去電圧Ｖｅにおいて、低抵抗状態から高抵抗状態に遷移する。さらに、２回目以降のループでは、初期化電圧Ｖｏよりも絶対値の小さい記録電圧Ｖｒで、高抵抗状態から低抵抗状態に遷移する。
【００７２】
また、サンプル１と同様にして、サンプル２〜サンプル４のＩ−Ｖ特性から、初期化電圧Ｖｏにおいて得られた初期化電圧Ｖｏを求めた。
そして、各サンプルについて、同一ウエハ上の４個の記憶素子において初期化電圧Ｖｏを測定して、その平均値を求めた。得られた初期化電圧（平均値）を、表１に示す。
【００７３】
【表１】
2006351780.tif 000003
【００７４】
表１から、サンプル１は、他のサンプルと比較して、０．７８Ｖと初期化電圧が大きく低減されていることがわかる。これは、Ｃｕの間の絶縁層（酸化ガドリニウム層）４２の厚さが他のサンプルよりも薄くなっているために、絶縁層４２を通じたリークを生じやすくなっているためと推測される。
なお、サンプル１では、絶縁層４２が３層あることにより、膜厚０．９ｎｍのガドリニウム膜単層を酸化して記憶層となる絶縁層を形成した構成と比較して、リークを低減し、充分な耐圧を確保することができる。
また、サンプル３においては、記憶層４に含まれるＣｕ粒子の割合は、サンプル１とほぼ同一になっているが、サンプル１ほどは初期化電圧が低下していない。このことから、記憶層４に含まれるＣｕの配置が重要であることがわかる。
また、サンプル４では、若干初期化電圧が低下している。サンプル４では、厚さ０．３ｎｍ相当でＣｕ粒子４１を堆積させており、Ｃｕ粒子の割合がサンプル２やサンプル３よりも多くなっているためと推測される。
【００７５】
ところで、記憶層４中のＣｕの量を増やし過ぎると、記憶層４が絶縁性又は半絶縁性から導電性になってしまうため、記憶層４の抵抗値の変化が小さくなり、記憶層４に記録された情報の読み出しが難しくなるので、好ましくない。Ｃｕの量は、記憶層４が絶縁性又は半絶縁性を維持する程度にする。
【００７６】
＜実験２＞
図１に示した記憶素子１０の代わりに、本発明の他の実施の形態として、図４に示す記憶素子２０を作製して、特性を調べた。
図４に示す記憶素子２０は、図１に示した先の実施の形態の記憶素子１０とは逆に、イオン源層３よりも記憶層４が下層になっている。また、イオン源層３と上部電極６とが同じパターンで、かつ絶縁層５に形成された開口内に埋め込まれて形成されている。
【００７７】
図４に示す記憶素子２０においても、先の実施の形態の記憶素子１０と同様に、記憶層４を前述した構成とすることにより、初期化動作を低い電圧で行うことができるため、記憶素子、とくに記憶層の信頼性を維持し、情報の記録・消去を、繰り返し安定して行うことができる。
さらにこれにより回路的負担を抑えることができ、記憶装置の高集積化（高密度化）や励消費電力化、小型化を図ることができる。
【００７８】
このような構成の記憶素子２０は、前述の記憶素子１０の手順を一部変更することにより製造することができる。
【００７９】
図４に示す記憶素子２０の構造と図１に示した記憶素子１０の構造とでは、イオン源層３と記憶層４との上下の位置関係が逆であり、成膜順序が異なっているため、特に膜厚が薄い記憶層４において、その下地膜の状態の違いによりメモリ特性も異なることになる。図１に示した記憶素子１０では、記憶層４の直下の下地膜はイオン源層３であり、一方図４に示す記憶素子２０では、記憶層４の直下の下地膜は下部電極２である。
【００８０】
そして、上述した製造方法と同様にして、シリコンウエハ（シリコン基板１）上に、下部電極２としてＷ膜を２００ｎｍの膜厚で堆積し、その上に記憶層４として酸化ガドリニウム層４２中にＣｕ粒子４１を配置した構成のものを形成し、表面を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により露光と現像を行って記憶層４上のフォトレジストに開口（スルーホール）を形成した。そしてその後に、酸素含有プラズマ雰囲気中で酸化処理を施すことにより、Ｃｕ粒子４１が配置された酸化ガドリニウム層４２を形成した。記憶層４は、この酸化処理により、もとの金属状態（酸化前）での記憶層よりも若干厚くなっているものと推測される。
その後、真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層５を形成した。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（例えばシリコン酸化膜等）を絶縁層５に用いた方がよい。
次いで、イオン源層３としてＣｕ５０Ｔｅ３５Ｇｅ１５膜を２０ｎｍの膜厚で形成し、上部電極６としてＷ膜を２００ｎｍの膜厚で形成した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６をパターニングした。
【００８１】
そして、記憶層４となる酸化前の構造を、膜厚２．８ｎｍのガドリニウム膜のみとして、記憶素子２０を作製して、サンプル５の試料とした。
また、記憶層４となる酸化前の積層構造を、下層から膜厚０．９ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子／膜厚０．９ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子／膜厚０．９ｎｍのガドリニウム膜として、記憶素子２０を作製して、サンプル６の試料とした。
また、記憶層４となる酸化前の構造を、下層から膜厚０．９ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子／膜厚０．９ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子／膜厚０．９ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子として、記憶素子２０を作製して、サンプル７の試料とした。
【００８２】
これらサンプル５〜サンプル７の試料について、同一ウエハ上の３個の記憶素子２０のＩ−Ｖ特性を測定した。そして、Ｉ−Ｖ特性から初期化電圧を求め、３個の記憶素子２０の平均値を算出した。得られた初期化電圧（平均値）を、表２に示す。
【００８３】
【表２】
2006351780.tif 000004
【００８４】
表２から、図４に示す構成の記憶素子２０においても、Ｃｕ粒子４１を記憶層４内に配置することにより初期化電圧の低下が観察された。
さらに、サンプル６とサンプル７の間でも初期化電圧の差が観察されており、イオン源層３との界面にもＣｕ粒子４１を配置したことによりさらに初期化電圧が低下している。これは、記憶層４内の酸素がイオン源層３との界面付近で酸化層を形成し、最表層のＣｕはその中に含まれる結果となり、初期化電圧の差が観察されたものと考えられる。
【００８５】
さらに記憶素子２０の形態で、記憶層４におけるＣｕの配置状態を変えて、初期化電圧の違いを調べた。
記憶層４となる酸化前の積層構造を、（膜厚０．９３ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子）を３層積層した構造として、記憶素子２０の試料を作製して、サンプル８とした。
また、記憶層４となる酸化前の積層構造を、（膜厚０．７ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子）を４層積層した構造として、記憶素子２０の試料を作製して、サンプル９とした。
また、記憶層４となる酸化前の積層構造を、（膜厚０．５６ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子）を５層積層した構造として、記憶素子２０の試料を作製して、サンプル１０とした。
即ち、これらのサンプルは、酸化前の積層構造中の、ガドリニウム膜の総膜厚が２．８ｎｍと等しくなっている。従って、記憶層４中の酸化ガドリニウム層４２の総膜厚も等しくなっていると推測される。
【００８６】
これらサンプル８〜サンプル１０の試料について、同一ウエハ上の３個の記憶素子２０のＩ−Ｖ特性を測定して、３個の記憶素子２０の初期化電圧の平均値を算出した。
得られた結果として、積層構造中の１層当たりのＧｄ（ガドリニウム）膜の膜厚と初期化電圧（平均値）との関係を、図５に示す。
【００８７】
図５より、１層当たりのＧｄ膜厚が薄いほど、初期化電圧が小さくなることがわかる。
即ち、記憶層４中の酸化ガドリニウム層４２の厚さが同程度であっても、どのようにＣｕを配置するかにより、初期化電圧は変化することがわかる。
なお、Ｇｄの原子半径は０．１７８ｎｍであり、これ以上Ｇｄ層の1層当たりの層厚が薄くなって上の下Ｃｕ粒子が接触するようになると、耐圧が充分でなくなり、電流リークが発生するようになると考えられる。
【００８８】
＜実験３＞
次に、図４に示した記憶素子２０の代わりに、本発明のさらに他の実施の形態として、図６に示す記憶素子３０を作製して、特性を調べた。
図６に示す記憶素子３０は、図４に示した先の実施の形態の記憶素子２０と同様で、記憶素子１０とは逆に、イオン源層３よりも記憶層４が下層になっている。また、上部電極６は、記憶層４及びイオン源層３と同じパターンで形成されている。下部電極２は、さらに小さいパターンで形成され、絶縁膜５に形成された開口内に埋め込まれている。
【００８９】
図６に示す記憶素子３０においても、先の各実施の形態の記憶素子１０，２０と同様の効果が得られる。
【００９０】
このような構成の記憶素子３０は、以下のようにして製造することができる。
抵抗率の低いシリコン基板１上に、絶縁膜（例えば、Ａｌ２Ｏ３，Ｔａ２Ｏ５等）５を一様にスパッタリングにより堆積し、その後にフォトリソグラフィにより下部電極形成用パターン（パターン部はレジストなし）をフォトレジストにより形成し、その後に、ＲＩＥ（Reactive Ion Etching）により、絶縁膜５を部分的に除去する。
次に、下部電極２を形成する材料（例えば、Ｗ等）をスパッタリングにより一様に堆積させる。その後、ＣＭＰ（化学的機械的研磨）法により表面を処理することにより、表面を平坦化して、下部電極材料が下部電極形成用パターン内にのみ残留するようにする。これにより下部電極２が所定のパターンで形成される。
次に、スパッタリングにより、記憶層４、イオン源層３、上部電極６の各層を連続的に形成する。
その後、フォトリソグラフィ及びエッチング処理により、これらの膜４，３，６をパターニングして、図６の構造の記憶素子３０を作製することができる。
【００９１】
そして、上述した製造方法により、シリコンウエハ（シリコン基板１）上に、下部電極２としてＷ膜を２００ｎｍの膜厚で堆積し、その上に記憶層４として酸化ガドリニウム層４２中にＣｕ粒子４１を配置した構成のものを形成し、イオン源層３としてＣｕ５０Ｔｅ３５Ｇｅ１５膜を２０ｎｍの膜厚で形成し、上部電極５としてＷ膜を２００ｎｍの膜厚で形成して、図６に示した記憶素子３０を作製した。なお、絶縁膜５は酸化珪素膜を形成し、下部電極形成用パターンのサイズは、およそ１μｍφとした。
記憶層４となる酸化前の構造を、膜厚２．８ｎｍのガドリニウム膜として、記憶素子３０の試料を作製して、サンプル１１とした。
記憶層４となる酸化前の積層構造を、（膜厚０．９３ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のＣｕ粒子）を３層積層した構造として、記憶素子３０の試料を作製して、サンプル１２とした。
記憶層４となる酸化前の積層構造を、（膜厚０．９３ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のシリコンＳｉ粒子）を３層積層した構造として、記憶素子３０の試料を作製して、サンプル１３とした。
記憶層４となる酸化前の積層構造を、（膜厚０．９３ｎｍのガドリニウム膜／厚さ０．１ｎｍ相当のタングステンＷ粒子）を３層積層した構造として、記憶素子３０の試料を作製して、サンプル１４とした。
【００９２】
これらサンプル１１〜サンプル１４の試料について、同一ウエハ上の３個の記憶素子２０のＩ−Ｖ特性を測定して、３個の記憶素子２０の初期化電圧の平均値を算出した。
得られた結果として、積層構造中の元素による初期化電圧の違いを表３に示す。
【００９３】
【表３】
2006351780.tif 000005
【００９４】
表３より、明確に初期化電圧の低下が観察されるのは、Ｃｕを含有させたサンプル１２のみであった。
シリコンＳｉは、ガドリニウムを酸化する際に同時に酸化されてしまうため、電流経路となり得ない。
タングステンＷは、酸化されても、なお導電性を維持すると考えられるが、初期化電圧の明確な低下観測できないことから、単純に導電性不純物を配置するだけでは、この効果を得られず、配置された元素自体が電圧（電界）によってイオン化しやすいものである必要があると考えられる。
【００９５】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００９６】
【図１】本発明の一実施の形態の記憶素子の概略構成図（断面図）である。
【図２】図１の記憶層の断面図である。
【図３】サンプル１の記憶素子のＩ−Ｖ特性の測定結果である。
【図４】本発明の他の実施の形態の記憶素子の概略構成図（断面図）である。
【図５】記憶層中の１層当たりのＧｄ膜厚と初期化電圧との関係を示した図である。
【図６】本発明のさらに他の実施の形態の記憶素子の概略構成図（断面図）である。
【符号の説明】
【００９７】
１  基板、２  下部電極、３  イオン源層、４  記憶層、５  絶縁層（絶縁膜）、６  上部電極、１０，２０,３０  記憶素子  ４１  金属元素を含有する粒子、４２  絶縁性或いは半絶縁性材料から成る層  
【図１】
2006351780.tif 000006
【図２】
2006351780.tif 000007
【図３】
2006351780.tif 000008
【図４】
2006351780.tif 000009
【図５】
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【図６】
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