(57)【要約】【目的】チャネル移動度を大きくし、チャネル抵抗を低減できるＭＯＳゲート型炭化珪素半導体装置の提供。【構成】一導電型の領域に挟まれた他導電型領域表面にゲート酸化膜を介して形成されるポリシリコンゲート電極を備えるＭＯＳゲート型炭化珪素半導体装置において、前記ゲート酸化膜に接する前記他導電型領域が他導電型シリコン半導体層で形成されているＭＯＳゲート型炭化珪素半導体装置とする。【選択図】        図１２
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【特許請求の範囲】
【請求項１】
一導電型の領域に挟まれた他導電型領域表面にゲート酸化膜を介して形成されるポリシリコンゲート電極を備えるＭＯＳゲート型炭化珪素半導体装置において、前記ゲート酸化膜に接する前記他導電型領域が他導電型シリコン半導体層で形成されていることを特徴とするＭＯＳゲート型炭化珪素半導体装置。
【請求項２】
前記他導電型シリコン半導体層が、晶態が４Ｈまたは６Ｈの炭化珪素半導体基板へのヘテロエピタキシャルシリコン成長により形成された層であることを特徴とする請求項１記載のＭＯＳゲート型炭化珪素半導体装置。
【請求項３】
前記他導電型シリコン半導体層がヘテロエピタキシャルシリコン成長により形成される前記炭化珪素半導体基板の結晶の面方位は、前記炭化珪素半導体基板結晶の晶態が４Ｈである場合は（０３−３８）面であり、晶態が６Ｈである場合は（０１−１４）面であることを特徴とする請求項１または２記載のＭＯＳゲート型炭化珪素半導体装置。
【請求項４】
前記他導電型シリコン半導体層表面の面方位が（１００）面であることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳゲート型炭化珪素半導体装置。
【請求項５】
前記他導電型シリコン半導体層が、前記炭化珪素半導体基板へのアモルファスシリコン層の形成工程と、形成された前記アモルファスシリコン層をポリシリコンに変換するためのレーザー照射工程とにより形成され、前記レーザー照射工程は、レーザー光を前記アモルファスシリコン層に対して前記ＭＯＳゲート型炭化珪素半導体装置のチャネル電流が流れる方向と交差しない方向へスキャンすることを含むことを特徴とするＭＯＳゲート型炭化珪素半導体装置の製造方法。
【請求項６】
請求項５記載のＭＯＳゲート型炭化珪素半導体装置の製造方法であって、さらに前記ゲート酸化膜は他導電型シリコン半導体層の熱酸化により形成されることを特徴とするＭＯＳゲート型炭化珪素半導体装置の製造方法。
【請求項７】
請求項５記載のＭＯＳゲート型炭化珪素半導体装置の製造方法であって、さらに前記ゲート酸化膜は堆積シリコン酸化膜により形成されることを特徴とするＭＯＳゲート型炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を主材料とし、ＭＯＳ構造を有する半導体装置およびその製造方法に関わる。本発明は、炭化珪素を主材料とするＭＯＳＦＥＴにおけるＭＯＳ構造およびその形成方法、形成過程に関わるものであるから、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）だけでなく、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、絶縁ゲート型サイリスタなど、絶縁ゲートを有するすべての炭化珪素半導体装置に適用される。
【背景技術】
【０００２】
炭化珪素半導体結晶は、シリコン（Ｓｉ）結晶より、熱伝導率が高く、物理的、化学的、熱的にも安定な結晶材料である。バンドギャップが４Ｈ−ＳｉＣで３．２５ｅＶとＳｉの１．１２ｅＶに対して３倍程度大きく、絶縁破壊を生じさせる電界強度がＳｉ（０．３ＭＶ／ｃｍ）より１桁近く大きくなる（２〜４ＭＶ／ｃｍ）という特徴を持つ材料であり、電力用半導体装置用として優れている。
電力用半導体装置においては、素子の高抵抗層であるドリフト層の抵抗は半導体基板の臨界電界強度の３乗の逆数とキャリア移動度の逆数のそれぞれに比例する関係を有し、この関係に沿ってそれぞれの値が大きくなるとドリフト層の抵抗は減少することが知られている。電力用半導体装置のオン抵抗は前記高抵抗ドリフト層の抵抗の比率が高いので、ドリフト層の抵抗が減少すると共に小さくなる。
【０００３】
一方、炭化珪素半導体はそのキャリア移動度がシリコン半導体より小さいが、臨界電界強度が大きいので、前述から、臨界電界強度の３乗に逆比例してドリフト層の抵抗が減少する影響の方が大きくなり、炭化珪素半導体装置ではシリコン半導体装置と比べて数１００分の１にオン抵抗を低減することができ、次世代の電力用半導体装置の基板材料として期待されている。現在までに、ダイオード、トランジスタ、サイリスタなど様々な構造の半導体装置が炭化珪素半導体材料を用いて試作され、一部は既に実用化されている。
しかし、前述の炭化珪素半導体装置は、具体例として炭化珪素ＭＯＳＦＥＴを例に挙げてさらに説明を加えると、たとえば、４Ｈ−ＳｉＣ結晶を主要材料とするＭＯＳＦＥＴでは、炭化珪素半導体基板表面に形成されるシリコン酸化膜をゲート酸化膜として用いるので、シリコン酸化膜と炭化珪素界面においてＳｉとＣのバランスが崩れて界面準位密度が高くなり易く、チャネルにおけるキャリア移動度（以降、チャネル移動度と表す）が小さくなることが避けられない。チャネル移動度が小さくなると、チャネル抵抗が高くなってオン抵抗の大半を占めるようになり、炭化珪素ＭＯＳＦＥＴにとっては、その性能の限界がチャネル抵抗によって決まってしまうことが新たな問題として浮上するようになった。チャネル抵抗が高いことに対しては、たとえば、ＭＯＳゲート構造をトレンチゲート構造にして単位面積あたりのチャネル形成密度を増やすこと、あるいはＭＯＳゲートを形成する炭化珪素基板の結晶面方位を、現在最も移動度が高い面として知られている（０３−３８）面とすることなどによって低減させる対策が考えられる。しかし、これらの対策は、いずれも前述した界面準位の高密度化を抑制してチャネル移動度を上げるという根本的な対策ではなく、チャネル移動度が十分に得られないままで、より好ましい面方位を選んでいくまたはチャネル形成密度を増加させるという対症療法的なものに過ぎないので、当面は良くても先を見通した場合、必ずしも充分な対策とは言えない。従って、炭化珪素ＭＯＳＦＥＴの今後の高性能化にあたっては、チャネル移動度自体の向上が必要不可欠な課題とされるべきである。
【０００４】
実際のｎチャネルＭＯＳＦＥＴのチャネル抵抗ＲＣＨは以下の式で表される。
【０００５】
【数１】
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【０００６】
ここで、Ｌはチャネル長、Ｗはチャネル幅、ＣＯＸは酸化膜容量、μｎはキャリアの移動度、ＶＧはゲート電圧、ＶＴはゲートのしきい値電圧である。
この（１）式からチャネル抵抗ＲＣＨは、他の要因を一定とすると、電子の移動度μｎの影響を大きく受け、電子の移動度μｎを大きくすれば、チャネル抵抗ＲＣＨが小さくなることがわかる。以下にチャネル移動度向上に関連する公知文献例を紹介する。
非特許文献１の記載には、４Ｈ−ＳｉＣの各結晶面上にそれぞれＭＯＳ界面を形成し、それらのＭＯＳＦＥＴの移動度を調査した結果、実効移動度（ｅｆｆｅｃｔｉｖｅ  ｍｏｂｉｌｉｔｙ）が、結晶面（０００１）、（１１−２０）、（０３−３８）面でそれぞれ、３．８ｃｍ２／Ｖｓ、５．４ｃｍ２／Ｖｓ、１０．６ｃｍ２／Ｖｓであり、（０００１）面より（１１−２０）面や（０３−３８）面上に形成されたＭＯＳＦＥＴの移動度が高いことが開示されている。この理由として４Ｈあるいは６Ｈ−ＳｉＣの（０００１）面はＳｉ（１１１）面と、４Ｈあるいは６Ｈ−ＳｉＣの（１１−２０）面や４Ｈあるいは６Ｈ−ＳｉＣの（１−１００）面はＳｉ（１１０）面と、４Ｈ−ＳｉＣ（０３−３８）面あるいは６Ｈ−ＳｉＣ（０１−１４）面はＳｉ（１００）面と等価な面であるからと説明されており、Ｓｉでも前述と同様にして調べると、（１００）面、（１１０）面、（１１１）面の順に移動度が高い。この理由として、原子の面密度が低いほど界面準位密度が下がり、その界面準位に捕獲される伝導電子が少なくなることや捕獲された電子からのクーロン散乱が少なくなることによると説明されている。
【０００７】
また、４Ｈ−ＳｉＣ（０３−３８）面あるいは６Ｈ−ＳｉＣ（０１−１４）面を用いたＭＯＳＦＥＴに関する発明の記載もある（特許文献１）。
ＳｉＣ―ＭＯＳＦＥＴ（プレーナーゲート型ＭＯＳＦＥＴ）で、ＳｉＣとシリコン酸化膜との界面準位密度を低くするために、ＳｉＣ層の上にＳｉ層をエピタキシャル成長させる発明の記載がある（特許文献２−要約）。
炭化珪素半導体装置（プレーナーゲート型ＭＯＳＦＥＴ）で、ゲート絶縁膜の絶縁耐圧を低下させることなく、高チャネル移動度を得る発明の記載がある（特許文献３−要約）。
オン抵抗の低減と耐圧向上のために、ＳｉＣドレイン層に、ソース領域として、よりバンドギャップの小さいＳｉなどの層を形成する発明の記載がある（特許文献４−要約）。
【特許文献１】特開２００２−２６１２７５号公報
【特許文献２】特開２００４−３９９４６号公報
【特許文献３】特開２００２−１３４６４４号公報
【特許文献４】特開２００２−１９３１４３号公報
【非特許文献１】Ｈｉｒｏｓｈｉ  Ｙａｎｏその他「ＳｉＯ２／ＳｉＣ  Ｉｎｔｅｒｆａｃｅ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｎ  Ｖａｒｉｏｕｓ  Ｓｕｒｆａｃｅ  Ｏｒｉｅｎｔａｔｉｏｎｓ」，Ｍａｔ．  Ｒｅｓ．  Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．，  Ｖｏｌ．７４２，  ２００３  Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  ｐｐ．２１９−２２６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記特許文献２に記載の発明においては、プレーナーゲート構造であるため、炭化珪素層とシリコン層をそれぞれｎ型化またはｐ型化する場合、それぞれ材料が異なれば、不純物元素も異なるので、プロセスが複雑化する問題がある。
特許文献３、４に記載の発明においては、炭化珪素結晶とシリコン結晶またはポリシリコンとを組み合わせた高耐圧のスイッチング素子であるが、そもそも炭化珪素結晶の中にｐ型領域を持たず、オフ状態を維持する機構およびオン状態を実現する機構とも、通常のＭＯＳＦＥＴとは異なる。むしろ、ホットエレクトロントランジスタに近い動作原理である。すなわち、オフ状態において導通を妨げるものは、ヘテロ構造に起因するバンド構造の不連続性であり、前記特許文献３に記載の図７（ｂ）の符号７０で示すエネルギー障壁、あるいは前記特許文献４に記載の図２、図３他に示されたエネルギー障壁に頼るものである。これ以外に、導通を妨げるものはない。このような、ヘテロ界面におけるバンドの不連続性に起因するエネルギー障壁を使ってスイッチングする方式は、低容量のＬＳＩやＭＰＵなど高速動作を要求される電算機向けのスイッチング素子には向いているが、高耐圧デバイスには一般に不向きである。また、オン状態においては、前記特許文献３に記載の図７（ｃ）や前記特許文献４に記載の図６に示されているように、トンネル効果を使って電流を流す仕組みになっている。一般に、トンネル効果を使って大電流を流すと、発熱および、伝導電子あるいは伝導正孔のもつ運動量によってトンネル障壁が破壊され、すなわちヘテロ界面が物理的に破壊されやすいことは良く知られている。なお、前記特許文献４に記載の図９にはｐ型領域２０が見られるが、該領域の役割は、通常のＭＯＳＦＥＴにおけるｐ型ｗｅｌｌ領域の役割とはまったく違う。スイッチング動作の基本になる機構は前述のとおり、エネルギー障壁によるものであり、やはり、このようなスイッチングを電力用半導体で行うのは、破壊しやすいため適当ではなく、技術分野が異なると考えられる。
【０００９】
本発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、チャネル移動度を大きくし、チャネル抵抗を低減できるＭＯＳゲート型炭化珪素半導体装置およびその製造方法の提供である。
【課題を解決するための手段】
【００１０】
特許請求の範囲の請求項１記載の本発明によれば、前記目的は、一導電型の領域に挟まれた他導電型領域表面にゲート酸化膜を介して形成されるポリシリコンゲート電極を備えるＭＯＳゲート型炭化珪素半導体装置において、前記ゲート酸化膜に接する前記他導電型領域が他導電型シリコン半導体層で形成されているＭＯＳゲート型炭化珪素半導体装置とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、前記他導電型シリコン半導体層が、晶態が４Ｈまたは６Ｈの炭化珪素半導体基板へのヘテロエピタキシャルシリコン成長により形成された層である請求項１記載のＭＯＳゲート型炭化珪素半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、前記他導電型シリコン半導体層がヘテロエピタキシャルシリコン成長により形成される前記炭化珪素半導体基板の結晶の面方位は、前記炭化珪素半導体基板結晶の晶態が４Ｈである場合は（０３−３８）面であり、晶態が６Ｈである場合は（０１−１４）面である請求項１または２記載のＭＯＳゲート型炭化珪素半導体装置とすることが好適である。
【００１１】
特許請求の範囲の請求項４記載の本発明によれば、前記他導電型シリコン半導体層表面の面方位が（１００）面である請求項１乃至３のいずれか一項に記載のＭＯＳゲート型炭化珪素半導体装置とすることが望ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記他導電型シリコン半導体層が、前記炭化珪素半導体基板へのアモルファスシリコン層の形成工程と、形成された前記アモルファスシリコン層をポリシリコンに変換するためのレーザー照射工程とにより形成され、前記レーザー照射工程は、レーザー光を前記アモルファスシリコン層に対して前記ＭＯＳゲート型炭化珪素半導体装置のチャネル電流が流れる方向と交差しない方向へスキャンすることを含むＭＯＳゲート型炭化珪素半導体装置の製造方法とすることがより好ましい。
【００１２】
特許請求の範囲の請求項６記載の本発明によれば、請求項５記載のＭＯＳゲート型炭化珪素半導体装置の製造方法であって、さらに前記ゲート酸化膜は他導電型シリコン半導体層の熱酸化により形成されるＭＯＳゲート型炭化珪素半導体装置の製造方法とすることも好ましい。
特許請求の範囲の請求項７記載の本発明によれば、請求項５記載のＭＯＳゲート型炭化珪素半導体装置の製造方法であって、さらに前記ゲート酸化膜は堆積リコン酸化膜により形成されるＭＯＳゲート型炭化珪素半導体装置の製造方法とすることも望ましい。
【発明の効果】
【００１３】
本発明によれば、チャネル移動度を大きくし、チャネル抵抗を低減できるＭＯＳゲート型炭化珪素半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
図１〜図１２は本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図である。図１３、１４は本発明にかかる、異なるＳｉＣ−ＭＯＳＦＥＴの製造工程図である。図１５はレーザースキャンによるポリシリコン化を示す要部拡大斜視図である。図１６は本発明にかかる横型ＭＯＳＦＥＴの半導体基板の要部断面図である。図１７は従来の炭化珪素ＵＭＯＳＦＥＴのセル部分の断面図である。
本発明にかかる実施例の説明に先立って、比較のため、まず、従来のトレンチゲート構造を持つ炭化珪素ＵＭＯＳＦＥＴ（トレンチゲート型ＭＯＳＦＥＴ）について、その製造方法を簡単に説明する。前記炭化珪素ＵＭＯＳＦＥＴのセル部分の断面図を図１７に示す。ｎ型低抵抗基板１０１上にｎ型ドリフト層１０２をエピタキシャル成長させ、さらにｐ型ベース領域１０４をエピタキシャル成長させる。その後、窒素（Ｎ）あるいは燐（Ｐ）などのイオン注入によりソース領域１０５を形成する。その後、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法により、トレンチ１０８を形成し、そのトレンチ１０８を覆うようにゲート酸化膜１１０を形成し、そのゲート酸化膜１１０上にゲート電極１１１を堆積させて前記トレンチを埋める。このゲート電極１１１を層間絶縁膜１１７で覆った後、ｐ型ベース層１０４とソース領域１０５にソース電極１１８が接触できるように層間絶縁膜１１７をエッチングして窓明けし、ソース電極１１８を形成する。最後にドレイン電極１１９をウェハ裏面に形成してｎチャネル型炭化珪素ＵＭＯＳＦＥＴが完成する。
【００１５】
以上説明したＵＭＯＳＦＥＴのように、トレンチゲート型のＭＯＳＦＥＴとする理由は、チャネル領域がｐ型ベース層１０４のトレンチ１０８の側面１１０に沿って形成されるため、抵抗はプレーナーゲート型ＭＯＳＦＥＴよりＪＦＥＴ抵抗成分などが無くなって小さくなるからである。さらに、ＪＦＥＴ抵抗が存在しないので、隣り合わせのｐ型ベース層３間の距離を小さくできセルピッチを小さくしてセル密度を増すことができ、オン抵抗をプレーナーゲート型ＭＯＳＦＥＴよりも小さくできるので、好ましく採用されるのである。
以上述べたことを踏まえると、特に１〜２ｋＶ程度の耐圧を持つ電力用トランジスタにおいては、相対的にチャネル抵抗が無視できないためチャネル抵抗をセルの微細化により低減できることの意義が大きいことからも、ＵＭＯＳＦＥＴを前記プレーナーゲート型ＭＯＳＦＥＴよりも、より好ましい実施形態であると考えられるので、本発明では、最良の実施形態としてＵＭＯＳＦＥＴを採り上げて、以下、具体的に説明する。
【実施例１】
【００１６】
以下、本発明にかかる、ＭＯＳゲート型炭化珪素半導体装置の製造方法について、図１〜図１２を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。また、以下の説明では、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴ（以下、ＵＭＯＳＦＥＴと記載する）を例にとるが、ｎ型とｐ型を入れ換えて、ｐチャネル型ＭＯＳＦＥＴとして実施することも可能である。また、後述するようにプレーナーゲート型ＭＯＳＦＥＴにも適用できる。
さらに、図１に示すｐ-ウエル領域４の形成とｎ＋ソース領域５の形成と図２に示すトレンチ８の形成とを、必ずしもこの順序で実施する必要はない。これらの工程の順序は任意に入れ換えて実施して構わない。ただし、順序を入れ換える際、少なくともｐ-ウエル領域４はトレンチ８に先立って形成しておく方が、プロセス安定性が高い。以下、炭化珪素結晶の晶態が４Ｈの場合について、説明するが、晶態６Ｈを使っても構わない。その場合、面方位を示す指数を読み替えるだけでよい。
【００１７】
図１に示すように、（１１−２０）面を主表面とする低抵抗のｎ＋型４Ｈ−炭化珪素基板１の表面領域に、ドリフト領域となる不純物濃度１×１０１６ｃｍ−３のｎ−型炭化珪素エピタキシャル層２をエピタキシャル成膜により１０μｍの厚さに形成し、続けて同じくエピタキシャル成膜により不純物濃度２×１０１７ｃｍ−３のｎ型バッファ領域となる炭化珪素エピタキシャル層３を０．４μｍの厚さに、ｐ-ウエルとなる不純物濃度２×１０１７ｃｍ−３のｐ型炭化珪素エピタキシャル層４を２μｍの厚さに、続いてｎ＋型ソース領域となる不純物濃度１×１０１８ｃｍ−３のｎ＋型炭化珪素エピタキシャル層５を０．５μｍの厚さに形成する。前記炭化珪素エピタキシャル層２〜５が形成された基板の表面領域を１１００℃において１時間パイロジェニック酸化し、厚さ３０〜５０ｎｍの保護酸化膜６を形成する。
【００１８】
なお、上記工程において、前記炭化珪素エピタキシャル層３〜５のいずれかまたは全部を、必ずしもエピタキシャル成膜によらず、イオン注入と活性化アニールによって形成してもよい。実施例１では、すべてをエピタキシャル成膜によって形成したものとして、説明を続ける。
続いて、保護酸化膜６の表面領域にＡｌマスク７を厚さ０．５μｍとなるようスパッタ成膜し（図１）、続いてフォトプロセスでＡｌをパターニングする（図示せず）。図２の半導体基板の要部断面図に示すように、このＡｌマスク７を用い、ＳＦ６とＯ２ガスを用いてＩＣＰプラズマエッチングを行い、トレンチ８を形成し、その後Ａｌマスク７と保護酸化膜６を除去する。このとき、トレンチ８の側壁は（０３−３８）面またはこれと等価な面方位であることが望ましい。
【００１９】
続いて、トレンチ８およびｎ＋型炭化珪素エピタキシャル層（ｎ＋ソース領域）５の主表面に単結晶シリコン層９をヘテロエピタキシーによって形成する。このときの半導体基板の要部断面図を図３に示す。トレンチ８の側壁が（０３−３８）面またはこれと等価な面方位である場合、ヘテロエピタキシーによって得られる単結晶シリコン層９の表面は（１００）面となり、高チャネル移動度を有するＭＯＳチャネルの形成に好適である。
ここで、単結晶シリコン層９の導電型はｐ型であり、不純物濃度は目標とするゲートしきい値電圧Ｖｔｈに合わせて、およそ１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の範囲とするのが適当である。また、シリコン層９の膜厚は、後述するゲート酸化膜１０を形成した後に、ゲート酸化膜１０を介して、ゲートのオン状態におけるチャネル反転層をちょうど確保できる厚みとするのが適切である。厚すぎてもよくないし、薄すぎてもよくない。チャネル反転層の厚みは通常、１０ｎｍ程度で、厚くても３０ｎｍを超えることはない。一方、ゲート酸化膜１０の厚みは５０〜１００ｎｍが一般的である。そこで、最も極端な２つの構成例を考える。ゲート酸化膜を熱酸化法で形成後に残るシリコン層９の厚みを反転層と同程度の厚みの１０ｎｍとし、ゲート絶縁膜の厚みを５０ｎｍで設計した場合、ゲート酸化前のシリコン層９の厚みは約３５ｎｍとなる。
【００２０】
一方、ゲート酸化膜形成後に残るシリコン層９の厚みを反転層よりも厚めの３０ｎｍとし、ゲート絶縁膜の厚みを１００ｎｍで設計した場合、ゲート酸化前のシリコン層９の厚みは約８０ｎｍとなる。従って、単結晶シリコン層９の厚みは、最低でおよそ３５ｎｍ、最高で８０ｎｍの範囲に入る。
次に、単結晶シリコン層９の表面領域を熱酸化し、ゲート酸化膜１０を形成する。ゲート酸化膜１０の厚みは、上記のように５０〜１００ｎｍとするのが常識的である。このときの半導体基板の要部断面図を図４に示す。続いて、該ゲート酸化膜１０の表面領域に、少なくともトレンチ８を埋め込むだけの厚さに、ドープされたポリシリコンゲート電極１１をＣＶＤなどによって全面堆積し、該ポリシリコンゲート電極１１をおよそｎ＋ソース領域５の表面と同じ程度の高さまでエッチバックして、トレンチ８以外の主表面上のゲート電極を除去する。エッチバック方法は、プラズマエッチャーやＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）によるドライエッチング、あるいは、酸化膜１０をストッパとするＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によってもよい。前記エッチバック後の半導体基板の要部断面図を図５に示す。
【００２１】
次に、図６に示すように、ゲート酸化膜１０のうち、ポリシリコン１１によって被覆されていない領域をエッチングにより除去する。エッチングはフッ酸系のウェットエッチングによってもよいが、現在では異方性ドライエッチングによる方が、プロセス安定性が優れている。これにより、主表面領域では酸化されずに残った単結晶シリコン層９が表面に露出することになる。続いて、ｐ型の単結晶シリコン層９が形成するチャネル領域とソースｎ＋領域５とを電気的に接続するに必要な単結晶シリコン層９のｎ型化部分の形成のため、レジストマスクパターン１２を形成する。
ここで、後述するイオン打ち込み工程において単結晶シリコン層９の原子配列が破壊されないよう、主表面上のゲート酸化膜１０を前述のようにエッチングで除去せずに、スクリーン酸化膜として残しておいてもよい。この場合は、図６に対応する半導体基板の要部断面図は図７のようになる。
【００２２】
この実施例１では、図６に示す工程を採用したものとして、説明を続ける。レジストマスク１２および、ゲートポリシリコン１１をマスクとして、イオン打ち込み１３を行う。このイオン打ち込みは、単結晶シリコン層９の一部をｎ型に変えるためのものであるから、イオン種はＡｓまたはＰ（リン）またはＳｂ（アンチモン）などを使う。ドーズ量はおよそ１×１０１５ｃｍ−２とするのが適当である。イオン打ち込み工程の様子を図８に示す。これにより、ｎ＋シリコン領域１４が形成され、ｎ＋ソース領域５と電気的に接続される。
次に、図示しないマスクを使って、イオン打ち込みを行い、図９に示すように、第二ｐ＋領域１５を形成する。このとき、単結晶シリコン層９をｐ＋型にするイオン種はＢ（ボロン）であり、炭化珪素ｎ＋型ソース領域５およびｐ-ウエル領域４を共にｐ＋型にするイオン種はＡｌが一般的である。これら両方のイオンをそれぞれ、およそ１×１０１５ｃｍ−２のドーズ量で打ち込む必要がある。この工程は、シリコンと炭化珪素という異なる半導体材料に、それぞれ異なる不純物イオンを打ち込むので、工程が煩雑で工程数も増えてしまう。この問題を回避するため、図１０に示すように前記第二ｐ＋領域１５に相当する領域のトレンチ１６を形成して、これをソースコンタクトに使用してもよい。
【００２３】
また、図１１のように、表面領域の薄い単結晶シリコン層９のうち、第二ｐ＋領域１５の形成領域に相当する領域だけを除去し、ｎ＋炭化珪素エピタキシャル層（ｎ＋型ソース領域）５を露出させ、このｎ＋炭化珪素エピタキシャル層（ｎ＋型ソース領域）５を突き抜け、ｐ-ウエル領域４まで達する第二ｐ＋領域１５を形成してもよい。このようにすれば、第二ｐ＋領域１５形成のためのイオン注入はＡｌのみ実施すれば済む。
この実施例１では、前記図１０に示すトレンチ型ソースコンタクト方式を採用したものとする。この後の工程はＭＯＳＦＥＴの標準的で、周知の製造工程であるから、説明を省略する。最終的な仕上がりのＵＭＯＳＦＥＴの半導体基板の要部断面図は図１２のようになる。
単結晶シリコン層９の役割は、オン状態においてｎ＋型ソース領域５から電子電流を受け取り、ゲート酸化膜１０に沿ってｐベース領域４に形成されたｎチャネル領域を介して、ｎ型エピタキシャル層３およびｎ−型エピタキシャル層（ドリフト領域）２まで、高移動度を保ったまま電子電流を引き渡すことである。この場合、炭化珪素結晶表面における単結晶シリコン９のヘテロエピタキシー技術による形成工程が最も高度な技術を必要とする。炭化珪素結晶では、シリコン結晶の（１００）面に相当する原子配列をもつ結晶面は（０３−３８）面と言われており、トレンチ８の側壁は（０３−３８）面またはこれと結晶学的に等価な面方位であることが望ましい。炭化珪素基板１の主面が（１１−２０）面であれば、トレンチ８の側壁を該（０３−３８）面およびこれと等価な面で構成することは可能である。
【００２４】
本発明における特徴的な点は、炭化珪素半導体基板面にシリコンのエピタキシャル成長により形成される領域は、高耐圧を担わない領域であることである。その理由は、シリコンに高耐圧を負担させるような構造であれば、本来、炭化珪素が持っている高いアバランシェ耐圧が無意味なものになってしまうからである。
本発明においては、シリコンが使われる領域はソース領域からチャネル領域にかけてであり、これらの領域の電位変動は、通常使用時において約１５Ｖ、サージ電圧が入っても約７０Ｖ程度にとどまり、接地電位から１００Ｖ以上乖離することはほとんどない。従って、一部の構造にシリコンを使ったからと言って、デバイス全体の耐圧が失われることにはならないのである。
ただし、６Ｈ−ＳｉＣの（０１−１４）面の表面に単結晶シリコン層９をヘテロエピタキシーによって形成する条件は、現在知られている限り可能であるとしても非常に狭いという報告がＩＣＳＣＲＭ９９において中村等によりなされており、必ずしも、前記実施例１に記載のＭＯＳゲート型炭化珪素半導体装置の製造方法が実生産（量産）においても問題なく、容易に実施できるとは言い難い面もある。つまり、前記ＳｉＣ表面へ単結晶シリコン層をヘテロエピタキシーによって形成する条件を、実生産において耐えられる程度の条件とするには、さらにいっそうの改善が求められる必要性も無いとは言えない。その場合は、前記単結晶シリコン層９の代わりに以下に説明する実施例２に記載のアモルファスシリコン層９ｐを形成し、その後ポリシリコン層に変換させる方法を採用することが好ましい。
【実施例２】
【００２５】
以下、本発明にかかる、ＭＯＳゲート型炭化珪素半導体装置の製造方法の異なる実施例について、図１３〜図１５を用いて詳細に説明する。前記実施例１において、最も高度な技術を要する工程は、炭化珪素結晶表面へのヘテロエピタキシーによる単結晶シリコン層９の形成であると述べた。この実施例２では、シリコン層９を単結晶で形成することを回避し、ポリシリコン層で置き換える場合である。実施例２の製造工程を順を追って説明する。前記図２に示す製造工程までは、前記実施例１と同じである。
次に、図１３に示すように、前記図２に示す製造工程段階の炭化珪素半導体基板の表面領域に対してｐ型アモルファスシリコン層９ｐをＣＶＤ法により形成する。このｐ型アモルファスシリコン層９ｐの不純物濃度および膜厚は、前記実施例１における単結晶シリコン層９の不純物濃度および膜厚に準拠する。次に、ｐ型アモルファスシリコン層９ｐに対して、エキシマレーザーまたはパルス変調固体レーザーなどのレーザー光２０を照射する。図１４（Ａ）または図１４（Ｂ）に示すように、該レーザー光（幅広矢印、以下同じ）２０を矢印方向２１にスキャンする。その結果、アモルファスシリコン層９ｐはポリシリコン層９ｐに変換される。
【００２６】
このとき、チャネル領域すなわちトレンチ８の側壁におけるレーザー光２０のスキャン方向は、電流経路の方向と交差しないに平行な方向でなければならない。もし、電流経路に垂直または斜めの方向などのように電流経路の方向に交差する方向にスキャンすると、ポリシリコンの粒塊が電流経路と垂直または斜めの方向に縦長に延びてしまい、チャネル移動度が十分出なくなるので、好ましくない。
図１５（ａ）（ｂ）に示すトレンチの要部斜視図に、トレンチ８内に形成されたアモルファスシリコン９ｐに対するレーザースキャンにより形成されたポリシリコン粒塊の良い例と悪い例を模式的に示す。図１５（ａ）は、矢印で示す伝導電子経路２１ａと平行にポリシリコン粒塊が延びているから、移動度が大幅に落ちることなく、良い例である。しかし、図１５（ｂ）は伝導電子経路２１ａがポリシリコン粒塊の境界を横切らなければならないので、横切る際にキャリア電子が散乱を受け、移動度が落ちるので、悪い例である。
【００２７】
レーザー光２０を正しく電流経路２１ａと交差しないように、平行な方向にスキャン２０した場合、ポリシリコン９ｐの粒塊は電流経路２１ａに沿って縦長に延びるため、この方向に沿った移動度は現行技術で少なくとも１００ｃｍ２／Ｖｓを安定的に達成しており、近い将来には４００ｃｍ２／Ｖｓを達成できる見通しである。
この後の工程は、前記実施例１における図４から図１２までの工程に準拠し、前記実施例１における単結晶シリコン層９をポリシリコン層９ｐに読み替えればよい。なお、ポリシリコン層９ｐの表面領域を熱酸化してゲート酸化膜１０を形成すると、該ゲート酸化膜１０の耐圧および信頼性は当然ながら単結晶シリコン層を熱酸化した酸化膜に劣り、上回ることはない。従って、特にゲート酸化膜１０の膜質を問題とする場合は、前記実施例１でも述べたように、ゲート酸化膜１０をシリコンの熱酸化ではなく、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜などによる堆積型の酸化膜で形成することが好ましい。
【００２８】
前記実施例２は、炭化珪素ＭＯＳＦＥＴのうち、ソースおよびチャネル領域に液晶ディスプレイ向けのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を貼り付けた構造と考えることができる。該ＴＦＴは、前記実施例１の末尾に述べたように、高耐圧を要求されるものではない。
【実施例３】
【００２９】
前記実施例１および前記実施例２は、縦型炭化珪素ＵＭＯＳＦＥＴを例にとって説明したが、本発明は、横型ＭＯＳＦＥＴにも適用可能である。この場合、ＭＯＳゲート構造はプレーナーゲート構造となるが、本発明の考え方は、ソース領域から、チャネル領域を介して、ドリフト領域に至る部分だけを、シリコン単結晶またはポリシリコンを利用して電流をバイパスさせるものであるから、本来的にトレンチゲート型であるかどうかには関係せず、横型ＭＯＳＦＥＴにも適用可能である。本発明の考え方を横型ＭＯＳＦＥＴに適用した場合の半導体基板の要部断面図の一例を図１６に示す。縦型ＵＭＯＳＦＥＴと同じ機能を有する領域には、同じ符号をした。この本発明にかかる横型ＭＯＳＦＥＴは、トレンチＭＯＳゲート構造ではないこととＭＯＳゲート構造とドレイン電極とが同一基板面側に形成されていることを除けば、縦型ＭＯＳＦＥＴと同じであり、その製造方法もまた、前記実施例１と従来から良く知られた技術とから類推できるので、記載を省略する。
【図面の簡単な説明】
【００３０】
【図１】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その１）、
【図２】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その２）、
【図３】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その３）、
【図４】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その４）、
【図５】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その５）、
【図６】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その６）、
【図７】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その７）、
【図８】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その８）、
【図９】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その９）、
【図１０】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その１０）、
【図１１】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その１１）、
【図１２】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの製造工程図（その１２）、
【図１３】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの異なる製造工程図（その１）、
【図１４Ａ】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの異なる製造工程図（その２）、
【図１４Ｂ】本発明にかかるＳｉＣ−ＭＯＳＦＥＴの異なる製造工程図（その３）、
【図１５】レーザースキャンによるポリシリコン化を示す要部拡大斜視図で、（ａ）はポリシリコン化の良い例、（ｂ）は良くない例である。
【図１６】本発明にかかる横型ＭＯＳＦＥＴの半導体基板の要部断面図、
【図１７】従来の炭化珪素ＵＭＯＳＦＥＴのセル部分の断面図である
【符号の説明】
【００３１】
１…      ｎ＋型炭化珪素基板            
２…      ｎ−型炭化珪素エピタキシャル層（ドリフト領域）
３…      ｎ型炭化珪素エピタキシャル層（ｎ型バッファ領域）
４…      ｐ型炭化珪素エピタキシャル層（ｐ-ウエル領域）
５…      ｎ＋型炭化珪素エピタキシャル層（ソース領域）
６…      保護酸化膜
８…      トレンチ               
９…      単結晶シリコン層
９ｐ…    アモルファスシリコンまたはポリシリコン
１０…    ゲート酸化膜
１１…    ドープされたポリシリコンゲート電極
１２…    レジストマスク         
１３…    イオンビーム（ＡｓまたはＰまたはＳｂ）
１４…    ｎ＋シリコン領域       
１５…    第二ｐ＋領域
１６…    コンタクト用ソーストレンチ
１７…    層間絶縁膜                    
１８…    ソース電極金属
１９…    ドレイン電極金属
２０…    レーザー光
２１…    レーザースキャン方向
２１ａ…    伝導電子経路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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