(57)【要約】【課題】ＰチャネルトランジスタとＮチャネルトランジスタの仕事関数を、価電子帯上端と伝導帯下端にそれぞれ近づけることで、しかも製造工程数を大幅に増加させることなく、金属ゲートの高い閾値電圧を低下させた半導体装置およびその製造方法を可能とする。【解決手段】Ｐチャネルトランジスタ２とＮチャネルトランジスタ１とを有する半導体装置であって、Ｐチャネルトランジスタ２のゲート電極３９はニッケルからなり、Ｎチャネルトランジスタ１のゲート電極２９はアンチモンを含んだニッケルシリサイドからなるものである。【選択図】図１
2006134985.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、
前記Ｐチャネルトランジスタのゲート電極はニッケルからなり、
前記Ｎチャネルトランジスタのゲート電極はアンチモンを含んだニッケルシリサイドからなる
ことを特徴とする半導体装置。
【請求項２】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、
前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にニッケル膜を形成する工程と、
前記Ｎチャネルトランジスタの形成領域に成膜された前記ニッケル膜に対し選択的にシリコンおよびアンチモンを導入する工程と、
熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜をシリサイド化してアンチモンを含むニッケルシリサイド膜を形成する工程とを備え、
前記ニッケル膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記アンチモンを含むニッケルシリサイド膜で前記Ｎチャネルトランジスタのゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極とを形成する工程は、
前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にニッケル膜を形成する工程と、
前記ニッケル膜の上に多結晶珪素膜を形成する工程と、
前記多結晶珪素膜に対しアンチモンを導入する工程と、
Ｐチャネルトランジスタが形成される領域にある前記アンチモンを添加した多結晶珪素膜を剥離する工程と、
熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜と前記アンチモンを添加した多結晶珪素膜とをシリサイド化反応させてアンチモンを含むニッケルシリサイド膜を形成する工程と
前記ニッケル膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記アンチモンを含むニッケルシリサイド膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記半導体基板のＰチャネルトランジスタとＮチャネルトランジスタとを形成する領域にそれぞれダミーのゲート絶縁膜およびダミーのゲート電極を形成する工程と、
前記各ダミーのゲート電極の両側における前記半導体基板にソース・ドレイン領域を形成する工程と、
前記半導体基板上に前記各ダミーのゲート電極を被覆する絶縁膜を形成する工程と、
前記各ダミーのゲート電極上部を露出させて、前記ダミーのゲート電極および前記ダミーのゲート絶縁膜を剥離して、前記絶縁膜に溝を形成する工程と、
前記溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記各溝内部を埋め込むニッケル膜を形成する工程と、
前記Ｎチャネルトランジスタの形成領域に成膜された前記ニッケル膜に対し選択的にシリコンおよびアンチモンを導入する工程と、
熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜をシリサイド化してアンチモンを含むニッケルシリサイド膜を形成する工程とを備え、
前記Ｐチャネルトランジスタの形成領域にある前記溝にニッケル膜からなるＰチャネルトランジスタのゲート電極を形成するとともに、前記Ｎチャネルトランジスタの形成領域にある前記溝に前記アンチモンを含むニッケルシリサイド膜からなるＮチャネルトランジスタのゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記半導体基板のＰチャネルトランジスタとＮチャネルトランジスタとを形成する領域にそれぞれダミーのゲート絶縁膜およびダミーのゲート電極を形成する工程と、
前記各ダミーのゲート電極の両側における前記半導体基板にソース・ドレイン領域を形成する工程と、
前記半導体基板上に前記各ダミーのゲート電極を被覆する絶縁膜を形成する工程と、
前記各ダミーのゲート電極上部を露出させて、前記ダミーのゲート電極および前記ダミーのゲート絶縁膜を剥離して、前記絶縁膜に溝を形成する工程と、
前記各溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記各溝内部を埋め込むニッケル膜を形成する工程と、
前記ニッケル膜の上に多結晶珪素膜を形成する工程と、
前記多結晶珪素膜に対しアンチモンを導入する工程と、
Ｐチャネルトランジスタが形成される領域にある前記アンチモンを添加した多結晶珪素膜を剥離する工程と、
熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜と前記アンチモンを添加した多結晶珪素膜とをシリサイド化反応させてアンチモンを含むニッケルシリサイド膜を形成する工程と
前記絶縁膜上のアンチモンを導入した多結晶珪素膜を除去して、前記ニッケル膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記アンチモンを含むニッケルシリサイド膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記熱処理の温度は３００℃乃至６００℃である
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記熱処理の温度は３００℃乃至６００℃である
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】
前記熱処理の温度は３００℃乃至６００℃である
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
前記熱処理の温度は３００℃乃至６００℃である
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造工程数を大幅に増加させることなく、ＰチャネルトランジスタとＮチャネルトランジスタの仕事関数を、価電子帯上端と伝導帯下端にそれぞれ近づけることで、金属ゲートの高い閾値電圧を低下させた半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）のゲート電極は、一般的に多結晶シリコンを用いて形成されていた。最近では消費電力を低減したいという要求から、Ｎチャネルトランジスタ（ＮＭＯＳトランジスタ）のゲート電極にはＮ型多結晶シリコンを用い、Ｐチャネルトランジスタ（ＰＭＯＳトランジスタ）のゲート電極にはＰ型多結晶シリコンを用いる、いわゆるデュアルゲート構造とすることが一般的となっている。
【０００３】
上記デュアルゲート構造では、Ｐ型多結晶シリコン中に含まれるホウ素がゲート絶縁膜を通してシリコン基板に拡散する、いわゆるホウ素の突き抜けの問題が存在している。また、多結晶シリコンは、ゲート絶縁膜との界面に空乏層が必ず生じるため、ゲート絶縁膜の容量換算膜厚は実寸の膜厚よりも厚くなる。このため、デバイスの微細化のためにゲート絶縁膜を薄膜化するには、この空乏層を見込んで０．５ｎｍ〜１．０ｎｍ程度、余分に薄くする必要が生じる。このようにゲート絶縁膜を薄くすることによって、トンネルリーク電流が増加するという問題が生じてきている。
【０００４】
このような多結晶シリコンの問題を解決する方法として、ゲート電極材料として高融点金属を用いることが考えられている。金属ゲート電極には、上記ホウ素の突き抜けの問題や空乏層の発生の問題が存在しない。一方、金属ゲート電極は、しきい値電圧が多結晶シリコンゲート電極と比較して高くなるという新たな問題を持っている。
【０００５】
例えば、ゲート電極材料に窒化チタンを用いた場合には、シリコン基板表面の不純物分布を調整しても、しきい値電極は０．４Ｖ以下には下げられないことが開示されている（例えば、非特許文献１参照。）。その理由は、窒化チタンの仕事関数は４．５ｅＶ程度であり、シリコンの禁制帯のミッドギャップ付近に位置するため、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方に対しても仕事関数差がおよそ０．５ｅＶ程度になるためである。
【０００６】
そこで、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とで異なる種類の金属を用いて形成するという考え方が開示されている（例えば、非特許文献２参照。）。すなわち、ＰＭＯＳトランジスタのゲート電極には仕事関数が５．０ｅＶ程度でシリコン基板の価電子帯上端付近に位置する金属を用い、ＮＭＯＳトランジスタのゲート電極には仕事関数が４．０ｅＶ程度のシリコン基板の伝導帯下端付近に位置する別の金属を用いるという考え方である。
【０００７】
しかしながら，上記の場合、従来は同時であったＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート電極の成膜を、別々に行わねばならならず、工程数が膨大になるという欠点がある。すなわち、ＮＭＯＳトランジスタ領域を多結晶シリコン膜等のダミー膜で隠した状態にして、全面にＰＭＯＳトランジスタに適した金属（Ａ）を成膜し、次にＮＭＯＳトランジスタ領域の金属（Ａ）を剥離し、さらにＮＭＯＳトランジスタ領域の前記ダミー膜を剥離した後、ＮＭＯＳトランジスタ領域に改めてゲート絶縁膜を形成し、そして全面にＮＭＯＳトランジスタに適した金属（Ｂ）を成膜し・・・というように、工程が大変長くなり、またその形成も非常に複雑かつ困難である。
【０００８】
したがって、従来の多結晶シリコン膜を用いて形成する製造方法から工程数をほとんど増やさずに、しかもＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれの仕事関数を、価電子帯上端と伝導帯下端にそれぞれ近づけて、閾値電圧を低下させることができるような金属ゲートが望まれている。
【０００９】
【非特許文献１】表面チャンネル型金属ゲートＣＭＯＳへのライトカウンタードーピングとゲート電極の単一仕事関数（Surface Channel Metal Gate CMOS with Light Counter Doping and Single Work Function Gate Electrode）「２０００年ソリッドステートデバイスと材料の国際会議（開催地：仙台）の詳細な抄録（Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials, Sendai）」、２０００年、Ｂ−１−４  Ｐ．４６−４７
【非特許文献２】「半導体の国際科学技術ロードマップ（The International Technology Roadmap for Semiconductors）」、１９９９年、Ｐ．１２８
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、従来の製造方法における製造工程数をほとんど増やさずに、しかもＰチャネルトランジスタ（ＰＭＯＳトランジスタ）とＮチャネルトランジスタ（ＮＭＯＳトランジスタ）のそれぞれの仕事関数を、価電子帯上端と伝導帯下端にそれぞれ近づけて、閾値電圧を低下させることができるような金属ゲートができない点である。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、前記Ｐチャネルトランジスタのゲート電極はニッケルからなり、前記Ｎチャネルトランジスタのゲート電極はアンチモンを含んだニッケルシリサイドからなることを最も主要な特徴とする。
【００１２】
本発明の半導体装置の製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にニッケル膜を形成する工程と、前記Ｎチャネルトランジスタの形成領域に成膜された前記ニッケル膜に対し選択的にシリコンおよびアンチモンを導入する工程と、熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜をシリサイド化してアンチモンを含むニッケルシリサイド膜を形成する工程とを備え、前記ニッケル膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記アンチモンを含むニッケルシリサイド膜で前記Ｎチャネルトランジスタのゲート電極を形成することを最も主要な特徴とする。
【００１３】
本発明の半導体装置の製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極とを形成する工程は、前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にニッケル膜を形成する工程と、前記ニッケル膜の上に多結晶珪素膜を形成する工程と、前記多結晶珪素膜に対しアンチモンを導入する工程と、Ｐチャネルトランジスタが形成される領域にある前記アンチモンを添加した多結晶珪素膜を剥離する工程と、熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜と前記アンチモンを添加した多結晶珪素膜とをシリサイド化反応させてアンチモンを含むニッケルシリサイド膜を形成する工程と前記ニッケル膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記アンチモンを含むニッケルシリサイド膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程とを備えたことを最も主要な特徴とする。
【００１４】
本発明の半導体装置の製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記半導体基板のＰチャネルトランジスタとＮチャネルトランジスタとを形成する領域にそれぞれダミーのゲート絶縁膜およびダミーのゲート電極を形成する工程と、前記各ダミーのゲート電極の両側における前記半導体基板にソース・ドレイン領域を形成する工程と、前記半導体基板上に前記各ダミーのゲート電極を被覆する絶縁膜を形成する工程と、前記各ダミーのゲート電極上部を露出させて、前記ダミーのゲート電極および前記ダミーのゲート絶縁膜を剥離して、前記絶縁膜に溝を形成する工程と、前記溝の内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記各溝内部を埋め込むニッケル膜を形成する工程と、前記Ｎチャネルトランジスタの形成領域に成膜された前記ニッケル膜に対し選択的にシリコンおよびアンチモンを導入する工程と、熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜をシリサイド化してアンチモンを含むニッケルシリサイド膜を形成する工程とを備え、前記Ｐチャネルトランジスタの形成領域にある前記溝にニッケル膜からなるＰチャネルトランジスタのゲート電極を形成するとともに、前記Ｎチャネルトランジスタの形成領域にある前記溝に前記アンチモンを含むニッケルシリサイド膜からなるＮチャネルトランジスタのゲート電極を形成することを最も主要な特徴とする。
【００１５】
本発明の半導体装置の製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記半導体基板のＰチャネルトランジスタとＮチャネルトランジスタとを形成する領域にそれぞれダミーのゲート絶縁膜およびダミーのゲート電極を形成する工程と、前記各ダミーのゲート電極の両側における前記半導体基板にソース・ドレイン領域を形成する工程と、前記半導体基板上に前記各ダミーのゲート電極を被覆する絶縁膜を形成する工程と、前記各ダミーのゲート電極上部を露出させて、前記ダミーのゲート電極および前記ダミーのゲート絶縁膜を剥離して、前記絶縁膜に溝を形成する工程と、前記各溝の内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記各溝内部を埋め込むニッケル膜を形成する工程と、前記ニッケル膜の上に多結晶珪素膜を形成する工程と、前記多結晶珪素膜に対しアンチモンを導入する工程と、Ｐチャネルトランジスタが形成される領域にある前記アンチモンを添加した多結晶珪素膜を剥離する工程と、熱処理によって前記Ｎチャネルトランジスタの形成領域にある前記ニッケル膜と前記アンチモンを添加した多結晶珪素膜とをシリサイド化反応させてアンチモンを含むニッケルシリサイド膜を形成する工程と、前記絶縁膜上のアンチモンを導入した多結晶珪素膜を除去して、前記ニッケル膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記アンチモンを含むニッケルシリサイド膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程とを備えたことを最も主要な特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置は、Ｐチャネルトランジスタのゲート電極がニッケルからなり、その仕事関数は５．１５ｅＶとなっている。ニッケルの仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編II」（平５―９―３０）丸善  II−４９０に記載されている。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が極めて近い値となるため、Ｐチャネルトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極はアンチモンを含んだニッケルシリサイドからなり、その仕事関数は４．２７ｅＶとなる。アンチモンを含んだニッケルシリサイドの仕事関数値は、例えば2004 Symposium on VLSI Technology Digest of Technical Papers, 18-1, p.184に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００１７】
本発明の半導体装置の各製造方法は、Ｐチャネルトランジスタのゲート電極をニッケルで形成することから、Ｐチャネルトランジスタのゲート電極の仕事関数は５．１５ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰチャネルトランジスタが形成される。また、Ｎチャネルトランジスタのゲート電極はアンチモンを含んだニッケルシリサイドで形成することから、Ｎチャネルトランジスタのゲート電極の仕事関数は４．２７ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮチャネルトランジスタが形成される。
【００１８】
また、本発明の請求項２および請求項４に記載の半導体装置の形成方法は、ゲート絶縁膜を形成した後、全面にニッケルを成膜し、Ｎチャネルトランジスタの形成領域のみ選択的にシリコンとアンチモンを導入し、熱処理によってアンチモンを含んだニッケルシリサイドを形成している。よって、従来の多結晶シリコン電極の場合と比べて工程数を大幅に増加させることなく、Ｐチャネルトランジスタのゲート電極にニッケル、Ｎチャネルトランジスタのゲート電極にアンチモンを含んだニッケルシリサイドという、仕事関数の異なる２種類の金属ゲート電極を容易に形成することができる。
【００１９】
本発明の請求項３および請求項５に記載の半導体装置の形成方法は、ゲート絶縁膜を形成した後、全面にニッケル膜と多結晶珪素膜を堆積し、Ｎチャネルトランジスタの形成領域のみ選択的にニッケル膜とアンチモンを添加した多結晶珪素膜を反応させてアンチモンを含むニッケルシリサイドを形成している。よって、従来の多結晶シリコン電極の場合と比べて工程数を大幅に増加させることなく、Ｐチャネルトランジスタのゲート電極にニッケル、Ｎチャネルトランジスタのゲート電極にアンチモンを含んだニッケルシリサイドという、仕事関数の異なる２種類の金属ゲート電極を容易に形成することができる。
【発明を実施するための最良の形態】
【００２０】
製造工程数を大幅に増加させることなく、ＰチャネルトランジスタとＮチャネルトランジスタの仕事関数を、価電子帯上端と伝導帯下端にそれぞれ近づけることで、金属ゲートの高い閾値電圧を低下させた半導体装置および半導体装置の製造方法を提供するという目的を、Ｐチャネルトランジスタのゲート電極がニッケルで形成し、Ｎチャネルトランジスタのゲート電極がアンチモンを含むニッケルシリサイドで形成し、アンチモンを含むニッケルシリサイドはニッケル膜にアンチモンとシリコンとを導入して熱処理することで実現し、もしくはニッケル膜上に多結晶珪素膜を形成し、その多結晶珪素膜にアンチモンを導入した後、熱処理してニッケル膜とアンチモンを含む多結晶珪素膜とシリサイド化することで実現した。
【実施例１】
【００２１】
本発明の半導体装置に係る一実施例を、図１の概略構成断面図によって説明する。
【００２２】
図１に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００２３】
上記シリコン基板１１上には、第１絶縁膜１５と第２絶縁膜１６とが積層して形成され、この第１絶縁膜１５と第２絶縁膜１６のＮチャネルトランジスタの形成領域には溝２７が形成され、Ｐチャネルトランジスタの形成領域には溝３７が形成されている。上記各溝２７、３７の内面には、ゲート絶縁膜２８が、例えば２ｎｍの厚さの酸化シリコン膜で形成されている。さらに、Ｎチャネルトランジスタの形成領域における上記溝２７の内部には上記ゲート絶縁膜２８を介してゲート電極２９がアンチモンを含むニッケルシリサイドで形成されている。一方、上記Ｐチャネルトランジスタの形成領域における上記溝３７の内部には上記ゲート絶縁膜３８を介してゲート電極３９がニッケルで形成されている。
【００２４】
また、上記ゲート電極２９の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層２１、２２が形成されている。また上記ゲート電極２９の各側壁にはサイドウォール２３、２４が形成されている。さらに上記ゲート電極２９の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層２１、２２を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００２５】
一方、上記ゲート電極３９の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層３１、３２が形成されている。また上記ゲート電極３９の側壁にはゲート絶縁膜３８を介してサイドウォール絶縁膜３３、３４が形成されている。さらに上記ゲート電極３８の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層３１、３２を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００２６】
上記の如く、Ｎチャネルトランジスタ１とＰチャネルトランジスタ２とが形成されている。
【００２７】
上記半導体装置では、Ｐチャネルトランジスタ２のゲート電極３９はニッケルからなり、その仕事関数は５．１５ｅＶとなる。ニッケルの仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編II」（平５―９―３０）丸善  II−４９０に記載されている。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が極めて近い値となるため、Ｐチャネルトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタ１のゲート電極２９はアンチモンを含むニッケルシリサイドからなり、その仕事関数は４．１７ｅＶとなる。アンチモンを含むニッケルシリサイドの仕事関数値は、例えば2004 Symposium on VLSI Technology Digest of Technical Papers, 18-1, p.184に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【実施例２】
【００２８】
次に、本発明の半導体装置の製造方法に係る第１実施例を、図２〜図４の製造工程断面図によって説明する。
【００２９】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
【００３０】
図２（１）に示すように、半導体基板１１としてシリコン基板を用意する。この半導体基板に例えば通常のトレンチ素子分離形成技術によって、Ｎチャネルトランジスタの形成領域とＰチャネルトランジスタの形成領域とを分離する素子分離領域１２を形成する。その後、Ｎチャネルトランジスタの形成領域となるＰウエル１３を形成するとともに、Ｐチャネルトランジスタの形成領域となるＮウエル１４を形成する。
【００３１】
次に、図２（２）に示すように、次に、閾値電圧調整用の不純物をＰウェル１３とＮウェル１４のそれぞれに導入した後、上記半導体基板のＰチャネルトランジスタの形成領域上とＮチャネルトランジスタの形成領域上とにそれぞれ第１絶縁膜（ダミーゲート絶縁膜）１５を形成する。この第１絶縁膜１５は、例えばシリコン酸化膜を１０ｎｍの厚さに堆積して形成される。
【００３２】
次に、図２（３）に示すように、上記Ｐウエル１３およびＮウエル１４上に第１絶縁膜１５を介してダミーゲート電極４２、４３を形成する工程と、このダミーゲート電極４２、４３は、一例として、ＣＶＤによって多結晶シリコン膜を１００ｎｍの厚さに成膜した後、通常のレジスト塗布、リソグラフィー技術によるレジストによるエッチングマスクを形成した後、そのエッチングマスクを用いて多結晶シリコン膜を異方性エッチングによりパターンニングすることで形成される。
【００３３】
次に、図３（４）に示すように、上記各ダミーゲート電極４２、４３の両側における上記半導体基板１１（Ｐウエル１３、Ｎウエル１４）にソース・ドレインを形成する。具体的には、まずＮウエル１４上を被覆し、Ｐウエル１３上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４２の両側におけるＰウエル１３にＮチャネルトランジスタのＬＤＤ（Lightly Doped Drain）領域２１、２２を形成する。次いで、上記マスクパターンを除去した後、Ｎウエル１３上を被覆し、Ｐウエル１４上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４３の両側におけるＮウエル１４にＰチャネルトランジスタのＬＤＤ領域３１、３２を形成する。その後、ＬＤＤ領域３１、３２を形成するのに用いた上記マスクパターンを除去する。
【００３４】
次いで、上記ダミーゲート電極４２、４３を被覆するサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックして、ダミーゲート電極４２の両側にサイドウォール絶縁膜２４、２５を形成するとともに、ダミーゲート電極４３の両側にサイドウォール絶縁膜３４、３５を形成する。
【００３５】
次いで、Ｎウエル１４上を被覆し、Ｐウエル１３上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４２の両側のＰウエル１３に上記ＬＤＤ領域２１を介してＮチャネルトランジスタのソース・ドレイン領域２５を形成するとともに、上記ＬＤＤ領域２２を介してＮチャネルトランジスタのソース・ドレイン領域２６を形成する。次いで、上記マスクパターンを除去した後、その後、Ｎウエル１３上を被覆し、Ｐウエル１４上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４３の一方側のＮウエル１４に上記ＬＤＤ領域３１を介してＮチャネルトランジスタのソース・ドレイン領域３５を形成するとともに、ダミーゲート電極４３の他方側のＮウエル１４に上記ＬＤＤ領域３２を介してＮチャネルトランジスタのソース・ドレイン領域３６を形成する。その後、ソース・ドレイン３５、３６を形成するのに用いた上記マスクパターンを除去する。
【００３６】
次に、上記半導体基板１１上に各ダミーのゲート電極４２、４３を被覆する第２絶縁膜１６を形成する。この第２絶縁膜１６は、配線との層間絶縁膜になるものであり、例えば化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Depositionの略）法によって、酸化シリコンを堆積して形成する。この厚さは、例えば、ダミーゲート電極４２、４３よりも全面にわたって高くなるような厚さに形成することが好ましい。
【００３７】
次に、図３（５）に示すように、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記第２絶縁膜１６を研磨して上記各ダミーゲート電極４２、４３〔前記図３（４）参照〕上部を露出させるとともに平坦化する。その後、エッチングによって、上記ダミーゲート電極４２、４３および上記第１絶縁膜１５を除去して、上記サイドウォール絶縁膜２３、２４を側壁とする溝２７および上記サイドウォール絶縁膜３３、３４を側壁とする溝３７を形成する。
【００３８】
次に、図３（６）に示すように、上記各溝２７、３７のそれぞれの内面にゲート絶縁膜２８、３８を形成する。このゲート絶縁膜２８、２９は、例えば２ｎｍの酸化シリコン膜で形成する。
【００３９】
次に、例えばＰＶＤ法によって、上記ゲート絶縁膜２８、３８上に上記各溝２７、３７内部を埋め込むようにニッケル膜４４を形成する。実際には第２絶縁膜１６上にもニッケル膜４４が形成される。
【００４０】
次に、図４（７）に示すように、ＣＭＰ法によって、溝２７、３７のみにニッケル膜４４を残すようにして、溝部以外の部分のニッケル膜４４を除去して平坦化する。
【００４１】
次に、図４（８）に示すように、Ｎチャネルトランジスタのゲート電極となる領域上を開口したマスクパターン（例えばレジストマスク）４５を形成した後、Ｎチャネルトランジスタのゲート電極となるニッケル膜４４にシリコンおよびアンチモンを導入する。このシリコンおよびアンチモンの導入は、例えばイオン注入法によって行うことができる。その後、上記マスクパターン４５を除去する。
【００４２】
次に、図４（９）に示すように、熱処理によって、上記Ｎチャネルトランジスタの形成領域にある上記ニッケル膜４４をシリサイド化してアンチモンを含むニッケルシリサイド膜からなるゲート電極２９を形成する。上記熱処理は、例えば、４００℃の温度雰囲気で１２０秒間行う。この熱処理温度は、３００℃以上６００℃以下の温度範囲で行うことが好ましい。この温度範囲で熱処理を行うことにより、低抵抗のニッケルシリサイド（ＮｉＳｉ）を形成することができる。この熱処理温度が６００℃よりも高い温度で行われた場合には、ニッケルシリサイドは高抵抗のＮｉＳｉ2になるので好ましくは無い。また、上記熱処理が３００℃よりも低い温度で行われた場合には、十分にシリサイド化させることが難しく、ニッケルシリサイド（ＮｉＳｉ）を形成することが困難となる。なお、低抵抗のＮｉＳｉが安定して存在できる温度の上限は、６００℃とも７００℃ともいわれている。
【００４３】
この結果、上記Ｎチャネルトランジスタの形成領域にある上記溝２７に、ゲート絶縁膜２８を介して、アンチモンを含むニッケルシリサイド膜からなるゲート電極２９が形成されるとともに、Ｐチャネルトランジスタの形成領域にある上記溝３７に、ゲート絶縁膜３８を介して、ニッケル膜からなるゲート電極３９が形成される。このようにして、アンチモンを含んだニッケルシリサイドからなるゲート電極２９を有するＮチャネルトランジスタ１と、ニッケルからなるゲート電極３９を有するＰチャネルトランジスタ２からなる半導体装置が完成される。
【００４４】
上記半導体装置の製造方法は、Ｐチャネルトランジスタ２のゲート電極３９をニッケルで形成することから、Ｐチャネルトランジスタ２のゲート電極３９の仕事関数は５．１５ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰチャネルトランジスタ２が形成される。また、Ｎチャネルトランジスタ１のゲート電極２９はアンチモンを含んだニッケルシリサイドで形成することから、Ｎチャネルトランジスタのゲート電極の仕事関数は４．２７ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮチャネルトランジスタ１が形成される。
【００４５】
また、ゲート絶縁膜２８、３８を形成した後、全面にニッケル膜４４を成膜し、Ｎチャネルトランジスタの形成領域のみ選択的にシリコンとアンチモンを導入し、熱処理によってアンチモンを含んだニッケルシリサイドを形成している。よって、従来の多結晶シリコン電極の場合と比べて工程数を大幅に増加させることなく、Ｐチャネルトランジスタ２にニッケルのゲート電極３９、Ｎチャネルトランジスタ１にアンチモンを含んだニッケルシリサイドのゲート電極２９という、仕事関数の異なる２種類の金属ゲート電極を容易に形成することができる。
【００４６】
さらに、上記製造方法では、いわゆるダマシンゲート構造を採用し、ソース・ドレイン領域を形成する際に通常用いる１０００℃程度の熱処理を先に行った後に、ゲート電極のニッケルシリサイド化を行っていることから、低抵抗なニッケルシリサイドの形成が可能になる。すなわち、ゲート電極の低抵抗化が図れる。
【実施例３】
【００４７】
次に、本発明の半導体装置の製造方法に係る第２実施例を、図５〜図７の製造工程断面図によって説明する。
【００４８】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
【００４９】
図５（１）に示すように、半導体基板１１としてシリコン基板を用意する。この半導体基板に例えば通常のトレンチ素子分離形成技術によって、Ｎチャネルトランジスタの形成領域とＰチャネルトランジスタの形成領域とを分離する素子分離領域１２を形成する。その後、Ｎチャネルトランジスタの形成領域となるＰウエル１３を形成するとともに、Ｐチャネルトランジスタの形成領域となるＮウエル１４を形成する。
【００５０】
次に、図５（２）に示すように、次に、閾値電圧調整用の不純物をＰウェル１３とＮウェル１４のそれぞれに導入した後、上記半導体基板のＰチャネルトランジスタの形成領域上とＮチャネルトランジスタの形成領域上とにそれぞれ第１絶縁膜１５を形成する。この第１絶縁膜１５は、例えばシリコン酸化膜を１０ｎｍの厚さに堆積して形成される。
【００５１】
次に、図５（３）に示すように、上記Ｐウエル１３およびＮウエル１４上に第１絶縁膜１５を介してダミーゲート電極４２、４３を形成する工程と、このダミーゲート電極４２、４３は、一例として、ＣＶＤによって多結晶シリコン膜を１００ｎｍの厚さに成膜した後、通常のレジスト塗布、リソグラフィー技術によるレジストによるエッチングマスクを形成した後、そのエッチングマスクを用いて多結晶シリコン膜を異方性エッチングによりパターンニングすることで形成される。
【００５２】
次に、図６（４）に示すように、上記各ダミーゲート電極４２、４３の両側における上記半導体基板１１（Ｐウエル１３、Ｎウエル１４）にソース・ドレインを形成する。具体的には、まずＮウエル１４上を被覆し、Ｐウエル１３上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４２の両側におけるＰウエル１３にＮチャネルトランジスタのＬＤＤ（Lightly Doped Drain）領域２１、２２を形成する。次いで、上記マスクパターンを除去した後、Ｎウエル１３上を被覆し、Ｐウエル１４上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４３の両側におけるＮウエル１４にＰチャネルトランジスタのＬＤＤ領域３１、３２を形成する。その後、ＬＤＤ領域３１、３２を形成するのに用いた上記マスクパターンを除去する。
【００５３】
次いで、上記ダミーゲート電極４２、４３を被覆するサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックして、ダミーゲート電極４２の両側にサイドウォール絶縁膜２４、２５を形成するとともに、ダミーゲート電極４３の両側にサイドウォール絶縁膜３４、３５を形成する。
【００５４】
次いで、Ｎウエル１４上を被覆し、Ｐウエル１３上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４２の両側のＰウエル１３に上記ＬＤＤ領域２１を介してＮチャネルトランジスタのソース・ドレイン領域２５を形成するとともに、上記ＬＤＤ領域２２を介してＮチャネルトランジスタのソース・ドレイン領域２６を形成する。次いで、上記マスクパターンを除去した後、その後、Ｎウエル１３上を被覆し、Ｐウエル１４上を開口したマスクパターン（例えばレジストマスク）（図示せず）を形成した後、イオン注入法によって、ダミーゲート電極４３の一方側のＮウエル１４に上記ＬＤＤ領域３１を介してＮチャネルトランジスタのソース・ドレイン領域３５を形成するとともに、ダミーゲート電極４３の他方側のＮウエル１４に上記ＬＤＤ領域３２を介してＮチャネルトランジスタのソース・ドレイン領域３６を形成する。その後、ソース・ドレイン３５、３６を形成するのに用いた上記マスクパターンを除去する。
【００５５】
次に、図６（５）に示すように、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing）法によって、上記第２絶縁膜１６を研磨して上記各ダミーゲート電極４２、４３〔前記図３（４）参照〕上部を露出させるとともに平坦化する。その後、エッチングによって、上記ダミーゲート電極４２、４３および上記第１絶縁膜４１を除去して、上記サイドウォール絶縁膜２３、２４を側壁とする溝２７および上記サイドウォール絶縁膜３３、３４を側壁とする溝３７を形成する。
【００５６】
次に、図６（６）に示すように、上記各溝２７、３７のそれぞれの内面にゲート絶縁膜２８、３８を形成する。このゲート絶縁膜２８、２９は、例えば２ｎｍの酸化シリコン膜で形成する。
【００５７】
次に、例えばＰＶＤ法によって、上記ゲート絶縁膜２８、３８上に上記各溝２７、３７内部を埋め込むようにニッケル膜４４を形成する。実際には第２絶縁膜１６上にもニッケル膜４４が形成される。
【００５８】
次に、図７（７）に示すように、ＣＭＰによって、ニッケル膜４４の表面を平坦化する。このとき、溝２８、３８内をニッケル膜４４で埋め込むようにし、溝２８、３８以外の部分のニッケル膜４４は除去する。したがって、第２絶縁膜１６が露出される。次いで、上記ニッケル膜４４の上に多結晶珪素膜４６を形成する。この多結晶珪素膜４６は、例えばＳＣＶＤ法によって、５０ｎｍの厚さに成膜される。
【００５９】
次に、上記多結晶珪素膜４６にシリコンおよびアンチモンを導入する。このシリコンおよびアンチモンの導入は、例えばイオン注入法によって行うことができる。
【００６０】
次に、図７（８）に示すように、レジスト膜の形成とリソグラフィー技術によって、Ｐチャネルトランジスタの形成領域にレジスト膜からなるマスクパターンを形成し、それをエッチングマスクに用いてＰチャネルトランジスタが形成される領域にある上記アンチモンを添加した多結晶珪素膜４６を除去する。その結果、Ｎチャネルトランジスタの形成領域に上記アンチモンを添加した多結晶珪素膜４６が残される。
【００６１】
その後、熱処理によって、上記Ｎチャネルトランジスタの形成領域にある上記ニッケル膜４４と上記アンチモンを添加した多結晶珪素膜４６とをシリサイド化反応させてアンチモンを含むニッケルシリサイド膜４７を形成する。上記熱処理は、例えば、４００℃の温度雰囲気で１２０秒間行う。この熱処理温度は、３００℃以上６００℃以下の温度範囲で行うことが好ましい。この温度範囲で熱処理を行うことにより、低抵抗のニッケルシリサイド（ＮｉＳｉ）を形成することができる。この熱処理温度が６００℃よりも高い温度で行われた場合には、ニッケルシリサイドは高抵抗のＮｉＳｉ2になるので好ましくは無い。また、上記熱処理が３００℃よりも低い温度で行われた場合には、十分にシリサイド化させることが難しく、ニッケルシリサイド（ＮｉＳｉ）を形成することが困難となる。なお、低抵抗のＮｉＳｉが安定して存在できる温度の上限は、６００℃とも７００℃ともいわれている。
【００６２】
次に、図７（９）に示すように、上記第２絶縁膜１６上のアンチモンを導入した多結晶珪素膜４６〔前記図７（８）参照〕を除去して、上記Ｎチャネルトランジスタの形成領域にある上記溝２７に、ゲート絶縁膜２８を介して、アンチモンを含むニッケルシリサイド膜４７からなるゲート電極２９が形成されるとともに、Ｐチャネルトランジスタの形成領域にある上記溝３７に、ゲート絶縁膜３８を介して、ニッケル膜４４からなるゲート電極３９が形成される。このようにして、アンチモンを含んだニッケルシリサイドからなるゲート電極２９を有するＮチャネルトランジスタ１と、ニッケルからなるゲート電極３９を有するＰチャネルトランジスタ２からなる半導体装置が完成される。
【００６３】
上記半導体装置の製造方法は、Ｐチャネルトランジスタ２のゲート電極３９をニッケルで形成することから、Ｐチャネルトランジスタ２のゲート電極３９の仕事関数は５．１５ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰチャネルトランジスタ２が形成される。また、Ｎチャネルトランジスタ１のゲート電極２９はアンチモンを含んだニッケルシリサイドで形成することから、Ｎチャネルトランジスタのゲート電極の仕事関数は４．２７ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮチャネルトランジスタ１が形成される。
【００６４】
また、ゲート絶縁膜２８、３８を形成した後、全面にニッケル膜４４と多結晶珪素膜４６を堆積し、Ｎチャネルトランジスタの形成領域のみ選択的にニッケル膜４４とアンチモンを添加した多結晶珪素膜４６を反応させてアンチモンを含むニッケルシリサイド４７を形成している。よって、従来の多結晶シリコン電極の場合と比べて工程数を大幅に増加させることなく、Ｐチャネルトランジスタ２にニッケルからなるゲート電極３８が形成できるとともに、Ｎチャネルトランジスタ１にアンチモンを含んだニッケルシリサイド４７からなるゲート電極２９を形成することができるので、仕事関数の異なる２種類の金属ゲート電極を容易に形成することができる。
【００６５】
さらに、上記製造方法では、いわゆるダマシンゲート構造を採用し、ソース・ドレイン領域を形成する際に通常用いる１０００℃程度の熱処理を先に行った後に、ゲート電極のニッケルシリサイド化を行っていることから、低抵抗なニッケルシリサイドの形成が可能になる。すなわち、ゲート電極の低抵抗化が図れる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置および半導体装置の製造方法は、ＣＭＯＳトランジスタを用いる電子機器という用途に好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体装置に係る一実施例を示した概略構成断面図である。
【図２】本発明の片装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図３】本発明の片装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図４】本発明の片装置の製造方法に係る第１実施例を示した製造工程断面図である。
【図５】本発明の片装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図６】本発明の片装置の製造方法に係る第２実施例を示した製造工程断面図である。
【図７】本発明の片装置の製造方法に係る第２実施例を示した製造工程断面図である。
【符号の説明】
【００６８】
１…Ｎチャネルトランジスタ、２…Ｐチャネルトランジスタ、２９…ゲート電極、３９…ゲート電極
【図１】
2006134985.tif 000003
【図２】
2006134985.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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