(57)【要約】      （修正有）【課題】線形及び単調な容量特性を持つ電圧制御発振器を達成し、これによる連続及び単調な利得が得られ、位相雑音の低減を可能とする。【解決手段】  電圧制御発振器は、増幅器（５）と、インダクタ（Ｌ）、及びその制御電圧によって変化する容量をそれぞれ有する、直列に接続の第１（Ｃｖ＋）及び第２（Ｃｖ−）の可変コンデンサを備える発振システム（６）とを備える。可変コンデンサの１つ（Ｃｖ＋）の容量は、その制御電圧と同方向に変化し、他の可変コンデンサ（Ｃｖ−）の容量は、その制御電圧と反対方向に変化する。固定容量を有するコンデンサは、第１（Ｃｖ＋）及び第２（Ｃｖ−）の可変コンデンサと直列又は並列に接続され、第１及び第２の可変コンデンサは、各々ＰＭＯＳ及びＮＭＯＳ型トランジスタにて形成される。追加の第１及び第２の可変コンデンサの追加の列は、第１及び第２の可変コンデンサと並列に接続される事ができる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
増幅器（５）と、インダクタ（Ｌ）、及びその制御電圧によって変化する容量をそれぞれ有する、少なくとも第１及び第２の可変コンデンサ（Ｃｖ）を備える発振システム（６）とを備える電圧制御発振器（１）であって、
前記第１及び第２の可変コンデンサは直列に接続され、前記可変コンデンサの１つ（Ｃｖ＋）の容量が、その制御電圧と同方向に変化し、他の可変コンデンサ（Ｃｖ−）の容量が、その制御電圧と反対方向に変化する
ことを特徴とする電圧制御発振器。
【請求項２】
前記第１及び第２の可変コンデンサ（Ｃｖ＋、Ｃｖ−）は、それぞれＰＭＯＳ及びＮＭＯＳ型のトランジスタによって形成されることを特徴とする請求項１記載の発振器。
【請求項３】
固定容量を有する少なくとも１つのコンデンサ（Ｃ１）が、前記第１及び第２の可変コンデンサ（Ｃｖ＋、Ｃｖ−）と直列又は並列に接続されることを特徴とする請求項１及び２の一項に記載の発振器。
【請求項４】
追加の第１及び第２の可変コンデンサ（Ｃｓｖ＋、Ｃｓｖ−）の少なくとも１つの追加の列が、前記第１及び第２の可変コンデンサ（Ｃｖ＋、Ｃｖ−）と並列に接続されることを特徴とする請求項１乃至３のいずれか一項に記載の発振器。
【請求項５】
固定容量を有する少なくとも１つの追加のコンデンサ（Ｃｓ１）が、前記追加の第１及び第２の可変コンデンサ（Ｃｓｖ＋、Ｃｓｖ−）と直列又は並列に接続されることを特徴とする請求項４記載の発振器。
【請求項６】
前記第１の可変コンデンサ（Ｃｖ＋）及び前記第２の可変コンデンサ（Ｃｓｖ−）が、反対に接続されることを特徴とする請求項１乃至５のいずれか一項に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器と、インダクタ、及びその制御電圧によって変化する容量をそれぞれ有する、少なくとも第１及び第２の可変コンデンサを備える発振システムとを備える電圧制御発振器に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は、その周波数が制御電圧Ｕｃによって変化する発振信号を供給する。電圧制御発振器の利得は、その出力信号の周波数Ｆとその入力に印加される制御電圧Ｕｃとの間の比Ｋ＝Ｆ／Ｕｃによって定義される。一般に、利得は、印加される制御電圧Ｕｃによって変化する。
【０００３】
電圧制御発振器は、図１に示される位相ロック・ループにおいてしばしば使用される。従来、そのようなループは、電圧制御発振器１を備え、その入力はフィルタ２によって位相比較器３の出力に接続され、ループの出力を形成するその出力は、場合によっては分周器４によって位相比較器３の第１の入力に接続される。所定の基準周波数Ｆｒｅｆを有し、例えば水晶発振器によって供給されるクロック信号が、位相比較器３の第２の入力に印加される。
【０００４】
従って、発振器の制御電圧Ｕｃは、それに分割係数が割り当てられることができる、発振器１の出力信号の周波数Ｆｓと、基準周波数Ｆｒｅｆとの間の差の関数である。ループがロックされた場合、従って出力周波数Ｆｓは、基準周波数Ｆｒｅｆ又はその倍数に等しい。
【０００５】
そのような位相ロック・ループは、特に無線周波数フィールドにおいて、変調信号の受信のために、周波数合成を必要とする多数の回路内に使用される。いくつかの伝送規格、例えばＧＳＭ、ＧＰＳ又はＤＣＳ型規格、ブルートゥース技術又は無線ローカル・エリア・システム（ＷＬＡＮ）を使用する規格は、特に携帯電話において、同一の受信機内にしばしば使用される。その場合、１つの規格から別の規格、例えばＧＳＭ型規格からブルートゥース型規格に迅速に切り替わることができることが望ましい。
【０００６】
１つの規格から他の規格への切替え、すなわち１つの周波数帯域から別の周波数帯域への切替えは、位相ロック・ループの同期外れを引き起こすことがあり、すなわち電圧制御発振器がもはや信号を供給しなくなる。ループの同期外れを回避するために、制御電圧Ｕｃによるその周波数Ｆの変化が線形及び単調である、すなわち利得Ｋ＝Ｆ／Ｕｃが定数である発振器１を構築することが求められる。
【０００７】
一般に、電圧制御発振器は、増幅器及びＬＣ型の発振システムを備える。回路の性能、例えば位相雑音、品質係数、発振周波数などは、その設計に依存するので、発振システムは非常に重要である。一般的に、電圧制御発振器の出力周波数Ｆは、発振システムのインダクタＬのインダクタンス値及び発振システムの総容量Ｃｔの関数である。
【数１】
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ほとんどの場合、総容量Ｃｔ及び発振周波数Ｆは、制御電圧とともに非線形的に変化する。
【０００８】
現在、線形な容量電圧特性を有する電圧制御発振器の設計に、２つの主要な技法が使用されている。
【０００９】
第１の技法は、容量が線形的に変化する、制御電圧Ｕｃの限定された範囲で、可変コンデンサを使用することにある。しかしながら、これは、制御電圧変化範囲が縮小されなければならないことを意味する。この技法は、線形な容量電圧特性が得られることを可能にするが、この場合、発振器の利得は、非常に高くなり、従って位相雑音は大きくなる。さらに、電圧範囲が縮小されると、位相ロック・ループのループ・ロッキングは、実行するのがより困難になり、ループの安定性は、達成するのが困難になる。
【００１０】
第２の技法は、並列に接続された可変コンデンサに別にバイアスをかけることにある。この技法は、線形な容量電圧特性が得られることを可能にする。しかしながら、この技法は、実行するのが困難である。
【００１１】
米国特許第６,３９６,３５６号は、その容量電圧特性の線形部分が連続して使用される、いくつかの可変コンデンサを備える電圧制御発振器１を記載する。図２に示すように、この発振器１は、増幅器５と、インダクタＬを備えるＬＣ型の発振システム６とを備える。インダクタＬの第１の端子１０は、グランドに接続され、インダクタの第２の端子１１は、増幅器５の出力に接続される。また、インダクタＬの第２の端子１１は、増幅器５の第１の入力８に接続されたフィードバック端子７に接続される。増幅器の第２の入力９は、グランドに接続される。フィードバック端子７は、一方では、直列に接続された第１の可変コンデンサＣｖ１及び第１の固定容量コンデンサＣ１によって形成された第１のアセンブリによって、他方では、直列に接続された第２の可変コンデンサＣｖ２及び第２の固定容量コンデンサＣ２によって形成された第２のアセンブリによってグランドに接続される。従って、これら２つのアセンブリは、フィードバック端子７とグランドとの間に並列に配置される。制御電圧Ｕｃは、第１の可変コンデンサＣｖ１と第１の固定容量コンデンサＣ１との間に配置された端子に、及び／又は第２の可変コンデンサＣｖ２と第２の固定容量コンデンサＣ２との間に配置された端子に印加されることができる。１つの可変コンデンサから他の可変コンデンサへの切替えが行われた場合、制御電圧Ｕｃは不連続的に変化し、この発振器を備える位相ロック・ループの同期外れを引き起こすことがある。さらに、この発振器は総容量の最小値と最大値との間の大きい差を示し、従って大きい位相雑音を示す。
【００１２】
文献米国特許第６,２９２,０６５号は、ＬＣ型の発振モジュールを備える電圧制御発振器を記載する。発振モジュールは、異なる増幅器を形成する、２つのインダクタ、電流源及び２つのフィードバック・トランジスタを備える。発振モジュールは、２つの入力端子を備える。１組の第１の可変コンデンサは、２つの入力端子の間に、１組の第２の可変コンデンサと並列に接続される。共通モード電圧が入力端子に印加された場合、１対の第１の可変コンデンサの容量は増加し、１対の第２の可変コンデンサの容量は減少する。これは、発振モジュールの出力周波数への共通モード電圧の影響を打ち消す。他方では、入力端子に印加される電圧差は、発振モジュールの出力周波数が変更されることを可能にする。
【００１３】
文献米国特許第６,６５７,５０９号は、ＬＣ型の発振器を記載する。２つの可変コンデンサは、制御端子間に印加される電位差によってそれぞれ制御される。さらに、可変コンデンサは、２つの出力端子間にそれぞれ接続される。各可変コンデンサは、それ自体が可変コンデンサを構成する２つのＭＯＳトランジスタによって形成される。従って、文献米国特許第６,２９２,０６５号のように、１組の２つのトランジスタは、他の２つのトランジスタによって形成された組と並列に、出力端子間に接続される。そのトランジスタの容量は、制御電圧とともに増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、これらの欠点を克服することであり、より詳細には、線形及び単調な容量圧特性を有する電圧制御発振器を達成することであり、これにより連続及び単調な利得が得られることを可能にし、そしてその位相雑音は低減される。
【課題を解決するための手段】
【００１５】
本発明によれば、この目的は、添付の特許請求の範囲によって達成され、より詳細には、第１及び第２の可変コンデンサが直列に接続され、可変コンデンサの１つの容量が、その制御電圧と同方向に変化し、他の可変コンデンサの容量が、その制御電圧と反対方向に変化するという事実によって達成される。
【００１６】
他の利点及び特徴は、非限定的な例としてのみ与えられ、添付の図面に表される本発明の特定の実施形態についての以下の説明からより明確になろう。
【発明を実施するための最良の形態】
【００１７】
図３に表された電圧制御発振器１は、増幅器５と、図２に基づいて接続されたＬＣ型の発振システム６とを備える、単一の出力１３を有する発振器である。
【００１８】
従って、インダクタＬの第１の端子１０は接地され、インダクタＬの第２の端子１１は増幅器５の出力に接続される。また、インダクタＬの第２の端子１１は、増幅器５の第１の入力８に接続されたフィードバック端子７に接続される。増幅器の第２の入力９は接地される。
【００１９】
発振システム６は、フィードバック端子７とグランドとの間に直列に接続された、第１の可変コンデンサＣｖ＋と第２の可変コンデンサＣｖ−とを備える。従って、表された特定の実施形態において、インダクタＬは、第１の可変コンデンサ（Ｃｖ＋）及び第２の可変コンデンサ（Ｃｖ−）と並列に接続される。第１の可変コンデンサＣｖ＋の正端子は接地され、第２の可変コンデンサＣｖ−の正端子はフィードバック端子７に接続される。図３において、第１及び第２の可変コンデンサＣｖ＋及びＣｖ−は、反対に配置される。
【００２０】
図３において、第１の可変コンデンサＣｖ＋の負端子は、第２の可変コンデンサＣｖ−の負端子に接続される。従って、第１の可変コンデンサＣｖ＋及び第２の可変コンデンサＣｖ−は、それらのそれぞれの負端子に接続された共通端子を備える。発振器１の制御電圧Ｕｃは、可変コンデンサＣｖ＋及びＣｖ−に共通の端子に印加される。
【００２１】
第１の可変コンデンサＣｖ＋の容量は、その制御電圧と同方向に変化し、一方、第２の可変コンデンサＣｖ−の容量は、その制御電圧と反対方向に変化し、言い換えれば第２の可変コンデンサＣｖ−の制御電圧が増加すると、容量は減少する。制御電圧は、使用される可変コンデンサの型の制御電圧の従来の意味で定義される。
【００２２】
実際には、従来、可変コンデンサの制御電圧Ｕｖは、可変コンデンサＣｖの負端子と正端子との間の電位差として、すなわち式Ｕｖ＝（Ｕｎｅｇ−Ｕｐｏｓ）によって定義される。
【００２３】
例えば、可変コンデンサは、そのソース及びドレインが接続されるＭＯＳＦＥＴトランジスタによって形成される。従って、可変コンデンサの負端子は、接続されたドレイン及びソースによって形成され、可変コンデンサの正端子は、トランジスタのゲートによって形成される。ＭＯＳＦＥＴの制御電圧は、ドレインとゲートとの間に印加された電圧Ｕｄｇによって、すなわち式Ｕｄｇ＝Ｖｄ−Ｖｇによって定義される。
【００２４】
可変コンデンサＣｖ＋及びＣｖ−は、適切な手段によって形成されることができ、より詳細には、ダイオード型又はトランジスタ型のバラクタによって、若しくはＭＥＭＳベース・コンデンサによって形成されることができる。その容量が、その制御電圧と同方向に変化する可変コンデンサＣｖ＋は、特にＰＭＯＳトランジスタによって形成されることができる。その容量が、その制御電圧と反対方向に変化する可変コンデンサＣｖ−は、例えばＮＭＯＳトランジスタによって形成される。Ｎ＋／Ｎ／Ｎ＋型のＮＭＯＳトランジスタとＰ＋／Ｐ／Ｐ＋型のＰＭＯＳトランジスタとが好ましくは使用される。
【００２５】
図４に表される電圧制御発振器１は、異なる出力を有する発振器であり、以前のように、直列及び反対に接続された第１の可変コンデンサＣｖ＋及び第２の可変コンデンサＣｖ−を備える。第１及び第２の可変コンデンサＣｖ＋及びＣｖ−によって形成されたアセンブリは、インダクタＬと並列に、増幅器５の入力８と出力との間に接続される。増幅器５は、その入力８によって周波数Ｆ２を有する信号を受信する。
【００２６】
図５は、それぞれＰＭＯＳ及びＮＭＯＳトランジスタによって形成された、可変コンデンサＣｖ＋及びＣｖ−の各々の容量の非線形変化対、それぞれそれらの対応する制御電圧Ｕｖ＋及びＵｖ−（図５の上部の水平軸）の一例を示す。
【００２７】
その端子に印加される電圧Ｕｖ＋が、従来の意味で増加すると、ＰＭＯＳコンデンサの容量Ｃ（ＰＭＯＳ）は増加し、一方、その端子に印加された電圧Ｕｖ−が増加すると、ＮＭＯＳコンデンサの容量Ｃ（ＮＭＯＳ）は減少する。
【００２８】
また図５は、発振器の制御電圧Ｕｃ（図５の底部の水平軸）に対する、図３に表される発振システム６の総容量Ｃｔの変化、すなわち容量電圧特性を示す。第１の可変コンデンサ（Ｃｖ＋）と第２の可変コンデンサ（Ｃｖ−）との直列接続は、制御電圧Ｕｃに対する、発振システム６の総容量Ｃｔの実質的な線形の変化が得られることを可能にする。さらに、総容量Ｃｔを表す曲線の勾配は、ＰＭＯＳ及びＮＭＯＳコンデンサの容量Ｃ（ＰＭＯＳ）及びＣ（ＮＭＯＳ）をそれぞれ表す、曲線の平均勾配Ｍｐ及びＭｎに比べて、絶対値で、より小さい。従って、総容量Ｃｔの最小値Ｃｔｍｉｎと最大値Ｃｔｍａｘとの間の差は、容量Ｃ（ＰＭＯＳ）及びＣ（ＮＭＯＳ）の各々の極値間の差よりも小さく、より小さい利得Ｋが得られることを可能にし、それによって位相雑音が低減される。
【００２９】
従って、可変コンデンサＣｖ＋及びＣｖ−の列は、不連続性のない、線形及び単調な共通の容量電圧特性を表す。さらに、この列は、コンデンサのバイアスが変更されることを必要とせず、又は１つのコンデンサから他のコンデンサへ切り替えることを必要としない。共通の容量電圧特性は、例えば、従来技術の制御電圧の範囲よりも大きい０Ｖと１．２Ｖとの間に含まれる、制御電圧Ｕｃの範囲にわたって一定の勾配を有する。
【００３０】
図６は、固定容量を有し、特に、一方ではフィードバック端子７と、他方では可変コンデンサＣｖ＋及びＣｖ−によって形成されるアセンブリとの間に、第１及び第２の可変コンデンサＣｖ＋及びＣｖ−と直列に接続されたコンデンサＣ１をさらに備える、図３による回路を表す。また固定容量コンデンサＣ１は、大域容量が低減されるべきか増加されるべきかに応じて、可変コンデンサと並列に配置されることができる。
【００３１】
図７は、第１の可変コンデンサ（Ｃｖ＋）及び第２の可変コンデンサ（Ｃｖ−）によって形成された列と並列に、グランドとフィードバック端子７との間に接続された追加の列１２をさらに備える、図３による回路を表す。追加の列１２は、少なくとも、反対に接続された第１の追加の可変コンデンサＣｓｖ＋及び第２の追加の可変コンデンサＣｓｖ−を備える。追加の制御電圧Ｕｓｃは、第１及び第２の追加の可変コンデンサＣｓｖ＋及びＣｓｖ−の負端子に共通の端子に印加される。追加の列１２は、追加の固定容量コンデンサＣｓ１を備えることができる。第１の追加の可変コンデンサＣｓｖ＋の容量は、その制御電圧と同方向に変化し、第２の追加の可変コンデンサＣｓｖ−の容量は、その制御電圧と反対方向に変化する。また、以前のように、追加の固定容量コンデンサＣｓ１は、追加の可変コンデンサの列と並列に接続されることができる。
【００３２】
本発明は、表された特定の実施形態に限定されない。特に、第１及び第２の可変コンデンサの正端子は、共通端子（図示せず）に接続されることができ、発振システムの制御電圧は、以前のように、第１及び第２の可変コンデンサに共通の端子に印加される。
【００３３】
さらに、１つ又は複数の固定容量コンデンサ（Ｃ１、Ｃ２、Ｃｓ１など）は、一方では第１の可変コンデンサＣｖ＋と、他方では第２の可変コンデンサＣｖ−との間、又は一方ではグランドと、他方では可変コンデンサＣｖ＋及びＣｖ−の列との間に接続されることができる。さらに、第１のコンデンサ（Ｃｖ＋）及び第２のコンデンサ（Ｃｖ−）の改変は、例えばグランドと端子７との間に、場合によっては固定容量コンデンサと組み合せて、直列に接続されることができる。
【００３４】
表されていない一実施形態において、いくつかの追加の列１２が、端子７とグランドとの間に接続され、各列が、少なくとも第１の追加の可変コンデンサ（Ｃｓｖ＋）と、第２の追加の可変コンデンサ（Ｃｓｖ−）と、場合によっては追加の固定又は可変コンデンサとを備える。
【図面の簡単な説明】
【００３５】
【図１】従来型の位相ロック・ループを概略的に示す。
【図２】従来技術による電圧制御発振器を示す。
【図３】本発明による発振器の２つの特定の実施形態を表す。
【図４】本発明による発振器の２つの特定の実施形態を表す。
【図５】図３による発振器の総容量の変化対、その制御電圧Ｕｃ及び可変コンデンサの各々の容量の変化対、その制御電圧を示す。
【図６】本発明による発振器の２つの特定の実施形態を表す。
【図７】本発明による発振器の２つの特定の実施形態を表す。
【符号の説明】
【００３６】
１  電圧制御発振器
２  フィルタ
３  位相比較器
４  分周器
５  増幅器
６  発振システム
７  フィードバック端子
８  第１の入力
９  第２の入力
１０  第１の端子
１１  第２の端子
１２  追加の列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006042338.tif 000008
【図６】
2006042338.tif 000009
【図７】
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