(57)【要約】【課題】  ＣＭＯＳプロセスに容易に組み込むことができ、小面積でも比較的大電流が流せると共に低リーク性能に優れるダイオードを有する半導体装置の製造方法及び半導体装置を提供する。【解決手段】  Ｐ型基盤１１に複数のウェル領域を形成する際、その一つをダイオード用ウェル領域（Ｎ型）１２１ｄとする。次に、反転防止層１６１の形成と同時にダイオード用ウェル領域１２１ｄ内にＰ型のダイオードベース領域１６２を形成する。その後、フィールド酸化膜１９を形成する。Ｎチャネル型やＰチャネル型のＭＯＳＦＥＴのソース／ドレイン領域の形成時と同一の工程でＮ型の第１電極用拡散層２２１及び第２電極用拡散層２２２、Ｐ型の第３電極用拡散層２３を形成する。第１電極用拡散層２２１に接続される配線を形成してカソード端子ＫＴとし、第２電極用拡散層２２２と第３電極用拡散層２３が共通接続される配線を形成してアノード端子ＡＴとする。【選択図】  図１
2006351657.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基盤にＣＭＯＳ工程によって複数のトランジスタ素子を形成する半導体装置の製造方法において、
前記半導体基盤に第１導電型及び第２導電型の複数のウェル領域を形成してから反転防止層を形成し、フィールド絶縁膜の形成を経て、前記トランジスタの電極、及び前記トランジスタに関する第１導電型、第２導電型の拡散層をそれぞれ形成する工程を具備し、
前記ウェル領域は複数形成され少なくとも第２導電型の一つがダイオード用ウェル領域となり、前記反転防止層の形成と同時に前記ダイオード用ウェル領域内に第１導電型のダイオードベース領域を形成する工程と、
前記トランジスタに関する第１導電型、第２導電型の拡散層の形成を利用して、前記ダイオードベース領域内及び前記ダイオード用ウェル領域内それぞれの所定部に同時に第２導電型の第１電極用拡散層及び第２電極用拡散層を形成する工程と、前記ダイオードベース領域内に第１導電型の第３電極用拡散層を形成する工程と、
前記第１電極用拡散層をカソード端子として配線する工程と、
前記第２電極用拡散層と前記第３電極用拡散層を共通接続しアノード端子として配線する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記フィールド絶縁膜は窒化膜を含むマスクパターンを形成することにより前記半導体基盤上を選択的に酸化して形成し、前記反転防止層及び前記ダイオードベース領域は、前記マスクパターン形成の前にイオン注入マスクを形成することにより前記半導体基盤上が選択的に露出した部分に不純物をイオン注入して形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１電極用拡散層は前記ダイオードベース領域内中央付近に、前記第３電極用拡散層は前記ダイオードベース領域内周辺部に、それぞれ配置されるよう前記素子分離膜のパターン及びイオン注入マスクのパターンを形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基盤に形成された第２導電型のダイオード用ウェル領域と、
前記半導体基盤に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜下に設けられた第１導電型の反転防止層と、
前記ダイオード用ウェル領域内に設けられた前記反転防止層と同等の濃度の第１導電型のダイオードベース領域と、
前記ダイオードベース領域内中央付近に設けられた第２導電型の第１電極用拡散層と、
前記ダイオード用ウェル領域内に設けられた前記第１電極用拡散層と同等の濃度の第２導電型の第２電極用拡散層と、
前記ダイオードベース領域内周辺部に設けられた第１導電型の第３電極用拡散層と、
前記第１電極用拡散層に接続される配線を有するカソード端子と、
前記第２電極用拡散層と前記第３電極用拡散層が共通接続される配線を有するアノード端子と、
を含む半導体装置。
【請求項５】
前記第３電極用拡散層は、前記第１電極用拡散層を前記フィールド絶縁膜を隔てて囲むように設けられている請求項４に記載の半導体装置。
【請求項６】
前記第１電極用拡散層及び前記第３電極用拡散層は互いに並行する上面パターンを有する請求項４に記載の半導体装置。
【請求項７】
前記第２電極用拡散層は前記ダイオードベース領域を囲む上面パターンを有する請求項４〜６いずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳプロセスに組み込まれ、低リーク性能が要求されるダイオードを有する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路中におけるダイオードは、例えばある回路ユニットの入力または出力に必要な特定の動作電圧を与えるために利用される。このようなダイオードは、基盤間に生じる寄生バイポーラ効果を除去するため、ＰＮＰＮ、もしくはＮＰＮＰといったサイリスタ構造を用いる。これにより、基盤とダイオードを遮断する構成をとり、クランプ回路を実現可能とする（例えば、特許文献１参照）。
【特許文献１】特開平６−１５１９００号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
［特許文献１］の構成は、電源から独立し、寄生バイポーラ効果を生じない順方向ダイオードの形成に寄与する。しかしながら、［特許文献１］は、Ｎ−拡散層（１３）の製造方法として、約５×１０１２／ｃｍ２のリンイオンの注入を開示している。しかし、このような比較的低濃度のＮ−拡散層（１３）によれば、逆方向の耐圧が重視されるので、例えば０．１μＡ／μｍ２の電流入力がある場合、その入力の８割程度の電流しか流れない。ｍＡオーダーの大電流を流そうとした場合、カソード電極（１６）の接続される、ウェル（１２）及び拡散層（１７）の電位が不安定になり、基盤との間にあるバイポーラトランジスタがオンし、基盤へ電流がリークする恐れがある。そこで、十分な電流量を確保するには１素子当りの面積を大きくせざるを得ない。つまり、小面積で素子を形成しようとすると、本来の目的である、「基盤と独立したダイオード」が実現されず、基盤へのリーク電流が発生する懸念がある。また、Ｎ−拡散層（１３）は、その形成工程をＣＭＯＳプロセス中に追加する必要がある。
【０００４】
本発明は上記のような事情を考慮してなされたもので、ＣＭＯＳプロセスに容易に組み込むことができ、小面積でも比較的大電流が流せると共に低リーク性能に優れるダイオードを有する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基盤にＣＭＯＳ工程によって複数のトランジスタ素子を形成する半導体装置の製造方法において、前記半導体基盤に第１導電型及び第２導電型の複数のウェル領域を形成してから反転防止層を形成し、フィールド絶縁膜の形成を経て、前記トランジスタの電極、及び前記トランジスタに関する第１導電型、第２導電型の拡散層をそれぞれ形成する工程を具備し、前記ウェル領域は複数形成され少なくとも第２導電型の一つがダイオード用ウェル領域となり、前記反転防止層の形成と同時に前記ダイオード用ウェル領域内に第１導電型のダイオードベース領域を形成する工程と、前記トランジスタに関する第１導電型、第２導電型の拡散層の形成を利用して、前記ダイオードベース領域内及び前記ダイオード用ウェル領域内それぞれの所定部に同時に第２導電型の第１電極用拡散層及び第２電極用拡散層を形成する工程と、前記ダイオードベース領域内に第１導電型の第３電極用拡散層を形成する工程と、前記第１電極用拡散層をカソード端子として配線する工程と、前記第２電極用拡散層と前記第３電極用拡散層を共通接続しアノード端子として配線する工程と、を含む。
【０００６】
上記本発明に係る半導体装置の製造方法によれば、ＣＭＯＳ工程のウェル形成と同時にダイオード用ウェル領域を形成し、反転防止層の形成と同時にダイオード用ウェル領域内にダイオードベース領域を形成する。これにより、ＣＭＯＳ工程に別段工程を追加することなくダイオードベース領域を設けることができる。反転防止層は、ダイオードベース領域として適当な濃度を提供し、これに合わせられる濃度の許容範囲を有する。
【０００７】
上記本発明に係る半導体装置の製造方法において、前記フィールド絶縁膜は窒化膜を含むマスクパターンを形成することにより前記半導体基盤上を選択的に酸化して形成し、前記反転防止層及び前記ダイオードベース領域は、前記マスクパターン形成の前にイオン注入マスクを形成することにより前記半導体基盤上が選択的に露出した部分に不純物をイオン注入して形成することを特徴とする。これにより、ダイオードベース領域は、フィールド絶縁膜形成時の熱履歴によって十分な逆方向耐圧が得られる深さとなる。
【０００８】
上記本発明に係る半導体装置の製造方法において、前記第１電極用拡散層は前記ダイオードベース領域内中央付近に、前記第３電極用拡散層は前記ダイオードベース領域内周辺部に、それぞれ配置されるよう前記素子分離膜のパターン及びイオン注入マスクのパターンを形成する。これにより、第３電極用拡散層はダイオードベース領域内周辺部にあって外側のダイオード用ウェル領域内の第２電極用拡散層と接続してアノード端子に導かれる。また、ダイオードベース領域内中央の第１電極用拡散層はカソード端子に導かれる。順方向使用時、低リークでより大きな電流が流せるように構成される。
【０００９】
本発明に係る半導体装置は、第１導電型の半導体基盤に形成された第２導電型のダイオード用ウェル領域と、前記半導体基盤に設けられたフィールド絶縁膜と、前記フィールド絶縁膜下に設けられた第１導電型の反転防止層と、前記ダイオード用ウェル領域内に設けられた前記反転防止層と同等の濃度の第１導電型のダイオードベース領域と、前記ダイオードベース領域内中央付近に設けられた第２導電型の第１電極用拡散層と、前記ダイオード用ウェル領域内に設けられた前記第１電極用拡散層と同等の濃度の第２導電型の第２電極用拡散層と、前記ダイオードベース領域内周辺部に設けられた第１導電型の第３電極用拡散層と、前記第１電極用拡散層に接続される配線を有するカソード端子と、前記第２電極用拡散層と前記第３電極用拡散層が共通接続される配線を有するアノード端子と、を含む。
【００１０】
上記本発明に係る半導体装置によれば、ダイオード用ウェル領域内に、反転防止層と同等の濃度の第１導電型のダイオードベース領域が設けられている。すなわち、ＣＭＯＳ工程に別段工程を追加することなくダイオードベース領域を設けることができる。反転防止層は、ダイオードベース領域として適当な濃度を設定し、これに合わせられる濃度の許容範囲を有する。
【００１１】
上記本発明に係る半導体装置において、次のいずれかの特徴を有することにより、ＣＭＯＳ工程における集積に有利で、低リークでより大きな電流が流せる構成となる。
前記第３電極用拡散層は、前記第１電極用拡散層を前記フィールド絶縁膜を隔てて囲むように設けられている。
前記第１電極用拡散層及び前記第３電極用拡散層は互いに並行する上面パターンを有する。
前記第２電極用拡散層は前記ダイオードベース領域を囲む上面パターンを有する。
【発明を実施するための形態】
【００１２】
図１（ａ）〜（ｃ）は、それぞれ本発明の基本的実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。半導体基盤にＣＭＯＳ工程によって複数のトランジスタ素子を形成する場合、ダイオードの形成を兼ねる。
図１（ａ）に示すように、Ｐ型基盤１１に複数のウェル領域（Ｐ型ウェル、Ｎ型ウェル）を形成する際、その一つをダイオード用ウェル領域（Ｎ型）１２１ｄとする。次に、反転防止層１６１の形成と同時にダイオード用ウェル領域１２１ｄ内にＰ型のダイオードベース領域１６２を形成する。その後、選択酸化技術によってフィールド酸化膜１９を形成する。なお、フィールド酸化膜１９を形成する際、酸化膜１７、窒化膜１８の積層で構成されるマスクパターンが形成される。
【００１３】
次に、図１（ｂ）に示すように、図示しないイオン注入マスクを伴い、Ｎ型の第１電極用拡散層２２１及び第２電極用拡散層２２２を形成する。第１電極用拡散層２２１はダイオードベース領域１６２内の中央付近に、第２電極用拡散層２２２はダイオード用ウェル領域１２１ｄ内に設けられる。これらは、Ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領域の形成時と同一の工程を利用する。酸化膜２０はゲート酸化膜形成時に形成されるものである。
【００１４】
次に、図１（ｃ）に示すように、図示しないイオン注入マスクを伴い、ダイオードベース領域１６２内周辺部にＰ型の第３電極用拡散層２３を形成する。これはＰチャネル型ＭＯＳＦＥＴのソース／ドレイン領域の形成時と同一の工程を利用する。
その後、簡易的に示すが、第１電極用拡散層２２１に接続される配線を形成してカソード端子ＫＴとし、第２電極用拡散層２２２と第３電極用拡散層２３が共通接続される配線を形成してアノード端子ＡＴとする。
【００１５】
上記実施形態の方法によれば、ＣＭＯＳ工程のウェル形成と同時にダイオード用ウェル領域１２１ｄを形成し、反転防止層１６１の形成と同時にダイオード用ウェル領域内にダイオードベース領域１６２を形成する。これにより、ＣＭＯＳ工程に別段工程を追加することなくダイオードベース領域１６２を設けることができる。反転防止層１６１は、ダイオードベース領域１６２として適当な濃度を提供し、これに合わせられる濃度の許容範囲を有する。
【００１６】
図２（ａ），（ｂ）〜図７（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。図１と同様の箇所には同一の符号を付す。半導体基盤へのダイオードの形成を、ＣＭＯＳ工程と共に図示し、説明する。各図（ａ）側がＭＯＳＦＥＴのフィールド、各図（ｂ）側がダイオードのフィールドを表す。
【００１７】
図２（ａ），（ｂ）に示すように、Ｐ型基盤１１に複数のウェル領域１２を形成する。ウェル領域１２は、Ｎ型ウェル領域（１２１）、Ｐ型ウェル領域（１２２）両者が必要数形成され、例えば、図２（ａ）はＰ型ウェル領域１２２、図２（ｂ）はＮ型ウェル領域１２１を示す。これらウェル領域１２のうち、図２（ｂ）に示すＮ型ウェル領域１２１を、ダイオード用ウェル領域１２１ｄとする。
【００１８】
次に、図３（ａ），（ｂ）に示すように、Ｐ型基盤１１上に酸化膜（犠牲酸化膜）１３を形成し、イオン注入マスク１４を形成する。イオン注入マスク１４に従って、反転防止層１６１の形成と同時にダイオード用ウェル領域１２１ｄ内にＰ型のダイオードベース領域１６２を形成する。反転防止層１６１は当然、基盤１１より高濃度にする必要があり、ここではウェル領域１２より高濃度にするＰ型不純物のイオン注入を示している。そのイオン注入量は、１×１０１３ｃｍ−２〜５×１０１４ｃｍ−２、より好ましくは、１×１０１４ｃｍ−２〜５×１０１４ｃｍ−２程度である。
【００１９】
次に、図４（ａ），（ｂ）に示すように、イオン注入マスク１４を除去し、酸化膜１７、窒化膜１８を含むマスクパターンを形成する。その後、熱酸化してフィールド絶縁膜１９を形成する（ＬＯＣＯＳ法）。図４（ｂ）のダイオード側には各端子を形成するための領域ができる。また、ＬＯＣＯＳ法を用いた熱履歴で、ダイオードベース領域１６２の深さが１．２μｍ前後に調節される。これにより、３〜５Ｖで十分な逆方向耐圧を持たせることができる。
【００２０】
次に、図５（ａ），（ｂ）に示すように、熱酸化によるゲート絶縁膜２０の形成、ＣＶＤ技術によるポリシリコン層の堆積を経て、ゲート電極２１をパターニングする（図５（ａ））。図５（ｂ）のダイオード側ではポリシリコン層はすべて除去される。
【００２１】
次に、図６（ａ），（ｂ）に示すように、Ｎ型不純物をイオン注入してＮチャネル型ＭＯＳＦＥＴのソース／ドレイン領域２２０を形成する工程と同一工程で、Ｎ型の第１電極用拡散層２２１及び第２電極用拡散層２２２を形成する。第１電極用拡散層２２１はダイオードベース領域１６２内の中央付近に、第２電極用拡散層２２２はダイオード用ウェル領域１２１ｄ内に設けられる。このようなＮ型不純物は、１×１０１５ｃｍ−２以上のイオン注入量を要する。その他の領域は、Ｐチャネル型ＭＯＳＦＥＴのフィールドをマスクするためのイオン注入マスク２５で覆われており、注入されない。
【００２２】
次に、図７（ａ），（ｂ）に示すように、Ｐ型不純物をイオン注入してＰチャネル型ＭＯＳＦＥＴのソース／ドレイン領域を形成する（図示せず）工程と同一工程で、Ｐ型の第３電極用拡散層２３を形成する。この第３電極用拡散層２３はダイオードベース領域１６２内周辺部に形成される。このようなＰ型不純物は、１×１０１５ｃｍ−２以上のイオン注入量を要する。その他の領域は、Ｎチャネル型ＭＯＳＦＥＴのフィールドをマスクするためのイオン注入マスク２６で覆われており、注入されない。
【００２３】
その後、簡易的に示すが、第１電極用拡散層２２１に接続される配線を形成してカソード端子ＫＴとし、第２電極用拡散層２２２と第３電極用拡散層２３が共通接続される配線を形成してアノード端子ＡＴとする。すなわち、第１電極用拡散層２２１がエミッタ、第２電極用拡散層２２２がコレクタ、第３電極用拡散層２３がベースとなるＮＰＮバイポーラトランジスタ構成を、ダイオード的に動作させる。これにより、順方向使用時の基盤１１へのリークを減少させることができる。
【００２４】
上記実施形態の方法によれば、ＣＭＯＳ工程のウェル形成と同時にダイオード用ウェル領域１２１ｄを形成し、反転防止層１６１の形成と同時にダイオード用ウェル領域内にダイオードベース領域１６２を形成する。これにより、ＣＭＯＳ工程に別段工程を追加することなくダイオードベース領域１６２を設けることができる。反転防止層１６１は、ダイオードベース領域１６２として適当な濃度を提供し、これに合わせられる濃度の許容範囲を有する。また、ダイオードベース領域１６２の濃度を上記条件とすることにより、十分に深いベース層を形成することができ、かつ、アノード／カソード間にｍＡ級の大電流を流した場合においても基盤１１へのリーク電流を抑制できる。
【００２５】
図８は、本発明の第２実施形態に係る半導体装置の要部を示す平面図である。第１実施形態と同様の構成であり、同じ符号を付している。第３電極用拡散層２３は、第１電極用拡散層２２１を、フィールド絶縁膜１９を隔てて囲むように設けられている。また、第２電極用拡散層２２２は、ダイオードベース領域１６２を囲む上面パターンを有する。占有面積を小さく、単位面積当たり電流をより大きく均等に流すための一つのパターンである。
【００２６】
図９は、本発明の第３実施形態に係る半導体装置の要部を示す平面図である。第１実施形態と同様の構成であり、同じ符号を付している。第１電極用拡散層２２１及び第３電極用拡散層２３は互いに並行する上面パターンを有する。また、第２電極用拡散層２２２は、ダイオードベース領域１６２を囲む上面パターンを有する。占有面積を小さく、単位面積当たり電流をより大きく均等に流すための一つのパターンである。
【００２７】
以上説明したように本発明によれば、ダイオード用ウェル領域内に、反転防止層と同等の濃度の第１導電型のダイオードベース領域が設けられている。すなわち、ＣＭＯＳ工程に別段工程を追加することなくダイオードベース領域を設けることができる。ダイオードは基盤から分離されており低リークが特徴となる。また、ダイオードベース領域を従来の数十倍にしたので、従来に比べて単位面積当たりの電流が大きくでき、高集積、小チップ化に寄与する。この結果、ＣＭＯＳプロセスに容易に組み込むことができ、小面積でも比較的大電流が流せると共に低リーク性能に優れるダイオードを有する半導体装置の製造方法及び半導体装置を提供することができる。
【００２８】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００２９】
【図１】基本的実施形態に係る半導体装置の製造方法を工程順に示す各断面図。
【図２】第１実施形態に係る半導体装置の製造方法の工程順最初の各断面図。
【図３】図２に続く各断面図。
【図４】図３に続く各断面図。
【図５】図４に続く各断面図。
【図６】図５に続く各断面図。
【図７】図６に続く各断面図。
【図８】本発明の第２実施形態に係る半導体装置の要部を示す平面図。
【図９】本発明の第３実施形態に係る半導体装置の要部を示す平面図。
【符号の説明】
【００３０】
１１…Ｐ型基盤、１２，１２１，１２２…ウェル領域、１２１ｄ…ダイオード用ウェル領域、１３，１７…酸化膜、１４…イオン注入マスク、１６１…反転防止層、１６２…ダイオードベース領域、１７…酸化膜、１８…窒化膜、１９…フィールド酸化膜、２０…ゲート絶縁膜、２１…ゲート電極、２２０…ソース／ドレイン領域、２２１…第１電極用拡散層、２２２…第２電極用拡散層、２３，２５，２６…第２電極用拡散層、ＫＴ…カソード端子、ＡＴ…アノード端子。
【図１】
2006351657.tif 000003
【図２】
2006351657.tif 000004
【図３】
2006351657.tif 000005
【図４】
2006351657.tif 000006
【図５】
2006351657.tif 000007
【図６】
2006351657.tif 000008
【図７】
2006351657.tif 000009
【図８】
2006351657.tif 000010
【図９】
2006351657.tif 000011