(57)【要約】    【課題】  回路規模が小さく、高速にデータを読み出せる強誘電体メモリ装置を提供する。    【解決手段】  所定のデータを記憶する第１のメモリセル及び第２のメモリセルと、第１のメモリセルに接続された第１のビット線、及び第２のメモリセルに接続された第２のビット線と、所定の容量を有する第１のデータ線及び第２のデータ線と、第１のメモリセル及び第２のメモリセルに蓄積された電荷がそれぞれ第１のビット線及び第２のビット線に放出されたときに、第１のビット線及び第２のビット線に放出された電荷を、それぞれ第１のデータ線及び第２のデータ線に転送する第１の電荷転送部及び第２の電荷転送部と、第１のビット線の電圧に基づいて、第１の電荷転送部及び第２の電荷転送部を制御する転送制御部と、第２のビット線から電荷が転送された第２のデータ線の電圧に基づいて、第２のメモリセルに記憶されたデータを判定する判定部とを備えた強誘電体メモリ装置。【選択図】  図１
2006134537.tif 000002
【特許請求の範囲】
【請求項１】
所定のデータを記憶する第１のメモリセル及び第２のメモリセルと、
前記第１のメモリセルに接続された第１のビット線、及び前記第２のメモリセルに接続された第２のビット線と、
所定の容量を有する第１のデータ線及び第２のデータ線と、
前記第１のメモリセル及び前記第２のメモリセルに蓄積された電荷がそれぞれ前記第１のビット線及び前記第２のビット線に放出されたときに、前記第１のビット線及び前記第２のビット線に放出された電荷を、それぞれ前記第１のデータ線及び前記第２のデータ線に転送する第１の電荷転送部及び第２の電荷転送部と、
前記第１のビット線の電圧に基づいて、前記第１の電荷転送部及び前記第２の電荷転送部を制御する転送制御部と、
前記第２のビット線から電荷が転送された前記第２のデータ線の電圧に基づいて、前記第２のメモリセルに記憶されたデータを判定する判定部と、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記判定部は、前記第１のデータ線の電圧と前記第２のデータ線の電圧とを比較して、前記第２のメモリセルに記憶された前記データを判定することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記第１のメモリセルの容量は、前記第２のメモリセルの容量と異なることを特徴とする請求項２に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来のデータ記憶装置として、特開２００２−１３３８５７号公報（特許文献１）に開示されたものがある。上記従来のデータ記憶装置は、データに応じてメモリセルに蓄積された電荷を電荷蓄積手段へ転送する電荷転送手段と、電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅することによりメモリセルに記憶されていたデータを読み出している。
【０００３】
【特許文献１】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のデータ記憶装置は、電荷転送手段等の回路規模が大きいため、データ記憶装置に多数のメモリセルを配置することがきわめて困難であるという問題が生じていた。
【０００５】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の一形態によれば、所定のデータを記憶する第１のメモリセル及び第２のメモリセルと、第１のメモリセルに接続された第１のビット線、及び第２のメモリセルに接続された第２のビット線と、所定の容量を有する第１のデータ線及び第２のデータ線と、第１のメモリセル及び第２のメモリセルに蓄積された電荷がそれぞれ第１のビット線及び第２のビット線に放出されたときに、第１のビット線及び第２のビット線に放出された電荷を、それぞれ第１のデータ線及び第２のデータ線に転送する第１の電荷転送部及び第２の電荷転送部と、第１のビット線の電圧に基づいて、第１の電荷転送部及び第２の電荷転送部を制御する転送制御部と、第２のビット線から電荷が転送された第２のデータ線の電圧に基づいて、第２のメモリセルに記憶されたデータを判定する判定部と、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００７】
上記構成では、転送制御部は、第１のビット線の電圧に基づいて、第２の電荷転送部を制御するため、第２のビット線に放出された電荷は、第１のビット線の電圧に基づいて、第２のデータ線に転送されることとなる。すなわち、転送制御部は、所定のビット線の電圧に基づいて、当該所定のビット線を含む複数のビット線の電荷の転送を制御することとなる。したがって、上記構成によれば、各ビット線に対して転送制御部を設ける必要がないため、強誘電体メモリ装置に多数のメモリセルを配置したとしても、強誘電体メモリ装置の回路規模を抑えることができる。
【０００８】
また、上記構成では、例えば、電荷転送部をＭＯＳトランジスタで構成した場合に、当該ＭＯＳトランジスタを電流駆動能力の高い領域で動作させることができるため、電荷を高速に転送することができる。したがって、上記実施形態によれば、強誘電体メモリ装置の回路規模を抑えつつ、メモリセルに記憶されたデータを高速に読み出すことができる。
【０００９】
上記強誘電体メモリ装置において、判定部は、第１のデータ線の電圧と第２のデータ線の電圧とを比較して、第２のメモリセルに記憶されたデータを判定することが好ましい。
【００１０】
上記構成では、第１のデータ線の電圧を参照電圧としてデータを判定することができる。したがって、上記構成によれば、参照電圧を生成する回路等を有しなくてもよいため、強誘電体メモリ装置の回路規模をさらに抑えることができる。
【００１１】
上記強誘電体メモリ装置において、第１のメモリセルの容量は、第２のメモリセルの容量と異なることが好ましい。
【００１２】
上記構成によれば、第１のメモリセルの容量を調整することにより、第１のデータ線の電圧を調整できるため、極めて容易に参照電圧を生成することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
図１は、本発明の強誘電体メモリ装置の一実施形態を示す図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、ワード線制御回路１２０と、プレート線制御回路１３０と、プリチャージ回路１５０と、電荷転送回路１６０と、転送制御回路１７０と、プリチャージ回路１８０と、負電圧生成回路１９０と、電圧制御回路２００と、センスアンプ２３０と、制御信号生成回路３００とを備えて構成される。
【００１４】
また、強誘電体メモリ装置１００は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎ及びデータ線ＤＬ１〜ｎと、ダミービット線ＤＢＬ及びダミーデータ線ＤＤＬとを備えて構成される。
【００１５】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセルＭＣを有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。
【００１６】
ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。
【００１７】
強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されており、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出する。本実施形態において、強誘電体キャパシタＣは、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合にデータ"１"を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合にデータ"０"を記憶する。
【００１８】
ワード線制御回路１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御回路１２０は、強誘電体メモリ装置１００の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電位を、他のワード線ＷＬの電位より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセルＭＣを選択する。
【００１９】
プレート線制御回路１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御回路１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。そして、プレート線制御回路１３０は、当該所定のプレート線ＰＬを選択する。
【００２０】
プリチャージ回路１５０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎにそれぞれ接続されたｎ型ＭＯＳトランジスタ１５２を有して構成される。ｎ型ＭＯＳトランジスタ１５２は、ソースが接地されており、ドレインがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ１５２は、ゲートが制御信号生成回路３００に接続されており、ゲートに供給される信号ＰＲの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを接地するか否かを切り換える。
【００２１】
電荷転送回路１６０は、第１の電荷転送部及び第２の電荷転送部の一例である、ｎ＋１個のｐ型ＭＯＳトランジスタ１６２を有して構成される。ｐ型ＭＯＳトランジスタ１６２は、それぞれ、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されており、ドレインがダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎに接続されている。そして、ｐ型ＭＯＳトランジスタ１６２は、ゲートの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎに接続するか否かを切り換える。
【００２２】
転送制御回路１７０は、転送制御部の一例であって、電荷転送回路１６０に供給する電圧を生成する。転送制御回路１７０は、強誘電体キャパシタ１７２及び１７６と、インバータ１７４と、伝送ゲート１７８と、インバータ１７９とを有して構成される。
【００２３】
強誘電体キャパシタ１７２は、一方端がダミービット線ＤＢＬに接続されており、他方端がインバータ１７４の入力に接続されている。また、インバータ１７４は、出力が強誘電体キャパシタ１７６の一方端に接続されており、強誘電体キャパシタ１７６は、他方端が電荷転送回路１６０に接続されている。すなわち、強誘電体キャパシタ１７２、インバータ１７４、及び強誘電体キャパシタ１７６は、直列に接続されており、その入力がダミービット線ＤＢＬに接続され、出力が電荷転送回路１６０に接続されている。
【００２４】
伝送ゲート１７８は、インバータ１７４の入力及び出力に接続されており、そのゲートに信号ＳＨ、及びインバータ１７９が出力した信号ＳＨの反転信号に基づいて、インバータ１７４の入力と出力とを短絡させる。
【００２５】
電荷転送回路１６０において、転送制御回路１７０の出力、すなわち、強誘電体キャパシタ１７６の他方端は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されたｎ＋１個のｐ型ＭＯＳトランジスタ１６２のゲートに接続されている。そして、転送制御回路１７０は、ダミービット線ＤＢＬの電圧に基づいて、ｐ型ＭＯＳトランジスタ１６２のゲートに供給される電圧を制御して、ダミービット線ＤＢＬをダミーデータ線ＤＤＬに、また、ビット線ＢＬ１〜ｎをそれぞれデータ線ＤＬ１〜ｎに接続するか否かを制御する。
【００２６】
プリチャージ回路１８０は、ｎ＋１個のｐ型ＭＯＳトランジスタ１８２を有して構成される。ｐ型ＭＯＳトランジスタ１８２は、ソースがダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎに接続されており、ドレインが接地されている。そして、ｐ型ＭＯＳトランジスタ１８２は、ゲートに供給される電圧に基づいて、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎの電圧を接地電位にプリチャージする。
【００２７】
負電圧生成回路１９０は、ｎ＋１個の強誘電体キャパシタ１９２と、インバータ１９４とを有して構成される。強誘電体キャパシタ１９２は、一方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されており、他方端がインバータ１９４の出力に接続されている。インバータ１９４は、入力として信号ＮＥＧを受け取り、その反転信号を強誘電体キャパシタ１９２の他方端に供給する。
【００２８】
電圧制御回路２００は、電荷転送回路１６０、転送制御回路１７０、及びプリチャージ回路１８０に供給する電圧を生成する。電圧制御回路２００は、インバータ２０２〜２０６と、強誘電体キャパシタ２０８〜２１２と、ｐ型ＭＯＳトランジスタ２１４〜２２８とを有して構成される。
【００２９】
インバータ２０２〜２０６は、入力が制御信号生成回路３００に接続されており、入力として、それぞれ、信号ＶＴＧ、信号ＣＬＰ２、及び信号ＣＬＰ１を受け取る。また、インバータ２０２〜２０６は、それぞれ、出力が強誘電体キャパシタ２０８〜２１２の一方端に接続されており、信号ＶＴＧ、信号ＣＬＰ２、及び信号ＣＬＰ１の電圧に基づいて、それぞれ所定の電圧を当該一方端に供給する。
【００３０】
強誘電体キャパシタ２０８は、他方端がｐ型ＭＯＳトランジスタ２２８のソースに接続されている。そして、強誘電体キャパシタ２０８は、インバータ２０２から強誘電体キャパシタ２０８の一方端に供給された電圧に基づいて、ｐ型ＭＯＳトランジスタ２２８のソースに供給する電圧を生成する。具体的には、強誘電体キャパシタ２０８は、一方端に接地電圧が供給されたときに、他方端において、カップリングにより、所定の負電圧を生成する。
【００３１】
ｐ型ＭＯＳトランジスタ２１４は、ソースが強誘電体キャパシタ２０８の他方端に接続され、ゲート及びドレインが接地されており、ノードＡ１の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２１４は、強誘電体キャパシタ２０８の一方端に駆動電圧ＶＣＣが供給されたときに、ノードＡ１において電位が上昇しすぎないように、ノードＡ１の電圧をクランプするよう構成されている。このため、強誘電体キャパシタ２０８の一方端に接地電圧が供給されたときには、Ａ１の電位はクランプされた電圧を起点にマイナス方向にブーストされることにより負電位となる。また、ｐ型ＭＯＳトランジスタ２１６は、ソース及びゲートが強誘電体キャパシタ２０８の他方端に接続され、ドレインが接地されており、ノードＡ１の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２１６は、カップリングにより生成され、ｐ型ＭＯＳトランジスタ２２８のソースに供給される負電圧が、ｐ型ＭＯＳトランジスタ１６２の閾値電圧又はそれに近い電圧となるように、ノードＡ１の電圧をクランプするよう構成されている。
【００３２】
強誘電体キャパシタ２１０は、他方端がｐ型ＭＯＳトランジスタ２２８及びｐ型ＭＯＳトランジスタ１８２のゲートに接続されている。そして、強誘電体キャパシタ２１０は、インバータ２０４から強誘電体キャパシタ２１０の一方端に供給された電圧に基づいて、ｐ型ＭＯＳトランジスタ２２８及びｐ型ＭＯＳトランジスタ１８２のゲートに供給する電圧を生成する。具体的には、強誘電体キャパシタ２０８は、一方端に接地電圧が供給されたときに、他方端において、カップリングにより、ｐ型ＭＯＳトランジスタ２２８及び１８２の閾値電圧の２倍より低い電圧を生成する。また、強誘電体キャパシタ２１２は、他方端がｐ型ＭＯＳトランジスタ２１８のゲートに接続されており、一方端に供給された電圧に基づいて、ｐ型ＭＯＳトランジスタ２１８のゲートに供給する電圧を生成する。
【００３３】
ｐ型ＭＯＳトランジスタ２１８は、ソースが強誘電体キャパシタ２１０の他方端に接続され、ドレインが接地されており、ノードＡ２の電圧に基づいて、強誘電体キャパシタ２１０の他方端が接続されたノードＡ３の電圧を接地電位にプリチャージする。
【００３４】
ｐ型ＭＯＳトランジスタ２２２〜２２６は、直列にダイオード接続されており、ノードＡ２の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２２６のドレインが接地され、ｐ型ＭＯＳトランジスタ２２２のゲート及びソースが強誘電体キャパシタ２１２の他方端に接続されている。
【００３５】
ｐ型ＭＯＳトランジスタ２２０は、ソースが強誘電体キャパシタ２１２の他方端に接続され、ゲート及びドレインが接地されており、ノードＡ２の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２２０は、強誘電体キャパシタ２１２の一方端に駆動電圧ＶＣＣが供給されたときに、ノードＡ２において電位が上昇しすぎないように、ノードＡ２の電圧をクランプするよう構成されている。このため、強誘電体キャパシタ２１２の一方端に接地電圧が供給されたときには、Ａ２の電位はクランプされた電圧を起点にマイナス方向にブーストされることにより負電位となる。
【００３６】
センスアンプ２３０は、ｐ型ＭＯＳトランジスタ２３２〜２３６と、ｎ型ＭＯＳトランジスタ２３８〜２４２と、インバータ２４４と、ＮＯＲ回路２４６及び２４８を有して構成されており、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを判定する。具体的には、センスアンプ２３０は、カレントミラー型の構成を有しており、入力として受け取るダミーデータ線ＤＤＬの電圧とデータ線ＤＬ１〜ｎとの電圧とを比較して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを判定する。
【００３７】
すなわち、センスアンプ２３０において、ｐ型ＭＯＳトランジスタ２３２及びｎ型ＭＯＳトランジスタ２３８、並びにｐ型ＭＯＳトランジスタ２３４及びｎ型ＭＯＳトランジスタ２４０はそれぞれ直列に接続され、ｐ型ＭＯＳトランジスタ２３２のゲートにはダミーデータ線ＤＤＬが接続され、ｐ型ＭＯＳトランジスタ２３４のゲートにはデータ線ＤＬ１〜ｎが接続されている。また、ｎ型ＭＯＳトランジスタ２３８及び２４０のゲートは、互いに接続され、さらにｎ型ＭＯＳトランジスタ２３８のドレインに接続されている。
【００３８】
そして、センスアンプ２３０は、ｐ型ＭＯＳトランジスタ２３２のゲートに供給された電圧と、ｐ型ＭＯＳトランジスタ２３４のゲートに供給された電圧とを比較して、ｐ型ＭＯＳトランジスタ２３４及びｎ型ＭＯＳトランジスタ２４０の接続点（ドレイン）の電圧を反転したものを、それぞれ、その比較結果である出力ＯＵＴ−Ｄ及び出力ＯＵＴ−１〜ｎとして、ＮＯＲ回路２４６及び２４８から出力する。
【００３９】
また、ｐ型ＭＯＳトランジスタ２３２及び２３４のソースには、ｐ型ＭＯＳトランジスタ２３６を介して、駆動電圧ＶＣＣが供給されており、ｎ型ＭＯＳトランジスタ２３８及び２４０のソースは、ｎ型ＭＯＳトランジスタ２４２を介して接地されている。ｐ型ＭＯＳトランジスタ２３６のゲートには、インバータ２４４を介して信号ＳＡＯＮが供給され、また、ｎ型ＭＯＳトランジスタ２４２のゲートには信号ＳＡＯＮが供給されている。すなわち、ｐ型ＭＯＳトランジスタ２３６及びｎ型ＭＯＳトランジスタ２４２は、信号ＳＡＯＮの電圧に基づいて、センスアンプ２３０を動作させるか否かを制御する。
【００４０】
図２は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施形態の強誘電体メモリ装置１００の動作について説明する。なお、以下の例では、ワード線ＷＬ１及びダミービット線ＤＢＬに接続されたメモリセルＭＣにデータ“０”が記憶され、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣにデータ“１”が記憶されている。
【００４１】
以下の例において各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置１００の駆動電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００４２】
まず、初期状態において、制御信号生成回路３００は信号ＰＲとしてＨ論理を出力し、各ｎ型ＭＯＳトランジスタ１５２はオンしているため、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは接地されている。そして、制御信号生成回路３００は、信号ＳＨとしてＨ論理を出力し、伝送ゲート１７８をオンさせて、インバータ１７４の入力と出力とを短絡させる。
【００４３】
次に、制御信号生成回路３００は、信号ＣＬＰ１をＨ論理とする。これにより、インバータ２０６の出力がＨ論理からＬ論理に変化するため、強誘電体キャパシタ２１２の他方端の電圧、すなわち、ノードＡ２の電圧がカップリングにより負電圧となり、ｐ型ＭＯＳトランジスタ２１８がオンして、ノードＡ３が接地される。
【００４４】
次に、制御信号生成回路３００は、信号ＣＬＰ１をＬ論理としてｐ型ＭＯＳトランジスタ２１８をオフするとともに、信号ＣＬＰ２をＨ論理とする。これにより、強誘電体キャパシタ２１０の他方端の電圧、すなわち、ノードＡ３の電圧がカップリングにより負電圧となり、ｐ型ＭＯＳトランジスタ２２８がオンし、ノードＶＴがノードＡ１と接続される。一方、ｐ型ＭＯＳトランジスタ１８２がオンし、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎも同様に接地される。
【００４５】
また、制御信号生成回路３００は、信号ＰＲをＬ論理として、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを浮遊状態とし、ワード線制御回路１２０は、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されたメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続される。
【００４６】
次に、制御信号生成回路３００は、信号ＶＴＧをＨ論理とする。これにより、インバータ２０２の出力がＨ論理からＬ論理に変化するため、強誘電体キャパシタ２０８の他方端の電圧、すなわち、ノードＡ１の電圧がカップリングにより負電圧となる。そして、ｐ型ＭＯＳトランジスタ２２８はオンしているため、ノードＶＴ、すなわち、ｐ型ＭＯＳトランジスタ１６２のゲートの電圧も負電圧となる。上述のとおり、本実施形態において、信号ＶＴＧがＬ論理からＨ論理に変化したときに、ノードＡ１の電圧は、ｐ型ＭＯＳトランジスタ１６２の閾値電圧（−Ｖｔｈ）又はそれに近い電圧となる。したがって、信号ＶＴＧがＬ論理からＨ論理に変化すると、ノードＶＴ、すなわち、ｐ型ＭＯＳトランジスタ１６２のゲートは、その閾値電圧又はそれに近い電圧に充電される。
【００４７】
次に、制御信号生成回路３００は、信号ＣＬＰ２をＬ論理としてｐ型ＭＯＳトランジスタ１８２及びｐ型ＭＯＳトランジスタ２２８をオフするとともに、信号ＮＥＧをＨ論理とする。これにより、インバータ１９４の出力はＨ論理からＬ論理に変化するため、強誘電体キャパシタ１９２に接続されたダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎの電圧は、カップリングにより負電圧に充電される。ここで、ｐ型ＭＯＳトランジスタ１６２のソースに対するゲートの電位をＶｇｓとすると、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎは、−｜Ｖｇｓ−Ｖｔｈ｜より低い電圧に充電されるのが好ましい。これにより、ｐ型ＭＯＳトランジスタ１６２は、オンしたときに飽和領域で動作するため、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎからダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎに、高速に電荷を転送させることができる。
【００４８】
次に、制御信号生成回路３００は、信号ＳＨをＬ論理としてインバータ１７４の入力と出力とを電気的に切り離し、プレート線制御回路１３０は、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣには、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を基準として、ＶＣＣがかかるため、強誘電体キャパシタＣに記憶されたデータに応じて、当該強誘電体キャパシタＣから取り出された電荷が、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出される。
【００４９】
各ｐ型ＭＯＳトランジスタ１６２のゲートＶＴの電位は閾値電圧（−Ｖｔｈ）又はそれに近い電圧に充電されている。この状態で、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに電荷が放出されると、各ｐ型ＭＯＳトランジスタ１６２のソース電位、すなわちダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧が上昇し、これに伴い、各ｐ型ＭＯＳトランジスタ１６２はＶｇｓが閾値電圧（−Ｖｔｈ）を超えてオンし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは、それぞれ、ｐ型ＭＯＳトランジスタ１６２を介してダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎと接続される。
【００５０】
本実施形態において、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎよりも十分低い電圧に充電されているため、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎがダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎと接続されると、強誘電体キャパシタＣからダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出された電荷は、それぞれ、ｐ型ＭＯＳトランジスタ１６２を介して、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎに転送される。
【００５１】
なお、強誘電体キャパシタＣにデータ“１”が記憶されていた場合にビット線ＢＬ１〜ｎに放出される電荷量は、データ“０”が記憶されていた場合より多いため、前者の方がビット線電位が高く上昇し、Ｖｇｓが大きくなる。このとき、ｐ型ＭＯＳトランジスタ１６２の電荷転送能力は｜Ｖｇｓ−Ｖｔｈ｜の２乗に比例して大きくなる。したがって、前者の場合により多くの電荷が転送される。
【００５２】
一方、ダミービット線ＤＢＬに接続されたメモリセルＭＣを構成する強誘電体キャパシタＣから、ダミービット線ＤＢＬに電荷が放出されると、ダミービット線ＤＢＬの電圧は上昇する。これに伴い、ダミービット線ＤＢＬに接続された強誘電体キャパシタ１７２の一方端の電圧も上昇し、閾値電圧（−Ｖｔｈ）又はそれに近い電圧に充電されたノードＶＴ、すなわち、各ｐ型ＭＯＳトランジスタ１６２のゲートの電圧はさらに下降してＶｇｓが大きくなり、ビット線電位に関わらず、高速に電荷が転送される。
【００５３】
ダミービット線ＤＢＬからダミーデータ線ＤＤＬに電荷が転送されると、転送される電荷量に応じて、ダミービット線ＤＢＬの電圧は徐々に下降する。すなわち、転送制御回路１７０を構成する強誘電体キャパシタ１７２の入力の電圧が下降するため、ノードＶＴ、すなわち、ｐ型ＭＯＳトランジスタ１６２のゲート電圧も徐々に上昇して、その閾値電圧（−Ｖｔｈ）に近い電圧となる。これにより、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続された各ｐ型ＭＯＳトランジスタ１６２の電荷転送速度は低速になる。そして、各ビット線電位が０Ｖになった時点で各ｐ型ＭＯＳトランジスタ１６２がオフするため、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは、それぞれ、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎと電気的に切り離され、電荷の転送が終了する。
【００５４】
すなわち、電荷転送回路１６０及び転送制御回路１７０は、強誘電体キャパシタＣからダミービット線ＤＢＬに電荷が放出されてダミービット線ＤＢＬの電圧が上昇すると、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出された電荷を、それぞれ高速にダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎに転送する。そして、電荷転送回路１６０及び転送制御回路１７０は、ダミービット線ＤＢＬに放出された電荷がダミーデータ線ＤＤＬに転送されて、ダミービット線ＤＢＬの電圧が下降すると、高速な転送は終了し、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電位が０Ｖに達した時点でダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎから電気的に切り離して、電荷の転送を終了する。
【００５５】
したがって、データ“１”が記憶された強誘電体キャパシタＣに接続されたビット線ＢＬ１から電荷が転送されたデータ線ＤＬ１の電圧は、電圧Ｖ１まで大きく高速に上昇した後、電圧Ｖ４まで緩やかに上昇する（図中実線）。一方、強誘電体キャパシタＣにデータ“０”が記憶されていた場合には、データ線ＤＬ１の電圧は、高速に上昇するが、電圧Ｖ２までしか上昇しないこととなる（図中点線）。
【００５６】
また、上述のとおり、本例では、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣにはデータ“０”が記憶されており、当該強誘電体キャパシタＣの容量は、ビット線ＢＬ１〜ｎに接続された強誘電体キャパシタＣの容量よりも大きい。したがって、ダミービット線ＤＢＬからダミーデータ線ＤＤＬに電荷が転送されると、ダミーデータ線ＤＤＬの電圧は、電圧Ｖ１と電圧Ｖ２との間の電圧まで上昇する。
【００５７】
そして、信号ＳＡＯＮがＨ論理となり、センスアンプ２３０が動作を開始すると、データ線ＤＬ１に接続されたｐ型ＭＯＳトランジスタ２３４のゲートの電圧Ｖ１は、ダミーデータ線ＤＤＬが接続されたｐ型ＭＯＳトランジスタ２３４のゲートの電圧Ｖ３より高いため、その比較結果として、出力ＯＵＴ−１の電圧をＶＣＣとする。
【００５８】
すなわち、強誘電体キャパシタＣにデータ“１”が記憶されていた場合、ｐ型ＭＯＳトランジスタ２３４のゲートの電圧は、ｐ型ＭＯＳトランジスタ２３２のゲートの電圧より高くなり、センスアンプ２３０は、出力ＯＵＴ−１〜ｎの電圧をＶＣＣとして、当該強誘電体キャパシタＣにデータ“１”が記憶されていたと判定する。一方、センスアンプ２３０は、強誘電体キャパシタＣにデータ“０”が記憶されていた場合、ｐ型ＭＯＳトランジスタ２３４のゲートの電圧は、ｐ型ＭＯＳトランジスタ２３２のゲートの電圧より低くなり、センスアンプ２３０は、出力ＯＵＴ−１〜ｎの電圧を０Ｖとして、当該強誘電体キャパシタＣにデータ“０”が記憶されていたと判定する。以上の動作により、強誘電体メモリ装置１００において、強誘電体キャパシタＣに記憶されたデータが読み出される。
【００５９】
上記実施形態では、転送制御回路１７０は、ダミービット線ＤＢＬの電圧に基づいて、ｐ型ＭＯＳトランジスタ１６２のゲート電圧を制御するため、ビット線ＢＬ１〜ｎに放出された電荷は、ダミービット線ＤＢＬの電圧に基づいて、データ線ＤＬ１〜ｎへの転送速度が制御されることとなる。したがって、上記実施形態によれば、各ビット線ＢＬ１〜ｎに対してそれぞれ転送制御回路１７０を設ける必要がないため、強誘電体メモリ装置１００に多数のメモリセルＭＣを配置したとしても、強誘電体メモリ装置１００の回路規模を抑えることができる。また、上記実施形態では、ｐ型ＭＯＳトランジスタ１６２をＶｇｓが大きい領域で動作させることができるため、電荷を高速に転送することができる。したがって、上記実施形態によれば、強誘電体メモリ装置１００の回路規模を抑えつつ、メモリセルＭＣに記憶されたデータを高速に読み出すことができる。
【００６０】
また、上記実施形態では、ビット線ＢＬ１〜ｎに放出された電荷を転送して、ビット線ＢＬ１〜ｎの電圧上昇を抑えることができる。したがって、上記実施形態によれば、強誘電体キャパシタＣにかかる電圧を大きくすることができるため、データを読み出すときには、強誘電体キャパシタＣからビット線ＢＬ１〜ｎに多くの電荷を放出させることができ、読み出しマージンが向上する。
【００６１】
また、上記実施形態では、センスアンプ２３０において、ダミーデータ線ＤＤＬの電圧を参照電圧としてデータを判定することができるため、強誘電体メモリ装置１００の回路規模をさらに抑えることができる。
【００６２】
また、上記実施形態によれば、強誘電体キャパシタＣの容量を調整することにより、ダミーデータ線ＤＤＬの電圧を調整できるため、極めて容易に参照電圧を生成することができる。また、上記実施形態では、例えばプロセス変動等により、強誘電体キャパシタＣの容量が変動し、データ線ＤＬ１〜ｎの電圧が変動したとしても、ダミーデータ線ＤＤＬの電圧もそれに追従して変動する。したがって、上記実施形態によれば、所望の参照電圧を極めて容易に生成することができる。
【００６３】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。例えば、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎをＶＣＣに、ダミーデータ線ＤＤＬ及びデータ線ＤＬ１〜ｎをＶＣＣより高い電圧にプリチャージし、電荷転送回路１６０をｎ型ＭＯＳトランジスタにより構成してもよい。また、例えば、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣにはデータ“１”を記憶させてもよい。この場合、当該強誘電体キャパシタＣの容量は、ビット線ＢＬ１〜ｎに接続された強誘電体キャパシタＣの容量より小さくともよい。また、例えば、強誘電体キャパシタＣを除く各強誘電体キャパシタは、常誘電体キャパシタであってもよい。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６４】
【図１】本発明の強誘電体メモリ装置の一実施形態を示す図である。
【図２】本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【符号の説明】
【００６５】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルアレイ、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、１５０・・・プリチャージ回路、１６０・・・電荷転送回路、１７０・・・転送制御回路、１８０・・・プリチャージ回路、１９０・・・負電圧生成回路、２００・・・電圧制御回路、２３０・・・センスアンプ、３００・・・制御信号生成回路、ＢＬ１〜ｎ・・・ビット線、ＤＢＬ・・・ダミービット線、ＤＬ１〜ｎ・・・データ線、ＤＤＬ・・・ダミーデータ線、ＭＣ・・・メモリセル、ＰＬ１〜ｍ・・・プレート線、ＷＬ１〜ｍ・・・ワード線
【図１】
2006134537.tif 000003
【図２】
2006134537.tif 000004