(57)【要約】【課題】  的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。【解決手段】  下地領域１１上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、ダミーラインパターンの両長側面に形成された所定マスク部分１４ａを有し、ダミーラインパターンを囲む閉ループ形状の第１のマスクパターン１４を形成する工程と、ダミーラインパターンを除去する工程と、第１のマスクパターンの端部及び隣接する第１のマスクパターンの端部間の部分を覆う第１のパターン部を有する第２のマスクパターン１５を形成する工程と、第１のマスクパターン及び第２のマスクパターンをマスクとして用いて下地領域をエッチングして、隣接する所定マスク部分間に溝１１ａを形成する工程と、溝を所定材料で埋める工程と、を備える。【選択図】      図９
2006351861.tif 000002
【特許請求の範囲】
【請求項１】
下地領域上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、
前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状の第１のマスクパターンを形成する工程と、
前記ダミーラインパターンを除去する工程と、
前記第１のマスクパターンの端部及び隣接する第１のマスクパターンの端部間の部分を覆う第１のパターン部を有する第２のマスクパターンを形成する工程と、
前記第１のマスクパターン及び第２のマスクパターンをマスクとして用いて前記下地領域をエッチングして、隣接する前記所定マスク部分間に溝を形成する工程と、
前記溝を所定材料で埋める工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記溝は、前記第１のピッチの半分の第２のピッチで配置される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスクパターンを形成する工程は、
前記ダミーラインパターンを覆う被覆膜を形成する工程と、
前記被覆膜を異方性エッチングして前記第１のマスクパターンを形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ダミーラインパターンを形成する工程は、
前記下地領域上に前記ダミーラインパターンよりも幅の広い予備パターンを形成する工程と、
前記予備パターンの幅を減少させる工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２のマスクパターンは、周辺パターンを形成するための第２のパターン部をさらに有する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化は、リソグラフィ技術に大きく依存する。そのため、リソグラフィの解像限界を下回る幅を有するラインアンドスペースパターンを形成することは、一般的には困難である。
【０００３】
このような問題に対して、ダミーパターンの側壁に側壁パターンを形成し、この側壁パターンをマスクとしてエッチングを行う方法が提案されている（例えば、特許文献１参照）。この方法によれば、ダミーパターンのピッチの半分のピッチでラインアンドスペースパターンを形成することが一応可能である。
【０００４】
通常の方法で側壁パターンを形成する場合、ダミーパターンの側面全体に沿って閉ループ形状の側壁パターンが形成されることになる。しかしながら、上述した提案では、そのような閉ループ形状の側壁パターンについては何ら考慮されていない。そのため、側壁パターンの端部及び端部近傍の領域に対する対策も必然的に講じられておらず、的確かつ効果的な対策が講じられた微細パターンを形成することができない。
【０００５】
このように、従来は、的確かつ効果的にパターンを形成することが困難であり、優れた半導体装置を得ることが困難であった。
【特許文献１】米国特許第６０６３６８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状の第１のマスクパターンを形成する工程と、前記ダミーラインパターンを除去する工程と、前記第１のマスクパターンの端部及び隣接する第１のマスクパターンの端部間の部分を覆う第１のパターン部を有する第２のマスクパターンを形成する工程と、前記第１のマスクパターン及び第２のマスクパターンをマスクとして用いて前記下地領域をエッチングして、隣接する前記所定マスク部分間に溝を形成する工程と、前記溝を所定材料で埋める工程と、を備える。
【発明の効果】
【０００８】
本発明によれば、的確かつ効果的にパターンを形成することが可能であり、特性や信頼性に優れた半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面を参照して説明する。以下では、本実施形態に係る半導体装置の製造方法を、ＮＡＮＤ型フラッシュメモリ（不揮発性半導体メモリ）に適用した例を説明する。
【００１０】
図１は、ＮＡＮＤ型フラッシュメモリの等価回路を示した図である。図１に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳＴ間に、直列接続された複数のメモリセルＭＣを設けた構成となっている。選択トランジスタＳＴには選択ゲート線ＳＧが接続されており、メモリセルＭＣにはコントロールゲート線（ワード線）ＣＧが接続されている。また、一方の選択トランジスタＳＴにはビット線（ＢＬ１、ＢＬ２、・・・）が接続されており、他方の選択トランジスタＳＴにはソース線ＳＬが接続されている。
【００１１】
図２は、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが形成された領域を示した図であり、ワード線の延伸方向（以下、ワード線方向という）の断面図である。
【００１２】
図２に示すように、半導体基板（例えば、シリコン基板）１０１は複数の素子領域１０１ａを有しており、隣接する素子領域１０１ａは素子分離領域１０４によって区画されている。素子領域１０１ａ及び素子分離領域１０４は、ビット線の延伸方向（以下、ビット線方向という）に延伸している。素子領域１０１ａ上にはトンネル絶縁膜１０２が形成され、トンネル絶縁膜１０２上にはフローティングゲート電極１０３が形成されている。フローティングゲート電極１０３上及び素子分離領域１０４上には電極間絶縁膜１０５が形成され、電極間絶縁膜１０５上にはワード線方向に延伸したコントロールゲート線（ＣＧ）１０６が形成されている。なお、半導体基板１０１上には、図示しないが、選択トランジスタ、選択ゲート線、周辺回路用のトランジスタ等も形成されている。
【００１３】
以下、本実施形態に係る半導体装置の製造方法を、図３（ａ）及び図３（ｂ）〜図１１（ａ）及び図１１（ｂ）を参照して説明する。なお、図３（ａ）〜図１１（ａ）はワード線方向の断面図であり、図３（ｂ）〜図１１（ｂ）は平面図である。
【００１４】
まず、図３（ａ）及び図３（ｂ）に示すように、図２に示したようなメモリセルＭＣ等を有する下部構造（図示せず）上に、層間絶縁膜（下地領域）１１としてＴＥＯＳ酸化膜を形成する。下部構造には、メモリセルやトランジスタ等の他、例えばソース線等が含まれていてもよい。続いて、層間絶縁膜１１に、ハードマスク膜１２としてＢＳＧ膜を形成する。
【００１５】
次に、ハードマスク膜１２上に、複数のフォトレジストパターン（予備パターン）１３を形成する。これらのフォトレジストパターン１３は、ビット線のラインアンドスペースパターンを形成するためのものであり、ビット線形成領域（ラインアンドスペースパターン形成領域）Ａ１に形成され、周辺領域Ａ２には形成されない。フォトレジストパターン１３は、通常のフォトリソグラフィを用いて形成されるため、各フォトレジストパターン１３の幅は、リソグラフィの解像限界で規定される幅以上である。また、フォトレジストパターン１３は、同一ピッチＰ１（第１のピッチ）で配置される。
【００１６】
次に、図４（ａ）及び図４（ｂ）に示すように、通常のスリミング技術を用いて、フォトレジストパターン１３をスリミングする。これにより、フォトレジストパターン１３の幅が減少したフォトレジストパターン１３ａが得られる。例えば、スリミング後のフォトレジストパターン１３ａの幅は、スリミング前のフォトレジストパターン１３の幅の半分程度（４５％〜５５％程度）とする。このように、スリミング技術を用いることで、フォトレジストパターン１３の幅がフォトリソグラフィの解像限界幅以上であっても、フォトリソグラフィの解像限界幅よりも幅の狭いフォトレジストパターン１３ａを得ることが可能である。
【００１７】
次に、図５（ａ）及び図５（ｂ）に示すように、スリミングされたフォトレジストパターン１３ａをマスクとして用いて、ＲＩＥ（reactive ion etching）によってハードマスク膜１２をパターニングする。これにより、ダミーラインパターンとしてハードマスクパターン１２ａが形成される。このダミーラインパターン１２ａもピッチＰ１で配置され、各ダミーラインパターン１２ａの幅は、リソグラフィの解像限界で規定される幅よりも狭い。さらに、フォトレジストパターン１３ａを除去する。
【００１８】
次に、図６（ａ）及び図６（ｂ）に示すように、全面にシリコン窒化膜を形成し、このシリコン窒化膜によって、ダミーラインパターン１２ａ及び層間絶縁膜１１を覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン窒化膜をエッチングする。その結果、ダミーラインパターン１２ａの側壁全体（側面全体）に、ダミーラインパターン１２ａを囲む閉ループ形状の側壁マスクパターン（第１のマスクパターン）１４が形成される。すなわち、側壁マスクパターン１４は、ダミーラインパターン１２ａの長側面（ダミーラインパターン１２ａの長手方向に沿った側面）に形成された部分（以下、長側壁パターン部分という）の他、ダミーラインパターン１２ａの両端面に形成された部分も有している。
【００１９】
次に、図７（ａ）及び図７（ｂ）に示すように、層間絶縁膜１１及び側壁マスクパターン１４に対してダミーラインパターン１２ａを選択的にエッチングして、ダミーラインパターン１２ａを除去する。この選択エッチングには、例えば、フッ酸（ＨＦ）蒸気或いはフッ酸（ＨＦ）と硫酸（Ｈ2ＳＯ4）との混合溶液を用いる。
【００２０】
このようにして得られた側壁マスクパターン１４の長側壁パターン部分は、ワード線方向に同一ピッチＰ２（第２のピッチ）で配置される。ピッチＰ２は、フォトレジストパターン１３のピッチＰ１の半分、すなわちダミーラインパターン１２ａのピッチＰ１の半分である。ダミーラインパターン１２ａの幅及び側壁マスクパターン１４の膜厚を制御することで、側壁マスクパターン１４の長側壁パターン部分間のスペース幅を互いに等しくすることができ、長側壁パターン部分を同一ピッチＰ２で配置することができる。側壁マスクパターン１４は、フォトリソグラフィを用いずに形成されるため、フォトリソグラフィの解像限界で決まるピッチよりも小さいピッチで、側壁マスクパターン１４の長側壁パターン部分を形成することが可能である。
【００２１】
次に、図８（ａ）及び図８（ｂ）に示すように、通常のフォトリソグラフィを用いてフォトレジストパターン（第２のマスクパターン）１５を形成する。このフォトレジストパターン１５は、ビット線形成領域Ａ１及び周辺領域Ａ２に形成される。
【００２２】
ビット線形成領域Ａ１では、フォトレジストパターン１５は、側壁マスクパターン１４の端部及び隣接する側壁マスクパターン１４の端部間の部分を覆うパターン部（第１のパターン部）を有している。すなわち、フォトレジストパターン１５は、側壁マスクパターン１４の長側壁パターン部分における所定マスク部分１４ａ、及び所定マスク部分１４ａ間の部分を覆っていない。
【００２３】
周辺領域Ａ２では、フォトレジストパターン１５は、周辺パターンを形成するためのパターン部（第２のパターン部）を有している。フォトレジストパターン１５は通常のフォトリソグラフィを用いて形成されるため、周辺領域Ａ２に形成された周辺パターンの幅は、リソグラフィの解像限界で規定される幅以上である。また、周辺パターンの幅は、側壁マスクパターン１４の所定マスク部分１４ａの幅よりも広い。
【００２４】
次に、図９（ａ）及び図９（ｂ）に示すように、側壁マスクパターン１４及びフォトレジストパターン１５をマスクとして用いて、ＲＩＥにより、ビット線形成領域Ａ１及び周辺領域Ａ２の層間絶縁膜１１を同時にエッチングする。このエッチング工程により、ビット線形成領域Ａ１では、隣接する所定マスク部分１４ａ間に、ビット線用の溝１１ａが形成される。周辺領域Ａ２では、周辺パターンに対応した配線用の溝１１ｂが形成される。また、ビット線形成領域Ａ１には溝１１ｃも形成される。なお、溝１１ｃはダミーの溝であるため、合わせずれによって右側の溝１１ｃの幅と左側の溝１１ｃの幅が異なっても、問題はない。
【００２５】
次に、図１０（ａ）及び図１０（ｂ）に示すように、アッシングによってフォトレジストパターン１５を除去する。さらに、ホットリン酸を用いて側壁マスクパターン１４を除去する。図１０（ｂ）に示すように、ビット線用の溝１１ａのピッチはＰ２であり、ダミーラインパターン１２ａのピッチＰ１の半分である。また、以下に述べるように、溝１１ａは互いに独立して形成されている。
【００２６】
仮にフォトレジストパターン１５を形成せずに層間絶縁膜１１をエッチングしたとすると、側壁マスクパターン１４によって覆われていない領域は全てエッチングされてしまう。その結果、閉ループ形状の側壁マスクパターン１４の外側の溝１１ａどうしが繋がってしまう。したがって、特に溝１１ａを導電物で埋めて配線パターンを形成する場合には、本来は電気的に分離されるべき配線どうしが電気的に接続されてしまうことになる。本実施形態では、すでに述べたように、側壁マスクパターン１４の端部及び隣接する端部間の部分が、フォトレジストパターン１５によって覆われている。したがって、互いに独立した複数の溝１１ａを確実に形成することができる。また、フォトレジストパターン１５を用いて周辺パターンも同時に形成されるため、独立した複数の溝１１ａを形成するための新たなフォトレジストパターン形成する必要もない。
【００２７】
次に、図１１（ａ）及び図１１（ｂ）に示すように、全面に導電物膜として銅（Ｃｕ）膜を形成する。続いて、ＣＭＰ（chemical mechanical polishing）によって導電物膜を平坦化する。これにより、溝１１ａ、１１ｂ及び１１ｃが導電物（所定材料）で埋められた導電物パターンが形成される。すなわち、ビット線形成領域Ａ１では、導電物パターン１６ａとしてビット線パターンが形成され、周辺領域Ａ２では、導電物パターン１６ｂとして配線パターンが形成される。配線パターン（導電物パターン１６ｂ）は、例えばＮＡＮＤブロック間を接続する配線に用いられる。なお、導電物には、銅等の金属材料の他、ポリシリコン等の半導体材料を用いてもよい。
【００２８】
このようにして、ビット線形成領域Ａ１におけるビット線のラインアンドスペースパターンと、周辺領域Ａ２における配線パターンとが同時に形成される。
【００２９】
以上のように、本実施形態では、側壁マスクパターン１４の端部及び隣接する端部間の部分をフォトレジストパターン１５によって覆い、このフォトレジストパターン１５及び側壁マスクパターン１４をマスクとして用いて層間絶縁膜（下地領域）１１をエッチングする。そのため、リソグラフィの解像限界で決まるピッチよりも小さいピッチで、互いに独立した複数の溝１１ａを的確に形成することができる。したがって、このようにして形成された複数の溝１１ａを所定材料で埋めることにより、リソグラフィの解像限界で決まるピッチよりも小さいピッチでラインアンドスペースパターンを形成することができる。特に、溝１１ａを導電物で埋めて配線パターンを形成する場合には、溝１１ａが互いに分離されているため、配線どうしが電気的に接続されてしまうといった問題を確実に防止することができる。
【００３０】
また、フォトレジストパターン１５には、周辺パターンを形成するためのパターンも含まれているため、共通のリソグラフィ及びエッチングによって、独立した複数の溝１１ａと周辺パターン用の溝とを同時に形成することができる。したがって、ラインアンドスペースパターン形成領域Ａ１及び周辺領域Ａ２に、的確かつ効率的に所望のパターンを形成することが可能である。
【００３１】
なお、上述した実施形態では、ラインアンドスペースパターンとして不揮発性半導体メモリのビット線を例に説明したが、ビット線以外のラインアンドスペースパターンに対しても、上述した実施形態の方法は適用可能である。
【００３２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係り、ＮＡＮＤ型フラッシュメモリの等価回路を示した図である。
【図２】本発明の実施形態に係り、ＮＡＮＤ型フラッシュメモリのメモリセルが形成された領域を示した図である。
【図３】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図４】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図５】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図６】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図７】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図８】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図９】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図１０】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【図１１】本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。
【符号の説明】
【００３４】
１１…層間絶縁膜      １１ａ、１１ｂ、１１ｃ…溝
１２…ハードマスク膜      １２ａ…ダミーラインパターン
１３…フォトレジストパターン
１３ａ…スリミングされたフォトレジストパターン
１４…側壁マスクパターン（第１のマスクパターン）
１４ａ…所定マスク部分
１５…フォトレジストパターン（第２のマスクパターン）
１６ａ、１６ｂ…導電物パターン
【図１】
2006351861.tif 000003
【図２】
2006351861.tif 000004
【図３】
2006351861.tif 000005
【図４】
2006351861.tif 000006
【図５】
2006351861.tif 000007
【図６】
2006351861.tif 000008
【図７】
2006351861.tif 000009
【図８】
2006351861.tif 000010
【図９】
2006351861.tif 000011
【図１０】
2006351861.tif 000012
【図１１】
2006351861.tif 000013