(57)【要約】【課題】低消費電力を実現しながら、ソフトエラー発生確率を抑制するマイコンを提供する。【解決手段】  第１電圧が供給される内部回路（２０，３０）と、第２電圧が供給される記憶装置（４０）と、前記第１電圧及び前記第２電圧を供給する電圧供給回路とを備える半導体装置（１００）において、電圧供給回路が前記第１電圧及び前記第２電圧の少なくとも一方を降圧あるいは昇圧し、最終的に前記第２電圧が前記第１電圧より高い電圧となるようにすることで、低消費電力実現による前記記憶装置（４０）の動作電圧の低下を防止し、ソフトエラーの発生を抑制することを特徴とする。【選択図】          図２
2006351631.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧が供給される第１回路と、
第２電圧が供給される第２回路と、
前記第１電圧及び前記第２電圧を供給する電圧供給回路と
を備え、
前記第２電圧は前記第１電圧よりも高い電圧であることを特徴とする
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１回路は前記第２回路よりもソフトエラーに強い
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２回路は記憶装置である
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２回路は、
前記第１電圧が供給される第１記憶ブロックと、
前記第２電圧が供給される第２記憶ブロックと
を備える
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記電圧供給回路は、外部から供給された外部電源電圧を降圧し、前記降圧された外部電源電圧を前記第１電圧として出力する降圧回路を備え、
前記第２電圧は前記外部電源電源である
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記電圧供給回路は、
前記外部電源電圧を降圧し、前記降圧された外部電源電圧を前記第２電圧としてを前記第２回路に供給する第２降圧回路と
を更に備え、
前記第２電圧は、前記第１電圧よりも高い電圧である
半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記電圧供給回路は、
前記第２降圧回路に接続されているレジスタを更に具備し、
前記第１回路は、
前記レジスタの値を設定するＣＰＵを備え、
前記第２電圧の電位は前記レジスタの値によって変化する
半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記電圧供給回路は、
外部から供給された外部電源電圧を降圧し、前記降圧された外部電源電圧を第１降圧電圧として出力する第１降圧回路と、
前記外部電源電圧を降圧し、前記降圧された外部電源電圧を第２降圧電圧として出力する第２降圧回路と、
前記外部電源電圧を降圧し、前記降圧された外部電源電圧を第３降圧電圧として出力する第３降圧回路と、
前記第１降圧電圧及び前記第２降圧電圧が供給され、いずれか一方を前記第１電圧として前記第１回路に供給する第１電圧選択回路と、
前記第１降圧電圧及び前記第３降圧電圧が供給され、いずれか一方を前記第２電圧として前記第２回路に供給する第２電圧選択回路と、
前記第１電圧選択回路及び前記第２電圧選択回路に接続されたレジスタと、
を備え、
前記第１回路は、
前記レジスタの値を設定するＣＰＵを備え、
前記レジスタの値が第１の値を示す場合、前記第１電圧選択回路及び前記第２電圧選択回路はいずれも前記第１降圧電圧を選択して出力し、
前記レジスタの値が第２の値を示す場合、前記第１電圧選択回路は前記第２降圧電圧を選択して出力し、前記第２電圧選択回路は前記第３降圧電圧を選択して出力し、
前記第３降圧電圧は前記第２降圧電圧よりも高い電圧である
半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記電圧供給回路は、
外部から供給された外部電源を昇圧し、前記昇圧された外部電源電圧を第１電圧として出力する昇圧回路を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ソフトエラー防止回路に関する。
【背景技術】
【０００２】
電池やバッテリーで駆動するマイコンを利用した応用装置では、マイコン自体の消費電力を低下させることが望まれている。
【０００３】
低消費電力を実現する技術として、特開平５−１０８１９３号公報にマイクロコンピュータが開示されている。このマイクロコンピュータは、外部から供給される第一の周波数の第一のクロックを分周し第二の周波数の第二のクロックを生成する分周回路と、前記第一及び第二のクロックのいずれか一方を選択する選択回路と、外部から供給される第一の電源電圧を低減し第二の電源電圧を生成する電圧調整回路と、前記第一及び第二の電源電圧のいずれか一方を選択する選択回路とを備えることを特徴とする。
【０００４】
図１を参照して、上記の従来技術について説明する。
マイコン１００は、電圧調整回路１０、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０、分周回路５０、レジスタ６０を備える。
電圧調整回路１０は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０、ＣＰＵ３０、ＲＡＭ４０、分周回路５０及びレジスタ６０は、電圧調整回路１０に接続されている。また、ＣＰＵ３０は、分周回路５０及びレジスタ６０に接続されている。分周回路５０は、外部クロックＣＬＫ０が供給されるクロック端子に接続されている。
【０００５】
図１では、マイコン１００に外部から供給される電源電圧ＶＤＤ０を電圧調整回路１０を経由して周辺回路２０、ＣＰＵ３０、ＲＡＭ４０に供給する。電圧調整回路１０は、外部電源電圧ＶＤＤ０をそのまま出力するか、降圧した電圧を出力するかを選択する。また、分周回路５０は、外部クロックＣＬＫ０をそのまま出力するか、分周したクロックを出力するかを選択できる。それらの選択はレジスタ６０に値による。レジスタ６０に値を設定するのはＣＰＵ３０である。例えば、レジスタ６０の値が「０」の場合は電圧調整回路１０は外部電源電圧ＶＤＤ０を出力し、分周回路５０は外部クロックＣＬＫ０を出力する。レジスタ６０の値が「１」の場合は電圧調整回路１０は降圧した電圧を出力し、分周回路５０は分周したクロックを出力する。これにより、動作周波数に応じて動作電圧を制御でき、消費電力を削減できる。
【０００６】
【特許文献１】特開平５−１０８１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術では、低消費電力実現のための動作電圧の低下により、ＲＡＭの動作電圧も低下するため、ソフトエラーの発生確率が高くなる。図１において、電圧調整回路１０が降圧した電圧を使用した場合には、ＲＡＭ４０に低い電圧が供給されるため、ソフトエラーの発生確率が高くなる。また、電圧調整回路１０が外部電源電圧ＶＤＤ０の電圧を出力する場合であっても、外部電源電圧ＶＤＤ０が低い電圧だとやはりＲＡＭ４０に低い電圧が供給されるため、ソフトエラーの発生確率が高くなる。ソフトエラーとは、メモリセルにα線や中性子線が衝突することによって電荷が発生し、メモリセルに蓄えられている電荷が変動する現象のことであり、結果としてメモリの情報が損なわれる。ソフトエラーの発生確率はＲＡＭ容量とＲＡＭ動作電圧の２つに依存する。ＲＡＭ容量（面積）が大きくなると、メモリセルに宇宙線が衝突する可能性が高くなる。また、ＲＡＭに供給されるＲＡＭ動作電圧が低くなると、電荷量が小さくなるため、宇宙線が衝突した際、メモリセルの情報が損なわれる可能性が高くなる。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体装置（１００）は、第１電圧が供給される第１回路（２０，３０）と、第２電圧が供給される第２回路（４０）と、前記第１電圧及び前記第２電圧を供給する電圧供給回路とを備える。前記第２電圧は前記第１電圧よりも高い電圧であることを特徴とする。
【発明の効果】
【００１０】
所定の内部回路に供給する電圧を他の内部回路に供給する電圧より高くすることができ、低消費電力を実現しながらソフトエラー発生確率を抑制することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の第１実施形態について添付図面を参照して説明する。
図２に示すように、本発明のマイコン１００は、降圧回路１１、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０を備える。
降圧回路１１は、マイコン１００に供給される外部電源電圧ＶＤＤ０を降圧した電圧ＶＤＤ１を出力する降圧回路である。周辺回路２０は、マイコン１００内部に設けられた周辺回路である。ＣＰＵ３０は、マイコン１００の中で、各部の制御や演算処理を行う中枢部分である。ＲＡＭ４０は、半導体素子を利用した記憶装置である。ＲＡＭの例として、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、フラッシュメモリがある。また、ＲＡＭとしてＥＥＰＲＯＭを用いても良い。
なお、ＲＡＭは記憶装置の一例であり、実際にはＲＡＭ以外の記憶装置を用いても良い。
【００１２】
降圧回路１１は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０及びＣＰＵ３０は、降圧回路１１に接続されている。ＲＡＭ４０は、降圧回路１１を介さず、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。
【００１３】
すなわち、第１実施形態では、直接、ＲＡＭ４０へ外部電源電圧ＶＤＤ０を供給することを特徴としている。
外部電源電圧ＶＤＤ０が供給された後、ＲＡＭ４０は外部電源電圧ＶＤＤ０で動作する。ＣＰＵ３０や周辺回路２０は降圧回路１１が生成する電圧ＶＤＤ１で動作する。この時、各電圧の電位レベルは、ＶＤＤ０＞ＶＤＤ１である。
【００１４】
このようにＲＡＭへ供給する電圧を独立させ、他の内部回路を降圧した電圧で動作させることでＲＡＭにのみ高い電圧を供給できるため、低消費電力を実現しながらソフトエラー発生確率を抑制することが可能になる。従来構成においてＲＡＭへ供給する電圧を高くすることでソフトエラー発生確率を抑制しようとすると、ＲＡＭ以外の内部回路にも高い電圧が供給されることになり、その結果、消費電力が増大する。
【００１５】
図３は従来技術と本発明における消費電力のイメージ図を示す。実線ａで囲まれる部分の面積は本発明における消費電力、二点破線ｂで囲まれる部分の面積は従来技術においてＲＡＭでソフトエラーを起こさないように電圧ＶＤＤ０を印加した場合の消費電力、斜線ｃで示される部分はその差分を示す。この差分が、低消費電力化による消費電力の削減量を示す。
【００１６】
以下に本発明の第２実施形態について添付図面を参照して説明する。
なお、第２実施形態は、以降に示す実施形態すべてに適用可能である。
図４に示すように、マイコン１００は、降圧回路１１、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０を備える。
ＲＡＭ４０は、ＲＡＭブロック４１及びＲＡＭブロック４２を含む。
【００１７】
降圧回路１１は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０、ＣＰＵ３０及びＲＡＭブロック４１は、降圧回路１１に接続されている。ＲＡＭブロック４２は、降圧回路１１を介さず、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。
【００１８】
第２実施形態では、図４に示すように、図２の構成のＲＡＭ４０を複数のＲＡＭブロック（ＲＡＭブロック４１、ＲＡＭブロック４２）で構成し、ＲＡＭブロック４１にはＶＤＤ１を供給し、ＲＡＭブロック４２にはＶＤＤ０を供給する。
【００１９】
外部電源電圧ＶＤＤ０が供給された後、ＲＡＭブロック４２は外部電源電圧ＶＤＤ０で動作する。ＣＰＵ３０、周辺回路２０、及びＲＡＭブロック４１は、降圧回路１１が生成する電圧ＶＤＤ１で動作する。この時、各電圧の電位レベルは、ＶＤＤ０＞ＶＤＤ１である。
【００２０】
このようにＲＡＭを複数ブロックで構成し、一部のＲＡＭブロック（図４ではＲＡＭブロック４２）へ供給する電圧をＶＤＤ０に、他の内部回路及び残りのＲＡＭブロック（図４ではＲＡＭブロック４１）へ供給する電圧をＶＤＤ１にすることで、実施例１よりもさらなる低消費電力を実現することが可能になる。
この時、ＶＤＤ１が供給されているＲＡＭブロック４１は、ＶＤＤ０が供給されているＲＡＭブロック４２に比べてソフトエラー発生確率が高くなる。この問題の対応策として、装置情報のように動作中ずっと保持し続ける必要があるデータ（例えば、再生中の曲名、ファイルサイズなど）はＶＤＤ０が供給されているＲＡＭブロック４２に配置する。また、一時的に保持が必要なデータ（例えば、演算処理の途中結果など）はＶＤＤ１が供給されているＲＡＭブロック４１に配置する。ＲＡＭブロック４１に配置されるデータはＲＡＭブロック４２に配置されるデータに対して保持しなければいけない期間が短いため、ソフトエラーが発生して問題となる確率はＲＡＭブロック４２のデータに対して小さい。例えば、ソフトエラーが発生しても、そのデータは既に必要のないデータの場合がある。したがって、ソフトエラーが発生して問題となる確率をあげることなく低消費電力を実現することができる。
【００２１】
以下に本発明の第３実施形態について添付図面を参照して説明する。
図５に示すように、マイコン１００は、降圧回路１１、降圧回路１２、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０を備える。
降圧回路１２は、マイコン１００に供給される外部電源電圧ＶＤＤ０を降圧した電圧ＶＤＤ２を出力する降圧回路である。
【００２２】
降圧回路１１及び降圧回路１２は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０及びＣＰＵ３０は、降圧回路１１に接続されている。ＲＡＭ４０は、降圧回路１２に接続されている。
【００２３】
本実施形態では、図５に示すように、図２の構成のＲＡＭ４０に供給する電圧ＶＤＤ２を、外部電源電圧ＶＤＤ０を降圧する降圧回路１２によって生成する。降圧回路１２の出力電圧ＶＤＤ２は製品製造時に一意に決定する。
【００２４】
外部電源電圧ＶＤＤ０が供給された後、ＲＡＭ４０は降圧回路１２が生成する電圧ＶＤＤ２で動作する。ＣＰＵ３０や周辺回路２０は降圧回路１１が生成する電圧ＶＤＤ１で動作する。この時、各電圧の電位レベルは、ＶＤＤ２＞ＶＤＤ１である。
このように、ＲＡＭ４０に印加される電圧ＶＤＤ２を、他の回路に印加される電圧ＶＤＤ１よりも大きくすることでソフトエラーを防止する。
本実施形態では、ＲＡＭ４０の消費電力が第１実施形態の場合より小さくなる。
【００２５】
以下に本発明の第４実施形態について添付図面を参照して説明する。
第４実施形態の構成は、第３実施形態と同じである。
図５に示すように、マイコン１００は、降圧回路１１、降圧回路１２、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０を備える。
【００２６】
降圧回路１１及び降圧回路１２は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０及びＣＰＵ３０は、降圧回路１１に接続されている。ＲＡＭ４０は、降圧回路１２に接続されている。
【００２７】
第４実施形態は第３実施形態と同じ構成であるが、ＶＤＤ２を製品製造時にＲＡＭ容量に応じて一意に決定する。ＲＡＭ容量が大きい場合にはＶＤＤ２を高く、ＲＡＭ容量が小さい場合にはＶＤＤ２を低くする。
ＲＡＭ容量が小さい製品ほどＲＡＭの消費電力が第３実施形態より小さくなる。
【００２８】
以下に本発明の第５実施形態について添付図面を参照して説明する。
なお、第５実施形態は、以降に示す実施形態すべてに適用可能である。
図６に示すように、マイコン１００は、降圧回路１１、降圧回路１２、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０、レジスタ６１を備える。
レジスタ６１は、降圧回路１２の出力電圧を制御するためのレジスタである。ＣＰＵ３０がレジスタ６１の値を設定する。
【００２９】
降圧回路１１及び降圧回路１２は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０及びＣＰＵ３０は、降圧回路１１に接続されている。また、ＣＰＵ３０は、レジスタ６１に接続されている。ＲＡＭ４０及びレジスタ６１は、降圧回路１２に接続されている。
【００３０】
図６に示すように、ＶＤＤ２をＣＰＵ３０が設定するレジスタの値によって決定する
レジスタ６１は降圧回路１１の出力電圧ＶＤＤ２を決定する。レジスタ６１の値が「０」から増加するにつれて、降圧回路１１の出力電圧ＶＤＤ２は小さくなる。例えば、降圧回路１１の出力電圧について、レジスタ６１の値が「０」ならばＶＤＤ２＝ＶＤＤ０、「１」ならばＶＤＤ２＝ＶＤＤ０−０．２Ｖ、「２」ならばＶＤＤ２＝ＶＤＤ０−０．４Ｖといったものだった場合、ＣＰＵ３０からレジスタ６１に「０」を設定すれば実施例１と同等の効果が得られる。また、ソフトエラーを気にしなくてよければ、レジスタ６１に「２」を設定することで、消費電力を抑えることができる。
【００３１】
このように、ＲＡＭ専用の降圧回路１１を搭載し、その降圧回路１１の出力電圧ＶＤＤ２をＣＰＵ３０が設定するレジスタ６１によって制御することで、マイコン１００の使用用途に応じてＶＤＤ２を決定することが可能になる。
【００３２】
以下に本発明の第６実施形態について添付図面を参照して説明する。
図７に示すように、マイコン１００は、降圧回路１１、降圧回路１２、降圧回路１３、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０、レジスタ６２、電圧選択回路７１、電圧選択回路７２を備える。
降圧回路１３は、マイコン１００に供給される外部電源電圧ＶＤＤ０を降圧した電圧ＶＤＤ３を出力する降圧回路である。
電圧選択回路７１及び電圧選択回路７２は、レジスタ６２の値によって外部へ供給する電圧を選択する電圧選択回路である。
【００３３】
降圧回路１１、降圧回路１２及び降圧回路１３は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。周辺回路２０及びＣＰＵ３０は、電圧選択回路７１に接続されている。ＲＡＭ４０は、電圧選択回路７２に接続されている。また、ＣＰＵ３０は、レジスタ６２に接続されている。レジスタ６２は、電圧選択回路７１及び電圧選択回路７２に接続されている。電圧選択回路７１は、降圧回路１１及び降圧回路１２に接続されている。電圧選択回路７２は、降圧回路１１及び降圧回路１３に接続されている。
【００３４】
動作モードと待機モード（待機時に電圧を下げる）を備えるマイコンにおける実施例を説明する。動作モード時の電圧を生成する降圧回路１１と待機モード時の電圧を生成する降圧回路１１に加えて、待機モード時のＲＡＭへ供給する電圧を生成する降圧回路１３を搭載する。動作モード／待機モードの切り替えはＣＰＵ３０からレジスタ６２に値を設定することで行う。レジスタ６２の値によってＣＰＵ３０や周辺回路２０へ供給する電圧としてＶＤＤ１かＶＤＤ２を選択する電圧選択回路７１と同じ回路（電圧選択回路７２）をＲＡＭ用にも用意する。ＲＡＭ用の電圧選択回路７２はレジスタ６２の値によってＲＡＭへ供給する電圧としてＶＤＤ１かＶＤＤ３（ＶＤＤ２＜ＶＤＤ３）を選択する。
【００３５】
待機モード時は、回路が動作しない待機状態であるため、動作モード時よりも電圧を落とすことが可能になる。電圧を落とす理由は、消費電力を少しでも抑制するためである。
なお、待機モード時はできるだけ電圧を落とすことが望ましいが、あまり電圧を落としすぎるとソフトエラー発生確率が高くなるため、電圧を落とす割合が重要となる。
例えば、ＶＤＤ２を待機状態を保つための最低電圧とし、ＶＤＤ３をＶＤＤ２より高い電圧（ＶＤＤ２＜ＶＤＤ３）とする。マイコン内の全回路に対してＶＤＤ２を供給するようにすると消費電力を最も抑制することができるが、ＲＡＭは他の回路に比べてソフトエラー発生確率が高いため、ソフトエラー耐性を考慮して、ＲＡＭにはＶＤＤ３を供給するようにする。
【００３６】
レジスタ６２の値が「０」ならば動作モードとし、レジスタ６２の値が「１」ならば待機モードとする。動作モードの場合は、ＣＰＵ３０がレジスタ６２に「０」を設定する。すると、電圧選択回路７１、７２はともに降圧回路１１の出力電圧ＶＤＤ１を選択し、ＣＰＵ３０、ＲＡＭ４０、周辺回路２０へＶＤＤ１が供給される。待機モードにする場合は、ＣＰＵ３０がレジスタ６２に「１」を設定する。この時、電圧選択回路７１は降圧回路１１の出力電圧ＶＤＤ２を選択し、ＣＰＵ３０、周辺回路２０へＶＤＤ２が供給される。また、電圧選択回路７２は降圧回路１３の出力電圧ＶＤＤ３を選択し、ＲＡＭ４０へＶＤＤ３が供給される。
【００３７】
このように、待機モード時というソフトエラー発生確率が高くなる状況においてＲＡＭへの供給電圧を他の内部回路より高くすることで、待機モード時でもソフトエラー発生確率を抑制することが可能になる。
【００３８】
以下に本発明の第７実施形態について添付図面を参照して説明する。
本実施形態は、マイコン１００の外部において予め電源ＶＤＤ０が降圧されている場合、例えば、降圧回路がマイコン１００の外部に存在する場合を想定している。すなわち、本実施形態の外部電源電圧ＶＤＤ０は低消費電力化された低電圧である。
図８に示すように、マイコン１００は、昇圧回路１４、周辺回路２０、ＣＰＵ３０、ＲＡＭ４０を備える。
昇圧回路１４は、マイコン１００に供給される外部電源電圧ＶＤＤ０を昇圧した電圧ＶＤＤ１を出力する降圧回路である。
【００３９】
昇圧回路１４、周辺回路２０及びＣＰＵ３０は、外部電源電圧ＶＤＤ０が供給される電源端子に接続されている。ＲＡＭ４０は、昇圧回路１４に接続されている。
【００４０】
図８に示すように、ＣＰＵ３０や周辺回路２０には外部電源電圧ＶＤＤ０を供給し、ＲＡＭ４０には外部電源電圧ＶＤＤ０の電圧ＶＤＤ０を昇圧回路２３により昇圧した電圧ＶＤＤ４を供給する。
【００４１】
外部電源電圧ＶＤＤ０が供給された後、ＣＰＵ３０や周辺回路２０は外部電源電圧ＶＤＤ０で、ＲＡＭ４０は昇圧回路２３が生成する電圧ＶＤＤ４で動作する。この時、各電圧の電位レベルは、ＶＤＤ０＜ＶＤＤ４である。
【００４２】
このように、ＲＡＭへの供給電圧を昇圧して他の内部回路への供給電圧より高くすることで、外部から低い電圧が供給された場合でもソフトエラー発生確率を抑制することが可能になる。
【００４３】
なお、本発明において、電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＤＤ４を供給する回路は、マイコン１００の内部、外部のいずれに設けられていても良い。
【００４４】
実施例では、記憶装置であるＲＡＭのソフトエラー発生確率を抑制することについて説明しているが、例えば、ＲＡＭよりもＣＰＵの方がソフトエラーの発生確率が高い場合には、ＲＡＭへの供給電圧よりもＣＰＵへの供給電圧の方が高くなるようにしても良い。
また、実施例では、マイコンについて説明しているが、マイコンに限らず、例えば、「電圧が印加される複数の内部回路を持ち、ソフトエラーの発生確率が高い内部回路が少なくとも１つ含まれる装置」に対して適用することが可能である。
すなわち、本発明は、「ソフトエラーの発生確率が高い内部回路に、他の内部回路よりも高い電圧が供給されるようにする」ことを可能にするものである。
【００４５】
以上説明したように、本発明では、所定の内部回路へ供給する電圧を他の内部回路へ供給する電圧と分離した。これにより、所定の内部回路に供給する電圧を他の内部回路に依存せずに変更する（所定の内部回路への電圧を他の内部回路への電圧より高くする）ことができ、低消費電力を実現しながらソフトエラー発生確率を抑制することが可能になる。
【図面の簡単な説明】
【００４６】
【図１】図１は、従来のマイコンのブロック図である。
【図２】図２は、本発明のマイコンのブロック図（第１実施形態）である。
【図３】図３は、従来と本発明の消費電力比較である。
【図４】図４は、本発明のマイコンのブロック図（第２実施形態）である。
【図５】図５は、本発明のマイコンのブロック図（第３，第４実施形態）である。
【図６】図６は、本発明のマイコンのブロック図（第５実施形態）である。
【図７】図７は、本発明のマイコンのブロック図（第６実施形態）である。
【図８】図８は、本発明のマイコンのブロック図（第７実施形態）である。
【符号の説明】
【００４７】
１０…  電圧調整回路
１１…  降圧回路（ＶＤＤ１）
１２…  降圧回路（ＶＤＤ２）
１３…  降圧回路（ＶＤＤ３）
１４…  昇圧回路（ＶＤＤ４）
２０…  周辺回路
３０…  ＣＰＵ
４０…  ＲＡＭ
５０…  分周回路
６０…  レジスタ
７１…  電圧選択回路
７２…  電圧選択回路
１００…  マイコン
【図１】
2006351631.tif 000003
【図２】
2006351631.tif 000004
【図３】
2006351631.tif 000005
【図４】
2006351631.tif 000006
【図５】
2006351631.tif 000007
【図６】
2006351631.tif 000008
【図７】
2006351631.tif 000009
【図８】
2006351631.tif 000010