(57)【要約】【課題】  逆電流を防止することができる。【解決手段】  ＤＣ−ＤＣコンバータ１は、制御回路２と、直流入力電源ＶDDとＧＮＤとの間に設けられたＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２とで構成され、出力部から電圧（交流電圧）ＶMを出力するスイッチング回路３と、インダクタＬと出力コンデンサＣとで構成され、電圧ＶMを平滑して出力電圧（直流電圧）ＶOUTを出力する平滑回路４とコンパレータＣＭＰ１と補正電圧源ＶCC1とを有する逆電流防止回路５とを有している。逆電流防止回路５のコンパレータＣＭＰ１の非反転入力端子は、ＧＮＤよりも低い補正電圧ＶC1を出力する補正電圧源ＶCC1に接続され、反転入力端子はスイッチング回路３の出力部に接続されている。このコンパレータＣＭＰ１は、入力される補正電圧ＶC1と、電圧ＶMとを比較し、その結果の検出信号を制御回路２に出力する。【選択図】  図１
2006333689.tif 000002
【特許請求の範囲】
【請求項１】
整流された直流電圧を出力する同期整流方式のＤＣ−ＤＣコンバータにおいて、
第１の電位と、前記第１の電位より低い第２の電位との間に直列に設けられ、前記第１の電位および前記第２の電位の電位差の直流電圧を交流電圧に変換する一対のパワートランジスタと、
前記交流電圧が前記第２の電位よりも所定値だけ低いとき、検出信号を出力する検出手段と、
前記一対のパワートランジスタを制御するために設けられ、前記検出信号に基づいて前記第２の電位側の前記パワートランジスタをオフする制御回路と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記検出手段は、前記交流電圧と、前記第２の電位よりも実質的に低い値に設定された補正電圧とを比較する比較器を有することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第２の電位側の前記パワートランジスタのオン抵抗と、前記整流された直流電圧とに基づいて前記補正電圧を出力する補正電圧出力手段を有することを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記補正電圧出力手段は、そのゲートおよびソースの電圧がそれぞれ前記第２の電位側の前記パワートランジスタのゲートおよびソースの電圧に等しい検出用ＭＯＳトランジスタのドレインと前記整流された直流電圧の出力部との間に設けられた抵抗とを有し、
前記検出用ＭＯＳトランジスタのドレインの電圧を前記補正電圧として出力するよう構成されていることを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記検出手段は、前記第２の電位が供給される少なくとも１つの非反転入力端子と前記第２の電位よりも所定値だけ高い値に設定された補正電圧と前記交流電圧とが供給される複数の反転入力端子とを有する多入力比較器を有することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記検出手段は、前記第２の電位側の前記パワートランジスタのオン抵抗と、前記整流された直流電圧とに基づいて前記補正電圧を出力する補正電圧出力手段を有することを特徴とする請求項５記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記補正電圧出力手段は、そのゲートおよびソースの電圧がそれぞれ前記第２の電位側の前記パワートランジスタのゲートおよびソースの電圧に等しい検出用ＭＯＳトランジスタのドレインと前記整流された直流電圧の出力部との間に設けられた抵抗とを有し、
前記検出用ＭＯＳトランジスタのドレインの電圧を前記補正電圧として出力するよう構成されていることを特徴とする請求項６記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記第１の電位側の前記パワートランジスタは、ＰＭＯＳトランジスタであり、前記第２の電位側の前記パワートランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記第２の電位は、ＧＮＤ電位であることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＣ−ＤＣコンバータに関し、特に、逆電流を防止する同期整流方式のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
同期整流方式のＤＣ−ＤＣコンバータにおいて、負荷電流が小さいときの電力変換効率を改善する方法が広く知られている。
図７は、従来のＤＣ−ＤＣコンバータを示す回路図である。
【０００３】
図７に示すＤＣ−ＤＣコンバータ８０は、同期整流型のＤＣ−ＤＣコンバータであって、制御回路８２と、ＰＭＯＳトランジスタＭ８１とＮＭＯＳトランジスタＭ８２（以下それぞれ単に、トランジスタＭ８１，Ｍ８２という）とで構成されるスイッチング回路８３と、インダクタＬ８０と出力コンデンサＣｏとで構成される平滑回路８４とを有している。平滑回路８４の出力部はＤＣ−ＤＣコンバータ８０の出力端子ＯＵＴに接続されている。
【０００４】
制御回路８２は、スイッチング回路８３に接続され、直流入力電源ＶＤＤの電源電圧を降圧して所定の直流電圧を得るためにスイッチング回路８３のスイッチング動作を制御する。また、スイッチング回路８３の出力部には、平滑回路８４を介して図示しない負荷が接続され、制御回路８２によりトランジスタＭ８１，Ｍ８２が所定のスイッチング期間内で交互にＯＮ／ＯＦＦ制御されることによって、負荷に所定の大きさの出力電圧ＶOUT80を供給する。
【０００５】
図８は、図７におけるＤＣ−ＤＣコンバータの各部の動作波形を示す図である。
このＤＣ−ＤＣコンバータ８０において、インダクタＬ８０に流れるインダクタ電流ＩL80（図８中（ａ）に示す波形）は、トランジスタＭ８１のＯＮ期間（トランジスタＭ８２はＯＦＦしている）では、トランジスタＭ８１に流れる電流ＩP80（図８中（ｂ）に示す波形）と等しくなり、トランジスタＭ８２のＯＮ期間（トランジスタＭ８１はＯＦＦしている）では、トランジスタＭ８２に流れる電流ＩN80（図８中（ｃ）に示す波形）と等しくなる。
【０００６】
再び図７に戻って説明する。
定常状態において、インダクタ電流ＩL80の平均値は出力電流ＩOUT80と等しくなるが、そのリップル電流の大きさは、直流入力電源ＶＤＤからの入力電圧ＶIN80と出力電圧ＶOUT80とが同条件なら、出力電流ＩOUT80の値によらず略一定になるため、出力電流ＩOUT80が小さくなると、出力端子ＯＵＴ側から節点Ｙ８１に向かって流れる電流（以下、「逆電流」という）、すなわちＩL80＜０となる期間が生じて、電力変換効率が低下する。
【０００７】
この効率の低下を防止するために、逆電流が流れたことを検出して、トランジスタＭ８２をＯＦＦさせる方法が知られている（例えば、特許文献１参照）。
図９は、図７に示すＤＣ−ＤＣコンバータにコンパレータを付加したＤＣ−ＤＣコンバータを示す回路図である。
【０００８】
なお、図９においては、図７と共通の部分については、共通の符号を用いてその説明を省略する。
図９に示すＤＣ−ＤＣコンバータ９０は、反転入力端子が節点Ｙ８１に接続され、非反転入力端子がＧＮＤに接続されるコンパレータＣＭＰ９１を有している。
【０００９】
このような構成は、ＤＣ−ＤＣコンバータ９０の出力段のＭＯＳＦＥＴをＩＣに内蔵する場合によく用いられる。
ＤＣ−ＤＣコンバータ９０は、コンパレータＣＭＰ９１により平滑回路８４のインダクタＬ８０を流れるインダクタ電流ＩL90の向きを、節点Ｙ８１の電位を検出することにより判断し、節点Ｙ８１の電位がＧＮＤ電位よりも大きいとき、トランジスタＭ８２をＯＦＦすることにより、インダクタ電流ＩL90が出力端子ＯＵＴ側から節点Ｙ８１に向かって流れ、ＧＮＤに流れ込むことを防止して効率の低下を防止している。
【特許文献１】特開２０００−９２８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のＤＣ−ＤＣコンバータ９０では、逆電流（インダクタ電流ＩL90）を検出してからトランジスタＭ８２をＯＦＦするまでにコンパレータＣＭＰ９１や制御回路８２で生じる信号の遅延が存在し、この遅延により逆電流が所定時間流れてしまうことを防止することができないという問題がある。特に、近年のＤＣ−ＤＣコンバータは、小さなインダクタを高周波側で駆動する傾向にあり、この遅延による影響が無視できなくなっている。
【００１１】
本発明はこのような点に鑑みてなされたものであり、逆電流を防止することができるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では上記問題を解決するために、整流された直流電圧を出力する同期整流方式のＤＣ−ＤＣコンバータにおいて、第１の電位と、前記第１の電位より低い第２の電位との間に直列に設けられ、前記第１の電位および前記第２の電位の電位差の直流電圧を交流電圧に変換する一対のパワートランジスタと、前記交流電圧が前記第２の電位よりも所定値だけ低いとき、検出信号を出力する検出手段と、前記一対のパワートランジスタを制御するために設けられ、前記検出信号に基づいて前記第２の電位側の前記パワートランジスタをオフする制御回路と、を有することを特徴とするＤＣ−ＤＣコンバータが提供される。
【００１３】
このようなＤＣ−ＤＣコンバータによれば、交流電圧が第２の電位と等しくなる前に検出信号が出力されるため、交流電圧が第２の電位と等しくなる前に第２の電位側のパワートランジスタをオフすることができる。
【発明の効果】
【００１４】
本発明では、交流電圧が第２の電位と等しくなる前に検出信号が出力されるため、交流電圧が第２の電位と等しくなる前に第２の電位側のパワートランジスタをオフすることができる。これにより、検出手段で生じる遅延時間の影響を補正し、交流電流が０となる近傍の動作範囲での高精度なパワートランジスタのオフを実現することにより、逆電流を容易かつ確実に防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、実施の形態のＤＣ−ＤＣコンバータを示す原理図である。
図１に示すＤＣ−ＤＣコンバータ１は、同期整流型のＤＣ−ＤＣコンバータであって、制御回路２と、直流入力電源ＶDDとＧＮＤとの間に設けられたＰＭＯＳトランジスタＭ３１（以下単に、トランジスタＭ３１という）とＮＭＯＳトランジスタＭ３２（以下単に、トランジスタＭ３２という）とで構成され、出力部から電圧（交流電圧）ＶMを出力するスイッチング回路３と、インダクタＬと出力コンデンサＣとで構成され、電圧ＶMを平滑して出力電圧（直流電圧）ＶOUTを出力する平滑回路４とコンパレータＣＭＰ１と補正電圧源ＶCC1とを有する逆電流防止回路５とを有している。
【００１６】
制御回路２は、スイッチング回路３に接続され、直流入力電源ＶDDの電源電圧を降圧して出力電圧ＶOUTを得るためにスイッチング回路３のスイッチング動作を制御する。また、スイッチング回路３の出力部には、平滑回路４を介して図示しない負荷（但し、負荷に供給される負荷電流はＩOUTとして図示されている）が接続されている。
【００１７】
逆電流防止回路５のコンパレータＣＭＰ１の非反転入力端子は、ＧＮＤよりも低い補正電圧ＶC1を出力する補正電圧源ＶCC1に接続され、反転入力端子はスイッチング回路３の出力部に接続されている。このコンパレータＣＭＰ１は、入力される補正電圧ＶC1と、電圧ＶMとを比較し、その結果の検出信号を制御回路２に出力する。
【００１８】
このようなＤＣ−ＤＣコンバータ１では、制御回路２が、コンパレータＣＭＰ１からの検出信号と所定の制御信号とに基づいて、トランジスタＭ３１，Ｍ３２を所定のスイッチング期間内で交互にＯＮ／ＯＦＦ制御することによって、負荷に所定の大きさの出力電圧ＶOUTが供給される。
【００１９】
なお、検出信号については後に詳述する。
ところで、トランジスタＭ３２のＯＮ抵抗をＲON、トランジスタＭ３２に流れる電流をＩN（図１中矢印の方向を負の方向）としたとき、インダクタに流れるインダクタ電流ＩLが、順方向（図１中矢印の方向）であれば、式（１）
ＶM＝ＲON×（−ＩN）＝−ＲON×ＩL・・・（１）
が成り立つため、トランジスタＭ３２がＯＮしているとき、コンパレータＣＭＰ１の反転入力端子に供給される電圧ＶMは負となる。
【００２０】
逆に、インダクタ電流ＩLが逆方向であれば（トランジスタＭ３１がＯＮしているとき）、電圧ＶMは正となる。
このとき、コンパレータＣＭＰ１の非反転入力端子に供給される補正電圧ＶC1が、負電圧、すなわちＧＮＤよりも低い電圧に設定されているため、コンパレータＣＭＰ１から出力される検出信号は、インダクタ電流ＩLの向きが変化する近傍の動作範囲における電圧ＶMで、インダクタ電流ＩLが実質的に０となる値よりも高いインダクタ電流の状態で変化する。すなわちコンパレータＣＭＰ１の検出信号は、インダクタ電流ＩLが実質的に０となる前に変化する。よって、コンパレータＣＭＰ１や制御回路２で生じる信号の遅延の影響を抑制または無視することができ、その結果、逆電流を容易に防止することができる。
【００２１】
図２は、図１のＤＣ−ＤＣコンバータの構成を一部変更した回路図である。
図２に示すＤＣ−ＤＣコンバータ１０は、２つの非反転入力端子と２つの反転入力端子とを備えたコンパレータＣＭＰ１ａと、補正電圧源ＶCC2とを有する逆電流防止回路５ａを備えている。
【００２２】
コンパレータＣＭＰ１ａの２つの非反転入力端子はそれぞれＧＮＤに接続され、一方の反転入力端子に接続されたノードＮ１は、正の補正電圧ＶC2を出力する補正電圧源ＶCC2に接続され、他方の反転入力端子に接続されたノードＮ２は、スイッチング回路３の出力部に接続されている。
【００２３】
図３は、図２に示すコンパレータの内部回路を示す回路図である。
コンパレータＣＭＰ１ａは、２つのＰＭＯＳトランジスタＭ５，Ｍ６および２つのＰＭＯＳトランジスタＭ７，Ｍ８で構成される差動入力部、この差動入力部に定電流Ｉbに比例する電流を供給するＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３からなるカレントミラー回路および差動入力部の２つのＰＭＯＳトランジスタＭ５，Ｍ６および２つのＰＭＯＳトランジスタＭ７，Ｍ８にそれぞれ等しい電流を流す２つのＮＭＯＳトランジスタＭ９，Ｍ１０からなるカレントミラー回路で構成される差動入力段、並びにＮＭＯＳトランジスタＭ１１およびこのＮＭＯＳトランジスタＭ１１に定電流Ｉbに比例する電流を供給するＰＭＯＳトランジスタＭ４と、ＮＭＯＳトランジスタＭ１１からの出力をバッファするＰＭＯＳトランジスタＭ１２およびＮＭＯＳトランジスタＭ１４並びにＰＭＯＳトランジスタＭ１３およびＮＭＯＳトランジスタＭ１５で構成されるバッファ回路で構成される増幅段とを備えている。
【００２４】
なお、以下では、これらのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを単に、トランジスタという。
トランジスタＭ５およびトランジスタＭ７のゲートに接続されている入力端子は、それぞれ（コンパレータＣＭＰ１ａの）非反転入力端子を構成し、トランジスタＭ６およびトランジスタＭ８のゲートに接続されている入力端子は、それぞれ（コンパレータＣＭＰ１ａの）反転入力端子を構成している。
【００２５】
また、出力端子ｏｕｔ１は、制御回路２に接続されている。
トランジスタＭ１１のドレインおよびソースはそれぞれトランジスタＭ４のドレインおよびＧＮＤに接続され、トランジスタＭ１１のゲートは差動入力段の出力部となるトランジスタＭ５およびトランジスタＭ７のドレインとトランジスタＭ１０のドレインとの接続部に接続されている。
【００２６】
ここで、トランジスタＭ５〜Ｍ８のゲート電圧をそれぞれＶｇ５〜Ｖｇ８、トランジスタＭ５〜Ｍ８のドレイン電流をＩｄ５〜Ｉｄ８とする。ゲート電圧Ｖｇ５〜Ｖｇ８に対するコンパレータＣＭＰ１ａの差動入力段の伝達コンダクタンスは、出力端子ｏｕｔ１の論理が切り替わる点近傍の小信号モデルで考えると互いに等しいとみなせるため、それぞれｇｍとすると、式（２），（３）
Ｉｄ５−Ｉｄ６＝−ｇｍ（Ｖｇ５−Ｖｇ６）・・・（２）
Ｉｄ７−Ｉｄ８＝−ｇｍ（Ｖｇ７−Ｖｇ８）・・・（３）
が成り立つ。ここで、コンパレータＣＭＰ１ａの出力電圧ＶOが入力電圧ＶINに略等しくなる条件は、式（４）で表される。
【００２７】
（Ｉｄ５＋Ｉｄ７）−（Ｉｄ６＋Ｉｄ８）＜０・・・（４）
式（２）〜（４）を考慮すると、式（５）が得られる。
（Ｖｇ５＋Ｖｇ７）−（Ｖｇ６＋Ｖｇ８）＞０・・・（５）
コンパレータＣＭＰ１ａの非反転入力端子はＧＮＤに接続されているため（Ｖｇ５＋Ｖｇ７）＝０であり、コンパレータＣＭＰ１ａから出力される信号の論理は、（Ｖｇ６＋Ｖｇ８）すなわち電圧ＶMの絶対値と補正電圧ＶC2との大小によって決定され、電圧ＶMが負かつその絶対値が補正電圧ＶC2以上のとき、制御回路２に入力電圧ＶINに略等しい電圧（以下「Ｈｉ信号」という。またその状態を「Ｈｉ状態」という）を出力し、電圧ＶMが正または負かつその絶対値が補正電圧ＶC2未満のとき、制御回路２にＧＮＤ電位に略等しい電圧（以下「Ｌｏ信号」という。またその状態を「Ｌｏ状態」という）を出力する。
【００２８】
このようなＤＣ−ＤＣコンバータ１０によれば、電圧ＶMと補正電圧ＶC2とを加算することにより、負の電圧（電圧源）を用いる必要がない。よって、ＤＣ−ＤＣコンバータ１の効果に加えてＤＣ−ＤＣコンバータ１０の構成や、ＤＣ−ＤＣコンバータ１０を用いた装置の構成等を簡易なものとすることができる。
【００２９】
次に、好適な補正電圧ＶC2の決定方法について説明する。
図４は、ＮＭＯＳトランジスタがＯＮしている期間におけるドレイン電圧の変化を示した図である。
【００３０】
なお、図４中、−ＲON・ＩMAXは、トランジスタＭ３２がＯＮしたときのドレイン電圧の最小値、ＶMはトランジスタＭ３２のドレイン・ソース間電圧を表している。
トランジスタＭ３２がＯＮしているときのインダクタ電流ＩLは、トランジスタＭ３２に流れる電流ＩNに等しく、電流の初期値をＩo、経過時間をｔとすると、式（６）で表される。
【００３１】
ＩL（ｔ）＝ＩN＝Ｉo−ＶOUT・ｔ／Ｌ・・・（６）
この電流ＩNの傾きに対応する電圧ＶMの傾きＶMa（＝ｄＶM／ｄｔ）は、トランジスタＭ３２のＯＮ抵抗をＲONとすると、式（７）で表される。
【００３２】
ＶMa（ｔ）＝ｄ（−ＲON・ＩN）／ｄｔ＝ＲON・ＶOUT／Ｌ・・・（７）
ここで、コンパレータＣＭＰ１ａで生じる遅延時間をＴdとすると、補正電圧ＶC2は、式（８）で表される。
【００３３】
ＶC2＝ＶMa・Ｔd＝ＲON・ＶOUT・Ｔd／Ｌ・・・（８）
このように、コンパレータＣＭＰ１ａに供給すべき補正電圧ＶC2は、抵抗ＲON、出力電圧ＶOUT、遅延時間Ｔd、インダクタＬの大きさによる。よって、各条件、特に、抵抗ＲON（トランジスタＭ３２のゲート・ソース間電圧により変化する）および出力電圧ＶOUTの条件が大きく変化する場合には、補正電圧ＶC2もそれに応じて変化させるのが好ましい。
【００３４】
以上の説明をふまえて、好適な補正電圧ＶC2を提供するＤＣ−ＤＣコンバータ１００について説明する。
図５は、実施の形態のＤＣ−ＤＣコンバータを示す回路図である。
【００３５】
以下、図２と共通の部分については、共通の符号を用いてその説明を省略する。
ＤＣ−ＤＣコンバータ１００は、制御回路２と、スイッチング回路３と、平滑回路４と逆電流防止回路５ａとを有している。
【００３６】
制御回路２は、基準電圧ＶREFと出力電圧ＶOUTとを入力し、その差分の電圧を出力するエラーアンプ（ＥＲＲＯＲ  ＡＭＰ）２１と、エラーアンプ２１から出力される電圧に基づいて正相ＰＷＭ（Pulse Width Modulation）信号および正相ＰＷＭ信号の論理を反転させた逆相ＰＷＭ信号を生成するＰＷＭジェネレータ（ＰＷＭ  ＧＥＮ）２２と、ＰＷＭジェネレータ２２から出力される逆相ＰＷＭ信号およびコンパレータＣＭＰ１ａから出力される信号を入力し、Ｑ出力信号を後述するドライバ２４に出力するＲＳフリップフロップ２３と、ＰＷＭジェネレータ２２から出力される正相ＰＷＭ信号を入力し、その入力を反転してトランジスタＭ３１のゲートに出力するインバータ２４１並びにＰＷＭジェネレータ２２から出力される逆相ＰＷＭ信号およびＲＳフリップフロップ２３から出力される信号を入力し、それらの信号のＡＮＤ（論理和）をとってトランジスタＭ３２のゲートに信号を出力するＡＮＤ回路２４２を備えるドライバ２４とを有している。
【００３７】
逆電流防止回路５ａは、コンパレータＣＭＰ１ａと、トランジスタＭ３２とトランジスタＭ５１ａと、抵抗Ｒrとで構成される補正電圧生成回路５１ａと、インバータ５２１と、トランジスタＭ５２ａとトランジスタＭ５３ａとで構成される誤作動防止回路５２ａとを有している。
【００３８】
トランジスタＭ３２は、スイッチング回路３の構成要素と、補正電圧生成回路５１ａの構成要素とを兼ねる。
コンパレータＣＭＰ１ａの非反転入力端子は、それぞれ、インバータ５２１を介してトランジスタＭ３２のゲートに接続される。これにより、トランジスタＭ３２がＯＮしているとき、コンパレータＣＭＰ１ａの非反転入力端子はＬｏ状態となり、トランジスタＭ３２がＯＦＦしているとき、コンパレータＣＭＰ１ａの非反転入力端子はＨｉ状態となる。
【００３９】
コンパレータＣＭＰ１ａの反転入力端子に接続されるノードＮ１は、補正電圧生成回路５１ａの出力部に接続され、ノードＮ２は、トランジスタＭ５２ａを介してスイッチング回路３に接続されている。また、ノードＮ２は、所定の抵抗ＲSを介してＧＮＤに接続されている。
【００４０】
コンパレータＣＭＰ１ａは、電圧ＶMと補正電圧ＶC2とを比較し、電圧ＶMが正または負かつその絶対値が補正電圧ＶC2未満のときＲＳフリップフロップ２３にＬｏ信号を出力し、電圧ＶMが負かつその絶対値が補正電圧ＶC2以上のとき、ＲＳフリップフロップ２３にＨｉ信号を出力する。
【００４１】
補正電圧生成回路５１ａは、補正電圧ＶC2を生成するものである。
抵抗Ｒrは、後述するトランジスタＭ５３ａを介してトランジスタＭ５１ａと、出力電圧ＶOUTの出力部との間に設けられており、出力電圧ＶOUTより所定値だけ電圧降下した電圧をトランジスタＭ５３ａを介してトランジスタＭ５１ａのドレインに供給する。トランジスタＭ５１ａのドレイン（ドレイン端子）は、補正電圧生成回路５１ａの出力部を構成しており、トランジスタＭ５１ａのドレインから出力される電圧が、補正電圧ＶC2となる。
【００４２】
トランジスタＭ５１ａは、トランジスタＭ３２に対して１／α倍（αは定数）のゲート幅（チャネル幅）を有し、ソースはＧＮＤに接続され、ゲートは直流入力電源ＶDDに接続されており、ＤＣ−ＤＣコンバータ１００の駆動時に常時、入力電圧ＶINが供給される。そして、トランジスタＭ３２がＯＮするときは、ＡＮＤ回路２４２からトランジスタＭ３２のゲートに入力電圧ＶINが供給されているから、トランジスタＭ３２およびトランジスタＭ５１ａのゲート電位が等しくなる。
【００４３】
また、トランジスタＭ３２とトランジスタＭ５１ａはソース（ソース端子）も（ＧＮＤに）共通接続されているから、ゲート・ソース間電圧も等しい。そのため、トランジスタＭ５１ａとトランジスタＭ３２の非飽和領域におけるＯＮ抵抗の比はα：１となる。
【００４４】
ここで、ＯＮ抵抗比を決めるトランジスタＭ３２とトランジスタＭ５１ａとの比、すなわちサイズ比は、例えば、５０００：１とする。これにより、ＯＮ抵抗比は１：５０００となる。
【００４５】
誤作動防止回路５２ａは、コンパレータＣＭＰ１ａの誤動作を防止するものである。
トランジスタＭ５２ａおよびトランジスタＭ５３ａのゲートは、それぞれトランジスタＭ３２のゲートに接続されており、トランジスタＭ５２ａおよびトランジスタＭ５３ａは、トランジスタＭ３２と同時にＯＮ／ＯＦＦする。また、トランジスタＭ５２ａのドレインは、スイッチング回路３の出力部に接続されており、ソースは、ノードＮ２および抵抗ＲSに接続されている。
【００４６】
また、トランジスタＭ５３ａのドレインは、抵抗Ｒrに接続されており、ソースは、トランジスタＭ５１ａのドレインに接続されている。
トランジスタＭ５２ａおよびトランジスタＭ５３ａはスイッチであり、トランジスタＭ３２がＯＦＦしているときは、ノードＮ１，Ｎ２をそれぞれスイッチング回路３の出力部および抵抗Ｒrから切り離すとともに、それぞれ抵抗ＲSおよびトランジスタＭ５１ａによりプルダウンして、コンパレータＣＭＰ１ａの反転入力端子にＬｏ信号が入力されるようにするものである。
【００４７】
次に、抵抗Ｒrの値の決定方法について説明する。
電圧ＶMおよび補正電圧ＶC2が十分に小さい値、すなわち、トランジスタＭ３２およびトランジスタＭ５１ａが非飽和特性の領域であるとすると、トランジスタＭ５１ａのＯＮ抵抗ＲONaは、ＲONa≒αＲONとみなすことができる。
【００４８】
ところで、抵抗ＲrとトランジスタＭ５１ａのＯＮ抵抗ＲONaによる抵抗分圧を考えると、式（９）
ＶC2＝ＶOUT・ＲONa／（ＲONa＋Ｒr）・・・（９）
が成り立つ。
【００４９】
ここで、抵抗ＲONaは抵抗Ｒrの高々５％程度であるからＲON＜＜Ｒrとすると、式（１０）が得られる。
ＶC2＝ＶOUT・ＲONa／Ｒr・・・（１０）
ここで、式（８）と式（１０）との右辺が等しいとすると、
ＶOUT・ＲONa／Ｒr＝ＶOUT・ＲON・Ｔd／Ｌ・・・（１１）
式（１１）をＲrについて解くと、式（１２）が得られる。
【００５０】
Ｒr＝αＬ／Ｔd・・・（１２）
よって、Ｒr＝αＬ／Ｔdとなるように抵抗Ｒrの値を定めて式（１０）により補正電圧ＶC2を設定することにより、出力電圧ＶOUTおよび抵抗ＲONの変動に影響されることなく、電流ＩN＝略０でトランジスタＭ３２をＯＦＦさせることができる。
【００５１】
この抵抗Ｒrの値は特に限定されないが、一例として、Ｌ＝２μＨ、Ｔｄ＝５０ｎｓ、α＝５０００とすると、Ｒｒ＝２００ｋΩとなる。
次に、ＤＣ−ＤＣコンバータ１００の動作について説明する。
【００５２】
図６は、ＤＣ−ＤＣコンバータの各部の動作を示すタイミングチャートである。
なお、図６の＜１＞は、ＰＷＭジェネレータ２２の正相ＰＷＭ信号、＜２＞は、ＰＷＭジェネレータ２２の逆相ＰＷＭ信号、＜３＞は、トランジスタＭ３１のゲート電圧、＜４＞は、トランジスタＭ３２のゲート電圧、＜５＞は、インダクタ電流ＩL、＜６＞は、ノードＮ１の電圧、＜７＞は、ノードＮ２の電圧、＜８＞は、インバータ５２１の出力電圧、＜９＞は、コンパレータＣＭＰ１ａの出力電圧を示している。
【００５３】
また、説明を分かり易くするために、トランジスタＭ３１とトランジスタＭ３２とのデッドタイムは省略し、コンパレータの遅延のみを明示している。
まず、エラーアンプ２１は、基準電圧ＶREFと出力電圧ＶOUTとを入力し、その差分の電圧を出力する。
【００５４】
次に、ＰＷＭジェネレータ２２は、エラーアンプ２１からの出力電圧に基づいて正相ＰＷＭ信号および逆相ＰＷＭ信号を生成する（図６の＜１＞，＜２＞）。
次に、ドライバ２４は、ＰＷＭジェネレータ２２およびＲＳフリップフロップ２３からの出力に基づいて、トランジスタＭ３１およびトランジスタＭ３２の各ゲートに所定の電圧を供給する（図６の＜３＞，＜４＞）。
【００５５】
ここで、トランジスタＭ３２に供給される電圧がＨｉ状態のとき、トランジスタＭ３２がＯＮする（トランジスタＭ３１がＯＦＦする）。また、コンパレータＣＭＰ１ａの非反転入力端子は、インバータ５２１により反転されてＧＮＤ電位となる。
【００５６】
このとき、トランジスタＭ５２ａ，Ｍ５３ａが略同時にＯＮすることにより、ノードＮ１には、補正電圧ＶC2が供給され、ノードＮ２には電圧ＶMが供給される。
その後、コンパレータＣＭＰ１ａは、前述した式（５）に基づいて、非反転入力端子に入力される信号（図６の＜８＞）と、反転入力端子に入力される信号（図６の＜６＞，＜７＞）との演算を行い、電圧ＶMと補正電圧ＶC2との加算結果が０になったとき、ＲＳフリップフロップ２３にＬｏ信号を出力する（図６の＜９＞）。
【００５７】
ＲＳフリップフロップ２３は、コンパレータＣＭＰ１ａからのＬｏ信号が入力されて、ドライバ２４にＬｏ信号を出力する。
ＡＮＤ回路２４２は、ＲＳフリップフロップ２３からのＬｏ信号を入力し、トランジスタＭ３２にＬｏ信号を供給する。
【００５８】
これにより、トランジスタＭ３２、トランジスタＭ５２ａおよびトランジスタＭ５３ａが略同時にＯＦＦする。また、インバータ５２１は、Ｈｉ信号を出力する。
以降、トランジスタＭ３２がＯＮしたとき、同様の動作を繰り返す。
【００５９】
以上説明したように、本実施の形態のＤＣ−ＤＣコンバータ１００によれば、従来の回路において、出力電流ＩOUTの逆電流が流れる領域においては、コンパレータＣＭＰ１ａから先立ってＬｏ信号が出力されているため、この領域において、ＰＷＭジェネレータ２２からの正相ＰＷＭ信号の状態（Ｈｉ／Ｌｏ）に関わらず、トランジスタＭ３２のゲート電圧が、確実にＬｏ状態となる。よってトランジスタＭ３２は確実にＯＦＦする。これにより、逆電流防止回路５ａで生じる遅延時間の影響を補正し、インダクタ電流が０となる近傍の動作範囲での高精度な同期整流素子の停止を実現することができる。
【００６０】
また、誤作動防止回路５２ａおよびインバータ５２１が設けられているため、トランジスタＭ３２（出力段トランジスタ）がＯＦＦのときにコンパレータＣＭＰ１ａの非反転入力端子への入力がＨｉ状態に固定されるとともに反転入力端子への入力がＬｏ状態に固定されてコンパレータＣＭＰ１ａの出力がＨｉ状態に固定されるので、トランジスタＭ３２がＯＮした直後に、コンパレータＣＭＰ１ａの出力がＬｏ状態になっていることによるコンパレータＣＭＰ１ａの誤動作、すなわちトランジスタＭ３２がＯＦＦすることを、容易かつ確実に防止することができる。
【００６１】
また、制御回路２内にＲＳフリップフロップ２３が設けられているため、コンパレータＣＭＰ１ａが逆電流を検出してトランジスタＭ３２をＯＦＦした後に、コンパレータＣＭＰ１ａの出力がＨｉレベルになることで、再度トランジスタＭ３２がＯＮすることを容易かつ確実に防止することができる。
【００６２】
以上、本発明のＤＣ−ＤＣコンバータを、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。
【図面の簡単な説明】
【００６３】
【図１】実施の形態のＤＣ−ＤＣコンバータを示す原理図である。
【図２】図１のＤＣ−ＤＣコンバータの構成を一部変更した回路図である。
【図３】図２に示すコンパレータの内部回路を示す回路図である。
【図４】ＮＭＯＳトランジスタがＯＮしている期間におけるドレイン電圧の変化を示した図である。
【図５】実施の形態のＤＣ−ＤＣコンバータを示す回路図である。
【図６】ＤＣ−ＤＣコンバータの各部の動作を示すタイミングチャートである。
【図７】従来のＤＣ−ＤＣコンバータを示す回路図である。
【図８】図７におけるＤＣ−ＤＣコンバータの各部の動作波形を示す図である。
【図９】図７に示すＤＣ−ＤＣコンバータにコンパレータを付加したＤＣ−ＤＣコンバータを示す回路図である。
【符号の説明】
【００６４】
１，１０，１００  ＤＣ−ＤＣコンバータ
２  制御回路
３  スイッチング回路
５，５ａ  逆電流防止回路
ＣＭＰ１，ＣＭＰ１ａ  コンパレータ
Ｍ３１  トランジスタ（ＰＭＯＳトランジスタ）
Ｍ３２  トランジスタ（ＮＭＯＳトランジスタ）
Ｍ５１ａ  トランジスタ（ＮＭＯＳトランジスタ）
ＲON  オン抵抗
Ｒr  抵抗
ＧＮＤ  グランド
ＶIN  入力電圧
ＶC，ＶC2  補正電圧
ＶOUT  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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