(57)【要約】    【課題】      ＶＣＯのｆ／ｖ感度のばらつきを補正することで、ＶＣＯの安定動作とＣ／Ｎ劣化などの特性の劣化防止を図ることができる発振制御装置を提供する。    【解決手段】  可変共振器２を備えるＶＣＯ１と分周器６と位相比較器７とＬＰＦ８とによって構成されるＰＬＬにおいて、可変共振器制御信号生成部１０が、ＬＰＦ８の出力電圧を入力してＶＣＯ１のｆ／ｖ感度を検出して可変共振器制御信号を生成し、可変共振器制御信号によって可変共振器２の容量を制御する。具体的には、電圧検知回路５がＬＰＦ８の出力電圧を入力して所定の電圧を検知すると、データラッチ回路４が電圧検知回路５の検知した電圧に基づいた可変共振器制御信号を可変共振器２へ送信して可変容量の制御を行う。その結果、ＰＬＬの構成素子のばらつきや温度変化があってもＶＣＯ１のｆ／ｖ感度を最適値に制御することができる。  【選択図】      図１
2006174088.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応じてｆ／ｖ感度を可変させる可変共振器を有する電圧制御発振器と、
前記電圧制御発振器の出力信号を入力して周波数を分周する分周器と、
前記分周器の出力信号と基準信号とを入力して位相比較を行う位相比較器と、
前記位相比較器の出力信号を入力して前記電圧制御発振器に制御電圧を出力するローパスフィルタと、によって構成されるＰＬＬを備える発振制御装置であって、
前記ローパスフィルタの出力信号を入力して前記電圧制御発振器のｆ／ｖ感度を検出し、前記可変共振器を制御するための制御信号を生成する可変共振器制御信号生成手段、
を備えることを特徴とする発振制御装置。
【請求項２】
前記可変共振器制御信号生成手段は、
前記ローパスフィルタの出力信号を入力して所定の電圧を検知する電圧検知回路と、
前記電圧検知回路の出力信号を入力し、データを保持して前記可変共振器に前記制御信号を出力するデータラッチ回路と、
を備えることを特徴とする請求項１記載の発振制御装置。
【請求項３】
前記可変共振器は、
前記データラッチ回路からの制御信号に応じて前記ローパスフィルタの出力信号の変化による容量値の変化量を可変させる可変容量回路と、固定インダクタとが並列に接続されて構成されている、
ことを特徴とする請求項１または請求項２記載の発振制御装置。
【請求項４】
前記可変容量回路は、
固定容量素子と、前記ローパスフィルタの出力信号に応じて容量を可変する可変容量素子との並列回路の両端に、前記制御信号によって制御されるスイッチ回路を有する系統が２系統以上並列に接続され、それぞれ独立した系統の前記制御信号によって前記容量を可変させる、
ことを特徴とする請求項３記載の発振制御装置。
【請求項５】
前記可変容量回路は、
第１の固定容量素子と、前記ローパスフィルタの出力信号に応じて容量を可変する第１の可変容量素子と、前記ローパスフィルタの出力信号に応じて容量を可変する第２の可変容量素子と、第２の固定容量素子とが直列接続され、その両端に前記制御信号によって制御されるスイッチ回路を有し、かつ、前記第１の可変容量素子と前記第２の可変容量素子との間が接地された系統が２系統以上並列に接続され、それぞれ独立した系統の前記制御信号によって容量を可変させる、
ことを特徴とする請求項３記載の発振制御装置。
【請求項６】
制御信号に応じてｆ／ｖ感度を可変させる可変共振器を有する電圧制御発振器と、
前記電圧制御発振器の出力信号を入力して周波数を分周する分周器と、
前記分周器の出力信号と基準信号とを入力して位相比較を行う位相比較器と、
前記位相比較器の出力信号を入力して前記電圧制御発振器に制御電圧を出力するローパスフィルタと、によって構成されるＰＬＬを備える発振制御装置であって、
前記ローパスフィルタの出力信号を入力して所定の電圧を検知する電圧検知回路と、
前記電圧検知回路の出力信号を入力し、検知結果に応じた所定のシリアルデータを出力するＣＰＵと、
前記ＣＰＵの出力信号を入力して前記共振器へ制御信号を出力するシリアルデコーダと、
を備えることを特徴とする発振制御装置。
【請求項７】
請求項１から請求項６のいずれかに記載の発振制御装置を備え、ＦＭ信号の変調・復調を行うことを特徴とする送信装置。
【請求項８】
前記ＰＬＬと、
音声信号を入力して電気信号に変換するマイクと、
前記マイクの出力信号を入力して音声処理を行うベースバンド部と、
前記電圧制御発振器の出力信号を入力して増幅及び帯域制限を行う送信器と、
前記送信器の出力信号を入力して送信信号を空間へ出力するアンテナと、
前記ＰＬＬを構成する前記ローパスフィルタの出力信号を入力して、前記電圧制御発振器のｆ／ｖ感度を検出して前記可変共振器の制御信号を生成する制御信号生成部と、
を備えることを特徴とする請求項７記載の送信装置。
【請求項９】
電圧制御発振器におけるｆ／ｖ感度の調整を行う発振制御装置のｆ／ｖ感度調整方法であって、
前記電圧制御発振器のｆ／ｖ感度のばらつきを検出する検出ステップと、
前記検出ステップによる検出結果に基づいて前記ｆ／ｖ感度を最適値に調整するステップと、
を含むことを特徴とする発振制御装置のｆ／ｖ感度調整方法。
【請求項１０】
電圧制御発振器におけるｆ／ｖ感度の調整を行う発振制御装置のｆ／ｖ感度調整方法であって、
ＰＬＬ回路を基準周波数に設定するステップと、
前記基準周波数において前記ＰＬＬ回路に含まれるローパスフィルタの出力信号を基準電圧に設定するステップと、
前記ＰＬＬ回路を検知周波数に設定するステップと、
前記ローパスフィルタの出力電圧を検知し、動作閾値の値に基づいてｆ／ｖ感度を検知するステップと、
検知結果を制御信号として保持するステップと、
前記制御信号に基づいて、前記ｆ／ｖ感度を前記電圧制御発振器に最適な値に調整するステップと、
を含むことを特徴とする発振制御装置のｆ／ｖ感度調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（位相同期ループ：Phase Locked Loop）の構成要素であるＶＣＯ（電圧制御発振器：Voltage Controlled Oscillator）の発振制御を行う発振制御装置に関し、特に、ＶＣＯの制御電圧ｖに対する発振周波数ｆの比であるｆ／ｖ感度を検出して自動調整する発振制御装置に関する。
【背景技術】
【０００２】
従来の一般的な発振制御装置は、ＶＣＯのｆ／ｖ感度を自動調整することなく発振制御を行う制御方式を有している（例えば、非特許文献１参照）。
【０００３】
図２０は、非特許文献１とほぼ同等の構成を有する従来の発振制御装置の構成を示すブロック図である。この発振制御装置は、共振器４１ａと発振器４１ｂを備えるＶＣＯ４１、分周器４２、位相比較器４３、およびローパスフィルタ（ＬＰＦ）４４を備えた構成となっている。位相比較器４３は、基準信号ｆ０と、ＶＣＯ４１の出力周波数を分周する分周器４２の出力信号ｆ１との位相を比較し、その位相差に応じた出力信号ｆ２をＬＰＦ４４へ出力する。ＬＰＦ４４は、位相比較器４３の出力信号ｆ２の積分を行って不要な高周波成分を取り除き、ＶＣＯ４１の共振器４１ａの制御電圧を出力する。そして、その制御電圧に基づいて共振器４１ａの共振周波数で発振器４１ｂが発振することによってＰＬＬとして機能している。
【０００４】
また、ＶＣＯの制御電圧を検出することで使用環境や製造バラツキを認識し、その認識に応じてＶＣＯが備える複数の発振周波数帯域から最適な発振周波数帯域と分周器の分周比を選択する技術も開示されている（例えば、特許文献１参照）。
【特許文献１】特開平１０−２７１００２号公報
【非特許文献１】トランジスタ技術（１９９９年６月号、第３６巻第４１７号Ｐ２３０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、ＶＣＯのｆ／ｖ感度がその構成素子のばらつきや温度変化などによるばらつきを持った場合は、搬送波と雑音との比であるＣ／Ｎ（Carrier to Noise ratio）が劣化したり周波数可変範囲が狭くなったりしてしまうおそれがある。図２１は、従来のＶＣＯにおけるｆ／ｖ感度のばらつきを示す図であり、横軸に入力電圧（Ｖ）、縦軸に出力周波数（Ｈｚ）を表わしている。すなわち、この図は、従来のＶＣＯにおけるｆ／ｖ感度ばらつきによって生じる周波数変化幅の変化の程度を示している。同図において、ｆ／ｖ感度基準特性ＡをＶＣＯのｆ／ｖ感度の最適な傾きとした場合、ｆ／ｖ感度が低い特性Ｂのようにｆ／ｖ感度が低い方へばらついた場合は、周波数可変範囲が狭くなってしまう。また、ｆ／ｖ感度が高い特性Ｃのようにｆ／ｖ感度が高い方へばらついた場合は、ＶＣＯのＣ／Ｎ比が悪化してしまう。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、ＶＣＯのｆ／ｖ感度のばらつきを補正することで、ＶＣＯの安定動作とＣ／Ｎ劣化などの特性の劣化防止を図ることができる発振制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の発振制御装置は、制御信号に応じてｆ／ｖ感度を可変させる可変共振器を有する電圧制御発振器と、電圧制御発振器の出力信号を入力して周波数を分周する分周器と、分周器の出力信号と基準信号とを入力して位相比較を行う位相比較器と、位相比較器の出力信号を入力して電圧制御発振器に制御電圧を出力するローパスフィルタとによって構成されるＰＬＬを備える発振制御装置であって、ローパスフィルタの出力信号を入力して電圧制御発振器のｆ／ｖ感度を検出し、可変共振器を制御するための制御信号を生成する可変共振器制御信号生成手段を備える構成を採っている。
【０００８】
また、本発明の発振制御装置は、上記構成において、前記可変共振器制御信号生成手段は、ローパスフィルタの出力信号を入力して所定の電圧を検知する電圧検知回路と、電圧検知回路の出力信号を入力し、データを保持して可変共振器に制御信号を出力するデータラッチ回路とを備える構成を採っている。
【０００９】
また、本発明の発振制御装置は、上記構成において、前記可変共振器は、データラッチ回路からの制御信号に応じてローパスフィルタの出力信号の変化による容量値の変化量を可変させる可変容量回路と固定インダクタとが並列に接続された構成を採っている。
【００１０】
また、本発明の発振制御装置は、上記構成において、前記可変容量回路は、固定容量素子とローパスフィルタの出力信号に応じて容量を可変する可変容量素子との並列回路の両端に制御信号によって制御されるスイッチ回路を有する系統が２系統以上並列に接続され、それぞれ独立した系統の制御信号によって容量を可変させる構成を採っている。
【００１１】
また、本発明の発振制御装置は、上記構成において、前記可変容量回路は、第１の固定容量素子と、ローパスフィルタの出力信号に応じて容量を可変する第１の可変容量素子と、ローパスフィルタの出力信号に応じて容量を可変する第２の可変容量素子と、第２の固定容量素子とが直列接続され、その両端に制御信号によって制御されるスイッチ回路を有し、かつ、第１の可変容量素子と第２の可変容量素子との間が接地された系統が２系統以上並列に接続され、それぞれ独立した系統の制御信号によって容量を可変させる構成を採っている。
【００１２】
また、本発明の発振制御装置は、制御信号に応じてｆ／ｖ感度を可変させる可変共振器を有する電圧制御発振器と、電圧制御発振器の出力信号を入力して周波数を分周する分周器と、分周器の出力信号と基準信号とを入力して位相比較を行う位相比較器と、位相比較器の出力信号を入力して電圧制御発振器に制御電圧を出力するローパスフィルタとによって構成されるＰＬＬを備える発振制御装置であって、ローパスフィルタの出力信号を入力して所定の電圧を検知する電圧検知回路と、電圧検知回路の出力信号を入力し、検知結果に応じた所定のシリアルデータを出力するＣＰＵと、ＣＰＵの出力信号を入力して共振器へ制御信号を出力するシリアルデコーダとを備える構成を採っている。
【００１３】
また、本発明は、上記いずれかに記載の発振制御装置を備え、ＦＭ信号の変調・復調を行う送信装置を実現することもできる。
【００１４】
また、本発明は、ＰＬＬと、音声信号を入力して電気信号に変換するマイクと、マイクの出力信号を入力して音声処理を行うベースバンド部と、電圧制御発振器の出力信号を入力して増幅および帯域制限を行う送信器と、送信器の出力信号を入力して送信信号を空間へ出力するアンテナと、ＰＬＬを構成するローパスフィルタの出力信号を入力して、電圧制御発振器のｆ／ｖ感度を検出して可変共振器の制御信号を生成する制御信号生成部とを備える送信装置を実現することもできる。
【００１５】
また、本発明は、電圧制御発振器におけるｆ／ｖ感度の調整を行う発振制御装置のｆ／ｖ感度調整方法であって、電圧制御発振器のｆ／ｖ感度のばらつきを検出する検出ステップと、検出ステップによる検出結果に基づいてｆ／ｖ感度を最適値に調整するステップと、を含む発振制御装置のｆ／ｖ感度調整方法を実現することもできる。
【００１６】
また、本発明は、電圧制御発振器におけるｆ／ｖ感度の調整を行う発振制御装置のｆ／ｖ感度調整方法であって、ＰＬＬ回路を基準周波数に設定するステップと、基準周波数においてＰＬＬ回路に含まれるローパスフィルタの出力信号を基準電圧に設定するステップと、ＰＬＬ回路を検知周波数に設定するステップと、ローパスフィルタの出力電圧を検知し、動作閾値の値に基づいてｆ／ｖ感度を検知するステップと、検知結果を制御信号として保持するステップと、制御信号に基づいてｆ／ｖ感度を電圧制御発振器に最適な値に調整するステップと、を含む発振制御装置のｆ／ｖ感度調整方法を実現することもできる。
【発明の効果】
【００１７】
本発明の発振制御装置によれば、制御信号生成部でＶＣＯのｆ／ｖ感度を検出して可変共振器の共振周波数の変化幅を制御することによって、ＶＣＯのｆ／ｖ感度のばらつきを補正することにより、ＰＬＬのＣ／Ｎ感度の劣化や周波数選択範囲が狭くなるなどの特性劣化を防止することができる。
【００１８】
また、本発明の発振制御装置によれば、電圧検知回路がＬＰＦの出力信号に基づいてＶＣＯのｆ／ｖ感度のレベルを検出すると、データラッチ回路が、電圧検知回路からの信号を保持してＶＣＯの可変共振器へ制御信号を出力する。これによって、ＶＣＯのｆ／ｖ感度は最適な値に制御されるので、ＰＬＬとしての動作の安定化と特性劣化の防止を実現することができる。
【００１９】
また、本発明の発振制御装置によれば、データラッチ回路が可変共振器へ送信する制御信号によって可変容量ダイオードの容量が可変制御される。例えば、ＬＰＦの出力電圧が上がると可変容量ダイオードの容量値は大きくなって共振周波数が下がり、ＬＰＦの出力電圧が下がると可変容量ダイオードの容量値は小さくなって共振周波数が上がるような制御信号が可変共振器へ送信される。これによって、ＶＣＯのｆ／ｖ感度のばらつきを補正する作用が働き、ＶＣＯのｆ／ｖ感度は最適な値に制御される。
【００２０】
また、本発明の発振制御装置によれば、可変共振器を構成する可変容量ダイオードの割合を多くすることによって、ＬＰＦの出力電圧の変化に対して周波数変化幅を広くすることができるのでｆ／ｖ感度を高くすること可能となる。その結果、ＶＣＯの周波数可変範囲を最適に保ちながらｆ／ｖ感度を最適値に補正することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の発振制御装置は、少なくとも、制御信号に応じて共振周波数の変化幅を可変させる可変共振器と、その可変共振器の共振周波数で発振する発振器を有する電圧制御発振器（ＶＣＯ）と、ローパスフィルタ（ＬＰＦ）の出力信号を入力し、ＶＣＯのｆ／ｖ感度を検出して可変共振器の制御信号を生成する可変共振器制御信号生成部とから構成される。このような構成によって、可変共振器制御信号生成部は、ＶＣＯのｆ／ｖ感度が低い方へばらついた場合は、ｆ／ｖ感度が基準値になるように可変共振器の共振周波数の変化幅を広くしてｆ／ｖ感度を高くし、ＶＣＯのｆ／ｖ感度が高い方へばらついた場合は、ｆ／ｖ感度が基準値になるように可変共振器の共振周波数の変化幅を狭くしてｆ／ｖ感度を低くするような制御信号を生成する。このようにして、ＶＣＯのｆ／ｖ感度のばらつきを補正して、ＰＬＬとしてのＣ／Ｎ感度の劣化や周波数選択範囲が狭くなるなどの特性劣化を防ぐことにより、ＰＬＬとしての動作の安定化と特性劣化の防止を実現している。
【００２２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態に用いる図面において、同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１における発振制御装置の構成を示すブロック図である。
【００２４】
図１に示す発振制御装置は、可変共振器２および発振器３を備えるＶＣＯ１、データラッチ回路４、電圧検知回路５、分周器６、位相比較器７、ならびにローパスフィルタ（ＬＰＦ）８を備えた構成となっている。また、データラッチ回路４と電圧検知回路５とによって可変共振器制御信号生成部１０が構成され、さらに、ＶＣＯ１の可変共振器２と可変共振器制御信号生成部１０とによって可変共振器自動調整部１１が構成されている。なお、分周器６と位相比較器７とＬＰＦ８とＶＣＯ１とによって周知のＰＬＬが構成されている。すなわち、実施の形態１における発振制御装置は、可変共振器制御信号生成部１０と可変共振器自動調整部１１が構成されている点に特徴がある。
【００２５】
すなわち、可変共振器自動調整部１１は、制御信号に応じて共振周波数の変化幅を可変する可変共振器２と、ＰＬＬの構成要素であるＬＰＦ８の出力信号を入力し、ＶＣＯ１のｆ／ｖ感度を検出して可変共振器２の制御信号を生成する可変共振器制御信号生成部１０とから構成される。また、可変共振器制御信号生成部１０は、ＶＣＯ１のｆ／ｖ感度が低い方へばらついた場合は、可変共振器２の共振周波数の変化幅を広くしてｆ／ｖ感度を高くし、ＶＣＯ１のｆ／ｖ感度が高い方へばらついた場合は、可変共振器２の共振周波数の変化幅を狭くしてｆ／ｖ感度を低くする制御信号を生成する機能を有している。なお、実施の形態１の発振制御装置では、可変共振器制御信号生成部１０のデータラッチ回路４および電圧検知回路５は個別には機能していない。
【００２６】
次に、図１に示す発振制御装置によってＶＣＯのｆ／ｖ感度を最適値に制御する動作を説明する。
【００２７】
図２は、本発明の発振制御装置によって実現されるＶＣＯのｆ／ｖ感度特性図であり、横軸に入力電圧（Ｖ）、縦軸に出力周波数（Ｈｚ）を表わしている。すなわち、図２に示すように、図１の発振制御装置における可変共振器自動調整部１１の制御によって、ＶＣＯのｆ／ｖ感度が低い方へばらついた特性Ｂの場合は、可変共振器２の共振周波数の変化幅を広くすることによって周波数可変範囲が狭くなることを防ぎ、ｆ／ｖ感度基準特性Ａで示される所定の周波数帯域幅になるような制御を行う。また、ＶＣＯのｆ／ｖ感度が高い方へばらついた特性Ｃの場合は、可変共振器２の共振周波数の変化幅を狭くすることによって周波数可変範囲が広くなることを防ぎ、ｆ／ｖ感度基準特性Ａで示される所定の周波数帯域幅になるような制御を行う。
【００２８】
さらに、詳しく説明すると、データラッチ回路４が、ＶＣＯのｆ／ｖ感度を可変共振器２にフィードバックして、ＶＣＯのｆ／ｖ感度がばらついている場合はｆ／ｖ感度基準特性Ａになるように自動調整を行う。すなわち、ｆ／ｖ感度が低い特性Ｂの場合は、固定容量の容量値より電圧制御容量のＶmin時の容量値を大きくしてｆ／ｖ感度を最適にし、ｆ／ｖ感度基準特性Ａになるように自動調整を行う。また、ｆ／ｖ感度が高い特性Ｃの場合は、固定容量の容量値より電圧制御容量のＶmin時の容量値を小さくしてｆ／ｖ感度を最適にし、ｆ／ｖ感度基準特性Ａになるように自動調整を行う。可変共振器自動調整部１１がこのようにしてＶＣＯのｆ／ｖ感度の自動調整を行うことにより、ＰＬＬの安定動作を実現させると共に、Ｃ／Ｎ感度の劣化や周波数選択範囲が狭くなるなどの特性劣化を防止することができる。
【００２９】
（実施の形態２）
本発明の実施の形態２における発振制御装置の構成は、図１に示した実施の形態１の発振制御装置の構成と同じであるが、実施の形態２では可変共振器制御信号生成部１０の機能が変更されている。したがって、図１を用いて、可変共振器制御信号生成部１０の内部について詳細に説明する。
【００３０】
実施の形態２において、可変共振器制御信号生成部１０は、ＰＬＬの構成要素であるＬＰＦ８の出力信号を入力し、所定の閾値電圧を検知する電圧検知回路５と、電圧検知回路５の出力信号を入力し、データを保持して可変共振器２へ制御信号を出力するデータラッチ回路４とによって構成されている。
【００３１】
次に、可変共振器制御信号生成部１０がＶＣＯ１のｆ／ｖ感度を検知して制御信号を出力する動作について説明する。
【００３２】
ＶＣＯ１は、出力信号を基準周波数とした場合は、入力信号は基準電圧でＰＬＬとしてループが動作するように調整される。そして、テストモードとして、ＶＣＯ１を検知周波数にしたときのＬＰＦ８の出力信号を可変共振器制御信号生成部１０の電圧検知回路５により検知し、所定の閾値電圧に対する比較結果をデータラッチ回路４に出力する。すると、データラッチ回路４は、電圧検知回路５からの信号を保持して可変共振器２へ制御信号として出力し、テストモードを終了する。可変共振器制御信号生成部１０のデータラッチ回路４がこのような制御信号を可変共振器２に出力することによって、ＶＣＯのｆ／ｖ感度は最適値に制御される。
【００３３】
（実施の形態３）
図３は、本発明の実施の形態３における電圧検知回路の一例を示す回路図である。すなわち、図３に示す電圧検知回路は、図１における電圧検知回路５の内部構成を示している。図３に示すように、電圧検知回路５は、多数のコンパレータ２０によって構成され、各コンパレータ２０の一方の入力端子はＬＰＦ出力ＳＬに接続されている。また、各コンパレータ２０の他方の入力端子は、それぞれ、閾値１電圧源ＶＲ１、閾値２電圧源ＶＲ２、…、閾値（ｎ−１）電圧源ＶＲｎ−１に接続されている。そして、各コンパレータ２０の出力端子から、それぞれ、コンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、…、コンパレータ（ｎ−１）出力Ｄｎ−１の出力信号が送出されるようになっている。
【００３４】
すなわち、（ｎ−１）個のコンパレータ２０が接続され、一方の入力端子にはＬＰＦ出力ＳＬの電圧が共通に入力され、他方の入力端子である基準入力端子には、それぞれ、閾値１電圧源ＶＲ１、閾値２電圧源ＶＲ２、…、閾値（ｎ−１）電圧源ＶＲｎ−１からの電圧が入力され、それぞれ、コンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、…、コンパレータ（ｎ−１）出力Ｄｎ−１の各出力信号が出力される。
【００３５】
図４は、図３に示す電圧検知回路の動作表を示す図である。すなわち、この図は、コンパレータ２０が２個接続されていて２値の閾値を検知する電圧検知回路５の入出力特性を表に示している。ＬＰＦ８の出力電圧Ｖｔが閾値１電圧源ＶＲ１未満の場合（つまり、Ｖｔ＜ＶＲ１のとき）は、コンパレータ１出力Ｄ１はＬ、コンパレータ２出力Ｄ２はＬとなる。また、ＬＰＦの出力電圧Ｖｔが、閾値１電圧源ＶＲ１以上であって、かつ、閾値２電圧源ＶＲ２未満の場合（つまり、ＶＲ１≦Ｖｔ＜ＶＲ２のときは）、コンパレータ１出力Ｄ１はＨ、コンパレータ２出力Ｄ２はＬとなる。さらに、ＬＰＦの出力電圧Ｖｔが閾値２電圧源ＶＲ２以上の場合（ＶＲ２≦Ｖｔのとき）は、コンパレータ１出力Ｄ１はＨ、コンパレータ２出力Ｄ２はＨとなる。このようにしてコンパレータ２０は、検知電圧に対応したコンパレータ出力信号を送出することができる。
【００３６】
（実施の形態４）
図５は、本発明の実施の形態４におけるデータラッチ回路の一例を示す図である。すなわち、図５に示すデータラッチ回路は、図１におけるデータラッチ回路４の内部構成を示している。図５に示すデータラッチ回路は、１個のＮＡＮＤ２２と、複数のＥＸＯＲ（エクスクルーシブＯＲ）２３と、複数のデータフリップフロップ（ＤＦＦ）２４とによって構成されている。また、Ｓｒはラッチ信号、Ｑ１はデータフリップフロップ１出力、Ｑ２はデータフリップフロップ２出力、Ｑ３はデータフリップフロップ３出力、Ｑｎ−１はデータフリップフロップ（ｎ−１）出力、Ｓ１は可変共振器制御信号１出力、Ｓ２は可変共振器制御信号２出力、Ｓｎ−１は可変共振器制御信号（ｎ−１）出力、Ｓｎは可変共振器制御信号ｎ出力である。
【００３７】
ラッチ信号Ｓｒをデータラッチ回路のクロック入力とし、データフリップフロップ２４が（ｎ−１）個接続される。そして、（ｎ−１）個のデータフリップフロップ２４のデータ入力には、それぞれ、図３に示す（ｎ−１）個のコンパレータ２０の出力であるコンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、コンパレータ３出力Ｄ３、…、コンパレータ（ｎ−１）出力Ｄｎ−１が接続される。また、（ｎ−１）個のデータフリップフロップ２４の出力は、データフリップフロップ１出力Ｑ１、データフリップフロップ２出力Ｑ２、データフリップフロップ３出力Ｑ３、…、データフリップフロップ（ｎ−１）出力Ｑｎ−１となる。
【００３８】
各データフリップフロップ２４は、図３に示す（ｎ−１）個のコンパレータ２０の出力であるコンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、コンパレータ３出力Ｄ３、…、コンパレータ（ｎ−１）出力Ｄｎ−１から入力される信号を、ラッチ信号Ｓｒの立ち上がりエッジをトリガとして、データフリップフロップ１出力Ｑ１、データフリップフロップ２出力Ｑ２、データフリップフロップ３出力Ｑ３、…、データフリップフロップ（ｎ−１）出力Ｑｎ−１に出力し、次のラッチ信号Ｓｒが入力されるまで出力信号を保持する。
【００３９】
さらに、（ｎ−１）個のデータフリップフロップ２４の出力Ｑ１、Ｑ２、Ｑ３、…、Ｑｎ-１を入力として（ｎ−１）個のＥＸＯＲ２３が接続されている。すなわち、（ｎ−１）個のデータフリップフロップ２４の出力であるデータフリップフロップ１出力Ｑ１とデータフリップフロップ２出力Ｑ２は第１のＥＸＯＲ２３の入力に、データフリップフロップ２出力Ｑ２とデータフリップフロップ３出力Ｑ３は第２のＥＸＯＲ２３の入力に、…、データフリップフロップ（ｎ−２）出力Ｑｎ−２とデータフリップフロップ（ｎ−１）出力Ｑｎ−１は第（ｎ−２）のＥＸＯＲ２３の入力に、データフリップフロップ（ｎ−１）出力Ｑｎ−１とグランドが第（ｎ−１）ＥＸＯＲ２３の入力に、それぞれ接続される。そして、各ＥＸＯＲ２３の出力には、可変共振器制御信号２出力Ｓ２、可変共振器制御信号３出力Ｓ３、…、可変共振器制御信号（ｎ−１）出力Ｓｎ−１、可変共振器制御信号ｎ出力Ｓｎが接続される。すなわち、接続する最後のデータフリップフロップ出力を入力とするＥＸＯＲ２３のもう一つの入力は必ずグランドとする。さらに、（ｎ−１）個のＥＸＯＲ２３の出力であるＥＸＯＲ１出力Ｓ２、ＥＸＯＲ２出力Ｓ３、…、ＥＸＯＲ（ｎ−２）出力Ｓｎ−１、ＥＸＯＲ（ｎ−１）出力Ｓｎを入力として１個のＮＡＮＤ２２が接続され、出力は可変共振器制御信号１出力Ｓ１となる。
【００４０】
図６は、図５に示すデータラッチ回路の動作表を示す図である。すなわち、図６は、図５のＥＸＯＲ２３とデータフリップフロップ２４とが２個ずつ接続された場合の入出力特性を表に示している。例えば、コンパレータ１出力Ｄ１がＬ、コンパレータ２出力Ｄ２がＬの場合は、データフリップフロップ１出力Ｑ１はＬ、データフリップフロップ２出力Ｑ２はＬとなるので、図１の可変共振器２へ入力される可変共振器制御信号Ｓ１がＨとなる。以下、図６に示すように、各コンパレータの出力Ｄ１、Ｄ２のＨ／Ｌ条件によって、可変共振器２へ入力される可変共振器制御信号Ｓ１、Ｓ２、Ｓ３のいずれかがＨとなる。
【００４１】
（実施の形態５）
本発明の実施の形態５は、図１に示す実施の形態１における可変共振器２を変更したものであるので、可変共振器２について詳細に説明する。
【００４２】
図７は、本発明の実施の形態５に適用される可変共振器の一例を示す構成図である。図７に示す可変共振器２は、インダクタ２６と可変容量２７とが並列に接続された構成になっていて、可変容量２７にＬＰＦ出力信号ＳＬと可変共振器制御信号ＳＶとが入力される。すなわち、この可変共振器２は、ＰＬＬの構成要素であるＬＰＦ８の出力信号（ＬＰＦ出力信号ＳＬ）とデータラッチ回路４の可変共振器制御信号ＳＶとが入力され、ＬＰＦ出力信号ＳＬによって容量値を変化させ、可変共振器制御信号ＳＶによって容量値の変化幅を調整できるように構成されている。このような構成により、ＬＰＦ出力信号ＳＬと可変共振器制御信号ＳＶとによって可変容量２７を変化させて可変共振器２を制御することによって、ＶＣＯ１のｆ／ｖ感度を最適値に調整することができる。
【００４３】
ここで、可変共振器２の共振周波数ｆは、次の式（１）で表わされる。
【数１】
2006174088.tif 000003
但し、Ｌはインダクタ２６の値、Ｃは可変容量２７の値である。
【００４４】
（実施の形態６）
図８は、本発明の実施の形態６における可変容量の一例を示す回路図である。すなわち、図８は、図７における可変容量２７の具体的な例を示している。図８に示す可変容量２７は、第１の可変容量ダイオードＣvar１ａ、Ｃvar１ｂ、第２の可変容量ダイオードＣvar２ａ、Ｃvar２ｂ、…、第ｎの可変容量ダイオードＣvarｎａ、Ｃvarｎｂ、第１の容量Ｃ１、第２の容量Ｃ２、…、第ｎの容量Ｃｎ、第１のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ１ｃ、ＳＷ１ｄ、第２のスイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄ、…、第ｎのスイッチＳＷｎａ、ＳＷｎｂ、ＳＷｎｃ、ＳＷｎｄを備えた構成となっている。
【００４５】
なお、第１のスイッチＳＷ１、第２のスイッチＳＷ２、…、第ｎのスイッチＳＷｎは、それぞれ、図５に示すデータラッチ回路からの可変共振器制御信号Ｓ１、Ｓ２、…、ＳｎによってＯＮ／ＯＦＦ制御される。すなわち、第１のスイッチＳＷ１、第２のスイッチＳＷ２、…、第ｎのスイッチＳＷｎは、それぞれ、可変共振器制御信号Ｓ１、Ｓ２、…、ＳｎがＬのときＯＦＦ状態となり、ＨのときＯＮ状態となる。
【００４６】
図８に示す可変容量２７の第１の系統は、第１のＡスイッチＳＷ１ａ―第１のＡ可変容量ダイオードＣvar１ａのカソード側―同アノード側―第１のＢ可変容量ダイオードＣvar１ｂのアノード側―同カソード側―第１のＢスイッチＳＷ１ｂの直列系統と、第１のＣスイッチＳＷ１ｃ―第１の容量Ｃ１―第１のＤスイッチＳＷ１ｄの直列系統とが並列に接続されて第１の可変容量回路を構成している。なお、第１のＡ可変容量ダイオードＣvar１ａのアノード側と第１のＢ可変容量ダイオードＣvar１ｂのアノード側との接続点にはＬＰＦ出力ＳＬが接続されている。
【００４７】
また、第２の系統は、第２のＡスイッチＳＷ２ａ―第２のＡ可変容量ダイオードＣvar２ａのカソード側―同アノード側―第２のＢ可変容量ダイオードＣvar２ｂのアノード側―同カソード側―第２のＢスイッチＳＷ２ｂの直列系統と、第２のＣスイッチＳＷ２ｃ―第２の容量Ｃ２―第２のＤスイッチＳＷ２ｄの直列系統とが並列に接続されて第２の可変容量回路を構成している。なお、第２のＡ可変容量ダイオードＣvar２ａのアノード側と第２のＢ可変容量ダイオードＣvar２ｂのアノード側との接続点にはＬＰＦ出力ＳＬが接続されている。
【００４８】
また、第ｎの系統は、第ｎのＡスイッチＳＷｎａ―第ｎのＡ可変容量ダイオードＣvarｎａのカソード側―同アノード側―第ｎのＢ可変容量ダイオードＣvarｎｂのアノード側―同カソード側―第ｎのＢスイッチＳＷｎｂの直列系統と、第ｎのＣスイッチＳＷｎｃ―第ｎの容量Ｃｎ―第ｎのＤスイッチＳＷｎｄの直列系統とが並列に接続されて第ｎの可変容量回路を構成している。なお、第ｎのＡ可変容量ダイオードＣvarｎａのアノード側と第ｎのＢ可変容量ダイオードＣvarｎｂのアノード側との接続点にはＬＰＦ出力ＳＬが接続されている。
【００４９】
図９は、図８に示す可変容量ダイオードの電圧依存特性を示す図である。可変容量ダイオードは図９中の左側のようなシンボルで表示され、ＡがカソードでＢがアノードである。図９中の右側の電圧依存特性は、横軸にカソードＡとアノードＢとの電位差Ｖを表わし、縦軸に可変容量ダイオードの容量値を表わしている。カソードＡの電圧がアノードＢの電圧よりも高い場合は、電位差Ｖが大きくなるに従って可変容量ダイオードの容量値は小さくなり、電位差Ｖが小さくなれば可変容量ダイオードの容量値は大きくなる。
【００５０】
図１０は、本発明の実施の形態６におけるＶＣＯのｆ／ｖ感度を検知する特性図であり、横軸にＰＬＬロック電圧Ｖｔ（Ｖ）を表わし、縦軸にＶＣＯ出力周波数（Ｈｚ）を表わしている。また、パラメータとして、ｆ／ｖ感度基準特性Ａ、ｆ／ｖ感度が低い特性Ｂ、およびｆ／ｖ感度が高い特性Ｃを示している。ＶＣＯのｆ／ｖ感度を検知する仕組みとしては、Ｆini（セットの基準チャネルＣＨ）で、Ｖｔ（ＰＬＬロック電圧）がＶiniとなるようにＶＣＯを調整し、ｆtest（検知周波数）にＰＬＬをロックさせたときのＶｔ電圧によってｆ／ｖ感度を検知する。
【００５１】
可変容量ダイオードと容量の関係は、ＬＰＦ出力ＳＬが図１０のＶiniのときは次の式（２）、式（３）のようになる。すなわち、ＬＰＦ出力ＳＬ＝Ｖiniのとき、
【数２】
2006174088.tif 000004
【数３】
2006174088.tif 000005
【００５２】
図１１は、本発明の実施の形態６における可変共振器の共振周波数の特性図であり、横軸にＰＬＬロック電圧Ｖｔを表わし、縦軸にＶＣＯ出力周波数を表わしている。すなわち、この図は、図７の可変共振器２を図８の可変容量２７に適用したときのＶＣＯのｆ／ｖ感度を示す特性図である。前述の式（１）および式（３）と、図９に示した可変容量ダイオードの電圧依存特性から、ＬＰＦ出力ＳＬの電圧が上がると可変容量ダイオードの容量値は大きくなるので共振周波数は下がる。また、ＬＰＦ出力ＳＬの電圧が下がると可変容量ダイオードの容量値は小さくなるので共振周波数は上がる。これによって、ＶＣＯのｆ／ｖ感度を最適値に制御することができる。
【００５３】
（実施の形態７）
図１２は、本発明の実施の形態７における可変容量の実施例を示す回路図である。すなわち、図１２は、図１に示す可変共振器自動調整部１１を、ＶＣＯ１、発振器３、図３に示す電圧検知回路５、図５に示すデータラッチ回路４、図７に示す可変共振器２、および図８に示す可変容量２７によって構成した可変容量の一例を示す回路図である。
【００５４】
図１２において、ＬＰＦ８の出力は、可変容量２７のＬＰＦ出力ＳＬと、電圧検知回路５のＬＰＦ出力ＳＬに入力され、検知結果は、コンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、…、コンパレータ（ｎ−１）出力Ｄｎ−１に出力され、データラッチ回路４の同じ符号で示される入力に接続される。また、データラッチ回路４は、ラッチ信号Ｓｒの立ち上がりエッジを受けて、コンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、…、コンパレータ（ｎ−１）出力Ｄｎ−１に入力された信号をデータフリップフロップ１出力Ｑ１、データフリップフロップ２出力Ｑ２、データフリップフロップ３出力Ｑ３、…、データフリップフロップ（ｎ−１）出力Ｑｎ−１に出力する。そして、ラッチ信号Ｓｒから入力があるまで出力信号を保持し、各ＥＸＯＲ２３は各データフリップフロップ２４の出力を受けて、ＥＸＯＲ１出力Ｓ２、ＥＸＯＲ２出力Ｓ３、…、ＥＸＯＲ（ｎ−２）出力Ｓｎ−１、ＥＸＯＲ（ｎ−１）出力Ｓｎを出力する。また、ＮＡＮＤ２２は各ＥＸＯＲ２３の出力を受けて、ＮＡＮＤ出力Ｓ１を出力する。各ＥＸＯＲ２３とＮＡＮＤ２２の出力は、可変共振器制御信号Ｓ１、可変共振器制御信号Ｓ２、…、可変共振器制御信号Ｓｎ−１、可変共振器制御信号Ｓｎとして、可変容量２７の同じ符号で示される入力に接続され、第１のスイッチＳＷ１、第２のスイッチＳＷ２、…、第２のスイッチＳＷｎを切換える。
【００５５】
前述したように、図１０は、図３に示す電圧検知回路５においてコンパレータ２０が２個接続されたときの、２値の閾値を検知する電圧検知回路であった場合のＶＣＯ１のｆ／ｖ感度を検知する特性図である。したがって、図１０を用いて、図１２に示す可変容量２７の回路において、電圧検知回路５とデータラッチ回路４がＶＣＯ１のｆ／ｖ感度を検知して制御信号を出力するときの動作を説明する。
【００５６】
図１０に示すように、ＶＣＯ１は、調整過程では基準周波数Ｆiniにおいて基準電圧Ｖiniに調整される。この状態において、ＶＣＯ１のｆ／ｖ感度を検知するテストモードとして、ＰＬＬのロック周波数を検知周波数ｆtestに設定し、ＬＰＦ８の出力を電圧検知回路５により電圧検知し、２値の閾値のうちどの閾値で動作するかによって、ＶＣＯ１のｆ／ｖ感度が、ｆ／ｖ感度基準特性Ａ、ｆ／ｖ感度が低い特性Ｂ、ｆ／ｖ感度が高い特性Ｃのどの感度であるかを検知する。
【００５７】
また、データラッチ回路４は、電圧検知回路５の出力を入力とし、ラッチ信号Ｓｒから入力される信号の立ち上がりエッジを受けて、データフリップフロップ１出力Ｑ１、データフリップフロップ２出力Ｑ２に入力信号であるコンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２を出力する。次に、ラッチ信号Ｓｒから入力があるまで出力信号を保持し、データフリップフロップ２４の出力を受けて、ＥＸＯＲ１出力Ｓ２、ＥＸＯＲ２出力Ｓ３を出力し、ＥＸＯＲ２３の出力を受けて、ＮＡＮＤ出力Ｓ１を出力する。ＥＸＯＲ２３とＮＡＮＤ２２の出力は、可変共振器２の制御信号となり、テストモードを終了し、制御信号を出力する動作を終了する。
【００５８】
このような動作により、可変共振器２の共振周波数変化幅を制御し、図１０のｆ／ｖ感度が低い特性Ｂのように、ＶＣＯ１のｆ／ｖ感度が低い方へばらついた場合でも、図１２の可変容量２７のように可変容量ダイオードの割合を多くすることで、ＬＰＦ出力ＳＬの変化に対しての周波数変化幅が広くなるのでｆ／ｖ感度が高くなり、結果的に、周波数可変範囲を最適に保つことができる。
【００５９】
（実施の形態８）
図１３は、本発明の実施の形態８における可変容量の一例を示す回路図である。すなわち、図１３は、実施の形態５で示した図７の可変容量の具体的な例を示している。
【００６０】
図１３に示す可変容量２７の第１の系統は、第１のＡスイッチＳＷ１ａ―第１のＡ固定容量Ｃ１ａ―第１のＡ可変容量ダイオードＣvar１ａのカソード側―同アノード側―第１のＢ可変容量ダイオードＣvar１ｂのアノード側―同カソード側―第１のＢ固定容量Ｃ１ｂ―第１のＢスイッチＳＷ１ｂの直列接続によって第１の可変容量回路を構成している。なお、第１のＡ固定容量Ｃ１ａと第１のＡ可変容量ダイオードＣvar１ａのカソード側との接続点、および第１のＢ可変容量ダイオードＣvar１ｂのカソード側と第１のＢ固定容量Ｃ１ｂとの接続点にはＬＰＦ出力ＳＬが接続されている。さらに、第１のＡ可変容量ダイオードＣvar１ａのアノード側と第１のＢ可変容量ダイオードＣvar１ｂのアノード側との接続点はグランドに接続されている。
【００６１】
また、第２の系統は、第２のＡスイッチＳＷ２ａ―第２のＡ固定容量Ｃ２ａ―第２のＡ可変容量ダイオードＣvar２ａのカソード側―同アノード側―第２のＢ可変容量ダイオードＣvar２ｂのアノード側―同カソード側―第２のＢ固定容量Ｃ２ｂ―第２のＢスイッチＳＷ２ｂの直列接続によって第２の可変容量回路を構成している。なお、第２のＡ固定容量Ｃ２ａと第２のＡ可変容量ダイオードＣvar２ａのカソード側との接続点、および第２のＢ可変容量ダイオードＣvar２ｂのカソード側と第２のＢ固定容量Ｃ２ｂとの接続点にはＬＰＦ出力ＳＬが接続されている。さらに、第２のＡ可変容量ダイオードＣvar２ａのアノード側と第２のＢ可変容量ダイオードＣvar２ｂのアノード側との接続点はグランドに接続されている。
【００６２】
さらに、第ｎの系統は、第ｎのＡスイッチＳＷｎａ―第ｎのＡ固定容量Ｃｎａ―第ｎのＡ可変容量ダイオードＣvarｎａのカソード側―同アノード側―第ｎのＢ可変容量ダイオードＣvarｎｂのアノード側―同カソード側―第ｎのＢ固定容量Ｃｎｂ―第ｎのＢスイッチＳＷｎｂの直列接続によって第ｎの可変容量回路を構成している。なお、第ｎのＡ固定容量Ｃｎａと第ｎのＡ可変容量ダイオードＣvarｎａのカソード側との接続点、および第ｎのＢ可変容量ダイオードＣvarｎｂのカソード側と第ｎのＢ固定容量Ｃｎｂとの接続点にはＬＰＦ出力ＳＬが接続されている。さらに、第ｎのＡ可変容量ダイオードＣvarｎａのアノード側と第ｎのＢ可変容量ダイオードＣvarｎｂのアノード側との接続点はグランドに接続されている。
【００６３】
また、第１のスイッチＳＷ１ａ、ＳＷ１ｂ、第２のスイッチＳＷ２ａ、ＳＷ２ｂ、…、第ｎのスイッチＳＷｎａ、ＳＷｎｂは、それぞれ、図５に示すデータラッチ回路からの可変共振器制御信号Ｓ１、Ｓ２、…、ＳｎによってＯＮ／ＯＦＦ制御される。すなわち、これらのスイッチは、それぞれ、可変共振器制御信号Ｓ１、Ｓ２、…、ＳｎがＬのときＯＦＦ状態となり、ＨのときＯＮ状態となる。
【００６４】
前述した図９は、図１３に示す可変容量ダイオードの電圧依存特性を示している。可変容量ダイオードは図９中の左側のシンボルで表示され、ＡがカソードでＢがアノードである。図９中の右側の電圧依存特性は、横軸にカソードＡとアノードＢとの電位差Ｖを表わし、縦軸に可変容量ダイオードの容量値を表わしている。カソードＡの電圧がアノードＢの電圧よりも高い場合は、電位差Ｖが大きくなるに従って可変容量ダイオードの容量値は小さくなり、電位差Ｖが小さくなれば可変容量ダイオードの容量値は大きくなる。可変ダイオードと容量の関係は、ＬＰＦ出力ＳＬが図１０のＶiniの場合は、次の式（４）および式（５）のように表わされる。すなわち、ＬＰＦ出力ＳＬ＝Ｖiniのとき、
【数４】
2006174088.tif 000006
【数５】
2006174088.tif 000007
【００６５】
図１４は、本発明の実施の形態８における可変共振器の共振周波数の特性図である。すなわち、この図は、図７の可変共振器２を図１３の可変容量２７に適用したときのＶＣＯ１のｆ／ｖ感度を示す特性図である。横軸のＶｔはＬＰＦ出力ＳＬの電圧、縦軸の周波数は図７に示す可変共振器２の共振周波数である。前述の式（１）および式（５）と図９に示した可変容量ダイオードの電圧依存特性から、ＬＰＦ出力ＳＬの電圧Ｖｔが上がると、可変容量ダイオードの容量値は小さくなるので共振周波数は上がる。また、ＬＰＦ出力ＳＬの電圧Ｖｔが下がると、可変容量ダイオードの容量値は大きくなるので共振周波数は下がる。
【００６６】
（実施の形態９）
図１５は、本発明の実施の形態９における可変容量の一例を示す回路図である。すなわち、図１５は、図１に示す可変共振器自動調整部１１を、ＶＣＯ１、発振器３、図３に示す電圧検知回路５、図５に示すデータラッチ回路４、図７に示す可変共振器２、および図１３に示す可変容量２７によって構成した回路図である。
【００６７】
図１５において、ＶＣＯ１の入力であるＬＰＦ８の出力ＳＬは、可変容量２７のＬＰＦ出力ＳＬと、電圧検知回路５のＬＰＦ出力ＳＬに入力され、検知結果は、コンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、…、コンパレータ（ｎ−１）出力Ｄｎ−１に出力される。さらに、データラッチ回路４の同じ符号で示される入力に接続され、データラッチ回路４は、ラッチ信号Ｓｒの立ち上がりエッジを受けて、コンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２、…、コンパレータ（ｎ−１）出力Ｄｎ−１に入力された信号をデータフリップフロップ１出力Ｑ１、データフリップフロップ２出力Ｑ２、データフリップフロップ３出力Ｑ３、…、データフリップフロップ（ｎ−１）出力Ｑｎ−１に出力する。
【００６８】
そして、データラッチ回路４は、ラッチ信号Ｓｒから入力があるまで出力信号を保持し、各ＥＸＯＲ２３は各データフリップフロップ２４の出力を受けて、ＥＸＯＲ１出力Ｓ２、ＥＸＯＲ２出力Ｓ３、…、ＥＸＯＲ（ｎ−２）出力Ｓｎ−１、ＥＸＯＲ（ｎ−１）出力Ｓｎを出力する。さらに、ＮＡＮＤ２２はＥＸＯＲ２３の出力を受けて、ＮＡＮＤ出力Ｓ１を出力する。各ＥＸＯＲ２３とＮＡＮＤ２２の出力は、可変共振器制御信号Ｓ１、可変共振器制御信号Ｓ２、…、可変共振器制御信号Ｓｎ−１、可変共振器制御信号Ｓｎとして、可変容量２７の同じ符号で示される入力に接続され、第１のスイッチＳＷ１、第２のスイッチＳＷ２、…、第ｎのスイッチＳＷｎを切り替える。
【００６９】
前述の図１０は、図３に示す電圧検知回路５において、コンパレータ２０が２個接続された、２値の閾値を検知する電圧検知回路であった場合の、ＶＣＯ１のｆ／ｖ感度を検知する特性図である。したがって、図１０を用いて、図１５に示す可変容量の回路において、電圧検知回路５とデータラッチ回路４がＶＣＯ１のｆ／ｖ感度を検知して制御信号を出力する動作を説明する。
【００７０】
図１０に示すように、ＶＣＯ１は、調整中において、基準周波数Ｆiniにおいて基準電圧Ｖiniに調整される。この状態において、ＶＣＯ１のｆ／ｖ感度を検知するテストモードとして、ＰＬＬのロック周波数を検知周波数ｆtestに設定し、ＬＰＦ８出力を電圧検知回路５により電圧検知し、２値の閾値のうち、どの閾値で動作するかで、ＶＣＯ１のｆ／ｖ感度が、ｆ／ｖ感度基準特性Ａ、ｆ／ｖ感度が低い特性Ｂ、ｆ／ｖ感度が高い特性Ｃのいずれであるかを検知する。
【００７１】
また、データラッチ回路４は、電圧検知回路５の出力を入力とし、ラッチ信号Ｓｒから入力される信号の立ち上がりエッジを受けて、データフリップフロップ１出力Ｑ１、データフリップフロップ２出力Ｑ２に入力信号であるコンパレータ１出力Ｄ１、コンパレータ２出力Ｄ２を出力し、次にラッチ信号Ｓｒから入力があるまで出力信号を保持し、データフリップフロップ２４の出力を受けて、ＥＸＯＲ１出力Ｓ２、ＥＸＯＲ２出力Ｓ３を出力し、ＥＸＯＲ２３の出力を受けて、ＮＡＮＤ出力Ｓ１を出力する。各ＥＸＯＲ２３とＮＡＮＤ２２の出力は、可変共振器２の制御信号をとなり、テストモードを終了し、制御信号を出力する動作を終了する。
【００７２】
このような動作により、可変共振器２の共振周波数変化幅を制御し、図１０のｆ／ｖ感度が高い特性Ｃのように、電圧制御発振器１のｆ／ｖ感度が高い方へばらついた場合でも、図１５で示した可変容量２７の可変容量ダイオードの割合を多くすることで、ＬＰＦ出力ＳＬの変化に対しての周波数変化幅が狭くなるので、ＶＣＯ１のｆ／ｖ感度が低くなり、結果的に周波数可変範囲を最適に保つことができる。
【００７３】
（実施の形態１０）
図１６は、本発明の実施の形態１０における発振制御装置および送信装置の構成を示すブロック図である。
【００７４】
図１６の構成は、図１に示す発振制御装置に対して、音声信号Ｓｖを入力するマイク１３、ベースバンド部１４、送信器１５、およびアンテナ１６からなる送信装置が追加されたものである。すなわち、図１６の構成は、図１に示すような実施の形態２に適用される発振制御装置に、音声信号Ｓｖを入力するマイク１３を接続し、マイク１３の出力を入力とした音声信号処理を行って、発振制御装置に変調信号を出力するベースバンド部１４を接続し、さらに、発振制御装置の出力に送信器１５とアンテナ１６を接続したものである。
【００７５】
図１６において、音声信号Ｓｖがマイク１３に入力されると、マイク１３の出力はベースバンド部１４に入力されて音声信号処理が行われ、変調信号として発振制御装置に出力される。さらに、発振制御装置から出力される変調された送信信号は、送信器１５により所定の送信周波数帯域幅に制限を受け、増幅されてアンテナ１６より空間に伝送される。このとき、ＶＣＯ１のｆ／ｖ感度は最適値に調整される。
【００７６】
（実施の形態１１）
図１７は、本発明の実施の形態１１における発振制御装置の構成を示すブロック図である。なお、図１７において、図１と同じ構成要素については同じ符号を用いているので説明を省略する。
【００７７】
図１７に示す発振制御装置は、図１に示す発振制御装置の可変共振器制御信号生成部１０を変更したものであるため変更点についてのみ説明する。すなわち、図１７に示す発振制御装置では、可変共振器制御信号生成部１０の一部を変更してＣＰＵ１７とシリアルデコーダ１８を追加している。
【００７８】
図１７に示す実施の形態１１の発振制御装置の特徴は、ＰＬＬの構成要素であるＬＰＦ８の出力を入力とし、所定の閾値電圧を検知する電圧検知回路５と、電圧検知回路５の出力を入力として、所定の閾値電圧に対する比較結果により所定のシリアルデータを出力するＣＰＵ１７と、ＣＰＵ１７の出力するシリアルデータを入力とし、シリアルパラレル変換を行い可変共振器２の共振周波数変化幅を制御するシリアルデコーダ１８とを備えた点である。ＣＰＵ１７は、ＶＣＯ１のｆ／ｖ感度が低い方へばらついた場合は、可変共振器２の共振周波数の変化幅を広くし、ｆ／ｖ感度が高い方へばらついた場合は、変化幅を狭くするようなシリアルデータを生成する機能を有している。
【００７９】
図１８は、本発明の実施の形態１１で実現されるＶＣＯのｆ／ｖ感度の特性図であり、横軸に入力電圧（Ｖ）、縦軸に出力周波数（Ｈｚ）を表わしている。
【００８０】
図１８に示すように、ｆ／ｖ感度が低い特性ＢのようにＶＣＯ１のｆ／ｖ感度が低くばらつく場合は、ＣＰＵ１７の制御によって可変共振器の共振周波数の変化幅を広くすることでｆ／ｖ感度基準特性Ａにし、ｆ／ｖ感度が高い特性ＣのようにＶＣＯ１のｆ／ｖ感度が高くばらつく場合は、可変共振器の共振周波数の変化幅を狭くすることでｆ／ｖ感度基準特性Ａにして、ＰＬＬの特性劣化を防ぐことができる。
【００８１】
（実施の形態１２）
図１９は、本発明の実施の形態１２における、発振制御装置のｆ／ｖ感度の調整方法を示すフローチャートである。
【００８２】
ＶＣＯ１のｆ／ｖ感度のばらつきを検出・調整する手順として、まず、ＰＬＬ回路を図１０に示す基準周波数Ｆiniに設定し（ステップＳ１）、次に、ＰＬＬ回路の構成要素であるＶＣＯ１を、基準周波数Ｆiniにおいて基準電圧Ｖiniに調整する（ステップＳ２）。さらに、ＰＬＬ回路を検知周波数ｆtestに設定する（ステップＳ３）。
【００８３】
そして、ＬＰＦの出力を所定の閾値で電圧検知し、どの閾値で動作するかによって、ＶＣＯ１のｆ／ｖ感度が、ｆ／ｖ感度基準特性Ａ、ｆ／ｖ感度が低い特性Ｂ、ｆ／ｖ感度が高い特性Ｃのいずれの感度であるかを検知する（ステップＳ４）。次に、電圧検知の結果を制御信号の出力として保持する（ステップＳ５）。そして、検出結果により共振器の共振周波数の変化幅を調整するために、ｆ／ｖ感度が低い方へばらついた場合は共振器の共振周波数の変化幅を広くし、ｆ／ｖ感度が高い方へばらついた場合は共振器の共振周波数の変化幅を狭くすることによって、ＶＣＯ１のｆ／ｖ感度を最適値に調整する（ステップＳ６）。
【００８４】
このような調整方法によれば、図１８のｆ／ｖ感度が低い特性Ｂのように、電圧制御発振器１のｆ／ｖ感度が低い方へばらついた場合は、共振器の共振周波数の変化幅を広くすることで周波数可変範囲が狭くなるのを防ぎ、ｆ／ｖ感度基準特性Ａの特性にすることができる。同様にして、ｆ／ｖ感度が高い特性Ｃのように、電圧制御発振器１のｆ／ｖ感度が高い方へばらついた場合は、共振器の共振周波数の変化幅を狭くすることでＣ／Ｎの劣化を防ぎ、ｆ／ｖ感度基準特性Ａの特性にすることができる。その結果、ＰＬＬとしての特性の劣化を防ぎ安定動作を行わせることができる。
【産業上の利用可能性】
【００８５】
本発明の発振制御装置は、ＶＣＯのｆ／ｖ感度のばらつきを自動調整してばらつきによるＰＬＬの特性劣化を防ぎＰＬＬを安定動作させるので、送信装置などにおいて有効に利用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態１における発振制御装置の構成を示すブロック図
【図２】本発明の発振制御装置によって実現されるＶＣＯのｆ／ｖ感度特性図
【図３】本発明の実施の形態３における電圧検知回路の一例を示す回路図
【図４】図３に示す電圧検知回路の動作表を示す図
【図５】本発明の実施の形態４におけるデータラッチ回路の一例を示す図
【図６】図５に示すデータラッチ回路の動作表を示す図
【図７】本発明の実施の形態５に適用される可変共振器の一例を示す構成図
【図８】本発明の実施の形態６における可変容量の一例を示す回路図
【図９】図８に示す可変容量ダイオードの電圧依存特性を示す図
【図１０】本発明の実施の形態６におけるＶＣＯのｆ／ｖ感度を検知する特性図
【図１１】本発明の実施の形態６における可変共振器の共振周波数の特性図
【図１２】本発明の実施の形態７における可変容量の一例を示す回路図
【図１３】本発明の実施の形態８における可変容量の一例を示す回路図
【図１４】本発明の実施の形態８における可変共振器の共振周波数の特性図
【図１５】本発明の実施の形態９における可変容量の一例を示す回路図
【図１６】本発明の実施の形態１０における発振制御装置および送信装置の構成を示すブロック図
【図１７】本発明の実施の形態１１における発振制御装置の構成を示すブロック図
【図１８】本発明の実施の形態１１で実現されるＶＣＯのｆ／ｖ感度の特性図
【図１９】本発明の実施の形態１２における、発振制御装置のｆ／ｖ感度の調整方法を示すフローチャート
【図２０】従来の発振制御装置の構成を示すブロック図
【図２１】従来のＶＣＯにおけるｆ／ｖ感度のばらつきを示す図
【符号の説明】
【００８７】
１  電圧制御発振器（ＶＣＯ）
２  可変共振器
３  発振器
４  データラッチ回路
５  電圧検知回路
６  分周期
７  位相比較器
８  ローパスフィルタ（ＬＰＦ）
１０  可変共振器制御信号生成部
１１  可変共振器自動調整部
１３  マイク
１４  ベースバンド部
１５  送信器
１６  アンテナ
１７  ＣＰＵ
１８  シリアルデコーダ
２０  コンパレータ
２２  ＮＡＮＤ
２３  ＥＸＯＲ
２４  データフリップフロップ
２６  インダクタ
２７  可変容量
ＳＶ、Ｓ１、Ｓ２、…、Ｓｎ  可変共振器制御信号
ＳＬ  ＬＰＦ出力信号
Ｓｒ  ラッチ信号
Ｓｖ  音声信号
Ｄ１  コンパレータ１出力
Ｄ２  コンパレータ２出力
Ｄ３  コンパレータ３出力
Ｄｎ  コンパレータｎ出力
ＶＲ１  閾値１電圧源
ＶＲ２  閾値２電圧源
ＶＲｎ  閾値ｎ電圧源
Ｑ１  データフリップフロップ１出力
Ｑ２  データフリップフロップ２出力
Ｑ３  データフリップフロップ３出力
Ｑｎ  データフリップフロップｎ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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