(57)【要約】【課題】  メモリセル領域の面積増を防止しつつ低消費電力の半導体記憶装置を構成する。【解決手段】  行列状に配置される複数のメモリセル（Ｍ００〜Ｍｍｎ）を有する複数のメモリセルアレイと、行方向に配置されるメモリセル列に接続されるワード線（ＷＬ）と、前記ワード線（ＷＬ）に平行に設置され、前記メモリセル列の少なくとも一つのメモリセル（Ｍ００〜Ｍｍｎ）に接続される列選択線（ＣＳＬ）とを具備する半導体記憶装置（１）を構成する。そして、前記ワード線（ＷＬ）と前記列選択線（ＣＳＬ）とは、それぞれ、列アドレス信号と行アドレス信号とに基づいて駆動し、前記メモリセル（Ｍ００〜Ｍｍｎ）は、前記メモリセル（Ｍ００〜Ｍｍｎ）に接続される前記ワード線（ＷＬ）と、前記メモリセル（Ｍ００〜Ｍｍｎ）に接続される前記列選択線（ＣＳＬ）との両方が駆動するときに活性化する。【選択図】        図９Ａ
2006134484.tif 000002
【特許請求の範囲】
【請求項１】
互いに複数のメモリセルに渡って連続して同じ方向に延伸する複数のワード線と列選択線を用いて、行列状に配置されたメモリセルのうち、特定のメモリセルを選択することを特徴とする
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
同一のワード線に接続されたメモリセルの内、１／ｎ（ｎは２以上の整数）のメモリセルを活性化させるように論理生成された列選択線を有することを特徴とする
半導体記憶装置。
【請求項３】
請求項１に記載の半導体装置において、
前記メモリセルは、
データ保持部と、
前記データ保持部とビット線との間に各々直列に接続される、ゲートが前記ビット線に接続される第１トランジスタと、
ゲートが前記ワード線に接続される第２トランジスタと
を有する
半導体記憶装置。
【請求項４】
請求項１に記載の半導体装置において、
前記列選択線は、対向するメモリセルの間に配置され、前記対向するメモリセルの各々に列選択信号を供給する
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にビット線の充放電によって書き込み、又は読み出しを行う半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話などに代表される携帯機器が広く普及した事に伴い、バッテリーによる駆動時間延長の必要性から、システムＬＳＩの低消費電力化が必要になってきている。更に、大規模ＬＳＩの開発が進むにつれて、搭載されるメモリ容量も増大する傾向にあり、チップ内でメモリ回路が消費する電力の占める割合が多くなってきている。
【０００３】
メモリ回路の低電力化を目的とした従来技術として特許文献１（特開昭６１−０５４０９７号公報）、特許文献２（特開平０４−２９８８８７号公報）および特許文献３（特開平０５−１０９２８３号公報）に記載された技術が知られている。図１は、上記の特許文献１〜３で開示されている従来技術（以下、従来技術１とする。）の構成を示す回路図である。図１に示されているように、従来技術１におけるメモリ回路１００は、１ビット当たりｍ行ｎ列のメモリセル回路（Ｍ００、Ｍ０１、…）と、行アドレス（ＲＡ０、ＲＡ１）と列アドレス（ＣＡ０、ＣＡ１、…）と、メモリセルを行側から選択するワード線（ＷＬ００、ＷＬ１０、…）と、メモリセルを列側から選択する列選択線（ＣＳＬ１、ＣＳＬ２、…）と、列方向のメモリセル回路に接続されるビット線対（ＤＴ０、ＤＢ０、…）と、行アドレスよりワード線を生成する論理回路（ＲＤ００、ＲＤ１０）と、列アドレスより列選択線を生成する論理回路（ＣＤ０、ＣＤ１、…）で構成されている。
【０００４】
図２は、上記の技術に使用されるメモリセル回路の詳細な構成を示す回路図である。メモリ回路１００に含まれる複数のメモリセル回路（Ｍ１００〜Ｍ１ｍｎ：ｍ、ｎは任意の自然数）は、各々同様の構成であるので、以下ではメモリセル回路Ｍ１００の構成に対応して説明を行う。図２に示されているように、このメモリセル回路Ｍ１００は、複数のインバータで構成されるデータ保持部１０１と、そのデータ保持部１０１に接続されるアクセストランジスタ群１０２とで構成されている。このアクセストランジスタ群１０２は、さらに、二組の直列２段のアクセストランジスタ（１１１、１１２、１２１、１２２）を有している。このアクセストランジスタ群１０２は、アクセストランジスタ１１１とアクセストランジスタ１１２とで一つの組を構成し、アクセストランジスタ１２１とアクセストランジスタ１２２とでもう一つの組を構成している。このメモリセル回路におけるアクセストランジスタの組（１１１と１１２の組および１２１と１２２の組）の一方のゲートにはワード線ＷＬが、他方のゲートには列選択線ＣＳＬが接続される。また、直列２段のアクセストランジスタのデータ保持部と反対側にはビット線対（ＤＴ、ＤＢ）が接続される。
【０００５】
行アドレス信号と列アドレス信号により、メモリ回路１００のワード線と列選択線のそれぞれが一本選択され、選択されたワード信号と列選択線がともに接続されるメモリセルのアクセストランジスタ１１１〜１２２が開き、リードおよびライト動作が該当メモリセルに対して行われる。つまり、ワード線ＷＬ００と列選択線ＣＳＬ０が選択された場合には、メモリセル回路Ｍ１００のみが選択され、１組のビット線対ＤＴ０、ＤＢ０だけが動作する。
【０００６】
このように、メモリセルのアクセストランジスタにワード線と列選択線を接続することにより、動作時に活性化されるメモリセル数をただ一つに制限し、冗長なビット線対の充放電による消費電力を削減する。
【０００７】
また、メモリ回路の低電力化を目的とした従来技術としてさらに、特許文献４（特開平０８−１６７２９１号公報）に記載された技術が知られている。特許文献４に記載の従来技術は（以下、従来技術２とする）、動作時に充放電が行われる冗長なビット線対を削減することで、低電力化を行っている。
【０００８】
図３は、上記の特許文献４で開示されている従来技術の構成を示す回路図である。図８に示されているように、従来技術２におけるメモリ回路２００は、１ビット当たりｍ行ｎ列のメモリセル回路（Ｍ００、Ｍ０１…）と、行アドレス線（ＲＡ０、ＲＡ１）と列アドレス線（ＣＡ０、ＣＡ１…）と、メモリセルを行側から選択するワード線（ＷＬ００、ＷＬ０１…）と、列方向のメモリセル回路に接続されるビット線対（ＤＴ０、ＤＢ０…）と、行アドレスと列アドレスよりワード線を生成する論理回路（ＲＤ００、ＲＤ０１…）とで構成されている。
【０００９】
図４は、メモリ回路２００におけるメモリセル回路の構成を示す回路図である。メモリ回路２００に含まれる複数のメモリセル回路（Ｍ２００〜Ｍ２ｍｎ：ｍ、ｎは任意の自然数）の構成は、各々同様であるので、図４にはメモリセル回路Ｍ２００の構成を例示する。図４に示されるように、メモリセル回路２００は、複数のインバータで構成されるデータ保持部２０１と、データ保持部２０１に接続されるアクセストランジスタ（２１１、２２１）とで構成されている。このメモリセル回路Ｍ２００のアクセストランジスタ（２１１、２２１）のゲートには、ワード線ＷＬが接続され、アクセストランジスタ（２１１、２２１）のデータ保持部２０１の反対側には、ビット線対（ＤＴ、ＤＢ）が接続されている。
【００１０】
行アドレス信号と列アドレス信号により、メモリセル回路のワード線が一本選択され、選択されたワード信号が接続されるメモリセルのアクセストランジスタ（２１１、２２１）が開き、リードおよびライト動作が該当メモリセルに対して行われる。ワード線ＷＬ００が選択された場合には、メモリセルＭ２００，Ｍ２０１，Ｍ２０２，Ｍ２０３が選択され、ビット線対ＤＴ０，ＤＢ０、ＤＴ１，ＤＢ１、ＤＴ２，ＤＢ２、ＤＴ３，ＤＢ３が動作する。
【００１１】
このように、従来のメモリ回路２００は、メモリセル回路（Ｍ２ｍｎ）のアクセストランジスタ（２１１、２２１）に接続されるワード線を複数持つことにより、動作時に活性化されるメモリセル数を制限し、冗長なビット線対の充放電による消費電力を削減している。
【００１２】
【特許文献１】特開昭６１−０５４０９７号公報
【特許文献２】特開平０４−２９８８８７号公報
【特許文献３】特開平０５−１０９２８３号公報
【特許文献４】特開平０８−１６７２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来技術１について、通常のメモリ回路では、一回の動作でメモリセル１個の値だけを読み書きすることはなく、ＣＰＵで処理が行われるデータ幅分（ビット数）のデータの読み書きを同時に行う。従って、複数ビットのデータ入出力を行うメモリ回路の構成と、メモリセル選択時に動作する信号線は、図５のようになる。
【００１４】
しかしながら、従来技術１ではビット毎に列選択線を持つ構成となっており、メモリ回路の動作時にはビット数分の列選択線が動作してしまうため、列選択線で消費される電力の増加を招くこととなる。
【００１５】
一方、従来技術２では、ワード線を複数本持たせる構成である。そのため、図６に示すようにワード線をメモリセル行列の列数分持った構成のときが最も消費電力を削減できる。しかしながら、この構成を実現するためには、レイアウト構造上、ワード線はメモリセル回路上を配線されることになり、配線本数増加によるメモリセル領域の面積増を招く。
【００１６】
また、メモリセル回路のレイアウトを図７に示す。図７を参照すると、データ保持部の上部にアクセストランジスタ（２１１、２２１）が配置される構成となっており、アクセストランジスタのゲート配線（ワード線ＷＬ）は、面積縮小を目的として、隣接するメモリセルと共通のポリ配線で行っている。また、アクセストランジスタのゲート入力であるポリ配線とワード線のメタル配線の接続は、図８のようにメモリセル回路部に一定間隔で配置されたつなぎセル（Ｔ０、Ｔ１）の領域で共有して行っている。つまり、従来技術では、複数のワード線を持つことによって、つなぎセル領域も複数個必要となってしまい、やはり面積増を招くことになってしまう。
【００１７】
従って、面積を優先させてワード線を２本にした場合には、１／２分のビット線対は動作するため、電流削減効果はワード線１本に対して１／２である。
【００１８】
電流削減を優先させた場合には、ワード線を増やさなければならず面積増となると共にワード線本数の増えた分だけビット線対の長さが長くなるなど、メモリセル配置部や周辺回路部での信号配線が長くなる。そのため、これらに起因する信号配線の容量増により思いのほか消費電力が増加してしまうため、単純に列数分の１の効果が得られなくなる。メモリセル領域の面積増を防止しつつ低消費電力の半導体記憶装置が望まれている。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
上記課題を解決するために、行列状に配置される複数のメモリセル（Ｍ００〜Ｍｍｎ）を有する複数のメモリセルアレイと、行方向に配置されるメモリセル列に接続されるワード線（ＷＬ）と、前記ワード線（ＷＬ）に平行に設置され、前記メモリセル列の少なくとも一つのメモリセル（Ｍ００〜Ｍｍｎ）に接続される列選択線（ＣＳＬ）とを具備する半導体記憶装置（１）を構成する。そして、前記ワード線（ＷＬ）と前記列選択線（ＣＳＬ）とは、それぞれ、列アドレス信号と行アドレス信号とに基づいて駆動し、前記メモリセル（Ｍ００〜Ｍｍｎ）は、前記メモリセル（Ｍ００〜Ｍｍｎ）に接続される前記ワード線（ＷＬ）と、前記メモリセル（Ｍ００〜Ｍｍｎ）に接続される前記列選択線（ＣＳＬ）との両方が駆動するときに活性化する。
【００２１】
ここで、ワード線と平行に配置される列選択線は、複数のメモリセルアレイに渡って配置されていることが好ましい。その列選択線は、各々のメモリセルアレイで、その中に含まれるメモリセルの少なくとも一つと接続されていることが好ましい。そのため、一本の列選択線が同時に複数のメモリセルをアクティブにすることが出来る。
【発明の効果】
【００２２】
本発明によると、メモリ回路において、無駄に消費されていた動作に関係ないカラムのビット線対で消費される電力を削減できる。また、少ない本数の列選択線でメモリ回路を構成することができる。そのため動作する配線の総容量減少できるので、信号線で消費される電力を削減できる。また、従来のメモリ回路に比較して同等の低消費電力効果を得ようとした場合に、面積増を抑えて低消費電力の回路を構成できる。さらに、低消費電力効果を大きくした場合の面積増が少ないため、信号配線の容量増による低消費電力効果の減少率が小さいメモリ回路を構成することが出来る。
【発明を実施するための最良の形態】
【００２３】
［第１の実施形態］
以下に、図面を参照して本発明を実施するための形態について述べる。図９Ａは、第１の実施形態に述べる半導体記憶装置の構成を示す回路図である。図９Ａに示されているように、本実施の形態の半導体記憶装置は、直列２段のアクセストランジスタを持つｍ行ｎ列の行列状に配置されたメモリセル回路（Ｍ００、Ｍ０１、…）と、行アドレス線（ＲＡ０、ＲＡ１）と、列アドレス線（ＣＡ０、ＣＡ１、…）と、メモリセルを行側から選択するワード線（ＷＬ００、ＷＬ０１、…）と、列選択線（ＣＳＬ０、ＣＳＬ１、…、と、列方向のメモリセル回路に接続されるビット線対７−ｎ（ＤＴ０＿ＤＢ０、ＤＴ１＿ＤＢ１、…）と、行アドレス信号と列アドレス信号に応答してワード線を駆動する第１論理回路（ＲＤ００、ＲＤ０１、…）と、行アドレス信号と列アドレス信号に応答して列選択線（ＣＳＬ０、ＣＳＬ１、…）を駆動する第２論理回路（ＣＤ０、ＣＤ１、…）とを含んで構成されている。なお、図９Ａに示されているメモリ回路１は、複数のメモリセル回路（Ｍ００〜Ｍ０７、Ｍ１０〜Ｍ１７）を備え、８列構成の回路であるが、これは本発明を適用するメモリ回路の構成を限定するものではない。また、複数のワード線や複数の列選択線を個々に識別する必要がある場合のみ、数字付の符号を使用して説明を行うものとする。数字付の符号を付されていない各信号線（ワード線、ビット線対など）に関しては、どの部分の信号線であるかは任意であるものとする。
【００２４】
図９Ｂは、第１論理回路（ＲＤ００、ＲＤ０１、…）の具体的な構成を例示する回路図である。なお、複数の第１論理回路（ＲＤ００、ＲＤ０１、…）は同様の構成であるので、第１論理回路ＲＤ１１に対応して説明を行う。図９Ｂを参照すると、第１論理回路ＲＤ１１は、論理和回路と論理積回路とを備えている。図９Ｂに示されているように、第１論理回路ＲＤ１１に含まれる論理和回路は、列アドレス線（ＣＡ４〜ＣＡ７）に接続されている。また、第１論理回路ＲＤ１１に含まれる論理積回路は、行アドレス線ＲＡ１と論理積回路の出力に接続されている。この構成を有することよって、第１論理回路ＲＤ１１は、列アドレス線（ＣＡ４〜ＣＡ７）から供給される列アドレス信号と行アドレス線ＲＡ１から供給される行アドレス信号とに基づいて、ワード線ＷＬ１１を駆動する。
【００２５】
図９Ｃは、第２論理回路（ＣＤ０、ＣＤ１、…）の具体的な構成を例示する回路図である。なお、複数の第２論理回路（ＣＤ０、ＣＤ１、…）は同様の構成であるので、第２論理回路ＣＤ３に対応して説明を行う。図９Ｃを参照すると、第２論理回路ＣＤ３は、行アドレス線ＲＡ０と行アドレス線ＲＡ１との各々に接続される第１論理和回路と、列アドレス線ＣＡ４と列アドレス線ＣＡ７との各々に接続される第２論理和回路と、第１論理和回路と第２論理和回路との出力に接続される論理積回路とを備えている。この構成を有することよって、この第２論理回路ＣＤ３に含まれる論理積回路は、列アドレス線ＣＡ４、ＣＡ７から供給される列アドレス信号と行アドレス線ＲＡ０、ＲＡ１から供給される行アドレス信号とに基づいて、列選択線ＣＳＬ３を駆動する。
【００２６】
図１０は、メモリセル回路の詳細な構成を示す回路図である。図１０に示されているように、第１の実施形態のメモリセル回路Ｍ００の第１アクセストランジスタ対４（Ａ１１、Ａ２１）のゲートには、ワード線ＷＬが接続され、第２アクセストランジスタ対（Ａ１２、Ａ２２）のゲートには、列選択線ＣＳＬが接続されている。なお、複数のメモリセル回路の構成は各々同様であるので、以下の説明においてはメモリセルＭ００に対応して説明を行う。
【００２７】
図１０を参照すると、このメモリセル回路Ｍ００は、複数のインバータで構成されるデータ保持部２と、そのデータ保持部２に接続されるアクセストランジスタ群３とで構成されている。このアクセストランジスタ群３は、図１０に示されているように、複数のトランジスタ（Ａ１１、Ａ１２、Ａ２１、Ａ２２）で構成されている。第１トランジスタＡ１１のゲートはノードＮ１１を介してワード線ＷＬに接続されている。また、第２トランジスタＡ１２のゲートはノードＮ１２を介して列選択線ＣＳＬに接続されている。同様に、第３トランジスタＡ２１のゲートはノードＮ２１を介してワード線ＷＬに接続されている。そして、第４トランジスタのＡ２２のゲートはＮ２２を介して列選択線ＣＳＬが接続されている。また、図１０を参照すると、第２アクセストランジスタ１２は、ノードＮ１３を介してビット線ＤＴと接続されている。そして、第１トランジスタＡ１１は、その第２トランジスタＡ１２とデータ保持部２との間に接続されている。同様に、第４トランジスタＡ２２は、ノードＮ２３を介してビット線ＤＢと接続されている。そして、第３トランジスタＡ２１は、その第４トランジスタＡ２２とデータ保持部２との間に接続されている。
【００２８】
図１１は、メモリセル回路Ｍ００のレイアウトを示すレイアウト図である。図１１に示されているように、本実施の形態のメモリセル回路Ｍｍｎは、データ保持部２の上部に第１アクセストランジスタ対４（第１トランジスタＡ１１と第３トランジスタＡ２１の組）が配置され、その上部に、さらに第２アクセストランジスタ対５（第２アクセストランジスタＡ１２と第４アクセストランジスタＡ２２の組）が配置されている。本実施形態において、メモリ回路１は列選択線ＣＳＬを行方向に配置している。そのため、上下２セルで共有させることが可能である。つまり、対向する二つのメモリセル回路Ｍｍｎの間に一本の列選択線ＣＳＬを備え、その列選択線ＣＳＬがその二つのメモリセル回路の各々に接続する構成にすることが出来る。したがって、列選択線ＣＳＬを、直列２段のアクセストランジスタの上を通過させる構成にすることで面積増を抑制している。
【００２９】
図１２は、本実施の形態の動作を示すタイミングチャートである。図１２（ａ）は、行アドレス線（ＲＡ０、ＲＡ１）の動作を例示している。図１２（ｂ）は、列アドレス線の動作を例示している。図１２（ｃ）は、ワード線（ＷＬ１１、ＷＬ１０）の動作を例示している。図１２（ｄ）は、列選択線（ＣＬＳ０〜ＣＬＳ３）の動作を示している。図１２（ｅ）は、ワード線（ＷＬ００、ＷＬ０１）の動作を例示している。
【００３０】
図１２に示されているように、選択された行アドレス（ＲＡ０、ＲＡ１）と、選択された列アドレス（ＣＡ０、ＣＡ１、…、ＣＡｎ）がアクティブ（＝Ｈｉｇｈレベル）になることで、選択されたメモリセル回路（Ｍ００、Ｍ０１、…、Ｍｍｎ）の第１アクセストランジスタ４および第２アクセストランジスタ５が活性化される。例えば、時刻ｔ１から時刻ｔ２の期間では、行アドレスＲＡ０と列アドレスＣＡ０とがアクティブであるので、メモリセル回路Ｍ００のアクセストランジスタ群が活性化される。このとき、リード動作時ではメモリセル保持データに基づいてビット線対７−ｎの放電が開始され、ライト動作時にはビット線対の電位に従ってメモリセルに対してデータを書きこむ。
【００３１】
本実施の形態の構成では、ワード線ＷＬがアクティブとなり、列選択線ＣＳＬが非アクティブ（＝Ｌｏｗレベル）となる非選択のメモリセル回路においては、第１アクセストランジスタ対４は活性化するが、第２アクセストランジスタ対５は非活性化の状態となる。そのため、メモリセル回路（Ｍ００〜Ｍｍｎ）は、読み出し動作時にはビット線対７−ｎにはメモリセルデータを伝達しない。同様に、メモリセル回路（Ｍ００〜Ｍｍｎ）は、書きこみ動作時は、書き込みデータがビット線対に伝達されてきても、メモリセル回路（Ｍ００〜Ｍｍｎ）への書きこみを行わない。
【００３２】
また、ワード線ＷＬが非アクティブとなり、列選択線ＣＳＬがアクティブとなる非選択のメモリセル回路（Ｍ００〜Ｍｍｎ）においても、第２アクセストランジスタ対５は活性化するが、第１アクセストランジスタ対４は、非活性化の状態となる。そのため、メモリセル回路（Ｍ００〜Ｍｍｎ）は、読み出し動作時のビット線対７−ｎへのメモリセルデータの伝達、および書き込み動作時のメモリセル回路（Ｍ００〜Ｍｍｎ）への書きこみは行わない。
【００３３】
同様に、ワード線ＷＬ、列選択線ＣＳＬが共に非活性の状態においても、第１アクセストランジスタ対４および第２アクセストランジスタ対５は、非活性の状態である。したがって、メモリセル回路（Ｍ００〜Ｍｍｎ）は、読み出し動作時にビット線対７−ｎへはメモリセルデータを伝達しない。同様に、書きこみ動作時もメモリセルへ書きこみを行わない。
【００３４】
本実施の形態において、ワード線ＷＬと列選択線ＣＳＬが共にアクティブとなるメモリセル回路（Ｍ００〜Ｍｍｎ）のみが活性化されるため、ワード線ＷＬと列選択線ＣＳＬとの組み合わせによって、充放電が行われるビット線対７−ｎを制御することが出来る。従って、１／（ワード線数×列選択線数）の低消費電力効果を得ることが可能である。
【００３５】
図１３は、複数ビットのデータ入出力を行うメモリ回路に本実施の形態のメモリ回路を用いた場合の構成を示す図である。ここで、図１３には、メモリセル選択時に動作する信号線の経路が示されているものとする。図１３参照すると、本発明と従来技術１との相違点は、列アドレスと列選択線の配線方向である。図１３に示されている回路と図５で示されている従来技術１の回路とでは、動作する信号配線の本数に違いがあることが示されている。
【００３６】
ここで、ｍ行ｎ列に配置されたメモリセル回路のＸ−ｓｉｚｅをＸ、Ｙ−ｓｉｚｅをＹ、メモリ回路が入出力するデータのビット幅（ビット数）をＢ、信号線の単位容量をＣｗｉｒｅとした場合、動作する信号線の容量は以下の（１）式で与えられる。また比較の為に、従来技術１の場合の容量を下記（２）式で示す。ここで、Ｘ−ｓｉｚｅおよびＹ−ｓｉｚｅとの定義を図１１を参照して説明する。Ｘ−ｓｉｚｅとは、図１１に示されている座標軸のメモリセル回路のＸ軸方向の大きさであり、Ｙ−ｓｉｚｅとはメモリセル回路のＹ軸方向の大きさである。
【００３７】
｛（Ｙ×ｍ×１）＋（Ｘ×ｎ×Ｂ）＋（Ｙ×ｍ×１）＋（Ｘ×ｎ×Ｂ）｝×Ｃｗｉｒｅ
＝（Ｘ×ｎ×Ｂ×Ｃｗｉｒｅ）×２＋Ｙ×ｍ×Ｃｗｉｒｅ×２  …  （１）
｛（Ｙ×ｍ×１）＋（Ｘ×ｎ×Ｂ）＋（Ｘ×ｎ×Ｂ）＋（Ｙ×ｍ×Ｂ）｝×Ｃｗｉｒｅ
＝（Ｘ×ｎ×Ｂ×Ｃｗｉｒｅ）×２＋Ｙ×ｍ×Ｃｗｉｒｅ×（Ｂ＋１）  …  （２）
ここで、（１）式における、｛  ｝の中の各項を説明する。第１項（Ｙ×ｍ×１）は行アドレス線の容量を、１は信号線の一本を示している。また、第２項（Ｘ×ｎ×Ｂ）はワード線の容量を示している。さらに第３項（Ｙ×ｍ×１）は列アドレス線の容量を示している。そして第４項の（Ｘ×ｎ×Ｂ）は列選択線の容量を示している。同様に、（２）式における、｛  ｝の中の各項を説明する。第１項（Ｙ×ｍ×１）は行アドレス線の容量を示している。また、第２項（Ｘ×ｎ×Ｂ）はワード線の容量を示している。さらに第３項（Ｘ×ｎ×Ｂ）は列アドレス線の容量を示している。そして、第４項（Ｙ×ｍ×Ｂ）は列選択線の容量を示している。
【００３８】
上記（１）式および（２）式より、本実施の形態と従来技術１での消費電流のビット数依存は図１４のようになり、本発明のほうが動作する配線の総容量が少ないため、低消費電力化には効果絶大であることは明らかである。
【００３９】
次に、本実施の形態と従来技術２との消費電流について以下に述べる。まず、８列構成のメモリセル回路に対して、本発明を用いて活性化ビット線対を一組とした場合のメモリセル配置のイメージを図１５に示す。メモリ回路の動作時に活性化されるビット線対の数は、従来技術では、
”メモリセル列数／ワード線数”
であるのに対し、本発明では、
”メモリセル列数／（ワード線×列選択線）数”
であり、さらに列選択線は上下２セルで共有化できる。そのため、本発明のほうが少ない配線数で活性化ビット線対数を同等とすることができる。また、ワード線数が減るため、ワード線とメタルとポリの接続を行うつなぎセル（Ｔ０、Ｔ１）の領域を減らすことができる。
【００４０】
これらにより、本実施の形態を用いることで、従来技術２よりもメモリセル配置部の面積増を抑制することができる。
【００４１】
ここで、１ビットあたりのメモリセル配置部で消費される電流は、Ｘ方向への信号線であるワード線および列選択信号線と、Ｙ方向への信号線であるビット線対の配線容量の状放電電流に分けられる。これらの充放電電流は、メモリセルのＸ−ｓｉｚｅをＸ、つなぎセルのＸ−ｓｉｚｅをＸＴ、信号配線の単位容量をＣｗｉｒｅ、ビット線対の振幅をΔＶ、電源電圧をＶＤＤとすると、以下の（３）式で与えられる。
ＩＤＤ＝｛（Ｘ×ｎ＋ＸＴ×必要つなぎ数）×Ｃｗｉｒｅ｝
×ＶＤＤ×動作信号数＋｛（Ｙ×ｍ）×Ｃｗｉｒｅ｝
×ΔＶ×活性化ビット線対数  …  （３）
Ｘ方向への充放電電流に関して、動作信号数が従来技術２ではワード線の１本であるのに対し、本発明ではワード線と列選択線の２本である。しかしながら、必要となるつなぎセル数は、ワード線の数と同等であるため、８列構成で活性化ビット線対を１とした場合には、従来技術２では、８個必要であるのに対し、本実施の形態では２個ですむ。このとき、ＸＴ≒Ｘ／２であるとすると、
従来技術のＸ方向のＩＤＤ＝｛（Ｘ×８＋ＸＴ×８）×Ｃｗｉｒｅ｝×ＶＤＤ×１本
＝１２Ｘ×Ｃｗｉｒｅ×ＶＤＤ
本願発明のＸ方向のＩＤＤ＝｛（Ｘ×８＋ＸＴ×２）×Ｃｗｉｒｅ｝×ＶＤＤ×２本
＝９Ｘ×Ｃｗｉｒｅ×ＶＤＤ
となり、本実施の形態でのＸ方向の消費電流は、従来技術の約１．５倍（１２／９）となる。
【００４２】
一方、一組のビット線対のＹ方向への充放電電流に関しては、セル上の行方向の通過配線数が従来技術２ではワード線の８本であるのに対して、本実施の形態では列選択線４本を上下で共有できることにより、ワード線２本を含めても４本と配線領域を半分にできる。そのため、ビット線対のＹ方向の長さを短く出来る。一方、従来技術よりもトランジスタが１セル当たり２個増えていることを考慮すると、本実施の形態のＹ方向の消費電流は従来技術に対して約０．６倍となり、Ｙ方向への充放電電流は従来技術２に比べて削減できる。
【００４３】
ここで、１ビット当たりのメモリセル配置部のサイズは、Ｘ方向はメモリセル列数、Ｙ方向はワード線数で決まる変数である。従って、
Ｙ方向の消費電流減少分＞Ｘ方向の消費電流の増加分
となる領域が必ず存在することは明白である。
これにより本発明は従来技術１および従来技術２にはない効果を実現しており、低消費電力技術として有効である。
【００４４】
［第２の実施形態］
図１６は、第２の実施形態におけるワード線と列選択線の本数の組み合わせを変えた場合の構成を示す図である。以下の実施形態の説明において、構成、動作に関して第１の実施形態と同様である部分に関しては、説明を省略する。
【００４５】
図１６に示されているように、第２の実施の形態の回路は、メモリセル配置の列数の構成に応じて、ワード線と列選択線の本数を適宜に組合せることにより、動作時に活性化されるビット線対の数を制御することを特徴とする。
【００４６】
第２の実施形態は、従来技術１に対して第１の実施形態と同様の低消費電力効果を有することは明らかである。以下に、従来技術２に対する効果を述べる。
【００４７】
図１７は、本発明と従来技術２にて使用するメモリセル単体のサイズを示す図である。この図（図１７）に記載の例えば２Ｗｏｒｄ方式とは、１行のメモリセル列あたりワード線に２本用いる方式を表し、４Ｃｏｌｕｍｎ方式とは、１行のメモリセル列に用いられる列選択線に４本用いる方式を表す。図１８には、本発明でワード線と列選択線とを組合せて制御した場合と、従来技術２を用いて活性化されるビット線対数を制御した場合でのメモリセル配置部の面積と消費電力の比較を示す。この図（図１８）に記載のカラム数とは列数ｎを表す。また、図１９には、本発明と従来技術２で活性化されるビット線対数を同等にしたときの面積および低消費電力効果を示す。
【００４８】
図１７、図１８、図１９に示されるように、従来技術２の方式では、活性化されるビット線対数を減らすほどセルアレイ部の面積が大きくなってしまい、活性化ビット線対数を減らしたにもかかわらず、低消費電力効果が横ばいになっている。一方、本発明の方式では、活性化ビット線対数を減らしても、面積増が貼るかに小さいため、活性化ビット線対数を削減した分の低消費電力効果を得ることができ、低消費電力技術として有効であるといえる。
【００４９】
上述してきたように、本願発明によれば、動作に関係ないカラムのビット線対での電力消費を抑制する回路を構成することができる。つまり本発明のメモリ回路は、従来の標準的なメモリ回路において、ビット線対で無駄に消費されていた電力消費を抑制している。また、本願発明のメモリ回路は、従来技術１と比較して、動作する列選択線の本数が少ない。そのため、動作する配線の総容量を減少させることできるため、信号線で消費される電力を削減できる。また、本願発明によれば、従来技術２に対応して同等の低消費電力効果を得ようとした場合に比べて、面積の増加を抑制しつつ低消費電力効果を有するメモリ回路を構成することができる。さらに本願発明によれば、、従来技術２に比べて、低消費電力効果を大きくした場合の面積増が少ない。そのため、信号配線の容量増による低消費電力効果の減少率が小さい回路を構成することが出来る。
【図面の簡単な説明】
【００５０】
【図１】図１は、従来のメモリ回路の構成を示す回路図である。
【図２】図２は、メモリセル回路の構成を示す回路図である。
【図３】図３は、従来のメモリ回路の構成構示す回路図である。
【図４】図４は、従来のメモリセル回路の構成を示す回路図である。
【図５】図５は、従来の複数ビットのデータ入出力を行うメモリ回路の構成を示す図である。
【図６】図６は、従来の動作時に活性化されるビット線対を１組とした場合のセルアレイ部を有するメモリ回路の構成を示す回路図である。
【図７】図７は、従来のメモリセル回路のレイアウトを示すレイアウト図である。
【図８】図８は、従来のワード線のメタルとゲートポリとを接続するつなぎセルのアレイ方法を示す図である。
【図９Ａ】図９Ａは、第１の実施の形態のワード線とカラム選択信号を併用してメモリセル回路にアクセスするメモリ回路の構成を示す回路図である。
【図９Ｂ】図９Ｂは、第１論理回路の具体的な構成を例示する回路図である。
【図９Ｃ】図９Ｃは、第２論理回路の具体的な構成を例示する回路図である。
【図１０】図１０は、第１の実施の形態のメモリセル回路の構成を示す回路図である。
【図１１】図１１は、第１の実施の形態のメモリセル回路のレイアウトを示すレイアウト図である。
【図１２】図１２は、第１の実施の形態のワード線および列選択線を併用して選択するメモリセルの制御動作を示すタイミングチャートである。
【図１３】図１３は、第１の実施の形態の複数ビットのデータ入出力を行うメモリ回路の構成を示す回路図である。
【図１４】図１４は、第１の実施の形態の消費電流のビット数依存を示す図である。
【図１５】図１５は、第１の実施の形態における、つなぎセルを含めたメモリセルアレイ部の構成を例示する回路図である。
【図１６】図１６は、第２の実施の形態における、メモリセル回路の構成を示す回路図である。
【図１７】図１７は、本発明と従来技術２にて使用するメモリセル単体のサイズを示す図である。
【図１８】図１８は、本発明と、従来技術２のメモリセル配置部の面積と消費電力の比較を示す図である。
【図１９】図１９は、本発明と従来技術２で活性化されるビット線対数を同等にしたときの面積および低消費電力効果を示す図である。
【符号の説明】
【００５１】
１…メモリ回路
２…データ保持部
３…アクセストランジスタ群
４…第１アクセストランジスタ対
５…第２アクセストランジスタ対
Ａ１１、Ａ１２、Ａ２１、Ａ２２…第１〜第４トランジスタ
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３…ノード
Ｍ００〜Ｍｍｎ…メモリセル回路
ＣＡ０〜ＣＡｎ…列アドレス線
ＲＡ０、ＲＡ１…行アドレス線
ＷＬ００〜ＷＬｍｎ…ワード線
ＤＴ０、ＤＢ０〜ＤＴｎ、ＤＢｎ…ビット線対
ＲＤ００、ＲＤ０１〜ＲＤｍｎ…第１論理回路
ＣＤ００、ＣＤ０１〜ＣＤｍｎ…第２論理回路
ＣＳＬ０、ＣＳＬ１〜ＣＳＬｎ…列選択線
１００…メモリ回路
１０１、２０１…データ保持部
１０２…アクセスストランジスタ群
１１１、１１２、１２１、１２２…アクセストランジスタ
Ｍ１００〜Ｍ１ｍｎ、  Ｍ２００〜Ｍ２ｍｎ…メモリセル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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