(57)【要約】【課題】容量値変化の電圧依存性を低減した製造容易なキャパシタ装置を提供する。【解決手段】半導体基板１０の表面を覆う絶縁膜１２の上に容量素子Ｃ１〜Ｃ４を形成する。容量素子Ｃ１は、ドープトポリシリコンからなる下部電極層１６ａの上に酸化シリコンからなる誘電体膜１８ａを介してポリサイドからなる上部電極層２４ａを形成したもので、他の容量素子Ｃ２〜Ｃ４も容量素子Ｃ１と同様の構成を有する。容量素子Ｃ１〜Ｃ４を、Ｃ１，Ｃ３を含む第１群Ｇ１と、Ｃ２，Ｃ４を含む第２群Ｇ２とに分ける。第１群Ｇ１では、下部電極層１６ａ，１６ｃを相互接続して端子Ｔ１とすると共に上部電極層２４ａ，２４ｃを相互接続して端子Ｔ２とする。第２群Ｇ２では、上部電極層２４ｂ，２４ｄをいずれも端子Ｔ１に接続すると共に下部電極層１６ｂ，１６ｄをいずれも端子Ｔ２に接続する。【選択図】図１
2006351896.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性表面を有する基板と、
この基板の絶縁性表面上に形成され、所望の容量値のほぼ半分の容量値を有する第１の容量素子群と、
前記基板の絶縁性表面上に形成され、前記所望の容量値のほぼ半分の容量値を有する第２の容量素子群と
を備え、前記第１及び第２の容量素子群を構成する各容量素子が前記基板の絶縁性表面上に形成された下部電極層と、この下部電極層上に形成された誘電体膜と、この誘電体膜上に前記下部電極層に対向するように形成された上部電極層とを有し、前記下部電極層及び前記上部電極層のうち少なくとも一方の電極層が導電型決定不純物を含む半導体層からなり、前記第１の容量素子群では複数の容量素子の下部電極層を相互接続して第１の端子とすると共に該複数の容量素子の上部電極層を相互接続して第２の端子とし、前記第２の容量素子群では複数の容量素子の上部電極層をいずれも前記第１の端子に接続すると共に該複数の容量素子の下部電極層をいずれも前記第２の端子に接続したキャパシタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、集積回路等に用いるに好適なキャパシタ装置に関し、更に詳しくは誘電体膜を挟む上下の電極層をポリシリコン等の半導体層で構成した容量素子を複数備えたキャパシタ装置の改良に関するものである。
【背景技術】
【０００２】
従来、集積回路用のキャパシタ装置としては、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）においてソース電極、ドレイン電極及び基板電極を相互接続して第１の端子とすると共にゲート電極を第２の端子としたＭＯＳ型容量素子を複数備えたものが知られている（例えば特許文献１，２参照）。
【０００３】
ＭＯＳ型容量素子は、ＭＯＳ型ＦＥＴの形成工程を流用して簡単に形成できる利点があるものの、印加電圧によって容量値が変化する度合い（容量値変化の電圧依存性）が大きいという欠点がある。このような欠点は、ＭＯＳ型容量素子の下部電極を構成する半導体領域内に印加電圧に応じて空乏層が広がることに起因するもので、容量値変化は、数十％にも及ぶ。特許文献１には、２つのＭＯＳ型容量素子を逆向きで並列接続すると共に下部電極を構成する半導体領域（ウエル領域）の不純物濃度を調整して正負のしきい値電圧範囲（−Ｖｔｈ〜＋Ｖｔｈ）を拡大することにより容量値変化の電圧依存性を低減する試みが示されている。しかし、誘電体膜を挟む上下の電極層をポリシリコン等の半導体層で構成した容量素子については、容量値変化の電圧依存性低減策が示されていない。
【０００４】
一方、誘電体膜を挟む上下の電極層をドープトポリシリコン層で構成した容量素子については、上下の電極層を構成するポリシリコン層のリン濃度をイオン注入処理により等しくすることで容量値変化の電圧依存性を低減する方法が知られている（例えば、特許文献３参照）。また、他の方法としては、図１６に示すように等価的に並列の２つの容量部Ｃａ，Ｃｂを含むような容量素子を構成することで容量値変化の電圧依存性を低減することが知られている（例えば、特許文献４参照）。
【０００５】
図１６に示す容量素子において、半導体基板１の表面を覆う絶縁膜２の上には、ポリシリコン等の半導体層６と、酸化シリコン等の誘電体膜７と、ポリシリコン等の半導体層８とが重ねて形成されている。半導体層６は、下部電極層として用いられるもので、高い不純物濃度ＮＨを有する第１の半導体部分６Ａと、低い不純物濃度ＮＬを有する第２の半導体部分６Ｂとからなっている。半導体層８は、上部電極層として用いられるもので、上記した不純物濃度ＮＨ，ＮＬの中間の不純物濃度ＮＭを有する。
【０００６】
図１７には、図１６の容量素子と同様に３層構造を有する第１〜第３の容量素子について容量変化率Ｃ／Ｃ０の電圧依存性を示す。ここで、「Ｃ０」は印加電圧が０のときの容量値を、「Ｃ」は印加電圧が０以外のときの容量値をそれぞれ表わす。印加電圧の極性は、半導体層６及び８をそれぞれマイナス及びプラスとしたときを正方向とする。
【０００７】
第１〜第３の容量素子は、いずれも半導体層６，８がリンドープのポリシリコン層からなり、いずれの誘導体膜７もシリコン酸化膜からなる。第１の容量素子では、上部電極層８のリン濃度が下部電極層６のリン濃度より低く、容量変化率の電圧依存性は、カーブＡで示すように負の傾きを持つ。第２の容量素子では、上部電極８のリン濃度が下部電極層６のリン濃度より高く、容量変化率の電圧依存性は、カーブＢで示すように正の傾きを持つ。第３の容量素子では、上部電極層８のリン濃度と下部電極層６のリン濃度とが等しく、容量変化率の電圧依存性は、カーブＣで示すようにカーブＡ，Ｂの特性を合成した形で低減される。
【０００８】
図１６の容量素子では、容量部Ｃａの容量変化率が図１７のカーブＡに対応する電圧依存性を示すと共に、容量部Ｃｂの容量変化率がカーブＢに対応する電圧依存性を示すので、容量素子全体としての容量変化率は、カーブＡ，Ｂの合成結果としてのカーブＣに対応する電圧依存性を示すようになる。容量部Ｃａ，Ｃｂにおいて、カーブＡ，Ｂに対応するカーブの傾きの絶対値が異なるときは、半導体部分６Ａ，６Ｂの面積比を調整して電圧依存度を最適化する。
【特許文献１】特開平７−２２１５９９号公報
【特許文献２】特開２００２−２１７３０４号公報
【特許文献３】特許第３４１９６６０号公報
【特許文献４】特開平１１−５４７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
誘電体膜をポリシリコン等の上下の電極層で挟む構成の容量素子にあっては、特許文献３，４に関して上記したような方法により容量値変化の電圧依存性を低減可能であるが、理想的に一定の容量値が得られるわけではない。例えば１０２０ｃｍ−３程度の高濃度の不純物濃度を有するポリシリコンからなる電極層でも、電圧の印加より電極層内部で空乏化が若干起こり、容量値変化が生ずる。このような容量値変化の電圧依存性は、アナログ集積回路において出力歪みの原因となるので、低歪みの回路出力が要求される場合には、できるだけ低く抑えるのが望ましい。
【００１０】
特許文献３に関して上記した従来技術によると、イオン注入工程を追加する必要があり、工程数の増加を招くという問題点がある。また、特許文献４に関して上記した従来技術によると、上下の電極層を構成するポリシリコン等の半導体層について不純物濃度を調整したり、下部電極層を構成する２つの半導体部分について不純物濃度や面積比を調整したりする必要があり、工程の複雑化を招くという問題点がある。
【００１１】
この発明の目的は、容量値変化の電圧依存性を低減した製造容易なキャパシタ装置を提供することにある。
【課題を解決するための手段】
【００１２】
この発明に係るキャパシタ装置は、
絶縁性表面を有する基板と、
この基板の絶縁性表面上に形成され、所望の容量値のほぼ半分の容量値を有する第１の容量素子群と、
前記基板の絶縁性表面上に形成され、前記所望の容量値のほぼ半分の容量値を有する第２の容量素子群と
を備え、前記第１及び第２の容量素子群を構成する各容量素子が前記基板の絶縁性表面上に形成された下部電極層と、この下部電極層上に形成された誘電体膜と、この誘電体膜上に前記下部電極層に対向するように形成された上部電極層とを有し、前記下部電極層及び前記上部電極層のうち少なくとも一方の電極層が導電型決定不純物を含む半導体層からなり、前記第１の容量素子群では複数の容量素子の下部電極層を相互接続して第１の端子とすると共に該複数の容量素子の上部電極層を相互接続して第２の端子とし、前記第２の容量素子群では複数の容量素子の上部電極層をいずれも前記第１の端子に接続すると共に該複数の容量素子の下部電極層をいずれも前記第２の端子に接続したものである。
【００１３】
この発明のキャパシタ装置によれば、所望の容量値のほぼ半分の容量値を有する第１及び第２の容量素子群が並列接続されるので、半分の容量値の和として所望の容量値が得られる。また、並列接続の際には、第１の容量素子群の下部電極層及び上部電極層に第２の容量素子群の上部電極層及び下部電極層をそれぞれ接続するようにして上下逆向きで接続を行なうので、第１の容量素子群と第２の容量素子群とで容量値変化の電圧依存性が相殺され、キャパシタ装置全体としての容量値変化の電圧依存性を低減することができる。
【００１４】
第１及び第２の容量素子群を並列接続する際には、低抵抗の金属配線を使用できるので、大容量値のキャパシタ装置を製作する場合にも直列の寄生抵抗成分を低く抑えることができる。
【００１５】
第１及び第２の容量素子群では、製造ばらつきにより個々の容量素子について容量値の電圧依存性が変動するので、第１及び第２の容量素子群を同じ向きで並列接続したのでは、容量値の電圧依存性が相当に大きくなる。上記したように第１及び第２の容量素子群を逆向きで並列に接続すると、キャパシタ装置全体としての容量値変化の電圧依存性を低く抑えることができる。また、個々の容量素子は、同様のパターンで簡単に形成可能であり、イオン注入等の特別な処理を追加する必要はない。
【発明の効果】
【００１６】
この発明によれば、第１及び第２の容量素子群を逆向きで並列接続することで容量値変化の電圧依存性を低減するようにしたので、大容量値を有する高精度のキャパシタ装置を実現できる効果が得られる。また、各容量素子には特別の処理を施す必要がないので、簡単に低コストでキャパシタ装置を製造できる効果も得られる。
【発明を実施するための最良の形態】
【００１７】
図１（Ａ）は、この発明の一実施形態に係るキャパシタ装置を示すもので、このキャパシタ装置の回路構成は、図１（Ｂ）に示されている。
【００１８】
半導体基板１０は、例えば単結晶シリコンからなるもので、基板１０の一主面を覆うようにシリコン酸化膜からなるフィールド絶縁膜１２が形成されている。絶縁膜１２の上には、４個の容量素子Ｃ１〜Ｃ４が形成されている。
【００１９】
容量素子Ｃ１は、絶縁膜１２の上に形成された下部電極層１６ａと、この電極層１６ａの上に形成された誘電体膜１８ａと、この誘電体膜１８ａの上に電極層１６ａに対向して形成された上部電極層２４ａとを備えている。一例として下部電極層１６ａは、ドープトポリシリコン（低抵抗ポリシリコン）からなり、誘電体膜１８ａは、シリコン酸化膜からなり、上部電極層２４ａは、ドープトポリシリコン層２０ａにタングステンシリサイド層２２ａを重ねた積層（ポリサイド層）からなっている。電極層１６ａ，２４ａのポリシリコンには、Ｎ型決定不純物としてのリンが１０２０ｃｍ−３程度の濃度でドープされている。誘電体膜１８ａを構成するシリコン酸化膜の厚さは、一例として１５ｎｍ程度である。下部電極層１６ａ及び誘電体膜１８ａの積層は、例えば四辺形状であり、この積層に重ねて該積層より小サイズの四辺形状の上部電極層２４ａが配置されている。電極層１６ａ，２４ａの形状は、円形状、楕円形状、多角形状等の任意の形状とすることができ、電極層１６ａ，２４ａの間に誘電体膜１８ａを挟む構成にすればよい。
【００２０】
容量素子Ｃ２〜Ｃ４は、いずれも上記した容量素子Ｃ１と同様の構成になっている。すなわち、容量素子Ｃ２において、下部電極層１６ｂ、誘電体膜１８ｂ及び上部電極層２４ｂは、上記した下部電極層１６ａ、誘電体膜１８ａ及び上部電極層２４ａとそれぞれ同様の構成を有する。容量素子Ｃ３において、下部電極層１６ｃ、誘電体膜１８ｃ及び上部電極層２４ｃは、上記した下部電極層１６ａ、誘電体膜１８ａ及び上部電極層２４ａとそれぞれ同様の構成を有する。容量素子Ｃ４において、下部電極層１６ｄ、誘電体膜１８ｄ及び上部電極層２４ｄは、上記した下部電極層１６ａ、誘電体膜１８ａ及び上部電極層２４ａとそれぞれ同様の構成を有する。
【００２１】
容量素子Ｃ１〜Ｃ４は、図１（Ｂ）に示すように容量素子Ｃ１，Ｃ３を含む第１の群Ｇ１と、容量素子Ｃ２，Ｃ４を含む第２の群Ｇ２とに区分される。第１の群Ｇ１では、下部電極層１６ａ，１６ｃを相互接続して端子Ｔ１とすると共に上部電極層２４ａ，２４ｃを相互接続して端子Ｔ２とする。第２の群Ｇ２では、上部電極層２４ｂ，２４ｄをいずれも端子Ｔ１に接続すると共に下部電極層１６ｂ，１６ｄをいずれも端子Ｔ２に接続する。
【００２２】
図１（Ａ）には、図１（Ｂ）の接続状態の一具体例が示されている。絶縁膜１２の上には、容量素子Ｃ１〜Ｃ４を覆って層間絶縁膜２６が形成され、絶縁膜２６には、下部電極層１８ａ〜１８ｄにそれぞれ対応した接続孔ａ１〜ｄ１と、上部電極層２４ａ〜２４ｄにそれぞれ対応した接続孔ａ２〜ｄ２とが設けられている。接続孔ａ１，ｂ１，ｃ１，ｄ１は、それぞれ誘電体膜１８ａ，１８ｂ，１８ｃ，ｌ８ｄを介して下部電極層１６ａ，１６ｂ，１６ｃ，ｌ６ｄに達するように形成されている。配線層２８，３４は、それぞれ接続孔ａ１，ｃ１を介して下部電極層１６ａ，１６ｃに接続されたもので、共に端子Ｔ１に接続される。配線層３０は、一方で接続孔ａ２を介して上部電極層２４ａに接続されると共に他方で接続孔ｂ１を介して下部電極層１６ｂに接続されたもので、端子Ｔ２に接続される。配線層３２，３８は、それぞれ接続孔ｂ２，ｄ２を介して上部電極層２４ｂ，２４ｄに接続されたもので、共に端子Ｔ１に接続される。配線層３６は、一方で接続孔ｃ２を介して上部電極層２４ｃに接続されると共に他方で接続孔ｄ１を介して下部電極層１６ｄに接続されたもので、端子Ｔ２に接続される。
【００２３】
図１に示したキャパシタ装置では、容量素子Ｃ１〜Ｃ４の容量値をいずれもＣｋとすると、全体としての合成容量値Ｃｔは、４Ｃｋとなり、Ｇ１又はＧ２の１群当りの合成容量値は２Ｃｋ＝Ｃｔ／２となる。すなわち、第１の群Ｇ１と第２の群Ｇ２とで全体としての容量値（所望の容量値）Ｃｔを半分ずつ分担した構成になっている。
【００２４】
図２は、図１のキャパシタ装置において上下の電極層のポリシリコン中のリン濃度が等しい場合の容量偏差の電圧依存性を示すもので、横軸には印加電圧［Ｖ］を示し、縦軸には容量偏差（Ｃ−Ｃ０／Ｃ０）［ｐｐｍ］を示す。ここで、「Ｃ０」は印加電圧が０のときの容量値を、「Ｃ」は印加電圧が０以外のときの容量値をそれぞれ表わす。印加電圧の極性は、端子Ｔ１及びＴ２をそれぞれマイナス及びプラスとしたときを正方向とする。上下の電極層のポリシリコン中のリン濃度は、１０２０ｃｍ−３とし、誘電体膜の厚さは、１５ｎｍとした。
【００２５】
このような条件下において、図２のカーブＳＡは、端子Ｔ１，Ｔ２に対して第２の群Ｇ２の容量素子Ｃ２，Ｃ４を図１（Ｂ）とは逆に接続した（すなわち下部電極層１６ｂ，１６ｄを端子Ｔ１に、上部電極層２４ｂ，２４ｄを端子Ｔ２にそれぞれ接続した）ときの容量偏差の電圧依存性を示す。これに対し、図２のカーブＳＢは、端子Ｔ１，Ｔ２に対して第２の群Ｇ２の容量素子Ｃ２，Ｃ４を図１（Ｂ）に示すように接続したときの容量偏差の電圧依存性を示す。次の表１は、カーブＳＡ，ＳＢに関して印加電圧が−５［Ｖ］のときの容量偏差と、印加電圧が＋５［Ｖ］のときの容量偏差とを対比して示すものである。
【００２６】
【表１】
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【００２７】
図２及び表１によれば、第１の群Ｇ１の容量素子Ｃ１，Ｃ３に対して第２の群Ｇ２の容量素子Ｃ２，Ｃ４を同じ向きで並列接続したカーブＳＡの場合に比べて第１の群Ｇ１の容量素子Ｃ１，Ｃ３に対して第２の群Ｇ２の容量素子Ｃ２，Ｃ４を逆向きで並列接続したカーブＳＢの場合（この発明の場合）の方が容量偏差の電圧依存性が低減されているのがわかる。例えば、カーブＳＡの場合には＋５［Ｖ］のときの容量偏差が−５００［ｐｐｍ］であるのに対し、カーブＳＢの場合には＋５［Ｖ］のときの容量偏差が−１９０［ｐｐｍ］であり、カーブＳＡの場合の半分以下に低減されている。
【００２８】
図３は、図１のキャパシタ装置において下部電極層に比べて上部電極層のポリシリコン中のリン濃度を低下させた場合の容量偏差の電圧依存性を示すものである。この場合、上部電極層のポリシリコン中のリン濃度が１０２０ｃｍ−３より低く設定されたが、その他の条件や表示形式は図２に関して前述したと同様である。
【００２９】
図３のカーブＳＣは、図２のカーブＳＡと同様に第１の群Ｇ１の容量素子Ｃ１，Ｃ３に対して第２の群Ｇ２の容量素子Ｃ２，Ｃ４を同じ向きで並列接続したときの容量偏差の電圧依存性を示す。これに対し、図３のカーブＳＤは、図２のカーブＳＢと同様に第１の群Ｇ１の容量素子Ｃ１，Ｃ３に対して第２の群Ｇ２の容量素子Ｃ２，Ｃ４を逆向きで並列接続したときの容量偏差の電圧依存性を示す。次の表２は、カーブＳＣ，ＳＤに関して印加電圧が−５［Ｖ］のときの容量偏差と、印加電圧が＋５［Ｖ］のときの容量偏差とを対比して示すものである。
【００３０】
【表２】
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【００３１】
図３及び表２によれば、カーブＳＣの場合に比べてカーブＳＤの場合（この発明の場合）の方が容量偏差の電圧依存性が低減されているのがわかる。例えばカーブＳＣの場合には＋５［Ｖ］のときの容量偏差が−９７０［ｐｐｍ］であるのに対し、カーブＳＤの場合には＋５［Ｖ］のときの容量偏差が−２６０［ｐｐｍ］であり、カーブＳＣの場合の１／３以下に低減されている。従って、ポリシリコン電極層への不純物ドーピング量が製造工程でのばらつきにより変動した場合にも、容量値変化の電圧依存性を低く抑えることができる。
【００３２】
図４〜６は、この発明に係るキャパシタ装置の製法の一例を示すものである。図４〜６において、図１と同様の部分には同様の符号を付して詳細な説明を省略する。また、容量素子Ｃ１，Ｃ２の部分と容量素子Ｃ３，Ｃ４の部分とでは製造工程が同じであるので、代表として容量素子Ｃ１，Ｃ２の部分の製法を述べる。
【００３３】
図４の工程では、半導体基板１０を覆う絶縁膜１２の上にＣＶＤ（ケミカル・ベーパー・デポジション）法により電極層１６ａ，１６ｂ形成用のポリシリコン層を堆積する。ポリシリコン層の厚さは、例えば１５０ｎｍとすることができる。ポリシリコン層には、低抵抗化を図るため堆積中又は堆積後にリンを１０２０ｃｍ−３程度の濃度でドープする。
【００３４】
絶縁膜１２の上には、ポリシリコン層を覆って誘電体膜１８ａ形成用のシリコン酸化膜をＣＶＤ法により形成する。シリコン酸化膜の厚さは、例えば１５ｎｍとすることができる。シリコン酸化膜は、ポリシリコン層に熱酸化処理を施して形成してもよい。
【００３５】
シリコン酸化膜の上には、所望の下方電極パターンに従ってレジスト層４０ａ，４０ｂをホトリソグラフィ処理により形成する。そして、レジスト層４０ａ，４０ｂをマスクとするドライエッチング処理によりポリシリコン層及びシリコン酸化膜の積層をパターニングすることによりポリシリコン層の残存部からなる下部電極層１６ａ，１６ｂと、シリコン酸化膜の残存部からなる誘電体膜１８ａ，１８ｂとを形成する。この後、レジスト層４０ａ，４０ｂをアッシング処理等により除去する。
【００３６】
図５の工程では、絶縁膜１２の上に下部電極層１６ａ，１６ｂ及び誘電体膜１８ａ，１８ｂを覆って上部電極層２４ａ形成用のポリシリコン層及びタングステンシリサイド層を順次にＣＶＤ法により堆積する。ポリシリコン層及びタングステンシリサイド層の厚さは、いずれも１００ｎｍとすることができる。ポリシリコン層には、低抵抗化を図るため堆積中又は堆積後にリンを１０２０ｃｍ−３程度の濃度でドープする。タングステンシリサイド層は、スパッタ法で形成してもよく、あるいはタングステン層をスパッタ法等で被着した後、タングステン層とポリシリコン層とを熱処理によりシリサイド化反応させて形成してもよい。
【００３７】
ポリサイド層（ポリシリコン層にタングステンシリサイド層を重ねた積層）の上には、所望の上方電極パターンに従ってレジスト層４２ａ，４２ｂをホトリソグラフィ処理により形成する。そして、レジスト層４２ａ，４２ｂをマスクとするドライエッチング処理によりポリサイド層をパターニングすることによりポリサイド層の残存部からなる上部電極層２４ａ，２４ｂを形成する。上部電極層２４ａは、残存するポリシリコン層２０ａと残存するタングステンシリサイド層２２ａとの積層からなり、上部電極層２４ｂも、上部電極層２４ａと同様の積層からなる。
【００３８】
上記した処理工程の結果として、絶縁膜１２の上には、下部電極層１６ａ、誘電体膜１８ａ及び上部電極層２４ａを含む容量素子Ｃ１と、下部電極層１６ｂ、誘電体膜１８ｂ及び上部電極層２４ｂを含む容量素子Ｃ２とが形成される。
【００３９】
図６の工程では、容量素子Ｃ１，Ｃ２を覆って基板上面に層間絶縁膜２６を形成する。層間絶縁膜２６としては、例えばシリコン酸化膜をＣＶＤ法、塗布法等により形成することができる。そして、層間絶縁膜２６には、ホトリソグラフィ及びドライエッチング処理により下部電極層１６ａ，１６ｂにそれぞれ対応した接続孔ａ１，ｂ１と，上部電極層２４ａ，４ｂにそれぞれ対応した接続孔ａ２，ｂ２とを形成する。接続孔ａ１，ｂ１は、それぞれ誘電体膜１８ａ，１８ｂを貫通して下部電極層１６ａ，１６ｂに達するように形成する。この後、基板上面にＡｌ合金等の配線材層をスパッタ法等により形成すると共に配線材層をホトリソグラフィ及びドライエッチング処理によりパターニングすることにより配線層２８，３０，３２を形成する。配線層２８，３２は、それぞれ接続孔ａ１，ｂ２を介して電極層１６ａ，２４ｂに接続され、配線層３０は、接続孔ａ２，ｂ１を介して電極層２４ａ，１６ｂを相互接続する。なお、基板１０にＭＯＳ型トランジスタ等を形成する場合には、上記した処理工程のいくつかをトランジスタ形成工程と共通の工程とすることができる。
【００４０】
図７〜９は、この発明に係るキャパシタ装置の製法の他の例を示すものである。図７〜９において、図１及び図４〜６と同様の部分には同様の符号を付して詳細な説明を省略する。また、容量素子Ｃ１，Ｃ２の部分と容量素子Ｃ３，Ｃ４の部分とでは製造工程が同じであるので、代表として容量素子Ｃ１，Ｃ２の部分の製法を述べる。
【００４１】
図７の工程は、図４の工程に続くサイドスペーサ形成工程である。この工程では、下部電極層１６ａ，１６ｂ及び誘電体膜１８ａ，１８ｂを覆って基板上面にシリコン酸化膜等の絶縁膜４４をＣＶＤ法により堆積した後、絶縁膜４４を異方性ドライエッチング処理によりエッチバックして絶縁膜４４の残存部からなる絶縁性サイドスペーサ４４ａ，４４ｂを形成する。サイドスペーサ４４ａは、絶縁膜１２の上に下部電極層１６ａ及び誘電体膜１８ａの積層の側部を覆うように形成され、サイドスペーサ４４ｂは、絶縁膜１２の上に下部電極層１６ｂ及び誘電体膜１８ｂの積層の側部を覆うように形成される。
【００４２】
図８の工程では、ホトリソグラフィ及びドライエッチング処理により誘電体膜１８ｂに下部電極層１６ｂに達するように接続孔ｂ１を形成する。そして、図５に関して前述したと同様にして誘電体膜１８ａの上には上部電極層２４ａを、誘電体膜１８ｂの上には上部電極層２４ｂをそれぞれ形成すると共に、このときの形成処理を流用して配線層４６ａを形成する。配線層４６ａは、上部電極層２４ａと同様にポリシリコン層２０ａにタングステンシリサイド層２２ａを重ねた積層からなるもので、上部電極層２４ａを接続孔ｂ１を介して下部電極層１６ｂに接続する。図１０には、上部電極層２４ａ，２４ｂの平面パターンと、配線層４６ａの平面パターンとが例示されている。図８は、図１０のＡ−Ａ’線に沿う断面に対応する。配線層４６ａは、それぞれサイドスペーサ４４ａ，４４ｂによって下部電極層１６ａ，１６ｂから電気的に絶縁される。
【００４３】
上記した処理工程の結果として、絶縁膜１２の上には、下部電極層１６ａ、誘電体膜１８ａ及び上部電極層２４ａを含む容量素子Ｃ１と、下部電極層１６ｂ、誘電体膜１８ｂ及び上部電極層２４ｂを含む容量素子Ｃ２とが形成される。
【００４４】
図９の工程では、容量素子Ｃ１，Ｃ２を覆って基板上面に層間絶縁膜２６を形成する。層間絶縁膜２６としては、例えばシリコン酸化膜をＣＶＤ法、塗布法等により形成することができる。そして、層間絶縁膜２６には、ホトリソグラフィ及びドライエッチング処理により下部電極層１６ａに対応した接続孔ａ１と，上部電極層２４ａ，２４ｂにそれぞれ対応した接続孔ａ２，ｂ２とを形成する。接続孔ａ１は、誘電体膜１８ａを貫通して下部電極層１６ａに達するように形成する。この後、基板上面にＡｌ合金等の配線材層をスパッタ法等により形成すると共に配線材層をホトリソグラフィ及びドライエッチング処理によりパターニングすることにより配線層２８，３０，３２を形成する。配線層２８，３０，３２は、それぞれ接続孔ａ１，ａ２，ｂ２を介して電極層１６ａ，２４ａ，２４ｂに接続される。なお、基板１０にＭＯＳ型トランジスタ等を形成する場合には、上記した処理工程のいくつかをトランジスタ形成工程と共通の工程とすることができる。
【００４５】
図１１〜１５は、この発明に係るキャパシタ装置の製法の更に他の例を示すものである。図１１〜１５において、図１及び図４〜６と同様の部分には同様の符号を付して詳細な説明を省略する。また、容量素子Ｃ１，Ｃ２の部分と容量素子Ｃ３，Ｃ４の部分とでは製造工程が同じであるので、代表として容量素子Ｃ１，Ｃ２の部分の製法を述べる。
【００４６】
図１１の工程では、絶縁膜１２の上に下部電極層１６ａ，１６ｂ（図１３参照）形成用のポリシリコン層１６をＣＶＤ法により堆積する。ポリシリコン層１６の厚さは、例えば１５０ｎｍとすることができる。ポリシリコン層１６には、低抵抗化を図るため堆積中又は堆積後にリンを１０２０ｃｍ−３程度の濃度でドープする。そして、ポリシリコン層１６の上には、誘電体膜１８ａ，１８ｂ形成用のシリコン酸化膜をＣＶＤ法又は熱酸化法により形成する。この後、シリコン酸化膜の上には、ポリシリコン層２０ａ，２０ｂ形成用の上部ポリシリコン層をＣＶＤ法により堆積する。この上部ポリシリコン層にも、ポリシリコン層１６に関して前述したと同様にリンをドープする。
【００４７】
次に、上部ポリシリコン層の上には、所望の下部電極パターンに従ってレジスト層５０ａ，５０ｂをホトリソグラフィ処理により形成する。そして、レジスト層５０ａ，５０ｂをマスクとするドライエッチング処理によりシリコン酸化膜及び上部ポリシリコン層の積層をパターニングすることにより上部ポリシリコン層の部分２０ａ，２０ｂを残存させると共にシリコン酸化膜の残存部からなる誘電体膜１８ａ，１８ｂを形成する。この後、レジスト層５０ａ，５０ｂをアッシング処理等により除去する。
【００４８】
図１２の工程では、ポリシリコン層１６の上に誘電体膜１８ａ，１８ｂ及びポリシリコン層２０ａ，２０ｂを覆ってタングステンシリサイド層２２をＣＶＤ法又はスパッタ法等により形成する。
【００４９】
図１３の工程では、タングステンシリサイド層２２の上に所望の上部電極パターンに従ってレジスト層５２ａ，５２ｂをホトリソグラフィ処理により形成する。そして、レジスト層５２ａ，５２ｂをマスクとするドライエッチング処理によりポリシリコン層２０ａ及びタングステンシリサイド層２２の積層と、ポリシリコン層２０ｂ及びタングステンシリサイド層２２の積層とをパターニングすることにより上部電極層２４ａ，２４ｂを形成する。上部電極層２４ａは、ポリシリコン層２０ａの残存部とタングステンシリサイド層２２の残存部２２ａとの積層からなり、上部電極層２４ｂは、ポリシリコン層２０ｂの残存部とタングステンシリサイド層２２の残存部２２ｂとの積層からなる。
【００５０】
図１３のドライエッチング処理では、誘電体膜１８ａ，１８ｂをマスクとしてポリシリコン層１６をパターニングすることによりポリシリコン層１６の残存部からなる下部電極層１６ａ，１６ｂを形成する。誘電体膜１８ａ，１８ｂは、図１１の工程で下部電極パターンに従ってパターニングされているので、図１３のドライエッチング処理では、誘電体膜１８ａ，１８ｂが２０ａ，２２等のポリサイドエッチングにおいてエッチングストッパとして用いられると共にポリシリコン層１６のエッチングにおいてエッチングマスクとして用いられる。このため、誘電体膜１８ａ，１８ｂは、レジスト層５２ａ，５２ｂに覆われない部分がエッチングにより若干薄くなる。この後、レジスト層５２ａ，５２ｂをアッシング処理等により除去する。
【００５１】
上記した処理工程の結果として、絶縁膜１２の上には、下部電極層１６ａ、誘電体膜１８ａ及び上部電極層２４ａを含む容量素子Ｃ１と、下部電極層１６ｂ、誘電体膜１８ｂ及び上部電極層２４ｂを含む容量素子Ｃ２とが形成される。
【００５２】
図１４の工程では、必要に応じて絶縁性サイドスペーサ５４Ａ，５４Ｂ，    ５４ａ，５４ｂを形成する。すなわち、下部電極層１６ａ，１６ｂ、誘電体膜１８ａ、１８ｂ及び上部電極層２４ａ，２４ｂを覆って基板上面にシリコン酸化膜等の絶縁膜５４をＣＶＤ法により堆積した後、絶縁膜５４を異方性ドライエッチング処理によりエッチバックして絶縁膜５４の残存部からなるサイドスペーサ５４Ａ，５４Ｂ，５４ａ，５４ｂを形成する。サイドスペーサ５４Ａは、絶縁膜１２の上に下部電極層１６ａ及び誘電体膜１８ａの積層の側部を覆うように形成され、サイドスペーサ５４Ｂは、絶縁膜１２の上に下部電極層１６ｂ及び誘電体膜１８ｂの積層の側部を覆うように形成される。また、サイドスペーサ５４ａは、誘電体膜１８ａの上に上部電極層２４ａの側部を覆うように形成され、サイドスペーサ５４ｂは、誘電体膜１８ｂの上に上部電極層２４ｂの側部を覆うように形成される。
【００５３】
図１５の工程では、図６に関して前述したと同様に容量素子Ｃ１，Ｃ２を覆って基板上面に層間絶縁膜２６を形成すると共に絶縁膜２６に接続孔ａ１，ａ２，ｂ１，ｂ２を形成する。そして、図６に関して前述したと同様に配線層２８，３２をそれぞれ接続孔ａ１，ｂ２を介して電極層１６ａ，２４ｂにつながるように形成すると共に配線層３０を接続孔ａ２，ｂ１を介して電極層２４ａ，１６ｂを相互接続するように形成する。なお、基板１０にＭＯＳ型トランジスタ等を形成する場合には、上記した処理工程のいくつかをトランジスタ形成工程と共通の工程とすることができる。図１１〜１５に関して上記した製法は、ＭＯＳ型トランジスタや抵抗素子といくつかの処理工程を共通にしてキャパシタ装置を形成するのに好適なものである。処理工程共通化の一具体例は、特開平８−２７４２５７号公報に記載されているので、ここでの説明は省略する。
【００５４】
図４〜１５に関して上記したキャパシタ装置の製法によれば、基板の絶縁性表面上に複数の容量素子を同一パターンで形成して１又は複数層の配線により接続するだけであり、従来法に比べてイオン注入等の特別の処理を追加する必要もないから、この発明に係るキャパシタ装置を簡単に低コストで製造可能である。
【００５５】
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能である。例えば、次のような変更が可能である
（１）１８ａ等の誘電体膜としては、シリコン酸化膜に限らず、シリコン窒化膜、シリコン酸化窒化膜、タンタル酸化膜等の単層膜を用いてもよいし、あるいはこれらの膜の任意の組合せに係る２層又は３層の積層膜を用いてもよい。
【００５６】
（２）２４ａ等の上部電極層は、ポリサイド層に限らず、低抵抗ポリシリコン等の半導体層のみで構成してもよいし、あるいはＷ，Ｍｏ，Ｔｉ等の高融点金属又はそのシリサイド等の金属層のみで構成してもよい。また、１６ａ等の下部電極層と２４ａ等の上部電極層とのうち、両方を半導体層で構成する代りに、いずれか一方を半導体層で構成し、他方を金属層で構成してもよい。
【００５７】
（３）キャパシタ装置を構成する容量素子の数は、４個に限らず、更に多くの個数としてもよい。容量素子数が奇数である場合、第１の群Ｇ１と第２の群Ｇ２とで個数が異なる（例えばＧ１が２０個、Ｇ２が２１個となる）が、いずれか一方の群の容量値に対して他方の群の容量値に差があっても、一方の群の容量値に対して１０％以内の差であれば許容される。
【図面の簡単な説明】
【００５８】
【図１】（Ａ）は、この発明の一実施形態に係るキャパシタ装置を示す断面図、（Ｂ）は、該キャパシタ装置の回路構成を示す回路図である。
【図２】図１のキャパシタ装置において上下の電極層のポリシリコン中のリン濃度が等しい場合の容量偏差の電圧依存性を示すグラフである。
【図３】図１のキャパシタ装置において下部電極層に比べて上部電極層のポリシリコン中のリン濃度を低下させた場合の容量偏差の電圧依存性を示すグラフである。
【図４】この発明に係るキャパシタ装置の製法の一例における下部電極パターニング工程を示す断面図である。
【図５】図４の工程に続く上部電極パターニング工程を示す断面図である。
【図６】図５の工程に続く配線形成工程を示す断面図である。
【図７】この発明に係るキャパシタ装置の製法の他の例におけるサイドスペーサ形成工程を示す断面図である。
【図８】図７の工程に続く上部電極・１層目配線形成工程を示す断面図である。
【図９】図８の工程に続く２層目配線形成工程を示す断面図である。
【図１０】図８の工程における上部電極パターン及び配線パターンを示す平面図である。
【図１１】この発明に係るキャパシタ装置の製法の更に他の例におけるポリシリコン／酸化シリコン積層パターニング工程を示す断面図である。
【図１２】図１１の工程に続くシリサイド堆積工程を示す断面図である。
【図１３】図１２の工程に続くシリサイド／ポリシリコン積層パターニング工程を示す断面図である。
【図１４】図１３の工程に続くサイドスペーサ形成工程を示す断面図である。
【図１５】図１４の工程に続く配線形成工程を示す断面図である。
【図１６】従来の容量素子の一例を示す断面図である。
【図１７】図１６の容量素子に関して容量変化率の電圧依存性を説明するためのグラフである。
【符号の説明】
【００５９】
１０：半導体基板、１２，２６：絶縁膜、１６ａ〜１６ｄ：下部電極層、１８ａ〜１８ｄ：誘電体膜、２４ａ〜２４ｄ：上部電極層、２８〜３８：配線層、Ｃ１〜Ｃ４：容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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