(57)【要約】【課題】帯電領域が帯電しているときの読み出し電流値が十分に小さく且つメモリ素子面積が小さい２ビット記憶型半導体記憶装置およびその製造方法を提供する【解決手段】ゲート部１６０の下部の両側には、ＳｉＯ膜１３１，１４１、ＳｉＮ膜１３２，１４２およびＳｉＯ膜１３３，１４３からなる電荷保持部１３０，１４０が設けられる。さらに、ゲート部１６０の両側面には、ＳｉＯ膜１７１，１８１、ＳｉＮ膜１７２，１８２からなる電荷保持部が設けられる。これにより、電子蓄積動作時に、ゲート部１６０からＬＤＤ領域１１２，１２２方向に移動する電子の多くをＳｉＮ膜１３２，１４２，１７２，１８２に蓄積することができるので、帯電領域が帯電しているときの読み出し電流値を、０アンペアに非常に近い値まで低下させることができ、読み出しマージンを向上させることができる。【選択図】図１
2006351829.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面領域にチャネル形成領域を挟んで形成された第１、第２不純物領域と、
前記第１不純物領域と前記チャネル形成領域との境界領域上に形成された第１下部絶縁膜と、該第１下部絶縁膜上に形成され且つ当該第１下部絶縁膜よりもエネルギーギャップが小さい第１電荷保持膜と、該第１電荷保持膜の上面および内側面を覆うように形成され且つ当該第１電荷保持膜よりもエネルギーギャップが大きい第１上部絶縁膜とを有する第１電荷保持部と、
前記第２不純物領域と前記チャネル形成領域との境界領域上に形成された第２下部絶縁膜と、該第２下部絶縁膜上に形成され且つ当該第２下部絶縁膜よりもエネルギーギャップが小さい第２電荷保持膜と、該第２電荷保持膜の上面および内側面を覆うように形成され且つ当該第２電荷保持膜よりもエネルギーギャップが大きい第２上部絶縁膜とを有する第２電荷保持部と、
前記第１、第２電荷保持部で挟まれた領域上に形成されたゲート絶縁膜と、
当該第１、第２電荷保持部上から前記ゲート絶縁膜上に跨る領域に形成されたゲート部と、
前記第１電荷保持部および前記ゲート部の前記第１不純物領域側の側面から該第１不純物領域の表面に跨る領域を覆う第１側部絶縁膜と、該第１側部絶縁膜の表面を覆うように形成され且つ当該第１側部絶縁膜よりもエネルギーギャップが小さい第３電荷保持膜とを有する第１サイドウォールと、
前記第２電荷保持部および前記ゲート部の前記第２不純物領域側の側面から該第２不純物領域の表面に跨る領域を覆う第２側部絶縁膜と、該第２側部絶縁膜の表面を覆うように形成され且つ当該第２側部絶縁膜よりもエネルギーギャップが小さい第４電荷保持膜とを有する第２サイドウォールと、
を備えることを特徴とする２ビット記憶型半導体記憶装置。
【請求項２】
前記第１、第２不純物領域の前記チャネル形成領域側にそれぞれ低濃度不純物領域が形成され、且つ、これらの低濃度不純物領域上に前記第１、第２サイドウォールが形成されたことを特徴とする請求項１に記載の２ビット記憶型半導体記憶装置。
【請求項３】
前記第１、第２下部絶縁膜、前記第１、第２上部絶縁膜および前記第１、第２側部絶縁膜がＳｉＯ膜であり、且つ、前記第１〜第４電荷保持膜がＳｉＮ膜であることを特徴とする請求項１または２に記載の２ビット記憶型半導体記憶装置。
【請求項４】
前記ゲート部が、順次積層された多結晶Ｓｉ膜およびＷＳｉ膜を有するゲート電極を含み、さらに、該ＷＳｉ膜上に形成されたＳｉＯ膜を含むことを特徴とする請求項１〜３のいずれかに記載の２ビット記憶型半導体記憶装置。
【請求項５】
半導体基板上に、第１絶縁膜と、該第１絶縁膜よりもエネルギーギャップが小さい第２絶縁膜とを形成する第１工程と、
前記第１、第２絶縁膜を貫通する開口を設けることにより前記半導体基板の表面を露出させる第２工程と、
前記半導体基板の全域に、前記第２絶縁膜よりもエネルギーギャップが大きい第３絶縁膜を形成する第３工程と、
前記半導体基板の全域にゲート部形成層を形成した後、前記開口が形成された領域およびその周辺領域以外の領域の該ゲート部形成層および前記第１〜第３絶縁膜を除去することにより、ゲート絶縁膜、第１、第２電荷保持部およびゲート部を形成する第４工程と、
前記半導体基板の全域に第４絶縁膜を形成した後で、前記ゲート部をマスクとして該半導体基板の全域に不純物を導入することにより、第１、第２不純物領域を形成する第５工程と、
前記第４絶縁膜の表面に該第４絶縁膜よりもエネルギーギャップが小さい第５絶縁膜を形成し、該第５絶縁膜の表面に当該第５絶縁膜よりもエネルギーギャップが大きい第６絶縁膜を形成し、さらに、該第４〜第６絶縁膜を加工することにより、第１、第２サイドウォールを形成する第６工程と、
を含むことを特徴とする２ビット記憶型半導体記憶装置の製造方法。
【請求項６】
前記第５工程が前記第１、第２不純物領域内の低濃度不純物領域を形成する工程であり、且つ、前記第６工程後に前記ゲート部および前記第１、第２サイドウォールをマスクとして該第１、第２不純物領域内の高濃度不純物領域を形成する第７工程をさらに含むことを特徴とする請求項５に記載の２ビット記憶型半導体記憶装置の製造方法。
【請求項７】
前記第１、第３、第４および第６絶縁膜がＳｉＯ膜であり、且つ、前記第２および第５絶縁膜がＳｉＮ膜であることを特徴とする請求項５または６に記載の２ビット記憶型半導体記憶装置の製造方法。
【請求項８】
前記ゲート部形成層が、順次積層された多結晶Ｓｉ膜およびＷＳｉ膜を有するゲート電極を含み、さらに、該ＷＳｉ膜上に形成されたＳｉＯ膜を含むことを特徴とする請求項５〜７のいずれかに記載の２ビット記憶型半導体記憶装置の製造方法。
【請求項９】
半導体基板上に、第１絶縁膜と、該第１絶縁膜よりもエネルギーギャップが小さい第２絶縁膜と、第１被覆膜とを順次形成し、さらに、該第１被覆膜を貫通する第１開口を設けることにより前記第２絶縁膜の表面を露出させる第１工程と、
前記半導体基板の全域に第２被覆膜を形成する第２工程と、
前記第１開口の中央部分に第２開口が形成されて前記半導体基板の表面が露出するまでエッチバックを行う第３工程と、
前記半導体基板の表面に残存する前記第１、第２被覆膜を除去する第４工程と、
前記半導体基板の全域に、前記第２絶縁膜よりもエネルギーギャップが大きい第３絶縁膜を形成する第５工程と、
前記半導体基板の全域にゲート部形成層を形成した後、前記第２開口が形成された領域およびその周辺領域以外の領域の該ゲート部形成層および前記第１〜第３絶縁膜を除去することにより、ゲート絶縁膜、第１、第２電荷保持部およびゲート部を形成する第６工程と、
前記半導体基板の全域に第４絶縁膜を形成した後で、前記ゲート部をマスクとして該半導体基板の全域に不純物を導入することにより、第１、第２不純物領域を形成する第７工程と、
前記第４絶縁膜の表面に該第４絶縁膜よりもエネルギーギャップが小さい第５絶縁膜を形成し、該第５絶縁膜の表面に当該第５絶縁膜よりもエネルギーギャップが大きい第６絶縁膜を形成し、さらに、該第４〜第６絶縁膜を加工することにより、第１、第２サイドウォールを形成する第８工程と、
を含むことを特徴とする２ビット記憶型半導体記憶装置の製造方法。
【請求項１０】
前記第７工程が前記第１、第２不純物領域内の低濃度不純物領域を形成する工程であり、且つ、前記第８工程後に前記ゲート部および前記第１、第２サイドウォールをマスクとして該第１、第２不純物領域内の高濃度不純物領域を形成する第９工程をさらに含むことを特徴とする請求項９に記載の２ビット記憶型半導体記憶装置の製造方法。
【請求項１１】
前記第１、第３、第４、第６絶縁膜および前記第１、第２被覆膜がＳｉＯ膜であり、且つ、前記第２および第５絶縁膜がＳｉＮ膜であることを特徴とする請求項９または１０に記載の２ビット記憶型半導体記憶装置の製造方法。
【請求項１２】
前記ゲート部形成層が、順次積層された多結晶Ｓｉ膜およびＷＳｉ膜を有するゲート電極を含み、さらに、該ＷＳｉ膜上に形成されたＳｉＯ膜を含むことを特徴とする請求項９〜１１のいずれかに記載の２ビット記憶型半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２ビット情報を記憶する不揮発性メモリ素子を備えた半導体記憶装置と、その製造方法とに関する。
【背景技術】
【０００２】
従来より、２ビット情報を記憶する不揮発性半導体メモリ素子が知られている。このような半導体メモリ素子は、例えば、下記特許文献１、２に開示されている。
【０００３】
特許文献１に開示されたメモリ素子は、半導体基板とポリシリコン・ゲート１１２との間に酸化物１０９−窒化物１１０−酸化物１１１の積層を有しており、さらに、窒化物１１０内に個別に帯電可能な領域１０６，１０８を有している（特許文献１の段落０００３および図１参照）。
【０００４】
このような構成の半導体メモリ素子では、領域１０６のみが帯電した状態、領域１０８のみが帯電した状態、領域１０６，１０８の両方が帯電した状態および領域１０６，１０８の両方が帯電していない状態の四状態を得ることができ、これにより、４値情報すなわち２ビット情報を記憶することができる。
【０００５】
かかるメモリ素子では、領域１０６，１０８を帯電させることにより、ドレイン電流が低下する。ここで、ビットライン１０２をソースとする場合、かかるメモリ素子のドレイン電流は、領域１０６の帯電／非帯電に依存して変化する（帯電時の方が小さくなる）が、領域１０８の帯電／非帯電には依存しない。また、ビットライン１０４をソースとする場合、かかるメモリ素子に流れる電流は、領域１０８の帯電／非帯電に依存して変化するが、領域１０６の帯電／非帯電には依存しない。したがって、領域１０６，１０８に両方向の電流を流すことにより、２ビットの記憶情報を読み出すことができる。
【０００６】
一方、特許文献２に開示されたメモリ素子は、ワードゲート２１の両側面に、それぞれ、「Ｌ」型チッ化物素材２０を有している（特許文献２の段落００１９および図３Ａ参照）。このような構成の半導体メモリ素子でも、一方の「Ｌ」型チッ化物素材２０のみが帯電した状態、他方の「Ｌ」型チッ化物素材２０のみが帯電した状態、両方の「Ｌ」型チッ化物素材２０が帯電した状態、両方の「Ｌ」型チッ化物素材２０が帯電していない状態の四状態を得ることができ、これにより、２ビット情報を記憶することができる。また、上述の特許文献１に係るメモリ素子と同様の原理により、メモリ素子から記憶情報を読み出すことができる。
【特許文献１】特開２００１−１５６１８９号公報
【特許文献２】特開２００３−１６３２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
２ビット記憶型のメモリ素子では、ソース側の帯電領域（特許文献１の個別に帯電可能な領域１０６，１０８、特許文献２の「Ｌ」型チッ化物素材２０）が帯電しているときの電流値は、零アンペアに近いほど良い。かかる電流値が零アンペアに近いほど、読み出しマージンを大きくすることができ、読み出し電流値の製造ばらつきに起因する歩留まりの低下を抑えることができるからである。
【０００８】
しかし、従来のメモリ素子では、帯電領域が帯電しているときの電流値を十分に低くすることができなかった。これは、帯電領域に蓄積される電荷量を十分に大きくすることができなかったためである。
【０００９】
ここで、蓄積電荷量の増加を図るためには、帯電領域の面積を増大させればよい。しかしながら、特許文献１、２に開示されたようなメモリ素子において帯電領域の面積を増大させると、素子面積が増大して、半導体記憶装置の集積度を悪化させることになる。
【００１０】
この発明は、帯電領域が帯電しているときの読み出し電流値が十分に小さく且つメモリ素子面積が小さい２ビット記憶型半導体記憶装置、および、そのような２ビット記憶型半導体記憶装置を安価に製造することができる製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
（１）第１の発明に係る２ビット記憶型半導体記憶装置は、半導体基板の表面領域にチャネル形成領域を挟んで形成された第１、第２不純物領域と、第１不純物領域とチャネル形成領域との境界領域上に形成された第１下部絶縁膜と、第１下部絶縁膜上に形成され且つ第１下部絶縁膜よりもエネルギーギャップが小さい第１電荷保持膜と、第１電荷保持膜の上面および内側面を覆うように形成され且つ第１電荷保持膜よりもエネルギーギャップが大きい第１上部絶縁膜とを有する第１電荷保持部と、第２不純物領域とチャネル形成領域との境界領域上に形成された第２下部絶縁膜と、第２下部絶縁膜上に形成され且つ第２下部絶縁膜よりもエネルギーギャップが小さい第２電荷保持膜と、第２電荷保持膜の上面および内側面を覆うように形成され且つ第２電荷保持膜よりもエネルギーギャップが大きい第２上部絶縁膜とを有する第２電荷保持部と、第１、第２電荷保持部で挟まれた領域上に形成されたゲート絶縁膜と、第１、第２電荷保持部上からゲート絶縁膜上に跨る領域に形成されたゲート部と、第１電荷保持部およびゲート部の第１不純物領域側の側面から第１不純物領域の表面に跨る領域を覆う第１側部絶縁膜と、第１側部絶縁膜の表面を覆うように形成され且つ第１側部絶縁膜よりもエネルギーギャップが小さい第３電荷保持膜とを有する第１サイドウォールと、第２電荷保持部およびゲート部の第２不純物領域側の側面から第２不純物領域の表面に跨る領域を覆う第２側部絶縁膜と、第２側部絶縁膜の表面を覆うように形成され且つ第２側部絶縁膜よりもエネルギーギャップが小さい第４電荷保持膜とを有する第２サイドウォールとを備える。
【００１２】
（２）第２の発明に係る２ビット記憶型半導体記憶装置の製造方法は、半導体基板上に、第１絶縁膜と、第１絶縁膜よりもエネルギーギャップが小さい第２絶縁膜とを形成する第１工程と、第１、第２絶縁膜を貫通する開口を設けることにより半導体基板の表面を露出させる第２工程と、半導体基板の全域に、第２絶縁膜よりもエネルギーギャップが大きい第３絶縁膜を形成する第３工程と、半導体基板の全域にゲート部形成層を形成した後、開口が形成された領域およびその周辺領域以外の領域のゲート部形成層および第１〜第３絶縁膜を除去することにより、ゲート絶縁膜、第１、第２電荷保持部およびゲート部を形成する第４工程と、半導体基板の全域に第４絶縁膜を形成した後で、ゲート部をマスクとして半導体基板の全域に不純物を導入することにより、第１、第２不純物領域を形成する第５工程と、第４絶縁膜の表面に第４絶縁膜よりもエネルギーギャップが小さい第５絶縁膜を形成し、第５絶縁膜の表面に第５絶縁膜よりもエネルギーギャップが大きい第６絶縁膜を形成し、さらに、第４〜第６絶縁膜を加工することにより、第１、第２サイドウォールを形成する第６工程とを含む。
【００１３】
（３）第３の発明に係る２ビット記憶型半導体記憶装置の製造方法は、半導体基板上に、第１絶縁膜と、第１絶縁膜よりもエネルギーギャップが小さい第２絶縁膜と、第１被覆膜とを順次形成し、さらに、第１被覆膜を貫通する第１開口を設けることにより第２絶縁膜の表面を露出させる第１工程と、半導体基板の全域に第２被覆膜を形成する第２工程と、第１開口の中央部分に第２開口が形成されて半導体基板の表面が露出するまでエッチバックを行う第３工程と、半導体基板の表面に残存する第１、第２被覆膜を除去する第４工程と、半導体基板の全域に、第２絶縁膜よりもエネルギーギャップが大きい第３絶縁膜を形成する第５工程と、半導体基板の全域にゲート部形成層を形成した後、第２開口が形成された領域およびその周辺領域以外の領域のゲート部形成層および第１〜第３絶縁膜を除去することにより、ゲート絶縁膜、第１、第２電荷保持部およびゲート部を形成する第６工程と、半導体基板の全域に第４絶縁膜を形成した後で、ゲート部をマスクとして半導体基板の全域に不純物を導入することにより、第１、第２不純物領域を形成する第７工程と、第４絶縁膜の表面に第４絶縁膜よりもエネルギーギャップが小さい第５絶縁膜を形成し、第５絶縁膜の表面に第５絶縁膜よりもエネルギーギャップが大きい第６絶縁膜を形成し、さらに、第４〜第６絶縁膜を加工することにより、第１、第２サイドウォールを形成する第８工程とを含む。
【発明の効果】
【００１４】
（１）第１の発明に係る２ビット記憶型半導体記憶装置は、第１不純物領域に対応させてゲート部下の第１電荷保持膜および第１サイドウォール内の第３電荷保持膜とを有し、且つ、第２不純物領域に対応させてゲート部下の第２電荷保持膜および第２サイドウォール内の第４電荷保持膜とを有している。したがって、第１の発明によれば、メモリ素子面積を増大させることなしに、電荷保持膜に電荷が蓄積されているときの電流値を十分に小さくすることができる。
【００１５】
（２）第２の発明に係る２ビット記憶型半導体記憶装置の製造方法によれば、メモリ素子面積が小さく且つ電荷保持部に電荷が蓄積されているときの電流値が十分に小さい２ビット記憶型半導体記憶装置を、少ない工程数で安価に製造することができる。
【００１６】
（３）第３の発明に係る２ビット記憶型半導体記憶装置の製造方法によれば、電荷保持部に電荷が蓄積されているときの電流値が十分に小さい２ビット記憶型半導体記憶装置を少ない工程数で安価に製造することができ、且つ、第２の発明に係る製造方法よりもさらにメモリ素子の微細化が容易である。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１８】
第１実施形態
この発明に係る２ビット記憶型半導体記憶装置およびその製造方法の第１実施形態について、図１〜図３を用いて説明する。
【００１９】
図１は、この実施形態に係る２ビット記憶型半導体記憶装置のメモリ素子構造を概略的に示す断面図である。
【００２０】
図１に示したように、この実施形態に係るメモリ素子は、半導体基板１００に形成された、第１、第２不純物領域１１０，１２０と、第１、第２電荷保持部１３０，１４０と、ゲート絶縁膜１５０と、ゲート部１６０と、電荷保持機能を有する第１、第２サイドウォール１７０，１８０と、ＳｉＯ膜１９０とを備えている。
【００２１】
不純物領域１１０は、高濃度不純物領域１１１と、ＬＤＤ(Lightly Doped Drain) 領域１１２とを備えている。不純物領域１２０は、高濃度不純物領域１２１と、ＬＤＤ領域１２２とを備えている。不純物領域１１０，１２０で挟まれた領域が、チャネル形成領域１０１になる。
【００２２】
電荷保持部１３０は、下部絶縁膜１３１と、電荷保持膜１３２と、上部絶縁膜１３３とを備えている。下部絶縁膜１３１は、不純物領域１１０とチャネル形成領域１０１との境界領域上に、例えばＳｉＯで形成される。電荷保持膜１３２は、下部絶縁膜１３１上に、かかる下部絶縁膜１３１よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）により形成される。上部絶縁膜１３３は、電荷保持膜１３２の上面および内側面を覆うように、かかる電荷保持膜１３２よりもエネルギーギャップが大きい絶縁材料（例えばＳｉＯ）を用いて形成される。
【００２３】
電荷保持部１４０は、下部絶縁膜１４１と、電荷保持膜１４２と、上部絶縁膜１４３とを備えている。下部絶縁膜１４１は、不純物領域１２０とチャネル形成領域１０１との境界領域上に、例えばＳｉＯで形成される。電荷保持膜１４２は、下部絶縁膜１４１上に、かかる下部絶縁膜１４１よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）を用いて形成される。上部絶縁膜１４３は、電荷保持膜１４２の上面および内側面を覆うように、かかる電荷保持膜１４２よりもエネルギーギャップが大きい絶縁材料（例えばＳｉＯ）を用いて形成される。
【００２４】
ゲート絶縁膜１５０は、半導体基板１００の表面のうち、電荷保持部１３０，１４０で挟まれた領域上に形成される。
【００２５】
ゲート部１６０は、電荷保持部１３０，１４０からゲート絶縁膜１５０に跨る領域上に形成される。このゲート部１６０は、順次積層された多結晶Ｓｉ膜１６１およびＷＳｉ膜１６２を有し、さらに、ＷＳｉ膜１６２上に形成されたＳｉＯ膜１６３を有する。ゲート部１６０のうち、導電性の多結晶Ｓｉ膜１６１およびＷＳｉ膜１６２が、ゲート電極として作用する。絶縁性のＳｉＯ膜１６３は、ゲート電極１６１，１６２の上面を覆う。
【００２６】
サイドウォール１７０は、側部絶縁膜１７１と、電荷保持膜１７２と、絶縁膜１７３とを備えている。側部絶縁膜１７１は、電荷保持部１３０およびゲート部１６０の側面（不純物領域１１０側の側面）からＬＤＤ領域１１２の表面に跨る領域を覆うように、例えばＳｉＯで形成される。電荷保持膜１７２は、側部絶縁膜１７１の表面を覆うように、側部絶縁膜１７１よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）を用いて形成される。絶縁膜１７３は、サイドウォール１７０の形状を整えるための膜であり、例えばＳｉＯで形成される。
【００２７】
サイドウォール１８０は、側部絶縁膜１８１と、電荷保持膜１８２と、絶縁膜１８３とを備えている。側部絶縁膜１８１は、電荷保持部１４０およびゲート部１６０の側面（不純物領域１２０側の側面）からＬＤＤ領域１２２の表面に跨る領域を覆うように、例えばＳｉＯで形成される。電荷保持膜１８２は、側部絶縁膜１８１の表面を覆うように、側部絶縁膜１８１よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）を用いて形成される。絶縁膜１８３は、サイドウォール１８０の形状を整えるための膜であり、例えばＳｉＯで形成される。
【００２８】
絶縁膜１９０は、メモリ素子全体を覆う膜であり、例えばＳｉＯで形成される。
【００２９】
図１に示したメモリ素子では、電荷保持膜１３２，１７２に対する電子の蓄積／非蓄積によって、１ビットの情報が記憶される。さらに、電荷保持膜１４２，１８２に対する電子の蓄積／非蓄積によって、１ビットの情報が記憶される。以下、この実施形態に係るメモリ素子の動作について説明する。
【００３０】
電荷保持膜１３２，１７２に電子を蓄積するためには、半導体基板１００および第２不純物領域１２０の電位を０ボルトに設定した状態で、第１不純物領域１１０とゲート電極１６１，１６２との間に電位差を発生させればよい。例えば、第１不純物領域１１０に＋５ボルトを印加し且つゲート電極１６１，１６２に＋２ボルトを印加することにより、電荷保持膜１３２，１７２に電子を注入することができる。この実施形態に係るメモリ素子では、ＬＤＤ領域１１２のほぼ全面を覆うように電荷保持膜１７２が設けられ、且つ、かかるＬＤＤ領域１１２の端部とゲート部１６０との間に電荷保持膜１３２が設けられている。したがって、ゲート電極１６１，１６２からＬＤＤ領域１１２方向に移動する電子の多くを電荷保持膜１３２，１７２に蓄積することができる。
【００３１】
また、電荷保持膜１３２，１７２に蓄積された電子を放出するためには、半導体基板１００および第２不純物領域１２０の電位を０ボルトに設定した状態で、第１不純物領域１１０とゲート電極１６１，１６２との間に逆方向の電位差を発生させればよい。
【００３２】
電荷保持膜１４２，１８２の電子蓄積動作および電子放出動作も、電荷保持膜１３２，１７２の場合と同様である。すなわち、この実施形態に係るメモリ素子では、ＬＤＤ領域１２２のほぼ全面を覆うように電荷保持膜１８２が設けられ且つかかるＬＤＤ領域１２２の端部とゲート部１６０との間に電荷保持膜１４２が設けられているので、ゲート電極１６１，１６２からＬＤＤ領域１２２方向に移動する電子の多くを電荷保持膜１４２，１８２に蓄積することができる。
【００３３】
この実施形態に係るメモリ素子の読み出し動作は、従来のメモリ素子と同様である。すなわち、半導体基板１００を０ボルトに設定し且つゲート部１６０にゲート電圧（例えば＋１ボルト）を印加した状態で、第１、第２不純物領域１１０，１２０間に電位差を発生させればよい。
【００３４】
この読み出し動作において、第１不純物領域１１０をソース（例えば印加電位０ボルト）とし且つ第２不純物領域１２０をドレイン（例えば印加電圧＋２ボルト）としたときは、チャネル形成領域１０１に形成されたチャネルを介して、第２不純物領域１２０から第１不純物領域１１０にドレイン電流が流れる。ここで、電荷保持膜１３２，１７２に電子が蓄積されていない場合、電荷保持膜１４２，１８２に電子が蓄積されているか否かに拘わらず、ドレイン電流値は大きくなる。一方、電荷保持膜１３２，１７２に電子が蓄積されている場合、ドレイン電流値は、電荷保持膜１４２，１８２に電子が蓄積されているか否かに拘わらず、非常に小さくなる。上述したように、読み出しマージンを大きくして歩留まりの向上を図るためには、電荷保持膜１３２，１７２に電子が蓄積されている場合のドレイン電流値は０アンペアに近いほど良い。この実施形態に係るメモリ素子は、上述のような理由により電荷保持膜１３２，１７２の電子蓄積量が非常に多いので、かかる場合のドレイン電流値を０アンペアに十分に近づけることができる。
【００３５】
一方、第２不純物領域１２０をソースとし且つ第１不純物領域１１０をドレインとしたとき、チャネル形成領域１０１に形成されたチャネルを介して、第１不純物領域１１０から第２不純物領域１２０にドレイン電流が流れる。上述の場合と同様、ドレイン電流値は、電荷保持膜１４２，１８２への電子の蓄積／非蓄積によって決定される。この実施形態に係るメモリ素子では、電荷保持膜１３２，１７２の場合と同じ理由により、電荷保持膜１４２，１８２に電子が蓄積されている場合のドレイン電流値を、０アンペアに十分に近づけることができる。
【００３６】
続いて、図１に示したメモリ素子の製造方法について、図２および図３の工程断面図を用いて説明する。
【００３７】
（１）まず、半導体基板１００の表面に、例えばＣＶＤ(Chemical Vapor Deposition) 法等を用いて、第１絶縁膜２０１および第２絶縁膜２０２を順次堆積する（図２（Ａ）参照）。第１絶縁膜２０１は、下部絶縁膜１３１，１４１（図１参照）を得るための膜であり、したがって、例えばＳｉＯで形成される。第２絶縁膜２０２は、電荷保持膜１３２，１４２を得るための膜であり、したがって、第１絶縁膜よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）で形成される。
【００３８】
（２）半導体基板１００の全域にフォトレジスト２０３のパターンを形成してエッチングを行うことにより、第１、第２絶縁膜２０１，２０２を貫通する開口２０４を設ける（図２（Ｂ）参照）。これにより、半導体基板１００の表面２０５が露出する。
【００３９】
（３）フォトレジスト２０３を除去し、さらに、半導体基板１００の全域に例えばＣＶＤ法等を用いて第３絶縁膜２０６を堆積する（図２（Ｃ）参照）。第３絶縁膜２０６は、上部絶縁膜１３３，１４３およびゲート酸化膜１５０を得るための膜であり、したがって、第２絶縁膜２０２よりもエネルギーギャップが大きい絶縁材料（例えばＳｉＯ）で形成される。
【００４０】
（４）半導体基板１００の全域に、例えばＣＶＤ法等を用いて多結晶Ｓｉ膜、ＷＳｉ膜およびＳｉＯ膜を順次堆積することにより、ゲート部形成層を形成する。そして、例えばフォトリソグラフィー法およびエッチング法等を用いて、このゲート部形成層のうち、開口２０４が形成された領域およびその周辺領域以外の領域を除去する。これにより、ゲート絶縁膜１５０、電荷保持部１３０，１４０およびゲート部１６０が同時に形成される（図２（Ｄ）参照）。
【００４１】
（５）半導体基板１００の全域に、第４絶縁膜２０７を形成する。第４絶縁膜２０７は、側部絶縁膜１７１，１８１を得るための膜であり、したがって、例えばＳｉＯで形成される。続いて、ゲート部１６０をマスクとして、半導体基板１００の全域に、例えばイオン注入法等による不純物注入を行う。これにより、ＬＤＤ領域１１２，１２２が形成される（図３（Ａ）参照）。ゲート部１６０の最上面にはＳｉＯ膜１６３が設けられているので、この不純物注入によってゲート電極１６１，１６２の特性が損なわれることはない。
【００４２】
（６）第４絶縁膜２０７の表面に、例えばＣＶＤ法等を用いて、第５、第６絶縁膜を堆積する。第５絶縁膜は、電荷保持膜１７２，１８２を得るための膜であり、したがって、第４絶縁膜２０７よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）で形成される。第６絶縁膜は、絶縁膜１７３，１８３を形成するための膜であり、例えばＳｉＯが使用される。その後、例えばフォトリソグラフィー法およびエッチング法等を用いて第４〜第６絶縁膜を加工することにより、サイドウォール１７０，１８０を完成させる（図３（Ｂ）参照）。
【００４３】
（７）半導体基板１００の全域に、例えばＣＶＤ法等を用いてＳｉＯを堆積することにより、絶縁膜１９０を形成する。続いて、ゲート部１６０およびサイドウォール１７０，１８０をマスクとして、半導体基板１００の全域に、例えばイオン注入法等による不純物注入を行う。これにより、高濃度不純物領域１１１，１２１が形成される（図３（Ｃ）参照）。ゲート部１６０の最上面にはＳｉＯ膜１６３が設けられているので、この不純物注入によってゲート電極１６１，１６２の特性が損なわれることはない。
【００４４】
その後、絶縁膜１９０に、高濃度不純物領域１１１，１２１を配線するためのコンタクトホールを形成する工程などを経て、図１に示したようなメモリ素子が完成する。
【００４５】
以上説明したように、この実施形態に係る２ビット記憶型半導体記憶装置によれば、ゲート部１６０の下部およびサイドウォール１７０，１８０に電荷保持膜１３２，１４２，１７２，１８２を設けたので、メモリ素子面積を増大させることなしに、電荷保持膜に蓄積できる電荷量を増大させることができ、これにより、これらの電荷保持膜に蓄積できる電流値を十分に小さく抑えることができる。
【００４６】
加えて、この実施形態に係る２ビット記憶型半導体記憶装置の製造方法によれば、メモリ素子面積が小さく且つ電荷保持部に電荷が蓄積されているときの電流値が十分に小さい２ビット記憶型半導体記憶装置を、少ない工程数で安価に製造することができる。
【００４７】
第２実施形態
次に、この発明に係る製造方法の、他の実施形態について、図４を用いて説明する。
【００４８】
この実施形態に係る２ビット記憶型半導体記憶装置のメモリ素子構造および動作は、上述の第１実施形態に係る装置（図１参照）と同様であるので、説明を省略する。
【００４９】
以下、この実施形態に係る製造方法について、図４の工程断面図を用いて説明する。
【００５０】
（１）まず、半導体基板１００の表面に、例えばＣＶＤ(Chemical Vapor Deposition) 法等を用いて、第１絶縁膜４０１、第２絶縁膜４０２および第１被覆膜４０３を順次堆積する。第１絶縁膜４０１は、下部絶縁膜１３１，１４１（図１参照）を得るための膜であり、したがって、例えばＳｉＯで形成される。第２絶縁膜４０２は、電荷保持膜１３２，１４２を得るための膜であり、したがって、第１絶縁膜よりもエネルギーギャップが小さい絶縁材料（例えばＳｉＮ）で形成される。また、第１被覆膜４０３は、後述の工程（３）でエッチバックに使用する膜であり、例えばＳｉＯで形成される。続いて、半導体基板１００の全域に、フォトレジスト４０４のパターンを形成してエッチングを行う。これにより、第１被覆膜４０３を貫通する第１開口４０５（幅Ｗ１）が設けられて、第２絶縁膜４０２の表面４０６が露出する（図４（Ａ）参照）。
【００５１】
（２）フォトレジスト４０４を除去し、さらに、半導体基板１００の全域に例えばＣＶＤ法等を用いて第２被覆膜４０７を堆積する（図４（Ｂ）参照）。第２被覆膜４０７は、後述の工程（３）でエッチバックに使用する膜であり、例えばＳｉＯで形成される。
【００５２】
（３）第１開口４０５の中央部分に第２開口４０８（幅Ｗ２）が形成されて半導体基板１００の表面が露出するまで、エッチバックを行う（図４（Ｃ）参照）。
【００５３】
（４）その後、例えばウエットエッチング等により、半導体基板１００の表面に残存する第１、第２被覆膜４０３，４０７を除去する（図４（Ｄ）参照）。
【００５４】
その後の工程は、上述の第１実施形態における工程（３）〜（７）と同様であるので、説明を省略する。
【００５５】
以上説明したように、この実施形態に係る製造方法によれば、フォトリソグラフィー法で形成した第１開口４０５よりも幅の狭い第２開口４０８を形成することができる。すなわち、この実施形態によれば、フォトリソグラフィー法で形成できる最小開口幅よりも小さい幅の第２開口４０８を得ることができる。ここで、第２開口４０８の幅Ｗ２は、ゲート絶縁膜１５０が形成される領域の寸法を規定する。したがって、この実施形態では、ゲート絶縁膜１５０が形成される領域の寸法をフォトリソグラフィー法による最小開口幅よりも小さくすることができ、これにより、ゲート部１６０の寸法を非常に小さくすることができる。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態に係る２ビット記憶型半導体記憶装置のメモリ素子構造を概略的に示す断面図である。
【図２】第１実施形態に係る２ビット記憶型半導体記憶装置の製造方法を示す断面工程図である。
【図３】第１実施形態に係る２ビット記憶型半導体記憶装置の製造方法を示す断面工程図である。
【図４】第２実施形態に係る２ビット記憶型半導体記憶装置の製造方法を示す断面工程図である。
【符号の説明】
【００５７】
１００  半導体基板
１１０，１２０  不純物領域
１１１，１２１  高濃度不純物領域
１１２，１２２  ＬＤＤ領域
１３０，１４０  電荷保持部
１３１，１４１  下部絶縁膜
１３２，１４２，１７２，１８２  電荷保持膜
１３３，１４３  上部絶縁膜
１５０  ゲート絶縁膜
１６０  ゲート部
１６１  多結晶Ｓｉ膜
１６２  ＷＳｉ膜
１６３  ＳｉＯ膜
１７０，１８０  サイドウォール
１７１，１８１  側部絶縁膜
１７３，１８３，１９０  ＳｉＯ膜
【図１】
2006351829.tif 000003
【図２】
2006351829.tif 000004
【図３】
2006351829.tif 000005
【図４】
2006351829.tif 000006