(57)【要約】【課題】  ＣＴＴを使用して両方向のデータストローブ信号を伝達するバスラインの効率を向上させることができ、消費電力が低いメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法を提供する。【解決手段】スタンバイ区間中にデータストローブバスラインが電源電圧の半分となることを防止するために、メモリ装置内のデータストローブ出力ドライバーがアクティブスタンバイ区間中にもデータストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動せず、データストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動しなければならない状況が発生するまで有効論理レベルに駆動するメモリシステムである。【選択図】  図３
2006134334.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリ装置と、
前記複数個のメモリ装置を制御するメモリコントローラと、
前記複数個のメモリ装置と前記メモリコントローラとの間に連結され、データを伝達するデータバスラインと、
前記複数個のメモリ装置と前記メモリコントローラとの間に連結され、前記データをストロービングするデータストローブ信号を伝達するデータストローブバスラインと、を備え、
前記各メモリ装置は、読み取り動作によるデータ出力が終了した後、自身のデータストローブ信号を有効論理レベルに駆動することを特徴とするメモリシステム。
【請求項２】
前記メモリコントローラから前記複数個のメモリ装置のうち第１メモリ装置に読み取り命令が入力されると、前記第１メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長によるデータを出力した後に再び前記自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記第１メモリ装置に前記読み取り命令が入力された後、再び前記第１メモリ装置に他の読み取り命令が入力されると、前記第１メモリ装置は、前記自身のデータストローブ信号を前記有効論理レベルに駆動し続け、前記他の読み取り命令によるＣＡＳレイテンシ後に前記自身のデータストローブ信号を再びバースト長単位でトグルさせた後、再び前記有効論理レベルに駆動することを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記第１メモリ装置に前記読み取り命令が入力された後、第２メモリ装置に他の読み取り命令が入力されると、前記第１メモリ装置は、前記他の読み取り命令をスヌーピングした後、前記自身のデータストローブ信号を前記有効論理レベルからハイインピーダンス状態に駆動することを特徴とする請求項２に記載のメモリシステム。
【請求項５】
前記第２メモリ装置は、自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長単位でトグルさせた後で再びローレベルに駆動することを特徴とする請求項４に記載のメモリシステム。
【請求項６】
前記第１メモリ装置に前記読み取り命令が入力された後、前記第１メモリ装置または第２メモリ装置に書き込み命令が入力されると、前記第１メモリ装置は、前記書き込み命令後、自身のデータストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項２に記載のメモリシステム。
【請求項７】
前記第１メモリ装置のデータストローブ信号がハイインピーダンス状態に駆動されても、前記データストローブバスラインは、前記メモリコントローラにより前記有効論理レベルに維持されることを特徴とする請求項６に記載のメモリシステム。
【請求項８】
前記メモリコントローラから前記複数個のメモリ装置のうち第１メモリ装置に書き込み命令が入力された後、再び前記第１メモリ装置に読み取り命令が入力されると、前記第１メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長によるデータ出力後に再び前記自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項１に記載のメモリシステム。
【請求項９】
前記メモリコントローラから前記複数個のメモリ装置のうち第１メモリ装置に書き込み命令が入力された後、第２メモリ装置に読み取り命令が入力されると、前記第２メモリ装置は、前記読み取り命令をスヌーピングした後、自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長単位でトグルさせた後で再び前記有効論理レベルに駆動することを特徴とする請求項１に記載のメモリシステム。
【請求項１０】
前記各メモリ装置は、
メモリセルアレイと、
前記メモリセルアレイから読み取られるデータをバッファリングして、前記データバスラインに出力するデータ出力バッファと、
前記データストローブ信号をバッファリングして、前記データストローブバスラインに出力するデータストローブ出力バッファと、を備え、
前記データストローブ出力バッファは、読み取り動作により前記データ出力バッファからデータ出力が終了した後、自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項１に記載のメモリシステム。
【請求項１１】
前記各メモリ装置は、
第１チップ選択ピンと、
第２チップ選択ピンと、
命令入力ピンと、
読み取り命令のバースト長単位でのトグルパターンを、前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器と、
前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダと、をさらに備えることを特徴とする請求項１０に記載のメモリシステム。
【請求項１２】
前記命令デコーダは、前記第１チップ選択ピンに入力される信号が活性化され、前記第２チップ選択ピンに入力される信号が不活性化されると、前記命令入力ピン上の命令を自身に与えられた命令として認識することを特徴とする請求項１１に記載のメモリシステム。
【請求項１３】
前記命令デコーダは、前記第１チップ選択ピンに入力される信号が不活性化され、前記第２チップ選択ピンに入力される信号が活性化されると、前記命令入力ピン上の命令を自身でない他のメモリ装置に与えられた命令として認識することを特徴とする請求項１１に記載のメモリシステム。
【請求項１４】
前記各メモリ装置は、遅延同期ループ回路を含まないことを特徴とする請求項１に記載のメモリシステム。
【請求項１５】
前記メモリコントローラは、
前記複数個のメモリ装置の一つから前記データバスラインを通じてデータを受信してバッファリングするデータ入力バッファと、
前記複数個のメモリ装置の一つから前記データストローブバスラインを通じてデータストローブ信号を受信してバッファリングするデータストローブ入力バッファと、
クロック信号を受信してバッファリングするクロックバッファと、
前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる制御信号発生器と、
前記クロックバッファによりバッファリングされたクロック信号を受けて、第１及び第２内部クロックを発生させるクロック発生器と、
それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする複数個の奇数ビットラッチ回路と、
それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする複数個の偶数ビットラッチ回路と、
前記第１及び第２内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達するスイッチング部と、を備えることを特徴とする請求項１に記載のメモリシステム。
【請求項１６】
メモリ装置と、
前記メモリ装置を制御するメモリコントローラと、
前記メモリ装置と前記メモリコントローラとの間に連結され、データを伝達するデータバスラインと、
前記メモリ装置と前記メモリコントローラとの間に連結され、前記データをストロービングするデータストローブ信号を伝達するデータストローブバスラインと、を備え、
前記メモリ装置は、読み取り動作によるデータ出力が終了した後、自身のデータストローブ信号を有効論理レベルに駆動することを特徴とするメモリシステム。
【請求項１７】
前記メモリコントローラから前記メモリ装置に読み取り命令が入力されると、前記メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長単位で前記自身のデータストローブ信号をトグルさせた後、再び前記自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記メモリ装置に前記読み取り命令が入力された後、再び前記メモリ装置に他の読み取り命令が入力されると、前記メモリ装置は、前記自身のデータストローブ信号を前記有効論理レベルに駆動し続け、前記他の読み取り命令によるＣＡＳレイテンシ後に、前記自身のデータストローブ信号を再びバースト長単位でトグルさせた後で再び前記有効論理レベルに駆動することを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記メモリ装置に前記読み取り命令が入力された後、前記メモリ装置に書き込み命令が入力されると、前記メモリ装置は、前記書き込み命令後、自身のデータストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項１７に記載のメモリシステム。
【請求項２０】
前記メモリ装置のデータストローブ信号がハイインピーダンス状態に駆動されても、前記データストローブバスラインは、前記メモリコントローラにより前記有効論理レベルに維持されることを特徴とする請求項１９に記載のメモリシステム。
【請求項２１】
前記メモリ装置に書き込み命令が入力された後、再び前記メモリ装置に読み取り命令が入力されると、前記メモリ装置は、前記読み取り命令から所定の時間後に自身のデータストローブ信号を前記有効論理レベルに駆動し、バースト長によるデータ出力後に再び前記自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項１６に記載のメモリシステム。
【請求項２２】
前記メモリ装置は、プリチャージスタンバイ状態では、前記データストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項１６に記載のメモリシステム。
【請求項２３】
前記メモリ装置は、
メモリセルアレイと、
前記メモリセルアレイから読み取られるデータをバッファリングして、前記データバスラインに出力するデータ出力バッファと、
前記データストローブ信号をバッファリングして、前記データストローブバスラインに出力するデータストローブ出力バッファと、を備え、
前記データストローブ出力バッファは、読み取り動作により前記データ出力バッファからデータ出力が終了した後、自身のデータストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項１７に記載のメモリシステム。
【請求項２４】
前記メモリ装置は、
少なくとも一つのチップ選択ピンと、
命令入力ピンと、
読み取り命令のバースト長単位でのトグルパターンを、前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器と、
前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダと、をさらに備えることを特徴とする請求項２３に記載のメモリシステム。
【請求項２５】
前記命令デコーダは、前記少なくとも一つのチップ選択ピンに入力される信号が活性化されると、前記命令入力ピン上の命令を受け取ることを特徴とする請求項２４に記載のメモリシステム。
【請求項２６】
前記メモリ装置は、遅延同期ループ回路を含まないことを特徴とする請求項１６に記載のメモリシステム。
【請求項２７】
前記メモリコントローラは、
前記メモリ装置から前記データバスラインを通じてデータを受信してバッファリングするデータ入力バッファと、
前記メモリ装置から前記データストローブバスラインを通じてデータストローブ信号を受信してバッファリングするデータストローブ入力バッファと、
クロック信号を受信してバッファリングするクロックバッファと、
前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる制御信号発生器と、
前記クロックバッファによりバッファリングされたクロック信号を受けて、第１及び第２内部クロックを発生させるクロック発生器と、
それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする複数個の奇数ビットラッチ回路と、
それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする複数個の偶数ビットラッチ回路と、
前記第１及び第２内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達するスイッチング部と、を備えることを特徴とする請求項１６に記載のメモリシステム。
【請求項２８】
少なくとも一つのメモリ装置と、
前記少なくとも一つのメモリ装置を制御するメモリコントローラと、
前記少なくとも一つのメモリ装置と前記メモリコントローラとの間に連結され、データを伝達するデータバスラインと、
前記少なくとも一つのメモリ装置と前記メモリコントローラとの間に連結され、前記データをストロービングするデータストローブ信号を伝達するデータストローブバスラインと、を備え、
前記メモリコントローラは、自身から出力されるデータストローブ信号をトグルさせた後で有効論理レベルに駆動することを特徴とするメモリシステム。
【請求項２９】
メモリセルアレイと、
前記メモリセルアレイから読み取られるデータをバッファリングして出力するデータ出力バッファと、
前記データをストロービングするデータストローブ信号をバッファリングして出力するデータストローブ出力バッファと、を備え、
前記データストローブ出力バッファは、読み取り動作により前記データ出力バッファからデータ出力が終了した後、前記データストローブ信号を有効論理レベルに駆動することを特徴とするメモリ装置。
【請求項３０】
少なくとも一つのチップ選択ピンと、
命令入力ピンと、
読み取り命令のバースト長単位でのトグルパターンを、前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器と、
前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダと、をさらに備えることを特徴とする請求項２９に記載のメモリ装置。
【請求項３１】
前記命令入力ピンを通じて前記読み取り命令が入力されると、前記データストローブ出力バッファは、前記読み取り命令から所定の時間後に前記データストローブ信号を前記有効論理レベルに駆動し、前記パターン発生器から前記バースト長単位でのトグルパターンを受けて出力した後、再び前記データストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項３０に記載のメモリ装置。
【請求項３２】
前記命令入力ピンを通じて前記読み取り命令が入力された後、再び前記命令入力ピンを通じて他の読み取り命令が入力されると、前記データストローブ出力バッファは、前記データストローブ信号を前記有効論理レベルに駆動し続け、前記他の読み取り命令によるＣＡＳレイテンシ後に、前記パターン発生器から前記他の読み取り命令のバースト長単位でのトグルパターンを受けて出力した後で再び前記有効論理レベルに駆動することを特徴とする請求項３１に記載のメモリ装置。
【請求項３３】
前記命令入力ピンを通じて前記読み取り命令が入力された後、前記命令入力ピンを通じて書き込み命令が入力されると、前記データストローブ出力バッファは、前記書き込み命令後、前記データストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項３１に記載のメモリ装置。
【請求項３４】
前記命令入力ピンを通じて書き込み命令が入力された後、前記命令入力ピンを通じて読み取り命令が入力されると、前記データストローブ出力バッファは、前記読み取り命令から所定の時間後に前記データストローブ信号を前記有効論理レベルに駆動し、前記読み取り命令のバースト長によるデータ出力後に再び前記データストローブ信号を前記有効論理レベルに駆動することを特徴とする請求項３０に記載のメモリ装置。
【請求項３５】
前記データストローブ出力バッファは、プリチャージスタンバイ状態では、前記データストローブ信号をハイインピーダンス状態に駆動することを特徴とする請求項２９に記載のメモリ装置。
【請求項３６】
前記メモリ装置は、遅延同期ループ回路を含まないことを特徴とする請求項２９に記載のメモリ装置。
【請求項３７】
データをストロービングするためにデータストローブ信号を出力するメモリ装置で、前記データストローブ信号を制御する方法において、
前記メモリ装置に読み取り命令が印加されると、前記読み取り命令から所定の時間後に前記データストローブ信号を有効論理レベルに駆動するステップと、
前記有効論理レベルに駆動するステップ後、バースト長単位で前記データストローブ信号をトグルさせるステップと、
前記トグルさせるステップ後、前記データストローブ信号を再び前記有効論理レベルに駆動するステップと、を含むことを特徴とするデータストローブ信号の制御方法。
【請求項３８】
前記メモリ装置に前記読み取り命令が入力された後、前記メモリ装置に書き込み命令が入力されると、前記書き込み命令から所定の時間後に、前記データストローブ信号をハイインピーダンス状態に駆動するステップをさらに含むことを特徴とする請求項３７に記載のデータストローブ信号の制御方法。
【請求項３９】
前記メモリ装置のプリチャージスタンバイ状態で、前記データストローブ信号をハイインピーダンス状態に駆動するステップをさらに含むことを特徴とする請求項３７に記載のデータストローブ信号の制御方法。
【請求項４０】
データを受信してバッファリングするデータ入力バッファと、
前記データをストロービングするデータストローブ信号を受信してバッファリングするデータストローブ入力バッファと、
クロック信号を受信してバッファリングするクロックバッファと、
前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる制御信号発生器と、
前記クロックバッファによりバッファリングされたクロック信号を受けて、第１及び第２内部クロックを発生させるクロック発生器と、
それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする複数個の奇数ビットラッチ回路と、
それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする複数個の偶数ビットラッチ回路と、
前記第１及び第２内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達するスイッチング部と、を備えることを特徴とするメモリコントローラ。
【請求項４１】
前記制御信号発生器は、
前記データストローブ入力バッファの出力信号を受けて、それと同じ前記ラッチクロックを発生させるパルス発生器と、
前記ラッチクロックの遷移をカウンティングして、前記複数個の奇数ビット用のイネーブル信号と前記複数個の偶数ビット用のイネーブル信号とを発生させるリングカウンタと、を備えることを特徴とする請求項４０に記載のメモリコントローラ。
【請求項４２】
前記奇数ビットラッチ回路それぞれは、
前記対応する奇数ビット用のイネーブル信号によりイネーブルされ、前記ラッチクロックの立上りエッジに応答して前記対応する奇数ビットをラッチする第１フリップフロップと、
前記ラッチクロックの立下りエッジに応答して、前記第１フリップフロップの出力をラッチする第２フリップフロップと、を備えることを特徴とする請求項４０に記載のメモリコントローラ。
【請求項４３】
前記偶数ビットラッチ回路それぞれは、
前記対応する偶数ビット用のイネーブル信号によりイネーブルされ、前記ラッチクロックの立下りエッジに応答して前記対応する偶数ビットをラッチするフリップフロップを備えることを特徴とする請求項４０に記載のメモリコントローラ。
【請求項４４】
前記スイッチング回路は、
前記第１内部クロックに応答して、最初の奇数ビットラッチ回路にラッチされた最初の奇数ビットを内部に伝達する第１スイッチと、
前記第１内部クロックに応答して、最初の偶数ビットラッチ回路にラッチされた最初の偶数ビットを内部に伝達する第２スイッチと、
前記第２内部クロックに応答して、二番目の奇数ビットラッチ回路にラッチされた二番目の奇数ビットを内部に伝達する第３スイッチと、
前記第２内部クロックに応答して、二番目の偶数ビットラッチ回路にラッチされた二番目の偶数ビットを内部に伝達する第４スイッチと、を備えることを特徴とする請求項４０に記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＴＴ（Ｃｅｎｔｅｒ Ｔａｂ Ｔｅｒｍｉｎａｔｉｏｎ）を使用するメモリシステムに係り、特に両方向データストローブ信号を伝達するバスラインの効率を向上させることができ、消費電力が低いメモリ装置、それを備えるメモリシステム及びデータストローブ信号の制御方法に関する。
【背景技術】
【０００２】
ＣＴＴを使用するシステムでは、図１に示すように、送信器１１と受信器１３との間に連結されるバスライン１５が、電源電圧ＶＤＤの半分に相当する終端電圧Ｖｔｔで終端される。したがって、データの伝送がないスタンバイ区間には、バスライン１５がＶＤＤ／２レベルに維持される。かかる場合、チャンネル、すなわちバスライン１５上でＡＣノイズが発生する場合、受信器１３の感知度によってこのノイズがバスライン上の信号遷移として認識されることもある。
【０００３】
図１に示したシステムがメモリシステムである場合、メモリコントローラが送信器１１の役割を果たすときは、メモリ装置が受信器１３の役割を果たし、逆にメモリ装置が送信器１１の役割を果たすときは、メモリコントローラが受信器１３の役割を果たす。
【０００４】
前記のように、受信器１３がバスライン１５上のノイズを信号遷移として誤って認識すれば、実際には意図されない無効遷移であるにもかかわらず、受信器１３がこの無効遷移を受け取って、これにより誤動作が引き起こされることがある。
【０００５】
したがって、前記のような問題点を解決するためには、受信器１３がいかなる場合にも意図しない無効遷移を受け取ってはならない。このために、送信器１１のドライバーが有効遷移を始める前に、すなわち有効遷移を有する信号をバスライン１５上に駆動する前に、十分に長時間バスライン１５を有効な一定のレベルに維持させ、受信器１３は、この有効レベル区間以後に入力される遷移のみを有効遷移として認識させる。しかし、データストローブ信号ＤＱＳの有効レベル区間を十分に長くする場合は、データストローブ信号ＤＱＳを伝達するバスラインの効率が低下することがある。
【０００６】
図２Ａ及び図２Ｂは、かかる方式によって動作するＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）シンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の概略的なタイミング図である。図２Ａは、書き込み動作時における、ＤＤＲシンクロナスＤＲＡＭのタイミング図であり、図２Ｂは、読み取り動作時における、ＤＤＲシンクロナスＤＲＡＭのタイミング図である。
【０００７】
ＤＤＲシンクロナスＤＲＡＭでは、ＤＱＳバスラインの効率低下を最小化するために、図２Ａに示したように、書き込み動作時には、ｔＤＱＳＳ仕様を有し、データストローブ信号ＤＱＳがクロック信号ＣＫに同期されて入力されるように定義されている。これにより、ＤＤＲシンクロナスＤＲＡＭは、書き込み命令の受信後にクロック数をカウントすることによって、データストローブ信号ＤＱＳの有効遷移を認識する。
【０００８】
しかし、ＤＤＲシンクロナスＤＲＡＭの読み取り動作時には、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を使用して出力データをクロック信号ＣＫと同期して出力させて、メモリコントローラが、前記出力データのメモリコントローラへの到着時間をさらに正確に予想可能にする。すなわち、図２Ｂに示したように、読み取り動作時には、ＤＬＬを使用してｔＤＱＳＣＫ（ｃｌｏｃｋｔｏ ｏｕｔｐｕｔ ｄｅｌａｙ ｖａｒｉａｔｉｏｎ）を減少させる。しかし、メモリ装置でＤＬＬの使用は、電力消費を増加させるという欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、ＣＴＴを使用して両方向データストローブ信号を伝達するバスラインの効率を向上させることができ、電力消費が低いメモリシステムを提供するところにある。
【００１０】
本発明が解決しようとする他の課題は、両方向データストローブ信号を伝達するバスラインの効率を向上させることができるメモリ装置を提供するところにある。
【００１１】
本発明が解決しようとするさらに他の課題は、両方向データストローブ信号を伝達するバスラインの効率を向上させることができるデータストローブ信号の制御方法を提供するところにある。
【００１２】
本発明が解決しようとするさらに他の課題は、メモリ装置がＤＬＬを含まなくてもメモリ装置から読み取られるデータをレイテンシの増加なしに安定的に受信できるメモリコントローラを提供するところにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するための本発明によるメモリシステムは、少なくても一つのメモリ装置、前記少なくても一つのメモリ装置を制御するメモリコントローラ、前記少なくても一つのメモリ装置と前記メモリコントローラとの間に連結され、データを伝達するデータバスライン、及び前記少なくても一つのメモリ装置と前記メモリコントローラとの間に連結され、前記データをストロービングするデータストローブ信号を伝達するデータストローブバスラインを備え、前記メモリ装置は、読み取り動作によるデータ出力が終了した後、自身のデータストローブ信号を有効論理レベルに駆動することを特徴とする。
【００１４】
前記他の課題を解決するための本発明によるメモリ装置は、メモリセルアレイ、前記メモリセルアレイから読み取られるデータをバッファリングして出力するデータ出力バッファ、及び前記データをストロービングするデータストローブ信号をバッファリングして出力するデータストローブ出力バッファを備え、前記データストローブ出力バッファは、読み取り動作により前記データ出力バッファからデータ出力が終了した後、前記データストローブ信号を有効論理レベルに駆動することを特徴とする。
【００１５】
望ましい一実施形態によれば、前記本発明によるメモリ装置は、少なくとも一つのチップ選択ピン、命令入力ピン、読み取り命令のバースト長単位でのトグルパターンを前記データストローブ信号として前記データストローブ出力バッファに提供するデータストローブ信号パターン発生器、及び前記命令入力ピンを通じて受信される命令をデコーディングして、その結果によって前記データストローブ出力バッファ及び前記データストローブ信号パターン発生器を制御する命令デコーダをさらに備える。
【００１６】
前記本発明によるメモリ装置は、ＤＬＬ回路を含まなくてもよい。
【００１７】
前記さらに他の課題を解決するための本発明によるデータストローブ信号の制御方法は、データをストロービングするためにデータストローブ信号を出力するメモリ装置で、前記データストローブ信号を制御する方法において、前記メモリ装置に読み取り命令が印加されると、前記読み取り命令から所定の時間後に前記データストローブ信号を有効論理レベルに駆動するステップ、前記有効論理レベルに駆動するステップ後、バースト長単位で前記データストローブ信号をトグルさせるステップ、及び前記トグルさせるステップ後、前記データストローブ信号を再び前記有効論理レベルに駆動するステップを含むことを特徴とする。
【００１８】
前記本発明によるデータストローブ信号の制御方法は、前記メモリ装置に前記読み取り命令が入力された後、前記メモリ装置に書き込み命令が入力されると、前記書き込み命令から所定の時間後に、前記データストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動するステップをさらに含む。
【００１９】
前記さらに他の課題を解決するための本発明によるメモリコントローラは、データ入力バッファ、データストローブ入力バッファ、クロックバッファ、制御信号発生器、クロック発生器、複数個の奇数ビットラッチ回路、複数個の偶数ビットラッチ回路、及びスイッチング部を備えることを特徴とする。
【００２０】
前記データ入力バッファは、データを受信してバッファリングする。前記データストローブ入力バッファは、前記データをストロービングするデータストローブ信号を受信してバッファリングする。前記クロックバッファは、クロック信号を受信してバッファリングする。
【００２１】
前記制御信号発生器は、前記データストローブ入力バッファの出力を受けてラッチクロック、複数個の奇数ビット用のイネーブル信号、及び複数個の偶数ビット用のイネーブル信号を発生させる。前記クロック発生器は、前記クロックバッファによりバッファリングされたクロック信号を受けて、第１及び第２内部クロックを発生させる。
【００２２】
前記複数個の奇数ビットラッチ回路は、それぞれ対応する奇数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する奇数ビットを受けてラッチする。前記複数個の偶数ビットラッチ回路は、それぞれ対応する偶数ビット用のイネーブル信号及び前記ラッチクロックに応答して、前記データ入力バッファによりバッファリングされたデータの対応する偶数ビットを受けてラッチする。前記スイッチング部は、前記第１及び第２内部クロックに応答して、前記奇数ビットラッチ回路にラッチされた奇数ビットと前記偶数ビットラッチ回路にラッチされた偶数ビットとを内部に伝達する。
【発明の効果】
【００２３】
本発明によれば、スタンバイ区間中にデータストローブバスラインがＶＤＤ／２レベル（ＶＤＤは電源電圧）となることを防止するために、メモリ装置内のデータストローブ出力ドライバーがスタンバイ区間中にもデータストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動せず、データストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動しなければならない状況が発生するまで有効論理レベルに駆動する。したがって、データストローブ信号を伝達するバスラインの効率が向上する。
【発明を実施するための最良の形態】
【００２４】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
【００２５】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００２６】
図３は、本発明の好適な一実施形態によるメモリシステムを概略的に示すブロック図である。本実施形態は、Ｐｏｉｎｔ（メモリコントローラ３１）ｔｏ ｔｗｏ Ｐｏｉｎｔｓ（メモリ装置３３，３５）の応用例を示す。図５Ａ〜Ｃは、図３または図４に示したメモリシステムのタイミング図であり、ここでは、バースト長ＢＬが４であり、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）レイテンシＣＬが３である場合が示されている。
【００２７】
図３に示すように、本発明の好適な一実施形態によるメモリシステムは、二つのメモリ装置３３，３５、メモリ装置３３，３５を制御するメモリコントローラ３１、データバスラインＤＱ、データストローブバスラインＤＱＳ、第１チップ選択信号バスライン／ＣＳａ、第２チップ選択信号バスライン／ＣＳｂ及び命令／アドレスバスラインＣＭＤ／ＡＤＤを備える。
【００２８】
データバスラインＤＱ及びデータストローブバスラインＤＱＳは、メモリ装置３３，３５とメモリコントローラ３１との間に連結される両方向信号ラインである。第１チップ選択信号バスライン／ＣＳａ、第２チップ選択信号バスライン／ＣＳｂ及び命令／アドレスバスラインＣＭＤ／ＡＤＤは、メモリ装置３３，３５とメモリコントローラ３１との間に連結される一方向信号ラインである。メモリ装置３３，３５は、同期式のメモリ装置である。
【００２９】
各メモリ装置３３，３５は、データバスラインＤＱに出力されるデータをストロービングするデータストローブ信号をデータストローブバスラインＤＱＳに出力する。特に、各メモリ装置３３，３５は、バースト長によるデータ出力後にも、直ちにデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動せず、有効論理レベル、すなわちローレベルに駆動するように構成される。
【００３０】
すなわち、本発明では、各メモリ装置３３，３５内のデータストローブ出力ドライバーが、読み取り動作によるデータの出力が終了した後のアクティブスタンバイ区間中にも、データストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動せず、データストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態にしなければならない状況が発生するまで有効論理レベルに駆動するように構成される。
【００３１】
前記のような機能を具現するために、各メモリ装置３３，３５は、データストローブ信号ＤＱＳをどの時点にハイインピーダンスＨｉ−Ｚに駆動しなければならないか、すなわちいつ前記データストローブ出力ドライバーをターンオフさせるかを決定する構成が必要である。例えば、図３に示したＰｏｉｎｔＡ（マスタに該当するメモリコントローラ３１）ｔｏ ｔｗｏ Ｐｏｉｎｔｓ Ｂ，Ｃ（スレーブに該当するメモリ装置３３，３５）の応用例において、各ポイントの状況によって、すなわちＰｏｉｎｔＡのＰｏｉｎｔＢから読み取り、Ｐｏｉｎｔ ＡのＰｏｉｎｔ Ｃから読み取り、またはＰｏｉｎｔ ＡのＰｏｉｎｔ Ｂに書き込み、Ｐｏｉｎｔ ＡのＰｏｉｎｔ Ｃに書き込みなどの状況によって、それらの各ポイントのデータストローブ出力ドライバーがどんな状態を維持するか（すなわち、出力信号であるデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するか、有効論理レベルに駆動するか）を決定することが必要である。この決定のためには、メモリ装置３３，３５が命令バスラインＣＭＤ上の命令状況を理解しなければならない。
【００３２】
図３の実施形態において、ＰｏｉｎｔＡはマスタの役割を果たすので、あらゆる命令状況が分かる。しかし、ＰｏｉｎｔＢまたはＣからの読み取り時、ＰｏｉｎｔＢまたはＣからＰｏｉｎｔＡに到着するデータストローブ信号ＤＱＳの到着時点を予測し難いので、データストローブ信号バスラインの効率を最適化することが困難となりうる。しかし、ＰｏｉｎｔＢ，Ｃ（すなわち、メモリ装置）が命令状況を理解すれば、比較的容易にデータストローブ信号バスラインの効率を最適化できる。したがって、本発明では、メモリ装置３３，３５が命令バスラインＣＭＤ上の命令状況を理解するように構成される。
【００３３】
したがって、本発明では、前記のような機能を具現するために、各メモリ装置３３，３５が二つのチップ選択ピン、すなわち第１チップ選択信号バスライン／ＣＳａに連結される第１チップ選択ピン／ＣＳ０、及び第２チップ選択信号バスライン／ＣＳｂに連結される第２チップ選択ピン／ＣＳ１を備える。第１チップ選択ピン／ＣＳ０は、自身の動作のための用途であり、第２チップ選択ピン／ＣＳ１は、自身でない他のメモリ装置に命令が入力されるかをスヌーピングするために用いられる。すなわち、各メモリ装置３３，３５は、第２チップ選択ピン／ＣＳ１に入力される信号の状態を把握して、自身でない他のメモリ装置に命令が入力されるかをスヌーピングし、その結果によって前記データストローブ出力ドライバーを制御する。
【００３４】
ここで、第１チップ選択ピン／ＣＳ０に入力される信号が論理“ロー”に活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が論理“ハイ”に不活性化されると、命令バスラインＣＭＤを通じて入力される命令が自身のメモリ装置に与えられた命令として認識される。第１チップ選択ピン／ＣＳ０に入力される信号が論理“ハイ”に不活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が論理“ロー”に活性化されると、命令バスラインＣＭＤを通じて入力される命令が自身でない他のメモリ装置に与えられた命令として認識される。各メモリ装置３３，３５の詳細な構成は、図６及び図７を参照して後述する。
【００３５】
以下、図３に示した本発明の好適な実施形態において、ＰｏｉｎｔＢに位置したメモリ装置３３及びＰｏｉｎｔＣに位置したメモリ装置３５が命令状況によってどのように反応するかを詳細に説明する。
【００３６】
第１に、メモリコントローラ３１により第１チップ選択信号／ＣＳａが論理“ロー”に活性化され、第２チップ選択信号／ＣＳｂが論理“ハイ”に不活性化され、命令バスラインＣＭＤを通じて読み取り命令ＲＤが伝達されると、第１メモリ装置３３は、読み取り命令ＲＤを自身に与えられた命令として認識して受け取り、次いで、第１メモリ装置３３は、読み取り命令から一つのクロックサイクル以後に自身のデータストローブ信号ＤＱＳを有効論理レベルに駆動し始め、バースト長によるデータの出力後に再び前記ＤＱＳ信号を有効論理レベル、すなわちローレベルに駆動する。
【００３７】
そして、読み取り命令ＲＤが第１メモリ装置３３に入力された後、再び第１メモリ装置３３に他の読み取り命令ＲＤが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、第１メモリ装置３３は、ＤＱＳ信号をローレベルに駆動し続け、前記他の読み取り命令によるＣＡＳレイテンシ後に、前記ＤＱＳ信号をバースト長単位でトグル（ｔｏｇｇｌｅ）させた後で再び前記ＤＱＳ信号をローレベルに駆動する。この場合についてのタイミング図が図５Ａに示されている。
【００３８】
第２に、前記のように第１チップ選択信号／ＣＳａと第２チップ選択信号／ＣＳｂの値を適切に調節することによって、第１メモリ装置３３に読み取り命令ＲＤが入力された後、第２メモリ装置３５に他の読み取り命令ＲＤが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、第１メモリ装置３３は、他の読み取り命令ＲＤをスヌーピングした後、次のクロックエッジで自身のデータストローブ信号ＤＱＳをローレベルからハイインピーダンスＨｉ−Ｚ状態に駆動する。すなわち、第１メモリ装置３３内のデータストローブ出力ドライバー（または、データストローブ出力バッファともいう）がターンオフされる。また、第２メモリ装置３５は、前記他の読み取り命令により第１メモリ装置３３のＤＱＳ出力ドライバーがターンオフされると共に、自身のＤＱＳ出力ドライバーをターンオンさせてＤＱＳ信号をローレベルに駆動し、バースト長単位でトグルさせた後で再びローレベルに駆動する。
【００３９】
第３に、第１メモリ装置３３に読み取り命令ＲＤが入力された後、第１メモリ装置３３または第２メモリ装置３３に書き込み命令ＷＲが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、第１メモリ装置３３は、書き込み命令ＷＲ後、次のクロックエッジで自身のデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動する。しかし、実際には、メモリコントローラ３１がプリアンブルを始めて、データストローブ信号ＤＱＳバスラインはローレベルに維持され、次いで、ＤＱＳの駆動はメモリコントローラ３１が担当する。この場合についてのタイミング図が図５Ｂに示されている。
【００４０】
第４に、第１メモリ装置３３に書き込み命令ＷＲが入力された後、再び第１メモリ装置３３に読み取り命令ＲＤが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、第１メモリ装置３３は、読み取り命令ＲＤ後、次のクロックで自身のデータストローブ信号ＤＱＳをローレベルに駆動し、バースト長単位でトグルした後で再びローレベルに駆動する。この場合についてのタイミング図が図５Ｃに示されている。
【００４１】
第５に、第１メモリ装置３３に書き込み命令ＷＲが入力された後、第２メモリ装置３５に読み取り命令ＲＤが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、第２メモリ装置３３は、読み取り命令ＲＤをスヌーピングした後、次のクロックエッジで自身のデータストローブ信号ＤＱＳをローに駆動し、バースト長単位でトグルした後で再びローレベルに駆動する。
【００４２】
一方、チャンネル上で何らの動作も起きない場合、すなわち第１メモリ装置３３と第２メモリ装置３５がいずれもプリチャージスタンバイ状態である場合には、電力消費を減らすために、第１メモリ装置３３と第２メモリ装置３５それぞれは、自身のデータストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動する。すなわち、第１メモリ装置３３及び第２メモリ装置３５内のデータストローブ出力ドライバーがいずれもターンオフされる。ここで、プリチャージスタンバイ状態は、メモリ装置内のメモリセルに連結されたワードラインがディスエーブルされた状態をいう。
【００４３】
図３に示した実施形態は、Ｐｏｉｎｔ（メモリコントローラ３１）ｔｏｔｗｏ Ｐｏｉｎｔｓ（メモリ装置３３，３５）の応用例についての場合であるが、Ｐｏｉｎｔｔｏ Ｐｏｉｎｔの応用例では、一つのメモリ装置が自身についての命令状態のみを基準にデータストローブ出力ドライバーを制御できるので、さらに簡単な制御が可能である。
【００４４】
また、図３に示した実施形態は、本発明の概念をメモリ装置に適用した場合を示し、本発明の概念をメモリコントローラに適用することもあり、この場合には、メモリコントローラがデータストローブバスラインの状態を常に把握しているので、さらに容易に具現可能である。
【００４５】
図４は、本発明の好適な他の実施形態によるメモリシステムを概略的に示すブロック図である。本実施形態は、Ｐｏｉｎｔ（メモリコントローラ４１）ｔｏＰｏｉｎｔ（メモリ装置４３）の応用例を示す。
【００４６】
図４に示すように、本発明の好適な他の実施形態によるメモリシステムは、一つのメモリ装置４３、メモリ装置４３を制御するメモリコントローラ４１、データバスラインＤＱ、データストローブバスラインＤＱＳ、チップ選択信号バスライン／ＣＳａ及び命令／アドレスバスラインＣＭＤ／ＡＤＤを備える。
【００４７】
前記他の実施形態によるメモリシステムは、一つのメモリ装置４３のみを備え、一つのチップ選択信号バスライン／ＣＳａのみを含む。メモリ装置４３の構成は、図３に示したメモリ装置３３，３５と比較して一つのチップ選択ピン／ＣＳ０のみを有する。しかし、図３に示したメモリ装置を使用する場合には、第２チップ選択ピン／ＣＳ１には論理ハイレベルの電源電圧ＶＤＤが連結される。
【００４８】
メモリ装置４３は、図３に示したメモリ装置３３，３５と同様に、データバスラインＤＱに出力されるデータをストロービングするデータストローブ信号をデータストローブバスラインＤＱＳに出力し、特に読み取り動作時、ＤＱＳ信号の最終のトグルエッジ後、直ちにＤＱＳ信号をハイインピーダンスＨｉ−Ｚ状態に駆動せず、有効論理レベル、すなわちローレベルに駆動するように構成される。
【００４９】
すなわち、メモリ装置４３内のデータストローブ出力ドライバーが、バースト長単位でのデータ出力後にもデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動せず、データストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動しなければならない状況が発生するまで有効論理レベルに駆動するように構成される。
【００５０】
以下、図４に示した実施形態において、Ｐｏｉｎｔ Ｂに位置したメモリ装置４３が命令状況によってどのように反応するかを説明する。基本的に図３に示した実施形態の動作と類似しており、図５Ａ〜Ｃのタイミング図によって動作する。
【００５１】
第１に、メモリコントローラ４１によりチップ選択信号／ＣＳａが論理“ロー”に活性化され、命令バスラインＣＭＤを通じて読み取り命令ＲＤが伝達されると、メモリ装置４３は、読み取り命令ＲＤを受け取り、次のクロックサイクルに自身のデータストローブ信号ＤＱＳをローレベルに駆動し、バースト長単位でトグルした後で再び有効論理レベル、すなわちローレベルに駆動する。
【００５２】
そして、読み取り命令ＲＤがメモリ装置４３に入力された後、再びメモリ装置４３に他の読み取り命令ＲＤが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、メモリ装置４３は、ＤＱＳ信号をローレベルに駆動し、他の読み取り命令ＲＤによるＣＡＳレイテンシ後に、ＤＱＳ信号をバースト長単位でトグルした後で再びＤＱＳ信号をローレベルに駆動する。
【００５３】
第２に、チップ選択信号／ＣＳａが論理“ロー”に活性化され、メモリ装置４３に読み取り命令ＲＤが入力された後で再びメモリ装置４３に書き込み命令ＷＲが入力されると0（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、メモリ装置４３は、書き込み命令ＷＲ後、次のクロックエッジで自身のデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動する。しかし、実際には、メモリコントローラ４１がプリアンブルを始めて自身のデータストローブ信号ＤＱＳをローレベルに駆動するので、データストローブ信号ＤＱＳバスラインはローレベルに維持される。
【００５４】
第３に、チップ選択信号／ＣＳａが論理“ロー”に活性化され、メモリ装置４３に書き込み命令ＷＲが入力された後で読み取り命令ＲＤが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、メモリ装置４３は、読み取り命令ＲＤから一つのクロックサイクル後、自身のデータストローブ信号ＤＱＳを論理ローレベルに駆動し、次いで、バースト長単位でトグルさせた後で再びローレベルに駆動する。
【００５５】
一方、プリチャージスタンバイ状態では、メモリ装置４３が自身のデータストローブ信号をハイインピーダンスＨｉ−Ｚ状態に駆動する。すなわち、メモリ装置４３内のデータストローブ出力ドライバーがターンオフされる。
【００５６】
図６は、図４に示したＰｏｉｎｔ ｔｏ Ｐｏｉｎｔの応用例に用いられるメモリ装置のブロック図である。
【００５７】
図６に示すように、前記メモリ装置は、メモリセルアレイ６１、メモリセルアレイ６１から読み取られるデータを出力するデータ出力バッファ６２、データをストロービングするデータストローブ信号ＤＱＳを出力するデータストローブ出力バッファ６３、データストローブ信号ＤＱＳのパターンを発生させるＤＱＳパターン発生器６４、及び命令デコーダ６５を備える。また、前記メモリ装置は、チップ選択ピン／ＣＳ０、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥ、クロックイネーブルピンＣＫＥ及びクロック入力ピンＣＫを備える。
【００５８】
命令デコーダ６５は、チップ選択ピン／ＣＳ０に入力される信号が論理ローレベルに活性化されると、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて命令を受信してデコーディングし、その結果によってデータ出力バッファ６２、データストローブ出力バッファ６３及びＤＱＳパターン発生器６４を制御する。
【００５９】
さらに詳細に説明すれば、チップ選択ピン／ＣＳ０に入力される信号が論理ローレベルに活性化され、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて読み取り命令ＲＤが入力されると、命令デコーダ６５は、読み取り命令印加後、次のクロックサイクルにデータストローブ出力バッファ６３をイネーブルさせてＤＱＳ信号をローレベルに駆動する。次いで、ＤＱＳパターン発生器６４は、前記読み取り命令のバースト長によってトグルするパターンをＤＱＳ出力バッファ６３に出力し、ＤＱＳ出力バッファ６３は、前記トグルパターンと一致するＤＱＳ信号を出力する。次いで、ＤＱＳ出力バッファ６３は、前記トグルが終了した後にもＤＱＳ信号をハイインピーダンス状態にせず、自身のデータストローブ信号ＤＱＳを最終のトグルエッジ後に直ちに有効論理レベル、すなわちローレベルに駆動する。
【００６０】
そして、読み取り命令ＲＤが入力された後で再び他の読み取り命令ＲＤが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、命令デコーダ６５は、データストローブ出力バッファ６３がＤＱＳ信号をローレベルに駆動し続けるように制御し、次いで、ＤＱＳパターン発生器６４は、前記他の読み取り命令のバースト長によってトグルするパターンをＤＱＳ出力バッファ６３に出力し、ＤＱＳ出力バッファ６３は、前記トグルパターンと一致するＤＱＳ信号を出力する。次いで、ＤＱＳ出力バッファ６３は、前記トグルが終了した後にもＤＱＳ信号をハイインピーダンス状態にせず、有効論理レベル、すなわちローレベルに駆動するように制御する。
【００６１】
チップ選択ピン／ＣＳ０に入力される信号が論理ローレベルに活性化され、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて読み取り命令ＲＤが入力された後で書き込み命令ＷＲが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、命令デコーダ６５は、データストローブ出力バッファ６３が書き込み命令ＷＲ後、次のクロックエッジで自身のデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。すなわち、データストローブ出力バッファ６３がターンオフされる。
【００６２】
チップ選択ピン／ＣＳ０に入力される信号が論理ローレベルに活性化され、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて書き込み命令ＷＲが入力された後で読み取り命令ＲＤが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、命令デコーダ６５は、データストローブ出力バッファ６３が読み取り命令ＲＤ後、次のクロックサイクルに自身のデータストローブ信号ＤＱＳを直ちに論理ローレベルに駆動するように制御する。
【００６３】
一方、プリチャージスタンバイ状態では、データストローブ出力バッファ６３が自身のデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００６４】
図７は、図３に示したＰｏｉｎｔ ｔｏ ｔｗｏ Ｐｏｉｎｔｓの応用例に用いられるメモリ装置のブロック図である。
【００６５】
図７に示すように、前記メモリ装置は、メモリセルアレイ７１、メモリセルアレイ７１から読み取られるデータをバッファリングして出力するデータ出力バッファ７２、データをストロービングするデータストローブ信号ＤＱＳをバッファリングして出力するデータストローブ出力バッファ７３、データストローブ信号ＤＱＳのパターンを発生させるＤＱＳパターン発生器７４、及び命令デコーダ７５を備える。また、前記メモリ装置は、第１チップ選択ピン／ＣＳ０、第２チップ選択ピン／ＣＳ１、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥ、クロックイネーブルピンＣＫＥ及びクロック入力ピンＣＫを備える。
【００６６】
命令デコーダ７５は、第１チップ選択ピン／ＣＳ０に入力される信号が論理ローレベルに活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が論理ハイレベルに不活性化されると、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥ上の命令を自身に与えられた命令として認識して受け取る。そして、命令デコーダ７５は、受信された命令をデコーディングして、その結果によってデータ出力バッファ７２、データストローブ出力バッファ７３及びＤＱＳパターン発生器７４を制御する。
【００６７】
一方、第１チップ選択ピン／ＣＳ０に入力される信号が論理ハイレベルに不活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が論理ローレベルに活性化されると、命令デコーダ７５は、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥ上の命令を自身でない他のメモリ装置に与えられた命令として認識して命令を受け取らない。
【００６８】
さらに詳細に説明すれば、第１チップ選択ピン／ＣＳ０に入力される信号が論理ローレベルに活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が論理ハイレベルに不活性化され、命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて読み取り命令ＲＤが入力されると、命令デコーダ７５は、読み取り命令ＲＤの次のクロックサイクルで、データストローブ出力バッファ７３が自身から出力されるデータストローブ信号ＤＱＳを有効論理レベル、すなわちローレベルに駆動するように制御する。また、ＤＱＳパターン発生器７４は、前記読み取り命令のバースト長単位でのトグルパターンをＤＱＳ出力バッファ７３に出力し、ＤＱＳ出力バッファ７３は、前記トグルパターンのようなＤＱＳ信号を出力する。前記ＤＱＳ信号のトグルが終了した後、すなわちバースト長単位でのデータ出力が終了した後、ＤＱＳ出力バッファ７３は、再びＤＱＳ信号をローレベルに駆動する。
【００６９】
そして、読み取り命令ＲＤが入力された後で再び他の読み取り命令ＲＤが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、命令デコーダ７５は、データストローブ出力バッファ７３が再び自身のデータストローブ信号ＤＱＳを論理ローレベルに駆動するように制御する。
【００７０】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて読み取り命令ＲＤが入力された後、第１チップ選択ピン／ＣＳ０に入力される信号が不活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が活性化されて、自身でない他のメモリ装置に読み取り命令ＲＤが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、命令デコーダ７５は、読み取り命令ＲＤをスヌーピングした後、次のクロックエッジで、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００７１】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて読み取り命令ＲＤが入力された後で書き込み命令ＷＲが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、命令デコーダ７５は、書き込み命令ＷＲ後、次のクロックエッジで、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００７２】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて読み取り命令ＲＤが入力された後、第１チップ選択ピン／ＣＳ０に入力される信号が不活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が活性化されて、自身でない他のメモリ装置に書き込み命令ＷＲが入力されると（Ｒｅａｄ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、命令デコーダ７５は、書き込み命令ＷＲをスヌーピングした後、次のクロックエッジで、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００７３】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて書き込み命令ＷＲが入力された後で読み取り命令ＲＤが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、命令デコーダ７５は、読み取り命令ＲＤ後、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳを直ちに論理ローレベルに駆動するように制御する。
【００７４】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて書き込み命令ＷＲが入力された後、第１チップ選択ピン／ＣＳ０に入力される信号が不活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が活性化されて、自身でない他のメモリ装置に読み取り命令ＲＤが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｒｅａｄ）、命令デコーダ７５は、読み取り命令ＲＤをスヌーピングした後、次のクロックエッジで、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００７５】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて書き込み命令ＷＲが入力された後で再び書き込み命令ＷＲが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、命令デコーダ７５は、書き込み命令ＷＲ後、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００７６】
命令入力ピン／ＲＡＳ，／ＣＡＳ，／ＷＥを通じて書き込み命令ＷＲが入力された後、第１チップ選択ピン／ＣＳ０に入力される信号が不活性化され、第２チップ選択ピン／ＣＳ１に入力される信号が活性化されて、自身でない他のメモリ装置に書き込み命令ＷＲが入力されると（Ｗｒｉｔｅ ｆｏｌｌｏｗｅｄ ｂｙ ａ ｗｒｉｔｅ）、命令デコーダ７５は、書き込み命令ＷＲをスヌーピングした後、次のクロックエッジで、データストローブ出力バッファ７３がデータストローブ信号ＤＱＳをハイインピーダンスＨｉ−Ｚ状態に駆動するように制御する。
【００７７】
一方、図６及び図７に示したメモリ装置は、一般的に出力データＤＱをクロック信号ＣＫと同期させて出力させるためにＤＬＬ回路を備える。メモリ装置がＤＬＬを使用して出力データＤＱをクロック信号ＣＫと同期させて出力することによって、メモリコントローラが、出力データがメモリコントローラに到着する時間をさらに正確に予想でき、出力データを安定的に受信できる。
【００７８】
しかし、図６及び図７に示したメモリ装置は、ＤＬＬ回路を備えなくてもよい。かかる場合には、メモリコントローラが、メモリ装置から出力される出力データがメモリコントローラに到着する時間を正確に予想し難く、出力データを安定的に受信し難い。すなわち、メモリ装置のｔＳＡＣ（ｃｌｏｃｋ ｔｏ ｏｕｔｐｕｔ ｄｅｌａｙ）変動ウィンドウ、ｔＰＤ（データ／データストローブバスラインの伝播遅延時間）及びクロックスキューを合せた値がクロック信号ＣＫの一つのサイクルタイムを超過して、メモリコントローラの受信器が読み取りプリアンブル区間を予測し難くなる。
【００７９】
かかる問題点を解決するための方法として、プリアンブル区間を広くする方法があり、またはデータストローブ信号を常に有効論理レベルに維持することによって、メモリコントローラの受信器が有効ストローブトグルを認識可能にする方法がある。
【００８０】
図８は、メモリ装置がＤＬＬを含まなくても、メモリ装置から読み取られたデータをレイテンシの増加なしに安定的に受信できる本発明の好適な一実施形態によるメモリコントローラの受信器を示すブロック図である。この受信器は、メモリ装置に含まれてもよい。
【００８１】
図８に示すように、本発明の好適な一実施形態によるメモリコントローラの受信器は、データ入力バッファ８１、データストローブ入力バッファ８２、クロックバッファ８３、制御信号発生器８４、クロック発生器８５、複数個の奇数ビットデータラッチ回路８６，８８、複数個の偶数ビットデータラッチ回路８７，８９、スイッチング部９０及び内部データラッチ回路９１，９２を備える。
【００８２】
データ入力バッファ８１は、基準電圧ＶＲＥＦを基準としてデータＤＩＮを受信してバッファリングする。データストローブ入力バッファ８２は、基準電圧ＶＲＥＦを基準としてデータＤＩＮをストロービングするデータストローブ信号ＤＱＳを受信してバッファリングする。クロックバッファ８３は、基準電圧ＶＲＥＦを基準としてクロック信号ＣＫを受信してバッファリングする。
【００８３】
制御信号発生器８４は、データストローブ入力バッファ８２の出力を受けるパルス発生器８４１、及びパルス発生器８４１の出力に応答するリングカウンタ８４２を備える。パルス発生器８４１は、データストローブ入力バッファ８２の出力信号と同じラッチクロックＬＣＫを発生させる。リングカウンタ８４２は、ラッチクロックＬＣＫの遷移をカウンティングしてラッチ回路８６〜８９をイネーブルする信号ＥＮ０〜ＥＮ３を発生させる。リングカウンタ８４２は、ラッチクロックＬＣＫの立上りエッジに応答する複数個の奇数ビット用のイネーブル信号ＥＮ０，ＥＮ２と、ラッチクロックＬＣＫの立下りエッジに応答する複数個の偶数ビット用のイネーブル信号ＥＮ１，ＥＮ３とを発生させる。
【００８４】
イネーブル信号ＥＮ０〜ＥＮ３は、まず、ラッチ回路８６〜８９がイネーブルされるようにいずれも論理ハイとなる。次いで、ＥＮ０は、ＬＣＫの最初の立上りエッジ後にディスエーブルされ、再びＬＣＫの二番目の立上りエッジ後にイネーブルされ、ＬＣＫの三番目の立上りエッジ後にディスエーブルされる。ＥＮ１は、ＬＣＫの最初の立下りエッジ後にディスエーブルされ、再びＬＣＫの二番目の立下りエッジ後にイネーブルされ、三番目の立下りエッジ後にディスエーブルされる。ＥＮ２は、ＬＣＫの二番目の立上りエッジ後にディスエーブルされ、再びＬＣＫの三番目の立上りエッジ後にイネーブルされ、ＬＣＫの四番目の立上りエッジ後にディスエーブルされる。ＥＮ４は、ＬＣＫの二番目の立下りエッジ後にディスエーブルされ、再びＬＣＫの三番目の立下りエッジ後にイネーブルされ、ＬＣＫの四番目の立下りエッジ後にディスエーブルされる。
【００８５】
クロック発生器８５は、クロックバッファ８３によりバッファリングされたクロック信号を受けて、第１及び第２内部クロックＣＫＳ０，ＣＫＳ１を発生させる。
【００８６】
最初の奇数ビットラッチ回路８６は、奇数ビット用のイネーブル信号ＥＮ０に応答してイネーブルされ、ＬＣＫに応答して、データ入力バッファ８１によりバッファリングされた最初のデータ（すなわち、最初の奇数ビット）を受けてラッチする。詳しくは、最初の奇数ビットラッチ回路８６は、奇数ビット用のイネーブル信号ＥＮ０によりイネーブルされ、ラッチクロックＬＣＫの立上りエッジに応答して、前記最初のデータ（最初の奇数ビット）をラッチする第１フリップフロップ８６１、及びラッチクロックＬＣＫの立下りエッジに応答して、第１フリップフロップ８６１の出力をラッチする第２フリップフロップ８６２を備えて構成される。
【００８７】
最初の偶数ビットラッチ回路８７は、偶数ビット用のイネーブル信号ＥＮ１に応答してイネーブルされ、ＬＣＫの立下りエッジに応答して、データ入力バッファ８１によりバッファリングされた二番目のデータ（すなわち、最初の偶数ビット）を受けてラッチする。最初の偶数ビットラッチ回路８７は、フリップフロップで構成される。
【００８８】
二番目の奇数ビットラッチ回路８８は、奇数ビット用のイネーブル信号ＥＮ２に応答してイネーブルされ、ＬＣＫに応答して、データ入力バッファ８１によりバッファリングされた三番目のデータ（すなわち、二番目の奇数ビット）を受けてラッチする。詳しくは、二番目の奇数ビットラッチ回路８８は、奇数ビット用のイネーブル信号ＥＮ２によりイネーブルされ、ラッチクロックＬＣＫの立上りエッジに応答して、前記三番目のデータ（すなわち、二番目の奇数ビット）をラッチする第１フリップフロップ８８１、及びラッチクロックＬＣＫの立下りエッジに応答して、第１フリップフロップ８８１の出力をラッチする第２フリップフロップ８８２を備えて構成される。
【００８９】
二番目の偶数ビットラッチ回路８９は、偶数ビット用のイネーブル信号ＥＮ３に応答してイネーブルされ、ＬＣＫの立下りエッジに応答して、データ入力バッファ８１によりバッファリングされた四番目のデータ（すなわち、二番目の偶数ビット）を受けてラッチする。二番目の偶数ビットラッチ回路８９は、フリップフロップで構成される。
【００９０】
スイッチング部９０は、第１及び第２内部クロックＣＫＳ０，ＣＫＳ１に応答して、奇数ビットラッチ回路８６，８８にラッチされたデータ（奇数ビット）と偶数ビットラッチ回路８７，８９にラッチされたデータ（偶数ビット）とを内部データラッチ回路９１，９２に伝達する。
【００９１】
スイッチング部９０は、第１スイッチ９０１、第２スイッチ９０２、第３スイッチ９０３及び第４スイッチ９０４を備える。第１スイッチ９０１は、第１内部クロックＣＫＳ０に応答して、最初の奇数ビットラッチ回路８６にラッチされた最初のデータ（最初の奇数ビット）を内部データラッチ回路９１に伝達する。第２スイッチ９０２は、第１内部クロックＣＫＳ０に応答して、最初の偶数ビットラッチ回路８７にラッチされた二番目のデータ（最初の偶数ビット）を内部データラッチ回路９１に伝達する。
【００９２】
第３スイッチ９０３は、第２内部クロックＣＫＳ１に応答して、二番目の奇数ビットラッチ回路８８にラッチされた三番目のデータ（二番目の奇数ビット）を内部データラッチ回路９２に伝達する。第４スイッチ９０４は、第２内部クロックＣＫＳ１に応答して、二番目の偶数ビットラッチ回路８９にラッチされた四番目のデータ（二番目の偶数ビット）を内部データラッチ回路９２に伝達する。
【００９３】
内部データラッチ回路９１は、伝達された最初のデータ（最初の奇数ビット）と伝達された二番目のデータ（最初の偶数ビット）とをラッチする。内部データラッチ回路９２は、伝達された三番目のデータ（二番目の奇数ビット）と伝達された四番目のデータ（二番目の偶数ビット）とをラッチする。
【００９４】
図９は、図８に示したメモリコントローラの受信器のタイミング図である。ここでは、ＣＬが３であり、ＢＬが８であり、メモリコントローラの受信器ＣＴＲＬがメモリ装置ＤＲＡＭから読み取られるデータを受信する場合についてのタイミング図が示されている。
【００９５】
図９で、ｔＳＡＣ（ｍａｘ）は、最大のｃｌｏｃｋ ｔｏｏｕｔｐｕｔ ｄｅｌａｙを表し、ｔＳＡＣ（ｍｉｎ）は、最小のｃｌｏｃｋ ｔｏ ｏｕｔｐｕｔ ｄｅｌａｙを表す。ＴＷＩＮは、ｔＳＡＣ変動ウィンドウであって、ｔＳＡＣ（ｍａｘ）とｔＳＡＣ（ｍｉｎ）との差を表す。ＴＰＤは、データがメモリ装置からメモリコントローラまで伝達される伝播時間を表す。
【００９６】
ＤＱＳ１は、ｔＳＡＣ（ｍａｘ）である場合、メモリ装置から出力されたデータストローブ信号ＤＱＳがメモリコントローラに到着された遅延されたＤＱＳを表し、ＤＱＳ２は、ｔＳＡＣ（ｍｉｎ）である場合、メモリ装置から出力されたデータストローブ信号ＤＱＳがメモリコントローラに到着された遅延されたＤＱＳを表す。すなわち、ＤＱＳ１，ＤＱＳ２は、それぞれメモリ装置から出力されたデータストローブ信号ＤＱＳが、ｔＳＡＣ（ｍａｘ）条件とｔＳＡＣ（ｍｉｎ）条件とでマザーボード上の伝播時間ＴＰＤ単位で遅延され、メモリコントローラでデータをセンタストロービングできるように９０°シフトされた信号である。
【００９７】
メモリコントローラは、読み取り命令ＲＥＡＤ後、三つのクロックサイクル時間に伝播時間ＴＰＤを加算した時間後に、メモリ装置からデータがメモリコントローラに到着するということを予測できる。すなわち、メモリコントローラは、Ｔ４付近でデータが入ることを予測する。しかし、実際には、メモリ装置のｔＳＡＣ変動ウィンドウＴＷＩＮによってデータがメモリコントローラに到着する時間が異なる。
【００９８】
ＥＮ０〜ＥＮ３は、ラッチ回路８６〜８９をイネーブルするイネーブル信号であり、ここでは、ｔＳＡＣ（ｍａｘ）のＤＱＳ１を基準として示した。
【００９９】
ＥＮ０は、前記最初のデータ（最初の奇数ビット）を最初の奇数ビットラッチ回路８６の第１フリップフロップ８６１により受け取り、ＤＱＳ１の最初の立上りエッジにラッチした後でディスエーブルされる。ＥＮ１は、前記二番目のデータ（最初の偶数ビット）を最初の偶数ビットラッチ回路８７のフリップフロップにより受け取り、ＤＱＳ１の最初の立下りエッジにラッチした後でディスエーブルされる。ＥＮ２は、前記三番目のデータ（二番目の奇数ビット）を二番目の奇数ビットラッチ回路８８の第１フリップフロップ８８１により受け取り、ＤＱＳ１の二番目の立上りエッジにラッチした後でディスエーブルされる。ＥＮ３は、前記四番目のデータ（二番目の偶数ビット）を二番目の偶数ビットラッチ回路８９のフリップフロップにより受け取り、ＤＱＳ１の二番目の立下りエッジにラッチした後でディスエーブルされる。
【０１００】
また、最初の奇数ビットラッチ回路８６の第２フリップフロップ８６２は、第１フリップフロップ８６１により受け取られた前記最初のデータ（最初の奇数ビット）をラッチする。二番目の奇数ビットラッチ回路８８の第２フリップフロップ８８２は、第１フリップフロップ８８１により受け取られた前記三番目のデータ（二番目の奇数ビット）をラッチする。
【０１０１】
次いで、最初の奇数ビットラッチ回路８６及び最初の偶数ビットラッチ回路８７にラッチされたデータを第１内部データラッチ回路９１に伝達するために、第１内部クロックＣＫＳ０がイネーブルされなければならない。ＣＫＳ０がイネーブルされる時点は、最初の奇数ビットラッチ回路８６の第２フリップフロップ８６２及び最初の偶数ビットラッチ回路８７にデータがラッチされた後であればよいので、少なくともＤＱＳ１の最初の立下りエッジより遅ければよい。
【０１０２】
もし、ＤＱＳ２を基準として、すなわちｔＳＡＣ（ｍｉｎ）を基準としてデータがメモリコントローラに受信されると、ＥＮ０〜ＥＮ３は、図８で説明されたように生成される。しかし、ＣＫＳ０は、少なくともＤＱＳ２の三番目の立下りエッジよりは早くなければならない。なぜならば、五番目のデータ（三番目の奇数ビット）及び六番目のデータ（三番目の偶数ビット）が、最初の奇数ビットラッチ回路８６の第２フリップフロップ８６２及び最初の偶数ビットラッチ回路８７にラッチされた前記最初のデータ（最初の奇数ビット）及び前記二番目のデータ（最初の偶数ビット）に上書きされるより早くＣＫＳ０をイネーブルさせて始めて、第１内部データラッチ回路９１に前記最初のデータ（最初の奇数ビット）及び前記二番目のデータ（最初の偶数ビット）を伝達できるためである。
【０１０３】
したがって、ＣＫＳ０の立上りエッジは、ＤＱＳ１の最初の立下りエッジより遅く、ＤＱＳ２の三番目の立下りエッジよりは早くなければならない。
【０１０４】
もし、ｔＳＡＣ変動ウィンドウＴＷＩＮがさらに大きくなれば、データをラッチするフリップフロップをさらに含めることによって、ｔＳＡＣ変動ウィンドウＴＷＩＮに影響を受けず、メモリコントローラがデータを正確に受信できる。
【０１０５】
以上、図面と明細書で最適の実施形態が開示された。ここでは、特定の用語が用いられているが、これは単に、本発明を説明するための目的で使われたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【０１０６】
本発明は、ＣＴＴを使用するメモリシステム及びそれに採用されるメモリ装置に利用できる。
【図面の簡単な説明】
【０１０７】
【図１】一般的なＣＴＴを使用するメモリシステムを示す図面である。
【図２Ａ】書き込み動作時における、ＤＤＲシンクロナスＤＲＡＭのタイミング図である。
【図２Ｂ】読み取り動作時における、ＤＤＲシンクロナスＤＲＡＭのタイミング図である。
【図３】本発明の好適な一実施形態によるメモリシステムを概略的に示すブロック図である。
【図４】本発明の好適な他の実施形態によるメモリシステムを概略的に示すブロック図である。
【図５Ａ】、
【図５Ｂ】、
【図５Ｃ】図３または図４に示したメモリシステムのタイミング図である。
【図６】図４に示したメモリシステムに用いられるメモリ装置のブロック図である。
【図７】図３に示したメモリシステムに用いられるメモリ装置のブロック図である。
【図８】本発明の好適な一実施形態によるメモリコントローラの受信器を示すブロック図である。
【図９】図８に示したメモリコントローラの受信器のタイミング図である。
【符号の説明】
【０１０８】
３１  メモリコントローラ
３３，３５  メモリ装置
ＤＱ  データバスライン
ＤＱＳ  データストローブバスライン
／ＣＳａ  第１チップ選択信号バスライン
／ＣＳｂ  第２チップ選択信号バスライン
ＣＭＤ／ＡＤＤ  命令／アドレスバスライン
／ＣＳ０  第１チップ選択ピン
／ＣＳ１  第２チップ選択ピン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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