(57)【要約】【課題】  大規模ＬＳＩの実装検査の困難性を考慮し、より根本的な対応策を提供する。【解決手段】  半導体素子１００に検査用端子を内蔵すると共に、外部接続端子（Ｂ１１〜Ｂｎｍ）の各々をその検査用端子１００に内部的に自在に接続するためのスイッチ素子（Ｍ１１〜Ｍｎｍ）を設け、さらに、そのスイッチ素子の各々の導通を個別に制御するための端子選択部（２０４）を設けることにより、半導体素子自体に、各端子についての実装検査を可能とする、本格的な実装検査機能を付加する。実装基板に実装された二つの半導体素子における特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続させ閉回路を形成するといったことも自在にでき、各端子毎に的確で多様な導通検査を実現する。【選択図】  図２
2006112942.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部接続端子と、
少なくとも一つの実装検査用端子と、
前記複数の外部接続端子の各々と前記少なくとも一つの実装検査用端子との間に介在する、端子選択用のスイッチ素子と、
前記端子選択用のスイッチ素子の各々の導通を制御することによって、前記複数の外部接続端子の中から選択された、少なくとも一つの外部接続端子を前記実装検査用端子に接続する端子選択部と、
を有する実装検査機能を備えた半導体素子。
【請求項２】
請求項１に記載の実装検査機能を備えた半導体素子であって、
さらに、外部制御機器から前記端子選択部に制御信号を入力するための制御端子を有する実装検査機能を備えた半導体素子。
【請求項３】
請求項１または２に記載の実装検査機能を備えた半導体素子であって、
前記端子選択用のスイッチ素子は、前記複数の外部接続端子の配置に対応してマトリクス状に配置された実装検査機能を備えた半導体素子。
【請求項４】
請求項１乃至３のいずれかに記載の実装検査機能を備えた半導体素子であって、
前記複数の外部接続端子が面状に配置される高密度実装構造を有する実装検査機能を備えた半導体素子。
【請求項５】
請求項１乃至４のいずれかに記載の半導体素子の、前記複数の外部接続端子の少なくとも一つを前記検査用端子に電気的に接続した状態で、前記検査用端子にインピーダンス測定機器の端子を接続してインピーダンス測定を実施することにより、半導体素子の端子の開放状態の検査、または、短絡状態の検査を行う半導体素子の実装検査方法。
【請求項６】
請求項５に記載の半導体素子の実装検査方法であって、
配線パターンを備えた実装基板上に複数の半導体素子を搭載し、前記配線パターンを介して前記複数の半導体素子の前記端子間を接続し、前記半導体素子の端子の開放状態の検査、または、短絡状態の検査を行う半導体素子の実装検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装検査機能を備えた半導体素子および実装検査方法に関する。
【背景技術】
【０００２】
複数の半導体素子を実装基板に実装した場合、実装基板上の配線と、各半導体素子の各端子とが適正に接続されて電気的な導通が確保されているか否か、あるいは、端子間でショート（短絡）が発生していないか否か等を検査する必要がある。
【０００３】
ＢＧＡ（Ball Grid Array）やＣＳＰ(Chip Size Package)のような高密度実装構造を有する半導体素子を実装基板に実装する場合には、実装基板上にテスト用パッド等を設ける余裕が少なく、正確な実装検査を行うのがむずかしくなっているのが現状である。
【０００４】
この点を改善しようとする、従来の実装検査方法の一例としては、特許文献１に記載されるものがある。
【０００５】
この実装検査方法は、半導体素子の出力端子から基板の配線に向けて信号を出力し、その信号を、配線の途中に介在している高インピーダンスの抵抗を経由させてバイパスし、その半導体素子の入力端子に帰還させることによって、入力端子と出力端子の実装確認（各端子が基板の配線と適正に接続されているか否か）を、半導体素子自身で行うことができるようにしたものである。
【特許文献１】特開２０００−３３０８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体素子の大規模化、微細化に伴い、多ピン化（多端子化）、端子配置の高密度化がますます進展しており、実装検査は、ますます困難になる傾向がある。
【０００７】
従来提案されている対策は、対症的（あるいは、部分的）な対応策が多く、上記のような、大規模ＬＳＩの実装検査の困難性についての根本的な解決策を与えるものではない。
【０００８】
例えば、特許文献１記載の技術は、信号出力端子および信号入力端子の接続検査には有効であるが、その他の端子の検査はできず、また、高インピーダンスの抵抗を介在させる必要があり、そのような余裕すらない場合には実装検査を実施することができず、また、用いられる高インピーダンスの抵抗自体の精度によっては、誤判定が生じるおそれがないとはいえない。
【０００９】
本発明はこのような考察に基づいてなされたものであり、その目的は、大規模ＬＳＩの実装検査の困難性を考慮し、より根本的な対応策を提供することである。
【課題を解決するための手段】
【００１０】
本発明の実装検査機能を備えた半導体素子は、複数の外部接続端子と、少なくとも一つの実装検査用端子と、前記複数の外部接続端子の各々と前記少なくとも一つの実装検査用端子との間に介在する、端子選択用のスイッチ素子と、前記端子選択用のスイッチ素子の各々の導通を制御することによって、前記複数の外部接続端子の中から選択された、少なくとも一つの外部接続端子を前記実装検査用端子に接続する端子選択部とを有する。
【００１１】
半導体素子自体に検査用端子を設けると共に、外部接続端子の各々をその検査用端子に内部的に自在に接続するためのスイッチ素子群（端子選択用スイッチ素子群）を設け、さらに、そのスイッチ素子の各々の導通を個別に制御するための端子選択部を設けることにより、半導体素子自体に、各端子についての実装検査を可能とする、本格的な実装検査機能を付加したものである。スイッチ素子の開閉を個別に制御することにより、特定の外部接続端子と検査用端子とを半導体素子の内部で導通させることができる。この状態で、検査用端子から所定の信号を入力することにより、その特定の外部接続端子にその信号を与えることができ、同様に、その特定の端子からの信号を検査用端子を介して導出することもできる。また、実装基板に実装された二つの半導体素子における特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続させ閉回路（閉ループ）を形成するといったことも自在に可能となる。この半導体素子を用いることにより、各端子毎に的確で多様な導通検査、短絡検査等を実施することが可能となる。また、実装検査用のスイッチ素子群とその開閉制御機構とを備える本格的な検査用構成を半導体素子自体に内蔵させているため、実装基板に余分なスペースがとりにくい状況にも対応でき、また、半導体素子の大規模化、高密度実装化が進展した場合でも、十分に対応することができる。
【００１２】
また、本発明の実装検査機能を備えた半導体素子の一態様では、さらに、外部制御機器から前記端子選択部に制御信号を入力するための、一または複数の制御端子を有する。
【００１３】
半導体素子に、端子選択部に制御信号を入力するための制御端子を設けておくものである。これにより、外部の制御機器（ＬＳＩテスタ等）からの制御信号によって、各半導体素子の内部におけるスイッチ素子の導通／非導通を、容易に制御することが可能となる。  なおこの半導体素子は、ＢＧＡやＣＳＰなどであり面実装用のボール端子などの外部接続端子を具備しているのが望ましいが、通常のリードフレームを用いたパッケージ構造の半導体素子に対しても適用可能である。また、再配列配線などにより多層配線構造を形成し、外部接続端子を効率よく配列することにより、より小型化をはかることもできる。
【００１４】
また、実装検査機能を備えた半導体素子の他の態様では、前記端子選択用のスイッチ素子は、前記複数の外部接続端子の配置に対応してマトリクス状に配置される。
【００１５】
各端子の配置に対応して設けられたスイッチ素子によりスイッチマトリクスを構成し、各端子とこれに１対１対応した検査用端子との間の導通を自在に制御するものである。この構成ならば、半導体素子の端子数が増大しても柔軟に対応することが可能である。
【００１６】
また、本発明の実装検査機能を備えた半導体素子の他の態様では、前記半導体素子は、前記複数の外部接続端子が面状に配置される高密度実装構造を有する。
【００１７】
ＢＧＡやＣＳＰのような高密度実装構造のＬＳＩを実装基板に実装する場合に、基板上のスペースに余裕がない場合も、半導体素子自体に本格的な検査用の構成を内蔵しているために、十分な実装検査が確保できる。よって、信頼性の高い実装基板の構築が可能である。
【００１８】
また、本発明の半導体素子の実装検査方法では、本発明のいずれかに記載の半導体素子の、前記複数の外部接続端子の少なくとも一つを前記検査用端子に電気的に接続した状態で、前記検査用端子にインピーダンス測定機器の端子を接続してインピーダンス測定を実施することにより、半導体素子の端子の開放状態の検査、または、短絡状態の検査を行う。
【００１９】
また、配線パターンを備えた実装基板上に複数の半導体素子を搭載し、前記配線パターンを介して前記複数の半導体素子の前記端子間を接続し、前記半導体素子の端子の開放状態の検査、または、短絡状態の検査を行う。
このように、実装基板上の２以上の半導体素子の特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続し、実装基板の配線も利用することで閉回路（閉ループ）、あるいは、その逆に、意図的に閉じない回路（開回路）を構成し、その回路（経路）のインピーダンス測定を行うことによって、開放や短絡の発生の有無を検査することができる。したがって、実装検査が容易化され、検査の手間の削減や、検査に要する時間の短縮を実現することができる。
【発明の効果】
【００２０】
本発明によれば、半導体素子自体に本格的な検査用の構成を内蔵させており、半導体素子自身が内部的に、実装検査用経路を自在に構築する能力をもつため、実装基板に検査パッドを設ける等の余裕がない場合も、各端子毎に的確で多様な導通検査、短絡検査等を実施することが可能となる。
【００２１】
すなわち、スイッチ素子の開閉を個別に制御することにより、特定の外部接続端子と検査用端子とを半導体素子の内部で導通させることができる。この状態で、検査用端子から所定の信号を入力することにより、その特定の外部接続端子にその信号を与えることができ、同様に、その特定の端子からの信号を検査用端子を介して導出することもでき、また、実装基板に実装された二つの半導体素子における特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続させ閉回路（閉ループ）を形成するというようなことも自在となる。
【００２２】
また、検査対象の端子は、半導体素子の入出力端子に限定されず、各端子について自在に導通試験等を行うことができる。
【００２３】
また、従来技術のように、実装検査のために高抵抗素子を介在させるというような手間もなく、実装面積やコスト面でも有利である。
【００２４】
また、半導体素子に、端子選択部に制御信号を入力するための制御端子も設けておくことにより、外部の制御機器（ＬＳＩテスタ等）からの制御信号によって、各半導体素子の内部におけるスイッチ素子の導通／非導通を、電気的に容易に制御することができる。したがって、半導体素子の端子数が増大しても柔軟に対応することが可能である。
【００２５】
また、ＢＧＡやＣＳＰのような高密度実装構造のＬＳＩを実装基板に実装する場合に、基板上のスペースに余裕がない場合も、半導体素子自体に本格的な検査用の構成を内蔵しているために、十分な実装検査が確保される。よって、信頼性の高い実装基板の構築が可能である。
【００２６】
また、実装基板上の２以上の半導体素子の特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続し、実装基板の配線も利用することで閉回路（閉ループ）、あるいは、その逆に、意図的に閉じない回路（開回路）を構成し、その回路（経路）のインピーダンス測定を行うことによって、開放や短絡の発生の有無を容易にチェックすることができる。よって、実装検査が容易化され、検査の手間の削減や、検査に要する時間の短縮を実現することができる。
【００２７】
本発明によって、高密度実装化がますます進展する大規模ＬＳＩに関して、根本的な対応策を提供することができる。このことは、電子機器の製造工程における生産性の向上に寄与する。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図示例と共に説明する。
（第１の実施の形態）
【００２９】
図１は、本発明の半導体素子の一例の基本構成を示す図であり、（ａ）は半導体素子のパッケージ構造と外部接続端子の配置を示す図であり、（ｂ）は各端子と、スイッチ素子と、検査用端子との接続関係を示す図である。
【００３０】
図１に示されるように、本実施の形態の半導体素子では、外部接続端子（以下、単に端子と記載する）Ｂ１１からＢｎｍが実装面上に突出するように配列されるBGA(Ball Grid Array)パッケージ構造が採用されている。
【００３１】
図１（ａ）に示すように、半導体素子１００は、ｎ×ｍ個のマトリクス状に配置された端子（Ｂ１１〜Ｂｎｍ）を有する。なお、Ｂｎｍという表記のｎは行方向の配置順を示し、ｍは列方向の配置順を示す。この表記は、各端子に対応して設けられるスイッチ素子についても用いられる。
【００３２】
端子（Ｂ１１〜Ｂｎｍ）には、例えば、電源端子、ＧＮＤ端子、ディジタル入出力端子、アナログ入出力端子が含まれる。すなわち、これらが、半導体素子の本来の役割を果たす端子である。
【００３３】
そして、図１（ｂ）に示すように、半導体素子には、さらに、実装検査用端子１０６が前記端子（Ｂ１１〜Ｂｎｍ）と同様の形状で同一面に配設されている。
【００３４】
また、各端子（Ｂ１１〜Ｂｎｍ）に１対１に対応して、ＦＥＴ（電界効果トランジスタ）等で形成されるスイッチ素子（Ｍ１１〜Ｍｎｍ）が設けられ、各スイッチ素子（Ｍ１１〜Ｍｎｍ）の一端は、各端子（Ｂ１１〜Ｂｎｍ）に接続されている。
【００３５】
スイッチ素子（Ｍ１１〜Ｍｎｍ）の他端は、検査用信号線１０３に接続される。なお、図１（ｂ）において、検査用信号線１０３は各行毎に存在するため、それらを区別するために、（１），（ｍ−１），（ｍ）というように、かっこ書きで行番号を記載する表記をしている。各行の検査用信号線毎に一つ存在するスイッチ素子１０４についても同様の表記が採用されている。
【００３６】
各行の検査用信号線（１０３（１）…１０３（ｍ−１），１０３（ｍ））毎に一つ存在するスイッチ素子（１０４（１）…１０４（ｍ−１），１０４（ｍ））の導通を制御することによって、行単位で、端子を一括して選択する（行単位で一括して非選択とする）ことがきる。
【００３７】
各行の検査用信号線（１０３（１）…１０３（ｍ−１），１０３（ｍ））は、各スイッチ素子（１０４（１）…１０４（ｍ−１），１０４（ｍ））を介して検査用信号線１０５に接続される。そして、検査用信号線１０５は検査用端子１０６に接続される。
【００３８】
次に、各スイッチ素子を制御するための構成を説明する。
【００３９】
図２は、本発明の半導体素子の一例における、各スイッチ素子の制御を担当する部分の構成を説明するための図である。
【００４０】
図示されるように、半導体素子１００の内部には、各スイッチ素子のオン／オフを制御するための構成として、スイッチ素子（Ｍ１１〜Ｍｎｍ）のゲート電圧を制御するゲート制御線（２０１（１）〜２０１（ｍ））と、スイッチ素子（１０４（１）〜１０４（ｍ））のゲート電圧を制御するゲート制御線（２０２（１）〜２０２（ｍ））と、これらゲート制御線を束ねたゲート制御バス２０３と、このゲート制御バス２０３を介して、各スイッチ素子の導通を制御して検査対象の端子を選択する、端子選択部２０４とが設けられている。
【００４１】
端子選択部２０４は、半導体素子１００の外部より制御が可能なように、電源端子２０５と、ＧＮＤ端子２０９と、制御端子２０６〜２０８（チップセレクト入力端子２０６、クロック入力端子２０７、データ入力端子２０８）を有する。
【００４２】
端子選択部２０４には、外部制御機器２１０より電源端子２０５を介して電源が供給される。また、外部制御機器２１０より、検査対象の端子を選択するための端子選択データがデータ入力端子２０８を介して入力される。
【００４３】
図３は、外部制御機器から半導体素子内の端子選択部に制御データが供給される際のタイミングを示すタイミングチャートである。
【００４４】
図３に示されるように、外部機器２１０からの端子選択データ３０１は、クロック信号３０２（クロック入力端子２０７を介して端子選択部２０４に入力される）に同期して端子選択部２０４へ入力される。
【００４５】
但し、チップセレクト入力端子２０６に入力される端子選択有効信号３０３が有効の場合（ここでは、ハイレベルのとき）のみ端子選択部２０４が端子選択動作を行う。
【００４６】
以上の動作により入力された端子選択データに従って、端子選択部２０４は、検査対象の端子に対応したスイッチ素子（Ｂ１１〜Ｂｎｍのいずれか）、ならびに、選択された行に対応するスイッチ素子（１０４（１）〜１０４（ｍ）のいずれか）をオンさせる。
【００４７】
これにより、半導体素子１００における検査対象の端子１０１を検査用端子１０６に電気的に接続する。
【００４８】
なお、本実施の形態では、検査用端子１０６および端子選択部２０４における電源端子２０５、チップセレクト端子２０６、クロック入力端子２０７、データ入力端子２０８、GND端子２０９は半導体素子の通常の端子と同様、実装面に配置する構造を記載しているが、より正確な検査を目的とし、実装面とは反対の半導体素子上部に、配置する構造であってもよい。
【００４９】
本実施形態の半導体素子の構成によれば、半導体素子における入出力端子に限らず、電源端子やGND端子等を含む各端子を、自由に検査用端子に電気的に接続することが可能となり、多様な実装検査を容易に実施することができる。従来のように、実装検査のために高抵抗素子を設ける必要もなく、実装面積やコスト面でも有利である。
（第２の実施の形態）
【００５０】
本実施形態では、実装基板上に実装される二つの半導体素子の所定の端子間で閉ループを構成し、端子の開放を検出する端子開放検査方法について説明する。
【００５１】
図４は、端子開放検査、開放試験（実装されたＩＣと基板の接点のどこかで接続不良の箇所があることを検出する検査）を実施するための構成と、その具体的な動作を説明するための図である。
【００５２】
図示されるように、実装基板４００には、半導体素子４０１と半導体素子４０２が実装される。
【００５３】
半導体素子４０１における被検査端子を４０３とし、端子選択部（図４では不図示）に
ついてのデータ入力端子を４０４、クロック入力端子を４０５、チップセレクト端子を４０６とし、また、検査用端子を４０７とする。
【００５４】
同様に、半導体素子４０２における被検査端子を４０８とし、端子選択部（図４では不図示）についてのデータ入力端子を４０９、クロック入力端子を４１０、チップセレクト端子を４１１とし、また、検査用端子を４１２とする。
【００５５】
半導体素子４０１における検査用端子４０７には、実装基板４００の配線を介して検査用ランド４１３が接続される。
【００５６】
半導体素子４０２の検査用端子４１２についても同様に、実装基板４００の配線を介して検査用ランド４１４が接続される。
【００５７】
この２つの検査用ランド４１３と４１４の間に、接触端子４１５、４１６を介してインピーダンス計４１７が接続される。
【００５８】
また、半導体素子４０１および半導体素子４０２におけるデータ入力端子４０４、４０９は基板４００を介し外部制御機器４１８と接続するための接続ランド４１９が設けられる。同様に、クロック入力端子４０５、４１０は基板４００を介し接続ランド４２０が設けられる。
【００５９】
そして、チップセレクト端子４０６、４１１に関してはそれぞれ独立した接続ランドが基板４００を介し、それぞれ接続ランド４２１、４２２として設けられる。
【００６０】
以上のように設けられた接続ランド４１９、４２０、４２１、４２２は、接触端子４２３、４２４、４２５、４２６を介し外部制御機器４１８と接続される。
【００６１】
次に、図４に示される構成の動作について説明する。
【００６２】
半導体素子４０１の被検査端子４０３と半導体素子４０２の被検査端子４０８は基板４００を介して接続されているが、この被検査端子４０３と被検査端子４０８の実装を検査する際、被検査端子４０３が検査用端子４０７と、また、被検査端子４０８が検査用端子４１２と接続されるよう外部制御機器４１８より端子選択データがそれぞれの半導体素子の端子選択部（図４では不図示）に入力される。
【００６３】
続いて、それぞれの半導体素子における端子を選択する。この手順に関し、以下に説明する。
【００６４】
外部制御機器４１８は、まず、半導体素子４０１に対し端子選択を有効とするチップセレクト信号を接触端子４２５を介し接続ランド４２１へ出力する。
【００６５】
このチップセレクト信号を出力している間、接触端子４２３、４２４を介し接続ランド４１９、４２０へそれぞれ端子選択データ及びクロック信号を出力する。
【００６６】
このチップセレクト信号および端子選択データ、クロック信号に基づいて半導体素子４０１における端子選択部では、被検査端子４０３が検査用端子４０７と導通するようスイッチ素子を制御する。
【００６７】
その後、外部制御機器４１８は、半導体素子４０２に対し端子選択を有効とするチップセレクト信号を接触端子４２６を介し接続ランド４２２へ出力する。
【００６８】
このチップセレクト信号を出力している間、接触端子４２３、４２４を介し接続ランド４１９、４２０へそれぞれ端子選択データ及びクロック信号を出力する。このチップセレクト信号及び端子選択データ、クロック信号に基づいて半導体素子４０２における端子選択部では、被検査端子４０８が検査用端子４１２と導通するよう各スイッチ素子を制御する。
【００６９】
以上の制御により、被検査端子４０３と被検査端子４０８はそれぞれ検査用端子４０７と検査用端子４１２と電気的に接続されるため、検査用ランド４１３、４１４と接触端子４１５、４１６、インピーダンス計４１７を介し基板４００と併せて、閉回路（閉ループ）が構築される。
【００７０】
従って、この方法によるインピーダンスの測定結果が、低インピーダンスであればそれぞれの端子の開放は無いことが確認でき、また、高インピーダンスであれば端子の開放を検出することが可能である。
【００７１】
以上の動作を各端子において繰り返し、各端子の端子開放検査を行う。
【００７２】
なお、本実施の形態では、半導体素子同士が接続される場合の検査方法を記載しているが、例えば、接続される一方がコネクタ等の半導体素子ではない素子の場合は、それぞれの端子に検査用ランドを設け、インピーダンス計の一方の接触端子をこの検査用ランドと接続し、一方の半導体素子のみ制御することで検査が可能である。
【００７３】
本実施形態の実装開放検査方法によれば、実装基板上において、各半導体素子間で接続される所定の信号が検査用端子を介して電気的に接続されるように各半導体素子の内部のスイッチ素子を制御し、各半導体素子の検査用端子間にインピーダンス測定器を接続して
インピーダンスを測定することにより、所定の端子の実装開放検査を実施することができる。
（第３の実施の形態）
【００７４】
本実施形態では、実装基板において、各半導体素子の所定の端子同士が、検査用端子を介して導通しないようにしておき、各半導体素子の検査用端子間のインピーダンスを測定することで、端子の短絡を検出する端子短絡検査方法について説明する。端子短絡検査とは、実装されたＩＣの端子や基板の配線でショートが生じていることを検出する検査である。
【００７５】
本実施形態の構成は、第２の実施の形態と同様である（つまり、図４の構成である）。
【００７６】
以下、本実施形態の構成の動作を説明する。
【００７７】
半導体素子４０１の被検査端子４０３の短絡を検査する際、実際に基板４００を介して接続される半導体素子４０２の被検査端子４０８とが、検査用端子４０７と、４１２を介して接続されないよう外部機器４１８より端子選択データがそれぞれの半導体素子の端子選択部（図４では不図示）に入力される。
【００７８】
続いて、それぞれの半導体素子における端子を選択する。その選択の手順に関し、以下に説明する。
【００７９】
外部制御機器４１８は、まず、半導体素子４０１に対し端子選択を有効とするチップセレクト信号を接触端子４２５を介し接続ランド４２１へ出力する。
【００８０】
このチップセレクト信号を出力している間、接触端子４２３、４２４を介し接続ランド４１９、４２０へそれぞれ端子選択データ及びクロック信号を出力する。
【００８１】
このチップセレクト信号及び端子選択データ、クロック信号に基づいて半導体素子４０１における端子選択部では、被検査端子４０３が検査用端子４０７と導通するよう制御される。
【００８２】
その後、外部制御機器は、半導体素子４０２に対し、端子選択を有効とするチップセレクト信号を接触端子４２６を介し接続ランド４２２へ出力する。
【００８３】
このチップセレクト信号を出力している間、接触端子４２３、４２４を介し接続ランド４１９、４２０へそれぞれ端子選択データ及びクロック信号を出力する。
【００８４】
このチップセレクト信号および端子選択データ、クロック信号に基づいて半導体素子５０２における端子選択部では、被検査端子４０８以外の端子が検査用端子４１２と電気的に接続されるように各スイッチ素子を制御する。
【００８５】
以上の制御により、被検査端子４０３と被検査端子４０８以外の端子がそれぞれ検査用端子４０７と検査用端子４１２と電気的に接続されるため、検査用ランド４１３、４１４と接触端子４１５、４１６、インピーダンス計４１７を介し基板４００と併せて、閉回路と成り得ない開放回路が構築される。
【００８６】
従って、この方法によるインピーダンスの測定結果が、高いインピーダンスであればそれぞれの端子の短絡は無いことが確認でき、また低インピーダンスであれば端子の短絡を検出することが可能である。
【００８７】
以上の動作を各端子に関して繰り返し、各端子の端子短絡検査を行う。
【００８８】
このように本実施形態によれば、実装基板において、各半導体素子間で接続される所定の信号が検査用端子を介して電気的に接続されないように各半導体素子のスイッチ素子の開閉を制御し、その状態でインピーダンスを測定することで所定の端子についての実装短絡検査を行うことができる。
【００８９】
以上説明したように本発明によれば、半導体素子自体に本格的な検査用の構成を内蔵させているために、実装基板に検査パッドを設ける等の余裕がない場合も、各端子毎に的確で多様な導通検査、短絡検査等を実施することが可能となる。
【００９０】
すなわち、スイッチ素子の開閉を個別に制御することにより、特定の外部接続端子と検査用端子とを半導体素子の内部で導通させることができる。この状態で、検査用端子から所定の信号を入力することにより、その特定の外部接続端子にその信号を与えることができ、同様に、その特定の端子からの信号を検査用端子を介して導出することもでき、また、実装基板に実装された二つの半導体素子における特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続させ閉回路（閉ループ）を形成するというようなことも自在にできる。
【００９１】
また、検査対象の端子は、半導体素子の入出力端子に限定されず、各端子について自在に導通試験等を行うことができる。
【００９２】
また、従来技術のように、実装検査のために高抵抗素子を介在させるといった手間もなく、実装面積やコスト面でも有利である。
【００９３】
また、半導体素子に、端子選択部に制御信号を入力するための制御端子も設けておくことにより、外部の制御機器（ＬＳＩテスタ等）からの制御信号によって、各半導体素子の内部におけるスイッチ素子の導通／非導通を、電気的に容易に制御することができる。したがって、半導体素子の端子数が増大しても柔軟に対応することが可能である。
【００９４】
また、ＢＧＡやＣＳＰのような高密度実装構造のＬＳＩを実装基板に実装する場合に、基板上のスペースに余裕がないときでも、半導体素子自体に本格的な検査用の構成を内蔵しているために、十分な実装検査が担保される。よって、信頼性の高い実装基板の構築が可能である。
【００９５】
また、実装基板上の２以上の半導体素子の特定の端子同士を、各半導体素子の検査用端子を経由して電気的に接続し、実装基板の配線も利用することで閉回路（閉ループ）、あるいは、その逆に、意図的に閉じない回路（開回路）を構成し、その回路（経路）のインピーダンス測定を行うことによって、開放や短絡の発生の有無を容易にチェックすることができる。よって、実装検査が容易化され、検査の手間の削減や、検査に要する時間の短縮を実現することができる。
【００９６】
本発明によれば、高密度実装化がますます進展する大規模ＬＳＩに関して、根本的な対応策を提供することができる。このことは、電子機器の製造工程における生産性の向上に寄与する。
【産業上の利用可能性】
【００９７】
本発明は、高密度実装基板における半導体素子の確実な実装検査を実現することができることから、したがって、ＣＭＰやＢＧＡなどの面実装端子構造をもつ高密度の半導体素子および実装検査方法として有用である。
【図面の簡単な説明】
【００９８】
【図１】本発明の半導体素子の一例の基本構成を示す図であり、（ａ）は半導体素子のパッケージ構造と外部接続端子の配置を示す図、（ｂ）は各端子と、スイッチ素子と、検査用端子との接続関係を示す図
【図２】本発明の半導体素子の一例における、各スイッチ素子の制御を担当する部分の構成を説明するための図
【図３】外部制御機器から半導体素子内の端子選択部に制御データが供給される際のタイミングを示すタイミング図
【図４】端子開放検査方法および端子短絡検査方法を実施するための構成と、その具体的な動作を説明するための図
【符号の説明】
【００９９】
１００  半導体素子
Ｂ１１〜Ｂｎｍ  外部接続端子（端子）
Ｍ１１〜Ｍｎｍ  スイッチ素子
１０３（１）〜１０３（ｍ）  各行の検査用信号線
１０４（１）〜１０４（ｍ）  各行に対応したスイッチ素子
１０５  検査用信号線
１０６  検査用端子
２０１（１）〜２０１（ｍ）  各端子に対応したスイッチ素子のゲート制御信号線
２０２（１）〜２０２（ｍ）  各行毎に設けられるスイッチ素子のゲート制御信号線
２０３  ゲート制御バス
２０４  端子選択部
２０５  電源端子
２０６  チップセレクト入力端子
２０７  クロック入力端子
２０８  データ入力端子
２０９  ＧＮＤ端子
２１０  外部制御機器
３０１  端子選択データ
３０２  クロック信号
３０３  端子選択有効信号
４００  実装基板
４０１、４０２  半導体素子
４０３  被検査端子
４０４  データ入力端子
４０５  クロック入力端子
４０６  チップセレクト端子
４０７、４０８  検査用端子
４０９  データ入力端子
４１０  クロック入力端子
４１１  チップセレクト端子
４１２  検査用端子
４１３、４１４  検査用ランド
４１５、４１６  接触端子
４１７  インピーダンス計
４１８  外部制御機器
４１９〜４２２  接続ランド
４２３〜４２６  接触端子
【図１】
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【図２】
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【図３】
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【図４】
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