(57)【要約】【課題】  データ書き込み時のカップリング容量によるビット線電位の低下を回復可能な半導体記憶装置を、読み出し時の負荷を増加させることなく、省スペースで提供する。【解決手段】  コラム選択回路１０２は、選択信号（図示せず）に応じて、ライトデータバス線１０３ａ、１０３ｂまたはリードデータバス線１０４ａ、１０４ｂと接続するビット線ＢＬ、／ＢＬを選択して接続させ、昇圧回路部１０８は、データ書き込み時、相補のビット線ＢＬ、／ＢＬの対のうち電位を引き下げるビット線とは反対のビット線（例えば、ビット線／ＢＬ）に接続されるリードデータバス線（例えば、リードデータバス線１０４ｂ）を、ライトデータ、／ライトデータをもとに選択し、選択したリードデータバス線の電位を引き上げる。これによって、ビット線ＢＬ、／ＢＬ間に生じるカップリング容量による、電位レベルの低下が回復される。【選択図】  図１
2006134375.tif 000002
【特許請求の範囲】
【請求項１】
行及び列方向にマトリクス状に配列され、相補のビット線間に接続された複数のメモリセルを有した半導体記憶装置において、
選択信号に応じて、前記ビット線を選択してライトデータバス線またはリードデータバス線と接続する選択回路と、
データ書き込み時、相補の前記ビット線の対のうち電位を引き下げる前記ビット線とは反対の前記ビット線に接続される前記リードデータバス線を、書き込みデータをもとに選択し、選択した前記リードデータバス線の電位を引き上げる昇圧回路部と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記昇圧回路部は、２つの電界効果トランジスタを有し、
前記電界効果トランジスタは、前記データ書き込み時に、それぞれのゲートに入力される互いに相補の前記書き込みデータに応じて、相補の前記ビット線の対のうち電位を引き下げる前記ビット線とは反対の前記ビット線に接続される前記リードデータバス線を電源電圧端子に接続することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記選択回路は、前記ビット線選択時には、前記データ書き込み時またはデータ読み出し時いずれの場合においても前記リードデータバス線を前記ビット線に接続することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
行及び列方向にマトリクス状に配列され、相補のビット線間に接続された複数のメモリセルを有した半導体記憶装置において、
選択信号に応じて、前記ビット線を選択してライトデータバス線またはリードデータバス線と接続する選択回路と、
前記リードデータバス線をプリチャージするとともに、データ書き込み時、相補の前記ビット線の対のうち電位を引き下げる前記ビット線とは反対の前記ビット線に接続される前記リードデータバス線を、書き込みデータをもとに選択し、選択した前記リードデータバス線の電位を引き上げるプリチャージ回路と、
を有することを特徴とする半導体記憶装置。
【請求項５】
前記プリチャージ回路は、２つの電界効果トランジスタを有し、
前記電界効果トランジスタは、プリチャージ／イコライズ制御信号と、相補の前記書き込みデータにより制御され、前記データ書き込み時に、相補の前記ビット線の対のうち電位を引き下げる前記ビット線とは反対の前記ビット線に接続される前記リードデータバス線を電源電圧端子に接続することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記選択回路は、前記ビット線選択時には、前記データ書き込み時またはデータ読み出し時いずれの場合においても前記リードデータバス線を前記ビット線に接続することを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、行及び列方向にマトリクス状に配列され、相補のビット線間に接続された複数のメモリセルを有した半導体記憶装置に関する。
【背景技術】
【０００２】
図５は、ＳＲＡＭ（Static Random Access Memory）のメモリセルの一例の回路図である。
ＳＲＡＭのメモリセル７００は、相補のビット線ＢＬ、／ＢＬ間に、一方の入出力端子を接続したｎチャンネル型ＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタ（以下ＮＭＯＳという。）７０１、７０２と、ＮＭＯＳ７０１の他方の入出力端子を入力端子に接続し、ＮＭＯＳ７０２の他方の入出力端子を出力端子に接続したインバータ７０３と、ＮＭＯＳ７０２の他方の入出力端子を入力端子に接続し、ＮＭＯＳ７０１の他方の入出力端子を出力端子に接続したインバータ７０４からなる。また、ＮＭＯＳ７０１、７０２のゲートには共通のワード線ＷＬが接続されている。
【０００３】
図６は、従来のＳＲＡＭの書き込み動作の際の電位レベルを示す図であり、（Ａ）はワード線と相補のビット線の電位レベル、（Ｂ）はワード線と図５のノードｃ、ノードｃｘの電位レベルを示している。
【０００４】
ＳＲＡＭなどの書き込み動作の場合、通常、相補のビット線ＢＬ、／ＢＬの一方の電位、例えば、図６（Ａ）のようにビット線ＢＬの電位Ｖｂ１を電源電圧（ＶＤＤ）レベルから接地電位（ＶＳＳ）に低下させ、もう片方のビット線／ＢＬの電位Ｖｂ２をＶＤＤに保ち、ビット線ＢＬ、／ＢＬの間に大きな電位差を生じさせる。これにより、そのビット線ＢＬ、／ＢＬに接続されワード線ＷＬが活性化している（電位ＶｗがＶＤＤレベルに引き上げられた）メモリセルに対し、図６（Ｂ）のようにノードｃ、ノードｃｘの電位Ｖｃ、Ｖｃｘを反転させることで、データを書き込む。
【０００５】
しかし、この際、相補のビット線ＢＬ、／ＢＬ間のカップリング容量７０５などにより、ビット線ＢＬの電位Ｖｂ１のＶＤＤからＶＳＳレベルの電圧変化に追従して、ＶＤＤレベルに保持しなければならないビット線／ＢＬ側の電位Ｖｂ２が低下してしまう場合がある。ビット線／ＢＬの電位Ｖｂ２が低下し、相補のビット線間の電位差が十分得られなければ、メモリセルデータの反転が遅延したり、最悪の場合は書き込み動作不良となる問題があった。
【０００６】
この問題を解決するために、従来、以下に示すような半導体記憶装置が知られている。
図７は、従来の半導体記憶装置の回路図である。
半導体記憶装置８００は、行及び列方向にマトリクス状に配列され相補のビット線ＢＬ、／ＢＬ間に接続された複数のメモリセル８０１、コラム選択回路８０２、データバス線８０３ａ、８０３ｂ、プリチャージ回路８０４、センスアンプ８０５及びライトアンプ８０６を有する。なお、この図では、メモリセル８０１に接続されるワード線ＷＬの図示を省略している。
【０００７】
コラム選択回路８０２は、コラム選択信号（図示せず）に応じてデータバス線８０３ａを相補ビット線の一方のビット線ＢＬに接続するＮＭＯＳ８０２ａ、ｐチャンネル型ＭＯＳ電界効果トランジスタ（以下ＰＭＯＳという。）８０２ｂと、データバス線８０３ｂを他方のビット線／ＢＬに接続するＰＭＯＳ８０２ｃ、ＮＭＯＳ８０２ｄを有する。
【０００８】
プリチャージ回路８０４は、ＰＭＯＳ８０４ａ、８０４ｂ、８０４ｃからなり、ゲートに入力されるプリチャージ／イコライズ制御信号に応じて、データバス線８０３ａ、８０３ｂをともにＶＤＤレベルにプリチャージし、左右のデータバス線８０３ａ、８０３ｂを同電位にする。
【０００９】
センスアンプ８０５は、読み出し動作時、データバス線８０３ａ、８０３ｂの電位差を検出してこれを増幅することで、選択されたメモリセル８０１に記憶されているデータを読み出す。
【００１０】
ライトアンプ８０６は、ＰＭＯＳ８０６ａ、８０６ｂ、ＮＭＯＳ８０６ｃ、８０６ｄ、インバータ８０６ｅ、８０６ｆ、８０６ｇ、８０６ｈからなり、相補の書き込みデータ（ライトデータ、／ライトデータ）の入力により、データバス線８０３ａ、８０３ｂをＶＤＤレベルまたはＶＳＳレベルにして、メモリセル８０１にデータを書き込む。
【００１１】
このような半導体記憶装置８００では、ビット線ＢＬとデータバス線８０３ａは、ＮＭＯＳ８０２ａ、ＰＭＯＳ８０２ｂの両者がオンすることによって接続され、ビット線／ＢＬとデータバス線８０３ｂは、ＰＭＯＳ８０２ｃ、ＮＭＯＳ８０２ｄの両者がオンすることにより接続される。そのため、例えば、片側のデータバス線８０３ａの電位を引き下げるのと同時に、もう片方のデータバス線８０３ｂの電位をＶＤＤレベルに押し上げることにより、ＰＭＯＳ８０２ｃを介してカップリングにより低下するビット線／ＢＬの電位レベルを回復することが可能となる。
【００１２】
しかし、図７のような従来の半導体記憶装置８００では、コラム選択回路８０２は、図示しないコラム選択信号に応じてＮＭＯＳ８０２ａとＰＭＯＳ８０２ｂの両方をオンすることでビット線ＢＬとデータバス線８０３ａを接続し、ＰＭＯＳ８０２ｃとＮＭＯＳ８０２ｄの両方をオンすることで、ビット線／ＢＬとデータバス線８０３ｂを接続している。そのため、データバス線８０３ａ、８０３ｂに接続されるトランジスタの数が増加し、さらにライトアンプ８０６も接続されるので大きな負荷となる。これは、メモリセル８０１からデータを読み出す際に、ビット線ＢＬ、／ＢＬ、データバス線８０３ａ、８０３ｂを駆動する大きな妨げとなる問題があった。また、センスアンプ８０５の動作速度の低下につながる場合もある。その結果、読み出し動作の不具合を引き起こしたり、読み出し動作の安定性を求めるために動作速度の低下を招くことになる。
【００１３】
そこでさらに、以下のような読み出し用と書き込み用のデータバス線を別々に設けた半導体記憶装置が知られている。
図８は、従来のもう１つの半導体記憶装置の回路図である。
【００１４】
半導体記憶装置９００は、行及び列方向にアレイ状に配列され相補のビット線ＢＬ、／ＢＬ間に接続された複数のメモリセル９０１、ビット線昇圧回路部９０２、コラム選択回路９０３、ライトデータバス線９０４ａ、９０４ｂ、リードデータバス線９０５ａ、９０５ｂ、プリチャージ回路９０６、センスアンプ９０７及びライトアンプ９０８を有する。
【００１５】
ビット線昇圧回路部９０２は、一方の入出力端子をビット線ＢＬに接続し、ゲートにビット線／ＢＬを接続し、他方の入出力端子にＶＤＤ端子を接続したＰＭＯＳ９０２ａと、一方の入出力端子をビット線／ＢＬに接続し、ゲートにビット線ＢＬを接続し、他方の入出力端子にＶＤＤ端子を接続したＰＭＯＳ９０２ｂとからなる。
【００１６】
コラム選択回路９０３は、ゲートに入力されるコラム選択信号（図示せず）に応じて、ライトデータバス線９０４ａを相補のビット線対の一方のビット線ＢＬに接続するＮＭＯＳ９０３ａと、リードデータバス線９０５ａをビット線ＢＬに接続するＰＭＯＳ９０３ｂと、ライトデータバス線９０４ｂをビット線／ＢＬに接続するＮＭＯＳ９０３ｃと、リードデータバス線９０５ｂをビット線／ＢＬに接続するＰＭＯＳ９０３ｄと、を有する。
【００１７】
プリチャージ回路９０６は、ＰＭＯＳ９０６ａ、９０６ｂ、９０６ｃからなり、ゲートに入力されるプリチャージ／イコライズ制御信号に応じて、リードデータバス線９０５ａ、９０５ｂをともにＶＤＤレベルにプリチャージし、左右のリードデータバス線９０５ａ、９０５ｂを同電位にする。
【００１８】
センスアンプ９０７は、読み出し動作時、リードデータバス線９０５ａ、９０５ｂの電位差を検出してこれを増幅することで、選択されたメモリセル９０１に記憶されているデータを読み出す。
【００１９】
ライトアンプ９０８は、図７のライトアンプ８０６と同様の構成であり、ライトデータ、／ライトデータの入力によりライトデータバス線９０４ａ、９０４ｂをＶＤＤレベルまたはＶＳＳレベルにして、メモリセル９０１にデータを書き込む。
【００２０】
このような半導体記憶装置９００では、ビット線ＢＬ、／ＢＬとライトデータバス線９０４ａ、９０４ｂがＮＭＯＳ９０３ａ、９０３ｃのみを介して接続されているために、ビット線対のうち片側を引き下げる動作には問題ないが、図６で示したようにカップリング容量によって降下したビット線ＢＬ、／ＢＬの電位レベルを、図７の半導体記憶装置８００のようにＶＤＤレベルまで回復することができない。そこで、相補のビット線対であるビット線ＢＬ、／ＢＬ間にＰＭＯＳ９０２ａ、９０２ｂを設けることにより、例えばビット線ＢＬの電位レベルをＶＳＳレベルに立ち下げたときに、他方のビット線／ＢＬに接続されたＰＭＯＳ９０２ｂがオンすることにより、ビット線／ＢＬをＶＤＤレベルまでに回復することを可能としている。さらに、読み出し用と書き込み用のデータバス線を別々に設けたことで、データバス線の負荷の増加を防止している。
【００２１】
また、従来、書き込み動作時に、カップリング容量の影響で、選択されたビット線に隣接する非選択のビット線のメモリセルのデータが破壊されるのを防止する技術があった。例えば、特許文献１では、書き込み動作の前に、ビット線をプリチャージしたのち、ライトプリチャージ信号を入力して、相補ビット線の両方を所定期間高電圧に変化させるライトプリチャージ回路を、ビット線ごとに接続した半導体記憶装置が開示されている。
【特許文献１】特開平１０−１１２１８５号公報（段落番号〔００４４〕〜〔００４９〕，図１、図４）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかし、図８で示したような従来の半導体記憶装置９００では、書き込み時にカップリング容量により低下した電位を回復するために設けられたＰＭＯＳ９０２ａ、９０２ｂは、ビット線ごとに設ける必要がある。そのため、素子面積が増大する問題があった。
【００２３】
また、例えば特許文献１で開示されている従来の半導体記憶装置でもビット線ごとに相補ビット線の両方を所定期間高電圧に変化させるライトプリチャージ回路を接続しているため、素子面積の増大が問題である。
【００２４】
本発明はこのような点に鑑みてなされたものであり、データ書き込み時のカップリング容量によるビット線電位の低下を回復可能な半導体記憶装置を、読み出し時の負荷を増加させることなく、省スペースで提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明では上記問題を解決するために、図１で示すように、行及び列方向にマトリクス状に配列され、相補のビット線ＢＬ、／ＢＬ間に接続された複数のメモリセル１０１を有した半導体記憶装置１００において、選択信号（図示せず）に応じて、ライトデータバス線１０３ａ、１０３ｂまたはリードデータバス線１０４ａ、１０４ｂと接続するビット線ＢＬ、／ＢＬを選択して接続させる選択回路（図１ではコラム選択回路１０２に相当している）と、データ書き込み時、相補のビット線ＢＬ、／ＢＬの対のうち電位を引き下げるビット線（例えばビット線ＢＬ）とは反対のビット線（例えば、ビット線／ＢＬ）に接続されるリードデータバス線（例えば、リードデータバス線１０４ｂ）を、書き込みデータ（ライトデータ、／ライトデータ）をもとに選択し、選択したリードデータバス線（例えば、リードデータバス線１０４ｂ）の電位を引き上げる昇圧回路部１０８と、を有することを特徴とする半導体記憶装置１００が提供される。
【００２６】
上記の構成によれば、選択回路（コラム選択回路１０２）は、選択信号（図示せず）に応じて、ライトデータバス線１０３ａ、１０３ｂまたはリードデータバス線１０４ａ、１０４ｂと接続するビット線ＢＬ、／ＢＬを選択して接続させ、昇圧回路部１０８は、データ書き込み時、相補のビット線ＢＬ、／ＢＬの対のうち電位を引き下げるビット線（例えばビット線ＢＬ）とは反対のビット線（例えば、ビット線／ＢＬ）に接続されるリードデータバス線（例えば、リードデータバス線１０４ｂ）を、書き込みデータ（ライトデータ、／ライトデータ）をもとに選択し、選択したリードデータバス線（例えば、リードデータバス線１０４ｂ）の電位を引き上げる。これによって、ビット線ＢＬ、／ＢＬ間に生じるカップリング容量による、電位レベルの低下が回復される。
【発明の効果】
【００２７】
本発明の半導体記憶装置では、データ書き込み時、相補のビット線の対のうち電位を引き下げるビット線とは反対のビット線に接続されるリードデータバス線を、書き込みデータをもとに選択し、選択したリードデータバス線の電位を引き上げる昇圧回路部を設けたため、ビット線間に生じるカップリング容量による電位レベルの低下を回復することができる。また、この昇圧回路部は、ビット線ごとに設ける必要がなく、リードデータバス線に接続できるいずれか適当な場所にレイアウトできるため、省スペース化が可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面を参照して詳細に説明する。
図１は、第１の実施形態の半導体記憶装置の回路図である。
第１の実施形態の半導体記憶装置１００は、複数の行及び列方向にマトリクス状に配列され相補のビット線ＢＬ、／ＢＬ間に接続された複数のメモリセル１０１、コラム選択回路１０２、ライトデータバス線１０３ａ、１０３ｂ、リードデータバス線１０４ａ、１０４ｂ、プリチャージ回路１０５、センスアンプ１０６、ライトアンプ１０７及び昇圧回路部１０８を有する。なお、この図では、メモリセル１０１に接続されるワード線ＷＬの図示を省略している（図５参照）。
【００２９】
コラム選択回路１０２は、コラム選択信号に応じて、ライトデータバス線１０３ａ、１０３ｂまたはリードデータバス線１０４ａ、１０４ｂと接続するビット線ＢＬ、／ＢＬを選択して接続させる。コラム選択回路１０２は、ライトデータバス線１０３ａを相補のビット線対の一方のビット線ＢＬに接続するＮＭＯＳ１０２ａと、リードデータバス線１０４ａをビット線ＢＬに接続するＰＭＯＳ１０２ｂと、ライトデータバス線１０３ｂをビット線／ＢＬに接続するＮＭＯＳ１０２ｃと、リードデータバス線１０４ｂをビット線／ＢＬに接続するＰＭＯＳ１０２ｄと、を有する。
【００３０】
プリチャージ回路１０５は、ＰＭＯＳ１０５ａ、１０５ｂ、１０５ｃからなり、ゲートに入力されるプリチャージ／イコライズ制御信号（図示せず）に応じて、リードデータバス線１０４ａ、１０４ｂをともにＶＤＤレベルにプリチャージし、左右のリードデータバス線１０４ａ、１０４ｂを同電位にする。具体的には、読み出しや書き込み動作の前に、ロウレベルのプリチャージ／イコライズ制御信号が入力され、ＰＭＯＳ１０５ａ、１０５ｂ、１０５ｃがオンし、リードデータバス線１０４ａ、１０４ｂがプリチャージされる。読み出しや書き込み動作の最中にはプリチャージ／イコライズ制御信号はハイレベルとなり、ＰＭＯＳ１０５ａ、１０５ｂ、１０５ｃはオフする。
【００３１】
センスアンプ１０６は、読み出し動作時、リードデータバス線１０４ａ、１０４ｂの電位差を検出してこれを増幅することで、選択されたメモリセル１０１に記憶されているデータを読み出す。
【００３２】
ライトアンプ１０７は、ＰＭＯＳ１０７ａ、１０７ｂ、ＮＭＯＳ１０７ｃ、１０７ｄ、インバータ１０７ｅ、１０７ｆ、１０７ｇ、１０７ｈからなり、ライトデータ、／ライトデータの入力によりライトデータバス線１０３ａ、１０３ｂをＶＤＤレベルまたはＶＳＳレベルにして、メモリセル１０１にデータを書き込む。なお、書き込み動作時以外では、ライトデータ、／ライトデータは共に“１”（ハイレベル）とする。
【００３３】
昇圧回路部１０８は、２つのＰＭＯＳ１０８ａ、１０８ｂを有する。ＰＭＯＳ１０８ａの一方の入出力端子は、リードデータバス線１０４ａに接続され、他方の入出力端子にはＶＤＤ端子が接続される。また、ゲートには、ライトデータと相補関係にある／ライトデータが入力される。ＰＭＯＳ１０８ｂの一方の入出力端子は、リードデータバス線１０４ｂに接続され、他方の入出力端子にはＶＤＤ端子が接続される。また、ゲートには、ライトデータが入力される。なお、図中の点線で示したように、ＰＭＯＳ１０８ａのゲートへは、ライトアンプ１０７の一方の出力を、ＰＭＯＳ１０８ｂのゲートへは、ライトアンプ１０７の他方の出力を入力するようにしてもよい。
【００３４】
ここで、コラム選択回路１０２の詳細を説明する。
図２は、第１の実施形態の半導体記憶装置のコラム選択回路を主に示した回路図である。
【００３５】
コラム選択回路１０２は、前述したＰＭＯＳ１０２ｂ、１０２ｄのゲートに、コラム選択信号の出力レベルを反転して入力するインバータ１０２ｅと、前述したＮＭＯＳ１０２ａ、１０２ｃのゲートに、インバータ１０２ｅの出力とライト制御信号とのＮＯＲ論理演算の結果を入力するＮＯＲ回路１０２ｆを有する。コラム選択信号はビット線対ごとに入力され、コラム選択信号がハイレベルになったビット線対が選択される。また、ライト制御信号は、書き込み動作の際にロウレベルとなり、それ以外のときにはハイレベルで保持されている信号である。
【００３６】
あるビット線ＢＬ、／ＢＬを選択するためのコラム選択信号がハイレベルになると、コラム選択信号で選択されたビット線ＢＬ、／ＢＬに接続されたＰＭＯＳ１０２ｂ、１０２ｄがオンし、ビット線ＢＬ、／ＢＬはリードデータバス線１０４ａ、１０４ｂと接続される。このとき、ライト制御信号がハイレベルのときは、ＮＯＲ回路１０２ｆの出力はロウレベルであり、ＮＭＯＳ１０２ａ、１０２ｃはオフし、読み出し動作が行われる。また、コラム選択信号はハイレベルで、且つライト制御信号がロウレベルのときは、ＮＯＲ回路１０２ｆの出力はハイレベルとなり、ＮＭＯＳ１０２ａ、１０２ｃがオンし、ビット線ＢＬ、／ＢＬは、ライトデータバス線１０３ａ、１０３ｂと接続し、書き込み動作が行われる。
【００３７】
なお、コラム選択回路１０２として、次のような回路を用いてもよい。以下に示すコラム選択回路１１０は、ライトアンプの機能を併せもつ。
図３は、コラム選択回路の他の例を示す回路図である。
【００３８】
コラム選択回路１１０は、前述したＰＭＯＳ１０２ｂ、１０２ｄのゲートに、コラム選択信号の出力レベルを反転して入力するインバータ１１１と、前述したＮＭＯＳ１０２ａのゲートに、インバータ１１１の出力とライトデータとのＮＯＲ論理演算の結果を入力するＮＯＲ回路１１２と、前述したＮＭＯＳ１０２ｃのゲートに、インバータ１１１の出力と／ライトデータとのＮＯＲ論理演算の結果を入力するＮＯＲ回路１１３と、を有する。なお、ビット線ＢＬ、／ＢＬに接続されたＮＭＯＳ１０２ａ、１０２ｃの他方の入出力端子はＶＳＳ端子に接続されている。また、コラム選択信号はビット線対ごとに入力され、コラム選択信号がハイレベルになったビット線対が選択される。
【００３９】
あるビット線ＢＬ、／ＢＬを選択するためのコラム選択信号がハイレベルになると、コラム選択信号で選択されたビット線ＢＬ、／ＢＬに接続されたＰＭＯＳ１０２ｂ、１０２ｄがオンし、ビット線ＢＬ、／ＢＬはリードデータバス線１０４ａ、１０４ｂと接続される。このとき、ライトデータ、／ライトデータが共に“１”のときは、ＮＯＲ回路１１２、１１３の出力はロウレベルであり、ＮＭＯＳ１０２ａ、１０２ｃはオフし、読み出し動作が行われる。また、コラム選択信号はハイレベルで、且つライトデータが“０”、／ライトデータが“１”のときは、ＮＯＲ回路１１２の出力はハイレベルとなり、ＮＭＯＳ１０２ａがオンし、ビット線ＢＬは、ＶＳＳレベルになる。一方ライトデータが“１”、／ライトデータが“０”のとき、ＮＭＯＳ１０２ｃがオンし、ビット線／ＢＬがＶＳＳレベルになる。このように、コラム選択回路１１０は、ライトアンプの機能を持っている。
【００４０】
以下、図２のコラム選択回路１０２を用いた場合について半導体記憶装置１００の動作を説明するが、図３のコラム選択回路１１０を用いた場合でも同様である。
読み出し動作及び書き込み動作の前には、まず、プリチャージ回路１０５によりリードデータバス線１０４ａ、１０４ｂがプリチャージされる。そしてコラム選択回路１０２によってビット線ＢＬ、／ＢＬが、リードデータバス線１０４ａ、１０４ｂとそれぞれ接続されることによって、ビット線ＢＬ、／ＢＬもプリチャージされる。
【００４１】
読み出し動作の際、図示しないワード線が１本選択（活性化）される。また、コラム選択回路１０２において、コラム選択信号により複数のビット線対のうち１対のビット線ＢＬ、／ＢＬに接続されたＰＭＯＳ１０２ｂ、１０２ｄをオンすることによって、１対のビット線ＢＬ、／ＢＬが選択されリードデータバス線１０４ａ、１０４ｂに接続される。これにより、活性化されたワード線に接続され、選択されたビット線対に接続されたメモリセル１０１のデータが、センスアンプ１０６により読み出される。なお、このときライト制御信号はハイレベルとなっているので、ＮＭＯＳ１０２ａ、１０２ｃはオフしている。
【００４２】
この読み出し動作時には、コラム選択回路１０２のＰＭＯＳ１０２ｂ、１０２ｄのみを導通させているので、センスアンプ１０６及び、選択されたビット線ＢＬ、／ＢＬに接続する容量が軽減され、高速な読み出し動作を行うことができる。
【００４３】
一方、書き込み動作の場合、図示しないワード線が１本選択（活性化）される。また、コラム選択回路１０２において、コラム選択信号がハイレベル、ライト制御信号がロウレベルとなり、複数のビット線対のうち１対のビット線ＢＬ、／ＢＬに接続されたＮＭＯＳ１０２ａ、１０２ｃ、ＰＭＯＳ１０２ｂ、１０２ｄがオンすることによって、１対のビット線ＢＬ、／ＢＬが選択され、ライトデータバス線１０３ａ、１０３ｂ及びリードデータバス線１０４ａ、１０４ｂに接続される。これにより、活性化されたワード線及び、選択された１対のビット線ＢＬ、／ＢＬに接続されたメモリセル１０１が選択される。
【００４４】
ここで、例えば、ライトデータが“０”、／ライトデータが“１”のとき、ライトデータバス線１０３ａの電位がＶＳＳレベルに引き下がり、これに接続されるビット線ＢＬもプリチャージレベルからＶＳＳレベルに引き下がる。ライトデータバス線１０３ｂの電位はＶＤＤレベルになり、これに接続されるビット線／ＢＬもＶＤＤレベルになる。このとき、従来の半導体記憶装置では、ビット線ＢＬ、／ＢＬ間のカップリング容量によって、ビット線ＢＬの電位の変化に追従し、ＶＤＤレベルに保持していなければならないビット線／ＢＬの電位が低下してしまう。
【００４５】
しかし、第１の実施形態の半導体記憶装置１００では、昇圧回路部１０８によってビット線／ＢＬの電位を回復する。すなわち、上記のようにライトデータが“０”、／ライトデータが“１”のとき、昇圧回路部１０８のＰＭＯＳ１０８ａがオフ、ＰＭＯＳ１０８ｂがオンするので、ＰＭＯＳ１０８ｂに接続されたリードデータバス線１０４ｂがＶＤＤレベルになる。このリードデータバス線１０４ｂは、コラム選択回路１０２のＰＭＯＳ１０２ｄによってビット線／ＢＬに接続されるので、ビット線／ＢＬの電位をＶＤＤレベルに回復することができる。また、ライトデータが“１”、／ライトデータが“０”のときは、ビット線／ＢＬの電位をＶＳＳレベルに引き下げ、ビット線ＢＬの電位をＶＤＤに保持する必要があるが、昇圧回路部１０８において、ＰＭＯＳ１０８ａがオンすることにより、リードデータバス線１０４ａをＶＤＤレベルにするので、ビット線ＢＬの電位をＶＤＤレベルに回復することができる。
【００４６】
このように、昇圧回路部１０８は、メモリセル１０１へのデータ書き込み時、相補のビット線ＢＬ、／ＢＬの対のうち電位を引き下げるビット線（例えばビット線ＢＬ）とは反対のビット線（例えばビット線／ＢＬ）に接続されるリードデータバス線（例えば、リードデータバス線１０４ｂ）を、書き込みデータ（ライトデータ、／ライトデータ）をもとに選択し、選択したリードデータバス線１０４ｂの電位を引き上げることができる。また、この昇圧回路部１０８は、ビット線ごとに設ける必要がなく、リードデータバス線に接続できるいずれか適当な場所にレイアウトできるため、省スペース化が可能となる。
【００４７】
次に本発明の第２の実施形態の半導体記憶装置を説明する。
図４は、第２の実施形態の半導体記憶装置の回路図である。
第２の実施形態の半導体記憶装置１００ａでは、第１の実施形態の半導体記憶装置１００の昇圧回路部１０８の機能を、プリチャージ回路１２０で実現させている。その他の構成要素については同じであるので、同一符号としている。また、コラム選択回路１０２は、図２のような回路構成、または、ライトアンプ１０７の機能を併せ持つ図３のような回路構成のものを用いてもよい。
【００４８】
第２の実施形態の半導体記憶装置１００ａにおいて、プリチャージ回路１２０は、第１の実施形態の半導体記憶装置１００ａのＰＭＯＳ１０５ａ、１０５ｂ、１０５ｃからなる回路に、２つのＮＡＮＤ回路１２１、１２２を追加した回路構成となっている。ここで、ＮＡＮＤ回路１２１の一方の入力端子には、ライトデータが入力され、他方の入力端子には、プリチャージ／イコライズ制御信号が入力される。そして、ＮＡＮＤ回路１２１の出力は、ＰＭＯＳ１０５ａのゲートに入力される。また、ＮＡＮＤ回路１２２の一方の入力端子には、／ライトデータが入力され、他方の入力端子には、プリチャージ／イコライズ制御信号が入力される。そして、ＮＡＮＤ回路１２２の出力は、ＰＭＯＳ１０５ｂのゲートに入力される。
【００４９】
このプリチャージ回路１２０において、プリチャージ／イコライズ制御信号がロウレベルのときは、第１の実施形態のプリチャージ回路１０５と同様に、リードデータバス線１０４ａ、１０４ｂをともにＶＤＤレベルにプリチャージし、左右のリードデータバス線１０４ａ、１０４ｂを同電位にする。
【００５０】
一方、プリチャージ／イコライズ制御信号がハイレベルの場合には、書き込みデータに応じて、リードデータバス線１０４ａ、１０４ｂの一方をＶＤＤレベルにする。具体的には、ライトデータが“０”、／ライトデータが“１”の場合には、ＰＭＯＳ１０５ａがオフ、ＰＭＯＳ１０５ｂがオンし、リードデータバス線１０４ｂがＶＤＤレベルになり、ライトデータが“１”、／ライトデータが“０”の場合には、ＰＭＯＳ１０５ａがオン、ＰＭＯＳ１０５ｂがオフし、リードデータバス線１０４ａがＶＤＤレベルになる。
【００５１】
このように、第２の実施形態の半導体記憶装置１００ａのプリチャージ回路１２０では、メモリセル１０１へのデータ書き込み時、相補のビット線ＢＬ、／ＢＬの対のうち電位を引き下げるビット線（例えばビット線ＢＬ）とは反対のビット線（例えばビット線／ＢＬ）に接続されるリードデータバス線（例えば、リードデータバス線１０４ｂ）を、書き込みデータ（ライトデータ、／ライトデータ）をもとに選択し、選択したリードデータバス線１０４ｂの電位を引き上げることができる。また、このプリチャージ回路１２０は、ビット線ごとに設ける必要がなく、リードデータバス線１０４ａ、１０４ｂに接続できるいずれか適当な場所にレイアウトできるため、第１の実施形態の半導体記憶装置１００と同様に省スペース化が可能となる。
【００５２】
さらに、第２の実施形態の半導体記憶装置１００ａではリードデータバス線１０４ａ、１０４ｂに、第１の実施形態の半導体記憶装置１００のように新たにＰＭＯＳ１０８ａ、１０８ｂを接続する必要がないため、リードデータバス線１０４ａ、１０４ｂの容量を増加させることなく、読み出し速度をさらに向上させることができる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態の半導体記憶装置の回路図である。
【図２】第１の実施形態の半導体記憶装置のコラム選択回路を主に示した回路図である。
【図３】コラム選択回路の他の例を示す回路図である。
【図４】第２の実施形態の半導体記憶装置の回路図である。
【図５】ＳＲＡＭのメモリセルの一例の回路図である。
【図６】従来のＳＲＡＭの書き込み動作の際の電位レベルを示す図であり、（Ａ）はワード線と相補のビット線の電位レベル、（Ｂ）はワード線と図５のノードｃ、ノードｃｘの電位レベルを示している。
【図７】従来の半導体記憶装置の回路図である。
【図８】従来のもう１つの半導体記憶装置の回路図である。
【符号の説明】
【００５４】
１００  半導体記憶装置
１０１  メモリセル
１０２  コラム選択回路
１０２ａ、１０２ｃ、１０７ｃ、１０７ｄ  ＮＭＯＳ
１０２ｂ、１０２ｄ、１０５ａ、１０５ｂ、１０５ｃ、１０７ａ、１０７ｂ、１０８ａ、１０８ｂ  ＰＭＯＳ
１０３ａ、１０３ｂ  ライトデータバス線
１０４ａ、１０４ｂ  リードデータバス線
１０５  プリチャージ回路
１０６  センスアンプ
１０７  ライトアンプ
１０７ｅ、１０７ｆ、１０７ｇ、１０７ｈ  インバータ
１０８  昇圧回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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