(57)【要約】【課題】ビット線が多分割されたメモリセルアレイ構成においても、信号遅延を抑制する。【解決手段】ＬＹＳＷ２０1〜２０4は、ビット線（ＢＬＴ／ＢＬＢ）とローカルＩ／Ｏ線（ＬＩＯ）との間を接続制御を行っている。ＧＹＳＷ１０は、ビット線プリチャージ信号（ＢＬＥＱＴ）４０がプリチャージ停止を指示する状態であるＬｏレベルになるとカラム選択線７と４つのＬＹＳＷスイッチ２０1〜２０4とを接続する。カラム選択スイッチが、カラム選択線７により直接制御されるＧＹＳＷ１０と、このＧＹＳＷ１０により制御されるＬＹＳＷ２０1〜２０4という階層構造となっているので、カラム選択線７に対する負荷が小さくなり高速動作が可能となる。そのためビット線が多分割された場合でも、１本のカラム選択線により駆動されるカラム選択スイッチ数を増加させずに信号遅延の発生を抑制することが可能となる。【選択図】図２
2006134469.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが互いに独立して動作することが可能な複数のバンクにより分割されている半導体記憶装置であって、
前記複数の各バンク毎にそれぞれ設けられ、入力されたカラムアドレスに対応するカラム選択線をアクティブにするカラムデコーダと、
ビット線とデータ入出力線との間を接続する制御を行っていて、オンすることにより前記ビット線上のデータを読み出しデータとして前記データ入出力線に出力する複数のローカルカラム選択スイッチと、
前記ビット線のプリチャージおよびセンスアンプの動作制御用信号であるビット線プリチャージ信号がプリチャージ停止を指示する状態になると前記カラム選択線と前記複数のローカルカラム選択スイッチとを接続するグローバルカラム選択スイッチと、
を備えている半導体記憶装置。
【請求項２】
前記各バンクをさらに分割した単位であるマットを活性化させるためのマット活性化信号の論理を反転して前記ビット線プリチャージ信号として出力するインバータ回路をさらに備えた請求項１記載の半導体記憶装置。
【請求項３】
前記グローバルカラム選択スイッチが、ＰＭＯＳトランジスタにより構成され、前記ビット線プリチャージ信号がプリチャージ停止を指示する際にロウレベルとなる信号である請求項１または２記載の半導体記憶装置。
【請求項４】
メモリセルが互いに独立して動作することが可能な複数のバンクにより分割されている半導体記憶装置であって、
前記複数の各バンク毎にそれぞれ設けられ、入力されたカラムアドレスに対応するカラム選択線をアクティブにするカラムデコーダと、
ビット線とデータ入出力線との間を接続する制御を行っていて、オンすることにより前記ビット線上のデータを読み出しデータとして前記データ入出力線に出力する複数のローカルカラム選択スイッチと、
前記ビット線のプリチャージおよびセンスアンプの動作制御用信号であるビット線プリチャージ信号の論理を反転してグローバルカラム選択スイッチイネーブル信号として出力する第１のインバータ回路と、
前記グローバルカラム選択スイッチイネーブル信号がアクティブになると前記カラム選択線と前記複数のローカルカラム選択スイッチとを接続するグローバルカラム選択スイッチと、
を備えている半導体記憶装置。
【請求項５】
前記各バンクをさらに分割した単位であるマットを活性化させるためのマット活性化信号の論理を反転して前記ビット線プリチャージ信号として出力する第２のインバータ回路をさらに備えた請求項４記載の半導体記憶装置。
【請求項６】
前記グローバルカラム選択スイッチが、ＮＭＯＳトランジスタにより構成され、前記ビット線プリチャージ信号がプリチャージ停止を指示する際にロウレベルとなる信号である請求項４または５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルが互いに独立して動作することが可能な複数のバンクにより分割されているＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関し、特にカラムデコーダから出力されたカラム選択線によりビット線とデータ入出力線との間を接続するカラム選択スイッチのオン／オフ制御を行う方法に関する。
【背景技術】
【０００２】
近年、ダイナミックＲＡＭ（ＤＲＡＭ）技術における大容量化、高速化、低電力化が進み、特に要求の高いデータ転送速度の高速化に関してはＤＤＲ（Double Data Rate）ＤＤＲ−II、ＤＤＲ−IIIと新しい仕様が次々と提案されてきている。このような状況において、メモリ内部の動作スピードを決めるカラムサイクルの高速化は、高速ＤＲＡＭのキーポイントである。
【０００３】
次に、このようなＤＲＡＭの構成について図１１を参照して説明する。図１１は一例として、１ＧビットのＤＤＲ−II  ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の構成を示すブロック図であり、複数のメモリセルからなるメモリセルアレイ（ＭＣＡ）８と、このメモリセルアレイ８のアドレスを指定するためのロウアドレスバッファＸＡＢ、カラムアドレスバッファＹＡＢ、ロウデコーダ（ＸＤＥＣ）６、カラムデコーダ（ＹＤＥＣ）５と、カラム選択線（ＹＳ）７、カラム選択スイッチ（ＹＳＷ）８と、データの読み出し／書き込みを行うためのセンスアンプ（ＳＡ）６０、メインアンプＭＡ、出力バッファＤＯＢおよび入力バッファＤＩＢと、各制御信号のバッファＲＢ、ＣＢ、ＷＢと、内部電圧発生回路ＶＧなどの周知の構成からなり、これらが周知の半導体製造技術によって１個の半導体チップ上に形成されて構成されている。
【０００４】
このＤＲＡＭには、外部からアドレス信号Ａｉが入力され、ロウアドレスバッファＸＡＢ、カラムアドレスバッファＹＡＢによりロウアドレス信号、カラムアドレス信号が生成されて、それぞれロウデコーダ６、カラムデコーダ５を介してメモリセルアレイ８内の任意のメモリセルが選択される。
【０００５】
カラムデコーダ５は、入力されたカラムアドレスに対応するカラム選択線（ＹＳ）７をアクティブにする。そして、カラムデコーダ５により生成されたカラム選択線７は、カラム選択スイッチ８０をオンさせることによりビット線とローカルＩ／Ｏ線（ＬＩＯ）を接続する制御を行っている。
【０００６】
読み出し動作時には、センスアンプ６０、ローカルＩ／Ｏ線ＬＩＯ、メインＩ／Ｏ線ＭＩＯ、サブアンプ、メインアンプＭＡを介して、リードライトバスＲＷＢＳ上にデータが送られ、最後に出力バッファＤＯＢから出力データＤｏｕｔが出力される。書き込み動作時には、入力データＤｉｎが入力バッファＤＩＢから入力される。
【０００７】
さらに、ＤＲＡＭの制御信号として、外部からロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどがそれぞれバッファＲＢ、ＣＢ、ＷＢを介して入力され、これらの制御信号に基づいて内部制御信号が生成され、この内部制御信号により内部回路の動作が制御される。また、内部電源系統は、外部から外部電源電位ＶＤＤ、接地電位ＶＳＳが入力され、内部電圧発生回路ＶＧにより、基板電位、昇圧電源電位、降圧電源電位などの各種内部電圧レベルが発生され、それぞれメモリセルアレイＭＣＡおよびその周辺回路などの内部回路に供給される。
【０００８】
図１２には、図１１に示したようなメモリセルアレイ８内部の従来の構成例を示す。この図１２では、１つのバンクをさらに分割した単位であるマット２つ分の回路構成が示されている。このマットには、カラムデコーダ５からのカラム選択線（ＹＳ）７と、ロウデコーダ６からのマット活性化信号（ＲＣＳＥＱＢ）５０、サブワード線ＳＷＬが接続されている。マット活性化信号５０は、バンクをさらに分割した単位であるマットを活性化させるための信号である。そして、マット活性化信号５０にはインバータ回路３０が接続されていてマット活性化信号５０とは論理が反転した信号がビット線プリチャージ信号（ＢＬＥＱＴ）４０として出力される。ビット線プリチャージ信号４０は、ビット線（ＢＬＴ、ＢＬＢ）のプリチャージおよびセンスアンプ６０1、６０2内のコモンソース制御用の制御信号である。ここでは、ビット線プリチャージ信号４０は、ビット線のプリチャージ停止を指示する際にはＬｏ（ロウ）レベルとなる信号である。
【０００９】
また、センスアンプ６０1、６０2は、ビット線（ＢＬＴ、ＢＬＢ）に読み出されたデータを増幅する。そして、センスアンプ６０1、６０2とローカルＩ／Ｏ線（ＬＩＯ）との間には、カラム選択スイッチ（ＹＳＷ）２０1〜２０4が設けられており、これらのカラム選択スイッチ２０1〜２０4は、カラム選択線（ＹＳ）７により制御されている。
【００１０】
次に、図１２に示したメモリセルアレイ内の動作について説明する。ここでは、図１２に示された２つのマットのうち左側のマット内のセルの読み出しが行われる場合について説明する。
【００１１】
先ず、ロウアドレスを選択するためのＡＣＴコマンドが入力されると、バンクアドレスおよびロウアドレス（ＸＡ）から１本のマット活性化信号（ＲＣＳＥＱＢ）５０が選択されＨｉ（ハイ）レベルとなる。すると、インバータ回路３０から出力されるビット線プリチャージ信号（ＢＬＥＱＴ）４０がＬｏレベルとなってメモリセル信号読み出しが可能となる。
【００１２】
続いてＲＥＡＤコマンドが入力されると、カラムデコーダ５から１本のカラム選択線７が選択される。そのため、選択されたカラム選択線７に接続された４つのカラム選択スイッチ８０1〜８０4がオンし、ビット線（ＢＬＴ、ＢＬＢ）データがセンスアンプ６０1、６０2により増幅されてローカルＩ／Ｏ線（ＬＩＯ）に読み出される。
【００１３】
図１２に示したような従来の半導体記憶装置におけるメモリセルでは、１本のカラム選択線７につながる４つのカラム選択トランジスタ８０1〜８０4は、全て同時に活性化される。そのため、１本のカラム選択線７により制御されるマット数が多くなると１本のカラム選択線７に接続されるカラム選択トランジスタの数も増加してカラム選択線７の負荷が大きくなり信号遅延が問題となる。
【００１４】
また、低消費電力化の要請に応じるため、今後は図のメモリセルアレイ構成において、ビット線をさらに多分割して、その充放電電流を削減する構成が必要になってくる（例えば、特許文献１、２、３参照。）。しかし、ビット線が多分割されると、１本のカラム選択線（ＹＳ）が駆動しなければならないカラム選択トランジスタ（ＹＳＷ）数が増加するため、カラム選択線（ＹＳ）の負荷がさらに大きくなり信号遅延が問題となる。
【特許文献１】特開平１１−１７１３７
【特許文献２】特開平１１−１２６４７７
【特許文献３】特開平１１−１８５４６８
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の半導体記憶装置では、１本のカラム選択線に接続されたカラム選択スイッチは全て同時に活性化されてしまうため、ビット線が多分割されると１本のカラム選択線が駆動するカラム選択スイッチ数が増加してしまいカラム選択線の負荷が大きくなり信号遅延が大きくなってしまうという問題点があった。
【００１６】
本発明の目的は、ビット線が多分割されたメモリセルアレイ構成においても、信号遅延を抑制することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の半導体記憶装置は、メモリセルが互いに独立して動作することが可能な複数のバンクにより分割されている半導体記憶装置であって、
前記複数の各バンク毎にそれぞれ設けられ、入力されたカラムアドレスに対応するカラム選択線をアクティブにするカラムデコーダと、
ビット線とデータ入出力線との間を接続する制御を行っていて、オンすることにより前記ビット線上のデータを読み出しデータとして前記データ入出力線に出力する複数のローカルカラム選択スイッチと、
前記ビット線のプリチャージおよびセンスアンプの動作制御用信号であるビット線プリチャージ信号がプリチャージ停止を指示する状態になると前記カラム選択線と前記複数のローカルカラム選択スイッチとを接続するグローバルカラム選択スイッチとを備えている。
【００１８】
本発明では、カラム選択線により制御されるカラム選択スイッチを、カラム選択線により直接制御されるグローバルカラム選択スイッチと、このグローバルカラム選択スイッチにより制御されるローカルカラム選択スイッチとに置き換えることにより階層構造とするようにしている。このような階層構造を導入することにより、カラム選択線はグローバルカラム選択スイッチのみを駆動すれば良く、その結果カラム選択線に対する負荷が小さくなるため高速動作が可能となる。従って、ビット線が多分割された場合でも、１本のカラム選択線が駆動するカラム選択スイッチ数を増加させずに信号遅延の発生を抑制することが可能となる。
【００１９】
また、本発明によれば、グローバルカラム選択スイッチは、ロウアドレスから作られるビット線プリチャージ信号により制御されるため、カラムアドレスが入力される前に既にイネーブル状態となっている。そのため、カラム系のアクセススピードを落とさずに階層化制御を実現することが可能である。
【００２０】
さらに本発明では、グローバルカラム選択スイッチの制御は既存の信号であるビット線プリチャージ信号で行なうため、信号線本数を増加させることなく、階層化構造を実現することができる。
【００２１】
また、前記各バンクをさらに分割した単位であるマットを活性化させるためのマット活性化信号の論理を反転して前記ビット線プリチャージ信号として出力するインバータ回路をさらに備えるようにしてもよい。
【００２２】
さらに、前記グローバルカラム選択スイッチが、ＰＭＯＳトランジスタにより構成され、前記ビット線プリチャージ信号がプリチャージ停止を指示する際にロウレベルとなる信号とするようにしてもよい。
【００２３】
また、本発明の他の半導体記憶装置は、メモリセルが互いに独立して動作することが可能な複数のバンクにより分割されている半導体記憶装置であって、
前記複数の各バンク毎にそれぞれ設けられ、入力されたカラムアドレスに対応するカラム選択線をアクティブにするカラムデコーダと、
ビット線とデータ入出力線との間を接続する制御を行っていて、オンすることにより前記ビット線上のデータを読み出しデータとして前記データ入出力線に出力する複数のローカルカラム選択スイッチと、
前記ビット線のプリチャージおよびセンスアンプの動作制御用信号であるビット線プリチャージ信号の論理を反転してグローバルカラム選択スイッチイネーブル信号として出力する第１のインバータ回路と、
前記グローバルカラム選択スイッチイネーブル信号がアクティブになると前記カラム選択線と前記複数のローカルカラム選択スイッチとを接続するグローバルカラム選択スイッチとを備えている。
【００２４】
また、前記各バンクをさらに分割した単位であるマットを活性化させるためのマット活性化信号の論理を反転して前記ビット線プリチャージ信号として出力する第２のインバータ回路をさらに備えるようにしてもよい。
【００２５】
さらに、前記グローバルカラム選択スイッチが、ＮＭＯＳトランジスタにより構成され、前記ビット線プリチャージ信号がプリチャージ停止を指示する際にロウレベルとなる信号とするようにしてもよい。
【００２６】
本発明では、ロウ系の制御信号であるビット線プリチャージ信号からグローバルカラム選択スイッチイネーブル信号を生成し、ＮＭＯＳトランジスタのグローバルカラム選択スイッチを制御する。グローバルカラム選択スイッチのゲート電位が、高電位のグローバルカラム選択スイッチイネーブル信号で制御され、ＶＴＮ（ゲート閾値）レベルダウンが生じないため、ローカルカラム選択スイッチのゲート電位は、これまでと同じ外部電源レベルで駆動することが可能となる。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、カラム選択スイッチを、ローカルカラム選択スイッチとグローバルカラム選択スイッチとから構成するようにして階層構造化しているため、カラム選択線に対する負荷が減少し信号遅延の発生を抑制することが可能になるという効果を得ることができる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２９】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体記憶装置におけるメモリセルアレイの概略構成を示すブロック図である。本実施形態の半導体記憶装置においてもメモリセル周辺の回路構成は、図１１に示したものと同様な構成となっている。
【００３０】
図１には、本実施形態の半導体記憶装置として１ＧビットＤＲＡＭのチップレイアウトが示されている。この図１では、メモリセルアレイは１２８Ｍビット×８バンクで構成されており、８つのバンクにはそれぞれロウデコーダ（ＸＤＥＣ）およびカラムデコーダ（ＹＤＥＣ）が各バンク毎に配置されている。各バンクは４８行×１６マット（MAT）のメモリセルアレイに分割されており、Ｘ方向のビット線分割数は４８となっている。図１に示すように、１マットはＳＡ／ＹＳＷ領域およびＳＷＤ領域で囲まれた、３４４ビット×５１２ビット単位のメモリセルアレイである。
【００３１】
図２は、本実施形態によるメモリセルアレイの内部構成（ＹＳＷ階層化構造）の一例を示す図である。Ｘ方向に４８分割された１バンクアレイのうち、２マット分の領域を示している。図２において、図１２中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００３２】
図２に示した本実施形態の回路構成は、図１２に示した従来の回路構成に対して、カラム選択スイッチ８０1〜８０4がローカルカラム選択スイッチ２０1〜２０4に置き換わり、グローバルカラム選択スイッチ（ＧＹＳＷ）１０が新たに設けられた構成となっている。
【００３３】
ローカルカラム選択スイッチ２０1〜２０4は、ビット線（ＢＬＴ／ＢＬＢ）とデータ入出力線であるローカルＩ／Ｏ線（ＬＩＯ）との間を接続する制御を行っていて、オンすることによりビット線上のデータを読み出しデータとしてローカルＩ／Ｏ線に出力する。
【００３４】
グローバルカラム選択スイッチ１０は、ビット線のプリチャージおよびセンスアンプ６０1、６０2の動作制御用信号であるビット線プリチャージ信号（ＢＬＥＱＴ）４０がプリチャージ停止を指示する状態であるＬｏレベルになるとカラム選択線７と４つのローカルカラム選択スイッチ２０1〜２０4とを接続する。
【００３５】
本回路の特徴は、センスアンプとサブワードドライバの交点領域において、ビット線プリチャージ信号（ＢＬＥＱＴ）４０をグローバルカラム選択スイッチ（ＧＹＳＷ）１０のイネーブル信号として使用し、カラムアドレスより先行動作するロウアドレス信号でＧＹＳＷ１０を制御することである。ここでＧＹＳＷ１０は一例として、図２に示すとおり、カラム選択線７と４つのローカルカラム選択スイッチ(ＬＹＳＷ)２０1〜２０4を接続するＰＭＯＳトランジスタであり、ビット線プリチャージ信号（ＢＬＥＱＴ）４０と各カラム選択線７との交点に配置されている。
【００３６】
このためＹＤＥＣ５から引き出された１つのカラム選択線７は、従来のように、これに接続されるすべてのＹＳＷを直接駆動するのではなく、ＧＹＳＷ１０のみを駆動すれば良い。ビット線とローカルＩ／Ｏ線（ＬＩＯ）の接続は、このＧＹＳＷ１０を介して、４つのＬＹＳＷ２０1〜２０4が選択的に活性化されることにより行なわれる。
【００３７】
次に、本実施形態の半導体記憶装置の動作について図面を参照して詳細に説明する。
【００３８】
図３は、本実施形態の半導体記憶装置におけるＹＳＷ活性化までの動作を示すタイミングチャートである。例として、同一バンク内でのＡＣＴ（ロウアドレス選択）−ＲＥＡＤ（データ読み出し）−ＰＲＥ（プリチャージ）の動作について説明する。
【００３９】
ロウアドレスを選択するためのＡＣＴコマンドが入力されると、バンクアドレスおよびロウアドレス（ＸＡ）からロウ系信号である１本のマット活性化信号（ＲＣＳＥＱＢ）５０が選択され、Ｈｉレベルとなる。さらに図２に示す交点領域でビット線プリチャージ信号（ＢＬＥＱＴ）４０がＬｏレベルとなってメモリセル信号読み出しが可能となる。このとき同時に、同一マット内のＧＹＳＷ１０のゲート電位がＬｏレベルになり、ＧＹＳＷ１０はイネーブル状態となる。
【００４０】
続いてＲＥＡＤコマンドが入力されると、カラムアドレスから１本のカラム選択線７が選択される。図２に示すように、先に選択されたＧＹＳＷ１０のソース電位がＨｉとなり、ＧＹＳＷ１０がオンする。このＧＹＳＷ１０を介して４つのＬＹＳＷ２０1〜２０4が活性化され、ビット線データがローカルＩ／Ｏ線に読み出される。ＧＹＳＷ１０のリセットは、図３に示すようにＰＲＥコマンドにより行なわれる。
【００４１】
次に、図４を参照して本実施形態におけるＹＳＷ階層化構造の使用／未使用の比較を示す。この図４では、本実施形態のようにＹＳＷ階層化構造を使用した場合と、使用しない場合におけるＹＳ線１本あたりのトランジスタ容量負荷を比較する。
（１）ＹＳＷ階層化を用いた場合
・１本のＹＳ線に接続されるＧＹＳＷの数
１個／１ＳＡ領域×４９ＳＡ領域＝４９個
拡散層容量
Ｗ／Ｌｇ＝１．２μｍ／０．２０μｍのときＣｄ＝０．２９ｆＦ
ＧＹＳＷ負荷容量０．２９×４９＝１４．２ｆＦ  ・・・  （ａ）
・１個のＧＹＳＷに接続されるトランジスタ（ＹＳＷ）の負荷ゲート容量
Ｗ／Ｌｇ＝１．２μｍ／０．２０μｍのときＣｇ＝０．２０ｆＦ
ＹＳＷ負荷容量０．２０×４＝０．８０ｆＦ  ・・・  （ｂ）
（ａ）+（ｂ）＝１４．２ｆＦ+０．８ｆＦ＝１５．０ｆＦ
（２）ＹＳＷ階層化を用いない場合
１本のＹＳ線に接続されるＹＳＷの数
４個／１ＳＡ領域×４９ＳＡ領域＝１９６個
ゲート容量
Ｗ／Ｌｇ＝１．２μｍ／０．２０μｍのときＣｇ＝０．２０ｆＦ
ＹＳＷ負荷容量０．２０×１９６＝３９．２ｆＦ
よって、上記の（１）の場合と（２）の場合を比較すると、ＹＳＷ階層化を行った場合ＹＳ線１本あたりの容量負荷は１５．０ｆＦとなり、ＹＳＷ階層化を行わなかった場合の容量負荷３９．２ｆＦと比較して約１／３に低減することができることが分かる。
【００４２】
つまり、本実施形態の半導体記憶装置によれば、ＹＳＷが階層化されていることにより、カラム選択線（ＹＳ線）７から見た負荷は、４つのＹＳＷゲート容量が1つのＧＹＳＷ拡散層容量で置き換えられており、これらが同じサイズで構成できると、負荷容量を約１／３に低減できる。この結果、信号遅延を抑制しアクセススピードを高速化することが可能となる。
【００４３】
また、階層化を行うためのＧＹＳＷ１０を制御するための制御信号として、従来ＳＡ６０1、６０2やビット線（ＢＬＴ／ＢＬＢ）の制御に用いていたロウ系のビット線プリチャージ信号（ＢＬＥＱＴ）４０を使用している。そして、ロウ系の制御信号はカラムアドレスに先行して決定される信号であるため、このようなロウ系の制御信号であるビット線プリチャージ信号４０を用いてＧＹＳＷ１０をイネーブル状態にしておくようにすることにより、アクセススピードを遅くすることなくＹＳＷの階層化を実現することが可能である。また、階層化に伴う制御信号を周辺回路で作る必要がなく、簡単な回路構成でＹＳＷ階層化構造を実現できる。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体記憶装置について説明する。本発明の第２の実施形態の半導体記憶装置は、その基本的構成は上記で説明した第１の実施形態の半導体記憶装置と同じであるが、ＹＳ階層化構成をさらに工夫している。この本発明の第２の実施形態の半導体記憶装置におけるメモリセルアレイの構成を図５に示す。図５において、図２中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００４５】
本実施形態の半導体記憶装置におけるメモリセルでは、図２に示した回路構成に対して、ＰＭＯＳトランジスタのグローバルカラム選択スイッチ（ＧＹＳＷ）１０が、ＮＭＯＳトランジスタのグローバルカラム選択スイッチ（ＧＹＳＷ）７０に置き換わり、インバータ回路３１が新たに設けられた点が異なっている。そして、図５に示した本実施形態では、インバータ回路３１は、ビット線プリチャージ信号（ＢＬＥＱＴ）４０を入力して反転した信号をグローバルカラム選択スイッチイネーブル信号（ＧＹＳＷＥＮ）９０としてＧＹＳＷ７０のゲートに出力している。ＧＹＳＷ７０は、グローバルカラム選択スイッチイネーブル信号９０がアクティブ状態であるＨｉレベルになるとカラム選択線７と４つのローカルカラム選択スイッチ２０1〜２０4とを接続する。
【００４６】
本実施形態の半導体記憶装置では、インバータ回路３１により交点領域において、ロウ系の制御信号であるビット線プリチャージ信号（ＢＬＥＱＴ）４０から内部昇圧電源ＶＰＰ振幅（３．１Ｖ）を持つグローバルカラム選択スイッチイネーブル信号（ＧＹＳＷＥＮ）９０を生成し、ＮＭＯＳトランジスタのグローバルカラム選択スイッチ（ＧＹＳＷ）７０を制御する。ＧＹＳＷ７０のゲート電位が、高電位（ＶＰＰレベル）のＧＹＳＷＥＮ９０で制御され、ＶＴＮ（ゲート閾値）レベルダウンが生じないため、ローカルカラム選択スイッチ（ＬＹＳＷ）のゲート電位は、これまでと同じ外部電源レベル（１．８Ｖ）で駆動できる。
【００４７】
図６には、本実施形態によるＹＳＷ活性化までの動作波形を示す。ＡＣＴコマンドが入力されると、バンクアドレスおよびロウアドレス（ＸＡ）から１本のマット活性化信号（ＲＣＳＥＱＢ）５０が選択され、Ｈｉレベルとなる。さらに図５に示す交点領域でビット線プリチャージ信号（ＢＬＥＱＴ）４０がＬｏレベルとなってメモリセル信号読み出しを可能にする。このとき同時に、ビット線プリチャージ信号（ＢＬＥＱＴ）４０から生成されるグローバルカラム選択スイッチイネーブル信号（ＧＹＳＷＥＮ）９０がＨｉレベルとなり、同一マット内のＧＹＳＷ７０のゲート電位がＨｉ（ＶＰＰレベル＝３．１Ｖ）となりイネーブル状態となる。
【００４８】
続いてＲＥＡＤコマンドが入力されると、カラムデコーダ（ＹＤＥＣ）５により、カラムアドレス（ＹＡ）に基づいて１本のカラム選択線（ＹＳ）７が選択される。すると、先に選択されたＧＹＳＷ７０のソース電位は既にＨｉ（外部電源ＶＤＤレベル＝１．８Ｖ）となっているので、ＧＹＳＷ７０はオンする。このＧＹＳＷ７０を介して４つのＬＹＳＷ２０1〜２０4が活性化され、ビット線データがローカルＩ／Ｏ（ＬＩＯ）線に読み出される。ＧＹＳＷ７０のリセットは、ＰＲＥコマンドから行なわれる。
【００４９】
上記第１および第２の実施形態では、１ＧビットのＤＲＡＭに対して適用した場合を用いて説明したが、本発明はこれに限定されるものではなく、カラム選択スイッチによりビット線とローカルＩ／Ｏ線を接続するような構成であれば他の半導体記憶装置に対しても同様に本発明を適用することができるものである。
【００５０】
（類似構成を採用した他の半導体記憶装置との比較）
本発明の分野に関係したカラム選択線の階層化方式は、過去に別の目的から、異なる制御方法に基づいて利用された例がある。以下において本発明との違いを以下に説明する。
【００５１】
メモリセルアレイを多数のバンクに分割したマルチバンク構造の半導体記憶装置において、カラムデコーダの面積増加を抑制するため、カラムデコーダを複数のバンク間で共有する方式が、特開平９-１９０６９５号公報（以下、比較例１と略す。）に提案されている。このときのバンク構成例を図７に示す。この方式において、例えば、比較例１に開示されているように、「グローバル入出力ライン対（ＧＩＯ／ＧＩＯＢ）およびサブの入出力ライン対（ＳＩＯ／ＳＩＯＢ）の間を接続するスイッチング手段が、ロウブロックアドレスおよびカラムアドレスを使用した選択信号によりスイッチ制御される」という階層化手法を用いた例が提案されている。
【００５２】
また、上記の比較例１の図２に示されるように、ビット線対（ＢＬ／ＢＬＢ）と上記のサブの入出力ライン対（ＳＩＯ／ＳＩＯＢ）を選択接続するカラム選択トランジスタ対（３０、３２）が、グローバルカラム選択信号（ＧＣＳＬ）と上記のスイッチング手段を制御するロウブロックアドレスおよびカラムアドレスを使用した選択信号で制御されるカラム選択スイッチ（５０）から出力されるローカルカラム選択信号（ＬＣＳＬ）により制御される例が記載されている。
【００５３】
（比較例１の問題点１）
このような、比較例１に記載されたような従来の半導体記憶装置におけるメモリセルアレイ構成を図８に示す。ここでは、１Ｇビット程度の大規模ＳＤＲＡＭを想定しているため、各バンクは多数のメモリＭＡＴを含んで構成され、カラム選択スイッチ（ＧＹＳＷ）９２1、９２2で駆動されるローカルカラム選択線（ＬＹＳ）９３が、Ｘ方向に並んだ同じバンク内のマットのローカルカラム選択スイッチ（ＬＹＳＷ）２０1〜２０4を接続するよう構成されている。ここで、このＬＹＳＷ２０1〜２０4に接続されたＬＩＯは、別のカラム信号などにより制御されるスイッチ又はサブアンプを通して、ＧＩＯ又はメインＩＯに接続されている。
【００５４】
また、上記の比較例１に記載されたような従来の半導体記憶装置におけるカラム選択スイッチ制御回路の構成を図９に示す。このカラム選択スイッチ制御回路は、図９に示されているように、ＮＡＮＤゲート１００、１０２と、ＮＯＲゲート１０４と、ＰＭＯＳトランジスタ１０６、１１０と、ＮＭＯＳトランジスタ１０８と、ＮＭＯＳトランジスタ１１２と、インバータ回路１１４、１１６、１１８、１２０、１２２とから構成されている。
【００５５】
このカラム選択スイッチ制御回路は、図９に示すようにロウアドレスデコーディングによるブロック選択信号ＢＬＳｉとバンク選択用のカラムアドレス信号ＣＡ１１〜ＣＡ１３が全て論理“ハイ”になるときに活性化される。
【００５６】
本発明の一実施形態を示した図２との比較から明らかなように、比較例１では、ロウアドレスとカラムアドレスの両方を含んで階層信号を作っており、ロウコマンド（ＡＣＴＩＶＥ）で既に決定済みのロウアドレス信号だけで、カラムコマンド（ＲＥＡＤまたはＷＲＩＴＥ）に先行してカラム階層制御を行うという構成を有していない。
【００５７】
これは、カラムデコーダを複数のバンク間で共有する方式において、カラムアドレスでマルチバンク・インタリーブ動作を行うため、ロウアドレスだけでは制御できないからである。
【００５８】
このような階層制御方式の場合、他バンクへのＲＥＡＤ／ＷＲＩＴＥ等の誤動作を防ぐため、グローバル・カラム選択トランジスタ（ＧＹＳＷ）９２1、９２2を制御するための制御信号ＣＢＡ０（ＢＡＮＫ  ＣＯＬ）およびＣＢＡ０Ｂ（ＢＡＮＫ  ＣＯＬＢ）が確定してから、ある一定時間の後、グローバル・カラム選択線（ＧＹＳ）（比較例１におけるＧＣＳＬ）９１が選択される。すなわち、比較例１のようにカラム系信号を組み合わせて階層制御信号を作る場合、アクセススピードが遅くなってしまうという重大な問題が発生する。
【００５９】
これに対して本発明では、カラム階層制御をロウアドレス信号だけでなく、カラムコマンド（ＲＥＡＤまたはＷＲＩＴＥ）に先行して行う方式のため、アクセスは遅くならず、このような問題を解決することができる。
【００６０】
本発明との違いを、さらに図１０の動作波形を用いて説明する。アクティブコマンドＡＣＴ０、ＡＣＴ１が入力され、Ｂａｎｋ０、Ｂａｎｋ１がマルチバンク・インターリーブとなる。続いてＢａｎｋ０にＲＥＡＤコマンドが入力されると、カラム・バンクアドレスがデコードされて、相補のＧＹＳＷ９２1、９２2を制御するための信号である制御信号ＣＢＡ０＝Ｈｉ／ＣＢＡ０Ｂ＝Ｌｏとなる。これにより、ＧＹＳＷ９２1、９２2がイネーブル状態となる。
【００６１】
次に、先の誤動作を防ぐため、十分な時間が経過してから、カラムアドレスＹＡから１本のグローバル・カラム選択線（ＧＹＳ）９１が選択され、図８に示すようにグローバル・カラム選択トランジスタ（ＧＹＳＷ）９２1、９２2を介して４つのローカル・カラム選択トランジスタ（ＬＹＳＷ）２０1〜２０4が活性化され、ビット線（ＢＬＴ／ＢＬＢ）上のデータがローカルＩ／Ｏ線（ＬＩＯ）に読み出される。ＧＹＳＷ９２1、９２2のリセットは、プリチャージコマンドＰＲＥまたは、別バンクのカラムアドレスにより行われる。
【００６２】
（比較例１の問題点２）
比較例１では、階層化のためにレイアウト上、図８に示したように次のような３つのデメリットが生じる。
【００６３】
（１）２つのグローバル・カラム選択トランジスタ（ＧＹＳＷ）９２1、９２2が必要となる。
【００６４】
（２）この２つのＧＹＳＷ９２1、９２2の制御のために、センスアンプ領域に相補信号である制御信号ＣＢＡ０およびＣＢＡ０Ｂの追加配線が必要となる。
【００６５】
（３）グローバルカラム選択線（ＧＹＳ）９１と並走してローカルカラム選択線（ＬＹＳ）９３が必要となる。
【００６６】
次に、上記のような３つのデメリットが生じる理由をそれぞれ説明する。
【００６７】
（１）まず、従来の考え方では、カラム選択スイッチ（ＹＳＷ）のゲート電位制御に関して、常識的にはフローティングノードは存在せず、必ず電位をＨｉレベルまたはＬｏレベルに固定する。
【００６８】
例えば、比較例１記載の半導体記憶装置の構成を示した図８においてＢａｎｋ０およびＢａｎｋ１のマルチバンク・インターリーブ（双方のバンクの活性化）を考えると、１つのトランジスタ（ＧＹＳＷ９２1）のみで構成された場合、Ｂａｎｋ０のリード動作時に、カラム非選択バンク（Ｂａｎｋ１）では、グローバル・カラム選択線（ＧＹＳ）９１から信号ノイズ（ＧＹＳ線９１の信号の立ち上がり時のカップリングノイズなど）を受けてＬＹＳＷ２０1〜２０4のゲートレベルが浮いてしまう。このとき、上記のインターリーブ動作ではカラム非選択バンク（Ｂａｎｋ１）の、ＶＢＬＲレベル（０．７Ｖ：ＳＡの駆動電圧の１／２レベル）にプリチャージされているＬＩＯから電荷が流れ込み、ビット線上に読み出されていたＬｏ側の情報量が低下してセルデータの破壊又はアクセスタイムの遅れが起こる可能性がある。すなわち、ある１つのＧＹＳ線９１に対して、複数のワード線が同時に活性化するため、フローティングではセル情報量が低下して不具合が起こる可能性がある。従って、特に比較例１の方式ではカラム非選択バンク（Ｂａｎｋ１）のローカル・カラム選択線（ＬＹＳ）９３をＬｏレベルに抑えるため、相補トランジスタであるＧＹＳＷ９２2が必要となる。
【００６９】
これに対して本発明では、図２に示すように、カラムデコーダ５を複数のバンク間で共有しないメモリ構成であり、且つ、１つのＹＳ線７に対して、複数のワード線が同時に活性化することはなく、さらに、非選択ＹＳＷのビット線ＢＬレベルとローカルＩ／Ｏ線ＬＩＯレベルが同電位（たとえば０．７Ｖ）のため、ＬＹＳＷ２０1〜２０4のゲート電位がフローティングでも問題ない。このためグローバル・カラム選択トランジスタ（ＧＹＳＷ）は１つでよい。ただし、センスアンプ領域の面積に余裕があれば、ＣＭＯＳ化して非選択側をＧＮＤに抑えてるようにしても良い。
【００７０】
（２）また、本発明では、ＧＹＳＷのゲート制御信号は、従来センスアンプに用いていたロウ系信号を兼用させるため、制御信号ＣＢＡＢの追加配線は不要となる。
【００７１】
（３）さらに、図２に示した構成ではカラム選択線（ＹＳ）７という１本の配線のみで良いため、図８に示されるようなローカルカラム選択線（ＬＹＳ）９３は不要となる。
【００７２】
以上から本発明の半導体記憶装置では、比較例１に比べて、面積オーバヘッドは非常に少なくてすむ。
【００７３】
最後に、比較例１と本発明との違いを、以下に記載する。
【００７４】
（１）  カラムデコーダとメモリ構成
比較例１は、カラムデコーダを複数のバンク間で共有するメモリ構成において、マルチバンク・インターリーブを行なうためにカラム選択線を階層化する手法に関するものである。
【００７５】
これに対し本発明は、カラムデコーダをバンク間で共有しないメモリ構成において、カラム選択線を階層化して負荷低減を効率良く実現し、カラムサイクルを高速化することを主な目的としている。
【００７６】
（２）  階層化信号の制御方法
比較例１では、インターリーブ動作の関係上、ロウアドレスとカラムアドレスの組合せで階層化信号を制御する必要があり、動作タイミングマージンを確保するためアクセススピードが遅くなる。
【００７７】
これに対し本発明では、既に決定済みのロウアドレス信号を、カラムコマンド（ＲＥＡＤまたはＷＲＩＴＥ）に先行して、カラム選択の階層制御に用いるため、アクセススピードを高速化できる。
【００７８】
（３）  階層化面積オーバーヘッド
比較例１による方法では、マルチバンク・インターリーブ動作時のデータ破壊又はアクセス遅れを防ぐために、グローバル・カラム選択トランジスタ（ＧＹＳＷ）を２個のトランジスタで構成し、さらにこれらを相補信号で制御することが必須である。このため従来の配線に加えて、制御信号ＣＢＡ／ＣＢＡＢという２種類の信号をＳＡ領域に通す必要がある。さらにカラム選択線は、グローバルカラム選択線（ＧＹＳ）およびローカルカラム選択線（ＬＹＳ）の２階層分を並走させる必要があり、階層化による面積オーバーヘッドが大きい。
【００７９】
これに対し本発明による方法では、従来からセンスアンプやビット線のプリチャージ制御に用いていたロウ系信号であるビット線プリチャージ信号（ＢＬＥＱＴ）４０をカラム階層制御にも用いるため、センスアンプ領域の信号線増加は無い。またローカル・カラム選択線（ＬＹＳ）は必要無い。そして、上記の本発明の第１の実施形態で説明したように、グローバル・カラム選択トランジスタ（ＧＹＳＷ）は1個のトランジスタで良い。以上から比較例１に比べて、面積オーバヘッドは非常に少ない。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態の半導体記憶装置におけるメモリセルアレイの概略構成を示すブロック図である。
【図２】本発明の第１の実施形態によるメモリセルアレイの内部構成の一例を示す図である。
【図３】本発明の第１の実施形態の半導体記憶装置におけるＹＳＷ活性化までの動作を示すタイミングチャートである。
【図４】ＹＳＷ階層化構造の使用／未使用の場合のカラム選択線７に対する容量負荷を比較した表である。
【図５】本発明の第２の実施形態によるメモリセルアレイの内部構成の一例を示す図である。
【図６】本発明の第２の実施形態の半導体記憶装置におけるＹＳＷ活性化までの動作を示すタイミングチャートである。
【図７】カラムデコーダを複数のバンク間で共有する方式の比較例１のバンク構成例を説明するための図である。
【図８】比較例１に記載された従来の半導体記憶装置におけるメモリセルアレイ構成を示す図である。
【図９】図８に示した従来の半導体記憶装置におけるカラム選択スイッチ制御回路の構成を示す図である。
【図１０】図８に示した従来の半導体記憶装置におけるＹＳＷ活性化までの動作を示すタイミングチャートである。
【図１１】１ＧビットのＤＤＲ−II  ＳＤＲＡＭの構成の一例を示すブロック図である。
【図１２】図１１に示したメモリセルアレイ８内部の従来の構成例を示す図である。
【符号の説明】
【００８１】
５    カラムデコーダ（ＹＤＥＣ）
６    ロウデコーダ（ＸＤＥＣ）
７    カラム選択線（ＹＳ）
８    メモリセルアレイ（ＭＣＡ）
１０    グローバルカラム選択スイッチ（ＧＹＳＷ）
２０1〜２０4    ローカルカラム選択スイッチ（ＬＹＳＷ）
３０、３１    インバータ回路
４０    ビット線プリチャージ信号（ＢＬＥＱＴ）
５０    マット活性化信号（ＲＣＳＥＱＢ）
６０、６０1、６０2    センスアンプ（ＳＡ）
７０    グローバルカラム選択スイッチ（ＧＹＳＷ）
８０、８０1〜８０4    カラム選択スイッチ（ＹＳＷ）
９０    グローバルカラム選択スイッチイネーブル信号（ＧＹＳＷＥＮ）
９１    グローバル・カラム選択線（ＧＹＳ）
９２1、９２2    グローバルカラム選択スイッチ（ＧＹＳＷ）
９３    ローカルカラム選択線（ＬＹＳ）
９５    カラムデコーダ（ＹＤＥＣ）
９６    ロウデコーダ（ＸＤＥＣ）
９７    カラム・バンクアドレスデコーダ
１００、１０２    ＮＡＮＤゲート
１０４    ＮＯＲゲート
１０６、１１０    ＰＭＯＳトランジスタ
１０８、１１２    ＮＭＯＳトランジスタ
１１４、１１６、１１８、１２０、１２２    インバータ回路
ＣＡ１１〜ＣＡ１３    カラムアドレス信号
ＣＢＡ０、ＣＢＡ０Ｂ    制御信号
ＶＧ    内部電圧発生回路
ＸＡＢ    ロウアドレスバッファ
ＹＡＢ    カラムアドレスバッファ
ＹＳＷ    カラム選択スイッチ
ＳＡ    センスアンプ
ＭＡ    メインアンプ
ＤＯＢ    出力バッファ
ＤＩＢ    入力バッファ
ＲＢ、ＣＢ、ＷＢ    バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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