(57)【要約】【課題】ゲート電極を構成する電極金属層で第１、第２ゲート電極材料層を被覆することで、電極金属層をＣＭＰする際のガルバニック腐食を防止して信頼性の向上を図ることを可能とする。【解決手段】溝内にゲート電極を設けたデュアルゲート構造の半導体装置１であって、第１溝２２内には、ゲート絶縁膜２４を介して、ｐ型ＭＯＳトランジスタの第１ゲート電極材料層２５と、ｎ型ＭＯＳトランジスタの第２ゲート電極材料層２７と、電極金属層２９とが形成され、第１ゲート電極材料層２５および第２ゲート電極材料層２７は電極金属層２９により第１溝２２内で被覆され、第２溝２３内には、ゲート絶縁膜２４を介して、ｎ型ＭＯＳトランジスタ３の第２ゲート電極材料層２７と、電極金属層２９とが形成され、第２ゲート電極材料層２７は電極金属層２９により第２溝２３内で被覆されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に搭載する半導体装置であって、
前記第１溝内には、ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層と、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、前記第１ゲート電極材料層および前記第２ゲート電極材料層は前記電極金属層により前記第１溝内で被覆され、
前記第２溝内には、ゲート絶縁膜を介して、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、前記第２ゲート電極材料層は前記電極金属層により前記第２溝内で被覆されている
ことを特徴とする半導体装置。
【請求項２】
基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に搭載する半導体装置であって、
前記第１溝内には、ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層と、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、少なくとも前記第１ゲート電極材料層は前記第２ゲート電極材料層により前記第１溝内で被覆され、
前記第２溝内には、ゲート絶縁膜を介して、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、前記第２ゲート電極材料層は前記電極金属層により前記第２溝内で被覆されている
ことを特徴とする半導体装置。
【請求項３】
基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法において、
前記第１溝内および前記第２溝内にゲート絶縁膜を形成する工程と、
前記第１溝内に、前記ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層を前記第１溝の開口部より内部側に形成する工程と、
前記第１溝内に前記ゲート絶縁膜および前記第１ゲート電極材料層とを介して、および前記第２溝内に前記ゲート絶縁膜を介して、第２ゲート電極材料層を形成する工程と、
前記第２ゲート電極材料層を前記第１溝および前記第２溝の各開口部よりも内部側にのみ存在するように除去する工程と、
前記第１溝および前記第２溝に電極金属層を埋め込むように形成して、前記第１溝内に前記第１ゲート電極材料層および前記第２ゲート電極材料層を前記電極金属層で被覆するとともに、前記第２溝内に前記第２ゲート電極材料層を前記電極金属層で被覆する工程と、
前記絶縁膜上の余剰な前記電極金属層を除去して、前記第１溝内に前記第１ゲート電極材料層および前記第２ゲート電極材料層を被覆する状態に前記電極金属層を残すとともに、前記第２溝内に前記第２ゲート電極材料層を被覆する状態に前記電極金属層を残すことで、前記第１溝内に第１導電型ＭＯＳトランジスタのゲート電極を形成するとともに、前記第２溝内に第２導電型ＭＯＳトランジスタのゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１溝内に第１ゲート電極材料層を形成する工程は、
前記第１溝および前記第２溝の内面を含む前記絶縁膜上に前記ゲート絶縁膜を介して前記第１ゲート電極材料層を形成する工程と、
前記第１溝内のみを埋め込むマスク層を形成する工程と、
前記マスク層をエッチングマスクに用いて前記第１ゲート電極材料層を除去して、前記第１溝内部にのみ前記第１ゲート電極材料層を残す工程とを備え、
前記第１ゲート電極材料層を前記第１溝の開口部より内部側に形成する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２溝内に第２ゲート電極材料層を形成する工程は、
前記第１溝および前記第２溝の内面を含む前記絶縁膜上に前記ゲート絶縁膜および前記第１ゲート電極材料層を介して前記第２ゲート電極材料層を形成する工程と、
前記第１溝内および前記第２溝内を埋め込むマスク層を形成する工程と、
前記マスク層をエッチングマスクに用いて前記第２ゲート電極材料層を除去して、前記第１溝内部および前記第２溝内部に前記第２ゲート電極材料層を残す工程とを備え、
前記第２ゲート電極材料層を前記第２溝の開口部より内部側に形成する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法において、
前記第１溝内および前記第２溝内にゲート絶縁膜を形成する工程と、
前記第１溝内に、前記ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層を前記第１溝の開口部より内部側に形成する工程と、
前記第１溝内に前記ゲート絶縁膜および前記第１ゲート電極材料層とを介して、および前記第２溝内に前記ゲート絶縁膜を介して、第２ゲート電極材料層を形成する工程と、
前記第１溝および前記第２溝を埋め込むように電極金属層を形成する工程と、
前記絶縁膜上の余剰な前記電極金属層および前記第２ゲート電極材料層を除去して、前記第１溝内に第１ゲート電極材料層、第２ゲート電極材料層および電極金属層とからなる第１導電型ＭＯＳトランジスタのゲート電極を形成するとともに、前記第２溝内に第２ゲート電極材料層および電極金属層とからな第２導電型ＭＯＳトランジスタのゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１溝内に第１ゲート電極材料層を形成する工程は、
前記第１溝および前記第２溝の内面を含む前記絶縁膜上に前記ゲート絶縁膜を介して前記第１ゲート電極材料層を形成する工程と、
前記第１溝内のみを埋め込むマスク層を形成する工程と、
前記マスク層をエッチングマスクに用いて前記第１ゲート電極材料層を除去して、前記第１溝内部にのみ前記第１ゲート電極材料層を残す工程とを備え、
前記第１ゲート電極材料層を前記第１溝の開口部より内部側に形成する
ことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアル金属ゲート構造においてガルバニック腐食を防止することが容易な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタにおいては、ゲート絶縁膜は２ｎｍ以下に薄膜する必要がある。
【０００３】
通常ゲート電極材料としては、多結晶Ｓｉ（ポリシリコン）が用いられている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点が挙げられる。また、ポリシリコン内部へイオン注入あるいは拡散等の技術を用いて不純物を導入することが容易なので、不純物の元素や濃度を選択して、ｎＭＯＳおよびｐＭＯＳ各々に、最適な仕事関数を持つゲート電極を形成して、最適な閾値を得ることが可能である点が挙げられる。
【０００４】
しかしながら、トランジスタの微細化が進むに従って、ゲート電極の空乏化の問題が顕著になっている。このゲート電極の空乏化はポリシリコンが半導体であるがゆえに抑制困難な現象である。そこで、ポリシリコンに代わって金属膜を直接ゲート絶縁膜の上に成膜することによって、ゲート電極の空乏化を抑制できることが広く報告され、金属ゲートの開発が注目されている。
【０００５】
しかし、金属ゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はｎＭＯＳトランジスタ、ｐＭＯＳトランジスタともに同じ値となるので、従来のポリシリコンゲートのように、ｎＭＯＳトランジスタのゲート電極の仕事関数と、ｐＭＯＳトランジスタのゲート電極の仕事関数とを調整することが困難になり、適正なしきい値を得ることが出来ない。
【０００６】
これを克服するためには、デュアル金属ゲート、すなわち、ｎＭＯＳトランジスタのゲート電極にはｎ型ポリシリコンと同様の仕事関数を有する金属材料を採用し、ｐＭＯＳトランジスタのゲート電極にはｐ型ポリシリコンと同様の仕事関数を有する金属材料を採用するというように、ｎＭＯＳトランジスタのゲート電極とｐＭＯＳトランジスタのゲート電極とを、各々の金属材料を選択することが提案されている（例えば、特許文献１、２参照。）。
【０００７】
以下に、従来のデュアル金属ゲート電極のトランジスタの形成方法を図８〜図９の製造工程断面図によって説明する。
【０００８】
図８（１）に示すように、リソグラフィー技術とドライエッチング技術により、基板１１０上に形成された層間絶縁膜１１１に金属ゲート形成用の溝１１２、１１３を形成する。上記層間絶縁膜１１１は例えば酸化シリコン膜で形成されている。
【０００９】
次に、図８（２）に示すように、上記溝１１２、１１３の内面も含む上記層間絶縁膜１１１の全面にゲート絶縁膜１２１とｐＭＯＳトランジスタの金属ゲート材料層１２２を形成する。上記ゲート絶縁膜１２１は例えば数ｎｍの厚さに形成され、上記金属ゲート材料層１２２は１０ｎｍ〜４０ｎｍ程度のｐＭＯＳ用金属ゲート材料で形成される。なお、図８（２）〜図９（９）までは基板１１部分の図示は省略する。
【００１０】
次に、図８（３）に示すように、上記金属ゲート材料層１２２上の全面（基板上の全面）にレジストを塗布してレジスト膜１２３を形成する。
【００１１】
次に、図８（４）に示すように、リソグラフィー技術により、上記レジスト膜１２３のｎＭＯＳトランジスタ形成領域上に開口部１２４を形成する。したがって、ｐＭＯＳトランジスタ形成領域上にはレジスト膜１２３が形成されている。
【００１２】
次に、図８（５）に示すように、上記レジスト膜１２３をエッチングマスクにして、薬液により選択的にｎＭＯＳトランジスタの形成領域におけるｐＭＯＳトランジスタの金属ゲート材料層１２２をエッチングする。この結果、ｐＭＯＳトランジスタ形成領域にはｐＭＯＳトランジスタの金属ゲート材料層１２２が残される。
【００１３】
次に、有機溶剤により、上記レジスト膜１２３を除去する。この結果、図９（６）に示すように、ｐＭＯＳトランジスタの金属ゲート材料層１２２が露出される。
【００１４】
次に、図９（７）に示すように、上記金属ゲート材料層１２２上を被覆するとともに、上記溝１１２、１１３の内面も含む上記層間絶縁膜１１１の全面にｎＭＯＳトランジスタの金属ゲート材料層１２５を形成する。この金属ゲート材料層１２５は例えば１０ｎｍ〜４０ｎｍの厚さのｎＭＯＳ用金属ゲート材料で形成される。
【００１５】
次に、図９（８）に示すように、上記溝１１２、１１３の内面も含む上記ｎＭＯＳトランジスタの金属ゲート材料層１２５上に電極用金属材料層１２６を形成する。
【００１６】
次に、図９（９）に示すように、化学的機械的研磨（以下、ＣＭＰと略す）により、上記層間絶縁膜１１１上の余剰な電極用金属材料層１２６、ｎＭＯＳトランジスタの金属ゲート材料層１１２５およびｐＭＯＳトランジスタの金属ゲート材料層１２２を除去し、溝１１２の内部にゲート絶縁膜１２１を介して金属ゲート材料層１２２、１２５、電極用金属材料層１２６が埋め込まれてなる金属ゲート１３１が形成され、溝１１３の内部にゲート絶縁膜１２１を介してｐＭＯＳトランジスタの金属ゲート材料層１２５、電極用金属材料層１２６が埋め込まれてなるｎＭＯＳトランジスタの金属ゲート１３２が形成される。このようにして、金属ゲートからなるデュアルゲート構造が形成される。
【００１７】
【特許文献１】特開２００３−２５８１２１号公報
【特許文献２】特開２００３−４５９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
解決しようとする問題点は、電極用金属材料層、ｎＭＯＳトランジスタの金属ゲート材料層、ｐＭＯＳトランジスタの金属材料層、ゲート絶縁膜の４種類の材料を研磨（ＣＭＰ）するため、４種類の被研磨材料と下地膜（例えば酸化シリコン（ＳｉＯ2））との計５種類の材料の選択比を調整する必要があり、研磨剤（スラリー）の開発の難易度が高い点である。また、複数膜を研磨するため、各膜の成膜の膜厚バラツキや各種膜の研磨レート差およびバラツキにより、加工バラツキを安定させることが困難な点である。また、最大３種類の積層した金属材料層がＣＭＰ時に露出するため、異種金属間の電位差で発生するガルバニック腐食が発生しやすく、歩留や信頼性を低下させる可能性がある点である。
【００１９】
本発明は、電極用金属材料層を研磨する際の露出される金属層の数を低減して、従来の研磨剤による研磨を可能とし、研磨時にガルバニック腐食を発生させることなく、加工精度の高い研磨を可能にすることを課題とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に搭載する半導体装置であって、前記第１溝内には、ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層と、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、前記第１ゲート電極材料層および前記第２ゲート電極材料層は前記電極金属層により前記第１溝内で被覆され、前記第２溝内には、ゲート絶縁膜を介して、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、前記第２ゲート電極材料層は前記電極金属層により前記第２溝内で被覆されていることを特徴とする。
【００２１】
この半導体装置では、第１導電型ＭＯＳトランジスタのゲートが形成される第１溝において、電極金属層によって第１ゲート電極材料層および第２ゲート電極材料層が被覆され、第２導電型ＭＯＳトランジスタのゲートが形成される第２溝においては、電極金属層によって第２ゲート電極材料層が被覆されている。このため、電極金属層を第１溝および第２溝に残すように研磨した際に、表面に露出される層は電極金属層およびゲート絶縁膜となり、ガルバニック腐食が起こりにくい構造となっている。また、電極金属層のみの研磨で第１溝内部および第２溝内部に電極金属層を形成することが可能な構造であるので、従来の研磨剤を用いた高精度な研磨加工を容易にしている。
【００２２】
本発明の半導体装置は、基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に搭載する半導体装置であって、前記第１溝内には、ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層と、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、少なくとも前記第１ゲート電極材料層は前記第２ゲート電極材料層により前記第１溝内で被覆され、前記第２溝内には、ゲート絶縁膜を介して、前記第２導電型ＭＯＳトランジスタの第２ゲート電極材料層と、電極金属層とが形成され、前記第２ゲート電極材料層は前記電極金属層により前記第２溝内で被覆されていることを特徴とする。
【００２３】
この半導体装置では、第１導電型ＭＯＳトランジスタのゲートが形成される第１溝において、第２ゲート電極材料層によって第１ゲート電極材料層が被覆されている。このため、電極金属層を第１溝および第２溝に残すように研磨した際に、表面に露出される層は電極金属層、第２ゲート電極材料層およびゲート絶縁膜であるので、従来の研磨時に露出される金属層の種類よりも少なくなっている。これによって、ガルバニック腐食が起こりにくい構造となっている。また、電極金属層および第２ゲート電極材料層の研磨で第１溝内部および第２溝内部に電極金属層を形成することが可能な構造であるので、従来の研磨剤を用いた高精度な研磨加工を容易にしている。
【００２４】
本発明の半導体装置の製造方法は、基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法において、前記第１溝内および前記第２溝内にゲート絶縁膜を形成する工程と、前記第１溝内に、前記ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層を前記第１溝の開口部より内部側に形成する工程と、前記第１溝内に前記ゲート絶縁膜および前記第１ゲート電極材料層とを介して、および前記第２溝内に前記ゲート絶縁膜を介して、第２ゲート電極材料層を形成する工程と、前記第２ゲート電極材料層を前記第１溝および前記第２溝の各開口部よりも内部側にのみ存在するように除去する工程と、前記第１溝および前記第２溝に電極金属層を埋め込むように形成して、前記第１溝内に前記第１電極材料層および前記第２電極材料層を前記電極金属層で被覆するとともに、前記第２溝内に前記第２電極材料層を前記電極金属層で被覆する工程と、前記絶縁膜上の余剰な前記電極金属層を除去して、前記第１溝内に前記第１電極材料層および前記第２電極材料層を被覆する状態に前記電極金属層を残すとともに、前記第２溝内に前記第２電極材料層を被覆する状態に前記電極金属層を残すことで、前記第１溝内に第１導電型ＭＯＳトランジスタのゲート電極を形成するとともに、前記第２溝内に第２導電型ＭＯＳトランジスタのゲート電極を形成する工程とを備えたことを特徴とする。
【００２５】
この半導体装置の製造方法では、第１導電型ＭＯＳトランジスタのゲートが形成される第１溝では、電極金属層によって第１ゲート電極材料層および第２ゲート電極材料層を被覆し、第２導電型ＭＯＳトランジスタのゲートが形成される第２溝では、電極金属層によって第２ゲート電極材料層を被覆するので、電極金属層を第１溝および第２溝に残すように研磨した際に、表面に露出される層は電極金属層およびゲート絶縁膜となる。このため、ガルバニック腐食は起こりにくい。また、電極金属層のみの研磨で第１溝内部および第２溝内部に電極金属層を形成することが可能であるので、従来の研磨剤を用いて高精度な研磨加工が容易に実現される。
【００２６】
本発明の半導体装置の製造方法は、基板上の絶縁膜に形成された第１溝内にゲート電極を設けた第１導電型ＭＯＳトランジスタと、前記絶縁膜に形成された第２溝内にゲート電極を設けたもので前記第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法において、前記第１溝内および前記第２溝内にゲート絶縁膜を形成する工程と、前記第１溝内に、前記ゲート絶縁膜を介して、前記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層を前記第１溝の開口部より内部側に形成する工程と、前記第１溝内に前記ゲート絶縁膜および前記第１ゲート電極材料層とを介して、および前記第２溝内に前記ゲート絶縁膜を介して、第２ゲート電極材料層を形成する工程と、前記第１溝および前記第２溝を埋め込むように電極金属層を形成する工程と、前記絶縁膜上の余剰な前記電極金属層および前記第２ゲート電極材料層を除去して、前記第１溝内に第１ゲート電極材料層、第２ゲート電極材料層および電極金属層とからなる第１導電型ＭＯＳトランジスタのゲート電極を形成するとともに、前記第２溝内に第２ゲート電極材料層および電極金属層とからな第２導電型ＭＯＳトランジスタのゲート電極を形成する工程とを備えたことを特徴とする。
【００２７】
この半導体装置の製造方法では、第１導電型ＭＯＳトランジスタのゲートが形成される第１溝では、第２ゲート電極材料層によって第１ゲート電極材料層を被覆するので、電極金属層を第１溝および第２溝に残すように研磨した際に、表面に露出される層は電極金属層、第２ゲート電極材料層およびゲート絶縁膜となる。このため、従来の研磨時に露出される金属層の種類よりも少なくなっているので、ガルバニック腐食は起こりにくい。また、電極金属層および第２ゲート電極材料層の研磨で第１溝内部および第２溝内部に電極金属層を形成することが可能なので、従来の研磨剤を用いた高精度な研磨加工が容易に行える。
【発明の効果】
【００２８】
本発明の半導体装置は、ガルバニック腐食を低減もしくは起こさず研磨することが可能な構成を有しているので、信頼性の高いゲート構造が得られ、トランジスタ性能の向上が図れるという利点がある。
【００２９】
本発明の半導体装置の製造方法は、ガルバニック腐食を低減もしくは起こさず研磨することが可能なので、信頼性の高いゲート構造を得ることができるので、歩留りを向上させることができ、またトランジスタ性能の向上を図ることができるという利点がある。また、研磨時に露出される金属層間の電位差が少なくなるように、第２ゲート電極材料層と電極金属層とを選択することで、ガルバニック腐食を低減もしくは防ぐことが確実にできるようになる。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
【００３１】
図１に示すように、基板１１には、素子分離領域１２により分離されて、第１導電型（ｐ型）ＭＯＳトランジスタ２と第１導電型とは逆導電型の第２導電型（ｎ型）ＭＯＳトランジスタ３とが形成され、半導体装置１を構成している。上記基板１１上に形成された絶縁膜２１には、第１溝２２が形成され、この第１溝２２内にｐ型ＭＯＳトランジスタ２のゲート電極３１が形成されている。また上記絶縁膜２１には第２溝２３が形成され、この第２溝２３内にｎ型ＭＯＳトランジスタ３のゲート電極３２が形成されている。
【００３２】
上記第１溝２２内には、ゲート絶縁膜２４を介して、第１導電型ＭＯＳトランジスタの第１ゲート電極材料層２５と、第２導電型ＭＯＳトランジスタの第２ゲート電極材料層２７と、電極金属層２９とが形成され、上記ゲート電極３１を構成している。上記第１ゲート電極材料層２５および第２ゲート電極材料層２７は電極金属層２９により第１溝２２内で被覆されている。
【００３３】
上記第２溝２３内には、ゲート絶縁膜２４を介して、第２導電型ＭＯＳトランジスタの第２ゲート電極材料層２７と、電極金属層２９とが形成され、ゲート電極３２を構成している。上記第２ゲート電極材料層２７は電極金属層２９により第２溝２３内で被覆されている。
【００３４】
上記第１ゲート電極材料層２５は、例えばタンタル（Ｔａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはそれらのうちの複数種類から選択される合金で形成することができる。上記第２ゲート電極材料層２７は、ｎ型ＭＯＳトランジスタのゲート電極材料として用いられる金属材料であり、例えばチタン（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはその合金で形成することができる。上記電極金属層２９は、例えばタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）もしくはその合金、またはそれらのうちの２種以上から選択される積層膜で形成することができる。
【００３５】
また、ｐ型ＭＯＳトランジスタ領域における上記ゲート電極３１の両側における上記基板１１にはエクステンション領域４１が形成されている。また、ｎ型ＭＯＳトランジスタ領域における上記ゲート電極３２の両側における上記基板１１にはエクステンション領域４２が形成されている。さらに、ｐ型ＭＯＳトランジスタ領域における上記ゲート電極３１の両側における上記基板１１にはエクステンション領域４１よりも深くソース・ドレイン領域４３が形成されている。また、エクステンション領域４１はソース・ドレイン領域４３よりもゲート電極３１側に張り出すように形成されている。さらに、ｎ型ＭＯＳトランジスタ領域における上記ゲート電極３２の両側における上記基板１１にはエクステンション領域４２よりも深くソース・ドレイン領域４４が形成されている。また、エクステンション領域４２はソース・ドレイン領域４４よりもゲート電極３２側に張り出すように形成されている。上記ソース・ドレイン領域４３、４４表面にはシリサイド膜４５、４６が形成され、ソース・ドレイン領域４３、４４を低抵抗化している。このシリサイド膜４５、４６は、一例としてコバルトシリサイドで形成されている。
【００３６】
上記半導体装置１では、ｐ型ＭＯＳトランジスタ２のゲート電極３１が形成される第１溝２２において、電極金属層２９によって第１ゲート電極材料層２５および第２ゲート電極材料層２７が被覆され、ｎ型ＭＯＳトランジスタ３のゲート電極３２が形成される第２溝２３においては、電極金属層２９によって第２ゲート電極材料層２７が被覆されているので、電極金属層２９を第１溝２２および第２溝２３に残すように研磨した際に、表面に露出される層は電極金属層２９およびゲート絶縁膜２４であるので、ガルバニック腐食が起こりにくい構造となっている。また、電極金属層２９のみの研磨で第１溝２２内部および第２溝２３内部に電極金属層２９を形成することが可能な構造であるので、従来の研磨剤を用いた高精度な研磨加工を容易にしている。
【００３７】
よって、本発明の半導体装置１は、ガルバニック腐食を低減もしくは起こさず研磨することが可能な構成を有しているので、信頼性の高いゲート構造が得られ、トランジスタ性能の向上が図れるという利点がある。
【００３８】
本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図２〜図３の製造工程断面図によって説明する。なお、基板１１に形成された素子分離領域、各ＭＯＳトランジスタのソース・ドレイン、エクステンション領域等の図示は省略している。この詳細については、図４〜図５によって後述する。
【００３９】
図２（１）に示すように、基板１１上に形成された絶縁膜２１に、第１導電型（以下ｐ型として説明する）ＭＯＳトランジスタのゲート電極が形成される第１溝２２を形成するとともに、第２導電型（以下ｎ型として説明する）ＭＯＳトランジスタのゲート電極が形成される第２溝２３を形成する。上記第１溝２２、第２溝２３は、通常のリソグラフィー技術とエッチング技術（例えばドライエッチング）により形成する。また、上記絶縁膜２１は、例えば酸化シリコン膜で形成する。なお、上記第１溝２２、第２溝２３および基板１１に形成されるトランジスタのエクステンション領域、ソース・ドレイン領域の形成については図４〜図５により後に説明する。
【００４０】
次に、上記第１溝２２の内面および上記第２溝２３の内面を含む上記絶縁膜２１上にゲート絶縁膜２４を形成する。このゲート絶縁膜２４は、例えば酸化シリコン（ＳｉＯ2）、窒化酸化シリコン（ＳｉＯＮ）、窒素を含むハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）等の材料で形成することができ、ここでは例えば窒化酸化シリコン膜で形成し、その膜厚は例えば２ｎｍとした。  
【００４１】
さらに、上記ゲート絶縁膜２４表面に上記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層２５を形成する。上記第１ゲート電極材料層２５は、例えばタンタル（Ｔａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはそれらのうちの複数種類から選択される合金で形成することができる。ここでは一例として、第１ゲート電極材料層２５をルテニウム(Ｒｕ)膜で形成した。その膜厚は、例えば１０ｎｍ〜４０ｎｍに設定した。
【００４２】
その後、上記第１溝２２および第２溝２３の内部にのみ、マスク層２６を形成する。このマスク層２６は、例えば第１溝２２、第２溝２３を埋め込むように、全面にレジスト膜を形成した後、研磨（例えばＣＭＰ）もしくはエッチバック等に処理によって、絶縁膜２１上の余剰なレジスト膜を除去することにより形成することができる。
【００４３】
次に、図２（２）に示すように、ｐ型ＭＯＳトランジスタのゲートが形成される第１溝２２内部のマスク層２６は残し、ｎ型ＭＯＳトランジスタのゲートが形成される第２溝２３内部に形成されているマスク層２６を除去する。なお、図２（２）〜図３（１０）までは基板１１部分の図示は省略する。
【００４４】
次に、図２（３）に示すように、上記マスク層２６をエッチングマスクに用いて、薬液（例えばフッ酸）により選択的に第１ゲート電極材料層２５をエッチングする。この結果、第１溝２２内部におけるマスク層２６に被覆されている部分の第１ゲート電極材料層２５が残される。その際、残された第１ゲート電極材料層２５は上記第１溝２２の開口部よりも第１溝２２内部側にあるように、エッチングされることが必要である。
【００４５】
次に、図２（４）に示すように、上記マスク層２６〔前記図２（４）参照〕を除去する。この除去には、有機溶剤を用いることができる。この結果、第１溝２２内には第１ゲート電極材料層２５が第１溝２２の開口部よりも第１溝２２内部側に形成され、第２溝２３内部にはゲート絶縁膜２４が露出される。
【００４６】
次に、図２（５）に示すように、上記第１溝２２内に上記ゲート絶縁膜２４および上記第１ゲート電極材料層２５とを介して、および上記第２溝２３内に上記ゲート絶縁膜２４を介して、第２ゲート電極材料層２７を形成する。この第２ゲート電極材料層２７は、ｎ型ＭＯＳトランジスタのゲート電極材料として用いられる金属材料であり、例えばチタン（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはその合金で形成することができる。ここでは、例えばハフニウムを用い、例えば１０ｎｍ〜４０ｎｍの膜厚に形成した。
【００４７】
次に、図２（６）に示すように、上記第１溝２２および第２溝２３の内部を埋め込むようにマスク層２８を例えばレジスト膜を全面に成膜して形成する。
【００４８】
その後、図３（７）に示すように、研磨（例えばＣＭＰ）もしくはエッチバック等に処理によって、絶縁膜２１上の余剰なマスク層２８を除去して、第１溝２２および第２溝２３の各内部のみに上記マスク層２８を残して形成する。
【００４９】
次に、図３（８）に示すように、上記マスク層２８をエッチングマスクに用いて、薬液（例えばフッ酸）により選択的に第２ゲート電極材料層２７をエッチングする。この結果、第１溝２２内部におけるマスク層２８に被覆されている部分の第２ゲート電極材料層２７および第２溝２３内部におけるマスク層２８に被覆されている部分の第２ゲート電極材料層２７が残される。その際、残された第２ゲート電極材料層２７は上記第１溝２２および第２溝２３の各開口部よりも第１溝２２、第２溝２３の各内部側にあるように、エッチングされることが必要である。
【００５０】
次に、図３（９）に示すように、上記マスク層２８〔前記図２（８）参照〕を除去する。この除去には、有機溶剤を用いることができる。この結果、第１溝２２内には第１ゲート電極材料層２５および第２ゲート電極材料層２７が第１溝２２の開口部よりも第１溝２２内部側に形成され、第２溝２３内部には第２ゲート電極材料層２７が第２溝２３の開口部よりも第２溝２３内部側に形成される。
【００５１】
次に、図３（１０）に示すように、上記第１溝２２、第２溝２３の内部を埋め込むように上記絶縁膜２１上に上記ゲート絶縁膜２４を介して電極金属層２９を成膜する。この電極金属層２９は、例えばタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）もしくはその合金、またはそれらのうちの２種以上から選択される積層膜で形成することができる。ここでは一例として、タングステン（Ｗ）を用いた。その結果、上記第１溝２２内において上記第１ゲート電極材料層２５および上記第２ゲート電極材料層２７を上記電極金属層２９で被覆するとともに、上記第２溝２３内において上記第２ゲート電極材料層２７を上記電極金属層２９で被覆する。
【００５２】
次に、図３（１１）に示すように、研磨技術（例えばＣＭＰ）によって上記電極金属層２９を研磨除去して、上記第１溝２２および第２溝２３の内部のみに電極金属層２９を残す。このようにして、第１溝２２の内部に、ゲート絶縁膜２４を介して第１ゲート電極材料層２５、第２ゲート電極材料層２７、電極金属層２９からなるｐ型ＭＯＳトランジスタのゲート電極３１が形成され、第２溝２３の内部に、ゲート絶縁膜２４を介して第２ゲート電極材料層２７、電極金属層２９からなるｎ型ＭＯＳトランジスタのゲート電極３２が形成された。
【００５３】
上記製造方法では、上記マスク層２６、２８をエッチングマスクに用いて第１ゲート電極材料層２５、第２ゲート電極材料層２７のエッチングに、フッ酸、その化合物、フッ素化合物をエッチング薬液として用いることができる。また薬液によるエッチングの代わりに、ドライエッチングにより行うこともできる。この場合、フッ素系エッチングガスを用いることができる。
【００５４】
また、上記電極金属層２９の加工はＣＭＰの代わりに、ドライエッチングによる全面エッチバックにて行うことも可能である。この場合、フッ素系エッチングガスを用いることができる。
【００５５】
上記半導体装置の製造方法では、第１導電型（ｐ型）ＭＯＳトランジスタのゲートが形成される第１溝２２では、電極金属層２９によって第１ゲート電極材料層２５および第２ゲート電極材料層２７を被覆し、第２導電型ＭＯＳトランジスタのゲートが形成される第２溝２３では、電極金属層２９によって第２ゲート電極材料層２７を被覆するので、電極金属層２９を第１溝２２および第２溝２３に残すように研磨した際に、表面に露出される層は電極金属層２９およびゲート絶縁膜２４となる。このため、ガルバニック腐食は起こりにくい。また、電極金属層２９のみの研磨で第１溝２２内部および第２溝２３内部に電極金属層２９を形成することが可能であるので、従来の研磨剤を用いて高精度な研磨加工が容易に実現される。
【００５６】
このように、ガルバニック腐食を低減もしくは起こさず研磨することが可能となり、信頼性の高いゲート構造を得ることができるので、歩留りを向上させることができ、またトランジスタ性能の向上を図ることができるという利点がある。
【００５７】
次に、上記第１溝２２、第２溝２３およびｐ型ＭＯＳトランジスタのソース・ドレイン領域、ｎ型ＭＯＳトランジスタのソース・ドレイン領域等の形成方法について、その一例を、図４〜図５の製造工程断面図によって説明する。
【００５８】
図４（１）に示すように、素子分離の形成技術を用いて、例えばＳＴＩ（Shallow Trench Isolation）技術を用いて、基板１１の表面領域に、ｐＭＯＳトランジスタの形成領域とｎＭＯＳトランジスタの形成領域とを分離する素子分離領域１２を形成する。
【００５９】
次に、図４（２）に示すように、上記基板１１表面にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば、表面酸化技術を用いて、酸化シリコン膜で５ｎｍの厚さに形成することができる。次いで、ゲート絶縁膜上にダミーゲートを形成するための例えばポリシリコン膜を成膜し、さらに窒化シリコン膜を形成する。上記ポリシリコン膜は１００ｎｍの厚さに、上記窒化シリコン膜は５０ｎｍの厚さに形成する。その後、通常のリソグラフィー技術およびＲＩＥ技術を用いて、上記窒化シリコン膜およびポリシリコン膜をパターニングしてダミーゲート１４、１５を形成する。
【００６０】
次に、図４（３）に示すように、例えば、ｐ型ＭＯＳトランジスタ領域を例えばレジストでマスクして、イオン注入技術を用いて、ｎ型ＭＯＳトランジスタ領域における上記ダミーゲート１５の両側における上記基板１１にエクステンション領域４２を形成する。その後、上記マスクを除去した後、ｎ型ＭＯＳトランジスタ領域を例えばレジストでマスクして、イオン注入技術を用いて、ｐ型ＭＯＳトランジスタ領域における上記ダミーゲート１４の両側における上記基板１１にエクステンション領域４１を形成する。その後、マスクを除去する。上記エクステンション領域４１、４２はどちらを先に形成してもよい。
【００６１】
次に、図４（４）に示すように、例えば、ｐ型ＭＯＳトランジスタ領域を例えばレジストでマスクして、イオン注入技術を用いて、ｎ型ＭＯＳトランジスタ領域における上記ダミーゲート１５の両側における上記基板１１に上記エクステンション領域４２よりも深くソース・ドレイン領域４４を形成する。また、ソース・ドレイン領域４４は、エクステンション領域４２がソース・ドレイン領域４４よりもダミーゲート１５側に張り出すように形成する。その後、上記マスクを除去した後、ｎ型ＭＯＳトランジスタ領域を例えばレジストでマスクして、イオン注入技術を用いて、ｐ型ＭＯＳトランジスタ領域における上記ダミーゲート１４の両側における上記基板１１に上記エクステンション領域４１よりも深くソース・ドレイン領域４３を形成する。また、ソース・ドレイン領域４３は、エクステンション領域４１がソース・ドレイン領域４３よりもダミーゲート１４側に張り出すように形成する。その後、マスクを除去する。上記ソース・ドレイン領域４３、４４はどちらを先に形成してもよい。
【００６２】
次いで、上記ソース・ドレイン領域４３、４４表面にシリサイド膜４５、４６を形成する。このシリサイド膜４５、４６は、通常のシリサイドプロセスによって形成することができ、ここでは、一例としてコバルトシリサイドで形成した。
【００６３】
次に、図５（５）に示すように、上記ダミーゲート１４、１５よりも高くかつ被覆するように、上記基板１１上に絶縁膜２１を形成する。この絶縁膜２１は、例えば化学的気相成長（ＣＶＤ）技術を用いて、酸化シリコンを３００ｎｍ程度の厚さに堆積して形成する。
【００６４】
次に、図５（６）に示すように、例えばＣＭＰ技術を用いて、上記絶縁膜２１表面を平坦化するとともに上記ダミーゲート１４、１５上部の窒化シリコン膜を露出させる。
【００６５】
次に、図５（７）に示すように、上記窒化シリコン膜を選択的に除去する。この除去加工は、燐酸によるエッチングを用いる。さらに、ダミーゲート１４、１５〔前記図５（６）参照〕のポリシリコン膜を、例えば反応性イオンエッチング（ＲＩＥ）技術を用いて除去する。この結果、絶縁膜２１に第１溝２２、第２溝２３が形成される。
【００６６】
次に、図５（８）に示すように、上記第１溝２２、第２溝２３の底部に形成されているゲート絶縁膜１３〔前記図４（２）参照〕を除去する。この除去加工はフッ酸系エッチング種を用いる。この結果、絶縁膜２１にｐ型ＭＯＳトランジスタのゲートが形成される第１溝２２とｎ型ＭＯＳトランジスタのゲートが形成される第２溝２３が形成された。
【００６７】
次に、本発明の半導体装置に係る一実施の形態の第２例を、図６の概略構成断面図によって説明する。
【００６８】
図６に示すように、基板１１には、素子分離領域１２により分離されて、第１導電型（ｐ型）ＭＯＳトランジスタ５と第１導電型とは逆導電型の第２導電型（ｎ型）ＭＯＳトランジスタ６とが形成され、半導体装置１を構成している。上記基板１１上に形成された絶縁膜２１には、第１溝２２が形成され、この第１溝２２内にｐ型ＭＯＳトランジスタ２のゲート電極３１が形成されている。また上記絶縁膜２１には第２溝２３が形成され、この第２溝２３内にｎ型ＭＯＳトランジスタ３のゲート電極３２が形成されている。
【００６９】
上記第１溝２２内には、ゲート絶縁膜２４を介して、第１導電型ＭＯＳトランジスタの第１ゲート電極材料層２５と、第２導電型ＭＯＳトランジスタの第２ゲート電極材料層２７と、電極金属層２９とが形成され、上記ゲート電極３１を構成している。上記第１ゲート電極材料層２５は第２ゲート電極材料層２７により第１溝２２内で被覆されている。
【００７０】
上記第２溝２３内には、ゲート絶縁膜２４を介して、第２導電型ＭＯＳトランジスタの第２ゲート電極材料層２７と、電極金属層２９とが形成され、ゲート電極３２を構成している。
【００７１】
上記第１ゲート電極材料層２５は、例えばタンタル（Ｔａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはそれらのうちの複数種類から選択される合金で形成することができる。上記第２ゲート電極材料層２７は、ｎ型ＭＯＳトランジスタのゲート電極材料として用いられる金属材料であり、例えばチタン（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはその合金で形成することができる。上記電極金属層２９は、例えばタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）もしくはその合金、またはそれらのうちの２種以上から選択される積層膜で形成することができる。
【００７２】
また、ｐ型ＭＯＳトランジスタ領域における上記ゲート電極３１の両側における上記基板１１にはエクステンション領域４１が形成されている。また、ｎ型ＭＯＳトランジスタ領域における上記ゲート電極３２の両側における上記基板１１にはエクステンション領域４２が形成されている。さらに、ｐ型ＭＯＳトランジスタ領域における上記ゲート電極３１の両側における上記基板１１にはエクステンション領域４１よりも深くソース・ドレイン領域４３が形成されている。また、エクステンション領域４１はソース・ドレイン領域４３よりもゲート電極３１側に張り出すように形成されている。さらに、ｎ型ＭＯＳトランジスタ領域における上記ゲート電極３２の両側における上記基板１１にはエクステンション領域４２よりも深くソース・ドレイン領域４４が形成されている。また、エクステンション領域４２はソース・ドレイン領域４４よりもゲート電極３２側に張り出すように形成されている。上記ソース・ドレイン領域４３、４４表面にはシリサイド膜４５、４６が形成され、ソース・ドレイン領域４３、４４を低抵抗化している。このシリサイド膜４５、４６は、一例としてコバルトシリサイドで形成されている。
【００７３】
上記半導体装置４では、ｐ型ＭＯＳトランジスタ２のゲート電極３１が形成される第１溝２２において、第２ゲート電極材料層２７によって第１ゲート電極材料層２５が被覆されているので、電極金属層２９を第１溝２２および第２溝２３に残すように研磨した際に、表面に露出される層は電極金属層２９、第２ゲート電極材料層２７およびゲート絶縁膜２４となる。このように、従来技術よりも研磨時に表面に露出する金属層の種類が低減されているので、ガルバニック腐食が起こりにくい構造となっている。また、電極金属層２９および第２ゲート電極材料層２７の研磨で第１溝２２内部および第２溝２３内部に電極金属層２９を形成することが可能な構造であるので、従来の研磨剤を用いた高精度な研磨加工を容易にしている。
【００７４】
よって、本発明の半導体装置４は、ガルバニック腐食を低減もしくは起こさず研磨することが可能な構成を有しているので、信頼性の高いゲート構造が得られ、トランジスタ性能の向上が図れるという利点がある。
【００７５】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図７の製造工程断面図によって説明する。
【００７６】
図７（１）に示すように、前記第１例と同様にして、以下のプロセスを行う。すなわち、基板１１上に形成された絶縁膜２１に、第１導電型（以下ｐ型として説明する）ＭＯＳトランジスタのゲート電極が形成される第１溝２２を形成するとともに、第２導電型（以下ｎ型として説明する）ＭＯＳトランジスタのゲート電極が形成される第２溝２３を形成する。上記第１溝２２、第２溝２３は、通常のリソグラフィー技術とエッチング技術（例えばドライエッチング）により形成する。また、上記絶縁膜２１は、例えば酸化シリコン膜で形成する。
【００７７】
次に、上記第１溝２２の内面および上記第２溝２３の内面を含む上記絶縁膜２１上にゲート絶縁膜２４を形成する。このゲート絶縁膜２４は、例えば酸化シリコン（ＳｉＯ2）、窒化酸化シリコン（ＳｉＯＮ）、窒素を含むハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）等の材料で形成することができ、ここでは例えば窒化酸化シリコン膜で形成し、その膜厚は例えば２ｎｍとした。  
【００７８】
次に、第１溝２２の内面に上記ゲート絶縁膜２４を介して上記第１導電型ＭＯＳトランジスタの第１ゲート電極材料層２５を形成する。その際、第１ゲート電極材料層２５は第１溝２２の開口部よりも内部側に形成される。上記第１ゲート電極材料層２５は、例えばタンタル（Ｔａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはそれらのうちの複数種類から選択される合金で形成することができる。ここでは一例として、第１ゲート電極材料層２５をルテニウム(Ｒｕ)膜で形成した。その膜厚は、例えば１０ｎｍ〜４０ｎｍに設定した。
【００７９】
次に、上記第１溝２２内に上記ゲート絶縁膜２４および上記第１ゲート電極材料層２５とを介して、および上記第２溝２３内に上記ゲート絶縁膜２４を介して、第２ゲート電極材料層２７を形成する。この第２ゲート電極材料層２７は、ｎ型ＭＯＳトランジスタのゲート電極材料として用いられる金属材料であり、例えばチタン（Ｔｉ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）もしくはその合金で形成することができる。ここでは、例えばハフニウムを用い、例えば１０ｎｍ〜４０ｎｍの膜厚に形成した。この結果、上記第１溝２２内において、上記第１ゲート電極材料層２５は少なくとも上記第２ゲート電極材料層２７により被覆されている。
【００８０】
次に、図７（２）に示すように、上記第１溝２２、第２溝２３の内部を埋め込むように上記絶縁膜２１上に上記ゲート絶縁膜２４、第２ゲート電極材料層２７等を介して電極金属層２９を成膜する。この電極金属層２９は、例えばタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）もしくはその合金、またはそれらのうちの２種以上から選択される積層膜で形成することができる。ここでは一例として、タングステン（Ｗ）を用いた。
【００８１】
次に、図７（３）に示すように、研磨技術（例えばＣＭＰ）によって上記電極金属層２９を研磨除去して、上記第１溝２２および第２溝２３の内部のみに電極金属層２９を残す。このようにして、第１溝２２の内部に、ゲート絶縁膜２４を介して第１ゲート電極材料層２５、第２ゲート電極材料層２７、電極金属層２９からなるｐ型ＭＯＳトランジスタのゲート電極３１が形成され、第２溝２３の内部に、ゲート絶縁膜２４を介して第２ゲート電極材料層２７、電極金属層２９からなるｎ型ＭＯＳトランジスタのゲート電極３２が形成された。
【００８２】
上記半導体装置の製造方法では、第１導電型（ｐ型）ＭＯＳトランジスタのゲートが形成される第１溝２２では、第２ゲート電極材料層２７によって第１ゲート電極材料層２５を被覆するので、電極金属層２９を第１溝２２および第２溝２３に残すように研磨した際に、表面に露出される層は電極金属層２９、第２ゲート電極材料層２７およびゲート絶縁膜２４となる。このため、ガルバニック腐食は従来技術よりは起こりにくくなる。また、電極金属層２９および第２ゲート電極材料層２７の研磨で第１溝２２内部および第２溝２３内部に電極金属層２９および第２ゲート電極材料層２７を形成することが可能であるので、従来の研磨剤を用いて高精度な研磨加工が容易に実現される。また、研磨時に露出される金属層間の電位差が少なくなるように、第２ゲート電極材料層２７と電極金属層２９とを選択することで、ガルバニック腐食を低減もしくは防ぐことが確実にできるようになる。
【００８３】
このように、ガルバニック腐食を低減もしくは起こさず研磨することが可能となり、信頼性の高いゲート構造を得ることができるので、歩留りを向上させることができ、またトランジスタ性能の向上を図ることができるという利点がある。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図４】第１溝、第２溝およびｐ型ＭＯＳトランジスタのソース・ドレイン領域、ｎ型ＭＯＳトランジスタのソース・ドレイン領域等の形成方法について、その一例を示した製造工程断面図である。
【図５】第１溝、第２溝およびｐ型ＭＯＳトランジスタのソース・ドレイン領域、ｎ型ＭＯＳトランジスタのソース・ドレイン領域等の形成方法について、その一例を示した製造工程断面図である。
【図６】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図８】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【図９】従来の半導体装置の製造方法に係る一例を示した製造工程断面図である。
【符号の説明】
【００８５】
１…半導体装置、２…第１導電型（ｐ型）ＭＯＳトランジスタ、３…第２導電型（ｎ型）ＭＯＳトランジスタ、２１…絶縁膜、２２…第１溝、２３…第２溝、２４…ゲート絶縁膜、２５…第１ゲート電極材料層、２７…第２ゲート電極材料層、２９…電極金属層
【図１】
2006351580.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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