(57)【要約】【課題】  半導体メモリ装置における内部電圧の変化の幅を減らすことが可能な内部電圧発生器を提供する。【解決手段】  内部電圧発生器は、内部電圧の電圧レベルを検出してオシレータ駆動信号を発生させるレベル検出器と、オシレータ駆動信号に応答して発振信号を発生させるリングオシレータと、オシレータ駆動信号と発振信号を用いてリングオシレータの発振動作を中断させる発振制御信号を生成するオシレータ制御部と、発振信号に応答して所定の回数だけチャージポンピングを行って所定のレベルの内部電圧を発生させた後は、チャージポンピングを中断するチャージポンプ回路とを備えて構成され、リングオシレータは、オシレータ駆動信号が高レベルの区間でも、発振制御信号に応答して発振動作を中断する。【選択図】図３
2006134552.tif 000002
【特許請求の範囲】
【請求項１】
内部電圧の電圧レベルを検出してオシレータ駆動信号を発生させるレベル検出器と、
前記オシレータ駆動信号に応答して発振信号を発生させるリングオシレータと、
前記オシレータ駆動信号と前記発振信号を用いて前記リングオシレータの発振動作を中断させる発振制御信号を生成するオシレータ制御部と、
前記発振信号に応答して所定の回数だけチャージポンピングを行って所定のレベルの内部電圧を発生させた後はチャージポンピングを中断するチャージポンプ回路とを備えてなり、
前記リングオシレータは、前記オシレータ駆動信号がアクティブレベルにある区間でも、前記発振制御信号に応答して発振動作を中断する
ことを特徴とする半導体メモリ装置の内部電圧発生器。
【請求項２】
前記リングオシレータは、スタンバイ状態にある場合にのみ前記オシレータ駆動信号がアクティブレベルにある区間でも、前記発振信号を発生させない
ことを特徴とする請求項１に記載の半導体メモリ装置の内部電圧発生器。
【請求項３】
前記リングオシレータは、前記オシレータ駆動信号と前記発振制御信号とを論理演算する論理素子と、前記論理素子の出力端から入力端へリング構造に配列されたインバータチェーンとを含む
ことを特徴とする請求項１に記載の半導体メモリ装置の内部電圧発生器。
【請求項４】
前記オシレータ制御部は、前記オシレータ駆動信号がアクティブレベルにある区間でも、前記発振信号が所定回数トグルした後は前記発振制御信号を非アクティブレベルにする
ことを特徴とする請求項１に記載の半導体メモリ装置の内部電圧発生器。
【請求項５】
前記チャージポンプは、前記オシレータ駆動信号がアクティブレベルにある区間でも所定回数チャージポンピングした後はチャージポンピングを中断する
ことを特徴とする請求項１に記載の半導体メモリ装置の内部電圧発生器。
【請求項６】
前記オシレータ制御部は、前記発振信号の周波数を順次半分ずつに分割し、周期が順次２倍になる複数の第一発振回数調節信号をそれぞれ発生させる複数の周波数分割器と、
前記複数の第一発振回数調節信号に応答して前記オシレータ駆動信号がアクティブレベルにある区間で前記発振制御信号を非アクティブレベルにするターミネーション制御器とを含む
ことを特徴とする請求項１に記載の半導体メモリ装置の内部電圧発生器。
【請求項７】
前記複数の周波数分割器は、前記発振信号の立下りエッジで遷移する前記第一発振回数調節信号を発生させる
ことを特徴とする請求項６に記載の半導体メモリ装置の内部電圧発生器。
【請求項８】
前記複数の周波数分割器は、前記発振信号が高レベルで入力されるとターンオンされ、前記発振信号が低レベルで入力されるとターンオフされる第一及び第二の伝達ゲートと、
前記発振信号が高レベルで入力されるとターンオフされ、前記発振信号が低レベルで入力されるとターンオンされる第三及び第四の伝達ゲートとを含む
ことを特徴とする請求項６に記載の半導体メモリ装置の内部電圧発生器。
【請求項９】
前記ターミネーション制御器は、ヒューズのカッティングによってチャージポンピング回数を決定するための複数の発振決定信号を発生させる発振決定部と、
前記発振決定信号をデコードして複数の第二発振回数調節信号を発生させる発振回路調節部と、
前記オシレータ駆動信号がアクティブレベルにある区間で、前記複数の第一発振回数調節信号中の一つと前記複数の第二発振回数調節信号中の一つに応答して前記発振制御信号を非アクティブレベルにする発振制御部とを含む
ことを特徴とする請求項６に記載の半導体メモリ装置の内部電圧発生器。
【請求項１０】
前記発振決定部は、外部から入力されるコマンドを用いて前記複数の発振決定信号を発生させる
ことを特徴とする請求項９に記載の半導体メモリ装置の内部電圧発生器。
【請求項１１】
前記発振制御部は、前記複数の第二発振回数調節信号中の一つがアクティブレベルになり、前記発振信号が所定回数トグルした後、前記複数の第一発振回数調節信号中の一つがアクティブレベルになると、前記発振制御信号を非アクティブレベルにする
ことを特徴とする請求項９に記載の半導体メモリ装置の内部電圧発生器。
【請求項１２】
内部電圧のレベルを検出するレベル検出器、発振動作を行うリングオシレータ、及びチャージポンピングを行って前記内部電圧を発生させるチャージポンプ回路を含む内部電圧発生器において、
前記レベル検出器の出力信号と前記リングオシレータの出力信号を用いて前記リングオシレータの発振動作を中断させるための発振制御信号を生成するオシレータ制御部をさらに含み、
前記リングオシレータは、前記発振制御信号に応答して前記レベル検出器の出力信号がアクティブレベルにある区間でも所望の時点で発振動作を中断する
ことを特徴とする半導体メモリ装置の内部電圧発生器。
【請求項１３】
前記リングオシレータは、スタンバイ状態にある場合にのみ前記レベル検出器の出力信号がアクティブレベルにある区間でも前記発振動作を中断する
ことを特徴とする請求項１２に記載の半導体メモリ装置の内部電圧発生器。
【請求項１４】
前記リングオシレータは、前記レベル検出器の出力信号と前記発振制御信号とを論理演算する論理素子と、前記論理素子の出力端から入力端へリング構造に配列されたインバータチェーンとを含む
ことを特徴とする請求項１２に記載の半導体メモリ装置の内部電圧発生器。
【請求項１５】
前記チャージポンプ回路は、前記レベル検出器の出力信号がアクティブレベルにある区間でも前記発振信号に応答して所望の一定回数のみチャージポンピングを行って、前記内部電圧を発生させた後はチャージポンピングを中断する
ことを特徴とする請求項１２に記載の半導体メモリ装置の内部電圧発生器。
【請求項１６】
前記オシレータ制御部は、前記レベル検出器の出力信号がアクティブレベルにある区間でも、前記リングオシレータの出力信号が所定回数トグルした後は前記発振制御信号を非アクティブレベルにする
ことを特徴とする請求項１２に記載の半導体メモリ装置の内部電圧発生器。
【請求項１７】
前記オシレータ制御部は、前記リングオシレータの出力信号の周波数を半分ずつに分割し、 周期が順次２倍になる複数の第一発振回数調節信号をそれぞれ発生させる複数の周波数分割器と、
前記複数の第一発振回数調節信号に応答して前記オシレータ駆動信号が高レベルの区間で前記発振制御信号を非アクティブレベルにするターミネーション制御器とを含む
ことを特徴とする請求項１２に記載の半導体メモリ装置の内部電圧発生器。
【請求項１８】
前記複数の周波数分割器は、前記リングオシレータの出力信号の立下りエッジで遷移する前記第一発振回数調節信号を発生させる
ことを特徴とする請求項１７に記載の半導体メモリ装置の内部電圧発生器。
【請求項１９】
前記複数の周波数分割器は、前記リングオシレータの出力信号が高レベルで入力されるとターンオンされ、前記リングオシレータの出力信号が低レベルで入力されるとターンオフされる第一及び第二の伝達ゲートと、
前記リングオシレータの出力信号が高レベルで入力されるとターンオフされ、前記リングオシレータの出力信号が低レベルで入力されるとターンオンされる第三及び第四の伝達ゲートとを含む
ことを特徴とする請求項１７に記載の半導体メモリ装置の内部電圧発生器。
【請求項２０】
前記ターミネーション制御器は、ヒューズのカッティングによってチャージポンピング回数を決定するための複数の発振決定信号を発生させる発振決定部と、
前記発振決定信号をデコードして複数の第二発振回数調節信号を発生させる発振回路調節部と、
前記レベル検出器の出力信号がアクティブレベルにある区間で、前記複数の第一発振回数調節信号中の一つと前記複数の第二発振回数調節信号中の一つに応答して前記発振制御信号を非アクティブレベルにする発振制御部とを含む
ことを特徴とする請求項１７に記載の半導体メモリ装置の内部電圧発生器。
【請求項２１】
前記発振決定部は、外部から入力されるコマンドを用いて前記複数の発振決定信号を発生させる
ことを特徴とする請求項２０に記載の半導体メモリ装置の内部電圧発生器。
【請求項２２】
前記発振制御部は、前記複数の第二発振回数調節信号中の一つがアクティブレベルになり、前記リングオシレータの出力信号が所定回数トグルした後、前記複数の第一発振回数調節信号中の一つがアクティブレベルになると、前記発振制御信号を非アクティブレベルにする
ことを特徴とする請求項２０に記載の半導体メモリ装置の内部電圧発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に係り、特に半導体メモリ装置に使用される高電圧（ＶＰＰ）あるいは基板電圧（ＶＢＢ）を発生させる内部電圧発生器に関する。
【背景技術】
【０００２】
半導体メモリの高速化、低電力化に伴って、内部動作がノイズに非常に敏感になってきている。半導体メモリ、特にＤＲＡＭは、一般に、外部から印加される外部電圧以外にも、内部動作のために所望のレベルの内部電圧を発生させる内部電圧発生器を持っている。これら内部電圧発生器の中でも、特に外部の高い電圧よりもさらに高い電圧、すなわち高電圧ＶＰＰ、または外部の低電圧（一般に接地電圧）よりもさらに低い電圧、すなわちバックバイアス電圧あるいは基板電圧ＶＢＢを発生させる内部電圧発生器の場合には、チャージポンピング方式を用いて所望のレベルの内部電圧を発生させている。
【０００３】
図１は、従来の内部電圧発生器を示すブロック図である。図１に示すように、内部電圧発生器１００は、レベル検出器１１０、リングオシレータ１２０、ポンプ制御部１３０及びチャージポンプ１４０を含んで構成されている。
【０００４】
レベル検出器１１０は、内部電圧ＶＰＰのレベルを検出してオシレータ駆動信号ｐｐｅを発生させ、リングオシレータ１２０は、オシレータ駆動信号ｐｐｅを用いて発振信号ｏｓｃを発生させる。ポンプ制御部１３０は、発振信号ｏｓｃを用いてポンプ制御信号ｃｔｒを発生させ、チャージポンプ１４０は、ポンプ制御信号ｃｔｒに応答して内部電圧ＶＰＰを発生させる。
【０００５】
このような従来の内部電圧発生器１００は、リングオシレータ１２０の動作制御が可能なオシレータ駆動信号ｐｐｅが一つだけである。すなわち、高レベルのオシレータ駆動信号ｐｐｅを有する区間が定められると、その区間でのみリングオシレータ１２０の発振信号ｏｓｃが発生する。
【０００６】
こうなると、スタンバイ状態にある場合に、消費電流を減らすためにレベル検出器１１０の消耗電流を減らすと、駆動電流も減少して、レベル検出器１１０の反応速度が遅くなる。また、アクティブ状態にある場合に合わせてレベル検出器１１０の反応時間と高レベルのオシレータ駆動信号ｐｐｅを有する区間とを固定しておくと、内部電圧ＶＰＰがターゲットレベルまで上がってチャージポンピングを中断しなければならない状況になっても、オシレータ駆動信号ｐｐｅが高レベルであるため、リングオシレータ１２０は、発振信号ｏｓｃを生成し続ける。こうなると、チャージポンピングも引き続き行われ、所望しない内部電圧ＶＰＰの電圧レベルがターゲットレベルより高く上がるという問題点があった。
【０００７】
図２は、従来の内部電圧発生器のチャージポンピングによる内部電圧ＶＰＰのレベル変化幅を示す波形図である。
【０００８】
従来の内部電圧発生器は、チャージポンピングが十分行われてポンピングを中断しなければならない時点でも、レベル検出器１１０の反応速度が遅くて引き続きチャージポンピングを行う。すると、図２に示すように、破線で描かれた丸部分のように内部電圧ＶＰＰがターゲットレベルより高く上がる区間が発生し、これにより内部電圧ＶＰＰのレベル変化幅が大きくなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、このような従来の技術の問題点を解決するために創案されたもので、その目的は、高レベルのオシレータ駆動信号を有する区間でも、所定の回数（時間）だけチャージポンピングを行い、それ以後はチャージポンピングを中断させることにより、内部電圧ＶＰＰのレベル変化幅を減らすことが可能な内部電圧発生器を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、この発明に係る半導体メモリ装置の内部電圧発生器は、内部電圧の電圧レベルを検出してオシレータ駆動信号を発生させるレベル検出器と、前記オシレータ駆動信号に応答して発振信号を発生させるリングオシレータと、前記オシレータ駆動信号と前記発振信号を用いて前記リングオシレータの発振動作を中断させる発振制御信号を生成するオシレータ制御部と、前記発振信号に応答して所定の回数だけチャージポンピングを行って所定のレベルの内部電圧を発生させた後はチャージポンピングを中断するチャージポンプ回路とを備えてなり、前記リングオシレータは、前記オシレータ駆動信号がアクティブレベルにある区間でも、前記発振制御信号に応答して発振動作を中断することを特徴とする。
【００１１】
また、上記目的を達成するために、この発明に係るレベル検出器、リングオシレータ及びチャージポンプ回路を含む内部電圧発生器は、さらに、前記レベル検出器の出力信号と前記リングオシレータの出力信号とを用いて前記リングオシレータの発振動作を中断させるための発振制御信号を生成するオシレータ制御部を備え、前記リングオシレータは、前記発振制御信号に応答して前記レベル検出器の出力信号がアクティブレベルにある区間でも、所定の時点で前記発振信号を発生させず、前記チャージポンプ回路は、前記リングオシレータの出力信号がアクティブレベルにある区間でも、前記発振信号に応答して所定の回数だけチャージポンピングを行って内部電圧を発生させた後はチャージポンピングを中断することを特徴とする。
【発明の効果】
【００１２】
この発明によれば、アクティブレベルのオシレータ駆動信号を有する区間でも、所定の時間あるいは所定の回数だけチャージポンピングを行い、それ以後はポンピングを中断させることにより、内部電圧発生器の望まないオーバーポンピング区間を減らすことができる。また、このようなオーバーポンピング区間を減らすことにより、内部電圧ＶＰＰのレベル変化幅を減らすことができるため、内部電圧発生器は、安定した電圧レベルを発生させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。
【００１４】
図３は、この発明の好適な実施例に係る内部電圧発生器を示す図である。図３に示すように、この内部電圧発生器３００は、レベル検出器３１０、リングオシレータ３２０、ポンプ制御部３３０、チャージポンプ３４０及びオシレータ制御部４００を含む。
【００１５】
レベル検出器３１０は、内部電圧ＶＰＰのレベルを検出してオシレータ駆動信号ｐｐｅを発生し、リングオシレータ３２０は、オシレータ駆動信号ｐｐｅを用いて発振信号ｏｓｃを生成する。オシレータ制御部４００は、オシレータ駆動信号ｐｐｅが高レベルの場合にも、発振信号ｏｓｃを用いて所望の時点で発振動作を中断させる発振制御信号ｏｓｃ＿ｃｔｒを生成する。このように生成された発振制御信号ｏｓｃ＿ｃｔｒは、さらにリングオシレータ３２０に入力され、リングオシレータ３２０は、オシレータ駆動信号ｐｐｅが高レベルの区間でも、発振制御信号ｏｓｃ＿ｃｔｒに応答して所望の時点では発振信号ｏｓｃを発生させない。ポンプ制御部３３０は、発振信号ｏｓｃを用いてポンプ制御信号ｃｔｒを発生させ、チャージポンプ３４０は、ポンプ制御信号ｃｔｒに応答して所望の一定の時間あるいは一定の回数だけチャージポンピングを行って内部電圧ＶＰＰ、ＶＢＢを発生させた後は、オシレータ駆動信号ｐｐｅが高レベルの区間でもチャージポンピングを中断する。
【００１６】
図４は、図３のリングオシレータ３２０の内部回路構成の例を示す図である。リングオシレータ３２０は、ＮＡＮＤゲート３１１と、６個のインバータ３１２〜３１７をリング構造に接続したインバータチェーンとで構成されている。
【００１７】
図４を参照すると、ＮＡＮＤゲート３１１は、発振制御信号ｏｓｃ＿ｃｔｒ、オシレータ駆動信号ｐｐｅ及びインバータチェーンからのフィードバック信号を否定論理積演算する。インバータチェーン３１２〜３１４は、ＮＡＮＤゲート３１１の出力信号を遅延させて発振信号ｏｓｃを出力し、インバータチェーン３１５〜３１７は、発振信号ｏｓｃを遅延させてＮＡＮＤゲート３１１の入力としてフィードバックする。
【００１８】
ここで、オシレータ駆動信号ｐｐｅは、平常時には低レベル（非アクティブレベル）であるが、チャージポンピングを行うべき区間でのみ高レベル（アクティブレベル）に遷移する。発振制御信号ｏｓｃ＿ｃｔｒは、平常時には高レベルであるが、チャージポンピングを中断すべき時点では低レベルに遷移して発振動作を中断させる。その後、オシレータ駆動信号ｐｐｅが低レベルに遷移すると、発振制御信号ｏｓｃ＿ｃｔｒは再び高レベルに遷移し、次のポンピング動作に備えて初期化される。
【００１９】
図５は、図３のオシレータ制御部４００を示す図である。オシレータ制御部４００は、複数の周波数分割器４１０〜４３０とターミネーション制御器４５０を含んで構成されている。
【００２０】
図５を参照すると、複数の周波数分割器４１０〜４３０は、発振信号ｏｓｃの周波数を半分ずつに分割し、周期が発振信号の周期のぞれぞれ２倍、４倍、８倍である三つの第一発振回数調節信号ｆｄ１〜ｆｄ３を出力する。ターミネーション制御器４５０は、周期の異なる第一発振回数調節信号ｆｄ１〜ｆｄ３に応答して、オシレータ駆動信号ｐｐｅが高レベルの区間でも、リングオシレータ３２０の発振動作を所定の時点で中断させる発振制御信号ｏｓｃ＿ｃｔｒを出力する。
【００２１】
図６は、図５の周波数分割器それぞれの回路図である。図６を参照すると、周波数分割器は、インバータ４１、４２、伝達ゲート４３、４４、ＮＡＮＤゲート４５、インバータ４６、伝達ゲート４７、４８及びインバータ４９、５０を含んで、図示の回路構成で形成されている。
【００２２】
インバータ４１は、発振信号ｏｓｃを反転させて発振バー信号／ｏｓｃを出力する。インバータ４２は、ノードｄの信号である第一発振回数調節信号ｆｄ<ｉ>を反転させる（「<ｉ>」は、「１」〜「３」の各いずれか）。伝達ゲート４３は、発振信号ｏｓｃと発振バー信号／ｏｓｃの制御の下にインバータ４２の出力信号をノードａに伝達する。ＮＡＮＤゲート４５は、ノードａの信号とオシレータ駆動信号ｐｐｅを否定論理積演算してノードｂに出力する。インバータ４６は、ノードｂの信号を反転させる。伝達ゲート４４は、発振信号ｏｓｃと発振バー信号／ｏｓｃの制御の下にインバータ４６の出力信号をノードａに伝達する。伝達ゲート４７は、発振信号ｏｓｃと発振バー信号／ｏｓｃの制御の下にノードｂの信号をノードｃに伝達する。インバータ４９は、ノードｃの信号を反転させてノードｄへ出力する。インバータ５０は、ノードｄの信号を反転させる。伝達ゲート４８は、発振信号ｏｓｃと発振バー信号／ｏｓｃの制御の下にインバータ５０の出力信号をノードｃに伝達する。
【００２３】
次に、周波数分割器の動作を説明する。
【００２４】
オシレータ駆動信号ｐｐｅは、平常時には低レベルなので、ノードｂは、高レベルになる。発振信号ｏｓｃの初期値が低レベルであるとすれば、伝達ゲート４７がターンオンされてノードｂの信号（高レベル）がノードｃに伝達され、ノードｃの信号は、インバータ４９を介してノードｄ（低レベル）に伝達される。ノードｄの初期値、すなわち周波数分割器の出力信号ｆｄ<ｉ>の初期値は、低レベルになる。この際、伝達ゲート４３は、ターンオフされてノードｄの信号をノードａへ伝達しない。伝達ゲート４４は、ターンオンされてラッチを作り、伝達ゲート４８は、ターンオフされる。
【００２５】
チャージポンピングが始まると、オシレータ駆動信号ｐｐｅが高レベルになり、ＮＡＮＤゲート４５は単にインバータの役割のみを行う。この際、発振信号ｏｓｃが高レベルに遷移すると、伝達ゲート４３、４８はターンオンされ、伝達ゲート４４、４７はターンオフされ、ノードｄにあった低レベルがインバータ４２、伝達ゲート４３及びＮＡＮＤゲート４５を介してノードｂに伝達される。第一発振回数調節信号ｆｄ<ｉ>はレベルの変化がない。その後、発振信号ｏｓｃが低レベルに遷移すると、伝達ゲート４３、４８はターンオフされ、伝達ゲート４４、４７はターンオンされ、ノードｂの低レベルがインバータ４９を介してノードｄに伝達され、第一発振回数調節信号ｆｄ<ｉ>は高レベルに遷移する。
【００２６】
このような動作により、周波数分割器は、発振信号ｏｓｃの立下りエッジ(falling edge)で遷移する第一発振回数調節信号ｆｄ<ｉ>を生成する。このように生成された第一発振回数調節信号ｆｄ<ｉ>の各周期は、発振信号ｏｓｃの２倍、４倍および８倍になる。
【００２７】
図７は、発振信号ｏｓｃと第一発振回数調節信号ｆｄ１〜ｆｄ３の波形図である。第一発振回数調節信号ｆｄ１は、発振信号ｏｓｃの２倍の周期を有し、第一発振回数調節信号ｆｄ２は、発振信号ｏｓｃの４倍の周期を有し、第一発振回数調節信号ｆｄ３は、発振信号ｏｓｃの８倍の周期を有する。
【００２８】
図８は、図５のターミネーション制御器４５０を示す図である。このターミネーション制御器４５０は、発振決定部４７０、発振回数調節部４８０及び発振制御部４９０を含んで構成されている。
【００２９】
発振決定部４７０は、ヒューズのカッティングによってチャージポンピング回数を決定するための発振決定信号ｆ１、ｆ２を発生させる。
【００３０】
図８を参照すると、発振決定部４７０は、ヒューズ５１、５３、インバータ５２、５４、キャパシタＣ１、Ｃ２及びＮＭＯＳトランジスタＮ１、Ｎ２を含む。ヒューズ５１は、一端が電源電圧に接続され、他端がノードｅに接続される。ヒューズ５３は、一端が電源電圧に接続され、他端がノードｆに接続される。インバータ５２は、ノードｅの信号を反転させて発振決定信号ｆ１を出力し、インバータ５４は、ノードｆの信号を反転させて発振決定信号ｆ２を出力する。ＮＭＯＳトランジスタＮ１は、キャパシタＣ１と並列に接続され、ＮＭＯＳトランジスタＮ２は、キャパシタＣ２と並列に接続される。ＮＭＯＳトランジスタＮ１は、ノードｅと接地電圧との間に接続され、ゲートに発振決定信号ｆ１の入力を受け、ＮＭＯＳトランジスタＮ２は、ノードｆと接地電圧との間に接続され、ゲートに発振決定信号ｆ２の入力を受ける。キャパシタＣ１は、ノードｅと接地電圧との間に接続され、キャパシタＣ２は、ノードｆと接地電圧との間に接続される。
【００３１】
次に、発振決定部４７０の動作を説明する。ヒューズ５１、５３は、当初状態では連結されて用意されており、必要に応じて所望のヒューズ５１、５３がカットされる。例えば、内部電圧発生器のチャージポンピング回数（または時間）を調節する必要がない場合には、ヒューズ５１、５３が連結されたままの状態なので、発振決定信号ｆ１、ｆ２は、全て低レベルを維持している。オシレータ駆動信号ｐｐｅも、初期値が低レベルなので、発振制御信号ｏｓｃ＿ｃｔｒは、初期値として高レベルを有する。この場合、リングオシレータ３２０は、本来の動作をする。
【００３２】
もし、必要によってチャージポンピング回数（区間）を減らさなければならない場合には、ヒューズ５１、５３の一つまたは２つをカットしなければならない。ヒューズ５１、５３のカッティングによって発振決定信号ｆ１、ｆ２のレベルが決定されるが、ヒューズ５１がカットされると、発振決定信号ｆ１は高レベルになり、発振決定信号ｆ２は低レベルになる。ヒューズ５２がカットされると、発振決定信号ｆ２は高レベルになり、発振決定信号ｆ１は低レベルになる。ヒューズ５１、５２が全てカットされると、発振決定信号ｆ１、ｆ２が全て高レベルになる。
【００３３】
このようなヒューズ５１、５３のカッティングに応じて、チャージポンピング回数（時間）を決定することができる。ヒューズ５１、５３の代わりに外部から入力されるコマンドによってポンピング回数を変更することもできる。
【００３４】
さらに図８を参照すると、発振回数調節部４８０は、発振決定信号ｆ１、ｆ２をデコードして第二発振回数調節信号Ｍ１〜Ｍ３を発生させる。 発振回数調節部４８０は、インバータ５５、５６、ＮＡＮＤゲート５７〜５９及びインバータ６０〜６２を含んで構成されている。
【００３５】
インバータ５５は、発振決定信号ｆ１を反転させ、インバータ５６は、発振決定信号ｆ２を反転させる。ＮＡＮＤゲート５７は、発振決定信号ｆ１とインバータ５６の出力信号とを否定論理積演算し、ＮＡＮＤゲート５８は、発振決定信号ｆ２とインバータ５５の出力信号とを否定論理積演算し、ＮＡＮＤゲート５９は、発振決定信号ｆ１と発振決定信号ｆ２とを否定論理積演算する。インバータ６０は、ＮＡＮＤゲート５７の出力信号を反転させて第二発振回数調節信号Ｍ１を出力し、インバータ６１は、ＮＡＮＤゲート５８の出力信号を反転させて第二発振回数調節信号Ｍ２を出力し、インバータ６２は、ＮＡＮＤゲート５９の出力信号を反転させて第二発振回数調節信号Ｍ３を出力する。
【００３６】
チャージポンプが１回だけポンピングしようとする場合は、第二発振回数調節信号Ｍ１が高レベルであり、チャージポンプが２回だけポンピングしようとする場合は、第二発振回数調節信号Ｍ２が高レベルであり、チャージポンプが６回だけポンピングしようとする場合は、第二発振回数調節信号Ｍ３が高レベルである。
【００３７】
さらに図８を参照すると、発振制御部４９０は、オシレータ駆動信号ｐｐｅが高レベルの区間で、第一発振回数調節信号ｆｄ１〜ｆｄ３と第二発振回数調節信号Ｍ１〜Ｍ３を用いてリングオシレータの発振動作を中断させる発振制御信号ｏｓｃ＿ｃｔｒを発生させる。このような発振制御部４９０は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１０、ラッチ回路６３、インバータ６４、ＮＭＯＳトランジスタＮ３〜Ｎ９から構成される。
【００３８】
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１０は、電源電圧とノードｇとの間に直列に接続され、それぞれのゲートにオシレータ駆動信号ｐｐｅの入力を受ける。ラッチ回路６３は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１０の出力信号をラッチさせ、インバータ６４は、ラッチされた信号を反転させて発振制御信号ｏｓｃ＿ｃｔｒを出力する。ＮＭＯＳトランジスタＮ３、Ｎ４は、ノードｇと接地電圧との間に直列に接続され、ＮＭＯＳトランジスタＮ５、Ｎ６も、ノードｇと接地電圧との間に直列に接続され、ＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９も、ノードｇと接地電圧との間に直列に接続される。ＮＭＯＳトランジスタＮ３、Ｎ４とＮＭＯＳトランジスタＮ５、Ｎ６とＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９は、互いに並列に接続されている。
【００３９】
次に、発振制御部４９０の動作について図７を参照して説明する。図７に示すように、チャージポンプが１回ポンピングしようとする場合、オシレータ駆動信号ｐｐｅが高レベルで入力された状態で、第二発振回数調節信号Ｍ１が高レベルで入力されると、ＮＭＯＳトランジスタＮ２がターンオンされる。最初は第一発振回収調節信号ｆｄ１が低レベルなので、ＮＭＯＳトランジスタＮ４はターンオフされ、発振制御信号ｏｓｃ＿ｃｔｒは高レベルを維持する。その後、図７に示すように、発振信号ｏｓｃが１回トグル（１周期）した後、第一発振回数信号ｆｄ１が高レベルになると、ＮＭＯＳトランジスタＮ４がターンオンされ、発振制御信号ｏｓｃ＿ｃｔｒは低レベルで出力される。制御信号ｏｓｃ＿ｃｔｒが低レベルになると、リングオシレータが発振動作を中断し、チャージポンプ３４０はこれ以上チャージポンピングを行わない。その後、第一発振回数調節信号ｆｄ１がさらに低レベル、高レベルに遷移しても、発振制御信号ｏｓｃ＿ｃｔｒは低レベルから変化がない。この場合、チャージポンプは、１回だけチャージポンピングし、チャージポンピングを中断する。
【００４０】
チャージポンプが２回ポンピングしようとする場合、オシレータ駆動信号ｐｐｅが高レベルで入力された状態で、第二発振回数調節信号Ｍ２が高レベルで入力されると、ＮＭＯＳトランジスタＮ５がターンオンされる。その後、図７に示すように、発振信号ｏｓｃが２回トグル（２周期）した後、第一発振回数調節信号ｆｄ２が高レベルになると、ＮＭＯＳトランジスタＮ６がターンオンされ、発振制御信号ｏｓｃ＿ｃｔｒが低レベルで出力される。この場合、チャージポンプは２回だけチャージポンピングし、チャージポンピングを中断する。
【００４１】
チャージポンプが６回ポンピングしようとする場合、オシレータ駆動信号ｐｐｅが高レベルで入力された状態で、第二発振回数調節信号Ｍ３が高レベルで入力されると、ＮＭＯＳトランジスタＮ７がターンオンされる。第一発振回数調節信号ｆｄ２、ｆｄ３は同時に高レベルとなる時点で発振制御信号ｏｓｃ＿ｃｔｒが低レベルになるので、図７に示すように、発振信号ｏｓｃが６回トグル（６周期）した後、第一発振回数調節信号ｆｄ２が高レベルになる。すると、ＮＭＯＳトランジスタＮ９がまずターンオンされた後、ＮＭＯＳトランジスタＮ８がターンオンされ、発振制御信号ｏｓｃ＿ｃｔｒが低レベルで出力される。この場合、チャージポンプは６回だけポンピングし、チャージポンピングを中断する。
【００４２】
付け加えれば、周波数分割器をさらに連結してより多くの第一発振回数調節信号を発生させてチャージポンプのポンピング回数を制御することもできる。また、ウェーハ状態または完成品状態でチャージポンプのポンピング回数を変更させることもできる。
【００４３】
図９は、図３の内部電圧発生器のチャージポンピングによって発生する内部電圧ＶＰＰのレベル変化幅を示す波形図である。図９から、この発明の内部電圧発生器で発生した内部電圧ＶＰＰは、電圧レベルの変化幅が従来の内部電圧ＶＰＰのレベル変化幅より小さいことが分かる。すなわち、この発明の内部電圧発生器は、所定の回数だけチャージポンピングを行い、その後はチャージポンピングを中断させることにより、電圧レベルの変化幅の小さい内部電圧を発生させる。
【００４４】
このようなチャージポンピングは、アクティブ状態における動作の際にはオシレータ駆動信号が高レベルの区間でリングオシレータの駆動によって行われる。スタンバイ状態における動作の際には、オシレータ駆動信号が高レベルの区間でもリングオシレータの動作を中断させ、チャージポンピングを中断させる。
【００４５】
アクティブ状態とスタンバイ状態で動作の際に同一の内部電圧発生器を使用する場合と、アクティブ状態における動作の際に使用される内部電圧発生器とスタンバイ状態における動作の際に使用される内部電圧発生器をそれぞれ別々に使用する場合にも、スタンバイ状態における動作の際にのみオシレータの駆動信号が高レベルの区間でもリングオシレータの発振動作を中断させてチャージポンピングを中断させる。
【００４６】
以上説明したこの発明の技術的思想は、好適な実施例について具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、実施の態様を制限するものではないことに留意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明は、この発明の技術的思想の範囲内で様々な実施が可能であることを理解するであろう。
【図面の簡単な説明】
【００４７】
【図１】従来の内部電圧発生器の構成を示すブロック図である。
【図２】図１の内部電圧発生器で発生する内部電圧のレベル変化を示す電圧波形図である。
【図３】この発明の好適な実施態様に係る内部電圧発生器の構成を示すブロック図である。
【図４】図３のリングオシレータの構成を示す回路図である。
【図５】図３のオシレータ制御部の構成を示すブロック図である。
【図６】図５の周波数分割器の構成を示す回路図である。
【図７】図６から出力される信号の動作タイミング波形図である。
【図８】図５のターミネーション制御器の構成を示す回路図である。
【図９】図３の内部電圧発生器で発生する内部電圧のレベル変化を示す電圧波形図である。
【符号の説明】
【００４８】
１１０、３１０  …  レベル検出器、
１２０、３２０  …  リングオシレータ、
１３０、３３０  …  ポンプ制御部、
１４０、３４０  …  チャージポンプ、
４００  …  オシレータ制御部、
４１０〜４３０  …  周波数分割器、
４５０  …  ターミネーション制御器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006134552.tif 000008
【図７】
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【図８】
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【図９】
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