(57)【要約】【課題】  シリアルパラレル変換回路で高速動作させ、低消費電力化するとともに狭面積する。【解決手段】  絶縁基板上にマトリックス状に画素が配された表示部と、入力データをデータ処理回路で処理した後、各画素を順次駆動して該表示部に前記データ処理回路で処理した画像データを表示する駆動部とからなる表示装置１において、データ処理回路１６は、シリアル入力データが入力され該入力データのレベルより大きいレベルに変換するレベル変換回路と、前記レベル変換回路の出力データをシリアルパラレル変換する際、前記出力データをサンプリングする信号を単一の転送線路で転送し、転送されたデータをシリアルパラレルデータに変換するシリアルパラレル変換手段を有し、データ処理回路などのＤＦＦ回路の構成を簡略化し、狭面積化する。【選択図】図１
2006174139.tif 000002
【特許請求の範囲】
【請求項１】
シリアル入力データが入力され該入力データより大きいレベルに変換する第１のレベル変換回路と、
前記レベル変換回路の出力データをシリアルパラレル変換する際、前記出力データをサンプリングする信号を単一の転送線路で転送し、転送されたデータをシリアルパラレルデータに変換するシリアルパラレル変換手段と
を備えたデータ処理回路。
【請求項２】
前記シリアルパラレル変換手段は、ポジティブエッジトリガフリップフロップとネガティブエッジトリガフリップフロップを有し、複数のデータ系列を出力する
請求項１記載のデータ処理回路。
【請求項３】
前記フリップフロップはリセット機能を削除した構成とすることを特徴とする
請求項２記載のデータ処理回路。
【請求項４】
前記シリアルパラレル変換手段は前記フリップフロップを複数個設け、互いに位相をずらしてデータを取り込んだ後位相を調整して出力する
請求項１記載のデータ処理回路。
【請求項５】
前記データ処理回路は、前記シリアルパラレル変換手段の出力レベルを変換する第２のレベル変換回路を有する
請求項１記載のデータ処理回路。
【請求項６】
絶縁基板上にマトリックス状に画素が配された表示部と、入力データをデータ処理回路で処理した後、各画素を順次駆動して該表示部に前記データ処理回路で処理した画像データを表示する駆動部とからなる表示装置において、
シリアル入力データが入力され該入力データのレベルより大きいレベルに変換するレベル変換回路と、
前記レベル変換回路の出力データをシリアルパラレル変換する際、前記出力データをサンプリングする信号を単一の転送線路で転送し、転送されたデータをシリアルパラレルデータに変換するシリアルパラレル変換手段と
を有する表示装置。
【請求項７】
前記データ処理回路は、リセット機能付きと該リセット機能を削除したフリップフロップを有し、システムに応じて使い分ける
請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置などを駆動するためのデータを処理するデータ処理回路とこれを用いた表示装置に関し、さらに詳述すれば、液晶装置の信号処理回路にシリアルに入力されたディジタル表示信号をパラレルに変換するデータ処理回路及び表示装置を提供する。
【背景技術】
【０００２】
従来例としての液晶表示装置の表示ユニットは、たとえば液晶表示パネルと、データ処理回路、タイミングを発生する信号発生回路、水平駆動回路、垂直駆動回路、電源回路などの周辺回路で構成されていた。
データ処理回路では、信号発生回路から供給されるタイミング信号に応じて表示データが読み込まれ、この表示データを保持し水平駆動回路に供給していた。
水平駆動回路は、データ処理回路から供給された表示データをラッチした後、このラッチデータをＤＡ変換回路でアナログ信号に変換しタイミング信号に従ってアクティブマトリックス型ＬＣＤパネルの水平ラインに供給し、その結果、垂直駆動回路で選択された信号線との交点に表示データの電圧が供給されるように構成されていた。
アクティブマトリックス型ＬＣＤパネルでは、水平駆動回路と垂直駆動回路で順次選択された交点の表示データに応じた電圧が保持され、表示データに応じた文字、画像などが色表示される。
電源回路では、各回路に電源を供給するとともに、たとえば２種類あるいは４種類のコモン電圧（共通電極電圧；ＶＣＯＭ）を発生する。このコモン電圧は選択回路を介して垂直駆動回路に供給されて、制御回路から供給される制御信号に応じて１フィールドまたは１フレーム毎にコモン電圧とソース電圧が交互に反転されるようにされていた。
【０００３】
また、特許文献１（特開平７−５６５４３号公報）において、シリアルパラレル変換回路はクロック発生回路と３個のＤＦＦ（Ｄ型フリップフロップ）１〜ＤＦＦ３で構成され、クロック発生回路はクロックを制御する制御クロック（ＣＬＫ）とスタートパルスを選択信号（ＳＥＬ２）とした３ビットのシフトレジスタで構成されている。
このクロック発生回路はクロックと制御信号により、順次１ＣＫ（クロック）づつ遅延した３個のクロック信号（ＣＫ１，ＣＫ２，ＣＫ３）を発生している。
これらのクロック（ＣＫ１，ＣＫ２，ＣＫ３）のタイミングで上述のＤＦＦ１〜ＤＦＦ３にＲデータ、Ｇデータ、Ｂデータのシリアルデータがそれぞれセットされる。
したがって、たとえば上記ＤＦＦ１にはＲ(赤)色の映像信号が、ＤＦＦ２にはＧ（緑）色の映像信号が、またＤＦＦ３にはＢ（青）色の映像信号がそれぞれ保持されることになる。
【０００４】
これらの保持された各色（Ｒ，Ｇ，Ｂ）のデータはシフトレジスタから出力されるクロックに同期してさらにラッチ回路に転送される。
また水平ライン毎の色の並べ換えは、クロック発生回路の選択信号（ＳＥＬ２）のタイミングを変えることにより、ＲＧＢ順に並んで入力されるデータを、たとえばＧＢＲやＢＲＧなどに可変できるようにしている。しかしながら、シリアルパラレル変換回路で水平ラインのｏｄｄ，ｅｖｅｎラインを出力する回路構成などは開示してない。
一般に、従来のシリアルパラレル変換回路においては、データ信号のシリアルパラレル変換を行う高速な信号が２本必要であり、消費電力が増大する原因になっていた。これを解消するため、配線間の距離を離すと表示パネルの額縁が大きくなる欠点がある。
【０００５】
さらに、シリアルパラレル変換回路やシフトレジスタ回路、それ以外のディジタル回路にＤＦＦ回路がおおく使用されているが、一般にこれらのＤＦＦ回路はリセット機能を有していて、回路面積が増大していた。
これを克服するためにトランジスタサイズを小さくすると、回路動作マージンが少なくなる不具合を生じていた。
【特許文献１】特開平７−５６５４３号公報
【特許文献２】特開２００２−３１３０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、たとえば液晶表示装置などに使用されるシリアルパラレル変換回路では高速でデータを転送する必要があり、転送線路を２本用いてしかも逆位相で駆動していたため消費電力が大きかった。またディジタル信号処理でフリップフロップが多用されているため面積が大きくなっていて、この対策として素子のサイズを小さくすることが考えられるが、動作マージンが少なくなるという問題を生じる。
またシリアルパラレル変換回路やその他のディジタル信号処理回路に用いられるたとえばＤＦＦ（回路）は多くの素子で構成されていて、かつＤＦＦ回路の使用個数が多いためパネル表示装置の額縁の面積が増大する問題があった。
【課題を解決するための手段】
【０００７】
本発明のデータ処理回路は、シリアル入力データが入力され該入力データシリアル入力データを該入力データのレベルより大きいレベルに変換する第１のレベル変換回路と、前記レベル変換回路の出力データをシリアルパラレル変換する際、前記出力データをサンプリングする信号を単一の転送線路で転送し、転送されたデータをシリアルパラレルデータに変換するシリアルパラレル変換手段とを有する。
【０００８】
本発明の表示装置は、絶縁基板上にマトリックス状に画素が配された表示部と、入力データをデータ処理回路で処理した後、各画素を順次駆動して該表示部に前記データ処理回路で処理した画像データを表示する駆動部とからなる表示装置において、前記データ処理回路は、シリアル入力データが入力され該入力データのレベルより大きいレベルに変換するレベル変換回路と、前記レベル変換回路の出力データをシリアルパラレル変換する際、前記出力データをサンプリングする信号を単一の転送線路で転送し、転送されたデータをシリアルパラレルデータに変換するシリアルパラレル変換手段とを有する。
【発明の効果】
【０００９】
本発明のデータ処理回路は、高速動作の必要な回路ブロックを高電圧で動作させ、かつその範囲を最小に抑えることができる。また、大きな負荷のつくデータ処理回路部から水平駆動回路部へ出力するデータバスラインを低電圧振幅とすることができるため、大幅な低消費電力化が可能となる。
また本発明の表示装置は、リセット制御用のトランジスタを持ったＤＦＦ回路と削除したＤＦＦ回路をシステムに合わせて使い分けを行うことにより、狭面積、高解像度な駆動回路一体型表示装置を実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、図を用いて液晶表示装置の本発明の実施の形態例について説明する。
図１は本発明の液晶表示装置１０の全体構成を示すブロック図である。
液晶表示装置１０の構成は図１のブロック図に示すように、液晶パネル（表示ユニット）１１は液晶（有効表示エリア）パネル１２、その外周領域（額縁）に垂直駆動回路１３、２個の水平駆動回路１４Ａ，１４Ｂ、ＩｎｔｅｒＦａｃｅ１５、データ処理回路１６、データサンプリングパルス生成回路１７、水平駆動回路、垂直駆動回路用波形生成回路１８、電源回路などで構成されている。
さらに液晶パネル外部はセット電源、外部ＣＰＵ（マイクロコンピュータ）などで構成される。
【００１１】
液晶パネル１１の有効表示エリア１２は、マトリックス状に配列された液晶セルで構成され、この液晶セルはスイッチング素子であるポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；薄膜トランジスタ）と補助容量で構成されている。このＴＦＴを水平駆動回路１４Ａ，１４Ｂと垂直駆動回路１３を用いて駆動し、液晶に電界を印加し、その電界レベルに応じて光の透過率を可変する。
また、ＴＦＴのソースに印加される電圧は１フィールドまたは１フレーム毎に異なる電圧が供給され、ＶＣＯＭ電圧（共通電極電圧）を中心に正極性または負極性の反転信号となるように設定されている。
【００１２】
水平駆動回路１４Ａ，１４Ｂは、サンプリングラッチ１４−１Ａ，１４−１Ｂ、（第２）ラッチ１４−２Ａ，１４−２Ｂ、レベルシフタ１４−３Ａ，１４−３Ｂ、ＤＡＣ（ディジタル・アナログ変換器）１４−４Ａ，１４−４Ｂなどで構成されている。
サンプリングラッチ１４−１Ａ，１４−１Ｂはライン方向の画素に対してラスタ走査順に従い入力データをラッチする。
(第２)ラッチ１４−２Ａ，１４−２Ｂはサンプリングラッチから出力された（階調）データを水平走査の周期でラッチし、ライン単位で後段のレベルシフト回路に供給する。
レベルシフタ１４−３Ａ，１４−３Ｂは(第２)ラッチから出力されたデータを後段のＤＡＣが駆動できるレベルに変換し、出力する。このＤＡＣ１４−４Ａ，１４−４Ｂは一般にＮチャンネルやＰチャンネル型ＭＯＳトランジスタで構成されているため、ＤＡＣ１４−４Ａ、１４−４Ｂの入力をディジタル的に駆動できる信号レベル（電圧）に調整する必要がある。
ＤＡＣ１４−４Ａ，１４−４Ｂはレベルシフト回路から供給される階調データがディジタル信号として入力されるので、入力されたディジタル信号（データ）をアナログ信号に変換する。そして、入力ディジタルデータに応じたアナログ電圧を発生し、このアナログ電圧がタイミングに従って選択された液晶セルのＴＦＴのソースに供給される。
【００１３】
垂直駆動回路１３は、マトリック状に配列された液晶セルの行（ロー）線を順次選択して、上述のＴＦＴのゲートにゲートパルスを供給する。その結果、行（ロー）線と列（カラム）線の交点のＴＦＴを順次オン状態になり、液晶パネル（有効表示エリア）１２は、階調データに応じた画像が表示できる。
【００１４】
データ処理回路１６は、シリアルデータをＲＧＢのパラレルに変換するパラレルシリアル変換回路、また逆のシリアルパラレル変換回路レベル変換回路などで構成され、ＲＧＢの各データが水平レジスタ１４Ａ，１４Ｂのタイミング信号に応じて上述のサンプリングラッチ（１４−１Ａ，１４−１Ｂ）にそれぞれ転送される。
【００１５】
水平駆動回路、垂直駆動回路用波形生成回路１８は水平駆動回路１４Ａ，１４Ｂや垂直駆動回路１３にタイミング信号を供給し、水平走査、垂直走査などができるようにしている。
またＩｎｔｅｒｆａｃｅ（インターフェイス）１５から出力されたディジタル信号（データ）に応じてＶＣＯＭ電圧（共通電極電圧）を発生し、液晶パネルの各セルの共通電極にＶＣＯＭ電圧を供給する。
【００１６】
不図示のセット電源は液晶表示とその周辺回路に電圧を供給するだけでなく、セット全体に電圧を供給するようにしている。たとえば携帯電話装置全体に電源を供給している。
不図示のＣＰＵ（マイクロコンピュータ）はたとえば携帯電話装置などのセットのシステム制御を行い、またＩｎｔｅｒｆａｃｅ１５にたとえばＶＣＯＭ調整用データやガンマ補正用データなども転送するようにしている。さらに、ＳＴＢ（スタンバイ）時の電源オン／オフ制御し、スタンバイ時に液晶表示装置のＶＣＯＭＤｒｉｖｅｒやその他の回路電源に電圧を供給することを停止する。またスタンバイ期間が解除すると、電圧をＶＣＯＭＤｒｉｖｅｒやその他の回路電源に供給するようにしている。
【００１７】
つぎに図１に示した液晶表示装置１０の動作について説明する。
通常動作のとき、外部ＣＰＵの制御信号により、水平駆動回路１４Ａ，１４Ｂ、垂直駆動回路１３やその他の回路電源に電圧が供給される。またこれ以外の回路もセット電源から電圧が供給され動作状態となる。
Ｉｎｔｅｒｆａｃｅ１５に内蔵された記憶手段は電源立ち上がり時にリセットされ、その後データ処理回路のＧ駆動回路、ＲＢ駆動回路やＶＣＯＭ駆動回路に供給し、各色（Ｒ，Ｇ，Ｂ）のガンマ補正を設定するとともにＶＣＯＭ電圧も設定する。
【００１８】
一方、画像入力データがデータ処理回路１６に入力され、ＲＧＢの小信号振幅データはデータ処理回路１６でレベルシフトして大信号振幅データに変換した後ＲＢＧデータはシリアルパラレル変換される。さらにこのデータ処理回路１６のＲＧＢデータの信号処理において、小振幅データに再度レベルシフトし、ＯＤＤとＥＶＥＮの水平ラインに対応して２系統のデータを出力するようにしている。
【００１９】
小信号振幅に変換されたデータが水平駆動回路に供給され、入力データがサンプリングラッチ１４−１Ａ，１４−１Ｂでラッチされた後、第２ラッチ１４−２Ａ，１４−２Ｂに転送され、つぎにレベルシフタ１４−３Ａ，１４−３Ｂでレベル変換された後、ＤＡＣ１４−４Ａ，１４−４Ｂでアナログ信号に変換され液晶セルのＴＦＴのソースに水平タイミング信号に従って供給される。また垂直タイミング信号に従って列（ロー）線が垂直方向に順次駆動され、水平駆動回路１４Ａ，１４ＢのＤＡＣ１４−４Ａ，１４−４Ｂから出力された信号レベルに応じて画像が表示される。
【００２０】
以上述べたように、データ処理回路を用いた駆動回路一体型表示装置において、データ処理回路を用いてシリアルパラレル変換を行うと、高速なデータ処理を低消費電力で行うことができ、また高解像度の駆動回路一体型表示装置を実現できる。
【００２１】
図２に本発明の実施形態例であるデータ処理回路１６に構成されるシリアルパラレル変換回路３１のブロック構成図を示す。
このシリアルパラレル変換回路３１は、上述した本発明は従来の問題を克服して、絶縁基板上に高速なデータサンプリング回路を低消費電力で実現するものであり、高解像度、低消費電力な駆動回路一体型表示装置を実現するものである。
【００２２】
図２のシリアルパラレル変換回路３１の構成例は、シリアルに入力されたディジタル表示信号を入力信号振幅(Ｖ１)より大きな電圧振幅(Ｖ２)にレベル変換する第１のレベルシフト回路３３と、このレベルシフトされたデータ信号をパラレルデータに変換するシリアルパラレル変換回路３４と、このパラレル変換された信号をより低い電圧振幅(Ｖ３)に変換する第２のレベルシフト回路３５Ａ，３５Ｂ、さらに出力バッファ回路３６Ａ，３６Ｂなどで構成される。
この回路構成により、高速動作の必要な回路ブロックを高電圧で動作させ、かつその範囲を最小に抑えることができる。また、大きな負荷のつくデータ処理回路部から水平駆動回路部へ出力するデータバスラインを低電圧振幅とすることができるため、大幅な低消費電力化が可能となる。
【００２３】
図２と図３（Ａ）に示した実施形態例は図１のシリアルパラレル変換回路を詳細に示したものである。図２の上部に位置する回路と図３（Ａ）のＤＦＦ−１回路の信号経路で変換処理する出力はout-oddに接続され、また図２の下部に位置する回路と図３（Ａ）のＤＦＦ−２回路の信号経路で変換処理する回路の出力はout-evenに接続されており、それぞれシリアルで入力されるデータを奇数ラインと偶数ラインに分かれるよう変換を行っている。
上述した奇数ラインと偶数ラインに分けてシリアルデータを出力するため、シリアルパラレル変換回路３４において、図２の上部に位置する回路は図３（Ａ），（Ｂ）に示すように、ポジティブエッジトリガ型ＤＦＦ−１回路を用い、サンプリング信号の立ち上がりエッジに同期してデータを読み込み、その値を出力させる回路である。
図２の下部に位置する回路は図３（Ａ），（Ｃ）に示すように、ネガティブエッジトリガ型ＤＦＦ−２回路を用い、サンプリング信号の立ち下がりエッジに同期してデータを読み込み、その値を出力させる回路である。
【００２４】
これに対して、従来はこの回路を２つ並べてシリアルパラレル変換処理していた。そのため、早い周波数で動作し、大きな負荷の付くサンプリング信号が逆相で２本必要になり、それらを並べて配置すると配線間容量が２倍に見えるため、消費電力を増大させている原因となっていた。
また、消費電力を抑えるために離れて配置させると、パネル表示周辺の外周部の額縁が大きくなってしまい、問題の解決が困難であった。
【００２５】
図３（Ｃ）に示したネガティブエッジトリガ型のＤＦＦ−２回路は，サンプリング信号の立ち下がりエッジに同期してデータを読み込み、その値を出力させる回路である。このネガティブエッジトリガ型ＤＦＦ−２回路を配置し、前述したポジティブエッジトリガ型のＤＦＦ−１回路と並べることにより、シリアルパラレル変換に用いる高速なサンプリング信号を1本で動作させることが可能になり、逆相の信号を必要としないため低消費電力、また信号が1本で済むことから液晶表示装置などの狭額縁を実現できる。
このＤＦＦ−１回路とＤＦＦ−２の回路構成はリセット付きの回路構成でも良いが、さらに液晶表示装置などのシステムのシリアルパラレル変換回路に使用する場合はリセット機能を削除した回路構成でも良い。このＤＦＦ−１回路、ＤＦＦ−２回路の具体回路構成例については後で詳細に述べる。
【００２６】
図４は液晶表示装置の８色モード時において、更なる低消費電力化を行うために、最上位ビット用サンプリングパルスと下位ビット用サンプリングパルスを分離して配置する配置図を示したものである。
サンプリングパルス生成回路５１（１７）の最上位ビットの出力端子は、最上位ビットデータ処理回路５３の入力に接続され、また下位ビットの出力端子は、下位ビットデータ処理回路５２，５４，５５にそれぞれ接続されている。
データサンプリング用のパルスは、周期が速いため配線を長く引くと配線容量が大きくなり、消費電力が増大する。ここでは、最上位ビットデータ処理回路をサンプリングパルス生成回路(Timing Generator)の近くにまとめて配置することにより、８色モード時のサンプリングパルスの充放電電流を極力低減させ、低消費電力を実現する回路構成である。
【００２７】
以上述べたように、データ処理回路を用いた駆動回路一体型表示装置において、上述したデータ処理回路を用いてシリアルパラレル変換を行うと、高速なデータ処理を低消費電力で行うことができ、また高解像度の駆動回路一体型表示装置を実現できる。
【００２８】
図５に図３、図４に示したＤＦＦ回路の具体回路構成例を示した。またこのＤＦＦ回路はこのデータ処理回路（１６）に限定されるものではなく、表示装置などにおいても他のディジタル処理回路で多用されているＤＦＦ回路に適用されるものである。
本発明は従来の問題を克服して、絶縁基板上に形成する信号処理回路を狭面積で実現するものであり，高解像度な駆動回路一体型表示装置を実現するものである。
【００２９】
図５に本発明に用いたリセット制御用トランジスタの削除を行ったD-Flip Flopとリセット制御用トランジスタを持ったD-Flip Flopの回路構成例を示す。
図５（Ａ）にリセット制御用トランジスタを持ったＤＦＦ回路の回路構成例を示す。
ＣＫ（クロック）が供給される端子がＰＭＯＳトランジスタＱ１のゲートとＮＭＯＳトランジスタＱ２のゲートに接続され、ＰＭＯＳトランジスタＱ１のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＱ２のドレインに接続され、このソースは電源ＶＳＳに接続される。このＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２でインバータが構成され、ＣＫの反転信号を生成している。
【００３０】
ＤＦＦ回路の入力データＤの供給端子は、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ６のゲートに接続され、ＰＭＯＳトランジスタＱ３のソースは電源ＶＤＤに接続され、このドレインはＰＭＯＳトランジスタＱ４のソースに接続される。ＰＭＯＳトランジスタＱ４のドレインはＮＭＯＳトランジスタＱ５のドレインに接続され、ＮＭＯＳトランジスタＱ５のソースはソースが電源ＶＳＳに接続されているＮＭＯＳトランジスタＱ６のドレインに接続されている。ＰＭＯＳトランジスタＱ４はＣＫで駆動され、ＮＭＯＳトランジスタＱ５はｘＣＫ（ＣＫの反転信号）で駆動されスイッチを構成している。
即ちこの回路はスイッチ付きインバータ（Ａ）を構成している。
【００３１】
ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ１０のゲートは共通接続され、ＰＭＯＳトランジスタＱ７のソースは電源ＶＤＤに接続され、このドレインはＰＭＯＳトランジスタＱ８のソースに接続される。ＰＭＯＳトランジスタＱ８のドレインはＮＭＯＳトランジスタＱ９のドレインに接続され、ＮＭＯＳトランジスタＱ９のソースはソースが電源ＶＳＳに接続されているＮＭＯＳトランジスタＱ１０のドレインに接続されている。
即ちこの回路もスイッチ付きインバータ（Ｂ）を構成している。
【００３２】
さらにＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ９のゲートは共通接続されＣＫ（クロック）が供給される。ＮＭＯＳトランジスタＱ５とＰＭＯＳトランジスタＱ８のゲートは共通接続されてＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトランジスタＱ２のドレインの共通接続端子に接続され、ｘＣＫ（反転クロック）が供給される。
この結果、上述のインバータＡとインバータＢはＣＫの“Ｈ”と“Ｌ”レベルに応じて切換えられるようになっている。
【００３３】
ＰＭＯＳトランジスタＱ１１のソースは電源ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３のゲートに接続され、ゲートにはｒｅｓｅｔ（リセット）信号が供給される。ＰＭＯＳトランジスタＱ１２のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＱ１３のドレインに接続され、このＮＭＯＳトランジスタＱ１３のソースは電源ＶＳＳに接続されている。ＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３はインバータＣを構成し、ＰＭＯＳトランジスタＱ１１でリセットされる。
さらに、ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５の共通接続されたドレインはＰＭＯＳトランジスタＱ８とＮＭＯＳトランジスタＱ９の共通接続されたドレインとＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３の共通接続されたゲートに接続されている。
ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ１０の共通接続されたゲートはＰＭＯＳトランジスタＱ１２とＮＭＯＳトランジスタＱ１３の共通接続されたドレインに接続されている。
これでＤＦＦ回路のマスター部が構成される。
【００３４】
つぎに、ＤＦＦ回路のスレーブ部を構成する回路（ＰＭＯＳトランジスタＱ３ＡからＮＭＯＳトランジスタ１３Ａまでの接続構成）はマスター部の回路構成と基本的に同じで、クロックの入力がそれぞれ反転されている。
即ち、インバータＡから出力されるｘＣＫ（反転クロック）がＰＭＯＳトランジスタ４ＡとＮＭＯＳトランジスタＱ９Ａの共通接続されたゲートにそれぞれ供給され、ＣＫがＮＭＯＳトランジスタＱ５ＡとＰＭＯＳトランジスタ８Ａの共通接続されたゲートにそれぞれ供給されている。
【００３５】
ＰＭＯＳトランジスタＱ３Ａ，ＰＭＯＳトランジスタＱ４ＡとＮＭＯＳトランジスタＱ５Ａ，ＮＭＯＳトランジスタＱ６Ａでスイッチ付きインバータＤを構成し、ＰＭＯＳトランジスタＱ７Ａ，ＰＭＯＳトランジスタＱ８ＡとＮＭＯＳトランジスタＱ９Ａ，ＮＭＯＳトランジスタＱ１０Ａでスイッチ付きインバータＥを構成する。
またＰＭＯＳトランジスタＱ１１Ａ、ＰＭＯＳトランジスタＱ１２ＡとＮＭＯＳトランジスタＱ１３ＡはリセットつきのインバータＦを構成する。
【００３６】
スレーブ部の出力段を構成するＰＭＯＳトランジスタＱ１５とＮＭＯＳトランジスタＱ１６の共通接続されたゲートはインバータＦの出力に接続される。ＰＭＯＳトランジスタＱ１５のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＱ１６のドレインに接続され、ＤＦＦ回路のｘＱ（Ｑの反転信号）を出力する。このＮＭＯＳトランジスタＱ１６のソースは電源ＶＳＳに接続されている。このＰＭＯＳトランジスタＱ１５とＮＭＯＳトランジスタＱ１６でインバータＧを構成する。
また、ＰＭＯＳトランジスタＱ１２ＡとＮＭＯＳトランジスタＱ１３Ａの共通接続されたゲートはインバータＨを構成するＰＭＯＳトランジスタＱ１７とＮＭＯＳトランジスタＱ１８の共通接続されたゲートに接続されている。
ＰＭＯＳトランジスタＱ１７のソースは電源ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタＱ１８のドレインに接続され、ＤＦＦ回路のＱデータを出力する。このＮＭＯＳトランジスタＱ１８のソースは電源ＶＳＳに接続されている。
【００３７】
上述した図５（Ａ）に示す回路がリセット制御用のトランジスタ（Ｑ１１，Ｑ１１Ａ）を備えたD-Flip Flop（ＤＦＦ回路）であり、電源立ち上げ時に出力電位ＱをLレベルに確定させるためにreset入力端子をゲート入力、電源ＶＤＤをソース、ラッチ部にドレインを接続したＰＭＯＳトランジスタを配置している。
このことにより、電源立ち上げ時にresetが“Ｌ”レベルの時、出力データＱの電位には一意的に“Ｌ”レベルが出力される。
【００３８】
つぎに図５（Ａ）に示すＤＦＦ回路７０の動作について図６（Ａ）に示すタイミングチャートを参照しながら説明する。
時刻ｔ０で入力データＤが“Ｌ”レベルのとき、ＣＫが“Ｈ”レベルに立ち上がると、ＰＭＯＳトランジスタＱ４のゲートは“Ｈ”レベルでオフ状態となり、またＮＭＯＳトランジスタＱ５のゲートは“Ｌ”レベルとなるから、オフ状態となる。その結果ＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４、ＮＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６で構成するインバータＡはオフ状態となる。
一方、ＰＭＯＳトランジスタＱ８のゲートは“Ｌ”レベルであるから、オン状態となり、またＮＭＯＳトランジスタＱ９のゲートは“Ｈ”レベルであるからオン状態となる。
その結果インバータを構成するＰＭＯＳトランジスタＱ７、ＰＭＯＳトランジスタＱ８、ＮＭＯＳトランジスタＱ９、ＮＭＯＳトランジスタＱ１０で構成するインバータＢはオン状態となる。
【００３９】
最初ＤＦＦ回路はリセット用トランジスタ、ＰＭＯＳトランジスタＱ１１とＰＭＯＳトランジスタＱ１１Ａがオン状態に設定されるので、ｎｏｄｅＡは“Ｈ”レベルしたがってその反転であるｎｏｄｅＢは“Ｌ”レベルとなる。このとき、インバータＢを構成するＰＭＯＳトランジスタＱ７、ＰＭＯＳトランジスタＱ８、ＮＭＯＳトランジスタＱ９、ＮＭＯＳトランジスタＱ１０はオン状態であるので、インバータＢとインバータＣでラッチを構成する。したがって、ＰＭＯＳトランジスタＱ８のドレインは“Ｈ”レベルとなる。したがってｎｏｄｅＡは“Ｈ”レベルに維持される。
この状態でＣＫが“Ｈ”レベルのときＮＭＯＳトランジスタＱ５Ａはオン状態、ＰＭＯＳトランジスタＱ４Ａのゲートは“Ｌ”レベルであるのでオン状態で、インバータＤを構成するＰＭＯＳトランジスタＱ３Ａ、ＰＭＯＳトランジスタＱ４Ａはオン状態となり、ｎｏｄｅＢの“Ｌ”レベルがインバータＣの入力に供給されて、ｎｏｄｅＣは“Ｈ”レベルとなる。
一方、ＰＭＯＳトランジスタＱ８Ａ、ＮＭＯＳトランジスタＱ９Ａはオフ状態となり、インバータＥを構成するＰＭＯＳトランジスタＱ７Ａ、ＰＭＯＳトランジスタＱ８Ａ、ＮＭＯＳトランジスタＱ９Ａ、ＮＭＯＳトランジスタＱ１０Ａはオフ状態となる。
ｎｏｄｅＣが“Ｈ”レベルであるのでインバータＦを構成するＰＭＯＳトランジスタＱ１２ＡとＮＭＯＳトランジスタＱ１３Ａの出力であるｎｏｄｅＤは“Ｌ”レベルとなる。
さらに、ｎｏｄｅＣは“Ｈ”レベルであるのでインバータＨを構成するＰＭＯＳトランジスタＱ１７とＮＭＯＳトランジスタＱ１８の出力Ｑは“Ｌ”レベルとなる。
【００４０】
この状態は時刻ｔ１まで維持される。時刻ｔ２になると、入力データＤが“Ｌ”レベルから“Ｈ”レベルへ遷移する。すると、ＣＫは“Ｌ”レベルであるから今度はインバータＡを構成するＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６がオン状態となり、ｎｏｄｅＡは“Ｌ”レベルとなる。ｎｏｄｅＡが“Ｌ”レベルになると、ｎｏｄｅＢは“Ｈ”レベルとなる。
しかしｎｏｄｅＣはインバータＤを構成するＰＭＯＳトランジスタＱ４ＡとＮＭＯＳトランジスタＱ５Ａがオフ状態であるので、ｎｏｄｅＢの“Ｈ”レベルはｎｏｄｅＣに転送されない。またインバータＥを構成するＰＭＯＳトランジスタＱ７Ａ、ＰＭＯＳトランジスタＱ８Ａ、ＮＭＯＳトランジスタＱ９Ａ、ＮＭＯＳトランジスタ１０Ａはオン状態であり、次段のインバータＦとラッチを構成するので、ｎｏｄｅＣは“Ｈ”レベル、ｎｏｄｅＤは“Ｌ”レベルを維持する。
【００４１】
時刻ｔ３になると、ＣＫは“Ｌ”レベルから“Ｈ”レベルに遷移する。ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５はオフ状態となり、インバータＡはオフ状態となる。一方ＰＭＯＳトランジスタＱ８とＮＭＯＳトランジスタＱ９はオン状態となるので、インバータＢはオン状態となる。時刻ｔ３で入力データＤは“Ｈ”レベルであるが、インバータＡには取り込められない。インバータＢとインバータＤはオン状態であるので、ｎｏｄｅＡとｎｏｄｅＢは時刻ｔ３の直前のデータのレベルを維持する。
ｎｏｄｅＢが“Ｈ”レベルで、ＮＭＯＳトランジスタＱ５Ａがオン状態であるので、ｎｏｄｅＣが“Ｌ”レベルに遷移する。これに伴いインバータＦの出力であるｎｏｄｅＤは“Ｈ”レベルにまたインバータＨの出力Ｑは“Ｈ”レベルとなる。
【００４２】
時刻ｔ４において、ｎｏｄｅＡは“Ｌ”レベル、ｎｏｄｅＢは“Ｈ”レベルを維持し、ｎｏｄｅＣは“Ｌ”レベル、ｎｏｄｅＤは“Ｈ”レベルを維持する。そして出力データＤは“Ｈ”レベルである。
【００４３】
時刻ｔ５になると、入力データＤは“Ｈ”レベルから“Ｌ”レベルに遷移する。このときＣＫは“Ｌ”レベルであるので、インバータＡがオン状態、インバータＢがオフ状態となる。この結果入力データＤの“Ｈ”レベルがインバータＡに取り込まれ、ｎｏｄｅＡは“Ｈ”レベルになり、そのデータがインバータＣで反転されてｎｏｄｅＢは“Ｈ”レベルとなる。しかし、インバータＤはオフ状態であるので、ｎｏｄｅＢのデータはインバータＤには転送されない。
この時刻でインバータＥとインバータＦはオン状態であるので、それ以前のデータを維持している。すなわち、ｎｏｄｅＣは“Ｌ”レベル、ｎｏｄｅＤは“Ｈ”レベルである。
【００４４】
時刻ｔ６になると、入力データＤは“Ｌ”レベルで、ＣＫが“Ｌ”レベルから“Ｈ”レベルに遷移する。インバータＡはオフ状態、インバータＢはオン状態となり、入力データＤはインバータＡには取り込められない。インバータＢとインバータＣでラッチを構成し以前のデータを維持し、ｎｏｄｅＡは“Ｈ”レベル、ｎｏｄｅＢは“Ｌ”レベルである。
しかしインバータＤがオン状態であるので、ｎｏｄｅＢの“Ｌ”レベルがインバータＤに取り込められ、その出力であるｎｏｄｅＣが“Ｈ”レベルとなりさらにインバータＦに転送される。インバータＦの出力は“Ｌ”レベルとなり、ｎｏｄｅＤは“Ｌ”レベルとなる。一方ｎｏｄｅＣの“Ｈ”レベルがインバータＨに転送され、出力Ｑは“Ｌ”レベルになる。
時刻ｔ７の動作は時刻ｔ１と同じであり、時刻ｔ６のデータを維持する。
【００４５】
図６（Ｂ）にはネガティブエッジトリガＤＦＦ回路のタイミングチャートを示した。これは図６（Ａ）のＣＫを逆位相にしたものであるので説明は省略する。
【００４６】
一方、図５（Ｂ）に示す回路がリセット制御用のトランジスタを削除したD-Flip Flop(回路)を示した。このＤＦＦ回路は図５（Ａ）に示した回路のリセット用ＰＭＯＳトランジスタ（Ｑ１１，Ｑ１１Ａ）を削除した以外は同じ回路構成である。
この回路においては上記のリセット制御のトランジスタが存在しないため，電源立ち上げ時には出力Ｑの値は不確定である。しかし、電源が安定した後は、上述したＤＦＦ回路と同じ動作をする。したがってこの動作説明は省略する。
【００４７】
つぎに、図７に水平駆動回路用波形生成回路にリセット制御用トランジスタ付きのＤＦＦ回路を用いた場合のタイミングチャート図を示す。
もしリセット制御用トランジスタを削除したＤＦＦ回路を使用した場合、ＤＦＦ回路によって生成されるＨＳＴ（水平スタート信号）とＨＣＫ（水平駆動回路クロック）に関して電源立ち上がり時の電位が不確定となる。この場合、図７に示した水平駆動回路のパルス転送回路は、本来ＨＳＴの立ち上がりを検知してＨＣＫの周期に合わせて点順次駆動を行っていく回路であるが、リセット制御トランジスタを削除したＤＦＦ回路を用いた場合、全段駆動を行ってしまい不具合が発生するので、これに変わってリセット制御用トランジスタ付きのＤＦＦ回路を使用すると良い。
【００４８】
図８にシフトレジスタ（Ｒ，Ｌ）１００とその具体回路構成の実施形態例を示す。
図８（Ｂ）に示すシフトレジスタの回路構成に付いて述べる。
ＰＭＯＳトランジスタＱ１０４のソースが電源ＶＤＤ２に接続され、ドレインはＰＭＯＳトランジスタＱ１０３のソースに接続されている。ＰＭＯＳトランジスタＱ１０４のゲートはデータ出力端子ｏｕｔに接続され、ＰＭＯＳトランジスタＱ１０３のゲートは入力データｉｎが供給される。
ＰＭＯＳトランジスタＱ１０３のドレインはＮＭＯＳトランジスタＱ１０１とＮＭＯＳトランジスタＱ１０２の共通接続されたドレインに接続されている。
また、ＮＭＯＳトランジスタＱ１０１とＮＭＯＳトランジスタＱ１０２のソースは共に電源ＶＳＳに接続され、ＮＭＯＳトランジスタＱ１０１のゲートには入力データｉｎが供給される。ＮＭＯＳトランジスタＱ１０２のゲートはＰＭＯＳトランジスタＱ１０４のゲートに接続される。
【００４９】
ＰＭＯＳトランジスタＱ１０３のドレインはＰＭＯＳトランジスタＱ１０５のゲートと、ＮＭＯＳトランジスタＱ１０８とＰＭＯＳトランジスタＱ１０９の共通接続されたゲートとＰＭＯＳトランジスタＱ１０７のドレインにそれぞれ接続される。ＰＭＯＳトランジスタＱ１０５のソースとＮＭＯＳトランジスタＱ１０６のドレインが接続され、ＰＭＯＳトランジスタＱ１０５のドレインとＮＭＯＳトランジスタＱ１０６のソースが接続されこの共通接続点にＣＫ（クロック）が供給される。
ＰＭＯＳトランジスタＱ１０７とＰＭＯＳトランジスタＱ１０９のソースは電源ＶＤＤ２に接続されている。ＰＭＯＳトランジスタＱ１０７のゲートはｒｓｔ（リセット）信号が供給される。
ＰＭＯＳトランジスタＱ１０９のドレインはＮＭＯＳトランジスタＱ１０８のドレインとＮＭＯＳトランジスタＱ１０６のゲートに接続され、ＮＭＯＳトランジスタＱ１０８のソースは電源ＶＳＳに接続されている。
【００５０】
ＰＭＯＳトランジスタＱ１０５のソースとＮＭＯＳトランジスタＱ１０６のドレインの共通接続点が次段のラッチ回路に接続される。
ラッチ回路はインバータを２個用いて構成されていて、具体的にはＮＭＯＳトランジスタＱ１１０，ＮＭＯＳトランジスタＱ１１２とＰＭＯＳトランジスタＱ１１１，ＰＭＯＳトランジスタＱ１１３で構成されている。
ＮＭＯＳトランジスタＱ１１０とＰＭＯＳトランジスタＱ１１１のゲートは共通接続され、ＰＭＯＳトランジスタＱ１１１のソースが電源ＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＱ１１０のドレインに接続され、このＮＭＯＳトランジスタＱ１１０のソースは電源ＶＳＳに接続されて、インバータを構成している。
また、ＮＭＯＳトランジスタＱ１１２とＰＭＯＳトランジスタＱ１１３ゲートは共通接続され、ＰＭＯＳトランジスタＱ１１３のソースが電源ＶＤＤ２に接続され、ドレインがＮＭＯＳトランジスタＱ１１２のドレインに接続され、このＮＭＯＳトランジスタＱ１１２のソースは電源ＶＳＳに接続され、インバータを構成している。
ＮＭＯＳトランジスタＱ１１０とＰＭＯＳトランジスタＱ１１１の共通接続されたゲートがＮＭＯＳトランジスタＱ１１２のドレインとＰＭＯＳトランジスタＱ１１３のドレインに共通接続（ｎｏｄｅＢ）され、ＮＭＯＳトランジスタＱ１１０とＰＭＯＳトランジスタＱ１１１の共通接続されたドレインがＮＭＯＳトランジスタＱ１１２のゲートとＰＭＯＳトランジスタＱ１１３のゲートの共通接続点（ｎｏｄｅＣ）に接続される。
【００５１】
ＮＭＯＳトランジスタＱ１１２のゲートとＰＭＯＳトランジスタＱ１１３のゲートの共通接続点はリセット用ＰＭＯＳトランジスタＱ１１４のドレインが接続され、このソースは電源ＶＤＤ２に接続され、またゲートにはｒｓｔ（リセット）信号が供給される。
【００５２】
ＮＭＯＳトランジスタＱ１１２のドレインとＰＭＯＳトランジスタＱ１１３のドレインの共通接続点（ｎｏｄｅＢ）はＮＭＯＳトランジスタＱ１１５のゲートとＰＭＯＳトランジスタＱ１１６のゲートに接続され、ＮＭＯＳトランジスタＱ１１５のソースは電源ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＱ１１６のドレインに接続される。ＰＭＯＳトランジスタＱ１１６のソースは電源ＶＤＤ２に接続され、インバータを構成している。
【００５３】
ＮＭＯＳトランジスタＱ１１５のドレインとＰＭＯＳトランジスタＱ１１６のドレインの共通接続点はＮＭＯＳトランジスタＱ１１７のゲートとＰＭＯＳトランジスタＱ１１８のゲートに接続され、ＮＭＯＳトランジスタＱ１１７のソースは電源ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＱ１１８のドレインに接続される。ＰＭＯＳトランジスタＱ１１８のソースは電源ＶＤＤ２に接続され、インバータを構成している。
【００５４】
つぎにこのシフトレジスタの動作を図９を参照しながら説明する。
時刻ｔ０において、入力データｉｎが“Ｌ”レベルで、出力ｏｕｔが“Ｌ”とする。
このとき、ＰＭＯＳトランジスタＱ１０３とＰＭＯＳトランジスタＱ１０４はオン状態となるので、ｎｏｄｅＡは“Ｈ”レベルになる。このときＣＭＯＳスイッチを構成するＰＭＯＳトランジスタＱ１０５とＮＭＯＳトランジスアタＱ１０６はオフ状態であるので、ＣＫ（クロック）データはラッチを構成するインバータＰＭＯＳトランジスタＱ１１１とＮＭＯＳトランジスタＱ１１０には取り込められない。すなわち、この時刻では以前のデータを維持して、ｎｏｄｅＡは“Ｈ”レベル、ｎｏｄｅＢは“Ｌ”レベルを維持している。
【００５５】
時刻ｔ１において、入力データｉｎが“Ｈ”レベルになると、ＮＭＯＳトランジスタＱ１０１がオン状態となり、ｎｏｄｅＡは“Ｌ”レベルに遷移する。しかし、時刻ｔ０からｔ２の期間ＣＫが“Ｌ”レベルであるのでラッチのインバータを構成するＰＭＯＳトランジスタＱ１１１、ＮＭＯＳトランジスタＱ１１０とＰＭＯＳトランジスタＱ１１３、ＮＭＯＳトランジスタＱ１１２は以前のデータを保持したままであり、その結果ｎｏｄｅＢは“Ｌ”レベル、ｎｏｄｅＣは“Ｈ”レベルである。
【００５６】
時刻ｔ２になると、入力データｉｎは“Ｈ”レベルで、ＣＫは“Ｌ”レベルから“Ｈ”レベルに遷移する。このとき、ｎｏｄｅＡは“Ｌ”レベルを保持している。しかし、ＣＭＯＳスイッチのＰＭＯＳトランジスタＱ１０５とＮＭＯＳトランジスタＱ１０６はオン状態であるので、ＣＫデータの“Ｈ”レベルがラッチのインバータを構成するＰＭＯＳトランジスタＱ１１１、ＮＭＯＳトランジスタＱ１１０に入力される。その結果、ｎｏｄｅＢは“Ｈ”レベル、ｎｏｄｅＣは“Ｌ”レベルとなる。
【００５７】
時刻ｔ３において、入力データＤは“Ｌ”レベル、ＣＫは“Ｌ”レベルとなる。このときｎｏｄｅＡが“Ｈ”レベルとなり、ＣＭＯＳスイッチのＰＭＯＳトランジスタＱ１０５とＮＭＯＳトランジスタＱ１０６はオフ状態となるが、オフ状態の直前のＣＫデータをラッチのインバータを構成するＰＭＯＳトランジスタＱ１１１、ＮＭＯＳトランジスタＱ１１０とＰＭＯＳトランジスタＱ１１３、ＮＭＯＳトランジスタＱ１１２で取り込むのでｎｏｄｅＢは“Ｌ”レベルにまたｎｏｄｅＣは“Ｈ”レベルに遷移し、その状態を維持する。その結果出力端子ｏｕｔのデータは“Ｌ”レベルになる。
【００５８】
時刻ｔ４において、データｉｎは“Ｌ”レベル、出力データｏｕｔも“Ｌ”レベルであるので、ＰＭＯＳトランジスタＱ１０３とＰＭＯＳトランジスタＱ１０４はオン状態で、ｎｏｄｅＡは“Ｈ”レベルとなり、ＣＭＯＳスイッチを構成するＰＭＯＳトランジスタＱ１０５とＮＭＯＳトランジスタＱ１０６はオフ状態で、ｎｏｄｅＣとｎｏｄｅＤは時刻ｔ３の状態を時刻ｔ０と同じ状態を維持している。
このように、図８に示したシフトレジスタ（ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  Ｒ，Ｌ）は入力データｉｎ（ＨＳＴ；水平スタート信号）でＣＭＯＳスイッチをオンオフ制御してウインドウ期間を形成し、このウインドウ期間に存在するＣＫ（ＨＣＫ；水平駆動回路クロック）を導出し、このＣＫを次段のシフトレジスタに転送するようにしている。
【００５９】
図１０に、本回路システム内の一部ブロックであるデータ処理回路１２０を示す。この回路は、より大きな電圧振幅(Ｖ２)にレベルシフトされたデータ信号をシリアルパラレル変換部のＤＦＦ回路１２３，１２４のＤ端子に入力し、ＣＫ端子にはサンプリングパルスと逆位相に変換したサンプリングパルスをそれぞれ入力する。
この処理により、シリアル入力されたデータ信号を偶数ラインと奇数ラインに分離してパラレル出力するシリアルパラレル変換を行っている。
さらに、変換後のパルスをＤＦＦ回路１３１，１３２のＤ端子に入力し、ＣＫ端子には先ほど用いたサンプリングパルスを入力することにより、位相合わせ処理を行っている。
【００６０】
図１１にこの回路においてリセット制御用トランジスタを削除したＤＦＦ回路（１２３，１２４，１３１，１３２）を用いて実現した場合のタイミングチャートを示す。リセット制御用のトランジスタを削除することにより、電源の立ち上がり時に出力電位Ｑがどの電位になるか不確定となるが、電位が不確定な時は水平駆動回路を動作させるサンプリングパルス(図１１（Ｌ）)が動作していないため、水平駆動回路内には格納されないシステムになっている。
よってこの回路ブロックはリセット制御用トランジスタを削除しても問題はないブロックであり、このＤＦＦ回路を用いることにより狭面積化を実現できる。
【００６１】
以上のように，リセット制御用のトランジスタを持ったＤＦＦ回路と削除したＤＦＦ回路をシステムに合わせて使い分けを行うことにより、狭面積、高解像度な駆動回路一体型表示装置を実現可能となる。
【図面の簡単な説明】
【００６２】
【図１】本発明の液晶表示装置のブロックを示すブロック構成図である。
【図２】図１に示したデータ処理回路のブロック構成を示すブロック図である。
【図３】図２に示したデータ処理回路に使用されるシリアルパラレル変換回路の具体構成例を示す図である。
【図４】図１に示したデータ処理回路のレイアウトの概念図を示した配置図である。
【図５】図２と図３に用いられるＤＦＦ回路の回路構成を示した図である。
【図６】図５のＤＦＦ回路の動作を説明するためのタイミングチャート図である。
【図７】図５に示したＤＦＦ回路を液晶表示装置に用いたときの動作を説明するためのタイミングチャートである。
【図８】シフトレジスタの回路構成を示した図である。
【図９】図８に示したシフトレジスタの動作を説明するためのタイミングチャート図である。
【図１０】液晶表示装置に使用したデータ処理回路のブロック構成を示した図である。
【図１１】図５に示したリセット機能を削除したＤＦＦ回路を液晶表示装置に使用したときの動作を説明するためのタイミングチャート図である。
【符号の説明】
【００６３】
１０…液晶表示装置、１１…液晶パネル、１３…垂直駆動回路、１４Ａ，１４Ｂ…水平駆動回路、１５…ＩｎｔｅｒＦａｃｅ（インターフェイス）回路、１６，３０…データ処理回路、１７，５１…データサンプリングパルス生成回路、１８…水平駆動回路，垂直駆動回路用波形生成回路、３１，３４…シリアルパラレル変換回路、３３，３５Ａ，３５Ｂ…レベル変換回路（レベルシフタ）、３６Ａ，３６Ｂ…バッファ、５２，５４，５５…下位ビットデータ処理回路、５３…最上位ビットデータ処理回路、７０,１２３，１２４，１３１，１３２…ＤＦＦ回路。
【図１】
2006174139.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006174139.tif 000009
【図８】
2006174139.tif 000010
【図９】
2006174139.tif 000011
【図１０】
2006174139.tif 000012
【図１１】
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