(57)【要約】【課題】複合同期信号の垂直ブランキング期間における等価パルスおよび切り込みパルスまたは複合同期信号にノイズが重畳されても、電圧制御発振器が安定したクロック信号を生成する水平同期安定化装置を提供する。【解決手段】本発明は、複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたは垂直同期信号に重畳されるノイズを検出することで位相比較の制御を行い位相比較器を動作させるようにしたものである。  この構成によると、前記基準発振源がなくても複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたはノイズによる位相比較器の異常動作を回避することができ、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られる。【選択図】図１
2006304042.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じて発振周波数を変化させ、位相ロック状態において水平同期信号の周波数のＮ倍（Ｎは２以上の任意の正整数）の発振周波数であるクロックを出力する電圧制御発振器と、
複合同期信号のうちの水平同期信号の立下りエッジによりリセットされ前記クロックを入力してカウントした信号である第１の信号を出力する第１のカウンタと、前記クロックを入力してカウントした信号である第２の信号を出力する第２のカウンタと、前記第１のカウンタの値がＭになった時に出力信号を出力する第１のデコーダと、
前記第１のカウンタの値がＮになった時に出力信号を出力する第２のデコーダと、
複合同期信号を所定の時間遅らせるディレイ回路と、
前記第１のデコーダの出力信号発生以外に前記複合同期信号における等価パルスおよび切り込みパルスまたは前記垂直同期信号に重畳されるノイズを検出するノイズ検出回路と、
前記第１のデコーダの出力信号が発生した期間において前記ノイズ検出回路の出力が発生した時に出力信号を出力する比較禁止・信号選択回路と、
前記ディレイ回路の出力信号と前記第２のデコーダの出力信号から１水平周期信号を出力する水平同期作成回路と、
前記複合同期信号と前記第２の信号とを入力し、位相誤差を示す位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じてループフィルタへの充放電電流を出力するチャージポンプと、前記制御電圧を保持出力し、前記充放電電流により前記制御電圧を変化させる前記ループフィルタとを備え、
前記複合同期信号を入力し、前記複合同期信号の垂直ブランキング期間にある等価パルス、切り込みパルス及び前記複合同期信号に重畳されたノイズが入力された場合おいて、前記ノイズ検出回路にてノイズを検出し、ノイズ検出後に前記比較禁止・信号選択回路の出力信号により前記位相比較器での位相比較の禁止を行うことを特徴とする水平同期安定化装置。
【請求項２】
ノイズ検出部は
第１のデコーダの出力信号を入力する第１のインバータと、前記第１のインバータの出力信号を入力する第２のインバータと、前記第２のインバータの出力をリセットされ複合同期信号で前記第１のインバータの出力信号を取り込む第１のＤフリップフロップと、
前記第１のデコーダの出力信号で前記第１のＤフリップフロップの出力信号を取り込む第２のＤフリップフロップと、
前記第１のＤフリップフロップの出力信号と前記第２のＤフリップフロップの出力信号が入力される一致ＡＮＤとからなる請求項１記載の水平同期安定化回路。
【請求項３】
比較禁止・信号選択回路は、
前記ノイズ検出回路の出力信号でリセットされ、前記第１のデコードの出力信号を入力してカウントした信号である第３の信号を出力するＤフリップフロップで構成された第３のカウンタと、
前記第３のカウンタの値がＬになった時に出力信号を出力する第３のデコーダと、
前記第１のノイズ検出回路出力信号と前記第３のデコード出力信号を入力されるＯＲ回路とからなる請求項１記載の水平同期安定化装置。
【請求項４】
前記複合同期信号を入力し、前記複合同期信号の垂直ブランキング期間における等価パルスおよび切り込みパルスまたは前記複合同期信号に重畳されたノイズを検出し、その後位相比較の禁止がある期間に達した場合に位相比較の禁止を解除する手段を有することを特徴とする請求項１に記載の水平同期安定化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号処理に必要な複合同期信号に位相同期する電圧制御発振器の同期安定化を実現する水平同期安定化装置に関するものである。
【背景技術】
【０００２】
水平同期安定化装置は、複合同期信号のうちの水平同期信号の周波数がＮ逓倍された発振周波数を電圧制御発振器（Voltage Controlled Oscillator。以下、ＶＣＯと言う。）の出力信号として得るとともに、複合同期信号のうちの水平同期信号の位相とＶＣＯ出力信号のＮ分の１分周信号（Ｎは任意の正整数）の位相を一致させるように動作するものでＡＶ機器などアナログ回路／デジタル回路混載システムに多用される。
【０００３】
従来の水平同期信号の位相同期に使用する水平同期安定化装置としては、位相比較器の誤差出力と周波数比較部の周波数検出出力信号を併用する方法が知られている。またその方法を実現する方法として特許文献１がある。
【０００４】
以下、図７を用いて従来の技術を説明する。
【０００５】
図７は水平同期信号安定化装置のシステム図である。図７において１は垂直同期信号ＣＳＹＮＣが入力される垂直同期信号入力端子である。１０及び２０はそれぞれスイッチである。３０及び４０は信号合成器である。１００は制御電圧に応じた周波数fvcoの電圧を発生する電圧制御発振器（ＶＣＯ）である。８００は電圧制御発振器１００の出力信号をＮ分の１分周して分周信号ＤＥＶを発生するＮ分の１分周器である。９００は複合同期信号ＣＳＹＮＣと分周信号ＤＥＶとを比較することにより２つの誤差信号ａ，ｂを発生する位相比較器である。４００は複合同期信号ＣＳＹＮＣに基づいて垂直ブランキング期間信号ＶＢＬＫを作成する垂直ブランキング生成器である。５００はスイッチ１０，２０、信号合成器３０、４０をそれぞれ通過した２値の誤差信号a''，ｂ''を入力信号として出力信号ｃを発生し、電圧制御発振器１００へ制御電圧としてフィードバックするローパスフィルタである。６００は発振周波数fvxoで発振する基準発振源（ＶＸＯ）である。７００は基準発振源６００の発振周波数fvxoを基準として電圧制御発振器１００の発振周波数fvcoがあらかじめ定めた所定周波数範囲内に入っているかどうかを検出する周波数比較部である。
【０００６】
以上のような水平同期安定化装置について図８及び図９のタイムチャートを参照しながらその動作を説明する。この水平同期安定化装置では垂直ブランキング期間以外では、複合同期信号ＣＳＹＮＣのうちの水平同期信号とＮ分の１分周器８００で電圧制御発振器１００の出力信号をＮ分の１に分周した分周信号ＤＥＶとを位相比較器９００で位相比較し、さらにローパスフィルタ５００によって位相比較器９００の誤差出力を平滑し、平滑した電圧を電圧制御発振器１００へフィードバックすることにより、フェーズ・ロックド・ループを構成しており、電圧制御発振器１００の出力信号が複合同期信号ＣＳＹＮＣのうちの水平同期信号に位相同期する。
【０００７】
位相比較器９００による位相比較は、複合同期信号ＣＳＹＮＣのうちの水平同期信号の幅の期間のみ行われ、その期間以外は行われない。この位相比較においては正常動作の場合は複合同期信号ＣＳＹＮＣのうちの水平同期信号と分周信号ＤＥＶの周波数は同一となるが、必ずしも同一周波数でなくても位相同期する異常動作を発生する。図８を用いて、この異常動作について説明する。図８において位相比較が行われている複合同期信号ＣＳＹＮＣのうちの水平同期信号のＬｏ期間で、分周信号ＤＥＶはＨｉであれば位相比較器９００はａの信号をＨｉで出力し、水平同期信号のＬｏ期間で、分周信号ＤＥＶはＬｏであれば位相比較器９００はｂの信号をＬｏで出力する。ｃはｔ１からｔ９期間において、各々位相比較した誤差信号をローパスフィルタ５００で平滑化した信号である。このｔ１からｔ９の期間において複合同期信号ＣＳＹＮＣのうちの水平同期信号は位相比較器９００に８周期分入力され、分周信号ＤＥＶは３周期分入力されている。つまり分周信号ＤＥＶの周波数は複合同期信号ＣＳＹＮＣのうちの水平同期信号の周波数の３分の８の値となっていることになる。位相比較の誤差信号をローパスフィルタで平滑化した信号ｃはｔ１の場所とｔ９の場所で同一となっており、位相同期をしている。つまり、複合同期信号ＣＳＹＮＣのうちの水平同期信号と分周信号ＤＥＶが異なる周波数においても位相同期する現象が発生することを示している。この現象は図８の周波数以外でも誤差信号をローパスフィルタで平滑化した信号ｃがある期間で元に戻る条件では発生する。
【０００８】
この位相比較器の異常動作を防止する為には分周信号ＤＥＶと複合同期信号ＣＳＹＮＣのうちの水平同期信号の周波数を比較する必要がある。周波数比較は位相比較が停止している垂直ブランキング期間に行い、周波数比較部７００からの位相誤差信号であるＡＰＣＯＨもしくはＡＰＣＯＬを信号合成器である３０もしくは４０を介して入力信号ａ''もしくはｂ‘’としてローパスフィルタ５００に入力することで、周波数比較信号を平滑し、平滑した電圧を電圧制御発振器１００へフィードバックすることにより、分周信号ＤＥＶの周波数を複合同期信号ＣＳＹＮＣのうちの水平同期信号の周波数とほぼ同一の周波数へ調整システムである。
【０００９】
図９は位相誤差信号ＡＰＣＯＨ又はＡＰＣＯＬが出力されるタイムチャートである。周波数比較部７００は基準発振源６００の出力信号であるfvxoをクロック入力ＣＫとして計数する第１のカウンタと電圧制御発振器１００の出力信号であるfvcoクロック入力ＣＫとして計数する第２のカウンタで構成されている。第１のカウンタは第１の所定値になった時にデコード信号ｄｅｃ１を発生し、自分自身をリセットするとともに第１のカウンタの計数している値をデコードする。第２のカウンタは第２の所定値になった時にデコード信号ｄｅｃ２を発生し、第３の所定値になった時にデコード信号ｄｅｃ３を発生する。尚、ｄｅｃ２とｄｅｃ３に間にはｄｅｃ２＜ｄｅｃ３の関係が成立する。
【００１０】
ｔAのタイミングではデコード値ｄｅｃ１が発生した時の第２のカウンタの計数している値が前記ｄｅｃ２とｄｅｃ３の間に存在しているので、周波数比較信号は出力されない。
【００１１】
ｔBのタイミングではデコード値ｄｅｃ１が発生した時の第２のカウンタの計数している値が前記ｄｅｃ３より大きな値となっている。この場合は電圧制御発振器の出力信号fvcoの周波数が通常よりも早いことを示しており、周波数比較信号ＡＰＣＯＬが出力される。
【００１２】
ｔcのタイミングではデコード値ｄｅｃ１が発生した時の第２のカウンタの計数している値が前記ｄｅｃ２より小さい値となっている。この場合は電圧制御発振器の出力信号fvcoの周波数が通常よりも遅いことを示しており、位相誤差信号ＡＰＣＯＨが出力される。
【００１３】
このように位相比較器の誤差出力と周波数比較部の周波数検出出力信号を併用することにより水平同期安定化装置を構成することが可能となる。
【特許文献１】特開平１１−７５０８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、従来の方法では周波数比較部に基準発振源の出力信号が必要である。ビデオ信号が入力される液晶ＴＶなどの分野では、クロマ信号の復調に必ずサブキャリアの発振器が必要であり、このサブキャリア発振器を基準発振源として使用可能である。電子スチルカメラＤＳＣやデジタルビデオカメラＤＶＣ分野では、クロマ信号ではなくアナログＲＧＢ信号に変更されており、前記サブキャリアの発振器をシステム上で持つことは合理化の面で不利になる。また、電子スチルカメラＤＳＣやデジタルビデオカメラＤＶＣ分野のセットで使用されるマイコンのクロック回路を基準発振源に使用することも可能であるが、クロックラインを引き回すことは、輻射等に配慮しなければならずパターン設計上の大きな制約となる。
【課題を解決するための手段】
【００１５】
本発明の目的は、基準発振源を不要とする水平同期安定化装置を提供することである。
【発明の効果】
【００１６】
上記課題を解決するために、本発明は、複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたは垂直同期信号に重畳されるノイズを検出することで位相比較の制御を行い位相比較器を動作させるようにしたものである。
【００１７】
この構成によると、前記基準発振源がなくても複合同期信号の垂直ブランキング期間の等価パルスおよび切り込みパルスまたはノイズによる位相比較器の異常動作を回避することができ、電圧制御発振器の発振周波数が大きく変動することのないフェーズ・ロックド・ループが得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について、図面を参照しながら説明する。図１は本発明における水平同期安定化装置の構成を示すブロック図である。図１において、１は複合同期信号ＣＳＹＮＣが入力される複合同期信号入力端子である。電圧制御発振器１００は第１のカウンタ１１０と第２のカウンタ１２０にクロックＣＬＫを供給する。第１のカウンタ１１０はクロックＣＬＫをカウントし、複合同期信号ＣＳＹＮＣのうちの水平同期信号の立下りエッジによりカウンタはリセットされる。第２のカウンタ１２０はクロックＣＬＫをカウントし、カウンタの値をデコードして位相比較パルスＰＬＬ５０を出力する。位相比較パルスＰＬＬ５０はＮ分の１分周のリセットタイミングにて立ち上がりエッジを持ち、デューティが約５０％になるように、第２のカウンタ１２０を構成する。第１のデコーダ１３０は複合同期信号ＣＹＳＮＣのうちの水平同期信号の立ち下がりエッジおよび第１のカウンタの出力信号をカウントして所定の値に基づいて第１のパルス信号Ｈ８０を出力する。第２のデコーダ１４０は複合同期信号ＣＹＳＮＣのうちの水平同期信号の立ち下がりエッジおよび第１のカウンタの出力信号をカウントして所定の値に基づいて第２のパルス信号Ｈ７を出力する。ディレイ回路１８０は複合同期信号１を所定の時間遅らせた複合同期信号ＣＳＹＮＣＤを出力する。ノイズ検出器２００は第１のパルス信号Ｈ８０と複合同期信号ＣＹＳＮＣの垂直ブランキング期間における等価パルスおよび切り込みパルスまたは垂直同期信号に重畳されるノイズを検出し、ノイズ検出パルスＮＨＨＫを出力する。比較禁止・信号選択回路２１０はノイズ検出パルスＮＨＨＫおよび第１のパルス信号Ｈ８０に基づいて位相比較禁止パルスＮＨＨＫＡ及び制御信号ＳＥＬを出力する。水平同期作成回路３００は複合同期信号ＣＳＹＮＣＤおよび第２のパルス信号Ｈ７に基づいて内部水平同期信号ＳＹＮＣを出力する。ＳＷ回路３１０は制御信号ＳＥＬにより複合同期信号ＣＳＹＮＣＤまたは内部水平同期信号ＳＹＮＣを選択し同期信号ＳＹＮＣＭを出力する。位相比較器１５０は、位相比較禁止パルスＮＨＨＫＡが出力されている期間（位相比較禁止パルスＮＨＨＫＡがＨｉレベルの期間）において同期信号ＳＹＮＣＭのＬｏレベルの期間に位相比較パルスＰＬＬ５０の立ち上がりエッジを基準に位相を比較し、位相誤差信号（信号ＡＰＣＯＨおよび信号ＡＰＣＯＬ）を出力する。チャージポンプ１６０は、位相誤差信号（信号ＡＰＣＯＨおよび信号ＡＰＣＯＬ）に基づいて、充電電流Ｉｕｐまたは放電電流Ｉｄｏｗｎを流す。ループフィルタ１７０は、図示しないコンデンサ及び抵抗を有する積分回路であり、充電電流Ｉｕｐまたは充電電流Ｉｄｏｗｎに基づいた制御電圧Ｖｆを出力し、ＶＣＯ１００に供給する。
【００１９】
複合同期信号ＣＳＹＮＣの垂直ブランキング期間における等価パルスおよび切り込みパルスまたは複合同期信号ＣＳＹＮＣに重畳されるノイズが入力されたとき、ノイズ検出回路２００のノイズ検出パルスＮＨＨＫおよび比較禁止・信号選択回路２１０の位相比較禁止パルスＮＨＨＫＡがＬｏレベルになると、位相比較器１５０は動作しなくなり位相比較を行わないので、位相誤差信号は出力されずループフィルタの電圧Ｖｆは変動しない。更に、位相比較禁止が連続で数Ｈ（１Ｈは１水平周期）続くと、回路のリーク電流によりループフィルタの制御電圧Ｖｆは変動するため、比較禁止・信号選択回路２１０によって設定された所定の値を超えると、比較禁止・信号選択回路２１０のうちの出力信号である制御信号ＳＥＬによりＳＷ回路３１０を制御し水平同期作成回路３００によって生成した内部水平同期信号ＳＹＮＣを位相比較信号として切り替え、位相比較禁止パルスＮＨＨＫＡをＨｉレベルに復帰させ位相比較器１５０を動作させる。内部水平同期信号ＳＹＮＣと位相比較パルスＰＬＬ５０にて位相比較を行わせることで、複合同期信号ＣＳＹＮＣの垂直ブランキング期間における等価パルスおよび切り込みパルスまたは複合同期信号ＣＳＹＮＣに重畳されるノイズが入力されても電圧制御発振器のクロックが大きく変動することのない安定した水平同期のフェーズ・ロックド・ループが得られる。
【００２０】
図２を用いて、実施の形態の水平同期安定化装置の動作を詳細に説明する。図２は、実施の形態の水平同期安定化装置の動作を示すタイミングチャートである。垂直同期信号ＣＳＹＮＣは、基準周期が１水平走査期間の周期ＴHのパルス信号である。図２の時刻ｔ１、ｔ２、ｔ４、ｔ６、ｔ８、ｔ９に１水平走査期間の周期ＴHでパルスが到来している。
【００２１】
時刻ｔ１〜時刻ｔ２の期間は、１水平走査期間の周期ＴHであるため、第１のパルス信号Ｈ８０がＬｏレベル期間、つまり第１のデコーダによって設定された所定の値に達していない期間にノイズ検出器２００に複合同期信号ＣＳＹＮＣは入力されないので位相比較禁止パルスＮＨＨＫＡはＨｉレベルを保持し位相比較器１５０は動作を行う。位相比較器１５０は同期信号ＳＹＮＣＭのＬｏレベルの期間に位相比較パルスＰＬＬ５０の立ち上がりエッジを境に位相比較を行い、位相誤差信号ＡＰＣＯＨおよびＡＰＣＯＬは誤差信号を出力し、チャージポンプに入力された位相誤差信号ＡＰＣＯＨとＡＰＣＯＬの誤差信号のパルス期間はほぼ等しいため、ループフィルタ１７０へ入力される充電電流Ｉｕｐと放電電流Ｉｄｏｗｎも等しくなり、ループフィルタ１７０から出力される制御電圧Ｖｆは位相比較前と位相比較後で等しくなるので電圧制御発振器１００が出力するクロックＣＬＫも位相比較前と位相比較後で同じ周期のクロックＣＬＫを出力する。このようなフィードバックを繰り返すことで、ＶＣＯ１００が出力するクロックＣＬＫの周期ＴCLKをＴH／Ｎにロックすることができる。
【００２２】
次に、複合同期信号ＣＳＹＮＣに１水平走査期間ＴHにノイズが重畳された場合の実施の形態の水平同期安定化装置の動作を説明する。
【００２３】
図２の、時刻ｔ３は複合同期信号ＣＳＹＮＣにノイズが重畳されている。この時、第１のパルス信号Ｈ８０はＬｏレベルとなっており、時刻ｔ３における複合同期信号ＣＳＹＮＣの立ち下がりエッジにより位相比較禁止パルスＮＨＨＫＡがＨｉレベルからＬｏレベルに切り替わる。位相比較器に入力される同期信号ＳＹＮＣＭは、ディレイ回路により位相比較禁止パルスＮＫＫＨＡの立ち下がりエッジよりも遅れた信号になるように設定されており、同期信号ＳＹＮＣＭは位相比較禁止パルスＮＨＨＫＡの立ち下がり後に入力されるので時刻ｔ３のノイズによる信号は遅れることにより、位相比較は行われないので位相誤差信号ＡＰＣＯＨおよびＡＰＣＯＬの誤差信号は出力されず、チャージポンプ１６０からもまた充電電流Ｉｕｐおよび放電電流Ｉｄｏｗｎは出力されない。この結果、ループフィルタ１７０の制御電圧Ｖｆもまた変化しないので電圧制御発振器１００のクロックＣＬＫはＴH／Ｎを保持している。
【００２４】
時刻ｔ４に基準周期となる水平同期信号が到来するが、時刻ｔ３においてノイズの検出を行っている為、位相比較禁止パルスＮＨＨＫＡはＬｏレベルを保持している。位相比較禁止パルスＮＨＨＫＡがＬｏレベルのとき、位相比較器１５０は位相比較を行わないので、位相誤差信号ＡＰＣＯＨおよびＡＰＣＯＬは出力されず、チャージポンプ１６０についても充電電流Ｉｕｐおよび放電電流Ｉｄｏｗｎも出力されない。つまり、ループフィルタの出力である制御電圧Ｖｆも変動しないので電圧制御発振器１００のクロックＣＬＫは時刻ｔ３前のクロックＣＬＫの周期ＴCLKをＴｈ／Ｎを保持している。
【００２５】
時刻ｔ５、ｔ７における複合同期信号ＣＳＹＮＣに重畳されているノイズ、時刻ｔ６における水平同期信号についての動作は時刻ｔ３および時刻ｔ４と同一の動作を行う。
【００２６】
次に時刻ｔ８において基準信号となる水平同期信号が到来すると、ノイズ検出器２００の出力信号であるノイズ検出信号ＮＨＨＫがＬｏレベル期間に第１のパルス信号Ｈ８０の立ち上がりエッジをカウントし、比較禁止・信号選択回路にて設定された所定の値に達するので、比較禁止・信号選択回路２１０のうちの出力信号である制御信号ＳＥＬはＨｉレベルに切り替わり、位相比較禁止パルスＮＨＨＫＡはＨｉレベルに切り替わる。制御信号ＳＥＬがＬｏレベルのとき、ＳＷ回路３１０の出力はディレイ回路の出力信号である複合同期信号ＣＳＹＮＣＤを出力するが、制御信号ＳＥＬがＨｉレベルになると、ＳＷ回路３１０の出力は、複合同期信号ＣＳＹＮＣＤの立ち上がりエッジおよび第２のパルス信号Ｈ７の立ち下がりエッジにより作成された水平同期信号ＳＹＮＣを選択し、同期信号ＳＹＮＣＭとして出力する。また、位相比較禁止パルスＮＨＨＫＡはＨｉレベルとなるので位相比較器１５０は動作を行い、同期信号ＳＹＮＣＭのＬｏレベルの期間に位相比較パルスＰＬＬ５０の立ち上がりエッジを境に位相比較を行い、位相誤差信号ＡＰＣＯＨおよびＡＰＣＯＬは誤差信号を出力し、チャージポンプに入力された位相誤差信号ＡＰＣＯＨとＡＰＣＯＬの誤差信号を出力する。同期信号ＳＹＮＣの立ち下がりエッジは複合同期信号ＣＳＹＮＣＤによって、第２のパルス信号Ｈ７の立ち下がりは複合同期信号ＣＳＹＮＣＤの立ち上がりエッジとほぼ等しくなるように第２のデコーダ１４０の値を設定しているので、ＳＹＮＣのＬｏレベル期間は複合同期信号ＣＳＹＮＣＤのＬｏレベル期間とほぼ等しく、位相比較器１５０から出力される位相誤差信号ＡＰＣＯＨとＡＰＣＯＬのパルス幅もほぼ等しくなる。このためループフィルタ１７０へ入力される充電電流Ｉｕｐと放電電流Ｉｄｏｗｎも等しくなるので、ループフィルタ１７０から出力される制御電圧Ｖｆは位相比較前と位相比較後で等しくなり、電圧制御発振器１００が出力するクロックＣＬＫも位相比較前と位相比較後で同じ周期であるＴH／Ｎを保持したクロックＣＬＫを出力する。
【００２７】
時刻ｔ８以降は、複合同期信号ＣＳＹＮＣは１水平走査期間の周期ＴHのパルス信号となり、時刻ｔ８から時刻ｔ９の期間で、第１のパルス信号Ｈ８０がＬｏレベル期間の間、ノイズ検出器２００に複合同期信号ＣＳＹＮＣは入力されないので、ノイズ検出回路２００にて第１のパルス信号Ｈ８０の立ち上がりエッジよりノイズ検出パルスＮＨＨＫは立ち上がり、選択信号ＳＥＬはＬｏレベルに立ち下がる。選択信号ＳＥＬはＬｏレベルに立ち下がるとＳＷ回路３１０の出力は、ディレイ回１８０の出力である複合同期信号ＣＳＹＮＣＤを選択し、同期信号ＳＹＮＣＭとして位相比較器１５０に入力される。このとき、位相比較禁止パルスＮＨＨＫＡはＨｉレベルであるので、位相比較器１５０は位相比較の動作を行う。位相比較器１５０は同期信号ＳＹＮＣＭのＬｏレベルの期間に位相比較パルスＰＬＬ５０の立ち上がりエッジを境に位相比較を行い、位相誤差信号ＡＰＣＯＨおよびＡＰＣＯＬは誤差信号を出力し、チャージポンプに入力された位相誤差信号ＡＰＣＯＨとＡＰＣＯＬの誤差信号のパルス期間はほぼ等しいため、ループフィルタ１７０へ入力される充電電流Ｉｕｐと放電電流Ｉｄｏｗｎも等しくなり、ループフィルタ１７０から出力される制御電圧Ｖｆは位相比較前と位相比較後で等しくなるので電圧制御発振器１００が出力するクロックＣＬＫも位相比較前と位相比較後で同じ周期であるＴH／Ｎを保持したクロックＣＬＫを出力する。
【００２８】
複合同期信号ＣＳＹＮＣにおける垂直ブランキング期間にある等価パルスおよび切り込みパルスまたは複合同期信号ＣＳＹＮＣにノイズが重畳されても、実施の形態の水平同期安定化装置では、電圧制御発振器１００から出力されるクロックＣＬＫの変動は大きくなく、ＴＨ／Ｎを保持し安定した動作を行うフェーズ・ロックド・ループが得られる。
【００２９】
図３を用いて、ノイズ検出器の回路構成および動作を説明する。図３（ａ）は、本発明の実施の形態の水平同期安定化装置を構成するノイズ検出器の回路構成図の一例であり、図３（ｂ）は本発明の実施の形態の水平同期安定化装置を構成するノイズ検出器の動作を示すタイミングチャートである。
【００３０】
ノイズ検出器２００は、インバータ２０１，２０２，２０３、Ｄフリップフロップ（Ｄ−ＦＦ）２０４、２０５、ＡＮＤ回路２０６を有する。Ｄ−ＦＦ２０４のデータ入力端子Ｄにインバータ２０１を介して第１のパルス信号Ｈ８０が入力され、クロック入力端子ＣＫにインバータ２０３を介してＣＳＹＮＣが入力され、リセット入力端子にインバータ２０２を介してインバータ２０１の出力信号が入力され、非反転出力端子ＱがＤ−ＦＦ２０５のデータ入力端子に接続され、反転入力端子ＮＱがＡＮＤ回路２０６の一方の入力に接続される。Ｄ−ＦＦ２０５のクロック入力端子ＣＫには第１のパルス信号Ｈ８０が印加され、反転出力端子ＮＱはＡＮＤ回路２０６のもう一方の入力端子に接続され、ＡＮＤ回路２０６の出力端子はノイズ検出パルスＮＨＨＫを出力する。
【００３１】
複合同期信号ＣＳＹＮＣが水平同期信号周期で動作している場合においては、Ｄ−ＦＦ２０４の反転出力信号ＮＱおよびＤ−ＦＦ２０５の反転出力信号ＮＱはともにＨｉレベルとなっているので、ノイズ検出パルスＮＨＨＫはＨｉレベルを出力する。第１のパルス信号Ｈ８０がＬｏレベルの期間において複合同期信号ＣＳＹＮＣのうちの水平同期信号以外にパルスが入力されると、Ｄ−ＦＦ２０４の非反転出力端子ＱはＨｉレベルに切り替わりＤ−ＦＦ２０５のデータ入力端子Ｄに入力され、反転出力端子ＮＱはＬｏレベルに切り替わり、ノイズ検出パルスＮＨＨＫはＬｏレベルを出力する。次に第１のパルス信号Ｈ８０が立ち上がると立ち上がりエッジによりＤ−ＦＦ２０５はデータを取り込み、反転出力端子ＮＱはＬｏレベルとなる。第１のパルス信号Ｈ８０がＨｉレベルになるとインバータ２０１、２０２によりＤ−ＦＦ２０４はリセットがかかりＤ−ＦＦ２０４の非反転出力端子ＱはＬｏレベルに、反転出力端子ＮＱはＨｉに切り替わるが、Ｄ−ＦＦ２０５の反転出力端子ＮＱはＬｏレベルとなっているので、ノイズ検出パルスＮＨＨＫはＬｏレベルを保持する。次に、複合同期信号ＣＳＹＮＣのうちの水平同期信号以外のパルスが入力されないと、Ｄ−ＦＦ２０４が動作期間（第１のパルス信号Ｈ８０がＬｏレベル）においてクロック端子に信号が入力されないので、非反転出力端子ＱはＬｏレベルを保持しＤ−ＦＦ２０５のデータ入力端子Ｄに入力され、反転出力端子ＮＱはＨｉを保持する。第１のパルス信号Ｈ８０がＨｉレベルに切り替わると、Ｄ−ＦＦ２０５のデータ入力端子ＤはＬｏレベルであるから、非反転出力端子ＮＱはＨｉレベルとなりノイズ検出パルスＮＨＨＫもＨｉに切り替わる。
【００３２】
つまり、ノイズ検出パルスＮＨＨＫは複合同期信号ＣＳＹＮＣが水平同期の周期であればＨｉレベルを出力し、水平同期信号以外のパルスが入力されるとノイズを検出し、Ｌｏレベルに切り替わる。ノイズ検出後の水平同期信号においてはＬｏレベルを保持し、次の第１のパルス信号Ｈ８０がＬｏレベルの期間にパルスを検出しなければＨｉレベルに復帰する。
【００３３】
図４を用いて、比較禁止・信号選択回路２１０の回路構成および動作を説明する。図４（ａ）は、本発明の実施の形態の比較禁止・信号選択回路２１０を構成する比較禁止・信号選択回路２１０の回路構成図の一例であり、図４（ｂ）は本発明の実施の形態の水平同期安定化装置を構成する比較禁止・信号選択回路２１０の動作を示すタイミングチャートである。
【００３４】
比較禁止・信号選択回路２１０はインバータ２１１、Ｄフリップフロップ（Ｄ−ＦＦ）２１２、２１３、ＡＮＤ回路２１４、ＯＲ回路２１５を有する。Ｄ−ＦＦ２１２のクロック入力端子ＣＫにはインバータ２１１を介して第１のパルス信号Ｈ８０が入力され、リセット入力端子Ｒにノイズ検出パルスＮＨＨＫが入力され、反転出力端子ＮＱはデータ入力端子ＤおよびＤ−ＦＦ２１３のクロック入力端子ＣＫに接続され、非反転出力端子ＱはＡＮＤ回路２１４の一方の入力端子に接続されている。Ｄ−ＦＦ２１３のリセット入力端子Ｒにはノイズ検出パルスＮＨＨＫが入力され、反転出力端子ＮＱはデータ入力端子Ｄに接続され、非反転出力端子ＱはＡＮＤ回路２１４のもう一方の入力端子に接続されている。ＡＮＤ回路２１４の出力端子は制御信号ＳＥＬとして出力され、ＯＲ回路２１５の一方の入力端子に接続される。ＯＲ回路２１５のもう一方の入力端子にはノイズ検出パルスＮＨＨＫが接続され、出力端子は位相比較禁止パルスＮＨＨＫＡを出力する。ノイズ検出パルスＮＨＨＫがＬｏレベルになると、Ｄ−ＦＦ２１２、２１３のリセットは解除されクロックを受け付ける。Ｄ−ＦＦ２１２は第１のパルス信号Ｈ８０の立ち下がりエッジでデータを取り込みＨｉレベルからＬｏレベルに切り替わり、次にＤ−ＦＦ２１２の反転出力がＬｏレベルからＨｉレベルに切り替わるとデータを取り込む。上記動作を繰り返し、Ｄ−ＦＦ２１２とＤ−ＦＦ２１３の各々の反転出力がＨｉレベルになると制御信号ＳＥＬはＨｉレベルに切り替わる。位相比較禁止パルスＮＨＨＫＡは制御信号ＳＥＬが通常Ｌｏレベルであるので出力はノイズ検出パルスＮＨＨＫと制御信号ＳＥＬがＨｉレベルになると位相比較禁止パルスＮＨＨＫＡはＨｉレベルに切り替わる。ノイズ検出パルスＮＨＨＫがＨｉレベルになると、Ｄ−ＦＦ２１２、２１３はリセットされる。つまり、制御信号ＳＥＬはノイズ検出パルスＮＨＨＫがＬｏレベルの期間において、第１のパルス信号Ｈ８０の立ち下がりエッジをカウントし、所定の値になると制御信号ＳＥＬを出力し、位相比較禁止パルスＮＨＨＫＡは制御信号ＳＥＬがＬｏレベルにおいてはノイズ検出パルスと同相のパルスを出力する。
【００３５】
なお、図４（ａ）に示した、比較禁止・信号選択回路における制御信号ＳＥＬを切り替える第１のパルス信号Ｈ８０の立ち下がりエッジのカウント数を３回としているが、カウント数は任意である。
【００３６】
図５を用いて、水平同期作成回路３００の回路構成および動作を説明する。図５（ａ）は、本発明の実施の形態の水平同期作成回路を構成する水平同期作成回路の回路構成図の一例であり、図５（ｂ）は本発明の実施の形態の水平同期安定化装置を構成する水平同期作成回路３００の動作を示すタイミングチャートである。
【００３７】
水平同期作成回路３００はインバータ３０１，３０２、Ｄフリップフロップ（Ｄ−ＦＦ）３０３を有する。Ｄ−ＦＦ３０３のクロック入力端子ＣＫにインバータ３０２を介したＣＹＳＮＣＤが入力され、リセット入力端子Ｒにインバータ３０１を介した第２のパルス信号Ｈ７が入力され、反転出力端子ＮＱはデータ入力端子Ｄに接続され、内部水平同期信号ＳＹＮＣとして出力される。
【００３８】
第２のパルス信号Ｈ７がＨｉレベルになると、Ｄ−ＦＦ３０３のリセットは解除されＤ−ＦＦ３０３はクロックを受け付ける。複合同期信号ＣＳＹＮＣＤの立下りエッジで反転出力端子ＮＱはＬｏレベルに切り替わり、次に第２のパルス信号Ｈ７のＬｏレベルに切り替わるのでＤ−ＦＦ３０３はリセットされ、反転出力端子ＮＱはＨｉレベルに切り替わる。第２のパルス信号Ｈ７がＬｏレベル期間においては、Ｄ−ＦＦ３０３はリセットされ動作しないので、複合同期信号ＣＹＳＮＣに含まれる等価パルスおよび切り込みパルスまたは複合同期信号ＣＳＹＮＣに重畳されるノイズ信号は除去される。また、第２のパルス信号Ｈ７の立下りのタイミングは、ディレイ回路の出力である複合同期信号ＣＳＹＮＣＤの立ち上がりエッジと一致しているので、Ｄ−ＦＦ３０３の反転出力端子ＮＱは、複合同期信号ＣＳＹＮＣＤの水平同期信号と一致した内部水平同期信号ＳＹＮＣを出力する。
【００３９】
図６を用いて、ＳＷ回路３１０の回路構成および動作を説明する。本発明の実施の形態のＳＷ回路３１０を構成するＳＷ回路３１０の回路構成図の一例である。
【００４０】
ＳＷ回路３１０はインバータ３１１、ＮＡＮＤ回路３１２、３１３、３１４を有する。ＮＡＮＤ回路３１２の一方の入力端子に複合同期信号ＣＳＹＮＣＤが入力され、もう一方の入力端子に制御信号ＳＥＬが入力され、出力端子はＮＡＮＤ回路３１４の一方の入力端子に接続される。ＮＡＮＤ回路３１３の一方の入力端子に複合同期信号ＣＳＹＮＣＤが入力され、もう一方の入力端子にインバータ３１１を介して制御信号ＳＥＬが入力され、出力端子はＮＡＮＤ３１４のもう一方の入力端子に接続される。ＮＡＮＤ回路３１４の出力端子は制御信号ＳＥＬにより内部水平同期信号ＳＹＮＣまたは複合同期信号ＣＳＹＮＣＤのいずれかを選択し同期信号ＳＹＮＣＭとして出力する。
【００４１】
実施の形態の水平同期安定化装置は、複合同期信号ＣＳＹＮＣの垂直ブランキング期間にある等価パルスおよび切り込みパルスまたは複合同期信号ＣＳＹＮＣに重畳されるノイズが入力された場合でも、ノイズ検出器により検出を行い位相比較器の動作を停止することで電圧制御発振器の発振周波数を保持し、垂直ブランキング期間中および終了後、またはノイズが入力されても、電圧制御発振器の発振周波数が大きく変動することのない安定した水平同期のフェーズ・ロックド・ループが得られる。
【００４２】
また、位相比較器の動作の停止が長期間になる場合において、リーク電流による電圧制御発振器の発振周波数の変動を抑えるために、位相比較停止期間をカウントし、所定の時間を超えると内部の水平同期信号に切り替えることで電圧制御発振器の変動が大きく変動することのない、安定した水平同期のフェーズ・ロックド・ループが得られる。
【産業上の利用可能性】
【００４３】
本発明の水平同期安定化装置は、映像表示装置などに使用される、水平同期安定化装置として有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態の水平同期安定化装置の回路構成図
【図２】本発明の実施の形態の水平同期安定化装置の動作を示すタイミングチャート
【図３】（ａ）は、本発明の実施の形態の水平同期安定化装置を構成するノイズ検出器の回路構成図、（ｂ）は本発明の実施の形態の水平同期安定化装置を構成するノイズ検出器の動作を示すタイムチャート
【図４】（ａ）は、本発明の実施の形態の水平同期安定化装置を構成する比較禁止・信号選択回路の回路構成図、（ｂ）は本発明の実施の形態の水平同期安定化装置を構成する比較禁止・信号選択回路の動作を示すタイムチャート
【図５】（ａ）は、本発明の実施の形態の水平同期安定化装置を構成する水平同期作成回路の回路構成図、（ｂ）は本発明の実施の形態の水平同期安定化装置を構成する水平同期作成回路の動作を示すタイムチャート
【図６】本発明の実施の形態の水平同期安定化装置を構成するＳＷ回路の回路構成図
【図７】従来の水平同期安定化回路の構成を示すブロック図
【図８】位相比較器の異常動作を示すタイムチャート
【図９】従来の水平同期安定化回路の動作を示すタイムチャート
【符号の説明】
【００４５】
１  垂直同期信号入力端子
１００  電圧制御発振器
１１０  第１のカウンタ
１２０  第２のカウンタ
１３０  第１のデコーダ
１４０  第２のデコーダ
１５０  位相比較器
１６０  チャージポンプ
１７０  ループフィルタ
１８０  ディレイ回路
２００  ノイズ検出器
２１０  比較禁止・信号選択回路
３００  水平同期作成回路
３１０  ＳＷ回路
４００  Ｎ分の１分周器
５００  位相比較器
６００  垂直ブランキング作成器
７００  周波数検出部
８００  基準発振源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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