(57)【要約】【課題】  より高密度にフューズを配置することを可能にする半導体記憶装置を提供する。【解決手段】  下層基板１００と、下層基板１００上に形成された中間絶縁膜２０２と、下層基板１００上に形成された下層配線層２０１−１と、中間絶縁膜２０２上に形成された上層フューズ２０４−１と、下層配線層２０１−１と上層フューズ２０４−１とを電気的に接続するコンタクト配線２０３−１とを含む配線パターンと、下層基板１００上に形成された下層配線層２０１−２と、中間絶縁膜２０２上に形成され且つ上層フューズ２０４−１と幅方向において重ならない領域（照射領域ＬＳ）を互いに有する上層フューズ２０４−２と、下層配線層２０１−２と上層フューズ２０４−２とを電気的に接続するコンタクト配線２０３−２とを含み、上記の配線パターンと所定の距離ａを離間して隣り合う配線パターンとを有する。【選択図】          図２
2006351663.tif 000002
【特許請求の範囲】
【請求項１】
下層基板と、
前記下層基板上に形成された中間絶縁膜と、
前記下層基板上に形成された第１配線層と、前記中間絶縁膜上に形成された第１フューズと、前記第１配線層と前記第１フューズとを電気的に接続する第１コンタクト配線とを含む第１配線パターンと、
前記下層基板上に形成された第２配線層と、前記中間絶縁膜上に形成され且つ前記第１フューズと幅方向において重ならない領域を互いに有する第２フューズと、前記第２配線層と前記第２フューズとを電気的に接続する第２コンタクト配線とを含み、前記第１配線パターンと所定の距離を離間して隣り合う第２配線パターンと
を有することを特徴とする半導体記憶装置。
【請求項２】
下層基板と、
前記下層基板上に形成された中間絶縁膜と、
前記下層基板上に形成された第１配線層と、前記中間絶縁膜上に形成された第１フューズと、前記第１配線層と前記第１フューズとを電気的に接続する第１コンタクト配線と、
前記下層基板上に形成された第２配線層と、前記中間絶縁膜上に形成され且つ前記第１フューズと幅方向において重ならない第２フューズと、前記第２配線層と前記第２フューズとを電気的に接続する第２コンタクト配線とを含み、前記第１配線パターンと所定の距離を離間して隣り合う第２配線パターンと
を有することを特徴とする半導体記憶装置。
【請求項３】
前記下層基板上に形成された第３配線層と、前記中間絶縁膜上に形成され且つ前記第１フューズ及び前記第２フューズそれぞれと前記幅方向において重ならない第３フューズと、前記第３配線層と前記第３フューズとを電気的に接続する第３コンタクト配線とを含み、前記第２配線パターンと前記所定の距離を離間しつつ前記第１配線パターンと反対側で当該第２配線パターンと隣り合う第３配線パターンをさらに有することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１および第２配線パターンは、前記幅方向に交互に複数配列され、
複数の前記第１および第２フューズは、前記交互に複数配列された第１および第２配線パターンにおいて、千鳥状に配置されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記第１から第３配線パターンは、前記幅方向に周期的に配列されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記第１および第２配線パターンは、前記幅方向に周期的に配列され、
前記幅方向において隣り合う２つの前記第１配線パターンは、一方の第１フューズに照射されたレーザ光および当該レーザ光により生じた熱エネルギーによって他方の第１フューズが溶断されない距離で離間されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項７】
前記第１および第２フューズは、ポリシリコンまたはポリサイドよりなることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第２配線パターンは、前記幅方向において隣り合う２つの前記第１配線パターンの中間位置に配置されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項９】
前記第１および第２フューズを覆う保護膜をさらに有することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項１０】
ワードラインに接続された複数のメモリセルを含むメモリセルアレイと、
冗長用ワードラインに接続された複数の冗長メモリセルを含む冗長メモリセルアレイと、
入力されたアドレスに基づいて当該アドレスに対応する前記メモリセルが接続された前記ワードラインを駆動するワードラインドライバと、
前記第１および第２配線パターンよりなるフューズ部を含み、入力されたアドレスに応じて前記冗長メモリセルを使用するか否かを判定する冗長判定回路と、
前記冗長判定回路における判定に基づいて前記冗長メモリセルを使用する場合、前記アドレスに対応する前記メモリセルを救済するための前記冗長メモリセルに接続された前記冗長用ワードラインを駆動する冗長用ワードラインドライバと
を有することを特徴とする請求項１から９のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体記憶装置における冗長用フューズの構成に関する。
【背景技術】
【０００２】
近年、大規模集積回路（Large Scale Integration：ＬＳＩ）の高集積化のために、ホトリソグラフィやエッチングなどのような微細加工技術が発展されてきている。それに伴い、動作確認（プロービング）、チップの切り出し、およびパッケージ封入などのような、ウェハプロセスの後工程においても、より精度の高い寸法（位置）制御が必要となってきている。
【０００３】
特に、近年の主流である１２８Ｍｂｉｔ（メガ・ビット）以上に高集積化された半導体記憶装置では、１チップあたりの動作不良を起こすメモリセル（以下、不良メモリセルと言う）を含む率が多くなるため、全てのビットを不良無しに動作させることが非常に困難になってきている。
【０００４】
不良メモリセルを含むことによる歩留りの低下を抑制するための技術としては、冗長用のメモリセル（スペアセルとも言う。以下、単に冗長メモリセルと言う）を用いる技術が存在する。この技術では、冗長メモリセルを必要なビット数に上乗せして予め形成しておき、不良メモリセルが存在する場合には、この不良メモリセルに代えて冗長メモリセルを使用することにより、必要なビット数を満足する。
【０００５】
以上のように不良メモリセルを冗長メモリセルに置き換えるための技術としては、例えばレーザ・リペアを用いた技術が存在する（例えば以下に示す特許文献１参照）。この技術では、不良ビットの存在するアドレスを選択している配線の一部にレーザ光を照射し、その際に発生した熱エネルギーで配線を溶断する。これにより、このアドレスに対する読み出し／書き込みが不可能となる。また、この技術を用いた半導体記憶装置は、溶断された配線に対応するアドレスが選択された場合、読み出し／書き込み不可とされたメモリセルに代わって冗長メモリセルを選択するように、回路的に構成されている。
【０００６】
上記構成において、レーザ光により溶断される配線部分（以下、これをフューズと言う）の間隔や幅などの寸法は、レーザ光の照射位置精度や、レーザ・スポットのばらつきや、フューズを覆う上層保護膜の膜厚のばらつき等、種々の要因で決定される。
【０００７】
このようなレーザ・リペアを用いた技術は、従来において蓄積されたノウハウを活用することができるため、特に汎用ＤＲＡＭ（Dynamic Random Access Memory）のような、低コストを要求される素子に多く用いられている。
【０００８】
なお、特許文献１には、レーザ光照射時に、フューズより下層の配線や素子にダメージが及ぶことを回避するためにダミー配線を用いる技術が開示されている。
【特許文献１】特開２０００−１１４３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、近年では、メモリデバイスの更なる高集積化に伴い、フューズなどの配線にも、更なる高密度化が要求されている。しかしながら、フューズの幅や隣り合うフューズ間の距離は、レーザ・リペアを行う装置（以下、単にレーザリペア装置と言う）の加工精度によって上限および下限が制限されるため、高密度化に限界が存在するという問題があった。
【００１０】
例えばフューズの幅を下限よりも細くした場合、レーザリペア装置が有するレーザ照射位置精度の制約から、フューズを正確に溶断することができない場合がある。また、フューズの幅を上限よりも太くした場合、使用するレーザ光のスポット径の制約から、フューズを溶断することができない場合がある。さらに、フューズ間の距離を下限よりも狭くした場合、溶断時のレーザ光や、この際に発生した熱エネルギー等により、溶断対象のフューズに隣接する他のフューズが溶断してしまう場合がある。
【００１１】
その一方で、多くのメモリセルを冗長メモリセルで救済可能とするためには、多くのフューズを半導体記憶装置に搭載させることが必要となる。救済可能なメモリセルの割合が少ないと、不良メモリセルの全てを救済することができない場合があり、このために製品の歩留りが低下してしまう恐れがある。
【００１２】
このように、従来では、「多くのメモリセルを救済するためには、多くのフューズが必要となる」という要求と、「レーザリペア装置の加工精度の制約から、フューズの高密度化に制限がある」という要求との、相反する要求が存在した。
【００１３】
そこで本発明は、上記の問題に鑑みてなされたものであり、より高密度にフューズを配置することを可能にする半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
かかる目的を達成するために、本発明は、下層基板と、下層基板上に形成された中間絶縁膜と、下層基板上に形成された第１配線層と、中間絶縁膜上に形成された第１フューズと、第１配線層と第１フューズとを電気的に接続する第１コンタクト配線とを含む第１配線パターンと、下層基板上に形成された第２配線層と、中間絶縁膜上に形成され且つ第１フューズと幅方向において重ならない領域を互いに有する第２フューズと、第２配線層と第２フューズとを電気的に接続する第２コンタクト配線とを含み、第１配線パターンと所定の距離を離間して隣り合う第２配線パターンとを有して構成される。
【００１５】
幅方向において互いに重ならない第１および第２フューズの各領域は、例えば溶断時のレーザ光の照射領域に設定することができる。この場合、配線パターンのうち、少なくとも隣接する他の配線パターンにおけるレーザ光の照射領域に隣接する部分を層構造における下層に退避させた構造となる。このため、配線パターン間の距離は、隣り合う配線パターン同士ではなく、照射領域とこれが幅方向に隣り合うフューズとに基づいて決定することができる。これにより、フューズを含む配線パターンの密度（例えばパターン間の距離）を大幅に向上することができる。
【００１６】
また、本発明は、下層基板と、下層基板上に形成された中間絶縁膜と、下層基板上に形成された第１配線層と、中間絶縁膜上に形成された第１フューズと、第１配線層と第１フューズとを電気的に接続する第１コンタクト配線と、下層基板上に形成された第２配線層と、中間絶縁膜上に形成され且つ第１フューズと幅方向において重ならない第２フューズと、第２配線層と第２フューズとを電気的に接続する第２コンタクト配線とを含み、第１配線パターンと所定の距離を離間して隣り合う第２配線パターンとを有して構成される。
【００１７】
幅方向において互いに重ならない第１および第２フューズは、例えば溶断時のレーザ光の照射領域に設定することができる。この場合、配線パターンのうち、少なくともレーザ光の照射領域を層構造における上層に引き回し、他の部分（配線部分）を層構造における下層に退避させた構造となる。このため、配線パターン間の距離は、隣り合う配線パターン同士ではなく、照射領域とこれが幅方向に隣り合う上層フューズとに基づいて決定することができる。これにより、フューズを含む配線パターンの密度（例えばパターン間の距離）を大幅に向上することができる。
【発明の効果】
【００１８】
本発明によれば、より高密度にフューズを配置することが可能な半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００２０】
まず、本発明による実施例１について図面を用いて詳細に説明する。本実施例では、フューズ部分を含む配線パターンのうち、少なくとも他の配線パターンにおけるレーザ光の照射領域と隣接する部分を層構造における下層に退避させた構造を有する半導体記憶装置を例に挙げて説明する。
【００２１】
・全体構成
図１は、本発明の実施例１による半導体記憶装置１の概略構成を示すブロック図である。図１に示すように、半導体記憶装置１は、ロウデコーダ１１とワードラインドライバ１２とメモリセルアレイ１３と冗長判定回路２０と冗長用ロウデコーダ２１と冗長用ワードラインドライバ２２と冗長メモリセルアレイ２３とを有する。これら、ロウデコーダ１１とワードラインドライバ１２とメモリセルアレイ１３と冗長判定回路２０と冗長用ロウデコーダ２１と冗長用ワードラインドライバ２２と冗長メモリセルアレイ２３とは、例えば同一の半導体チップ１Ａに形成されている。
【００２２】
上記構成において、外部回路、例えば図示しないＣＰＵ（Central Processing Unit）から入力されたアドレス（以下、単にアドレスと言う）は、ロウデコーダ１１と冗長判定回路２０とに入力される。
【００２３】
ロウデコーダ１１は、アドレスが入力されると、これをデコードする。次に、ロウデコーダ１１は、デコードしたアドレスに対応するワードラインを駆動させるためのイネーブル信号（以下、第１イネーブル信号と言う）を生成し、これをワードラインドライバ１２へ入力する。ワードラインドライバ１２は、第１イネーブル信号が入力されると、アドレスに対応するワードラインを所定の電位に立ち上げる。これにより、メモリセルアレイ１３における所定のメモリセル（アドレスが示すメモリセル）に対するデータの読み出し／書き込みが可能となる。
【００２４】
また、冗長判定回路２０は、入力されたアドレスに応じて冗長メモリセルを使用するか否かを判定するための回路であり、後述する冗長メモリセルアレイ２３におけるワードライン（以下、冗長用ワードラインと言う）に一対一に対応するフューズ部（後述する上層フューズ２０４に相当）２４を含んで構成されている。なお、冗長用ワードラインは、後述する冗長メモリセルアレイにおけるいずれかの冗長メモリセルを選択している。
【００２５】
この冗長判定回路２０には、メモリセルアレイ１３に含まれる不良メモリセルを選択しているワードラインに対応するアドレスが予めフューズを用いてプログラムされている。冗長判定回路２０は、アドレスが入力されると、この入力されたアドレスとプログラムされているアドレスとを比較し、両者が一致する場合、冗長メモリセルを使用するためのイネーブル信号（以下、第２イネーブル信号と言う）を生成し、これを冗長用ロウデコーダ２１に入力する。
【００２６】
冗長用ロウデコーダ２１は、第２イネーブル信号が入力されると、冗長メモリセルを選択しているワードラインを駆動させるためのイネーブル信号（以下、第３イネーブル信号と言う）を生成し、これを冗長用ワードラインドライバ２２に入力する。冗長用ワードラインドライバ２２は、第３イネーブル信号が入力されると、冗長メモリセルを選択しているワードライン（以下、冗長ワードラインと言う）を所定の電圧に立ち上げる。これにより、冗長メモリセルアレイ２３における所定の冗長メモリセル（不良メモリセルを置き換える冗長メモリセル）に対するデータの読み出し／書き込みが可能となる。
【００２７】
・断面構造
次に、本実施例による半導体記憶装置１の層構造を図面と共に詳細に説明する。図２は、半導体記憶装置１の層構造を示す上視図である。ただし、図２では、フューズが配置されている領域（図１における冗長判定回路２０のフューズ部２４）の一部を抜粋して示す。また、図３（ａ）は図２におけるＩ−Ｉ’断面図であり、図３（ｂ）は図２におけるＩＩ−ＩＩ’断面図であり、図４は図２におけるＩＩＩ−ＩＩＩ’断面図である。なお、図３（ｂ）および図４では、図３（ａ）における下層基板１００の構造を簡略化してある。
【００２８】
図３（ａ）、図３（ｂ）および図４に示すように、半導体記憶装置１は、下層基板１００と、下層基板１００上に形成された配線層１１０と、同じく下層基板１００上に形成された下層配線層（第１および第２配線層）２０１−１〜２０１−６、…（以下、任意の下層配線層の符号を２０１とする）と、下層配線層２０１を埋没させる程度に形成された中間絶縁膜２０２と、中間絶縁膜２０２上に形成された上層フューズ（第１および第２フューズ）２０４−１〜２０４−６，…（以下、任意の上層フューズの符号を２０４とする）と、下層配線層２０１と上層フューズ２０４とを電気的に接続するコンタクト配線（第１および第２コンタクト配線）２０３−１〜２０３−６、…（以下、任意のコンタクト配線を２０３とする）と、上層フューズ２０４を覆う上層保護膜２０５とを有する。
【００２９】
上記構成において、上下に位置する下層配線層２０１および上層フューズ２０４は対応するパターンであり、これらを図３（ｂ）および図４に示すように、コンタクト配線２０３で電気的に接続することで、１つの配線パターン（第１および第２配線パターン）が形成される。例えば下層配線層２０１−１と上層フューズ２０４−１とは対応しており、これらをコンタクト配線２０３−１で電気的に接続することで１つの配線パターンが形成されている。
【００３０】
下層基板１００は、図３（ａ）に示すように、半導体基板１０１と、半導体基板１０１に形成された素子分離絶縁膜１０２と、半導体基板１０１における素子分離絶縁膜１０２で規定されたアクティブ領域に形成されたトランジスタ１０４と、トランジスタ１０４を埋没するように半導体基板１０１上に形成された層間絶縁膜１０５と、層間絶縁膜１０５上に形成された配線層１０７と、トランジスタ１０４における拡散領域（ソース・ドレイン領域）と配線層１０７とを電気的に接続するように層間絶縁膜１０５に形成されたコンタクト配線１０６と、配線層１０７を埋没するように層間絶縁膜１０５上に形成された層間絶縁膜１０８と、配線層１０７と層間絶縁膜１０８上に形成された配線層１１０とを電気的に接続するように層間絶縁膜１０８に形成されたコンタクト配線１０９とを有する。
【００３１】
上記のような下層基板１００上には、上述したように、配線層１１０および下層配線層２０１が形成されている。配線層１１０および下層配線層２０１は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）やポリサイド（タングステンポリサイド：ＷＳｉ／Ｐｏｌｙ−Ｓｉ）などで形成された導電膜である。この配線層１１０および下層配線層２０１は、例えば既知のパターニング技術（ホトリソグラフィおよびエッチング）を用いて形成することができる。なお、配線層１１０および下層配線層２０１が形成される層間絶縁膜１０８表面は例えばＣＭＰ（Chemical and Mechanical Polishing）法などにより平坦化されていることが好ましい。また、配線層１１０と下層配線層２０１とは、電気的に接続されていても良い。
【００３２】
層間絶縁膜１０８上に形成された配線層１１０および下層配線層２０１は、中間絶縁膜２０２により埋没されている。すなわち、層間絶縁膜１０８上には、配線層１１０および下層配線層２０１を埋没させる程度に中間絶縁膜２０２が形成される。この中間絶縁膜２０２は、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて酸化シリコン（ＳｉＯx）を堆積させることで形成された絶縁膜である。また、中間絶縁膜２０２表面は例えばＣＭＰ法などにより平坦化されていることが好ましい。
【００３３】
中間絶縁膜２０２には、例えば既知のホトリソグラフィおよびエッチングにより開口部が下層配線層２０１と位置合わせされつつ形成される。この開口部にはタングステン（Ｗ）や銅（Ｃｕ）などの導電体を充填することでコンタクト配線２０３が形成される。このコンタクト配線２０３は、開口部内に、例えばＣＶＤ法にてタングステン（Ｗ）などを充填するか、例えばメッキ法にて銅（Ｃｕ）などを充填することで形成することができる。
【００３４】
また、中間絶縁膜２０２上には、上層フューズ２０４がコンタクト配線２０３と位置合わせされつつ形成される。この上層フューズ２０４は、例えばポリシリコンやポリサイドなどで形成された導電膜であり、既知のパターニング技術（ホトリソグラフィおよびエッチング）を用いて形成することができる。
【００３５】
以上のように形成された上層フューズ２０４は、上層保護膜２０５により覆われる。また、上層保護膜２０５は、露出している中間絶縁膜２０２上にも形成されている。この上層保護膜２０５は、例えばプラズマＣＶＤ法などを用いて形成されたＰ−ＴＥＯＳ（プラズマテオス）膜よりなる絶縁膜であり、塵・ゴミや、物理的または電気的な衝撃などから上層フューズ２０４を保護すると共に、他の上層フューズ２０４に照射されたレーザ光およびこれにより生じた熱エネルギーから上層フューズ２０４を保護するための膜である。また、上層保護膜２０５は、レーザ・リペアを用いる場合、レーザ光を配線まで到達させ易く、且つ熱エネルギーにより溶解した配線が飛散し易いように、適切な膜厚に調整されている必要がある。
【００３６】
上記構成において、下層配線層２０１と上層フューズ２０４とコンタクト配線２０３とから構成される配線パターンは、図１における冗長判定回路２０に含まれるフューズ部２４を構成する。この配線パターンは、冗長判定回路２０における救済の有無を判定する回路（図示せず）と、冗長判定回路２０の後段に設けられた冗長用ロウデコーダ２１とを接続する配線の一部として形成されている。
【００３７】
・配線パターンのレイアウト
ここで、図２から図４を用いて、下層配線層２０１と上層フューズ２０４とコンタクト配線２０３とからなる配線パターンのレイアウトについて説明する。なお、図２では、構成の明確化のため、上層フューズ２０４の幅（図面中、横方向）を下層配線層２０１の幅よりも太くして図示する。ただし、本発明では、これに限定されず、例えば上層フューズ２０４と下層配線層２０１との幅が略同一若しくは下層配線層２０１の幅が上層フューズ２０４の幅よりも狭くても広くてもよい。
【００３８】
図３（ａ）、図３（ｂ）および図４を用いて説明したように、個々の配線パターンは、下層基板１００上（これを下層とする）に形成された下層配線層２０１と、中間絶縁膜２０２上（これを上層とする）に形成された上層フューズ２０４とが、中間絶縁膜２０２内に形成されたコンタクト配線２０３により接続された構造である。これは、ある配線パターンのうち、少なくとも隣接する他の配線パターンにおけるレーザ光の照射領域ＬＳに隣接する部分を層構造における下層に退避させた構造である。
【００３９】
図２に示すレイアウト例では、レーザ光の照射領域ＬＳが、配線パターンの延在方向（図２中縦方向）と垂直（ただし、紙面と平行）に、図面中上下２列に配列されている。各配線パターンにおける照射領域ＬＳは、図面中上下交互に設定されている。これに伴い、照射領域ＬＳが設定される上層フューズ２０４も、千鳥状に、図面中上下交互に配置されている。このため、ある配線パターンの上層フューズ２０４における照射領域ＬＳの幅方向における隣には、隣の配線パターンではなく、さらに隣の配線パターンにおける上層フューズ２０４が配置される。例えば上層フューズ２０４−１における照射領域ＬＳの幅方向における隣には、上層フューズ２０４−２ではなく、上層フューズ２０４−３が配置される（例えば図２における切断面Ｉ−Ｉ’参照）。なお、隣り合う配線パターンにおける上層フューズ２０４は、その一部（照射領域ＬＳ以外の領域）が幅方向において重なっていてもよい（例えば図２における切断面ＩＩ−ＩＩ’参照）。ただし、隣り合う配線パターンにおける上層フューズ２０４同士が幅方向において完全に重ならない構成は、後述する実施例２と同様であるため、本実施例では、その一部（コンタクト配線２０３との接続部分）が幅方向において重なる場合を例示する。
【００４０】
以上のように、一つおきの上層フューズ２０４が幅方向に隣り合う構成とした場合、配線パターン間の距離は、隣り合う配線パターン同士ではなく、照射領域ＬＳとこれが幅方向に隣り合う上層フューズ２０４とに基づいて決定することができる。すなわち、一つおきに配列された配線パターンのみで決定することができる。例えば図２に示す例では、図面中上側に配置された上層フューズ２０４−１、２０４−３、２０４−５それぞれの間の距離が、レーザ光およびこれにより生じた熱エネルギーが他の上層フューズ２０４に影響（例えば溶断）を与えない程度の距離となるように設計すればよい。同様に、図２中下側に配置された上層フューズ２０４−２、２０４−４、２０４−６それぞれの間の距離は、レーザ光およびこれにより生じた熱エネルギーが他の上層フューズ２０４に影響（例えば溶断）を与えない程度の距離となるように設計すればよい。ただし、一つおきの配線パターン間の距離は、溶断時にレーザ光およびこれにより生じた熱エネルギーが一つおきの配線パターンにおける上層フューズ２０４に影響（例えば溶断）を与えない程度の距離に設定する必要がある。本説明では、この距離をａとする。
【００４１】
なお、隣り合う配線パターン（例えば上層フューズ２０４−１を含む配線パターンと上層フューズ２０４−２を含む配線パターン）間の距離は、設計上の観点から、距離ａの半分（ａ／２）に設定することは好ましい。
【００４２】
また、下層配線層２０１は、以上のような上層フューズ２０４の配置に応じて、図２に示すように、千鳥状に、図面中上下交互に配置することができる。ただし、下層配線層２０１の配置は、上層フューズ２０４の配置を逆にした配置である。例えば、図２に示すように、一つおきに配置された上層フューズ２０４−１、２０４−３、２０４−５を図面中上段に配置し且つ残りの上層フューズ２０４−２、２０４−４、２０４−６を図面中下段に配置した場合、図面中上段に配置された上層フューズ２０４−１、２０４−３、２０４−５に対応する下層配線層２０１−１、２０１−３、２０１−５は図面中下段に配置され且つ図面中下段に配置された上層フューズ２０４−２、２０４−４、２０４−６に対応する下層配線層２０１−２、２０１−４、２０１−６は図面中上段に配置される。
【００４３】
また、対応する上層フューズ２０４と下層配線層２０１とは、中間絶縁膜２０２を挟んで一部が重畳している。この重畳部分には、図２、図３（ｂ）および図４に示すように、コンタクト配線２０３が形成されており、これにより、対応する上層フューズ２０４と下層配線層２０１とが電気的に接続されている。例えば対応する構成である上層フューズ２０４−１と下層配線層２０１−１とが形成する重畳部分の中間絶縁膜２０２にはコンタクト配線２０３−１が形成されており、このコンタクト配線２０３−１により上層フューズ２０４−１と下層配線層２０１−１とが電気的に接続されている。
【００４４】
さらに、上層フューズ２０４は、図３（ａ）、図３（ｂ）および図４に示すように、上層保護膜２０５に覆われている。この上層保護膜２０５の膜厚は、レーザ光を上層フューズ２０４まで到達させ易く、且つ熱エネルギーにより溶解した上層フューズ２０４が飛散し易いような膜厚に調整されることが好ましい。なお、この膜厚の算定方法は公知であるため、ここでは詳細な説明を省略する。また、上層保護膜２０５は、上層フューズ２０４表面だけでなく、図３（ａ）および図３（ｂ）に示すように、露出した中間絶縁膜２０２上にまで形成されていても良い。
【００４５】
以上のように形成された上層フューズ２０４は、図示しないレーザリペア装置を用いて照射領域ＬＳにレーザ光を照射することで溶断することができる。
【００４６】
・作用効果
以上のように、本実施例では、ある配線パターンのうち、少なくとも隣接する他の配線パターンにおけるレーザ光の照射領域に隣接する部分を層構造における下層に退避させた構造を有する。言い換えれば、ある配線パターンにおける上層フューズが、隣り合う配線パターンにおける上層フューズと幅方向において重ならない領域を互いに有する。例えば図２に示す例では、一つおきの上層フューズ２０４が幅方向に隣り合う構成を有する。このため、配線パターン間の距離は、隣り合う配線パターン同士ではなく、照射領域ＬＳとこれが幅方向に隣り合う上層フューズ２０４とに基づいて決定することができる。すなわち、例えば図２に示す例では、一つおきに配列された配線パターンのみで決定することができる。これにより、フューズを含む配線パターンの密度（例えばパターン間の距離）を大幅に向上することができる。以下、これを図面と共に説明する。なお、以下の説明では、図５および図６に示すような比較例１、２を挙げて説明する。
【００４７】
図５（ａ）は比較例１として例示するフューズのレイアウトを示す上視図であり、図５（ｂ）は図５（ａ）のＩＶ−ＩＶ’断面図である。
【００４８】
図５（ａ）および図５（ｂ）に示すように、比較例１による半導体記憶装置は、下層基板１００上（具体的には層間絶縁膜１０８上）に形成されたフューズ８０１−１〜８０１−６、…（以下、任意のフューズの符号を８０１とする）と、フューズ８０１を覆う上層保護膜８０５とを有する。なお、下層基板１００は、図３（ａ）に示す下層基板１００と同様であるため、ここでは詳細な説明を省略する。
【００４９】
上記構成において、フューズ８０１は直線状の形状を有する。このため、レーザ光の照射領域ＬＳが隣のフューズ８０１に近接している。そこで、隣り合うフューズ８０１同士は、一方をレーザ・リペアする際に照射されたレーザ光およびこれにより生じた熱エネルギーにより他方が影響（例えば溶断）されないように、適切な距離ａを隔てて配置される必要がある。
【００５０】
また、図６（ａ）は比較例２として例示するフューズのレイアウトを示す上視図であり、図６（ｂ）は図６（ａ）のＶ−Ｖ’断面図である。
【００５１】
図６（ａ）および図６（ｂ）に示すように、比較例２による半導体記憶装置は、下層基板１００上（具体的には層間絶縁膜１０８上）に形成されたフューズ９０１−１〜９０１−６、…（以下、任意のフューズの符号を９０１とする）と、フューズ９０１を覆う上層保護膜９０５とを有する。なお、下層基板１００は、図３（ａ）に示す下層基板１００と同様であるため、ここでは詳細な説明を省略する。
【００５２】
上記構成において、フューズ９０１は、２つの直線状の部分を有し、これらがＺ字状につながり合った形状を有する。２つの直線状の部分のうち一方は、レーザ光の照射領域ＬＳが設定される。また、隣り合う２つのフューズ９０１をペアとすると、このペアを成す２つのフューズ９０１において、照射領域ＬＳが設定された直線状の部分は、同じ側（図面中、上側または下側）に配置される。さらに、照射領域ＬＳが設定されていない直線状の部分同士が平行に接近すると共に、照射領域ＬＳが設定された直線状の部分同士が適切な距離ａを隔てるように配置される。例えばフューズ９０１−１および９０１−２に着目し、これらがペアを成すと仮定すると、フューズ９０１−１および９０１−２において、照射領域ＬＳが設定された直線状の部分は同じ側（図面中、上側）に配置され、照射領域ＬＳが設定されていない直線状の部分同士は近接し、照射領域ＬＳが設定された直線状の部分同士は適切な距離ａを隔てている。
【００５３】
さらにまた、隣り合うペアでは、照射領域ＬＳが設定された直線状の部分と、照射領域ＬＳが設定されていない直線状の部分との位置が逆になっている。例えばペアを成すフューズ９０１−１および９０１−２と、同じくペアを成すフューズ９０１−３および９０１−４とに着目すると、フューズ９０１−１および９０１−２では、照射領域ＬＳが設定された直線状の部分が図６（ａ）中上側に配置され且つ照射領域ＬＳが設定されていない直線状の部分が図６（ａ）中下側に配置されているのに対し、フューズ９０１−３および９０１−４では、照射領域ＬＳが設定された直線状の部分が図６（ａ）中下側に配置され且つ照射領域ＬＳが設定されていない直線状の部分が図６（ａ）中上側に配置されている。さらにまた、隣り合うペアにおいて、一方のペアにおける照射領域ＬＳが設定された直線状の部分は、他方のペアにおける照射領域ＬＳが設定されていない直線状の部分から適切な距離ａを隔てて配置されている。
【００５４】
ここで、本発明の実施例１による上層フューズ２０４並びに、比較例１および２によるフューズ８０１および９０１のそれぞれの幅を１．０μｍと仮定し、この寸法並びにレーザ光の波長およびエネルギーに基づいて算定される適切な距離ａを２．５μｍと仮定する。このように仮定した場合、比較例１では例えば６本のフューズ８０１をレイアウトした際の全体の幅は図５（ａ）に示すように１８．５μｍとなり、比較例２では例えば６本のフューズ９０１をレイアウトした際の全体の幅は図６（ａ）に示すように１７．０μｍとなる。これに対し、本実施例では例えば６本の上層フューズ２０４をレイアウトした際の全体の幅は図７に示すように９．７５μｍとなる。
【００５５】
また、以上のように仮定した場合、例えば０．６４μｍの周期でメモリセルが配置されているとすると、比較例１では２８本（＝１８．５［μｍ］／０．６４［μｍ］）に６本の割合でフューズ８０１を配置することが可能となり、比較例２では２６本（＝１７．０［μｍ］／０．６４［μｍ］）に６本の割合でフューズ９０１を配置することが可能となるのに対し、本実施例では１５本（＝９．７５［μｍ］／０．６４［μｍ］）に６本の割合で上層フューズ２０４を配置することが可能となる。
【００５６】
また、例えば０．３２μｍの周期でメモリセルが配置されているとすると、比較例１では５７本（＝１８．５［μｍ］／０．３２［μｍ］）に６本の割合でフューズ８０１を配置することが可能となり、比較例２では５３本（＝１７．０［μｍ］／０．３２［μｍ］）に６本の割合でフューズ９０１を配置することが可能となるのに対し、本実施例では３０本（＝９．７５［μｍ］／０．３２［μｍ］）に６本の割合で上層フューズ２０４を配置することが可能となる。これらを、以下の表１にまとめる。
【００５７】
【表１】
2006351663.tif 000003
【００５８】
以上の説明および表１から明らかなように、本実施例では、フューズ（上層フューズ）を含む配線パターン間の距離を大幅に狭めることが可能となるため、より多くのフューズを半導体記憶装置１に搭載することが可能となる。この結果、救済可能なメモリセルの割合を上昇させることが可能となり、製品の歩留りを向上することができる。
【００５９】
例えば図５から図８および表１を用いて説明した例では、フューズ若しくは上層フューズの本数を６本とした場合、比較例１及び２と比較して、救済対象とすべきメモリセルの数を約５３〜５４％程度縮小することができる。すなわち、同一範囲内に、約２倍のフューズ（上層フューズ）を配置することが可能となる。
【００６０】
なお、上記では、照射領域ＬＳを上層フューズ２０４の幅方向に２列（例えば図２参照）に配置した場合を例に挙げたが、本実施例はこれに限定されず、これを上層フューズ２０４の幅方向に３列以上に配置することも可能である。例えば図８には、照射領域ＬＳを上層フューズ２０４の幅方向に３列に配置した場合の構成を示す。
【００６１】
図８に示す例（これを半導体記憶装置１’とする）では、半導体記憶装置１における下層配線層２０１−１〜２０１−６、…が下層配線層２０１’−１〜２０１’−６、…（以下、任意の下層配線層の符号を２０１’とする）に置き換えられ、上層フューズ２０４−１〜２０４−６，…が上層フューズ２０４’−１〜２０４’−６，…（以下、任意の上層フューズの符号を２０４’とする）に置き換えられ、コンタクト配線２０３−１〜２０３−６、…がコンタクト配線２０３’−１〜２０３’−６、…（以下、任意のコンタクト配線を２０３’とする）に置き換えられた構成を有する。他の構成は、半導体記憶装置１（図２参照）と同様であるため、ここでは詳細な説明を省略する。
【００６２】
図８に示すように、照射領域ＬＳを上層フューズ２０４の幅方向に３列に配置した場合、配線パターン間の距離を隣り合う配線パターン同士ではなく照射領域ＬＳとこれが幅方向に隣り合う上層フューズ２０４とに基づいて決定することができることから、二つおきに配列された配線パターンのみで決定することができる。これにより、フューズを含む配線パターンの密度（例えばパターン間の距離）を大幅に向上することができる。
【００６３】
同様に、例えば、照射領域ＬＳを上層フューズ２０４の幅方向にｎ（ｎは４以上の整数）列に配置した場合、配線パターン間の距離を隣り合う配線パターン同士ではなく照射領域ＬＳとこれが幅方向に隣り合う上層フューズ２０４とに基づいて決定することができることから、ｎ−１つおきに配列された配線パターンのみで決定することができる。これにより、フューズを含む配線パターンの密度（例えばパターン間の距離）を大幅に向上することができる。
【実施例２】
【００６４】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００６５】
まず、本発明による実施例１について図面を用いて詳細に説明する。本実施例では、フューズ部分を含む配線パターンのうち、少なくともレーザ光の照射領域を層構造における上層に引き回し、他の部分（配線部分）を層構造における下層に退避させた構造を有する半導体記憶装置を例に挙げて説明する。
【００６６】
・全体構成
本実施例による半導体記憶装置２の全体構成は、実施例１による半導体記憶装置１の全体構成（図１参照）と同様であるため、ここでは詳細な説明を省略する。
【００６７】
・断面構造
次に、本実施例による半導体記憶装置２の層構造を図面と共に詳細に説明する。図９は、半導体記憶装置２の層構造を示す上視図である。ただし、図９では、フューズが配置されている領域（図１における冗長判定回路２０のフューズ部２４）の一部を抜粋して示す。また、図１０（ａ）は図９におけるＶＩ−ＶＩ’断面図であり、図１０（ｂ）は図９におけるＶＩＩ−ＶＩＩ’断面図であり、図１１は図９におけるＶＩＩＩ−ＶＩＩＩ’断面図である。なお、下層基板１００は、実施例１（図３（ａ）参照）と同様であるため、図１０（ａ）、図１０（ｂ）および図１１では、その構造を簡略化してある。
【００６８】
図１０（ａ）、図１０（ｂ）および図１１に示すように、半導体記憶装置２は、下層基板１００と、下層基板１００上に形成された配線層１１０と、同じく下層基板１００上に形成された下層配線層（第１〜第３配線層）３０１−１〜３０１−６、…（以下、任意の下層配線層の符号を３０１とする）と、下層配線層３０１を埋没させる程度に形成された中間絶縁膜３０２と、中間絶縁膜３０２上に形成された上層フューズ（第１〜第３フューズ）３０４−１〜３０４−６，…（以下、任意の上層フューズの符号を３０４とする）と、下層配線層３０１と上層フューズ３０４とを電気的に接続するコンタクト配線（第１〜第３コンタクト配線）３０３−１〜３０３−６、…（以下、任意のコンタクト配線を３０３とする）と、上層フューズ３０４を覆う上層保護膜３０５とを有する。
【００６９】
上記構成において、上下に位置する下層配線層３０１および上層フューズ３０４は対応するパターンであり、これらを図１０（ｂ）および図１１に示すように、コンタクト配線３０３で電気的に接続することで、１つの配線パターンが形成される。例えば下層配線層３０１−１と上層フューズ３０４−１とは対応しており、これらをコンタクト配線３０３−１で電気的に接続することで１つの配線パターン（第１〜第３配線パターン）が形成されている。同様に、例えば下層配線層３０１−２ａおよび３０１−２ｂと上層フューズ３０４−２とは対応しており、これらをコンタクト配線３０３−２ａおよび３０３−２ｂでそれぞれ電気的に接続することで１つの配線パターンが形成されている。
【００７０】
下層配線層３０１は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）やポリサイド（タングステンポリサイド：ＷＳｉ／Ｐｏｌｙ−Ｓｉ）などで形成された導電膜である。この下層配線層３０１は、例えば既知のパターニング技術（ホトリソグラフィおよびエッチング）を用いて形成することができる。なお、この下層配線層３０１は配線層１１０と電気的に接続されていても良い。
【００７１】
層間絶縁膜１０８上に形成された配線層１１０および下層配線層３０１は、中間絶縁膜３０２により埋没されている。すなわち、層間絶縁膜１０８上には、配線層１１０および下層配線層３０１を埋没させる程度に中間絶縁膜３０２が形成される。この中間絶縁膜３０２は、例えばＣＶＤ法などを用いて酸化シリコン（ＳｉＯx）を堆積させることで形成された絶縁膜である。また、中間絶縁膜３０２表面は例えばＣＭＰ法などにより平坦化されていることが好ましい。
【００７２】
中間絶縁膜３０２には、例えば既知のホトリソグラフィおよびエッチングにより開口部が下層配線層３０１と位置合わせされつつ形成される。この開口部にはタングステン（Ｗ）や銅（Ｃｕ）などの導電体を充填することでコンタクト配線３０３が形成される。このコンタクト配線３０３は、開口部内に、例えばＣＶＤ法にてタングステン（Ｗ）などを充填するか、例えばメッキ法にて銅（Ｃｕ）などを充填することで形成することができる。
【００７３】
また、中間絶縁膜３０２上には、上層フューズ３０４がコンタクト配線３０３と位置合わせされつつ形成される。この上層フューズ３０４は、例えばポリシリコンやポリサイドなどで形成された導電膜であり、既知のパターニング技術（ホトリソグラフィおよびエッチング）を用いて形成することができる。
【００７４】
以上のように形成された上層フューズ３０４は、上層保護膜３０５により覆われる。また、上層保護膜３０５は、露出している中間絶縁膜３０２上にも形成されている。この上層保護膜３０５は、例えばプラズマＣＶＤ法などを用いて形成されたＰ−ＴＥＯＳ膜よりなる絶縁膜であり、塵・ゴミや、物理的または電気的な衝撃などから上層フューズ３０４を保護すると共に、他の上層フューズ３０４に照射されたレーザ光およびこれにより生じた熱エネルギーから上層フューズ３０４を保護するための膜である。また、上層保護膜３０５は、レーザ・リペアを用いる場合、レーザ光を配線まで到達させ易く、且つ熱エネルギーにより溶解した配線が飛散し易いように、適切な膜厚に調整されている必要がある。
【００７５】
上記構成において、下層配線層３０１と上層フューズ３０４とコンタクト配線３０３とから構成される配線パターンは、実施例１と同様に、図１における冗長判定回路２０に含まれるフューズ部２４を構成する。この配線パターンは、冗長判定回路２０における救済の有無を判定する回路（図示せず）と、冗長判定回路２０の後段に設けられた冗長用ロウデコーダ２１とを接続する配線の一部として形成されている。
【００７６】
・配線パターンのレイアウト
ここで、図９から図１１を用いて、下層配線層３０１と上層フューズ３０４とコンタクト配線３０３とからなる配線パターンのレイアウトについて説明する。
【００７７】
図１０（ａ）、図１０（ｂ）および図１１を用いて説明したように、個々の配線パターンは、下層基板１００上（これを下層とする）に形成された下層配線層３０１と、中間絶縁膜３０２上（これを上層とする）に形成された上層フューズ３０４とが、中間絶縁膜３０２内に形成されたコンタクト配線３０３により接続された構造である。これは、ある配線パターンのうち、少なくともレーザ光の照射領域ＬＳを層構造における上層に引き回し、他の部分（配線部分）を層構造における下層に退避させた構造である。
【００７８】
図９に示すレイアウト例では、レーザ光の照射領域ＬＳが、配線パターンの延在方向（図９中縦方向）と垂直（ただし、紙面と平行）に、図面中上中下３列に配列されている。各配線パターンにおける照射領域ＬＳは、図面中上中下を順に繰り返すように設定されている。これに伴い、照射領域ＬＳが設定される上層フューズ３０４も、図面中上中下を順に繰り返すように配置されている。このため、ある配線パターンの上層フューズ３０４における照射領域ＬＳの幅方向における隣には、隣または一つおきの配線パターンではなく、二つおきの配線パターンにおける上層フューズ３０４が配置される。例えば上層フューズ３０４−１における照射領域ＬＳの幅方向における隣には、上層フューズ３０４−２および３０４−３ではなく、上層フューズ３０４−４が配置される。なお、隣り合う配線パターンにおける上層フューズ３０４同士は、幅方向において完全に重ならないように配置されている。
【００７９】
以上のように、二つおきの上層フューズ３０４が幅方向に隣り合う構成とした場合、配線パターン間の距離は、隣り合う配線パターン同士ではなく、照射領域ＬＳとこれが幅方向に隣り合う上層フューズ３０４とに基づいて決定することができる。すなわち、二つおきに配列された配線パターンのみで決定することができる。例えば図９に示す例では、図面中上側に配置された上層フューズ３０４−１、３０４−４の間の距離が、レーザ光およびこれにより生じた熱エネルギーが他方の上層フューズ３０４に影響（例えば溶断）を与えない程度の距離となるように設計すればよい。同様に、図９中下側に配置された上層フューズ３０４−３、３０４−６の間の距離は、レーザ光およびこれにより生じた熱エネルギーが他方の上層フューズ３０４に影響（例えば溶断）を与えない程度の距離となるように設計すればよい。さらに同様に、図９中、上側と下側との間（中側と言う）に配置された上層フューズ３０４−２、３０４−５の間の距離は、レーザ光およびこれにより生じた熱エネルギーが他方の上層フューズ３０４に影響（例えば溶断）を与えない程度の距離となるように設計すれば良い。ただし、二つおきの配線パターン間の距離は、溶断時にレーザ光およびこれにより生じた熱エネルギーが一つおきの配線パターンにおける上層フューズ３０４に影響（例えば溶断）を与えない程度の距離ａに設定する必要がある。
【００８０】
なお、隣り合う配線パターン（例えば上層フューズ３０４−１を含む配線パターンと上層フューズ３０４−２を含む配線パターン）間の距離は、設計上の観点から、距離ａの３分の１（ａ／３）に設定することは好ましい。
【００８１】
また、下層配線層３０１は、以上のような上層フューズ３０４の配置に応じて、図９に示すように、上層フューズ３０４の有無を反転させた配置である。例えば、図９に示すように、二つおきに配置された上層フューズ３０４−１、３０４−４を図面中上段に配置し、同じく二つおきに配置された上層フューズ３０４−３、３０４−６を図面中下段に配置し、さらに残りの上層フューズ３０４−２、３０４−５を図面中上段と中段との間に配置した場合、図面中上段に配置された上層フューズ３０４−１、３０４−４に対応する下層配線層３０１−１、３０１−４は図面中中段から下段に配置され、図面中下段に配置された上層フューズ３０４−３、３０４−６に対応する下層配線層３０１−３、３０１−６は図面中中段から上段に配置され、さらに図面中中段に配置された上層フューズ３０４−２、３０４−５に対応する下層配線層３０１−２ａおよび３０１−２ｂ、３０１−５および３０１−５ａおよび３０１−５ｂは図面中上段および下段に配置される。
【００８２】
また、対応する上層フューズ３０４と下層配線層３０１とは、中間絶縁膜３０２を挟んで一部が重畳している。この重畳部分には、図９、図１０（ｂ）および図１１に示すように、コンタクト配線３０３が形成されており、これにより、対応する上層フューズ３０４と下層配線層３０１とが電気的に接続されている。例えば対応する構成である上層フューズ３０４−１と下層配線層３０１−１とが形成する重畳部分の中間絶縁膜３０２にはコンタクト配線３０３−１が形成されており、このコンタクト配線３０３−１により上層フューズ３０４−１と下層配線層３０１−１とが電気的に接続されている。また、例えば対応する構成である上層フューズ３０４−２と下層配線層３０１−２とが形成する重畳部分の中間絶縁膜３０２にはコンタクト配線３０３−２ａおよび３０３−２ｂがそれぞれ形成されており、このコンタクト配線３０３−２ａおよび３０３−２ｂにより上層フューズ３０４−２と下層配線層３０１−２とが電気的に接続されている。
【００８３】
さらに、上層フューズ３０４は、図１０（ａ）、図１０（ｂ）および図１１に示すように、上層保護膜３０５に覆われている。この上層保護膜３０５の膜厚は、レーザ光を上層フューズ３０４まで到達させ易く、且つ熱エネルギーにより溶解した上層フューズ３０４が飛散し易いような膜厚に調整されることが好ましい。なお、この膜厚の算定方法は公知であるため、ここでは詳細な説明を省略する。また、上層保護膜３０５は、上層フューズ３０４表面だけでなく、図１０（ａ）および図１０（ｂ）に示すように、露出した中間絶縁膜３０２上にまで形成されていても良い。
【００８４】
以上のように形成された上層フューズ３０４は、図示しないレーザリペア装置を用いて照射領域ＬＳにレーザ光を照射することで溶断することができる。
【００８５】
・作用効果
以上のように、本実施例では、ある配線パターンのうち、少なくともレーザ光の照射領域ＬＳを層構造における上層に引き回し、他の部分（配線部分）を層構造における下層に退避させた構造を有する。言い換えれば、ある配線パターンにおける上層フューズが、隣り合う配線パターンにおける上層フューズと幅方向において重ならない。例えば図９に示す例では、二つおきの上層フューズ３０４が幅方向に隣り合う構成を有する。このため、配線パターン間の距離は、隣り合う配線パターン同士ではなく、照射領域ＬＳとこれが幅方向に隣り合う上層フューズ３０４とに基づいて決定することができる。すなわち、例えば図９に示す例では、二つおきに配列された配線パターンのみで決定することができる。これにより、フューズを含む配線パターンの密度（例えばパターン間の距離）を大幅に向上することができる。以下、これを図面と共に説明する。なお、以下の説明では、実施例１において図５および図６を用いて例示した比較例１、２と対比させて説明する。
【００８６】
ここで、実施例１と同様に、本発明の実施例２による上層フューズ３０４並びに、比較例１および２によるフューズ８０１および９０１のそれぞれの幅を１．０μｍと仮定し、この寸法並びにレーザ光の波長およびエネルギーに基づいて算定される適切な距離ａを２．５μｍと仮定する。このように仮定した場合、比較例１では、上述したように、例えば６本のフューズ８０１をレイアウトした際の全体の幅は図５（ａ）に示すように１８．５μｍとなり、比較例２では例えば６本のフューズ９０１をレイアウトした際の全体の幅は図６（ａ）に示すように１７．０μｍとなる。これに対し、本実施例では例えば６本の上層フューズ３０４をレイアウトした際の全体の幅は図１２に示すように６．５μｍとなる。
【００８７】
また、以上のように仮定した場合、例えば０．６４μｍの周期でメモリセルが配置されているとすると、比較例１では２８本（＝１８．５［μｍ］／０．６４［μｍ］）に６本の割合でフューズ８０１を配置することが可能となり、比較例２では２６本（＝１７．０［μｍ］／０．６４［μｍ］）に６本の割合でフューズ９０１を配置することが可能となるのに対し、本実施例では１０本（＝６．５［μｍ］／０．６４［μｍ］）に６本の割合で上層フューズ３０４を配置することが可能となる。
【００８８】
また、例えば０．３２μｍの周期でメモリセルが配置されているとすると、比較例１では５７本（＝１８．５［μｍ］／０．３２［μｍ］）に６本の割合でフューズ８０１を配置することが可能となり、比較例２では５３本（＝１７．０［μｍ］／０．３２［μｍ］）に６本の割合でフューズ９０１を配置することが可能となるのに対し、本実施例では２０本（＝６．５［μｍ］／０．３２［μｍ］）に６本の割合で上層フューズ３０４を配置することが可能となる。これらを、以下の表２にまとめる。
【００８９】
【表２】
2006351663.tif 000004
【００９０】
以上の説明および表２から明らかなように、本実施例では、フューズ（上層フューズ）を含む配線パターン間の距離を大幅に狭めることが可能となるため、より多くのフューズを半導体記憶装置２に搭載することが可能となる。この結果、救済可能なメモリセルの割合を上昇させることが可能となり、製品の歩留りを向上することができる。
【００９１】
例えば図９から図１２および表２を用いて説明した例では、フューズ若しくは上層フューズの本数を６本とした場合、比較例１及び２と比較して、救済対象とすべきメモリセルの数を約３５〜３６％程度縮小することができる。すなわち、同一範囲内に、約３倍のフューズ（上層フューズ）を配置することが可能となる。
【００９２】
なお、上記では、照射領域ＬＳを上層フューズ３０４の幅方向に４列（例えば図９参照）に配置した場合を例に挙げたが、本実施例はこれに限定されず、これを上層フューズ３０４の幅方向に２列若しくは４列以上に配置することも可能である。
【００９３】
また、上記実施例１および実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１による半導体記憶装置１の概略構成を示すブロック図である。
【図２】本発明の実施例１による半導体記憶装置１の層構造を示す上視図である。
【図３】（ａ）は図２におけるＩ−Ｉ’断面の構造を示す図であり、（ｂ）は図２におけるＩＩ−ＩＩ’断面の構造を示す図である。
【図４】図２におけるＩＩＩ−ＩＩＩ’断面の構造を示す図である。
【図５】（ａ）は本発明で挙げる比較例１による半導体記憶装置の層構造を示す上視図であり、（ｂ）は（ａ）のＩＶ−ＩＶ’断面の構造を示す図である。
【図６】（ａ）は本発明で挙げる比較例２による半導体記憶装置の層構造を示す上視図であり、（ｂ）は（ａ）のＶ−Ｖ’断面の構造を示す図である。
【図７】本発明の実施例１による配線パターンの寸法例を示す上視図である。
【図８】本発明の実施例１の変形例による半導体記憶装置１’の層構造を示す上視図である。
【図９】本発明の実施例２による半導体記憶装置２の層構造を示す上視図である。
【図１０】（ａ）は図９におけるＶＩ−ＶＩ’断面の構造を示す図であり、（ｂ）は図９におけるＶＩＩ−ＶＩＩ’断面の構造を示す図である。
【図１１】図９におけるＶＩＩＩ−ＶＩＩＩ’断面の構造を示す図である。
【図１２】本発明の実施例２による配線パターンの寸法例を示す上視図である。
【符号の説明】
【００９５】
１、１’、２  半導体記憶装置
１Ａ  半導体チップ
１１  ロウデコーダ
１２  ワードラインドライバ
１３  メモリセルアレイ
２０  冗長判定回路
２１  冗長用ロウデコーダ
２２  冗長用ワードラインドライバ
２３  冗長メモリセルアレイ
２４  ヒューズ
１００  下層基板
１０１  半導体基板
１０２  素子分離絶縁膜
１０４  トランジスタ
１０５、１０８  層間絶縁膜
１０６、１０９  コンタクト配線
１０７、１１０  配線層
２０１、２０１−１〜２０１−６、３０１、３０１−１〜３０１−６  下層配線
２０２、３０２  中間絶縁膜
２０３、２０３−１〜２０３−６、３０３、３０３−１〜３０３−６  コンタクト配線
２０４、２０４−１〜２０４−６、３０４、３０４−１〜３０４−６  上層ヒューズ
２０５、３０５  保護膜
８０１、８０１−１〜８０１−６、９０１、９０１−１〜９０１−６  ヒューズ
８０５、９０５  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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