(57)【要約】【課題】信頼性の向上と高集積化とを両立できる半導体メモリ装置を提供すること。【解決手段】半導体メモリ装置は、メモリセルからセルデータを読み出した後、同一の前記メモリセルに参照データとしての“０”データまたは“１”データを書き込み、センスアンプ３０により前記参照データと前記セルデータとを比較し増幅することによって読み出し動作を行う半導体メモリ装置であって、前記セルデータの読み出し開始から前記参照データの読み出し終了までに期間において、前記読み出し動作を行うために供給される少なくとも１つの電位ＶＰＬの時間変化率を一定に保つ。【選択図】      図３
2006107560.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルからセルデータを読み出した後、同一の前記メモリセルに参照データとしての“０”データまたは“１”データを書き込み、センスアンプにより前記参照データと前記セルデータとを比較し増幅することによって読み出し動作を行う半導体メモリ装置であって、
前記セルデータの読み出し開始から前記参照データの読み出し終了までの期間において、前記読み出し動作を行うために供給される少なくとも１つの電位の時間変化率を一定に保つ
ことを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルは、一方電極がビット線に電気的に接続され、他方電極がプレート線に接続された強誘電体キャパシタを備え、
前記読み出し動作を行うために供給され且つ時間変化率が一定とされる電位は、少なくともプレート線電位と前記センスアンプ電位のいずれかである
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記メモリセルは、一端がビット線に電気的に接続され、他端がソース線に接続されたＭＴＪ素子を備え、
前記読み出し動作を行うために供給され且つ時間変化率が一定とされる電位は、少なくともソース線電位と前記センスアンプ電位のいずれかである
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
強誘電体キャパシタを備えた複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイ内において同一列にある前記メモリセルの備える前記強誘電体キャパシタの一方電極を電気的に共通接続するビット線と、
前記メモリセルアレイ内において同一行にある前記メモリセルの備える前記強誘電体キャパシタの他方電極を共通接続するプレート線と、
読み出し動作時において選択プレート線に対して前記強誘電体キャパシタの抗電圧以上の電位を印加し、非選択プレート線に対して前記抗電圧未満の正電位を印加するプレート線ドライバと
を具備することを特徴とする半導体メモリ装置。
【請求項５】
前記非選択プレート線に印加される電位は、前記プレート線に前記抗電圧以上の電位を印加することによってメモリセルから“０”データを選択ビット線に読み出した際のビット線電位をＶ０、“１”データを選択ビット線に読み出した際のビット線電位をＶ１とすると、
（Ｖ０＋Ｖ１）／２
であることを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】
前記ビット線に読み出したデータを増幅するセンスアンプを更に備え、
前記非選択プレート線に印加される電位は、前記センスアンプの高電圧側電源電位をＶＤＤ、低電圧電源電位を（１／３）・ＶＤＤとすると、
（１／３）・ＶＤＤ、または（２／３）・ＶＤＤ
であることを特徴とする請求項４または５記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に関する。例えば強誘電体キャパシタ（Ferroelectric capacitor）やＭＴＪ（Magnetic Tunnel Junction）素子を用いた半導体メモリに関する。
【背景技術】
【０００２】
近年、半導体メモリの１つとして、強誘電体材料をキャパシタ絶縁膜に用いた強誘電体キャパシタを備えた強誘電体メモリが注目されている。
【０００３】
強誘電体メモリは、強誘電体の持つ特性の１つであるヒステリシス特性を利用し、強誘電体キャパシタにおいて、異なる２つの残留分極によって２つのデータを不揮発に記憶する。また、データを読み出す際にはプレート線を駆動することが必要である。
【０００４】
強誘電体メモリのメモリセルアレイ構成として、１つのセルトランジスタに複数の強誘電体キャパシタを接続することによってクロスポイント型のメモリセル配置を可能とする提案がなされている（例えば非特許文献１参照）。本構成によれば高集積化が実現できる。しかし、特に“１”データを読み出した場合、ビット線と非選択プレート線との間に電界が発生する。この電界によって非選択メモリセルにディスターブ（disturb）がかかり、その結果、非選択メモリセルの保持データの信頼性が悪化するという問題があった。
【０００５】
また強誘電体メモリのメモリセル構成として、一般に１つのセルトランジスタと１つの強誘電体メモリとの組み合わせが知られている。このようなＤＲＡＭ型メモリセルを折り返しビット線方式を用いて配置してメモリセルアレイを形成し、読み出し動作時に、選択メモリセル自身を参照電位発生用セルとして用いる方法が提案されている（例えば非特許文献２参照）。しかし、この方法によっては、前述したクロスポイント型セルアレイ構成に比べて集積度が低下するという欠点があった。
【非特許文献１】Toshiyuki Nishihara他著、“A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage”、IEEE JORNAL OF SOLID-STATE CIRCUITS、VOL.37、NO.11、NOV. 2002
【非特許文献２】Junichi Yamada他著、“A Self-Reference Read Scheme for a 1T/1C FeRAM”、1998 Symposium on VLSI Circuits Digest of Technical Papers p.238〜p.241
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、信頼性の向上と高集積化とを両立できる半導体メモリ装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体メモリ装置は、メモリセルからセルデータを読み出した後、同一の前記メモリセルに参照データとしての“０”データまたは“１”データを書き込み、センスアンプにより前記参照データと前記セルデータとを比較し増幅することによって読み出し動作を行う半導体メモリ装置であって、前記セルデータの読み出し開始から前記参照データの読み出し終了までの期間において、前記読み出し動作を行うために供給される少なくとも１つの電位の時間変化率を一定に保つ。
【発明の効果】
【０００８】
本発明によれば、信頼性の向上と高集積化とを両立できる半導体メモリ装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る半導体メモリ装置について図１を用いて説明する。図１は、本実施形態に係る強誘電体メモリのブロック図である。
【００１１】
図示するように、本実施形態に係る強誘電体メモリ１は、メモリセルアレイ１０、ロウデコーダ２０、センスアンプ３０、プレート線ドライバ５０、及びプレート線電圧発生回路６０を備えている。
【００１２】
メモリセルアレイ１０は、クロスポイント型に配置されたメモリセルＭＣを備えている。メモリセルＭＣは強誘電体キャパシタを含んでいる。そして、１つのセルトランジスタＣＴのソースに複数の強誘電体キャパシタが直列接続されて１つのセルブロックを形成し、このセルブロックがマトリクス状に配置されている。同一列にある強誘電体キャパシタの一方電極はいずれかのセルトランジスタＣＴを介してビット線ＢＬ０〜ＢＬｍのいずれかに接続され、同一行にある強誘電体キャパシタの他方電極はプレート線ＰＬ０〜ＰＬｎのいずれかに接続されている。また同一行にあるセルトランジスタＣＴのゲートは、ワード線ＷＬ０〜ＷＬｎのいずれかに接続されている。
【００１３】
ロウデコーダ２０は、読み出し動作時及び書き込み動作時において、いずれかのワード線を選択し、選択ワード線に“Ｈ”レベルを印加する。
【００１４】
センスアンプ３０は、読み出し動作時においてビット線に読み出した読み出し電圧を増幅する。センスアンプ３０の回路構成について図２を用いて説明する。センスアンプ３０は、２本のビット線につき１個づつ設けられている。以下では、ビット線ＢＬ０、ＢＬ１に対して設けられたセンスアンプを例に挙げて説明する。
【００１５】
図示するようにセンスアンプ３０は、ｎチャネルＭＯＳトランジスタ３１〜３７及びｐチャネルＭＯＳトランジスタ３８〜４０を備えている。以下、ＭＯＳトランジスタ３１よりセンスアンプ側のビット線ＢＬ０をビット線ＢＬ００と呼び、ＭＯＳトランジスタ３２よりセンスアンプ側のビット線ＢＬ１をビット線ＢＬ１０と呼ぶことにする。
【００１６】
ＭＯＳトランジスタ３１は、ゲートに信号ＴＧ４が入力され、電流経路の一端がビット線ＢＬ０に接続され、電流経路の他端がビット線ＢＬ００に接続される。ＭＯＳトランジスタ３２は、ゲートに信号ＴＧ２が入力され、電流経路の一端がビット線ＢＬ１に接続され、電流経路の他端がビット線ＢＬ１０に接続される。ＭＯＳトランジスタ３３は、ゲートに信号ＴＧ１が入力され、電流経路の一端がビット線ＢＬ０に接続され、電流経路の他端がビット線ＢＬ１０に接続される。ＭＯＳトランジスタ３４は、ゲートに信号ＴＧ３が入力され、電流経路の一端がビット線ＢＬ１に接続され、電流経路の他端がビット線ＢＬ００に接続される。すなわち、ＭＯＳトランジスタ３１の電流経路を介してビット線ＢＬ０とビット線ＢＬ００とが接続され、ＭＯＳトランジスタ３３の電流経路を介してビット線ＢＬ０とビット線ＢＬ１０とが接続される。また、ＭＯＳトランジスタ３２の電流経路を介してビット線ＢＬ１とビット線ＢＬ１０とが接続され、ＭＯＳトランジスタ３４の電流経路を介してビット線ＢＬ１とビット線ＢＬ００とが接続される。
【００１７】
ＭＯＳトランジスタ４０は、ゲートに信号／ＳＡＰが入力され、ソースが高電圧側電源電位（例えばＶＤＤ）に接続される。またＭＯＳトランジスタ３７は、ゲートに信号ＳＡＮが入力され、ソースが低電圧側電源電位（例えば（１／３）・ＶＤＤ）に接続される。ＭＯＳトランジスタ３８は、ソースがＭＯＳトランジスタ４０のドレインに接続され、ドレインがビット線ＢＬ００に接続され、ゲートがビット線ＢＬ１０に接続される。ＭＯＳトランジスタ３９は、ソースがＭＯＳトランジスタ４０のドレインに接続され、ドレインがビット線ＢＬ１０に接続され、ゲートがビット線ＢＬ００に接続される。ＭＯＳトランジスタ３５は、ソースがＭＯＳトランジスタ３７のドレインに接続され、ドレインがビット線ＢＬ００に接続され、ゲートがビット線ＢＬ１０に接続される。ＭＯＳトランジスタ３６は、ソースがＭＯＳトランジスタ３７のドレインに接続され、ドレインがビット線ＢＬ１０に接続され、ゲートがビット線ＢＬ００に接続される。すなわち、ＭＯＳトランジスタ３５のドレインとＭＯＳトランジスタ３８のドレインとの接続ノードが、ＭＯＳトランジスタ３９のゲートとＭＯＳトランジスタ３６のゲートとの接続ノードに接続され、更にビット線ＢＬ００に接続される。また、ＭＯＳトランジスタ３６のドレインとＭＯＳトランジスタ３９のドレインとの接続ノードが、ＭＯＳトランジスタ３８のゲートとＭＯＳトランジスタ３５のゲートとの接続ノードに接続され、更にビット線ＢＬ１０に接続される。
【００１８】
プレート線ドライバ５０は、読み出し動作時及び書き込み動作時において、プレート線ＰＬ０〜ＰＬｎのいずれかを選択し、選択プレート線にプレート線電圧を印加する。
【００１９】
プレート線電圧発生回路６０は、プレート線ドライバ５０に対してプレート線電圧ＶＰＬを供給する。プレート線電圧発生回路の構成について、図３を用いて説明する。図３はプレート線電圧発生回路６０の回路図である。
【００２０】
図示するように、プレート線電圧発生回路６０はディセーブル信号発生回路６１、ｐチャネルＭＯＳトランジスタ６３、６４、６８、ｎチャネルＭＯＳトランジスタ６５、６９、７０、オペアンプ６２、及び抵抗素子６６、６７を備えている。ディセーブル信号発生回路６１は、読み出し動作時においてディセーブル信号／ＤＩＳＡＢＬＥを発生する。ディセーブル回路６１の構成は、図示するように例えば遅延回路６１−１とＮＡＮＤゲート６１−２とを含んでいる。ＮＡＮＤゲート６１−２は、遅延回路６１−１で遅延された信号ＲＡＳと、信号／ＳＡＰとのＮＡＮＤ演算を行う。このＮＡＮＤ演算結果がディセーブル信号／ＤＩＳＡＢＬＥとなる。なお、信号ＲＡＳはロウアドレスを取り込む為の信号である。ＭＯＳトランジスタ６３は、ゲートにディセーブル信号／ＤＩＳＡＢＬＥが入力され、ソースが高電圧側電源電位に接続され、ドレインがオペアンプ６２の出力ノードに接続されている。ＭＯＳトランジスタ６４は、ゲートがオペアンプ６２の出力ノード及びＭＯＳトランジスタ６３のドレインに接続され、ソースが高電圧側電源電位に接続されている。ＭＯＳトランジスタ６５は、ドレイン及びゲートがＭＯＳトランジスタ６４のドレインに接続されている。抵抗素子６６、６７は直列接続され、抵抗素子６６の一端がＭＯＳトランジスタ６５のソースに接続され、抵抗素子６７の一端が低電圧側電源電位に接続され、抵抗素子６６、６７の接続ノードがオペアンプ６２の正転入力端子に接続される。オペアンプ６２の反転入力端子には、基準電圧Ｖrefが入力される。
【００２１】
ＭＯＳトランジスタ６８のソースは高電圧側電源電位に接続され、ゲートにはチップイネーブル信号／ＣＥが入力される。ＭＯＳトランジスタ６９は、ドレインがＭＯＳトランジスタ６８のドレインに接続され、ゲートがＭＯＳトランジスタ６４のドレインとＭＯＳトランジスタ６５のドレインとの接続ノードに接続されている。ＭＯＳトランジスタ７０は、ゲートがＭＯＳトランジスタ６９のゲートに接続され、ソース及びドレインが低電圧側電源電位に接続されている。そして、ＭＯＳトランジスタ６９のソース電位がプレート線電圧ＶＰＬとして出力される。
【００２２】
上記構成のプレート線電圧発生回路６０において、ＭＯＳトランジスタ６９（以下降圧トランジスタ）の電位が下降して、抵抗素子６６、６７の接続ノードの電位が基準電圧Ｖref以下になると、オペアンプ６２の出力が“Ｌ”となり、ＭＯＳトランジスタ６４がオン状態となり、その結果、降圧トランジスタ６９にのゲートに電圧が印加され、プレート線電圧ＶＰＬが上昇する。
【００２３】
次に、上記構成の強誘電体メモリの読み出し動作について、図１におけるメモリセルＭＣ００からデータを読み出す場合を例に挙げて説明する。図４は、メモリセルＭＣ００からデータを読み出す際の各種信号のタイミングチャートである。
【００２４】
＜読み出し準備＞
まず時刻ｔ０においてチップイネーブル信号／ＣＥが供給（“Ｌ”レベルと）され、チップがアクティブ状態となる。次に、データを読み出す準備として、時刻ｔ１においてイコライズ信号ＥＱが“Ｌ”レベルとされる。この結果、ビット線ＢＬ０、ＢＬ１のイコライズが解除される。次にロウデコーダ２０がロウアドレス信号を受けて、時刻ｔ２においてワード線ＷＬ０を選択する（“Ｈ”レベルとする）。この結果、ワード線ＷＬ０に接続されたセルトランジスタを含むセルブロックがビット線に接続される。次に時刻ｔ３において信号ＴＧ４が“Ｈ”レベルとされ、ＭＯＳトランジスタ３１がオン状態隣となる。これにより、ビット線ＢＬ０とビット線ＢＬ００とが接続され、メモリセルから読み出したデータをセンスアンプに引き入れる準備が行なわれる。信号ＴＧ４が“Ｈ”レベルとされると共に、ディセーブル信号発生回路６１は、ディセーブル信号／ＤＩＳＡＢＬＥを供給（“Ｌ”レベルと）する。その結果、プレート線電圧発生回路６０におけるＭＯＳトランジスタ６３は常時オン状態となる。従って、プレート線電圧ＶＰＬに関わらずＭＯＳトランジスタ６４はオフ状態となる。換言すれば、オペアンプ６２を介したフィードバックループが切れて、プレート線電圧ＶＰＬはオペアンプ６２による制御が行われない状態となる。
【００２５】
＜メモリセルからのデータ読み出し＞
次に時刻ｔ４において、プレート線ドライバ５０がプレート線ＰＬ０を駆動し、プレート線電位を印加する。その結果、メモリセルＭＣ００からビット線ＢＬ０に電荷（データ）が読み出されてくる。この際、非選択メモリセルにディスターブをかけないようにするため、選択プレート線ＰＬ０には抗電圧以下のプレート線電圧が印加される。ビット線ＢＬ０に電荷を読み出した後、信号ＴＧ４を“Ｌ”レベルとしてＭＯＳトランジスタ３１をオフ状態とし、ビット線ＢＬ００に電荷を一旦ストアする。
【００２６】
＜メモリセルへ参照データ書き込み＞
次に時刻ｔ７でビット線ＢＬ０とビット線ＢＬ１とをイコライズした状態で、プレート線ドライバ５０が選択プレート線ＰＬ０にプレート線電圧としてＶＤＤを印加する。その結果、メモリセルＭＣ００には“０”データが書き込まれる。
【００２７】
＜参照データ読み出し＞
次に時刻ｔ１１において、信号ＴＧ１が“Ｈ”レベルとされる。従って、ビット線ＢＬ０はビット線ＢＬ１０と接続される。この際、ビット線ＢＬ０はビット線ＢＬ００とはＭＯＳトランジスタ３１によって電気的に分離されている。また信号ＴＧ２は“Ｌ”レベルとされてＭＯＳトランジスタ３２はオフ状態であるので、ビット線ＢＬ１もビット線ＢＬ１０とは電気的に分離されている。
【００２８】
そして時刻ｔ１２において、プレート線ドライバ５０は再度プレート線ＰＬ０を駆動する。この際プレート線ＰＬ０に印加されるプレート線電圧は、時刻ｔ４で印加した電圧と等しい電圧である。これにより、ビット線ＢＬ０に参照データとしての“０”データが読み出される。次に時刻ｔ１３で信号ＴＧ１が“Ｌ”レベルとされてＭＯＳトランジスタ３３がオフ状態となり、参照データとしての“０”データがビット線ＢＬ１０にストアされる。
【００２９】
なおこの際、ビット線ＢＬ１０に存在する容量（ＣＢ−Ｃα）は、ビット線ＢＬ００に存在する容量ＣＢよりも小さくされている。従って、ビット線ＢＬ００にストアされた“０”データによるビット線電位をＶ００、ビット線ＢＬ００にストアされた“１”データによるビット線電位をＶ０１、ビット線ＢＬ１０にストアされた参照データとしての“０”データによるビット線電位をＶ１０とすると、
Ｖ００＜Ｖ１０＜Ｖ０１
なる関係が成立する。
【００３０】
＜読み出しデータ比較・増幅＞
次に時刻ｔ１５で、メモリセルＭＣ００からビット線ＢＬ００に読み出したデータの増幅を行なう。すなわち、信号／ＳＡＰが“Ｌ”レベル、信号ＳＡＮが“Ｈ”レベルとされ、センスアンプの増幅部がイネーブル状態とされる。そして、ビット線ＢＬ１０に読み出した参照データを基準にして、ビット線ＢＬ００に読み出したデータが比較・増幅される。すなわち、ビット線ＢＬ００に読み出したデータが“０”データであり、Ｖ００＜Ｖ１０であったとすると、ビット線ＢＬ００の電位は略（１／３）・ＶＤＤに増幅される。他方、ビット線ＢＬ００に読み出したデータが“１”データであり、Ｖ０１＞Ｖ１０であったとすると、ビット線ＢＬ００の電位は略ＶＤＤに増幅される。
【００３１】
＜再書き込み＞
センスアンプ３０での比較・増幅に引き続いて、選択メモリセルへのデータの再書き込みを行う。データの再書き込みの際には、非選択セルにディスターブをかけないようにすることに注意する。
【００３２】
まず、非選択プレート線には（２／３）・ＶＤＤを印加する。そして、センスアンプ３０を活性化したまま、時刻ｔ１６で信号ＴＧ４を“Ｈ”レベルとして、ビット線ＢＬ００とビット線ＢＬ０とを接続する。なお、“０”データの書き込みは、すでに参照電位の書き込みの際に済んでいるため、プレート線を再駆動する必要はない。再書き込みすべきデータが“１”データの際は、ビット線ＢＬ０がＶＤＤとされ、選択メモリセルに“１”データが書き込まれる。
【００３３】
この際、非選択セルに対してはビット線電位がＶＤＤ、プレート線電位が（２／３）・ＶＤＤであるので、ディスターブは（１／３）・ＶＤＤに抑えることが出来る。また“０”データの場合は、ビット線が（１／３）・ＶＤＤとなり、既に書き込まれた“０”データに対してディスターブとなるが、この（１／３）・ＶＤＤが抗電圧以下であれば、誤書き込みが生じるまでには至らない。また非選択セルに対しては、ビット線が（１／３）・ＶＤＤ、プレート線電位が（２／３）・ＶＤＤであるので、この場合もディスターブは（１／３）・ＶＤＤに抑えることが出来る。
【００３４】
上記のように、この発明の第１の実施形態に係る強誘電体メモリであると、クロスポイント型のメモリセルアレイ構成を用いることによって高集積化が達成できる。また、同一セルからセルデータと参照データとを読み出す読み出し方式の信頼性を向上できる。本読み出し方式の点につき、従来の問題点と共に、以下説明する。  
図５は、選択メモリセルの強誘電体キャパシタのヒステリシス曲線を示している。メモリセルからデータを読み出すためにプレート線を駆動すると、メモリセルが“０”データを保持する場合、分極Ｐｒは図中のａ点からｄ点に向かって変化する。またメモリセルが“１”データを保持する場合には、分極Ｐｒはｂ点からｃ点を経由してｄ点に向かって変化する。この分極Ｐｒの変化が電位の形でビット線に現れる。
【００３５】
しかし図１に示すようなクロスポイント型のメモリセルアレイの場合、選択メモリセルから読み出したデータによる非選択メモリセルへのディスターブが問題となる。特に選択メモリセルが“１”データを保持する場合、非選択メモリセルのプレート線は０Ｖに固定されているため、図６に示すようにビット線に読み出された“１”データ電位と、０Ｖに固定された非選択プレート線との間に電界が発生する。すなわち図６に示すように、“０”データを保持する非選択メモリセルでは分極がａ点からｅ点へ、“１”データを保持する非選択メモリセルではｂ点からｆ点へ変化するようにディスターブの影響が加わる。このディスターブは、非選択メモリセルのデータを弱める方向に働く。従って、メモリセルの強誘電体キャパシタの抗電圧が小さく、且つディスターブの影響が大きい場合には、誤読み出しが発生するおそれがある。
【００３６】
ここで前述したように、クロスポイント型メモリセルアレイに対して、選択メモリセル自身を参照電位発生用セルとして用い、セルデータを読み出した後、一旦“０”データを書き込んでビット線容量を軽くして、該“０”データを参照電位として読み出す方法を適用する場合を考える。本方法によれば、強誘電体キャパシタの強誘電体成分と常誘電体成分が、メモリセル毎にそれぞれ大きくばらつき、常誘電体キャパシタを参照電位発生回路として用いるのは困難であるという問題を解決出来る。なぜなら、選択メモリセルに対する参照セルを自分自身とすることで、このバラツキ成分をキャンセルできるからである。
【００３７】
ところが、前述したようにクロスポイント型のメモリセルアレイであると、非選択メモリセルに対するディスターブの影響を考慮に入れる必要がある。すなわち、プレート線を大きく駆動することが出来ず、プレート線電位をヒステリシス曲線の抗電圧以下にしなければならない。この様子を示しているのが図７及び図８である。図７は選択メモリセルの強誘電体キャパシタのヒステリシス曲線であり、図８は非選択メモリセルの強誘電体キャパシタのヒステリシス曲線である。図示するように、プレート電圧を抗電圧以下とすることで、非選択メモリセルへのディスターブを抑制出来る。
【００３８】
しかし、ディスターブを小さくするためにプレート線電位を抗電圧以下にすることで、ビット線に読み出される“０”データ電位及び“１”データ電位は、プレート線に抗電圧以上を印加する場合に比べて小さくなる。従って、最初にセルデータを読み出した際に対して、次に同じメモリセルに“０”データを書き込んで参照電位として読み出した時に、読み出しに必要な電圧、例えばプレート線電圧やセンスアンプの電源電位に揺れが生じると正確な読み出しが出来なくなる。
【００３９】
すなわち、上記実施形態で説明したように、プレート線電圧を抗電圧以下とすることで、Ｖ００、Ｖ１０、及びＶ０１の値及び各々の差は小さくなる。従って、プレート線電位に揺れが生じると、Ｖ００＜Ｖ１０＜Ｖ０１という関係が崩れてしまい、誤読み出しが生じる。この様子を示しているのが図９である。図示するように、参照電位を読み出す前の時刻ｔ８と、参照電位を読み出した後の時刻ｔ９との間で、プレート電圧ＶＰＬに急激な変化が生じている。これは、従来手法であると、オペアンプ６２が常時イネーブルとされているため、時刻ｔ８と時刻ｔ９との間でオペアンプ６２の出力が変化し、トランジスタ６９からＶＰＬに急激に電圧が供給されることが原因で起きる。これによって、時刻ｔ４で選択メモリセルからセルデータを読み出す場合のプレート線電位が、時刻ｔ１２で参照電位を読み出す場合のプレート線電位よりも大きくなると、参照電位（“０”データ）が、“１”データのメモリセルデータによるビット線電位よりも大きくなる場合がある。その結果、選択メモリセルが保持するデータに関わらず、読み出したデータは“０”データと判別されてしまう。
【００４０】
そこで、本実施形態に係る構成であると、ディセーブル信号発生回路６１を設けることによって、少なくともセルデータの読み出しから参照電位の読み出し完了までの期間、オペアンプ６２をディセーブルとしている。より具体的には、図３に示すように、ｐチャネルＭＯＳトランジスタ６３をオン状態とすることで、オペアンプ６２の出力ノードのレベルを一定（“Ｈ”レベル）に固定している。その結果、図４に示すように、セルデータの読み出しから参照電位の読み出し完了までの期間に、プレート線電圧ＶＰＬが急激に変化することはなく、その時間変化率は一定となる。従って、プレート線電圧に抗電圧以下の電圧を用いることによってＶ００、Ｖ１０、Ｖ０１が微少となった際であっても、Ｖ００＜Ｖ１０＜Ｖ０１の関係が崩れることは無く、正確な読み出し動作が可能となる。
【００４１】
図１０は、本実施形態の第１変形例に係る強誘電体メモリの備えるセンスアンプ３０の回路図である。図示するように、図２で説明した構成において、更にｎチャネルＭＯＳトランジスタ４１〜４３及び容量素子４４〜４６を設けたものである。ｎチャネルＭＯＳトランジスタ４４〜４３のドレインはビット線ＢＬ１０に接続され、ソースはそれぞれ容量素子４４〜４６に接続され、ゲートにはそれぞれ信号Ｔｒｉ０〜Ｔｒｉ２が入力される。
【００４２】
上記構成において、信号Ｔｒｉ０〜Ｔｒｉ２を制御することによってビット線ＢＬ１０に更に容量素子を接続して、ビット線ＢＬ１０の容量を制御することが出来る。なお図１０では容量素子が３個の例について説明したが、この数は限定されるものではない。
【００４３】
図１１は、本実施形態の第２変形例に係る強誘電体メモリの備えるプレート線電圧発生回路６０の回路図である。本変形例に係るプレート線電圧発生回路６０は、図３で説明した構成において、ＭＯＳトランジスタ６５と抵抗素子６６との間にｐチャネルＭＯＳトランジスタ７１を設け、抵抗素子６７と低電圧電源電位との間にｎチャネルＭＯＳトランジスタ７２を設けたものである。そして、ＭＯＳトランジスタ７１のゲートに、例えばインバータで反転して得たＤＩＳＡＢＬＥを入力し、ＭＯＳトランジスタ７２のゲートに、／ＤＩＳＡＢＬＥ信号を入力する。このような構成であっても同様の効果を得ることが出来る。また本変形例では、抵抗素子６６、６７から低電圧電源電位へ電流が流れないようにすることで、低消費電力化を図ることが出来る。
【００４４】
なお、上記実施形態ではプレート線電位に揺れを生じないようにする場合を例に挙げて説明したが、本実施形態に係るプレート線電位発生回路の構成は、プレート線電位以外の電位を発生する回路にも適用出来る。特に、読み出し動作時において供給される信号について用いることが望ましく、例えばセンスアンプの電源電位や、信号ＴＧ１〜ＴＧ４の生成回路にも適用することが出来る。
【００４５】
次に、この発明の第２の実施形態に係る強誘電体メモリについて説明する。本実施形態に係る強誘電体メモリは、上記第１の実施形態及びその第１変形例で説明した構成において、図１２に示す構成のプレート線電位発生回路６０を適用したものである。その他の構成は、上記第１の実施形態及びその第１変形例と同様であるので説明は省略する。
【００４６】
図示するように本実施形態に係るプレート線電位発生回路６０は、図３に示した構成において、ＭＯＳトランジスタ６５、６８、６９を廃し、ＭＯＳトランジスタ６４のドレインと抵抗素子６６との接続ノードの電位をプレート線電位ＶＰＬとした、所謂ｐＭＯＳフィードバック型構成としたものである。
【００４７】
本実施形態に係る構成であっても、第１の実施形態と同様の動作が実現でき、同様の効果を得ることが出来る。
【００４８】
図１３は本実施形態の変形例に係るプレート線電位発生回路６０の回路図である。図示するように、本変形例に係るプレート線電位発生回路６０は、図１１を用いて説明した構成において、ＭＯＳトランジスタ６５、６８及びＭＯＳトランジスタ６９を廃したものである。このような構成であっても同様の効果を得ることが出来る。
【００４９】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００５０】
次に、この発明の第３の実施形態に係る強誘電体メモリについて説明する。本実施形態に係る強誘電体メモリは、上記第１の実施形態及びその第２変形例において、図１４に示す構成のセンスアンプ３０を適用したものである。その他の構成は上記第１の実施形態及びその第２変形例と同様であるので説明は省略する。
【００５１】
図示するように本実施形態に係るセンスアンプ３０は、図２を用いて説明した構成において、ＭＯＳトランジスタ３５、３６のゲート幅Ｗ０、Ｗ１の間に、
Ｗ０＞Ｗ１
なる関係を持たせたものである。また、ビット線ＢＬ００とＢＬ１０に存在する容量は共にＣＢで同一とされている。
【００５２】
次に本実施形態に係る強誘電体メモリの動作について図１５を用いて説明する。図１５は本実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャートである。読み出し準備、メモリセルからのデータ読み出し、メモリセルへの参照データ書き込み、及び参照データ読み出しについては、上記第１の実施形態と同様である。
【００５３】
そして時刻ｔ１５で信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”レベル、“Ｈ”レベルとされて、センスアンプ３０の増幅部が活性化されて、読み出しデータの比較・増幅が行われる。この際、ＭＯＳトランジスタ３５のゲート幅Ｗ０はＭＯＳトランジスタ３６のゲート幅Ｗ１よりも大きくされている。従って、ビット線ＢＬ００、ＢＬ１０に“０”データが引き込まれた際、ビット線ＢＬ０１の方がビット線ＢＬ１０よりもより低電圧側に引かれる。なぜなら、ビット線ＢＬ１０に“０”データが引き込まれた場合、ビット線ＢＬ１０にはゲート幅の小さいＭＯＳトランジスタ３６によって低電圧側電源電位が与えられるのに対して、ビット線ＢＬ００に“０”データが引き込まれた場合、ビット線ＢＬ００にはゲート幅の大きいＭＯＳトランジスタ３５によって低電圧側電源電位が与えられるからである。その結果、ビット線ＢＬ００、ＢＬ１０に存在する容量は等しいが、第１の実施形態と同様に、下記の関係が成立する。
【００５４】
Ｖ００＜Ｖ１０＜Ｖ０１
但し、前述の通りＶ００はビット線ＢＬ００にストアされた“０”データによるビット線電位、Ｖ０１はビット線ＢＬ００にストアされた“１”データによるビット線電位、Ｖ１０はビット線ＢＬ１０にストアされた参照データとしての“０”データによるビット線電位である。
【００５５】
その後、データの再書き込みを第１の実施形態で説明した方法によって行い、読み出し動作を終了する。
【００５６】
以上のように、本実施形態に係る強誘電体メモリによれば、センスアンプのＭＯＳトランジスタ３５、３６のゲート幅Ｗ０、Ｗ１に、Ｗ０＞Ｗ１なる関係を持たせている。その上で、第１の実施形態及びその第２変形例で説明したプレート線電位発生回路を用いている。そのため、データの誤読み出しを防止出来る。
【００５７】
図１６は、本実施形態に係るセンスアンプを用いた強誘電体メモリにおいて、プレート線電位発生回路６０におけるオペアンプ６１を常時イネーブルにした場合の各種信号のタイミングチャートである。図示するように、オペアンプ６１がイネーブルとされることで、参照データを読み出す前後にオペアンプの出力の電位が下降または上昇すると、誤読み出しが発生するおそれがある。
【００５８】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００５９】
次に、この発明の第４の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第２の実施形態及びその変形例と第３の実施形態とを組み合わせたものである。すなわち、第１の実施形態で説明した強誘電体メモリにおいて、図１２または図１３に示すプレート線電位発生回路を用い、且つ図１４に示すセンスアンプを用いたものである。
【００６０】
本実施形態によれば、上記第３の実施形態と同様の動作が可能であり、且つ、第２の実施形態で説明したように、プレート線電位発生回路６０のオペアンプ６１を、セルデータの読み出しから参照データの読み出しまでの期間、ディセーブルにすることが出来る。従って、上記第２、第３の実施形態で説明した効果が得られる。
【００６１】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００６２】
次に、この発明の第５の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第１の実施形態及びその第２変形例において、図１７に示すセンスアンプを適用したものである。
【００６３】
図示するように、センスアンプ３０は図２で説明した構成において、更にｎチャネルＭＯＳトランジスタ４７〜４９を設けたものである。ＭＯＳトランジスタ４７はドレインがビット線ＢＬ００及びＭＯＳトランジスタ４８のゲートに接続され、ゲートがビット線ＢＬ１０に接続されている。ＭＯＳトランジスタ４８はドレインがビット線ＢＬ００及びＭＯＳトランジスタ４７のゲートに接続され、ゲートがビット線ＢＬ００に接続されている。そしてＭＯＳトランジスタ４７、４８のソースが共通接続されている。更に、ＭＯＳトランジスタ４９のドレインがＭＯＳトランジスタ４７、４８のソースに接続され、ソースが低電圧電源電位に接続され、ゲートには信号ＯＳが入力される。
【００６４】
上記構成のセンスアンプ３０において、ビット線ＢＬ００、ＢＬ１０に存在する容量ＣＢは等しくされる。また、ＭＯＳトランジスタ４７のゲート幅Ｗ２及びＭＯＳトランジスタ４８のゲート幅Ｗ３との間には下記の関係がある。
【００６５】
Ｗ２＞Ｗ３
次に本実施形態に係る強誘電体メモリの動作について図１８を用いて説明する。図１８は本実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャートである。読み出し準備、メモリセルからのデータ読み出し、メモリセルへの参照データ書き込み、及び参照データ読み出しについては、上記第１の実施形態と同様である。
【００６６】
参照データの読み出しが完了した後、信号／ＳＡＰ、ＳＡＮを供給する前に、時刻ｔ１５で信号ＯＳが供給（“Ｈ”レベル）とされる。これにより、センスアンプ３０内のＭＯＳトランジスタ４９がオン状態となる。すると、ＭＯＳトランジスタ４７のゲート幅Ｗ２は、ＭＯＳトランジスタ４８のゲート幅Ｗ３よりも大きくされているので、ビット線ＢＬ００に現れたデータが“０”データであった場合、ビット線ＢＬ００はビット線ＢＬ１０よりもより低電位側に引かれる。逆にビット線ＢＬ００に現れたデータが“１”データであれば、ＭＯＳトランジスタ４８がオン状態となるので、ビット線ＢＬ１０がより低電位側に引かれる。その結果、ビット線ＢＬ００、ＢＬ１０に存在する容量は等しいが、第１の実施形態と同様に、下記の関係が成立する。
【００６７】
Ｖ００＜Ｖ１０＜Ｖ０１
但し、前述の通りＶ００はビット線ＢＬ００にストアされた“０”データによるビット線電位、Ｖ０１はビット線ＢＬ００にストアされた“１”データによるビット線電位、Ｖ１０はビット線ＢＬ１０にストアされた参照データとしての“０”データによるビット線電位である。
【００６８】
以上のように、予めビット線ＢＬ００とビット線ＢＬ１０の電位差を大きくした後に、時刻ｔ１６で信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”レベル、“Ｈ”レベルとされて、センスアンプ３０の増幅部が活性化される。て、読み出しデータの比較・増幅が行われる。  その後、データの再書き込みを第１の実施形態で説明した方法によって行い、読み出し動作を終了する。
【００６９】
以上のように、本実施形態に係る強誘電体メモリによれば、センスアンプのＭＯＳトランジスタ４７、４８のゲート幅Ｗ２、Ｗ３に、Ｗ２＞Ｗ３なる関係を持たせている。その上で、第１の実施形態及びその第２変形例で説明したプレート線電位発生回路を用いている。そのため、データの誤読み出しを防止出来る。
【００７０】
図１９は、本実施形態に係るセンスアンプを用いた強誘電体メモリにおいて、プレート線電位発生回路６０におけるオペアンプ６１を常時イネーブルにした場合の各種信号のタイミングチャートである。図示するように、オペアンプ６１がイネーブルとされることで、参照データを読み出す前後にオペアンプの出力の電位が下降または上昇すると、誤読み出しが発生するおそれがある。
【００７１】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００７２】
次に、この発明の第６の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第２の実施形態及びその変形例と第５の実施形態とを組み合わせたものである。すなわち、第１の実施形態で説明した強誘電体メモリにおいて、図１２または図１３に示すプレート線電位発生回路を用い、且つ図１７に示すセンスアンプを用いたものである。
【００７３】
本実施形態によれば、上記第５の実施形態と同様の動作が可能であり、且つ、第２の実施形態で説明したように、プレート線電位発生回路６０のオペアンプ６１を、セルデータの読み出しから参照データの読み出しまでの期間、ディセーブルにすることが出来る。従って、上記第２、第５の実施形態で説明した効果が得られる。
【００７４】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００７５】
次に、この発明の第７の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第１の実施形態及びその第１、第２変形例で説明した構成において、メモリセルアレイを１Ｔ／１Ｃ型メモリセルで形成したものである。図２０は、本実施形態に係るメモリセルアレイ１０の回路図である。
【００７６】
図示するように、メモリセルアレイ１０内には複数のメモリセルＭＣが千鳥状に配置されている。メモリセルＭＣのそれぞれはセルトランジスタＣＴ及び強誘電体キャパシタＦＣを備えており、セルトランジスタＣＴのソースに強誘電体キャパシタＦＣの一方電極が接続されている。そして、同一列にあるメモリセルＭＣのセルトランジスタＣＴのドレインはビット線ＢＬ０〜ＢＬｍのいずれかに共通接続されている。更に同一行にあるメモリセルＭＣのセルトランジスタＣＴのゲートはワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルＭＣの強誘電体キャパシタＦＣの他方電極はプレート線ＰＬ０〜ＰＬｎのいずれかに共通接続されている。以上のようにして、ＤＲＡＭと同様の折り返しビット線型のメモリセルアレイ１０が形成されている。
【００７７】
センスアンプ３０及びプレート線電位発生回路６０の構成は、上記第１の実施形態及びその第１、第２変形例のとおりであるので説明は省略する。
【００７８】
次に、上記構成の強誘電体メモリの動作について、メモリセルＭＣ００からデータを読み出す場合を例に挙げて説明する。図２１は、メモリセルＭＣ００からデータを読み出す際の各種信号のタイミングチャートである。
【００７９】
＜メモリセルからのデータの読み出し＞
読み出し準備については第１の実施形態と同様である。読み出し準備の完了後、時刻ｔ４において、プレート線ドライバ５０がプレート線ＰＬ０を駆動し、プレート線電位を印加する。その結果、メモリセルＭＣ００からビット線ＢＬ０に電荷（データ）が読み出されてくる。本実施形態ではＤＲＡＭと同様の折り返しビット線型のメモリセルアレイ１０を有しているため、非選択メモリセルへのディスターブを考慮する必要が無い。従って、プレート線電圧は抗電圧以上にすることが出来る。ビット線ＢＬ０に電荷を読み出した後、信号ＴＧ４を“Ｌ”レベルとしてＭＯＳトランジスタ３１をオフ状態とし、ビット線ＢＬ００に電荷を一旦ストアする。
【００８０】
＜メモリセルへ参照データ書き込み＞
次に時刻ｔ８でビット線ＢＬ０とビット線ＢＬ１とをイコライズした状態で、プレート線ドライバ５０が選択選択プレート線ＰＬ０にプレート線電圧としてＶＤＤを印加する。その結果、メモリセルＭＣ００には“０”データが書き込まれる。
【００８１】
＜参照データ読み出し＞
次に時刻ｔ１１において、信号ＴＧ１が“Ｈ”レベルとされる。従って、ビット線ＢＬ０はビット線ＢＬ１０と接続される。この際、ビット線ＢＬ０はビット線ＢＬ００とはＭＯＳトランジスタ３１によって電気的に分離されている。また信号ＴＧ２は“Ｌ”レベルとされてＭＯＳトランジスタ３２はオフ状態であるので、ビット線ＢＬ１もビット線ＢＬ１０とは電気的に分離されている。
【００８２】
そして時刻ｔ１２において、プレート線ドライバ５０は再度プレート線ＰＬ０を駆動する。この際プレート線ＰＬ０に印加されるプレート線電圧は、時刻ｔ４で印加した電圧と等しい電圧である。すなわち、プレート電圧は抗電圧以上の値にすることが出来る。これにより、ビット線ＢＬ０に参照データとしての“０”データが読み出される。次に時刻ｔ１３で信号ＴＧ１が“Ｌ”レベルとされてＭＯＳトランジスタ３３がオフ状態となり、参照データとしての“０”データがビット線ＢＬ１０にストアされる。
【００８３】
なおこの際、ビット線ＢＬ１０に存在する容量（ＣＢ−Ｃα）は、ビット線ＢＬ００に存在する容量ＣＢよりも小さくされている。従って、ビット線ＢＬ００にストアされた“０”データによるビット線電位をＶ００、ビット線ＢＬ００にストアされた“１”データによるビット線電位をＶ０１、ビット線ＢＬ１０にストアされた参照データとしての“０”データによるビット線電位をＶ１０とすると、
Ｖ００＜Ｖ１０＜Ｖ０１
なる関係が成立する。
【００８４】
＜読み出しデータ比較・増幅＞
次に時刻ｔ１５で、メモリセルＭＣ００からビット線ＢＬ００に読み出したデータの増幅を行なう。すなわち、信号／ＳＡＰが“Ｌ”レベル、信号ＳＡＮが“Ｈ”レベルとされ、センスアンプの増幅部がイネーブル状態とされる。そして、ビット線ＢＬ１０に読み出した参照データを基準にして、ビット線ＢＬ００に読み出したデータが増幅される。すなわち、ビット線ＢＬ００に読み出したデータが“０”データであり、Ｖ００＜Ｖ１０であったとすると、ビット線ＢＬ００の電位は略（１／３）・ＶＤＤに増幅される。他方、ビット線ＢＬ００に読み出したデータが“１”データであり、Ｖ０１＞Ｖ１０であったとすると、ビット線ＢＬ００の電位は略ＶＤＤに増幅される。
【００８５】
＜再書き込み＞
センスアンプ３０での比較・増幅に引き続いて、選択メモリセルへのデータの再書き込みを行う。第１の実施形態で説明したとおり、“０”データの書き込みは、すでに参照電位の書き込みの際に済んでいるため、プレート線を再駆動する必要はない。従って、ビット線は０Ｖとされ、既に書き込まれた“０”データを保ったままとなる。再書き込みすべきデータが“１”データの際は、ビット線ＢＬ０がＶＤＤとされ、選択メモリセルに“１”データが書き込まれる。
【００８６】
上記のように、この発明の第７の実施形態に係る強誘電体メモリであると、読み出し動作信頼性を向上できる。この点につき、以下説明する。  
本実施形態に係るように折り返しビット線型のメモリセルアレイの場合には、プレート線を駆動する際に、プレート線電圧を抗電圧以上とすることが出来る。従って、上記第１乃至第６の実施形態の場合に比べて、Ｖ００、Ｖ１０、Ｖ０１の値は大きく、且つ互いの差も大きい。しかし、図２２のタイミングチャートに示すように、参照電位の読み出し前後でプレート線電位ＶＰＬが揺れると、やはり誤読み出しが発生する可能性がある。
【００８７】
この点、本実施形態に係る構成であると、ディセーブル信号発生回路６１を設けることによって、少なくともセルデータの読み出しから参照電位の読み出し完了までの期間、オペアンプ６２をディセーブルとしている。従って、Ｖ００＜Ｖ１０＜Ｖ０１の関係が崩れることは無く、正確な読み出し動作が可能となる。
【００８８】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００８９】
次に、この発明の第８の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第１の実施形態、第２の実施形態、及び上記第７の実施形態とを組み合わせたものである。すなわち、図２０に示すメモリセルアレイ、図２に示したセンスアンプ、及び図１２または図１３に示すプレート線電位発生回路を備えている。
【００９０】
本実施形態によれば、上記第７の実施形態と同様の動作が可能であり、且つ、第２の実施形態で説明したように、プレート線電位発生回路６０のオペアンプ６１を、セルデータの読み出しから参照データの読み出しまでの期間、ディセーブルにすることが出来る。従って、上記第２、第７の実施形態で説明した効果が得られる。
【００９１】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【００９２】
次に、この発明の第９の実施形態に係る強誘電体メモリについて説明する。本実施形態に係る強誘電体メモリは、上記第１の実施形態及びその第１、第２変形例で説明した構成を、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」に適用したものである。図２３は、本実施形態に係るメモリセルアレイ１０の回路図である。
【００９３】
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルブロックＢＬＫを備えている。なお、図中では２つのメモリセルブロックＢＬＫのみ図示している。メモリセルブロックの数は特に限定されるものではない。メモリセルブロックＢＬＫは、直列接続された複数個のメモリセルＭＣ、及びブロックセレクトトランジスタＢＳＴを含んでいる。図２３では１つのメモリセルブロックあたりに含まれるメモリセルＭＣの数は８個であるが、勿論、この数に限定されるものではなく、１６個や３２個の場合であっても良い。メモリセルＭＣは、セルトランジスタＣＴ及び強誘電体キャパシタＦＣを含んでいる。強誘電体キャパシタＣの一方電極はセルトランジスタＴのソースに接続され、他方電極はセルトランジスタＴのドレインに接続されている。そして、セルトランジスタＴのソースは、一方で隣接するメモリセルＭＣのセルトランジスタＣＴのドレインに接続され、ドレインは、他方で隣接するメモリセルＭＣのセルトランジスタＣＴのソースに接続されている。同一行にあるメモリセルＭＣに含まれるセルトランジスタＣＴのゲート電極は、ワード線ＷＬ０〜ＷＬｎのいずれかに接続されている。更に、同一列にあるメモリセルブロックＢＬＫのうち、最もドレイン寄りに位置するメモリセルＭＣのセルトランジスタＣＴのドレインは、ブロック選択トランジスタＢＳＴを介して、ビット線ＢＬ０〜ＢＬｍのいずれかに接続されている。またメモリセルブロックＢＬＫのうち、最もソース寄りに位置するメモリセルＭＣのセルトランジスタＣＴのソースは、プレート線ＰＬ０〜ＰＬｌのいずれかに接続されている。同一行にあるメモリセルブロックＢＬＫは、交互に同一のプレート線に共通接続される。更に、ブロック選択トランジスタＢＳＴのゲートはブロック選択信号線ＢＳ０〜ＢＳｌに接続され、同一行にあるメモリセルブロックＢＬＫは、交互に同一のブロック選択信号線に接続される。
【００９４】
センスアンプ３０及びプレート線電位発生回路６０の構成は、上記第１の実施形態及びその第１、第２変形例のとおりであるので説明は省略する。
【００９５】
次に、上記構成の強誘電体メモリの動作について、メモリセルＭＣ００からデータを読み出す場合を例に挙げて説明する。図２４は、メモリセルＭＣ００からデータを読み出す際の各種信号のタイミングチャートである。
【００９６】
＜読み出し準備＞
チップイネーブル信号／ＣＥが“Ｌ”レベルとされ、更にイコライズ信号ＥＱが“Ｌ”レベルとされた後、ロウデコーダ２０がロウアドレス信号に応じてワード線ＷＬ０を選択し、選択ワード線ＷＬ０を“Ｌ”レベルとする。また、ブロック選択信号線ＢＳ０、ＢＳ１が選択され、選択ブロック選択信号線ＢＳ０、ＢＳ１が“Ｈ”レベルとされる。その結果、ブロック選択トランジスタＢＳＴがオン状態となる。その後、時刻ｔ４において、信号ＴＧ４が“Ｈ”レベルとされてＭＯＳトランジスタ３１がオン状態となることで、メモリセルＭＣ００から読み出したデータをセンスアンプに引き入れる準備を行う。また、ディセーブル信号／ＤＩＳＡＢＬＥが“Ｌ”レベルとされて、プレート線電位発生回路６０のオペアンプ６２がディセーブルとされる。
【００９７】
以後の、メモリセルからのデータの読み出し、メモリセルへ参照データ書き込み、参照データ読み出し、読み出しデータ比較・増幅、及び再書き込みについては、上記第７の実施形態と同様である。
【００９８】
上記のように、この発明の第９の実施形態に係る強誘電体メモリであると、上記第７の実施形態と同様の効果を得ることが出来る。すなわち、図２３に示すＴＣ並列ユニット直列接続型強誘電体メモリであると、プレート線を駆動する際に、プレート線電圧を抗電圧以上とすることが出来る。従って、上記第１乃至第６の実施形態の場合に比べて、Ｖ００、Ｖ１０、Ｖ０１の値は大きく、且つ互いの差も大きい。しかし、図２５のタイミングチャートに示すように、参照電位の読み出し前後でプレート線電位ＶＰＬが揺れると、やはり誤読み出しが発生する可能性がある。
【００９９】
この点、本実施形態に係る構成であると、ディセーブル信号発生回路６１を設けることによって、少なくともセルデータの読み出しから参照電位の読み出し完了までの期間、オペアンプ６２をディセーブルとしている。従って、Ｖ００＜Ｖ１０＜Ｖ０１の関係が崩れることは無く、正確な読み出し動作が可能となる。
【０１００】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【０１０１】
次に、この発明の第１０の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第１の実施形態、第２の実施形態、及び上記第９の実施形態とを組み合わせたものである。すなわち、図２３に示すメモリセルアレイ、図２に示したセンスアンプ、及び図１２または図１３に示すプレート線電位発生回路を備えている。
【０１０２】
本実施形態によれば、上記第９の実施形態と同様の動作が可能であり、且つ、第２の実施形態で説明したように、プレート線電位発生回路６０のオペアンプ６１を、セルデータの読み出しから参照データの読み出しまでの期間、ディセーブルにすることが出来る。従って、上記第２、第９の実施形態で説明した効果が得られる。
【０１０３】
勿論、本実施形態であっても、プレート線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【０１０４】
次に、この発明の第１１の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）について説明する。本実施形態は、上記第１の実施形態及びその第１、第２変形例で説明した構成をＭＲＡＭに適用し、プレート線電位発生回路をソース線電位発生回路に置き換え、プレート線ドライバ５０をソース線ドライバに置き換えたものである。図２６は、本実施形態に係るＭＲＡＭの備えるメモリセルアレイ１０の回路図である。
【０１０５】
図示するように、メモリセルアレイ１０内には複数のメモリセルＭＣが千鳥状に配置されている。メモリセルＭＣのそれぞれはセルトランジスタＣＴ及び磁気抵抗素子（以下ＭＴＪ素子と呼ぶ）を備えており、セルトランジスタＣＴのドレインにＭＴＪ素子の一端が接続されている。そして、同一列にあるメモリセルＭＣのＭＴＪ素子の他端はビット線ＢＬ０〜ＢＬｍのいずれかに共通接続されている。更に同一行にあるメモリセルＭＣのセルトランジスタＣＴのゲートはワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルＭＣのＭＴＪ素子の他端はソース線ＳＬ０〜ＳＬｎのいずれかに共通接続されている。以上のようにして、ＤＲＡＭと同様の折り返しビット線型のメモリセルアレイ１０が形成されている。
【０１０６】
センスアンプ３０及びソース線電位発生回路６０の構成は、上記第１の実施形態及びその第１、第２変形例のとおりであるので説明は省略する。すなわち、プレート線電位発生回路は、そのままソース線電位発生回路として使用することが出来る。
【０１０７】
ソース線ドライバは、読み出し時及び書き込み時において、いずれかのソース線ＳＬ０〜ＳＬｎを選択する。
【０１０８】
次に、上記構成のＭＲＡＭの動作について、メモリセルＭＣ００からデータを読み出す場合を例に挙げて説明する。図２７は、メモリセルＭＣ００からデータを読み出す際の各種信号のタイミングチャートである。なお以下では、再書き込み時のビット線ＢＬ０をＢＬ０’として、他の時期と区別して説明する。
【０１０９】
＜読み出し準備＞
まず時刻ｔ０においてチップイネーブル信号／ＣＥが供給（“Ｌ”レベル）され、チップがアクティブ状態となる。次に時刻ｔ１において、ロウデコーダ２０がロウアドレス信号に基づいて、読み出し用ワード線ＲＷＬ０を選択し、選択読み出し用ワード線ＲＷＬ０を“Ｈ”レベルとする。次に、時刻ｔ２において、信号ＴＧ４が“Ｈ”レベルとされ、ＭＯＳトランジスタ３１がオン状態となる。これにより、ビット線ＢＬ０とビット線ＢＬ００とが接続され、メモリセルから読み出したデータをセンスアンプに引き入れる準備が行なわれる。信号ＴＧ４が“Ｈ”レベルとされると共に、ディセーブル信号発生回路６１は、ディセーブル信号／ＤＩＳＡＢＬＥを供給（“Ｌ”レベル）する。その結果、ソース線電圧発生回路６０におけるＭＯＳトランジスタ６３は常時オン状態となる。従って、ソース線電圧ＶＳＬに関わらずＭＯＳトランジスタ６４はオン状態となる。換言すれば、ソース線電圧ＶＳＬはオペアンプ６２による制御から開放される。
【０１１０】
＜メモリセルからのデータ読み出し＞
次に時刻ｔ３において、ソース線ドライバがソース線ＳＬ０を駆動し、ソース線電位を印加する。その結果、メモリセルＭＣ００からビット線ＢＬ０にデータが読み出されてくる。データは、ＭＴＪ素子における２つの強磁性層のスピンの向きが平行か否かによって区別される。スピンの向きが平行であればＭＴＪ素子の抵抗値は低く、平行でなければ抵抗値が高い。この違いがビット線に電位差として現れる。ビット線ＢＬ０にデータを読み出した後、信号ＴＧ４及び読み出し用ワード線ＲＷＬ０を“Ｌ”レベルとして、ビット線ＢＬ００にデータを一旦ストアする。
【０１１１】
＜メモリセルへ参照データ書き込み＞
次に時刻ｔ６で、書き込み用ワード線ＷＷＬ０を“Ｈ”レベルとし、ビット線ＢＬ０’に“Ｈ”レベルを与えることで、メモリセルＭＣ００に“０”データを書き込む。
【０１１２】
＜参照データ読み出し＞
次に時刻ｔ８において、信号ＴＧ１が“Ｈ”レベルとされる。従って、ビット線ＢＬ０はビット線ＢＬ１０と接続される。この際、ビット線ＢＬ０はビット線ＢＬ００とはＭＯＳトランジスタ３１によって電気的に分離されている。また信号ＴＧ２は“Ｌ”レベルとされてＭＯＳトランジスタ３２はオフ状態であるので、ビット線ＢＬ１もビット線ＢＬ１０とは電気的に分離されている。
【０１１３】
そして時刻ｔ９において、ソース線ドライバは再度ソース線ＳＬ０を駆動する。この際ソース線ＳＬ０に印加されるソース線電圧は、時刻ｔ３で印加した電圧と等しい電圧である。これにより、ビット線ＢＬ０に参照データとしての“０”データが読み出される。次に時刻ｔ１０で信号ＴＧ１が“Ｌ”レベルとされてＭＯＳトランジスタ３３がオフ状態となり、参照データとしての“０”データがビット線ＢＬ１０にストアされる。
【０１１４】
なおこの際、ビット線ＢＬ１０に存在する容量（ＣＢ−Ｃα）は、ビット線ＢＬ００に存在する容量ＣＢよりも小さくされている。従って、ビット線ＢＬ００にストアされた“０”データによるビット線電位をＶ００、ビット線ＢＬ００にストアされた“１”データによるビット線電位をＶ０１、ビット線ＢＬ１０にストアされた参照データとしての“０”データによるビット線電位をＶ１０とすると、
Ｖ００＜Ｖ１０＜Ｖ０１
なる関係が成立する。
【０１１５】
＜読み出しデータ比較・増幅＞
次に時刻ｔ１５で、メモリセルＭＣ００からビット線ＢＬ００に読み出したデータの増幅を行なう。すなわち、信号／ＳＡＰが“Ｌ”レベル、信号ＳＡＮが“Ｈ”レベルとされ、センスアンプの増幅部がイネーブル状態とされる。そして、ビット線ＢＬ１０に読み出した参照データを基準にして、ビット線ＢＬ００に読み出したデータが増幅される。センスアンプの電源電位として、高電圧側電源電位はＶＤＤ、低電圧電源電位は０Ｖが与えられる。すなわち、ビット線ＢＬ００に読み出したデータが“０”データであり、Ｖ００＜Ｖ１０であったとすると、ビット線ＢＬ００の電位は略０Ｖとされる。他方、ビット線ＢＬ００に読み出したデータが“１”データであり、Ｖ０１＞Ｖ１０であったとすると、ビット線ＢＬ００の電位は略ＶＤＤに増幅される。
【０１１６】
＜再書き込み＞
センスアンプ３０での比較・増幅に引き続いて、選択メモリセルへのデータの再書き込みを行う。
【０１１７】
まず、センスアンプ３０を活性化したまま、時刻ｔ１３で信号ＴＧ４を“Ｈ”レベルとして、ビット線ＢＬ００とビット線ＢＬ０とを接続する。なお、“０”データの書き込みは、すでに参照電位の書き込みの際に済んでいるため、ソース線を再駆動する必要はない。再書き込みすべきデータが“１”データの際は、ビット線ＢＬ０がＶＤＤとされ、選択メモリセルに“１”データが書き込まれる。“０”データを書き込む場合には、ビット線ＢＬ０が０Ｖとなり、メモリセルＭＣ００は既に書き込まれた“０”データを保持したままとなる。
【０１１８】
上記のように、本実施形態に係るＭＲＡＭによれば、上記第１の実施形態で説明したプレート線電位発生回路をソース線電位発生回路として用いることにより、読み出し動作信頼性を向上出来る。ＭＲＡＭにおいては、ソース線を駆動することによってデータを読み出す。従って、図２８に示すように、参照電位の読み出し前後でオペアンプ６１の出力の電位が上昇または下降すると、強誘電体メモリと同様に誤読み出しが生ずるおそれがある。しかし本実施形態によれば、ソース線電位発生回路のオペアンプ６１は、少なくともデータの読み出しから参照電位の読み出し完了までの期間、ディセーブルとされている。従って、Ｖ００＜Ｖ１０＜Ｖ０１なる関係が崩れることなく、正確な読み出し動作が実現できる。
【０１１９】
勿論、本実施形態であっても、ソース線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【０１２０】
次に、この発明の第１２の実施形態に係る強誘電体メモリについて説明する。本実施形態は、上記第１の実施形態、第２の実施形態、及び上記第１１の実施形態とを組み合わせたものである。すなわち、図２６に示すメモリセルアレイ、図２に示したセンスアンプ、及び図１２または図１３に示す構成を有するソース線電位発生回路を備えている。
【０１２１】
本実施形態によれば、上記第１１の実施形態と同様の動作が可能であり、且つ、第２の実施形態で説明したように、ソース線電位発生回路のオペアンプ６１を、セルデータの読み出しから参照データの読み出しまでの期間、ディセーブルにすることが出来る。従って、上記第２、第１１の実施形態で説明した効果が得られる。
【０１２２】
勿論、本実施形態であっても、ソース線電位発生回路と同様の構成を、センスアンプの電源電位やワード線電位発生回路に適用出来る。
【０１２３】
次に、この発明の第１３の実施形態に係る強誘電体メモリについて説明する。上記第１乃至第６の実施形態では、クロスポイント型のメモリセルアレイを有する強誘電体メモリにおいて、読み出し時にプレート線電圧を抗電圧以下にする場合について説明した。しかし本実施形態は、クロスポイント型のメモリセルアレイを有する強誘電体メモリにおいて、読み出し時に抗電圧以上のプレート線電位を印加すると共に、ディスターブの低減の両立を図ったものである。
【０１２４】
本実施形態に係る強誘電体メモリは、上記第１の実施形態で説明した図１のブロック構成を備えている。メモリセルアレイ１０、ロウデコーダ２０、プレート線ドライバ５０、及びプレート線電位発生回路６０は第１の実施形態で説明したとおりである。但しプレート線電位発生回路６０において、ディセーブル信号／ＤＩＳＡＢＬＥは必須ではない。
【０１２５】
図２９は、本実施形態に係る強誘電体メモリの備えるセンスアンプ３０の回路図である。図示するように、センスアンプ３０は第１の実施形態で図を用いて説明した構成において、ＭＯＳトランジスタ３３、３４を廃し、ＭＯＳトランジスタ３１、３２のゲートに信号φｔを入力したものである。
【０１２６】
次に、本実施形態に係る強誘電体メモリの動作について、メモリセルＭＣ００からデータを読み出す場合を例に挙げて説明する。図３０は読み出し動作時における各種信号のタイミングチャートである。
【０１２７】
＜読み出し準備＞
まず時刻ｔ０においてチップイネーブル信号／ＣＥが“Ｌ”レベルとされ、チップがアクティブ状態となる。次にプレート線ドライバ５０が、ビット線ＢＬ０とＢＬ１とがイコライズされた状態で、非選択プレート線ＰＬ１〜ＰＬｎに
（Ｖ００＋Ｖ０１）／２
の電圧を印加する。前述の通り、Ｖ００及びＶ０１はそれぞれ、プレート線をＶＤＤで駆動した際にビット線に読み出される“０”データの読み出し電位と、“１”データの読み出し電位である。
【０１２８】
次に時刻ｔ２において、ロウデコーダ２０がロウアドレス信号に基づいてワード線ＷＬ０を“Ｈ”レベルとする。引き続き、時刻ｔ３においてイコライズ信号ＥＱが“Ｌ”レベルとされ、また時刻ｔ４で信号φｔが“Ｈ”レベルとされる。その結果、ＭＯＳトランジスタ３１、３２がオン状態となって、ビット線ＢＬ０、ＢＬ１がそれぞれビット線ＢＬ００、ＢＬ１０に接続され、データをセンスアンプに読み出す準備が完了する。
【０１２９】
＜メモリセルからデータの読み出し＞
次に時刻ｔ５において、プレート線ドライバ５０がプレート線ＰＬ０を選択し、選択プレート線ＰＬ０に電源電圧ＶＤＤを印加する。その結果、メモリセルＭＣ００からビット線ＢＬ０に電荷が読み出されてくる。この際、同時にビット線ＢＬ０に相補なデータを保持するビット線ＢＬ１からデータをビット線ＢＬ１に読み出す。
【０１３０】
＜読み出しデータの比較・増幅＞
次に時刻ｔ６において信号φｔを“Ｌ”レベルとしてＭＯＳトランジスタ３１、３２をオフ状態とする。引き続き、信号／ＳＡＰ、ＳＡＮをそれぞれ“Ｌ”レベル、“Ｈ”レベルとすることで、センスアンプの増幅部を活性化し、読み出しデータを増幅する。
【０１３１】
＜再書き込み＞
続いて時刻ｔ９において、プレート線ＰＬ０にＶＤＤを印加した状態で、イコライズ信号を“Ｈ”レベルとする。その結果、メモリセルＭＣ００には“０”データが書き込まれる。
【０１３２】
次に時刻ｔ１１において、プレート線ＰＬ０を“Ｌ”レベルとする。また信号φｔを“Ｈ”レベルとすると共に、非選択ビット線ＢＬ１〜ＢＬｍに（１／３）・ＶＤＤを印加し、非選択プレート線ＰＬ１〜ＰＬｎに（２／３）・ＶＤＤを印加する。ここで、センスアンプ３０は、電源電圧としてＶＤＤと（１／３）・ＶＤＤを採用しているため、センスアンプ３０には“１”データの場合はＶＤＤが、“０”データの場合は（１／３）・ＶＤＤがストアされている。従って、φｔを“Ｈ”レベルにすることにより、選択メモリセルに対しては“１”データの場合にはＶＤＤが印加されて“１”データが書き込まれる。他方、“０”データの場合には、（１／３）・ＶＤＤが印加され、選択メモリセルは既に書き込まれた“０”データを保持する。
【０１３３】
上記のように、本実施形態に係る強誘電体メモリであると、選択メモリセルからデータを読み出す際に、選択プレート線に抗電圧以上の電源電圧ＶＤＤを印加する。しかし非選択プレート線にも（Ｖ００＋Ｖ０１）／２の電圧（抗電圧未満）が印加されている。従って、選択メモリセルから“１”データが読み出された際のディスターブは、
Ｖ０１−（Ｖ０１＋Ｖ００）／２＝（Ｖ０１−Ｖ００）／２
に低減することが出来る。
【０１３４】
また再書き込み時には、非選択メモリセルに対しては、“１”データが書き込まれていた場合に限りディスターブが加わるが、その大きさは最大で（１／３）・ＶＤＤに抑えることが出来る。従って、クロスポイント型のメモリセルアレイを有する強誘電体メモリにおいて、読み出し時に抗電圧以上のプレート線電圧を使用しつつ、ディスターブによる誤読み出し及び誤書き込みの発生を効果的に防止することが出来る。
【０１３５】
次に、この発明の第１４の実施形態に係る強誘電体メモリについて説明する。本実施形態は上記第１３の実施形態において、電源電圧の数を減らすための構成に係る。
【０１３６】
第１３の実施形態では、データの読み出し時に非選択プレート線に、
（Ｖ００＋Ｖ０１）／２
なる電圧を印加していた。これによって、“１”データが読み出された場合でも“０”データが読み出された場合でも、ディスターブの絶対値は
Ｖ０１−（Ｖ０１＋Ｖ００）／２＝（Ｖ０１−Ｖ００）／２
に抑えることが出来た。
【０１３７】
本実施形態では、
（Ｖ００＋Ｖ０１）／２≒（１／３）・ＶＤＤ
または
（Ｖ００＋Ｖ０１）／２≒（２／３）・ＶＤＤ
の場合には、（Ｖ００＋Ｖ０１）／２の代わりに（１／３）・ＶＤＤまたは（２／３）・ＶＤＤを非選択プレート線に印加する。
【０１３８】
以上の結果、第１３の実施形態ではプレート線電位としてＶＤＤ、（２／３）・ＶＤＤ、（Ｖ００＋Ｖ０１）／２、０Ｖを用い、ビット線電位としてＶＤＤ、（１／３）・ＶＤＤ、０Ｖの合計５種類の電位制御を行う必要があったのに対し、本実施形態では（Ｖ００＋Ｖ０１）／２を用意する必要がなく、電源系回路設計を簡略化出来る。
【０１３９】
以上のように、この発明の第１乃至第１２の実施形態に係る半導体メモリによれば、メモリセルからデータを読み出す為に供給される電圧、例えば強誘電体メモリのプレート線電圧、ＭＲＡＭのソース線電圧、またセンスアンプの電源電圧などを、少なくともセルデータの読み出しから参照データの読み出しまでの期間、急激に変化しないように制御している。すなわち、これらの電圧の時間変化率が一定であるように制御する。そのために、オペアンプを用いて基準電圧と比較することによって一定以上の電圧を発生するタイプの電圧発生回路において、少なくとも上記期間はオペアンプをディセーブルとしている。その結果、参照データの読み出し前後でオペアンプの出力電位が下降または上昇して、上記電圧が急激に変化することを抑制できる。
【０１４０】
上記効果は、クロスポイント型の強誘電体メモリにおいて非常に効果的であるが、ＤＲＡＭ型メモリセルやＴＣユニット型メモリセルを有する半導体メモリの場合でも、誤読み出しを防止するという観点で効果的である。
【０１４１】
また、ビット線の容量を制御すること（図２、図１０等参照）や、センスアンプ内のＭＯＳトランジスタのサイズを制御すること（図１４、図１７参照）によって、参照電位を、セルデータとしての“０”データ電位と“１”データ電位との間に設定することが出来る。
【０１４２】
更にこの発明の第１３及び第１４の実施形態に係る強誘電体メモリによれば、セルデータの読み出し時に、非選択プレート線に抗電圧未満の正電圧、例えばセルデータとしての“０”データ電位と“１”データ電位との間の電位を印加しておくことにより、非選択メモリセルに対するディスターブを削減できる。従って、ディスターブによる誤読み出しや誤書き込みの発生を抑制しつつ、データの読み出し時に抗電圧以上のプレート線電圧を印加することが出来る。
【０１４３】
なお上記実施形態ではプレート線電位発生回路（ソース線電位発生回路）として、オペアンプを用いた場合を例に挙げ、オペアンプをディセーブルにする方法について説明した。しかし、プレート線電位やソース線電位などの時間変化率を一定に出来れば、その回路構成は限定されるものではない。またディセーブル回路６１の回路構成は、例えばオペアンプ６２のフィードバックループを切ることができれば良く、必ずしも図３の構成に限定されるものではない。
【０１４４】
なお、この発明の上記実施形態において「電位の時間変化率が一定」とは、当該電圧が、従来例のタイミングチャートで示したように急激な変化点を有していないことを意味する。従って、当該電圧の時間微分が正から負に反転しない、または負から正に反転しない、またはゼロから正または負に変化しない程度の変化を許容する範囲を規定したものである。
【０１４５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１４６】
【図１】この発明の第１の実施形態に係る強誘電体メモリのブロック図。
【図２】この発明の第１の実施形態に係る強誘電体メモリの備えるセンスアンプの回路図。
【図３】この発明の第１の実施形態に係る強誘電体メモリの備えるプレート線電位発生回路の回路図。
【図４】この発明の第１の実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図５】選択メモリセルの備える強誘電体キャパシタのヒステリシス曲線を示すグラフであり、プレート線に抗電圧以上のプレート線電圧を印加した際の様子を示す図。
【図６】非選択メモリセルの備える強誘電体キャパシタのヒステリシス曲線を示すグラフであり、選択プレート線に抗電圧以上のプレート線電圧を印加した際の様子を示す図。
【図７】本実施形態の第１の実施形態に係る強誘電体メモリの備える選択メモリセルの強誘電体キャパシタのヒステリシス曲線を示すグラフであり、プレート線に抗電圧以下のプレート線電圧を印加した際の様子を示す図。
【図８】本実施形態の第１の実施形態に係る強誘電体メモリの備える非選択メモリセルの強誘電体キャパシタのヒステリシス曲線を示すグラフであり、選択プレート線に抗電圧以下のプレート線電圧を印加した際の様子を示す図。
【図９】従来の強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図１０】この発明の第１の実施形態の第１変形例に係る強誘電体メモリの備えるセンスアンプの回路図。
【図１１】この発明の第１の実施形態の第２変形例に係る強誘電体メモリの備えるプレート線電位発生回路の回路図。
【図１２】この発明の第２の実施形態係る強誘電体メモリの備えるプレート線電位発生回路の回路図。
【図１３】この発明の第２の実施形態の変形例に係る強誘電体メモリの備えるプレート線電位発生回路の回路図。
【図１４】この発明の第３の実施形態に係る強誘電体メモリの備えるセンスアンプの回路図。
【図１５】この発明の第３の実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図１６】従来の強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図１７】この発明の第５の実施形態に係る強誘電体メモリの備えるセンスアンプの回路図。
【図１８】この発明の第５の実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図１９】従来の強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図２０】この発明の第７の実施形態に係る強誘電体メモリの備えるメモリセルアレイの回路図。
【図２１】この発明の第７の実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図２２】従来の強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図２３】この発明の第９の実施形態に係る強誘電体メモリの備えるメモリセルアレイの回路図。
【図２４】この発明の第９の実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図２５】従来の強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【図２６】この発明の第１１の実施形態に係るＭＲＡＭの備えるメモリセルアレイの回路図。
【図２７】この発明の第１１の実施形態に係るＭＲＡＭの読み出し動作時における各種信号のタイミングチャート。
【図２８】従来のＭＲＡＭの読み出し動作時における各種信号のタイミングチャート。
【図２９】この発明の第１３の実施形態に係る強誘電体メモリの備えるセンスアンプの回路図。
【図３０】この発明の第１３の実施形態に係る強誘電体メモリの読み出し動作時における各種信号のタイミングチャート。
【符号の説明】
【０１４７】
１…半導体メモリ、１０…メモリセルアレイ、２０…ロウデコーダ、３１〜４３、４７〜４９、６３〜６５、６８〜７２…ＭＯＳトランジスタ、４４〜４６…容量素子、５０…プレート線ドライバ（ソース線ドライバ）、６０…プレート線電位発生回路（ソース線電位発生回路）、６１…ディセーブル信号発生回路、６２…オペアンプ、６２−１…遅延回路、６２−２…ＮＡＮＤゲート、６６、６７…抵抗素子
【図１】
2006107560.tif 000003
【図２】
2006107560.tif 000004
【図３】
2006107560.tif 000005
【図４】
2006107560.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006107560.tif 000020
【図１９】
2006107560.tif 000021
【図２０】
2006107560.tif 000022
【図２１】
2006107560.tif 000023
【図２２】
2006107560.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2006107560.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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