(57)【要約】【課題】  複数のメモリセルに一斉にデータを書き込む際に、各メモリセルを構成するＣＭＯＳインバータ回路に貫通電流が流れることを防ぐことができるスタティック型半導体記憶装置を提供する。【解決手段】  複数のメモリセルＭＣにデータを書き込む前に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルになる。電源ノードＶＤＤとノードＶＤＭとの間にＰチャネルＭＯＳトランジスタＭＡはオフするのでノードＶＤＭはオープン状態になる。この場合、ノードＶＤＭに蓄積された電荷や、ビット線対ＢＩＴ，ＢＩＴ＿Ｎに蓄積された電荷はライトドライバＷＤによって放電される。しかしながら電源ノードＶＤＤから接地ノードへの貫通電流は流れないので各メモリセルを構成するＣＭＯＳインバータ回路に貫通電流が流れることを防ぐことができる。【選択図】        図１３
2006351051.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、電源電位が供給されている状態において、相補な電位をスタティックに保持する記憶ノード対を各々が有する複数のメモリセルと、
前記複数のメモリセルの行ごとに配置される複数のワード線と、
入力される行選択信号に応じ、前記複数のワード線の中から複数の対象ワード線を単位として選択する行選択回路と、
供給指示信号の活性化に応じ、前記複数のメモリセルの各々に電源電位を供給し、前記供給指示信号の非活性化に応じ、前記複数のメモリセルの各々への電源電位の供給を停止する電源回路と、
前記複数のメモリセルのうちの前記複数の対象ワード線に接続される複数のメモリセルに対し、データを書込む書込回路とを備える、スタティック型半導体記憶装置。
【請求項２】
前記スタティック型半導体記憶装置は、
前記複数のメモリセルの列ごとに配置され、各々が第１および第２のビット線を有する複数のビット線対と、
入力される列選択信号に応じ、前記複数のビット線対を選択的に活性化する列選択回路と、
前記複数の対象ワード線を選択する信号を受けて、前記行選択信号と前記列選択信号とを出力する制御回路とをさらに備え、
前記書込回路は、前記供給指示信号の非活性時には、選択された列のビット線対に対し、前記第１のビット線の電位状態と前記第２のビット線の電位状態とをともに非活性レベルに設定し、前記供給指示信号の活性化に応じて、前記データに対応して、前記第１のビット線と前記第２のビット線とのいずれか一方の電位状態を活性レベルに設定し、他方の電位状態を非活性レベルに設定する、請求項１に記載のスタティック型半導体記憶装置。
【請求項３】
前記列選択信号は、前記複数のビット線対を単位として選択する信号であり、
前記行選択信号は、前記複数の対象ワード線を単位として前記複数のワード線を選択する信号である、請求項２に記載のスタティック型半導体記憶装置。
【請求項４】
前記複数のメモリセルの各々は、前記電源電位を受ける電位入力ノードを有し、
前記電源回路は、前記供給指示信号の活性期間において、前記電位入力ノードにおける電位状態が非活性レベルから活性レベルに達するまでの時間が、前記第１または第２のビット線の一方の電位状態が非活性レベルから活性レベルに達するまでの時間よりも長くなるように、前記複数のメモリセルの各々の前記電位入力ノードに前記電源電位を供給する、請求項２に記載のスタティック型半導体記憶装置。
【請求項５】
前記電源回路は、
前記複数のビット線対に対応してそれぞれ設けられ、前記供給指示信号を制御電極に受け、電源ノードに一方端が接続され、対応するビット線対に属する複数のメモリセルの各々が有する前記電位入力ノードが他方端に共通して接続される複数の第１のトランジスタを含み、
前記スタティック型半導体記憶装置は、
前記複数のビット線対に対応してそれぞれ設けられる複数のプリチャージ回路をさらに備え、
前記複数のプリチャージ回路の各々は、
対応する第１のビット線に前記電源電位を供給する第２のトランジスタと、
対応する第２のビット線に前記電源電位を供給する第３のトランジスタとを含み、
前記第１のトランジスタの電流供給能力は、前記第２のトランジスタの電流供給能力および前記第３のトランジスタの電流供給能力のいずれに対しても小さい、請求項４に記載のスタティック型半導体記憶装置。
【請求項６】
前記複数のメモリセルの各々は、前記電源電位を受ける電位入力ノードを有し、
前記電源回路は、前記供給指示信号の活性期間において、前記第１または第２のビット線のいずれか一方の電位が所定値に達した後に、前記電位入力ノードへの前記電源電位の供給を開始する、請求項２に記載のスタティック型半導体記憶装置。
【請求項７】
前記電源回路は、
前記複数のビット線対に対応してそれぞれ設けられ、前記供給指示信号を所定期間遅延させる複数の遅延回路と、
前記複数のビット線対に対応してそれぞれ設けられ、対応する遅延回路から出力される信号を制御電極に受け、電源ノードに一方端が接続され、対応するビット線対に属する複数のメモリセルの各々が有する前記電位入力ノードが他方端に共通して接続される複数の第１のトランジスタとを含み、
前記スタティック型半導体記憶装置は、
前記複数のビット線対に対応してそれぞれ設けられる複数のプリチャージ回路をさらに備え、
前記複数のプリチャージ回路の各々は、
対応する第１のビット線に前記電源電位を供給する第２のトランジスタと、
対応する第２のビット線に前記電源電位を供給する第３のトランジスタとを含み、
前記第１のトランジスタの電流供給能力は、前記第２のトランジスタの電流供給能力および前記第３のトランジスタの電流供給能力のいずれに対しても小さい、請求項２に記載のスタティック型半導体記憶装置。
【請求項８】
前記第１および第２のビット線は、前記行方向に、前記第１のビット線、前記第２のビット線の順に繰返し配置され、
前記記憶ノード対は、第１および第２の記憶ノードを有し、
同一行において隣接する２つのメモリセルのうちの一方は、対応するワード線の選択時に前記第１の記憶ノードおよび第２の記憶ノードが前記第１および第２のビット線にそれぞれ接続され、前記２つのメモリセルのうちの他方は、前記対応するワード線の選択時に前記第１および第２の記憶ノードが前記第２および第１のビット線にそれぞれ接続され、
前記複数のメモリセルのうち、同一列において隣接する２つのメモリセルは、前記複数のワード線の延在する方向に沿った軸に関して互いに鏡映対称となるレイアウトを有する、請求項２に記載のスタティック型半導体記憶装置。
【請求項９】
前記書込回路は、前記複数のメモリセルの各々に対して同じデータを書込む、請求項８に記載のスタティック型半導体記憶装置。
【請求項１０】
前記行選択回路は、前記複数のワード線のうちの偶数番目の複数のワード線と奇数番目の複数のワード線とを交互に選択し、
前記書込回路は、前記偶数番目の複数のワード線が選択された場合に第１のデータを前記偶数番目の複数のワード線に接続された複数のメモリセルに書込み、前記奇数番目の複数のワード線が選択された場合に前記第１のデータと異なる第２のデータを前記奇数番目の複数のワード線に接続された複数のメモリセルに書込む、請求項２に記載のスタティック型半導体記憶装置。
【請求項１１】
前記行選択信号は、
前記偶数番目の複数のワード線を選択するための第１の選択信号と、
前記奇数番目の複数のワード線を選択するための第２の選択信号とを有し、
前記制御回路は、外部から入力されるクロック信号に応じて前記第１の選択信号を出力し、前記クロック信号に応じて前記第２の選択信号を出力し、前記クロックの１周期ごとに前記第１の選択信号と前記第２の選択信号とを切替えて出力し、
前記第１および第２の選択信号は、ともに、前記クロックの立ち上がり時に活性化され、前記クロックの立ち下がり時に非活性化される、請求項１０に記載のスタティック型半導体記憶装置。
【請求項１２】
前記行選択信号は、前記複数のワード線のうちの偶数番目の複数のワード線か奇数番目の複数のワード線かのいずれか一方を選択するための信号であり、
前記書込回路は、選択された複数のワード線に接続される複数のメモリセルの各々に対し、第１のデータと、前記第１のデータと異なる第２のデータとを連続して書込む、請求項２に記載のスタティック型半導体記憶装置。
【請求項１３】
行列状に配置された前記複数のメモリセルは、複数の列ブロックに分割配置され、
前記制御回路は、入力されるブロック選択信号に応じ、前記複数の列ブロックのうちの一部の列ブロックを選択し、選択した列ブロックに対し、前記行選択信号および前記列選択信号を出力する、請求項２に記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択された複数のワード線に接続されるメモリセルにデータを書込むことができるスタティック型半導体記憶装置に関するものである。
【背景技術】
【０００２】
データを高容量に記憶する半導体記憶装置としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が実用化されている。
【０００３】
これらの半導体記憶装置は、良品／不良品を判別した上で出荷される。そして、良品／不良品の判別は、半導体記憶装置に含まれるメモリセルに実際にデータを入出力し、書込データと読出データとが一致することを確認すること、バーンインによりストレスを印加することにより行なわれる。
【０００４】
近年の半導体記憶装置の大容量化に伴い、ストレスを印加しなければならない箇所が増加している。このためバーンインのテスト時間が長くなり、高コスト化を招くという問題がある。このような問題を解決するために、たとえば特開平４−２３２６９３号公報（特許文献１）には、電圧ストレス試験時にすべてのワード線を同時に選択駆動するように制御されるワード線駆動回路と、電圧ストレス試験時にビット線対の少なくとも一方にバイアス電位を印加しないように制御され、あるいは通常動作時より低いバイアス電位をビット線対に印加するように制御されるビット線負荷回路とを備えることを特徴とするスタティック型半導体記憶装置が開示される。
【特許文献１】特開平４−２３２６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリセルにストレスを与えるには、ビット線やメモリセル内の記憶ノードに最大の電位差がかかるよう、ワード線の電位状態をＨレベルにし、メモリセルの状態を書き込み状態にすることが好ましい。また、多くのメモリセルに一度にストレスを与えるには多くのワード線を一度に立ち上げ、各ワード線に接続されるメモリセルの状態を書き込み状態にすることが有効である。
【０００６】
上述のストレス印加方法はＤＲＡＭでは実用化されている。しかし、フルＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＳＲＡＭでは、同時の多くのワード線を立ち上げて書き込み動作を行なうことによりメモリセルにストレスを与えようとすると、各メモリセルに含まれるロードＰチャネルＭＯＳトランジスタの電流能力の合計に対して書き込みドライバに含まれるＮチャネルＭＯＳトランジスタの電流能力がつりあわないため、複数のメモリセルに一斉に書き込みを行なうことが難しくなる。その理由は、通常の書き込みドライバは１対のビット線のうちの１つのメモリセルに書き込みを行なうことを想定してサイズが決められているためである。たとえば１００個以上のメモリセルに対して同時に書き込みが可能なように書き込みドライバのサイズを決定すると、エリアペナルティが大きくなりすぎるという問題が生じる。
【０００７】
また、メモリセルに記憶される情報が書き換わらないのに書き込み状態が続くと、メモリセルを構成するＣＭＯＳインバータ回路に貫通電流が流れることにより、半導体記憶装置全体には大きな電流が流れるという問題が生じる。
【０００８】
本発明の目的は、複数のメモリセルに一斉にデータを書き込む際に、各メモリセルを構成するＣＭＯＳインバータ回路に貫通電流が流れることを防ぐことができるスタティック型半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は要約すれば、スタティック型半導体記憶装置であって、行列状に配置され、電源電位が供給されている状態において、相補な電位をスタティックに保持する記憶ノード対を各々が有する複数のメモリセルと、複数のメモリセルの行ごとに配置される複数のワード線と、入力される行選択信号に応じ、複数のワード線の中から複数の対象ワード線を単位として選択する行選択回路と、供給指示信号の活性化に応じ、複数のメモリセルの各々に電源電位を供給し、供給指示信号の非活性化に応じ、複数のメモリセルの各々への電源電位の供給を停止する電源回路と、複数のメモリセルのうちの複数の対象ワード線に接続される複数のメモリセルに対し、データを書込む書込回路とを備える。
【発明の効果】
【００１０】
本発明のスタティック型半導体記憶装置によれば、メモリセルへのデータ書き込み前に、書き込みドライバによりビット線の電位を下げるとともにメモリセルへの電源電位の供給を遮断し、書き込み時にはビット線対に相補電位を与えてメモリセルの記憶ノード対の電位を固定してからメモリセルに電源電位を供給するので、ＣＭＯＳインバータ回路に貫通電流が流れることを防ぐことが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１２】
［実施の形態１］
図１は、実施の形態１のスタティック型半導体記憶装置の全体構成を示す図である。図１を参照して、半導体記憶装置１００は、ｎ（ｎは自然数）個のメモリブロックを含む。図１に示すように、たとえば半導体記憶装置１００はブロックＢＬＫ０〜ＢＬＫ７の８個のメモリブロックを含む。なお、ブロックＢＬＫ０〜ＢＬＫ７の各メモリブロックの構成は互いに同様である。よって、以後はブロックＢＬＫ０の構成について説明し、他のメモリブロックの構成については繰り返さない。
【００１３】
ブロックＢＬＫ０はメモリセルアレイ１を含む。メモリセルアレイ１は行列状に配置された複数のメモリセル、複数のメモリセルの行ごとに配置された複数のワード線、および複数のメモリセルの列ごとに配置された複数のビット線対を含む。後述するように、メモリセルは電源電位が供給されている状態において、相補な電位をスタティックに保持する記憶ノード対を有する。
【００１４】
ブロックＢＬＫ０は、さらに、メモリセルアレイ１に含まれる複数のメモリセルの各々に電源電位の供給を行なったり電源電位の供給を停止したりする電源回路２を含む。電源回路２は、入力される信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴに応じて複数のメモリセルの各々に対する電源電位の供給を行なうか否かを切換える。なお信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴは本発明における「供給指示信号」に対応する。
【００１５】
ブロックＢＬＫ０は、さらに、信号ＸＡをデコードして複数のワード線の各々を選択するロウデコーダ３と、（ｍ＋１）個の信号ＹＬ［０]〜ＹＬ［ｍ]をデコードして複数のビット線対の各々を選択するコラム選択回路４と、センスアンプ／ライトドライバブロック５と、入出力回路６とを含む。図１では信号ＹＬ［０]〜ＹＬ［ｍ]をまとめたものを信号ＹＬ［０：ｍ］と示す。なお、以後においても図１と同様に信号ＹＬ［０]〜ＹＬ［ｍ]をまとめたものを信号ＹＬ［０：ｍ］と示すことにする。信号ＸＡは行選択信号であり、信号ＹＬ［０：ｍ］は列選択信号である。
【００１６】
センスアンプ／ライトドライバブロック５はメモリセルからのデータ読出時にビット線対に生じた微小な電位差を増幅して読み出しデータが「１」か「０」かのいずれかを確定する。入出力回路６は読み出しデータを外部に出力する。また、データ書き込み時にはセンスアンプ／ライトドライバブロック５は入出力回路６から受ける書込データに応じてビット線対に相補電位を与えてメモリセルにデータを書き込む。
【００１７】
なお、本発明における「電源回路」は、ブロックＢＬＫ０〜ＢＬＫ７の各ブロックの電源回路２を含んで構成される。本発明における「行選択回路」は、ブロックＢＬＫ０〜ＢＬＫ７の各ブロックにおけるロウデコーダ３を含んで構成される。本発明における「列選択回路」は、ブロックＢＬＫ０〜ＢＬＫ７の各ブロックにおけるコラム選択回路４を含んで構成される。本発明における「書込回路」は、ブロックＢＬＫ０〜ＢＬＫ７の各ブロックにおけるセンスアンプ／ライトドライバブロック５を含んで構成される。
【００１８】
半導体記憶装置１００は、さらに制御回路７を備える。制御回路７は、半導体記憶装置１００の動作モードをテストモードに設定するための信号ＢＩ＿ＭＯＤＥと、複数のワード線の中から選択対象となる複数のワード線を選択するための信号（信号ＢＩ＿ＯＤＤおよび信号ＢＩ＿ＥＶＥＮ）とを受け、複数のメモリブロックの少なくとも１つを選択し、かつ、選択したメモリブロックに対して信号ＸＡと信号ＹＬ［０：ｍ］とを与える。
【００１９】
なお、実施の形態１では、入力される信号ＢＩ＿ＭＯＤＥ、信号ＢＩ＿ＯＤＤおよび信号ＢＩ＿ＥＶＥＮに応じ、バーンインモード時には、全ブロックＢＬＫ０〜ＢＬＫ７を一括して指定し、かつ、各メモリブロックにおいてはすべてのワード線およびすべてのビット線対が選択される。
【００２０】
信号ＢＩ＿ＭＯＤＥがＨ（論理ハイ）レベルの場合には半導体記憶装置１００の動作モードはバーンインモードに設定され、信号ＢＩ＿ＭＯＤＥがＬ（論理ロー）レベルの場合には半導体記憶装置１００の動作モードは通常動作モードに設定される。
【００２１】
制御回路７は、ロウプリデコーダ８と、コラムプリデコーダ９と、ブロックプリデコーダ１０と、信号生成回路１１とを含む。
【００２２】
ロウプリデコーダ８は、Ｈレベルの信号ＢＩ＿ＥＶＥＮに応じ、各メモリブロックに含まれるロウデコーダ３が複数のワード線のうちの偶数番目の複数のワード線を選択するための信号ＸＡを出力する。また、ロウプリデコーダ８はＨレベルの信号ＢＩ＿ＯＤＤに応じ、各メモリブロックに含まれるロウデコーダ３が複数のワード線のうちの奇数番目の複数のワード線を選択するための信号ＸＡを出力する。信号ＢＩ＿ＥＶＥＮ，ＢＩ＿ＯＤＤがともにＨレベルであれば、信号ＸＡはロウデコーダ３が複数のワード線を単位として選択するための信号となる。
【００２３】
なお、ロウプリデコーダ８は偶数番目の複数のワード線または奇数番目の複数のワード線を選択するよう限定される必要はなく、信号ＸＡ（行選択信号）に応じて複数のワード線の中から任意の条件を満たす複数の対象ワード線を単位として選択すればよい。ここで「単位」とは時間的に重なって選択されるワード線の集まりを示す。
【００２４】
コラムプリデコーダ９は信号ＢＩ＿ＭＯＤＥに応じて信号ＹＬ［０：ｍ］を出力する。信号ＢＩ＿ＭＯＤＥがＨレベルの場合、信号ＹＬ［０：ｍ］に応じてコラム選択回路４はメモリセルアレイ１の複数の列を単位として選択する。この場合、信号ＹＬ［０：ｍ］（列選択信号）は、複数のビット線対を単位として選択する信号に相当する。ここで「単位」とは時間的に重なって選択されるビット線対の集まりを示す。なお、信号ＢＩ＿ＭＯＤＥがＬレベルの場合、信号ＹＬ［０：ｍ］に応じてコラム選択回路４はメモリセルアレイ１の複数の列の中から１つの列を選択する。
【００２５】
ブロックプリデコーダ１０は信号ＢＩ＿ＭＯＤＥに応じて信号ＹＨ[０]〜ＹＨ[７]を出力する。図１では信号ＹＨ[０]〜ＹＨ[７]をまとめて信号ＹＨ[０：７]と示す。なお、以後においても信号ＹＨ[０]〜ＹＨ[７]をまとめて信号ＹＨ[０：７]と示すものとする。
【００２６】
信号ＢＩ＿ＭＯＤＥがＨレベルの場合、信号ＹＨ[０：７]に応じてブロックＢＬＫ０〜ＢＬＫ７の各メモリブロックに含まれるセンスアンプ／ライトドライバブロック５がデータを書き込む。信号ＢＩ＿ＭＯＤＥがＬレベルの場合、信号ＹＨ[０：７]（つまり信号ＹＨ[０]〜ＹＨ[７]）のいずれか１つの信号のみ活性化される。この場合、活性化された信号を受けるメモリブロックに含まれるセンスアンプ／ライトドライバブロック５がデータを書込む。
【００２７】
信号生成回路１１は、外部から信号を受けるための入力端子ＴＡを有する。信号生成回路１１は入力される信号に応じ、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ，ＢＩ＿ＥＶＥＮ，ＢＩ＿ＯＤＤ，ＢＩ＿ＭＯＤＥを出力する。なお、信号生成回路１１はセンスアンプ／ライトドライバブロック５に対して信号を送る。信号生成回路１１からセンスアンプ／ライトドライバブロック５に送られる信号については後述する。
【００２８】
なお、本発明のスタティック型半導体記憶装置は汎用の半導体メモリとしてのみ適用可能であると限定される必要はない。本発明のスタティック型半導体記憶装置は、たとえばＳｏＣ（システムオンチップ）やマイクロコンピュータやマイクロプロセッサ等に含まれていてもよい。
【００２９】
図２は、図１のブロックＢＬＫ０の主要部の構成を示す図である。図２を参照して、ブロックＢＬＫ０は行列状に配置された複数のメモリセルＭＣを含む。なお図２では複数のメモリセルＭＣのうち、２行および２列に配置された４つのメモリセルＭＣを示す。
【００３０】
ブロックＢＬＫ０は、さらに、複数のメモリセルの各行に対応して設けられる複数のワード線、および複数のメモリセルの各列に対応して設けられる複数のビット線対を含む。図２では４つのメモリセルＭＣに対応してワード線ＷＬ０，ＷＬ１、ビット線対ＢＩＴ０，ＢＩＴ＿Ｎ０、およびビット線対ＢＩＴ１，ＢＩＴ＿Ｎ１を示す。なお、「ビット線対ＢＩＴ０，ＢＩＴ＿Ｎ０」とは、ビット線ＢＩＴ０とビット線ＢＩＴ＿Ｎ０とから構成されるビット線対を示す。
【００３１】
ブロックＢＬＫ０は電源回路２を含む。電源回路２は複数のビット線対に対応してそれぞれ設けられる複数のＰチャネルＭＯＳトランジスタを含む。図２ではＰチャネルＭＯＳトランジスタＭ０，Ｍ１が示される。ＰチャネルＭＯＳトランジスタＭ０は一方端が電源ノードＶＤＤに接続され、他方端がノードＶＤＭ０に接続され、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴをゲートに受ける。ＰチャネルＭＯＳトランジスタＭ１は一方端が電源ノードＶＤＤに接続され、他方端がノードＶＤＭ１に接続され、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴをゲートに受ける。なお、電源回路２に含まれるＰチャネルＭＯＳトランジスタは、複数のビット線対に対応してそれぞれ設けられる必要はなく、たとえば２つのビット線対ごと（つまりメモリセルアレイの２列ごと）に設けられていてもよい。
【００３２】
ブロックＢＬＫ０は、さらに、信号ＢＩ＿ＭＯＤＥを一方の入力端子に受け、信号ＹＬ［０］を他方の入力端子に受けるＯＲ回路ＯＲＡを含む。バーンインモード時には信号ＢＩ＿ＭＯＤＥはＨレベルである。よって、バーンインモード時には信号ＹＬ［０］のレベルに依存せずにＯＲ回路ＯＲＡからＨレベルの信号が出力される。
【００３３】
なお、ＯＲ回路ＯＲＡは信号ＹＬ［０］〜信号ＹＬ［７］の各信号に対して設けられる。各ＯＲ回路は、一方の入力端子に信号ＹＬ［０］〜信号ＹＬ［７］のいずれかを受け、他方の入力端子に信号ＢＩ＿ＭＯＤＥを受ける。各ＯＲ回路の出力は対応する列選択回路が有するＮＡＮＤ回路ＮＡ１に入力される。図２では便宜上、信号ＹＬ［０］と信号ＢＩ＿ＭＯＤＥとを受けるＯＲ回路ＯＲＡを示す。
【００３４】
ブロックＢＬＫ０は、さらに、複数のビット線対に対応してそれぞれ設けられる複数のプリチャージ／イコライズ回路を含む。図２ではビット線対ＢＩＴ０，ＢＩＴ＿Ｎ０およびビット線対ＢＩＴ１，ＢＩＴ＿Ｎ１に対応してそれぞれ設けられるプリチャージ／イコライズ回路Ｐ０，Ｐ１が示される。
【００３５】
プリチャージ／イコライズ回路Ｐ０，Ｐ１の各々は、ＯＲ回路ＯＲＡの出力を反転して出力するインバータＩＮＶ１と、インバータＩＮＶ１の出力を反転して出力するインバータＩＮＶ２と、インバータＩＮＶ２の出力を各々のゲートに受けるＰチャネルＭＯＳトランジスタＭ０１〜Ｍ０３とを含む。ＰチャネルＭＯＳトランジスタＭ０１の一方端は電源ノードＶＤＤに接続され、他方端はビット線ＢＩＴに接続される。ＰチャネルＭＯＳトランジスタＭ０２の一方端は電源ノードＶＤＤに接続され、他方端はビット線ＢＩＴ＿Ｎに接続される。ＰチャネルＭＯＳトランジスタＭ０３の一方端はビット線ＢＩＴに接続され、他方端はビット線ＢＩＴ＿Ｎに接続される。
【００３６】
ブロックＢＬＫ０は、さらに、ビット線対ＢＩＴ０，ＢＩＴ＿Ｎ０およびビット線対ＢＩＴ１，ＢＩＴ＿Ｎ１に対してそれぞれ設けられる列選択回路ＣＳ０，ＣＳ１を含む。
【００３７】
列選択回路ＣＳ０，ＣＳ１の各々は、ＮＡＮＤ回路ＮＡ１と、インバータＩＮＶ３と、トランスミッションゲートＧ１，Ｇ２とを含む。ＮＡＮＤ回路ＮＡ１は書込指示信号ＷＳＧを一方の入力端子に受け、ＯＲ回路ＯＲＡの出力を他方の入力端子に受ける。インバータＩＮＶ３はＮＡＮＤ回路ＮＡ１の出力を反転して出力する。トランスミッションゲートＧ１はビット線ＢＩＴとデータ線ＬＷＤとの間に接続され、ＮＡＮＤ回路ＮＡ１の出力とインバータＩＮＶ３の出力とを受けて開閉する。トランスミッションゲートＧ１はビット線ＢＩＴ＿Ｎとデータ線ＬＷＤ＿Ｎとの間に接続され、ＮＡＮＤ回路ＮＡ１の出力とインバータＩＮＶ３の出力とを受けて開閉する。
【００３８】
ブロックＢＬＫ０は、さらに、複数のビット線対のうちの所定数のビット線対ごとに設けられる複数のデータ線対を含む。たとえばデータ線対はメモリセルアレイ１に含まれる複数のビット線対のうち、４つのビット線対ごとに設けられる。
【００３９】
図２では、複数のデータ線対のうち、代表的にデータ線ＬＷＤ、データ線ＬＷＤ＿Ｎからなる１つのデータ線対が代表的に示される。データ線ＬＷＤには対応する各ビット線対の第１のビット線（図２におけるビット線ＢＩＴ０，ＢＩＴ１等）が共通に接続される。データ線ＬＷＤ＿Ｎには対応する各ビット線対の第２のビット線（図２におけるビット線ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１等）が共通に接続される。
【００４０】
ブロックＢＬＫ０は、さらに、複数のデータ線対ごとにそれぞれ設けられる複数のライトドライバ（書込回路）ＷＤを含む。ライトドライバＷＤは図１のセンスアンプ／ライトドライバブロック５に含まれる。
【００４１】
ライトドライバＷＤは、ＮＡＮＤ回路ＮＡ２，ＮＡ３を含む。ＮＡＮＤ回路ＮＡ２は一方の入力端子に書込指示信号ＷＳＧを受け、他方の入力端子に信号ＹＨ［０］を受ける。ＮＡＮＤ回路ＮＡ３は一方の入力端子に信号ＹＨ［０］を受け、他方の入力端子にデータ信号ＤＩを受ける。データ信号ＤＩは図１の入出力回路６を介してＮＡＮＤ回路ＮＡ３に送られる。なおデータ信号ＤＩはメモリセルＭＣに書き込まれるデータを示す信号である。
【００４２】
ライトドライバＷＤは、さらに、ＮＡＮＤ回路ＮＡ３の出力を反転するインバータＩＮＶ４と、ＮＡＮＤ回路ＮＡ４〜ＮＡ８を含む。ＮＡＮＤ回路ＮＡ４は一方の入力端子に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿Ｎを受け、他方の入力端子にインバータＩＮＶ４の出力を受ける。信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿Ｎは信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴを反転させた信号である。
【００４３】
ＮＡＮＤ回路ＮＡ５は一方の入力端子に信号ＢＩ＿ＭＯＤＥ＿Ｎを受け、他方の入力端子にＮＡＮＤ回路ＮＡ２の出力を受ける。信号ＢＩ＿ＭＯＤＥ＿Ｎは信号ＢＩ＿ＭＯＤＥを反転させた信号である。ＮＡＮＤ回路ＮＡ６は一方の入力端子にＮＡＮＤ回路ＮＡ５の出力を受け、他方の入力端子に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿Ｎを受ける。
【００４４】
ＮＡＮＤ回路ＮＡ７は一方の入力端子にＮＡＮＤ回路ＮＡ４の出力を受け、他方の入力端子に書込指示信号ＷＳＧを受ける。ＮＡＮＤ回路ＮＡ８は一方の入力端子に書込指示信号ＷＳＧを受け、他方の入力端子にＮＡＮＤ回路ＮＡ６の出力を受ける。ＮＡＮＤ回路ＮＡ７の出力はデータ線ＬＷＤを伝達し、ＮＡＮＤ回路ＮＡ８の出力はデータ線ＬＷＤ＿Ｎを伝達する。
【００４５】
なお、信号生成回路１１は、信号ＢＩ＿ＭＯＤＥおよび信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴを出力するとともに、信号ＢＩ＿ＭＯＤＥ＿Ｎおよび信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿Ｎを出力する。また書込指示信号ＷＳＧはデータ書込時に信号生成回路１１から送られる。
【００４６】
図３は、図２に示すメモリセルＭＣの回路図である。図３を参照して、メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１２，１３と、ＮチャネルＭＯＳトランジスタ１４〜１７と、ノードＮ１，Ｎ２とを含む。ノードＮ１，Ｎ２は記憶ノードである。
【００４７】
ＰチャネルＭＯＳトランジスタ１２は、その一方端が電源線ＶＤＬに接続され、他方端がＰチャネルＭＯＳトランジスタ１３のゲート端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１３の他方端に接続される。
【００４８】
ＰチャネルＭＯＳトランジスタ１３は、その一方端が電源線ＶＤＬに接続され、他方端がＰチャネルＭＯＳトランジスタ１２のゲート端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１２の他方端に接続される。
【００４９】
ＮチャネルＭＯＳトランジスタ１４は、一方端が接地線ＶＳＬ１に接続され、他方端がＮチャネルＭＯＳトランジスタ１６の他方端に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１３の他方端に接続される。
【００５０】
ＮチャネルＭＯＳトランジスタ１５は、一方端が接地線ＶＳＬ２に接続され、他方端がＮチャネルＭＯＳトランジスタ１７の他方端に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１２の他方端に接続される。
【００５１】
ＮチャネルＭＯＳトランジスタ１６は、一方端がビット線ＢＩＴに接続され、他方端がＮチャネルＭＯＳトランジスタ１４の他方端に接続され、ゲート端子がワード線ＷＬに接続される。
【００５２】
ＮチャネルＭＯＳトランジスタ１７は、一方端がビット線ＢＩＴ＿Ｎに接続され、他方端がＮチャネルＭＯＳトランジスタ１５の他方端に接続され、ゲート端子がワード線ＷＬに接続される。
【００５３】
ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１４，１６の他方端同士を接続することによりノードＮ１が形成され、ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ１５，１７の他方端同士を接続することによりノードＮ２が形成される。
【００５４】
ＰチャネルＭＯＳトランジスタ１２は、ノードＮ２がＨレベルになればオフされ、ノードＮ２がＬレベルになればオンされてノードＶＤＭから電源線ＶＤＬを介して電源電位を供給してノードＮ１をＨレベルにする。また、ＰチャネルＭＯＳトランジスタ１３は、ノードＮ１がＨレベルになればオフされ、ノードＮ１がＬレベルになればオンされてノードＶＤＭから電源線ＶＤＬを介して電源電位を供給してノードＮ２をＨレベルにする。
【００５５】
このように、ＰチャネルＭＯＳトランジスタ１２，１３は、ノードＮ２，Ｎ１の電位状態に応じてノードＶＤＭからノードＮ１，Ｎ２へ電源電圧を供給するので、ロードトランジスタと呼ばれる。
【００５６】
ＮチャネルＭＯＳトランジスタ１４は、ノードＮ２がＨレベルになればオンされてノードＮ１上の電荷を接地線ＶＳＬ１を介して接地ノード１９へ供給してノードＮ１をＬレベルにし、ノードＮ２がＬレベルになればオフされてノードＮ１上の電荷を保持する。また、ＮチャネルＭＯＳトランジスタ１５は、ノードＮ１がＨレベルになればオンされてノードＮ２上の電荷を接地線ＶＳＬ２を介して接地ノード１９へ供給してノードＮ２をＬレベルにし、ノードＮ１がＬレベルになればオフされてノードＮ２上の電荷を保持する。
【００５７】
このように、ＮチャネルＭＯＳトランジスタ１４，１５は、ノードＮ１，Ｎ２の電位状態に応じてノードＮ１，Ｎ２上の電荷を接地ノード１９へ供給したり、ノードＮ１，Ｎ２上の電荷を保持したりするのでドライバトランジスタと呼ばれる。
【００５８】
ＮチャネルＭＯＳトランジスタ１６は、ワード線ＷＬが選択されればオンされてビット線ＢＩＴ上の電荷をノードＮ１へ供給し、ワード線ＷＬが非選択になればビット線ＢＩＴとノードＮ１との間で電荷のやり取りを遮断する。また、ＮチャネルＭＯＳトランジスタ１７は、ワード線ＷＬが選択されればオンされてビット線ＢＩＴ＿Ｎ上の電荷をノードＮ２へ供給し、ワード線ＷＬが非選択になればビット線ＢＩＴ＿ＮとノードＮ２との間で電荷のやり取りを遮断する。
【００５９】
このように、ＮチャネルＭＯＳトランジスタ１６，１７は、ワード線ＷＬによりノードＮ１とビット線ＢＩＴとの間での電荷のやり取り、またはノードＮ２とビット線ＢＩＴ＿Ｎとの間での電荷のやり取りを行なうので、アクセストランジスタと呼ばれる。
【００６０】
データ「１」が書込まれるとき、ノードＮ１，Ｎ２は、それぞれ、ＨレベルおよびＬレベルになり、データ「０」が書込まれるとき、ノードＮ１，Ｎ２は、それぞれ、ＬレベルおよびＨレベルになる。
【００６１】
図４〜図９を参照して、メモリセルＭＣの作製について説明する。図４を参照して、メモリセルＭＣは領域ＲＥＧに作製される。図４は、メモリセルＭＣの最下層（Ａ）を示す図である。２つのＰ−ｗｅｌｌに活性層ＡＶＴが形成され、Ｎ−ｗｅｌｌに２つの活性層ＡＶＴ，ＡＶＴが形成される。そして、４つの活性層ＡＶＴと直角方向に４つのゲート電極ＧＡが形成される。
【００６２】
図５を参照して、最下層（Ａ）の上に形成される層（Ｂ）について説明する。メモリセルＭＣの領域ＲＥＧに、１０個のタングステンダマシンＷＤＭが形成される。
【００６３】
図６を参照して、層（Ｂ）の上に形成される層（Ｃ）について説明する。層（Ｂ）で形成した１０個のタングステンダマシンＷＤＭをほぼ覆うように１層目のアルミニウム配線１Ａが形成される。領域ＲＥＧの上下方向のほぼ中央に形成された左右に延びる１層目のアルミニウム配線１Ａがワード線ＷＬである。
【００６４】
図７を参照して、層（Ｃ）の上に形成される層（Ｄ）について説明する。層（Ｃ）において形成された１層目のアルミニウム配線１Ａと直角方向に２層目のアルミニウム配線２１Ａ〜２５Ａが形成される。２層目のアルミニウム配線２１Ａは接地線ＶＳＬ１であり、２層目のアルミニウム配線２２Ａはビット線ＢＩＴであり、２層目のアルミニウム配線２３Ａは電源線ＶＤＬであり、２層目のアルミニウム配線２４Ａはビット線／ＢＩＴであり、２層目のアルミニウム配線２５Ａは接地線ＶＳＬ２である。
【００６５】
コンタクトホールＣＨ１は、接地線ＶＳＬ１としての２層目のアルミニウム配線２１Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ２は、ビット線ＢＩＴとしての２層目のアルミニウム配線２２Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ３，４は、電源線ＶＤＬとしての２層目のアルミニウム配線２３Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ５は、ビット線／ＢＩＴとしての２層目のアルミニウム配線２４Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ６は、接地線ＶＳＬ２としての２層目のアルミニウム配線２５Ａを１層目のアルミニウム配線１Ａに接続する。
【００６６】
この場合、２層目のアルミニウム配線２１Ａ〜２５Ａの相互の間隔は約０．３μｍである。
【００６７】
図８を参照して、層（Ｄ）の上に形成される層（Ｅ）について説明する。２層目のアルミニウム配線２１Ａ〜２５Ａの直角方向に３層目のアルミニウム配線３Ａが形成される。  
【００６８】
図４〜図８に示す各層（Ａ）〜（Ｅ）を順次積層して図９に示すメモリセルＭＣが形成される。図９を参照して、Ｌｏａｄ  Ｔｒ１は、図９に示すＰチャネルＭＯＳトランジスタ１２であり、Ｄｒｉｖｅｒ  Ｔｒ１は、図９に示すＮチャネルＭＯＳトランジスタ１４であり、Ａｃｃｅｓｓ  Ｔｒ１は、図９に示すＮチャネルＭＯＳトランジスタ１６であり、Ｌｏａｄ  Ｔｒ２は、図９に示すＰチャネルＭＯＳトランジスタ１３であり、Ｄｒｉｖｅｒ  Ｔｒ２は、図９に示すＮチャネルＭＯＳトランジスタ１５であり、Ａｃｃｅｓｓ  Ｔｒ２は、図９に示すＮチャネルＭＯＳトランジスタ１７である。
【００６９】
次にバーンインモード時におけるメモリセルへの書き込み動作について説明する。
図１０は、書き込み動作時における各信号のタイミングチャートである。図２および図１０を参照して、まず時刻ｔ１以前において、半導体記憶装置１００の動作モードをバーンインモードに設定するため、信号ＢＩ＿ＭＯＤＥはＨレベルになる。また、信号ＢＩ＿ＥＶＥＮ，ＢＩ＿ＯＤＤ，ＹＬ［０：ｍ］，ＹＨ［０：７］はすべてＨレベルである。よって、すべてのメモリブロックに含まれるメモリセルがデータ書き込み対象のセルになる。なお、図１０には示さないが書込指示信号ＷＳＧはデータ書き込みを示すＨレベルになっている。
【００７０】
列選択回路ＣＳ０，ＣＳ１の各々に含まれるＮＡＮＤ回路ＮＡ１は、ＯＲ回路ＯＲＡからＨレベルの信号を受けるとともに、Ｈレベルの書込指示信号ＷＳＧを受ける。よってＮＡＮＤ回路ＮＡ１からＬレベルの信号が出力され、インバータＩＮＶ３からＨレベルの信号が出力される。トランスミッションゲートＧ１，Ｇ２はともに開くのでビット線ＢＩＴ０，ＢＩＴ１の各々とデータ線ＬＷＤとが接続され、ビット線ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１の各々とデータ線ＬＷＤ＿Ｎとが接続される。
【００７１】
また、プリチャージ／イコライズ回路Ｐ０，Ｐ１の各々においてインバータＩＮＶ１はＨレベルの信号をＯＲ回路ＯＲＡから受け、Ｌレベルの信号を出力する。よってインバータＩＮＶ２はインバータＩＮＶ１から出力されるＬレベルの信号に応じてＨレベルの信号を出力する。ＰチャネルＭＯＳトランジスタＭ０１〜Ｍ０３の各々はオフする。
【００７２】
時刻ｔ１において外部クロックＣＬＫがＨレベルに変化する。時刻ｔ１において信号ＢＩ＿ＥＶＥＮおよび信号ＢＩ＿ＯＤＤはともにＨレベルである。よってロウプリデコーダ８およびロウデコーダ３により複数のワード線を単位として選択される。電位ＶＷＬ（２ｍ）は偶数番目の複数のワード線のうちのいずれかのワード線の電位を示す。電位ＶＷＬ（２ｍ＋１）は奇数番目の複数のワード線のうちのいずれかのワード線の電位を示す。時刻ｔ１以後、電位ＶＷＬ（２ｍ）および電位ＶＷＬ（２ｍ＋１）はともにＨレベルになる。
【００７３】
また、時刻ｔ１では信号ＹＬ［０：ｍ］がＨレベルであるので、コラムプリデコーダ９およびコラム選択回路４により各メモリブロックにおいて複数のビット線対を単位として選択される。さらに、時刻ｔ１において信号ＹＨ［０：７］がＨレベルであるので、複数のメモリブロックが一括して選択される。
【００７４】
時刻ｔ１において、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルになる。なお、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルになるということは、本発明において供給指示信号が非活性化されたことを示す。時刻ｔ１においてＰチャネルＭＯＳトランジスタＭ０，Ｍ１の各々はオフするので電源ノードＶＤＤとノードＶＤＭ０との接続および電源ノードＶＤＤとノードＶＤＭ１との接続がともに遮断される。
【００７５】
一方、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿ＮはＬレベルであるので、ＮＡＮＤ回路ＮＡ４，ＮＡ６の各々からＨレベルの信号が出力される。よってＮＡＮＤ回路ＮＡ７，ＮＡ８の各々からＬレベルの信号が出力される。
【００７６】
時刻ｔ１から時刻ｔ２までの間、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴはＨレベルになる。よってビット線ＢＩＴ０，ＢＩＴ＿Ｎ０，ＢＩＴ１，ＢＩＴ＿Ｎ１の各々の電位状態はＬレベルになる。なおＬレベルは、おおよそメモリセルを構成するＮチャネルＭＯＳトランジスタのしきい値電圧以下（たとえば約０．３Ｖから０．７Ｖ以下）の電位状態を意味する。図１０において電位ＶＢＩＴ，ＶＢＩＴ＿Ｎはビット線ＢＩＴ０，ＢＩＴ＿Ｎ０の電位をそれぞれ示す。また、図１０において電位ＶＮ１，ＶＮ２は図３に示すノードＮ１，Ｎ２の電位をそれぞれ示す。なお、図３に示すビット線ＢＩＴ，ＢＩＴ＿Ｎは図２におけるビット線ＢＩＴ０，ＢＩＴ＿Ｎ０である。時刻ｔ１から時刻ｔ２までの間、電位ＶＢＩＴ，ＶＢＩＴ＿ＮはＬレベルである。よって、電位ＶＮ１，ＶＮ２はともにＬレベルである。なお時刻ｔ１から時刻ｔ２までの間は、たとえば１０ｎｓから１００ｎｓの範囲で適切に定められる。
【００７７】
このように、ライトドライバＷＤは信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿ＮがＬレベルに変化したことに応じてビット線対に含まれる２本のビット線の電位状態をともにＬレベルに変化させることができる。よって、本発明のスタティック型半導体記憶装置では、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴをＬレベルからＨレベルに変化させる、つまり、活性状態から非活性状態にすることで、２本のビット線の電位状態をともにＬレベル（非活性レベル）に変化させることができる。
【００７８】
時刻ｔ２ではすべてのメモリセルに対してデータ「１」の書き込みが行なわれる。時刻ｔ２においてデータ信号ＤＩは「１」のデータを示すＨレベルの状態である。電源電位をＶＤＤとし、メモリセルを構成するＰチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈとすると、Ｈレベルは、おおよそＶＤＤ−｜Ｖｔｈ｜の電位状態を意味する。
【００７９】
時刻ｔ２では信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルからＬレベルに変化するのでＰチャネルＭＯＳトランジスタＭ０，Ｍ１の各々はオンする。電源ノードＶＤＤとノードＶＤＭ０とが接続されるとともに電源ノードＶＤＤとノードＶＤＭ１とが接続される。よってノードＶＤＭ０，ＶＤＭ１の電位は上昇し、電源電位に達する。電位ＶＤＭはノードＶＤＭ０の電位を示す。電位ＶＤＭの電位は時刻ｔ２３以前には接地電位レベルの電位であるが時刻ｔ２３において上昇を始め、時刻ｔ２４において電源電位レベルに達する。
【００８０】
時刻ｔ１以後、データ信号ＤＩ，書込指示信号ＷＳＧ，信号ＹＨ［０：７］がいずれもＨレベルであるのでＮＡＮＤ回路ＮＡ２，ＮＡ３はともにＬレベルの信号を出力する。インバータＩＮＶ４はＮＡＮＤ回路ＮＡ２からＬレベルの信号を受けてＨレベルの信号を出力する。ＮＡＮＤ回路ＮＡ４はインバータＩＮＶ４からＨレベルの信号を受けるとともに、Ｈレベルの信号ＢＩ＿ＡＳＳＩＳＴ＿Ｎを受けてＬレベルの信号を出力する。ＮＡＮＤ回路ＮＡ５はＬレベルの信号ＢＩ＿ＭＯＤＥ＿Ｎを受けるとともにＮＡＮＤ回路ＮＡ２からＬレベルの信号を受けてＨレベルの信号を出力する。ＮＡＮＤ回路ＮＡ６はＮＡＮＤ回路ＮＡ３からＬレベルの信号を受けるとともにＨレベルの信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿Ｎを受けてＨレベルの信号を出力する。
【００８１】
ＮＡＮＤ回路ＮＡ７はＮＡＮＤ回路ＮＡ４からＬレベルの信号を受けるとともにＨレベルの書込指示信号ＷＳＧを受け、Ｈレベルの信号をデータ線ＬＷＤに出力する。ＮＡＮＤ回路ＮＡ８はＮＡＮＤ回路ＮＡ６からＨレベルの信号を受けるとともにＨレベルの書込指示信号ＷＳＧを受けてＬレベルの信号をデータ線ＬＷＤ＿Ｎに出力する。よってビット線ＢＩＴ０，ＢＩＴ１の各々の電位状態は電源電位ＶＤＤレベル（以下、Ｈレベルと称する）になり、ビット線ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１の各々の電位状態は接地電位レベル（以下、Ｌレベルと称する）になる。
【００８２】
図１０に示すように、電位ＶＢＩＴは時刻ｔ２１から上昇を開始し、時刻ｔ２２においてＨレベル（活性レベル）に達する。電位ＶＢＩＴの変化に応じ、電位ＶＮ１は時刻ｔ２１において上昇を開始し、時刻ｔ２２においてある電位に達する。
一方、時刻ｔ２１から時刻ｔ２２までの間、電位ＶＢＩＴ＿ＮはＬレベル（非活性レベル）である。
【００８３】
上述のように時刻ｔ２３において電位ＶＤＭが上昇することに応じて電位ＶＮ１はさらに上昇する。時刻ｔ２４において電位ＶＮ１は電源電位に達し、Ｈレベルとなる。以後、時刻ｔ３まで電位ＶＮ１はＨレベルを保持する。一方、時刻ｔ２から時刻ｔ３までの間、電位ＶＢＩＴ＿ＮはＬレベルのまま変化しないので、電位ＶＮ２は時刻ｔ２から時刻ｔ３までの間、Ｌレベルのまま変化しない。
【００８４】
時刻ｔ３では、外部クロックＣＬＫがＨレベルからＬレベルに変化する。時刻ｔ３から時刻ｔ４までの間、外部クロックＣＬＫはＬレベルである。これにより全てのブロックに含まれる複数のワード線および複数のビット線対が非選択状態になる。時刻ｔ３から時刻ｔ４までの間は、たとえば数百ｎｓ程度である。
【００８５】
時刻ｔ３から時刻ｔ４までの期間はビット線対のプリチャージ期間に相当する。この期間には、図２に示すインバータＩＮＶ１にＬレベルのプリチャージ信号（図示せず）が入力される。これによりＰチャネルＭＯＳトランジスタＭ０１〜Ｍ０３がオンし、ビット線ＢＩＴ０，ＢＩＴ＿Ｎ０，ＢＩＴ１，ＢＩＴ＿Ｎ１の各々の電位が電源電位レベルになる。よって図１０に示すように電位ＶＢＩＴ，ＶＢＩＴ＿Ｎはともに時刻ｔ３から時刻ｔ４の期間、電源電位レベル（Ｈレベル）になる。応じて電位ＶＮ１，ＶＮ２も時刻ｔ３から時刻ｔ４の期間には電源電位レベル（Ｈレベル）になる。
【００８６】
時刻ｔ４では、外部クロックＣＬＫがＬレベルからＨレベルに変化する。また、時刻ｔ４では時刻ｔ１と同様に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルに変化する。信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルに変化するとＰチャネルＭＯＳトランジスタＭ０がオフするので、ノードＶＤＭ０の電位ＶＤＭは電源電位よりも低い電位に変化する。また、上述のように、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴ＿ＮがＬレベルに変化したことに応じ、ライトドライバＷＤはビット線対に含まれる２本のビット線の電位状態をともにＬレベルに変化させる。よって時刻ｔ４からｔ５までの期間、電位ＶＢＩＴ，ＶＢＩＴ＿ＮはともにＨレベルからＬレベルに変化する。応じて電位ＶＮ１，ＶＮ２もＨレベル（活性状態）からＬレベル（非活性状態）に変化する。
【００８７】
時刻ｔ４から時刻ｔ５までの期間は信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴの非活性時に相当するが、この期間においては、メモリセルが有する記憶ノード対の電位（電位ＶＮ１，ＶＮ２）が双方とも非活性状態に初期化される。
【００８８】
なお、時刻ｔ４から時刻ｔ５までの間における半導体記憶装置１００の他の動作は時刻ｔ１から時刻２までの間における動作と同様であるので以後の説明は繰り返さない。
【００８９】
時刻ｔ５以後、すべてのメモリセルに対してデータ「０」の書き込みが行なわれる。時刻ｔ５においてデータ信号ＤＩは「０」のデータを示すＨレベルの状態である。時刻ｔ５において信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルからＬレベルに変化するとＰチャネルＭＯＳトランジスタＭ０，Ｍ１の各々がオンする。よって電源ノードＶＤＤとノードＶＤＭ０とが接続されるとともに電源ノードＶＤＤとノードＶＤＭ１とが接続される。
【００９０】
ライトドライバＷＤの動作についてデータ「１」の書き込み時と比較した場合、データ「０」の書き込み時にはＮＡＮＤ回路ＮＡ２，ＮＡ５の各々の出力の論理レベルは変化しない。よって、ＮＡＮＤ回路ＮＡ２はＬレベルの信号を出力し、ＮＡＮＤ回路ＮＡ５はＨレベルの信号を出力する。
【００９１】
一方、データ「０」の書き込み時にはデータ「１」の書き込み時と比較して、ＮＡＮＤ回路ＮＡ３，ＮＡ４，ＮＡ６，ＮＡ７，ＮＡ８およびインバータＩＮＶ４の各々の出力の論理レベルが変化する。
【００９２】
ＮＡＮＤ回路ＮＡ３はデータ信号ＤＩがＬレベルに変化したことに応じてＨレベルの信号を出力する。インバータＩＮＶ４はＮＡＮＤ回路ＮＡ３から受けるＨレベルの信号に応じてＬレベルの信号を出力する。
【００９３】
ＮＡＮＤ回路ＮＡ４はインバータＩＮＶ４からＬレベルの信号を受けたことに応じ、出力する信号のレベルをＬレベルからＨレベルに変化させる。ＮＡＮＤ回路ＮＡ６はＮＡＮＤ回路ＮＡ３からＨレベルの信号を受けたことに応じ、出力する信号のレベルをＨレベルからＬレベルに変化させる。
【００９４】
ＮＡＮＤ回路ＮＡ７はＮＡＮＤ回路ＮＡ４の出力のレベルがＬレベルからＨレベルに変化したことに応じ、データ線ＬＷＤに出力する信号のレベルをＨレベルからＬレベルに変化させる。ＮＡＮＤ回路ＮＡ８はＮＡＮＤ回路ＮＡ６の出力のレベルがＨレベルからＬレベルに変化したことに応じ、データ線ＬＷＤ＿Ｎに出力する信号のレベルをＬレベルからＨレベルに変化させる。よってビット線ＢＩＴ０，ＢＩＴ１の各々の電位状態はＬレベルになり、ビット線ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１の各々の電位状態はＨレベルになる。
【００９５】
なお、時刻ｔ２から時刻ｔ４までの期間における電位ＶＢＩＴ，ＶＢＩＴ＿Ｎの変化は、時刻ｔ５から時刻ｔ７までの期間における電位ＶＢＩＴ＿Ｎ，ＶＢＩＴの変化にそれぞれ等しくなり、時刻ｔ２から時刻ｔ４までの期間における電位ＶＮ１，ＶＮ２の変化は時刻ｔ５から時刻ｔ７までの期間における電位ＶＮ２，ＶＮ１の変化にそれぞれ等しくなる。すなわち、時刻ｔ５１〜ｔ５４の各時刻における電位ＶＢＩＴ，ＶＢＩＴ＿Ｎ，ＶＮ１，ＶＮ２は、時刻ｔ２１〜ｔ２４の各時刻における電位ＶＢＩＴ＿Ｎ，ＶＢＩＴ，ＶＮ２，ＶＮ１に等しい。
【００９６】
図１１は、通常のスタティック型半導体記憶装置において複数のメモリセルに対して書き込みを行なった場合の問題を説明する図である。図１１を参照して、ビット線対ＢＩＴ，ＢＩＴ＿Ｎに対応する列に属するメモリセルＭＣを代表的に示す。
【００９７】
図１１において、各メモリセルＭＣは「１」のデータを記憶しているが、「０」のデータが書き込まれるものとする。データ書込時におけるライトドライバＷＤをＮチャネルＭＯＳトランジスタＮＭ１とＰチャネルＭＯＳトランジスタＰＭ１とで等価的に示す。なお、ＮチャネルＭＯＳトランジスタＮＭ１はゲートが電源ノードＶＤＤに接続され、一方端がビット線ＢＩＴ＿０に接続され、他方端が接地ノードに接続される。ＰチャネルＭＯＳトランジスタＰＭ１はゲートが接地ノードに接続され、一方端がビット線ＢＩＴ＿Ｎ０に接続され、他方端が電源ノードＶＤＤに接続される。よってデータ書き込み時にはＮチャネルＭＯＳトランジスタＮＭ１およびＰチャネルＭＯＳトランジスタＰＭ１はともにオンしている。
【００９８】
メモリセルＭＣにストレスを与えるには、ビット線対ＢＩＴ，ＢＩＴ＿Ｎとの間やメモリセルＭＣ内のノードＮ１とノードＮ２との間に最大の電位差がかかるよう、ワード線ＷＬ０〜ＷＬｍの電位状態をＨレベルとしてメモリセルＭＣにデータを書き込むことが好ましい。
【００９９】
しかし、フルＣＭＯＳ−ＳＲＡＭの場合、同時の多くのワード線を立ち上げて書き込み動作を行なうことによりメモリセルＭＣにストレスを与えようとすると、複数のメモリセルＭＣのロードトランジスタ（ＰチャネルＭＯＳトランジスタ１２）の電流能力の合計に対してライトドライバＷＤに含まれるＮチャネルＭＯＳトランジスタＮＭ１の電流能力が小さくなるので、複数のメモリセルＭＣに同時にデータを書き込むことが難しくなる。
【０１００】
図１２は、図１１に示すメモリセルの記憶ノードにおける電位レベルの変化を示す図である。図１２を参照して、メモリセルＭＣに記憶するデータが書き換わらないのに書き込み状態を続けるとノードＮ１，Ｎ２の電位状態がＨレベルとＬレベルの中間の状態のままになる。この場合、ＰチャネルＭＯＳトランジスタ１２とＮチャネルＭＯＳトランジスタ１４とで構成されるＣＭＯＳ回路の内部およびＰチャネルＭＯＳトランジスタ１３とＮチャネルＭＯＳトランジスタ１５とで構成されるＣＭＯＳインバータ回路の内部に貫通電流が流れる。全メモリセルの内部で貫通電流が流れると半導体記憶装置全体では非常に大きな電流が流れる。
【０１０１】
図１３は、本発明のスタティック型半導体記憶装置において、複数のメモリセルに対して書き込みを行なう前の状態を説明する図である。図１３を参照して、メモリセルＭＣ０は「１」のデータを記憶し、メモリセルＭＣ１は「０」のデータを記憶しているものとする。
【０１０２】
図１４は、図１３のメモリセルＭＣ０の記憶ノードにおける電位レベルを示す図である。図１５は、図１３のメモリセルＭＣ１の記憶ノードにおける電位レベルを示す図である。図１４および図１５を参照して、メモリセルＭＣ０におけるノードＮ１の電位状態はＨレベルであり、メモリセルＭＣ１におけるノードＮ２の電位状態はＨレベルである。
【０１０３】
本発明のスタティック型半導体記憶装置では、複数のメモリセルＭＣにデータを書き込む前に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＨレベルになる。再び図１３を参照して、電源ノードＶＤＤとノードＶＤＭとの間にＰチャネルＭＯＳトランジスタＭＡはオフするのでノードＶＤＭはオープン状態になる。
【０１０４】
ライトドライバＷＤではビット線ＢＩＴ＿Ｎと接地ノードとの間にＮチャネルＭＯＳトランジスタＮＭ２が接続される。なお、ＮチャネルＭＯＳトランジスタＮＭ１と同様にＮチャネルＭＯＳトランジスタＮＭ２はビット線ＢＩＴ＿Ｎに接続される回路を等価的に示したものである。
【０１０５】
ＮチャネルＭＯＳトランジスタＮＭ２のゲートは電源ノードＶＤＤに接続される。よって、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２はともにオンするのでビット線ＢＩＴ，ＢＩＴ＿Ｎの各々の電位状態はＬレベルになる。
【０１０６】
このように、１対のビット線につながるメモリセルのなかに「１」のデータを記憶するメモリセルと「０」のデータを記憶するメモリセルが混在していても、ライトドライバＷＤはビット線ＢＩＴとＢＩＴ＿Ｎとからオンしているロードトランジスタを介し、オープン状態のノードＶＤＭの電荷を引き抜いてノードＶＤＭの電位を引き下げる。
【０１０７】
具体的には、図１４に示すワード線ＷＬ０の電位がＨレベルに設定されている状態において、図１３のＮチャネルＭＯＳトランジスタＮＭ１は、ビット線ＢＩＴと、ＮチャネルＭＯＳトランジスタ１６と、ＰチャネルＭＯＳトランジスタ１２とを介してノードＶＤＭの電位を引き下げる。また、図１３のＮチャネルＭＯＳトランジスタＮＭ２はビット線ＢＩＴ＿Ｎと、ＮチャネルＭＯＳトランジスタ１６と、ＰチャネルＭＯＳトランジスタ１３とを介してノードＶＤＭの電位を引き下げる。よってノードＶＤＭの電位は、ロードトランジスタが電荷を放電できるロードトランジスタのしきい値電圧の絶対値まで下がる。
【０１０８】
なお、図１５に示すメモリセルＭＣ１においてもワード線ＷＬ１の電位がＨレベルに設定されている状態において、図１３のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２によりノードＶＤＭの電位を引き下げられる
この場合、ノードＶＤＭに蓄積された電荷や、ビット線対ＢＩＴ，ＢＩＴ＿Ｎに蓄積された電荷はライトドライバＷＤによって放電されるが電源ノードＶＤＤから接地ノードへの電流は流れないので各メモリセルを構成するＣＭＯＳインバータ回路に貫通電流が流れることを防ぐことができる。
【０１０９】
図１６は、本発明のスタティック型半導体記憶装置において複数のメモリセルに同時に書き込みを行なう状態を説明する図である。図１６を参照して、書き込み時には、信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴはＬレベルとなる。よってＰチャネルＭＯＳトランジスタＭＡはオン状態となる。これによりノードＶＤＭと電源ノードＶＤＤとが接続される。
【０１１０】
ライトドライバＷＤは通常の書き込み状態であるとする。図１６では、ビット線ＢＩＴの電位状態をＬレベルとし、ビット線ＢＩＴ＿Ｎの電位をＨレベルとする。
【０１１１】
図１７は、図１６のメモリセルＭＣ０の記憶ノードにおける電位レベルを示す図である。図１８は、図１６のメモリセルＭＣ１の記憶ノードにおける電位レベルを示す図である。図１７および図１８を参照して、ノードＶＤＭの電位が接地電位の近辺にある状態で、ビット線ＢＩＴの電位状態をＬレベルとし、ビット線ＢＩＴ＿Ｎの電位をＨレベルとしたときのノードＮ１，Ｎ２における電位状態が示される。本発明のスタティック型半導体記憶装置では、メモリセルＭＣ０，ＭＣ１の各メモリセルに含まれる２つのロードトランジスタ（ＰチャネルＭＯＳトランジスタ１２，１３）の電流能力と図１６のライトドライバＷＤの電流能力との間にアンバランスが生じることなく、ノードＮ１，Ｎ２のそれぞれにＨレベルの電位とＬレベルの電位とが与えられる。その後、ノードＶＤＭが充電されるとともにビット線ＢＩＴ＿Ｎが充電される。すると貫通電流が流れることもなく、また、ライトドライバＷＤのサイズが通常のままでもビット線対ＢＩＴ，ＢＩＴ＿Ｎに接続された多数のメモリセルに同時に書き込みを行なうことが可能となる。よって多数のメモリセルに同時にストレスを与えることができる。
【０１１２】
以上のように実施の形態１によれば、複数のメモリセルに同時に書き込みを行なう前にビット線対を介して予めメモリセルの電源ノードの電位を下げることにより、ライトドライバの面積を増やすことなく短時間で複数のメモリセルに同時にデータを書き込むことが可能になる。
【０１１３】
［実施の形態２］
実施の形態２のスタティック型半導体記憶装置の全体構成は図１に示す半導体記憶装置１００の構成と同様であるので以後の説明は繰り返さない。実施の形態２のスタティック型半導体記憶装置は、実施の形態１と比較して、電源回路２の構成が異なるが他の部分の構成は同様である。
【０１１４】
実施の形態２における電源回路２の構成について、図２を参照しながら説明する。実施の形態２の場合、ＰチャネルＭＯＳトランジスタＭ０Ａ，Ｍ１Ａの各々の電流供給能力はプリチャージ／イコライズ回路Ｐ０，Ｐ１の各々に含まれるＰチャネルＭＯＳトランジスタＭ０１，Ｍ０２のいずれに対しても小さい。たとえば、ＰチャネルＭＯＳトランジスタＭ０Ａ，Ｍ１Ａの各々のサイズ比（チャネル長をＬとし、チャネル幅をＷとしたときのＷ／Ｌ）を、プリチャージ／イコライズ回路Ｐ０，Ｐ１の各々に含まれるＰチャネルＭＯＳトランジスタＭ０１，Ｍ０２のいずれのサイズ比よりも小さくすることにより、ＰチャネルＭＯＳトランジスタＭ０１，Ｍ０２の電流供給能力が調整される。このようにＰチャネルＭＯＳトランジスタＭ０Ａ，Ｍ１Ａの各々の電流供給能力を設定することにより、ノードＶＤＭ０，ＶＤＭ１の各々の電位の時間変化の割合（スルーレイト）は、ビット線対の一方のビット線の電位がＬレベルからＨレベルに変化するときの時間変化の割合よりも小さくなる。よって、ノードＶＤＭ０，ＶＤＭ１の各々の電位状態がＬレベルからＨレベルに達するまでの時間が、ビット線対の一方のビット線の電位がＬレベルからＨレベルに変化するときの時間よりも長くなる。
【０１１５】
図１９は、ノードＶＤＭ０における電位の時間変化の割合がビット線ＢＩＴ＿Ｎでの電位の時間変化の割合と同じ場合を示す図である。図１９を参照して、電位ＶＤＭはノードＶＤＭ０における電位を示す。また、電位ＶＢＩＴ，ＶＢＩＴ＿Ｎはそれぞれビット線ＢＩＴ０，ＢＩＴ＿Ｎ０の電位を示す。また、電位ＶＮ１，ＶＮ２は図１０に示す電位ＶＮ１，ＶＮ２をそれぞれ示す。なお、図１９における時刻ｔ１からｔ４までの期間および時刻ｔ４から時刻ｔ５までの期間は、図１０における時刻ｔ５から時刻ｔ５１までの期間および時刻ｔ５１から時刻ｔ５２までの期間にそれぞれ対応する。
【０１１６】
時刻ｔ１において信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴがＬレベルに変化したことに応じて、時刻ｔ２では電位ＶＤＭがＬレベルから変化する。時刻ｔ３において電位ＶＤＭはＨレベルに達する。次に時刻ｔ４から時刻ｔ５までの期間、複数のメモリセルに「０」のデータを書き込むため、電位ＶＢＩＴ＿ＮのレベルがＬレベルからＨレベルに変化する。なお、電位ＶＢＩＴはＬレベルで変化しない。
【０１１７】
時刻ｔ２から時刻ｔ３までの期間には電位ＶＤＭの上昇に伴い、電位ＶＮ１，ＶＮ２がともに上昇し、時刻ｔ３から時刻ｔ４までの間、電位ＶＮ１，ＶＮ２は時刻ｔ３における値に保たれている。時刻ｔ４から時刻ｔ５までの間、電位ＶＢＩＴ，ＶＢＩＴ＿Ｎの変化に応じて電位ＶＮ１，ＶＮ２は変化し、電位ＶＮ１はＬレベルとなり、電位ＶＮ２はＨレベルとなる。しかし、この場合には、時刻ｔ２から時刻ｔ５までの期間、通常のスタティック型半導体記憶装置と同様に、各メモリセルＭＣが記憶するデータを「０」か「１」かのいずれかに確定できないため各メモリセルＭＣには貫通電流が流れてしまう。
【０１１８】
図２０は、実施の形態２における各信号波形の変化を示す図である。図２０を参照して、図２０における時刻ｔ１から時刻ｔ２までの期間、および時刻ｔ２から時刻ｔ３までの期間は、図１０における時刻ｔ５から時刻ｔ５１までの期間、および時刻ｔ５１からｔ５２までの期間に相当する。なお、図２０における時刻ｔ３から時刻ｔ４までの期間は図１０における時刻ｔ５２から時刻ｔ６までの期間に含まれる。
【０１１９】
電位ＶＤＭの時間変化の割合は電位ＶＢＩＴ＿Ｎの時間変化の割合よりも小さい。よって電位ＶＢＩＴ＿Ｎは時刻ｔ３においてＨレベルに達し、電位ＶＤＭは時刻ｔ４においてＨレベルに達する。
【０１２０】
電位ＶＮ２は電位ＶＢＩＴ＿Ｎの上昇に応じ、時刻ｔ２から上昇する。時刻ｔ３から時刻ｔ３１までの間、電位ＶＮ２は電位ＶＤＭの上昇に応じてさらに上昇し、時刻ｔ４においてＨレベルに達する。一方、電位ＶＢＩＴが時刻ｔ２以後Ｌレベルであるため、電位ＶＮ１は時刻ｔ２以後もＬレベルである。
【０１２１】
このように電位ＶＤＭを変化させることで電位ＶＢＩＴ＿Ｎが変化すると初めて電位ＶＮ２が変化するので、メモリセルＭＣに貫通電流が流れることを防ぐことができる。
【０１２２】
また、メモリセルＭＣに貫通電流が流れることを防ぐため、電源回路は以下のような構成であってもよい。
【０１２３】
図２１は、実施の形態２の変形例を示す図である。図２１を参照して電源回路２Ｂは遅延部ＤＬ０，ＤＬ１およびＯＲ回路ＯＲ０，ＯＲ１をさらに含む点において図２の電源回路２と異なるが他の部分の構成は同様であるので以後の説明は繰り返さない。なお、遅延部ＤＬ０およびＯＲ回路ＯＲ０は本発明における「遅延回路」を構成する。同様に、遅延部ＤＬ１およびＯＲ回路ＯＲ１は本発明における「遅延回路」を構成する。
【０１２４】
遅延部ＤＬ０，ＤＬ１の各々は入力される信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴを所定時間だけ遅延させて出力する。ＯＲ回路ＯＲ０は一方の入力端子に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴを受け、他方の入力端子に遅延部ＤＬ０の出力を受け、ＰチャネルＭＯＳトランジスタＭ０のゲートに対して信号を出力する。ＯＲ回路ＯＲ１は一方の入力端子に信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴを受け、他方の入力端子に遅延部ＤＬ１の出力を受け、ＰチャネルＭＯＳトランジスタＭ１のゲートに対して信号を出力する。
【０１２５】
図２２は、図２１に示す実施の形態２の変形例における各信号の波形の変化を示す図である。図２２を参照して、時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５は図１０における時刻ｔ５，時刻ｔ５２，ｔ５３，ｔ５４にそれぞれ対応する。
【０１２６】
電位ＶＢＩＴ＿Ｎは時刻ｔ２においてＬレベルから変化し、時刻ｔ３でＨレベルに達する。一方、電位ＶＤＭは時刻ｔ４においてＬレベルから変化し、時刻ｔ５においてＨレベルになる。
【０１２７】
このように、電位ＶＤＭの立ち上がりの開始時刻をビット線がＨレベルに確定する時刻よりも遅らせることによって、メモリセルに貫通電流が流れることを防ぐことができる。
【０１２８】
なお、電位ＶＤＭの立ち上がりの開始時刻はビット線の電位レベルがＨレベルに確定する時刻よりも後の時刻であると限定される必要はない。電源回路２は、ビット線対に含まれる２本のビット線のうちのいずれか一方の電位が所定値に達した後に、ノードＶＤＭ０に対して電源電位を供給すればよい。なお、「所定値」とは、たとえばメモリセルを構成するＮチャネルＭＯＳトランジスタのしきい値電圧（たとえば約０．３〜０．７Ｖ以下）の値である。
【０１２９】
さらに実施の形態２の別の変形例として、図２１に示す電源回路２Ｂにおいて、ＰチャネルＭＯＳトランジスタＭ０，Ｍ１のそれぞれをＰチャネルＭＯＳトランジスタＭ０Ａ，Ｍ１Ａに代えた構成でもよい。この場合、電位ＶＤＭの立ち上がりの開始時刻をビット線の電位がＨレベルに確定する時刻よりも遅らせることが可能になるとともに、電位ＶＤＭの立ち上がりのスルーレイトがビット線の電位の立ち上がりのスルーレイトよりも遅くなるため、よりメモリセルに流れる貫通電流を防ぐことが可能になる。
【０１３０】
以上のように実施の形態２によれば、メモリセルに供給する電位の変化をビット線の電位の変化と異ならせる（変化のスルーレイトを遅くしたり、立ち上がりの開始時刻を遅らせたりする）ことによって、メモリセルに貫通電流が流れることを防ぐことができる。
【０１３１】
［実施の形態３］
実施の形態３のスタティック型半導体記憶装置は、実施の形態１および実施の形態２と比較してメモリセルの配置が異なる。なお実施の形態３のスタティック型半導体記憶装置の全体構成は図１に示す半導体記憶装置１００の構成と同様であるので以後の説明は繰り返さない。また、半導体記憶装置１００に含まれる複数のメモリブロックの各々の構成は図２，図２１のいずれかに示すブロックＢＬＫ０の構成と同様であるので、メモリブロックの構成に関する以後の説明は繰り返さない。
【０１３２】
図２３は、実施の形態３におけるメモリセルＭＣの配置を模式的に示す図である。図２３を参照して、複数のメモリセルのうち同一行において隣接する２つのメモリセルはＹ軸に沿った軸に互いに鏡映反転したレイアウトを有する。また複数のメモリセルのうち同一列に隣接する２つのメモリセルは複数のワード線の延在する方向（Ｘ軸方向）と沿った軸に関して互いに鏡映反転したレイアウトを有する。たとえばメモリセルＭＣ００とメモリセルＭＣ１０とはＹ軸に沿った軸に互いに鏡映反転したレイアウトを有する。また、メモリセルＭＣ００とメモリセルＭＣ０１とはＸ軸に沿った軸に互いに鏡映反転したレイアウトを有する。なお、図２３においてメモリセル上に示される記号「Ｆ」はメモリセルの向きを示すための記号である。
【０１３３】
ビット線対はＹ軸に対して反転せずに配置される。メモリセルＭＣ００の左側にはビット線ＢＩＴ０が配置され、メモリセルＭＣ００の右側にはビット線ＢＩＴ＿Ｎ０が配置される。また、メモリセルＭＣ１０の左側にはビット線ＢＩＴ１が配置され、メモリセルＭＣ００の右側にはビット線ＢＩＴ＿Ｎ１が配置される。すなわち行方向に沿ってビット線ＢＩＴ０，ＢＩＴ＿Ｎ０，ＢＩＴ１，ＢＩＴ＿Ｎ１と配置される。要するに第１のビット線（ビット線ＢＩＴ０，ＢＩＴ１等）と第２のビット線（ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１等）とは行方向に、第１のビット線、第２のビット線の順に繰り返し配置される。
【０１３４】
つまり、メモリセルＭＣ００は対応するワード線（図示せず）の選択時にノードＮ１とノードＮ２とがビット線ＢＩＴ０とビット線ＢＩＴ＿Ｎ０とにそれぞれ接続される。メモリセルＭＣ１０は、対応するワード線の選択時にノードＮ１とノードＮ２とがビット線ＢＩＴ＿Ｎ１とビット線ＢＩＴ０とに接続される。
【０１３５】
図２４は、図２３のメモリセルＭＣ００の平面レイアウトを模式的に示す図である。図２４および図４を参照して、メモリセルＭＣ００はノードＮ１，Ｎ２と、２つのアクセストランジスタＡと、４つの活性層ＡＶＴとを含む。ノードＮ１，Ｎ２および２つのアクセストランジスタＡの各々は図４のゲート電極ＧＡに相当する。
【０１３６】
図２５は、図２３に示す複数のメモリセルに対して「１」のデータを書き込んだ場合における各メモリセルのノードＮ１，Ｎ２の電位状態を表形式で示す図である。
【０１３７】
図２５を参照して、表は複数の偶数行（ロウ）のワード線および複数の奇数行のワード線がＨレベルであり、ビット線ＢＩＴがＨレベルであり、ビット線ＢＩＴ＿ＮがＬレベルである場合における各メモリセルに含まれるノードＮ１，Ｎ２のレベルおよびアクセルトランジスタＡのゲートに入力される電位のレベルを示す。
【０１３８】
図２５において点線で示すように、行方向に隣り合う２つのメモリセルの一方のノードＮ１はＨレベルとなり、他方のノードＮ１はＬレベルとなる。また、行方向に隣り合う２つのメモリセルの一方のノードＮ２はＨレベルとなり、他方のノードＮ２はＬレベルとなる。
【０１３９】
図２６は、図２３に示す複数のメモリセルに対して「０」のデータを書き込んだ場合における各メモリセルのノードＮ１，Ｎ２の電位状態を表形式で示す図である。図２６を参照して、図２５と同様に各メモリセルに含まれるノードＮ１，Ｎ２のレベルおよびアクセルトランジスタＡのゲートに入力される電位のレベルを示す。なお、複数のメモリセルに対して「０」のデータを書き込んだ場合にはビット線ＢＩＴはＬレベルになり、ビット線ＢＩＴ＿ＮはＨレベルになる。
【０１４０】
図２６においても図２５と同様に、行方向に隣り合う２つのメモリセルの一方のノードＮ１はＨレベルとなり、他方のノードＮ１はＬレベルとなる。また、行方向に隣り合う２つのメモリセルの一方のノードＮ２はＨレベルとなり、他方のノードＮ２はＬレベルとなる。
【０１４１】
実施の形態３のスタティック型半導体記憶装置では、複数のメモリセルの各々に同じデータを書き込むことで行方向に隣り合う２つのメモリセルの各々のノードＮ１，Ｎ２の間に電位差が生じる。よって、実施の形態３のスタティック型半導体記憶装置は、特別な回路を付加することなく全メモリセルに一斉にストレスを印加することが可能になる。
【０１４２】
さらに、実施の形態３ではビット線は列方向に反転していないので、たとえばビット線ＢＩＴ＿Ｎ０とビット線ＢＩＴ＿１との間のように、隣接するビット線間にも電位差を生じさせることが可能になる。
【０１４３】
なお、実施の形態３において、列方向に隣り合う２つのメモリセルをＸ軸に対して互いに反転させて配置する理由は、接地ノードにつながる配線あるいは電源ノードにつながる配線を共通にすることでメモリセルアレイの面積をできるだけ小さくするためである。
【０１４４】
以上のように実施の形態３によれば、複数のメモリセルを行方向に反転させて繰り返し配置することによって、全メモリセルに一括してデータを書き込むことで全メモリセルおよび全ビット線間にストレスを印加することができるのでバーンインテストに要する時間を短縮することができる。
【０１４５】
［実施の形態４］
実施の形態４のスタティック型半導体記憶装置は複数の偶数ワード線と複数の奇数ワード線とを交互に選択する点で実施の形態１から実施の形態３までの各々と異なる。なお、実施の形態４のスタティック型半導体記憶装置の全体構成は図１に示す半導体記憶装置１００の構成と同様であるので以後の説明は繰り返さない。また、半導体記憶装置１００に含まれるブロックの構成は図２，図２１のいずれかに示すブロックＢＬＫ０の構成と同様であるので、以後の説明は繰り返さない。
【０１４６】
また、複数のメモリセルの配置は図２３に示す配置と同様であるので、以後の説明は繰り返さない。
【０１４７】
図２７は、実施の形態４のスタティック型半導体記憶装置に含まれるロウプリデコーダの構成を模式的に示す図である。図２７を参照してロウプリデコーダ８は信号ＢＩ＿ＯＤＤを一方の入力端子に受け、外部クロックＣＬＫを他方の入力端子に受ける複数個のＡＮＤ回路、および信号ＢＩ＿ＥＶＥＮを一方の入力端子に受け、外部クロックＣＬＫを他方の入力端子に受ける複数個のＡＮＤ回路を含む。図２７においてＡＮＤ回路ＡＮ２ｍ＋２，ＡＮ２ｍは偶数番目のワード線を選択するための第１の選択信号を出力するＡＮＤ回路であり、ＡＮＤ回路ＡＮ２ｍ＋３，ＡＮ２ｍ＋１は奇数番目のワード線を選択するための第２の信号を出力するＡＮＤ回路である。ＡＮＤ回路ＡＮ２ｍ＋２およびＡＮＤ回路ＡＮ２ｍからは第１の選択信号として信号Ｘ２ｍ＋２，Ｘ２ｍがそれぞれ出力される。ＡＮＤ回路ＡＮ２ｍ＋３およびＡＮＤ回路ＡＮ２ｍ＋１からは第２の選択信号として信号Ｘ２ｍ＋３，Ｘ２ｍ＋１がそれぞれ出力される。
【０１４８】
図２８は、実施の形態４における各信号の波形の変化を示す図である。図２８を参照して、信号ＢＩ＿ＥＶＥＮと信号ＢＩ＿ＯＤＤとが外部クロックＣＬＫの１周期ごとに交互にＨレベルになる点が図１０に示す波形図と異なる。よって、電位ＶＷＬ（２ｍ）および電位ＶＷＬ（２ｍ＋１）も外部クロックＣＬＫの１周期ごとに交互にＨレベルになる点が図１０に示す波形図と異なる。図２８の波形図の他の部分は図１０と同様であるので以後の説明は繰り返さない。
【０１４９】
このように偶数番目のワード線と奇数番目のワード線とが交互に繰り返し選択されるので、実施の形態４では偶数番目のワード線と奇数番目のワード線との間に電位差が生じることになる。よって、実施の形態４では隣接するワード線間にストレスを印加することが可能になる。
【０１５０】
電位ＶＷＬ（２ｍ）がＨレベルである期間および電位ＶＷＬ（２ｍ＋１）がＨレベルである期間は外部クロックＣＬＫがＨレベルである期間に応じて決定される。時刻ｔ１において外部クロックＣＬＫがＨレベルに変化したことに応じて電位ＶＷＬ（２ｍ）はＨレベルに変化する。また時刻ｔ３において外部クロックＣＬＫがＬレベルに変化したことに応じて電位ＶＷＬ（２ｍ）はＬレベルに変化する。さらに、時刻ｔ１において外部クロックＣＬＫがＨレベルに変化したことに応じて電位ＶＷＬ（２ｍ）はＨレベルに変化する。
【０１５１】
同様に、時刻ｔ３において外部クロックＣＬＫがＨレベルに変化したことに応じて電位ＶＷＬ（２ｍ＋１）はＨレベルに変化する。また時刻ｔ６において外部クロックＣＬＫがＬレベルに変化したことに応じて電位ＶＷＬ（２ｍ＋１）はＬレベルに変化する。
【０１５２】
仮に時刻ｔ４において電位ＶＷＬ（２ｍ）がＨレベルからＬレベルに変化した場合には外部クロックＣＬＫの立ち上がり時にワード線の充電とワード線の放電とが一度に行なわれることになるので、ワード線への充電電流およびワード線からの放電電流が集中する。時刻ｔ７において電位ＶＷＬ（２ｍ＋１）がＨレベルからＬレベルに変化した場合にも同様にワード線への充電電流およびワード線からの放電電流が集中する。実施の形態４では外部クロックＣＬＫがＨレベルである期間に応じてワード線がＨレベルである期間を定めることで外部クロックの立ち上がり時における電流の集中を防ぐことができる。
【０１５３】
なお、メモリセルに書き込まれるデータについて説明すると時刻ｔ２から時刻ｔ３までの期間には各ブロックの偶数行のメモリセルに「１」のデータが書き込まれる。時刻ｔ５から時刻ｔ６までの期間には各ブロックの奇数行のメモリセルに「０」のデータが書き込まれる。時刻ｔ７以後、偶数行のメモリセルに「０」のデータが書き込まれる。
【０１５４】
以上のように実施の形態４によれば、ロウプリデコーダにより偶数番目の複数のワード線と奇数番目の複数のワード線とが交互に選択されることにより、隣接するワード線の間にストレスを印加することが可能になる。
【０１５５】
［実施の形態５］
実施の形態５のスタティック型半導体記憶装置の全体構成は図１に示す半導体記憶装置１００の構成と同様であるので以後の説明は繰り返さない。また、半導体記憶装置１００に含まれるブロックの構成は図２，図２１のいずれかに示すブロックＢＬＫ０の構成と同様であるので、以後の説明は繰り返さない。
【０１５６】
さらに、実施の形態５における複数のメモリセルの配置は図２３に示す配置と同様であるので以後の説明は繰り返さない。
【０１５７】
実施の形態５では、偶数番目のワード線か奇数番目のワード線かのいずれか一方のワード線が活性化され、他方のワード線は常時非活性化される。つまり実施の形態５では図２７に示すロウプリデコーダ８から信号ＸＡとして、第１の選択信号（信号Ｘ２ｍ＋２，Ｘ２ｍ）か第２の選択信号（信号Ｘ２ｍ＋３，Ｘ２ｍ＋１）かのいずれかが出力される。また、図２に示すライトドライバＷＤは、選択された複数のワード線に接続される複数のメモリセルの各々に対し、「１」と「０」のデータを連続して書き込む。なお、メモリセルに書き込まれるデータの順序は限定されず、「０」，「１」の順にメモリセルにデータが書き込まれてもよい。
【０１５８】
本発明のスタティック型半導体記憶装置ではバーンインモード時において外部クロックＣＬＫの１周期ごとに、メモリセルのノードＶＤＭの電位が信号ＢＩ＿Ｗ＿ＡＳＳＩＳＴにより引き下げられる。よって外部クロックＣＬＫの前の周期でメモリセルに書き込まれたデータは次の周期で破壊されてしまう。しかし、実施の形態５では以下に示すようにして、行方向に隣り合ったメモリセルの間にもストレス印加が可能になる。
【０１５９】
図２９は、実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示す図である。
【０１６０】
図２９を参照して、偶数番目のワード線を選択にし、奇数番目のワード線を非選択にして偶数番目のワード線に接続されたメモリセルにデータ「１」が書き込まれた状態におけるノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態が示される。この場合、奇数番目のワード線に接続されたメモリセルのデータは不定となる。図中、記号「Ｘ」はデータが不定であることを示す。よって、メモリセルの全体においては、Ｈレベルのメモリセルがストライプ状に存在する（「ロウストライプ」とも言う）。
【０１６１】
奇数番目のワード線に接続されたメモリセルに対してはショート性の不良により不良品と判定されたチップを除いて本テストが行なわれる。よって、奇数番目のワード線に接続されたメモリセルのデータは不定であっても、しきい値電圧がメモリセルアレイ内において局所的にばらついているので、「１」か「０」かのどちらかになりやすくなっている。よって、奇数番目のワード線に接続されたメモリセルの各々は、「１」か「０」かのどちらかの固定値を記憶している。
【０１６２】
図３０は、実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位を示す別の図である。
【０１６３】
図３０を参照して偶数番目のワード線を選択にし、奇数番目のワード線を非選択にして偶数番目のワード線に接続されたメモリセルにデータ「０」が書き込まれた状態におけるノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態が示される。奇数番目のワード線に接続されたメモリセルのデータは不定であるが固定値を保っている。
【０１６４】
図２９および図３０から、奇数番目のワード線に接続されたメモリセルは「１」のデータを記憶する偶数番目のワード線に接続されたメモリセルと「０」のデータを記憶する偶数番目のワード線に接続されたメモリセルとに挟まれたことになる。よって、図２９および図３０の点線の囲みで示すように、奇数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２と偶数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２との間には、少なくとも一回は電位差が生じる。
【０１６５】
なお実施の形態５では偶数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２の間に、バーンインモードでの外部クロックＣＬＫの１周期ごとに電位差が与えられるので行方向に隣接する２つのメモリセルの記憶ノード間、および列方向に隣接する２つのメモリセルの記憶ノード間には、バーンインモードにおいて外部クロックの１周期ごとに電位差が与えられる。
【０１６６】
図３１は、実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示すさらに別の図である。
【０１６７】
図３１を参照して、奇数番目のワード線を選択にし、偶数番目のワード線を非選択にして奇数番目のワード線に接続されたメモリセルにデータ「１」が書き込まれた状態におけるノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態が示される。図３１は図２９と対比される図であり、偶数番目のワード線に接続されたメモリセルのデータが不定となり、奇数番目のワード線に接続されたメモリセルのデータが「１」となる点で図２９と異なるが他の部分については同様であるので以後の説明は繰り返さない。
【０１６８】
図３２は、実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示すさらに別の図である。
【０１６９】
図３２を参照して、奇数番目のワード線を選択にし、偶数番目のワード線を非選択にして奇数番目のワード線に接続されたメモリセルにデータ「０」が書き込まれた状態におけるノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態が示される。図３２は図３０と対比される図であり、偶数番目のワード線に接続されたメモリセルのデータが不定となり、奇数番目のワード線に接続されたメモリセルのデータが「０」となる点で図３０と異なるが他の部分については同様であるので以後の説明は繰り返さない。
【０１７０】
図３１，図３２に示されるように、偶数番目のワード線に接続されたメモリセルのデータが不定であっても、偶数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２と奇数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２との間には、一度は電位差が生じたことになる。よって、実施の形態５では行方向および列方向に隣り合う２つのメモリセルの記憶ノード間にバーンインモードでのサイクルごとに電位差が与えられる。
【０１７１】
以上のように実施の形態５によれば、メモリセルの配置を行方向および列方向に反転させて繰り返し配置し、かつ奇数行あるいは偶数行の一方のみを選択することによって、テストを簡単にしながら、かつ、行方向および列方向に隣り合うメモリセルの記憶ノード間にストレスを印加することが可能になる。
【０１７２】
さらに実施の形態５によれば、奇数行あるいは偶数行の一方のみを選択することによって、隣接するワード線間にもストレスを印加することが可能になる。
【０１７３】
［実施の形態６］
図３３は、実施の形態６のスタティック型半導体記憶装置の全体構成を示す図である。図３３を参照して、半導体記憶装置１００Ａは、制御回路７に代えて制御回路７Ａを備える点で図１の半導体記憶装置１００と異なるが他の部分の構成は同様であるので以後の説明は繰り返さない。
【０１７４】
制御回路７Ａはブロックプリデコーダ１０に代えてブロックプリデコーダ１０Ａを含む点で制御回路７と異なるが他の点は同様であるので以後の説明は繰り返さない。
【０１７５】
ブロックプリデコーダ１０Ａは信号生成回路１１から送られる信号ＢＩ＿ＢＬＫを受けて信号ＹＨ［０：７］を出力する。信号ＢＩ＿ＢＬＫはバーンインモード時にテスト対象となるブロックを選択するための信号である。信号ＢＩ＿ＢＬＫがＨレベルの場合には実施の形態１から実施の形態５までと同様に、信号ＹＨ［０：７］（つまり信号ＹＨ［０］〜ＹＨ[７]）のすべてが活性化されるのでブロックＢＬＫ０〜ＢＬＫ７が一括して選択される。一方、信号ＢＩ＿ＢＬＫがＬレベルの場合には、信号ＹＨ［０］〜ＹＨ[７]のいずれか１つの信号のみ活性化される。よって、信号ＹＨ［０］〜ＹＨ[７]のうちの活性化された信号を受けたメモリブロックのみバーンインテストの対象となる。なお、図３３は、ブロックプリデコーダ１０Ａから活性化された信号ＹＨ［０］が送られることを示す。この場合、ロウプリデコーダ８およびコラムプリデコーダ９は選択されたブロック（たとえばブロックＢＬＫ０）に対し、信号ＸＡおよび信号ＹＬ［０：ｍ］をそれぞれ送る。
【０１７６】
チップに搭載されるメモリの容量によっては、すべてのブロックを同時に活性化するとメモリセルに貫通電流が流れなくても充放電に伴う電流が大きすぎることにより、半導体テスタの電流容量を超えてしまう場合がある。実施の形態６では、信号ＢＩ＿ＢＬＫに応じて複数のメモリブロックのうちのいずれか１つのメモリブロックのみ活性化することができるので、このような問題を解決することができる。
【０１７７】
なお、信号ＢＩ＿ＢＬＫがＬレベルの場合にブロックプリデコーダ１０Ａが選択するブロックの数は１つに限定されず、たとえば２つや４つであってもよい。
【０１７８】
図３４は、実施の形態６における各信号の波形変化を示す図である。図３４および図２８を参照して、図３４に示す波形図は、信号ＹＨ［０：７］に代え、信号ＹＨ［０：７］のうちの活性化された信号ＹＨ［０］と非活性化状態の信号ＹＨ［１]〜ＹＨ[７］（図３４において信号ＹＨ［１：７］と示す）とが示される点で、図２８に示す波形図と異なるが、他の点は同様であるので以後の説明は繰り返さない。この場合、ブロックＢＬＫ０が選択され、ブロックＢＬＫ０に含まれる複数のメモリセルに対してデータの書き込みが行なわれる。なお、ブロックＢＬＫ０に含まれる複数のメモリセルに対する書き込み動作は図２８に示す書き込み動作と同様であるので以後の説明は繰り返さない。
【０１７９】
以上のように実施の形態６によれば、バーンインモード時にブロック指定信号に応じて複数のブロックのうちから指定されたブロックのみを活性化するブロックプリデコーダを備えることによって、半導体テスタの容量（あるいは半導体記憶装置の容量）を超えることなく、複数のメモリセルに同時に書き込みを行なうことが可能になる。
【０１８０】
なお、バーンイン以外に多くのメモリセルに対してデータの書込を一度に行なうことが求められる場合にも本発明は適用できる。
【０１８１】
また、本発明において、多くのメモリセルに対してデータの書込を一度に行なうのであれば、あるブロック内のすべてのワード線が選択されたり、すべてのブロックが選択されたりしてもよい。本発明において、書込み対象となる複数のメモリセルを選択する条件は特に限定されない。
【０１８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８３】
【図１】実施の形態１のスタティック型半導体記憶装置の全体構成を示す図である。
【図２】図１のブロックＢＬＫ０の主要部の構成を示す図である。
【図３】図２に示すメモリセルＭＣの回路図である。
【図４】メモリセルＭＣの最下層（Ａ）を示す図である。
【図５】図４に示す最下層（Ａ）の上に形成される層（Ｂ）の平面図である。
【図６】図５に示す層（Ｂ）の上に形成される層（Ｃ）の平面図である。
【図７】図６に示す層（Ｃ）の上に形成される層（Ｄ）の平面図である。
【図８】図７に示す層（Ｄ）の上に形成される層（Ｅ）の平面図である。
【図９】スタティック型ランダムアクセスメモリの平面図である。
【図１０】書き込み動作時における各信号のタイミングチャートである。
【図１１】通常のスタティック型半導体記憶装置において複数のメモリセルに対して書き込みを行なった場合の問題を説明する図である。
【図１２】図１１に示すメモリセルの記憶ノードにおける電位レベルの変化を示す図である。
【図１３】本発明のスタティック型半導体記憶装置において、複数のメモリセルに対して書き込みを行なう前の状態を説明する図である。
【図１４】図１３のメモリセルＭＣ０の記憶ノードにおける電位レベルを示す図である。
【図１５】図１３のメモリセルＭＣ１の記憶ノードにおける電位レベルを示す図である。
【図１６】本発明のスタティック型半導体記憶装置において複数のメモリセルに同時に書き込みを行なう状態を説明する図である。
【図１７】図１６のメモリセルＭＣ０の記憶ノードにおける電位レベルを示す図である。
【図１８】図１６のメモリセルＭＣ１の記憶ノードにおける電位レベルを示す図である。
【図１９】ノードＶＤＭ０における電位の時間変化の割合がビット線ＢＩＴ＿Ｎでの電位の時間変化の割合と同じ場合を示す図である。
【図２０】実施の形態２における各信号波形の変化を示す図である。
【図２１】実施の形態２の変形例を示す図である。
【図２２】図２１に示す実施の形態２の変形例における各信号の波形の変化を示す図である。
【図２３】実施の形態３におけるメモリセルＭＣの配置を模式的に示す図である。
【図２４】図２３のメモリセルＭＣ００の平面レイアウトを模式的に示す図である。
【図２５】図２３に示す複数のメモリセルに対して「１」のデータを書き込んだ場合における各メモリセルのノードＮ１，Ｎ２の電位状態を表形式で示す図である。
【図２６】図２３に示す複数のメモリセルに対して「０」のデータを書き込んだ場合における各メモリセルのノードＮ１，Ｎ２の電位状態を表形式で示す図である。
【図２７】実施の形態４のスタティック型半導体記憶装置に含まれるロウプリデコーダの構成を模式的に示す図である。
【図２８】実施の形態４における各信号の波形の変化を示す図である。
【図２９】実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示す図である。
【図３０】実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示す別の図である。
【図３１】実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示すさらに別の図である。
【図３２】実施の形態５において各メモリセルのノードＮ１，Ｎ２およびアクセストランジスタＡのゲートの電位状態を示すさらに別の図である。
【図３３】実施の形態６のスタティック型半導体記憶装置の全体構成を示す図である。
【図３４】実施の形態６における各信号の波形変化を示す図である。
【符号の説明】
【０１８４】
１Ａ，２１Ａ〜２５Ａ  アルミニウム配線、１  メモリセルアレイ、２，２Ａ，２Ｂ  電源回路、３  ロウデコーダ、４  コラム選択回路、５  センスアンプ／ライトドライバブロック、６  入出力回路、７，７Ａ  制御回路、８  ロウプリデコーダ、９  コラムプリデコーダ、１０，１０Ａ  ブロックプリデコーダ、１１  信号生成回路、１２，１３，Ｍ０，Ｍ１，Ｍ０１〜Ｍ０３，Ｍ０Ａ，Ｍ１Ａ，ＭＡ，ＰＭ１  ＰチャネルＭＯＳトランジスタ、１４〜１７，ＮＭ１，ＮＭ２  ＮチャネルＭＯＳトランジスタ、１９  接地ノード、１００，１００Ａ  半導体記憶装置、Ａ  アクセストランジスタ、ＡＮ（２ｍ），ＡＮ（２ｍ＋１），ＡＮ（２ｍ＋２），ＡＮ（２ｍ＋３）  ＡＮＤ回路、ＡＶＴ  活性層、ＢＩＴ，ＢＩＴ＿Ｎ，ＢＩＴ＿０，ＢＩＴ＿１，ＢＩＴ＿Ｎ０，ＢＩＴ＿Ｎ１  ビット線、ＢＬＫ０〜ＢＬＫ７  ブロック、ＣＨ１〜ＣＨ６  コンタクトホール、ＣＳ０，ＣＳ１  列選択回路、ＤＬ０，ＤＬ１  遅延部、Ｇ１，Ｇ２  トランスミッションゲート、ＧＡ  ゲート電極、ＩＮＶ１〜ＩＮＶ４  インバータ、ＬＷＤ，ＬＷＤ＿Ｎ  データ線，ＭＣ，ＭＣ０，ＭＣ００，ＭＣ０１，ＭＣ１，ＭＣ１０  メモリセル、Ｎ１，Ｎ２，ＶＤＭ，ＶＤＭ０，ＶＤＭ１  ノード、ＮＡ１〜ＮＡ８  ＮＡＮＤ回路、ＯＲ０，ＯＲ１，ＯＲＡ  ＯＲ回路、Ｐ０，Ｐ１  プリチャージ／イコライズ回路、ＲＥＧ  領域、ＶＤＤ  電源ノード、ＶＤＬ  電源線、ＶＳＬ１，ＶＳＬ２  接地線、ＷＤ  ライトドライバ、ＷＤＭ  タングステンダマシン、ＷＬ，ＷＬ０〜ＷＬｍ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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