(57)【要約】【課題】  ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や浮遊誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。【解決手段】  上記目的を達成するために、本願発明に係るサージ吸収回路は、誘導素子等を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。【選択図】図７
2006174601.tif 000002
【特許請求の範囲】
【請求項１】
外部との接続に入力端子、出力端子及び共通端子を備えるサージ吸収回路であって、
前記入力端子と前記出力端子との間に直列に接続された第一のサージ吸収素子及び第二のサージ吸収素子と、
前記入力端子と前記出力端子との間に接続された第一の誘導素子と、
前記直列に接続された第一のサージ吸収素子及び第二のサージ吸収素子の接続点と共通端子との間に接続された第二の誘導素子と、
を備えるサージ吸収回路。
【請求項２】
前記入力端子と前記出力端子との間に接続された容量素子をさらに備えることを特徴とする請求項１に記載のサージ吸収回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波特性を改善したサージ吸収回路に関するものである。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。
【０００３】
バリスタをサージ吸収回路に適用した例を図１に示す。図１において、１０１は入出力端子、１０２は共通端子、１０３はバリスタである。小振幅の入力信号が入出力端子１０１に入力しても、バリスタ１０３は高抵抗のままで、入力信号に影響を与えない。一方、
高圧サージが入出力端子１０１に入力すると、バリスタ１０３によって共通端子１０２に逃がされる。この結果、図１に示すサージ吸収回路を半導体デバイスの入出力端子に接続しておくと、半導体デバイスは高圧サージから保護されることになる。
【０００４】
バリスタの等価回路を図２に示す。図２において、１０４は可変抵抗、１０５は浮遊容量である。通常は、可変抵抗１０４の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量１０５が存在するために、高速信号を扱う半導体デバイスの入出力側にバリスタを付加すると、高速信号の劣化の原因となる。
【０００５】
浮遊容量の容量Ｃｚ＝１、３、５ｐＦのときの、図２に示す等価回路で表されるサージ吸収回路のＳパラメータＳ１１とＳ２１の計算結果を図３に示す。浮遊容量が５ｐＦのときは、数１００ＭＨｚを超えるとＳ２１が劣化し始め、信号伝達ができなくなる。また、Ｓ１１も大きくなり、反射特性が劣化する。浮遊容量が１ｐＦでも１ＧＨｚを超えると同様である。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。
【０００６】
浮遊容量の容量Ｃｚ＝１、３、５ｐＦのときの、サージ吸収回路のＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）試験結果を図４に示す。立ち上がり立下り時間が２００ｐｓで信号振幅が１Ｖ０−ｐのパルス信号に対する入力インピーダンスは、浮遊容量が５ｐＦのときは、定常状態である１００Ωに対して、４０Ω程度にまで劣化する。浮遊容量が１ｐＦであっても、８０Ωまで劣化する。
【０００７】
このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分を小さくしなければ、高速信号の立ち上がり特性や遅延特性の劣化を避けられない。その一方で、サージ吸収素子の浮遊容量成分を小さくすると、サージ吸収素子の制御電圧の上昇やエネルギー耐量を減少させてしまう。
【０００８】
浮遊容量成分の影響を軽減するサージ吸収回路がすでに提案されている。例えば、誘導素子をサージ吸収素子に組み合わせることで、サージ吸収回路のインピーダンス整合を図ることができる。図５に２つのバリスタを誘導素子に組み合わせたサージ吸収回路の例を示す。入力端子１１１と共通端子１１３との間にバリスタ１１５を接続し、出力端子１１２と共通端子１１３との間にバリスタ１１６を接続し、入力端子１１１と出力端子１１２との間に誘導素子１１４を接続したものである。
【０００９】
図６に誘導素子を２つのバリスタに組み合わせた他のサージ吸収回路の例を示す（例えば、特許文献１参照。）。入出力端子１２１と共通端子１２２との間にバリスタ１２４と誘導素子１２５の並列回路にバリスタ１２３を直列に接続したものである。
【特許文献１】特開２００１−６０８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図５に示す回路であっても十分な特性を実現することはできない。図５に示す回路の入力インピーダンスＺｉｎは下記の（１）式で表される。バリスタ１１５及び１１６は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の浮遊容量１０５のみで近似した。バリスタ１１５及び１１６の浮遊容量の容量をＣｚ／２、誘導素子１１４の誘導係数（インダクタンス）をＬｚとした。
【数１】
2006174601.tif 000003
【００１１】
ここで、
【数２】
2006174601.tif 000004
のとき、（１）式の入力インピーダンスＺｉｎは、
【数３】
2006174601.tif 000005
となる。
【００１２】
よって、
【数４】
2006174601.tif 000006
となる誘導素子を用いれば、入力インピーダンスを信号ラインの特性インピーダンスに整合させることができる。なお、Ｚ０はサージ吸収回路を挿入する信号ラインの特性インピーダンスである。ただし、（２）式の条件があるため、高周波ではやはり特性インピーダンスに整合させることができなくなり、バリスタの浮遊容量を小さくする必要があることに変わりはない。
【００１３】
受動回路であるサージ吸収回路の周波数特性は、入力インピーダンスで評価すれば足りる。以下、入力インピーダンスで評価することとする。
【００１４】
図６に示す回路であっても、バリスタ１２３の浮遊容量と誘導素子１２５でバンドパスフィルタを構成することになるため、広帯域にわたってインピーダンス整合をとることは困難である。従って、高速信号に対しては十分な特性を実現することができない。
【００１５】
本願発明は、高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本願第一の発明に係るサージ吸収回路は、誘導素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。
【００１７】
具体的には、本願第一の発明は、外部との接続に入力端子、出力端子及び共通端子を備えるサージ吸収回路であって、前記入力端子と前記出力端子との間に直列に接続された第一のサージ吸収素子及び第二のサージ吸収素子と、前記入力端子と前記出力端子との間に接続された第一の誘導素子と、前記直列に接続された第一のサージ吸収素子及び第二のサージ吸収素子の接続点と共通端子との間に接続された第二の誘導素子と、を備えるサージ吸収回路である。
【００１８】
入力端子と出力端子との間に直列に接続された第一のサージ吸収素子及び第二のサージ吸収素子に対して、第一の誘導素子が入力端子と出力端子との間に接続され、第二の誘導素子が２つのサージ吸収素子と共通端子との間に接続されているため、サージ吸収素子の浮遊容量成分に対して第一の誘導素子及び第二の誘導素子の値を適切に設定すると、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。
【００１９】
従って、本願第一の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。
【００２０】
上記目的を達成するために、本願第二の発明に係るサージ吸収回路は、本願第一の発明のサージ吸収回路にさらに容量素子を追加してサージ吸収素子の持つ浮遊容量成分の影響をキャンセルする。
【００２１】
具体的には、本願第二の発明は、本願第一の発明のサージ吸収回路に対して前記入力端子と前記出力端子との間に接続された容量素子をさらに備えることを特徴とするサージ吸収回路である。
【００２２】
入力端子と出力端子との間に直列に接続された第一のサージ吸収素子及び第二のサージ吸収素子に対して、第一の誘導素子及び容量素子が入力端子と出力端子との間に接続され、第二の誘導素子が２つのサージ吸収素子と共通端子との間に接続されているため、サージ吸収素子の浮遊容量成分に対して容量素子、第一の誘導素子及び第二の誘導素子の値を適切に設定すると、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。
【００２３】
また、第一の誘導素子が浮遊容量成分を持つ場合に、その浮遊容量成分と並列になるように新たな容量素子を追加して、これに加算された容量及び２つのサージ吸収素子の浮遊容量成分を第一の誘導素子及び第二の誘導素子でキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することもできる。
【００２４】
本願第二の発明を別の側面から説明すると、容量素子が第一の誘導素子に備わる浮遊容量成分であると考えることもできる。即ち、新たに容量素子を備えることなく、第一の誘導素子に並列に備わる浮遊容量成分及び２つのサージ吸収素子の浮遊容量成分の影響を、第一の誘導素子及び第二の誘導素子でキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現すると考えることもできる。この場合は、第一の誘導素子の浮遊容量成分を考慮して、第一の誘導素子の値及び第二の誘導素子の値を設定することになる。
【００２５】
従って、本願第二の発明は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。
【発明の効果】
【００２６】
本願発明によれば、半導体デバイス等を高圧の静電気から保護しつつ広帯域にわたってインピーダンス整合に優れたサージ吸収回路を提供することができる。
【発明を実施するための最良の形態】
【００２７】
添付の図面を参照して本願発明の実施の形態を説明する。以下に説明する実施の形態は本願発明の構成の例であり、本願発明は、以下の実施の形態に制限されるものではない。
【００２８】
以下の実施の形態では、サージ吸収素子としてバリスタを代表例として説明しても、当然にバリスタを他のサージ吸収素子に置き換えても同様の動作、作用を奏する。
【００２９】
（実施の形態１）
本願発明の実施形態に係るサージ吸収回路の回路構成を図７に示す。図７において、１１は入力端子、１２は出力端子、１３は共通端子、１４は第一のサージ吸収素子、１５は第二のサージ吸収素子、１６は第二の誘導素子、１７は第一の誘導素子である。
【００３０】
図７では、サージ吸収回路は、外部との接続に入力端子１１、出力端子１２及び共通端子１３を備える。第一のサージ吸収素子１４及び第二のサージ吸収素子１５は、入力端子１１と出力端子１２との間に直列に接続されている。第一の誘導素子は、入力端子１１と出力端子１２との間に接続されている。第二の誘導素子は、第一のサージ吸収素子１４及び第二のサージ吸収素子１５の接続点と共通端子との間に接続されている。
【００３１】
サージ吸収素子１５には、ＺｎＯ等の金属酸化物を利用したバリスタ、Ｓｉ等の半導体を利用したＰＮ接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。
【００３２】
ここでは、入力端子１１と出力端子１２を区別しているが、入力側と出力側とが入れ替わってもよい。共通端子１３はグランドに接地されることが好ましい。第一のサージ吸収素子１４及び第二のサージ吸収素子１５の浮遊容量の容量はＣｚ／２、第一の誘導素子の誘導係数（インダクタンス）はＬｚ、第二の誘導素子の誘導係数はＬｇである。
【００３３】
図７のサージ吸収回路の入力インピーダンスは、下記の（５）式で表される。ここで、サージ吸収素子１４及び１５は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚ／２の浮遊容量１０５のみで近似した。
【数５】
2006174601.tif 000007
【００３４】
ここで、（５）式において、下記（６）式を満たせば、入力インピーダンスＺｉｎは周波数に依存せず、特性インピーダンスＺｏに整合させることができる。
【数６】
2006174601.tif 000008
【００３５】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【００３６】
次に、図７で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００３７】
図８は、図７で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図８において、２１、２３ａ、２３ｂ、２４及び２５は平面状の絶縁層、２６ａ及び２６ｂは第一の誘導素子を形成する誘導素子パターン、２７ａ及び２７ｂはそれぞれ第一のサージ吸収素子又は第二のサージ吸収素子を形成するサージ吸収素子パターン、２８は第一のサージ吸収素子及び第二のサージ吸収素子を形成するサージ吸収素子パターン、２９は第二の誘導素子を形成する誘導素子パターン、３０は入力電極に接続される誘導素子パターン２６ａの端子、３１は絶縁層に設けられたビアホール、３３は出力電極に接続される誘導素子パターン２６ｂの端子、３４は共通電極に接続される誘導素子パターン２９の端子である。
【００３８】
図９は、図８で説明した積層サージ吸収部品の外形である。図９において、３５は入力電極、３６は出力電極、３７は共通電極である。入力電極３５には、図８で説明した誘導素子パターンの端子３０及びサージ吸収素子パターン２７ａが接続され、出力電極３６には、図８で説明した誘導素子パターンの端子３３及びサージ吸収素子パターン２７ｂが接続され、共通電極３７には、図８で説明した誘導素子パターンの端子３４が接続される。ここでは、入力電極３５と出力電極３６を区別しているが、入力側と出力側とが入れ替わってもよい。共通電極３７はグランドに接地されることが好ましい。
【００３９】
積層サージ吸収部品を構成する各絶縁層の構造及び材料について説明する。図８において、絶縁層２１、２３ａ、２３ｂ、２４及び２５は表面の回路との間で絶縁性を高めた材料、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料が使用できる。絶縁層の表面に形成される各素子パターンは金、白金、銀、銅、鉛、これらの合金等の導体を利用でき、印刷技術やエッチング技術で作製される。
【００４０】
絶縁層２１は内部の素子パターンが外部と接触することを防止する。絶縁層２３ａの表面には、第一の誘導素子の一部を形成する誘導素子パターン２６ａが形成され、誘導素子パターン２６ａの端子３０が図９で説明した積層サージ吸収部品の表面に設けられた入力電極３５に接続され、誘導素子パターン２６ａの端がビアホール３１を介して誘導素子パターン２６ｂの端に接続される。絶縁層２３ｂの表面には、誘導素子パターン２６ｂが形成され、誘導素子パターン２６ｂの端子３３が図９で説明した積層サージ吸収部品の表面に設けられた出力電極３６に接続される。この例では、誘導素子パターンは２層に分けて形成しているが、１層で形成してもよい。複数の層で形成すると大きな誘導係数を実現することができる。また、この例では、ヘリカルパターンで形成しているが、スパイラルパターンでもミアンダパターンでもよい。
【００４１】
絶縁層２４の表面には、サージ吸収素子パターン２７ａ及び２７ｂが形成されている。サージ吸収素子パターン２７ａの端は、図９で説明した積層サージ吸収部品の表面に設けられた入力電極３５に接続され、サージ吸収素子パターン２７ｂの端は、図９で説明した積層サージ吸収部品の表面に設けられた出力電極３６に接続される。絶縁層２５の表面には、サージ吸収素子パターン２８が形成される。絶縁層２４には、ビアホールを設けて、バリスタ特性を示す材料、例えばＺｎＯを主成分とする半導体セラミック材料でビアホール内を充填する。あるいは、絶縁層２４をバリスタ特性を示す材料、例えばＺｎＯを主成分とする半導体セラミック材料で形成してもよい。図８の例では、サージ吸収素子パターンは対向する片面をそれぞれ単層で形成しているが、複数の層で形成してもよい。絶縁層２５には、さらに誘導素子パターン２９が形成され、誘導素子パターン２９の端子３４は、図９で説明した積層サージ吸収部品の表面に設けられた共通電極３７に接続される。
【００４２】
図８に示す複数の層を順に積層して圧着した後に、一体焼成することにより、図９に示すような積層体を作製する。積層体の表面には、入力電極３５、出力電極３６及び共通電極３７を形成する。電極材料としては、金、白金、銀、銅、鉛、これらの合金等の導体が適用できる。
【００４３】
このようにして完成した積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。
【００４４】
前述した積層サージ吸収部品のサージ試験を行った。このときのサージ試験器の回路を図１０に示す。図１０において、４１は直流電圧源、４２はスイッチ、４３は容量素子、４４は抵抗、４５はスイッチ、４６及び４７は出力端子である。
【００４５】
図９で示す積層サージ吸収部品と負荷抵抗（例えば５０Ω）とを並列接続した負荷回路を出力端子４６、４７の間に接続する。具体的には、図９で示す積層サージ吸収部品の入力電極３５を出力端子４６に接続すると共に、積層サージ吸収部品の共通電極３７を出力端子４７に接続する。さらに負荷抵抗の一方の端子を積層サージ吸収部品の出力電極３６に接続すると共に、負荷抵抗の他方の端子を積層サージ吸収部品の共通電極３７に接続する。直流電圧源４１は２ｋＶの電圧を供給し、容量素子４３の容量は１５０ｐＦ、抵抗４４の抵抗値は３３０Ωである。
【００４６】
まず、スイッチ４５を開放状態にしたままで、スイッチ４２を閉じて直流電圧源４１から容量素子４３をチャージする。次に、スイッチ４２を開放し、スイッチ４５を閉じると容量素子４３にチャージされた電荷が抵抗４４を介して積層サージ吸収部品及び負荷抵抗からなる負荷回路に印加される。このときに負荷回路にかかる電圧を測定した。測定結果を図１１に示す。図１１は横軸を時間（ｎｓ）、縦軸を放電電圧（Ｖ）としたもので、積層サージ吸収部品の有無によって放電電圧を比較している。図１１から、本実施形態の積層サージ吸収部品を付加することによって、サージが十分に吸収されていることが分かる。
【００４７】
従って、本実施形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型かつ高速信号に対してもインピーダンス整合に優れたものとすることができる。
【００４８】
（実施形態２）
本願発明の実施形態に係るサージ吸収回路の回路構成を図１２に示す。図１２において、１１は入力端子、１２は出力端子、１３は共通端子、１４は第一のサージ吸収素子、１５は第二のサージ吸収素子、１６は第二の誘導素子、１７は第一の誘導素子、１８は容量素子である。
【００４９】
図１２に示すサージ吸収回路は、実施形態１の図７に示すサージ吸収回路に、入力端子１１と出力端子１２との間に接続される容量素子１８を追加した構成である。
【００５０】
ここでは、入力端子１１と出力端子１２を区別しているが、入力側と出力側とが入れ替わってもよい。共通端子１３はグランドに接地されることが好ましい。第一のサージ吸収素子１４及び第二のサージ吸収素子１５の浮遊容量の容量はＣｚ／２、第一の誘導素子の誘導係数（インダクタンス）はＬｚ、第二の誘導素子の誘導係数はＬｇ、容量素子１８の容量はＣｓである。
【００５１】
図１２のサージ吸収回路の入力インピーダンスは、下記の（７）式で表される。ここで、サージ吸収素子１４及び１５は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚ／２の浮遊容量１０５のみで近似した。
【数７】
2006174601.tif 000009
【００５２】
ここで、（７）式において、下記（８）式を満たすようにＬｚ及びＬｇを設定すれば、入力インピーダンスＺｉｎは周波数特性に依存せず、特性インピーダンスＺｏに整合させることができる。
【数８】
2006174601.tif 000010
上記（８）式からも分かるように、サージ吸収素子の浮遊容量に対して、容量素子の容量Ｃｓを任意に選べるため、実施形態１で説明したサージ吸収回路よりも柔軟性の高い回路設計が可能となる。
【００５３】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【００５４】
次に、図１２で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。
【００５５】
図１３は、図１２で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図１３において、２１、２２ａ、２２ｂ、２３ａ、２３ｂ、２４及び２５は平面状の絶縁層、２６ａ及び２６ｂは第一の誘導素子を形成する誘導素子パターン、２７ａ及び２７ｂはそれぞれ第一のサージ吸収素子又は第二のサージ吸収素子を形成するサージ吸収素子パターン、２８は第一のサージ吸収素子及び第二のサージ吸収素子を形成するサージ吸収素子パターン、２９は第二の誘導素子を形成する誘導素子パターン、３０は入力電極に接続される誘導素子パターン２６ａの端子、３１は絶縁層に設けられたビアホール、３３は出力電極に接続される誘導素子パターン２６ｂの端子、３４は共通電極に接続される誘導素子パターン２９の端子、６１は一方の容量素子パターン、６２は他方の容量素子パターンである。
【００５６】
図１３に示す積層サージ吸収部品は、実施形態１の図８で説明した積層サージ吸収部品に容量素子パターン６１及び６２を追加したものである。図１３の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施形態１で説明した図８の積層サージ吸収部品と同様である。図１３では、誘導素子パターン２６ａ及び２６ｂ並びに容量素子パターン６１及び６２を別の絶縁層に形成しているが、それぞれ同じ絶縁層に形成してもよい。また、誘導素子パターン２６ａと誘導素子パターン２６ｂの線幅を太くして、容量素子パターンとしても利用することでもよい。
【００５７】
図１３で説明した積層サージ吸収部品の外形は図９で説明したものと同様である。図９で示す入力電極３５には、図１３で説明した容量素子パターン６１の端子及び誘導素子パターン２６ａの端子３０が接続され、出力電極３６には、図１３で説明した容量素子パターン６２の端子及び誘導素子パターン２６ｂの端子３３が接続され、共通電極３７には、図１３で説明した誘導素子パターン２９の端子３４が接続される。ここでは、入力電極３５と出力電極３６とを区別しているが、入力側と出力側とが入れ替わってもよい。共通電極３７はグランドに接地されることが好ましい。
【００５８】
このようにして完成した積層サージ吸収部品は、誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施形態１の積層サージ吸収部品と同様に良好であった。
【００５９】
ここで、図１２に示す誘導素子１７は、浮遊容量成分を持つことがある。誘導素子１７に浮遊容量成分があるときの等価回路を図１４に示す。図１４において、１７は誘導素子、１９は誘導素子１７に付随する浮遊容量成分である。浮遊容量成分１９の容量はＣｘである。
【００６０】
図１２に示す誘導素子１７が、図１４に示すような浮遊容量成分を持つ場合、図１２のサージ吸収回路の入力インピーダンスは、下記の（９）式で表される。ここで、サージ吸収素子１５は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚ／２の浮遊容量１０５のみで近似した。
【数９】
2006174601.tif 000011
【００６１】
ここで、（９）式において、下記（１０）式を満たすようにＬｚ及びＬｇを設定すれば、入力インピーダンスＺｉｎは周波数特性に依存せず、特性インピーダンスＺｏに整合させることができる。
【数１０】
2006174601.tif 000012
上記（１０）式からも分かるように、第一の誘導素子１７が浮遊容量成分を持つ場合であっても、サージ吸収素子１４及び１４の浮遊容量成分と同時に第一の誘導素子１７の浮遊容量成分の影響をキャンセルすることができる。
【００６２】
また、図１２において、容量素子１８を付加しない場合、つまり、実施形態１で説明した図７のサージ吸収回路の場合に、誘導素子１７に浮遊容量成分があるとき、上記（９）、（１０）式でＣｓ＝０として計算されるようにＬｚ及びＬｇの値を設定すれば、サージ吸収素子１４及び１４の浮遊容量成分と同時に第一の誘導素子１７の浮遊容量成分の影響をキャンセルすることができる。
【００６３】
従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。
【産業上の利用可能性】
【００６４】
本願発明に係るサージ吸収回路及び積層サージ吸収部品は、半導体を搭載した高周波回路基板に適用することができる。
【図面の簡単な説明】
【００６５】
【図１】バリスタをサージ吸収回路に適用した従来例を示す図である。
【図２】バリスタの等価回路を示す図である。
【図３】従来のサージ吸収回路のＳパラメータを説明する図である。
【図４】従来のサージ吸収回路のＴＤＲ試験結果を示す図である。
【図５】２つのバリスタを誘導素子に組み合わせた従来のサージ吸収回路の例を示す図である。
【図６】誘導素子を２つのバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。
【図７】本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。
【図８】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図９】積層サージ吸収部品の外形を示す図である。
【図１０】サージ試験器の回路を示す図である。
【図１１】積層サージ吸収部品及び負荷抵抗からなる負荷回路にかかる電圧を測定した結果を示す図である。
【図１２】本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。
【図１３】サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。
【図１４】第一の誘導素子の等価回路を示す図である。
【符号の説明】
【００６６】
１１：入力端子、１２：出力端子、１３：共通端子、１４：第一のサージ吸収素子、１５：第二のサージ吸収素子、１６：第二の誘導素子、１７：第一の誘導素子、１８：容量素子、２１、２２ａ、２２ｂ、２３ａ、２３ｂ、２４、２５：平面状の絶縁層、２６ａ、２６ｂ：第一の誘導素子を形成する誘導素子パターン、２７ａ、２７ｂ：第一のサージ吸収素子又は第二のサージ吸収素子を形成するサージ吸収素子パターン、２８：第一のサージ吸収素子及び第二のサージ吸収素子を形成するサージ吸収素子パターン、２９：第二の誘導素子を形成する誘導素子パターン、３０：入力電極に接続される誘導素子パターン２６ａの端子、３１：絶縁層に設けられたビアホール、３３：出力電極に接続される誘導素子パターン２６ｂの端子、３４：共通電極に接続される誘導素子パターン２９の端子、３５：入力電極、３６：出力電極、３７：共通電極、４１：直流電圧源、４２：スイッチ、４３：容量素子、４４：抵抗、４５：スイッチ、４６、４７：出力端子、６１：一方の容量素子パターン、６２：他方の容量素子パターン、１０１：入出力端子、１０２：共通端子、１０３：バリスタ、１０４：可変抵抗、１０５：浮遊容量、１１１：入力端子、１１２：出力端子、１１３：共通端子、１１４：誘導素子、１１５、１１６：バリスタ、１２１：入出力端子、１２２：共通端子、１２３、１２４：バリスタ、１２５：誘導素子
【図１】
2006174601.tif 000013
【図２】
2006174601.tif 000014
【図３】
2006174601.tif 000015
【図４】
2006174601.tif 000016
【図５】
2006174601.tif 000017
【図６】
2006174601.tif 000018
【図７】
2006174601.tif 000019
【図８】
2006174601.tif 000020
【図９】
2006174601.tif 000021
【図１０】
2006174601.tif 000022
【図１１】
2006174601.tif 000023
【図１２】
2006174601.tif 000024
【図１３】
2006174601.tif 000025
【図１４】
2006174601.tif 000026