(57)【要約】【課題】  半導体装置の送信器及びその信号送信方法を提供する。【解決手段】  プリドライバステージ、メインドライバステージ及び制御回路を備える半導体装置の送信器である。プリドライバステージは、第１ドライバ制御信号及び第１終端制御信号に応答して、第１内部出力信号の共通モードレベル及び振幅を変更して第２内部出力信号を出力する。メインドライバステージは、第２ドライバ制御信号及び第２終端制御信号に応答して、第２内部出力信号の共通モードレベル及び振幅を変更して出力信号を出力する。制御回路は、出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、第１ドライバ制御信号及び第２ドライバ制御信号と、第１終端制御信号及び第２終端制御信号とを発生させる。出力信号の共通モードレベル及び振幅は、入力信号の共通モードレベル及び振幅と同じである。半導体装置の送信器は、多様な共通モードレベル及び振幅を有する入力信号に対応する出力信号を出力できる。【選択図】  図２
2006081183.tif 000002
【特許請求の範囲】
【請求項１】
第１ドライバ制御信号及び第１終端制御信号に応答して、第１内部出力信号の共通モードレベル及び振幅を変更して、第２内部出力信号を出力するプリドライバステージと、
第２ドライバ制御信号及び第２終端制御信号に応答して、前記第２内部出力信号の共通モードレベル及び振幅を変更して、出力信号を出力するメインドライバステージと、
前記出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、前記第１ドライバ制御信号及び第２ドライバ制御信号と、前記第１終端制御信号及び第２終端制御信号とを発生させる制御回路と、を備え、
前記出力信号の共通モードレベル及び振幅は、前記入力信号の共通モードレベル及び振幅と同じであることを特徴とする半導体装置の送信器。
【請求項２】
前記第１内部出力信号、前記第２内部出力信号、前記出力信号及び前記入力信号は、それぞれ差動信号であることを特徴とする請求項１に記載の半導体装置の送信器。
【請求項３】
前記入力信号及び前記出力信号の信号方式は、
ＴＭＤＳ、ＨＶＤＳ、ＬＶＤＳ、またはＲＳＬであることを特徴とする請求項１に記載の半導体装置の送信器。
【請求項４】
前記プリドライバステージは、
前記第１ドライバ制御信号に応答して、前記第１内部出力信号を前記第２内部出力信号に変換するプリドライバと、
前記第１終端制御信号に応答して、前記第２内部出力信号を伝達する信号線に供給される終端電圧を選択する第１終端回路部と、を備えることを特徴とする請求項２に記載の半導体装置の送信器。
【請求項５】
前記プリドライバは、
前記第１内部出力信号を反転させて、前記第２内部出力信号を出力する出力部と、
前記第１内部出力信号の相補信号を反転させて、前記第２内部出力信号の相補信号を出力する相補出力部と、
前記第１ドライバ制御信号のうち、プルアップ信号に応答して、前記出力部及び前記相補出力部に電源電圧、または前記電源電圧より相対的に低い第１電圧を供給するプルアップトランジスタ部と、
前記第１ドライバ制御信号のうち、プルダウン信号に応答して、前記出力部及び前記相補出力部に接地電圧、または前記接地電圧より相対的に高い第２電圧を供給するプルダウントランジスタ部と、を備えることを特徴とする請求項４に記載の半導体装置の送信器。
【請求項６】
前記プルアップトランジスタ部は、
前記電源電圧に連結されたソース及び前記プルアップ信号のうち、何れか一つが入力されるゲートを備えるＰＭＯＳトランジスタを三つ備えることを特徴とする請求項５に記載の半導体装置の送信器。
【請求項７】
前記プルダウントランジスタ部は、
前記接地電圧に連結されたソース及び前記プルダウン信号のうち、何れか一つが入力されるゲートを備えるＮＭＯＳトランジスタを三つ備えることを特徴とする請求項５に記載の半導体装置の送信器。
【請求項８】
前記終端電圧は、
電源電圧、電源電圧の１／２、または接地電圧であることを特徴とする請求項４に記載の半導体装置の送信器。
【請求項９】
前記第１終端回路部は、
前記第１終端制御信号に応答して、前記第２内部出力信号を伝達する信号線に、終端抵抗を介して前記終端電圧を供給する第１終端回路と、
前記第１終端制御信号に応答して、前記第２内部出力信号の相補信号を伝達する信号線に、前記終端抵抗を介して前記終端電圧を供給する第１相補終端回路と、を備えることを特徴とする請求項８に記載の半導体装置の送信器。
【請求項１０】
前記第１終端回路は、
前記接地電圧に連結されたソース及び前記第１終端制御信号のうち、一つが入力されるゲートを備えるＮＭＯＳトランジスタと、
前記電源電圧の１／２に連結されたソース及び前記第１終端制御信号のうち、一つが入力されるゲートを備える第１ ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース及び前記第１終端制御信号のうち、一つが入力されるゲートを備える第２ ＰＭＯＳトランジスタと、を備え、
前記終端抵抗は、前記ＮＭＯＳトランジスタ、前記第１ ＰＭＯＳトランジスタ及び第２ ＰＭＯＳトランジスタのドレインと、前記第２内部出力信号を伝達する信号線との間に連結されることを特徴とする請求項９に記載の半導体装置の送信器。
【請求項１１】
前記第１相補終端回路は、
前記接地電圧に連結されたソース及び前記第１終端制御信号のうち、一つが入力されるゲートを備えるＮＭＯＳトランジスタと、
前記電源電圧の１／２に連結されたソース及び前記第１終端制御信号のうち、一つが入力されるゲートを備える第１ ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース及び前記第１終端制御信号のうち、一つが入力されるゲートを備える第２ ＰＭＯＳトランジスタと、を備え、
前記終端抵抗は、前記ＮＭＯＳトランジスタ、前記第１ ＰＭＯＳトランジスタ及び第２ ＰＭＯＳトランジスタのドレインと、前記第２内部出力信号の相補信号を伝達する信号線との間に連結されることを特徴とする請求項９に記載の半導体装置の送信器。
【請求項１２】
前記メインドライバステージは、
前記第２ドライバ制御信号に応答して、前記第２内部出力信号を前記出力信号に変換するメインドライバと、
前記第２終端制御信号に応答して、前記出力信号を伝達する信号線に供給される終端電圧を選択する第２終端回路部と、を備えることを特徴とする請求項２に記載の半導体装置の送信器。
【請求項１３】
前記メインドライバは、
前記第２内部出力信号を反転させて前記出力信号を出力する出力部と、
前記第２内部出力信号の相補信号を反転させて、前記出力信号の相補信号を出力する相補出力部と、
前記第２ドライバ制御信号のうち、プルアップ信号に応答して、前記出力部及び前記相補出力部に電源電圧、または前記電源電圧より相対的に低い第１電圧を供給するプルアップトランジスタ部と、
前記第２ドライバ制御信号のうち、プルダウン信号に応答して、前記出力部及び前記相補出力部に接地電圧、または前記接地電圧より相対的に高い第２電圧を供給するプルダウントランジスタ部と、を備えることを特徴とする請求項１２に記載の半導体装置の送信器。
【請求項１４】
前記プルアップトランジスタ部は、
前記電源電圧が連結されたソース及び前記プルアップ信号のうち、何れか一つが入力されるゲートを備えるＰＭＯＳトランジスタを三つ備えることを特徴とする請求項１３に記載の半導体装置の送信器。
【請求項１５】
前記プルダウントランジスタ部は、
前記接地電圧に連結されたソース及び前記プルダウン信号のうち、何れか一つが入力されるゲートを備えるＮＭＯＳトランジスタを三つ備えることを特徴とする請求項１３に記載の半導体装置の送信器。
【請求項１６】
前記終端電圧は、電源電圧、電源電圧の１／２、または接地電圧であることを特徴とする請求項１２に記載の半導体装置の送信器。
【請求項１７】
前記第２終端回路部は、
前記第２終端制御信号に応答して、前記出力信号を伝達する信号線に、終端抵抗を介して前記終端電圧を供給する第２終端回路と、
前記第２終端制御信号に応答して、前記出力信号の相補信号を伝達する信号線に、前記終端抵抗を介して前記終端電圧を供給する第２相補終端回路と、を備えることを特徴とする請求項１６に記載の半導体装置の送信器。
【請求項１８】
前記第２終端回路は、
前記接地電圧に連結されたソース及び前記第２終端制御信号のうち、一つが入力されるゲートを備えるＮＭＯＳトランジスタと、
前記電源電圧の１／２に連結されたソース及び前記第２終端制御信号のうち、一つが入力されるゲートを備える第１ ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース及び前記第２終端制御信号のうち、一つが入力されるゲートを備える第２ ＰＭＯＳトランジスタと、を備え、
前記終端抵抗は、前記ＮＭＯＳトランジスタ、前記第１ ＰＭＯＳトランジスタ及び第２ ＰＭＯＳトランジスタのドレインと、前記出力信号を伝達する信号線との間に連結されることを特徴とする請求項１７に記載の半導体装置の送信器。
【請求項１９】
前記第２相補終端回路は、
前記接地電圧に連結されたソース及び前記第２終端制御信号のうち、一つが入力されるゲートを備えるＮＭＯＳトランジスタと、
前記電源電圧の１／２に連結されたソース及び前記第２終端制御信号のうち、一つが入力されるゲートを備える第１ ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース及び前記第２終端制御信号のうち、一つが入力されるゲートを備える第２ ＰＭＯＳトランジスタと、を備え、
前記終端抵抗は、前記ＮＭＯＳトランジスタ、前記第１ ＰＭＯＳトランジスタ及び第２ ＰＭＯＳトランジスタのドレインと、前記出力信号の相補信号を伝達する信号線との間に連結されることを特徴とする請求項１７に記載の半導体装置の送信器。
【請求項２０】
前記制御回路は、
前記入力信号の共通モードレベル及び振幅を検出して、レジスタ信号を発生させる検出器と、
前記レジスタ信号の一部を第１レジスタ信号として保存するドライバレジスタと、
前記レジスタ信号の一部を第２レジスタ信号として保存するモードレジスタと、
所定のバイアス電圧を発生させるバイアス電圧発生器と、
前記第１レジスタ信号及び前記バイアス電圧に応答して、前記第１ドライバ制御信号及び第２ドライバ制御信号を発生させる第１ドライバと、
前記第２レジスタ信号及び前記バイアス電圧に応答して、前記第１終端制御信号及び第２終端制御信号を発生させる第２ドライバと、を備えることを特徴とする請求項２に記載の半導体装置の送信器。
【請求項２１】
前記第１ドライバ制御信号、第２ドライバ制御信号、第１終端制御信号及び第２終端制御信号の電圧サイズは、所定値を超えることを特徴とする請求項２０に記載の半導体装置の送信器。
【請求項２２】
前記第１ドライバは、
複数のインバータを備えることを特徴とする請求項２０に記載の半導体装置の送信器。
【請求項２３】
前記第２ドライバは、
複数のインバータを備えることを特徴とする請求項２０に記載の半導体装置の送信器。
【請求項２４】
第１内部出力信号を第２内部出力信号に変換するプリドライバと、
ドライバ制御信号及び終端制御信号に応答して、前記第２内部出力信号の共通モードレベル及び振幅を変更して出力信号を出力するメインドライバステージと、
前記出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、前記ドライバ制御信号及び前記終端制御信号を発生させる制御回路と、を備え、
前記出力信号の共通モードレベル及び振幅は、前記入力信号の共通モードレベル及び振幅と同じであることを特徴とする半導体装置の送信器。
【請求項２５】
前記第１内部出力信号、前記第２内部出力信号、前記出力信号及び前記入力信号は、それぞれ差動信号であることを特徴とする請求項２４に記載の半導体装置の送信器。
【請求項２６】
前記入力信号及び前記出力信号の信号方式は、
ＴＭＤＳ、ＨＶＤＳ、ＬＶＤＳ、またはＲＳＬであることを特徴とする請求項２４に記載の半導体装置の送信器。
【請求項２７】
前記メインドライバステージは、
前記ドライバ制御信号に応答して、前記第２内部出力信号を前記出力信号に変換するメインドライバと、
前記終端制御信号に応答して、前記出力信号を伝達する信号線に供給される終端電圧を選択する終端回路部と、を備えることを特徴とする請求項２５に記載の半導体装置の送信器。
【請求項２８】
前記メインドライバは、
前記第２内部出力信号を反転させて、前記出力信号を出力する出力部と、
前記第２内部出力信号の相補信号を反転させて、前記出力信号の相補信号を出力する相補出力部と、
前記ドライバ制御信号のうち、プルアップ信号に応答して、前記出力部及び前記相補出力部に電源電圧、または前記電源電圧より相対的に低い第１電圧を供給するプルアップトランジスタ部と、
前記ドライバ制御信号のうち、プルダウン信号に応答して、前記出力部及び前記相補出力部に接地電圧、または前記接地電圧より相対的に高い電圧を供給するプルダウントランジスタ部と、を備えることを特徴とする請求項２７に記載の半導体装置の送信器。
【請求項２９】
前記プルアップトランジスタ部は、
前記電源電圧が連結されたソース及び前記プルアップ信号のうち、何れか一つが入力されるゲートを備えるＰＭＯＳトランジスタを三つ備えることを特徴とする請求項２８に記載の半導体装置の送信器。
【請求項３０】
前記プルダウントランジスタ部は、
前記接地電圧に連結されたソース及び前記プルダウン信号のうち、何れか一つが入力されるゲートを備えるＮＭＯＳトランジスタを三つ備えることを特徴とする請求項２８に記載の半導体装置の送信器。
【請求項３１】
前記終端電圧は、電源電圧、電源電圧の１／２、または接地電圧であることを特徴とする請求項２７に記載の半導体装置の送信器。
【請求項３２】
前記終端回路部は、
前記終端制御信号に応答して、前記出力信号を伝達する信号線に、終端抵抗を介して前記終端電圧を供給する終端回路と、
前記終端制御信号に応答して、前記出力信号の相補信号を伝達する信号線に、前記終端抵抗を介して前記終端電圧を供給する相補終端回路と、を備えることを特徴とする請求項３１に記載の半導体装置の送信器。
【請求項３３】
前記終端回路は、
前記接地電圧に連結されたソース及び前記終端制御信号のうち、一つが入力されるゲートを備えるＮＭＯＳトランジスタと、
前記電源電圧の１／２に連結されたソース及び前記終端制御信号のうち、一つが入力されるゲートを備える第１ ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース及び前記終端制御信号のうち、一つが入力されるゲートを備える第２ ＰＭＯＳトランジスタと、を備え、
前記終端抵抗は、前記ＮＭＯＳトランジスタ、前記第１ ＰＭＯＳトランジスタ及び第２ ＰＭＯＳトランジスタのドレインと、前記出力信号を伝達する信号線との間に連結されることを特徴とする請求項３２に記載の半導体装置の送信器。
【請求項３４】
前記相補終端回路は、
前記接地電圧に連結されたソース及び前記終端制御信号のうち、一つが入力されるゲートを備えるＮＭＯＳトランジスタと、
前記電源電圧の１／２に連結されたソース及び前記終端制御信号のうち、一つが入力されるゲートを備える第１ ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース及び前記終端制御信号のうち、一つが入力されるゲートを備える第２ ＰＭＯＳトランジスタと、を備え、
前記終端抵抗は、前記ＮＭＯＳトランジスタ、前記第１ ＰＭＯＳトランジスタ及び第２ ＰＭＯＳトランジスタのドレインと、前記出力信号の相補信号を伝達する信号線との間に連結されることを特徴とする請求項３２に記載の半導体装置の送信器。
【請求項３５】
制御回路は、
前記入力信号の共通モードレベル及び振幅を検出して、レジスタ信号を発生させる検出器と、
前記レジスタ信号の一部を第１レジスタ信号として保存するドライバレジスタと、
前記レジスタ信号の一部を第２レジスタ信号として保存するモードレジスタと、
所定のバイアス電圧を発生させるバイアス電圧発生器と、
前記第１レジスタ信号及び前記バイアス電圧に応答して、前記ドライバ制御信号を発生させる第１ドライバと、
前記第２レジスタ信号及び前記バイアス電圧に応答して、前記終端制御信号を発生させる第２ドライバと、を備えることを特徴とする請求項２５に記載の半導体装置の送信器。
【請求項３６】
前記ドライバ制御信号及び終端制御信号の電圧サイズは、所定値を超えることを特徴とする請求項３５に記載の半導体装置の送信器。
【請求項３７】
前記第１ドライバは、
複数のインバータを備えることを特徴とする請求項３５に記載の半導体装置の送信器。
【請求項３８】
前記第２ドライバは、
複数のインバータを備えることを特徴とする請求項３５に記載の半導体装置の送信器。
【請求項３９】
半導体装置の信号を送信する方法において、
第１内部出力信号を第２内部出力信号に変換するステップと、
ドライバ制御信号及び終端制御信号に応答して、前記第２内部出力信号の共通モードレベル及び振幅を変更して、出力信号を発生させるステップと、
前記出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、前記ドライバ制御信号及び前記終端制御信号を発生させるステップと、を含み、
前記出力信号の共通モードレベル及び振幅は、前記入力信号の共通モードレベル及び振幅と同じであることを特徴とする送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、より詳細には、多様な共通モードレベル及び振幅を有する入力信号に対応する出力信号を出力できる半導体装置の送信器及びその信号送信方法に関する。
【背景技術】
【０００２】
図１は、一般的なマルチポートマルチメディア半導体装置を備えるシステムを示すブロックダイアグラムである。
図１に示すように、前記システム１００は、第１回路ブロック１１０、第２回路ブロック１６０及びマルチポートマルチメディア半導体装置１４０を備える。
【０００３】
半導体装置１４０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなメモリ装置でありうる。半導体装置１４０は、第１回路ブロック１１０及び第２回路ブロック１６０とのデータ通信のために、特定の信号方式を使用する。前記データ通信の一例が、特許文献１に記載されており、前記信号方式は、直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：ＤＣ）レベル（または、平均値）及び前記直流レベルを基準とする振幅（または、スイング幅）で規定される。前記直流レベルは、共通モードレベルとも呼ぶ。
【０００４】
半導体装置１４０と第１回路ブロック１１０及び第２回路ブロッ１６０の回路との間で高速でデータが入出力されるために、半導体装置１４０と第１回路ブロック１１０及び第２回路ブロック１６０の回路は、相手の信号方式を自身の信号方式に変換する別途の入出力回路１１４、１１５、１１６、１１８、１２０、１４１ないし１４８、１６１ないし１６４を備える。前記入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：Ｉ／Ｏ）回路は、送信器（または、出力バッファ）及び／または受信器（または、入力バッファ）を備える。
【０００５】
第１回路ブロック１１０は、オーディオ入力回路１１１、ビデオ入力回路１１２、デジタルメディアプロセシング回路１１３、オーディオ出力回路１１７及びビデオ出力回路１１９を備える。
【０００６】
オーディオ入力回路１１１は、オーディオ入力信号Ａｉｎを処理して、半導体装置１４０の入出力回路１４１に伝達する。入出力回路１４１は、前記処理されたオーディオ信号を、半導体装置１４０で使用される共通モードレベル及び振幅を有する信号に変換する。
ビデオ入力回路１１２は、ビデオ入力信号Ｖｉｎを処理して、半導体装置１４０の入出力回路１４１に伝達する。入出力回路１４１は、前記処理されたビデオ信号を、半導体装置１４０で使用される共通モードレベル及び振幅を有する信号に変換する。
デジタルメディアプロセシング回路１１３は、入出力回路１１４、１１５、１１６を介して、半導体装置の入出力回路１４１、１４２、１４３と信号を送受信する。
オーディオ出力回路１１７は、外部の入出力回路１１８を使用して、半導体装置１４０の入出力回路１４４から伝えられた信号の共通モードレベル及び振幅を変換し、変換された共通モードレベル及び振幅を有する信号を処理して、オーディオ出力信号Ａｏｕｔを出力する。
ビデオ出力回路１１９は、内部の入出力回路１２０を使用して、半導体装置１４０の入出力回路１４４から伝えられた信号の共通モードレベル及び振幅を変換し、変換された共通モードレベル及び振幅を有する信号を処理して、ビデオ出力信号Ｖｏｕｔを出力する。
【０００７】
第２回路ブロック１６０は、第１回路ブロック１１０の構成要素と類似した構成要素を有するブロック、メモリ装置、またはメモリコントローラでありうる。第２回路ブロック１６０は、半導体装置１４０の入出力回路１４５ないし１４８との通信に使用される入出力回路１６１ないし１６４を備える。
【０００８】
前記のように、半導体装置１４０と第１回路ブロック１１０及び第２回路ブロッ１６０の回路との間で高速で信号が入出力されるために、信号方式を変換する別途の入出力回路が必要である。したがって、別途の入出力回路は、全体システムのコストを上昇させ得る。また、第１回路ブロック１１０及び第２回路ブロッ１６０の回路の数が増加することにより、別途の入出力回路の数も増加するため、システムのコストは更に上昇しうる。
【特許文献１】米国特許出願公開第２００４／０１３７６７６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が達成しようとする技術的課題は、多様な共通モードレベル及び振幅を有する入力信号に対応する出力信号を出力できる半導体装置の送信器及びその信号送信方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するために、本発明の一実施形態に係る半導体装置の送信器は、第１ドライバ制御信号及び第１終端制御信号に応答して、第１内部出力信号の共通モードレベル及び振幅を変更して第２内部出力信号を出力するプリドライバステージと、第２ドライバ制御信号及び第２終端制御信号に応答して、前記第２内部出力信号の共通モードレベル及び振幅を変更して出力信号を出力するメインドライバステージと、前記出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、前記第１ドライバ制御信号及び第２ドライバ制御信号と、前記第１終端制御信号及び第２終端制御信号とを発生させる制御回路と、を備え、前記出力信号の共通モードレベル及び振幅は、前記入力信号の共通モードレベル及び振幅と同じであることを特徴とする。
【００１１】
好ましい実施形態によれば、前記第１内部出力信号、前記第２内部出力信号、前記出力信号及び前記入力信号は、それぞれ差動信号である。そして、前記入力信号及び前記出力信号の信号方式は、遷移最小差動信号方式（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＴＭＤＳ）、中間電圧差動信号方式（Ｈａｌｆ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＨＶＤＳ）、低電圧差動信号方式（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）、またはＲＳＬ（Ｒａｍｂｕｓ Ｓｉｇｎａｌ Ｌｅｖｅｌ）である。
【００１２】
好ましい実施形態によれば、前記プリドライバステージは、前記第１ドライバ制御信号に応答して、前記第１内部出力信号を前記第２内部出力信号に変換するプリドライバと、前記第１終端制御信号に応答して、前記第２内部出力信号を伝達する信号線に供給される終端電圧を選択する第１終端回路部と、を備える。
【００１３】
好ましい実施形態によれば、前記プリドライバは、前記第１内部出力信号を反転させて、前記第２内部出力信号を出力する出力部と、前記第１内部出力信号の相補信号を反転させて、前記第２内部出力信号の相補信号を出力する相補出力部と、前記第１ドライバ制御信号のうち、プルアップ信号に応答して、前記出力部及び前記相補出力部に電源電圧、または前記電源電圧より相対的に低い第１電圧を供給するプルアップトランジスタ部と、前記第１ドライバ制御信号のうち、プルダウン信号に応答して、前記出力部及び前記相補出力部に接地電圧、または前記接地電圧より相対的に高い第２電圧を供給するプルダウントランジスタ部と、を備える。
【００１４】
好ましい実施形態によれば、前記終端電圧は、電源電圧、電源電圧の１／２、または接地電圧である。
【００１５】
好ましい実施形態によれば、前記第１終端回路部は、前記第１終端制御信号に応答して、前記第２内部出力信号を伝達する信号線に、終端抵抗を介して前記終端電圧を供給する第１終端回路と、前記第１終端制御信号に応答して、前記第２内部出力信号の相補信号を伝達する信号線に、前記終端抵抗を介して前記終端電圧を供給する第１相補終端回路と、を備える。
【００１６】
好ましい実施形態によれば、前記メインドライバステージは、前記第２ドライバ制御信号に応答して、前記第２内部出力信号を前記出力信号に変換するメインドライバと、前記第２終端制御信号に応答して、前記出力信号を伝達する信号線に供給される終端電圧を選択する第２終端回路部と、を備える。
【００１７】
好ましい実施形態によれば、前記メインドライバは、前記第２内部出力信号を反転させて、前記出力信号を出力する出力部と、前記第２内部出力信号の相補信号を反転させて、前記出力信号の相補信号を出力する相補出力部と、前記第２ドライバ制御信号のうち、プルアップ信号に応答して、前記出力部及び前記相補出力部に電源電圧、または前記電源電圧より相対的に低い第１電圧を供給するプルアップトランジスタ部と、前記第２ドライバ制御信号のうち、プルダウン信号に応答して、前記出力部及び前記相補出力部に接地電圧、または前記接地電圧より相対的に高い第２電圧を供給するプルダウントランジスタ部と、を備える。
【００１８】
好ましい実施形態によれば、前記終端電圧は、電源電圧、電源電圧の１／２、または接地電圧である。
【００１９】
好ましい実施形態によれば、前記第２終端回路部は、前記第２終端制御信号に応答して、前記出力信号を伝達する信号線に、終端抵抗を介して前記終端電圧を供給する第２終端回路と、前記第２終端制御信号に応答して、前記出力信号の相補信号を伝達する信号線に、前記終端抵抗を介して前記終端電圧を供給する第２相補終端回路と、を備える。
【００２０】
好ましい実施形態によれば、前記制御回路は、前記入力信号の共通モードレベル及び振幅を検出して、レジスタ信号を発生させる検出器と、前記レジスタ信号の一部を第１レジスタ信号として保存するドライバレジスタと、前記レジスタ信号の一部を第２レジスタ信号として保存するモードレジスタと、所定のバイアス電圧を発生させるバイアス電圧発生器と、前記第１レジスタ信号及び前記バイアス電圧に応答して、前記第１ドライバ制御信号及び第２ドライバ制御信号を発生させる第１ドライバと、前記第２レジスタ信号及び前記バイアス電圧に応答して、前記第１終端制御信号及び第２終端制御信号を発生させる第２ドライバと、を備える。
【００２１】
好ましい実施形態によれば、前記第１ドライバ制御信号、第２ドライバ制御信号、第１終端制御信号及び第２終端制御信号の電圧サイズは、所定値を超える。
【００２２】
好ましい実施形態によれば、前記第１ドライバは、複数のインバータを備え、前記第２ドライバは、複数のインバータを備える。
【００２３】
前記技術的課題を達成するために、本発明の一実施形態に係る半導体装置の送信器は、第１内部出力信号を第２内部出力信号に変換するプリドライバと、ドライバ制御信号及び終端制御信号に応答して、前記第２内部出力信号の共通モードレベル及び振幅を変更して出力信号を出力するメインドライバステージと、前記出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、前記ドライバ制御信号及び前記終端制御信号を発生させる制御回路と、を備え、前記出力信号の共通モードレベル及び振幅は、前記入力信号の共通モードレベル及び振幅と同じであることを特徴とする。
【００２４】
好ましい実施形態によれば、前記第１内部出力信号、前記第２内部出力信号、前記出力信号及び前記入力信号は、それぞれ差動信号であり、前記入力信号及び前記出力信号の信号方式は、ＴＭＤＳ、ＨＶＤＳ、ＬＶＤＳ、またはＲＳＬである。
【００２５】
好ましい実施形態によれば、前記メインドライバステージは、前記ドライバ制御信号に応答して、前記第２内部出力信号を前記出力信号に変換するメインドライバと、前記終端制御信号に応答して、前記出力信号を伝達する信号線に供給される終端電圧を選択する終端回路部と、を備える。
【００２６】
好ましい実施形態によれば、制御回路は、前記入力信号の共通モードレベル及び振幅を検出してレジスタ信号を発生させる検出器と、前記レジスタ信号の一部を第１レジスタ信号として保存するドライバレジスタと、前記レジスタ信号の一部を第２レジスタ信号として保存するモードレジスタと、所定のバイアス電圧を発生させるバイアス電圧発生器と、前記第１レジスタ信号及び前記バイアス電圧に応答して、前記ドライバ制御信号を発生させる第１ドライバと、前記第２レジスタ信号及び前記バイアス電圧に応答して、前記終端制御信号を発生させる第２ドライバと、を備える。
【００２７】
前記技術的課題を達成するための本発明の一実施形態に係る半導体装置の信号送信方法は、第１内部出力信号を第２内部出力信号に変換するステップと、ドライバ制御信号及び終端制御信号に応答して、前記第２内部出力信号の共通モードレベル及び振幅を変更して出力信号を発生させるステップと、前記出力信号に対応する入力信号の共通モードレベル及び振幅を検出して、前記ドライバ制御信号及び前記終端制御信号を発生させるステップと、を含み、前記出力信号の共通モードレベル及び振幅は、前記入力信号の共通モードレベル及び振幅と同じであることを特徴とする。
【００２８】
このような本発明に係る半導体装置の送信器及び送信方法は、半導体装置に入力されうる多様な入力信号の共通モードレベル及び振幅を検出して、入力信号に対応する共通モードレベル及び振幅を有する出力信号を出力できる。したがって、本発明に係る半導体装置の送信器と通信する外部装置は、別途の入出力回路を必要としない。
また、本発明に係る半導体装置の送信器は、安定した制御信号を発生させる制御回路を備えるため、出力信号は、電力ノイズに敏感ではない。
【発明の効果】
【００２９】
本発明の半導体装置の送信器は、半導体装置に入力されうる多様な入力信号の共通モードレベル及び振幅を検出して、入力信号に対応する共通モードレベル及び振幅を有する出力信号を出力できる。したがって、本発明に係る半導体装置の送信器と通信する外部装置は、別途の入出力回路を必要としない。
また、本発明に係る半導体装置の送信器は、安定した制御信号を発生させる制御回路を備えるため、出力信号は電力ノイズに敏感ではない。
【発明を実施するための最良の形態】
【００３０】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００３１】
図２は、本発明の一実施形態に係る半導体装置の送信器を示すブロックダイアグラムである。
図２に示すように、本発明に係る半導体装置の送信器２００は、プリドライバ２１０、第１終端回路部２３０、メインドライバ２４０、第２終端回路部２５０及び制御回路２６０を備える。半導体装置の送信器２００は、出力バッファ（または、出力ドライバ）とも呼ばれ、図１に示す半導体装置１４０の入出力回路のうち、何れか一つに該当する。一方、半導体装置の送信器２００は、ＤＲＡＭのようなメモリ装置に備えられる送信器でありうる。
【００３２】
制御回路２６０は、ＤＱパッド２８０、２９０を介して入力される差動入力信号ＩＮ、ＩＮＢの共通モードレベル及び振幅を検出して、第１ドライバ制御信号［Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞］及び第２ドライバ制御信号［Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞］と、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］及び第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］とを発生させる。
【００３３】
図３は、図２に示すＤＱパッド２８０、２９０を介して入出力されうる信号方式の一例と、それに対応する出力ドライバとを示す。
第一の場合であるＴＭＤＳを参照すれば、入出力信号が共通モードレベルである１.７Ｖを基準に０.１Ｖの振幅でスイングする。
第二の場合であるＨＶＤＳを参照すれば、入出力信号が共通モードレベルである０.９Ｖを基準に０.１Ｖの振幅でスイングする。
第三の場合であるＬＶＤＳを参照すれば、入出力信号が共通モードレベルである０.１Ｖを基準に０.１Ｖの振幅でスイングする。
【００３４】
また、図２に示すように、第１ドライバ制御信号［Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞］及び第２ドライバ制御信号［Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞］と、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］及び第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］は、出力信号ＤＯ３、ＤＯＢ３の共通モードレベル及び振幅を、対応する入力信号ＩＮ、ＩＮＢの共通モードレベル及び振幅と同じであるように制御する。
【００３５】
一方、本発明の一実施形態では、第１ドライバ制御信号［Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞］及び第２ドライバ制御信号［Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞］の数は１２個であり、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］及び第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］の数は６個であるが、入力信号ＩＮ、ＩＮＢの信号方式が追加される場合、第１ドライバ制御信号及び第２ドライバ制御信号の数と、第１終端制御信号及び第２終端制御信号の数は増加する。例えば、追加される信号方式は、共通モードレベルが１.４Ｖであり、振幅が０.４ＶであるＲＳＬでありうる。
【００３６】
プリドライバ２１０及び第１終端回路部２３０は、プリドライバステージ２０１を構成し、メインドライバ２４０及び第２終端回路部２５０は、メインドライバステージ２０３を構成する。
【００３７】
プリドライバ２１０は、第１ドライバ制御信号Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞に応答して、第１内部出力信号ＤＯ１、ＤＯＢ１の共通モードレベル及び振幅を変更して第２内部出力信号ＤＯ２、ＤＯＢ２を出力する。第１内部出力信号［ＤＯ１、ＤＯＢ１］及び第２内部出力信号［ＤＯ２、ＤＯＢ２］は、それぞれ差動信号である。
第１終端回路部２３０は、第１終端制御信号Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎに応答して、第２内部出力信号ＤＯ２、ＤＯＢ２を伝達する信号線に供給される終端電圧を選択する。前記終端電圧は、ＶＤＤ、ＶＤＤ／２、またはＶＳＳでありうる。ここで、ＶＤＤは、電源電圧を示し、ＶＳＳは、接地電圧を示す。電源電圧ＶＤＤは、例えば、１.８Ｖでありうる。
第１内部出力信号ＤＯ１、ＤＯＢ１は、電源電圧ＶＤＤの下方の共通モードレベルを基準に小さな振幅でスイングできる。プリドライバステージ２０１は、第１内部出力信号ＤＯ１、ＤＯＢ１の共通モードレベル及び振幅を調節して、第２内部出力信号ＤＯ２、ＤＯＢ２の共通モードレベルを２ＶＤＤ／３、ＶＤＤ／２、またはＶＤＤ／３に移動させうる。
【００３８】
メインドライバ２４０は、第２ドライバ制御信号Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞に応答して、第２内部出力信号ＤＯ２、ＤＯＢ２の共通モードレベル及び振幅を変更して出力信号ＤＯ３、ＤＯＢ３を出力する。出力信号ＤＯ３、ＤＯＢ３は、差動信号である。出力信号ＤＯ３、ＤＯＢ３は、ＤＱパッド２８０、２９０を介して外部装置に出力される。前記外部装置は、図１に示す第１回路ブロック１１０及び第２回路ブロッ１６０である。
【００３９】
第２終端回路部２５０は、第２終端制御信号Ｖｐ、Ｖｎ、Ｖｐｎに応答して、出力信号ＤＯ３、ＤＯＢ３を伝達する信号線に供給される終端電圧を選択する。前記終端電圧は、ＶＤＤ、ＶＤＤ／２、またはＶＳＳでありうる。
メインドライバステージ２０３は、外部装置の信号方式に合うようにメインドライバ２４０の電圧利得を調節して、出力信号ＤＯ３、ＤＯＢ３の共通モードレベルを移動させて出力信号ＤＯ３、ＤＯＢ３の振幅を調節できる。
【００４０】
例えば、信号方式がＸＤＲ（ｅＸｔｒｅｍｅ Ｄａｔａ Ｒａｔｅ） ＤＲＡＭで使用するＴＭＤＳである場合、プリドライバステージ２０１及びメインドライバステージ２０３は、何れもＴＭＤＳに設定される。そして、信号方式がＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＤＲＡＭで使用するＨＶＤＳである場合、プリドライバステージ２０１及びメインドライバステージ２０３は、何れもＨＶＤＳに設定される。そして、信号方式がＬＶＤＳである場合、プリドライバステージ２０１は、ＨＶＤＳに設定され、メインドライバステージ２０３は、ＬＶＤＳに設定される。
【００４１】
したがって、本発明に係る半導体装置の送信器２００は、半導体装置に入力されうる多様な入力信号の共通モードレベル及び振幅を検出して、入力信号に対応する共通モードレベル及び振幅を有する出力信号を出力できる。したがって、本発明に係る半導体装置の送信器２００と通信する外部装置は、別途の入出力回路（例えば、図１の１１８及び１２０）を必要としない。また、本発明に係る半導体装置の送信器２００は、安定した制御信号を発生させる制御回路２６０を備えるため、出力信号ＤＯ３、ＤＯＢ３は、電力ノイズに敏感ではない。
【００４２】
図４は、図２に示すプリドライバステージ及びメインドライバステージを更に詳細に示す。
プリドライバ２１０は、ソースに電源電圧ＶＤＤが連結されたＰＭＯＳトランジスタ２１１ないし２１３と、ソースに接地電圧ＶＳＳが連結されたＮＭＯＳトランジスタ２１４ないし２１６と、を備える。
【００４３】
ＰＭＯＳトランジスタ２１１のβ比（すなわち、チャンネル長に対するチャンネル幅の比）が１（Ｘ１）である場合、ＰＭＯＳトランジスタ２１２のβ比は２（Ｘ２）であり、ＰＭＯＳトランジスタ２１３のβ比は４（Ｘ４）であることが好ましい。しかし、それぞれのＰＭＯＳトランジスタ２１１ないし２１３のβ比は、これに限定されるものではない。
第１ドライバ制御信号のうち、プルアップ信号Ｖｐｂ＜３＞、Ｖｐｂ＜４＞、Ｖｐｂ＜５＞は、ＰＭＯＳトランジスタ２１１ないし２１３のゲートにそれぞれ入力される。
ＮＭＯＳトランジスタ２１４のβ比が１（Ｘ１）である場合、ＮＭＯＳトランジスタ２１５のβ比は、２（Ｘ２）であり、ＮＭＯＳトランジスタ２１６のβ比は４（Ｘ４）であることが好ましい。しかし、それぞれのＮＭＯＳトランジスタ２１４ないし２１６のβ比は、これに限定されるものではない。
第１ドライバ制御信号のうち、プルダウン信号Ｖｎｂ＜３＞、Ｖｎｂ＜４＞、Ｖｎｂ＜５＞は、ＮＭＯＳトランジスタ２１４ないし２１６のゲートにそれぞれ入力される。
それぞれの電流源２１１ないし２１６を介して流れる電流は、対応する第１ドライバ制御信号［Ｖｐｂ＜３＞、Ｖｐｂ＜４＞、Ｖｐｂ＜５＞］、［Ｖｎｂ＜３＞、Ｖｎｂ＜４＞、Ｖｎｂ＜５＞］に基づいて制御される。したがって、それぞれの電流源２１１ないし２１６を介して流れる電流が制御される場合、第２内部出力信号ＤＯ２、ＤＯＢ２の共通モードレベル及び振幅が調節されうる。
それぞれの電流源２１１ないし２１６が飽和領域で安定的に動作するように、第１ドライバ制御信号［Ｖｐｂ＜３＞、Ｖｐｂ＜４＞、Ｖｐｂ＜５＞］、［Ｖｎｂ＜３＞、Ｖｎｂ＜４＞、Ｖｎｂ＜５＞］の電圧サイズは所定値（例えば、０.２Ｖ）を超えなければならない。
【００４４】
図５は、図４に示すプリドライバを更に詳細に示す回路図である。
プリドライバ２１０は、出力部２１０１、相補出力部２１０３、プルアップトランジスタ部２１０５及びプルダウントランジスタ部２１０７を備える。
【００４５】
出力部２１０１は、第１内部出力信号ＤＯ１を反転させて第２内部出力信号ＤＯ２を出力する。第１内部出力信号ＤＯ１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ２１７、２１８のゲートに入力される。第２内部出力信号ＤＯ２は、ＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２１８との間のノードから出力される。
【００４６】
相補出力部２１０３は、第１内部出力信号ＤＯ１の相補信号ＤＯＢ１を反転させて、第２内部出力信号ＤＯ２の相補信号ＤＯＢ２を出力する。第１内部出力信号ＤＯ１の相補信号ＤＯＢ１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ２１７、２１８のゲートに入力される。第２内部出力信号ＤＯ２の相補信号ＤＯＢ２は、ＰＭＯＳトランジスタ２１７とＮＭＯＳトランジスタ２１８との間のノードから出力される。
【００４７】
プルアップトランジスタ部２１０５は、第１ドライバ制御信号のうち、プルアップ信号Ｖｐｂ＜３＞、Ｖｐｂ＜４＞、Ｖｐｂ＜５＞に応答して、出力部２１０１及び相補出力部２１０３に電源電圧ＶＤＤ、または電源電圧ＶＤＤより相対的に低い第１電圧を供給する。プルアップトランジスタ部２０１５は、三つのＰＭＯＳトランジスタ２１１、２１２、２１３を備える。それぞれのＰＭＯＳトランジスタ２１１、２１２、２１３は、電源電圧ＶＤＤに連結されたソース及びプルアップ信号Ｖｐｂ＜３＞、Ｖｐｂ＜４＞、Ｖｐｂ＜５＞のうち、何れか一つが入力されるゲートを備える。
【００４８】
プルダウントランジスタ部２１０７は、第１ドライバ制御信号のうち、プルダウン信号Ｖｎｂ＜３＞、Ｖｎｂ＜４＞、Ｖｎｂ＜５＞に応答して、出力部２１０１及び相補出力部２１０３に接地電圧ＶＳＳ、または接地電圧ＶＳＳより相対的に高い第２電圧を供給する。プルダウントランジスタ部２１０７は、三つのＮＭＯＳトランジスタ２１４、２１５、２１６を備える。それぞれのＮＭＯＳトランジスタ２１４、２１５、２１６は、接地電圧ＶＳＳに連結されたソース及びプルダウン信号Ｖｎｂ＜３＞、Ｖｎｂ＜４＞、Ｖｎｂ＜５＞のうち、何れか一つが入力されるゲートを備える。
【００４９】
また、図４に示すように、第１終端回路部２３０は、第１終端回路２３１及び第１相補終端回路２３５を備える。
【００５０】
第１終端回路２３１は、第１終端制御信号Ｖｐｎ、Ｖｐｐｎ、Ｖｐｐに応答して、第２内部出力信号ＤＯ２を伝達する信号線に、終端抵抗ＲＴ１を介して終端電圧を供給する。前記終端電圧は、ＶＳＳ、ＶＤＤ／２、またはＶＤＤである。
第１終端回路２３１は、ＮＭＯＳトランジスタ２３２、ＰＭＯＳトランジスタ２３３、２３４及び終端抵抗ＲＴ１を備える。ＮＭＯＳトランジスタ２３２は、ＶＳＳに連結されたソース、Ｖｐｐが入力されるゲート及び終端抵抗ＲＴ１の一端に連結されたドレインを備える。第１ ＰＭＯＳトランジスタ２３３は、ＶＤＤ／２に連結されたソース、Ｖｐｐｎが入力されるゲート及び終端抵抗ＲＴ１の一端に連結されたドレインを備える。第２ ＰＭＯＳトランジスタ２３４は、ＶＤＤに連結されたソース、Ｖｐｎが印加されるゲート及び終端抵抗ＲＴ１の一端に連結されたドレインを備える。
前記トランジスタ２３２ないし２３４が飽和領域で安定的に動作するように、第１終端制御信号Ｖｐｎ、Ｖｐｐｎ、Ｖｐｐの電圧サイズは所定値（例えば、０.２Ｖ）を超えねばならない。
【００５１】
第１相補終端回路２３５は、第２内部出力信号ＤＯ２の相補信号ＤＯＢを伝達する信号線に、終端抵抗ＲＴ１を介して終端電圧を供給する。前記終端電圧は、ＶＳＳ、ＶＤＤ／２及びＶＤＤである。
第１相補終端回路２３５は、ＮＭＯＳトランジスタ２３６、ＰＭＯＳトランジスタ２３７、２３８及び終端抵抗ＲＴ１を備え、第１終端回路２３１と同じ構造を有するため、それについての説明は、第１終端回路２３１についての説明が参照される。
【００５２】
メインドライバ２４０は、ソースに電源電圧ＶＤＤが連結されたＰＭＯＳトランジスタ２４１、２４２、２４３と、ソースに接地電圧ＶＳＳが連結されたＮＭＯＳトランジスタ２４４、２４５、２４６とを備える。
ＰＭＯＳトランジスタ２４１のβ比が１（Ｘ１）である場合、ＰＭＯＳトランジスタ２４２のβ比は２（Ｘ２）であり、ＰＭＯＳトランジスタ２４３のβ比は４（Ｘ４）であることが好ましい。しかし、それぞれのＰＭＯＳトランジスタ２４１、２４２、２４３のβ比は、これに限定されるものではない。
第２ドライバ制御信号のうち、プルアップ信号Ｖｐｂ＜０＞、Ｖｐｂ＜１＞、Ｖｐｂ＜２＞は、ＰＭＯＳトランジスタ２４１、２４２、２４３のゲートにそれぞれ入力される。
ＮＭＯＳトランジスタ２４４のβ比が１（Ｘ１）である場合、ＮＭＯＳトランジスタ２４５のβ比は２（Ｘ２）であり、ＮＭＯＳトランジスタ２４６のβ比は４（Ｘ４）であることが好ましい。しかし、それぞれのＮＭＯＳトランジスタ２４４、２４５、２４６のβ比は、これに限定されるものではない。
第２ドライバ制御信号のうち、プルダウン信号Ｖｎｂ＜０＞、Ｖｎｂ＜１＞、Ｖｎｂ＜２＞は、ＮＭＯＳトランジスタ２４４、２４５、２４６のゲートにそれぞれ入力される。
それぞれの電流源２４１ないし２４６を介して流れる電流は、対応する第２ドライバ制御信号［Ｖｐｂ＜０＞、Ｖｐｂ＜１＞、Ｖｐｂ＜２＞］、［Ｖｎｂ＜０＞、Ｖｎｂ＜１＞、Ｖｎｂ＜２＞］に基づいて制御される。したがって、それぞれの電流源２４１ないし２４６を介して流れる電流が制御される場合、出力信号ＤＯ３、ＤＯＢ３の共通モードレベル及び振幅が調節されうる。
それぞれの電流源２４１ないし２４６が飽和領域で安定的に動作するように、第２ドライバ制御信号の電圧サイズは所定値（例えば、０.２Ｖ）を超えねばならない。
メインドライバ２４０は、図５に示すプリドライバの構成要素２１７、２１８、２１９、２２０を更に備える。この時、入力信号は、ＤＯ１及びＤＯＢ１の代わりに、ＤＯ２及びＤＯＢ２が使用され、出力信号は、ＤＯ２及びＤＯＢ２の代わりに、ＤＯ３及びＤＯＢ３が使用される。
【００５３】
第２終端回路部２５０は、第２終端回路２５１及び第２相補終端回路２５５を備える。第２終端回路２５１は、出力信号ＤＯ３を伝達する信号線に、終端抵抗ＲＴ２を介して終端電圧を供給する。前記終端電圧は、ＶＳＳ、ＶＤＤ／２、またはＶＤＤである。
【００５４】
第２終端回路２５１は、ＮＭＯＳトランジスタ２５２、ＰＭＯＳトランジスタ２５３、２５４及び終端抵抗ＲＴ２を備える。ＮＭＯＳトランジスタ２５２は、ＶＳＳに連結されたソース、Ｖｐが入力されるゲート、及び終端抵抗ＲＴ２の一端に連結されたドレインを備える。第１ ＰＭＯＳトランジスタ２５３は、ＶＤＤ／２に連結されたソース、Ｖｐｎが入力されるゲート、及び終端抵抗ＲＴ２の一端に連結されたドレインを備える。第２ ＰＭＯＳトランジスタ２５４は、ＶＤＤに連結されたソース、Ｖｎが入力されるゲート、及び終端抵抗ＲＴ２の一端に連結されたドレインを備える。
前記トランジスタ２５２ないし２５４が飽和領域で安定的に動作するように、第２終端制御信号の電圧サイズは所定値（例えば、０.２Ｖ）を超えねばならない。
【００５５】
第２相補終端回路２５５は、出力信号ＤＯ３の相補信号ＤＯＢ３を伝達する信号線に、終端抵抗ＲＴ２を介して終端電圧を供給する。前記終端電圧は、ＶＳＳ、ＶＤＤ／２及びＶＤＤである。
第２相補終端回路２５５は、ＮＭＯＳトランジスタ２５６、ＰＭＯＳトランジスタ２５７、２５８及び終端抵抗ＲＴ２を備え、第２終端回路２５１と同じ構造を有するため、それについての説明は、第２終端回路２５１についての説明が参照される。
【００５６】
図６は、図２に示す制御回路を更に詳細に示すブロックダイアグラムである。
図６に示すように、制御回路２６０は、検出器２６１、ドライバレジスタ２６２、モードレジスタ２６３、バイアス電圧発生器２６４、第１ドライバ２６５及び第２ドライバ２６６を備える。
【００５７】
検出器２６１は、入力信号ＩＮ、ＩＮＢの共通モードレベル及び振幅を検出して、デジタル信号のレジスタ信号ＲＥＧを発生させる。図２に示すように、第１ドライバ制御信号Ｖｐｂ＜０：５＞及び第２ドライバ制御信号Ｖｎｂ＜Ｏ：５＞の数は１２個であり、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］及び第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］の数は６個である場合、レジスタ信号ＲＥＧは、１８ビットのデジタル信号である。
【００５８】
ドライバレジスタ２６２は、レジスタ信号ＲＥＧの一部ＲＥＧ１を保存する。レジスタ信号ＲＥＧが１８ビットのデジタル信号である場合、第１レジスタ信号ＲＥＧ１は、１２ビットのデジタル信号である。前記保存された第１レジスタ信号ＲＥＧ１は、プリドライバ及びメインドライバを制御するドライバ制御信号の発生のために使用される。
【００５９】
モードレジスタ２６３は、レジスタ信号ＲＥＧの一部ＲＥＧ２を保存する。レジスタ信号ＲＥＧが１８ビットのデジタル信号である場合、第２レジスタ信号ＲＥＧ２は、６ビットのデジタル信号である。前記保存された第２レジスタ信号ＲＥＧ２は、第１終端回路部及び第２終端回路部を制御する終端制御信号の発生のために使用される。
【００６０】
バイアス電圧発生器２６４は、論理ハイレベルの電圧として使用されるバイアス電圧を発生させる。例えば、前記バイアス電圧は、０.９Ｖまたは１.２Ｖでありうる。
【００６１】
第１ドライバ２６５は、第１レジスタ信号ＲＥＧ１及びバイアス電圧ＶＢに応答して、ドライバ制御信号Ｖｐｂ＜０：５＞、Ｖｎｂ＜Ｏ：５＞を発生させる。第１ドライバ２６５は、複数のインバータで具現されうる。
【００６２】
図７は、図６に示す第１ドライバに備えられたインバータを示す。図７に示すように、前記インバータは、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭを備える。
ＰＭＯＳトランジスタＰＭは、バイアス電圧ＶＢが連結されたソース、第１レジスタ信号ＲＥＧ１の第１ビットＲＥＧ１＜０＞が入力されるゲート、及びドライバ制御信号の一部Ｖｐｂ＜０＞が出力されるドレインを備える。ＮＭＯＳトランジスタＮＭは、接地電圧ＶＳＳに連結されたソース、第１レジスタ信号ＲＥＧ１の一部ＲＥＧ１＜０＞が入力されるゲート、及びドライバ制御信号の一部Ｖｐｂ＜０＞が出力されるドレインを備える。
同様に、ＲＥＧ１＜０＞を除いた第１レジスタ信号ＲＥＧ＜１：１１＞も、図７に示すインバータと同じ構造のインバータに入力されて、ドライバ制御信号Ｖｐｂ＜１：５＞、Ｖｎｂ＜０：５＞を発生させる。
また、図６に示すように、第２ドライバ２６６は、第２レジスタ信号ＲＥＧ２及びバイアス電圧ＶＢに応答して、終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］、［Ｖｐ、Ｖｎ、Ｖｐｎ］を発生させる。第２ドライバ２６６も、複数のインバータで具現されうる。前記インバータの構造は、図７に示すインバータの構造と同じであるため、それについての説明が参照される。
【００６３】
図８は、図４に示すプリドライバステージとメインドライバステージの制御信号の組合わせの一例に対応する信号方式を示す図表である。
図８の図表において、プリドライバステージ及びメインドライバステージに備えられるＮＭＯＳトランジスタの入力として使用される“Ｈ（Ｈｉｇｈ）”と“Ｌ（Ｌｏｗ）”は、一定の飽和条件を満足できるバイアス電圧及び接地電圧ＶＳＳをそれぞれ示す。そして、プリドライバステージ及びメインドライバステージに備えられるＰＭＯＳトランジスタの入力として使用される“Ｌ”と“Ｈ”は、一定の飽和条件を満足できるバイアス電圧及び電源電圧ＶＤＤレベルをそれぞれ示す。そして、“Ｘ”は、ｄｏｎ’ｔ ｃａｒｅを示す。
【００６４】
図８の図表に示すように、外部装置との通信のための信号方式として、ＴＭＤＳ、ＬＶＤＳ、ＨＶＤＳ、Ｈ＿ＨＶＤＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）及びＬ＿ＨＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）が記載されている。
【００６５】
ＴＭＤＳは、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］と第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］との組合わせが、何れも“ＬＬＨ”である時に設定される。この時、ＴＭＤＳの共通モードレベル及び振幅は、ドライバ制御信号Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞、Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞の組合わせにより決定される。図９Ａは、１０Ｇｂｐｓの速度を有する出力信号の信号方式がＴＭＤＳである場合を示すグラフである。
【００６６】
ＬＶＤＳは、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］の組合わせが“ＬＨＬ”であり、第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］の組合わせが“ＨＨＨ”である時に設定される。この時、ＬＶＤＳの共通モードレベル及び振幅は、ドライバ制御信号Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞、Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞の組合わせにより決定される。図９Ｂは、１０Ｇｂｐｓの速度を有する出力信号の信号方式がＬＶＤＳである場合を示すグラフである。
【００６７】
ＨＶＤＳは、第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］と第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］との組合わせが、何れも“ＬＨＬ”である時に設定される。この時、ＨＶＤＳの共通モードレベル及び振幅は、ドライバ制御信号Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞、Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞の組合わせにより決定される。図９Ｃは、１０Ｇｂｐｓの速度を有する出力信号の信号方式がＨＶＤＳである場合を示すグラフである。
【００６８】
Ｈ＿ＨＶＤＳは、基本的に第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］と第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］との組合わせが、何れも“ＬＨＬ”である時に設定される。この時、Ｈ＿ＨＶＤＳの共通モードレベル及び振幅は、ドライバ制御信号Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞、Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞の組合わせにより決定される。Ｈ＿ＨＶＤＳの共通モードレベルは、ＶＤＤ／２以上に存在する。
【００６９】
Ｌ＿ＨＶＤＳも、基本的に第１終端制御信号［Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ］と第２終端制御信号［Ｖｐ、Ｖｎ、Ｖｐｎ］との組合わせが、何れも“ＬＨＬ”である時に設定される。この時、Ｌ＿ＨＶＤＳの共通モードレベル及び振幅は、ドライバ制御信号Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞、Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞の組合わせにより決定される。Ｌ＿ＨＶＤＳの共通モードレベルは、ＶＤＤ／２以下に存在する。図９Ｄは、１０Ｇｂｐｓの速度を有する出力信号の信号方式が、Ｈ＿ＨＶＤＳ及びＬ＿ＨＶＤＳである場合を示すグラフである。
【００７０】
図１０は、本発明の他の実施形態に係る半導体装置の送信器を示すブロックダイアグラムである。
図１０に示すように、本発明に係る半導体装置の送信器３００は、プリドライバ３１０、メインドライバ３２０、終端回路部３３０及び制御回路３４０を備える。半導体装置の送信器３００は、図１に示す半導体装置１４０の入出力回路のうち、何れか一つに該当する。一方、半導体装置の送信器３００は、ＤＲＡＭのようにメモリ装置に備えられる送信器でありうる。
【００７１】
制御回路３４０は、ＤＱパッド３５０、３６０を介して入力される差動入力信号ＩＮ、ＩＮＢの共通モードレベル及び振幅を検出して、ドライバ制御信号Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞及び終端制御信号Ｖｐ、Ｖｎ、Ｖｐｎを発生させる。
入力信号の信号方式は、ＴＭＤＳ、ＨＶＤＳ、またはＬＶＤＳでありうる。ドライバ制御信号Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞及び終端制御信号Ｖｐ、Ｖｎ、Ｖｐｎは、出力信号ＤＯ３、ＤＯＢ３の共通モードレベル及び振幅が、対応する入力信号ＩＮ、ＩＮＢの共通モードレベル及び振幅と同じであるように制御する。
一方、本発明の他の実施形態では、ドライバ制御信号Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞の数は６個であり、終端制御信号Ｖｐ、Ｖｎ、Ｖｐｎの数は三つであるが、入力信号ＩＮ、ＩＮＢの信号方式が追加される場合、ドライバ制御信号の数及び終端制御信号の数は増加する。例えば、追加される信号方式は、ＲＳＬでありうる。
一方、制御回路３４０の構造は、図６に示す制御回路２６０の構造と同じであるため、それについての詳細な説明は、図６の制御回路２６０についての説明が参照される。
【００７２】
プリドライバ３１０は、第１内部出力信号ＤＯ１、ＤＯＢ１を第２内部出力信号ＤＯ２、ＤＯＢ２に変換する。第１内部出力信号［ＤＯ１、ＤＯＢ１］及び第２内部出力信号［ＤＯ２、ＤＯＢ２］は、それぞれ差動信号である。第１内部出力信号ＤＯ１、ＤＯＢ１は、電源電圧ＶＤＤの下方の共通モードレベルを基準に小さな振幅でスイングできる。
【００７３】
図１１は、図１０に示すプリドライバを更に詳細に示す回路図である。図１１に示すように、プリドライバ３１０は、ＰＭＯＳトランジスタ３１１、３１３及びＮＭＯＳトランジスタ３１２、３１４を備える。電源電圧ＶＤＤがＰＭＯＳトランジスタ３１１、３１３のソースに連結され、接地電圧ＶＳＳがＮＭＯＳトランジスタ３１２、３１４のソースに連結される。電源電圧ＶＤＤは、例えば、１.８Ｖでありうる。
第１内部出力信号ＤＯ１は、ＰＭＯＳトランジスタ３１１及びＮＭＯＳトランジスタ３１２のゲートに入力され、第１内部出力信号ＤＯ１の相補信号ＤＯＢ１は、ＰＭＯＳトランジスタ３１３及びＮＭＯＳトランジスタ３１４のゲートに入力される。第２内部出力信号ＤＯ２は、ＰＭＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１２との間のノードから出力される。第２内部出力信号ＤＯ２の相補信号ＤＯＢ２は、ＰＭＯＳトランジスタ３１３とＮＭＯＳトランジスタ３１４との間のノードから出力される。
【００７４】
また、図１０に示すように、メインドライバ３２０及び終端回路部３３０は、メインドライバステージ３０５を構成する。
【００７５】
メインドライバ３２０は、ドライバ制御信号Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞に応答して、第２内部出力信号ＤＯ２、ＤＯＢ２の共通モードレベル及び振幅を変更して出力信号ＤＯ３、ＤＯＢ３を出力する。出力信号ＤＯ３、ＤＯＢ３は、差動信号である。出力信号ＤＯ３、ＤＯＢ３は、ＤＱパッド３５０、３６０を介して外部装置に出力される。前記外部装置は、図１に示す第１回路ブロック１１０及び第２回路ブロッ１６０である。
【００７６】
一方、メインドライバ３２０の構造は、図４に示すメインドライバ２４０の構造と同じであるため、それについての詳細な説明は、図４のメインドライバ２４０についての説明が参照される。
【００７７】
終端回路部３３０は、終端制御信号Ｖｐ、Ｖｎ、Ｖｐｎに応答して第２内部出力信号ＤＯ２、ＤＯＢ２を伝達する信号線に供給される終端電圧を選択する。前記終端電圧は、ＶＤＤ、ＶＤＤ／２またはＶＳＳでありうる。一方、終端回路部３３０の構造は、図４に示す第２終端回路部２５０の構造と同じであるため、それについての詳細な説明は、図４の第２終端回路部２５０についての説明が参照される。
【００７８】
メインドライバステージ３０５は、外部装置の信号方式に合うようにメインドライバの電圧利得を調節して、出力信号ＤＯ３、ＤＯＢ３の共通モードレベルを移動させて出力信号の振幅を調節できる。
例えば、信号方式がＸＤＲ ＤＲＡＭで使用するＴＭＤＳである場合、メインドライバステージ３０５は、ＴＭＤＳに設定される。そして、信号方式がＤＤＲ ＤＲＡＭで使用するＨＶＤＳである場合、メインドライバステージ３０５は、ＨＶＤＳに設定される。そして、信号方式がＬＶＤＳである場合、メインドライバステージ３０５は、ＬＶＤＳに設定される。
【００７９】
従って、本発明に係る半導体装置の送信器は、半導体装置に入力されうる多様な入力信号の共通モードレベル及び振幅を検出して、入力信号に対応する共通モードレベル及び振幅を有する出力信号を出力できる。したがって、本発明に係る半導体装置の送信器と通信する外部装置は、別途の入出力回路（例えば、図１の１１８及び１２０）を必要としない。また、本発明に係る半導体装置の送信器３００は、安定した制御信号を発生させる制御回路３４０を備えるため、出力信号ＤＯ３、ＤＯＢ３は、電力ノイズに敏感ではない。
【００８０】
以上のように図面及び明細書で最良の実施形態が開示された。ここで、特定の用語が使用されたが、これは単に、本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００８１】
本発明は、半導体装置に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００８２】
【図１】一般的なマルチポートマルチメディア半導体装置を備えるシステムを示すブロックダイアグラムである。
【図２】本発明の一実施形態に係る半導体装置の送信器を示すブロックダイアグラムである。
【図３】図２に示すＤＱパッドを介して入出力されうる信号方式の一例と、それに対応する出力ドライバとを示す図面である。
【図４】図２に示すプリドライバステージ及びメインドライバステージを更に詳細に示す図面である。
【図５】図４に示すプリドライバを更に詳細に示す回路図である。
【図６】図２に示す制御回路を更に詳細に示すブロックダイアグラムである。
【図７】図６に示す第１ドライバに備えられたインバータを示す図面である。
【図８】図４に示すプリドライバステージとメインドライバステージの制御信号の組合わせの一例に対応する信号方式を示す図表である。
【図９Ａ】１０Ｇｂｐｓの速度を有する出力信号の信号方式がＴＭＤＳである場合を示すグラフである。
【図９Ｂ】１０Ｇｂｐｓの速度を有する出力信号の信号方式がＬＶＤＳである場合を示すグラフである。
【図９Ｃ】１０Ｇｂｐｓの速度を有する出力信号の信号方式がＨＶＤＳである場合を示すグラフである。
【図９Ｄ】１０Ｇｂｐｓの速度を有する出力信号の信号方式がＨ＿ＨＶＤＳ及びＬ＿ＨＶＤＳである場合を示すグラフである。
【図１０】本発明の他の実施形態に係る半導体装置の送信器を示すブロックダイアグラムである。
【図１１】図１０に示すプリドライバを更に詳細に示す回路図である。
【符号の説明】
【００８３】
２００  半導体装置の送信器
２０１  プリドライバステージ
２０３  メインドライバステージ
２１０  プリドライバ
２３０  第１終端回路部
２４０  メインドライバ
２５０  第２終端回路部
２６０  制御回路
２８０、２９０  ＤＱパッド
ＩＮ、ＩＮＢ  差動入力信号
Ｖｐｂ＜３：５＞、Ｖｎｂ＜３：５＞  第１ドライバ制御信号
Ｖｐｂ＜０：２＞、Ｖｎｂ＜０：２＞  第２ドライバ制御信号
Ｖｐｐ、Ｖｐｎ、Ｖｐｐｎ  第１終端制御信号
Ｖｐ、Ｖｎ、Ｖｐｎ  第２終端制御信号
ＤＯ１、ＤＯＢ１  第１内部出力信号
ＤＯ２、ＤＯＢ２  第２内部出力信号
ＤＯ３、ＤＯＢ３  出力信号
【図１】
2006081183.tif 000003
【図２】
2006081183.tif 000004
【図３】
2006081183.tif 000005
【図４】
2006081183.tif 000006
【図５】
2006081183.tif 000007
【図６】
2006081183.tif 000008
【図７】
2006081183.tif 000009
【図８】
2006081183.tif 000010
【図９Ａ】
2006081183.tif 000011
【図９Ｂ】
2006081183.tif 000012
【図９Ｃ】
2006081183.tif 000013
【図９Ｄ】
2006081183.tif 000014
【図１０】
2006081183.tif 000015
【図１１】
2006081183.tif 000016