(57)【要約】【課題】安価なディジタルテスタを用いて、高精度の検査を実施する。【解決手段】  ディジタル信号をアナログ信号に変換するディジタル・アナログ変換手段１２と、アナログ信号をディジタル信号に変換するアナログ・ディジタル変換手段と、前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理する高速フーリエ変換手段６と、前記ディジタル・アナログ変換手段の出力を前記アナログ・ディジタル変換手段に供給するための経路Ｔ１，Ｔ２と、前記ディジタル・アナログ変換手段にテスト信号を供給するための第１の切換え手段１１と、前記高速フーリエ変換手段の出力を取り出すための第２の切換え手段７とを具備したことを特徴とする。【選択図】      図１
2006058059.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号をアナログ信号に変換するディジタル・アナログ変換手段と、
アナログ信号をディジタル信号に変換するアナログ・ディジタル変換手段と、
前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理する高速フーリエ変換手段と、
前記ディジタル・アナログ変換手段の出力を前記アナログ・ディジタル変換手段に供給するための経路と、
前記ディジタル・アナログ変換手段にテスト信号を供給するための第１の切換え手段と、
前記高速フーリエ変換手段の出力を取り出すための第２の切換え手段とを具備したことを特徴とする半導体集積回路。
【請求項２】
前記第２の切換え手段の出力と前記テスト信号とに基づいて前記ディジタル・アナログ変換手段と前記アナログ・ディジタル変換手段との良否を判定する判定手段を更に具備したことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の切換え手段は、通常モード時には前記高速フーリエ変換手段の出力を前記ディジタル・アナログ変換手段に与え、テストモード時には前記テスト信号を前記ディジタル・アナログ変換手段に与え、
前記第２の切換え手段は、通常モード時には前記高速フーリエ変換手段の出力を所定の信号処理手段に与え、テストモード時には高速フーリエ変換手段の出力を前記判定手段に与えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記高速フーリエ変換手段は、前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理してシンボルデータを生成すると共に、シンボルデータに逆高速フーリエ変換処理してＯＦＤＭシンボルを生成して前記第１の切換え手段を介して前記ディジタル・アナログ変換手段に与える演算器によって構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記テスト信号は、外部に接続されたディジタルテスタによって供給されることを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
外部に接続されたディジタルテスタの出力に基づいて前記テスト信号を発生するディジタル波形生成手段を更に具備したことを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
前記判定手段は、外部に接続されたディジタルテスタの指示に従って、前記ディジタル・アナログ変換手段と前記アナログ・ディジタル変換手段との良否をプログラマブルに判定することを特徴とする請求項２に記載の半導体集積回路。
【請求項８】
テストモード時に、
第１の切換え手段によってディジタルのテスト信号をディジタル・アナログ変換手段に供給する手順と、
前記ディジタル・アナログ変換手段の出力をアナログ・ディジタル変換手段に供給する手順と、
前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理する高速フーリエ変換手段に供給する手順と、
前記高速フーリエ変換手段の出力を第２の切換え手段によって判定手段に供給する手順と、
前記高速フーリエ変換手段の出力と前記テスト信号との比較によって、前記ディジタル・アナログ変換手段と前記アナログ・ディジタル変換手段との良否を判定する手順とを具備したことを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＦＤＭ方式を採用した通信機器等に好適な半導体集積回路及びその検査方法に関する。
【背景技術】
【０００２】
従来、作製されたＩＣ（集積回路）については、ＩＣ検査装置（ＩＣテスタ）を用いた検査が実施されている。例えば、テスタを用いて、回路上に構成されたＡ／Ｄ変換器、Ｄ／Ａ変換器等の検査が可能である。
【０００３】
例えば特許文献１，２において、ＩＣのテストの手法が開示されている。特許文献１においては、テスト時において、検査対象となる被検査ＩＣのテスト用の端子にテスタを接続するようになっている。テスタから例えば正弦波のアナログのテスト信号を入力する。このテスト信号がＩＣ内に構成されたＡ／Ｄ変換器によってデジタル信号に変換される。変換後のディジタル値をＩＣ内に構成されたＲＡＭに書き込む。特許文献１の提案では、ＲＡＭに書き込まれた値とテスタが出力したテスト信号のディジタル値とを比較することで、Ａ／Ｄ変換器の検査を行うようになっている。
【０００４】
一方、特許文献２においては、Ａ／Ｄ変換器及びＤ／Ａ変換器の双方の検査が可能である。即ち、特許文献２においては、ＩＣ内に構成されたデジタル制御信号発生回路によってディジタルのテスト信号を発生する。このテスト信号をＩＣ内に構成されたＤ／Ａ変換に与える。更に、Ｄ／Ａ変換器の出力をＩＣ内に構成されたＡ／Ｄ変換器に与える。ＩＣ内のＣＰＵによって、デジタル制御信号発生回路からのテスト信号とＡ／Ｄ変換器からのディジタル信号とを比較することで、Ａ／Ｄ変換器とＤ／Ａ変換器の双方を同時に検査するのである。
【特許文献１】特開２００１−３５８５８６号公報
【特許文献２】特開２００３−２５８６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の提案においては、テスタとして、極めて高価なアナログ・ディジタル混載のミックスド・シグナルテスタを用意する必要があるという問題がある。
【０００６】
また、特許文献２の提案においては、構成されたＡ／Ｄ変換器とＤ／Ａ変換器の精度や、ノイズの混入によって、双方の変換器に不良がない場合でも、相互の出力に若干の誤差が生じる。従って、ＣＰＵはこの誤差を考慮して良、不良等の判定を行う必要があり、高精度の判定が不可能であるという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたものであって、安価なディジタルテスタとを用いて、高精度の検査結果を得ることができる半導体集積回路及びその検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体集積回路は、ディジタル信号をアナログ信号に変換するディジタル・アナログ変換手段と、アナログ信号をディジタル信号に変換するアナログ・ディジタル変換手段と、前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理する高速フーリエ変換手段と、前記ディジタル・アナログ変換手段の出力を前記アナログ・ディジタル変換手段に供給するための経路と、前記ディジタル・アナログ変換手段にテスト信号を供給するための第１の切換え手段と、前記高速フーリエ変換手段の出力を取り出すための第２の切換え手段とを具備したことを特徴とする。
【０００９】
このような構成によれば、ディジタル・アナログ変換手段には第１の切換え手段によってテスト信号を供給することができる。ディジタル・アナログ変換手段の出力は経路を介してアナログ・ディジタル変換手段に供給される。アナログ・ディジタル変換手段によって、テスト信号は元のディジタル信号に戻される。このディジタル信号は高速フーリエ変換手段において高速フーリエ変換処理される。これにより、アナログ・ディジタル変換手段の出力とテスト信号との比較を高精度に行うことが可能となる。この比較のために、アナログ・ディジタル変換手段の出力は、第２の切換え手段によって取り出される。こうして、ディジタルテスト信号を発生するディジタルテスタを用いた検査が可能であり、また、高速フーリエ変換処理することで、高精度の検査が可能である。
【００１０】
また、前記第２の切換え手段の出力と前記テスト信号とに基づいて前記ディジタル・アナログ変換手段と前記アナログ・ディジタル変換手段との良否を判定する判定手段を更に具備したことを特徴とする。
【００１１】
このような構成によれば、判定手段によって、第２の切換え手段の出力とテスト信号とに基づいてディジタル・アナログ変換手段とアナログ・ディジタル変換手段との良否が判定されるので、外部に接続するディジタルテスタは、テスト信号の発生機能と結果を表示する機能のみを有していればよい。
【００１２】
また、前記第１の切換え手段は、通常モード時には前記高速フーリエ変換手段の出力を前記ディジタル・アナログ変換手段に与え、テストモード時には前記テスト信号を前記ディジタル・アナログ変換手段に与え、前記第２の切換え手段は、通常モード時には前記高速フーリエ変換手段の出力を所定の信号処理手段に与え、テストモード時には高速フーリエ変換手段の出力を前記判定手段に与えることを特徴とする。
【００１３】
このような構成によれば、第１及び第２の切換え手段によって、通常モード時とテストモード時とで異なる信号をディジタル・アナログ変換手段及びアナログ・ディジタル変換手段に与えることができ、通常モード時の本来の機能を損なうことなく、内蔵された装置の検査が可能である。
【００１４】
また、前記高速フーリエ変換手段は、前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理してシンボルデータを生成すると共に、シンボルデータに逆高速フーリエ変換処理してＯＦＤＭシンボルを生成して前記第１の切換え手段を介して前記ディジタル・アナログ変換手段に与える演算器によって構成されることを特徴とする。
【００１５】
このような構成によれば、高速フーリエ変換手段は、アナログ・ディジタル変換手段の出力を高速フーリエ変換処理してシンボルデータを生成し、シンボルデータに逆高速フーリエ変換処理してＯＦＤＭシンボルを生成する。これにより、ＯＦＤＭ送受信回路については、第１及び第２の切換え手段を追加するのみで、通常のＯＦＤＭ送受信動作と検査とを実施することができる。
【００１６】
また、前記テスト信号は、外部に接続されたディジタルテスタによって供給されることを特徴とする。
【００１７】
このような構成によれば、ディジタルテスタからのディジタルテスト信号は、第１の切換え手段によって、ディジタル・アナログ変換手段に供給される。
【００１８】
また、外部に接続されたディジタルテスタの出力に基づいて前記テスト信号を発生するディジタル波形生成手段を更に具備したことを特徴とする。
【００１９】
このような構成によれば、ディジタル波形生成手段によってテスト信号が発生されるので、ディジタルテスタにおいてテスト信号を発生させる必要はなく、検査操作が容易となる。また、ディジタル波形生成手段によって、プログラマブルにテスト信号を発生させることもでき、高精度のテストが可能である。
【００２０】
また、前記判定手段は、外部に接続されたディジタルテスタの指示に従って、前記ディジタル・アナログ変換手段と前記アナログ・ディジタル変換手段との良否をプログラマブルに判定することを特徴とする。
【００２１】
このような構成によれば、外部に接続されたディジタルテスタの指示に従って、判定手段がプログラマブルに判定を行うので、ディジタルテスタの簡単な操作によって、高精度の判定が可能である。
【００２２】
また、本発明に係る半導体集積回路の検査方法は、テストモード時に、第１の切換え手段によってディジタルのテスト信号をディジタル・アナログ変換手段に供給する手順と、前記ディジタル・アナログ変換手段の出力をアナログ・ディジタル変換手段に供給する手順と、前記アナログ・ディジタル変換手段の出力を高速フーリエ変換処理する高速フーリエ変換手段に供給する手順と、前記高速フーリエ変換手段の出力を第２の切換え手段によって判定手段に供給する手順と、前記高速フーリエ変換手段の出力と前記テスト信号との比較によって、前記ディジタル・アナログ変換手段と前記アナログ・ディジタル変換手段との良否を判定する手順とを具備したことを特徴とする。
【００２３】
このような構成によれば、テストモードになると、第１の切換え手段は、ディジタルのテスト信号をディジタル・アナログ変換手段に供給する。ディジタル・アナログ変換手段によってテスト信号はアナログ信号に変換された後、経路を介してアナログ・ディジタル変換手段に供給される。アナログ・ディジタル変換手段はテスト信号を元のディジタル信号に戻して高速フーリエ変換手段に与える。高速フーリエ変換手段はディジタルに戻されたテスト信号を高速フーリエ変換処理する。第２の切換え手段は、高速フーリエ変換手段の出力を判定手段に供給する。判定手段は、高速フーリエ変換手段の出力とテスト信号との比較によって、ディジタル・アナログ変換手段とアナログ・ディジタル変換手段との良否を判定する。こうして、ディジタルのテスト信号を発生するディジタルテストを用いることで、高精度の良否判定が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る半導体集積回路を示すブロック図である。また、図２は本実施の形態におけるテストモード時の接続を示すブロック図である。本実施の形態は、近年移動体通信の分野等において採用されている直交周波数分割多重（以下、ＯＦＤＭ［orthogonal frequency division multiplex ］という）変調を採用した無線通信用ＩＣに適用したものである。
【００２５】
ＯＦＤＭは、伝送ディジタルデータを互いに直交する多数（約２５６乃至１０２４）の搬送波（以下、サブキャリアという）に分散し、夫々変調する方式である。ＯＦＤＭはマルチパス干渉の影響を受けにくいという特徴の外に、周波数利用効率が高く、また、他に妨害を与えにくいという利点も有する。
【００２６】
ＯＦＤＭの各サブキャリアはＱＰＳＫ又は多値ＱＡＭ等のシンボルデータによって変調される。この変調は逆高速フーリエ変換回路により行われ、各サブキャリアに夫々対するＮ個のシンボルデータを逆高速フーリエ変換演算することでＯＦＤＭ被変調波の１シンボル（以下、ＯＦＤＭシンボルともいう）が作成される。逆に、受信したＯＦＤＭシンボルの復調には、高速フーリエ変換回路を用いればよい。
【００２７】
本実施の形態においては、この高速フーリエ変換演算及び逆高速フーリエ変換演算を行うＦＦＴ演算器を搭載した集積回路について、ＦＦＴ演算器を利用することで、ディジタルテスタを用いて高精度の検査を可能にしたものである。
【００２８】
図１において、半導体集積回路１は、ホストＩ／Ｆ１６を介して送信データを取り込み、送信データからＯＦＤＭシンボルを作成してＲＦ（高周波）ＩＣ２に供給すると共に、ＲＦＩＣ２からのＯＦＤＭシンボルを取込み、復調して受信データを得、ホストＩ／Ｆ１６を介して出力するものである。
【００２９】
ＲＦＩＣ２は、半導体集積回路１の端子Ｔ２に接続されており、ＤＡＣ（ディジタル・アナログ変換器）１２からＯＦＤＭシンボルが与えられる。ＲＦＩＣ２は入力されたＯＦＤＭシンボルによって所定周波数のキャリアを例えば直交変調して伝送信号を得る。ＲＦＩＣ２はこの伝送信号を図示しないアンテナを介して送信するようになっている。
【００３０】
また、ＲＦＩＣ２はアンテナを介して受信した伝送信号を直交検波してＯＦＤＭシンボルを得る。ＲＦＩＣ２は半導体集積回路１の端子Ｔ１に接続されており、ＯＦＤＭシンボルを端子Ｔ１を介して半導体集積回路１のＡＤＣ（アナログ・ディジタル変換器）５に出力するようになっている。
【００３１】
ＡＤＣ５は入力されたアナログ変調信号をディジタル信号に変換してＦＦＴ演算器によって構成されるＯＦＤＭ回路６に出力する。ＯＦＤＭ回路６は、高速フーリエ変換処理及び逆高速フーリエ変換処理を行うものであり、ＡＤＣ５の出力を高速フーリエ変換処理する。これにより、ＯＦＤＭ回路６は、ＡＤＣ５からのＯＦＤＭシンボルをシンボルデータに変換する。
【００３２】
本実施の形態においてはＯＦＤＭ回路６の出力はスイッチ７に供給される。スイッチ７は端子ａがＲＸ演算回路８に接続され、端子ｂがバスＩ／Ｆ１７に接続されており、テスト制御回路２０に制御されて、ＯＦＤＭ回路６の出力を端子ａ，ｂの一方に出力する。後述するように、通常モード時には、ＯＦＤＭ回路６からのシンボルデータはスイッチ７を介してＲＸ演算回路８に与えられる。また、テストモード時には、ＯＦＤＭ回路６の出力はスイッチ７を介してバスＩ／Ｆ１７に与えられる。
【００３３】
ＲＸ演算回路８は、シンボルデータにＱＰＳＫ、ＱＡＭ等の所定の復調処理を施して、受信データを得る。この受信データはＭＡＣＩ／Ｆ９を介してバス２１に転送されるようになっている。ホストＩ／Ｆ１６は端子Ｔ３を介して図示しないデータ処理回路に接続されており、バス２１に転送された受信データをデータ処理回路に転送する。
【００３４】
また、ホストＩ／Ｆ１６はデータ処理回路から転送された送信データをバス２１に転送する。ＭＡＣＩ／Ｆ９はバス２１に転送された送信データをＴＸ演算回路１０に出力する。ＴＸ演算回路１０は送信データにＱＰＳＫ、ＱＡＭ等の所定の変調処理を施してシンボルデータを得る。このシンボルデータはＯＦＤＭ回路６に与えられる。ＯＦＤＭ回路６は入力されたシンボルデータに対して逆高速離散フーリエ変換処理を施す。これにより、ＯＦＤＭシンボルが作成されようになっている。
【００３５】
本実施の形態においては、ＯＦＤＭ回路６の出力はスイッチ１１の端子ａに供給されるようになっている。スイッチ１１は端子ａがＯＦＤＭ回路６の出力端に接続され、端子ｂがバス２１に接続されており、テスト制御回路２０に制御されて、端子ａ，ｂの一方に入力されたデータをＤＡＣ１２に出力するようになっている。ＤＡＣ１２はスイッチ１１を介して入力されたデータをアナログ信号に変換してＲＦＩＣ２に出力するようになっている。
【００３６】
テスト制御回路２０は、テスト制御端子Ｔ４に制御信号がセットされて、通常モードとテストモードとを設定する。テスト制御回路２０は、図１に示すように、通常モードがセットされると、スイッチ７，１１に端子ａを選択させ、図２に示すように、テストモードがセットされると、スイッチ７，１１に端子ｂを選択させる。
【００３７】
システム制御回路１３は、ＩＣの端子Ｔ６に接続されたデバイスとの間でデータの授受を行う。図１では、ＩＣの端子Ｔ６に外部メモリ４が接続された例を示している。この場合には、システム制御回路１３は、バス２１に転送されたデータを外部メモリ４に格納することができる。また、図２ではテストモード時における接続状態を示しており、ＩＣの端子Ｔ６にはディジタルテスタ３が接続されている。システム制御回路１３は、ディジタルテスタ３からのディジタルテスト信号をバス２１へ出力する。
【００３８】
バスＩ／Ｆ１７は、スイッチ７の端子ｂに接続されており、テストモード時には、ＯＦＤＭ回路６の出力をバス２１に転送して内部ＲＡＭ１４に供給する。内部ＲＡＭ１４は、テストモード時においてバスＩ／Ｆ１７を介してバス２１に転送されたＯＦＤＭ回路６の出力を保持する。
【００３９】
バスＩ／Ｆ１８は、スイッチ１１の端子ｂに接続されており、ディジタルテスタ３からのディジタルテスト信号をシステム制御回路１３及びバス２１を介してスイッチ１１の端子ｂに供給するようになっている。
【００４０】
ＣＰＵ１９はＩＣの各部を制御する。本実施の形態においては、テストモード時には、ＣＰＵ１９は、端子Ｔ５を介してディジタルテスタ３に接続されて、データを授受する。ＣＰＵ１９は、テストモード時には、内部ＲＡＭ１４に格納されたディジタル値とディジタルテスタ３のディジタルテスト信号に関する情報とを比較して、ＡＤＣ５とＤＡＣ１２の検査を行う。ＣＰＵ１９は検査結果を端子Ｔ５を介してディジタルテスタ３に供給するようになっている。
【００４１】
なお、テストモード時には、図２に示すように、端子Ｔ１，Ｔ２を短絡するようになっている。
【００４２】
次に、このように構成された実施の形態の動作について図２のブロック図及び図３のフローチャートを参照して説明する。
【００４３】
いま、端子Ｔ４に通常モードを指定する制御信号がセットされるものとする。この場合には、図３のステップＳ１からステップＳ１５に処理が移行して、ＯＦＤＭ回路６を用いた通常の送受信処理が行われる。即ち、テスト制御回路２０は、図１に示すように、スイッチ７，１１に端子ａを選択させる。これにより、ＯＦＤＭ回路６からのＯＦＤＭシンボルは、スイッチ１１を介してＤＡＣ１２に供給される。ＤＡＣ１２によってアナログ信号に変換されたＯＦＤＭシンボルは、端子Ｔ２を介してＲＦＩＣ２に供給されて、変調処理が施された後、アンテナを介して送信される。
【００４４】
一方、アンテナを介して受信した受信信号はＲＦＩＣ２によって復調された後、端子Ｔ１を介してＡＤＣ５に入力される。ＡＤＣ５は入力されたＯＦＤＭシンボルをディジタル信号に変換した後、ＯＦＤＭ回路６に供給する。ＯＦＤＭ回路６は入力されたＯＦＤＭシンボルを高速フーリエ変換処理して、シンボルデータを得る。このシンボルデータは、スイッチ７を介してＲＸ演算回路８に供給される。このように、通常モード時には、ＯＦＤＭ回路６を用いた通常の送受信処理が行われる。
【００４５】
次に、ＡＤＣ５及びＤＡＣ１２の検査を行うものとする。この場合には、図２に示すように、端子Ｔ１，Ｔ２を短絡し、端子Ｔ６にディジタルテスタ３を接続し、ディジタルテスタ３とＣＰＵ１９とを端子Ｔ５を介して接続する。この状態で、端子Ｔ４にテストモードを指定する制御信号をセットする。そうすると、図３のステップＳ１からステップＳ２に処理が移行して、ディジタルテスタ３はディジタルテスト信号を発生する。テスト信号としては例えば正弦波が採用される。
【００４６】
テスト信号は、バスＩ／Ｆ１８によってシステム制御回路１３及びバス２１から取込まれ、スイッチ１１の端子ｂに供給される（ステップＳ３）。テストモード時には、テスト制御回路２０によってスイッチ７，１１は端子ｂを選択している。従って、この場合には、ＤＡＣ１２にはＯＦＤＭ回路６の出力ではなく、バスＩ／Ｆ１８からのテスト信号が入力される。
【００４７】
ＤＡＣ１２は入力されたテスト信号をアナログ信号に変換する（ステップＳ４）。ＤＡＣ１２からのアナログ信号は、端子Ｔ２，Ｔ１を介してＡＤＣ５に供給される（ステップＳ５）。ＡＤＣ５はステップＳ６において、入力されたアナログ信号をディジタル信号に変換する。即ち、テスト信号はＤＡＣ１２によってアナログ信号に変換された後、ＡＤＣ５によって元のディジタル信号に戻されており、ＡＤＣ５及びＤＡＣ１２の動作が正常であれば、ＡＤＣ５の出力はテスト信号と同様の値となる。
【００４８】
本実施の形態においては、ＡＤＣ５及びＤＡＣ１２の精度及びノイズによる検出誤差を低減するために、ＯＦＤＭ回路６を利用してＡＤＣ５の出力をＦＦＴ（高速フーリエ変換）処理する（ステップＳ７）。
【００４９】
図４はこの場合のＯＦＤＭ回路６の出力を説明するためのものである。テスト信号として正弦波を採用した場合には、ＯＦＤＭ回路６の出力は、テスト信号の周波数位置ｆ０においてピークを有するパルス波形となる。ピーク位置における波形先頭のレベルＶＰがテスト信号のレベルに相当し、ピーク位置における波形の最低レベルＶＬがノイズ成分のレベルに相当する。
【００５０】
ステップＳ８において、ＯＦＤＭ回路６の出力はスイッチ７を介してバスＩ／Ｆ１７に供給され、バス２１を介して内部ＲＡＭ１４に格納される（ステップＳ９）。
【００５１】
ＣＰＵ１９はディジタルテスタ３からテスト信号が与えられており、次のステップＳ１０において、内部ＲＡＭ１４に格納されたＦＦＴ処理後のＡＤＣ５の出力とテスト信号に関する情報との比較によって、ＡＤＣ５及びＤＡＣ１２の良、不良の判定を行う。例えば、ＣＰＵ１９は、テスト信号の周波数とピーク位置との関係、レベルＶＰ，ＶＬの関係に基づいて、良否を判定する。ＣＰＵ１９は判定結果をディジタルテスタ３に転送して、図示しない画面上に判定結果を表示させる（ステップＳ１１）。
【００５２】
このように、本実施の形態においては、テスト時においてＩＣに内蔵されたＯＦＤＭ回路を利用するための経路及びスイッチを設けており、安価なディジタルテスタからのテスト信号を用いて、高精度の検査を実施することができる。
【００５３】
なお、第１の実施の形態においては、元々ＯＦＤＭ回路を内蔵したＩＣに適用した例を説明したが、ＯＦＤＭ回路を内蔵していない半導体集積回路については、ＯＦＤＭ回路並びにこのＯＦＤＭ回路への経路及びスイッチを設けることによって、ＯＦＤＭ回路を有していないＩＣにも適用することができることは明らかである。
【００５４】
図５及び図６は本発明の第２の実施の形態を示すブロック図である。図５は通常モード時における接続状態を示しており、図６はテストモード時における接続状態を示している。図５及び図６において夫々図１及び図２と同一の構成要素には同一符号を付して説明を省略する。本実施の形態はテスト信号の発生の仕方及びＡＤＣ，ＤＡＣの良、不良の判定の仕方をプログラマブルに変更可能にした例である。
【００５５】
本実施の形態の半導体集積回路３０はディジタル波形生成回路３１を付加した点が第１の実施の形態と異なる。また、本実施の形態においては、テストモード時に接続するディジタルテスタ３２はテスト信号を発生するのではなく、テスト信号を発生するためのコマンドを出力するようになっている。ＣＰＵ１９は、ディジタルテスタ３２からのコマンドに従って動作して、ディジタル波形生成回路３１を駆動する。これにより、ディジタル波形生成回路３１は、コマンドに応じたディジタルテスト信号を発生してスイッチ１１の端子ｂに供給するようになっている。なお、ディジタルテスタ３２は、ディジタル波形生成回路３１を駆動するためのプログラムをＣＰＵ１９に供給するようにしてもよい。
【００５６】
また、ディジタルテスタ３２は、ＣＰＵ１９に判定用のプログラムも供給するようになっている。ＣＰＵ１９はディジタルテスタ３２からの判定用プログラムに従って、内部ＲＡＭ１４に格納されたＦＦＴ処理後のＡＤＣ５の出力を検査して、ＡＤＣ５及びＤＡＣ１２の良否の判定を行うようになっている。
【００５７】
次に、このように構成された実施の形態の動作について説明する。
【００５８】
通常モード時の動作は第１の実施の形態と同様である。テストモード時には、図６に示すように、端子Ｔ５、Ｔ６にディジタルテスタ３２を接続し、端子Ｔ５を介してＣＰＵ１９にコマンドやプログラムを供給する。
【００５９】
ＣＰＵ１９はディジタルテスタ３２からコマンド又はプログラムを読み込んで、ディジタル波形生成回路３１を起動する。ディジタル波形生成回路３１は、ＣＰＵ１９に駆動されてディジタルテスト信号を発生する。ＣＰＵ１９の制御によって、ディジタル波形生成回路３１はプログラマブルにテスト信号を発生することができる。例えば、テスト信号の周波数及びレベルを変化させることも可能である。
【００６０】
本実施の形態においても、テスト信号はスイッチ１１を介してＤＡＣ１２に供給されてアナログ信号に変換される。そして、アナログテスト信号は、端子Ｔ２，Ｔ１を介してＡＤＣ５に供給されてディジタル信号に戻される。ＡＤＣ５によってディジタルに戻されたテスト信号はＯＦＤＭ回路６によってＦＦＴ処理され、ＦＦＴ処理後のテスト信号は、バスＩ／Ｆ１７を介して内部ＲＡＭ１４に格納される。
【００６１】
ＣＰＵ１９はディジタルテスタ３２からコマンド又はプログラムが供給されて、プログラマブルに判定を行う。例えば、ＣＰＵ１９は、民生用と産業用とで、良否の判定の基準を変更することができる。また、ＣＰＵ１９はテスト信号の周波数毎に判定の手法を変更することもできる。
【００６２】
こうして、ＣＰＵ１９は第１の実施の形態よりも一層高精度に、ＡＤＣ５及びＤＡＣ１２の良否の判定が可能である。
【００６３】
他の作用及び効果は第１の実施の形態と同様である。また、本実施の形態においては、外部からテスト信号を入力することなく、コマンド入力のみによって検査を実施することができ、ＩＣの検査が極めて容易となる。また、テスト信号の作成及び判定方法をコマンド入力によってプログラマブルに変更することができ、簡単な操作で高精度の検査が可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態に係る半導体集積回路を示すブロック図。
【図２】第１の実施の形態におけるテストモード時の接続を示すブロック図。
【図３】第１の実施の形態の動作を説明するためのフローチャート。
【図４】ＯＦＤＭ回路６の出力を説明するための波形図。
【図５】本発明の第２の実施の形態に係る半導体集積回路を示すブロック図。
【図６】第２の実施の形態におけるテストモード時の接続状態を示すブロック図。
【符号の説明】
【００６５】
１…半導体集積回路、２…ＲＦＩＣ、３…ディジタルテスタ、５…ＡＤＣ、６…ＯＦＤＭ回路、７，１１…スイッチ、８…ＲＸ演算回路、１２…ＤＡＣ、１４…内部ＲＡＭ、１７，１８…バスＩ／Ｆ、１９…ＣＰＵ、２０…テスト制御回路、Ｔ１〜Ｔ６…端子。  
【図１】
2006058059.tif 000003
【図２】
2006058059.tif 000004
【図３】
2006058059.tif 000005
【図４】
2006058059.tif 000006
【図５】
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【図６】
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