(57)【要約】【課題】  CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置におけるインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることを特徴とする半導体装置を提供する。【解決手段】  CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、ゲート電極直下おけるドレイン側の半導体基板表面近傍を低不純物濃度層とすることで、MOSトランジスタの動作において駆動能力を低下させずに、インパクトイオン化現象を低減させ、トランジスタの特性変動を低減し、高精度な半導体装置の提供が可能となる。【選択図】  図１
2006351562.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度の拡散層と、ドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高不純物濃度の拡散層とを有し、ゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層の不純物濃度がチャネル方向に沿って一様ではないMOSトランジスタからなる半導体装置。
【請求項２】
前記ゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層におけるドレイン近傍の領域の濃度は、前記MOSトランジスタが形成されるウェル領域もしくは半導体基板領域の表面近傍の濃度であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層のドレイン近傍ではない領域は、前記MOSトランジスタのウェル領域もしくは半導体基板領域と同じ導電型であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層のドレイン近傍ではない領域は、前記ゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層におけるドレイン近傍の領域よりも不純物濃度が高いことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に使用されるMOSトランジスタに関する。
【背景技術】
【０００２】
図２に従来の半導体装置の模式的断面図を示す。N型半導体基板１０１内に形成されたP-型拡散層２０１と、ゲート絶縁膜１０３を介してP-型拡散層２０１上に形成された多結晶シリコンのゲート電極１０４からなるNチャネル型MOSトランジスタ３０１(以降NMOSと表記)と、N型半導体基板１０１内に形成されたN-型拡散層２０２と、ゲート絶縁膜１０３を介してN-型拡散層２０２上に形成された多結晶シリコンのゲート電極１０４からなるPチャネル型MOSトランジスタ３０２(以降PMOSと表記)とからなる相補型MOS構造（Complementary MOS、以後CMOSと表記）で構成されている。前記NMOS３０１は、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしているかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしている低不純物濃度のN+拡散層２０４と、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしないかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしない高不純物濃度のN++拡散層２０３と、多結晶シリコンからなるゲート電極１０４とから構成されている。前記PMOS３０２は、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしているかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしている低不純物濃度のP+拡散層２０６と、ドレイン側だけがゲート電極１０４と平面的にオーバーラップしないかもしくはソースとドレインの両方がゲート電極１０４と平面的にオーバーラップしない高不純物濃度のP++拡散層２０５と、多結晶シリコンからなるゲート電極１０４とから構成されている。さらに、NMOS３０１およびPMOS３０２のゲート電極１０４直下の半導体基板表面には、閾値電圧調整用の不純物拡散層が一様に形成されている。
【特許文献１】特公平６−２０４４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の従来の構造による半導体装置において、図２のNMOS３０１について説明すると、ドレイン側のみ、もしくはソースとドレインの両方に低不純物濃度のN+拡散層２０４を形成することで、P-型拡散層２０１内をドレイン側からの空乏層がソース側に伸びることによりドレイン・ソース間が空乏層によって導通する、いわゆるパンチスルーに対する耐圧や、インパクトイオン化現象によって電子・正孔対が発生し、Ｐ-型拡散層２０１に注入された正孔により、Ｐ-型拡散層２０１の電位が上昇し、ソースとＰ-型拡散層２０１とで形成されるＰＮ接合の電位障壁が低下し、ソース〜Ｐ-型拡散層２０１〜ドレインとで形成される寄生ＮＰＮバイポーラトランジスタが導通することによる永久破壊に対する耐圧を向上させる構造を取っており、低不純物濃度であるN+拡散層２０４の不純物濃度の設定が上記耐圧に影響を与える。
【０００４】
また低不純物濃度のN+拡散層２０４の不純物濃度の設定については、図３の点線に示すように、MOSトランジスタのドレインに印加される電圧によって電流値が変動するといった現象が起きることも想定される為、半導体装置の特性変動も考慮して設定する必要がある。よって、N+拡散層２０４の不純物濃度の設定は上記耐圧を満たす条件よりもさらに、低不純物濃度化することになる。
【０００５】
しかし、低不純物濃度のソースドレインの不純物濃度をさらに低下させると、高抵抗化するのでNMOSの駆動能力は低下することとなる。半導体装置において、耐圧向上や特性変動の低減と、NMOSの駆動能力はトレードオフの関係にあり、デバイス設計が非常に困難になるという問題がある。
【０００６】
本発明は、CMOS半導体集積回路などのMOSトランジスタを含む半導体装置のインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、高駆動を維持しつつ安定した電気的特性を得る半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は次の手段を用いた。
（１）Nチャンネル型MOSトランジスタまたはPチャンネル型トランジスタを含む半導体装置において、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップする低不純物濃度を有する拡散層と、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのドレイン側もしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高不純物濃度を有する拡散層が形成され、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層の不純物濃度が一様ではない半導体装置とした。
（２）前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層におけるドレイン近傍の領域は、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのウェル領域もしくは半導体基板領域で形成されていることを特徴とする半導体装置とした。
（３）前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層のドレイン近傍ではない領域は、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのウェル領域もしくは半導体基板領域と同じ導電型であることを特徴とする半導体装置とした。
（４）前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのゲート電極直下の領域に形成されている半導体基板表面近傍の不純物拡散層のドレイン近傍ではない領域は、前記Nチャンネル型MOSトランジスタまたは前記Pチャンネル型トランジスタのゲート電極直下の領域に形成されている半導体基板表面の不純物拡散層におけるドレイン近傍の領域より、高不純物濃度である半導体装置とした。
【発明の効果】
【０００８】
以上のように、本発明では、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、ゲート電極直下おけるドレイン側の半導体基板表面近傍を低不純物濃度層とすることで、MOSトランジスタの動作において駆動能力を低下させずに、インパクトイオン化現象を低減させ、トランジスタの特性変動を低減し、高精度な半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【０００９】
【実施例】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
図１は本発明による半導体装置の第一の実施例を示す模式的断面図である。N型半導体基板１０１上のNチャンネル型MOSトランジスタ(以降NMOSと記述)３０１となる領域にPウェルとなるP-型拡散層２０１が形成されている。NMOS３０１が形成される領域における半導体基板表面には、ゲート絶縁膜１０３が形成され、NMOS３０１が形成されない領域には、素子分離１０２が形成されている。ゲート絶縁膜１０３上には、NMOS３０１のゲート電極１０４が、導電性を持たせた多結晶シリコンにより形成されている。NMOS３０１は、ソースとドレインの両方がゲート電極１０４に平面的にオーバーラップしない高不純物濃度のN++拡散層２０３が形成され、NMOS３０１は、ソースとドレインの両方がゲート電極１０４に平面的にオーバーラップをするN+型拡散層２０４を有している。また、ゲート電極１０４直下の半導体基板表面近傍の不純物濃度は一様ではなく、ドレイン端近傍を除く領域がPウェルとなるP-型拡散層２０１よりも高不純物濃度の閾値電圧調整用拡散層２０７が形成されている。閾値電圧調整用拡散層２０７は、ウェルと同じ導電型を有し、NMOS３０１では、PウェルであるP-型拡散層２０１と同じ導電型となるのでP型不純物拡散層となる。
【００１２】
次に、本発明をMOSトランジスタの動作時の特性を用いて具体的な効果を説明する。図１のNMOS３０１について説明すると、NMOS３０１のゲート電極１０４とドレインに正の電圧が印加されると、NMOS３０１は導通してドレイン・ソース間に電子が流れる。このとき、N+拡散層２０４とP-型拡散層２０１のPN接合部では印加した電圧により、空乏層が生じる。このとき、N+拡散層２０４とP-型拡散層２０１のPN接合部に生じる空乏層の幅はどの位置においても一定ではなく、ゲート電極１０４による電界の影響を受け、ゲート電極１０４直下における半導体基板表面近傍の空乏層の幅が最も狭くなる。よって、半導体基板表面近傍に生じている空乏層にかかる電界が最大となるため、インパクトイオン化現象はゲート電極１０４直下の半導体基板表面近傍にて発生するが、本発明ではドレイン端のP型拡散層を低不純物濃度のP-型拡散層２０１としているため、P-型拡散層２０１側の空乏層の幅が広がり、インパクトイオン化現象の発生を低減することができる。図２に示された従来の構造では、ゲート電極直下の半導体基板表面には閾値電圧調整用拡散層２０７が一様に注入されており、閾値電圧調整用拡散層２０７にP型を用いた場合、ゲート電極１０４直下の半導体基板表面の不純物濃度は高くなる。それにより、半導体基板表面近傍のドレイン端において、P-型拡散層２０１型の空乏層幅が伸びないことにより、インパクトイオン化現象が発生する。本発明は、前記のように閾値電圧調整用の不純物のイオン注入を、ドレイン端近傍の領域には行なわないことで、P-型拡散層２０１型側の空乏層幅を広げて、インパクトイオン化現象を低減させ、なおかつドレイン端近傍の領域を除いたゲート電極１０４直下の半導体基板表面に不純物を導入することで、NMOS３０１の閾値電圧をコントロールすることが可能となり、N+拡散層２０４の不純物濃度も低下させない為、NMOS３０１の駆動能力を維持することができる。図３の点線に示すように、インパクトイオン化現象が発生しているMOSトランジスタでは、ドレインの印加電圧の増大に対し、電流値が増大してしまうが、図１の構造を用いたMOSトランジスタでは、インパクトイオン化現象の発生を低減している為、印加電圧の増大に対して電流はフラットな特性となる。
【００１３】
本実施例ではソースおよびドレインの両方にN+型拡散層２０４がある場合について説明したが、ソース側のN+型拡散層２０４は使用される条件によっては省くことも可能であり、その場合、ソース領域は高不純物濃度のN++拡散層２０３のみから形成される。
【００１４】
上述の効果は、PMOSにおいても同様の効果があり、閾値電圧調整用不純物がウェル領域と同じ導電型を有するMOSトランジスタすべてに有効である。また、MOSトランジスタのウェルの構造やもしくはウェル形成を行なわなかったとしてもその効果に影響が無いことを言及しておく。
【００１５】
以上、本発明では、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、ゲート電極直下おけるドレイン側の半導体基板表面近傍を低不純物濃度層とすることで、MOSトランジスタの動作において駆動能力を低下させずに、インパクトイオン化現象を低減させ、トランジスタの特性変動を低減し、高精度な半導体装置の提供が可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の実施例を示す模式的断面図。
【図２】従来のCMOS半導体装置の模式的断面図
【図３】本発明の半導体装置の電気的特性を示す模式的図。
【符号の説明】
【００１７】
１０１    N型半導体基板
１０２    素子分離
１０３    ゲート絶縁膜
１０４    ゲート電極
２０１    P-型拡散層(Pwell)
２０２    N-型拡散層(Nwell)
２０３    N++型拡散層(N+S/D)
２０４    N+型拡散層(N-Offset)
２０５    P++型拡散層(P+S/D)
２０６    P+型拡散層(P-Offset)
２０７    閾値電圧調整用拡散層
３０１    Nチャンネル型MOSトランジスタ
３０２    Pチャンネル型MOSトランジスタ
【図１】
2006351562.tif 000003
【図２】
2006351562.tif 000004
【図３】
2006351562.tif 000005