(57)【要約】【課題】連続型デルタシグマ（△Σ）変調器を利用したアナログデジタル変換器において、外部クロックによるジッタの影響を少なくして精度の向上を図ることができる技術を提供する。【解決手段】帰還ループ内のデジタルアナログ（Ｄ／Ａ）変換器デコーダ１３の後段に、所定のパルス幅（Ｔｗ）を持つ単安定マルチバイブレータ１４を設ける。帰還Ｄ／Ａ（スイッチ１５）のスイッチングを、単安定マルチバイブレータ１４を用いて行うことにより、外部クロック（サンプリングクロックΦ１）のジッタの影響を減らすことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
連続型デルタシグマ変調器を利用したアナログデジタル変換器であって、
帰還ループ内のデジタルアナログ変換器デコーダの後段に、所定のパルス幅を持つ単安定マルチバイブレータを有することを特徴とするアナログデジタル変換器。
【請求項２】
請求項１記載のアナログデジタル変換器において、
前記帰還ループ内に電流源を有し、
前記電流源は、前記単安定マルチバイブレータの出力によりスイッチングされることを特徴とするアナログデジタル変換器。
【請求項３】
請求項１記載のアナログデジタル変換器において、
前記単安定マルチバイブレータは、容量と電流源と電圧源とを備え、
前記パルス幅は、前記容量の容量値、前記電流源の電流値及び前記電圧源の電圧値により定まることを特徴とするアナログデジタル変換器。
【請求項４】
請求項１記載のアナログデジタル変換器において、
前記単安定マルチバイブレータは、容量と、前記容量を充電する電流源と、前記容量の充電電圧と参照電圧との差により動作する差動スイッチとを備え、
前記パルス幅は、前記容量の容量値、前記電流源の電流値及び前記参照電圧の値により定まることを特徴とするアナログデジタル変換器。
【請求項５】
請求項１記載のアナログデジタル変換器において、
前記帰還ループ内に第１の電流源を有し、
前記第１の電流源は、前記単安定マルチバイブレータの出力によりスイッチングされ、
前記単安定マルチバイブレータは、容量と、前記容量を充電する第２の電流源と、前記容量の充電電圧と参照電圧との差により動作する差動スイッチとを備え、
前記パルス幅は、前記容量の容量値、前記第２の電流源の電流値及び前記参照電圧の値により定まることを特徴とするアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル（Ａ／Ｄ）変換器に関し、特に、連続型デルタシグマ（△Σ）変調器を利用したアナログデジタル変換器の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、デルタシグマ（△Σ）変調器においては、以下の技術が考えられる（例えば、非特許文献１及び非特許文献２参照）。
【０００３】
△Σ変調器の実現方法として、離散型と連続型がある。図６に示すように、離散型はスイッチトキャパシタ型積分器を用いた変調器である。それに対して、連続型は、図７に示すように、入力（Ｘ）にスイッチがなく、ＣＲ時定数の積分器、もしくは電流積分器によって構成される△Σ変調器である。
【非特許文献１】ジェームズ・チェリ（James A.Cherry）、“クロックジッタ・アンド・クァンタイザ・メタスタビリティ・イン・コンティニュアウスタイム・デルタシグマ・モデュレイターズ（Clock Jitter and Quantizer Metastability in Continuous-Time Delta-Sigma Modulators）”、「アイ・イ・イ・イ・トランザクションズ・オン・サーキッツ・アンド・システムズ２（IEEE Trans.on Circuits and Systems II）」、（米国）、１９９９年６月、第４６巻、第６号
【非特許文献２】サンダ・ジャーキン（Sander L.J.Gierkink）、“ア・カップルドゥ・ソウトゥートゥ・オシレータ・コンバイニング・ロウ・ジッタ・ウィドゥ・ハイ・コントロール・リニアリティ（A Coupled Sawtooth Oscillator Combining Low Jitter With High Control Linearity”、「アイ・イ・イ・イ・ジャーナル・オブ・ソリッドステート・サーキッツ（IEEE J.Solid-State Circuits）」、（米国）、２００２年６月、第３７巻、ｐ．７０２−７１０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記のような△Σ変調器の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
例えば、図７に示すように、連続型△Σ変調器はサンプリングが不要なため、入力部（Ｘ）にサンプリングスイッチがなく、低電圧化に向いている反面、帰還デジタルアナログ（Ｄ／Ａ）変換器のクロックジッタに対する感度が高く、性能を向上させることが困難であった。また、ジッタの影響を小さくするために帰還Ｄ／Ａ変換器にはノンリターンゼロ（ＮＲＺ）型のＤ／Ａ変換器を使用する。この場合、Ｄ／Ａ変換器の遷移によって積分器入力に帰還される電荷の量が変化し、結果として精度を劣化させる原因となっていた。
【０００６】
そこで、本発明の目的は、連続型デルタシグマ（△Σ）変調器を利用したアナログデジタル変換器において、クロックによるジッタの影響を少なくして精度の向上を図ることができる技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明によるアナログデジタル変換器は、帰還ループ内のデジタルアナログ変換器デコーダの後段に、所定のパルス幅を持つ単安定マルチバイブレータを設けたものである。そして、帰還Ｄ／Ａのスイッチングを、その単安定マルチバイブレータを用いて行うことにより、外部クロックのジッタの影響を減らすことができる。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１１】
外部クロックのジッタの影響を減らすことができ、アナログデジタル変換器の精度が向上する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
図１は本発明の一実施の形態によるアナログデジタル（Ａ／Ｄ）変換器の概略構成を示す図、図２は本実施の形態のＡ／Ｄ変換器において、クロックタイミングを示す図である。
【００１４】
まず、図１により、本実施の形態によるＡ／Ｄ変換器の構成の一例を説明する。本実施の形態のＡ／Ｄ変換器は、例えば、連続型デルタシグマ（△Σ）変調器を利用したアナログデジタル変換器とされ、抵抗Ｒｉｎ，ＲＤＡＣ、コンデンサＣｓ、演算増幅器１１、比較器１２、デジタルアナログ（Ｄ／Ａ）変換器デコーダ１３、単安定マルチバイブレータ１４、スイッチ１５などから構成されている。
【００１５】
抵抗Ｒｉｎの一端にアナログ入力（Ｘ）が接続され、抵抗Ｒｉｎの他端は演算増幅器１１の反転入力端子に接続されている。演算増幅器１１の非反転入力端子はＧＮＤに接続され、演算増幅器１１の反転入力端子と出力端子の間にはコンデンサＣｓが接続されている。すなわち、抵抗Ｒｉｎ、コンデンサＣｓ及び演算増幅器１１で積分回路を構成している。また、演算増幅器１１の出力は比較器１２の非反転入力に入力している。比較器１２の反転入力はＧＮＤに接続されている。比較器１２のデジタル出力（Ｙ）は帰還ループを構成するため、Ｄ／Ａ変換器デコーダ１３に入力している。また、Ｄ／Ａ変換器デコーダ１３にはサンプリングクロックΦ１が入力している。Ｄ／Ａ変換器デコーダ１３の出力ＤＡＯは単安定マルチバイブレータ１４に入力している。単安定マルチバイブレータ１４の出力Φ１Ｄはスイッチ１５に入力している。スイッチ１５には、参照電圧Ｖｒｅｆ＋，Ｖｒｅｆ−が接続されており、単安定マルチバイブレータ１４の出力Φ１Ｄによりそれぞれスイッチング（切り替えられる）ようになっている。また、スイッチ１５の出力は、抵抗ＲＤＡＣを介して演算増幅器１１の反転入力端子に入力している。そして、Ｄ／Ａ変換器デコーダ１３、単安定マルチバイブレータ１４、スイッチ１５及び抵抗ＲＤＡＣなどにより帰還ループ（帰還Ｄ／Ａ変換器）が構成されている。
【００１６】
Ｄ／Ａ変換器デコーダ１３は、比較器１２のデジタル出力（Ｙ）の値に応じて、サンプリングクロックΦ１のタイミングでＤＡＯを出力する。図８に、Ｄ／Ａ変換器デコーダ１３の構成の一例を示す。
【００１７】
単安定マルチバイブレータ１４は、Ｄ／Ａ変換器デコーダ１３の出力ＤＡＯを入力し、所定のパルス幅（Ｔｗ）を持つ信号に変換する。
【００１８】
図２に、Ｄ／Ａ変換器デコーダ１３に入力されるサンプリングクロックΦ１と、単安定マルチバイブレータ１４の出力Φ１Ｄとのタイミング関係を示す。図２に示すように、サンプリングクロックΦ１の立ち上がりのタイミングで出力Φ１Ｄが立ち上がり、出力Φ１Ｄは所定のパスル幅（Ｔｗ）を維持した後、下がる。    
【００１９】
一般に、連続系の△Σ変調器では、帰還Ｄ／Ａ変換器から積分器へ転送される電荷の量は、Ｄ／Ａ変換器出力がサンプリング毎にある基準値に戻り、次の信号に変位することで、出力波形の前値依存性の小さいＲＺ（リターンゼロ）、前の出力値と次の出力値が連続になっているＮＲＺ帰還を問わず、変換クロック周波数に依存し、ＮＲＺの場合はＱＤＡＣ＝０．５ＴＳ・Ｖｒｅｆ／ＲＤＡＣとなる。なお、ＱＤＡＣは帰還電荷量、ＴＳはサンプリングクロック周期、Ｖｒｅｆは参照電圧、ＲＤＡＣはＤ／Ａ変換器の抵抗である。
【００２０】
つまり、サンプリングクロックにジッタ△ＴＳがあると、帰還電荷量はＱＤＡＣ＝０．５（ＴＳ＋△ＴＳ）・Ｖｒｅｆ／ＲＤＡＣとなり、 Ｄ／Ａ変換器として現れる。このとき、ジッタ△ＴＳはランダムであると考えられるので、△Σ変調器出力にも同じエネルギーの白色雑音が加わることになり、結果として信号対雑音比（ＳＮＲ）を悪化させる結果となる。
【００２１】
これに対して、本発明では図１のように、Ｄ／Ａ変換器デコーダ１３の後段に、所定のパスル幅（Ｔｗ）を有する単安定マルチバイブレータ１４を設ける。そして、図２のようなパルスを帰還Ｄ／Ａ変換器のスイッチ１５に与えることにより、帰還電荷量を、外部クロック周波数に無相関な値ＱＤＡＣ＝Ｔｗ・Ｖｒｅｆ／ＲＤＡＣとし、外部クロックのジッタに対する影響をなくした。すなわち、サンプリングクロックΦ１のエッジでジッタが発生しても、単安定マルチバイブレータ１４のパルス幅（Ｔｗ）が無相関であれば、帰還Ｄ／Ａ変換器の帰還電荷量は単安定マルチバイブレータ１４のパルス幅（Ｔｗ）にのみ依存し、ジッタの影響を受けない。
【００２２】
また、本実施の形態により、連続系△Σ変調器においてもＲＺスイッチングが可能となり、Ｄ／Ａ変位時の波形の変化や、前値の出力，出力のリンギング等によるＳＮＲへの影響を小さくすることができる。
【００２３】
本実施の形態でも、単安定マルチバイブレータのジッタ成分の影響を受け、ＳＮＲを悪化させる可能性がある。そこで、次に、帰還Ｄ／Ａ変換器スイッチング法により、ジッタを低減でき、さらに抵抗変動の影響をなくすことを可能とする構成を説明する。
【００２４】
図１に示したＡ／Ｄ変換器の帰還Ｄ／Ａ変換器の後段部分は、等価的に電流源Ｉｒｅｆに置き換えられる。つまり、ＲＤＡＣはスイッチを備えた電流源に置き換えることが可能となる。図３に、図１の帰還Ｄ／Ａ変換器の後段部分を電流源Ｉｒｅｆに置き換えた場合の等価回路を示す。図４は、図３のＤ／Ａ変換器スイッチ回路１６の構成を示す回路図、図５はＤ／Ａ変換器スイッチ回路１６の信号波形を示す図である。なお、図４において、スイッチ１５の対となるスイッチの片方のみを表している。
【００２５】
図４に示すように、Ｄ／Ａ変換器スイッチ回路１６は、ＮＡＮＤゲート４１、電流積分回路４２、差動スイッチ４３，４４、電流比較器４５、ＳＲラッチ４６などから構成されている。
【００２６】
電流源Ｉｒｅｆとコモンソースを有する差動スイッチ４３において、差動スイッチのひとつの入力には参照電圧Ｖｒｅｆ、もうひとつの入力には電流源Ｉｃを有する電流積分回路４２の出力電圧（ノードｎ１）を接続する。
【００２７】
Ｄ／Ａ変換器デコーダ１３の出力ＤＡＯが“０”の時は、ノードｎ２が“１”であり、電流積分回路４２の電荷は放電され、その電圧はＧＮＤレベルとなる。またＳＲラッチ４６もリセットされ、差動スイッチ４４はＧＮＤ側に導通となる。
【００２８】
次に、Ｄ／Ａ変換器デコーダ１３の出力ＤＡＯが“０”から“１”に変位したときは、ノードｎ２が“０”となり、差動スイッチ４４がＤＡＣ−Ｏｕｔｐｕｔ側に導通となり、Ｄ／Ａ変換器スイッチ回路１６の出力（ＤＡＣ−Ｏｕｔｐｕｔ）に電流が流れる。このとき、電流積分回路４２のコンデンサＣｃにも電荷が充電され始め、ノードｎ１の電圧が上昇する。電流積分回路４２のノードｎ１の電圧が参照電圧Ｖｒｅｆを超えると、差動スイッチ４３はＤ／Ａ変換器出力に対して選択から非選択へ推移する。このとき電流比較器４５が非選択側に電流が流れたことを感知し、ＳＲラッチ４６の出力を反転させ、差動スイッチ４４を非選択側へ切り替え、電流積分回路４２をリセットする。
【００２９】
以上の動作により、このＤ／Ａ変換器スイッチ回路１６の選択する時間は、電流源ＩｃがＶｒｅｆまでノードｎ１の電荷を積分する時間と等しくなり、帰還電荷量ＱＤＡＣ＝Ｔｗ・Ｉｒｅｆ＝（Ｃｃ・Ｖｒｅｆ／Ｉｒｅｆ）・Ｉｒｅｆ＝Ｃｃ・Ｖｒｅｆとなり、見た目上、時間に対する依存性がなくなる。
【００３０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３１】
本発明は、連続型△Σ変調器を用いたＡ／Ｄ変換器について適用可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施の形態によるアナログデジタル変換器の概略構成を示す図である。
【図２】本発明の一実施の形態によるアナログデジタル変換器において、クロックタイミングを示す図である。
【図３】図１の帰還Ｄ／Ａ変換器の後段部分を電流源に置き換えた場合の等価回路を示す図である。
【図４】図３のＤ／Ａ変換器スイッチ回路の構成を示す回路図である。
【図５】図４のＤ／Ａ変換器スイッチ回路の信号波形を示す図である。
【図６】本発明の前提として検討したスイッチトキャパシタ型アナログデジタル変換器の概略構成を示す図である。
【図７】本発明の前提として検討した連続型アナログデジタル変換器の概略構成を示す図である。
【図８】図１のＤ／Ａ変換器デコーダの構成を示す回路図である。
【符号の説明】
【００３３】
１１  演算増幅器
１２  比較器
１３  デジタルアナログ（Ｄ／Ａ）変換器デコーダ
１４  単安定マルチバイブレータ
１５  スイッチ
１６  Ｄ／Ａ変換器スイッチ回路
４１  ＮＡＮＤゲート
４２  電流積分回路
４３，４４  差動スイッチ
４５  電流比較器
４６  ＳＲラッチ
８１  Ｄ−フリップフロップ
８２  インバータ
ＤＡＯ  デジタルアナログ（Ｄ／Ａ）変換器デコーダの出力
Ｃｃ，Ｃｓ  コンデンサ
Ｉｃ，Ｉｒｅｆ  電流源
ＲＤＡＣ，Ｒｉｎ  抵抗
ＴＳ  サンプリングクロック周期
Ｖｒｅｆ  参照電圧
ｎ１，ｎ２  ノード
Φ１  サンプリングクロック
Φ１Ｄ  単安定マルチバイブレータの出力  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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