(57)【要約】 【課題】  工程数の増加を可及的に抑制し、サイドエッチの進行を防止して、複数の被処理層を所望の形状に形成することができる被処理層の処理方法を提供する。【解決手段】  第１エッチング処理工程の後に、被覆処理工程を行うことによって、サイドエッチによって形成される被処理層Ａ３の側面をレジスト層１によって被覆することができる。これによって、第２エッチング処理工程において、被処理層Ａ３が前記側面からエッチングされることを防止することができる。第１エッチング処理工程と第２エッチング処理工程との間に、被覆処理工程を設けることによって、エッチング処理工程を複数回行わなくても、サイドエッチを防止することができ、少ない工数で、複数の被処理層を所望の形状に形成することができる。【選択図】      図１
2006351866.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第１エッチング処理工程と、
第１エッチング処理工程で形成された空間に臨み、第１エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する被覆処理工程と、
被覆処理工程後のレジスト層をマスクとして、等方性エッチングによって、第１エッチング処理工程でエッチング処理された被処理層と基板との間の１つまたは複数の被処理層をエッチング処理する第２エッチング処理工程とを含むことを特徴とする被処理層の処理方法。
【請求項２】
前記レジスト層は、樹脂材料を含み、
前記被覆処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする請求項１に記載の被処理層の処理方法。
【請求項３】
第１エッチング処理工程および第２エッチング処理工程では、エッチング処理する被処理層の厚み分のエッチングを行うことを特徴とする請求項１または２に記載の被処理層の処理方法。
【請求項４】
前記被覆処理工程では、前記被処理層の側面を被覆するレジスト層を延伸させて前記被処理層に隣接する被処理層の一部を被膜し、
前記膨潤処理工程では、レジスト層を膨潤させるための予め定める時間を延長することによって、前記被処理層に隣接する被処理層の一部を被膜するレジスト層の幅を拡張することを特徴とする請求項２または３に記載の被処理層の処理方法。
【請求項５】
基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第１エッチング処理工程と、
第１エッチング処理工程で形成された空間に臨み、第１エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第１被覆処理工程と、
前記第１エッチング処理工程でエッチング処理された被処理層と前記基板に隣接する被処理層との間の各被処理層に対して、被覆処理が行われたレジスト層をマスクとして、エッチング処理する第２エッチング処理工程と、第２エッチング処理工程で形成された空間に臨み、第２エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第２被覆処理工程とを、第１エッチング処理工程でエッチング処理された被処理層に近い被処理層から順次行う工程と、
被覆処理が行われたレジスト層をマスクとして、等方性エッチングによって、基板に隣接する被処理層をエッチング処理する第３エッチング処理工程とを含むことを特徴とする被処理層の処理方法。
【請求項６】
前記レジスト層は、樹脂材料を含み、
前記第１被覆処理工程および第２皮膜処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする請求項５に記載の被処理層の処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチングを用いて被処理層の一部を除去する被処理層の処理方法に関し、特に半導体装置の製造において好適に用いられる。
【背景技術】
【０００２】
従来の技術では、半導体装置の製造工程において、上下２層の被エッチング層の上に第１のレジストパターンを形成して、上層のエッチングを行った後に、第２のレジストパターンを形成して、下層のエッチングを行う微細パターン形成方法がある（たとえば特許文献１参照）。以後、レジストパターンを形成して、エッチングする工程をフォトリソグラフィ工程という。
【０００３】
半導体装置の製造工程では、半導体基板に半導体素子の回路を形成するために、成膜工程およびフォトリソグラフィ工程を繰り返し行う。この成膜工程では、積層膜、たとえば複数の層を膜厚方向に重ねた積層膜を形成する場合がある。この積層膜の各層をエッチングする場合、２つの処理方法がある。第１の処理方法は、各層毎に、前述したフォトリソグラフィ工程を行うものである。第２の処理方法は、同一のレジストパターンを用いて、各層をエッチングするものである。
【０００４】
図５は、従来の技術を用いて被処理層の一部を除去する第１の処理方法を説明するための図である。図５では、半導体基板上に積層された２つの被処理層の切断端面図を示している。半導体基板２２に形成された被処理層ｂ２４の一部、および被処理層ｂ２４に隣接して形成された被処理層ａ２３の一部を除去する場合について説明する。
【０００５】
図５（１）は、開口２５が形成されたレジスト層２１を被処理層ａ２３に積層して示す切断端面図である。第１の工程では、半導体基板２２から最も離れた被処理層ａ２３に積層して、レジスト材料を塗布し、露光および現像を行って、レジスト材料に開口２５を形成して終了する。図５（２）は、被処理層ａ２３の一部が除去された切断端面図である。第１の工程が終了すると、第２の工程に移り、被処理層ｂ２４の一表面２４ａが露出するまで被処理層ａ２３をエッチングし、エッチングが終了すると、レジスト層２１を除去する。
【０００６】
図５（３）は、被処理層ｂ２４に達する開口２７が形成され、エッチングによって露出した被処理層ａ２３の側面を被覆したレジスト層２６を示す切断端面図である。第２の工程が終了すると、第３の工程に移り、被処理層ａ２３および被処理層ｂ２４の一部に積層して、レジスト材料を塗布し、露光および現像を行って、レジスト材料に開口２７を形成して終了する。図５（４）は、被処理層ｂ２４の一部が除去された切断端面図である。第３の工程が終了すると、第４の工程に移り、半導体基板２２の一表面２２ａが露出するまで被処理層ｂ２４をエッチングし、エッチングが終了すると、レジスト層２６を除去する。図５（５）は、半導体基板２２に積層された被処理層ａ２３の一部および被処理層ｂ２４の一部が除去された切断端面図である。
【０００７】
図６は、従来の技術を用いて被処理層の一部を除去する第２の処理方法を説明するための図である。図６では、半導体基板上に積層された２つの被処理層の切断端面図を示している。半導体基板２２に形成された被処理層ｂ２４の一部、および被処理層ｂ２４に隣接して形成された被処理層ａ２３の一部を除去する場合について説明する。
【０００８】
図６（１）は、開口２５が形成されたレジスト層２１を被処理層ａ２３に積層され、被処理層ａ２３の一部が除去された切断端面図である。第１の工程では、まず被処理層ａ２３に積層して、レジスト材料を塗布し、露光および現像を行って、レジスト材料に開口２５を形成した後、被処理層ｂ２４の一表面２４ａが露出するまで被処理層ａ２３をエッチングする。
【０００９】
図６（２）は、被処理層ｂ２４の一部が除去された切断端面図である。第１の工程が終了すると、第２の工程に移り、レジスト層２１をマスクとして、半導体基板２２の一表面２２ａが露出するまで被処理層ｂ２４をエッチングし、エッチングが終了すると、レジスト層２１を除去する。図６（３）は、半導体基板２２に積層された被処理層ａ２３の一部および被処理層ｂ２４の一部が除去された切断端面図である。
【００１０】
【特許文献１】特開昭５８−４２２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述した図５に示した従来の技術による被処理層の第１の処理方法では、被処理層ａ２３に対してレジスト層２１、および被処理層ｂ２４に対してレジスト層２６をそれぞれ形成する必要がある。レジスト層を形成するためのフォトリソグラフィ工程は、工程数が多く、さらに被処理層毎にレジスト層を形成する必要があるので、被処理層の数に応じた回数のフォトリソグラフィ工程を行わなければならず、工程数が多いという問題がある。
【００１２】
前述した図６に示した従来の技術による被処理層の第２の処理方法では、被処理層ａ２３のエッチングを行った後、同じレジスト層２１をマスクとして、被処理層ａ２３に隣接する被処理層ｂ２４のエッチングが行われる。このエッチングは、半導体基板面に平行な方向へのエッチングつまりサイドエッチング（以下サイドエッチともいう）を伴うので、被処理層ｂ２４のエッチングを行うと、被処理層ｂ２４のサイドエッチにより被処理層ａ２３のエッチング端面２３ｂ下に空間が形成される。この空間により次に成膜する膜の段差部へのカバレージ性が低下するという問題がある。
【００１３】
本発明の目的は、工程数の増加を可及的に抑制し、サイドエッチの進行を防止し、カバレージ性を向上して、複数の被処理層を所望の形状に形成することができる被処理層の処理方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第１エッチング処理工程と、
第１エッチング処理工程で形成された空間に臨み、第１エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する被覆処理工程と、
被覆処理工程後のレジスト層をマスクとして、等方性エッチングによって、第１エッチング処理工程でエッチング処理された被処理層と基板との間の１つまたは複数の被処理層をエッチング処理する第２エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
【００１５】
また本発明は、前記レジスト層は、樹脂材料を含み、
前記被覆処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする。
【００１６】
また本発明は、第１エッチング処理工程および第２エッチング処理工程では、エッチング処理する被処理層の厚み分のエッチングを行うことを特徴とする。
【００１７】
また本発明は、前記被覆処理工程では、前記被処理層の側面を被覆するレジスト層を延伸させて前記被処理層に隣接する被処理層の一部を被膜し、
前記膨潤処理工程では、レジスト層を膨潤させるための予め定める時間を延長することによって、前記被処理層に隣接する被処理層の一部を被膜するレジスト層の幅を拡張することを特徴とする。
【００１８】
また本発明は、基板上に形成される複数の被処理層の表面の一部を外部に露出させて、レジスト層を形成するレジスト形成工程と、
前記レジスト形成工程において形成されたレジスト層をマスクとして、等方性エッチングによって、前記表面の一部を外部に露出させた被処理層をエッチング処理する第１エッチング処理工程と、
第１エッチング処理工程で形成された空間に臨み、第１エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第１被覆処理工程と、
前記第１エッチング処理工程でエッチング処理された被処理層と前記基板に隣接する被処理層との間の各被処理層に対して、被覆処理が行われたレジスト層をマスクとして、エッチング処理する第２エッチング処理工程と、第２エッチング処理工程で形成された空間に臨み、第２エッチング処理工程で形成された被処理層の側面を、レジスト層の一部を変形することによって被覆する第２被覆処理工程とを、第１エッチング処理工程でエッチング処理された被処理層に近い被処理層から順次行う工程と、
被覆処理が行われたレジスト層をマスクとして、等方性エッチングによって、基板に隣接する被処理層をエッチング処理する第３エッチング処理工程とを含むことを特徴とする被処理層の処理方法である。
【００１９】
また本発明は、前記レジスト層は、樹脂材料を含み、
前記第１被覆処理工程および第２皮膜処理工程は、
レジスト層に予め定める溶剤を与えて、レジスト層を膨潤させる膨潤処理工程と、
膨潤されたレジスト層を加熱処理する加熱処理工程とを含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、レジスト形成工程では、等方性エッチングによって、被処理層をエッチング処理するためのマスクとなるレジスト層が形成される。第１エッチング処理工程では、等方性エッチングによって、レジスト層をマスクとして、表面の一部が外部に露出された被処理層をエッチング処理すると、サイドエッチによってレジスト層が当接している被処理層の一部も除去される。第１エッチング処理工程の後に、被覆処理工程を行うことによって、第１エッチング処理工程で形成された空間に臨み、サイドエッチによって形成された被処理層の側面を、レジスト層を変形させることによって被覆する。前記被処理層の側面をレジスト層で被覆することによって、第２エッチング処理工程において、前記被処理層が側面からエッチングされることが防止される。すなわちレジスト層によって、厚み方向に垂直な方向への前記被処理層に対するエッチングの進行を防止することができる。サイドエッチによって形成される前記被処理層の側面とは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む前記被処理層の端面である。
【００２１】
さらに、第１エッチング処理工程と第２エッチング処理工程との間に、被覆処理工程を設けることによって、レジスト形成工程を複数回行わなくても、サイドエッチの進行を防止することができ、複数の被処理層を少ない工程数で所望の形状に形成することができる。このような被処理層の処理方法を、たとえば半導体装置の製造に用いることによって、製造工程数を低減することができ、これによって半導体装置の生産性を向上することができるとともに、半導体装置の製造コストを低減することができる。
【００２２】
また本発明によれば、膨潤処理工程で、レジスト層に溶剤を与えて膨潤させる。つまり溶剤に触れた部分のレジスト層は体積が膨張するが、被処理層と接触している部分のレジスト層は溶剤に触れないので体積は膨張しない。したがって、サイドエッチによって被処理層が除去された部分に形成されているレジスト層を、サイドエッチによって形成される被処理層の側面に沿うように配置することができる。加熱処理工程では、膨潤処理工程で膨潤させたレジスト層を加熱して、溶剤を揮発させ、レジスト層を被処理層に密着させる。レジスト層を形成するレジスト形成工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト形成工程を複数行うのではなく、膨潤処理工程および加熱処理工程というレジスト形成工程に比較して容易な工程を複数行うことによって、歩留まりを向上することができる。
【００２３】
また本発明によれば、第１エッチング処理工程および第２エッチング処理工程で、エッチング処理する被処理層の厚さ分のエッチングを行うので、第１被処理層および第２被処理層に形成されるサイドエッチ量を最小限にすることができる。
【００２４】
また本発明によれば、膨潤処理工程では、レジスト層を膨潤させる予め定める時間を延長することによって、サイドエッチによって形成された被処理層の側面を被覆するレジスト層が延伸して、前記被処理層に隣接する被処理層に接する面の幅を拡張するので、エッチングによって形成された被処理層の側面と、エッチングによって形成された前記被処理層に隣接する被処理層の側面との間に所定の段差を形成することができる。したがって、エッチングによって一部が除去された各被処理層にわたって配線される導線のステップカバレージを改善することができる。
【００２５】
また本発明によれば、第２エッチング処理工程および第２被覆処理工程を、第１エッチング処理工程でエッチング処理された被処理層と基板に隣接する被処理層との間の各被処理層に対して、繰り返すことによって、３層以上の被処理層に対して各被処理層の一部を除去する場合に、レジスト形成工程を各被処理層に対応させて複数回繰り返す必要がなく、すでにエッチングによって一部が除去された被処理層がオーバーエッチされることを防止することができ、各被処理層を所望の形状に形成することができる。
【００２６】
また本発明によれば、膨潤処理工程で、レジスト層に溶剤を与えて膨潤させることによって、サイドエッチによって被処理層が除去された部分に形成されているレジスト層を、サイドエッチによって形成される被処理層の側面に沿うように配置する。加熱処理工程では、膨潤処理工程で膨潤させたレジスト層を加熱して、溶剤を揮発させ、レジスト層を被処理層に密着させる。レジスト層を形成するレジスト形成工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト形成工程を複数行うのではなく、膨潤処理工程および加熱処理工程というレジスト形成工程に比較して容易な工程を複数行うことによって、歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２７】
図１および図２は、本発明の実施の一形態である被処理層の処理方法を示すフローチャートである。図３は、被処理層の処理方法によって、半導体基板上に形成された３つの被処理層を処理する工程を説明するための図である。本実施の形態の被処理層の処理方法は、半導体装置の製造工程において特に好適に用いられ、たとえばトランジスタなどを含む半導体素子を形成するために、半導体層に不純物を添加する拡散工程の前処理であって、半導体基板２上に形成された絶縁膜としての酸化膜などを含む積層された各被処理層の一部を除去するために用いられる。被処理層Ａ３、被処理層Ｂ４、および被処理層Ｃ５が積層される半導体基板２の厚み方向の一表面部には、所定の回路、回路素子、および回路素子の一部の少なくともいずれか１つが形成されていてもよい。
【００２８】
まず半導体基板２から最も離れた被処理層Ａ３、被処理層Ａ３に隣接する被処理層Ｂ４、および被処理層Ｂ４に隣接する被処理層Ｃ５が積層される半導体基板２上において、半導体基板２の一表面２ａが露出するように、各被処理層の一部を除去する場合について説明する。各被処理層の厚みは略均一である。
【００２９】
半導体基板２は、たとえばシリコン（Ｓｉ）基板および厚み方向の一表面上に化合物半導体からなる半導体層が形成されたガラス基板などを含む。各被処理層は、たとえばシリコン酸化膜（ＳｉＯ）などの酸化膜を含み、各被処理層はそれぞれ単一の膜によって形成されている。
【００３０】
被処理層の一部を除去する処理を開始すると、図１に示したフローチャートのステップＳ１に移る。ステップＳ１は、レジスト形成工程である。レジスト形成工程では、半導体基板２から最も離れた被処理層Ａ３の一表面３ａが外部に露出するように、被処理層Ａ３に積層してレジスト層１を形成する。
【００３１】
図３（１）は、レジスト形成工程終了後の被処理層Ａ３、被処理層Ｂ４、被処理層Ｃ５、およびレジスト層１が形成された半導体基板２の切断端面図である。レジスト形成工程では、まずスピンコータなどを用いて、被処理層Ａ３の一表面３ａ上に、レジスト材を塗布する。その後、レジスト材を露光し、現像することによって、所定の部分に開口６が形成されるレジスト層１を形成する。レジスト層１に形成される開口６から、被処理層Ａ３の一表面３ａの一部が外部に露出する。開口６は、半導体基板２の一表面３ａに臨む側から見た形状が、たとえば略丸形状、略楕円形状、および略長方形状のいずれであってもよい。
【００３２】
前記レジスト材は、少なくとも樹脂材料を含むフォトレジストであり、本実施の形態では、レジスト材をゴム系ネガレジストとしている。したがって、開口６を形成する部分を除く部分のレジスト材を露光して、現像することによって、レジスト層１が形成される。
【００３３】
ステップＳ１が終了すると、ステップＳ２に移る。ステップＳ２は、第１エッチング処理工程である。
【００３４】
図３（２）は、第１エッチング処理工程終了後の被処理層Ａ３の一部が除去された切断端面図である。レジスト形成工程が終了すると、第１エッチング処理工程において、レジスト層１をマスクとして、等方性エッチング、すなわちサイドエッチを伴うエッチングによって、被処理層Ａ３の一部を除去する。ここでは、被処理層Ａ３の厚さ分のエッチング、つまり被処理層Ｂ４の一表面４ａが露出するまでエッチングを行う。被処理層Ａ３に対するエッチングにおいて、被処理層Ａ３の厚み方向、および厚み方向に垂直な方向で、レジスト層１の開口６に臨む開口端面１ｂから、サイドエッチの進行方向へのエッチング量は略等しい。
【００３５】
本実施の形態において、エッチングは、ウェットエッチングであってもよく、ドライエッチングであってもよい。エッチングは、サイドエッチを伴うエッチングであればよい。
【００３６】
第１エッチング処理工程では、サイドエッチによって、第１エッチング処理工程を行う前にレジスト層１が当接していた部分の被処理層Ａ３も除去される。サイドエッチによって形成される被処理層Ａ３の第１側面３ｂは、レジスト層１から離反するにつれて、つまり被処理層Ｂ４に近づくにつれて、厚み方向に延びる開口６の中心軸線に近接する方向に傾斜する。前記サイドエッチによって形成される被処理層Ａ３の第１側面３ｂとは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層Ａ３の端面である。
【００３７】
第１エッチング処理によって、被処理層Ａ３には、凹所７が形成される。第１エッチング処理では、被処理層Ａ３において、エッチングによって形成される凹所７の開口端９と、レジスト層１の開口端面１ｂとの距離Ｗ１は、凹所７の開口端９から被処理層Ｂ４への第１側面３ｂの長さＷ２と略等しくなるようにしている。被処理層Ｂ４に近接する凹所７の第１側面３ｂの端は、レジスト層１の開口端面１ｂよりも厚み方向に延びる開口６の中心軸線から離反する方向に退避して形成される。
【００３８】
ステップＳ２が終了すると、ステップＳ３に移る。ステップＳ３は、被覆処理工程である。
【００３９】
図３（３）は、被覆処理工程終了後のレジスト層１を示す切断端面図である。第１エッチング処理工程が終了すると、被覆処理工程において、サイドエッチによって形成された被処理層Ａ３の第１側面３ｂを、レジスト層１によって被覆する。
【００４０】
図２は、被覆処理工程の詳細を示すフローチャートである。被覆処理工程は、膨潤処理工程と加熱処理工程とを含む。図１に示したフローチャートのステップＳ２からステップＳ３に移ると、サブフローである図２のフローチャートのステップＴ１に移る。
【００４１】
ステップＴ１は、膨潤処理工程である。膨潤処理工程では、レジスト層１に溶剤を与えて膨潤させる。これによって、レジスト層１のうち、サイドエッチによって除去された部分の被処理層Ａ３上に形成さているレジスト層１の開口端部８、換言すれば、エッチングによって形成された凹所７の上方に突出しているレジスト層１の開口端部８を、前記サイドエッチによって形成される被処理層Ａ３の第１側面３ｂに沿うように配置させることができる。レジスト層１に所定の溶剤を与えるとは、レジスト層１が形成された半導体基板２を、溶剤に予め定める時間ｔ１浸漬させる。前記予め定める時間ｔ１は、たとえば１秒〜６０秒に選ばれる。所定の溶剤は、たとえば脂肪族炭化水素および酢酸ブチルなどを含む。
【００４２】
ステップＴ１の処理が終了すると、ステップＴ２に移る。ステップＴ２は、加熱処理工程である。加熱処理工程では、膨潤処理工程が終了した後に、膨潤されたレジスト層１を加熱する。レジスト層１の加熱は、たとえばレジスト層１が形成された半導体基板２を、加熱炉内に搬入して、過熱する。レジスト層１の加熱温度は、たとえば摂氏６０度以上摂氏２００度未満の範囲の温度であり、かつレジスト層１に影響を及ぼさない範囲の温度が選ばれる。たとえば摂氏６０度未満の加熱温度で過熱する場合、溶剤が揮発してレジスト層１が固着するまでの時間が長くなってしまい、生産性が低下する。あるいは摂氏２００度以上の加熱温度で過熱する場合、溶剤が揮発してレジスト層１が固着するまでの時間を短くすることはできるが、高温で加熱するのでレジスト層１が劣化してしまうおそれがある。したがって、加熱温度を摂氏６０度以上２００度未満とすることによって、処理時間の長時間化を防止するとともに、レジスト層１の劣化を回避することできる。加熱時間は、加熱温度にも依存するが、たとえばホットプレートによるベークでは概ね３０秒である。
【００４３】
被覆処理工程によって、レジスト層１の開口端部８が凹所７の第１側面３ｂに当接して密着し、開口端部８が延伸したレジスト層１の部分が被処理層Ｂ４の一表面４ａの一部に当接して密着する。したがって、レジスト層１の開口端部１０は、被処理層Ｂ４に近接する方向に傾斜する。被覆処理工程終了後の被処理層Ｂ４の一表面４ａにおけるレジスト層１の開口端部１０間の間隔Ｗ４は、凹所７の底面の幅より小さく選ばれ、かつ被覆処理工程の直前のレジスト層１の開口端面１ｂ間の間隔Ｗ３と略等しいか、あるいは間隔Ｗ３よりも小さくなるように選ばれる。
【００４４】
ステップＴ２が終了すると、被覆処理工程を終了して、図１に示したフローチャートのステップＳ４に移る。
【００４５】
ステップＳ４では、次にエッチングを行う被処理層が最終の被処理層か否かを判断する。ステップＳ４において、次にエッチングを行う被処理層が最終の被処理層であると判断すると、ステップＳ５に移り、次にエッチングを行う被処理層が最終の被処理層でないと判断するとステップＳ２に戻る。図３に示した例では、最終の被処理層は、半導体基板２に隣接する被処理層である。次にエッチングを行う被処理層は、３層ある被処理層のうちの第２番目の被処理層Ｂ４であるので、ステップＳ２に戻る。
【００４６】
図３（４）は、２回目の第１エッチング処理工程終了後の被処理層Ｂ４の一部が除去された切断端面図である。２回目の第１エッチング処理工程においては、被処理層Ａ３の第１側面３ｂに対して被覆処理が行われたレジスト層１をマスクとして、サイドエッチを伴うエッチングによって、被処理層Ｂ４の一部を除去する。ここでは、被処理層Ｂ４の厚さ分のエッチング、つまり被処理層Ｃ５の一表面５ａが露出するまでエッチングを行う。被処理層Ｂ４に対するエッチングにおいて、被処理層Ｂ４の厚み方向、および厚み方向に垂直な方向で、レジスト層１の開口６に臨む開口端部１０の先端から、サイドエッチの進行方向へのエッチング量は略等しい。このとき、被処理層Ａ３の第１側面３ｂにレジスト層１が密着して覆われているので、被処理層Ａ３に対するサイドエッチは進行しない。
【００４７】
２回目の第１エッチング処理工程では、１回目の第１エッチング処理工程と同様に、サイドエッチによって、２回目の第１のエッチング処理を行う前に被処理層Ａ３が当接していた部分の被処理層Ｂ４も除去される。２回目の第１エッチング処理工程におけるサイドエッチによって形成される被処理層Ｂ４の第２側面４ｂは、被処理層Ｃ５から離反するにつれて、つまり被処理層Ａ３に近接するにつれて、厚み方向に延びる開口６の中心軸線から離反する方向に傾斜し、１回目の第１エッチング処理工程で形成された被処理層Ａ３の第１側面３ｂに連なる。前記サイドエッチによって形成される被処理層Ｂ４の第２側面４ｂとは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層Ｂ４の端面である。
【００４８】
２回目の第１エッチング処理によって、被処理層Ｂ４には、凹所１１が形成される。凹所１１の底面は、被処理層Ｃ５の一表面５ａの一部である。２回目の第１エッチング処理では、被処理層Ｂ４において、レジスト層１の、前記２回目の第１エッチング処理によって形成される凹所１１の開口端１２と、レジスト層１の開口端部１０の先端１３との距離Ｗ５は、凹所１１の開口端１２から被処理層Ｃ５への第２側面４ｂの長さＷ６と略等しくなるようにしている。被処理層Ｃ５に近接する凹所１１の第２側面４ｂの端は、レジスト層１の開口端部１０の先端よりも厚み方向に延びる開口６の中心軸線から離反する方向に退避して形成される。
【００４９】
ステップＳ２において、２回目の第１エッチング処理工程が終了すると、ステップＳ３に移り、２回目の被覆処理工程を行う。
【００５０】
図３（５）は、２回目の被覆処理工程終了後のレジスト層１を示す切断端面図である。２回目の第１エッチング処理工程が終了すると、２回目の被覆処理工程において、２回目の第１エッチング処理工程におけるサイドエッチによって形成された被処理層Ｂ４の第２側面４ｂを、レジスト層１によって被覆する。２回目の被覆処理工程も、図２に示したフローチャートと同様な処理を行う。
【００５１】
被覆処理工程によって、被処理層Ｂ４では、レジスト層１の開口端部１０が凹所１１の第２側面４ｂに当接して密着し、開口端部１０が延伸したレジスト層１の部分が被処理層Ｃ５の一表面５ａの一部に当接し密着する。したがって、レジスト層１の開口端部１４は、被処理層Ｃ５に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、２回目の被覆処理工程終了後の被処理層Ｃ５の一表面５ａにおけるレジスト層１の開口端部１４間の間隔Ｗ７は、凹所１１の底面の幅よりも小さく選ばれ、２回目の被覆処理工程の直前のレジスト層１の開口端部１０間の間隔Ｗ４と略等しいか、あるいは間隔Ｗ４よりも小さくなるように選ばれる。
【００５２】
ステップＳ３の処理が終了すると、再びステップＳ４に移る。ここでは、次にエッチングを行う被処理層が最終の被処理層Ｃ５であるので、ステップＳ５に移る。ステップＳ５は、第２エッチング処理工程である。
【００５３】
図３（６）は、第２エッチング処理工程終了後の被処理層Ｃ５の一部が除去された切断端面図である。第２エッチング処理工程では、被処理層Ｂ４の第２側面４ｂに対して被覆処理が行われたレジスト層１をマスクにして、サイドエッチを伴うエッチングによって、被処理層Ｃ５の一部を除去する。ここでは、被処理層Ｃ５の厚さ分のエッチング、つまり半導体基板２の一表面２ａが露出するまでエッチングを行う。第２エッチング処理におけるエッチングは、ウェットエッチングであってもドライエッチングであってもよい。被処理層Ａ３の第１側面３ｂおよび被処理層Ｂ４の第２側面４ｂは、レジスト層１に被覆されており、サイドエッチは進行しない。
【００５４】
第２エッチング処理工程においても、第１エッチング処理工程と同様に、サイドエッチによって、第２エッチング処理を行う前にレジスト層１が当接していた部分の被処理層Ｃ５も除去される。第２エッチング処理工程におけるサイドエッチによって形成される被処理層Ｃ５の第３側面５ｂは、半導体基板２から離反するにつれて、つまり被処理層Ｂ４に近接するにつれて、厚み方向に延びる開口６の中心軸線から離反する方向に傾斜し、２回目の第１エッチング処理によって形成された被処理層Ｂ４の第２側面４ｂに連なる。
【００５５】
ステップＳ５の処理を終了すると、ステップＳ６に移る。ステップＳ６は、レジスト除去工程である。ステップＳ６では、レジスト層１を除去して、被処理層Ａ３の一部、被処理層Ｂ４の一部、および被処理層Ｃ５の一部を除去する処理を終了する。
【００５６】
図３（７）は、レジスト除去工程終了後の被処理層Ａ３〜被処理層Ｃ５が形成された半導体基板２の切断端面図である。レジスト層１を除去すると、被処理層Ａ３および被処理層Ｂ４のサイドエッチが抑制された状態で、一部が除去された被処理層Ａ３、一部が除去された被処理層Ｂ４、および一部が除去された被処理層Ｃ５を形成することができる。
【００５７】
以上のように、フォトリソグラフィを用いてレジスト層を形成する工程は、レジスト形成工程だけであり、第１エッチング処理工程と第２エッチング処理工程との間に、被膜処理工程を設けることによって、レジスト処理工程を複数回行わなくても、サイドエッチの進行を防止することができる。したがって、所望の形状の複数の被処理層を、少ない工程数で形成することができるとともに、先にエッチング処理を行った被処理層のサイドエッチの進行を防止することがきる。
【００５８】
特に、半導体装置を製造する場合、被処理層の一部を除去し、半導体基板２の一表面２ａを精度よく露出させる必要があるが、前記被処理層の処理方法を用いることによって、複数の被処理層に対して、各被処理層の一部を除去し、半導体基板２の一表面２ａを精度よく露出させることができるので、半導体装置を製造するときの歩留まりを向上させることができる。さらに半導体装置の製造工程数を低減することができるので、これによって半導体装置の生産性を向上することができるとともに、半導体装置の製造コストを低減することができる。さらにまた、レジスト形成工程は、レジスト材の積層工程、露光工程、および現像工程を含むので、このようなレジスト形成工程を複数回行うのではなく、膨潤処理工程および加熱処理工程というレジスト形成工程に比較して容易な工程によって、各被処理層の一部を除去するので、各被処理層の一部を除去する作業を簡略化することができる。
【００５９】
さらに、複数の被処理層に対して、すでにエッチングが行われた被処理層の側面はレジスト層で被覆して、各被処理層の厚み分のみエッチングを行うので、各被処理層のサイドエッチ量を最小限にすることができる。
【００６０】
本実施の形態では、３つの被処理層が形成された半導体基板２について、各被処理層の一部を除去したが、２つの被処理層の各被処理層の一部を除去する場合、および４つ以上の被処理層の各被処理層の一部を除去する場合についても、ステップＳ２およびステップＳ３を繰り返す回数を、被処理層の数に応じて変化させることによって、処理することができる。
【００６１】
前述した被処理層の処理方法において、図１および図２に示したフローチャートのステップＳ２の第１エッチング処理工程におけるエッチング処理、およびステップＳ３に含まれる膨潤処理工程における浸漬時間、および加熱処理工程における加熱温度および過熱時間を調整することによって、半導体基板２に形成される各被処理層の一部を除去して、各被処理層間に段差を有する後述するエッチング端面１８を形成することができる。
【００６２】
図４は、前述した被処理層の処理方法によって半導体基板２上に形成される２つの被処理層間に所定の段差を有するエッチング端面１８を形成する工程を説明するための図である。図３に示した構成と同じ構成には、同一の参照符号を付して、その説明を省略する。
【００６３】
被処理層の一部を除去する処理を開始すると、図１に示したフローチャートのステップＳ１に移る。ステップＳ１は、レジスト形成工程である。
【００６４】
図４（１）は、レジスト形成工程終了後の被処理層Ａ３、被処理層Ｂ４、およびレジスト層１が形成された半導体基板２の切断端面図である。レジスト形成工程において、被処理層Ａ３の一表面３ａの一部が露出するように、被処理層Ａ３に積層してレジスト層１を形成する。レジスト層１の形成方法は、前述したとおりである。
【００６５】
ステップＳ１が終了すると、ステップＳ２に移る。ステップＳ２は、第１エッチング処理工程である。
【００６６】
図４（２）は、第１エッチング処理工程終了後の被処理層Ａ３の一部が除去された切断端面図である。レジスト形成工程が終了すると、第１エッチング処理工程において、レジスト層１をマスクとして、サイドエッチを伴うエッチングによって、被処理層Ａ３の一部を除去する。ここでは、エッチングによって被処理層Ａ３の厚さ分、つまり被処理層Ｂ４の一表面４ａが露出するまで、エッチング時間およびエッチング液あるいはエッチングガスの少なくともいずれかを調節してエッチングを行う。
【００６７】
第１エッチング処理工程では、サイドエッチによって、第１エッチング処理を行う前にレジスト層１が当接していた部分の被処理層Ａ３も除去される。サイドエッチによって形成される被処理層Ａ３の第４側面３ｃは、レジスト層１から離反するにつれて、厚さ方向に延びる開口６の中心軸線に近接する方向に傾斜する。前記サイドエッチによって形成される被処理層Ａ３の第４側面３ｃとは、エッチングによって形成される空間に、厚み方向に垂直な方向から臨む被処理層Ａ３の端面である。
【００６８】
第１エッチング処理によって、被処理層Ａ３に凹所１５が形成される。第１エッチング処理では、レジスト層１の、被処理層Ａ３に形成される凹所１５の開口端１６とレジスト層１の開口端面１ｂとの距離Ｗ１１は、凹所１５の開口端１６から被処理層Ｂ４までの第４側面３ｃの長さＷ１２よりも長くなるようにしている。被処理層Ｂ４に近接する第４側面３ｃの端は、レジスト層１の開口端面１ｂよりも厚み方向に延びる開口６の中心軸線から離反する方向に退避して形成される。
【００６９】
ステップＳ２での第１エッチング処理工程が終了すると、ステップＳ３で、被覆処理工程を実施する。
【００７０】
図４（３）は、被覆処理工程終了後のレジスト層１を示す切断端面図である。第１エッチング処理工程が終了すると、被覆処理工程において、サイドエッチによって形成された被処理層Ａ３の第４側面３ｃおよび被処理層Ｂ４の一表面４ａの一部をレジスト層１によって被覆する。
【００７１】
被覆処理工程によって、レジスト層１の開口端部が凹所１５の第４側面３ｃに当接して密着し、開口端部が延伸したレジスト層１の部分が被処理層Ｂ４の一表面４ａの一部に当接して密着する。したがって、レジスト層１の開口端部１７は、被処理層Ｂ４に近接する方向に傾斜する。厚み方向に垂直な所定の方向において、レジスト層１の開口端部１７間の間隔Ｗ１３は、凹所１５の底面の幅よりも小さく選ばれ、レジスト層１は、被処理層Ｂ４と第４側面３ｃとが連なる部分から、被処理層Ｂ４の一表面４ａの所定の領域を覆う。被処理層Ｂ４と第４側面３ｃとが連なる部分から、レジスト層１の開口端部１７の先端までの距離Ｗ１４は、被覆処理工程に含まれる膨潤処理工程での浸漬時間を延長することによって、たとえば図３（３）で示した予め定める時間ｔ１を延長することによって、図３（３）に示した被処理層Ｂ４と第１側面３ｂとが連なる部分からレジスト層１の開口端部１０の先端までの距離Ｗ７より拡張することができる。このとき、加熱処理工程での過熱温度および過熱時間を、浸漬時間に応じて調整する必要がある。
【００７２】
被覆処理工程が終了すると、ステップＳ４に進み、次にエッチングを行う被処理層が最終の被処理層か否かを判断する。ここでは、被処理層Ｂ４が最後の被処理層であるので、ステップＳ５に移る。
【００７３】
図４（４）は、第２エッチング処理工程終了後の被処理層Ｂ４の一部が除去された切断端面図である。第２エッチング処理工程では、被処理層Ａ３の第４側面３ｃに対して被覆が行われたレジスト層１をマスクにして、サイドエッチを伴うエッチングによって、被処理層Ｂ４の厚さ分、つまり半導体基板２の一表面２ａが露出するまで、被処理層Ｂ４のエッチングを行う。ここで、サイドエッチによって形成される被処理層Ｂ４の第５側面４ｃが、第１エッチング処理によって形成された被処理層Ａ３の第４側面３ｃに、被処理層Ｂ４の一表面４ａの一部であって、レジスト層１の開口端部１７によって当接されている部分４ｄを介して連なるようにする。被処理層Ｂ４の第５側面４ｃは、半導体基板２の一表面２ａに近接するにつれて、厚み方向に延びる開口６の中心軸線に近接する方向に傾斜する。
【００７４】
ステップＳ５での第２エッチング処理工程を終了すると、ステップＳ６に移る。ステップＳ６は、レジスト除去工程である。
【００７５】
図４（５）は、レジスト除去工程終了後の被処理層Ａ３および被処理層Ｂ４が形成された半導体基板２の切断端面図である。レジスト層１を除去すると、第４側面３ｃ、被処理層Ｂ４の一表面４ａの一部４ｄ、および第５側面４ｃを含み、これらによって所定の段差を有するエッチング端面１８が形成された被処理層Ａ３および被処理層Ｂ４が得られる。
【００７６】
このように、被処理層Ａ３の一部および被処理層Ｂ４の一部を除去して、所定の段差を有するエッチング端面１８を有する２つの被処理層を形成することによって、半導体基板２と、半導体基板２から最も離反する被処理層Ａ３の一表面３ａとにわたって、第４側面３ｃ、被処理層Ｂ４の一表面４ａの一部４ｄ、および第５端面４ｃを含むエッチング端面１８に沿って、たとえば金属からなる導線、すなわち半導体装置における回路の配線を形成することによって、配線が形成される部分で急激に被処理層の形状が変化することを防止することができる。すなわち、この配線のステップカバレージを改善することができる。さらにレジスト形成工程を複数回行わなくても、第１エッチング処理工程と第２エッチング処理工程との間に、被覆処理工程および加熱処理工程を設けるだけで、複数回のエッチングを行うことによって発生するサイドエッチを抑制することができる。したがって、前記所定の段差を有するエッチング端面１８を形成するための工程の工程数を可及的に低減することができる。
【００７７】
３層以上の被処理層に対して、被処理層の一部を除去して、所定の段差を有するエッチング端面１８を形成する場合であっても、第１エッチング処理工程および被覆処理工程を被処理層の数に応じた回数繰り返して行うことによって、複数段の段差を有するエッチング端面を形成することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の一形態である被処理層の処理方法を示すフローチャートである。
【図２】被覆処理工程の詳細を示すフローチャートである。
【図３】被処理層の処理方法によって、半導体基板上に形成された３つの被処理層を処理する工程を説明するための図である。
【図４】前述した被処理層の処理方法によって半導体基板２上に形成される２つの被処理層間に所定の段差を有するエッチング端面１８を形成する工程を説明するための図である。
【図５】従来の技術を用いて被処理層の一部を除去する第１の処理方法を説明するための図である。
【図６】従来の技術を用いて被処理層の一部を除去する第２の処理方法を説明するための図である。
【符号の説明】
【００７９】
１，２１  レジスト層
２，２２  半導体基板
３〜５，２３，２４  被処理層
【図１】
2006351866.tif 000003
【図２】
2006351866.tif 000004
【図３】
2006351866.tif 000005
【図４】
2006351866.tif 000006
【図５】
2006351866.tif 000007
【図６】
2006351866.tif 000008