(57)【要約】  【課題】  半導体製造工程途中のウエハを検査する技術として、容量の小さいパターンを含むウエハのショートおよびリークを検出する欠陥検査技術を提供する。  【解決手段】  容量の小さいパターンを含むウエハに対して、所定量の電子ビームを照射して、容量の小さいパターン部分に電荷が蓄積されるような極性に帯電させる工程と、パターンの帯電電圧が平衡状態に達する前にパターンから放出された二次電子画像を取得する工程と、検出された前記二次電子信号を基にして電位コントラスト信号を取得する工程と、ウエハ上の第１、第２の領域から得た電位コントラスト信号を比較して、上記パターンの容量の相違を検出してウエハを検査する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路パターンが形成された基板表面の第１の領域と第２の領域に電子線を照射する工程と、前記電子線の照射により前記パターンの帯電電圧が平衡状態に達する前に前記基板から放出された二次電子を検出する工程と、検出された前記２次電子を基に電位コントラスト信号を取得する工程と、前記第１と第２の領域で得られた電位コントラスト信号を比較して前記回路パターンの容量の相違を検出して欠陥を検出することを特徴とすることを特徴とする欠陥検査方法。
【請求項２】
請求項１に記載の検査方法において、１０−１４Ｆ以下の容量が含まれる回路パターンに対して前記検査方法を適用することを特徴とする欠陥検査方法。
【請求項３】
請求項１に記載の検査方法において、前記電子線照射による回路パターンの帯電を計測する工程を備えることを特徴とする欠陥検査方法。
【請求項４】
請求項１に記載の検査方法において、前記回路パターンのショートまたはリークを検出して欠陥の種類を判定する工程を備えることを特徴とする欠陥検査方法。
【請求項５】
回路パターンが形成された基板表面の検査領域を含む第１の領域に電子線を照射して帯電状態にする工程と、帯電状態となった前記検査領域に電子線を１回走査する工程と、前記電子線の走査により前記検査領域の帯電電圧が平衡状態に達する前に前記基板から放出された二次電子を検出する工程と、検出された前記２次電子を基に電位コントラスト信号を取得する工程と、前記検査領域の欠陥を判定する工程とを備えることを特徴とする欠陥検査方法。
【請求項６】
請求項５に記載の欠陥検査方法において、前記第１の領域への電子線照射による帯電電圧を測定する工程と、前記測定結果に基づいて前記検査領域への電子線照射時間を決定する工程とを備えることを特徴とする欠陥検査方法。
【請求項７】
請求項５又は６に記載の欠陥検査方法において、帯電状態となった前記第１の領域が平衡状態となる前に、前記検査領域に電子線を１回走査することを特徴とする欠陥検査方法。
【請求項８】
請求項１又は５に記載の欠陥検査方法において、前記試料が平衡状態にならないような照射量で前記電子線を前記試料に照射することを特徴とする欠陥検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子線を用いた半導体装置等の検査技術に係り、特に、回路パターンを有する半導体ウエハ上の欠陥を検査する欠陥検査技術に関する。
【背景技術】
【０００２】
電子線を用いた回路パターンを有する半導体ウエハの評価方法として、ウエハの大口径化と回路パターンの微細化に対応して高スループットかつ高精度な検査を行う技術が実用化されている。
【０００３】
例えば、表面電位差に起因する二次電子線のコントラストを利用して欠陥検査を行う方法が提案されている（例えば、特許文献１参照）。また、電位コントラストから電気的欠陥を評価する方法として、検査前に電子線をウエハに照射して、ウエハ表面を平衡状態になるまで正、あるいは負極性に帯電させてから二次電子画像を取得する手法が提案されている（例えば、特許文献２参照）。これらの手法では、回路パターンが基板や容量の大きいウエルにショートした場合、検出した二次電子の電位コントラストから欠陥を判定することができる。しかし、これらの方法では、容量の小さいウエルや容量の小さい基板や配線と回路パターンがショートまたはリークした場合についての考慮はなされていない。
【０００４】
また、電子線を照射による電位コントラストを利用して、パターンの接合リークを検査する手法として、接合が逆バイアスになる条件で、電子ビームを所定の間隔で複数回照射し、電位コントラストの時間特性を評価して、接合リーク箇所を特定する方法が提案されている（例えば、特許文献３参照）。しかし、この方法では、容量の小さいパターン同士がリークしている場合には、帯電の緩和時間もリークによって正常部と大きく変化しないのため、電位コントラスト差がつかないために欠陥を検出することはできない。
【０００５】
【特許文献１】特開平０６-１３９９８５号公報
【特許文献２】特開平１１-１２１５６１号公報
【特許文献３】特開２００２-９１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、容量の小さい回路パターン、特に容量の小さいウエルや容量の小さい基板や配線と回路パターンがショートまたはリークした場合、あるいは、例えばプラグ同士のショート等、容量の小さいパターン同士がショートまたはリークした場合、ウエハ表面の帯電が平衡状態に達するまでに、欠陥部と正常部の帯電が同程度となってしまい、電位コントラストから欠陥を検出することはできなかった。
【０００７】
例えば、回路パターンとして、ＮＭＯＳデバイスについて説明する。ＮＭＯＳデバイスの場合、ウエハ表面を正帯電させるとプラグ下の接合に逆バイアスがかかるので、正常なプラグは正に帯電し、接合にリークが生じている場合には帯電されない。このため、二次電子画像として、正常なプラグは暗く、接合にリークが生じているプラグは明るく観察され、欠陥を検出することができた。これは、プラグが基板あるいは容量の大きなウエルとリークしているので、電子線照射によって二次電子が多量に発生しても基板あるいは容量の大きなウエルから電流が流れて電荷が補充されるためである。しかし、ソースとドレイン間がリークしている場合、ソースのプラグの容量もドレインのプラグの容量も小さいので、ウエハ表面の帯電が平衡状態に達した場合、全てのプラグは同電位に帯電するので、欠陥部を検出することは困難であった。
【０００８】
このように、回路パターンが容量の小さいパターンとリークあるいはショートした場合、欠陥部を判定することは困難であった。従って、従来の技術では、微細なパターン同士のショートやリークを検出することができなかった。また、半導体デバイスの構造として、ＳＯＩ基板等回路パターンの容量が小さいデバイスにおいて、ショートやリーク、導通不良を検査することが困難であった。
【０００９】
また、微細パターンのリークやショートは、半導体製造工程の初期の段階で発生し易いが、この段階で不良が発生しても該ウエハが完成して電気テストを実施するまで検知することができず、不良発生から対策実施まで時間を要していた。このため、対策に数ヶ月レベルの膨大な時間を費やし、半導体開発期間を遅らせる要因となっていた。
【００１０】
本発明の目的は、上記の課題を解決し、工程途中の半導体ウエハ等を検査する技術として、容量の小さいパターン同士のショートもしくはリークまたは導通不良等の欠陥を検査する欠陥検査技術を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明者らは、電子ビーム照射により形成される電位コントラストを利用して、静電容量の小さいパターンの電気的欠陥を検出するためには、ウエハの帯電が平衡状態になる前に試料から放出される二次電子を検出し、前記二次電子による電位コントラストから欠陥を判定できることを見出した。本発明は、かかる新しい知見に基くものである。
【００１２】
以下、本発明による欠陥検出原理について、例えば、図２に示すＮＭＯＳトランジスタのソースとドレインがショートした場合を検査する場合を例にとって、説明する。
【００１３】
従来の技術においては、回路パターンの帯電電圧が平衡状態となった後に放出された二次電子画像を用いて検査をしていたので、ソース電極５２とドレイン電極５３のプラグの電圧が同じになってしまい、電位コントラストから正常部とリーク欠陥とを判定することは困難であった。また、プラグ同士がショートした場合も、プラグの容量が小さいために、欠陥部と正常部の帯電電圧がほぼ同程度となってしまうので、欠陥を判定することは困難であった。また、従来の方法では、ｐウエル５７の容量が小さい場合、ウエル上に形成された回路パターンはウエルごと全て帯電してしまうために、ウエル上に形成されたパターンの欠陥部を判定することは困難であった。
【００１４】
これに対して、本発明では、上述したように、ウエルの容量が小さい回路パターンの場合、回路パターンの帯電電圧が平衡状態になる前の二次電子による電位コントラストを検出することによって、欠陥部を判定できるようにしたものである。
【００１５】
ソース電極５２とＳｉ基板５４との間の容量をＣ１、ドレイン電極５３とＳｉ基板５４との間の容量をＣ２と仮定すると、正常部のソースの容量はＣ１、ソースとドレインがショートしている欠陥の容量はＣ１とＣ２の和で表すことができる。図１には、ある条件で電子線を照射したときのソース電極上のプラグの帯電電圧の時間変化を示す。正常部と欠陥部の帯電電圧は平衡状態に達するとほぼ同電位となるが、正常部と欠陥部では平衡状態に達するまでの時間が異なることがわかった。
【００１６】
従って、従来の電子線を用いた検査条件では、帯電電圧が平衡状態に達した後に放出される二次電子画像で検査していたので、正常部と欠陥部の帯電電圧が同程度となって欠陥検出が困難であった。しかし、帯電電圧が平衡状態に達する前では、欠陥部の帯電電圧は正常部より低くなっているので、二次電子のコントラストから欠陥を判定できる。帯電電圧が平衡状態に達する前の二次電子コントラストを取得するには、二次電子を取得するタイミングを早くして電子線照射時間を短くすることで実現できる。
【００１７】
例えば、パターンの帯電が平衡状態になるまでの電子線の照射時間とパターンの容量との関係を示す一例を、図１１に示す。一例として、電子線の電流値が１００ｎＡの場合について示した。この場合、例えば、１０-１４Ｆ以下の容量小さいのパターンを検査する場合、１０ｎｓ以下の電子線照射時間で二次電子画像を取得する必要がある。電子線照射時間は、走査速度または倍率を変えることで変化させることができる。あるいは、帯電電圧が平衡状態に達する前の二次電子コントラストを取得する他の方法として、電子線の照射量を少なくすることでも実現できる。電子線の照射量はビーム電流値を下げたり、走査速度または倍率を変えることで変化させることができる。しかし、本発明では電位コントラストの相違から欠陥を判定しているので、電流値として、電位コントラストを発生するのに十分な電流値以上で照射することが必須である。このような検査方法を実現するための手段ついて、以下に述べる。
【００１８】
第一の手段として、容量の小さいパターンを有するウエハに対して、容量の小さいパターン部分に電荷が蓄積されるような極性に帯電させて、パターンの帯電電圧が平衡状態に達する前に二次電子画像を取得するための機構を設けた。例えば、図２に示したようなＮＭＯＳトランジスタにおいて、ソース−ドレイン間リークを検出する場合には、まず、ソースとドレイン部に電荷を蓄積させるために、接合に逆バイアスとなる極性に帯電するように電子線を照射する機構を設けた。例えば、ＮＭＯＳの場合、ウエハ表面が正極性の帯電になるように電子線を照射する機構を設けた。さらに、欠陥部、例えばソースとドレインがショートした場合の容量Ｃ１＋Ｃ２に電荷が蓄積して平衡状態になる前に、電子線照射によって生じた二次電子を検出するための機構を設けた。平衡状態になる前に二次電子を検出するための手段として、例えば、二次電子検出までの時間を所望の時間に設定する機構を設けた。あるいは、電子線を所望の走査速度で走査して二次電子を検出する機構を設けた。あるいは、一次電子線として、所望の低電流を照射して二次電子を検出する機構を設けた。さらに、被検査パターンの種類に応じて検査を実行可能とするために、電子ビーム照射時間、電子ビーム電流、ビーム走査速度を独立して設定できる手段を設けた。このとき、帯電が平衡になる前の電子線照射時間、電子線走査速度、ビーム電流値を決定する機能として、被検査ウエハの回路パターンの容量等の被検査ウエハの情報から、被検査ウエハの帯電電圧を高速計算し、検査条件を自動的に決定する機構を設けた。あるいは、予め記憶部に記憶してあるデータベースから検査条件を決定する機構を設けた。
【００１９】
上述のように、検査のときの電子線照射条件とパターン情報から、演算部で帯電電圧を算出し、検査条件を決定することもできるが、複雑な回路パターンの場合は電子線照射時の帯電電圧の算出が困難な場合がある。
【００２０】
第二の手段として、被検査ウエハと同様のパターンに電子線を照射して、電子線照射時の帯電電圧を予め計測するための手段を設けた。電子線を照射したときの帯電電圧の計測手法として、例えば、二次電子検出器の前段にエネルギーフィルターを設け、ウエハから放出された二次電子のエネルギーを計測して、帯電電圧を計測するための機構を設けた。あるいは、電子線照射によって帯電したパターン上にさらに低エネルギーの電子線を照射し、二次電子検出が可能かどうかを判定することで、帯電電圧を測定できる手段を設けた。これにより、二次電子が検出できなくなるときの低エネルギー電子の照射エネルギーから帯電電圧を計測することができる。あるいは、電子線によって帯電したパターン上において、入射電子線のフォーカスずれから帯電電圧を計測するための手段を設けた。このようにして計測した帯電電圧とパターン情報から検査条件を決定することができる。
【００２１】
第三の手段として、試料台をステップアンドリピートで移動しながら順次上記手段により画像を形成し、リアルタイムで画像処理を施しながら欠陥を判定するための手段を設けた。画像処理においては、同等パターン同士を比較検査する方法と、良品の参照画像を予め取得してこれと比較検査する方法と、電位等の情報から明るさの絶対値より良否判定をする方法を実行した。これらのいずれかを実行することにより、指定された領域の不良発生箇所、不良の種類、不良の特性等の情報を得ることが可能になった。
【００２２】
また、本発明では、検査時に帯電が平衡状態になっていないので、検査時の二次電子画像が不安定となったり、ドリフトが生じたりすることがある。第四の手段として、これを防ぐために、検査領域を含む領域に予め電子線を照射するための手段を設けた。予め電子線を照射するときの照射条件として、欠陥部の帯電が平衡状態になる前であって、二次電子画像がドリフトしない条件で電子線照射を行うことができる。これにより、ドリフトを防いで安定した画像を得ることができるようになった。
【発明の効果】
【００２３】
本発明によれば、工程途中の半導体ウエハを検査する技術として、容量の小さいパターン同士のショートもしくはリークまたは導通不良等の欠陥を検査する欠陥検査技術を実現できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施例について、図面を参照して詳述する。
【００２５】
（実施例１）
本実施例では、ＭＯＳデバイスにおけるソース−ドレイン間リークの場合を例にとって、欠陥検査方法および装置の一例について説明する。
【００２６】
図３に、本実施例における半導体装置の検査装置の構成を示す。半導体装置の検査装置１は、電子光学系２、ステージ機構系３、ウエハ搬送系４、真空排気系５、光学顕微鏡６、制御系７、操作部８より構成されている。電子光学系２は、電子銃９、コンデンサレンズ１０、対物レンズ１１、検出器１２、エネルギーフィルター１３、偏向器１４、ウエハ高さ検出器１５より構成されている。ステージ機構系３はＸＹステージ１６およびウエハ１８を保持するためのホルダ１７、ホルダ１７およびウエハ１８に負の電圧を印加するためのリターディング電源１９より構成されている。ＸＹステージ１６には、レーザ測長による位置検出器（図示してない）が取りつけられている。ウエハ搬送系４は、カセット載置部２０とウエハローダ２１とＸＹステージ１６間をウエハ１８が行き来するようになっている。制御系７は、信号検出系制御部２２、ブランキング制御部２３、ビーム偏向補正制御部２４、電子光学系制御部２５、ウエハ高さセンサ検出系２６、ステージ制御部２７、電極制御部（図示してない）より構成されている。操作部８は操作画面および操作部２８、画像処理部２９、画像・検査データ保存部３０、演算部３１、外部サーバ３２より構成されている。
【００２７】
ＭＯＳデバイスのソース−ドレイン間リーク検出方法について、検査フローに従って説明する。図４に、検査フローを示す。
【００２８】
まず、ウエハ１８をセットし、操作画面２８上で検査するウエハ１８のカセット内の棚番号を指定する（ステップ３３）。そして、被検査ウエハ１８の情報として、ショットマトリクス、評価パターンの容量、面積、厚さ情報等のパターン情報を操作画面から入力する（ステップ３４）。さらに、操作画面から各種検査条件を入力する（ステップ３５）。検査条件として、電子ビーム電流、電子ビーム照射エネルギー、走査速度および信号検出サンプリングクロック、１画面あたりの視野サイズ、１画面あたりの画像取得回数、画像処理に用いる取得画像、検査領域、被検査ウエハ１８に関する各種情報、複数枚のウエハを自動的に続けて検査するかどうか、同じウエハ１８を異なる検査条件で続けて検査するかどうか等の内容を入力する。個々のパラメータを入力することも可能であるが、通常は検査したいパターンの容量や面積等のパターン情報に応じて、上記各種検査パラメータの組み合わせが検査条件ファイルとしてデータベース化されて記憶部３１に記憶されており、検査条件ファイルを選択して入力するだけでよい。これらの条件入力が完了したら、ビーム校正を行ない（ステップ３６）、検査をスタートする（ステップ３９）。
【００２９】
ここで、容量の小さいパターンの欠陥を検査する時の検査条件設定方法について、以下に説明する。容量の小さいパターンの一例として、図２に示すＮＭＯＳトランジスタのソースとドレインがショートした場合を検査する場合について説明する。試料の構造は、基板５４上に素子分離層５５が形成されており、この素子分離層により各トランジスタは分離されている。トランジスタ部は、ゲート絶縁膜上にゲート電極５８が形成されており、トランジスタのソースとドレイン部にはプラグが埋め込まれ、ソース電極５２とドレイン電極５３を形成している。本実施例では、基板５４はｐ型基板を用い、ソース電極５２とドレイン電極５３直下の基板にはｎ拡散層５６により接合が形成されている。また、トランジスタの性能を上げるために、基板にはイオンドーピングによって電気的に複雑な接合が形成されている場合もある。
【００３０】
このような試料に電子ビームを入射する。ここで、電子ビームの照射エネルギーは、プラグを正極性にさせて、プラグ直下のｐｎ接合に逆バイアスがかかるような条件に設定する。ここでは、プラグ部の二次電子放出効率が１より大きい条件を選択してソース電極５２とドレイン電極５３を正極性に帯電させる。本実施例では、照射エネルギーを５００ｅＶに設定した。
【００３１】
また、電子ビーム電流Ｉpは、次のように設定した。図５（ａ）に示すように、プラグ６５直下の接合に逆バイアスがかかるようにプラグ６５を帯電させた場合、図５（ｂ）のような等価回路となる。図中、Ｉはリーク電流、Ｃはプラグの容量、Ｒはプラグ部の抵抗、Ｒ０はｐｎ接合の抵抗を示す。
【００３２】
このとき、リーク電流Ｉによってプラグ５９から放出される二次電子の信号強度は、図６に示したように変化する。さらに、電子ビーム電流Ｉpによって検出できるリーク電流Ｉの範囲が変化する。従って、検出するリーク電流の範囲から、検査時の電子ビーム電流Ｉpが決められる。本実施例では、電子ビーム電流Ｉpを１０ｐＡに設定した。これらの照射条件は、指定範囲内で任意に設定可能である。例えば、照射エネルギーは１００ｅＶから５ｋｅＶの範囲で設定することが可能であり、電子ビーム電流Ｉpは１ｐＡから１００ｎＡの範囲で設定することが可能である。
【００３３】
例えば、上記の条件で図２に示すＮＭＯＳに電子ビームを照射すると、照射した電子ビームよりも多くの二次電子が発生する。その結果、ソース電極５２は正に帯電する。ソース電極５２は基板５４に導通しているが、ｎ拡散層５６と基板５４との間にｐｎ接合が存在している。本実施例では、プラグ表面が正に帯電しているため、ｐｎ接合に逆バイアスがかかる状態になっている。従って、基板５４およびドレイン５３領域から電流は流れない。しかし、ソース−ドレイン間でリークが発生していると、ドレイン５３領域から電子が供給される。このドレイン５３領域からのリーク電流Ｉによって、帯電が緩和されるので、正常のプラグよりも帯電が平衡状態になるのに時間がかかるようになる。従って、ソース−ドレイン間リークを検出するには、欠陥部の帯電が平衡状態になる前の二次電子コントラストを取得する方法が有効である。帯電が平衡状態になるまでの時間は、プラグの帯電電圧Ｖ１、ソースの容量Ｃ１およびドレインの容量Ｃ２、リーク電流量Ｉにより異なる。ソース−ドレイン間リーク欠陥の場合、欠陥部の容量はリーク電流量が十分大きい場合、おおよそソースの容量Ｃ１とドレインの容量Ｃ２の和で表すことができる。
【００３４】
図１には、ある条件で電子線を照射したときの正常部でのソース電極の帯電電圧の時間変化５０と欠陥部でのソース電極の帯電電圧の時間変化５１を示す。正常部と欠陥部の帯電電圧は平衡状態に達するとほぼ同電位となるが、正常部の帯電電圧が平衡状態に達するまでの時間（Ｔn）と欠陥部の帯電電圧が平衡状態に達するまでの時間（Ｔd）が異なる。従って、欠陥部の帯電電圧が平衡状態に達する前では、欠陥部の帯電電圧は正常部より低くなっているので、二次電子のコントラストから欠陥を判定できる。従って、検査時の電子ビーム照射時間Ｔiを欠陥部の帯電電圧が平衡になるまでの時間Ｔd以下に設定することで電位コントラストから欠陥を判定することができる。正常部の帯電電圧が平衡になるまでの時間Ｔnと欠陥部の帯電電圧が平衡になるまでの時間Ｔd、および帯電電圧の時間変化５１は、電子線の照射エネルギーと二次電子放出効率、ウエハ１８上面の電界分布等の検査条件と、ソースの容量Ｃ１およびドレインの容量Ｃ２、パターン面積等の検査パターンの情報から、予め演算部３１で予め求めておくことができる。これらの情報から、検査時の電子ビーム照射時間（Ｔi）が決定される。
【００３５】
電子ビーム照射時間（Ｔi）は、電子ビームの走査速度、または走査幅を任意に設定できるようにすることで達成できる。例えば、ＸＹ走査する場合の画像サイズＸおよびＹを任意に変えることにより、検査パターンに電子ビームが照射される時間を制御することができる。あるいは、電子ビームの走査回数により照射時間を制御することができる。
【００３６】
上述のように、検査のときの電子線照射条件とパターン情報から、演算部３１で帯電電圧を算出し、検査時の電子ビーム照射時間を決定することもできるが、複雑な回路パターンの場合には算出が困難な場合がある。そのような場合は、被検査ウエハ１８と同様のパターンに電子線を照射した時の帯電電圧を予め計測することができる。電子線を照射したときの帯電電圧の計測手法として、例えば、二次電子検出器の前段にエネルギーフィルター１３を設け、ウエハ１８から放出された二次電子のエネルギーを計測することで、帯電電圧を計測することができる。エネルギーフィルター１３として、例えば、設定電圧よりも大きなエネルギーを持つ電子のみが検出できるハイパスフィルタを用いた場合、二次電子が検出できるときのフィルタ電圧を読み取ることによって、帯電電圧を計測することができる。あるいは、帯電したパターン上にさらに１０ｅＶ〜５００ｅＶ程度の低エネルギーの電子線を照射し、二次電子検出が可能かどうかを判定することで、帯電電圧を計測できる。
【００３７】
低エネルギー電子の照射エネルギーが帯電電圧よりも高い場合は、低エネルギー電子はパターン表面に衝突し、放出された二次電子を検出することができる。しかし、低エネルギー電子の照射エネルギーが帯電電圧よりも低い場合、低エネルギー電子はパターン表面に衝突する前にエネルギーを失うので、パターン表面から二次電子が放出されず、二次電子を検出することができない。従って、二次電子が検出できなくなるときの低エネルギー電子の照射エネルギーから帯電電圧を計測することができる。あるいは、帯電電圧が変化すると、入射電子線の合焦点条件が変化することが知られている。焦点を合わせたときの電子光学系２の設定条件と帯電電圧との関連を予めデータベース化して、記憶部３０に記憶させておくことによって、電子線を照射した後の焦点ずれから帯電電圧を計測することができる。
【００３８】
上述のようにして、実際に電子線を照射し（ステップ３７）、帯電電圧を計測して（ステップ３８）、所望の帯電電圧になっているかどうかを確認してから、検査を開始することができる。このようにして計測した帯電電圧とパターン情報から照射時間Ｔiを決定することができた。以上のようにして、電子線照射条件、照射時間等の検査条件を決定したら、自動検査をスタートする（ステップ３９）。
【００３９】
自動検査をスタートすると、まず、設定されたウエハ１８を検査装置１内に搬送する。該被検査ウエハ１８は、カセット２０からアーム、予備真空室等を含むウエハローダ２１によりホルダ１７上に載置され、保持固定されてホルダとともにウエハローダ２１内で真空排気され、既に真空排気系５で真空になっている検査室に搬送される（ステップ４０）。ウエハがロードされたら、上記入力された検査条件に基づき、電子光学系制御部２５より各部に電子線照射条件が設定される。そして、ウエハホルダ１７上に載置されたビーム校正用パターンが電子光学系２下にくるようにステージ１６が移動し（ステップ４１）、ビーム校正用パターンの電子線画像を取得し、該画像より焦点及び非点収差の調整を行う（ステップ４２）。そして、被検査ウエハ１８上の所定の箇所に移動し、ウエハ１８の電子線画像を取得し、コントラスト等を調整する。ここで、電子線照射条件等を変更する必要が生じた場合にはパラメータを変更し、再度ビーム校正を実施することが可能である。同時にウエハ１８の高さを高さ検出器１５より求め、ウエハ高さ検出系２６により高さ情報と電子ビームの合焦点条件の相関を求め、この後の電子線画像取得時には毎回焦点合わせを実行することなく、ウエハ高さ検出の結果より合焦点条件に自動的に調整することができる。
【００４０】
電子線照射条件および焦点及び非点収差調整が完了したら、ウエハ１８上の２点以上の点によりアライメントを実施する。検査においては、ウエハ内あるいはチップ内の設定された領域を高精度に視野出しする必要がある。そのため、欠陥部の視野出しを実行する前に予め登録したアライメント条件およびアライメント画像を用いて、自動的にアライメントを実行する（ステップ４３）。
【００４１】
アライメントが完了したら、アライメント結果に基づき回転や座標値を補正し、次に、試料ホルダ１７上に載置された第二の校正用パターンに移動する。第二の校正用パターンは、予め正常に接合が形成されたトランジスタまたは、トランジスタに相当するパターンであり、該パターンを用いて正常部の明るさを校正する。この結果をふまえて、ウエハ１８上に移動し、ウエハ上のパターン箇所の画像を取得し、明るさ調整すなわちキャリブレーションを実施する（ステップ４４）。キャリブレーションが完了したら、検査を実施する。
【００４２】
検査を開始したら、指定された検査条件で指定された領域に電子線を１回走査しながら（ステップ６７）、二次電子画像を取得する（ステップ６８）。このとき、リアルタイムで画像処理を実施し、欠陥判定を行なう（ステップ４５）。欠陥発生箇所については自動的に画像を保存する（ステップ４６）。そして、検査状況を操作部２８に表示し、且つ検査データをデータ変換部を介して外部に出力する（ステップ４７）。または、ステップアンドリピートで検査を行うこともできる。まず、指定された領域に電子線を１回走査し、二次電子画像を取得する。その後、次に指定された領域にステージを移動して、さらに、電子線照射して画像取得することを繰り返して検査を行うこともできる。
【００４３】
次に、取得した二次電子画像から欠陥を判定する方法について、説明する。例えば、図２に示したソース−ドレイン間リークの場合の正常部と欠陥部の二次電子画像の一例を、図７に示す。ＮＭＯＳの場合、前記のように正帯電でリークを検査した。図７（ａ）に示すように、正常部のソース電極５２とドレイン電極５３は、正極性に帯電して暗く観察されるが、リーク不良を起こしたソース電極５２とドレイン電極５３は、図７（ｂ）に示すように、平衡状態まで帯電していないので、ソース電極５２とドレイン電極５３が明るく観察された。あるいは、電子線の走査によって、ソース電極５２およびドレイン電極５３の内、先に電子線が照射されたプラグのみが明るく観察された。
【００４４】
ここで、検査を実施する過程において、ソース電極５２あるいはドレイン電極５３のどちらか一方のみが明るく観察されるパターンが検出された。この場合は、明るく観察されたソース電極５２あるいはドレイン電極５３直下の接合がリークしている可能性がある。あるいは、明るく観察されたソース電極５２あるいはドレイン電極５３のプラグが他の隣接するパターン、例えば、ゲート電極５８とショートしている可能性がある。そこで、その場合の欠陥判定方法について検討した。一例として、ソース電極５２とゲート電極５８がショートした場合とソース電極５２直下の接合がリークした場合を識別する方法について述べる。
【００４５】
隣接したゲート電極５８の容量Ｃ３とすると、ソース電極５２とゲート電極５８がショートした場合の欠陥部の容量はソース電極５２の容量Ｃ１とゲート電極５８の容量Ｃ３の和となる。接合６３がリークした場合は、ソース電極５２はｐｎ接合部下のｐウエル５７の部分とショートする。ｐウエル５７の部分の容量をＣ４とすると、接合リークを起こしたソース電極５２の容量は正常なソース電極５２の容量Ｃ１とｐウエル５７の容量Ｃ４の和となる。このとき、ゲート電極５８の容量Ｃ３がｐウエル５７の容量Ｃ４よりも小さいとき、両者を区別して検出することができた。このときの電子線照射時間として、ゲート電極５８とショートしたパターンでは帯電電圧が平衡状態に達するが、接合リークでは平衡状態に達しない照射時間で検査を行った。ここで、被検査ウエハ１８のパターンとして、ゲート電極５８の容量Ｃ３が大きい場合は、帯電電圧が平衡状態に達するまで長時間電子線を照射する必要がある。このような場合は、検査に用いる二次電子画像を取得する前に、予め帯電を加速させるような照射条件で電子線を照射後、検査を行うことができる。
【００４６】
このようにして検査を行うと、ゲート電極５８とリークした欠陥は暗く、接合リークによる欠陥は明るく観察された。このような検査を行うことによって、ソース-ドレイン間リーク、隣接するパターンとのリーク、および、接合リークを区別して検出することができた。
【００４７】
また、本発明では、帯電が平衡状態になっていないときの二次電子画像で検査を行うので、検査時の二次電子画像が不安定となったり、ドリフトが生じたりすることがある。これを防ぐために、検査領域を含む領域に予め電子線を照射してプリチャージ（予備帯電）することによって、二次電子画像を安定化することができた（ステップ６６）。予め電子線を照射するときの照射条件として、電子線を照射した領域全体の帯電状態が平衡になる前、即ち欠陥部の帯電が平衡状態になる前であって、二次電子画像全体が安定化する条件で電子線照射を行った。これにより、帯電状態が平衡になる前であっても安定した画像を得ることができるようになった。
【００４８】
画像処理においては、同等パターン同士を比較検査する方法と、良品のリファレンス画像を予め取得してこれと比較検査する方法と、パターンの明るさの絶対値より良否判定をする方法を検討した。これらのいずれの方法でも、指定された領域の不良発生箇所、不良の種類、不良の特性等の情報を得ることができた。また、パターンの明るさからは不良のリーク電流、抵抗値等の電気特性の情報を得ることができた。
【００４９】
検査が終了したら、同一箇所を複数回異なる条件で検査する場合には、一度検査された領域に帯電除去処理を施す。帯電除去方法として、例えば、検査時と逆の極性の帯電になるような電子線照射条件で電子線を照射する方法、あるいは、紫外光を照射して帯電除去処理を施すことができる。そして、再び異なる電子ビーム照射条件により検査を実行する。このようにして、検査を完了したら、ウエハ１８をアンロードして検査を終了する（ステップ４８）。
【００５０】
図８に、検査結果の表示例を示す。図８（ａ）は、検査の結果、リーク不良が発生した箇所６０をウエハ１８上の分布６１で示したものである。また、図８（ｂ）はショット６２上の分布で示したものである、例えば、ソース−ドレイン間リークがゲートエッチング時のゲート幅のばらつき起因で起きている場合、例えば、ウエハ周辺で多発したり、ショット周辺やパターン密度が疎なパターンで発生する場合がある。このような分布の特徴を的確に把握して、不良発生の原因を特定し、早期にプロセス改善等の対策を行なうために上記結果表示が必要となる。この結果、不良発生のプロセスやその要因を早期に特定することができるようになり、ドライエッチングプロセスを始めとする半導体製造プロセスへのフィードバックを早期に行うことが可能となり、早期に製造プロセスを立ち上げ、早期に製品の歩留まりを向上できるようになった。
【００５１】
上記のように、本実施例はＮＭＯＳのソース−ドレイン間リーク検出を例に挙げて説明したが、同様にして、ＰＭＯＳ、プラグ同士のショート、配線とのショート、ＳＯＩ基板上でのパターンのショート、リーク、および導通不良も検出できるようになった。
【００５２】
図９（ａ）には、ＰＭＯＳトランジスタの断面の一例を示し、図９（ｂ）には、正常部の二次電子コントラストの一例を、図９（ｃ）には、欠陥部の二次電子コントラストの一例を示す。ＰＭＯＳの場合は、プラグ直下にｐ拡散層６３が形成されている。図中、６４は、ｎウエルを示す。
【００５３】
そこで、負極性にソース電極５２とドレイン電極５３を帯電させる電子線照射条件で照射して、プラグ直下の接合に逆バイアスがかかるようにした。さらに、ＮＭＯＳの場合と同様に、ソース-ドレイン間がリークした欠陥が平衡状態に帯電する前の電子線照射時間、または電子線照射量に検査条件を決定し、検査を実施した。この結果、図９（ｂ）に示すように、正常部のソース電極５２とドレイン電極５３は明るく観察されたが、欠陥部のソース電極５２とドレイン電極５３は、図９（ｃ）に示すように暗く観察された。以上のように、正常部と欠陥部の二次電子画像の相違から欠陥部を判定することが可能となった。
【００５４】
図１０（ａ）には、プラグ６５同士がショートした場合の断面の一例を示す。この場合は、上記のＮＭＯＳおよびＰＭＯＳの場合と同様に、プラグ６５直下の接合部に逆バイアスがかかる極性にプラグを帯電させるように電子線を照射する。この場合、プラグ６５の容量をＣと仮定すると、欠陥部の容量はおおよそＣの２倍で表される。従って、電子線照射時間および電子線照射量として、欠陥部のプラグ２個の帯電電圧が平衡状態に達する前の条件を上記と同様に決定し、検査を実施した。図１０（ｂ）には、一例として、プラグ６５直下にｎ拡散層５６が形成されている場合の正常部の二次電子コントラストを、図１０（ｃ）には、欠陥部の二次電子コントラストを示す。このように、ショートした欠陥部は明るく、正常部は暗く観察された。得られた二次電子画像の相違から欠陥を判定することが可能となった。
【００５５】
以上詳述したように、本発明の欠陥検査技術を用いることにより、半導体製造工程途中のウエハにおいて、容量の小さいパターンの検査が可能となった。例えば、プラグ同士のショート、ＭＯＳデバイスのソース−ドレイン間のリーク、接合リーク、ＳＯＩ上のパターンのリーク、短い配線とプラグとのショート等の検査が可能となった。このように、半導体製造工程途中でこれまで検出できなかった容量の小さいパターンの電気的欠陥の検出が可能となったので、プロセス条件最適化を実施する際に、プロセスの良否を即座に判定できるため、対策の効率が大幅に向上し、その結果半導体製造プロセスの開発期間および歩留まり向上期間を大幅に短縮することができるようになった。
【００５６】
また、本発明の検査によって、リーク不良やショート等の電気的欠陥のウエハ面内分布やパターン依存性を把握することが可能になり、その結果、不良発生原因を欠陥の分布から容易に求めることが可能となった。また、不良のレベルを把握することにより、被検査ウエハの歩留まりや性能を予測することが可能となった。
【００５７】
これらの効果により、従来技術では検査が不可能であったウエハの検査が可能となり、ウエハ上に発生したリーク不良有無、不良分布、および不良発生原因効率的に高速に、且つ高精度に把握できるので、基板製造プロセスにいち早く異常対策処理を講ずることができ、その結果半導体装置その他の基板の不良率を低減し生産性を高めることができる。
【００５８】
また、上記検査を適用することにより、異常発生をいち早く検知して、従来よりも早期に対策を講ずることが可能となったので、多量の不良発生を未然に防止し、半導体装置等の信頼性を高めることができるようになった。この結果、新製品等の開発効率が向上し、且つ、製造コストが削減できるようになった。
【図面の簡単な説明】
【００５９】
【図１】本発明における、正常部と欠陥部の帯電電圧の時間変化の一例を説明する図。
【図２】ＮＭＯＳトランジスタのソース-ドレインリーク欠陥を説明する図。
【図３】本発明で用いた半導体検査装置の構成を説明する図。
【図４】本発明による検査フローを説明する図。
【図５】ｐｎ接合を形成したプラグの等価回路の一例を説明する図。
【図６】本発明におけるリーク電流と二次電子信号強度の関係を説明する図。
【図７】本発明による、ＮＭＯＳトランジスタにおけるソース-ドレイン間リーク検査で取得した二次電子画像の一例を示す図。
【図８】本発明による検査結果の表示例を示す図。
【図９】本発明による、ＰＭＯＳトランジスタのソース-ドレインリーク欠陥検出を説明する図。
【図１０】本発明による、プラグ同士がショートした欠陥検出を説明する図。
【図１１】本発明における、帯電が平衡状態になるまでの照射時間とパターンの容量との関係の一例を説明する図。
【符号の説明】
【００６０】
１…検査装置、２…電子光学系、３…ステージ、４…ウエハ搬送系、５…真空排気系、６…光学顕微鏡、７…制御系、８…操作部、９…電子銃、１０…コンデンサレンズ、１１…対物レンズ、１２…検出器、１３…エネルギーフィルター、１４…偏向器、１５…高さセンサ、１６…ＸＹステージ、１７…ウエハホルダ、１８…ウエハ、１９…リターディング電源、２０…ウエハカセット、２１…ウエハローダ、２２…信号検出系制御部、２３…ブランキング制御部、２４…ビーム偏向補正部、２５…電子光学系制御部、２６…高さ検出系、２７…ステージ制御部、２８…操作画面、２９…画像処理部、３０…データ保持部、３１…演算部、３２…外部サーバ、５０…正常部の帯電電圧の時間変化、５１…欠陥部の帯電電圧の時間変化、５２…ソース電極、５３…ドレイン電極、５４…基板、５５…素子分離部、５６…ｎ拡散層、５７…ｐウエル、５８…ゲート電極、５９…層間膜、６０…欠陥、６１…欠陥分布、６２…ショット、６３…ｐ拡散層、６４…ｎウエル、６５…プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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