(57)【要約】【課題】  フリップフロップより遅延値のばらつきが少ない遅延素子を用い、より高周波数あるいは高分解能のＰＷＭ信号の生成に適したＰＷＭ信号生成装置を提供する。【解決手段】  複数の遅延バッファ１０６を備える２つのパルス生成部１０１，１０２、パルス生成部１０１，１０２にパルス信号出力のタイミングと不出力のタイミングとを交互に指示する１／２パルス生成回路１０４、パルス生成部１０１，１０２から入力された信号を、１／２パルス生成回路１０４が指示した動作タイミングに同期して交互に選択し、外部に出力するセレクタ１０５を設ける。パルス生成部１０１、パルス生成部１０２は、１／２パルス生成回路１０４が指示した信号不出力のタイミングで遅延バッファ１０６の各々において出力される信号を設定し、信号出力のタイミングで設定に基づくパルス信号を出力する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の遅延素子を備える第１パルス生成部と、
複数の遅延素子を備えて構成され、前記第１パルス生成部と並列に接続される第２パルス生成部と、
前記第１パルス生成部、前記第２パルス生成部に対し、生成されたパルス信号出力のタイミングと、パルス信号を出力しない不出力のタイミングとを交互に指示するタイミング指示手段と、
前記第１パルス生成部、前記第２パルス生成部によって生成された信号を入力すると共に、前記タイミング指示手段が指示した動作タイミングに同期して前記第１パルス生成部が生成したパルス信号と前記第２パルス生成部が生成したパルス信号とを交互に選択し、外部に出力する信号選択回路と、を備えてなり、
前記第１パルス生成部及び前記第２パルス生成部は、前記タイミング指示手段によってパルス信号不出力タイミングの指示がされた場合、前記遅延素子の各々に出力すべき信号を設定し、パルス信号出力タイミングの指示がされた場合、各遅延素子の設定に基づいて生成されたパルス信号を出力することを特徴とするＰＷＭ信号制御装置。
【請求項２】
前記第１パルス生成部、前記第２パルス生成部が生成すべきパルス信号に基づいて、前記遅延素子の各々に出力すべき信号を同時に指示する指示信号を生成する指示信号生成手段を備え、
前記遅延素子の各々が、前記指示信号にしたがって前段の遅延素子から入力された信号を正転出力または反転出力するよう同時に設定されることを特徴とする請求項１に記載のＰＷＭ信号制御装置。
【請求項３】
前記遅延素子がクロック信号に基づいて動作し、前記クロック信号と前記遅延素子との同期を調整して前記遅延素子の遅延を制御するクロック調整回路をさらに備えることを特徴とする請求項１または２に記載のＰＷＭ信号制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機器の動作を制御するパルス信号を生成するＰＷＭ信号生成装置に関する。
【背景技術】
【０００２】
機器の動作を制御する信号として、ＰＷＭ（Pulse Width Modulation）信号がよく知られている。ＰＷＭ信号は、パルス幅で機器の動作タイミングを制御するパルス信号である。このようなＰＷＭ信号を使った制御のための回路の従来例として、例えば、特許文献１が挙げられる。特許文献１に記載された発明は、複数のフリップフロップとインバータとで回路を構成している。そして、フリップフロップを、インバータの出力によってセット、あるいはリセットすることによってデータに基づいて選択されたフリップフロップのパルス幅に応じたＰＷＭ信号を生成している。
【特許文献１】特開平１５−１６４１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、近年、ＰＷＭ信号には一層の高速化、高分解能化が求められている。例えば１００ＭＨｚで６４分解能のＰＷＭ信号を生成した場合、最少分解能のパルス幅は１５６ｐｓとなる。しかしながら、フリップフロップは、その構成上比較的遅延が大きいことで知られている。このため、フリップフロップを使う従来技術で高分解能のパルスを生成した場合、フリップフロップが持つ信号遅延の蓄積による信号の出力タイミングのばらつきがパルス幅に与える影響が無視できなくなる。このため、フリップフロップを使って安定したＰＷＭ信号を得る技術は、信号の周波数や分解能に限界があると言わざるを得ない。
【０００４】
フリップフロップよりも遅延値のばらつきが少ない遅延素子として、例えば、遅延バッファ等がある。ただし、このような遅延素子は、一般的にセットされたデータをフリップフロップのように保持しておくことができないため、上記した従来技術にそのまま適用することはできない。
本発明は、このような点に鑑みてなされたものであって、フリップフロップに代えてより遅延値のばらつきが少ない遅延素子を用い、より高周波数あるいは高分解能のＰＷＭ信号に適したＰＷＭ信号生成装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
以上の課題を解決するため、本発明のＰＷＭ信号生成装置は、複数の遅延素子を備える第１パルス生成部と、複数の遅延素子を備えて構成され、前記第１パルス生成部と並列に接続される第２パルス生成部と、前記第１パルス生成部、前記第２パルス生成部に対し、生成されたパルス信号出力のタイミングと、パルス信号を出力しない不出力のタイミングとを交互に指示するタイミング指示手段と、前記第１パルス生成部、前記第２パルス生成部によって生成された信号を入力すると共に、前記タイミング指示手段が指示した動作タイミングに同期して前記第１パルス生成部が生成したパルス信号と前記第２パルス生成部が生成したパルス信号とを交互に選択し、外部に出力する信号選択回路と、を備えてなり、前記第１パルス生成部及び前記第２パルス生成部は、前記タイミング指示手段によってパルス信号不出力タイミングの指示がされた場合、前記遅延素子の各々によって出力される信号を設定し、パルス信号出力タイミングの指示がされた場合、各遅延素子の設定に基づいて生成されたパルス信号を出力することを特徴とする。
【０００６】
このような発明によれば、複数の遅延素子で第１パルス生成部、第２パルス生成部を構成する。そして、第１パルス生成部、第２パルス生成部に対し、パルス信号出力のタイミングと、パルス信号を出力しない不出力のタイミングと、を交互に指示する。このとき、第１パルス生成部及び前記第２パルス生成部は、パルス信号不出力タイミングにおいて遅延素子の各々によって出力される信号を設定し、パルス信号出力タイミングにおいて設定に基づいて生成されたパルス信号を出力する。さらに、信号選択回路が、第１パルス生成部、第２パルス生成部から出力された信号を入力すると共に、タイミング指示手段が指示した動作タイミングに同期して第１パルス生成部によって生成されたパルス信号と第２パルス生成部によって生成されたパルス信号とを交互に選択して外部に出力することができる。
【０００７】
このため、第１パルス生成部、第２パルス生成部のいずれにおいても、遅延素子の各々に設定を次のタイミングで出力できるので、電圧を保持できない遅延素子を使ってパルス信号を生成することができる。したがって、信号遅延が動作に比較的大きく影響するフリップフロップを使うことなくＰＷＭ信号を使った制御が可能なＰＷＭ信号生成装置を提供することができる。
【０００８】
また、本発明のＰＷＭ信号生成装置は、前記第１パルス生成部、前記第２パルス生成部が生成すべきパルス信号に基づいて、前記遅延素子の各々に出力すべき信号を同時に指示する指示信号を生成する指示信号生成手段を備え、前記遅延素子の各々が、前記指示信号にしたがって前段の遅延素子から入力された信号を正転出力または反転出力するよう同時に設定されることを特徴とする。
【０００９】
このような発明によれば、各遅延素子から出力される信号を同時に設定することができる。
また、本発明のＰＷＭ信号生成装置は、前記クロック信号と前記遅延素子との同期を調整して前記遅延素子の遅延を制御するクロック調整回路をさらに備えることを特徴とする。
【００１０】
このような発明によれば、遅延素子の遅延を適正に修正し、いっそう高い精度で素子に起因する遅延を制御できるＰＷＭ信号生成装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図を参照して本発明に係るＰＷＭ信号生成装置の一実施の形態を説明する。
図１は、本実施形態のＰＷＭ信号生成装置の回路構成を説明するための図である。ＰＷＭ信号生成装置は、機器の制御に使用されるパルス信号を制御するものである。本実施形態のＰＷＭ信号生成装置は、ビデオデータｄvに基づくパルス信号を生成し、レーザプリンタに出力するものとして構成されている。
【００１２】
本実施形態のＰＷＭ信号生成装置は、パルス信号を生成するパルス生成部を２つ備えていて、２つのパルス生成部を各々パルス生成部１０１、パルス生成部１０２と記す。パルス生成部１０１、パルス生成部１０２は、互いに並列に接続されていて、いずれも複数の遅延素子を接続して構成されている。本実施形態では遅延素子に遅延バッファ１０６を用いるものとし、パルス生成部１０１、パルス生成部１０２は、各々直列に接続された６４個の遅延バッファ１０６を含んでいる。接続された遅延バッファ１０６の間には、トランスファーゲート部１０９が設けられている。
【００１３】
また、パルス生成部１０１、パルス生成部１０２は、所定の周波数を持つクロック信号ｃに基づいて動作する。本実施形態のＰＷＭ信号生成装置は、クロック信号ｃに基づいてクロック信号ｃの周波数の１／２の周波数を持つクロック信号ｃ’を生成する１／２パルス生成回路１０４を備え、クロック信号ｃ’をパルス生成部１０１、パルス生成部１０２に入力することによってパルス生成部１０１、パルス生成部１０２にパルス信号を出力するタイミング（出力タイミング）であるか、または出力しないタイミング（不出力タイミング）であるかを交互に指示している。このような１／２パルス生成回路１０４は、本実施形態において、タイミング指示手段として機能する。
【００１４】
パルス生成部１０１、パルス生成部１０２は、不出力タイミングと指示されたタイミングでは、遅延バッファ１０６の各々に出力すべき信号を設定する。また、パルス信号出力タイミングと指示されたタイミングでは、各遅延バッファ１０６の設定に基づいて生成されたパルス信号を出力する。出力された信号のうち、パルス生成部１０１から出力されたパルス信号をＰ1、パルス生成部１０１から出力されたＰ2と記す。
【００１５】
また、本実施形態のＰＷＭ信号生成装置は、１／２パルス生成回路１０４によるパルス信号生成動作の実行または停止のタイミングに同期し、パルス生成部１０１、パルス生成部１０２によって生成されたパルス信号Ｐ1とＰ2とを交互に選択し、選択されたパルス信号を外部に出力するセレクタ１０５を備えている。セレクタ１０５によって外部に出力された信号をＰ3として図中に示す。
【００１６】
さらに、本実施形態のＰＷＭ信号生成装置は、ビデオデータｄvをデコードしてデコードデータｄdを生成し、パルス生成部１０１、パルス生成部１０２に入力するデコーダ１０７を備えている。デコードデータｄdは、パルス生成部１０１、パルス生成部１０２が生成すべきパルス信号に係るビデオデータｄvに基づいて生成されたものであって、６ビットのビデオデータｄvを６４ビットに変換したデータである。
【００１７】
デコードデータｄdは、各遅延バッファ１０６に対して出力すべき信号を同時に指示する指示信号となる。遅延バッファ１０６間のトランスファーゲート部１０９に１ビットずつ入力される。トランスファーゲート部１０９は、上流の遅延バッファ１０６から入力された信号をそのまま（正転）、あるいは反転させて下流の遅延バッファ１０６に出力させる。このようなトランスファーゲート部１０９は、遅延バッファ１０６の各々を、デコードデータｄdにしたがって前段の遅延バッファ１０６から入力された信号を正転出力または反転し、後段の遅延バッファ１０６に出力するよう同時に設定するものである。なお、本実施形態において、デコーダ１０７は、本実施形態の指示信号生成手段として機能する。
【００１８】
また、本実施形態のＰＷＭ信号生成装置は、遅延バッファ１０６とクロック信号ｃとの同期を調整して遅延バッファ１０６の遅延を制御するクロック調整回路であるＤＬＬ（Delay Locked Loop）回路１０３を備えている。
ここで、本実施形態のパルス生成部１０１、パルス生成部１０２不出力タイミングにおいてなされる、各遅延バッファ１０６の信号の入出力の状態を設定するための動作について説明する。
【００１９】
本実施形態では、６４ビットのデコードデータｄdは、６４個のうち最大２個の遅延バッファ１０６に前段の遅延バッファ１０６から入力された信号を反転して次段の遅延バッファ１０６に出力ように設定する。２つの遅延バッファ１０６における信号の反転によってパルスの立ち上がり、立下りを表すことができる。つまり、デコードデータｄdは、トランスファーゲート１０９に対するトグル（ＴＧＬ）信号を生成するものである。
【００２０】
図２（ａ）、（ｂ）は、トランスファーゲート部１０９を説明するための図であって、（ａ）はトランスファーゲート部１０９を示す図、（ｂ）は、トランスファーゲート部１０９を構成するトランスファーゲート１０９ａ、１０９ｂをより詳細に説明するための図である。なお、トランスファーゲート１０９ａ、１０９ｂは同様の構成を有するが、図２（ｂ）ではトランスファーゲート１０９ｂについてのみ示し、トランスファーゲート１０９ａの説明に代えるものとする。
【００２１】
図示したように、トランスファーゲート部１０９は、６４個接続された遅延素子１０６のうち、前段の遅延素子１０６から信号Ａ、信号Ｂを入力する。また、トランスファーゲート部１０９の各トランスファーゲートには、デコードデータｄdによって生成されたトグル信号（ＴＧＬ）が入力する。図２（ｂ）に示すように、トランスファーゲート１０９ａ、１０９ｂは、２つのＭＯＳＦＥＴ２０１ａ、２０１ｂがゲートＧを共通にして接続されていて、ゲートＧにはＴＧＬ信号を反転させた信号が入力されている。
【００２２】
図２（ｂ）に示した例では、トランスファーゲート１０９ａが、ＴＧＬがゲートＧよりも高い（Ｈ）場合にだけ出力信号Ｙとして信号Ａを出力する。また、同様に、トランスファーゲート１０９ｂは、ＴＧＬがゲートＧよりも高い（Ｈ）場合にだけ出力信号Ｙとして信号Ｂを出力する。このような場合、前段の遅延バッファ１０６から入力された信号Ａ、信号Ｂの反転が起こる。
【００２３】
信号の反転が起こった後、遅延バッハ１０６は再び前段の遅延バッファ１０６から入力された信号を正転した状態で次段の遅延バッファ１０６に出力する間、パルス信号は一定の値を保持することになる。デコードデータｄdによって遅延バッファ１０６の出力信号の正転、反転を設定する動作を、本実施形態では、以降データセットと記すものとする。
１／２パルス生成回路１０４は、ＤＬＬ回路１０３で調整されたクロック信号ｃを入力し、この信号の周波数を１／２にした１／２クロック信号ｃ’を生成する。クロック信号ｃの１／２の周波数を持つ１／２クロック信号ｃ’は、クロック信号ｃの２倍の周期を持ってパルス生成部１０１、パルス生成部１０２、さらにはセレクタ１０５に入力する。
【００２４】
パルス生成部１０１、パルス生成部１０２は、１／２クロック信号ｃ’のｈｉｇｈ、Ｌｏｗによってデータをセットまたはデータがセットされた遅延素子によってパルス信号Ｐ1、Ｐ2を出力する。本実施形態では、例えば、１／２クロック信号ｃ’がｈｉｇｈであるときにパルス生成部１０１がパルス信号を出力する。また、１／２クロック信号ｃ’がＬｏｗであるときにパルス生成部１０２がパルス信号を出力するよう設定する。
【００２５】
また、セレクタ１０５は、１／２クロック信号ｃ’のｈｉｇｈ、Ｌｏｗによってパルス生成部１０１が生成したパルス信号Ｐ1、パルス生成部１０２生成したパルス信号Ｐ2のいずれを選択するかを決定する。本実施形態では、１／２クロック信号ｃ’がｈｉｇｈであるときにパルス生成部１０１が生成した信号Ｐ1を選択する。また、１／２クロック信号ｃ’がＬｏｗであるときにパルス生成部１０２が生成した信号Ｐ2を選択するよう設定した。
【００２６】
以上の構成において、１／２パルス生成回路１０４は、１／２クロック信号ｃ’をセレクタ１０５と共にパルス生成部１０１、パルス生成部１０２にも入力している。このため、パルス生成部１０１、パルス生成部１０２がパルス信号Ｐ1、Ｐ2を出力するタイミングとセレクタ１０５が出力されたパルス信号Ｐ1、Ｐ2を選択するタイミングとの同期を正確かつ容易にとることができる。
【００２７】
以上述べた構成は、以下のように動作する。
図２（ａ）、（ｂ）、（ｃ）、（ｄ）は、本実施形態のＰＷＭ信号生成装置の動作を説明するための図である。図２（ａ）は、１／２クロック信号ｃ’を示している。また、（ｂ）はパルス生成部１０１、（ｃ）はパルス生成部１０２のデータセット、出力のタイミングを示している。（ｂ）、（ｃ）において、いずれも点線はセットされたパルス信号の波形を示し、実線は出力されるパルス信号の波形を示している。また、図２（ｄ）は、セレクタ１０５から出力されるパルス信号Ｐ3を示している。
【００２８】
本実施形態のＰＷＭ信号生成装置では、ＰＣ等からレーザプリンタが描画すべき画像に基づくビデオデータｄvが６ビットで入力される。６ビットのビデオデータｄvは、デコーダ１０７によって６４ビットのデコードデータｄdに変換されてパルス生成部１０１、パルス生成部１０２のトランスファーゲート１０９に入力する。パルス生成部１０１、パルス生成部１０２は、１つの１／２クロック信号ｃ´で６４個の遅延バッファ１０６にデータをセットし、次の１／２クロック信号ｃ´でパルス信号Ｐ１、Ｐ２を出力する。
【００２９】
このとき、パルス生成部１０１は、（ａ）に示した１／２クロック信号ｃ’がＬｏｗであるときにデータをセットし、次に来るｈｉｇｈの１／２クロック信号ｃ’でパルス信号Ｐ1を出力する。一方、パルス生成部１０２は、１／２クロック信号ｃ’がｈｉｇｈであるときにデータをセットし、次に来るＬｏｗの１／２クロック信号ｃ’でパルス信号Ｐ２を出力する。
【００３０】
このような本実施形態では、パルス生成部１０１において１／２クロック信号ｃ’のｈｉｇｈがデータセットのイネーブル信号となり、パルス生成部１０２においては、１／２クロック信号ｃ’のＬｏｗがデータセットのイネーブル信号となっている。なお、本実施形態では、パルス生成部１０１、パルス生成部１０２は同様に構成されていて、パルス生成部１０１とパルス生成部１０２とで１／２クロック信号ｃ’の極性を反転させて入力することによってこのような動作を実現する。
【００３１】
また、パルス生成部１０１がパルスデータＰ１を出力しているとき、セレクタ１０５には、ｈｉｇｈである１／２クロック信号ｃ’が入力されている。セレクタ１０５は、１／２クロック信号ｃ’がｈｉｇｈである間パルス信号Ｐ1を選択し、パルス信号Ｐ3として出力する。
次の周期において、１／２クロック信号ｃ’は、ｈｉｇｈからＬｏｗに切り換わる。このとき、パルス生成部１０１には、データセットのイネーブル信号となる１／２クロック信号ｃ’のｈｉｇｈが入力されない。このため、パルス生成部１０１は、デコードデータｄdによって生成されたＴＧＬにしたがって遅延バッファ１０６にデータをセットする。一方、パルス生成部１０２は、Ｌｏｗの１／２クロック信号ｃ’が入力されたことにより、前クロックでセットされたデータをパルス信号Ｐ2として出力する。
【００３２】
このとき、セレクタ１０５には、Ｌｏｗである１／２クロック信号ｃ’が入力されている。セレクタ１０５は、１／２クロック信号ｃ’がＬｏｗである間パルス信号Ｐ2を選択し、パルス信号Ｐ3として出力する。
以上のようにパルス生成部１０１、パルス生成部１０２を設定することによって、本実施形態のＰＷＭ信号生成装置は、パルス生成部１０１、パルス生成部１０２が交互にデータをセットしてパルス信号Ｐ1またはＰ2を出力する。そして、セレクタ１０５が、パルス生成部１０１、パルス生成部１０２が出力している信号のうちセットされたデータに基づいて生成されたパルス信号を選択して出力することができる。
【００３３】
このような本実施形態によれば、セットされたデータを保持することができずに次のクロックで信号として出力する遅延素子を用い、ビデオデータｄvに基づくパルス幅のパルス信号を生成することができる。また、データを保持することができない遅延素子の多くは、フリップフロップよりも遅延値のパルスに与える影響が少ない。このため、本実施形態は、フリップフロップを用いてＰＷＭ制御をする従来技術よりもより高周波数あるいは高分解能のＰＷＭ信号に適したものといえる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態のＰＷＭ信号生成装置の回路構成を説明するための図である。
【図２】図１に示したトランスファーゲート部を説明するための図である。
【図３】図１に示したパルス生成部の動作を説明するための図である。
【符号の説明】
【００３５】
１０１，１０２  パルス生成部、１０３  ＤＬＬ回路、１０４  １／２パルス生成回路
１０５  セレクタ、１０６  遅延バッファ、１０９  トランスファーゲート部
【図１】
2006333287.tif 000003
【図２】
2006333287.tif 000004
【図３】
2006333287.tif 000005