(57)【要約】【課題】出力端子の電力変動領域とロジック回路の電力変動領域を重ねて、デジタルノイズが少ない安定領域を広げることができる集積回路装置を提供する。【解決手段】データ遅延調整回路群１１０は、フリップフロップ回路群１０６が出力するデータを入力し、データ出力端子群１１４の動作タイミングがロジック回路１００の動作タイミングと同じタイミングとなるように遅延調整して、データ出力端子群１１４へ出力する。クロック遅延調整回路１０９もインバータ１０５が出力するクロックを同様に遅延調整して、クロック出力端子１１３へ出力する。これにより、外部出力クロックと外部出力データの位相関係を保ったまま、データ出力端子の動作タイミングがロジック回路１００の動作タイミングと同じタイミングになる。【選択図】図１
2006333150.tif 000002
【特許請求の範囲】
【請求項１】
内部基準クロックに同期して動作しデジタル信号に信号処理を施して複数のデータを生成する論理回路を含み、前記内部基準クロックの位相を調整して外部出力クロックを生成するとともに、前記論理回路が生成する各データの位相を調整して外部出力データをそれぞれ生成し、クロック出力端子および各データ出力端子からパラレル出力する集積回路装置であって、
前記内部基準クロックを入力して遅延調整する遅延調整回路と、
前記論理回路が生成する各データをそれぞれ入力し、前記遅延調整回路が出力するクロックに同期して、前記各データ出力端子へ前記各外部出力データとして出力する各フリップフロップ回路と、
前記遅延調整回路が出力するクロックを反転して、前記クロック出力端子へ前記外部出力クロックとして出力する反転回路と、
を具備することを特徴とする集積回路装置。
【請求項２】
前記遅延調整回路は、前記各データ出力端子の動作タイミングが前記論理回路の動作タイミングと同じタイミングになるように遅延調整することを特徴とする請求項１記載の集積回路装置。
【請求項３】
請求項１もしくは２のいずれかに記載の集積回路装置であって、
前記内部基準クロックを入力し、前記遅延調整回路へ反転して出力するかそのまま出力するか選択可能な反転制御回路をさらに具備する、
ことを特徴とする集積回路装置。
【請求項４】
請求項１ないし３のいずれかに記載の集積回路装置であって、
前記遅延調整回路は、前記内部基準クロックのｎ逓倍（ｎは正の整数）のクロックに同期して動作するフリップフロップ回路が複数段、直列に配置されるともに、その各フリップフロップ回路の出力を選択出力するセレクタが配置された回路
であることを特徴とする集積回路装置。
【請求項５】
内部基準クロックに同期して動作しデジタル信号に信号処理を施して複数のデータを生成する論理回路を含み、前記内部基準クロックの位相を調整して外部出力クロックを生成するとともに、前記論理回路が生成する各データの位相を調整して外部出力データをそれぞれ生成し、クロック出力端子および各データ出力端子からパラレル出力する集積回路装置であって、
前記論理回路が生成する各データをそれぞれ入力し、前記内部基準クロックに同期して出力する各フリップフロップ回路と、
前記内部基準クロックを反転して出力する反転回路と、
前記各フリップフロップ回路が出力する各データをそれぞれ入力して遅延調整し、前記各データ出力端子へ前記各外部出力データとして出力する各データ遅延調整回路と、
前記反転回路が出力するクロックを入力して遅延調整し、前記クロック出力端子へ前記外部出力クロックとして出力するクロック遅延調整回路と、
を具備することを特徴とする集積回路装置。
【請求項６】
前記各データ遅延調整回路は、前記各データ出力端子の動作タイミングが前記論理回路の動作タイミングと同じタイミングになるように遅延調整し、
前記クロック遅延調整回路は、前記外部出力クロックが前記内部基準クロックと遅延のない逆位相のタイミングとなるように遅延調整する
ことを特徴とする請求項５記載の集積回路装置。
【請求項７】
請求項５もしくは６のいずれかに記載の集積回路装置であって、
前記内部基準クロックを入力し、前記各フリップフロップ回路および前記反転回路へ反転して出力するかそのまま出力するか選択可能な反転制御回路をさらに具備する、
ことを特徴とする集積回路装置。
【請求項８】
請求項５ないし７のいずれかに記載の集積回路装置であって、
前記各データ遅延調整回路およびクロック遅延調整回路は、前記内部基準クロックのｎ逓倍（ｎは正の整数）のクロックに同期して動作するフリップフロップ回路が複数段、直列に配置されるともに、その各フリップフロップ回路の出力を選択出力するセレクタが配置された回路
であることを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも同期回路である論理回路を含み、該論理回路で生成したデータを該論理回路で使用する内部基準クロックとともにパラレル出力する集積回路装置に関する。
【背景技術】
【０００２】
カメラ信号処理用の集積回路装置は、システムに組み込まれたイメージセンサ等からのアナログ信号を入力とし、映像信号の信号処理を施して、システム上に組み込まれた画像表示装置や外部のモニタへデジタル画像信号を出力する。
【０００３】
すなわち、カメラ信号処理用の集積回路装置は、まず前段のイメージセンサ等からアナログ信号を入力して、ＡＦＥ（アナログ・フロント・エンド）等のアナログ処理回路において信号処理を施しデジタル信号へ変換した後、該デジタル信号をロジック回路で信号処理して映像信号や同期信号等を生成し、これらの信号をロジック回路で使用した内部基準クロックとともに、パラレルに後段の画像表示装置等へデジタル出力する。
【０００４】
また、後段の回路におけるデータ取り込みタイミングの設計を容易にするために、カメラ信号処理用の集積回路装置は、外部へ出力する内部基準クロックや、映像信号、同期信号等の各信号の位相を調整して、出力タイミングを規定する機構を有する。
【０００５】
図７に従来のカメラ信号処理用の集積回路装置の一部を示す概略構成図を示す。また、図８に、この従来のカメラ信号処理用の集積回路装置の動作を説明するためのタイミングチャートを示す。
【０００６】
従来の集積回路装置は、イメージセンサ等からのアナログ信号を信号処理してデジタル変換した後、このデジタル変換した信号をロジック回路２００で信号処理し、映像信号や同期信号等の所望のデータ（デジタル信号）を生成して、それぞれフリップフロップ回路群２０４の各フリップフロップ回路のデータ端子へ出力する。図８に示すように、この映像信号や同期信号等の内部データ２０２のタイミングは、内部基準クロック２０１の立ち上がりに同期したタイミングとなる。
【０００７】
ロジック回路２００は同期回路であり、ロジック回路２００で用いた内部基準クロックは、インバータ２０３とフリップフロップ回路群２０４の各フリップフロップ回路のクロック端子へ出力される。
【０００８】
インバータ２０３へ入力された内部基準クロック２０１はその位相を反転され、外部出力クロックとしてクロック出力端子２０７へ出力される。また、フリップフロップ回路群２０４の各フリップフロップ回路へ入力された内部データは、内部基準クロックの立ち上がりに同期したタイミングで、外部出力データとしてデータ出力端子群２０８の各データ出力端子へ出力される。よって、図８に示すように、外部出力データ２０６のタイミングは、外部出力クロック２０５の逆位相のタイミングとなる。
【０００９】
このように、従来のカメラ信号処理用の集積回路装置では、インバータやフリップフロップ回路を用いて、パラレルに出力される外部出力クロックおよび、映像信号や同期信号等の外部出力データの位相を調整して、出力タイミングを規定していた。
【００１０】
しかし、従来のカメラ信号処理用の集積回路装置では、内部レイアウト（ロジック回路と各出力端子との間に配置される素子やその配線長）や外部負荷の影響による遅延については考慮されておらず、図８に示すように、外部出力クロック２０５と外部出力データ２０６が遅延して、内部基準クロック２０１および内部データ２０２と位相差が生じてしまい、デジタルノイズの領域が広がり、画質が劣化するという問題があった。以下、この従来の問題点について説明する。
【００１１】
まず、集積回路装置の電力変動について考えると、ロジック回路は内部基準クロックに同期して動作するため、図８に示すように、ロジック回路の電力変動領域２０９は、内部基準クロックの立ち上がりから分布する。一方、出力端子の電力変動は外部出力データの変化点と外部出力クロックの変化点に依存するので、内部基準クロックと外部出力クロックおよび内部データと外部出力データに位相差が生ずると、図８に示すように、出力端子の電力変動領域２１０は、ロジック回路の電力変動領域２０９とはずれて分布することになる。
【００１２】
集積回路装置におけるデジタルノイズは、デジタル信号の処理が変動するときに多く発生し、処理が行われないときや、デジタル信号の処理が変動しないときには発生しない。よって、当該集積回路装置におけるデジタルノイズの領域は、ロジック回路の電力変動領域と出力端子の電力変動領域のいずれかが存在する領域に分布することになるので、図８に示すように分布することになり、内部基準クロックと外部出力クロックおよび内部データと外部出力データに位相差が生ずると、デジタルノイズの領域は広がる。一方、デジタルノイズが少ない領域は、ロジック回路の電力変動領域と出力端子の電力変動領域がいずれも存在しない領域に分布するので、内部基準クロックと外部出力クロックおよび内部データと外部出力データに位相差が生ずると、図８に示すようにデジタルノイズが少ない領域２１２は狭くなる。
【００１３】
さらに、このデジタルノイズが少ない領域は、集積回路装置の動作周波数に依存して大きさが変わり、動作周波数が遅い場合には広い領域を確保することが可能であるが、動作周波数が速くなるに従い狭くなる。
【００１４】
カメラシステムにおいては、このデジタルノイズがイメージセンサやアナログ処理回路におけるアナログ信号に対するノイズ源となり、Ｓ／Ｎ比の劣化等を招き、画質劣化の原因となる。特に、近年、カメラ分野では、携帯電話等の用途が広がり、高画素、小型化が進み、動作周波数が高速になってきているため、デジタルノイズの少ない領域が狭くなってきており、このデジタルノイズによる画質劣化が問題となってきている。
【００１５】
図９にカメラシステムにおけるデジタルノイズの伝播を示す。
図９に示すように、ロジック回路２１５で発生するデジタルノイズは、イメージセンサ２１３とＡＦＥ２１４へ伝播する。また、出力端子群２１６で発生するデジタルノイズも同様に、イメージセンサ２１３とＡＦＥ２１４へ伝播する。このようにカメラシステムでは、デジタルノイズが伝播する系が２つ存在し、内部基準クロックと外部出力クロックおよび内部データと外部出力データに位相差が生ずると、イメージセンサ２１３とＡＦＥ２１４がデジタルノイズの影響を受けずに安定して動作できるデジタルノイズの少ない安定領域が狭くなる。
【００１６】
デジタルノイズの影響を最小限に抑えるには、安定領域、すなわちロジック回路２１２と出力端子２１３の電力電動が最も少ない領域でアナログ処理を行うことが求められが、動作周波数が速くなるに従いデジタルノイズが少ない安定領域は減少し、アナログ処理の動作タイミングを調整して最良な画質を安定して得ることが困難になってきている。
【００１７】
従来より、このデジタルノイズの影響を軽減する手法として、パラレル出力の各ビット間の位相をずらすことで、電力変動の平均化を行い、ノイズの影響を小さくする手法が提案されている（例えば、特許文献１参照。）。
【００１８】
しかし、外部出力クロックおよび、映像信号等の外部出力データの出力タイミング（位相）をずらすと、後段の処理における集積回路装置からの外部出力クロックを用いたデータ受け取りのタイミング設計が困難になる。また、デジタルノイズの影響を軽減することは可能であるが、最良な画質を得ることはできない。Ｓ／Ｎ比が最も良くなるのは、電力変動が最も少ない安定領域でアナログ処理を行い、デジタルノイズの影響を最小限に抑えることである。
【特許文献１】特開平１１−７３４９号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上記問題点に鑑み、外部出力クロックと外部出力データを位相関係を保ったまま遅延させることにより、出力端子の電力変動領域とロジック回路の電力変動領域を重ねて、デジタルノイズが少ない安定領域を広げることができる集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の請求項１記載の集積回路装置は、内部基準クロックに同期して動作しデジタル信号に信号処理を施して複数のデータを生成する論理回路を含み、前記内部基準クロックの位相を調整して外部出力クロックを生成するとともに、前記論理回路が生成する各データの位相を調整して外部出力データをそれぞれ生成し、クロック出力端子および各データ出力端子からパラレル出力する集積回路装置であって、前記内部基準クロックを入力して遅延調整する遅延調整回路と、前記論理回路が生成する各データをそれぞれ入力し、前記遅延調整回路が出力するクロックに同期して、前記各データ出力端子へ前記各外部出力データとして出力する各フリップフロップ回路と、前記遅延調整回路が出力するクロックを反転して、前記クロック出力端子へ前記外部出力クロックとして出力する反転回路と、を具備することを特徴とする。
【００２１】
また、本発明の請求項２記載の集積回路装置は、請求項１記載の集積回路装置であって、前記遅延調整回路は、前記各データ出力端子の動作タイミングが前記論理回路の動作タイミングと同じタイミングになるように遅延調整することを特徴とする。
【００２２】
また、本発明の請求項３記載の集積回路装置は、請求項１もしくは２のいずれかに記載の集積回路装置であって、前記内部基準クロックを入力し、前記遅延調整回路へ反転して出力するかそのまま出力するか選択可能な反転制御回路をさらに具備する、ことを特徴とする。
【００２３】
また、本発明の請求項４記載の集積回路装置は、請求項１ないし３のいずれかに記載の集積回路装置であって、前記遅延調整回路は、前記内部基準クロックのｎ逓倍（ｎは正の整数）のクロックに同期して動作するフリップフロップ回路が複数段、直列に配置されるともに、その各フリップフロップ回路の出力を選択出力するセレクタが配置された回路であることを特徴とする。
【００２４】
また、本発明の請求項５記載の集積回路装置は、内部基準クロックに同期して動作しデジタル信号に信号処理を施して複数のデータを生成する論理回路を含み、前記内部基準クロックの位相を調整して外部出力クロックを生成するとともに、前記論理回路が生成する各データの位相を調整して外部出力データをそれぞれ生成し、クロック出力端子および各データ出力端子からパラレル出力する集積回路装置であって、前記論理回路が生成する各データをそれぞれ入力し、前記内部基準クロックに同期して出力する各フリップフロップ回路と、前記内部基準クロックを反転して出力する反転回路と、前記各フリップフロップ回路が出力する各データをそれぞれ入力して遅延調整し、前記各データ出力端子へ前記各外部出力データとして出力する各データ遅延調整回路と、前記反転回路が出力するクロックを入力して遅延調整し、前記クロック出力端子へ前記外部出力クロックとして出力するクロック遅延調整回路と、を具備することを特徴とする。
【００２５】
また、本発明の請求項６記載の集積回路装置は、請求項５記載の集積回路装置であって、前記各データ遅延調整回路は、前記各データ出力端子の動作タイミングが前記論理回路の動作タイミングと同じタイミングになるように遅延調整し、前記クロック遅延調整回路は、前記外部出力クロックが前記内部基準クロックと遅延のない逆位相のタイミングとなるように遅延調整することを特徴とする。
【００２６】
また、本発明の請求項７記載の集積回路装置は、請求項５もしくは６のいずれかに記載の集積回路装置であって、前記内部基準クロックを入力し、前記各フリップフロップ回路および前記反転回路へ反転して出力するかそのまま出力するか選択可能な反転制御回路をさらに具備する、ことを特徴とする。
【００２７】
また、本発明の請求項８記載の集積回路装置は、請求項５ないし７のいずれかに記載の集積回路装置であって、前記各データ遅延調整回路およびクロック遅延調整回路は、前記内部基準クロックのｎ逓倍（ｎは正の整数）のクロックに同期して動作するフリップフロップ回路が複数段、直列に配置されるともに、その各フリップフロップ回路の出力を選択出力するセレクタが配置された回路であることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、出力端子の電力変動領域と論理回路の電力変動領域を重ねて、デジタルノイズが少ない安定領域を広げることができる。そのため、本発明にかかる集積回路装置を用いて構成したカメラシステムは、アナログ処理の動作タイミングを調整して、デジタルノイズが少ない安定領域でアナログ処理を実施することが容易となり、デジタルノイズの影響を最小限に抑えて、最良な画質を安定して得ることができる。
【００２９】
特に高画素、小型化のカメラシステムにおいて、デジタルノイズの影響を受け難い安定領域でのアナログ処理が容易に実現でき、調整範囲が広がるので画質調整も容易になる。また安定領域が広がることで、良好な画質を得るとともに、固体ばらつき等の影響を吸収する動作マージンも稼ぐことが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、図面を交えて、本発明の実施の一形態であるカメラ信号処理用の集積回路装置について説明する。
図１は本実施の形態に係るカメラ信号処理用の集積回路装置の一部を示す概略構成図である。当該集積回路装置が搭載されるカメラシステムの構成は、例えば前述した図９に示す構成と同様であり、当該集積回路装置は、ロジック回路（論理回路）の前段にＡＦＥ等のアナログ処理回路（図示せず）を具備する。
【００３１】
また、図２は本実施の形態に係るカメラ信号処理用の集積回路装置の動作を説明するためのタイミングチャートを示す図である。なお、図２に示すタイミングチャートは、内部レイアウト（ロジック回路と各出力端子との間に配置される素子やその配線長）や外部負荷の影響による遅延については、考慮していない。
【００３２】
図１において、同期回路であるロジック回路１００は、内部基準クロックに同期して動作し、前段のＡＦＥ等においてデジタル変換された信号に信号処理を施して映像信号や同期信号等の所望のデータ（デジタル信号）を生成し、フリップフロップ回路群１０６の各フリップフロップ回路のデータ端子へそれぞれ出力する。図２に示すように、この映像信号や同期信号等の内部データ１０２のタイミングは、内部基準クロック１０１の立ち上がりに同期したタイミングとなる。
【００３３】
また、このロジック回路１００からは内部基準クロック１０１も出力され、反転制御回路１０３に入力される。反転制御回路１０３は、内部基準クロック１０１を反転して出力するかそのまま出力するか選択可能な回路である。
【００３４】
図３に反転制御回路１０３の一構成例を示す。図３に示す反転制御回路は、内部基準クロック１０１を入力し位相を反転するインバータ１１９と、内部基準クロック１０１とインバータ１１９の出力クロックを選択して出力するセレクタ１２０からなる。ここでは、セレクタ１２０がインバータ１１９の出力クロックを選択して、クロックの位相を粗調整する場合について説明する。
【００３５】
反転制御回路１０３から出力される内部クロック１０４は、インバータ（反転回路）１０５とフリップフロップ回路群１０６の各フリップフロップ回路のクロック端子へ出力される。
【００３６】
フリップフロップ回路群１０６の各フリップフロップ回路は、ロジック回路１００が生成する各内部データをそれぞれ入力し、内部基準クロック１０１に対して逆位相の内部クロック１０４の立ち上がりに同期したタイミングで、データ遅延調整回路群１１０の各データ遅延調整回路へ出力する。よって、図２に示すように、データ遅延調整回路群１１０の各データ遅延調整回路へ入力される内部データ１０８のタイミングは、内部データ１０２に対して内部基準クロックの（１／２）サイクル分遅延したタイミングとなる。
【００３７】
インバータ１０５へ入力された内部クロック１０４は、さらにその位相を反転される。よって、セレクタ１２０がインバータ１１９の出力クロックを選択する場合、図２に示すように、インバータ１０５から出力される内部クロック１０７の位相は、内部基準クロック１０１と同位相になる。
【００３８】
インバータ１０５から出力される内部クロック１０７は、クロック遅延調整回路１０９に入力され、遅延調整されて外部出力ロック１１１となってクロック出力端子１１３へ出力される。同様に、フリップフロップ回路群１０６の各フリップフロップ回路から出力される内部データは、データ遅延調整回路群１１０の各データ遅延調整回路にそれぞれ入力され、遅延調整されて外部出力データとなってデータ出力端子群１１４の各データ出力端子へそれぞれ出力される。
【００３９】
図４にデータ遅延調整回路の一構成例を示す。図４に示すデータ遅延調整回路は、遅延セルが複数段、直列に接続された遅延セル群１２１と、各遅延セルの出力データを選択出力するセレクタ１２２からなる。遅延セル群１２１は、該データ遅延調整回路に入力される内部データを順次遅延させる。遅延セルの数は、トータルの遅延量が内部基準クロックの（１／２）サイクルになるように決める。
【００４０】
セレクタ１２２による選択は、当該データ出力端子の動作タイミングがロジック回路１００の動作タイミングと同じタイミングになるように設定する。具体的には、ロジック回路と当該データ出力端子との間の内部レイアウトや外部負荷の影響による遅延量を固有遅延量とすると、遅延調整量が、
（内部基準クロックの１サイクル−固有遅延量）−内部基準クロックの（１／２）サイクル・・・（１）
となるように設定する。
【００４１】
このように、各データ遅延調整回路が、各データ出力端子に固有の遅延量を考慮して遅延調整を行うことで、図２に示すように、各データ遅延調整回路から出力される外部出力データ１１２は、ロジック回路１００から出力される内部データ１０２と遅延のない同位相のタイミングとなる。なお、図４に示すデータ遅延調整回路は４つの遅延セルを用いて構成したが、１つの遅延セルの遅延量を小さくして遅延セルの数を増やすことで、遅延量の調整精度を上げることが可能である。
【００４２】
クロック遅延調整回路１０９もデータ遅延調整回路と同様の構成をしており、当該クロック出力端子１１３に固有の遅延量を考慮して、上記した式（１）に従って遅延調整を行うことで、図２に示すように、クロック遅延調整回路１０９から出力される外部出力クロック１１１のタイミングは、内部基準クロック１０１と遅延のない逆位相のタイミングとなる。
【００４３】
以上の構成により、外部出力データと外部出力クロックによる出力端子の電力変動領域１１６は、ロジック回路１００の電力変動領域１１５と同様に、内部基準クロック１０１の立ち上がりから分布することになる。その結果、当該集積回路装置におけるデジタルノイズの領域１１７は図２に示すような分布となり、ノイズが少ない安定領域１１８を広げることができる。
【００４４】
以下、各遅延調整回路による遅延調整について具体的に説明する。
前述したように、デジタルノイズは、デジタル信号の処理が変動するときに多く発生し、処理が行われないときや、デジタル信号の処理が変動しないときには発生しない。よって、当該集積回路装置におけるデジタルノイズの領域は、ロジック回路の電力変動領域と出力端子の電力変動領域のうちのいずれかが存在する領域に分布し、逆にデジタルノイズが少ない安定領域は、ロジック回路の電力変動領域と出力端子の電力変動領域がいずれも存在しない領域に分布する。また、このノイズが少ない安定領域は、周波数に依存して領域の大きさが変わり、遅い周波数では広い領域を確保することが可能であるが、周波数が速くなるに従い領域が狭くなってくる。
【００４５】
デジタルノイズの領域の大きさは、各出力端子に固有の遅延量が同一であるとすると、
ロジック回路の電力変動領域＋｛出力端子の電力変動領域−（ロジック回路の電力変動領域−固有遅延量）｝・・・（２）
と表すことができ、安定領域は、
内部基準クロックの１サイクル−デジタルノイズの領域・・・（３）
と表すことができる。
【００４６】
例えば、ロジック回路の電力変動領域が１０ｎｓ、出力端子の電力変動領域が１２ｎｓ、固有遅延量が５ｎｓの場合、デジタルノイズの領域の大きさは、上記の式（２）より、
１０ｎｓ＋｛１２ｎｓ−（１０ｎｓ−５ｎｓ）｝＝１７ｎｓ
となり、動作周波数が２０ＭＨｚの場合、ノイズが少ない安定領域の大きさは、上記の式（３）より、
５０ｎｓ−１７ｎｓ＝３２ｎｓ
となるが、動作周波数が５０ＭＨｚの場合には、
２０ｎｓ−１７ｎｓ＝３ｎｓ
しか確保できない。
【００４７】
この安定領域を広くするには、固有の遅延量を見かけ上‘０’ｎｓにすればよい。そうすれば、デジタルノイズの領域の大きさは、
１０ｎｓ＋｛１２ｎｓ−（１０ｎｓ−０ｎｓ）｝＝１２ｎｓ
となり、動作周波数が５０ＭＨｚであっても、ノイズが少ない安定領域を、
２０ｎｓ−１２ｎｓ＝８ｎｓ
確保することが可能となる。
【００４８】
当該集積回路装置では、上記した構成によりロジック回路が出力する内部データと内部基準クロックを遅延させることで、固有の遅延量を見かけ上‘０’ｎｓにする。例えば、ロジック回路の電力変動領域が１０ｎｓ、出力端子の電力変動領域が１２ｎｓ、固有遅延量が５ｎｓ、動作周波数が５０ＭＨｚの場合、データ遅延調整回路およびクロック遅延調整回路は、入力したデータおよびクロックを、上記した式（１）に従い、
｛２０ｎｓ（内部基準クロックの１サイクル）−５ｎｓ（出力端子遅延量）｝−１０ｎｓ（内部基準クロックの（１／２）サイクル）＝５ｎｓ
遅延する。この遅延調整により、最終的に固有の遅延量が見かけ上‘０’ｎｓになり、出力端子の電力変動領域は内部基準クロックの立ち上がりから分布することになる。
【００４９】
なお、ここでは、各出力端子間で固有の遅延量が同一の場合について説明したが、各出力端子間で固有の遅延量が異なる場合であっても、各遅延調整回路ごとに遅延調整を行えるので、各出力端子ごとに固有遅延量を見かけ上‘０’ｎｓにすることができる。
【００５０】
以上のように、本実施の形態によれば、外部出力クロックと外部出力データの位相関係を保ったまま、データ出力端子の動作タイミングがロジック回路の動作タイミングと同じタイミングになるように外部出力クロックと外部出力データを遅延させるので、出力端子の電力変動領域とロジック回路の電力変動領域が重なり、デジタルノイズが少ない安定領域を広げることができる。
【００５１】
また、内部レイアウトや外部負荷等の使用環境により、各出力端子間で固有遅延量が異なる場合でも、各出力端子ごとに独立した遅延調整回路を持つので、各出力端子ごとに遅延調整を行うことができ、各出力端子ごとに固有の遅延量を見かけ上‘０’ｎｓにすることができる。
【００５２】
よって、当該集積回路装置を用いて構成したカメラシステムは、この安定領域にてアナログ処理を行うタイミング調整が容易となり、デジタルノイズの影響を最小限に抑えて、良好な画質を得ることができる。特に高画素、小型化のカメラシステムにおいて、デジタルノイズの影響を受け難い安定領域でのアナログ処理が容易に実現でき、調整範囲が広がるので画質調整も容易になる。また安定領域が広がることで、良好な画質を得ることができるとともに、固体ばらつき等の影響を吸収する動作マージンも稼ぐことが可能となる。
【００５３】
なお、ここでは、反転制御回路１０３においてインバータ１１９の出力クロックを選択する場合について説明したが、例えば内部レイアウトや外部負荷等の使用環境による固有の遅延量が内部基準クロックの（１／２）サイクル程度あるような場合などには内部基準クロック１０１を選択するようにする。このように反転制御回路１０３と組み合わせることで、内部基準クロックの１サイクル分の遅延調整が可能となる。
【００５４】
また、ここでは、各出力端子ごとに遅延調整回路を設けて、固有の遅延量の各出力端子間（各ビット間）でのばらつきに対応できるようにしたが、その固有遅延量が出力端子間で無視できるほど小さい場合には、遅延調整回路を１つに統一することも可能である。
【００５５】
図５は、遅延調整回路を１つに統一した集積回路装置の一部を示す概略構成図である。但し、図１で説明した部材と同一の部材には同一符号を付して、詳細な説明を省略する。
図５において、遅延調整回路１２３は、前述した図４に示す構成と同様の構成であり、固有遅延量を考慮して、反転制御回路１０３から出力される内部クロック１０４の遅延調整を行い、データ出力端子群１１４の各データ出力端子の動作タイミングがロジック回路１００の動作タイミングと同じタイミングになるようにする。
【００５６】
遅延調整回路１２３による遅延調整後の内部クロック１２４は、インバータ１０５とフリップフロップ回路群１０６の各フリップフロップ回路のクロック端子へ入力される。当該集積回路装置では、インバータ１０５から出力されるクロックが外部出力クロックとなり、フリップフロップ回路群１０６の各フリップフロップ回路から出力されるデータが外部出力データとなる。
【００５７】
遅延調整回路１２３による遅延調整の結果、図２に示すように、インバータ１０５から出力される外部出力クロック１１１のタイミングは、内部基準クロック１０１と遅延のない逆位相のタイミングとなり、フリップフロップ回路群１０６の各フリップフロップ回路から出力される外部出力データ１１２は、ロジック回路１００から出力される内部データ１０２と遅延のない同位相のタイミングとなる。
【００５８】
よって、図１に示す集積回路装置と同様に、ノイズが少ない安定領域１１８を広げることができ、上記した効果と同様の効果を得ることができる。このように、各出力端子に固有の遅延量が出力端子間で無視できるほど小さい場合には、遅延調整回路を１つに統一して構成してもよい。
【００５９】
また、ここでは、遅延セルを用いて構成した遅延調整回路について説明したが、遅延セルは、温度変化やプロセスのばらつきに敏感であるので、これを回避するために、内部基準クロックのｎ逓倍（ｎは正の整数）のクロックを用いて遅延させる構成にしてもよい。
【００６０】
図６にｎ逓倍クロックを用いる遅延調整回路の構成を示す。
図６に示す遅延調整回路は、フリップフロップ回路が複数段、直列に接続されたフリップフロップ回路群１２５と、各フリップフロップ回路の出力データを選択出力するセレクタ１２６からなる。フリップフロップ回路群１２５の各フリップフロップ回路１２７〜１２９には、内部基準クロックのｎ逓倍のクロックが入力され、該遅延調整回路１２３に入力される内部クロック１０４を順次遅延させる。
【００６１】
例えば、内部基準クロックの８逓倍のクロックを用いる場合、最初の段のフリップフロップ回路１２７の出力クロックは、該遅延調整回路１２３に入力される内部クロック１０４に対して内部基準クロックの（１／８）サイクル分遅延した信号となり、次段のフリップフロップ回路１２８の出力クロックは、該遅延調整回路１２３に入力される内部クロック１０４に対して内部基準クロックの（２／８）サイクル分遅延した信号となり、最終段のフリップフロップ回路１２９の出力クロックは、該遅延調整回路１２３に入力される内部クロック１０４に対して内部基準クロックの（３／８）サイクル分遅延した信号となる。
【００６２】
この遅延調整回路１２３と反転制御回路１０３の組み合わせにより、（０／８）から（７／８）まで内部基準クロックの１サイクルを８等分した遅延の調整が可能となる。なお、図６に示す遅延調整回路は３つのフリップフロップ回路を用いて構成したが、逓倍数（ｎ）を大きくしてフリップフロップ回路の数を増やすことで、遅延量の調整精度を上げることが可能である。
【００６３】
また、ここでは、反転制御回路と遅延調整回路の組み合わせにより遅延調整を行う場合について説明したが、遅延調整回路のみで内部基準クロックの１サイクル分の遅延調整を行えるようにしてもよい。
【００６４】
また、ここでは、カメラ信号処理用の集積回路装置について説明したが、少なくとも同期回路であるロジック回路（論理回路）を含み、該ロジック回路で生成したデータを、該ロジック回路で使用する内部基準クロックとともにパラレル出力する集積回路装置に適用できる。
【産業上の利用可能性】
【００６５】
本発明にかかる集積回路装置は、デジタルノイズが少ない領域を広げることができ、イメージセンサ等より得た信号をアナログ信号処理してデジタル変換した後、デジタル処理してデジタル映像信号を出力するカメラシステム等に有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係るカメラ信号処理用の集積回路装置の一部を示す概略構成図
【図２】本発明の実施の形態に係るカメラ信号処理用の集積回路装置の動作を説明するためのタイミングチャートを示す図
【図３】本発明の実施の形態に係るカメラ信号処理用の集積回路装置が具備する反転制御回路の一構成例を示す図
【図４】本発明の実施の形態に係るカメラ信号処理用の集積回路装置が具備する遅延調整回路の一構成例を示す図
【図５】本発明の他の実施の形態に係るカメラ信号処理用の集積回路装置の一部を示す概略構成図
【図６】本発明の実施の形態に係るカメラ信号処理用の集積回路装置が具備する遅延調整回路の他の構成例を示す図
【図７】従来のカメラ信号処理用の集積回路装置の一部を示す概略構成図
【図８】従来のカメラ信号処理用の集積回路装置の動作を説明するためのタイミングチャートを示す図
【図９】従来のカメラシステムにおけるデジタルノイズの伝播を示す図
【符号の説明】
【００６７】
１００、２００、２１５      ロジック回路
１０１、２０１      内部基準クロック
１０２、２０２      内部データ
１０３      反転制御回路
１０４      内部クロック
１０５、２０３      インバータ
１０６、２０４      フリップフロップ回路群
１０７      内部クロック
１０８      内部データ
１０９      クロック遅延調整回路
１１０      データ遅延調整回路群
１１１、２０５      外部出力クロック
１１２、２０６      外部出力データ
１１３、２０７      クロック出力端子
１１４、２０８      データ出力端子群
１１５、２０９      ロジック回路の電力変動領域
１１６、２１０      出力端子の電力変動領域
１１７、２１１      デジタルノイズの領域
１１８、２１２      デジタルノイズが少ない領域
１１９      インバータ
１２０      セレクタ
１２１      遅延セル群
１２２      セレクタ
１２３      遅延調整回路
１２４      内部クロック
１２５      フリップフロップ回路群
１２６      セレクタ
１２７〜１２９      フリップフロップ回路
２１３      イメージセンサ
２１４      アナログ・フロント・エンド（ＡＦＥ）
２１６      出力端子群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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