(57)【要約】【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。【選択図】図３５
2006121121.tif 000002
【特許請求の範囲】
【請求項１】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体集積回路装置の製造方法であって、
前記一対のｎチャネル型ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成し、前記配線溝内を含む前記層間絶縁膜上に導電性膜を堆積する工程と、
前記導電性膜を前記層間絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを電気的に接続する一対の導電層を形成する工程と、
前記一対の導電層の上部に、容量絶縁膜を形成する工程と、
前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に導電性膜を堆積し、エッチングすることによって上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを含んで成るメモリセルを有する半導体集積回路装置の製造方法であって、
一対の第１導電型ＭＩＳＦＥＴ上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜中に接続孔を形成し、前記接続孔内を含む前記第１の絶縁膜上に第１の導電性膜を堆積する工程と、
前記第１の導電性膜を前記第１の絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対の第１導電型ＭＩＳＦＥＴのそれぞれのゲート電極およびドレイン上に接続部を形成する工程と、
前記接続部上を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜中であって、前記接続部上に配線溝を形成し、前記配線溝内を含む前記第２の絶縁膜上に第２の導電性膜を堆積する工程と、
前記第２の導電性膜を前記第２の絶縁膜の表面が露出するまでエッチバックもしくは研磨することにより前記一対の第１導電型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを前記接続部を介して電気的に接続する一対の導電層を形成する工程と、
前記一対の導電層の上部に、容量絶縁膜を形成する工程と、
前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、
前記開口部内を含む前記容量絶縁膜上に第３の導電性膜を堆積し、前記上部電極であって、前記開口部を介して前記第１および第２の導電性膜の一方と電気的に接続され、前記上部電極と、前記第１および第２の導電性膜の他方と、前記容量絶縁膜とを含んで構成される容量素子を形成するように、前記第１および第２の導電性膜のいずれかの上に延在する前記上部電極をエッチングすることによって上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２において、
前記導電層の端部は、前記接続部の上部に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記上部電極の形成領域は、前記導電層の形成領域より広く、前記導電層の形成領域を包含していることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記上部電極および前記導電層は、金属膜もしくは導電性を有する金属の化合物膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記導電層は、窒化チタンもしくはタングステンであり、前記容量絶縁膜は、窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記容量絶縁膜の膜厚は、２．６ｎｍ以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記導電性膜を前記層間絶縁膜もしくは第２の絶縁膜の表面が露出するまでエッチバックもしくは研磨した後、さらに、前記層間絶縁膜もしくは第２の絶縁膜の表面をエッチングすることにより、前記一対の導電層の側壁を露出させる工程を有し、
前記一対の導電層の側壁上にも容量絶縁膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記半導体集積回路装置は、第１領域と第２領域を有し、前記一対の導電層、容量絶縁膜および上部電極は、前記第１領域に形成され、
前記第２領域には、前記第１領域に形成される前記一対の導電層、容量絶縁膜および上部電極の形成工程と同一工程で形成される容量が形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記メモリセルはＳＲＡＭであることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
ＳＲＡＭの蓄積ノード容量とアナログ容量とを同層の導電層で形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
半導体集積回路装置の製造方法であって、
第１の溝および第２の溝を有する第１の層間絶縁膜を形成する工程と、
前記第１および第２の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンとを形成する工程と、
第３の溝および第４の溝を有する第２の層間絶縁膜を形成する工程と、
前記第３および第４の溝に導電性膜を埋め込み、前記第３の溝において第３の導電性パターンと、前記第４の溝において第４の導電性パターンを形成する工程と、
を含んで成り、
第１導電型の第１のＭＩＳＦＥＴと、第１導電型の第２のＭＩＳＦＥＴ、第２導電型の第１のＭＩＳＦＥＴと、第２導電型の第２のＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを構成し、
前記第１および第２の層間絶縁膜は、前記第１導電型の第１のＭＩＳＦＥＴと、前記第１導電型の第２のＭＩＳＦＥＴと、前記第２導電型の第１のＭＩＳＦＥＴと、前記第２導電型の第２のＭＩＳＦＥＴとを覆うように形成され、
前記第１の導電性パターンは、前記第２導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは、前記第２導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは、前記第１導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第２のＭＩＳＦＥＴのゲート電極と、前記第１の導電性パターンとに電気的に接続され、
前記第４の導電性パターンは、前記第１導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第１のＭＩＳＦＥＴのゲート電極と、前記第２の導電性パターンとに電気的に接続され、
前記第３および第４の導電性パターン上に絶縁膜を形成する工程と、
前記第３の導電性パターン上に開口部を形成する工程と、
前記開口部を介して前記第３の導電性パターンに電気的に接続し、前記第４の導電性パターン上まで延在する第５の導電性パターンを前記第３および第４の導電性パターン上に形成する工程と、
を含んで成り、
前記第５の導電性パターンと、前記第４の導電性パターンと、前記絶縁膜とで容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
半導体集積回路装置の製造方法であって、
層間絶縁膜において、第１の溝と、第２の溝と、第３の溝とを形成する工程と、
前記第１、第２および第３の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンと、前記第３の溝において第３の導電性パターンとを形成する工程と、
第１のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴはメモリセルを構成し、
前記層間絶縁膜は前記第１のＭＩＳＦＥＴと、前記第２のＭＩＳＦＥＴと、容量形成領域とを覆うように形成され、
前記第１の導電性パターンは前記第１のＭＩＳＦＥＴのドレイン領域と、前記第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは前記第２のＭＩＳＦＥＴのドレイン領域と、前記第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは第１容量の電極として働き、
前記第１、第２および第３の導電性パターンの上に絶縁膜を形成する工程と、
前記第１の導電性パターンの上に開口部を形成する工程と、
前記開口部を介して前記第１の導電性パターンに電気的に接続され、前記第２の導電性パターン上まで延在する、前記第１の導電性パターン上の第４の導電性パターンと、第５の導電性パターンとを形成する工程と、
を含んで成り、
前記第５の導電性パターンは前記絶縁膜を介した前記第３の導電性パターン上まで延在し、前記第１の容量の電極の他端として働き、
前記第４の導電性パターンと、前記第２の導電性パターンと、前記絶縁膜とで第２容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３において、
前記第１および第２のＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
半導体集積回路内の製造方法であって、
層間絶縁膜において、第１の溝と、第２の溝と、第３の溝とを形成する工程と、
前記第１、第２および第３の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンと、前記第３の溝において第３の導電性パターンとを形成する工程、
を含んで成り、
第１のｎチャネル型ＭＩＳＦＥＴと、第２のｎチャネル型ＭＩＳＦＥＴと、第１のｐチャネル型ＭＩＳＦＥＴと、第２のｐチャネル型ＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを形成し、
前記層間絶縁膜は前記第１のｎチャネル型ＭＩＳＦＥＴと、前記第２のｎチャネル型ＭＩＳＦＥＴと、第１のｐチャネル型ＭＩＳＦＥＴと、前記第２のｐチャネル型ＭＩＳＦＥＴと、容量絶縁膜とを覆うように形成され、
前記第１の導電性パターンは前記第１のｎチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第１のｐチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第２のｎチャネル型ＭＩＳＦＥＴのゲート電極と、前記第２のｐチャネル型ＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは前記第２のｎチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第２のｐチャネル型ＭＩＳＦＥＴのドレイン領域と、前記第１のｎチャネル型ＭＩＳＦＥＴのゲート電極と、前記第１のｐチャネル型ＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは第１容量の電極の一端として働き、
前記第１および第２の導電性パターンの上に絶縁膜を形成する工程と、
前記第１の導電性パターンの上に開口部を形成する工程と、
前記開口部を介して前記第１の導電性パターンに電気的に接続され、前記第２の導電性パターン上まで延在する、前記第１の導電性パターン上の第４の導電性パターンと、第５の導電性パターンとを形成する工程と、
を含んで成り、
前記第５の導電性パターンは前記絶縁膜を介した前記第３の導電性パターン上まで延在し、前記第１容量の電極の他端として働き、
前記第４の導電性パターンと、前記第２の導電性パターンと、前記絶縁膜とで第２容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１３乃至１５のいずれかにおいて、
前記第４の導電性パターンの形成される領域は、前記第１および第２の導電性パターンの両方が形成される領域より広いことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
半導体集積回路装置の製造方法であって、
第１の溝および第２の溝を有する第１の層間絶縁膜を形成する工程と、
前記第１および第２の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝に第２の導電性パターンとを形成する工程と、
第３の溝と、第４の溝と、第５の溝とを有する第２の層間絶縁膜を形成する工程と、
前記第３、第４および第５の溝に導電性膜を埋め込み、前記第３の溝において第３の導電性パターンと、前記第４の溝において第４の導電性パターンと、前記第５の溝において第５の導電性パターンとを形成する工程と、
を含んで成り、
第１導電型の第１のＭＩＳＦＥＴと、第１導電型の第２のＭＩＳＦＥＴと、第２導電型の第１のＭＩＳＦＥＴと、第２導電型の第２のＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを構成し、
前記第１および第２の層間絶縁膜は、前記第１導電型の第１のＭＩＳＦＥＴと、前記第１導電型の第２のＭＩＳＦＥＴと、前記第２導電型の第１のＭＩＳＦＥＴと、前記第２導電型の第２のＭＩＳＦＥＴと、第１の容量形成領域とを覆うように形成され、
前記第１の導電性パターンは、前記第２導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは、前記第２導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第２導電型の第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは、前記第１導電型の第１のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第２のＭＩＳＦＥＴのゲート電極と、前記第１の導電性パターンとに電気的に接続され、
前記第４の導電性パターンは、前記第１導電型の第２のＭＩＳＦＥＴのドレイン領域と、前記第１導電型の第１のＭＩＳＦＥＴのゲート電極と、前記第２の導電性パターンとに電気的に接続され、
前記第５の導電性パターンは、第１容量の第１電極として働き、
前記第３、第４および第５の導電性パターン上に絶縁性膜を形成する工程と、
前記第３の導電性パターン上に開口部を形成する工程と、
前記開口部を介して前記第３の導電性パターンに電気的に接続され、前記第４の導電性パターン上まで延在する、第６の導電性パターンを前記第３の導電性パターンの上に形成する工程と、
前記絶縁膜を介した前記第５導電性パターン上まで延在し、前記第１容量の第２電極として働く第７の導電性パターン形成する工程と、
を含んで成り、
前記第６の導電性パターンと、前記第４の導電性パターンと、前記絶縁膜とで第２容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１７において、
前記第６の導電性パターンの形成される領域は、前記第３および第４の導電性パターンの両方が形成される領域よりも広いことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１３乃至１８のいずれかにおいて、
前記第１容量はアナログ容量であることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
半導体集積回路装置の製造方法であって、
第１のコンタクトホールと、第２のコンタクトホールと、第３のコンタクトホールと、第４のコンタクトホールと、第５のコンタクトホールとを有する第１の層間絶縁膜を形成する工程と、
前記第１、第２、第３、第４および第５のコンタクトホールに導電性膜を埋め込み、前記第１のコンタクトホールにおいて第１の導電性パターンと、前記第２のコンタクトホールにおいて第２の導電性パターンと、前記第３のコンタクトホールにおいて第３の導電性パターンと、前記第４のコンタクトホールにおいて第４の導電性パターンと、前記第５のコンタクトホールにおいて第５の導電性パターンとを形成する工程と、
第１の配線溝と、第２の配線溝と、第３の配線溝とを有する第２の層間絶縁膜を形成する工程と、
前記第１、第２および第３の配線溝に導電性膜を埋め込み、前記第１の配線溝において第１の局所配線と、前記第２の配線溝において第２の局所配線と、前記第３の配線溝において第３の局所配線とを形成する工程と、
を含んで成り、
第１導電型の第１のＭＩＳＦＥＴと、第１導電型の第２のＭＩＳＦＥＴと、第２導電型の第１のＭＩＳＦＥＴと、第２導電型の第２のＭＩＳＦＥＴとが半導体基板上に形成され、メモリセルを構成し、
前記半導体基板の論理回路形成領域において第５のＭＩＳＦＥＴが形成され、
前記第１および第２の層間絶縁膜は、前記第１導電型の第１のＭＩＳＦＥＴと、前記第１導電型の第２のＭＩＳＦＥＴと、前記第２導電型の第１のＭＩＳＦＥＴと、前記第２導電型の第２のＭＩＳＦＥＴと、第５のＭＩＳＦＥＴを覆うように形成され、
前記第１の導電性パターンは、前記第１導電型の第１のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第２の導電性パターンは、前記第２導電型の第１のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第３の導電性パターンは、前記第１導電型の第２のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第４の導電性パターンは、前記第２導電型の第２のＭＩＳＦＥＴのドレイン領域と電気的に接続され、
前記第５の導電性パターンは、前記第５のＭＩＳＦＥＴのドレイン領域あるいはソース領域の一方に電気的に接続され、
前記第１の局所配線は、前記第１の導電性パターンと、前記第２の導電性パターンと、前記第１導電型の第２のＭＩＳＦＥＴのゲート電極と、前記第２導電型の第２のＭＩＳＦＥＴのゲート電極と電気的に接続され、
前記第２の局所配線は、前記第３の導電性パターンと、前記第４の導電性パターンと、前記第１導電型の第１のＭＩＳＦＥＴのゲート電極と、前記第２導電型の第１のＭＩＳＦＥＴのゲート電極と電気的に接続され、
前記第３の局所配線は、前記第３の導電性パターンに電気的に接続され、
前記第１、第２および第３の局所配線上に絶縁膜を形成する工程と、
前記第１の局所配線上に開口部を形成する工程と、
前記開口部を介して前記第１の局所配線に電気的に接続され、前記第２の局所配線上まで延在する、第５の導電性パターンを前記第１の局所配線の上に形成する工程と、
を含んで成り、
前記第５の導電性パターンと、前記第２の導電性パターンと、前記絶縁膜とで容量を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０において、
前記第５の導電性パターンの形成される領域は、前記第１および第２の局所配線の両方が形成される領域より広いことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１７乃至２１のいずれかにおいて、
前記第１導電型はｎチャネル型であり、前記第２導電型はｐチャネル型であることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
半導体集積回路装置の製造方法であって、
層間絶縁膜において、第１の溝と、第２の溝と、第３の溝とを形成する工程と、
前記第１、第２および第３の溝に導電性膜を埋め込み、前記第１の溝において第１の導電性パターンと、前記第２の溝において第２の導電性パターンと、前記第３の溝において第３の導電性パターンとを形成する工程と、
を含んで成り、
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとがメモリセルを構成し、
前記層間絶縁膜は前記第１のＭＩＳＦＥＴと、前記第２のＭＩＳＦＥＴと、容量形成領域とを覆うように形成され、
前記第１の導電性パターンは前記第１のＭＩＳＦＥＴのドレイン領域と、前記第２のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第２の導電性パターンは前記第２のＭＩＳＦＥＴのドレイン領域と、前記第１のＭＩＳＦＥＴのゲート電極とに電気的に接続され、
前記第３の導電性パターンは第１容量の電極の一端として働き、
前記第３の導電性パターンの上に絶縁膜を形成する工程と、
前記第３の導電性パターンの上に前記絶縁膜を介して第４の導電性パターンを形成する工程と、
を含んで成り、
前記第４の導電性パターンは前記第１容量の電極の他端として働くことを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項２３において、
前記第１容量はアナログ容量であることを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２３または２４のいずれかにおいて、
前記第１および第２のＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項１３乃至２５のいずれかにおいて、
前記メモリセルはＳＲＡＭであることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パソコンやワークステーション用のキャッシュメモリには、ＳＲＡＭが使用されている。
【０００３】
このＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とで構成され、このフリップフロップ回路は、例えば、一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。
【０００４】
このようなメモリセルに対し、α線によるソフトエラーが問題となっている。α線によるソフトエラーとは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線が、メモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。
【０００５】
このα線対策のために、メモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、情報蓄積部の容量を増加させる方法が検討されている。このような情報蓄積部の容量については、例えば、ＩＥＤＭ  １９８８  P205（非特許文献１）に記載されている。
【非特許文献１】ＩＥＤＭ  １９８８  P205
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特に、近年の半導体集積回路の高集積化、微細化に従って、メモリセル面積は縮小化する傾向にある。その結果、情報蓄積部、即ち、一対の駆動用ｎチャネル型ＭＩＳＦＥＴと一対の負荷用ｐチャネル型ＭＩＳＦＥＴとの距離が縮小化し、α線の影響を受けやすくなる。また、消費電力の低減のため、電源電圧（Ｖｃｃ）は低下する傾向にあり、これによってもα線によるソフトエラーの発生率が上昇する。
【０００７】
一方、前述のようなＳＲＡＭと、例えば、アナログ容量を有するＰＬＬ（Phase Locked Loop）回路等を単一の基板上に形成する、いわゆるシステムＬＳＩ（Large Scale Integrated Circuit）の検討がなされている。
【０００８】
このＰＬＬ回路に用いられるアナログ容量には、例えば、半導体基板（拡散層）を下部電極とし、半導体基板上に形成されたゲート絶縁膜を容量絶縁膜とし、さらに、ゲート絶縁膜上の導電性膜（例えば、ポリシリコン膜）を上部電極とした容量が用いられている。
【０００９】
しかしながら、このような容量においては、ゲート絶縁膜の薄膜化に伴い、トンネル電流が発生するようになる。その結果、リーク電流が増加し、例えば、０．１３μｍ世代以降においては、リーク電流が、その目標値である１×１０−４Ａ／ｃｍ２を超えるものが見られるようになり、ＰＬＬ回路の正常動作を阻害してしまう。
【００１０】
また、半導体基板上に容量を形成した場合には、基板電位の影響を受け、容量の電圧特性が変化してしまう。
【００１１】
本発明の目的は、半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供することにある。
【００１２】
本発明の他の目的は、半導体集積回路装置、例えば、ＳＲＡＭと、アナログ容量を有する素子とを単一の基板上に形成したシステムＬＳＩの性能の向上を図ることにある。
【００１３】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体集積回路装置は、メモリセルを構成する一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを電気的に接続する一対の導電層と、前記一対の導電層上に形成された容量絶縁膜であって、前記一対の導電層のうちいずれか一方の導電層上に開口部を有する容量絶縁膜と、前記容量絶縁膜および開口部上に形成された上部電極と、を有する。この一対の導電層を、層間絶縁膜中に形成してもよい。また、導電層の上部を、層間絶縁膜表面より突出させてもよい。また、上部電極の形成領域を、前記導電層の形成領域より広く、前記導電層の形成領域を包含するように上部電極を形成してもよい。
【００１６】
（２）また、前記メモリセルが形成される第１領域の他、第２領域を設け、この第２領域に、第１領域に形成される前記導電層、容量絶縁膜および前記上部電極と、それぞれ同一の層で形成される他の容量を形成してもよい。
【００１７】
（３）本発明の半導体集積回路装置の製造方法は、メモリセルを構成する一対のｎチャネル型ＭＩＳＦＥＴ上の層間絶縁膜中に配線溝を形成し、導電性膜を埋め込むことにより、前記一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを電気的に接続する一対の導電層を形成する工程と、前記一対の導電層の上部に、容量絶縁膜を形成する工程と、前記一対の導電層のうちいずれかの導電層上の容量絶縁膜を選択的に除去することによって開口部を形成する工程と、前記開口部内を含む前記容量絶縁膜上に導電性膜を堆積し、エッチングすることによって上部電極を形成する工程と、を有する。また、前記一対の導電層形成後、前記層間絶縁膜中の表面をエッチングすることにより、前記一対の導電層の側壁を露出させることとしてもよい。前記メモリセルが形成される第１領域の他、第２領域を設け、この第２領域に、前記一対の導電層、容量絶縁膜および上部電極の形成工程と同一工程で、他の容量を形成してもよい。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ＳＲＡＭのメモリセルの蓄積ノード間に容量を形成することにより、ソフトエラーを低減させることができる。
【００２０】
また、かかる容量と、アナログ容量を有する素子とを単一の基板上に形成することができ、これらの容量によるリーク電流の低減を図ることができる。また、これらの容量の電圧依存性を低減することがきる。また、これらの容量のばらつきを低減することがきる。
【００２１】
その結果、これらの容量を有する半導体集積回路装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
（実施の形態１）
図１は、実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ 、一対の負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ および一対の転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ により構成されている。駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ および転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２３】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１ および負荷用ＭＩＳＦＥＴＱｐ１ は、ＣＭＯＳインバータＩＮＶ1 を構成し、駆動用ＭＩＳＦＥＴＱｄ２ および負荷用ＭＩＳＦＥＴＱｐ２ は、ＣＭＯＳインバータＩＮＶ2 を構成している。これら一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の一方に接続されている。
【００２４】
さらに、転送用ＭＩＳＦＥＴＱｔ１ のソース、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２ のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１,Ｑｐ２ の各ソース領域）は電源電圧（Ｖcc) に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１,Ｑｄ２ の各ソース領域）は接地（基準）電圧（Ｖss) に接続されている。
【００２５】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ２ がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2 の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆動用ＭＩＳＦＥＴＱｄ１ がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ" ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００２６】
転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" または“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００２７】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱｔ１,Ｑｔ２ をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。この蓄積ノードＡ、Ｂ間に、α線対策のために、容量ＣＳＲを付加する。
【００２８】
このような、ＳＲＡＭのメモリセルは、図２に示すメモリセル形成領域（ＳＲＡＭ）に形成され、その周辺には、例えば、論理回路形成領域（Ｌｏｇｉｃ）やアナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）が存在する。後述するように、論理回路形成領域（Ｌｏｇｉｃ）には、例えば、論理回路を構成するｎチャネルＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐが形成され、また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）には、アナログ容量ＣＡＮが形成される。これらのメモリセル形成領域（ＳＲＡＭ）、論理回路形成領域（Ｌｏｇｉｃ）やアナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）は、単一の半導体基板１上に形成されている。
【００２９】
次に、本実施の形態の半導体集積回路装置をその製造工程に従って説明する。図３〜図３９は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。
【００３０】
図３〜図６に示すように、まず、半導体基板１中に素子分離２を形成する。ここで、図６は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図３の左側の図は、図６のＡ−Ａ断面図であり、図４は、図６のＢ−Ｂ断面図である。また、図３の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図５は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００３１】
この素子分離２は、以下のように形成する。例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ２５０nm程度の素子分離溝を形成する。
【００３２】
その後、例えば半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）からなる絶縁膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜５と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００３３】
次に、溝の内部を含む半導体基板１上に例えばＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５からなる絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。
【００３４】
次に、例えば半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウエル（領域）３およびｎ型ウエル（領域）４を形成する。
【００３５】
その結果、図３の左図、図４および図６に示すように、メモリセル形成領域（ＳＲＡＭ）の半導体基板１には、ｐ型ウエル３およびｎ型ウエル４主表面である活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成され、これらの活性領域は、絶縁膜である酸化シリコン膜５が埋め込まれた素子分離２で囲まれている。
【００３６】
また、図５に示すように、論理回路形成領域（Ｌｏｇｉｃ）の半導体基板１には、ｐ型ウエル３およびｎ型ウエル４が形成される。
【００３７】
また、図３の右側に示すように、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）は、素子分離２で覆われている。
【００３８】
追って詳細に説明するように、メモリセル形成領域（ＳＲＡＭ）の半導体基板１の主表面には、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）が形成され、このうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル３）上に形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ２）は、活性領域Ａｐ２（ｐ型ウエル３）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活性領域Ａｎ１（ｎ型ウエル４）上に形成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型ウエル４）上に形成される（図１０参照）。
【００３９】
また、論理回路形成領域（Ｌｏｇｉｃ）のｐ型ウエル３には、論理回路を構成するｎチャネルＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル４には、論理回路を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００４０】
次に、例えばフッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、図７〜図１０に示すように、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜（ゲート絶縁膜）８を形成する。
【００４１】
次いで、ゲート酸化膜８上にゲート電極Ｇを形成する。ここで、図１０は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図７の左側の図は、図１０のＡ−Ａ断面図であり、図８は、図１０のＢ−Ｂ断面図である。また、図７の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図９は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００４２】
このゲート電極Ｇは、以下のように形成する。まず、ゲート酸化膜８の上部に例えば膜厚１００nm程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。
【００４３】
次に、例えばフォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜９をドライエッチングすることにより、多結晶シリコン膜９からなるゲート電極Ｇを形成する。
【００４４】
図１０、図７の左図および図８に示すように、メモリセル形成領域（ＳＲＡＭ）の活性領域Ａｐ１上には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇが形成され、活性領域Ａｐ２上には、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されている。また、活性領域Ａｎ１上には、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極Ｇが形成され、活性領域Ａｎ２上には、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇが形成されている。これらのゲート電極は、それぞれ図中のＡ−Ａと直交する方向に形成され、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極とは共通である。
【００４５】
また、論理回路形成領域（Ｌｏｇｉｃ）の半導体基板１（ｐ型ウエル３およびｎ型ウエル４）上にも、このゲート電極Ｇが形成され（図９）、また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の素子分離２上には、配線の役割を果たすゲート電極Ｇが形成される（図７の左図）。
【００４６】
次に、例えばｐ型ウエル３上のゲート電極Ｇの両側にｎ型不純物（リン）を注入することによってｎ-型半導体領域１３を形成し、また、ｎ型ウエル４上にｐ型不純物（ヒ素）を注入することによってｐ-型半導体領域１４を形成する。
【００４７】
次いで、半導体基板１上に例えばＣＶＤ法で酸化シリコン膜１６堆積する。この酸化シリコン膜は、後述するサイドウォールスペーサ１６ｓ形成時のエッチングストッパーとしての機能を有する。
【００４８】
さらに、酸化シリコン膜１６上に例えばＣＶＤ法で窒化シリコン膜からなる絶縁膜を堆積した後、図１１〜図１４に示すように、異方的にエッチングすることによって、ゲート電極Ｇの側壁に絶縁膜からなるサイドウォールスペーサ１６ｓを形成する。この際、窒化シリコン膜のエッチングを、その下層の酸化シリコン膜１６に対して選択比のとれる条件で行い、半導体基板１（ｐ型ウエル３、ｎ型ウエル４）の表面のエッチングを防止する。次いで、このサイドウォールスペーサ１６ｓをマスクに酸化シリコン膜１６をエッチングする。この際、酸化シリコン膜１６のエッチングを、その下層の半導体基板１（ｐ型ウエル３、ｎ型ウエル４）に対して選択比のとれる条件で行う。
【００４９】
次に、例えばｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【００５０】
ここで、図１４は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図１１の左側の図は、図１４のＡ−Ａ断面図であり、図１２は、図１４のＢ−Ｂ断面図である。また、図１１の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図１３は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００５１】
ここまでの工程で、メモリセル形成領域（ＳＲＡＭ）に、メモリセルＭＣを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２および負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２）が完成し、また、論理回路形成領域（Ｌｏｇｉｃ）に、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【００５２】
続いて、図１５〜図１８に示すように、例えば半導体基板１の表面を洗浄した後、半導体基板１上に、スパッタ法により、例えば、Ｃｏ膜、Ｎｉ膜もしくはＴｉ膜等の金属膜を堆積し、次いで、６００℃で１分間の熱処理を施すことにより、半導体基板１の露出部（ｎ+型半導体領域１７、ｐ+型半導体領域１８）およびゲート電極Ｇ上に、ＣｏＳｉ２、ＮｉＳｉもしくはＴｉＳｉ等の金属シリサイド（シリサイド）層１９を形成する。ここで、図１８は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図１５の左側の図は、図１８のＡ−Ａ断面図であり、図１６は、図１８のＢ−Ｂ断面図である。また、図１５の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図１７は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００５３】
次いで、未反応の金属膜をエッチングにより除去した後、７００から８００℃で、１分間程度の熱処理を施し、金属シリサイド層１９を低抵抗化する。
【００５４】
次いで、半導体基板１上に例えばＣＶＤ法で窒化シリコン膜２０からなる絶縁膜を堆積する。なお、この窒化シリコン膜２０は、後述するコンタクトホールＣ１の形成時のエッチングストッパーとしての役割を果たす。
【００５５】
続いて、窒化シリコン膜２０（絶縁膜）の上部に例えば酸化シリコン膜２１からなる絶縁膜を堆積する。この酸化シリコン膜２１は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。この酸化シリコン膜２１および窒化シリコン膜２０は、ゲート電極Ｇと後述する局所配線（ローカルインターコネクト）ＬＩとの間の層間絶縁膜となる。
【００５６】
次に、図１９〜図２２に示すように、例えばフォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２１をドライエッチングし、続いて窒化シリコン膜２０をドライエッチングすることによって、コンタクトホールＣ１を形成する。ここで、図２２は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図１９の左側の図は、図２２のＡ−Ａ断面図であり、図２０は、図２２のＢ−Ｂ断面図である。また、図１９の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図２１は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００５７】
即ち、メモリセル形成領域（ＳＲＡＭ）のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１を形成する。このうち、負荷用ＭＩＳＦＥＴＱｐ１のドレイン上のコンタクトホールＣ１は、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極上まで延在している。また、負荷用ＭＩＳＦＥＴＱｐ２のドレイン上のコンタクトホールＣ１は、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極上まで延在している。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上にコンタクトホールＣ１を形成する（図２２、図１９の左図、図２０）。
【００５８】
また、論理回路形成領域（Ｌｏｇｉｃ）のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にコンタクトホールＣ１を形成する（図２１）。また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）のゲート電極Ｇ（配線）上にコンタクトホールＣ１を形成する（図１９の右図）。
【００５９】
次いで、例えばコンタクトホールＣ１内に導電性膜を埋め込むことによりプラグ（接続部）Ｐ１を形成する。このプラグＰ１を形成するには、まず、コンタクトホールＣ１の内部を含む酸化シリコン膜２１の上部にスパッタ法により例えば、ＴｉＮ膜よりなる薄いバリア層を堆積し、次いでＣＶＤ法により例えば、Ｗ（タングステン）膜よりなる導電性膜を堆積する。この後、酸化シリコン膜２１の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ１外部のＴｉＮ膜およびＷ膜を除去することにより、コンタクトホールＣ１内にプラグＰ１を形成する。
【００６０】
次いで、図２３〜図２６に示すように、プラグＰ１および酸化シリコン膜２１上に、酸化シリコン膜２２からなる絶縁膜をＣＶＤ法により堆積する。次いで、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２２をドライエッチングすることによって、プラグＰ１上に配線溝ＨＭ０を形成する。
【００６１】
ここで、図２６は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図２３の左側の図は、図２６のＡ−Ａ断面図であり、図２４は、図２６のＢ−Ｂ断面図である。また、図２３の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図２５は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００６２】
即ち、メモリセル形成領域（ＳＲＡＭ）のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上のプラグＰ１上に配線溝ＨＭ０を形成する。
【００６３】
このうち、負荷用ＭＩＳＦＥＴＱｐ１のドレインと接続されるプラグＰ１上の配線溝ＨＭ０は、駆動用ＭＩＳＦＥＴＱｄ１のドレインと接続されるプラグＰ１上まで延在している。また、負荷用ＭＩＳＦＥＴＱｐ２のドレインと接続されるプラグＰ１上の配線溝ＨＭ０は、駆動用ＭＩＳＦＥＴＱｄ２のドレインと接続されるプラグＰ１上まで延在している（図２６、図２３の左図、図２４）。これらの配線溝ＨＭ０内に形成される局所配線ＬＩｃ（Ｍ０ｃ）は、後述するＳＲＡＭ容量ＣＳＲの下部電極を構成する。また、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇ上のプラグＰ１上に配線溝ＨＭ０を形成する（図２６）。
【００６４】
また、論理回路形成領域（Ｌｏｇｉｃ）のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上のプラグＰ１上に配線溝ＨＭ０を形成する（図２５）。さらに、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）のゲート電極Ｇ（配線）上のプラグＰ１上に配線溝ＨＭ０を形成する（図２３の右図）。このプラグＰ１上の配線溝ＨＭ０内に形成される局所配線ＬＩｃ（Ｍ０ｃ）は、後述するアナログ容量ＣＡＮの下部電極を構成する。
【００６５】
なお、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）においては、酸化シリコン膜２１上にも、配線溝ＨＭ０が形成されている。この配線溝は、後述するアナログ容量ＣＡＮの上部電極（２４）に所望の電位を印加するための配線を形成するために用いられる。なお、アナログ容量ＣＡＮの下部電極（ＬＩｃ（Ｍ０ｃ））には、ゲート電極Ｇ（配線）を介して所望の電位が印加される。
【００６６】
このように、本実施の形態によれば、アナログ容量ＣＡＮの上部電極（２４）に後述する局所配線ＬＩ（Ｍ０）を介してその裏面より所望の電位を印加するため、上部電極上にコンタクトホール（プラグ）を形成することがなく、コンタクトホール形成時（エッチング時）の上部電極のダメージを防止することができる。
【００６７】
次いで、配線溝ＨＭ０内に導電性膜を埋め込むことにより局所配線（ローカルインターコネクト）ＬＩ、ＬＩｃを形成する。この局所配線は、後述する第１層配線より下層に位置する配線であるため、「Ｍ０」と、呼ばれることもある。この局所配線（ローカルインターコネクト）ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）を形成するには、まず、配線溝ＨＭ０の内部を含む酸化シリコン膜２２の上部にスパッタ法により例えば、ＴｉＮ膜よりなる薄いバリア層を堆積し、次いでＣＶＤ法により例えば、Ｗ膜よりなる導電性膜を堆積する。この後、酸化シリコン膜２２の表面が露出するまでエッチバックもしくはＣＭＰを施し、配線溝ＨＭ０外部のＴｉＮ膜およびＷ膜を除去することにより形成する。
【００６８】
このように、本実施の形態によれば、配線溝ＨＭ０内に導電性膜（ＴｉＮ膜およびＷ膜）を埋め込むことにより局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）を形成したので、その上部が平坦化され、その上部に形成される容量絶縁膜や上部電極を精度良く形成することができる。例えば、隣接する容量間での容量ばらつきを３％以下とすることができ、また、総合ばらつきを２０％以下とすることができる。
【００６９】
この工程により、メモリセル形成領域（ＳＲＡＭ）においては、負荷用ＭＩＳＦＥＴＱｐ１のドレイン、駆動用ＭＩＳＦＥＴＱｄ１のドレイン、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極が、局所配線ＬＩｃ（Ｍ０ｃ）およびプラグＰ１を介して接続される。また、負荷用ＭＩＳＦＥＴＱｐ２のドレイン、駆動用ＭＩＳＦＥＴＱｄ２のドレイン、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極が、局所配線ＬＩｃ（Ｍ０ｃ）およびプラグＰ１を介して接続される。
【００７０】
ここで、ＳＲＡＭのメモリセルアレイ中には、複数のメモリセルが縦、横に反復して形成される。図２６の破線は、メモリセルの単位領域を示す。例えば、この矩形状の領域の長辺および短辺に対し、線対称に複数のメモリセルが形成される。
【００７１】
次いで、図２７〜図３０に示すように、酸化シリコン膜２２および局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）上に例えば、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、局所配線ＬＩｃ（Ｍ０ｃ）と後述する上部電極２４との間に形成され、容量絶縁膜となる。この窒化シリコン膜２３（容量絶縁膜）の膜厚は、例えば、メモリセルの１個分の領域（単位領域）が２．０μｍ２であって、前述の一つの局所配線ＬＩｃ（Ｍ０ｃ）の形成領域が０．１７μｍ２の場合には、１０ｎｍ程度とする。
【００７２】
ここで、図３０は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図２７の左側の図は、図３０のＡ−Ａ断面図であり、図２８は、図３０のＢ−Ｂ断面図である。また、図２７の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図２９は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００７３】
次に、メモリセル形成領域（ＳＲＡＭ）に形成された２つの容量を構成する局所配線ＬＩｃ（Ｍ０ｃ）のうち、いずれか一方の局所配線ＬＩｃ（Ｍ０ｃ）上の窒化シリコン膜２３を除去し、開口部ＯＰ１を形成する（図３０、図２８）。また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）に形成された局所配線ＬＩ（Ｍ０）上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成する（図２７）。
【００７４】
次いで、開口部ＯＰ１、ＯＰ２内を含む窒化シリコン膜２３上に、スパッタ法によりＴｉＮ膜もしくはＷ膜のような導電性膜を堆積し、パターニングすることによって、前記局所配線ＬＩｃ（Ｍ０ｃ）上に、上部電極２４を形成する。
【００７５】
ここで、メモリセル形成領域（ＳＲＡＭ）の上部電極２４は、２つの局所配線ＬＩｃ（Ｍ０ｃ）を覆うよう形成され、さらに、この上部電極２４は、開口部ＯＰ１を介して局所配線ＬＩｃ（Ｍ０ｃ）と接続される（図３０、図２７の左図、図２８）。また、同様に、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の上部電極２４は、容量を構成する局所配線ＬＩｃ（Ｍ０ｃ）を覆うよう形成され、さらに、この上部電極２４は、開口部ＯＰ２を介して局所配線ＬＩ（Ｍ０）と接続される（図２７の左図）。
【００７６】
このように、本実施の形態によれば、上部電極２４は、局所配線ＬＩｃ（Ｍ０ｃ）を覆うようパターニングされるため、上部電極２４の形成時（Ｗ膜のエッチング時）に、局所配線ＬＩｃ（Ｍ０ｃ）上の容量絶縁膜２３、即ち、容量に寄与する容量絶縁膜がエッチングされることがなく、容量端部でのリーク電流を防止することができる。また、前述の局所配線ＬＩｃの端部は、プラグ（接続部）Ｐ１の上部に形成される。
【００７７】
例えば、図４５に示すように、上部電極２４によって覆われない局所配線ＬＩｃ（Ｍ０ｃ）の部分が存在する場合には、上部電極２４の形成時（Ｗ膜のエッチング時）に、上部電極２４端部において、容量絶縁膜２３がダメージを受け、また、オーバーエッチングされた場合には、その膜厚が減少する。その結果、容量絶縁膜中のピンホールが発生し、リーク電流が増加してしまう。これに対して、本実施の形態では、容量に寄与する容量絶縁膜がエッチングされることがないので、リーク電流を防止することができる。
【００７８】
特に、窒化シリコン膜とＴｉＮ膜は、エッチングレートの差が小さいため、選択比がとりにくく、上部電極２４にＴｉＮ膜を用い、また、容量絶縁膜２３に窒化シリコン膜を用いる場合に、適用して効果が大きい。
【００７９】
以上の工程により、メモリセル形成領域（ＳＲＡＭ）に、局所配線ＬＩｃ（Ｍ０ｃ）と、窒化シリコン膜２３と上部電極２４とで構成されるＳＲＡＭ容量ＣＳＲを形成することができ、また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）に、局所配線ＬＩｃ（Ｍ０ｃ）と、窒化シリコン膜２３と上部電極２４とで構成されるアナログ容量ＣＡＮを形成することができる。
【００８０】
このように、本実施の形態によれば、メモリセル形成領域に形成されるＳＲＡＭの蓄積ノード間（局所配線上）に、ＳＲＡＭ容量ＣＳＲを形成したので、ＳＲＡＭのメモリセルに入射したα線によるソフトエラーを低減することができる。
【００８１】
また、本実施の形態によれば、ＳＲＡＭ容量ＣＳＲとアナログ容量ＣＡＮを同一工程で形成することができる。
【００８２】
この際、前述した通り、下部電極となる局所配線ＬＩｃ（Ｍ０ｃ）上が平坦化されているので、ＳＲＡＭ容量ＣＳＲやアナログ容量ＣＡＮの容量ばらつきを低減することができる。また、前述したように、アナログ容量ＣＡＮに要求される、３％以下の隣接間容量ばらつき、および２０％以下の総合ばらつきを達成することができる。
【００８３】
さらに、本実施の形態においては、ＳＲＡＭ容量ＣＳＲとアナログ容量ＣＡＮの下部電極（局所配線）や上部電極をＷ膜等の金属膜やＴｉＮ膜等の導電性を有する金属の化合物膜で構成（いわゆるＭＩＭ（Metal Insulator Metal）構造）したので、容量特性を向上させることができる。例えば、これらの電極材料としてポリシリコンを用いた場合には、ポリシリコン内に空乏層が生じ得るため、電圧依存性が生じてしまう。これに比べＭＩＭ構造においては、電圧依存性を抑えることができる。
【００８４】
また、アナログ容量ＣＡＮは、酸化シリコン膜２１上に形成されるため、基板電位の影響を受けにくく、容量の電圧特性を向上させることができる。
【００８５】
また、容量絶縁膜の膜厚が、ゲート絶縁膜の膜厚と無関係に設定できるので、トンネル電流によるリーク電流を防止することができる。なお、トンネル電流は、絶縁膜の膜厚が２．６ｎｍ未満の場合に１×１０−４Ａ／ｃｍ２を越えるので、容量絶縁膜の膜厚を２．６ｎｍ以上とする必要がある。
【００８６】
この後、上部電極２４上に層間絶縁膜（酸化シリコン膜２５）を介し第１層配線Ｍ１および第２層配線Ｍ２が形成される。引き続き、これらの配線の形成工程について説明する。
【００８７】
まず、図３１〜図３４に示すように、上部電極２４上および窒化シリコン膜２３に、酸化シリコン膜２５をＣＶＤ法により堆積する。次いで、局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）上の酸化シリコン膜２５および窒化シリコン膜２３をエッチングにより除去することによりコンタクトホールＣ２を形成する。ここで、図３４は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図３１の左側の図は、図３４のＡ−Ａ断面図であり、図３２は、図３４のＢ−Ｂ断面図である。また、図３１の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図３３は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００８８】
即ち、メモリセル形成領域（ＳＲＡＭ）の局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）上にコンタクトホールＣ２を形成する（図３４）。このうち、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のゲート電極Ｇと接続される局所配線ＬＩ（Ｍ０）上のコンタクトホールＣ２は、第１層配線Ｍ１（ワード線ＷＬ）と前記ゲート電極Ｇとの接続のために用いられる。
【００８９】
また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）においては、局所配線ＬＩ（Ｍ０）上であって、図３１に示す断面には現れない領域上に、コンタクトホールＣ２が形成される。このコンタクトホールＣ２は、アナログ容量ＣＡＮの上部電極２４に、局所配線ＬＩ（Ｍ０）を介して所望の電位を印加するために用いられる。
【００９０】
さらに、論理回路形成領域（Ｌｏｇｉｃ）の局所配線ＬＩ（Ｍ０）上にコンタクトホールＣ２を形成する（図３３）。
【００９１】
次いで、コンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰ２を形成する。このプラグＰ２を形成するには、まず、コンタクトホールＣ２の内部を含む酸化シリコン膜２５の上部にスパッタ法により例えば、ＴｉＮ膜よりなる薄いバリア層を堆積し、次いでＣＶＤ法により例えば、Ｗ膜よりなる導電性膜を堆積する。この後、酸化シリコン膜２５の表面が露出するまでエッチバックもしくはＣＭＰを施し、コンタクトホールＣ２外部のＴｉＮ膜およびＷ膜を除去する。
【００９２】
続いて、図３５〜図３８に示すように、酸化シリコン膜２５およびプラグＰ２上に、第１層配線Ｍ１およびプラグＰ３を形成する。この第１層配線Ｍ１およびプラグＰ３は、例えば、銅膜よりなる埋め込み配線および埋め込みプラグとすることができる。ここで、図３８は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図３５の左側の図は、図３８のＡ−Ａ断面図であり、図３６は、図３８のＢ−Ｂ断面図である。また、図３５の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図３７は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【００９３】
この第１層配線Ｍ１およびプラグＰ３を形成するには、まず、酸化シリコン膜２５およびプラグＰ２上に、酸化シリコン膜２７をＣＶＤ法により堆積し、次いで、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜２７をドライエッチングすることによって、配線溝ＨＭ１およびコンタクトホールＣ３を形成する。次に、配線溝ＨＭ１およびコンタクトホールＣ３内を含む酸化シリコン膜２５に例えば、ＴｉＮ膜からなる薄いバリア層をスパッタ法もしくはＣＶＤ法により堆積し、次いで、このバリア層上に、銅（Ｃｕ）膜をスパッタ法もしくはメッキ法により形成する。この後、酸化シリコン膜２７の表面が露出するまでエッチバックもしくはＣＭＰを施し、配線溝ＨＭ１およびコンタクトホールＣ３外部のＴｉＮ膜およびＣｕ膜を除去することにより、配線溝ＨＭ１内に第１層配線Ｍ１を、また、コンタクトホールＣ３内にプラグＰ３を形成する。
【００９４】
即ち、メモリセル形成領域（ＳＲＡＭ）には、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇと電気的に接続されるプラグＰ２と、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと電気的に接続されるプラグＰ２とを接続するよう第１層配線Ｍ１（ワード線ＷＬ）を形成する。また、前記プラグＰ２以外のプラグＰ２上には、プラグＰ３が形成される（図３８）。
【００９５】
また、論理回路形成領域（Ｌｏｇｉｃ）のプラグＰ２上にも、第１層配線Ｍ１等が形成される（図３７）。また、図３８中には現れないが、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）のプラグＰ２上にも、第１層配線Ｍ１等が形成される。
【００９６】
次いで、図３９に示すように、第１層配線Ｍ１、プラグＰ３および酸化シリコン膜２７上に、酸化シリコン膜をＣＶＤ法により堆積し、この酸化シリコン膜中に、コンタクトホールＣ２およびプラグＰ２と同様に、コンタクトホールＣ４およびプラグＰ４を形成する。ここで、図３９は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図である。
【００９７】
続いて、前記酸化シリコン膜およびプラグＰ４上に、酸化シリコン膜をＣＶＤ法により堆積し、この膜中に、第１層配線Ｍ１と同様に、第２層配線Ｍ２を形成する。この第２層配線Ｍ２および前述のプラグＰ４は、メモリセル形成領域（ＳＲＡＭ）、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）および論理回路形成領域（Ｌｏｇｉｃ）の断面図において省略する。なお、メモリセル形成領域（ＳＲＡＭ）においては、図３９に示すように、第２層配線Ｍ２は、駆動用ＭＩＳＦＥＴＱｄ１ソースと電気的に接続されるプラグＰ４および駆動用ＭＩＳＦＥＴＱｄ２のソースと電気的に接続されるプラグＰ４上に、これらを接続するよう形成され、かかる第２層配線Ｍ２には、接地電圧(Ｖｓｓ)が印加される。また、第２層配線Ｍ２は、負荷用ＭＩＳＦＥＴＱｐ１ソースと電気的に接続されるプラグＰ４および負荷用ＭＩＳＦＥＴＱｐ２のソースと電気的に接続されるプラグＰ４上に、それぞれ第１層配線（ワード線ＷＬ）と直交する方向に形成され、かかる第２層配線Ｍ２には、電源電圧(Ｖｃｃ)が印加される。さらに、第２層配線Ｍ２は、転送用ＭＩＳＦＥＴＱｔ１およびＱｔ２の一端と電気的に接続されるプラグＰ４上に、それぞれ第１層配線（ワード線ＷＬ）と直交する方向に形成され、かかる第２層配線Ｍ２は、データ線対ＤＬ、／ＤＬ（ビット線対）となる。
【００９８】
以上の工程により、図１及び図２を用いて説明したＳＲＡＭメモリセル、論理回路およびアナログ容量を有する半導体集積回路装置が、ほぼ完成する。
【００９９】
ここで、本実施の形態において説明したアナログ容量を有する回路についての一例を述べる。
【０１００】
図４０は、ＰＬＬ回路の構成を示す図である。このようなＰＬＬ回路は、位相比較器４０１、低域フィルタ４０２およびＶＣＯ（VoltageControledOscillator）４０３を有し、リファレンスクロックＲＣに応答して、出力信号を発振させる。この低域フィルタ４０２には、アナログ容量ＣＡＮが用いられている。このようなＰＬＬ回路を構成するアナログ容量ＣＡＮを、前述したように、ゲート絶縁膜を用いて形成した場合は、トンネル電流によるリーク電流が問題となる。このリーク電流が、その目標値である１×１０−４Ａ／ｃｍ２を超えるような場合は、時間誤差が生じ、ＰＬＬ回路の正常動作を阻害してしまう。
【０１０１】
しかしながら、本実施の形態で説明したアナログ容量ＣＡＮを用いた場合は、前述したように容量絶縁膜の膜厚を確保することができ、ＰＬＬ回路のリーク電流を低減でき、ＰＬＬ回路の誤動作を防止することができる。
【０１０２】
なお、本実施の形態で説明したアナログ容量ＣＡＮは、前述のＰＬＬ回路に限られず、広く容量を有する回路に適用可能である。
【０１０３】
（実施の形態２）
次に、本実施の形態の半導体集積回路装置をその製造工程に従って説明する。図４１〜図４４は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。なお、図２〜図２６を用いて説明した局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）の形成工程までは、実施の形態１の場合と同様であるためその説明を省略する。
【０１０４】
まず、実施の形態１で説明した図２３〜図２６に示す半導体基板１を準備する。これらの図中の局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）は、実施の形態１で説明した通り、酸化シリコン膜２２中に形成された配線溝ＨＭ０内部を含む酸化シリコン膜２２の上部にスパッタ法により例えば、ＴｉＮ膜よりなる薄いバリア層を堆積し、次いでＣＶＤ法により例えば、Ｗ膜よりなる導電性膜を堆積した後、酸化シリコン膜２２の表面が露出するまでエッチバックもしくはＣＭＰを施すことにより形成する。
【０１０５】
本実施の形態においては、図４１〜図４４に示すように、この酸化シリコン膜２２の表面をさらに１００ｎｍ程度エッチングし、局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）の側壁上部を露出させる。ここで、図４４は、メモリセル形成領域（ＳＲＡＭ）に形成されるメモリセル約１個分の領域を示す半導体基板の平面図であり、図４１の左側の図は、図４４のＡ−Ａ断面図であり、図４２は、図４４のＢ−Ｂ断面図である。また、図４１の右側の図は、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）の断面図であり、図４３は、論理回路形成領域（Ｌｏｇｉｃ）の断面図である。
【０１０６】
次いで、酸化シリコン膜２２および局所配線ＬＩ（Ｍ０）、ＬＩｃ（Ｍ０ｃ）上に例えば、窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、局所配線ＬＩｃ（Ｍ０ｃ）と後述する上部電極２４との間に形成され、容量絶縁膜となる。この窒化シリコン膜２３（容量絶縁膜）の膜厚は、例えば、メモリセル約１個分の領域が２．０μｍ２の場合には、２０ｎｍ程度とする。
【０１０７】
次に、メモリセル形成領域（ＳＲＡＭ）に形成された２つの局所配線ＬＩｃ（Ｍ０ｃ）のうち、いずれか一方の局所配線ＬＩｃ（Ｍ０ｃ）上の窒化シリコン膜２３を除去し、開口部ＯＰ１を形成する（図３４、図３２）。また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）に形成された局所配線ＬＩ（Ｍ０）上の窒化シリコン膜２３を除去し、開口部ＯＰ２を形成する（図３１）。
【０１０８】
次いで、実施の形態１の場合と同様に、開口部ＯＰ１、ＯＰ２内を含む窒化シリコン膜２３上に、スパッタ法により例えば、ＴｉＮ膜もしくはＷ膜を堆積し、パターニングすることによって、前記局所配線ＬＩｃ（Ｍ０ｃ）上に、上部電極２４を形成する。
【０１０９】
以上の工程により、メモリセル形成領域（ＳＲＡＭ）に、局所配線ＬＩｃ（Ｍ０ｃ）と、窒化シリコン膜２３と上部電極２４とで構成されるＳＲＡＭ容量ＣＳＲを形成することができ、また、アナログ容量形成領域（Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ）に、局所配線ＬＩｃ（Ｍ０ｃ）と、窒化シリコン膜２３と上部電極２４とで構成されるアナログ容量ＣＡＮを形成することができる。
【０１１０】
以降の工程は、図３１〜図３９を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１１１】
このように、本実施の形態によれば、実施の形態１で説明した効果に加え、局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、酸化シリコン膜２２の表面をさらに、エッチングしたので、局所配線ＬＩｃ（Ｍ０ｃ）の側壁上部が露出し、この側壁に沿って容量絶縁膜となる窒化シリコン膜２３を形成することができるため、容量を増加させることができる。
【０１１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１３】
本発明の半導体集積回路装置の製造方法は、例えばＳＲＡＭとアナログ容量とを有する半導体集積回路装置の製造工程に適用することができる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施の形態１である半導体集積回路装置中のＳＲＡＭのメモリセルを示す等価回路図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図３９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図４０】本発明の実施の形態１である半導体集積回路装置中に用いられる回路の一例を示す図である。
【図４１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図４５】本発明の実施の形態１の効果を説明するための図である。
【符号の説明】
【０１１５】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
８  ゲート酸化膜
９  多結晶シリコン膜
１３  ｎ−型半導体領域
１４  ｐ−型半導体領域
１６  酸化シリコン膜
１６ｓ  サイドウォールスペーサ
１７  ｎ＋型半導体領域
１８  ｐ＋型半導体領域
１９  金属シリサイド層
２０  窒化シリコン膜
２１  酸化シリコン膜
２２  酸化シリコン膜
２３  窒化シリコン膜（容量絶縁膜）
２４  上部電極
２５  酸化シリコン膜
２７  酸化シリコン膜
Ａ  蓄積ノード
Ｂ  蓄積ノード
Ａｎ１  活性領域
Ａｎ２  活性領域
Ａｐ１  活性領域
Ａｐ２  活性領域
ＣＳＲ  ＳＲＡＭ容量
ＣＡＮ  アナログ容量
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
Ｃ３  コンタクトホール
Ｃ４  コンタクトホール
ＤＬ、／ＤＬ  データ線
Ｇ  ゲート電極
ＨＭ０、ＨＭ１  配線溝
ＩＮＶ1  ＣＭＯＳインバータ
ＩＮＶ2  ＣＭＯＳインバータ
ＬＩ（Ｍ０）  局所配線
ＬＩｃ（Ｍ０ｃ）  局所配線
Ｍ１  第１層配線
Ｍ２  第２層配線
ＭＣ  メモリセル
ＯＰ１  開口部
ＯＰ２  開口部
Ｐ１  プラグ
Ｐ２  プラグ
Ｐ３  プラグ
Ｐ４  プラグ
Ｑｄ１  駆動用ＭＩＳＦＥＴ
Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１  負荷用ＭＩＳＦＥＴ
Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１  転送用ＭＩＳＦＥＴ
Ｑｔ２  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
Ｖｃｃ  電源電圧
Ｖｓｓ  接地電圧
４０１  位相比較器
４０２  低域フィルタ
４０３  ＶＣＯ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＲＡＭ  メモリセル形成領域
Ｌｏｇｉｃ  論理回路形成領域
Ａｎａｌｏｇ  Ｃａｐａｃｉｔｏｒ  アナログ容量形成領域
【図１】
2006121121.tif 000003
【図２】
2006121121.tif 000004
【図３】
2006121121.tif 000005
【図４】
2006121121.tif 000006
【図５】
2006121121.tif 000007
【図６】
2006121121.tif 000008
【図７】
2006121121.tif 000009
【図８】
2006121121.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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