(57)【要約】【課題】  擬似パス機能を有しつつ、電子機器システムのパフォーマンスの低下を抑制することが可能な不揮発性メモリを備えた半導体集積回路装置を提供すること。【解決手段】  書き込みシーケンス、及び消去シーケンスの少なくともいずれか一方の終了後に、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返す擬似パス機能を備えた不揮発性メモリを有する半導体集積回路装置であって、不揮発性メモリは、擬似パス機能を発動するタイミングを調節する発動タイミング調節部を備える。【選択図】      図６
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【特許請求の範囲】
【請求項１】
書き込みシーケンス、及び消去シーケンスの少なくともいずれか一方の終了後に、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返す擬似パス機能を備えた不揮発性メモリを有する半導体集積回路装置であって、
前記不揮発性メモリは、擬似パス機能を発動するタイミングを調節する発動タイミング調節部を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記擬似パス機能を発動するタイミングは、プログラム／イレーズパルス数に基づいて調節されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記不揮発性メモリは、
前記擬似パス機能を発動する擬似パス発動パルス数を保持するパルス数保持部と、
プログラム／イレーズパルスの印加回数を計数するパルス印加回数計数部と、
前記パルス数保持部に保持された擬似パス発動パルス数と、前記パルス印加回数計数部の計数した印加回数とが一致したとき、前記擬似パス機能を発動させる発動フラグを出力する発動フラグ出力部とを備えることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記パルス数保持部に保持された擬似パス発動パルス数は、書き換え可能であることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラとを具備し、
前記不揮発性メモリは、
書き込みシーケンス、及び消去シーケンスの少なくともいずれか一方の終了後に、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返す擬似パス機能と、
擬似パス機能を発動するタイミングを調節する発動タイミング調節機能と、を備え、
前記メモリコントローラは、
前記擬似パス機能を発動するタイミングを変更する発動タイミング変更機能を備えることを特徴とする不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、擬似パス機能を有した不揮発性メモリを持つ半導体集積回路装置、及びその半導体集積回路装置を用いた不揮発性メモリシステムに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤフラッシュメモリを使用する場合には、十分な信頼性を保証するためにＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ）によるビットエラーの検出・訂正が有効である。例えば、多値ＮＡＮＤフラッシュメモリを使用している標準的なシステムでは、ページあたり４シンボルのビットエラーの検出・訂正が可能なＥＣＣが搭載されている。
【０００３】
ところで、ＮＡＮＤフラッシュメモリの高集積化、大規模容量化が進んでおり、高集積化、大規模容量化が進んだＮＡＮＤフラッシュメモリでは、あるメモリセルのしきい値が、突発的に高くなり、正しくデータを書き込めなくなる、あるいは正しくデータを消去できなくなる現象が、近時確認された。この現象を、本明細書では“突発的なビット化け”と呼ぶ。
【０００４】
このような事情から、例えば、多値ＮＡＮＤフラッシュメモリでは、“突発的なビット化け”をある程度まで許容した上で信頼性を保証した方が、コスト的に有利であると考えられた。この考えに基づいて開発された機能が、いわゆる“擬似パス機能”である。“擬似パス機能”は、チップ内部書き込みシーケンス、又はチップ内部消去シーケンス終了時に、１ビット、２ビットといったビットにエラーが発生していても、ステータスとしては“パス”を返す手法である。この手法は、例えば、特許文献１に記載されている。チップ内部書き込みシーケンス、又はチップ内部消去シーケンス終了時にビットエラーが発生していても、読み出し時には、システム、あるいはフラッシュコントローラにおいて、ＥＣＣが実行されるために、ビットエラーが、訂正可能なビット数の範囲であれば支障は無いのである。
【０００５】
しかし、“擬似パス機能”を有したＮＡＮＤフラッシュメモリは、書き込み速度、又は消去速度が低下し、結果としてＮＡＮＤフラッシュメモリを用いている電子機器システム、例えば、メモリカードに代表される電子機器システムのパフォーマンスが低下しやすい、という事情を抱えている。
【特許文献１】米国特許第６，１８５，１３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、“擬似パス機能”を有しつつ、電子機器システムのパフォーマンスの低下を抑制することが可能な不揮発性メモリを備えた半導体集積回路装置、及びその半導体集積回路装置を備えた不揮発性メモリシステムを提供する。
【課題を解決するための手段】
【０００７】
この発明の第１態様に係る半導体集積回路装置は、書き込みシーケンス、及び消去シーケンスの少なくともいずれか一方の終了後に、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返す擬似パス機能を備えた不揮発性メモリを有する半導体集積回路装置であって、前記不揮発性メモリは、擬似パス機能を発動するタイミングを調節する発動タイミング調節部を備える。
【０００８】
この発明の第２態様に係る不揮発性メモリシステムは、不揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラとを具備し、前記不揮発性メモリは、書き込みシーケンス、及び消去シーケンスの少なくともいずれか一方の終了後に、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返す擬似パス機能と、擬似パス機能を発動するタイミングを調節する発動タイミング調節機能と、を備え、前記メモリコントローラは、前記擬似パス機能を発動するタイミングを変更する発動タイミング変更機能を備える。
【発明の効果】
【０００９】
この発明は、“擬似パス機能”を有しつつ、電子機器システムのパフォーマンスの低下を抑制することが可能な不揮発性メモリを備えた半導体集積回路装置、及びその半導体集積回路装置を備えた不揮発性メモリシステムを提供できる。
【発明を実施するための最良の形態】
【００１０】
“突発的なビット化け”が発生するアドレスは完全にランダムであり、その原因は、動作の履歴とは関係がないようであるが、メモリセルの経時劣化には関係がありそうである。また、“突発的なビット化け”が発生しても、データを消去した上で再びデータを書き込めば回復してしまう。このような特異性から、“突発的なビット化け”は、メモリセルの致命的な不良に起因して発生した現象ではなく、一種のソフトエラー的な障害と考えられている。いまのところ、“突発的なビット化け”を防ぐための有効な手立ては確立していない。
【００１１】
“突発的なビット化け”は、ＮＡＮＤフラッシュメモリに関係なく、ＮＡＮＤフラッシュメモリと同様の不揮発性メモリセルを使っている不揮発性半導体記憶装置においても発生する。なかでも、データに対応したしきい値分布幅が、通常の二値メモリに比較してタイトである多値メモリにおいては、より深刻な事情に発展する可能性がある。このような事情から開発された機能が、いわゆる“擬似パス機能”である。
【００１２】
ＮＡＮＤフラッシュメモリでは、書き込みパルス、又は消去パルスをメモリセルに印加した後、内部で自動的にメモリセルの状態をベリファイし、書き込み、又は消去が終了したか否かを判断する。そして、書き込み、又は消去が終了していないビットがあった場合には、再度、書き込みパルス、又は消去パルスを印加し、再度、ベリファイを行なう。この動作は、ＮＡＮＤフラッシュメモリに設定された規定回数（Max Loop）まで繰り返す。
【００１３】
“擬似パス機能”は、規定回数までパルスが印加されて発動される仕組みとなっている。このため、恒久的に書き込み、又は消去ができないビットを持つページ、あるいはブロックに対して書き込み、又は消去を行なう時には、規定回数までパルスが印加されることになり、書き込み速度、又は消去速度が低下し、結果としてＮＡＮＤフラッシュメモリを用いている電子機器システム、例えば、メモリカードに代表される電子機器システムのパフォーマンスが低下しやすい。
【００１４】
本実施形態では、“擬似パス機能”を有しつつ、電子機器システムのパフォーマンスの低下を抑制することが可能な不揮発性メモリを備えた半導体集積回路装置、及びその半導体集積回路装置を備えた不揮発性メモリシステムを開示する。
【００１５】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
（第１実施形態）
図１に、“擬似パス機能”を備えるＮＡＮＤフラッシュメモリで使用される擬似パス機能対応型データレジスタの一例を示す。
【００１７】
擬似バス機能対応型データレジスタは、１ページ分のデータを記憶するレジスタ（ページバッファ）１００を有し、ベリファイ結果の一括検知のために１バイト分をワイヤード・オア（ｗｉｒｅｄ  ＯＲ）接続し、回路ＳＤのＰＭＯＳのゲートに入力する。回路ＳＤ中のＰＭＯＳは、ページバッファ中に書き込みが完了していないビットが存在する場合に、そのビットの個数に比例した電流Ｉｆａｉｌを流す。この電流Ｉｆａｉｌを、回路ＳＤＰ_０、ＳＤＰ_１、ＳＤＰ_２、ＳＤＰ_３の電流Ｉｐａｓｓと比較することにより、ベリファイが完了していないビットの数を知ることができる。回路ＳＤＰ_０は、ページ内のすべてのビットの書き込みが完了したことを検知するための系であるが、回路ＳＤＰ_０中のＰＭＯＳ１のゲート幅は、回路ＳＤＰ_１、ＳＤＰ_２、ＳＤＰ_３中のＰＭＯＳ２それぞれのゲート幅の半分に設定されており、トランジスタのばらつきによらず、書き込みが完了したことを確実に検知できる。
【００１８】
図２に、図１に示すデータレジスタが、許容したビット数を検知する時の内部波形を示す。図２は、１ページ中のビットエラーが２ビットである場合の、データレジスタの内部波形である。
【００１９】
従来、擬似パス機能を発動するタイミングは、規定回数（Max Loop）後に固定されており、発動するタイミングを調節するような回路は無い。発動するタイミングが規定回数後に固定されたままでは、恒久的に書き込み、又は消去ができないビットを持つページ、あるいはブロックに対して書き込み、又は消去を行なう時には、規定回数までパルスが印加されてしまう。このため、書き込み速度、又は消去速度が低下し、結果としてＮＡＮＤフラッシュメモリを用いている電子機器システム、例えば、メモリカードに代表される電子機器システムのパフォーマンスが低下しやすい。
【００２０】
そこで、本実施形態では、発動するタイミングを調節するような回路をＮＡＮＤフラッシュメモリに設け、メーカー側でも、また、ユーザーにおいても、擬似パス機能を発動するタイミングを調節し、変更できるようにする。以下、本実施形態が備える発動タイミング調節／変更機能を、不揮発性メモリをメモリコントローラによって制御する不揮発性メモリシステムを例にとり、詳しく説明する。
【００２１】
図３は、この発明の第１実施形態に係る半導体集積回路装置を用いた不揮発性メモリシステムの一例を示すブロック図である。本例は、不揮発性メモリをＮＡＮＤフラッシュメモリとし、メモリコントローラをフラッシュコントローラとした場合である。
【００２２】
図３に示すように、フラッシュコントローラ３は、ＮＡＮＤフラッシュメモリ１を制御する。例えば、コントローラ３は、システム、例えば、外部ホストからの要求に従ってメモリ１をアクセスし、データの読み出し、データの書き込み、及びデータの消去を制御する。
【００２３】
メモリ１は、制御ピンと、入出力ピンとを持つ。制御ピンは、基本的にコントローラ３からの制御信号を受信するためのピンであり、入出力ピンは、基本的にコントローラ３とのデータの送受信、コントローラ３からのコマンドの受信、及びコントローラ３へのステータスの送信を行なうためのピンである。本例では、制御ピンとして/CE（チップイネーブル）、ALE（アドレスラッチイネーブル）、CLE（コマンドラッチイネーブル）、/WE（ライトイネーブル）、/RE（リードイネーブル）、RY／/BY（レディ／ビジー）、/WP（ライトプロテクト）があり、入出力ピンとしてＩ／Ｏ１〜Ｉ／Ｏ８がある。これら制御ピン、及び入出力ピンは、コントローラ３に接続される。
【００２４】
図４に、メモリ１の構成の一例を示す。図４に示す回路ブロックについては、その動作説明とともに説明する。
【００２５】
図５にこの発明の第１実施形態に係る半導体集積回路装置、例えば、ＮＡＮＤフラッシュメモリの書き込みシーケンス、又は消去シーケンスの一例を示す。
【００２６】
ＮＡＮＤフラッシュメモリでは、内部で自動的に書き込み、又は消去と、ベリファイとを繰り返す。書き込み、又は消去が終了すると、ＲＹ／/ＢＹピンがレディ（Ready）状態に戻り、ステータスリードコマンドの入力が可能となる。書き込み、又は消去が終了していないビットがあった場合には、ＮＡＮＤフラッシュメモリに設定された規定回数（Max Loop）まで書き込み、又は消去と、ベリファイとを繰り返す。このとき、本例では、擬似パス機能を、ＮＡＮＤフラッシュのプログラムパルス、又はイレーズパルスの印加回数のカウント数が、擬似パス機能を発動する擬似パス発動パルス数にヒットした以降の全てのプログラムパルス、又はイレーズパルスにおいて、発動させる仕組みになっている。
【００２７】
具体的には、図５に示すように、コントローラ３がシステムからの要求により、書き込みコマンド、又は消去コマンドを発行する。書き込みコマンド、又は消去コマンドを受けたメモリ１は、内部で自動的に書き込み−ベリファイのシーケンスを繰り返す（内部シーケンス）。詳しくは、ＳＴ．１において、書き込み、又は消去を、メモリセルアレイのページ、又はブロックに対して実行する。この後、ＳＴ．２において、ベリファイを実行する。
【００２８】
ＳＴ．２において、パス（Pass）ならば内部シーケンスを終了し、ＳＴ．３のステータスリードに移行する。一方、フェイル（Fail）ならば内部シーケンスが続行される。本例では、ＳＴ．２１において、プログラム／イレーズパルスの印加回数のカウント数が、擬似パス発動パルス数にヒットしたか否かを判断する。
【００２９】
ＳＴ．２１において、ヒットしない場合（No）、ＳＴ．１に戻り、書き込み、又は消去を再度実行する。一方、ヒットした場合（Yes）、ＳＴ．２２に進む。ＳＴ．２２においては、ビットエラー数が、擬似パスとして許容する許容ビット数以下であるか否かが判断される。
【００３０】
ＳＴ．２２において、ビットエラー数が、許容ビット数以下と判断された場合（Yes）、擬似パス機能を発動させ、内部シーケンスを終了し、ＳＴ．３のステータスリードに移行する。一方、ビットエラー数が、許容ビット数を超えると判断された場合（No）、ＳＴ．２３に進む。ＳＴ．２３においては、繰り返し回数が、規定回数（Max Loop）に達しているか否かが判断される。
【００３１】
ＳＴ．２３において、規定回数（Max Loop）に達している場合（Yes）、内部シーケンスを終了し、ＳＴ．３のステータスリードに移行する。一方、規定回数（Max Loop）に達していない場合（No）、ＳＴ．１に戻り、書き込み、又は消去を再度実行する。
【００３２】
ＳＴ．３のステータスリードにおいては、コントローラ３がメモリ１に対してステータスリードコマンドが発行され、これを受けたメモリ１はコントローラ３に対してパス、もしくはフェイルのステータスを返す。ステータスリードの結果、パス（Pass）ならば、そのまま、書き込みシーケンス、又は消去シーケンスを終了し、フェイル（Fail）ならば、書き込み、又は消去を行なったブロックをバッドブロックとして登録し、書き込みシーケンス、又は消去シーケンスを終了する。バッドブロックとして登録されたブロックについては、例えば、その後の使用が禁止される。
【００３３】
図５に示すシーケンスの一例は、擬似パス機能が、規定回数（Max Loop）に達する以前に発動される。特に、図５に示すシーケンスでは、例えば、ＳＴ．２１、及びＳＴ．２２に示す手順に従って、擬似パス機能が発動される。このように擬似パス機能を規定回数（Max Loop）に達する以前に発動させるために、本例のメモリ１は発動タイミング調節部を有する。発動タイミング調節部の一構成例を図６に示す。
【００３４】
図６に示すように、一例に係る発動タイミング調節部は、擬似パス発動パルス数保持部、パルス印加回数計数部、及び発動フラグ出力部を含む。
【００３５】
擬似パス発動パルス数保持部は、擬似パス機能を発動するパルス数を保持する。本例では、ＲＯＭヒューズ１１に相当する。ＲＯＭヒューズ１１には擬似パス発動パルス数が書き込まれており、このパルス数は出力ＮＦとして、発動フラグ出力部に出力される。
【００３６】
パルス印加回数計数部は、プログラムパルス、又はイレーズパルスの印加回数を計数する。本例では、パルス印加回数カウンタ１３に相当する。カウンタ１３は、プログラムパルス、又はイレーズパルスが印加される毎に、そのカウント数をアップさせる。カウント数は、出力ＯＦＣとして、発動フラグ出力部に出力される。
【００３７】
発動フラグ出力部は、例えば、ＳＴ．２１に示す手順を実行し、ＲＯＭヒューズ１１に書き込まれたパルス数と、カウンタ１３のカウント数とが一致したとき、擬似パス発動フラグＰＦＬＧを出力する。本例では、発動フラグ出力回路１５に相当する。フラグＰＦＬＧは、例えば、プログラム／イレーズ制御回路１７に入力される。制御回路１７は、フラグＰＦＬＧに従って、擬似パス発動信号を出力する。擬似パス発動信号は、例えば、データレジスタ１９（図１、及び図４参照）に入力される。擬似パス発動信号を受けたデータレジスタ１９は、例えば、ＳＴ．２２に示す手順を実行し、ビットエラー数が、擬似パスとして許容する許容ビット数以下であるか否かを判断する。許容ビット数以下である場合には、その旨を示すベリファイ結果がプログラム／イレーズパルス発生回路２１に返され、内部シーケンスを終了させる。一方、許容ビット数を超えている場合には、その旨を示すベリファイ結果が発生回路２１に返される。この場合、発生回路２１は、例えば、ＳＴ．２３に示す手順を実行し、規定回数（Max Loop）に達している場合には、内部シーケンスを終了させ、反対に達していない場合には、再度プログラム／イレーズパルスを出力する。
【００３８】
このような発動タイミング調節部のうち、ＲＯＭヒューズ１１を除く回路は、図４に示す構成を持つメモリ１においては、制御回路（Control circuit）２３に含まれる。
【００３９】
次に、発動フラグ出力回路１５の一回路例を説明する。
【００４０】
図７は、発動フラグ出力回路１５の一回路例を示す回路図である。
【００４１】
図７に示す一回路例では、擬似パス発動パルス数は、ＮＦ<０：３>の４ビットの信号で示され、同様に、カウント数は、ＯＦＣ＜０：３＞の４ビットの信号で示される（もちろん、ＮＦ、及びＯＦＣは、それぞれ４ビットに限られるものではない）。出力回路１５は、これらの４ビットの信号どうしを比較する比較回路２５を含む。比較回路２５は、基本的に、擬似パス発動パルス数ＮＦが、カウント数ＯＦＣに一致したことを検出することが可能な論理ゲート回路である。
【００４２】
本例では、ＮＦがＯＦＣに一致したことを検出するために、ＮＦとＯＦＣとを、ビット毎に比較し、一致／不一致を検出する論理ゲート回路、本例では、Ｅｘ．ＯＲ（排他的論理和）ゲート回路２７を有する。Ｅｘ．ＯＲゲート回路２７は、ＮＦとＯＦＣとをビット毎に比較し、双方が“１”で一致、もしくは“０”で一致した時、その出力を“０”とする。さらに、本例では、ビット毎の比較結果ＣＯＭＰ＜０：３＞がオール“１”、もしくはオール“０”になったことを検出する論理ゲート回路、本例では、ＮＯＲ（論理和の反転）ゲート回路２９を有する。ＮＯＲゲート回路２９は、ビット毎の比較結果がオール“０”となった時のみ、その出力を“１”とする。ＮＯＲゲート回路２９の出力は、ＲＳ-ＦＦ（リセット／セット-フリップフロップ）回路３１のセット入力ＳＥＴに入力される。ＲＳ-ＦＦ回路３１はセット入力ＳＥＴが“１”となるとセットされ、その出力Ｑを、リセット入力ＲＳＴにＲｅｓｅｔ“１”が入力されるまで、“１”に保つ。出力ＱはフラグＰＦＬＧであり、“１”のフラグＰＦＲＧ出力以降、プログラム／イレーズパルス印加後には擬似パスが行なわれる。
【００４３】
図８に、図７に示す出力回路１５の論理例を示す。本論理例は、擬似パス発動パルス数ＮＦ＜０：３＞を“０１００”に設定した場合を示す。図７に示すように、擬似パス発動パルス数ＮＦ＜０：３＞を“０１００”に設定した場合、カウント数ＯＦＣ＜０：３＞が“０１００”に一致した時のみ、セット入力ＳＥＴが“１”となり、ＲＳ-ＦＦ回路３１がセットされてフラグＰＦＬＧ“１”が立つ。
【００４４】
なお、特に、図示しないが、擬似パス発動パルス数ＮＦ＜０：３＞を“０１００”以外に設定した場合においても、カウント数ＯＦＣ＜０：３＞がＮＦ＜０：３＞に一致した時のみ、セット入力ＳＥＴが“１”となることはもちろんである。
【００４５】
次に、ステータス出力の一例を説明する。
【００４６】
擬似パス発動パルス数ＮＦと、カウント数ＯＦＣとが一致した時点で擬似パス機能が発動され、内部シーケンスが終了すると、メモリ１は、擬似パスとして許容する許容ビット数、あるいは許容バイト数に応じて、ステータス出力を返すことが可能となる。図９に、ステータス出力の一例を示す。最下位ビットＩ／Ｏ１はパス／フェイルを示し、例えば、出力値“０”であればパス、“１”であればフェイルである。ステータスがパスの場合には、Ｉ／Ｏ２〜４に、擬似パス発動パルス数が、例えば、２進数として出力される。これにより、擬似パスを発動したプログラム／イレーズパルス数を確認することが可能である。出力の方法はこれに限らず、ビットアサインを変更しても良いし、パス／フェイルを示すステータスコマンドとは別のコマンドをアサインしても良い。
【００４７】
擬似パスを行なうプログラム／イレーズパルスが最終パルス（規定回数Max Loop）になっている場合でも、ターゲットとするパフォーマンスを維持できる場合には、擬似パスを発動するタイミングを変える必要は無い。しかし、ターゲットとするパフォーマンスを満たすことができない場合には、擬似パスを発動するタイミングを変える必要がある。擬似パスを発動するタイミングは、システム側、例えば、フラッシュコントローラ３（メモリコントローラ）からメモリ１をアクセスし、擬似パスを発動するパルス数を書き換えれば良い。
【００４８】
擬似パスを発動するパルス数は、図４に示すＲＯＭヒューズ１１に記憶させることができる。ＲＯＭヒューズ１１は、例えば、図４に示すメモリセルアレイ３３に集積されたメモリセルと同じ構造を持つメモリセルを用いて形成できる。ＲＯＭヒューズ１１に記憶させたパルス数を書き換える場合には、アドレッシングを行い、ＲＯＭヒューズ１１を指定すれば良い。ＲＯＭヒューズ１１に記憶させたデータは、通常のメモリセルに記憶させたデータと同様にして書き換えることができる。ＲＯＭヒューズ１１は、メモリの動作情報、例えば、リダンダンシ情報等を記憶させる領域であり、メモリ１は、ＲＯＭヒューズ１１に記憶させた情報を書き換えるためのテストモードコマンドを備えている。このテストモードコマンドを利用して、具体的には、フラッシュコントローラ３等のシステム側から、ＲＯＭヒューズ書き換えコマンドを発行し、データを書き換えれば良い。次の書き込み／消去からは、ＲＯＭヒューズ１１に記憶させた値が反映されるため、擬似パスが発動されるプログラム／イレーズパルス数が変更される。
【００４９】
第１実施形態に係る半導体集積回路装置によれば、擬似パス機能を発動するタイミングが、従来、規定回数（Max Loop）後に固定されていたところを、任意の回数後に自由に設定できる。しかも、擬似パス機能の発動させるタイミングは、デバイス出荷後において、ユーザーが自由に設定できるために、ＮＡＮＤフラッシュメモリを用いている電子機器システム、例えば、メモリカードに代表される電子機器システムのパフォーマンスの低下を抑制することが可能となる。
【００５０】
さらに、上記実施形態では、ユーザー、又はメーカーが、擬似パス機能を使用するか否かについても、自由に選ぶことが可能になる。擬似パス機能を使用しない場合には、図６に示す発動フラグ出力回路１５が、フラグＰＦＬＧを立てないようにすれば良い。また、図７に示す発動フラグ出力回路１５の一例においては、発動パルス数ＮＦを任意に変えられることを利用して、発動パルス数ＮＦを、カウント数ＯＦＣがとり得ない値に設定することでも、フラグＰＦＬＧが立たないようにできる。例えば、図１０に示すように、発動パルス数ＮＦ＜０：３＞を“１１１１”に設定する。そして、規定回数（Max Loop）を、ＯＦＣ＜０：３＞が“１１１１”未満になるように設定する。このようにすれば、ＯＦＣ＜０：３＞は、“１１１１”の値をとり得ない。従って、規定回数（Max Loop）まで、フラグＰＦＬＧが立つことはない。即ち、擬似パス機能は発動されない。このように、本実施形態では、擬似パス機能を使用するか否かについても自由に選ぶことができる。
【００５１】
また、メーカーにおいては、出荷後に擬似パス機能を使用する前提であれば、出荷試験時に、決まったプログラムパルス、又は決まったイレーズパルスのときに擬似パス機能を発動させることで、規定回数（Max Loop）後に擬似パス機能を発動させる場合に比べて、出荷試験に要する時間を短縮することが可能である。
【００５２】
さらに、出荷試験の際、規定回数（Max Loop）までは、プログラムパルス、又はイレーズパルスを印加し、その段階で書き込み、又は消去ができないビットを含むブロックはバッドブロックとして登録し、市場で使用されない状態にすることがある。この場合、出荷試験時には、規定回数（Max Loop）までパルスが印加されてから擬似パス機能を発動した方が良いケースと、全く発動しない方が良いケースがある。本実施形態によれば、擬似パス機能を発動させるタイミングを変えたり、発動させなかったりすることができるから、上記ケースのいずれにも対応できる。この利点から、例えば、製造コスト的な面においても本実施形態は有意である。
【００５３】
（第２実施形態）
上記第１実施形態は、発動パルス数ＮＦをＲＯＭヒューズ１１に保持させる例であったが、発動パルス数ＮＦはＲＯＭヒューズ１１以外にも保持させることができる。第２実施形態は、ＲＯＭヒューズ１１以外に保持させる一例に関する。
【００５４】
本例では、発動パルス数ＮＦをブロック内のページの一部を利用し、ここに保持させる例である。ブロックとページとの関係の一例を図１１に示す。
【００５５】
図１１に示すように、メモリセルアレイ３３は、例えば、１０２４個のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３を含む。ブロックは、例えば、消去の最小単位である。ブロックＢＬＯＣＫは、１個あたり、例えば、４２５６個のＮＡＮＤ型メモリユニットを含む。ＮＡＮＤ型メモリユニットは、直列に接続された複数個の不揮発性半導体メモリセルトランジスタＭ、例えば、４個のメモリセルトランジスタＭと、これら４個のメモリセルトランジスタＭの列の一端に接続された選択ゲートトランジスタＳ１と、その他端に接続された選択ゲートトランジスタＳ２とを含む。選択ゲートトランジスタＳ１のゲートはドレイン側選択ゲート線ＳＧＤに接続され、その電流通路はメモリセルトランジスタＭとビット線ＢＬとの間に直列に接続される。選択ゲートトランジスタＳ２のゲートはソース側選択ゲート線ＳＧＳに接続され、その電流通路はメモリセルトランジスタＭとセルソース線Ｃ-sourceとの間に直列に接続される。４個のメモリセルトランジスタＭ各々のゲートは、それぞれワード線ＷＬ０〜ＷＬ３に接続される。データの書き込み、及び読み出しは、１本のワード線ＷＬに接続された、例えば、４２５６個のメモリセルトランジスタＭに対して同時に実行される。１個のメモリセルトランジスタＭがそれぞれ記憶する１ビットのデータ、もしくは多ビットのデータが、本例では４２５６個集まり、ページとなる。ページは、書き込み、及び読み出しの最小単位である。
【００５６】
図１２に、ページの一例を示す。本例のページのサイズは、例えば、５３２バイトである。本例では５３２バイトのうち、例えば、５１２バイトをデータ領域に割り当て、残りの２０バイトを冗長領域に割り当てる。データ領域は、例えば、システムが使用するメインメモリストレージであり、冗長領域は、例えば、リダンダンシやその他の情報のストレージに利用される。本例では、ページの一部の領域、例えば、冗長領域のメモリセルトランジスタＭのうちの一部を使用して発動パルス数ＮＦを記憶させる。発動パルス数ＮＦを記憶させる領域は、冗長領域の一部、例えば、２０バイトのうちの１バイトである。
【００５７】
（応用例）
次に、この発明の実施形態に係る半導体集積回路装置、又はその半導体集積回路装置を用いた不揮発性メモリシステムが利用される電子機器の例を説明する。
【００５８】
図１３は、この発明の実施形態に係る不揮発性メモリシステムを利用する電子機器の一例を示す図である。図１３には、電子機器の一例として、携帯電子機器、例えば、携帯電話端末が示されている。
【００５９】
上記実施形態は、不揮発性メモリシステムであり、例えば、携帯電話端末内の書き換え可能なＲＯＭ（ＥＥＰＲＯＭ）に利用することができる。もちろん、ＥＥＰＲＯＭばかりでなく、携帯電話端末内のＲＯＭにも利用可能である。
【００６０】
図１４は、携帯電話端末のシステム例を示すブロック図である。以下、携帯電話端末を、そのシステム例とともに説明する。
【００６１】
図１３、及び図１４に示すように、携帯電話端末は、通信部、及び制御部を含む。通信部は、送受信アンテナ３１１、アンテナ共用器３１２、受信器３１３、ベースバンド処理部３１４、音声コーデックとして用いられるＤＳＰ（Digital Signal Processor）３１５、スピーカ３１６、マイクロホン３１７、送信器３１８、及び周波数シンセサイザ３１９を備えている。
【００６２】
制御部は、ＣＰＵ３２１、及びＣＰＵ３２１にＣＰＵバス３３０を介して接続されるＲＯＭ３２２、ＲＡＭ３２３、ＥＥＰＲＯＭ３２４を備えている。ＲＯＭ３２２は、ＣＰＵ３２１において実行されるプログラム、例えば、通信プロトコルや、表示用のフォント等の必要となるデータを記憶する。ＲＡＭ３２３は作業領域として主に用いられ、例えば、ＣＰＵ３２１がプログラム実行中において、計算途中のデータなどを必要に応じて記憶したり、制御部と制御部以外の各部との間でやり取りされるデータを一時的に記憶したりする。書き換え可能なＲＯＭ（ＥＥＰＲＯＭ）３２４は不揮発性メモリシステムであり、携帯電話端末の電源がオフにされても、これに記憶されているデータは消滅しない。このため、ＥＥＰＲＯＭ３２４は、例えば、直前の設定条件などを記憶し、次の電源オン時に同じ設定にするような使用方法をとる場合に、それらの設定パラメータ等を記憶する。上記実施形態に係る不揮発性メモリシステムは、ＥＥＰＲＯＭ３２４に利用することができる。もちろん、ＲＯＭ３２２にも利用可能である。
【００６３】
本例に係る携帯電話端末は、さらに、キー操作部３４０、ＬＣＤコントローラ３５０、リンガ３６０、外部入出力端子３７０、外部メモリスロット３８０、及びオーディオ再生処理部３９０を備えている。
【００６４】
キー操作部３４０は、インターフェース回路（Ｉ／Ｆ）３４１を介してＣＰＵバス３３０に接続される。キー操作部３４０からキー入力されたキー入力情報は、例えば、ＣＰＵ３２１に伝えられる。
【００６５】
ＬＣＤコントローラ３５０は、例えば、ＣＰＵ３２１からの表示情報を、ＣＰＵバス３３０を介して受け、ＬＣＤ（液晶ディスプレイ）３５１を制御するＬＣＤ制御情報に変換し、ＬＣＤ３５１に伝える。
【００６６】
リンガ３６０は、例えば、呼び出し音等を発生する。
【００６７】
外部入出力端子３７０は、インターフェース回路３７１を介してＣＰＵバス３３０に接続され、携帯電話端末に外部から情報を入力したり、あるいは携帯電話端末から外部へ情報を出力したりする際の端子として機能する。
【００６８】
外部メモリスロット３８０にはメモリカード等の外部メモリ４００が挿入される。外部メモリスロット３８０は、インターフェース回路３８１を介してＣＰＵバス３３０に接続される。携帯電話端末にスロット３８０を設けることにより、携帯電話端末からの情報を外部メモリ４００に書き込んだり、あるいは外部メモリ４００に記憶された情報を読み出し、携帯電話端末に入力したりすることが可能となる。
【００６９】
外部メモリ４００は、例えば、メモリカードである。メモリカードは、記憶部として不揮発性メモリシステムを持つ。上記実施形態に係る不揮発性メモリシステムは、メモリカードの記憶部として利用できる。
【００７０】
オーディオ再生処理部３９０は、携帯電話端末に入力されたオーディオ情報、あるいは外部メモリ４００に記憶されたオーディオ情報を再生する。再生されたオーディオ情報は、外部端子３９１を介して、例えば、ヘッドフォン、携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。例えば、携帯電話端末にオーディオ再生処理部３９０を設けることにより、オーディオ情報の再生が可能となる。
【００７１】
このように、この発明の実施形態に係る不揮発性メモリシステムは、電子機器、例えば、携帯電話端末やメモリカードに利用することができる。
【００７２】
また、この発明の実施形態に係る不揮発性メモリシステムを利用したメモリカードは、図１５Ａ〜１５Ｆ、図１６Ａ〜図１６Ｅに示すように、例えば、デジタルスチルカメラ／ビデオカメラ（図１５Ａ）、テレビジョン（図１５Ｂ）、オーディオ／ビジュアル機器（図１５Ｃ）、オーディオ機器（図１５Ｄ）、ゲーム機器（図１５Ｅ）、電子楽器（図１５Ｆ）、パーソナルコンピュータ（図１６Ａ）、パーソナルデジタルアシスタント：ＰＤＡ（図１６Ｂ）、ボイスレコーダ（図１６Ｃ）、ＰＣカード（図１６Ｄ）、電子書籍端末（図１６Ｅ）等の記録メディアとしても利用することができる。
【００７３】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００７４】
メモリ１としては、二値メモリであっても良いし、多値メモリであっても良い。さらに、メモリ１は、ＮＡＮＤフラッシュメモリを例示したが、ＮＡＮＤフラッシュメモリに限られるものでもない。
【００７５】
また、各実施形態は、それぞれ単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【００７６】
また、各実施形態は、それぞれ種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００７７】
また、各実施形態は、この発明を不揮発性メモリ、及びその不揮発性メモリ用いた不揮発性メモリシステムに適用した例に基づき説明したが、この発明はこれらに限られるものではなく、その不揮発性メモリ、又はその不揮発性メモリを用いた不揮発性メモリシステムを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇であるし、それを利用した電子機器システムもまた、この発明の範疇である。
【図面の簡単な説明】
【００７８】
【図１】図１は擬似パス対応型データレジスタの一例を示す回路図
【図２】図２は擬似パス対応型データレジスタの内部波形を示す波形図
【図３】図３はこの発明の第１実施形態に係る半導体集積回路装置を用いた不揮発性メモリシステムの一例を示すブロック図
【図４】図４はこの発明の第１実施形態に係る半導体集積回路装置の一構成例を示すブロック図
【図５】図５はこの発明の第１実施形態に係る半導体集積回路装置の書き込みシーケンス、又は消去シーケンスの一例を示す流れ図
【図６】図６はこの発明の第１実施形態に係る半導体集積回路装置が備える発動タイミング調節部の一構成例を示すブロック図
【図７】図７は図６に示す発動フラグ出力回路の一回路例を示す回路図
【図８】図８は図７に示す発動フラグ出力回路の論理例を示す図
【図９】図９はステータス出力の一例を示す図
【図１０】図１０は図７に示す発動フラグ出力回路の他の論理例を示す図
【図１１】図１１はブロックとページとの関係の一例を示す図
【図１２】図１２はページの一例を示す図
【図１３】図１３はこの発明の実施形態に係る半導体集積回路装置、又はその半導体集積回路装置を用いた不揮発性メモリシステムが利用される電子機器の一例を示す図
【図１４】図１４は携帯電話端末のシステム例を示すブロック図
【図１５】図１５Ａ〜図１５Ｆはこの発明の実施形態に係る半導体集積回路装置、又はその半導体集積回路装置を用いた不揮発性メモリシステムが利用されるメモリカードを使用する電子機器を示す図
【図１６】図１６Ａ〜図１６Ｅはこの発明の実施形態に係る半導体集積回路装置、又はその半導体集積回路装置を用いた不揮発性メモリシステムが利用されるメモリカードを使用する電子機器を示す図
【符号の説明】
【００７９】
１…ＮＡＮＤフラッシュメモリ、３…フラッシュコントローラ、１１…ＲＯＭヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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