(57)【要約】【課題】複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供する。【解決手段】積層型フィルタが、第１の端子と第２の端子との間に並列に接続される第１のインダクタンス素子および第１の容量素子と、第１の端子に直列に接続される第２のインダクタンス素子および第２の容量素子と、第２の端子に直列に接続される第３のインダクタンス素子および第３の容量素子と、を有する第１のフィルタ回路と第１のフィルタ回路と並列に配置され、第３の端子に一端が並列に接続される第４のインダクタンス素子および第４の容量素子と、第４のインダクタンス素子の他端と第４の端子との間に並列に接続される第５のインダクタンス素子および第５の容量素子と第３の端子に接続される第６の容量素子と、前記他端と接続される第７の容量素子と、第４の端子に接続される第８の容量素子と、を有する第２のフィルタ回路と、を具備する。第１、第２のフィルタ回路が並列に配列されることから基板の層数の削減が図られる。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に並列に接続される第１のインダクタンス素子および第１の容量素子と、前記第１の端子に直列に接続される第２のインダクタンス素子および第２の容量素子と、前記第２の端子に直列に接続される第３のインダクタンス素子および第３の容量素子と、を有する第１のフィルタ回路と、
前記第１のフィルタ回路と並列に配置され、第３の端子に一端が並列に接続される第４のインダクタンス素子および第４の容量素子と、前記第４のインダクタンス素子の他端と第４の端子との間に並列に接続される第５のインダクタンス素子および第５の容量素子と、前記第３の端子に接続される第６の容量素子と、前記他端と接続される第７の容量素子と、前記第４の端子に接続される第８の容量素子と、を有する第２のフィルタ回路と、
を具備することを特徴とする積層型フィルタ。
【請求項２】
前記第１のフィルタ回路が、
第１の平面上に配置される接地のための接地電極と、
第２の平面上に配置され、前記接地電極との間に前記第２，第３の容量素子を構成する第１、第２の平板電極と、
第３の平面上に配置され、前記第１、第２の平板電極と電気的に接続され、かつ前記第２，第３のインダクタンス素子として機能する第１、第２の線路と、
第４の平面上に配置され、第１のインダクタンス素子として機能する第３の線路と、
第５、第６の平面上それぞれに配置され、互いの間に第１の容量素子を構成する第３、第４の平板電極と、を有する
ことを特徴とする請求項１記載の積層型フィルタ。
【請求項３】
前記第２のフィルタ回路が、
第１の平面上に配置される接地のための接地電極と、
第２の平面上に配置され、前記接地電極との間に前記第６，第８の容量素子を構成する第１、第２の平板電極と、
第３の平面上に配置され、かつ前記接地電極との間に前記第７の容量素子を構成する第３の平板電極と、
前記第３の平面上に配置される第４、第５の平板電極と、
第４の平面上に配置され、前記第３の平板電極と電気的に接続され、かつ前記第４、第５の平板電極それぞれとの間に前記第４、第５の容量素子を構成する第６の平板電極と、
第５の平面上に配置され、前記第６の平板電極と電気的に接続され、かつ前記第４、第５のインダクタンス素子として機能する第１、第２の線路と、を有する
ことを特徴とする請求項１記載の積層型フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、携帯電話機、無線ＬＡＮ等の無線機器の回路部品として用いられる積層型フィルタに関する。
【背景技術】
【０００２】
無線通信等に利用する複数の周波数の信号を処理するために所望の周波数範囲（通過帯域）の信号を通過し、それ以外の周波数の信号を減衰させるフィルタとして積層型フィルタが用いられる。積層型フィルタは、導体層をパターニングした複数の基板を積層することで構成することができる。
なお、急峻な減衰特性と良好なスプリアス特性を有し、インピーダンス設計が容易でかつグランド側の接地状態が安定している積層型ローパスフィルタの技術が開示されている（特許文献１参照）。
【特許文献１】特開２０００−２６１２７１公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、信号処理に複数のフィルタを用いる場合がある。このような場合に、フィルタ毎に積層型フィルタを構成すると、部品点数の増大に繋がり好ましくない。
このため複数のフィルタを積層方向に配置して積層型フィルタを構成することが考えられる。このようにすることで、単一の積層型フィルタ中に複数のフィルタ回路を構成し、部品点数の減少を図ることができる。
しかしながら、この場合には積層する基板の層数が多くなり易い。
上記に鑑み、本発明は複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明に係る積層型フィルタは、第１の端子と第２の端子との間に並列に接続される第１のインダクタンス素子および第１の容量素子と、前記第１の端子に直列に接続される第２のインダクタンス素子および第２の容量素子と、前記第２の端子に直列に接続される第３のインダクタンス素子および第３の容量素子と、を有する第１のフィルタ回路と、前記第１のフィルタ回路と並列に配置され、第３の端子に一端が並列に接続される第４のインダクタンス素子および第４の容量素子と、前記第４のインダクタンス素子の他端と第４の端子との間に並列に接続される第５のインダクタンス素子および第５の容量素子と、前記第３の端子に接続される第６の容量素子と、前記他端と接続される第７の容量素子と、前記第４の端子に接続される第８の容量素子と、を有する第２のフィルタ回路と、を具備することを特徴とする。
【０００５】
積層型フィルタが、第１のフィルタ回路と、第１のフィルタ回路と並列に配置される第２のフィルタ回路と、を具備する。第１、第２のフィルタ回路が並列に配列されることから基板の層数の削減が図られる。
【発明の効果】
【０００６】
本発明によれば、複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供できる。
【発明を実施するための最良の形態】
【０００７】
図１は本発明の一実施形態に係る積層型フィルタ１０の回路構成を表す図である。
図１に示すように積層型フィルタ１０は、端子Ｔ１，Ｔ２に接続されるローパスフィルタＬＰＦ１，端子Ｔ３，Ｔ４に接続されるローパスフィルタＬＰＦ２を備える。
端子Ｔ１，Ｔ３にはそれぞれ、第１，第２の信号が入力され、端子Ｔ２，Ｔ４から出力される。
【０００８】
ローパスフィルタＬＰＦ１は、キャパシタ（コンデンサ：容量素子）Ｃ１〜Ｃ３，インダクタ（インダクタンス素子）Ｌ１〜Ｌ３を備える。端子Ｔ１，Ｔ２間にインダクタＬ１，キャパシタＣ１が並列に接続され、端子Ｔ１，Ｔ２それぞれに直列に接続されるインダクタＬ２，キャパシタＣ２およびインダクタＬ３，キャパシタＣ３は接地のための接地端子（「グランド端子」ともいう）Ｇを介して接地される。
ローパスフィルタＬＰＦ２は、キャパシタＣ４〜Ｃ８，インダクタＬ４，Ｌ５を備える。互いに並列接続されたインダクタＬ４，キャパシタＣ４およびインダクタＬ５，キャパシタＣ５が端子Ｔ３，Ｔ４間に直列に接続される。端子Ｔ３と，キャパシタＣ４，Ｃ５の中間と、端子Ｔ４それぞれに接続されるキャパシタＣ６〜Ｃ８は接地端子Ｇを介して接地される。
【０００９】
図２は、本発明の第１の実施形態に係る積層型フィルタ１０の外観を表す図である。
積層型フィルタ１０は、基板１１〜２０を重ね合わせて構成される。基板１１〜２０に、例えば、ガラスセラミック（誘電率εｒ＝７．９，ｔanδ＝４．８×１０-3）からなる２０１２（２．０mm×１．２５mm）タイプの基板を用い、厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板１１〜２０を高さ０．９５ｍｍ程度に積層することで積層型フィルタ１０が構成される。
なお、基板１１〜２０は、ガラスセラミック以外のセラミック素材であっても良い。
【００１０】
各基板１１〜２０の側辺には所定の端子となる切欠部３１〜３６が形成されている。この切欠部３１〜３６は、積層時に基板１１〜２０の積層方向で一致し、積層方向に延びる溝部を構成する。この溝部に銀ペーストを印刷することで、端子Ｔ１〜Ｔ４、および接地端子Ｇとして機能することとなる。
切欠部３１〜３４がそれぞれ端子Ｔ１〜Ｔ４に、切欠部３５，３６が接地端子Ｇに対応する。端子Ｔ１，Ｔ３間，および端子Ｔ２，Ｔ４間に、接地端子Ｇが配置されている。これは、端子Ｔ１，Ｔ３間，および端子Ｔ２，Ｔ４間を互いに遮蔽し、信号の干渉（混入）を防止するためである。
【００１１】
図３は、積層型フィルタ１０を構成する基板１１〜２０を分離した状態を表す分解斜視図である。
積層型フィルタ１０では、基板１１〜１９の左側が、ローパスフィルタＬＰＦ１として機能し、基板１１〜１７の右側がローパスフィルタＬＰＦ２として機能する。即ち、ローパスフィルタＬＰＦ１，ＬＰＦ２が基板１１〜２０内に並列に配置される。このため、ローパスフィルタＬＰＦ１，ＬＰＦ２を基板の積層方向に配置する場合に比して、基板の層数の低減が図られる。
【００１２】
基板１１は、下面にランドパターン（実装用の電極のパターン）１０１ａ〜１０１ｆ（図示せず）を有する。ランドパターン１０１ａ〜１０１ｄはそれぞれ、端子Ｔ１〜Ｔ４に，ランドパターン１０１ｅ，１０１ｆは接地端子Ｇに対応する。
【００１３】
基板１１は、上面に接地（アース）用の平板電極１１２，１１３および接続部１１４〜１１７の電極パターンを有する。平板電極１１２は、接続部１１４，１１５によって、接地端子Ｇに接続され、後述する平板電極１２１，１２２と静電的に結合すると共に、平板電極１２１，１２２を外部から遮蔽し、積層型フィルタ１０の動作の安定化を図っている。平板電極１１３は、接続部１１６，１１７によって、接地端子Ｇに接続され、後述する平板電極１２３，１２４，１３２と静電的に結合すると共に、平板電極１２３，１２４，１３２を外部から遮蔽し、積層型フィルタ１０の動作の安定化を図っている。
【００１４】
平板電極１１２，１１３は、その間に間隙が配置されており、一つの平板電極を分断したものと考えることもできる。平板電極１１２，１１３を一体的に構成していないのは、ローパスフィルタＬＰＦ１，ＬＰＦ２間での干渉を防止するためである。なお、この詳細は後述する。
【００１５】
基板１２は、キャパシタＣ２，Ｃ３，Ｃ６，Ｃ８用の平板電極１２１〜１２４および接続部１２５，１２６の電極パターンを有する。
平板電極１２１，１２２は、平板電極１１２と対応する位置に配置され、平板電極１１２および後述の平板電極１３１と静電的に結合し、キャパシタＣ２，Ｃ３として機能する。平板電極１２１，１２２は、後述のビア１５６，１５７と電気的に接続される。
平板電極１２３，１２４は、平板電極１１３と対応する位置に配置され、平板電極１１３と静電的に結合し、キャパシタＣ６，Ｃ８として機能する。平板電極１２３，１２４はそれぞれ、接続部１２５，１２６によって端子Ｔ３，Ｔ４と電気的に接続される。
【００１６】
基板１３は、接地用，キャパシタＣ７，Ｃ４，Ｃ５用の平板電極１３１〜１３４および接続部１３５，１３６，１３７の電極パターンを有する。また、基板１３には、基板１３を上下に貫通するビア１３８，１３９が配置される。
平板電極１３１は、接続部１３５によって、接地端子Ｇに接続され、平板電極１２１，１２２と静電的に結合すると共に、平板電極１２１，１２２を外部から遮蔽し、積層型フィルタ１０の動作の安定化を図っている。
平板電極１３２は、平板電極１１３と対応する位置に配置され、平板電極１１３と静電的に結合し、キャパシタＣ７として機能する。平板電極１３２は、後述のビア１５８と電気的に接続される。
平板電極１３３，１３４は、後述の平板電極１４３と対応する位置に配置され、平板電極１４３と静電的に結合し、キャパシタＣ４，Ｃ５として機能する。平板電極１３３，１３４はそれぞれ、接続部１３６，１３７によって端子Ｔ３，Ｔ４と電気的に接続される。
ビア１３８，１３９は、平板電極１２１，１２２とビア１５６，１５７とを電気的に接続するための層間接続部である。
【００１７】
基板１４は、上面にキャパシタＣ２，Ｃ３用の平板電極１４１，１４２，キャパシタＣ７，Ｃ４，Ｃ５両用の平板電極１４３の電極パターンを有する。平板電極１４１〜１４３それぞれにビア１４４〜１４６が配置される。
平板電極１４１，１４２はそれぞれ平板電極１３１との間にキャパシタＣ２，Ｃ３を構成し、ビア１４４，１４５によってビア１５６，１５７と電気的に接続される。
平板電極１４３は、平板電極１３２〜１３４それぞれとの間にキャパシタＣ７，Ｃ４，Ｃ５を構成し、ビア１４６によってビア１５８と電気的に接続される。
【００１８】
基板１５は、上面にインダクタＬ２〜Ｌ５用の線路１５１〜１５４の電極パターンを有する。線路１５３，１５４は接続部１５５で電気的に接続される。また線路１５１，１５２の一端および接続部１５５にビア１５６〜１５８が配置される。
線路１５１の両端が端子Ｔ１およびビア１５６と電気的に接続される。線路１５２の両端が端子Ｔ２およびビア１５７と電気的に接続される。
線路１５３の両端が後述のビア１６４およびビア１５８に接続される。線路１５４の両端が後述のビア１６５およびビア１５８に接続される。
【００１９】
基板１６は、インダクタＬ１，Ｌ４，Ｌ５用の線路１６１〜１６３の電極パターンを有する。線路１６２，１６３の一端にビア１６４，１６５が設けられる。
線路１６１の両端は、端子Ｔ１および後述のビア１７４と電気的に接続される。また、線路１６２の両端は、ビア１６４および後述のビア１７５と電気的に接続される。線路１６３の両端は、ビア１６５および後述のビア１７６と電気的に接続される。
【００２０】
基板１７は、インダクタＬ１，Ｌ４，Ｌ５用の線路１７１〜１７３の電極パターンを有する。線路１７１〜１７３の一端にはビア１７４〜１７６が設けられる。
線路１７１の両端は、端子Ｔ２およびビア１７４と電気的に接続される。線路１７２の両端は、端子Ｔ３およびビア１７５と電気的に接続される。線路１７３の両端は、端子Ｔ４およびビア１７６と電気的に接続される。
【００２１】
基板１８は、キャパシタＣ１用の平板電極１８１および接続部１８２の電極パターンを有する。平板電極１８１は、後述の平板電極１９１と静電的に結合してキャパシタＣ１を構成する。平板電極１８１は、接続部１８２によって、端子Ｔ２と電気的に接続される。
基板１９は、キャパシタＣ１用の平板電極１９１および接続部１９２の電極パターンを有する。平板電極１９１は、平板電極１８１と静電的に結合してキャパシタＣ１を構成する。平板電極１９１は、接続部１９２によって、端子Ｔ１と電気的に接続される。
基板２０は、特段のパターンを有せず、主として基板１９を保護するためのものである。
【００２２】
（比較例１）
図４は、比較例１たる積層型フィルタ５０を構成する基板５１〜６６を分離した状態を表す分解斜視図である。積層型フィルタ５０の回路は積層型フィルタ１０と同様、図１で表される。基板５１〜５７、基板５８〜６６がそれぞれローパスフィルタＬＰＦ１，ＬＰＦ２に対応する。
【００２３】
線路５２１，５２２，５３１，５３２，５４１，５４２それぞれが、積層型フィルタ１０の線路１７２，１７３，１６２，１６３，１５３，１５４に対応する。平板電極５５１，５６１，５７１それぞれが、積層型フィルタ１０の平板電極１４３，１３２，１１３と対応する。
平板電極５６２，５６３それぞれが、積層型フィルタ１０の平板電極１３３，１３４および平板電極１２３，１２４の双方と対応する。即ち、平板電極５６２，５６３に積層型フィルタ１０の平板電極１３３，１３４および平板電極１２３，１２４の役割を兼務させることで、基板の層数の削減を図っている。
【００２４】
線路６２１，６２２，６５１，６６１それぞれが、積層型フィルタ１０の線路１５１，１５２，１６１，１７１に対応する。
平板電極５８１，５８２は、併せて平板電極１１２に対応する。平板電極５９１，５９２，６０１，６１１，６１２，６３１，６４１はそれぞれ、積層型フィルタ１０の線路１２１，１２２，１３１，１４１，１４２，１８１，１９１に対応する。
【００２５】
積層型フィルタ５０の回路は積層型フィルタ１０と同様であるが、ローパスフィルタＬＰＦ１，ＬＰＦ２が上下に配置されているため、基板の層数が積層型フィルタ１０に比して多くなっている。
【００２６】
（比較例２）
図５は、比較例２たる積層型フィルタ６０を構成する基板１１ｘを表す斜視図である。積層型フィルタ６０は、上記実施形態に係る積層型フィルタ１０を構成する基板１１を基板１１ｘで置き換えたものであり、その回路は積層型フィルタ１０と同様、図１で表される。
積層型フィルタ６０の基板１１ｘは、上面に接地（アース）用の平板電極１１２ｘおよび接続部１１４ｘ、１１５ｘの電極パターンを有する。平板電極１１１ｘは、基板１１の平板電極１１２，１１３を一体的に構成したものに相当する。また接続部１１４ｘ，１１５ｘはそれぞれ、基板１１の接続部１１４，１１６および接続部１１５，１１７を一体的に構成したものに相当する。
【００２７】
比較例２に係る積層型フィルタ６０では、ローパスフィルタＬＰＦ１，ＬＰＦ２が共通する平板電極１１２ｘを有することとなり、ローパスフィルタＬＰＦ１，ＬＰＦ２間での干渉が増大することになる。
これに対して、本発明の実施形態に係る積層型フィルタ１０では、ローパスフィルタＬＰＦ１，ＬＰＦ２それぞれに対応して平板電極１１２，１１３が分離して配置される。このため、平板電極１１２，１１３が接地端子Ｇで電気的に接続されていても、ローパスフィルタＬＰＦ１，ＬＰＦ２間での信号の干渉の低減が図られ、積層型フィルタ６０よりも良好な特性を得ることが容易である。なお、この詳細は後述する。
【００２８】
（積層型フィルタの特性）
積層型フィルタ１０の特性をシミュレーションで求めた結果につき説明する。
図６〜９は、本発明の一実施形態に係る積層型フィルタ１０の透過率Ｔ１および反射率Ｒ１、透過率Ｔ２および反射率Ｒ２、分離度Ｉ１３およびＩ１４、分離度Ｉ２３およびＩ２４の周波数特性を表したグラフである。図６〜９の横軸が高周波信号の周波数ｆ［ＧＨｚ］、縦軸が透過率Ｔ［ｄＢ］、反射率Ｒ［ｄＢ］、分離度Ｉ［ｄＢ］に対応する。
【００２９】
透過率Ｔ１は、端子Ｔ１から信号を入力したときにおける端子Ｔ１での信号強度Ｗ１と端子Ｔ２から出力される信号強度Ｗ１２の比（Ｔ１＝Ｗ１２／Ｗ１）である。反射率Ｒ１は、端子Ｔ１から信号を入力したときにおける端子Ｔ１での高周波信号の信号強度Ｗ１と反射されて端子Ｔ１に戻った信号強度Ｗ１１の比（Ｒ１＝Ｗ１１／Ｗ１）である。
透過率Ｔ２は、端子Ｔ３から信号を入力したときにおける端子Ｔ３での信号強度Ｗ３と端子Ｔ４から出力される信号強度Ｗ３４の比（Ｔ２＝Ｗ３４／Ｗ３）である。反射率Ｒ２は、端子Ｔ３から信号を入力したときにおける端子Ｔ３での信号強度Ｗ３と反射されて端子Ｔ３に戻った信号強度Ｗ３３の比（Ｒ２＝Ｗ３３／Ｗ３）である。
【００３０】
分離度Ｉ３１，Ｉ４１はそれぞれ、端子Ｔ３，Ｔ４から信号を入力したときにおける端子Ｔ３，Ｔ４での信号の信号強度Ｗ３，Ｗ４と端子Ｔ１から出力される信号強度Ｗ３１，Ｗ４１の比（Ｉ３１＝Ｗ３１／Ｗ３，Ｉ４１＝Ｗ４１／Ｗ４）である。
分離度Ｉ３２，Ｉ４２はそれぞれ、端子Ｔ３，Ｔ４から信号を入力したときにおける端子Ｔ３，Ｔ４での信号の信号強度Ｗ３，Ｗ４と端子Ｔ２から出力される信号強度Ｗ３２，Ｗ４２の比（Ｉ３２＝Ｗ３２／Ｗ３，Ｉ４２＝Ｗ４２／Ｗ４）である。
【００３１】
図６〜９に示すように、ローパスフィルタＬＰＦ１，ＬＰＦ２はそれぞれ、通過帯域０．８２４〜０．９１５ＧＨｚ，通過帯域１．７１０〜１．９１０ＧＨｚにおいて、十分大きく、それ以外の領域で十分小さな透過率Ｔ１，Ｔ２を有している。また、分離度Ｉ３１，Ｉ４１，Ｉ３２，Ｉ４２は周波数６ＧＨｚ以下の全領域で−３０ｄＢを下回る良好な特性を有する。
【００３２】
図１０，１１は、比較例２に係る積層型フィルタ６０の分離度Ｉ３１，Ｉ３２，Ｉ４１，Ｉ４２をシミュレーションで求めた結果を表すグラフであり、それぞれ図８，９に対応する。
図１０，１１を図８，９と比較すると、分離度Ｉ３１，Ｉ３２，Ｉ４１，Ｉ４２のいずれも、上記実施形態に係る積層型フィルタ１０での方より比較例２に係る積層型フィルタ６０が大きい傾向にある。これは、ローパスフィルタＬＰＦ１，ＬＰＦ２間で平板電極１１ｘが共通することで、ローパスフィルタＬＰＦ１，ＬＰＦ２間での信号の干渉が増大していることによるものと考えられる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る積層型フィルタの回路構成を表す図である。
【図２】本発明の一実施形態に係る積層型フィルタの外観を表す図である。
【図３】本発明の一実施形態に係る積層型フィルタを構成する多層基板を分離した状態を表す分解斜視図である。
【図４】本発明の比較例１たる積層型フィルタを構成する多層基板を分離した状態を表す分解斜視図である。
【図５】本発明の比較例２たる積層型フィルタを構成する基板を表す斜視図である。
【図６】本発明の一実施形態に係る積層型フィルタの透過率および反射率の周波数特性のシミュレーション結果を表したグラフである。
【図７】本発明の一実施形態に係る積層型フィルタの透過率および反射率の周波数特性のシミュレーション結果を表したグラフである。
【図８】本発明の一実施形態に係る積層型フィルタの分離度の周波数特性のシミュレーション結果を表したグラフである。
【図９】本発明の一実施形態に係る積層型フィルタの分離度の周波数特性のシミュレーション結果を表したグラフである。
【図１０】本発明の比較例２に係る積層型フィルタの分離度の周波数特性のシミュレーション結果を表したグラフである。
【図１１】本発明の比較例２に係る積層型フィルタの分離度の周波数特性のシミュレーション結果を表したグラフである。
【符号の説明】
【００３４】
１０…積層型フィルタ
ＬＰＦ…ローパスフィルタ
ＨＰＦ…ハイパスフィルタ
Ｔ１…アンテナ端子
Ｔ２…低周波側端子
Ｔ３…高周波側端子
接地端子…Ｇ
インダクタ…Ｌ１〜Ｌ３
キャパシタ…Ｃ１〜Ｃ７
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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