(57)【要約】      （修正有）【課題】ＦＬＡＳＨ  Ｉ／Ｆ回路において、ＣＰＵ  Ｉ／Ｆの負荷を軽減すること、及びメモリセルのデータ化け、短時間での劣化、破壊を防止する。【解決手段】ＦＬＡＳＨメモリを制御するＦＬＡＳＨ  Ｉ／Ｆ回路を備えた半導体集積回路において、ＦＬＡＳＨメモリの連続書き込み動作時にＦＬＡＳＨメモリの最終アドレスに到達した場合にアドレスのインクリメントを停止する手段１２と、最終アドレスに対するデータの書き込み終了後に、ＦＬＡＳＨモードステータス信号（ＦＭＯＤ）をハードウェアによりリセットする手段１４を備え、これによりＣＰＵ  Ｉ／Ｆを介するコマンドの入力を必要としないようにしている。【選択図】図１
2006107326.tif 000002
【特許請求の範囲】
【請求項１】
ＦＬＡＳＨメモリを制御するＦＬＡＳＨ  Ｉ／Ｆ回路を備えた半導体集積回路において、
ＦＬＡＳＨメモリの連続書き込み動作時にＦＬＡＳＨメモリの最終アドレスに到達した場合にアドレスのインクリメントを停止する手段と、
前記最終アドレスに対するデータの書き込み終了後に、ＦＬＡＳＨモードステータス信号（ＦＭＯＤ）をリセットする手段と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
ＦＬＡＳＨメモリを制御するＦＬＡＳＨ  Ｉ／Ｆ回路を備えた半導体集積回路において、
ブロック又はセクタ消去アドレスを記憶する手段と、
連続して２回同じ消去モードを選択した場合に、前記記憶しているアドレスと２回目のアドレスを比較する手段と、
を備え、
前記比較結果において、アドレスが一致した場合に当該消去動作を停止するようにしたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、１つのパッケージ内に２つのチップを内蔵する技術（以下ＭＣＰ）を用いて制御用チップ（第一チップ）とフラッシュメモリ用チップ（第二チップ）とから構成される、ＭＣＰに於けるＦＬＡＳＨ  ＩｎｔｅｒＦａｃｅ回路に関する。
【背景技術】
【０００２】
【特許文献１】特開平８−６３４４６号公報
【特許文献２】特開平１１−１７５３１１号公報
【０００３】
図５は、２チップ構成のＭＣＰチップの一例を示した図であり、図示のように、ＦＬＡＳＨ  ＩｎｔｅｒＦａｃｅを含む第一チップ上にＦＬＡＳＨメモリチップである第二チップが実装され、内部リード配線にて接続されている。また、第一チップには通常の外部端子接続用リード配線も備えられている。
【０００４】
図６は、４ＭｂＦＬＡＳＨメモリを第二チップとして搭載した従来のＦＬＡＳＨ  ＩｎｔｅｒＦａｃｅ（以下ＦＬＡＳＨ  Ｉ／Ｆ）の一例を示した図である。従来のＦＬＡＳＨ  Ｉ／ＦはＣＰＵ  Ｉ／Ｆ（６１）から供給される信号、クロック信号（ＣＬＫ）等からＦＬＡＳＨメモリの制御に必要な信号（ＦＲＥＳ＝ＦＬＡＳＨリセット信号，ＦＢＹＴＥ＝ＢＹＴＥモードＷＯＲＤモード切替信号、”Ｌ”でＢＹＴＥモード，ＦＣＥ＝チップ選択信号、”Ｌ”イネーブル，ＦＯＥ＝アウトプット信号、”Ｌ”イネーブル，ＦＷＥ＝書き込み信号、”Ｌ”イネーブル，ＦＢＵＳＹ＝ＦＬＡＳＨビジー信号、ＦＬＡＳＨが動作中であることを示す、”Ｌ”アクティブ）等の信号を生成する制御部６２と、アドレスのセット及びインクリメントを行うプリセッタブルアドレスカウンタ６３と、書き込み用データのラッチ回路６４と、書き込みまたは消去時にコマンドコードを出力するコマンドコードデコーダ（コマンドコードＤＥＣ）６５、アドレスコードとデータコードの２種類と、ＦＬＡＳＨアドレスとコマンドコード用アドレスのセレクタ回路６６、書き込み用データとコマンドコード用データのセレクタ回路６７を備えている。
【０００５】
従来回路の動作を説明する。図８〜図１０に示すようＦＬＡＳＨ  Ｉ／Ｆ（６０）の動作は大きく分けて読み出し、書き込み、消去の３がある。まず読み出し動作（図８参照）について説明する。
【０００６】
コマンドライト信号（以下ＷＲ）の立ち上がりでＦＬＡＳＨ  Ｉ／Ｆコマンド（リード）を読み込み、読み出し先頭アドレスをデータライト信号（以下ＤＷ）の立ち上がりで３回に分けて上位アドレス（ＡＴ）、中位アドレス（ＡＭ）、下位アドレス（ＡＢ）として取り込む。アドレス構成はＢＹＴＥアクセスのため４ＭｂＦＬＡＳＨ対応で１９ビット構成と成っている（図７参照）。データリード信号（以下ＲＤ）の立ち下がりで読み出しデータが出力され、ＲＤの立ち上がりでアドレスがインクリメントされる。
【０００７】
次に書き込み動作（図９参照）について説明する。コマンドエントリ及び先頭アドレスの読み込みはデータ読み出し時と同様で、書き込みデータの取り込みをＤＷの立ち上がりで行っている。書き込みデータまで取り込むとＦＬＡＳＨメモリモードを示すステータス信号ＦＭＯＤが立ち上がりＦＬＡＳＨメモリコマンドがエントリーされた事を示す。その後コマンドコード、書き込みアドレス及び書き込みデータがＦＬＡＳＨメモリへ転送されるとＢＵＳＹが立ち下がりＦＬＡＳＨが書き込み動作中となる。また、ＢＵＳＹ信号の立下り時にアドレスのインクリメントも行われる。
【０００８】
最後に消去動作（図１０参照）について述べる。消去はチップ消去、ブロック消去（６４Ｋｂｙｔｅ、４ＭｂＦＬＡＳＨの場合）、セクタ消去（２ｋＢｙｔｅ、４ＭｂＦＬＡＳＨの場合）があり、コマンドコード等に違いがあるだけで動作タイミングは同様である。コマンド設定、アドレス設定は書き込み時と同様で下位アドレス転送後にＦＭＯＤが立ち上がり、ＦＬＡＳＨコマンド転送後にＢＵＳＹが立ち下がって、動作中となり、所定の時間経過後ＢＵＳＹが立ち上がり、ＦＭＯＤが立ち下がって消去動作が終了する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＦＬＡＳＨ  Ｉ／Ｆ回路は全てのコマンド（読み出し、書き込み、消去）をＣＰＵ  Ｉ／Ｆ（６１）から受信すると、そのコマンドに従ってＦＬＡＳＨメモリを無条件で動作させる。先頭アドレスから最終アドレスへ書き込みを行う場合にＦＬＡＳＨメモリが最終アドレスに到達すると、ストップコマンドを転送し書き込み動作を停止させる必要があるため、コマンド転送という負荷がＣＰＵ  Ｉ／Ｆ（６１）にかかる。
【００１０】
また、消去時には連続して同じアドレスのセクターまたはブロックを消去してしまう可能性があり、この多重消去はメモリセルのデータ化けを起こすだけでなくメモリセルの劣化や破壊を招く恐れがあるためＬＳＩの正常動作を妨げることになる。
【００１１】
この発明の課題は、ＦＬＡＳＨ  Ｉ／Ｆ回路において、ＣＰＵ  Ｉ／Ｆの負荷を軽減すること、及びメモリセルのデータ化け、短時間での劣化、破壊を防止することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決する為に、本発明に係る半導体集積回路においては、ＦＬＡＳＨメモリを制御するＦＬＡＳＨ  Ｉ／Ｆ回路を備えた半導体集積回路において、ＦＬＡＳＨメモリの連続書き込み動作時にＦＬＡＳＨメモリの最終アドレスに到達した場合にアドレスのインクリメントを停止する手段と、最終アドレスに対するデータの書き込み終了後に、ＦＬＡＳＨモードステータス信号（ＦＭＯＤ）をハードウェアによりリセットする手段を備え、これによりＣＰＵ  Ｉ／Ｆを介するコマンドの入力を必要としないようにしている。
【００１３】
また、この発明に係る半導体集積回路においては、ＦＬＡＳＨメモリを制御するＦＬＡＳＨ  Ｉ／Ｆ回路を備えた半導体集積回路において、ブロック又はセクタ消去アドレスを記憶する手段と、連続して２回同じ消去モードを選択した場合に、前記記憶しているアドレスと２回目のアドレスを比較する手段とを備え、前記比較結果において、アドレスが一致した場合に当該消去動作を停止するようにすることにより、同一メモリセルの多重消去を防止している。
【発明の効果】
【００１４】
本発明に係る半導体集積回路においては、ＦＬＡＳＨメモリの連続書き込み動作時にＦＬＡＳＨメモリの最終アドレスに到達した場合にアドレスのインクリメントを停止する手段と、最終アドレスに対するデータの書き込み終了後に、ＦＬＡＳＨモードステータス信号（ＦＭＯＤ）をハードウェアによりリセットする手段を備えているので、ＣＰＵ  Ｉ／Ｆを介するコマンド入力の必要が無くなり、負荷を軽減することが可能となる。
【００１５】
また、この発明に係る半導体集積回路においては、ブロック又はセクタ消去アドレスを記憶する手段と、連続して２回同じ消去モードを選択した場合に、前記記憶しているアドレスと２回目のアドレスを比較する手段とを備え、前記比較結果において、アドレスが一致した場合に当該消去動作を停止するようにするようにしたので、同一メモリセルの多重消去を防止することが出来、メモリセルのデータ化け、短時間での劣化、破壊を防止することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態につき、図面を参照して詳細に説明する。尚、各図面は、この発明が理解できる程度に概略的に記載されているにすぎない。
【００１７】
（１）第一の実施形態
図１は、第一の実施形態に係る半導体集積回路の一部の構成を示す図であり、ＦＬＡＳＨメモリの連続書き込み動作時に於ける制御信号を生成する回路の一部を示している。この回路は、アドレスをデコードするＡＮＤ回路１１と、その出力を受けてプリセッタブルアドレスカウンタ１５のカウント動作を停止させる制御信号を生成する回路１２と、ＡＮＤ回路１１の出力をデータ入力とするデータフリップフロップ１３（以下ＤＦＦ）と、ＦＭＯＤをリセットする為のリセット信号を生成する回路１４を備えている。
【００１８】
図２は、図１の回路の動作を説明する為のタイミングチャートである。アドレスが最終アドレスに達したＴ１の地点の次のＢＵＳＹ信号の立ち上がりでＩＮＣ＿ＳＴＯＰ信号が立ち上がる。この結果、回路１２の２入力ＮＯＲゲートの出力が論理”Ｌ”レベルとなり、アドレスカウンタ１５のカウント動作が停止する。
【００１９】
最大アドレスに対するデータの書き込み終了後（ＢＵＳＹ立ち上がり）で、ＤＦＦ（１３）がセットされることにより、ＦＭＯＤ＿ＳＴＯＰ信号が立ち上がり、ＦＭＯＤ信号がリセットされる。これにより、ＦＬＡＳＨメモリの連続書き込み動作が終了する。
【００２０】
以上説明したように、この実施の形態によれば、ＦＬＡＳＨメモリの連続書き込み時に、ＦＬＡＳＨメモリの最終アドレスへ到達した場合には、書込み動作モードから自動的に抜け、ストップコマンド等のコマンド入力を必要としないためＣＰＵ  Ｉ／Ｆへかかる負荷を軽減できる。
【００２１】
（２）第二の実施形態
図３は、第二の実施形態に係る半導体集積回路の一部の構成を示す図であり、ＦＬＡＳＨメモリに於ける同一メモリセルの多重消去を防止する為の制御信号を生成する回路の一部を示している。この回路３０は、ブロック消去アドレス及びセクタ消去アドレスのレジスタ（３１，３２）と、連続して同じ消去モード選択された場合に２回目の消去アドレスとの比較を行うＥＯＲ回路３３と、ＯＲ回路とＮＡＮＤ回路とからなる比較回路３４と、ＦＭＯＤのリセット信号を生成する回路３５を備えている。
【００２２】
図４は、図３の回路の動作を説明するためのタイムチャートであり、ブロック消去、セクタ消去後に、アドレスを専用のレジスタ（３１，３２）へ転送し、次に同じ消去モードが選択された場合（ＢＥＲＸ２  ｏｒ  ＳＥＲＸ２が”Ｈ”レベルになる）に、そのアドレスとレジスタに記憶したアドレスをＥＯＲ回路３３により比較する。
【００２３】
この比較結果が一致した場合には、アドレス取り込み後にＲＥＲＳ信号を直ちに”Ｈ”レベルにし、アドレス取り込み後に立上ったＦＭＯＤ信号をすぐに立ち下げてＦＬＡＳＨ消去モードを停止させる。
【００２４】
以上説明したように、この実施の形態においては、連続しての同一アドレス、同一消去モードをハード的に禁止するので、メモリセルの過消去を防止し、短時間での劣化及び破壊を防止することが出来る。
【図面の簡単な説明】
【００２５】
【図１】第一の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図２】第一の実施形態に係る回路の動作を説明する為のタイムチャートである。
【図３】第二の実施形態に係る半導体集積回路の一部の構成を示す図である。
【図４】第二の実施形態に係る回路の動作を説明する為のタイムチャートである。
【図５】２チップ構成のＭＣＰチップの一例を示した図である。
【図６】４ＭｂＦＬＡＳＨメモリを第二チップとして搭載した従来のＦＬＡＳＨ  ＩｎｔｅｒＦａｃｅの一例を示した図である。
【図７】アドレス構成を説明する為の図である。
【図８】従来のＦＬＡＳＨ  Ｉ／Ｆの読み出し動作を説明するためのフローチャートである。
【図９】従来のＦＬＡＳＨ  Ｉ／Ｆの書き込み動作を説明するためのフローチャートである。
【図１０】従来のＦＬＡＳＨ  Ｉ／Ｆの消去動作を説明するためのフローチャートである。
【符号の説明】
【００２６】
１１      アドレスをデコードするＡＮＤ回路
１２      動作停止制御信号生成回路１２
１３      データフリップフロップ
１４      リセット信号生成回路
１５      プリセッタブルアドレスカウンタ
３１、３２    アドレスレジスタ
３３      ＥＯＲ回路
３４      比較回路
３５      リセット信号生成回路
６０      ＦＬＡＳＨ  Ｉ／Ｆ回路
６１      ＣＰＵ  Ｉ／Ｆ
【図１】
2006107326.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006107326.tif 000009
【図８】
2006107326.tif 000010
【図９】
2006107326.tif 000011
【図１０】
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