(57)【要約】【課題】所定レベルの電圧を必要とする動作が連続的に行われる場合、これを検知し、前記電圧を補償することができる電圧発生回路を提供する。【解決手段】本発明は、電圧発生回路及びこの回路を備えた半導体メモリ装置を開示する。本発明の電圧発生回路は、外部から入力される信号に応答して内部電圧を発生する内部電圧発生部と、前記外部から信号が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、前記検知信号に応答して制御信号を出力する制御信号発生部と、前記制御信号に応答して前記内部電圧を補償する補償部とを備える。【選択図】図７
2006134567.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される信号に応答して内部電圧を発生する内部電圧発生部と、
前記外部から入力される信号が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、
前記検知信号に応答して制御信号を出力する制御信号発生部と、
前記制御信号に応答して前記内部電圧を補償する補償部と
を備えることを特徴とする電圧発生回路。
【請求項２】
前記検知部は、
前記外部から信号が入力されると、所定のパルス幅を有するパルス信号を出力するパルス発生部と、
前記パルス信号と前記外部から入力される信号とを組み合わせて前記検知信号を出力する検知信号出力部と
を備えることを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
前記補償部は、
目標とする前記内部電圧のレベルがポジティブレベルを有する場合には、前記内部電圧を増加させることを特徴とする請求項１に記載の電圧発生回路。
【請求項４】
前記補償部は、
目標とする前記内部電圧のレベルがネガティブレベルを有する場合には、前記内部電圧を減少させることを特徴とする請求項１に記載の電圧発生回路。
【請求項５】
複数のバンクで構成されるメモリセルアレイと、
外部から入力される命令語及び外部から入力されるバンクアドレス信号に応答して前記複数のバンクに共通に印加される内部電圧を出力する電圧出力回路と、
前記命令語が所定の時間内に連続的に入力される場合、前記出力電圧を所定のレベルに作る電圧補償回路と
を備えることを特徴とする半導体メモリ装置。
【請求項６】
前記電圧補償回路は、
前記命令語が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、
前記検知信号に応答して制御信号を出力する制御信号発生部と、
前記制御信号に応答して前記出力電圧を所定のレベルに変化させる補償部と
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記検知部は、
前記命令語が入力されると、所定のパルス幅を有するパルス信号を出力するパルス発生部と、
前記パルス信号と前記命令語とを組み合わせて前記検知信号を出力する検知信号出力部と
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記メモリセルアレイは、
ワードラインとビットライン対との間に連結されるメモリセルと、
プリチャージ信号に応答して前記ワードラインをプリチャージするワードラインプリチャージ部と、
ビットラインセンスイネーブル信号に応答して前記ビットライン対の信号を検知し増幅するビットラインセンスアンプと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
前記出力電圧は、
前記ビットラインセンスアンプがデータを検知及び増幅するのに必要な内部電源電圧であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記出力電圧は、
前記ワードラインを活性化させるのに必要な高電圧であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記出力電圧は、
前記ワードラインをプリチャージするのに必要なプリチャージ電圧であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
前記電圧出力回路は、
外部から入力されるロウ活性化命令と前記バンクアドレス信号とを組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、
前記複数のビットラインセンスイネーブル信号のうちいずれか１つが活性化されると、前記ビットラインセンスアンプを駆動するための内部電源電圧を出力する内部電源電圧発生回路と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
前記電圧補償回路は、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記内部電源電圧を増加させる内部電源電圧補償回路を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記電圧出力回路は、
外部から入力されるロウ活性化命令と前記バンクアドレス信号とを組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、
前記複数のビットラインセンスイネーブル信号のうちいずれか１つが活性化されると、前記ワードラインを活性化するための高電圧を出力する高電圧発生回路と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１５】
前記電圧補償回路は、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記高電圧を増加させる高電圧補償回路を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記電圧出力回路は、
外部から入力されるプリチャージ命令と前記バンクアドレス信号とを組み合わせて前記プリチャージ信号を各々出力する複数のプリチャージ信号発生部と、
前記複数のプリチャージ信号のうちいずれか１つが活性化されると、前記ワードラインをプリチャージするためのプリチャージ電圧を出力するプリチャージ電圧発生回路と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１７】
前記電圧補償回路は、
前記プリチャージ命令が所定の時間内に連続的に入力される場合、前記プリチャージ電圧を減少させるプリチャージ電圧補償回路を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記電圧出力回路は、
外部から入力されるロウ活性化命令及び前記バンクアドレス信号を組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、
前記複数のビットラインセンスイネーブル信号のうちいずれか１つが活性化されると、前記ビットラインセンスアンプを駆動するための内部電源電圧を出力する内部電源電圧発生回路と、
前記複数のビットラインセンスイネーブル信号のうちいずれか１つが活性化されると、前記ワードラインを活性化するための高電圧を出力する高電圧発生回路と、
外部から入力されるプリチャージ命令及び前記バンクアドレス信号を組み合わせて前記プリチャージ信号を各々出力する複数のプリチャージ信号発生部と、
前記複数のプリチャージ信号のうちいずれか１つが活性化されると、前記ワードラインをプリチャージするためのプリチャージ電圧を出力するプリチャージ電圧発生回路と
を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１９】
前記電圧補償回路は、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記内部電源電圧を増加させる内部電源電圧補償回路と、
前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記高電圧を増加させる高電圧補償回路と、
前記プリチャージ命令が所定の時間内に連続的に入力される場合、前記プリチャージ電圧を減少させるプリチャージ電圧補償回路と
を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、所定の大きさの出力電圧を必要とする動作を連続的に行う場合に、前記出力電圧を補償して出力することができる電圧発生回路及びこれを備えた半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置において、多量のデータ入出力過程をより早くするために、メモリセルアレイをマルチバンク（multibank）で構成する。前記データ入出力過程は、ワードラインを活性化したり、プリチャージする過程と、ビットライン対の信号を検知し増幅する過程などにより進行される。
【０００３】
また、マルチバンクで構成される半導体メモリ装置では、バンクの数が増加することに伴って、半導体メモリ装置の大きさが過度に大きくなるのを防止するために、前記複数のバンクは、前記ワードラインを活性化する高電圧発生回路と、プリチャージするプリチャージ回路、及びビットライン検知動作を行うための内部電圧発生回路などを共有する。ところが、従来の半導体メモリ装置においては、半導体メモリ装置が高速で動作することによって、前記高電圧発生回路、プリチャージ回路、及び内部電圧発生回路などが動作に必要な充分の電圧を供給することができない場合が発生する問題点があった。
【０００４】
図１は、一般的なマルチバンク構造を有する半導体メモリ装置を示す図である。図１に示すように、半導体メモリ装置は、メモリセルアレイ１０、ロウデコーダ部２０、コラムデコーダ部３０、及び内部電源電圧出力部４０などで構成されている。また、メモリセルアレイ１０は、複数のバンクＢＡＮＫ０、ＢＡＮＫ１、…、ＢＡＮＫｎで構成され、各バンクは、複数のビットラインセンスアンプＢＬＳＡを備える。
【０００５】
図１で、ＡＩＶＣは、メモリセルのデータを検知し増幅するのに必要な内部電源電圧を示し、ＰＳＥ０〜ＰＳＥｎは、ビットラインセンスアンプＢＬＳＡを動作させるためのビットラインセンスイネーブル信号を示し、ＲＡＳＢは、外部から入力されるロウ活性化命令を示し、ＢＡ０〜ＢＡｍは、外部から入力されるバンクアドレス信号を示す。
【０００６】
以下、図１に示すブロック各々の機能を説明する。
【０００７】
メモリセルアレイ１０は、複数のメモリセル（図示せず）で構成され、外部から入力される命令語及びアドレス信号などに応答してデータを格納したり出力する。メモリセルアレイ１０内のビットラインセンスアンプＢＬＳＡは、ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥｎに応答してメモリセル（図示せず）へ／から転送されたデータを検知し増幅する。ロウデコーダ部２０は、ロウ活性化命令ＲＡＳＢ及びバンクアドレス信号ＢＡ０〜ＢＡｍに応答してビットラインセンスアンプＢＬＳＡを動作させるためのビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥｎを出力する。コラムデコーダ３０は、外部から入力されるコラムアドレス信号に応答してコラム選択信号を活性化させる。内部電圧発生部３０は、前記ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥｎに応答して複数のビットラインセンスアンプＢＬＳＡに内部電源電圧ＡＩＶＣを供給する。
【０００８】
図１には、内部電源電圧出力部４０がコラムデコーダ部３０の内部に設けられる場合を例示したが、 内部電源電圧出力部４０は、ロウデコーダ部２０とコラムデコーダ部３０とが会う接合（conjunction）領域に設けられてもよい。
【０００９】
また、図１には示していないが、前記コラムデコーダ部３０の下方には、ワードラインを活性化させるために必要な高電圧を出力する高電圧発生回路と、前記ワードラインをプリチャージさせるために必要なプリチャージ電圧を出力するプリチャージ電圧発生回路などを備えた周辺回路領域が配置される。上述した通り、前記高電圧発生回路から出力される高電圧及び前記プリチャージ電圧発生回路から出力されるプリチャージ電圧は、複数のバンクＢＡＮＫ０〜ＢＡＮＫｎに共通に印加される。
【００１０】
図２は、半導体メモリ装置のメモリセルアレイの一部分を示す図である。図２で、ＢＬ及びＢＬＢは、ビットライン対を示し、ＷＬは、ワードラインを示し、ＭＣは、メモリセルを示し、ＢＬＳＡは、ビットラインセンスアンプを示し、ＷＤＲは、ワードラインドライバを示し、ＰＲＥＣＨは、プリチャージ回路を示す。また、ＡＩＶＣは、内部電源電圧出力部４０から出力された内部電源電圧を示し、Ｖｐｐは、高電圧発生回路から出力された高電圧を示し、Ｖｂｂは、プリチャージ電圧発生回路から出力されたプリチャージ電圧を示し、ＰＳＥ０は、ビットラインセンスイネーブル信号を示し、ＰＲＣ０は、プリチャージ信号を示す。
【００１１】
以下、図２に示すブロックの機能及びメモリセルアレイの動作を説明する。
【００１２】
ワードラインドライバＷＤＲは、ビットラインセンスイネーブル信号ＰＳＥ０に応答してワードラインＷＬを高電圧Ｖｐｐに活性化させる。ビットラインセンスアンプＢＬＳＡは、前記ビットラインセンスイネーブル信号ＰＳＥ０に応答して内部電源電圧ＡＩＶＣを用いてビットライン対ＢＬ、ＢＬＢのデータを検知及び増幅する。プリチャージ回路ＰＲＥＣＨは、プリチャージ信号ＰＲＣ０に応答して前記ワードラインＷＬをプリチャージ電圧Ｖｂｂにプリチャージする。
【００１３】
すなわち、センスイネーブル信号ＰＳＥ０が活性化されると、ワードラインＷＬは、高電圧Ｖｐｐに活性化され、メモリセルＭＣのデータは、ビットライン対ＢＬ、ＢＬＢを介して出力される。また、センスイネーブル信号ＰＳＥ０が活性化されると、ビットラインセンスアンプＢＬＳＡに内部電源電圧ＡＩＶＣが供給され、ビットラインセンスアンプＢＬＳＡは、前記内部電源電圧ＡＩＶＣを用いて前記データを検知及び増幅するようになる。次に、プリチャージ信号ＰＲＣ０が活性化されると、ワードラインは、プリチャージ電圧Ｖｂｂにプリチャージされる。
【００１４】
図３は、メモリセルアレイが４つのバンクで構成される場合の従来の半導体メモリ装置の内部電源電圧発生回路を示すブロック図である。図３に示すように、 内部電源電圧発生回路は、バンクアドレスデコーダ２２、４つの検知信号発生部２４−１〜２４−４、及び内部電源電圧出力部４０で構成されている。また、内部電源電圧出力部４０は、ＯＲゲート４２、波形発生部４４、及び内部電圧駆動部４６で構成されている。
【００１５】
以下、図３に示すブロック各々の機能を説明する。
【００１６】
バンクアドレスデコーダ２２は、外部から入力されるバンクアドレス信号ＢＡ０、ＢＡ１に応答してバンク選択信号ＢＳ０〜ＢＳ３を出力する。４つの検知信号発生部２４−１〜２４−４の各々は、外部から入力されるロウ活性化命令ＲＡＳＢ及び各々に入力されるバンク選択信号ＢＳ０、ＢＳ１、ＢＳ２、またはＢＳ３に応答してビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥ３を各々出力する。内部電源電圧出力部４０は、前記ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥ３に応答してデータを検知し増幅するのに必要な内部電源電圧ＡＩＶＣを出力する。
【００１７】
ＯＲゲート４２は、前記ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥ３に応答してセンスマスタ信号ＰＳＥ−ｍを出力する。すなわち、前記ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥ３のうちいずれか１つでも活性化されると、前記センスマスタ信号ＰＳＥ−ｍを活性化させる。波形発生部４４は、前記センスマスタ信号ＰＳＥ−ｍに応答して第１制御信号Ｐ１を出力する。すなわち、前記センスマスタ信号ＰＳＥ−ｍを所定の時間遅延させ、所定のパルス幅を有するようにした第１制御信号Ｐ１を出力する。内部電圧駆動部４６は、前記第１制御信号Ｐ１に応答して内部電源電圧ＡＩＶＣを出力する。
【００１８】
図４は、図３に示す従来の半導体メモリ装置の内部電源電圧発生回路の動作を説明するための動作タイミング図である。図４で、ＲＡＳＢは、ロウ活性化命令を示し、ＰＳＥ０及びＰＳＥ１は、各々バンク０ＢＡＮＫ０及びバンク１ＢＡＮＫ１内部のビットラインセンスアンプＢＬＳＡを活性化させるためのビットラインセンスイネーブル信号を示し、Ｐ１は、第１制御信号を示す。
【００１９】
図４を参照して、図３に示す従来の半導体メモリ装置の内部電源電圧発生回路の動作を説明する。
【００２０】
ｔ１時点で、ロウ活性化命令ＲＡＳＢが入力され、この時、バンクアドレス信号としては、バンク０に該当するアドレス信号が入力されると仮定する。また、ｔ２時点で、さらにロウ活性化命令ＲＡＳＢが入力され、この時、バンクアドレス信号としては、バンク１に該当するアドレス信号が入力されると仮定する。すると、ｔ１時点に入力されたロウ活性化命令ＲＡＳＢに応答して所定の時間が経過すれば、ビットラインセンスイネーブル信号ＰＳＥ０が活性化され、ｔ２時点に入力されたロウ活性化命令ＲＡＳＢに応答して所定の時間が経過すれば、ビットラインセンスイネーブル信号ＰＳＥ１が活性化される。
【００２１】
ビットラインセンスイネーブル信号ＰＳＥ０が活性化されると、所定の時間が経過した後、所定のパルス幅を有する第１制御信号Ｐ１が出力され、さらにビットラインセンスイネーブル信号ＰＳＥ１が活性化されると、所定の時間が経過した後、所定のパルス幅を有する第１制御信号Ｐ１が出力される。
【００２２】
前記第１制御信号Ｐ１により内部電圧駆動部４６が動作し、ビットラインセンスアンプＢＬＳＡに内部電源電圧ＡＩＶＣを供給するようになる。
【００２３】
ところが、従来の半導体メモリ装置の内部電源電圧発生回路は、半導体メモリ装置が高速で動作すれば、前記内部電源電圧発生回路４０で内部電源電圧ＡＩＶＣを所望のレベルに上げることができないという問題点があった。
【００２４】
すなわち、内部電源電圧発生回路から内部電源電圧ＡＩＶＣを出力し、これを用いてビットラインセンスアンプＢＬＳＡで検知及び増幅動作を行う場合、前記内部電源電圧ＡＩＶＣのレベルが瞬間的に下降するようになる。すなわち、内部電源電圧ＡＩＶＣにディップ（dip）が発生するようになる。ところが、バンク０ＢＡＮＫ０に対するロウ活性化命令ＲＡＳＢが入力された後、バンク１ＢＡＮＫ１に対するロウ活性化命令ＲＡＳＢが入力されるまでかかる時間が減少すれば、前記ディップにより、バンク１ＢＡＮＫ１に位置するビットラインセンスアンプＢＬＳＡに印加される内部電源電圧ＡＩＶＣは、十分に高いレベルにならない。したがって、データを検知及び増幅するのに多くの時間がかかり、これにより、半導体メモリ装置が高速で動作することができない。
【００２５】
図５は、従来の半導体メモリ装置の高電圧発生回路を示すブロック図である。図５に示すように、 高電圧発生回路５０は、ＯＲゲート５２、波形発生部５４、及び高電圧駆動部５６で構成されている。ＰＳＥ０〜ＰＳＥ３は、ビットラインセンスイネーブル信号を示し、Ｖｐｐは、高電圧を示す。
【００２６】
以下、図５に示すブロック各々の機能を説明する。
【００２７】
ＯＲゲート５２は、ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥ３に応答してマスタ信号ＰＲＤを出力する。すなわち、ビットラインセンスイネーブル信号ＰＳＥ０〜ＰＳＥ３のうちいずれか１つが活性化されると、マスタ信号ＰＲＤを活性化させる。波形発生部５４は、マスタ信号ＰＲＤに応答して第２制御信号Ｐ２を出力する。すなわち、マスタ信号ＰＲＤを所定の時間遅延させ、所定のパルス幅を有するようにした第２制御信号Ｐ２を出力する。高電圧駆動部５６は、前記第２制御信号Ｐ２に応答して高電圧Ｖｐｐを出力する。前記高電圧Ｖｐｐは、ワードラインを活性化するのに必要である。
【００２８】
ところが、この場合にも同様に、前記高電圧を用いて任意の１つのワードライン又は複数のワードラインを活性化させると、前記高電圧Ｖｐｐには、ディップが発生し、したがって、続いて他の１つのワードライン又は複数のワードラインを活性化しようとすれば、２番目以後には、前記高電圧Ｖｐｐのレベルを十分に上げることができないという問題点があった。
【００２９】
図６は、メモリセルアレイが４つのバンクで構成される場合の従来のプリチャージ電圧発生回路を示すブロック図であり、バンクアドレスデコーダ２２、４つのプリチャージ信号発生部２６−１〜２６−４、プリチャージ電圧発生部６０で構成されている。また、プリチャージ電圧発生部６０は、ＯＲゲート６２、波形発生部６４、プリチャージ電圧ポンプ６６で構成されている。
【００３０】
以下、図６に示すブロック各々の機能を説明する。
【００３１】
図６に示すプリチャージ電圧発生回路は、ロウ活性化命令ＲＡＳＢがプリチャージ命令ＰＲＥＣＨに変わったことを除いて、図３に示す内部電源電圧発生回路と同様である。
【００３２】
すなわち、バンクアドレスデコーダ２２は、外部から入力されるバンクアドレス信号ＢＡ０、ＢＡ１に応答してバンク選択信号ＢＳ０〜ＢＳ３を出力する。プリチャージ信号発生部２６−１〜２６−４は、各々該当する前記バンク選択信号ＢＳ０、ＢＳ１、ＢＳ２、またはＢＳ３及び外部から入力されるプリチャージ命令ＰＲＥＣＨに応答してプリチャージ信号ＰＲＣ０〜ＰＲＣ３を各々出力する。プリチャージ電圧発生部６０は、前記プリチャージ信号ＰＲＣ０〜ＰＲＣ３に応答してプリチャージ電圧Ｖｂｂを出力する。
【００３３】
ＯＲゲート６２は、前記プリチャージ信号ＰＲＣ０〜ＰＲＣ３のうちいずれか１つが活性化されると、プリチャージマスタ信号ＰＲＣ−ｍを出力する。波形発生部６４は、前記プリチャージマスタ信号ＰＲＣ−ｍに応答して第３制御信号Ｐ３を出力する。プリチャージ電圧ポンプ６６は、前記第３制御信号Ｐ３に応答してプリチャージ電圧Ｖｂｂを出力する。前記プリチャージ電圧Ｖｂｂは、０より小さいレベルを有し、ワードラインをプリチャージするのに用いられる。
【００３４】
ところが、この場合にも同様に、複数のワードラインを続いてプリチャージする場合には、前記プリチャージ電圧Ｖｂｂのレベルを所望のレベルにすることができないという問題点があった。
【００３５】
すなわち、従来のマルチバンク構造の半導体メモリ装置では、所定レベルの電圧を必要とする動作が連続的に行われる場合、電圧のレベルが所望のレベルに至らず、半導体メモリ装置の動作速度を低下させるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、所定レベルの電圧を必要とする動作が連続的に行われる場合、これを検知し、前記電圧を補償することができる電圧発生回路を提供することにある。
【００３７】
また、本発明の他の目的は、前記目的を達成するための半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００３８】
前記目的を達成するために、本発明の一態様に係る電圧発生回路は、外部から入力される信号に応答して内部電圧を発生する内部電圧発生部と、前記外部から信号が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、前記検知信号に応答して制御信号を出力する制御信号発生部と、前記制御信号に応答して前記内部電圧を補償する補償部とを備えることを特徴とする。
【００３９】
本発明の電圧発生回路において、前記検知部は、前記外部から信号が入力されると、所定のパルス幅を有するパルス信号を出力するパルス発生部と、前記パルス信号と前記外部から入力される信号とを組み合わせて前記検知信号を出力する検知信号出力部とを備える。
【００４０】
本発明の電圧発生回路において、前記補償部は、目標とする前記内部電圧のレベルがポジティブ（positive）レベルを有する場合には、前記内部電圧を増加させる。
【００４１】
本発明の電圧発生回路において、前記補償部は、目標とする前記内部電圧のレベルがネガティブ（negative）レベルを有する場合には、前記内部電圧を減少させる。
【００４２】
また、本発明の他の態様に係る半導体メモリ装置は、複数のバンクで構成されるメモリセルアレイと、外部から入力される命令語及び外部から入力されるバンクアドレス信号に応答して前記複数のバンクに共通に印加される内部電圧を出力する電圧出力回路と、前記命令語が所定の時間内に連続的に入力される場合、前記出力電圧を所定のレベルに作る電圧補償回路とを備えることを特徴とする。
【００４３】
本発明に係る半導体メモリ装置において、前記電圧補償回路は、前記命令語が所定の時間内に連続的に入力されると、検知信号を出力する検知部と、前記検知信号に応答して制御信号を出力する制御信号発生部と、前記制御信号に応答して前記出力電圧を所定のレベルに変化させる補償部とを備える。
【００４４】
本発明に係る半導体メモリ装置において、前記検知部は、前記命令語が入力されると、所定のパルス幅を有するパルス信号を出力するパルス発生部と、前記パルス信号と前記命令語とを組み合わせて前記検知信号を出力する検知信号出力部とを備える。
【００４５】
本発明に係る半導体メモリ装置において、前記メモリセルアレイは、ワードラインとビットライン対との間に連結されるメモリセルと、プリチャージ信号に応答して前記ワードラインをプリチャージするワードラインプリチャージ部と、ビットラインセンスイネーブル信号に応答して前記ビットライン対の信号を検知し増幅するビットラインセンスアンプとを備える。
【００４６】
本発明に係る半導体メモリ装置において、前記出力電圧は、前記ビットラインセンスアンプがデータを検知及び増幅するのに必要な内部電源電圧であるか、又は  前記ワードラインを活性化させるのに必要な高電圧であるか、又は前記ワードラインをプリチャージするのに必要なプリチャージ電圧である。
【００４７】
本発明に係る半導体メモリ装置において、第１実施様態の前記電圧出力回路は、外部から入力されるロウ活性化命令と前記バンクアドレス信号とを組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、前記複数のビットラインセンスイネーブル信号のうちいずれか１つが活性化されると、前記ビットラインセンスアンプを駆動するための内部電源電圧を出力する内部電源電圧発生回路とを備える。
【００４８】
本発明に係る半導体メモリ装置において、第１実施様態の前記電圧補償回路は、前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記内部電源電圧を増加させる内部電源電圧補償回路を備える。
【００４９】
本発明に係る半導体メモリ装置において、第２実施様態の前記電圧出力回路は、外部から入力されるロウ活性化命令と前記バンクアドレス信号とを組み合わせて前記ビットラインセンスイネーブル信号を各々出力する複数の検知信号発生部と、前記複数のビットラインセンスイネーブル信号のうちいずれか１つが活性化されると、前記ワードラインを活性化するための高電圧を出力する高電圧発生回路とを備える。
【００５０】
本発明に係る半導体メモリ装置において、第２実施様態の前記電圧補償回路は、前記ロウ活性化命令が所定の時間内に連続的に入力される場合、前記高電圧を増加させる高電圧補償回路を備える。
【００５１】
本発明に係る半導体メモリ装置において、第３実施様態の前記電圧出力回路は、外部から入力されるプリチャージ命令と前記バンクアドレス信号とを組み合わせて前記プリチャージ信号を各々出力する複数のプリチャージ信号発生部と、前記複数のプリチャージ信号のうちいずれか１つが活性化されると、前記ワードラインをプリチャージするためのプリチャージ電圧を出力するプリチャージ電圧発生回路とを備える。
【００５２】
本発明に係る半導体メモリ装置において、第３実施様態の前記電圧補償回路は、前記プリチャージ命令が所定の時間内に連続的に入力される場合、前記プリチャージ電圧を減少させるプリチャージ電圧補償回路を備える。
【発明の効果】
【００５３】
したがって、本発明に係る半導体メモリ装置の電圧補償回路は、半導体メモリ装置が高速で動作することができるようにする。
【発明を実施するための最良の形態】
【００５４】
以下、添付の図面を参照して、本発明に係る半導体メモリ装置の電圧補償回路を説明する。
【００５５】
図７は、本発明の第１実施形態であり、本発明に係る半導体メモリ装置の電圧補償回路が内部電源電圧発生回路に適用される場合を示すブロック図であり、バンクアドレスデコーダ２２、４つの検知信号発生部２４−１〜２４−４、内部電源電圧出力部４０、及び電圧補償回路７０で構成されている。また、内部電源電圧出力部４０は、ＯＲゲート４２、パルス発生部４４、及び内部電圧駆動部４６で構成されている。また、電圧補償回路７０は、検知部７２、パルス発生部７４、及び内部電圧補償部７６で構成されている。すなわち、図３に示す従来の内部電源電圧発生回路に電圧補償回路７０が追加されている。
【００５６】
以下、図７に示すブロック各々の機能を説明する。
【００５７】
図７に示すブロックのうち図３に示すブロックと同じ符号のブロックの機能は、図３で説明した通りである。
【００５８】
検知部７２は、外部から入力されるロウ活性化命令ＲＡＳＢに応答して検知信号を出力する。すなわち、前記ロウ活性化命令ＲＡＳＢが所定の時間内に連続的に入力されると、検知信号ＳＥＮを出力する。パルス発生部７４は、前記検知信号に応答して第４制御信号Ｐ４を出力する。すなわち、前記検知信号ＳＥＮが入力されると、所定の時間が遅延した後、所定のパルス幅を有する第４制御信号Ｐ４を出力する。内部電圧補償部７６は、前記第４制御信号Ｐ４に応答して内部電源電圧ＡＩＶＣを所定のレベルに上昇させる。
【００５９】
図８は、図７に示す本発明の電圧補償回路７０の検知部７２を示すブロック図である。検知部７２は、パルス発生部７２２及びＮＯＲゲート７２４で構成されている。
【００６０】
以下、図８に示すブロック各々の機能を説明する。
【００６１】
パルス発生部７２２は、ロウ活性化命令ＲＡＳＢに応答してパルス信号ＲＡＤを出力する。すなわち、ロウ活性化命令ＲＡＳＢが入力されると、所定のパルス幅を有するパルス信号ＲＡＤを出力する。ＮＯＲゲート７２４は、前記パルス信号ＲＡＤ及び前記ロウ活性化命令ＲＡＳＢをＮＯＲ演算して、検知信号ＳＥＮを出力する。
【００６２】
図９は、図７及び図８に示す本発明の内部電源電圧発生回路の電圧補償回路７０の動作を説明するための動作タイミング図である。図９で、ＲＡＳＢは、ロウ活性化命令を示し、ＰＳＥ０及びＰＳＥ１は、ビットラインセンスイネーブル信号を示し、Ｐ１は、第１制御信号を示し、ＲＡＤは、パルス信号を示し、ＳＥＮは、検知信号を示し、Ｐ４は、第４制御信号を示す。
【００６３】
図９を参照して、図７及び図８に示す本発明の電圧補償回路７０の動作を説明する。
【００６４】
ｔ１時点で、ロウ活性化命令ＲＡＳＢが入力され、この時、バンクアドレス信号としては、バンク０に該当するアドレス信号が入力されると仮定する。また、ｔ２時点で、さらにロウ活性化命令ＲＡＳＢが入力され、この時、バンクアドレス信号としては、バンク１に該当するアドレス信号が入力されると仮定する。すると、ｔ１時点に入力されたロウ活性化命令ＲＡＳＢに応答して所定の時間が経過すれば、ビットラインセンスイネーブル信号ＰＳＥ０が活性化され、ｔ２時点に入力されたロウ活性化命令ＲＡＳＢに応答して所定の時間が経過すれば、ビットラインセンスイネーブル信号ＰＳＥ１が活性化される。
【００６５】
ビットラインセンスイネーブル信号ＰＳＥ０が活性化されると、所定の時間が経過した後、所定のパルス幅を有する第１制御信号Ｐ１が出力され、さらにビットラインセンスイネーブル信号ＰＳＥ１が活性化されると、所定の時間が経過した後、所定のパルス幅を有する第１制御信号Ｐ１が出力される。
【００６６】
また、ロウ活性化命令ＲＡＳＢが入力されると、検知部７２のパルス発生部７２２は、所定の幅を有するパルス信号ＲＡＤを出力する。前記パルス信号ＲＡＤ及び前記ロウ活性化命令ＲＡＳＢをＮＯＲ演算すれば、すなわち、前記パルス信号ＲＡＤがロウレベルである時、さらにロウ活性化命令ＲＡＳＢが入力されると、検知信号ＳＥＮがハイレベルになる。電圧補償回路７０のパルス発生部７４は、 前記検知信号ＳＥＮに応答して第４制御信号Ｐ４を出力し、内部電圧補償部７６は、前記第４制御信号Ｐ４に応答して内部電源電圧ＡＩＶＣを上昇させる。
【００６７】
すなわち、内部電源電圧ＡＩＶＣにディップが発生する理由は、前記内部電源電圧ＡＩＶＣを用いてビットラインセンスアンプＢＬＳＡが検知及び増幅動作を行うことで、電荷を消耗するようになり、 消耗した電荷を内部電圧駆動部４６が補充するのに時間が必要であるからである。この時、さらにロウ活性化命令ＲＡＳＢが入力されると、内部電源電圧ＡＩＶＣが充分のレベルに上昇せずに、下降する。したがって、さらに減少した内部電源電圧ＡＩＶＣを用いて検知及び増幅動作を行うと、その分、所要時間がさらに増大するので、半導体メモリ装置が高速で動作することができない。
【００６８】
本発明では、ロウ活性化命令ＲＡＳＢが所定の時間内に連続的に入力される場合、内部電圧補償部７６を用いて消耗した電荷を補充することで、前記内部電源電圧ＡＩＶＣのレベルを引き上げ、したがって、半導体メモリ装置が高速で動作することができるようにする。
【００６９】
図１０は、本発明の第２実施形態であり、電圧補償回路が高電圧発生回路に適用される場合を示すブロック図であり、高電圧発生回路５０及び高電圧補償回路８０で構成されている。また、高電圧発生回路５０は、ＯＲゲート５２、波形発生部５４、及び高電圧駆動部５６で構成されている。また、高電圧補償回路８０は、検知部８２、パルス発生部８４、及び高電圧補償部８６で構成されている。
【００７０】
以下、図１０に示すブロック各々の機能を説明する。
【００７１】
また、高電圧発生回路５０及び内部ブロックの機能は、図５で説明した通りである。
【００７２】
高電圧補償回路８０の機能は、図７で説明した電圧補償回路７０の動作と類似している。すなわち、検知部８２は、外部から入力されるロウ活性化命令ＲＡＳＢに応答して検知信号を出力する。前記検知部８２の構成は、図７に示すものと同様である。パルス発生部８４は、前記検知信号に応答して第５制御信号Ｐ５を出力する。高電圧補償部８６は、前記第５制御信号Ｐ５に応答して高電圧Ｖｐｐを上昇させる。
【００７３】
すなわち、従来の場合には、ロウ活性化命令ＲＡＳＢが所定の時間内に連続的に入力されると、ワードラインを活性化させるための高電圧Ｖｐｐは、上述した内部電源電圧と同じ理由で、充分のレベルに上昇するのに長時間を必要とする。したがって、本発明では、前記ロウ活性化命令ＲＡＳＢが所定の時間内に連続的に入力される場合にのみ動作する高電圧補償回路８０を具備することによって、高電圧Ｖｐｐを速い時間内に充分のレベルに上昇させることができるので、半導体メモリ装置が高速で動作することができるようになる。
【００７４】
図１１は、本発明の第３実施形態であり、本発明に係る半導体メモリ装置の電圧補償回路がプリチャージ電圧発生回路に適用される場合を示すブロック図であり、プリチャージ電圧発生回路６０及びプリチャージ電圧補償回路９０で構成されている。また、前記プリチャージ電圧発生回路６０は、ＯＲゲート６２、波形発生部６４、及びプリチャージ電圧ポンプ６６で構成されている。また、前記プリチャージ電圧補償回路９０は、検知部９２、パルス発生部９４、及びプリチャージ電圧補償部９６で構成されている。
【００７５】
以下、図１１に示すブロック各々の機能を説明する。
【００７６】
プリチャージ電圧発生回路６０及び内部のブロックは、図６で説明した通りである。
【００７７】
プリチャージ電圧補償回路９０の機能は、図７で説明した電圧補償回路７０の動作と類似している。すなわち、検知部９２は、外部から入力されるプリチャージ命令ＰＲＥＣＨに応答して検知信号を出力する。前記検知部９２の構成は、図７に示すものと同様である。パルス発生部９４は、前記検知信号に応答して第６制御信号Ｐ６を出力する。プリチャージ電圧補償部９６は、前記第６制御信号Ｐ６に応答してプリチャージ電圧Ｖｂｂを下降させる。
【００７８】
すなわち、従来の場合には、プリチャージ命令ＰＲＥＣＨが所定の時間内に連続的に入力されると、ワードラインをプリチャージさせるためのプリチャージ電圧Ｖｂｂは、上述した内部電源電圧と同じ理由で、充分のレベルに下降するのに長時間を必要とする。したがって、本発明では、前記プリチャージ命令ＰＲＥＣＨが所定の時間内に連続的に入力される場合にのみ動作するプリチャージ電圧補償回路９０を具備することによって、プリチャージ電圧Ｖｐｐを速い時間内に充分のレベルに下降させることができるので、半導体メモリ装置が高速で動作することができるようになる。
【００７９】
図１２は、従来の半導体メモリ装置と本発明に係る半導体メモリ装置の動作を比較するための図であり、本発明の電圧発生回路が内部電源電圧発生回路に適用された場合を示す図である。図１２で、ＲＡＳＢは、ロウ活性化命令を示し、ＡＩＶＣは、内部電源電圧を示し、ｄａｔａは、半導体メモリ装置のビットライン対のデータを示し、ｔＲＲは、ロウ活性化命令ＲＡＳＢが入力されてから、他のバンクに対するロウ活性化命令ＲＡＳＢがさらに入力されるまでの時間を意味する。
【００８０】
すなわち、図１２（ｂ１）及び（ｃ１）は、従来の半導体メモリ装置における内部電源電圧及びビットライン対のデータの変化を示す図であり、図１２（ｂ２）及び（ｃ２）は、本発明に係る半導体メモリ装置における内部電源電圧及びビットライン対のデータの変化を示す図である。
【００８１】
図１２を参照して、従来の半導体メモリ装置と本発明に係る半導体メモリ装置の動作を比較して説明する。
【００８２】
ｔ１時点で、ロウ活性化命令ＲＡＳＢが入力され、この時、バンクアドレス信号としては、バンク０に該当するアドレス信号が入力されると仮定する。また、ｔ２時点で、さらにロウ活性化命令ＲＡＳＢが入力され、この時、バンクアドレス信号としては、バンク１に該当するアドレス信号が入力されると仮定する（図１２（ａ））。
【００８３】
図１２（ｂ１）に示すように、ｔ１時点で入力されたロウ活性化命令ＲＡＳＢにより、ｔ３時点で内部電源電圧ＡＩＶＣを用いてバンク０のデータを検知及び増幅するので、前記内部電源電圧ＡＩＶＣは減少するようになる。ｔ２時点で入力されたロウ活性化命令ＲＡＳＢにより、ｔ４時点でさらに前記内部電源電圧ＡＩＶＣを用いてバンク１のデータを検知及び増幅するようになるが、この場合、図１２（ｂ１）に示すように、内部電源電圧ＡＩＶＣは、充分のレベルに供給されることができない。
【００８４】
しかしながら、図１２（ｂ２）に示すように、本発明に係る半導体メモリ装置では、所定の時間内にさらにロウ活性化命令が入力された場合には、電圧補償回路を用いて内部電源電圧ＡＩＶＣを補償することによって、内部電源電圧ＡＩＶＣが図１２（ｂ１）に示すような従来の半導体メモリ装置の場合より上昇するようになる。
【００８５】
したがって、検知及び増幅されるビットライン対のデータｄａｔａは、従来の半導体メモリ装置では、図１２（ｃ１）に示すように、バンク１Ｂ１のデータは、バンク０Ｂ０のデータに比べて十分に増幅しない。すなわち、ｔ４時点で出力されるバンク１Ｂ１のデータは、ｔ３時点で出力されるバンク０Ｂ０のデータよりｄＶだけ低いレベルに増幅される。したがって、ｔＲＲを短くするのに限界がある。すなわち、半導体メモリ装置を高速で動作させることができない。
【００８６】
しかしながら、本発明に係る半導体メモリ装置では、図１２（ｃ２）に示すように、バンク１Ｂ１のデータをもバンク０Ｂ０のデータとほぼ同じレベルに増幅することができる。したがって、従来の半導体メモリ装置よりｔＲＲを短くすることができ、その結果、半導体メモリ装置を高速で動作させることができる。
【００８７】
高電圧及びプリチャージ電圧もまた、上述した内部電源電圧と同じ効果を得ることができる。
【００８８】
すなわち、本発明に係る半導体メモリ装置の電圧補償回路は、所定レベルの電圧を必要とする動作が連続的に行われる場合、外部から入力される命令語に応答して、すなわち前記命令語が所定の時間内に連続的に入力される場合に、前記電圧補償回路が動作するようにすることによって、必要なレベルの電圧を速い時間内に作ることができ、これにより、半導体メモリ装置が高速で動作することができるようになる。
【００８９】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００９０】
【図１】一般的なマルチバンク半導体メモリ装置を示す図である。
【図２】半導体メモリ装置のメモリセルアレイの一部分を示す図である。
【図３】従来の半導体メモリ装置の内部電源電圧発生回路を示すブロック図である。
【図４】図２に示す従来の内部電源電圧発生回路の動作を説明するための動作タイミング図である。
【図５】従来の半導体メモリ装置の高電圧発生回路を示すブロック図である。
【図６】従来の半導体メモリ装置のプリチャージ電圧発生回路を示すブロック図である。
【図７】本発明の第１実施形態であって、本発明の電圧補償回路が内部電源電圧発生回路に適用された場合を示すブロック図である。
【図８】図６に示す本発明の電圧補償回路の検知部を示すブロック図である。
【図９】図６及び図７に示す本発明の第１実施形態の動作を説明するための動作タイミング図である。
【図１０】本発明の第２実施形態であって、本発明の電圧補償回路が高電圧発生回路に適用された場合を示すブロック図である。
【図１１】本発明の第３実施形態であって、本発明の電圧補償回路がプリチャージ電圧発生回路に適用された場合を示すブロック図である。
【図１２】従来の半導体メモリ装置と本発明に係る半導体メモリ装置の動作を比較説明するための図である。
【符号の説明】
【００９１】
２２…バンクアドレスデコーダ
２４−１…検知信号発生部
２４−２…検知信号発生部
２４−３…検知信号発生部
２４−４…検知信号発生部
４０…内部電源電圧発生部
４２…ＯＲゲート
４４…波形発生部
４６…内部電圧駆動部
７０…電圧補償回路
７２…検知部
７４…パルス発生部
７６…内部電圧補償部
７２２…パルス発生部
７２４…ＮＯＲゲート
【図１】
2006134567.tif 000003
【図２】
2006134567.tif 000004
【図３】
2006134567.tif 000005
【図４】
2006134567.tif 000006
【図５】
2006134567.tif 000007
【図６】
2006134567.tif 000008
【図７】
2006134567.tif 000009
【図８】
2006134567.tif 000010
【図９】
2006134567.tif 000011
【図１０】
2006134567.tif 000012
【図１１】
2006134567.tif 000013
【図１２】
2006134567.tif 000014