(57)【要約】【課題】  画素クロックの逓倍クロックを生成することなく、データバスの信号本数を低減できるようにする。【解決手段】  画像信号のビット幅を上位ビットと下位ビットに２分割し、画素クロックがＨレベルになると画像信号の上位ビットをデータバス３に出力し、画素クロックがＬレベルになると画像信号の下位ビットをデータバス３に出力する一方、画素クロックが立ち下がるタイミングでデータバス３から画像信号の上位ビットを取り込んで、画素クロックが立ち上がるタイミングで画像信号の上位ビットを出力ポート２４に出力し、画素クロックが立ち上がるタイミングでデータバス３から画像信号の下位ビットを取り込んで出力ポート２４に出力する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
画素クロックに同期して画像信号を取り込む画像信号取込手段と、上記画像信号取込手段により取り込まれた画像信号のビット幅を２分割し、その画素クロックがＨレベルになると一方の分割信号をデータバスに出力し、その画素クロックがＬレベルになると他方の分割信号を上記データバスに出力する信号伝送手段と、その画素クロックが立ち下がるタイミングで上記データバスから一方の分割信号を取り込み、その画素クロックが立ち上がるタイミングで当該分割信号を出力ポートに出力する第１の画像信号受取手段と、その画素クロックが立ち上がるタイミングで上記データバスから他方の分割信号を取り込み、その分割信号を上記出力ポートに出力する第２の画像信号受取手段とを備えた画像信号伝送回路。
【請求項２】
信号伝送手段が、画素クロックがＨレベルになると一方の分割信号をデータバスに出力する第１のバッファと、その画素クロックがＬレベルになると他方の分割信号を上記データバスに出力する第２のバッファとを用いて構成され、上記第１のバッファと上記第２のバッファが上記データバスに対してワイヤードオア接続されていることを特徴とする請求項１記載の画像信号伝送回路。
【請求項３】
信号伝送手段が、画素クロックがＨレベルになると一方の分割信号をデータバスに出力し、その画素クロックがＬレベルになると他方の分割信号を上記データバスに出力するセレクタを用いて構成されていることを特徴とする請求項１記載の画像信号伝送回路。
【請求項４】
画素クロックに同期して第１の画像信号を取り込む第１の画像信号取込手段と、その画素クロックがＨレベルになると上記第１の画像信号取込手段により取り込まれた第１の画像信号をデータバスに出力する第１の信号伝送手段と、その画素クロックに同期して第２の画像信号を取り込む第２の画像信号取込手段と、その画素クロックがＬレベルになると上記第２の画像信号取込手段により取り込まれた第２の画像信号を上記データバスに出力する第２の信号伝送手段と、その画素クロックが立ち下がるタイミングで上記データバスから第１の画像信号を取り込み、その画素クロックが立ち上がるタイミングで第１の画像信号を出力ポートに出力する第１の画像信号受取手段と、その画素クロックが立ち上がるタイミングで上記データバスから第２の画像信号を取り込み、その第２の画像信号を上記出力ポートに出力する第２の画像信号受取手段とを備えた画像信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力ポートから画像信号を取り込み、その画像信号をデータバスを介して伝送する画像信号伝送回路に関するものである。
【背景技術】
【０００２】
従来の画像信号伝送回路は、画像信号をデータバスを介して伝送するに際して、データバスの信号本数を低減するため、逓倍回路が画素クロックを逓倍し、パラレル／シリアル変換回路が逓倍回路により生成された逓倍クロックに同期して画像信号をパラレル／シリアル変換し、シリアル信号である画像信号をデータバスに出力するようにしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００４−２６６７４５号公報（段落番号［００３１］から［００４７］、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の画像信号伝送回路は以上のように構成されているので、データバスの信号本数を低減することができるが、逓倍回路が画素クロックを逓倍して逓倍クロックを生成しなければならず、消費電力が増加する課題があった。また、逓倍回路により生成される逓倍クロックがクロックノイズになり、回路上のノイズ量が増加する課題もあった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、画素クロックの逓倍クロックを生成することなく、データバスの信号本数を低減することができる画像信号伝送回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る画像信号伝送回路は、画像信号取り込み手段により画素クロックに同期して取り込まれた画像信号のビット幅を２分割し、その画素クロックがＨレベルになると一方の分割信号をデータバスに出力し、その画素クロックがＬレベルになると他方の分割信号をデータバスに出力する信号伝送手段を設け、第１の画像信号受取手段が、その画素クロックが立ち下がるタイミングでデータバスからデータを取り込むことで画素クロックがＨレベルの時にデータバスに出力した一方の分割信号を取り込んで、その画素クロックが立ち上がるタイミングで当該分割信号を出力ポートに出力し、第２の画像信号受取手段が、その画素クロックが立ち上がるタイミングでデータバスからデータを取り込むことで画素クロックがＬレベルの時にデータバスに出力した他方の分割信号を取り込んで、その分割信号を出力ポートに出力するようにしたものである。
【発明の効果】
【０００７】
この発明によれば、画像取り込み手段により画素クロックに同期して取り込まれた画像信号のビット幅を２分割し、その画素クロックがＨレベルになると一方の分割信号をデータバスに出力し、その画素クロックがＬレベルになると他方の分割信号をデータバスに出力する信号伝送手段を設け、第１の画像信号受取手段が、その画素クロックが立ち下がるタイミングでデータバスから一方の分割信号を取り込んで、その画素クロックが立ち上がるタイミングで当該分割信号を出力ポートに出力し、第２の画像信号受取手段が、その画素クロックが立ち上がるタイミングでデータバスから他方の分割信号を取り込んで、その分割信号を出力ポートに出力するように構成したので、画素クロックの逓倍クロックを生成することなく、データバスの信号本数を低減することができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による画像信号伝送回路を示す構成図であり、図において、送信側回路１は入力ポート１１からビット幅ｍビットの画像信号Ｐを取り込み、その画像信号Ｐをデータバス３に出力する処理を実施する。
受信側回路２はデータバス３から画像信号Ｐを取り込み、その画像信号Ｐを出力ポート２４に出力する処理を実施する。
入力ポート１１は画像信号Ｐを入力するポートであり、入力ポート１２は画素クロックを入力するポートである。
【０００９】
送信側回路１の画像信号ラッチ１３は入力ポート１２から入力された画素クロックが立ち上がるタイミングに同期して、入力ポート１１から入力された画像信号Ｐを取り込む処理を実施する。なお、画像信号ラッチ１３は画像信号取込手段を構成している。
送信側回路１の信号伝送回路１４は画像信号ラッチ１３により取り込まれたｍビットの画像信号Ｐを上位ビットと下位ビットに２分割し、入力ポート１２から入力された画素クロックがＨレベルになると、その画像信号Ｐの上位ビット（一方の分割信号）をデータバス３に出力し、その画素クロックがＬレベルになると、その画像信号Ｐの下位ビット（他方の分割信号）をデータバス３に出力する処理を実施する。
【００１０】
なお、信号伝送回路１４は画素クロックがＨレベルになると画像信号Ｐの上位ビットをデータバス３に出力するバッファ（第１のバッファ）１５と、その画素クロックがＬレベルになると画像信号Ｐの下位ビットをデータバス３に出力するバッファ（第２のバッファ）１６とを用いて構成されており、バッファ１５とバッファ１６がデータバス３に対してワイヤードオア接続されている。信号伝送回路１４は信号伝送手段を構成している。
【００１１】
受信側回路２の前段ラッチ２１は入力ポート１２から入力された画素クロックが立ち下がるタイミングで、データバス３から画像信号Ｐを取り込む処理を実施する。
受信側回路２の後段ラッチ２２は入力ポート１２から入力された画素クロックが立ち上がるタイミングで、前段ラッチ２１により取り込まれた画像信号Ｐの上位ビットを出力ポート２４に出力する処理を実施する。なお、前段ラッチ２１及び後段ラッチ２２から第１の画像信号受取手段が構成されている。
【００１２】
受信側回路２のラッチ２３は入力ポート１２から入力された画素クロックが立ち上がるタイミングで、データバス３から画像信号Ｐを取り込み、その画像信号Ｐの下位ビットを出力ポート２４に出力する処理を実施する。なお、ラッチ２３は第２の画像信号受取手段を構成している。
図２は例えば、８ビットの画像信号Ｐが伝送される場合の信号波形を示す波形図である。
【００１３】
次に動作について説明する。
この実施の形態１では、説明の便宜上、８ビットの画像信号Ｐを伝送する場合について説明する。
送信側回路１の画像信号ラッチ１３は、入力ポート１２から図２（ｂ）に示すような画素クロックを入力すると、図２（ａ）に示すように、その画素クロックが立ち上がるタイミングに同期して、入力ポート１１から入力された８ビットの画像信号Ｐ［７：０］を取り込みながら、その画像信号Ｐ［７：０］を信号伝送回路１４に出力する。
【００１４】
送信側回路１の信号伝送回路１４は、画像信号ラッチ１３から８ビットの画像信号Ｐ［７：０］を受けると、その８ビットの画像信号Ｐ［７：０］を上位ビットＰ[７：４]と下位ビットＰ[３：０]に２分割する。
これにより、その画像信号の上位ビットＰ［７：４］が信号伝送回路１４のバッファ１５に保持され、その画像信号の下位ビットＰ［３：０］が信号伝送回路１４のバッファ１６に保持される。
【００１５】
信号伝送回路１４のバッファ１５は、入力ポート１２から入力された画素クロックがＨレベルになると、保持している画像信号の上位ビットＰ［７：４］をデータバス３に出力する。
一方、信号伝送回路１４のバッファ１６は、入力ポート１２から入力された画素クロックがＬレベルになると、保持している画像信号の下位ビットＰ［３：０］をデータバス３に出力する。
したがって、データバス３には、図２（ｃ）に示すように、画像信号ラッチ１３から取り込まれた画像信号の上位ビットＰ［７：４］と下位ビットＰ［３：０］が交互に出力されることになる。
【００１６】
受信側回路２の前段ラッチ２１は、上記のようにして、送信側回路１が画像信号をデータバス３に出力すると、図２（ｄ）に示すように、入力ポート１２から入力された画素クロックが立ち下がるタイミングで、データバス３からデータを取り込むことで画像信号の上位ビットＰ［７：４］を取り込みながら、その画像信号の上位ビットＰ［７：４］を後段ラッチ２２に出力する。
受信側回路２の後段ラッチ２２は、前段ラッチ２１から画像信号の上位ビットＰ［７：４］を受けると、その画像信号の上位ビットＰ［７：４］を一時的に保持する。
そして、後段ラッチ２２は、図２（ｅ）に示すように、入力ポート１２から入力された画素クロックが立ち上がるタイミングで、保持している画像信号の上位ビットＰ［７：４］を出力ポート２４に出力する。
【００１７】
一方、受信側回路２のラッチ２３は、送信側回路１が画像信号をデータバス３に出力すると、図２（ｆ）に示すように、入力ポート１２から入力された画素クロックが立ち上がるタイミングで、データバス３からデータを取り込むことで画像信号の下位ビットＰ［３：０］を取り込みながら、その画像信号の下位ビットＰ［３：０］を出力ポート２４に出力する。
これにより、受信側回路２から画像信号の上位ビットＰ［７：４］と下位ビットＰ［３：０］が画素クロックが立ち上がるタイミングで同時に出力ポート２４に出力されるので、図２（ｇ）に示すように、８ビットの画像信号Ｐ［７：０］が再生されることになる。
【００１８】
以上で明らかなように、この実施の形態１によれば、画像信号ラッチ１３により取り込まれた８ビットの画像信号Ｐ［７：０］を２分割し、その画素クロックがＨレベルになると画像信号の上位ビットＰ［７：４］をデータバス３に出力し、その画素クロックがＬレベルになると画像信号の下位ビットＰ［３：０］をデータバス３に出力する信号伝送回路１４を設け、受信側回路２が、その画素クロックが立ち下がるタイミングでデータバス３から画像信号の上位ビットＰ［７：４］を取り込んで、その画素クロックが立ち上がるタイミングで画像信号の上位ビットＰ［７：４］を出力ポート２４に出力し、その画素クロックが立ち上がるタイミングでデータバス３から画像信号の下位ビットＰ［３：０］を取り込んで、その画像信号の下位ビットＰ［３：０］を出力ポート２４に出力するように構成したので、画素クロックの逓倍クロックを生成することなく、データバス３の信号本数を低減することができる効果を奏する。
なお、画素クロックの逓倍クロックを生成する必要がないので、逓倍クロックの生成に伴う消費電力の増加を防止することができるとともに、その逓倍クロックがクロックノイズになるのを防止することができる。
【００１９】
実施の形態２．
図３はこの発明の実施の形態２による画像信号伝送回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
信号伝送回路１４のセレクタ１７は入力ポート１２から入力された画素クロックがＨレベルになると、画像信号の上位ビットＰ［７：４］をデータバス３に出力し、その画素クロックがＬレベルになると、その画像信号の下位ビットＰ［３：０］をデータバス３に出力する処理を実施する。
【００２０】
上記実施の形態１では、データバス３に対してワイヤードオア接続されているバッファ１５とバッファ１６を用いて信号伝送回路１４が構成されているものについて示したが、図３に示すように、セレクタ１７を用いて信号伝送回路１４が構成されていてもよく、上記実施の形態１と同様の効果を奏することができる。
【００２１】
実施の形態３．
図４はこの発明の実施の形態３による画像信号伝送回路を示す構成図であり、図において、Ａ系送信側回路３１は入力ポート４１からｍビットの画像信号ＰＡ（第１の画像信号）を取り込み、その画像信号ＰＡをデータバス３５に出力する処理を実施する。
Ｂ系送信側回路３２は入力ポート４２からｍビットの画像信号ＰＢ（第２の画像信号）を取り込み、その画像信号ＰＢをデータバス３５に出力する処理を実施する。
Ａ系受信側回路３３はデータバス３５から画像信号を取り込み、その画像信号を出力ポート５３に出力する処理を実施する。
Ｂ系受信側回路３４はデータバス３５から画像信号を取り込み、その画像信号を出力ポート５５に出力する処理を実施する。
入力ポート４１は画像信号ＰＡを入力するポートであり、入力ポート４２は画像信号ＰＢを入力するポートであり、入力ポート４３は画素クロックを入力するポートである。
【００２２】
Ａ系送信側回路３１の画像信号ラッチ４４は入力ポート４３から入力された画素クロックが立ち上がるタイミングに同期して、入力ポート４１から入力された画像信号ＰＡを取り込む処理を実施する。なお、画像信号ラッチ４４は第１の画像信号取込手段を構成している。
Ａ系送信側回路３１のバッファ４５は入力ポート４３から入力された画素クロックがＨレベルになると、画像信号ラッチ４４により取り込まれた画像信号ＰＡをデータバス３５に出力する処理を実施する。なお、バッファ４５は第１の信号伝送手段を構成している。
【００２３】
Ｂ系送信側回路３２の画像信号ラッチ４６は入力ポート４３から入力された画素クロックが立ち上がるタイミングに同期して、入力ポート４２から入力された画像信号ＰＢを取り込む処理を実施する。なお、画像信号ラッチ４６は第２の画像信号取込手段を構成している。
Ｂ系送信側回路３２のバッファ４７は入力ポート４３から入力された画素クロックがＬレベルになると、画像信号ラッチ４６により取り込まれた画像信号ＰＢをデータバス３５に出力する処理を実施する。なお、バッファ４７は第２の信号伝送手段を構成している。
【００２４】
Ａ系受信側回路３３の前段ラッチ５１は入力ポート４３から入力された画素クロックが立ち下がるタイミングで、データバス３５から画像信号を取り込む処理を実施する。
Ａ系受信側回路３３の後段ラッチ５２は入力ポート４３から入力された画素クロックが立ち上がるタイミングで、前段ラッチ５１により取り込まれた画像信号を出力ポート５３に出力する処理を実施する。なお、前段ラッチ５１及び後段ラッチ５２から第１の画像信号受取手段が構成されている。
【００２５】
Ｂ系受信側回路３４のラッチ５４は入力ポート４３から入力された画素クロックが立ち上がるタイミングで、データバス３５から画像信号を取り込み、その画像信号を出力ポート５５に出力する処理を実施する。なお、ラッチ５４は第２の画像信号受取手段を構成している。
図５は例えば、８ビットの画像信号ＰＡと８ビットの画像信号ＰＢが伝送される場合の信号波形を示す波形図である。
【００２６】
次に動作について説明する。
上記実施の形態１では、８ビットの画像信号Ｐを２分割し、その画像信号の上位ビットＰ［７：４］と下位ビットＰ［３：０］を交互にデータバス３に出力して伝送するものについて示したが、８ビットの画像信号ＰＡと８ビットの画像信号ＰＢを交互にデータバス３５に出力して伝送するようにしてもよい。
具体的には下記の通りである。
【００２７】
Ａ系送信側回路３１の画像信号ラッチ４４は、入力ポート４３から図５（ｃ）に示すような画素クロックを入力すると、図５（ａ）に示すように、その画素クロックが立ち上がるタイミングに同期して、入力ポート４１から入力された８ビットの画像信号ＰＡ［７：０］を取り込みながら、その画像信号ＰＡ［７：０］をバッファ４５に出力する。
Ａ系送信側回路３１のバッファ４５は、入力ポート４３から入力された画素クロックがＨレベルになると、画像信号ラッチ４４により取り込まれた８ビットの画像信号ＰＡ［７：０］をデータバス３５に出力する処理を実施する。
【００２８】
また、Ｂ系送信側回路３２の画像信号ラッチ４６は、入力ポート４３から図５（ｃ）に示すような画素クロックを入力すると、図５（ｂ）に示すように、その画素クロックが立ち上がるタイミングに同期して、入力ポート４２から入力された８ビットの画像信号ＰＢ［７：０］を取り込みながら、その画像信号ＰＢ［７：０］をバッファ４７に出力する。
Ｂ系送信側回路３２のバッファ４７は、入力ポート４３から入力された画素クロックがＬレベルになると、画像信号ラッチ４６により取り込まれた８ビットの画像信号ＰＢ［７：０］をデータバス３５に出力する処理を実施する。
これにより、データバス３５には、図５（ｄ）に示すように、画像信号ＰＡ［７：０］と画像信号ＰＢ［７：０］が交互に出力されることになる。
【００２９】
Ａ系受信側回路３３の前段ラッチ５１は、上記のようにして、Ａ系送信側回路３１及びＢ系送信側回路３２が画像信号をデータバス３５に出力すると、図５（ｅ）に示すように、入力ポート４３から入力された画素クロックが立ち下がるタイミングで、データバス３５からデータを取り込むことで画像信号ＰＡ［７：０］を取り込みながら、その画像信号ＰＡ［７：０］を後段ラッチ５２に出力する。
Ａ系受信側回路３３の後段ラッチ５２は、前段ラッチ５１から画像信号ＰＡ［７：０］を受けると、その画像信号ＰＡ［７：０］を一時的に保持する。
そして、後段ラッチ５５は、図２（ｆ）に示すように、入力ポート４３から入力された画素クロックが立ち上がるタイミングで、保持している画像信号ＰＡ［７：０］を出力ポート５３に出力する。
【００３０】
一方、Ｂ系受信側回路３４のラッチ５４は、Ａ系送信側回路３１及びＢ系送信側回路３２が画像信号をデータバス３５に出力すると、図５（ｇ）に示すように、入力ポート４３から入力された画素クロックが立ち上がるタイミングで、データバス３５からデータを取り込むことで画像信号ＰＢ［７：０］を取り込みながら、その画像信号ＰＢ［７：０］を出力ポート５５に出力する。
これにより、８ビットの画像信号ＰＡ［７：０］と８ビットの画像信号ＰＢ［７：０］が画素クロックが立ち上がるタイミングで同時に再生されることになる。
【００３１】
以上で明らかなように、この実施の形態３によれば、画素クロックがＨレベルになると画像信号ラッチ４４により取り込まれた８ビットの画像信号ＰＡ［７：０］をデータバス３５に出力するバッファ４５と、その画素クロックがＬレベルになると画像信号ラッチ４６により取り込まれた８ビットの画像信号ＰＢ［７：０］をデータバス３５に出力するバッファ４７とを設け、Ａ系受信側回路３３が、その画素クロックが立ち下がるタイミングで、データバス３５から８ビットの画像信号ＰＡ［７：０］を取り込み、その画素クロックが立ち上がるタイミングで、８ビットの画像信号ＰＡ［７：０］を出力ポート５３に出力し、また、Ｂ系受信側回路３４が、その画素クロックが立ち上がるタイミングで、データバス３５から８ビットの画像信号ＰＢ［７：０］を取り込み、その画像信号ＰＢ［７：０］を出力ポート５５に出力するように構成したので、画素クロックの逓倍クロックを生成することなく、データバス３５の信号本数を低減することができる効果を奏する。
なお、画素クロックの逓倍クロックを生成する必要がないので、逓倍クロックの生成に伴う消費電力の増加を防止することができるとともに、その逓倍クロックがクロックノイズになるのを防止することができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の実施の形態１による画像信号伝送回路を示す構成図である。
【図２】８ビットの画像信号Ｐが伝送される場合の信号波形を示す波形図である。
【図３】この発明の実施の形態２による画像信号伝送回路を示す構成図である。
【図４】この発明の実施の形態３による画像信号伝送回路を示す構成図である。
【図５】８ビットの画像信号ＰＡと８ビットの画像信号ＰＢが伝送される場合の信号波形を示す波形図である。
【符号の説明】
【００３３】
１  送信側回路、２  受信側回路、３  データバス、１１  入力ポート、１２  入力ポート、１３  画像信号ラッチ（画像信号取込手段）、１４  信号伝送回路（信号伝送手段）、１５  バッファ（第１のバッファ）、１６  バッファ（第２のバッファ）、１７  セレクタ、２１  前段ラッチ（第１の画像信号受取手段）、２２  後段ラッチ（第１の画像信号受取手段）、２３  ラッチ（第２の画像信号受取手段）、２４  出力ポート、３１  Ａ系送信側回路、３２  Ｂ系送信側回路、３３  Ａ系受信側回路、３４  Ｂ系受信側回、３５  データバス、４１  入力ポート、４２  入力ポート、４３  入力ポート、４４  画像信号ラッチ（第１の画像信号取込手段）、４５  バッファ（第１の信号伝送手段）、４６  画像信号ラッチ（第２の画像信号取込手段）、４７  バッファ（第２の信号伝送手段）、５１  前段ラッチ（第１の画像信号受取手段）、５２  後段ラッチ（第１の画像信号受取手段）、５３  出力ポート、５４  ラッチ（第２の画像信号受取手段）、５５  出力ポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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