(57)【要約】【課題】デッドタイム補償を行なうＰＷＭ電力変換器の出力電圧および電流波形歪を抑制できるようにする。【解決手段】出力電流を検出してこれがゼロクロス付近にあるときは、出力電圧指令２２に対して、三角波キャリア２１の山と谷で極性が異なる所定値を加算し、加算後の新たな出力電圧指令２３に基づいて制御を行なう。すなわち、所定値加算後の出力電圧指令２３と三角波キャリア２１とを比較して各スイッチ素子のゲート信号を生成し、そのオン・オフ制御をすることにより、出力電流２４のリプルの振幅を増加させてゼロ付近にならないようにし、出力電圧および電流の波形歪を抑制する。【選択図】図２
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【特許請求の範囲】
【請求項１】
電力変換器を構成する半導体スイッチに対し、前記電力変換器の出力電流検出値に応じて、デッドタイム補償を考慮した指令値と三角波キャリアとの比較結果に基づくオン・オフ信号を与えて、パルス幅変調（ＰＷＭ）制御を行なう電力変換器のＰＷＭ制御装置において、
前記電力変換器の出力電流検出値の絶対値が所定値よりも小さいときは、前記指令値に出力電流リプルの振幅を増加させるための所定値を加算する加算手段を設け、その加算された値を新たな指令値として、ＰＷＭ制御を行なうことを特徴とする電力変換器のＰＷＭ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、インバータ等の電力変換器を構成する半導体スイッチ素子をパルス幅変調（ＰＷＭ）制御するＰＷＭ制御装置、特に出力電圧および電流の波形改善技術に関する。
【背景技術】
【０００２】
図３に、例えば特許文献１に開示されているＰＷＭインバータの例を示す。
図３において、１はインバータで、直流電源２とＵ相アーム（Ｕ相レグ）３およびＶ相アーム（Ｖ相レグ）４から構成される。Ｕ相レグ３は半導体スイッチ３ａ，３ｂと、これらに逆並列に接続されたダイオード３ｃ，３ｄからなり、Ｖ相レグ４は半導体スイッチ４ａ，４ｂと、これらに逆並列に接続されたダイオード４ｃ，４ｄからなっている。
【０００３】
これらの半導体スイッチ３ａ，３ｂ，４ａ，４ｂはそれぞれ、制御装置１０から出力されるゲート信号ＧＵ，ＧＸ，ＧＶ，ＧＹに基づきオン・オフ動作する。そして、このスイッチング動作により、リアクトル７およびコンデンサ８で構成されるフィルタを介して、負荷５に正弦波状の電圧を供給している。制御装置１０は加算器１１，変調波生成部１２，ゲート信号生成部１３および切替えスイッチ１４等からなる。その動作について、以下に説明する。
【０００４】
加算器１１および切替えスイッチ１４は、上下アームの半導体スイッチ素子（３ａと３ｂまたは４ａと４ｂ）がともにオフする期間、すなわちデッドタイムの影響により生じる出力電圧および電流の波形歪を補償するものである。切替えスイッチ１４では、電流検出器６で検出した出力電流の検出値Ｉｏｕｔがしきい値＋Ｉｔｈよりも大きい場合（Ｉｏｕｔ＞Ｉｔｈ）は、その補償量として＋Ｖｄｔを選択し、検出値Ｉｏｕｔがしきい値−Ｉｔｈよりも小さい場合（Ｉｏｕｔ＜−Ｉｔｈ）は、その補償量として−Ｖｄｔを選択する。
【０００５】
そして、加算器１１により、出力電圧指令Ｖｏｕｔ*に補償量を加算することで、デッドタイム補償を行なっている。また、切替えスイッチ１４は、検出値Ｉｏｕｔがしきい値−Ｉｔｈ以上で、かつ＋Ｉｔｈ以下の場合（−Ｉｔｈ≦Ｉｏｕｔ≦＋Ｉｔｈ）は、その出力として“０”を選択し、デッドタイム補償を行なわないようにしている。変調波生成部１２は、デッドタイム補償後の出力電圧指令Ｖｏｕｔ１*に基づき、Ｕ相およびＶ相の変調波ＰＷＭＵおよびＰＷＭＶを出力し、ゲート信号生成部１３は変調波ＰＷＭＵまたはＰＷＭＶを三角波キャリアと比較することにより、デッドタイムを含んだ各半導体スイッチのゲート信号ＧＵ，ＧＸ，ＧＶ，ＧＹを出力し、各半導体スイッチをオン・オフさせている。
【０００６】
【特許文献１】特開２００２−１５９１８５号公報（第３頁、図３，４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＰＷＭ制御により、一般的に出力電流にリプルが生じる。この電流リプルの山または谷のタイミングは、Ｕ相またはＶ相のデッドタイム期間であるため、山または谷の電流値がゼロ付近にあると、デッドタイム期間中のＵ相またはＶ相の上下のダイオード（３ｃ，３ｄ，４ｃ，４ｄ）はともにオンせず、その出力電位が不定となる。その結果、出力電流のゼロクロス付近において、出力電圧および電流の波形に歪が生じるという問題がある。
したがって、この発明の課題は、出力電流のゼロクロス付近における出力電圧，電流波形歪を抑制することにある。
【課題を解決するための手段】
【０００８】
このような課題を解決するため、この発明では、出力電流リプルの山または谷の電流値がゼロ付近にあると、出力電圧および電流の波形に歪が生じることから、出力電流のゼロクロス付近において電流リプルの振幅を増やし、出力電流リプルの山または谷の電流値がゼロ付近にならないようにすることを特徴とする。
【０００９】
電流リプルの振幅を増やということは、例えば図２に示すように、三角波の山と谷で（または山ごと、谷ごとに）その極性の異なる値を出力電圧指令に加算し、加算後の出力電圧指令に基づき各相の変調波を生成することで可能である。
図２は出力電圧指令２２が０Ｖの時の例を示し、三角波キャリア２１の山と谷でその極性の異なる値を出力電圧指令２２に加算すると、Ｕ相とＶ相の線間にパルス状の電圧（リプル振幅増加処理後波形：新たな出力電圧指令２３）が正負交互に出力され、出力電流２４の振幅が図示のように増加し、その平均電圧が出力電圧指令に一致して０Ｖとなる。
【００１０】
以上のように、三角波の山と谷でその極性の異なる値を出力電圧指令に加算することにより、出力される平均電圧を出力電圧指令に維持しながら、出力電流リプルの振幅を増加させることが可能であり、出力電圧および出力電流の波形歪を抑制することができる。また、出力電流のゼロクロス付近でそのリプルの振幅を増やすことにより、キャリア一周期の間に電流リプルが正負交互に流れ、各相においてデッドタイム期間中の電流リプルの極性は交互に変化する。これにより、各相で１キャリアあたりにデッドタイム期間は二回存在するが、その影響は互いに打ち消しあい、デッドタイムによる波形歪は発生しない。
【発明の効果】
【００１１】
この発明によれば、出力電流のゼロクロス付近において、出力電流リプルの振幅を増加させることにより、各相のデッドタイム期間と出力電流が０Ａとなるタイミングが一致することが防止され、出力電圧および出力電流の波形歪を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
図１はこの発明の実施の形態を示す構成図である。
図１からも明らかなように、図３に示すものに対し切替えスイッチ１５および加算器１６を付加した点が特徴である。その他は図３と同様なので、以下ではその相違点を主に説明する。
上記切替えスイッチ１５および加算器１６は、出力電流がゼロクロス付近にあるときに、出力電流のリプルを増加させるためのもので、切替えスイッチ１５は出力電流検出値Ｉｏｕｔおよび三角波キャリアに基づき、以下のようにその出力を決定する。
【００１３】
検出値Ｉｏｕｔがしきい値＋Ｉｔｈよりも大きい（Ｉｏｕｔ＞＋Ｉｔｈ）か、またはしきい値−Ｉｔｈよりも小さい（Ｉｏｕｔ＜−Ｉｔｈ）場合は、その出力として“０”を選択する。また、検出値Ｉｏｕｔがしきい値−Ｉｔｈ以上、かつ＋Ｉｔｈ以下の場合（−Ｉｔｈ≦Ｉｏｕｔ≦＋Ｉｔｈ）で、しかも三角波キャリアが下り期間のときは、その出力として＋Ｖｏｆｓを選択し、上り期間のときはその出力として−Ｖｏｆｓを選択する。
【００１４】
加算器１６は、デッドタイム補償後の出力電圧指令Ｖｏｕｔ１*と切替えスイッチ１５の出力とを加算し、変調波生成部１２に対して出力電圧指令（新たな出力電圧指令）Ｖｏｕｔ２*を出力する。
以上のように、出力電圧指令Ｖｏｕｔ２*を決定することにより、出力電流のゼロクロス付近において、出力電流リプルの振幅を増加させることができ（図２参照）、出力電圧および電流の波形歪を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態を示す構成図
【図２】図１の動作を説明する各部波形図
【図３】従来方式を示す構成図
【符号の説明】
【００１６】
１…インバータ、２…直流電源、３…Ｕ相アーム（Ｕ相レグ）、３ａ，３ｂ，４ａ，４ｂ…半導体スイッチ、３ｃ，３ｄ，４ｃ，４ｄ…ダイオード、４…Ｖ相アーム（Ｖ相レグ）、５…負荷、６…電流検出器、７…リアクトル、８…コンデンサ、１０…制御装置、１１，１６…加算器、１２…変調波生成部、１３…ゲート信号生成部、１４，１５…切替えスイッチ。
【図１】
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【図２】
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【図３】
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