(57)【要約】【課題】  トレンチ内に形成される不純物層の膜厚バラツキを抑制できる半導体装置およびその製造方法を提供する。【解決手段】  パワーＭＯＳＦＥＴが構成されるトレンチ２の外周を囲むようにダミートレンチ１２を形成し、このダミートレンチ１２にもｎ型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５が形成されるようにする。これにより、ダミートレンチ１２に形成されるｎ型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５で膜厚バラツキが生じても、パワーＭＯＳＦＥＴが構成されるトレンチ２ではそれらの膜厚バラツキを低減もしくは無くすことが可能となる。【選択図】        図２−ａ
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【特許請求の範囲】
【請求項１】
半導体基板（１）に形成した素子形成用トレンチ（２）内にエピタキシャル成長を用いて形成された不純物層（３、４、５）を有する半導体素子が備えられる素子領域と、前記半導体基板（１）のうち前記素子領域の周辺領域となるフィールド領域を備えた半導体装置であって、
前記素子領域は、前記素子形成用トレンチ（２）が複数本ストライプ状に並べられた集合体とされることで多角形状とされており、
前記フィールド領域は、該フィールド領域のうち前記素子領域の外縁に位置する部位において、少なくとも前記素子領域の外縁の一辺に沿うように、前記素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）が形成され、該ダミートレンチ（１２）内にも前記不純物層（３、４、５）が形成されていることを特徴とする半導体装置。
【請求項２】
前記不純物層（３、４、５）は複数の異なる導電型層が積層された構成となっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子は、
前記素子形成用トレンチ（２）内に形成された第１導電型のドリフト領域（３）と、
前記ドリフト領域（３）の上に形成された第２導電型のベース領域（４）と、
前記ベース領域（４）の上に形成された第１導電型のソース領域（５）と、
前記半導体基板（１）の主表面（１ａ）側から前記ソース領域（５）および前記ベース領域（４）を貫通して前記ドリフト領域（３）に達するＭＯＳゲート用トレンチ（６）と、
前記ＭＯＳゲート用トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
前記ゲート酸化膜（７）の表面に形成されたゲート電極（８）と、
前記ソース領域（５）および前記ベース領域（４）に電気的に接続されるソース電極（１０）と、
前記半導体基板（１）に電気的に接続されるドレイン電極（１１）とを備え、
前記ドリフト領域（３）、前記ベース領域（４）および前記ソース領域（５）が前記不純物層として構成され、これらのうち少なくとも前記ドリフト領域（３）、前記ベース領域（４）が前記エピタキシャル成長により形成されてなるＭＯＳトランジスタであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ダミートレンチ（１２）は、前記素子領域の外周すべてを囲んでいることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記ダミートレンチ（１２）は、複数本がストライプ状に並べられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記ストライプ状に並べられた前記素子形成用トレンチ（２）同士の間隔と、前記ストライプ状に並べられた前記ダミートレンチ（１２）同士の間隔とが均一になっていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ダミートレンチ（１２）は、前記素子形成用トレンチ（２）を長手方向において更に延設することで形成されており、
前記ダミートレンチ（１２）と前記素子形成用トレンチ（２）が繋がっていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記ダミートレンチ（１２）は、前記素子形成用トレンチ（２）を長手方向において更に延設することで形成されており、
前記ダミートレンチ（１２）と前記素子形成用トレンチ（２）が所定間隔（ｄ）離されて分離されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項９】
前記素子形成用トレンチ（２）および前記ダミートレンチ（１２）は、共に、これらの長手方向において複数に分離されていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記素子形成用トレンチ（２）および前記ダミートレンチ（１２）は、前記半導体素子が形成されたチップの二等分線を中心として線対称となるように複数に分離されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記素子領域は複数あり、複数の前記素子領域それぞれが前記ダミートレンチ（１２）によって囲まれていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１２】
複数の前記素子領域は同じ大きさになっていることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記素子領域と前記ダミートレンチとの間の距離が均一になっていることを特徴とする請求項１０ないし１２のいずれか１つに記載の半導体装置。
【請求項１４】
分離された前記素子領域同士の間隔と、分離された前記ダミートレンチ同士の間隔と、前記素子領域と前記ダミートレンチのうち隣り合うもの同士の間隔がすべて均一になっていることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記ダミートレンチ（１２）内に形成された前記不純物層（３、４、５）は電気的にフローティング状態とされていることを特徴とする請求項１ないし１４のいずれか１つに記載の半導体装置。
【請求項１６】
前記ダミートレンチ（１２）の少なくとも一部の上に、前記素子形成用トレンチ（２）の上に形成される層間絶縁膜（１３）よりも厚い酸化膜（１４）が形成されていることを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
【請求項１７】
スクライブ領域によりチップ単位に区画された半導体ウェハ（２０）の各チップに、半導体素子が構成されてなる素子領域および該素子領域の周辺領域となるフィールド領域を構成したのち、前記スクライブ領域で前記チップ単位に分割することで形成される半導体装置の製造方法であって、
前記半導体ウェハ（２０）を用意する工程と、
前記半導体ウェハ（２０）のうち前記チップとなる部分の前記素子領域に、素子形成用トレンチ（２）を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、前記チップとなる部分の前記フィールド領域に、前記素子領域の外縁の少なくとも一辺に沿うように、前記素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）を形成する工程と、
前記素子形成用トレンチ（２）および前記ダミートレンチ（１２）内に、エピタキシャル成長を用いて前記不純物層（３、４、５）を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項１８】
前記チップとして大きさが異なる複数のチップが所定のレイアウトで集合配置させたものを１ショットとし、前記半導体ウェハ（２０）内の各ショットを同じレイアウトとすることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
スクライブ領域によりチップ単位に区画された半導体ウェハ（２０）の各チップに、半導体素子が構成されてなる素子領域および該素子領域の周辺領域となるフィールド領域を構成したのち、前記スクライブ領域で前記チップ単位に分割することで形成される半導体装置の製造方法であって、
前記半導体ウェハ（２０）を用意する工程と、
前記半導体ウェハ（２０）のうち前記チップとなる部分の前記素子領域に、素子形成用トレンチ（２）を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、前記チップとなる部分の前記フィールド領域に、前記素子領域の外縁の少なくとも一辺に沿うように、前記素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）を形成し、さらに同時に、前記スクライブ領域にも、前記ダミートレンチ（１２）を形成する工程と、
前記素子形成用トレンチ（２）と前記ダミートレンチ（１２）内にエピタキシャル成長を用いて不純物層（３、４、５）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２０】
スクライブ領域によりチップ単位に区画された半導体ウェハ（２０）の各チップに、半導体素子が構成されてなる素子領域および該素子領域の周辺領域となるフィールド領域を構成したのち、前記スクライブ領域で前記チップ単位に分割することで形成される半導体装置の製造方法であって、
前記半導体ウェハ（２０）を用意する工程と、
前記半導体ウェハ（２０）のうち前記チップとなる部分の前記素子領域に、素子形成用トレンチ（２）を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、前記チップとなる部分の前記フィールド領域に、前記素子領域の外縁の少なくとも一辺に沿うように、前記素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）を形成し、さらに同時に、前記半導体ウェハ（２０）のうち前記チップとならない部分に相当するウェハ外周部（２０ｂ）にも、前記チップの外縁に沿うように、前記ダミートレンチ（１２）を形成する工程と、
前記素子形成用トレンチ（２）と前記ダミートレンチ（１２）内にエピタキシャル成長を用いて不純物層（３、４、５）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型などトレンチ内にエピタキシャル成長させた不純物層が備えられた半導体装置およびその製造方法に関するもので、特にパワーＭＯＳトランジスタ、ＩＧＢＴ、及びサイリスタに用いて好適である。
【背景技術】
【０００２】
従来、例えば特許文献１において、半導体基板にトレンチを形成したのち、このトレンチ内に不純物層をエピタキシャル成長させ、この不純物層をドリフト領域やベース領域もしくはソース領域等として用いることで、半導体基板の表面だけでなくトレンチの深さ方向にもチャネル領域が設定されるようにした半導体装置が提案されている。
【０００３】
このような半導体装置では、トレンチの深さ方向にもチャネル領域を設定することができるため、従来の半導体基板における規格化オン抵抗の理論限界を下回ることが可能となる。具体的には、中〜低耐圧において従来の縦型ＤＭＯＳと比べて低オン抵抗化を測ることが可能であり、例えばトレンチ深さを３０μｍとした場合には、耐圧３００Ｖ以下の領域において、従来の縦型ＤＭＯＳの規格化オン抵抗の理論限界を下回ることが可能となる。
【特許文献１】特許第３３５６１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に示される半導体装置は、例えば図１９（ａ）に示されるように、複数のトレンチＪ１をストライプ状に配列したレイアウトとすることが考えられる。そして、複数のトレンチＪ１それぞれの内部に不純物層をエピタキシャル成長させることで、ドリフト領域やベース領域もしくはソース領域等を形成することになる。
【０００５】
しかしながら、図１９（ａ）に示されるトレンチＪ１のレイアウトが、図１９（ｂ）に示されるようにチップ内におけるトレンチ形成面積の少ない粗パターンに採用される場合と、図１９（ｃ）に示されるようにチップ内におけるトレンチ形成面積が多い密パターンに採用される場合とで、エピタキシャル成長したときの不純物層の膜厚にバラツキが発生することが確認された。
【０００６】
例えば、図１９（ｂ）に示す粗パターンの点Ａの位置と、図１９（ｃ）に示す密パターンの点Ｂの位置でトレンチＪ１内にｎ-型ドリフト領域Ｊ２とｐ型ベース領域Ｊ３およびｎ+型ソース領域Ｊ４を形成した場合の断面図を示すと、それぞれ、図２０（ａ）、（ｂ）に示されるものとなった。
【０００７】
この図を見ると分かるように、粗パターンの場合、密パターンの場合と比べて不純物層の成長レートが早くなる。トレンチ内にはｎ-型ドリフト領域、ｐ型ベース領域、ｎ+型ソース領域の順番でエピ成長されるため、成長レートの速い粗パターンの図２０（ａ）の方が成長レートの遅い密パターンの図２０（ｂ）の場合と比べて、ｎ-型ドリフト領域Ｊ２とｐ型ベース領域Ｊ３の膜厚が厚くなっていることが分かる。
【０００８】
特に、粗パターンの場合には、トレンチの集合体（ストライプ状に配列されたトレンチ群）中においても不純物層の膜厚にバラツキが発生していることが確認された。図２１（ａ）〜（ｃ）は、粗パターンにおけるトレンチ集合体の中央位置と、中央位置から端に至るまでの間と、端という３箇所について、トレンチＪ１内に形成されたｎ-型ドリフト領域Ｊ２とｐ型ベース領域Ｊ３およびｎ+型ソース領域Ｊ４の形状、およびｎ+型ソース領域Ｊ４の厚みを調べた断面ＳＥＭ像の結果を示したものである。また、図２２は、トレンチＪ１の集合体の中央位置から端に至るまでのｎ+型ソース領域Ｊ４の厚みの変化について調べたものである。
【０００９】
これらの図に示されるように、ｎ+型ソース領域Ｊ４の厚みは、トレンチの集合体の中央位置で１．０６μｍ、中央位置から端に至る途中で１．００μｍ、端で０．８４μｍとなっている。つまり、ｎ+型ソース領域Ｊ４は、トレンチＪ１の集合体の中央位置ではある程度厚くなるが、端では薄いものとなる。このことから、パターンの端においてｎ+型ソース領域が薄く、反対にｎ-型ドリフト領域、ｐ型ベース領域が厚いことから成長レートが速いことが分かる。トレンチＪ１の集合体のうち端から何番目までｎ+型ソース領域Ｊ４の厚みが薄くなるかについては、トレンチ幅や各不純物層の厚みなどによって変化するものの、少なくとも最も端に位置するトレンチＪ１に形成されたｎ+型ソース領域Ｊ４は厚みが薄くなることが分かった。
【００１０】
このようにｎ+型ソース領域Ｊ４の厚みが薄くなると、ｎ+型ソース領域Ｊ４の内部抵抗が高くなり、結局、半導体装置のオン抵抗も高くなってしまうという問題がある。
【００１１】
本発明は上記点に鑑みて、トレンチ内に形成される不純物層の膜厚バラツキを抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の第１の特徴によれば、素子領域は、素子形成用トレンチ（２）が複数本ストライプ状に並べられた集合体とされることで多角形状とされており、フィールド領域は、該フィールド領域のうち素子領域の外縁に位置する部位において、少なくとも素子領域の外縁の一辺に沿うように、素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）が形成され、該ダミートレンチ（１２）内にも不純物層（３、４、５）が形成されている。
【００１３】
このように、フィールド領域のうち素子領域の外縁に位置する部位において、少なくとも素子領域の外縁の一辺に沿うように、素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）を形成すれば、ダミートレンチに形成される不純物層（３、４、５）に膜厚バラツキが発生しても、それよりも内側に位置する素子形成用トレンチ（２）に形成される不純物層（３、４、５）の膜厚バラツキを低減もしくは無くすことが可能となる。これにより、不純物層（３、４、５）の仕上がり形状の均一化を図ることが可能となり、半導体素子の特性の均一化を図ることができる。
【００１４】
例えば、本発明の第１の特徴は、半導体素子として、素子形成用トレンチ（２）内に形成された第１導電型のドリフト領域（３）と、ドリフト領域（３）の上に形成された第２導電型のベース領域（４）と、ベース領域（４）の上に形成された第１導電型のソース領域（５）と、半導体基板（１）の主表面（１ａ）側からソース領域（５）およびベース領域（４）を貫通してドリフト領域（３）に達するＭＯＳゲート用トレンチ（６）と、ＭＯＳゲート用トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、ゲート酸化膜（７）の表面に形成されたゲート電極（８）と、ソース領域（５）およびベース領域（４）に電気的に接続されるソース電極（１０）と、半導体基板（１）に電気的に接続されるドレイン電極（１１）とを備えるＭＯＳトランジスタを備えた半導体装置に対して適用可能である。
【００１５】
この場合、ドリフト領域（３）、ベース領域（４）およびソース領域（５）が不純物層として構成され、これらのうち少なくともドリフト領域（３）、ベース領域（４）がエピタキシャル成長により形成されることになる。
【００１６】
本発明の第１の特徴において、ダミートレンチ（１２）が、複数本がストライプ状に並べられた構成とすることができる。
【００１７】
これにより、複数本のダミートレンチ（１２）よりも内側に位置する素子形成用トレンチ（２）に形成される不純物層（３、４、５）の膜厚バラツキをより低減もしくは無くすことが可能となる。また、この場合、ストライプ状に並べられた素子形成用トレンチ（２）同士の間隔と、ストライプ状に並べられたダミートレンチ（１２）同士の間隔とが均一になるようにするのが好ましい。
【００１８】
本発明の第１の特徴において、ダミートレンチ（１２）を、素子形成用トレンチ（２）を長手方向において更に延設することで形成し、ダミートレンチ（１２）と素子形成用トレンチ（２）が繋がれるようにすることができる。逆に、ダミートレンチ（１２）を、素子形成用トレンチ（２）を長手方向において更に延設することで形成し、ダミートレンチ（１２）と素子形成用トレンチ（２）が所定間隔（ｄ）離されて分離されるようにすることもできる。
【００１９】
本発明の第１の特徴において、素子形成用トレンチ（２）およびダミートレンチ（１２）を、共に、これらの長手方向において複数に分離することもできる。
【００２０】
このように、素子形成用トレンチ（２）およびダミートレンチ（１２）の長手方向の長さを短くすることで、素子形成用トレンチ（２）およびダミートレンチ（１２）の側壁が倒れることを防止することが可能となる。
【００２１】
本発明の第１の特徴において、素子形成用トレンチ（２）およびダミートレンチ（１２）は、半導体素子が形成されたチップの二等分線を中心として線対称となるように複数に分離された構成とすることができる。
【００２２】
このように、チップの二等分線を中心として線対称となるレイアウトとすれば、素子形成用トレンチ（２）内に各不純物層（３、４、５）を成膜する際に、成膜ガスの流れが均一になり、成長レートの差を低減できる。
【００２３】
本発明の第１の特徴は、素子領域が複数ある場合にも適用可能である。この場合、複数の素子領域それぞれをダミートレンチ（１２）によって囲むこともできる。また、この場合、複数の素子領域が同じ大きさになるようにするのが好ましい。このように、分離された各領域を同じ大きさにすることで、素子形成用トレンチ（２）内に各不純物層（３、４、５）を成膜する際に、成膜ガスの流れが均一になり、成長レートの差を低減できる。これにより、例えば、分離された各領域に形成される半導体素子を並列的に接続して使用したい場合に、各領域の半導体素子の特性が均一になり、電流の流れの偏りなどを無くすことが可能となる。
【００２４】
なお、このように、素子領域が複数とされた場合に、各素子領域とダミートレンチがとの間の距離が均一になるようにするのが好ましい。また、分離された素子領域同士の間隔と、分離されたダミートレンチ同士の間隔と、素子領域とダミートレンチのうち隣り合うもの同士の間隔もすべて均一になるようにするのが好ましい。
【００２５】
また、本発明の第１の特徴において、ダミートレンチ（１２）内に形成された不純物層（３、４、５）を電気的にフローティング状態とすることができる。
【００２６】
このように、ダミートレンチ（１２）内に形成された不純物層（３、４、５）を電気的にフローティング状態とすれば、ダミートレンチ（１２）内に形成された各不純物層を通じてリーク電流が発生することや外部から瞬時の電圧が加わった際に発生する電気ノイズ等の影響を防止することができる。
【００２７】
また、ダミートレンチ上に厚い酸化膜を形成することにより、配線等を酸化膜上に置いた際に、配線と基板間の耐圧を確保することが可能となる。
【００２８】
本発明の第２の特徴によれば、半導体ウェハ（２０）を用意する工程と、半導体ウェハ（２０）のうちチップとなる部分の素子領域に、素子形成用トレンチ（２）を複数本ストライプ状に並べた集合体として形成することで該素子領域を多角形状で構成すると同時に、チップとなる部分のフィールド領域に、素子領域の外縁の少なくとも一辺に沿うように、素子形成用トレンチ（２）と同一幅かつ該素子形成用トレンチ（２）の長手方向と同じ方向を長手方向とするダミートレンチ（１２）を形成する工程と、素子形成用トレンチ（２）およびダミートレンチ（１２）内に、エピタキシャル成長を用いて不純物層（３、４、５）を形成する工程とを含んでいる。
【００２９】
このように、素子形成用トレンチ（２）とダミートレンチ（１２）とを同時に形成し、これらの内に同時に不純物層（３、４、５）を形成することが可能である。そして、このように、ダミートレンチ（１２）内にも不純物層（３、４、５）を形成することで、ダミートレンチに形成される不純物層（３、４、５）に膜厚バラツキが発生しても、それよりも内側に位置する素子形成用トレンチ（２）に形成される不純物層（３、４、５）の膜厚バラツキを低減もしくは無くすことが可能となる。これにより、不純物層（３、４、５）の仕上がり形状の均一化を図ることが可能となり、半導体素子の特性の均一化を図ることができる。
【００３０】
本発明の第２の特徴において、チップとして大きさが異なる複数のチップを所定のレイアウトで配置させたものを１ショットとし、半導体ウェハ（２０）内の各ショットが同じレイアウトとなるようにすると好ましい。
【００３１】
このようにすれば、チップの大きさが異なる場合でもウェハ内のショットの偏りがなくなり、成膜ガスの流れが均一になり不純物層（３、４、５）の成長レートの差を低減できる。このため、各ショットの各不純物層（３、４、５）の膜厚バラツキを低減もしくは無くすことが可能となる。
【００３２】
本発明の第３の特徴によれば、チップ内に素子形成用トレンチ（２）およびダミートレンチ（１２）を形成すると同時に、スクライブ領域にも、ダミートレンチ（１２）を形成する。
【００３３】
このように、スクライブ領域にもダミートレンチ（１２）を形成するようにすれば、素子領域のうちスクライブ領域に近い位置においても、より素子形成用トレンチ（２）内に形成される各不純物層（３、４、５）の膜厚バラツキを無くすことが可能となる。
【００３４】
本発明の第４の特徴によれば、チップ内に素子形成用トレンチ（２）およびダミートレンチ（１２）を形成すると同時に、半導体ウェハ（２０）のうちチップとならない部分に相当するウェハ外周部（２０ｂ）にも、チップの外縁に沿うように、ダミートレンチ（１２）を形成する。
【００３５】
このように、ウェハ（２０）の外周部（２０ｂ）にもダミートレンチ（１２）を形成するようにすれば、素子領域のうち外周部（２０ｂ）に近い位置においても、より素子形成用トレンチ（２）内に形成される各不純物層（３、４、５）の膜厚バラツキを無くすことが可能となる。
【００３６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３８】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、パワーＭＯＳＦＥＴが備えられた半導体装置に対して本発明の一実施形態が適用されたものである。図１は、その半導体装置に備えられるパワーＭＯＳＦＥＴの主要部の斜視断面図を示す。以下、この図に基づいてパワーＭＯＳＦＥＴの構成について説明する。
【００３９】
本実施形態のパワーＭＯＳＦＥＴには、主表面１ａ及び主表面１ａに対して反対面となる裏面１ｂを有するｎ+型基板１が用いられている。この図の矢印で示すＸ方向がｎ+型基板１の厚み方向（主表面１ａ及び裏面１ｂに対して垂直な方向）に対応しており、図の矢印で示すＹ方向及びＺ方向がｎ+型基板１の主表面１ａ及び裏面１ｂと平行な方向に対応している。なお、図のＸ方向、Ｙ方向、Ｚ方向はそれぞれが互いに垂直を成している。
【００４０】
ｎ+型基板１の主表面１ａから所定深さまでトレンチ２が形成されている。このトレンチ２内に、順に、不純物層として、ｎ型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５が積層されている。
【００４１】
ｎ型ドリフト領域３の深さは１〜１００μｍ程度とされている。ｎ型ドリフト領域３の形成用の不純物としてはリン若しくはヒ素が用いられており、不純物濃度は１×１０14〜１×１０16ｃｍ-3程度となっている。このｎ型ドリフト領域３の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にもほぼ均一となっている。
【００４２】
ｐ型ベース領域４の深さは１〜１００μｍ程度とされているが、若干ｎ型ドリフト領域３よりも浅くされている。ｐ型ベース領域４の形成用の不純物としてはボロンが用いられており、不純物濃度は１×１０14〜１×１０19ｃｍ-3程度となっている。このｐ型ベース領域４の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にもほぼ均一となっている。
【００４３】
ｎ+型ソース領域５の深さは１〜１００μｍ程度とされているが、若干ｐ型ベース領域４よりも浅くされている。ｎ+型ソース領域５の形成用の不純物としてはリン若しくはヒ素が用いられており、不純物濃度は１×１０18〜１×１０20ｃｍ-3程度となっている。このｎ+型ソース領域５の不純物濃度は深さ方向（Ｘ方向）にも幅方向（Ｙ方向）にもほぼ均一となっている。
【００４４】
そして、ｎ+型基板１の主表面１ａから垂直に、つまりＸ方向に略平行にＭＯＳゲート用トレンチ６が掘られている。このＭＯＳゲート用トレンチ６は、ｎ+型基板１の主表面１ａと平行をなすＹ方向及びＭＯＳゲート用トレンチ６の深さ方向と平行をなすＸ方向の両方向において、ｎ+型ソース領域５からｐ型ベース領域４を貫通するように形成されている。
【００４５】
このＭＯＳゲート用トレンチ６の表面にはゲート酸化膜７が形成されており、このゲート酸化膜７を介してＭＯＳゲート用トレンチ６の内部がゲート電極８で埋め込まれた構成となっている。
【００４６】
このような構成では、ｎ+型基板１のうちｐ型ベース領域４と対向する部分がｎ+型ドレイン領域を構成し、ｎ+型基板１の主表面１ａと平行なＹ方向において、ｎ+型ソース領域５、ｐ型ベース領域４、ｎ型ドリフト領域３、ｎ+型ドレイン領域が順に配列され、かつ、ｎ+型基板１の主表面１ａと垂直なＸ方向において、ＭＯＳゲート用トレンチ６の深さとほぼ同等な深さまで、この配列を成すようになっている。
【００４７】
なお、ｐ型ベース領域４、ｎ+型ソース領域５、ｎ型ドリフト領域３それぞれの深さは、トレンチ２の深さに相応して設定されており、トレンチ２が深くされるほどそれに伴って深くなるようにしている。
【００４８】
また、図１では図示されていないが、酸化膜等の層間絶縁膜１３（図５参照）がＭＯＳゲート用トレンチ６の表面だけではなくｎ+型基板１の主表面１ａにも形成されており、この層間絶縁膜上においてゲート配線９がパターニングされている。さらに、図１では図示していないが、ｎ+型基板１の表面にパターニングされたゲート配線９と同様に、層間絶縁膜の上にはソース電極１０が形成され、ｎ+型基板１の裏面にはドレイン電極１１が備えられている。このようにして、本実施形態のパワーＭＯＳＦＥＴのセルが構成されており、それが多数セル備えられることでパワーＭＯＳＦＥＴが構成されている。
【００４９】
図２は、図１に示すパワーＭＯＳＦＥＴを備えた半導体装置をｎ+型基板１の主表面１ａ側から見たときの各構成要素のレイアウトを示したものである。具体的には、図２−ａは、パワーＭＯＳＦＥＴを形成した半導体装置のトレンチ２および後述するダミートレンチ１２のみを示したレイアウト図であり、図２−ｂは、図２−ａの一点鎖線で示した領域Ｘの部分拡大図である。なお、図２−ａ、図２−ｂに示すＹ方向及びＺ方向は、図１のＹ方向及びＺ方向に対応している。
【００５０】
図２−ａに示されるように、半導体装置は、１チップ毎にチップ単位に分断されて構成され、そのチップの内部において、トレンチ２はＺ方向を長手方向、Ｙ方向を配列方向として、複数本がストライプ状に配列された状態とされている。
【００５１】
また、チップの外縁部には、トレンチ２の集合体（つまり素子領域）の外周を囲むように、ダミートレンチ１２が形成されている。このダミートレンチ１２は、トレンチ２と同等深さで構成されるものであるが、ダミーとして機能する。これについて、図３を参照して説明する。図３は、図２−ａのＡ−Ａ’断面図である。
【００５２】
図３の破線部に示されるように、トレンチ２が形成された領域では、主表面１ａからＭＯＳゲート用トレンチ６が形成されていると共に、ＭＯＳゲート用トレンチ６を埋め込むようにゲート酸化膜７およびゲート電極８が形成された構造とされている。これに対して、ダミートレンチ１２が形成された領域では、ＭＯＳゲート用トレンチ６やゲート酸化膜７およびゲート電極８が形成されていない構造とされている。つまり、ダミートレンチ１２は、パワーＭＯＳＦＥＴと同様の不純物層を形成するために用いられるものの、実際にパワーＭＯＳＦＥＴとして使用されないようになっている。
【００５３】
このダミートレンチ１２は、トレンチ２の長手方向に沿って延設されており、ダミートレンチ１２の長手方向の面方位とその両端の面方位とが、それぞれ、トレンチ２の長手方向の面方位とその両端の面方位と一致するようになっている。例えば、これらダミートレンチ１２およびトレンチ２における相対する側面が（１００）面となるように、ダミートレンチ１２とトレンチ２の長手方向が設定されている。
【００５４】
このダミートレンチ１２の本数は何本であっても構わないが、本実施形態では、ダミートレンチ１２のうち、トレンチ２の延長線上に位置している部分、つまり、図２−ａ中において、トレンチ２の集合体の左右両側に位置するものはトレンチ２と同じ本数とされ、トレンチ２の集合体の上下両側に位置するものは１本以上の本数とされている。
【００５５】
ダミートレンチ１２の幅や間隔等に関しては、以下のようになっている。図４に、図２−ａの右下部分の拡大図を示し、この図を参照して説明する。
【００５６】
ダミートレンチ１２の幅は、トレンチ２の幅（すなわち各不純物層の厚み）などに応じて適宜設定され、トレンチ２の幅と同一とされている。本実施形態では、例えば、トレンチ２の幅がＷとされていれば、ダミートレンチ１２の幅もＷとされている。
【００５７】
ダミートレンチ１２の間隔もトレンチ２の間隔に合せてあり、本実施形態では、例えばトレンチ２の間隔Ｄと同一となるようにダミートレンチ１２の間隔もＤとされている。なお、ダミートレンチ１２の間隔は、トレンチ２の間隔と同一であるのが好ましいが、必ずしも同一である必要はない。
【００５８】
また、ダミートレンチ１２のうち、トレンチ２の延長線上に位置しているものは、トレンチ２の集合体から所定間隔ｄだけ分離された構成とされている。例えば、間隔ｄは２〜１５μｍとされるが、任意に調整可能であり、間隔ｄを０としてトレンチ２とダミートレンチ１２とが連続的に形成されたものとすることもできる。
【００５９】
さらに、図５に、図２−ａのＢ−Ｂ’断面図を示す。なお、図５中に、トレンチ２、ダミートレンチ１２内の各不純物層などについては示していないが、実際には各不純物層などが備えられたものとなっている。
【００６０】
この図に示されるように、トレンチ２の集合体の上には層間絶縁膜１３が形成されるが、ダミートレンチ１２の上にはその層間絶縁膜１３よりも厚い酸化膜１４が形成される。この酸化膜１４にて絶縁分離されることで、ダミートレンチ１２内に形成された各不純物層が電気的にフローティングな状態とされている。例えば、トレンチ２に形成されたｐ型ベース領域４はソース電極１０に電気的に接続されることで電位固定されるが、ダミートレンチ１２に形成されたｐ型ベース領域４はフローティング状態とされる。
【００６１】
さらに、ダミートレンチ１２の上に厚い酸化膜を形成することにより、配線等を酸化膜上に置いた際に、配線と基板間の耐圧を確保することが可能となる。
【００６２】
以上のような構成により、本実施形態の半導体装置が構成されている。続いて、本実施形態の半導体装置の製造工程を図６、図７および図８に示し、これらの図に基づいて本実施形態の半導体装置の製造方法を説明する。なお、図６〜図８では、図２−ｂのＣ−Ｃ断面の様子を紙面左側に示し、図２−ｂのＤ−Ｄ断面の様子を紙面右側に示す。
【００６３】
〔図６（ａ）に示す工程〕
まず、ｎ+型基板１を用意する。そして、ｎ+型基板１の上にシリコン酸化膜１５を熱酸化又はＣＶＤ法等によって形成する。そして、フォトリソグラフィ工程により、シリコン酸化膜１５のうちトレンチ２およびダミートレンチ１２の形成予定領域をエッチングして開口させる。このとき、図６（ａ）のＣ−Ｃ断面方向における開口部の幅をトレンチ２およびダミートレンチ１２の幅Ｗと一致させるようにしている。
【００６４】
〔図６（ｂ）に示す工程〕
次に、シリコン酸化膜１５をマスクとして、例えば１０〜１００μｍの深さのトレンチエッチングを行う。これにより、ｎ+型基板１のうちドレイン領域となる領域以外が除去され、トレンチ２およびダミートレンチ１２が形成される。このときのトレンチエッチングはドライエッチングでも良く、ウェットエッチングでも良い。
【００６５】
〔図６（ｃ）に示す工程〕
続いて、トレンチ２およびダミートレンチ１２の内壁面にｎ型ドリフト領域３を成膜する。このとき、例えばエピタキシャル成長によってｎ型ドリフト領域３を形成しているため、ｎ型ドリフト領域３は略均等の膜厚及び略均等な濃度分布で形成される。さらに、ｎ型ドリフト領域３を覆うように、ｐ型ベース領域４を成膜する。このｐ型ベース領域４についても例えばエピタキシャル成長によって成膜しているため、ｐ型ベース領域４は略均等な膜厚及び略均等な濃度分布で形成される。
【００６６】
〔図７（ａ）に示す工程〕
次に、ｐ型ベース領域４を覆うと共に、トレンチ２およびダミートレンチ１２をすべて埋め込むようにｎ+型ソース領域５を成膜する。このｎ+型ソース領域５についても例えばエピタキシャル成長によって成膜しているため、ｎ+型ソース領域５は略均等な膜厚及び略均等な濃度分布で形成される。なお、このとき、ｎ+型ソース領域５はｎ型不純物をドーピングしたポリシリコン膜を堆積することによって形成しても良い。
【００６７】
このようにして、略均等な膜厚及び略均等な濃度分布を有するｎ型ドリフト領域３、ｐ型ベース領域４、ｎ+型ソース領域５が形成されるため、これらの位置関係が自己整合的に決定される。
【００６８】
〔図７（ｂ）に示す工程〕
基板表面側から平坦化のための研磨処理を行い、例えばシリコン酸化膜１５をエッチングストッパーとして、ｎ+型ソース領域５、ｐ型ベース領域４及びｎ型ドリフト領域３を平坦化する。
【００６９】
〔図７（ｃ）に示す工程〕
続いて、基板表面全面にＣＶＤ法等によってシリコン酸化膜１６を形成する。その後、フォトリソグラフィ工程により、ＭＯＳゲート用トレンチ６を形成する予定の領域においてシリコン酸化膜１６を開口させる。
【００７０】
〔図８（ａ）に示す工程〕
シリコン酸化膜１６及びシリコン酸化膜１５をマスクとして、例えば１０〜１００μｍの深さのトレンチエッチングを行う。このときのトレンチエッチングはドライエッチングでも良く、ウェットエッチングでも良い。これにより、ｎ+型ソース領域５からｐ型ベース領域４を貫通してドリフト領域３まで達するＭＯＳゲート用トレンチ６が形成される。この後、シリコン酸化膜１６及びシリコン酸化膜１５を除去する。
【００７１】
〔図８（ｂ）に示す工程〕
そして、ゲート酸化によりＭＯＳゲート用トレンチ６の内壁にゲート酸化膜７を形成し、さらに、ゲート酸化膜７内をｎ+型ポリシリコンで埋め込むことによりゲート電極８を形成する。
【００７２】
このｎ+型ポリシリコン埋め込み工程では、ＭＯＳゲート用トレンチ６内すべてを埋め込む必要があるため、ｎ+型ポリシリコンを厚めに成膜する必要がある。このため、続けてエッチバックを施し、ｎ+型ポリシリコンのうち基板表面よりも上部に成膜された部分を薄膜化させる。
【００７３】
そして、薄膜化されたｎ+型ポリシリコンに対してフォトリソグラフィ工程を施して必要部分をフォトレジストで覆った後、ドライまたはウェットエッチングによってｎ+型ポリシリコンをパターニングする。これにより、複数のゲート電極８それぞれに接続される配線層（図示せず）が形成されると共に、ゲート電極８が基板表面と面一もしくは基板表面よりも若干凹む程度となって形成される。
【００７４】
最後に、図示しないが、公知の方法により、基板表面１ａ側にｎ+型ソース領域５に接すると共に、ｐ型ベース領域４に接するソース電極１０と、基板裏面側にｎ+型ドレイン領域となるｎ+型シリコン基板１の裏面１ｂに接するドレイン電極１１を形成すると共に、ゲート電極８と電気的導通を図るためのゲート配線９等をパターニングし、さらに、基板表面１ａ側を保護膜で覆うことによって本実施形態のパワーＭＯＳＦＥＴを備えた半導体装置が完成する。
【００７５】
以上説明した半導体装置によれば、以下の効果を得ることが可能となる。
【００７６】
まず、本実施形態の半導体装置では、パワーＭＯＳＦＥＴが構成されるトレンチ２の外周を囲むようにダミートレンチ１２を形成し、このダミートレンチ１２にもｎ型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５が形成されるようにしている。このため、ダミートレンチ１２に形成されるｎ型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５で膜厚バラツキが生じても、パワーＭＯＳＦＥＴが構成されるトレンチ２ではそれらの膜厚バラツキを低減もしくは無くすことが可能となる。
【００７７】
このように、トレンチ２内に形成されるｎ型ドリフト領域３、ｐ型ベース領域４およびｎ+型ソース領域５の仕上がり形状の均一化を図ることが可能となり、所望の特性のパワーＭＯＳＦＥＴを得ることができると共に、半導体装置のオン抵抗の増加を防止できる。
【００７８】
なお、ここでは、半導体装置を構成するチップ内の広範囲にわたって、つまり密パターンとなるようにトレンチ２およびダミートレンチ１２を形成するようにしているが、チップ内の狭い範囲にしか、つまり粗パターンとなるようにトレンチ２およびダミートレンチ１２が形成されていても良い。すなわち、粗パターンとされる場合、トレンチ２の集合体の外周位置において上記の膜厚バラツキが発生する傾向にあるが、その領域にダミートレンチ１２を形成することで、粗パターンの場合にもパワーＭＯＳＦＥＴとして機能するトレンチ２内の各不純物層の膜厚バラツキを抑制することが可能となる。
【００７９】
また、本実施形態では、ダミートレンチ１２内に形成される各不純物層が電気的にフローティング状態となるようにしている。このため、ダミートレンチ１２内に形成された各不純物層を通じてリーク電流が発生することや外部から瞬時の電圧が加わった際に発生する電気ノイズ等の影響防止することができる。
【００８０】
参考として、従来、特開平１０−２２３７６６号公報において、メモリ容量としてトレンチ容量を用いる装置が開示されている。この公報では、トレンチ形成時のローディング効果（パターンの粗密によってトレンチ深さが異なってくること）を防ぐために、ダミーのトレンチ容量を形成することにより解決している。なお、トレンチをドライエッチングする際、エッチングガスの供給量に依存しており、エッチングガスの供給量を一定にするため、形成するダミーのトレンチ容量は実際のメモリトレンチ容量と同じ幅、同じ長さのトレンチを形成することが一般的である。
【００８１】
それに対して、本実施形態の場合はトレンチ２およびダミートレンチ１２内にエピタキシャル成長により各不純物層を形成するものであり、成長レートは成膜ガスの供給量だけでなく、トレンチの内壁面の表面で反応しており面方位にも依存している。そのため、内壁面（特に側壁）からの成膜速度をそろえてガスの供給を均一にする必要があり、トレンチ２と同様に不純物層がエピタキシャル成長させられるダミートレンチ１２に関しても、トレンチ２と同じ幅で、同じ面方位、同じ方向に延設されている必要がある。
【００８２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、トレンチ２とダミートレンチ１２のレイアウトのみが相違し、その他の点に関してはすべて同様であるため、異なる部分についてのみ説明する。
【００８３】
図９は、本実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【００８４】
図９に示されるように、本実施形態の半導体装置は、トレンチ２の集合体が形成される素子領域が中央に配置されない形態、つまりパワーＭＯＳＦＥＴが構成されるトレンチ２の集合体を例えば四角形の四隅の一つに寄せた形態とされている。
【００８５】
このような形態において、チップ内の他の領域（素子領域以外のフィールド領域）には、トレンチ２の集合体の少なくとも１辺に沿い、かつ、それに隣接するようにダミートレンチ１２を形成している。具体的には、本実施形態では、そのダミートレンチ１２をチップ内の他の領域の広範囲にわたって形成している。
【００８６】
このように、トレンチ２の集合体の少なくとも１辺に沿い、かつ、それに隣接するようにダミートレンチ１２を形成すれば、密パターンとすることができるため、上記第１実施形態と同様の効果を得ることができる。特に、本実施形態のように、チップ内の他の領域の広範囲にダミートレンチ１２を形成し、他の領域をダミートレンチ１２で埋め尽くすような形態とすれば、より効果的に上記第１実施形態と同様の効果を得ることができる。
【００８７】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置も、第１実施形態に対して、トレンチ２とダミートレンチ１２のレイアウトのみが相違し、その他の点に関してはすべて同様であるため、異なる部分についてのみ説明する。
【００８８】
図１０は、本実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【００８９】
図１０に示されるように、本実施形態の半導体装置は、トレンチ２の集合体が形成される素子領域が中央に配置される場合において、トレンチ２およびダミートレンチ１２を長手方向の中間位置で分離させた形態とされている。つまり、トレンチ２およびダミートレンチ１２の長手方向の長さを第１実施形態よりも短くしたものとしている。
【００９０】
トレンチ２およびダミートレンチ１２の長手方向の長さが長過ぎると、トレンチ２およびダミートレンチ１２の側壁が倒れる可能性がある。このため、本実施形態のように、トレンチ２およびダミートレンチ１２の長手方向の長さを短くすることで、トレンチ２およびダミートレンチ１２の側壁が倒れることを防止することが可能となる。したがって、本実施形態の半導体装置により、第１実施形態と同様の効果が得られると共に、トレンチ２およびダミートレンチ１２の側壁が倒れることを防止できるという効果も得ることが可能となる。
【００９１】
なお、ここでは、トレンチ２およびダミートレンチ１２がチップを二等分する線上で分離される形態を一例として示したが、その他の場所であっても構わないし、分離される数も任意である。
【００９２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、トレンチ２とダミートレンチ１２を長手方向の中間位置で分離するという第３実施形態を組み合わせたものである。
【００９３】
図１１は、本実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。この図に示されるように、トレンチ２の集合体が形成される素子領域がチップの中央に配置されない場合にも、上記第３実施形態で示したように、トレンチ２とダミートレンチ１２を長手方向の中間位置で分離することができる。このため、本実施形態の半導体装置により、第３実施形態と同様の効果を得ることができる。
【００９４】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第４実施形態に対して、トレンチ２の集合体が形成される素子領域の形状が四角形ではない場合において、素子領域を大きさが異なる複数の領域に分離するようにしたものである。
【００９５】
図１２は、本実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。この図に示されるように、素子領域が２つの大きさの異なる四角形の領域で構成され、それら２つの領域が互いに分離されたものとなっている。
【００９６】
このように、分離された各領域の大きさが異なっていても、上記第４実施形態と同様の効果を得ることができる。なお、ここでは素子領域を２つの領域に分離する例を示したが、勿論、２つ以上の領域としても良い。
【００９７】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、トレンチ２の集合体が形成される素子領域を複数の領域に分離され、かつ、分離された各領域の外周がダミートレンチ１２で囲まれるようにしたものである。
【００９８】
図１３は、本実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。この図に示されるように、素子領域が大きさの同じ４つの四角形の領域で構成され、それら各領域が互いに分離され、かつ、各領域の間にもダミートレンチ１２が配置された構造となっている。各領域の間には、少なくとも一本のダミートレンチ１２が形成され、分離されたすべての領域の外周がダミートレンチ１２で囲まれた状態となっている。
【００９９】
本実施形態では、分離された４つの領域は、チップを二等分するＹ方向と平行な二等分線を中心として対称的な配置となっている。また、分離された４つの領域は、チップを二等分するＺ方向と平行な二等分線を中心としても、同様に、対称的な配置となっている。つまり、本実施形態の半導体装置におけるトレンチ２およびダミートレンチ１２は、Ｙ方向とＺ方向の２軸を中心として線対称のレイアウトになっている。
【０１００】
このようにしても、上記第１、第２実施形態と同様の効果を得ることができる。さらに、本実施形態の半導体装置の場合、上記二等分線で線対称なレイアウトとしていることから、トレンチ２内に各不純物層を成膜する際に、成膜ガスの流れが均一になり、成長レートの差を低減できる。さらに、分離された各領域を同じ大きさとしていることから、より一層成膜ガスの流れを均一にでき、成長レートの差を低減できる。
【０１０１】
これにより、第１実施形態に示したように、各不純物層の膜厚バラツキを無くすことが可能となり、例えば、分離された各領域に形成されるパワーＭＯＳＦＥＴを並列的に接続して使用したい場合に、各領域のパワーＭＯＳＦＥＴの特性が均一になり、電流の流れの偏りなどを無くすことが可能となる。
【０１０２】
なお、本実施形態では、分離した４つの領域すべてを同じ大きさにすると共に、２軸に対してトレンチ２およびダミートレンチ１２が線対称となるレイアウトとしたが、必ずしもすべてが同じ大きさでなくても良いし、２軸ではなく１軸に対してのみ線対称となるレイアウトであっても良い。例えば、図１４、図１５に示したような他のレイアウトであっても構わない。
【０１０３】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、ウェハの１つのショット中に異なる複数の半導体装置を形成する場合に、上記第１〜第６実施形態を適用するものである。
【０１０４】
ウェハ内に形成される１チップ若しくは大きさの同じ複数チップを１ショット分とし、各チップを同じレイアウト構成とするのが一般的であるが、１ショット中に大きさの異なる複数のチップを配置して複数種類の半導体装置を形成することも可能である。
【０１０５】
図１６−ａは、ウェハ２０中におけるショットマップを示した図であり、図１６−ｂは、図１６−ａ中の１つのショット２０ａの拡大図である。
【０１０６】
図１６−ａに示されるように、ウェハ２０は、複数のショット２０ａに区画され、ショット２０ａ毎に同じパターンが形成される。そして、本実施形態では、図１６−ｂに示されるように、各ショット２０の外縁だけでなく、内側もスクライブライン（図中矢印で示した部分すべて）とされ、複数の半導体装置が構成される。そして、その各半導体装置にトレンチ２を用いて形成されるパワーＭＯＳＦＥＴが形成されていると共に、そのトレンチ２の集合体によって構成される素子領域を囲むようにダミートレンチ１２が形成されたものとなっている。
【０１０７】
各スクライブラインの幅は一定になっており、各半導体装置のうち素子領域が大きなものがショット２０ａの中心に配置された状態になっている。
【０１０８】
なお、図１６−ｂでは、１ショット分のレイアウトしか示されていないが、他のショットに関しても、同様に複数の異なる大きさのチップがレイアウトされ、それらが図１６−ｂに示されたショットと同じのレイアウトとされてる。
【０１０９】
このように、各ショット２０ａに複数種類の半導体装置が形成されるような場合にも、上記第１〜第６実施形態を適用することが可能である。そして、このような場合において、各ショット２０ａのレイアウトを同じにしている。このようにすれば、チップの大きさが異なる場合でもウェハ２０内のショット２０ａの偏りがなくなり、成膜ガスの流れが均一になり各不純物層の成長レートの差を低減できる。
【０１１０】
さらに、各ショット２０ａ内において、大きさの異なる素子領域およびダミートレンチ１２がＹ方向もしくはＺ方向に平行な二等分線を中心として線対称の関係とすることで、ウェハ面内におけるパターンの大きさの偏りを無くすことができるため、トレンチ２およびダミートレンチ１２内に不純物層を形成する際の成膜ガスの流れをより均一にすることが可能となり、その成長レートの差を低減することが可能となる。したがって、各ショット２０ａ内における各半導体装置のトレンチ２およびダミートレンチ１２内に形成される各不純物層の膜厚バラツキを無くすことが可能となる。
【０１１１】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、上記各実施形態に示される半導体装置を製造する際に、各半導体装置がチップに分割されるときに使用されるスクライブ領域にもダミートレンチ１２を形成するものである。以下、上記第１実施形態の半導体装置を製造する場合を例に挙げて説明するが、上記各実施形態すべてに対して適用可能である。
【０１１２】
図１７は、上記第１実施形態の半導体装置がウェハ２０における１つのショット２０ａ中に４つ形成される場合を示した場合におけるトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【０１１３】
この図に示されるように、各チップを分割するときに使用されるスクライブ領域（例えば、幅２０〜１００μｍ）にもダミートレンチ１２が形成されたものとなっている。このように、スクライブ領域にもダミートレンチ１２を形成するようにすれば、素子領域のうちスクライブ領域に近い位置においても、よりトレンチ２内に形成される各不純物層の膜厚バラツキを無くすことが可能となる。
【０１１４】
なお、このようにスクライブ領域にダミートレンチ１２を形成した場合に関しても、上記第１実施形態と同様の手法によって半導体装置を製造したのち、半導体装置をチップ単位にダイシングカットすることで、各半導体装置を構成するチップが形成されるが、スクライブ領域が削られることで、スクライブ領域に形成されたダミートレンチ１２は無くなる。
【０１１５】
また、ここではスクライブ領域に形成したダミートレンチ１２の長手方向が各半導体装置内に備えられるトレンチ２の長手方向と一致する場合、つまり、両者が平行になる場合を例に挙げて説明したが、両者が垂直になるようにすることもできる。例えば、ダミートレンチ１２の各側壁がすべて（１００）面に設定される場合、各側壁が同じ面方位になるため、スクライブ領域中のダミートレンチ１２の長手方向がトレンチ２の長手方向と一致していても、それに対して垂直になっていても、その中に形成される各不純物層の成長レートは一緒になる。このため、スクライブ領域に形成したダミートレンチ１２の長手方向が各半導体装置内に備えられるトレンチ２の長手方向と垂直になるようにしても良い。
【０１１６】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、上記各実施形態に対して、さらにウェハ外周部、つまりチップにならない領域にもダミートレンチ１２を形成するものである。以下、上記第８実施形態に対して、ウェハ外周部にもダミートレンチ１２を形成する場合を例に挙げて説明するが、上記各実施形態すべてに対して適用可能である。
【０１１７】
図１８−ａは、ウェハ２０中におけるショットマップを示した図であり、図１８−ｂは、図１８−ａ中の破線領域の拡大図である。図１８−ａに示されるように、ウェハ２０は、複数のショット２０ａに区画され、ショット２０ａ毎に同じパターンが形成される。そして、本実施形態では、図１８−ｂに示されるように、ウェハ２０の外周部２０ｂのうちショット２０と隣接する領域にも、ダミートレンチ１２を形成している。
【０１１８】
このように、ウェハ２０の外周部２０ｂにもダミートレンチ１２を形成するようにすれば、素子領域のうち外周部２０ｂに近い位置においても、よりトレンチ２内に形成される各不純物層の膜厚バラツキを無くすことが可能となる。
【０１１９】
なお、このように外周部２０ｂにダミートレンチ１２を形成した場合に関しても、上記第１実施形態と同様の手法によって半導体装置を製造したのち、半導体装置をチップ単位にダイシングカットすることで、各半導体装置を構成するチップが形成されるが、ウェハ２０の外周部２０ｂが切断されることで、外周部２０ｂに形成されたダミートレンチ１２は無くなる。
【０１２０】
（他の実施形態）
上記実施形態では、ダミートレンチ１２内に形成される各不純物層が電気的にフローティング状態となるようにしているが、必ずしもフローティング状態にしなければならない訳ではない。すなわち、各不純物層をどこかの部位に対して電気的に接続し、その部位の電位に固定されるようにしても良い。ただし、上述したように、ダミートレンチ１２内に形成された各不純物層を通じてリーク電流が発生することや外部から瞬時の電圧が加わった際に電気ノイズが発生する可能性があることを考慮すると、デバイスとして機能しない各不純物層をフローティング状態にしておく方が好ましい。
【０１２１】
上記実施形態では、半導体素子の一例としてｎチャネル型のパワーＭＯＳＦＥＴを示したが、ｐチャネル型のパワーＭＯＳＦＥＴに対しても勿論本発明を適用することが可能であり、それだけでなく、半導体基板にトレンチ２を形成し、そのトレンチ２内に複数の不純物層を成膜することで実現できる半導体素子、例えばＩＧＢＴやダイオードなど、他の素子についても本発明を適用することができる。
【０１２２】
なお、上記実施形態では、半導体基板としてシリコン基板を用いる例を挙げて説明しがた、シリコン半導体に適しているということであり、他の半導体材料で構成された半導体基板を用いても良い。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１実施形態における半導体装置に備えられるパワーＭＯＳＦＥＴの主要部の斜視断面図である。
【図２−ａ】パワーＭＯＳＦＥＴを形成した半導体装置のトレンチ２およびダミートレンチ１２のみを示したレイアウト図である。
【図２−ｂ】図２−ａの一点鎖線で示した領域Ｘの部分拡大図である。
【図３】図２−ａのＡ−Ａ’断面図である。
【図４】図２−ａの領域Ｘの拡大図である。
【図５】図２−ａのＢ−Ｂ’断面図である。
【図６】第１実施形態の半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】本発明の第２実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１０】本発明の第３実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１１】本発明の第４実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１２】本発明の第５実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１３】本発明の第６実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１４】第６実施形態の他の例の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１５】第６実施形態の他の例の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１６−ａ】ウェハ２０中におけるショットマップを示した図である。
【図１６−ｂ】図１６−ａ中の領域Ｙにおけるショット２０ａの拡大図である。
【図１７】本発明の第６実施形態の半導体装置をｎ+型基板１の主表面１ａ側から見たときのトレンチ２およびダミートレンチ１２のレイアウトを示した図である。
【図１８−ａ】ウェハ２０中におけるショットマップを示した図である。
【図１８−ｂ】図１８−ａ中の破線領域の拡大図である。
【図１９】（ａ）は、複数のトレンチＪ１をストライプ状に配列した場合のレイアウト図、（ｂ）、（ｃ）は、（ａ）のレイアウトが粗パターンと密パターンそれぞれに用いられた場合のレイアウト図である。
【図２０】図１９（ｂ）に示す粗パターンの点Ａの位置と、図１９（ｃ）に示す密パターンの点Ｂの位置での半導体装置の断面図である。
【図２１】（ａ）〜（ｃ）は、粗パターンにおけるトレンチ集合体の中央位置と、中央位置から端に至るまでの間と、端という３箇所での半導体装置の断面図である。
【図２２】トレンチＪ１の集合体の中央位置から端に至るまでのｎ+型ソース領域Ｊ４の厚みの変化について調べた結果を示すグラフである。
【符号の説明】
【０１２４】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…トレンチ、３…ｎ型ドリフト領域、４…ｐ型ベース領域、５…ｎ+型ソース領域、６…ＭＯＳゲート用トレンチ、７…ゲート酸化膜、８…ゲート電極、９…ゲート配線、１０…ソース電極、１１…ドレイン電極、１２…ダミートレンチ、１３…層間絶縁膜、１４…酸化膜、１５、１６…シリコン酸化膜、２０…ウェハ、２０ａ…ショット、２０ｂ…外周部。
【図１】
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【図２−ａ】
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【図２−ｂ】
2006351930.tif 000005
【図３】
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【図４】
2006351930.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６−ａ】
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【図１６−ｂ】
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【図１７】
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【図１８−ａ】
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【図１８−ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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