(57)【要約】【課題】  ソレノイドと電流検出回路とを接続するコネクタの個数を増加させることなく、電流検出精度を向上することを課題とする。【解決手段】  被電流検出素子となるリニアソレノイドＳ１の上流側に配置され、ＰＷＭ制御によりリニアソレノイドＳ１を流れる電流を制御するＦＥＴＴｒ１と、リニアソレノイドＳ１の上流側に配置され、リニアソレノイドＳ１を流れる電流を受けて電圧に変換する電流検出用抵抗Ｒ１と、電流検出用抵抗Ｒ１の両端の電圧を入力して増幅し、リニアソレノイドＳ１を流れる電流に対応したモニター出力を得る差動増幅器（ＡＭＰ）１と、差動増幅器１の入力端子に入力される電圧よりも低い電位を低位電源として差動増幅器１に供給する電源回路３とを備えて構成される。【選択図】      図１
2006284463.tif 000002
【特許請求の範囲】
【請求項１】
被電流検出素子となるソレノイドの上流側に配置され、ＰＷＭ制御により前記ソレノイドを流れる電流を制御するトランジスタと、
前記ソレノイドの上流側に配置され、前記ソレノイドを流れる電流を受けて電圧に変換する電流検出用抵抗と、
前記電流検出用抵抗の両端の電圧を入力して増幅し、前記ソレノイドを流れる電流に対応したモニター出力を得る差動増幅器と、
前記差動増幅器の入力端子に入力される電圧よりも低い電位を生成し、生成した電位を低位電源として前記差動増幅器に供給する電源回路と
を有することを特徴とするソレノイド電流検出回路。
【請求項２】
前記電源回路は、グランド電位よりも低いマイナス電位を低位電源として前記差動増幅器に供給する
ことを特徴とする請求項１記載のソレノイド電流検出回路。
【請求項３】
前記トランジスタ、前記差動増幅器ならびに前記電源回路は、１つの半導体集積回路に形成されている
ことを特徴とする請求項１又は２に記載のソレノイド電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ制御（Pulse Wide Modulation：パルス幅変調制御）により駆動制御されるソレノイドを流れる電流を検出するソレノイド電流検出回路に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された技術においては、図２に示すように、一定周期のパルス信号の駆動信号によりスイッチングされるＦＥＴ（電界効果トランジスタ）Ｔｒ２を介してリニアソレノイドＳ２に電流が供給され、供給される電流は、駆動信号のデューティー比に応じて変化する。すなわち、ＦＥＴＴｒ２がオンの時には、図２のｃに示すように、電源ＶＢからＦＥＴＴｒ２のソース−ドレイン間を介してリニアソレノイドＳ２に電流（Ｉｓｏｌ）が供給される。一方、ＦＥＴＴｒ２がオフの時には、図３のｄに示すように、リニアソレノイドＳ２のインダクタンス成分が蓄えられたエネルギーを吸収する働きにより、グランドから還流用ダイオードＤ２ならびにリニアソレノイドＳ２を流れる電流を検出する電流検出用抵抗Ｒ２を介してリニアソレノイドＳ２に電流が流れる。
【０００３】
このように、駆動信号によりＦＥＴＴｒ２をスイッチング動作させることで、リニアソレノイドＳ２を駆動制御し、図３のタイミングチャートにおいて、電流検出用抵抗Ｒ２の両端の電圧を入力とする差動増幅器（ＡＭＰ）２のモニター出力に示すように、駆動信号のデューティー比に応じてリニアソレノイドＳ２の電流が変化する。
【０００４】
このような構成において、差動増幅器（ＡＭＰ）２に入力される電圧は、ＦＥＴＴｒ２のオン、オフにかかわらずその基準となる電圧はグランド電圧で一定であり、差動増幅器２の入力の差電圧は、以下で表される。
【０００５】
（数１）
ＩＮ１−ＩＮ２＝ＧＮＤ＋（Ｉｓｏｌ×Ｒ２）−ＧＮＤ＝Ｉｓｏｌ×Ｒ２
ここで、ＩＮ１は差動増幅器２の一方の入力電圧、ＩＮ２は差動増幅器２の他方の入力電圧、ＧＮＤはグランド電位、ＩｓｏｌはリニアソレノイドＳ２を流れる電流、Ｒ２は電流検出用抵抗Ｒ２の抵抗値である。
【０００６】
このように表される差電圧には、ほとんど誤差を含まないので、この差電圧を差動増幅器２で増幅しても誤差は拡大されず、精度のよいモニター出力が得られる。
【０００７】
一方、リニアソレノイドＳ２の下流側でリニアソレノイドＳ２を流れる電流を検出する図２の構成に対して、図４に示すように、リニアソレノイドＳ４の上流側でリニアソレノイドＳ４を流れる電流を検出する構成においても、図２の構成と同様にしてリニアソレノイドＳ４を流れる駆動電流が供給制御される。すなわち、駆動信号に基づいてスイッチング制御されるＦＥＴＴｒ４がオンしている時には、図４のｅに示すように、リニアソレノイドＳ４に電流が流れる一方、ＦＥＴＴｒ４がオフしている時には、図４のｆに示すように、還流用ダイオードＤ４を介してリニアソレノイドＳ４に電流が流れる。リニアソレノイドＳ４を流れる電流をモニターする差動増幅器（ＡＭＰ）４では、差動増幅器４に入力される電圧がグランドレベル以下となって差動増幅器４が動作不能に陥るのを回避するために、差動増幅器４の両入力にはバイアス抵抗ＲＢ１、ＲＢ２を介してバイアス電源ＢＩＡＳからバイアス電圧が与えられている。
【０００８】
このような構成において、差動増幅器４に入力される電圧は、ＦＥＴＴｒ４のオンのときには、その基準となる電圧は電源ＶＢの電圧となり、一方の入力電圧ＩＮ１（オン）ならびに他方の入力電圧ＩＮ２（オン）は、以下で表される。
【０００９】
（数２）
ＩＮ１（オン）＝ＶＢ−（Ｉｓｏｌ×Ｒｏｎ）＋ＢＩＡＳ
ＩＮ２（オン）＝ＶＢ−（Ｉｓｏｌ×Ｒｏｎ）−（Ｉｓｏｌ×Ｒ４）＋ＢＩＡＳ
ここで、ＶＢは電源ＶＢの電圧、ＲｏｎはＦＥＴＴｒ４のオン抵抗、Ｒ４は電流検出用抵抗Ｒ４の抵抗値、ＢＩＡＳはバイアス電源ＢＩＡＳの電圧であり、他は先の数１と同様である。
【００１０】
一方、ＦＥＴＴｒ４のオフのときには、その基準となる電圧はグランド電位となり、一方の入力電圧ＩＮ１（オフ）ならびに他方の入力電圧ＩＮ２（オフ）は、以下で表される。
【００１１】
（数３）
ＩＮ１（オフ）＝ＧＮＤ−Ｖｆ＋ＢＩＡＳ
ＩＮ２（オフ）＝ＧＮＤ−Ｖｆ−（Ｉｓｏｌ×Ｒ４）＋ＢＩＡＳ
ここで、Ｖｆは還流用ダイオードＤ４の順方向電圧であり、他は上記と同様である。
【００１２】
したがって、上記（数３）ならびに（数４）から、ＦＥＴＴｒ４のオン、オフにかかわらず差動増幅器４の入力の差電圧は、以下で表される。
【００１３】
（数４）
ＩＮ１−ＩＮ２＝（Ｉｓｏｌ×Ｒ４）
【特許文献１】特開２０００−１１２５４１
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上説明したように、ソレノイドを流れる電流を検出する図２に示すような構成の検出回路においては、リニアソレノイドＳ２の下流側にリニアソレノイドＳ２の電流を検出するための電流検出用抵抗Ｒ２を設けているので、ソレノイド電流検出回路では、電源ＶＢと回路とを接続するコネクタ端子Ｃ２１と、被電流検出素子としてリニアソレノイドＳ２の両端を回路に接続するためのコネクタ端子Ｃ２２，Ｃ２３との計３つのコネクタ端子が必要となっていた。このため、構成の大型化や製造コストの上昇を招いていた。
【００１５】
一方、リニアソレノイドＳ４の上流側で電流を検出する図４に示すタイプでは、リニアソレノイドＳ４の一方端がグランドに接続されているので、ソレノイド電流検出回路では、電源ＶＢと回路とを接続するコネクタ端子Ｃ４１と、被電流検出素子としてリニアソレノイドＳ４の一方端を回路に接続するためのコネクタ端子Ｃ４２との計２つのコネクタ端子が必要となり、図２に示す構成に比べて、コネクタ端子の個数を削減することができる。
【００１６】
しかし、図４に示す構成では、前記（数４）で表されるように、差動増幅器４の差電圧には、理論上は誤差が含まれないが、バイアス抵抗ＲＢ１，ＲＢ２のばらつき等により、差動増幅器４の一方の入力端に与えられるバイアス電圧と他方の入力端に与えられるバイアス電圧との間にバイアス電圧誤差ΔＢＩＡＳが生じるおそれがあった。このように、差動増幅器４の一方の入力端に与えられるバイアス電圧と他方の入力端に与えられるバイアス電圧との間にバイアス電圧誤差ΔＢＩＡＳが生じると、この誤差分が差動増幅器４で増幅されて誤差が拡大され、モニター出力の精度が悪化するといった不具合を招くことになる。
【００１７】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ソレノイドと電流検出回路とを接続するコネクタの個数を増加させることなく、電流検出精度を向上させたソレノイド電流検出回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、請求項１記載の発明は、被電流検出素子となるソレノイドの上流側に配置され、ＰＷＭ制御により前記ソレノイドを流れる電流を制御するトランジスタと、前記ソレノイドの上流側に配置され、前記ソレノイドを流れる電流を受けて電圧に変換する電流検出用抵抗と、前記電流検出用抵抗の両端の電圧を入力して増幅し、前記ソレノイドを流れる電流に対応したモニター出力を得る差動増幅器と、前記差動増幅器の入力端子に入力される電圧よりも低い電位を生成し、生成した電位を低位電源として前記差動増幅器に供給する電源回路とを有することを特徴とする。
【００１９】
上記特徴の請求項１記載の発明によれば、ソレノイドの上流側でソレノイドを流れる電流を検出する抵抗を配置する構成で、差動増幅器に入力される入力電圧が負電圧となった場合でも、差動増幅器の両入力端子にバイアス電圧を印加することなく動作が可能となる。これにより、コネクタ端子の個数を増加させることなく、ソレノイドを流れる電流を精度よく検出することができる。
【００２０】
請求項２記載の発明は、前記請求項１記載の発明において、前記電源回路は、グランド電位よりも低いマイナス電位を低位電源として前記差動増幅器に供給することを特徴とする。
【００２１】
上記特徴の請求項２記載の発明によれば、差動増幅器の両入力端子に負電圧の入力電圧が与えられた場合であっても、両入力端子にバイアス電圧を印加することなく差動増幅器を正常に動作させることができる。
【００２２】
請求項３記載の発明は、前記請求項１又は２に記載の発明において、前記トランジスタ、前記差動増幅器ならびに前記電源回路は、１つの半導体集積回路に形成されていることを特徴とする。
【００２３】
上記特徴の請求項３記載の発明によれば、構成を小型化して、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を用いて本発明を実施するための最良の実施例を説明する。
【実施例１】
【００２５】
図１は本発明の実施例１に係るソレノイド電流検出回路の構成を示す図である。図１に示すソレノイド電流検出回路は、リニアソレノイドＳ１を流れる電流経路の上流側でリニアソレノイドを流れる電流を制御するようにした駆動方式であり、被電流検出素子となるリニアソレノイドＳ１、ＮチャネルのＦＥＴ（電界効果トランジスタ）Ｔｒ１、差動増幅器（ＡＭＰ）１、電源回路３、電流検出用抵抗Ｒ１ならびに還流用ダイオードＤ１を備えて構成されている。
【００２６】
ＦＥＴＴｒ１は、そのゲート端子に図３に示すような一定周期のパルス信号の駆動信号が与えられ、ドレイン端子がコネクタ端子Ｃ１１を介して電源ＶＢに接続され、ソース端子が電流検出用抵抗Ｒ１の一端ならびに還流用ダイオードＤ１のアノード端子に接続されている。コネクタ端子Ｃ１１は、ソレノイド電流検出回路とこの回路に高位電源を供給する電源ＶＢとを接続する端子である。
【００２７】
還流用ダイオードＤ１は、前述した図２ならびに図４に示す還流用ダイオードＤ２，Ｄ４と同等の機能を有し、そのカソード端子はグランドに接続されている。電流検出用抵抗Ｒ１は、リニアソレノイドＳ１を流れる電流（Ｉｓｏｌ）を電圧に変換して電流を検出する抵抗であり、その一端がＦＥＴＴｒ１のソース端子、還流用ダイオードＤ１のアノード端子ならびに差動増幅器１の一方の入力端ＩＮ１に接続され、他端が差動増幅器１の他方の入力端ＩＮ２ならびにコネクタ端子Ｃ１２に接続されている。コネクタ端子Ｃ１２は、ソレノイド電流検出回路とリニアソレノイドＳ１の一端とを接続する端子である。
【００２８】
リニアソレノイドＳ１は、被電流検出素子としてコネクタ端子Ｃ１２を介してソレノイド電流検出回路に接続され、その一端がコネクタ端子Ｃ１２を介して電流検出用抵抗Ｒ１の他端に接続され、他端がグランドに接続されている。
【００２９】
差動増幅器（ＡＭＰ）１は、その一方の入力端ＩＮ１が電流検出用抵抗Ｒ１の一端に接続され、他方の入力端ＩＮ２が電流検出用抵抗Ｒ２の他端に接続されている。差動増幅器１は、低位側の電源として電源回路３から与えられる電源を受けて、電流検出用抵抗Ｒ１の両端の電圧、すなわち入力端ＩＮ１と入力端ＩＮ２との電位差を予め設定されたｎ倍に増幅し、出力端子から図２に示すようなモニター出力を得る。
【００３０】
電源回路３は、差動増幅器１に接続され、差動増幅器１に低位側の電源として、グランドレベルよりも低い電源電位を与える。電源回路３は、両入力端ＩＮ１，ＩＮ２にグランドレベルよりも低い電位の信号が入力された場合であっても動作可能となるように、以下に示す低位の電源電位ＶＢ（−）を生成して出力する。
【００３１】
（数５）
ＶＢ（−）≦ＧＮＤ−Ｖｆ−（Ｉｓｏｌ×Ｒ１）−ＶBE
ここで、ＧＮＤはグランドの電位、Ｖｆは還流用ダイオードＤ１の順方向電圧、ＩｓｏｌはリニアソレノイドＳ１を流れる電流、Ｒ１は電流検出用抵抗Ｒ１の抵抗値、ＶBEは差動増幅器１を構成するトランジスタのベース・エミッタ間電圧である。しったがって、電源回路３は、絶対値が（Ｖｆ＋（Ｉｓｏｌ×Ｒ１）＋ＶBE）となるマイナスの電位と同等もしくはよれよりも低いマイナス電位のＶＢ（−）を差動増幅器１に低位側の電源として供給する。
【００３２】
ＦＥＴＴｒ１、差動増幅器１、電源回路３は、集積化（ＩＣ化）されている。なお、図示されていないが、複数のリニアソレノイドを駆動制御する場合には、それぞれのリニアソレノイドに対応して少なくとも上記ＦＥＴＴｒ１と差動増幅器１の構成が複数（多チャンネル）同一基板に集積化され、電源回路３は各差動増幅器１に対して共通に設けられる。
【００３３】
このような構成において、駆動信号がハイレベルになると、ＦＥＴＴｒ１はオン状態となる。このような状態では、図１のａで示すように、電源ＶＢ→コネクタ端子Ｃ１１→オン状態のＦＥＴＴｒ１のソース−ドレイン間→電流検出用抵抗Ｒ１→コネクタ端子Ｃ１２→リニアソレノイドＳ１の経路でリニアソレノイドＳ１に電流が流れる。
【００３４】
一方、このような状態から、駆動信号がロウレベルになると、ＦＥＴＴｒ１はオフ状態となる。このような状態では、電源ＶＢとリニアソレノイドＳ１との先のａで示す電流経路が遮断される。しかし、リニアソレノイドＳ１のインダクタンス成分が蓄えたエネルギーを吸収する働きにより、還流用ダイオードＤ１のグランドからリニアソレノイドＳ１に誘導性の電流が流れる。すなわち、図１のｂで示すように、還流用ダイオードＤ１のカソード端子が接続されたグランド→還流用ダイオードＤ１→電流検出用抵抗Ｒ１→コネクタ端子Ｃ１２→リニアソレノイドＳ１の経路でリニアソレノイドＳ１に誘導性の電流が流れる。
【００３５】
このように、ＦＥＴＴｒ１がオフしてリニアソレノイドＳ１に誘導性の電流が流れるときに、差動増幅器１の両入力端ＩＮ１，ＩＮ２には、グランドレベルよりも低い電位が入力される。すなわち、差動増幅器１の一方の入力端ＩＮ１ならびに他方の入力端ＩＮ２に入力される入力電圧ＩＮ１，ＩＮ２は、以下に示すようになる。
【００３６】
（数６）
ＩＮ１＝ＧＮＤ−Ｖｆ
ＩＮ２＝ＧＮＤ−Ｖｆ−（Ｉｓｏｌ×Ｒ１）
ここで、ＧＮＤ、Ｖｆ、ＩｓｏｌならびにＲ１は上記と同様である。
【００３７】
このように、両入力電圧ＩＮ１，ＩＮ２は、共にマイナス電位となり、差動増幅器１に低位電源としてグランド電位が供給されている場合には、差動増幅器１は動作不能となり、正確なモニター出力は得られなくなる。しかし、この実施例１では上述したように、差動増幅器１の入力端ＩＮ２に入力される電位よりも低く、この入力電位であっても差動増幅器１を構成する内部のトランジスタが正常に動作し得る電位の電源が電源回路３から差動増幅器１に供給されている。これにより、（数６）で示す電位の入力が差動増幅器１に与えられても、図４の構成に示すように、差動増幅器１の入力にバイアス電位を与えずとも、差動増幅器１は正常に動作して、入力の差電圧を正確に増幅出力することができる。
【００３８】
したがって、上記（数６）で示す差動増幅器１の両入力電圧の差電圧は、（Ｉｓｏｌ×Ｒ１）となり、これは誤差をほとんど含まないので、差電圧を増幅出力しても誤差が拡大されることはない。ゆえに、精度のよいモニター出力を得ることができ、リニアソレノイドＳ１を流れる電流を精度よく計測することができるようになる。
【００３９】
また、図２に示すように、リニアソレノイドＳ１の下流側でリニアソレノイドＳ１を流れる電流を検出する構成を採用せず、リニアソレノイドＳ１の上流側に電流検出用抵抗Ｒ１を配置してリニアソレノイドＳ１を流れる電流を検出する構成を採用しているので、図４に示す構成のように、コネクタ端子の個数を増加させずに済み、リニアソレノイド１個あたりのコネクタ端子の個数は図２に示す構成と同等にすることができる。これにより、複数のリニアソレノイドを駆動する多チャンネルとなるほど、コネクタ端子の個数の増大を回避することができる。
【００４０】
さらに、図１に示すように、リニアソレノイドＳ１を流れる電流を制御するＦＥＴＴｒ１、差動増幅器１ならびに電源回路３を１チップに集積化することで、個別の部品をそれぞれプリント基板に搭載して回路を構築する場合に比べて、構成を格段に小型化することが可能となる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１に係るソレノイド電流検出回路の構成を示す図である。
【図２】従来のソレノイド電流検出回路の構成を示す図である。
【図３】ソレノイド電流検出回路の駆動信号とモニター出力との動作波形を示す図である。
【図４】従来のソレノイド電流検出回路の他の構成を示す図である。
【符号の説明】
【００４２】
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ４１，Ｃ４２…コネクタ端子
Ｄ１，Ｄ２，Ｄ４…還流用ダイオード
Ｒ１，Ｒ２，Ｒ４…電流検出用抵抗
Ｓ１，Ｓ２，Ｓ４…リニアソレノイド
Ｔｒ１，Ｔｒ２，Ｔｒ４…ＦＥＴ（電界効果トランジスタ）
１，２，４…差動増幅器
３…電源回路
【図１】
2006284463.tif 000003
【図２】
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【図３】
2006284463.tif 000005
【図４】
2006284463.tif 000006