(57)【要約】【課題】所定条件が満たされる場合にのみ外部クロックの変化を反映する内部クロック信号を用いる半導体メモリ装置のテストモード進入方法及び進入装置を提供する。【解決手段】テストモードの進入方法は、内部クロック信号を発生させる段階、内部クロック信号を用いて所定のアドレス組み合わせによって発生するアドレス組み合わせ信号を発生させる段階及び内部クロック信号及びアドレス組み合わせ信号を用いてテストモードの進入動作を行う段階を含む。テストモード進入回路は、内部クロック発生部から所定条件が満たされる場合にのみ外部クロックの変化を反映する内部クロック信号を発生させる。不必要なアドレス組み合わせ信号のサンプリングを防止することができるので、タイミングマージンを確保することができる。【選択図】図３
2006134562.tif 000002
【特許請求の範囲】
【請求項１】
内部クロックの入力を受け、第１条件が満たされる場合にのみ前記外部クロックの変化を反映する内部クロック信号を生成する段階と、
前記内部クロック信号及び第１アドレス組み合わせに基づいてアドレス組み合わせ信号を発生させる段階と、
前記内部クロック信号及び前記アドレス組み合わせ信号を用いてテストモード進入動作を行う段階と、
を含むことを特徴とする半導体メモリ装置のテストモードの進入方法。
【請求項２】
前記第１条件は、前記第１コマンド組み合わせが発生する条件であることを特徴とする請求項１記載の半導体メモリ装置のテストモードの進入方法。
【請求項３】
前記内部クロック信号を生成する段階は、
前記第１コマンド組み合わせが発生すると、前記外部クロックに応答して前記内部クロック信号を活性化させ、
前記第１コマンド組み合わせが発生しないと、前記内部クロック信号を比活性化させる段階と、を含むことを特徴とする請求項２記載の半導体メモリ装置のテストモードの進入方法。
【請求項４】
前記第１コマンド組み合わせは、使用者モードにて用いられないコマンド組み合わせであることを特徴とする請求項３記載の半導体メモリ装置のテストモードの進入方法。
【請求項５】
前記テストモードの進入動作を行う段階は、第１時間遅延した前記内部クロック信号によって前記アドレス組み合わせ信号をサンプリングしてテストモード進入信号を発生することを特徴とする請求項３記載の半導体メモリ装置のテストモードの進入方法。
【請求項６】
前記第１条件は、前記外部クロックの変化が第１回数だけ発生する条件であることを特徴とする請求項１記載の半導体メモリ装置のテストモードの進入方法。
【請求項７】
前記内部クロックは、前記外部クロックを分周して生成されることを特徴とする請求項６記載の半導体メモリ装置のテストモードの進入方法。
【請求項８】
前記テストモードの進入動作を行う段階は、第１時間遅延した前記内部クロック信号によって前記アドレス組み合わせ信号をサンプリングした信号を用いることを特徴とする請求項７記載の半導体メモリ装置のテストモードの進入方法。
【請求項９】
外部クロックの入力を受け、第１条件が満たされる場合にのみ、前記外部クロックに応答して内部クロック信号を生成する内部クロック発生部と、
前記内部クロック信号を用いて第１アドレス組み合わせによって発生するアドレス組み合わせ信号を発生させるアドレスサンプリング部と、
前記内部クロック信号及び前記アドレス組み合わせ信号を用いてテストモード進入を行う進入制御部と、
を含むことを特徴とする半導体メモリ装置のテストモード進入回路。
【請求項１０】
前記第１条件は、第１コマンド組み合わせが発生する条件であることを特徴とする請求項９記載の半導体メモリ装置のテストモード進入回路。
【請求項１１】
前記内部クロック発生部は、前記第１コマンド組み合わせが発生すると、前記外部クロックに応答して前記内部クロック信号を遷移し、前記第１コマンド組み合わせが発生しないと、前記内部クロック信号を維持させることを特徴とする請求項１０記載の半導体メモリ装置のテストモード進入回路。
【請求項１２】
前記第１コマンド組み合わせは、使用者モードにて用いられないコマンド組み合わせであることを特徴とする請求項１１記載の半導体メモリ装置のテストモード進入回路。
【請求項１３】
前記内部クロック発生部は、前記外部クロックの入力を受ける第１インバータと、
前記第１インバータと電源電圧との間に直列連結され、ゲートにコマンド信号をバッファリングした信号の入力を受ける一つ以上のＣＭＯＳトランジスタと、
前記第１インバータの出力信号をインバーティングする第２インバータと、を含むことを特徴とする請求項１１記載の半導体メモリ装置のテストモード進入回路。
【請求項１４】
前記進入制御部は、第１時間遅延した前記内部クロック信号によって前記アドレス組み合わせ信号をサンプリングして前記テストモード進入信号を発生することを特徴とする請求項１１記載の半導体メモリ装置のテストモード進入回路。
【請求項１５】
前記テストモード進入信号は、二つ以上のアドレス組み合わせを用いて二つ以上発生されることを特徴とする請求項１４記載の半導体メモリ装置のテストモード進入回路。
【請求項１６】
前記第１条件は、前記外部クロックの変化が第１回数だけ発生する条件であることを特徴とする請求項９記載の半導体メモリ装置のテストモード進入回路。
【請求項１７】
前記内部クロックは、前記外部クロックを第１分週比に分周して生成されることを特徴とする請求項１６記載の半導体メモリ装置のテストモード進入回路。
【請求項１８】
前記進入制御部は、第１時間遅延した前記内部クロック信号によって前記アドレス組み合わせ信号をサンプリングして前記テストモード進入信号を発生することを特徴とする請求項１７記載の半導体メモリ装置のテストモード進入回路。
【請求項１９】
入力アドレスをバッファリングしてバッファリングされたアドレスを出力するアドレスバッファと、
外部から印加されたクロックをバッファリングして、バッファリングされたクロックを出力するクロックバッファと、
前記バッファリングされたクロックの入力を受け、第１コマンドに応答して前記バッファリングされたクロックの遷移によって内部クロック信号を生成する内部クロック発生部と、
前記内部クロック信号に基づいて前記バッファリングされたアドレスをサンプリングし、第１アドレスに基づいて第１アドレス信号を活性化させる第１アドレスサンプリング部と、
前記内部クロック信号に基づいて前記バッファリングされたアドレスをサンプリングし、第２アドレスに基づいて第２アドレス信号を活性化させる第１アドレスサンプリング部と、
前記第１アドレス及び遅延された内部クロック信号に応答して第１テストモード進入信号を発生し、前記第２アドレス及び前記遅延された内部クロック信号に応答して第２テストモード進入信号を発生する進入制御部と、を含むことを特徴とする半導体メモリ装置のテストモード進入回路。
【請求項２０】
前記内部クロック発生部は、    
外部コマンド信号の入力を受け、前記外部コマンド信号をバッファリングし、前記バッファリングされた外部コマンド信号を前記第１コマンドとして出力するコマンドバッファと、
前記バッファリングされたクロックと前記第１コマンドの入力を受け、前記第１コマンドに応答して前記バッファリングされたクロックの遷移によって前記内部クロック信号を発生するクロック発生機と、を含むことを特徴とする請求項１９記載の半導体メモリ装置のテストモード進入回路。
【請求項２１】
前記内部クロック発生部は、クロック分周機であることを特徴とする請求項１９記載の半導体メモリ装置のテストモード進入回路。
【請求項２２】
前記テストモード進入制御部は、
前記第１アドレス信号をサンプリングして、前記遅延した内部クロック信号に基づいて前記第１テストモード進入信号を発生する第１フリップフロップと、
前記第２アドレス信号をサンプリングして、前記遅延された内部クロック信号に基づいて前記第２テストモード進入信号を発生する第２フリップフロップと、
前記内部クロック信号の入力を受け、前記遅延された内部クロック信号を発生する遅延部と、を含むことを特徴とする請求項１９記載の半導体メモリ装置のテストモード進入回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に半導体メモリ装置のテストモードの進入方法及びテストモード進入回路に関する。
【背景技術】
【０００２】
半導体メモリ装置は、装置製造者側の出荷テストの時に信頼性テストなどを含む特殊なテストが行われ、したがって、特別なアドレス及びコマンドの組み合わせによってテストモードへの進入動作が行われる。
【０００３】
テストモードは、半導体メモリ装置をテストするために導入された特殊な動作モードである。カス（ＣＡＳ：column address strobe）レイテンシまたはバースト長などの動作方式を設定するための一部のＭＲＳ（mode register set ）命令を除いて、テストモードは使用者に提供される機能ではない。したがって、テストモード進入動作において、使用者による意図されないテストモード進入は望ましくない。
【０００４】
半導体メモリ装置には、テストモード進入の可否を決定するテストモード進入回路がある。テストモード進入回路は、特定アドレス及び／またはコマンドの組み合わせが発生すると、半導体メモリ装置がテストモードに進入するようにする。
【０００５】
図１は、従来技術によるテストモード進入回路のブロック図である。
図１を参照すると、従来技術によるテストモード進入回路は、アドレスバッファ部１１０、第１アドレスサンプリング部１２０、第２アドレスサンプリング部１３０、第１フリップフロップ１４０、第２フリップフロップ１５０、クロックバッファ部１６０、及び遅延部１７０を含む。
【０００６】
アドレスバッファ部１１０は、入力されるアドレス（Ａｉ）をバッファリングしてバッファリングされたアドレス（ＴＡｉ）を出力する。
第１アドレスサンプリング部１２０は、バッファリングされたクロック（ＰＣＬＫ）によってバッファリングされたアドレス（ＴＡｉ）をサンプリングし、所定のアドレス組み合わせによって第１アドレス組み合わせ信号（ＰＡｉ１）を活性化する。
【０００７】
第２アドレスサンプリング部１３０は、バッファリングされたクロック（ＰＣＬＫ）によってバッファリングされたアドレス（ＴＡｉ）をサンプリングし、所定のアドレス組み合わせによって第２アドレス組み合わせ信号（ＰＡｉ２）を活性化させる。ここで、第２アドレス組み合わせ信号は、第１アドレス組み合わせ信号を発生させるアドレス組み合わせと異なるアドレス組み合わせに起因して発生することが望ましい。
【０００８】
第１フリップフロップ１４０は、遅延されたクロック（ＰＣＬＫＰ）によって第１アドレス組み合わせ信号（ＰＡｉ１）をサンプリングして第１テストモード進入信号（ＴＥＮＴ１）を発生させる。
第２フリップフロップ１５０は、遅延されたクロック（ＰＣＬＫＰ）によって第２アドレス組み合わせ信号（ＰＡｉ２）をサンプリングして第２テストモード進入信号（ＴＥＮＴ２）を発生させる。
【０００９】
第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）を用いてテストモード進入が行われる。第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）が連続に活性化する場合に、テストモード進入信号半導体メモリ装置がテストモードに進入するようにすることもできる。
【００１０】
クロックバッファ部１６０は、入力されるクロック（ＣＬＫ）をバッファリングしてバッファリングされたクロック（ＰＣＬＫ）を生成する。
遅延部１７０は、バッファリングされたクロック（ＰＣＬＫ）の入力を受けてこれを所定の遅延時間だけ遅延して遅延されたクロック（ＰＣＬＫＰ）を発生させる。この遅延されたクロック（ＰＣＬＫＰ）を用いて第１アドレス組み合わせ信号（ＰＡｉ１）及び第２アドレス組み合わせ信号（ＰＡｉ２）をサンプリングすることによって、安定的に第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）を発生させることができる。
【００１１】
図１に示したテストモード進入回路は、二つのアドレスサンプリング部１２０、１３０を通じて二つのアドレス組み合わせによって二つのアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）を生成する。二つのアドレス組み合わせ信号は、遅延されたクロック（ＰＣＬＫＰ）によってサンプリングされ、二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）を生成する。このように、二つのテストモード進入信号を用いる理由は、使用者が過ちで所定のアドレス組み合わせを印加して意図しないテストモード進入が発生することができるためである。二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）が連続に発生する場合にのみテストモードに進入するようにすると、意図しないテストモード進入を防止することができる。
【００１２】
図１には示していないが、二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）に加えて所定のコマンド組み合わせによって発生するコマンド組み合わせ信号などがテストモード進入信号テストモード進入動作に用いることができる。
【００１３】
図２は、図１に示したテストモード進入回路の動作を示したタイミング図である。
図２に示したタイミング図は、外部から第１アドレス組み合わせ（Ａｉ＿ｅｎｔ１）及び第２アドレス組み合わせ（Ａｉ＿ｅｎｔ２）を二つのクロックの周期の間隔に印加する場合に対するタイミング図である。
【００１４】
図２に示したタイミング図によると、外部から印加されるクロック（ＣＬＫ）の毎周期ごとにバッファリングされたクロック（ＰＣＬＫ）のパルスが発生する。
図２を参照すると、第１バッファリングされたクロック（ＰＣＬＫ）の上昇エッジで第１アドレス組み合わせ（Ａｉ＿ｅｎｔ１）がサンプリングされ、第１アドレス組み合わせ信号（ＰＡｉ１）が活性化される。
第２バッファリングされたクロック（ＰＣＬＫ）の次の上昇エッジにおいて、アドレス（Ａｉ）が第１アドレス組み合わせまたは第２アドレス組み合わせのいずれでもないので、第１アドレス組み合わせ信号（ＰＡｉ１）は再び非活性化され、第２アドレス組み合わせ信号（ＰＡｉ２）は活性化しない。
【００１５】
第３バッファリングされたクロック（ＰＣＬＫ）の次の上昇エッジで第２アドレス組み合わせがサンプリングされ、第２アドレス組み合わせ信号（ＰＡｉ２）が活性化される。
第４バッファリングされたクロック（ＰＣＬＫ）の次の上昇エッジにおいてアドレス（Ａｉ）が第１アドレス組み合わせまたは第２アドレス組み合わせのいずれでもないので、第１アドレス組み合わせ信号（ＰＡｉ１）は活性化しなく、第２アドレス組み合わせ信号（ＰＡｉ２）は再び非活性化される。
【００１６】
バッファリングされたクロック（ＰＣＬＫ）を所定時間遅延して得た遅延されたクロック（ＰＣＬＫＰ）を用いて活性化された第１アドレス組み合わせ信号（ＰＡｉ１）及び第２アドレス組み合わせ信号（ＰＡｉ２）がサンプリングされ、それぞれ第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）が生成される。
【００１７】
図２に示したように、外部クロック（ＣＬＫ）は、毎周期においてバッファリングされたクロック（ＰＣＬＫ）の上昇エッジが存在し、バッファリングされたクロック（ＰＣＬＫ）を遅延させたクロック（ＰＣＬＫＰ）を用いてアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングするので、結果的に外部クロックの毎周期ごとにアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングするようになる。
【００１８】
したがって、クロックのアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）のサンプリングにおいて、バッファリングされたクロック（ＰＣＬＫ）の次の上昇エッジにてアドレス組み合わせ信号を変更する前にサンプリングが行われるべきであるので、バッファリングされたクロック（ＰＣＬＫ）を遅延させる遅延時間のマージンが少なかった。即ち、遅延されたクロック（ＰＣＬＫＰ）の上昇エッジからバッファリングされたクロック（ＰＣＬＫ）の次の上昇エッジまでの時間（ＭＧ）をタイミングマージンと見なすことができ、このタイミングマージンが少ないほどテスト進入回路の正常的な動作を期待しにくい。このタイミングマージンは、動作周波数が高いほど少なくなり、半導体メモリ装置の設計において重要な問題になる。
【００１９】
例えば、タイミングマージン（ＭＧ）が少なくなって０に近くなってしまうと、遅延されたクロック（ＰＣＬＫＰ）によってアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングする時点にてアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）が遷移して安定的にテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）を発生させるためのホールドタイムをなどを確保しにくくなる。
【００２０】
半導体メモリの装置の動作周波数が次第に高くなりつつあり、このような傾向にて高速動作領域でも安定的にテスト進入動作を行う半導体メモリ装置のテストモードの進入方法及び回路が必要になる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
前記のような問題点を解決するための本発明の目的は、所定条件が満たされる場合にのみ、外部クロックの変化を反映する内部クロック信号を用いてテストモード進入動作を行う半導体メモリ装置のテストモードの進入方法を提供することにある。
【００２２】
本発明の他の目的は、所定条件が満たされる場合にのみ、外部クロックの変化を反映する内部クロック信号を用いてテストモード進入動作を行う半導体メモリ装置のテストモード進入回路を提供することにある。
【課題を解決するための手段】
【００２３】
前記の本発明の目的を達成するための反動体メモリ装置のテストモードの進入方法は、内部クロックの入力を受け、所定条件が満たされる場合にのみ前記外部クロックの変化を反映する内部クロック信号を生成する段階と、内部クロック信号を用いて所定のアドレス信号組み合わせによって発生するアドレス組み合わせ信号を発生させる段階、及び内部クロック信号及びアドレス組み合わせ信号を用いてテストモード進入動作を行う段階と、を含む。
【００２４】
ここで、内部クロック信号を生成する段階は、外部クロックの入力を受け、これをバッファリングし、バッファリングされた外部クロックを用いて内部クロック信号を生成することもできる。
ここで、テストモード進入動作を行う段階は、所定時間遅延した内部クロック信号によって前記アドレス組み合わせ信号をサンプリングした信号を用いることができる。
【００２５】
本発明の他の目的を達成するための半導体メモリ装置のテストモード進入装置は、内部クロック発生部にて、外部クロックの入力を受けて所定条件が満たされる場合にのみ、外部クロックの変化を反映する内部クロック信号を生成する。アドレスサンプリング部では、内部クロック信号を用いて所定のアドレス組み合わせによって発生するアドレス組み合わせ信号を発生させる。なお、進入制御部では、内部クロック信号及びアドレス組み合わせ信号を用いてテストモード進入動作を行う。
【００２６】
ここで、内部クロック発生部は、外部クロックの入力を受け、これをバッファリングするクロックバッファ部を含み、バッファリングされた外部クロックを用いて内部クロック信号を生成することもできる。
【００２７】
ここで、進入制御部は、所定時間遅延した内部クロック信号によって、前記アドレス組み合わせ信号をサンプリングした信号を用いて動作することができる。
半導体メモリ装置のテストモード進入装置及び進入方法は実施形態によって、所定条件は所定のコマンド組み合わせが発生する条件であることができる。コマンド組み合わせは外部コマンドピンに印加される信号の組み合わせであって、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）などの組み合わせである。
【００２８】
ここで、所定のコマンド組み合わせが発生すると、外部クロックを内部クロック信号にし、所定のコマンド組み合わせが発生しないと、外部クロックの変化にもかかわらず内部クロック信号を変化させないことができる。
ここで、所定のコマンド組み合わせは、使用者モードにて用いられないコマンド組み合わせであることができる。
実施形態によって、所定条件は外部クロックの変化が所定の回数だけ発生する条件であることができる。
【００２９】
ここで、内部クロックは外部クロックを分周した信号であることができる。したがって、テストモード進入回路で十分なタイミングマージンを確保することができ、効果的に半導体メモリ装置のテストモード進入動作を行うことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明による望ましい実施形態を添付した図面を参照して詳細に説明する。
図３は、本発明による半導体メモリ装置のテストモードの進入方法を説明するための動作流れ図である。
【００３１】
図３を参照すると、本発明の一実施形態による半導体メモリ装置のテストモードの進入方法は、まず、外部クロックの入力を受けて所定条件が満たされる場合にのみ外部クロックの変化を反映する内部クロック信号を生成する（Ｓ３１０）。
【００３２】
実施形態によって、所定条件は、所定のコマンド組み合わせが発生する条件であることができる。コマンド組み合わせは、外部コマンドピンに印加される信号の組み合わせであって、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）などの組み合わせである。
【００３３】
ここで、所定のコマンド組み合わせが発生すると、外部クロックに基づいて内部クロック信号を生成し、所定のコマンド組み合わせが発生しないと、外部クロックの遷移にもかかわらず、内部クロック信号を変化させないことができる。
ここで、所定のコマンド組み合わせは、使用者モードにて用いられないコマンド組み合わせであることができる。
ここで、外部クロックの入力を受けてこれをバッファリングし、バッファリングされた外部クロックを用いて内部クロック信号を生成することもできる。
【００３４】
実施形態によって、所定条件は、外部クロックの変化が所定回数だけ発生する条件であることができる。
ここで、内部クロックは、外部クロックを分周した信号であることができる。
【００３５】
その後、本発明の一実施形態による半導体メモリ装置のテストモードの進入方法は、生成された内部クロックを用いて所定のアドレス組み合わせによって発生するアドレス組み合わせ信号を発生させる（Ｓ３２０）。
【００３６】
ここで、所定のアドレス組み合わせは、回路的に予め設定された所定のアドレス信号の組み合わせである。
ここで、先に入力されるアドレスを、内部クロック信号を用いてサンプリングし、サンプリングされたアドレスが所定のアドレス組み合わせに該当するか否かを判断してアドレス組み合わせ信号を発生させることができる。アドレス組み合わせ信号は、アドレス信号が予め設定された所定の組み合わせに該当する場合に活性化される信号である。
【００３７】
その後、本発明の一実施形態による半導体メモリ装置のテストモードの進入方法は、内部クロック信号及びアドレス組み合わせ信号を用いてテストモード進入動作を行う（Ｓ３３０）。
ここで、テストモード進入動作は、所定時間の遅延した内部クロック信号によってアドレス組み合わせ信号をサンプリングした信号を用いて動作することができる。
【００３８】
例えば、所定時間の間に遅延した内部クロック信号によってアドレス組み合わせ信号をサンプリングした信号が活性化されると、半導体メモリ装置をテストモードに進入させることができる。
【００３９】
例えば、アドレス組み合わせ信号が複数発生する場合に、所定時間の間に遅延した内部クロック信号によってアドレス組み合わせ信号をサンプリングした信号が順次活性化されると、半導体メモリ装置をテストモードに進入させることもできる。
【００４０】
また、サンプリングされたアドレス組み合わせ信号が活性化すると同時に、所定のコマンド組み合わせが発生する場合に半導体メモリテストモードに進入させることもできる。
【００４１】
結果的に、外部クロックの入力を受けて所定条件が満たされる場合にのみ外部クロックの変化を反映する内部クロック信号を用いてアドレス組み合わせ信号を発生させることで、アドレス組み合わせ信号の発生周波数を低下させることができるのでテストモード進入回路のタイミングマージンを確保することができる。
【００４２】
以下、実施形態による本発明の技術思想をより具体的に説明する。
図４は、本発明の一実施形態による半導体メモリ装置のテストモード進入回路のブロック図である。
【００４３】
図４を参照すると、本発明の一実施形態による半導体メモリ装置のテストモード進入回路は、アドレスバッファ部１１０、第１アドレスサンプリング部１２０、第２アドレスサンプリング部１３０、クロックバッファ部１６０、内部クロック発生部４１０、及び進入制御部４２０を含む。
【００４４】
内部クロック発生部４１０は、クロック発生部４１１及びコマンドバッファ部４１２を含む。進入制御部４２０は、第１フリップフロップ１４０、第２フリップフロップ１５０、及び遅延部１７０を含むことができる。図４に示したアドレスバッファ部１１０、アドレスサンプリング部（１２０、１３０）、フリップフロップ（１４０、１５０）、クロックバッファ部１６０、及び遅延部１７０は、図１に示した同一符号の構成要素と同一に具現することができる。
【００４５】
アドレスバッファ部１１０は、入力されるアドレス（Ａｉ）をバッファリングしてバッファリングされたアドレス（ＴＡｉ）を出力する。
【００４６】
第１アドレスサンプリング部１２０は、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）によって、バッファリングされたアドレス（ＴＡｉ）をサンプリングし、所定のアドレス組み合わせによって第１アドレス組み合わせ信号（ＰＡｉ１）を活性化させる。ここで、アドレス組み合わせは、回路的に予め設定された所定のアドレス信号の組み合わせである。
【００４７】
第２アドレスサンプリング部１３０は、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）によって、バッファリングされたアドレス（ＴＡｉ）をサンプリングし、所定のアドレス組み合わせによって第２アドレス組み合わせ信号（ＰＡｉ２）を活性化させる。ここで、第２アドレス組み合わせ信号は第１アドレス組み合わせ信号を発生させるアドレス組み合わせと異なるアドレス組み合わせに起因して発生することが望ましい。
【００４８】
クロックバッファ部１６０は、入力されるクロック（ＣＬＫ）をバッファリングしてバッファリングされたクロック（ＰＣＬＫ）を生成する。
【００４９】
アドレスバッファ部１１０及びクロックバッファ部１６０は、本発明が必ずしも具備すべき構成要素とは言えなく、省略することができる。また、アドレスバッファ部１１０及びクロックバッファ部１６０を別途に具備せず、アドレスサンプリング部（１２０、１３０）及び内部クロック発生部４１０にてバッファリングを行うように具現することもできる。
【００５０】
内部クロック発生部４１０は、バッファリングされたクロック（ＰＣＬＫ）の入力を受け、所定条件が満たされる場合にのみ、バッファリングされたクロック（ＰＣＬＫ）の変化を反映する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を生成する。特に、図４に示した内部クロック発生部４１０は、所定のコマンド組み合わせが発生する条件が満たされる場合にのみバッファリングされたクロック（ＰＣＬＫ）の変化を反映する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を生成する。
【００５１】
コマンド組み合わせは、外部コマンドピンに印加される信号の組み合わせであって、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライドイネーブル信号（／ＷＥ）の組み合わせである。ここで、内部クロック発生部４１０は、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）の入力を受ける。
【００５２】
ここで、所定のコマンド組み合わせが発生すると、外部クロックに基づいて内部クロック信号を生成し、所定のコマンド組み合わせが発生しないと、外部クロックの遷移にもかかわらず、内部クロック信号を変更させないことができる。したがって、不必要なアドレス組み合わせ信号のサンプリングを防止することができる。ここで、所定のコマンド組み合わせは、使用者モードにて用いられないコマンド組み合わせであることできる。
【００５３】
コマンドバッファ部４１２は、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）の入力を受け、これの信号をバッファリングしてバッファリングされたコマド信号（ＰＣＳ、ＰＲＡＳ、ＰＣＡＳ、ＰＷＥ）を出力する。バッファリングの過程にて入力される信号とバッファリングされて出力される信号との間の論理レベルが反転することができる。
【００５４】
コマンドバッファ部４１２は、必ず独立的に存在しなければならない構成要素ではなく、省略することができ、クロック発生部４１１内に含まれてもよい。コマンドバッファ部４１２は、アドレスバッファ部１１０や、クロックバッファ部１６０などのように容易に具現することができる。
【００５５】
クロック発生部４１１は、バッファリングされたクロック（ＰＣＬＫ）及びコマンドバッファ部４１２にて出力されるバッファリングされた信号（ＰＣＳ、ＰＲＡＳ、ＰＣＡＳ、ＰＷＥ）の入力を受けて所定のコマンド組み合わせが発生する場合にのみ、外部から印加されるクロックの変化を反映する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を生成する。クロック発生部４１１は、必ずバッファリングされたコマンド信号（ＰＣＳ、ＰＲＡＳ、ＰＣＡＳ、ＰＷＥ）の入力を受けなければならないことではなく、外部コマンドピンから直接入力を受けてもよい。
【００５６】
進入制御部４２０は、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）及びアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）を用いてテストモード進入動作を行う。以下、図４に示した進入制御部４２０の構成要素の動作を説明する。
【００５７】
第１フリップフロップ１４０は、遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）によって第１アドレス組み合わせ信号（ＰＡｉ１）をサンプリングして第１テストモード進入信号（ＴＥＮＴ１）を発生させる。
【００５８】
第２フリップフロップ１５０は、遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）によって第２アドレス組み合わせ信号（ＰＡｉ２）をサンプリングして第２テストモード進入信号（ＴＥＮＴ２）を発生させる。
【００５９】
第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）を用いてテストモード進入が行われる。第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード（ＴＥＮＴ２）が順次活性化される場合にのみテストモード進入信号半導体装置がテストモードに進入されるようにすることもできる。また、二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＳＴ２）に加えて所定のコマンド組み合わせによって発生するコマンド組み合わせ信号などを用いてテストモードに進入するようにすることもできる。
【００６０】
遅延部１７０は、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の入力を受け、これを所定の遅延時間だけ遅延して、遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を発生させる。この遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いて第１アドレス組み合わせ信号（ＰＡｉ１）及び第２アドレス組み合わせ信号（ＰＡｉ２）をサンプリングすることで、安定的に第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）を発生させることができる。
【００６１】
図４に示したテストモード進入回路は、二つのアドレスサンプリング部（１２０、１３０）を通じて二つのアドレス組み合わせによって二つのアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）を生成する。二つのアドレス組み合わせ信号は遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）によってサンプリングされ、二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）を生成する。このように、二つのテストモード進入信号を用いる理由は使用者が誤って所定のアドレス組み合わせを印加して意図しないテストモード進入が発生させないようにするためである。二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）が順次発生する場合にのみ、意図しないテストモード進入を防止することができる。
【００６２】
図４に示した進入制御部４２０は、図４の具現例以外に多様な形態に具現することもできる。例えば、進入制御部４２０が二つのテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）を生成せず、一つのテストモード進入信号または三つ以上のテストモード進入信号を生成することもできる。例えば、進入制御部４２０が所定のコマンド組み合わせによって発生するコマンド組み合わせ信号が活性化され、テストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）が順次発生する場合にのみ、テストモードに進入するようにする信号を生成するように具現することもできる。
【００６３】
図６は、図３に示したＳ３１０段階の一例を説明するための動作流れ図である。
【００６４】
図６を参照すると、Ｓ３１０段階はまず所定のコマンド組み合わせが発生したか否かを判断する（Ｓ５１１）。
【００６５】
コマンド組み合わせは、外部コマンドピンに印加される信号の組み合わせであって、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）などの組み合わせである。
【００６６】
ここで、所定のコマンド組み合わせは、使用者モードにて用いられないコマンド組み合わせであることができる。
【００６７】
その後、Ｓ５１１段階で判断した結果、所定のコマンド組み合わせが発生しなかったら、内部クロック信号を変化させないでそのまま維持する（Ｓ５１２）。
【００６８】
Ｓ５１１段階で判断した結果、所定のコマンド組み合わせが発生したら、外部クロックの変化によって内部クロック信号を変化させる（Ｓ５１３）。
【００６９】
したがって、不必要なアドレス組み合わせ信号のサンプリングを防止してタイミングマージンを確保することができる。
【００７０】
図８は、図４に示したクロック発生部４１１の一例の回路図である。
【００７１】
図８を参照すると、クロック発生部は、第１インバータ６１１、四つのＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）及び第２インバータ６１６を含む。
【００７２】
第１インバータ６１１は、バッファリングされたクロック（ＰＬＣＫ）の入力を受けてこれをインバーティングする。図８に示した内部クロック発生部では、バッファリングされたクロック（ＰＣＬＫ）が入力される場合を例として挙げたが、実施形態によって外部クロック（ＣＬＫ）をそのまま印加することもできる。
【００７３】
四つのＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）は、図８に示したように第１インバータ６１１と電源電圧（Ｖｓｓ）との間に直列に連結される。ここで、ＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）のゲートにはそれぞれバッファリングされたコマンド信号（ＰＣＳ、ＰＲＡＳ、ＰＣＡＳ、ＰＷＥ）が印加される。ここで、バッファリングされたチップ選択信号（ＰＣＳ）、バッファリングされたローアドレスストローブ信号（ＰＲＡＳ）、バッファリングされたカラムアドレスストローブ信号（ＰＣＡＳ）、及びバッファリングされたライトイネーブル信号（ＰＷＥ）は、それぞれコマンドピンに印加される信号が反転された信号であることができる。
【００７４】
四つのＣＭＯＳトランジスタ６１２、６１３、６１４、６１５のゲートに印加される信号が全て論理“１”である場合にのみ第１インバータ６１１がインバーティングを行うことができるようにする。
【００７５】
第１インバータ６１１の出力信号は、第２インバータ６１６によってインバーティングされるので、四つのＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）のゲートに印加される信号が全て論理“１”である場合には、結局バッファリングされたクロック（ＰＣＬＫ）が内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）に発生するようになる。
【００７６】
四つのＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）のゲートに印加される信号のうち、一つでも論理“０”であれば、第１インバータ６１１はフローティングされ、インバーティングを行うことができなくなる。このように、四つのＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）のゲートに印加される信号のうち、一つでも論理“０”である場合には、バッファリングされたクロック（ＰＣＬＫ）の変化が内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）に伝達されないので、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）は変化しない。
【００７７】
結果的に、四つのＣＭＯＳトランジスタ（６１２、６１３、６１４、６１５）のゲートに印加される信号の全てが１になるコマンド組み合わせが発生する場合にのみ、外部クロックが内部クロック信号に反映され、その以外の場合には内部クロック信号が外部クロックの変化に関係なく一定に維持される。
【００７８】
図１０は、図８に示した内部クロック発生部が用いられた場合テストモード進入回路の動作を示したタイミング図である。
【００７９】
図１０に示したタイミング図は、外部から第１アドレス組み合わせ（Ａｉ＿ｅｎｔ１）及び第２アドレス組み合わせ（Ａｉ＿ｅｎｔ２）を三つの周期の間隔に印加する場合に対するタイミング図である。
【００８０】
図１０を参照すると、所定のコマンド組み合わせにのみ外部クロックの変化を反映する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を遅延させた内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いてアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングすることがわかる。
【００８１】
ここで、所定のコマンド組み合わせはチップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）が全て論理“０”である組み合わせでである。即ち、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）が全て論理“０”である組み合わせにて、図８に示した内部クロック発生部の四つのＣＭＯＳトランジスタが全てオンされる。
【００８２】
図１０に示したタイミング図によると、外部から印加されるクロック（ＣＬＫ）の毎周期ごとに内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生せず、所定のコマンド組み合わせのみに外部から印加されるクロック（ＣＬＫ）変化が反映され、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生される。
【００８３】
図１０を参照すると、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）が全て論理“０”である組み合わせにのみ外部から印加されるクロック（ＣＬＫ）の変化が反映される内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジで第１アドレス組み合わせ（Ａｉ＿ｅｎｔ１）がサンプリングされ、第１アドレス組み合わせ信号（ＰＡｉ１）が活性化される。
【００８４】
その後、外部から印加されるクロック（ＣＬＫ）は、二回の上昇エッジを有するが、チップ選択信号（／ＣＳ）、ローアドレスストノーブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）が全て論理“０”である場合ではないので、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生せず、結果的にアドレス組み合わせのサンプリングが発生しない。
【００８５】
その後、チップ選択信号（／ＣＳ）、ローアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、及びライトイネーブル信号（／ＷＥ）が全て論理“０”であるである組み合わせで外部から印加されるクロック（ＣＬＫ）の上昇エッジが発生し、これによって内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジを発生させる。ここで、第１アドレス組み合わせ信号（ＰＡｉ１）が非活性化され、第２アドレス組み合わせ（Ａｉ＿ｅｎｔ２）がサンプリンフされ、第２アドレス組み合わせ信号（ＰＡｉ２）が活性化される。
【００８６】
内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を所定時間に遅延して得た遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いて、活性化された第１アドレス組み合わせ信号（ＰＡｉ１）及び第２アドレス組み合わせ信号（ＰＡｉ２）がサンプリングされ、それぞれ第１テストモード進入信号（ＴＥＮＴ１）及び第２テストモード進入信号（ＴＥＳＴ２）が生成される。
【００８７】
図１０に示したように、外部から印加されるクロック（ＣＬＫ）の毎周期ごとに内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生せず、所定のコマンド組み合わせにのみ外部から印加されるクロック（ＣＬＫ）変化が反映され、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生され、この内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を遅延した遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いてアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングするので、結果的に外部クロックの毎周期ごとにアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングすることに比べて十分なタイミングマージン（ＭＧ）を確保するようになる。
【００８８】
したがって、安定的にテストモード進入モード信号（ＴＥＮＴ１、ＴＥＮＴ２）を発生させるためのホールドタイムなどを確保することができる。
【００８９】
図５は、本発明の一実施形態による半導体メモリ装置のテストモード進入回路のブロック図である。
【００９０】
図５を参照すると、本発明の一実施形態による半導体メモリ装置のテストモード進入回路はアドレスバッファ部１１０、第１アドレスサンプリング部１２０、第２アドレスサンプリング部１３０、クロックバッファ部１６０、内部クロック発生部４３０、及び進入制御部４２０を含む。
【００９１】
進入制御部４２０は、第１フリップフロップ１４０、第２フリップフロップ１５０、及び遅延部１７０を含むことができる。アドレスバッファ部１１０、第１アドレスサンプリング部１２０、第２アドレスサンプリング部１３０、及びクロックバッファ部１６０、進入制御部４２０は図５で説明したことと同一であるので、説明は省略する。また、図５に示したアドレスバッファ部１１０、アドレスサンプリング部１２０、１３０、フリップフロップ１４０、１５０、クロックバッファ部１６０及び遅延部１７０は、図１に示した同一の図面符号の構成要素と同一に具現することができる。
【００９２】
内部クロック発生部４３０は、バッファリングされたクロック（ＰＣＬＫ）の入力を受けて所定条件が満たされる場合にのみバッファリングされたクロック（ＰＣＬＫ）の変化を反映する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を生成する。特に、図５に示した内部クロック発生部４３０は、外部クロックの変化が所定の回数だけ発生する条件が満たされる場合にのみバッファリングされたクロック（ＰＣＬＫ）の変化を反映する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を生成する。
【００９３】
ここで、内部クロックは、外部クロックを分周した信号であることができる。したがって、分周数だけ不必要なアドレス組み合わせ信号のサンプリングを防止することができる。但し、この場合にはテストモード進入命令が内部クロックの周波数より低い周波数に印加されなければならない。
【００９４】
図７は、図３に示したＳ３１０段階の一例を説明するための動作流れ図である。
【００９５】
図７を参照すると、Ｓ３１０段階は、まず、外部クロックの変化が所定の回数だけ発生したか否かを判断する（Ｓ５２１）。
【００９６】
所定の回数は自然数でもよく、２の累乗であってもよい。ここで、外部クロックの上昇エッジが所定の回数だけ発生したか否かを判断することもできる。また、外部クロックの上昇エッジまたは下降エッジが所定の回数だけ発生したか否かその可否を判断することができる。
ここで、外部クロックを分周して外部クロックの変化が所定の回数だけ発生したか否かを判断することもできる。
【００９７】
その後、Ｓ５２１段階で判断した結果、外部クロックの変化が所定の回数だけ発生しなかったら、内部クロック信号を変化させず、そのまま維持する（Ｓ５２２）。
【００９８】
Ｓ５２１段階で判断した結果、外部クロックの変化が所定回数だけ発生したら、外部クロックの変化によって内部クロック信号を変化させる（Ｓ５２３）。
【００９９】
したがって、不必要なアドレス組み合わせ信号のサンプリングを減少させ、タイミングマージンを確保することができる。
【０１００】
図９は、図５に示した内部クロック発生部の一例の回路図である。
【０１０１】
図９を参照すると、クロック発生部はＤ−フリップフロップを用いたクロック分周機で具現される。図９に示したクロック分周機は当該技術分野において通常の知識を有する者には広く知られたものである。
【０１０２】
図９に示したクロック分周機は、２倍周期クロック（ＰＣＬＫ２）、４倍周期クロック（ＰＣＬＫ４）、及び８倍周期クロック（ＰＣＬＫ８）を得ることができる。
【０１０３】
印加されるクロック（ＰＣＬＫ）の上昇エッジごとに第１フリップフロップ６２１の出力信号がトグルされ、第１フリップフロップ６２１の出力信号から２倍周期クロック（ＰＣＬＫ２）を得ることができる。印加されるクロック（ＰＣＬＫ２）の上昇エッジごとに第２フリップフロップ６２２の出力信号がトグルされ、第２フリップフロップ６２２の出力信号から４倍周期クロック（ＰＣＬＫ４）を得ることができる。印加されるクロック（ＰＣＬＫ４）の上昇エッジごとに、第３フリップフロップ６２３の出力信号がトグルされ、第３フリップフロップ６２３の出力信号から８倍周期クロック（ＰＣＬＫ８）を得ることができる。したがって、２倍周期クロック（ＰＣＬＫ２）、４倍周期クロック（ＰＣＬＫ４）、または８倍周期クロック（ＰＣＬＫ８）を内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）に出力することができる。
【０１０４】
図１１は、図９に示した内部クロック発生部４３０が用いられた場合、テストモード進入回路の動作を示したタイミング図である。
【０１０５】
図１１に示したタイミング図は、外部から第１アドレス組み合わせ（Ａｉ＿ｅｎｔ１）及び第２アドレス組み合わせ（Ａｉ＿ｅｎｔ２）を二つのクロック周期の間隔に印加する場合に対するタイミング図である。ここで、図９に示した２倍周期クロック（ＰＣＬＫ２）が内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）に出力されることと仮定する。詳細に説明すると、図９に示した２倍周期クロック（ＰＣＬＫ２）をバッファリングした信号を内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）として用いた場合である。
【０１０６】
図１１を参照すると、外部クロックの変化が所定回数だけ発生した場合にのみ変化する内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を遅延させた遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いてアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングすることがわかる。
【０１０７】
図１１に示したタイミング図によると、外部から印加されるクロック（ＣＬＫ）の毎周期ごとに内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生されず、外部クロックの上昇エッジが二回発生するたびに内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生される。
【０１０８】
図１１を参照すると、まず、内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジで第１アドレス組み合わせ（Ａｉ＿ｅｎｔ１）がサンプリングされ、第１アドレス組み合わせ信号（ＰＡｉ１）が活性化される。
【０１０９】
その後、外部から印加されるクロック（ＣＬＫ）は、上昇エッジが発生されるが、二番目の上昇エッジではないのでアドレス組み合わせのサンプリングが発生しない。
【０１１０】
その後、外部から印加されるクロック（ＣＬＫ）が二番目の上昇エッジが発生されると、これによって内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生される。ここで、第１アドレス組み合わせ信号が（ＰＡｉ１）が非活性化され、第２アドレス組み合わせ（Ａｉ＿ｅｎｔ２）がサンプリングされ、第２アドレス組み合わせ信号（ＰＡｉ２）が活性化される。
【０１１１】
内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を所定時間に遅延して得た遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いて、活性化された第１アドレス組み合わせ信号（ＰＡｉ１）及び第２アドレス組み合わせ信号（ＰＡｉ２）がサンプリングされ、それぞれ第１テストモード進入信号（ＴＥＳＴ１）及び第２テストモード進入信号（ＴＥＮＴ２）が生成される。
【０１１２】
図１１に示したように、外部から印加されるクロック（ＣＬＫ）の毎周期ごとに内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生されず、外部から印加されるクロックの上昇エッジが二番目に発生した場合にのみ内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）の上昇エッジが発生され、この内部クロック信号（ＰＣＬＫ＿ＴＥＳＴ）を遅延した遅延された内部クロック信号（ＰＣＬＫ＿ＴＥＳＴＰ）を用いてアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングするので、結果的に外部クロックの毎周期ごとにアドレス組み合わせ信号（ＰＡｉ１、ＰＡｉ２）をサンプリングすることに比べて十分なタイミングマージン（ＭＧ）を確保するようになる。
【０１１３】
したがって、安定的にテストモード進入信号（ＴＥＮＴ１、ＴＥＮＴ２）を発生させるためのホールドタイムなどを確保することができる。
【０１１４】
前記実施形態を通じて所定のコマンド組み合わせが発生した場合にのみ内部クロック信号に外部クロックの変化を反映する場合と、外部クロックを分周して内部クロックとして用いる場合を中心として説明したが、本発明の技術思想は、所定条件が満たされる場合にのみ外部クロックの変化を反映する内部クロック信号を用いる全ての場合を含む。
【産業上の利用可能性】
【０１１５】
前述したように、本発明の半導体メモリ装置のテストモードの進入方法及び進入回路は不必要なアドレス組み合わせ信号のサンプリングを減らしてタイミングマージンを確保することができる。したがって、高速動作領域にて半導体メモリ装置のテストモード進入動作を安定的に行うことができる。
【０１１６】
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１１７】
【図１】従来技術によるテストモード進入回路のブロック図である。
【図２】図１に示したテストモード進入回路の動作を示したタイミング図である。
【図３】本発明による半導体メモリ装置のテストモードの進入方法を説明するための動作流れ図である。
【図４】本発明の一実施形態による半導体メモリ装置のテストモード進入回路のブロック図である。
【図５】本発明の一実施形態による半導体メモリ装置のテストモード進入回路のブロック図である。
【図６】図３に示したＳ３１０段階の一例を説明するための動作流れ図である。
【図７】図３に示したＳ３１０段階の一例を説明するための動作流れ図である。
【図８】図４に示した内部クロック発生部の一例の回路図である。
【図９】図５に示した内部クロック発生部の一例の回路図である。
【図１０】図８に示した内部クロック発生部が用いられた場合、テストモード進入回路の動作を示したタイミング図である。
【図１１】図９に示した内部クロック発生部が用いられた場合、テストモード進入回路の動作を示したタイミング図である。
【符号の説明】
【０１１８】
１１０    アドレスバッファ部
１２０    第１アドレスサンプリング部
１３０    第２アドレスサンプリング部
１４０    第１フリップフロップ
１５０    第２フリップフロップ
１６０    クロックバッファ部
１７０    遅延部
Ｓ３１０    内部クロック信号の生成段階
Ｓ３２０    アドレス組み合わせ信号の発生段階
Ｓ３３０    テストモード進入動作の遂行段階
【図１】
2006134562.tif 000003
【図２】
2006134562.tif 000004
【図３】
2006134562.tif 000005
【図４】
2006134562.tif 000006
【図５】
2006134562.tif 000007
【図６】
2006134562.tif 000008
【図７】
2006134562.tif 000009
【図８】
2006134562.tif 000010
【図９】
2006134562.tif 000011
【図１０】
2006134562.tif 000012
【図１１】
2006134562.tif 000013