(57)【要約】【課題】表示装置の駆動回路において、各トランジスタに加わる電圧ストレスの増大を防止しつつ、出力信号のハイレベル電圧とローレベル電圧間の電位差を大きくする。【解決手段】イネーブル信号ＯＥのハイレベル電圧ＶＤＤとローレベル電圧ＶＳＳ間の電位差よりも、シフトレジスタ及びバッファのハイレベル電源電圧ＶＤＤとローレベル電源電圧ＶＳＳ２間の電位差の方を小さく設定する。【選択図】図３
2006058770.tif 000002
【特許請求の範囲】
【請求項１】
走査線又は信号線のうちの少なくとも一方を駆動する表示装置の駆動回路において、
入力された入力信号の位相をシフトさせて出力するシフトレジスタと、
シフトレジスタの出力信号の振幅をイネーブル信号を用いて増幅し走査線又は信号線に出力するバッファとを備え、
前記イネーブル信号のハイレベル電圧とローレベル電圧との電位差を走査線又は信号線の駆動用の電位差とし、シフトレジスタ及びバッファでのハイレベル電源電圧とローレベル電源電圧との電位差を、前記イネーブル信号のハイレベル電圧とローレベル電圧との電位差よりも小さく設定したことを特徴とする表示装置の駆動回路。
【請求項２】
前記バッファは、イネーブル信号が入力されるイネーブル端子と増幅した信号を出力する出力端子との間の導電パスをもつトランジスタと、
前記出力端子と電源電圧との間の導電パスをもつトランジスタと、
を備えた出力回路を有することを特徴とする表示装置の駆動回路。
【請求項３】
前記シフトトランジスタおよび前記バッファを構成する各トランジスタは、ｐＭＯＳトランジスタであって、前記イネーブル信号のローレベル電圧よりも、シフトレジスタ及びバッファでのローレベル電源電圧を高く設定したことを特徴とする請求項１又は２記載の表示装置の駆動回路。
【請求項４】
前記シフトトランジスタおよび前記バッファを構成する各トランジスタは、ｎＭＯＳトランジスタであって、前記イネーブル信号のハイレベル電圧よりも、シフトレジスタ及びバッファでのハイレベル電源電圧を低く設定したことを特徴とする請求項１又は２記載の表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置における走査線あるいは信号線を駆動するための駆動回路に関する。
【背景技術】
【０００２】
液晶表示装置に代表される表示装置は、薄型、軽量かつ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末のディスプレイとして普及しつつある。近年、従来の液晶表示装置に用いられていたアモルファスシリコン薄膜トランジスタ（Thin Film Transistor：ＴＦＴ)に比べて、電子移動度が高いポリシリコンＴＦＴ（p-siＴＦＴ）を比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線との各交差部にトランジスタを配置した画素部と、走査線および信号線を駆動する駆動回路とを同一の製造プロセスによってガラス製の透明基板上に一体的に形成することができるようになった。
【０００３】
さらには、駆動回路の出力信号の電位を十分なレベルにするためのブートストラップ回路の開発が進められている（例えば特許文献１参照）。
【特許文献１】特開２００３−３４４８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、駆動回路の出力信号のハイレベル電圧とローレベル電圧間の電位差は、駆動回路の出力信号が映像信号の各画素への書き込みを制御するためのものであるため、安定的な書き込みを実現する観点からはできるだけ大きい電位差であることが望ましい。しかしながら、ハイレベル電圧とローレベル電圧間の電位差が大きいということは、トランジスタに加わる電圧ストレスが大きいということであり、駆動回路を構成する各トランジスタの動作上の信頼性が低下するおそれがある。また、駆動回路を高電圧で駆動することになるため、消費電力が大きくなるという問題もある。
【０００５】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、各トランジスタに加わる電圧ストレスの増大を防止しつつ、出力信号のハイレベル電圧とローレベル電圧間の電位差を大きく設定することが可能な表示装置の駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る表示装置の駆動回路は、走査線又は信号線のうちの少なくとも一方を駆動する表示装置の駆動回路において、入力された入力信号の位相をシフトさせて出力するシフトレジスタと、シフトレジスタの出力信号の振幅をイネーブル信号を用いて増幅し走査線又は信号線に出力するバッファとを備え、前記イネーブル信号のハイレベル電圧とローレベル電圧との電位差を走査線又は信号線の駆動用の電位差とし、シフトレジスタ及びバッファでのハイレベル電源電圧とローレベル電源電圧との電位差を、前記イネーブル信号のハイレベル電圧とローレベル電圧との電位差よりも小さく設定したことを特徴とする。
【０００７】
本発明にあっては、イネーブル信号のハイレベル電圧とローレベル電圧間の電位差よりも、シフトレジスタ及びバッファでのハイレベル電源電圧とローレベル電源電圧間の電位差の方を小さく設定したことで、イネーブル信号を用いて増幅されるバッファの出力信号についてのハイレベル電圧とローレベル電圧間の電位差を大きくするとともに、シフトレジスタやバッファについては電位差が小さいハイレベル電源電圧とローレベル電源電圧を用いて動作させ、各トランジスタにかかる電圧ストレスを小さくしている。
【０００８】
本表示装置の駆動回路は、より具体的な構成として、前記バッファは、イネーブル信号が入力されるイネーブル端子と増幅した信号を出力する出力端子との間の導電パスをもつトランジスタと、前記出力端子と電源電圧との間の導電パスをもつトランジスタと、を備えた出力回路を有することを特徴とする。
【０００９】
本表示装置の駆動回路は、さらに具体的な構成として、前記シフトトランジスタおよび前記バッファを構成する各トランジスタは、ｐＭＯＳトランジスタであって、前記イネーブル信号のローレベル電圧よりも、シフトレジスタ及びバッファでのローレベル電源電圧を高く設定したことを特徴とする。
【００１０】
本表示装置の駆動回路は、別の具体的な構成として、前記シフトトランジスタおよび前記バッファを構成する各トランジスタは、ｎＭＯＳトランジスタであって、前記イネーブル信号のハイレベル電圧よりも、シフトレジスタ及びバッファでのハイレベル電源電圧を低く設定したことを特徴とする。
【発明の効果】
【００１１】
本発明に係る表示装置の駆動回路によれば、バッファの出力信号についてハイレベル電圧とローレベル電圧間の電位差を大きく設定でき、映像信号を画素に安定して書き込むことができる。また、シフトレジスタやバッファの内部では各トランジスタにかかる電圧ストレスを小さくでき、信頼性の高い動作を実現することができる。また、駆動回路を低電圧で駆動でき、消費電力を低く抑えることができる。
【発明を実施するための最良の形態】
【００１２】
図１は、一実施の形態における表示装置の構成を示す回路図である。ここでは、アクティブマトリクス型の液晶表示装置を例に説明する。同図の表示装置は、ガラス製の透明基板１０上に画素部１１、走査線駆動回路２１、信号線駆動回路３１を備える。
【００１３】
画素部１１では、複数の走査線Ｇ１，Ｇ２，‥Ｇｎ（以下「Ｇ」と総称する）と、複数の信号線Ｓ１，Ｓ２，‥Ｓｍ（以下「Ｓ」と総称する）とが交差するように配線され、各交差部にスイッチング素子１２、画素電極１３、液晶容量１４、補助容量１５を備える。スイッチング素子には、一例としてポリシリコン薄膜トランジスタを用いる。
【００１４】
走査線駆動回路２１は、電気的に縦続接続された複数のシフトレジスタからなる垂直シフトレジスタ２２と、この出力段に接続されたバッファ２３を備える。信号線駆動回路３１は、電気的に縦続接続された複数のシフトレジスタからなる水平シフトレジスタ３２と、この出力段に接続されたバッファ３３と、映像信号が供給されてくる映像信号線３４と、映像信号線３４を各信号線Ｓに接続するための複数のアナログスイッチ３５とを備える。
【００１５】
垂直シフトレジスタ２２，水平シフトレジスタ３２にはスタートパルス信号（ＳＴＰ）とクロック信号（ＣＫ）が入力される。ここでは、垂直シフトレジスタ２２に入力されるスタートパルス信号をＳＴＶ、水平シフトレジスタ３２に入力されるスタートパルス信号をＳＴＨと呼ぶ。また、垂直シフトレジスタ２２に入力されるクロック信号をＣＫＶ、水平シフトレジスタ３２に入力されるクロック信号をＣＫＨと呼ぶ。
【００１６】
垂直シフトレジスタ２２，水平シフトレジスタ３２は、入力されたスタートパルス信号ＳＴＰの位相をシフトさせて出力する。この点について、走査線駆動回路２１では、内部の各シフトレジスタから各走査線Ｇに対して垂直走査パルスを１段ずつ位相をシフトさせながら出力する。信号線駆動回路３１では、内部の各シフトレジスタから各信号線Ｓに設けられたアナログスイッチ３５に対して水平走査パルスを１段ずつ位相をシフトさせながら出力してアナログスイッチ３５をオンさせ、外部から映像信号線３４に供給されてきた映像信号をアナログスイッチ３５を通じて各信号線Ｓに出力させる。
【００１７】
各バッファ２３，３３におけるトランジスタのチャネルの幅Ｗと長さＬは、走査線Ｇ、アナログスイッチ３５を充分に駆動可能なパルスを出力できるよう、垂直シフトレジスタ２２，水平シフトレジスタ２３におけるトランジスタのものより大きく形成される。また、各駆動回路は、製造工程を短縮し低コスト化を実現するために、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタのみを用いて構成することが望ましい。
【００１８】
図２は、駆動回路の内部構成を示す回路図である。走査線駆動回路２１も信号線駆動回路３１も基本的には同様の構成である。もちろん、いずれか一方の駆動回路だけを同図の構成としてもよい。この駆動回路は、電気的に縦列接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（以下、総称ＳＲ）と、各シフトレジスタＳＲに対して位相をずらした３本のクロック信号ＣＫ１、ＣＫ２、ＣＫ３のうちのいずれか２本を入力するためのクロック線３６と、各シフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎの出力段に接続された複数のバッファＢＵＦ１，ＢＵＦ２，〜ＢＵＦｎと、各バッファＢＵＦにイネーブル信号ＯＥ(OUTPUT ENABLE)を供給するための出力線３７を備えた構成である。各クロック信号ＣＫ１〜ＣＫ３は、垂直シフトレジスタ２２においては垂直クロック信号ＣＫＶであり、水平シフトレジスタ３２においては水平クロック信号ＣＫＨである。
【００１９】
シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。各シフトレジスタＳＲは、第１クロック端子４１、第２クロック端子４２を有する。例えば、シフトレジスタＳＲ１では、第１クロック端子４１に第１クロック信号ＣＫ１が入力され、第２クロック端子４２に第２クロック信号ＣＫ２が入力される。シフトレジスタＳＲ２では、第１クロック端子４１に第２クロック信号ＣＫ２が入力され、第２クロック端子４２に第３クロック信号ＣＫ３が入力される。
【００２０】
各シフトレジスタＳＲは、入力された入力信号ＩＮの位相を２つのクロック信号に同期するようにシフトさせて出力信号ＯＵＴとして出力する。入力信号ＩＮとして、初段のシフトレジスタＳＲ１ではスタートパルス信号ＳＴＰが入力され、２段目以降のシフトレジスタＳＲでは前段のシフトレジスタＳＲの出力信号ＯＵＴが入力される。各バッファＢＵＦは、出力信号ＯＵＴの振幅を増幅して出力信号ＢＯＵＴとして出力する。
【００２１】
走査線駆動回路２１では、各バッファＢＵＦからの出力信号ＢＯＵＴを垂直走査パルスとして各走査線Ｇに出力し、信号線駆動回路３１では、各バッファＢＵＦからの出力信号ＢＯＵＴを水平走査パルスとして各アナログスイッチ３５の制御電極に出力する。
【００２２】
図３は、シフトレジスタＳＲ及びバッファＢＵＦの構成を示す回路図である。入力端子４３には入力信号ＩＮが入力される。また、位相をシフトさせたＣＫ１〜ＣＫ３の３本のクロック信号のうちのいずれか２本のクロック信号がクロック端子に入力される。同図では、一例として第１クロック信号ＣＫ１が第１クロック端子４１に入力され、第２クロック信号ＣＫ２が第２クロック端子４２に入力されるものとする。シフトレジスタＳＲ及びバッファＢＵＦに含まれるトランジスタは一例として全てｐＭＯＳトランジスタとする。
【００２３】
シフトレジスタＳＲは、出力回路、入力回路、リセット回路を有する構成である。出力回路は、第１トランジスタＴ１と第２トランジスタＴ２により構成される。第１トランジスタＴ１のドレインは第１クロック端子４１に、ソースは出力端子４４にそれぞれ電気的に接続される。第２トランジスタＴ２のソースは電源電極４６に、ドレインは出力端子４４にそれぞれ電気的に接続される。第１クロック端子４１には第１クロック信号ＣＫ１が入力され、電源電極４６にはハイレベルの電源電圧ＶＤＤが供給される。この出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号ＣＫ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＤＤを出力端子４４へ出力する。
【００２４】
入力回路は、第３トランジスタＴ３と第４トランジスタＴ４により構成される。第３トランジスタＴ３のドレイン及びゲートは入力端子４３に、ソースは第１トランジスタＴ１の制御電極にそれぞれ電気的に接続される。また、第４トランジスタＴ４のソースは電源電極４６に、ドレインは第２トランジスタの制御電極に、ゲートは入力端子４３にそれぞれ電気的に接続される。この入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。
【００２５】
リセット回路は、第５トランジスタＴ５と第６トランジスタＴ６により構成される。第５トランジスタＴ５のドレイン及びゲートは第２クロック端子４２に、ソースは第２トランジスタＴ２の制御電極にそれぞれ電気的に接続される。また、第６トランジスタＴ６のドレインは第１トランジスタＴ１の制御電極に、ゲートは第４トランジスタＴ４のドレインと第２トランジスタＴ２の制御電極に、ソースは電源電極４６にそれぞれ電気的に接続される。第２クロック端子４２には第２クロック信号ＣＫ２が入力される。このリセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。
【００２６】
一方、バッファは、第７トランジスタＴ７と第８トランジスタＴ８により構成されるインバータ、第９トランジスタＴ９と第１０トランジスタＴ１０により構成される出力回路、シフトレジスタの出力端子４４と第９トランジスタＴ９の制御電極との間に接続された第１１トランジスタＴ１１を備える。
【００２７】
より具体的には、第７トランジスタＴ７のゲートはシフトレジスタの出力端子４４に接続され、ソースは電源電圧ＶＤＤが供給される電源電極４６に接続される。第８トランジスタＴ８のゲートおよびドレインはローレベル電源電圧ＶＳＳ２の電源電極４７に接続され、ソースは第７トランジスタＴ７のドレインに接続される。
【００２８】
第９トランジスタＴ９は、イネーブル信号ＯＥが入力されるイネーブル端子４８と増幅した信号を出力する出力端子４９との間の導電パスをもち、第１０トランジスタＴ１０は、出力端子４９と電源電圧ＶＤＤとの間の導電パスをもつ。具体的には、第９トランジスタＴ９のドレインはイネーブル端子４８に接続され、ソースは出力端子４９に接続され、ゲートはシフトレジスタの出力端子４４に第１１トランジスタＴ１１を介して接続される。この第１１トランジスタＴ１１のゲートにはローレベル電源電圧ＶＳＳ２が供給される。第１０トランジスタＴ１０のドレインは出力端子４９に接続され、ソースは電源電圧ＶＤＤが供給される電源電極４６に接続され、ゲートは第７トランジスタＴ７と第８トランジスタＴ８の接続点に接続される。ここでは、第１０トランジスタＴ１０の制御電極への導電パスをノードｎ３、第９トランジスタＴ９の制御電極への導電パスをノードｎ４とそれぞれ表す。
【００２９】
本駆動回路では、イネーブル信号ＯＥのハイレベル電圧とローレベル電圧との電位差よりも、シフトレジスタＳＲ及びバッファＢＵＦでのハイレベル電源電圧とローレベル電源電圧との電位差を小さくしたことを特徴とする。
【００３０】
具体的には、ハイレベルの電源電位ＶＤＤは一定とし、イネーブル信号ＯＥのローレベル電圧ＶＳＳよりも、シフトレジスタＳＲ及びバッファＢＵＦにおけるローレベルの電源電圧ＶＳＳ２の方を高い電位にする。この点について、図３及び図４を用いて詳しく説明する。
【００３１】
図４は、シフトレジスタＳＲ１における入力信号ＩＮ、クロック信号ＣＫ１〜ＣＫ３、イネーブル信号ＯＥ、ノードｎ１〜ｎ４、シフトレジスタの出力信号ＯＵＴ、バッファの出力信号ＢＯＵＴの関係を示すタイミングチャートである。シフトレジスタ出力信号ＯＵＴは、入力信号ＩＮの位相をシフトさせたものである。なお、他のシフトレジスタＳＲも図４のタイミングチャートに従ってシフトレジスタＳＲ１と同様に動作する。
【００３２】
図４に示すように、ローレベル電源電圧と、入力信号ＩＮ、クロック信号ＣＫ１〜ＣＫ３といった各種信号のローレベル電圧については、イネーブル信号ＯＥのローレベル電圧ＶＳＳよりも電位が高いＶＳＳ２に設定することで、ハイレベル電圧とローレベル電圧との電位差を小さくする。ハイレベル電圧ＶＤＤとローレベル電圧ＶＳＳ２間の電位差は、後述するように、時刻ｔ２−ｔａの期間で第９トランジスタＴ９をオンさせる程度のものであれば充分であり、それ以上の電位差とする必要はない。
【００３３】
時刻ｔ１−ｔ２の期間において、入力信号ＩＮの電位がハイレベル電圧ＶＤＤからローレベル電圧ＶＳＳ２になると、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。第２クロック信号ＣＫ２はハイレベル電圧なので、第５トランジスタＴ５はオフ状態である。ノードｎ２の電位は、第４トランジスタＴ４を通じてハイレベル電源電圧ＶＤＤが供給されてハイレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６をオフさせる。
【００３４】
第３トランジスタＴ３がオン、第６トランジスタＴ６がオフであるので、ノードｎ１には第３トランジスタＴ３を通じてローレベルの入力信号ＩＮが供給され、ノードｎ１の電位はＶＳＳ２となり、第１トランジスタＴ１がオンする。この結果、シフトレジスタの出力端子４４には、第１トランジスタＴ１を通じてハイレベル電圧の第１クロック信号ＣＫ１が供給されるので、シフトレジスタの出力信号ＯＵＴはハイレベル電圧を維持する。
【００３５】
時刻ｔ２−ｔ３の期間では、入力信号ＩＮの電位がローレベル電圧ＶＳＳ２からハイレベル電圧ＶＤＤになると同時に、第１クロック信号ＣＫ１の電位がハイレベル電圧ＶＤＤからローレベル電圧ＶＳＳ２に反転する。入力信号ＩＮの電位がハイレベルになることで第３トランジスタＴ３および第６トランジスタＴ６がオフし、ノードｎ１は、電圧がかからないフローティング状態になる。そして、ノードｎ１は、第１クロック信号ＣＫ１の電位がローレベルに反転する影響を第１トランジスタＴ１を介して受け、ノードｎ１の電位は、ローレベル電圧ＶＳＳ２よりもさらに低い電位（ＬＬレベル）になる。
【００３６】
これは、第１トランジスタＴ１のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ゲートすなわちノードｎ１がフローティング状態であると、第１トランジスタＴ１のドレイン・ソース間の電位変動に伴ってノードｎ１の電位が変動するためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるノードの電位が変動する現象のことをブートストラップといい、このときのノードのことをブートストラップノードという。この結果、ノードｎ１の電位がより低くなることで第１トランジスタＴ１は確実なオン状態となり、シフトレジスタの出力端子４４には、第１トランジスタＴ１を通じてローレベル電圧の第１クロック信号ＣＫ１が供給されて、出力信号ＯＵＴはローレベル電圧ＶＳＳ２となる。
【００３７】
また、第２クロック信号ＣＫ２はハイレベル電圧のため第５トランジスタＴ５はオフ状態であり、第４トランジスタＴ４もオフ状態であるので、ノードｎ２は、電圧が供給されないフローティング状態となり、寄生容量によってハイレベル電圧を維持する。
【００３８】
すなわち、この期間においては、ノードｎ１はＬＬレベル、ノードｎ２はハイレベル電圧ＶＤＤでそれぞれフローティング状態にある。ここで、第１トランジスタＴ１及び、第２トランジスタＴ２のチャネル幅Ｗを他のトランジスタよりも大きく設定しておくことで、第１トランジスタＴ１および第２トランジスタＴ２の寄生容量が大きくなり、ノードｎ１、ノードｎ２は安定してＬＬレベル電位、ハイレベル電位をそれぞれ保持することができる。
【００３９】
時刻ｔ３においては、第１クロック信号ＣＫ１の電位がハイレベル電圧ＶＤＤになり、第２クロック信号ＣＫ２の電位がローレベル電圧ＶＳＳ２になる。第２クロック信号ＣＫ２の電位がローレベルになることで、第５トランジスタＴ５がオンする。このとき、第４トランジスタＴ４はオフ状態にあるので、ノードｎ２の電位は、第５トランジスタＴ５を通じてローレベル電圧ＶＳＳ２になる。この結果、第２トランジスタＴ２及び第６トランジスタＴ６がオンする。第６トランジスタＴ６がオンすることで、ノードｎ１はハイレベル電圧となり、第１トランジスタＴ１はオフする。このように、第１トランジスタＴ１がオフし、第２トランジスタＴ２がオンするので、シフトレジスタの出力端子４４には第２トランジスタＴ２を通じてハイレベル電源電圧ＶＤＤが供給され、シフトレジスタの出力信号ＯＵＴの電位はハイレベルになる。
【００４０】
時刻ｔ３以降は、入力信号ＩＮの電位はハイレベルに固定されるので、ノードｎ１はハイレベル電圧ＶＤＤを、ノードｎ２はローレベル電圧ＶＳＳ２を、出力信号ＯＵＴはハイレベル電圧ＶＤＤをそれぞれ維持する。ここで、第２トランジスタＴ２のチャネル幅Ｗを第５トランジスタのチャネル幅より十分大きく設定しておくことで、第５トランジスタＴ５のゲート・ドレイン間のカップリングの影響を少なくし、ノードｎ２の電位をローレベルに確実に保持することができる。
【００４１】
次に、バッファＢＵＦの動作を説明する。図４に示すように、イネーブル信号ＯＥについては、ハイレベル電圧をＶＤＤとし、ローレベル電圧をＶＳＳとする。この電圧ＶＳＳは、前述したローレベル電圧ＶＳＳ２よりも低い電圧である。また、同図に示すように、イネーブル信号ＯＥの電位がローレベルになる期間を、第１〜第３クロック信号ＣＫ１〜ＣＫ３の電位がローレベルになる期間よりも短く設定することで、大きな電位差がかかる第９トランジスタＴ９，第１０トランジスタＴ１０への電圧ストレスを軽減する。
【００４２】
時刻ｔ２−ｔａの期間において、ローレベル電圧ＶＳＳ２のシフトレジスタ出力信号ＯＵＴがバッファＢＵＦに入力されると、第７トランジスタＴ７及び第８トランジスタＴ８がインバータ回路を構成しているので、ノードｎ３の電位はハイレベル電圧ＶＤＤとなり、第１０トランジスタＴ１０はオフする。また、第１１トランジスタＴ１１を通じて供給されるローレベルのシフトレジスタ出力信号ＯＵＴにより、ノードｎ４はローレベル電圧ＶＳＳ２となり、第９トランジスタＴ９はオンする。バッファＢＵＦの出力端子４９には第９トランジスタＴ９を通じてハイレベル電圧のイネーブル信号ＯＥが供給され、バッファの出力信号ＢＯＵＴは、ハイレベル電圧ＶＤＤを維持する。
【００４３】
時刻ｔａ−ｔｂの期間において、イネーブル信号ＯＥの電位がローレベル電圧ＶＳＳになると、ブートストラップが働き、フローティング状態にあるノードｎ４の電位がＶＳＳ２よりもさらに（ＶＤＤ−ＶＳＳ）に相当する分だけ低いレベルになって第９トランジスタＴ９はオン状態を維持し、バッファの出力信号ＢＯＵＴの電位は、イネーブル信号ＯＥの電圧変化に追従してローレベル電圧ＶＳＳになる。
【００４４】
時刻ｔｂ−ｔ３の期間において、イネーブル信号ＯＥの電位がハイレベル電圧ＶＤＤになると、ノードｎ４の電位は通常のローレベル電圧ＶＳＳ２に戻り、第９トランジスタＴ９がオン状態を維持し、バッファの出力信号ＢＯＵＴの電位は、イネーブル信号ＯＥの電圧変化に追従してハイレベル電圧に戻る。
【００４５】
時刻ｔ３以降において、シフトレジスタの出力信号ＯＵＴの電位がハイレベル電圧ＶＤＤになると、ノードｎ３、ノードｎ４の電位がそれぞれ反転し、ノードｎ３の電位はローレベル電圧ＶＳＳ２に、ノードｎ４の電位はハイレベル電圧ＶＤＤになる。その結果、第９トランジスタＴ９がオフし、第１０トランジスタＴ１０がオンになり、バッファの出力信号ＢＯＵＴの電位は、第１０トランジスタＴ１０を通じて電源電圧ＶＤＤが供給され、イネーブル信号ＯＥの電位に関わらずハイレベル電圧を維持する。参考のため、シフトレジスタの出力信号ＯＵＴとバッファの出力信号ＢＯＵＴとを重ねて示すと図５のようになる。
【００４６】
このように、本駆動回路では、イネーブル信号ＯＥのハイレベル電圧ＶＤＤとローレベル電圧ＶＳＳとの電位差よりも、シフトレジスタＳＲ及びバッファＢＵＦのハイレベル電源電圧ＶＤＤとローレベル電源電圧ＶＳＳ２との電位差を小さく設定したことで、シフトレジスタの出力信号ＯＵＴがＶＤＤ〜ＶＳＳ２間の信号であるのに対し、バッファの出力信号ＢＯＵＴは、それよりも電位差が大きいＶＤＤ〜ＶＳＳ間の信号になり、バッファ回路で信号の増幅が行われることになる。例えば、シフトレジスタとバッファの出力回路を除く部分は１８Ｖ駆動とし、バッファの出力回路は２２．５Ｖ駆動とする。
【００４７】
すなわち、本表示装置の駆動回路は、バッファＢＵＦが、ハイレベル電圧とローレベル電圧間の電位差が大きい出力信号ＢＯＵＴを出力できるので、映像信号を画素へ安定的に書き込むことができるとともに、シフトレジスタＳＲやバッファＢＵＦの内部では、バッファＢＵＦの出力回路以外の回路は、電位差が小さいハイレベル電圧とローレベル電圧を用いて動作するので、各トランジスタにかかる電圧ストレスが小さくなり、高い信頼性をもって動作することが可能になる。また、駆動回路を低電圧で駆動するので、消費電力を低く抑えることができる。
【００４８】
次に、比較例の駆動回路について説明する。図６は、比較例の駆動回路におけるシフトレジスタとバッファの構成を示す回路図である。基本的には、図３に示した回路と同様の構成であるが、比較例では、イネーブル信号ＯＥのローレベル電圧の他、各種信号のローレベル電圧と、シフトレジスタ及びバッファにおけるローレベル電源電圧は、同じＶＳＳとなっている。
【００４９】
図７は、比較例の駆動回路の動作を示すタイミングチャートである。比較例の駆動回路は、基本的には、図４に示したタイミングチャートと同様の動作をするが、各種信号は全て電位差が大きいＶＤＤ−ＶＳＳ間の信号となっている。このため、駆動回路の出力信号ＢＯＵＴは電位差が大きいので、映像信号を各画素へ安定的に書き込むことは可能であるものの、シフトレジスタやバッファ内部には電位差が大きいハイレベル電圧、ローレベル電圧が供給されることになり、各トランジスタにかかる電圧ストレスが高くなるため、動作上の信頼性が低下する。また、駆動回路を高電圧で駆動することになるため消費電力が大きくなる。参考のため、比較例についてシフトレジスタの出力信号ＯＵＴとバッファの出力信号ＢＯＵＴとを重ねて示すと図８のようになる。
【００５０】
これに対し、本実施形態における駆動回路は、各トランジスタにかかる電圧ストレスが高くなることはなく、動作上の信頼性が低下することはない。また、駆動回路を低電圧で駆動するので消費電力が大きくなることもない。
【００５１】
したがって、本実施の形態によれば、バッファが出力回路で用いるイネーブル信号ＯＥのハイレベル電圧ＶＤＤとローレベル電圧ＶＳＳ間の電位差よりも、シフトレジスタ及びバッファでのハイレベル電源電圧ＶＤＤとローレベル電源電圧ＶＳＳ２間の電位差の方を小さく設定したことで、イネーブル信号ＯＥを用いて増幅されるバッファの出力信号ＢＯＵＴについてハイレベル電圧とローレベル電圧間の電位差が大きいので、映像信号を各画素に安定的に書き込むことができる。また、シフトレジスタやバッファの内部では、バッファの出力回路を除いて、電位差が小さいハイレベル電圧ＶＤＤとローレベル電圧ＶＳＳ２を用いて動作するので、各トランジスタにかかる電圧ストレスを小さくでき、動作上の信頼性を向上できるとともに、消費電力を低減することができる。
【００５２】
なお、シフトレジスタは、図３の構成のものに限らず、入力信号の位相をシフト可能なものであれば、どのような構成のものであってもよい。
【００５３】
また、バッファも、図３の構成のものに限られず、シフトレジスタの出力信号ＯＵＴの振幅をイネーブル信号ＯＥを用いて増幅可能なものであれば、どのような構成のものであっても構わない。この場合には、イネーブル信号ＯＥのハイレベル電圧とローレベル電圧間の電位差よりも、シフトレジスタ及びバッファでのハイレベル電源電圧とローレベル電源電圧との電位差を小さく設定するようにする。なお、バッファの出力回路としては、第９トランジスタＴ９及び第１０トランジスタＴ１０を含み、第９トランジスタＴ９のブートストラップを用いて、出力信号ＢＯＵＴを出力する構成とすることが望ましい。
【００５４】
最後に、本実施の形態においては、シフトレジスタとバッファにｐＭＯＳトランジスタを用いることとして、凸型パルスが下に向くスタートパルス信号ＳＴＰを伝送する駆動回路について説明を行ったが、これに限られるものではない。例えば、図９に示すように、シフトレジスタやバッファをｎＭＯＳトランジスタを用いて構成することとし、凸型パルスが上に向くスタートパルス信号ＳＴＰを伝送する駆動回路の構成としてもよく、この場合にも上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００５５】
【図１】一実施の形態における表示装置の構成を示す回路図である。
【図２】上記表示装置における駆動回路の構成を示す回路図である。
【図３】上記駆動回路におけるシフトレジスタとバッファの構成を示す回路図である。
【図４】上記駆動回路の動作を示すタイミングチャートである。
【図５】シフトレジスタの出力信号とバッファの出力信号を重ねて示す図である。
【図６】比較例の駆動回路におけるシフトレジスタとバッファの構成を示す回路図である。
【図７】比較例の駆動回路の動作を示すタイミングチャートである。
【図８】比較例のシフトレジスタの出力信号とバッファの出力信号を重ねて示す図である。
【図９】駆動回路のシフトレジスタとバッファの別の構成を示す回路図である。
【符号の説明】
【００５６】
１０…透明基板，１１…画素部
１２…スイッチング素子
１３…画素電極，１４…液晶容量
１５…補助容量，２１…走査線駆動回路
２２…垂直シフトレジスタ
２３，３３…バッファ
３１…信号線駆動回路
３２…水平シフトレジスタ
３４…映像信号線
３５…アナログスイッチ
４１…第１クロック端子
４２…第２クロック端子
４３…入力端子，４４，４９…出力端子
４６，４７…電源電極
４８…イネーブル端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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