(57)【要約】【課題】  負荷と電流制限トランジスタとの間に遮断用の素子を設けることなく、負荷がＧＮＤ側にショートしたときの電流制限トランジスタの損失を十分に低減することが可能な過電流保護回路を提供することを目的とする。【解決手段】  垂下特性をもつ垂下特性回路２と、負荷３２がＧＮＤ側にショートし電流制限トランジスタ４から負荷３２に出力される電圧Ｖｏが所定電圧Ｖ１以下になると電流制限トランジスタ４を完全にオフさせ電流Ｉｏを停止させる電流停止回路３とを備えて過電流保護回路１を構成する。【選択図】      図１
2006333663.tif 000002
【特許請求の範囲】
【請求項１】
電源と負荷との間に設けられ前記負荷に出力される電流を制限する電流制限トランジスタを備え、該電流制限トランジスタから前記負荷に流れる電流が増加し所定電流となると前記電流制限トランジスタをオフさせ前記電流制限トランジスタから負荷へ流れる電流を、一定に保つ、または低下させる電流制御回路と、
前記負荷に出力される電圧が所定電圧以下になると前記電流制限トランジスタを完全にオフさせ前記電流制限トランジスタから前記負荷に流れる電流を停止させる電流停止回路と、
を備えることを特徴とする過電流保護回路。
【請求項２】
請求項１に記載の過電流保護回路であって、
前記電流停止回路は、
前記負荷に出力される電圧が前記所定電圧以下になることを検出する電圧検出回路と、
前記負荷に出力される電圧が前記所定電圧以下になったことを前記電圧検出回路により検出されると前記電流制限トランジスタのゲート電圧をオン電圧よりも低下させることにより前記電流制限トランジスタを完全にオフさせる電圧制御トランジスタと、
を備えることを特徴とする過電流保護回路。
【請求項３】
請求項２に記載の過電流保護回路であって、
前記電圧検出回路は、
前記電流制御トランジスタのドレイン、ソース間に並列に接続されるツェナーダイオードと、
前記ツェナーダイオードと直列に接続され前記ツェナーダイオードの両端電圧が前記所定電圧に対応する降伏電圧を超えるとオンするフォトカプラと、
前記フォトカプラがオンすると前記電圧制御トランジスタのゲート電圧をオン電圧よりも低下させることにより前記電圧制御トランジスタを完全にオフさせる電圧制御回路と、
を備えることを特徴とする過電流保護回路。
【請求項４】
請求項３に記載の過電流保護回路であって、
前記フォトカプラは、コレクタが前記電源に接続されエミッタがＧＮＤに接続される受光トランジスタを備え、
カソードが前記受光トランジスタのコレクタに接続されアノードが前記受光トランジスタのエミッタに接続されるダイオードを備える、
ことを特徴とする過電流保護回路。
【請求項５】
請求項２に記載の過電流保護回路であって、
前記電圧検出回路は、
プラス入力端子が前記電源と前記電流制限トランジスタとの間に接続されマイナス入力端子が前記負荷と前記電流制限トランジスタとの間に接続され前記マイナス入力端子に印加される電圧が前記プラス入力端子に印加される電圧よりも低下すると出力電圧を上昇させるコンパレータと、
前記コンパレータの出力電圧が上昇すると前記電圧制御トランジスタのゲート電圧をオン電圧よりも低下させることにより前記電圧制御トランジスタを完全にオフさせる電圧制御回路と、
を備えることを特徴する過電流保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に過電流が流れることを防止し負荷を保護する過電流保護回路に関し、特に、過電流保護回路を構成する素子の損失低減に関する。
【背景技術】
【０００２】
図３（ａ）は、既存の過電流保護回路を示す図である。
図３（ａ）に示す過電流保護回路３０は、垂下特性をもつ回路であって、電源３１と負荷３２との間に設けられ電源３１から入力される電圧を負荷３２に電圧Ｖｏを出力するＰチャネルＭＯＳＦＥＴ（以下、電流制限トランジスタという）３３と、ＰＮＰトランジスタ３４と、抵抗３５，３６，３７，３９とを備えて構成されている。
【０００３】
例えば、負荷３２がＧＮＤ側にショートし過電流保護回路３０から負荷３２に流れる電流Ｉｏが増加し抵抗３５に印加される電圧が上昇すると、同時にＰＮＰトランジスタ３４のベース、エミッタ間の電圧が上昇する。
【０００４】
次に、ＰＮＰトランジスタ３４のベース、エミッタ間の電圧がオン電圧よりも高くなりＰＮＰトランジスタ３４がオンすると、トランジスタ３４と抵抗３９との間の電位が徐々に上がる。
【０００５】
そして、トランジスタ３４と抵抗３９との間の電位が徐々に上がると、電流制限トランジスタ３３のゲート電圧が徐々に上がる。
これにより、電流制限トランジスタ３３が徐々にオフになっていく。また、ＰＮＰトランジスタ３４がオンしているとき電源３１から過電流保護回路３０に出力される電圧が一定であると仮定すると、抵抗３５〜３７に印加される合計電圧も一定となる。そのため、抵抗３５に流れる電流が一定になり過電流保護回路３０から負荷３２に流れる電流Ｉｏが一定となる。
【０００６】
図３（ｂ）は、過電流保護回路３０がもつ垂下特性を示す図である。なお、図３（ｂ）に示すグラフの縦軸は過電流保護回路３０から負荷３２に出力される電圧Ｖｏを示し、横軸は過電流保護回路３０から負荷３２に流れる電流Ｉｏを示している。また、図３（ｂ）に示す所定電流Ｉ１は、ＰＮＰトランジスタ３４がオンするときに過電流保護回路３０から負荷３２に流れる電流Ｉｏとする。
【０００７】
図３（ｂ）に示すように、過電流保護回路３０は、電流Ｉｏが所定電流Ｉ１以上流れようとすると、電流Ｉｏを所定電流Ｉ１に保つ。
このように、過電流保護回路３０では、負荷３２がＧＮＤ側にショートし過電流保護回路３０から負荷３２に流れる電流Ｉｏが所定電流Ｉ１以上の過電流になろうとすると、電流Ｉｏを過電流となる前の所定電流Ｉ１に保つので、負荷３２に過電流が流れることを防止することができ負荷３２を過電流から保護することができる。
【０００８】
しかしながら、負荷３２とＧＮＤ側とがショートした直後は、電流Ｉｏが所定電流Ｉ１に保たれると共に、電流制限トランジスタ３３のドレイン、ソース間に電源３１の出力電圧にほぼ等しい電圧が印加されるため、電流制限トランジスタ３３の損失が大きくなる。そのため、過電流保護回路３０には、損失の増大に伴う自身の発熱により電流制限トランジスタ３３が破壊されるおそれがあるという問題がある。
【０００９】
そこで、負荷３２と電流制限トランジスタ３３との間に電圧Ｖｏを検出する電圧検出回路を設け、その電圧検出回路により負荷３２がＧＮＤ側にショートしたことを検出させて負荷３２と電流制限トランジスタ３３との間を遮断させることが考えられる（例えば、特許文献１参照）。
【００１０】
しかしながら、このように、負荷３２と電流制限トランジスタ３３との間に電圧検出回路を設ける構成では、負荷３２がＧＮＤ側にショートしていない定常状態のとき常に電圧検出回路に備えられる遮断用の素子に負荷３２に出力される電圧Ｖｏが印加されるため、その遮断用の素子にも損失が発生する。そのため、負荷３２のショート時の電流制限トランジスタ３３の損失以外にも定常状態のときの遮断用の素子の損失も低減させる必要があるという問題がある。
【００１１】
そこで、負荷３２と電流制限トランジスタ３３との間に遮断用の素子を設けるのではなく、フの字特性と呼ばれる出力電圧−出力電流特性を過電流保護回路にもたせることが考えられている。
【００１２】
図３（ｃ）は、フの字特性をもつ既存の過電流保護回路を示す図である。なお、図３（ａ）に示す構成と同じ構成には同じ符号を付している。
図３（ｃ）に示す過電流保護回路４１は、抵抗４２をＰＮＰトランジスタ３４のベースと電流制限トランジスタ３３のドレインとの間に設けた点が過電流保護回路３０と異なる。
【００１３】
負荷３２がＧＮＤ側とショートした後、電流制限トランジスタ３３が徐々にオフになっていくまでの過電流保護回路４１の動作は、過電流保護回路３０と同じである。
しかしながら、過電流保護回路４１は、電流制限トランジスタ３３が徐々にオフになっていくと、電流制限トランジスタ３３のドレイン、ソース間の電圧が上昇していくため、Ｖｏ電圧が下がり、それによりトランジスタ３４のベース電流が増加する。これにより、トランジスタ３４がさらにオンし、電流制限トランジスタ３３がさらにオフしていくため、電流Ｉｏが低下する。
【００１４】
図３（ｄ）は、過電流保護回路４１がもつフの字特性を示す図である。なお、図３（ｄ）に示すグラフの縦軸は電圧Ｖｏを示し、横軸は電流Ｉｏを示している。
図３（ｄ）に示すように、過電流保護回路４１は、電流Ｉｏが所定電流Ｉ１以上流れようとすると、電流Ｉｏが所定電流Ｉ１よりも低下する。
【００１５】
このように、過電流保護回路４１は、電流Ｉｏが所定電流Ｉ１以上流れようとすると、電流Ｉｏを所定電流Ｉ１よりも低下させるので、過電流保護回路３０に比べて、負荷３２がＧＮＤ側にショートしたときの電流制限トランジスタ３３の損失を低減することができる。これにより、自身の発熱により電流制限トランジスタ３３が破壊されることを抑えることができる。
【００１６】
また、垂下特性とフの字特性の両方の特性をもつ過電流保護回路も存在する（例えば、特許文献２参照）。
この過電流保護回路もフの字特性をもつため、過電流保護回路３０に比べて、負荷がＧＮＤ側にショートしたときの電流制限トランジスタ（例えば、特許文献２のトランジスタ９）の損失を低減することができる。
【特許文献１】特開平８−２８０１３０号  （第２〜３頁、第１図）
【特許文献２】特開平８−１１５１３５号  （第３〜４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
フの字特性のみをもつ過電流保護回路４１や垂下特性とフの字特性の両方の特性をもつ過電流保護回路は、それぞれ、上述したように、垂下特性のみをもつ過電流保護回路３０に比べて、負荷３２がＧＮＤ側にショートしたときの電流制限トランジスタ３３（トランジスタ９）の損失を低減することができるが、負荷３２がＧＮＤ側にショートしたとき電流制限トランジスタ３３（トランジスタ９）に多少電流が流れるため、その電流が電流制限トランジスタ３３（トランジスタ９）に流れ続けると電流制限トランジスタ３３（トランジスタ９）が損失に伴う自身の発熱により破壊されるおそれがあるという問題がまだある。
【００１８】
そこで、本発明では、負荷と電流制限トランジスタとの間に遮断用の素子を設けることなく、負荷がＧＮＤ側にショートしたときの電流制限トランジスタの損失を十分に低減することが可能な過電流保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の過電流保護回路は、電源と負荷との間に設けられ前記負荷に出力される電流を制限する電流制限トランジスタを備え、該電流制限トランジスタから前記負荷に流れる電流が増加し所定電流となると前記電流制限トランジスタをオフさせ前記電流制限トランジスタから負荷へ流れる電流を、一定に保つ、または低下させる電流制御回路と、前記負荷に出力される電圧が所定電圧以下になると前記電流制限トランジスタを完全にオフさせ前記電流制限トランジスタから前記負荷に流れる電流を停止させる電流停止回路とを備えることを特徴とする。
【００２０】
これにより、負荷がＧＮＤ側にショートし電流制限トランジスタに印加される電圧が上昇しても電流制限トランジスタに電流を流さないようにすることができるので、負荷と電流制限トランジスタとの間に遮断用の素子を設けることなく、負荷がＧＮＤ側にショートしたときの電流制限トランジスタの損失を十分に低減することができる。そのため、電流制限トランジスタが損失に伴う自身の発熱により破壊されることを抑えることができる。
【００２１】
また、上記電流停止回路は、前記負荷に出力される電圧が前記所定電圧以下になることを検出する電圧検出回路と、前記負荷に出力される電圧が前記所定電圧以下になったことを前記電圧検出回路により検出されると前記電流制限トランジスタのゲート電圧をオン電圧よりも低下させることにより前記電流制限トランジスタを完全にオフさせる電圧制御トランジスタとを備えるように構成してもよい。
【００２２】
また、上記電圧検出回路は、前記電流制限トランジスタのドレイン、ソース間に並列に接続されるツェナーダイオードと、前記ツェナーダイオードと直列に接続され前記ツェナーダイオードの両端電圧が前記所定電圧に対応する降伏電圧を超えるとオンするフォトカプラと、前記フォトカプラがオンすると前記電圧制御トランジスタのゲート電圧をオン電圧よりも低下させることにより前記電圧制御トランジスタを完全にオフさせる電圧制御回路とを備えるように構成してもよい。
【００２３】
また、上記フォトカプラは、コレクタが前記電源に接続されエミッタがＧＮＤに接続される受光トランジスタを備え、上記過電流保護回路は、カソードが前記受光トランジスタのコレクタに接続されアノードが前記受光トランジスタのエミッタに接続されるダイオードを備えるように構成してもよい。
【００２４】
これにより、電源のプラスとマイナスが逆に接続されたときに受光トランジスタのコレクタ、エミッタ間に逆の電圧が印加されることを防止することができる。
また、上記電圧検出回路は、プラス入力端子が前記電源と前記電流制限トランジスタとの間に接続されマイナス入力端子が前記負荷と前記電流制限トランジスタとの間に接続され前記マイナス入力端子に印加される電圧が前記プラス入力端子に印加される電圧よりも低下すると出力電圧を上昇させるコンパレータと、前記コンパレータの出力電圧が上昇すると前記電圧制御トランジスタのゲート電圧をオン電圧よりも低下させることにより前記電圧制御トランジスタを完全にオフさせる電圧制御回路とを備えるように構成してもよい。
【発明の効果】
【００２５】
本発明によれば、負荷と電流制限トランジスタとの間に遮断用の素子を設けることなく、負荷がＧＮＤ側とショートしたときの電流制限トランジスタの損失を十分に低減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の過電流保護回路を示す図である。なお、図１（ａ）に示す構成において、図３（ａ）や図３（ｃ）に示す構成と同じ構成には同じ符号を付している。
【００２７】
図１（ａ）に示す過電流保護回路１は、垂下特性をもつ垂下特性回路２（電流制御回路）と、負荷３２がＧＮＤ側にショートし過電流保護回路１から負荷３２に出力される電圧Ｖｏが所定電圧Ｖ１以下になると垂下特性回路２から負荷３２に流れる電流Ｉｏを停止させる電流停止回路３とを備えて構成されている。なお、負荷３２は、例えば、コンプレッサ用のモータを駆動させるためのインバータ回路などであって、電源３１から出力される電力が過電流保護回路１を介して負荷３２に供給されるものとする。
【００２８】
垂下特性回路２は、上述した過電流保護回路３０に相当する回路であって、電源３１から入力される電圧を負荷３２に出力させる電流制限トランジスタ４と、ＰＮＰトランジスタ５と、抵抗６〜９とを備えて構成されている。
【００２９】
すなわち、電流制限トランジスタ４のソースが抵抗６を介して電源３１に接続され、ドレインが負荷３２に接続され、ゲートが抵抗７と接続されている。また、抵抗８が電流制限トランジスタ４のゲート、ソース間に接続されている。また、ＰＮＰトランジスタ５のエミッタが電源３１と抵抗６との間に接続され、ベースが抵抗９を介して電流制限トランジスタ４のソースと抵抗６との間に接続され、コレクタが電流制限トランジスタ４のゲートと抵抗７との間に接続されている。
【００３０】
電流停止回路３は、ツェナーダイオード１０と、発光ダイオード１１と受光トランジスタ１２とかなるフォトカプラ１３と、ＮチャネルＭＯＳＦＥＴ（以下、ＦＥＴという）１４（電圧制御トランジスタ）と、ＦＥＴ１５と、抵抗１６〜２１と、コンデンサ２２と、ダイオード２３とを備えて構成されている。
【００３１】
すなわち、ツェナーダイオード１０のカソードが互いに直接接続された抵抗１６及び抵抗１７を介して電源３１と抵抗６との間に接続され、アノードが負荷３２と電流制限トランジスタ４のドレインとの間に接続されている。また、受光ダイオード１１のカソードがツェナーダイオード１０のカソードと抵抗１６との間に接続され、アノードが抵抗１６と抵抗１７との間に接続されている。また、受光トランジスタ１２のコレクタが電源３１と抵抗６との間に接続され、エミッタが互いに直列接続された抵抗１８及び抵抗１９を介してＧＮＤに接続されている。また、抵抗２０及び抵抗２１が互いに直接接続されて電源３１とＧＮＤとの間に接続されている。また、ＦＥＴ１４のドレインが抵抗７を介して電流制限トランジスタ４のゲートに接続され、ソースがＧＮＤに接続され、ゲートが抵抗２０と抵抗２１との間に接続されている。また、ＦＥＴ１５のドレインが抵抗２０と抵抗２１との間に接続され、ソースがＧＮＤに接続され、ゲートが抵抗１８と抵抗１９との間に接続されている。また、コンデンサ２２の一方端がＦＥＴ１５のゲートに接続され、他方端がＧＮＤに接続されている。また、ダイオード２３のカソードが電源３１と受光トランジスタ１２のコレクタとの間に接続され、アノードが抵抗１８と抵抗１９との間に接続されている。
【００３２】
なお、抵抗１８及びコンデンサ２２は、電源３１オン時の過電流保護回路１に流れる突入電流により一時的にフォトカプラ１３がオンしてもＦＥＴ１５がオンしないように、抵抗１８と抵抗１９との間の電位がＦＥＴ１５のオン電圧になるまでの時間を遅延させるための時定数回路を構成する。
【００３３】
また、ダイオード２３は、電源３１のプラスとマイナスが逆に接続された場合に、受光トランジスタ１２のドレイン、ソース間に逆方向の電圧がかかり受光トランジスタ１２が破壊されないようにするために備えている。
【００３４】
また、特許請求の範囲に示す電圧検出回路は、例えば、ツェナーダイオード１０、フォトカプラ１３、抵抗１６〜１９、及びダイオード２３などを備えて構成してもよい。
また、特許請求の範囲に示す電圧制御回路は、例えば、ＦＥＴ１５、抵抗２０、及び抵抗２１などを備えて構成してもよい。
【００３５】
次に、過電流保護回路１の動作について説明する。
図１（ｂ）は、過電流保護回路１の電圧Ｖｏと電流Ｉｏとの関係を示す図である。なお、図１（ｂ）に示すグラフの縦軸は電圧Ｖｏを示し、横軸は電流Ｉｏを示している。
【００３６】
まず、電圧Ｖｏが一定に制御されている定常状態（図１（ｂ）に示すａ−ｂ区間の状態）のときの過電流保護回路１の動作について説明する。
定常状態のとき、抵抗２０と抵抗２１との間の電位はＦＥＴ１４のゲートに印加され、ＦＥＴ１４はオンしている。また、電源３１から抵抗６、抵抗８、抵抗７、及びＦＥＴ１４を介してＧＮＤに電流が流れ電流制限トランジスタ４のゲート、ソース間の電圧がオン電圧まで下がり電流制限トランジスタ４がオンしている。
【００３７】
次に、負荷３２がＧＮＤ側にショートし電流Ｉｏが所定電流Ｉ１以上になった状態（図１（ｂ）に示すｂ−ｃ区間の状態）のときの過電流保護回路１の動作について説明する。
まず、負荷３２がＧＮＤ側にショートし電流Ｉｏが増加し抵抗６に印加される電圧が上昇すると、抵抗６及び抵抗９に印加される合計電圧、すなわち、ＰＮＰトランジスタ５のベース、エミッタ間の電圧が上昇する。
【００３８】
次に、ＰＮＰトランジスタ５のベース、エミッタ間の電圧がオン電圧よりも高くなると、すなわち、電流Ｉｏが所定電流Ｉ１以上になると、ＰＮＰトランジスタ５が徐々にオンする。
【００３９】
そして、ＰＮＰトランジスタ５が徐々にオンすると、抵抗８と抵抗７との間の電位が徐々に上がり電流制限トランジスタ４のゲート電圧が徐々に上がる。
これにより、電流制限トランジスタ４が徐々にオフになっていく。また、ＰＮＰトランジスタ５がオンのとき電源３１から過電流保護回路１に出力される電圧が一定であると仮定すると、抵抗６に印加される電圧も一定となる。そのため、抵抗６に流れる電流が一定になり電流Ｉｏが一定となる。
【００４０】
これにより、過電流保護回路１は、電流Ｉｏが所定電流Ｉ１以上となると、電流Ｉｏを過電流になる前の所定電流Ｉｏに保つので、負荷３２がＧＮＤ側にショートしても過電流が負荷３２に流れることを防止することができる。
【００４１】
次に、負荷３２がＧＮＤ側にショートし電圧Ｖｏが所定電圧Ｖ１以下になった状態（図１（ｂ）に示すｃからｄに移った状態）のときの過電流保護回路１の動作について説明する。
【００４２】
上述したように、負荷３２がＧＮＤ側にショートし電流Ｉｏが所定電流Ｉ１以上になると、電流制限トランジスタ４が徐々にオフし電流Ｉｏが所定電流Ｉ１に保たれる。また、同時に、負荷３２がＧＮＤ側にショートし電圧Ｖｏが下がると、抵抗１６、抵抗１７、及びツェナーダイオード１０に印加される電圧が上がる。このとき、図１（ｂ）に示す電圧Ｖｏが所定電圧Ｖ１以下になると、すなわち、ツェナーダイオード１０に印加される電圧が降伏電圧を超えると、抵抗１６、抵抗１７、ツェナーダイオード１０、及び発光ダイオード１１に電流が流れ、受光トランジスタ１１が発光する。
【００４３】
なお、所定電圧Ｖ１は、電流Ｉｏが所定電流Ｉ１以上になるときの電圧Ｖｏとほぼ等しい電圧に設定されていることが望ましい。すなわち、図１（ｂ）に示すｂから直接ｄに移るように抵抗１６や抵抗１７の抵抗値及びツェナーダイオード１０の降伏電圧が設定されていることが望ましい。
【００４４】
次に、受光トランジスタ１１が発光すると、受光トランジスタ１２がオンし抵抗１８と抵抗１９との間の電位が上がる。
次に、抵抗１８と抵抗１９との間の電位がＦＥＴ１５のオン電圧を超えると、ＦＥＴ１５がオンする。
【００４５】
次に、ＦＥＴ１５がオンすると、抵抗２０と抵抗２１との間の電位が下がりＦＥＴ１４がオフする。
そして、ＦＥＴ１４がオフすると、電流制限トランジスタ４のゲート、ソース間の電圧がゼロになり電流制限トランジスタ４が完全にオフし負荷３２に流れる電流Ｉｏが停止する。
【００４６】
なお、負荷３２がＧＮＤ側にショートしなくなると、すぐにツェナーダイオード１０に印加される電圧が降伏電圧よりも低くなりフォトカプラ１３がオフしＦＥＴ１５がオフするので、ＦＥＴ１４がオンし電流制限トランジスタ４がオンする。
【００４７】
これにより、負荷３２がＧＮＤ側にショートしなくなると、すぐに安定した電圧Ｖｏを負荷３２に印加させることができる。
このように、負荷３２がＧＮＤ側にショートし電圧Ｖｏが所定電圧Ｖ１以下になると、フォトカプラ１３がオンしＦＥＴ１５がオンするので、ＦＥＴ１４がオフし電流制限トランジスタ４がオフする。これにより、負荷３２がＧＮＤ側にショートし電流制限トランジスタ４に電源３１の電圧に近い電圧が印加される場合が生じても、すぐに電流制限トランジスタ４を停止させることができるので、電流制限トランジスタ４の損失を十分に低減することができる。そのため、電流制限トランジスタ４が損失に伴う自身の発熱により破壊されることを抑えることができる。また、電流制限トランジスタ４の損失を低減することができるので、より小さい電流制限トランジスタ４を使用することができる。また、過電流保護回路１は、負荷３２と電流制限トランジスタ４との間に遮断用の素子を設けないため、その遮断用の素子の損失低減を考慮する必要がない。
【００４８】
なお、上記実施形態では、電圧Ｖｏが所定電圧Ｖ１以下になることを、ツェナーダイオード１０に印加される電圧が降伏電圧を超えることにより検出する構成であるが、電圧Ｖｏが所定電圧Ｖ１以下になることを、コンパレータを用いて検出するように構成してもよい。
【００４９】
図２は、電圧Ｖｏが所定電圧Ｖ１以下になることを、コンパレータを用いて検出する場合の過電流保護回路を示す図である。なお、図２に示す構成において、図１（ａ）に示す構成と同じ構成には同じ符号を付している。
【００５０】
図２に示す過電流保護回路２４は、図１に示すツェナーダイオード１０、フォトカプラ１３、抵抗１６、抵抗１７、及びダイオード２３の代わりに、コンパレータ２５及び抵抗２６〜２９を備えて構成されている。
【００５１】
すなわち、抵抗２６及び抵抗２７は、互いに直列接続されて電源３１とＧＮＤとの間に接続されている。また、抵抗２８及び抵抗２９は、互いに直列接続されて電流制限トランジスタ４のドレインとＧＮＤとの間に接続されている。また、コンパレータ２５のプラス入力端子が抵抗２６と抵抗２７との間に接続され、マイナス入力端子が抵抗２８と抵抗２９との間に接続され、出力端子が電源３１とＧＮＤとの間に互いに直接接続されて設けられる抵抗１８と抵抗１９との間に接続されている。また、ＦＥＴ１５のゲートは、抵抗１８と抵抗１９との間に接続されている。
【００５２】
なお、定常状態のときＦＥＴ１５がオンしないように抵抗２６〜２９のそれぞれの抵抗値が設定されているものとする。
また、特許請求の範囲に示す電圧検出回路は、例えば、コンパレータ２５、及び抵抗２６〜２９を備えて構成してもよい。
【００５３】
次に、図１（ｂ）に示すグラフを用いて過電流保護回路２４の動作について説明する。なお、図１（ｂ）に示すａ−ｂ−ｃ区間の状態のときの過電流保護回路２４の動作は、図１（ａ）に示す過電流保護回路１の動作と同じであるので、その動作の説明は省略する。
【００５４】
例えば、負荷３２がＧＮＤ側にショートし図１（ｂ）に示す電圧Ｖｏが所定電圧Ｖ１以下になると、すなわち、負荷３２がＧＮＤ側にショートしコンパレータ２５のマイナス入力端子に印加される電圧がプラス入力端子に印加される電圧よりも低くなると、コンパレータ２５の出力電圧が上がりＦＥＴ１４がオンする。
【００５５】
そして、ＦＥＴ１４がオンすると、ＦＥＴ１５がオフし電流制限トランジスタ４がオフする。
これにより、過電流保護回路２４は、過電圧保護回路１と同様に、負荷３２がＧＮＤ側にショートし電流制限トランジスタ４に電源３１の電圧に近い電圧が印加される場合が生じても、すぐに電流制限トランジスタ４をオフさせ電流Ｉｏを停止させることができるので、電流制限トランジスタ４の損失を十分に低減することができる。
【００５６】
なお、上記実施形態の過電流保護回路１や過電流保護回路２４は、垂下特性回路２を備える構成であるが、フの字特性をもつ回路を備えて過電流保護回路１や過電流保護回路２４を構成してもよい。
【００５７】
また、上記実施形態では、電流停止回路３にツェナーダイオード１０を備える構成であるが、ツェナーダイオード１０を備えずに電流停止回路３を構成してもよい。なお、このように構成されたときの抵抗１６や抵抗１７の抵抗値は、電圧Ｖｏが所定電圧Ｖ１以下になったとき、または、電流Ｉｏが所定電流Ｉ１になったとき、抵抗１６及び抵抗１７に電流が流れ出すように設定されていることが望ましい。
【図面の簡単な説明】
【００５８】
【図１】（ａ）は、本発明の実施形態の過電流保護回路を示す図である。（ｂ）は、過電流保護回路の電圧Ｖｏと電流Ｉｏとの関係を示す図である。
【図２】本発明の他の実施形態の過電流保護回路を示す図である。
【図３】（ａ）は、既存の過電流保護回路を示す図である。（ｂ）は、垂下特性を示す図である。（ｃ）は、既存の他の過電流保護回路を示す図である。（ｄ）は、フの字特性を示す図である。
【符号の説明】
【００５９】
１        過電流保護回路
２        垂下特性回路
３        電流停止回路
４        電流制限トランジスタ
５        ＰＮＰトランジスタ
６〜９    抵抗
１０        ツェナーダイオード
１１        発光ダイオード
１２        受光トランジスタ
１３        フォトカプラ
１４        ＦＥＴ
１５        ＦＥＴ
１６〜２１  抵抗
２２        コンデンサ
２３        ダイオード
２４        過電流保護回路
２５        コンパレータ
２６〜２９  抵抗
【図１】
2006333663.tif 000003
【図２】
2006333663.tif 000004
【図３】
2006333663.tif 000005