(57)【要約】【課題】  終端抵抗としてトランジスタを使用する終端回路の整合特性を向上させる。【解決手段】  Ｐチャネル型ＭＯＳトランジスタ１１ａとＮチャネル型ＭＯＳトランジスタ１１ｂとの並列接続を伝送線路１０２と電源線１０３との間に備え、Ｐチャネル型ＭＯＳトランジスタ１１ｃとＮチャネル型ＭＯＳトランジスタ１１ｄとの並列接続を伝送線路１０２とグランド線１０４との間に備える。そして、これら全てをオンとしたときのオン抵抗によってテブナン終端を形成する。【選択図】図１
2006042136.tif 000002
【特許請求の範囲】
【請求項１】
伝送線路を終端する回路であって、
一対のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが並列接続されて抵抗部を形成し、
前記伝送線路と電源線との間、及び当該伝送線路とグランド線との間にそれぞれ前記抵抗部を備えてテブナン終端を形成している
ことを特徴とする終端回路。
【請求項２】
前記抵抗部を形成しているＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの各々のゲート閾値電圧の和が、前記回路の電源電圧よりも低くなるように当該Ｐチャネル型ＭＯＳトランジスタ及び当該Ｎチャネル型ＭＯＳトランジスタが形成されていることを特徴とする請求項１に記載の終端回路。
【請求項３】
複数の前記抵抗部を更に並列に接続して前記伝送線路と前記電源線との間、及び当該伝送線路と前記グランド線との間にそれぞれ設け、
前記抵抗部の各々を個別に制御して当該抵抗部を構成している前記一対のＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのオン・オフの動作を切り換える制御を行う制御手段を更に有する
ことを特徴とする請求項１に記載の終端回路。
【請求項４】
前記複数の抵抗部の並列接続と抵抗素子との直列接続が前記伝送線路と前記電源線との間、及び当該伝送線路と前記グランド線との間に設けられていることを特徴とする請求項３に記載の終端回路。
【請求項５】
前記抵抗素子はポリシリコン抵抗であることを特徴とする請求項４に記載の終端回路。
【請求項６】
前記抵抗部を形成しているＭＯＳトランジスタのゲート幅が、他のいずれの抵抗部を形成しているものとも異なるように当該ＭＯＳトランジスタが形成されていることを特徴とする請求項３から５までのうちのいずれか一項に記載の終端回路。
【請求項７】
請求項１から６までのうちのいずれか一項に記載の終端回路が半導体基板上に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝送技術に関し、特に、伝送線路のインピーダンスとの整合をとる終端回路の技術に関する。
【背景技術】
【０００２】
例えばＪＥＤＥＣ（Joint Electron Device Engineering Council ）によって策定されたＤＤＲ２（Double Data Rate 2）規格に準拠したメモリのインタフェースは、メモリのコントローラ側に終端回路を備えることが要求されている。
【０００３】
ＤＤＲ２インタフェースにおけるコントローラ側の終端回路は、コントローラ自身がデータ受信側となるときには活性化させ、データ送信側となるときには不活性とすることが求められている。また、伝送線路のインピーダンスは７５Ωとされているため、コントローラとメモリとを１：１接続とする場合には終端抵抗値を７５Ωとする一方、コントローラとメモリとを１：２接続とする場合に終端抵抗値を１５０Ωへ切り換えることができるようにする必要がある。更に、終端回路の構成はテブナン終端とすることが要求されている。
【０００４】
このような要件を充たし得る終端回路の構成例を図３に示す。
同図において、コントローラ１００においてメモリ２００へのデータ伝送線路の各々には、４本の抵抗１０１ａ、１０１ｂ、１０１ｃ、及び１０１ｄが配置されている。抵抗１０１ａ及び１０１ｃは並列接続されて伝送線路と電源線との間に備えられており、抵抗１０１ｂ及び１０１ｄは並列接続されて伝送線路とグランド線との間に備えられている。抵抗１０１ａ、１０１ｂ、１０１ｃ、及び１０１ｄの抵抗値はいずれも３００Ωである。従って、この回路はテブナン終端の構成であり、その終端抵抗値は７５Ωとなる。
【０００５】
ここで、この４本の抵抗１０１ａ、１０１ｂ、１０１ｃ、及び１０１ｄのうち、伝送線路と電源線との間の１本（例えば抵抗１０１ｃ）と、伝送線路とグランド線との間の１本（例えば抵抗１０１ｄ）とを伝送線路から切り離すと、その残り（例えば抵抗１０１ａ及び１０１ｂ）によりテブナン終端の構成が維持されたまま、その終端抵抗値が１５０Ωとなる。更に、４本の抵抗１０１ａ、１０１ｂ、１０１ｃ、及び１０１ｄの全てを伝送線路から切り離せば終端回路は不活性となる。
【０００６】
半導体装置において、図３に示した終端回路の半導体基板上での具体的構成例を図４に示す。同図において、伝送線路１０２と電源線１０３との間に備えられているＰチャネル型ＭＯＳトランジスタ１１１ａ及び１１１ｃがそれぞれ抵抗１０１ａ及び１０１ｃに相当し、伝送線路１０２とグランド線１０４との間に備えられているＮチャネル型ＭＯＳトランジスタ１１１ｂ及び１１１ｄがそれぞれ抵抗１０１ｂ及び１０１ｄに相当する。
【０００７】
なお、Ｐチャネル型ＭＯＳトランジスタ１１１ｅ及びＮチャネル型ＭＯＳトランジスタ１１１ｆは、Ｐチャネル型ＭＯＳトランジスタ１１１ａ及び１１１ｃ並びにＮチャネル型ＭＯＳトランジスタ１１１ｂ及び１１１ｄを伝送線路１０２と接続若しくは切断するためのものであり、これらを飽和領域で動作させたときのドレイン端子−ソース端子間の抵抗値（いわゆるオン抵抗）は充分に小さなものとなるように形成されている。
【０００８】
Ｐチャネル型ＭＯＳトランジスタ（以下、「Ｐ型トランジスタ」とも称することとする）１１１ａ及び１１１ｃは、ゲート端子の信号レベルをＬレベル（ローレベル）とするとオンになり、Ｎチャネル型ＭＯＳトランジスタ（以下、「Ｎ型トランジスタ」とも称することとする）１１１ｂ及び１１１ｄは、ゲート端子の信号レベルをＨレベル（ハイレベル）とするとオンになる。ここで、Ｐ型トランジスタ１１１ａ及び１１１ｃ並びにＮ型トランジスタ１１１ｂ及び１１１ｄは、オン抵抗がいずれも３００Ωとなるようにゲート幅が形成されている。従って、これらのトランジスタ１１１ａ、１１１ｂ、１１１ｃ、及び１１１ｄの各々のゲート端子の信号レベルを制御して全てをオンとするようにすれば、この回路はテブナン終端の構成であり、その終端抵抗値は７５Ωとなる。
【０００９】
ここで、Ｐ型トランジスタ１１１ａ及び１１１ｃのうちどちらか１本（例えばＰ型トランジスタ１１１ｃ）と、Ｎ型トランジスタ１１１ｂ及び１１１ｄのうちどちらか１本（例えばＮ型トランジスタ１１１ｄ）とのゲート端子の信号レベルを制御してオフとすれば、その残り（例えばＰ型トランジスタ１１１ａ及びＮ型トランジスタ１１１ｂ）によりテブナン終端の構成が維持されたまま、その終端抵抗値が１５０Ωとなる。更に、Ｐチャネル型ＭＯＳトランジスタ１１１ｅ及びＮチャネル型ＭＯＳトランジスタ１１１ｆの各々のゲート端子の信号レベルを制御して両者をオフとするようにすれば、終端回路は不活性となる。
【００１０】
この図４に示した終端回路は、トランジスタ１１１ａ、１１１ｂ、１１１ｃ、及び１１１ｄのオン抵抗を利用しているため、以下の問題を有している。
（１）Ｐ型トランジスタ１１１ａ及び１１１ｃは、そのゲート閾値電圧をＶthＰと表せば、伝送線路１０２の電位がＶthＰよりも低くなるとドレイン端子−ソース端子間における電圧変化ΔＶdsと電流変化ΔＩdsとの比例関係が悪化し、伝送線路１０２と電源線１０３との間の抵抗値が目的値よりも大きくなってしまう。
【００１１】
（２）Ｎ型トランジスタ１１１ｂ及び１１１ｄは、そのゲート閾値電圧をＶthＮと表し、オン動作時のゲート端子−ソース端子間電圧をＶgs（これはすなわち電源線１０３の電位ＶDDである）と表せば、伝送線路１０２の電位がＶgs−ＶthＮよりも高くなるとドレイン端子−ソース端子間における電圧変化ΔＶdsと電流変化ΔＩdsとの比例関係が悪化し、伝送線路１０２とグランド線１０４との間の抵抗値が目的値よりも大きくなってしまう。
【００１２】
この問題のため、伝送線路１０２から見た終端抵抗値が伝送信号により変化することとなり、伝送線路１０２の信号伝送品質の劣化を生じさせていた。
この問題に関し、例えば特許文献１には、終端抵抗として使用するトランジスタを非飽和領域で動作させると共に、トランジスタのゲート端子電圧を基準抵抗に基づいて制御して適正なオン抵抗を得ることにより、終端抵抗値のばらつきを抑制する技術が開示されている。
【特許文献１】特開２００２−３４４３００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上掲した特許文献１に開示されている技術では、トランジスタで適正なオン抵抗を得るためのゲート端子電圧を基準抵抗に基づいて生成するアナログ回路が必要になる。
また、例えばメモリのインタフェースにおける終端回路では伝送線路が多数のため抵抗の代用とするトランジスタも多数設けることとなるが、ゲート端子への配線のレイアウトを各トランジスタについて同様のものとすることはその他の回路との関係上容易なことではない場合が多い。このため、特許文献１に開示されている技術では、この配線レイアウトの違いによりゲート端子に供給する電圧がトランジスタ間で共通にならず、結果としてオン抵抗値がトランジスタ間で不揃いとなって伝送線路の整合が不十分になってしまうこともあり得る。
【００１４】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、終端抵抗としてトランジスタを使用する終端回路の整合特性を向上させることである。
【課題を解決するための手段】
【００１５】
本発明の態様のひとつである終端回路は、伝送線路を終端する回路であって、一対のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとが並列接続されて抵抗部を形成し、当該伝送線路と電源線との間、及び当該伝送線路とグランド線との間にそれぞれ当該抵抗部を備えてテブナン終端を形成していることを特徴とするものであり、この特徴によって前述した課題を解決する。
【００１６】
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの両者の抵抗特性を共に悪化状態とする伝送線路の電位の範囲はごく狭い範囲であるので、上述したようにしてこの両者を並列接続したものを終端抵抗として用いることにより、両者を並列接続して組み合わせることなく用いる場合に比べて伝送線路の信号伝送品質の劣化が抑制される。
【００１７】
なお、上述した本発明に係る終端回路において、上述の抵抗部を形成しているＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの各々のゲート閾値電圧の和が、上述の回路の電源電圧よりも低くなるように当該Ｐチャネル型ＭＯＳトランジスタ及び当該Ｎチャネル型ＭＯＳトランジスタが形成されていてもよい。
【００１８】
上記の式を満たすように抵抗部を形成すれば、伝送線路の信号レベルが取り得るどのような値であっても、並列接続されているＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとでオン時の抵抗特性が同時に悪化することがないので、伝送線路の信号レベルによる抵抗部の抵抗特性の変化が特に良好に抑制される。
【００１９】
また、前述した本発明に係る終端回路において、複数の抵抗部を更に並列に接続して前述の伝送線路と前述の電源線との間、及び当該伝送線路と前述のグランド線との間にそれぞれ設け、当該抵抗部の各々を個別に制御して当該抵抗部を構成している一対のＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのオン・オフの動作を切り換える制御手段を更に有するように構成してもよい。
【００２０】
この構成によれば、抵抗部の抵抗値の調整が可能となるので、伝送線路の整合をより適切に行うことができる。
なお、このとき、上述の複数の抵抗部の並列接続と抵抗素子との直列接続が上述の伝送線路と上述の電源線との間、及び当該伝送線路と上述のグランド線との間に設けられているようにしてもよい。
【００２１】
なお、このとき、抵抗素子として、例えばポリシリコン抵抗を用いることができる。
この構成によれば、抵抗部よりも抵抗特性の良好な抵抗素子が挿入されているので、伝送線路の信号レベルによる抵抗部の抵抗特性の変化が更に良好に抑制される。
【００２２】
また、前述の抵抗部を形成しているＭＯＳトランジスタのゲート幅が、他のいずれの抵抗部を形成しているものとも異なるように当該ＭＯＳトランジスタが形成されていてもよい。
【００２３】
この構成によれば、抵抗部の抵抗値の調整を、より広い範囲に渡って、若しくはより細かな調整ステップで行うことが可能となり、伝送線路の整合がより適切に行える。
なお、前述した本発明に係る終端回路が半導体基板上に形成されていることを特徴とする半導体装置も本発明に係るものであり、また、この半導体装置を備えたことを特徴とする電子機器も本発明に係るものである。
【発明の効果】
【００２４】
以上のように、本発明によれば、終端抵抗としてトランジスタを使用する終端回路の整合特性が向上するという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明を実施する終端回路の構成を示している。同図において、前述した図４に示したものと同一の線路には同一の符号を付している。
【００２６】
なお、本実施形態において、この終端回路は、半導体装置１における単一の半導体基板上に形成する。なお、この半導体装置１は例えばＣＰＵ（中央演算装置）であり、例えばコンピュータなどの電子機器２に設けられる。
【００２７】
図１に示した終端回路は、テブナン終端を形成している終端部１０と、終端回路の活性／不活性の切り替えの制御及び終端抵抗値の切り替えの制御を行う制御部４０とを備えて構成されている。
【００２８】
終端部１０は、伝送線路１０２の１線路毎に、第一終端部１０ａと第二終端部１０ｂとを備えている。以下、第一終端部１０ａの回路構成を説明するが、第一終端部１０ａと第二終端部１０ｂとは同一の回路構成である。
【００２９】
一対のＰ型トランジスタ１１ａとＮ型トランジスタ１１ｂとはドレイン端子−ソース端子間が並列接続されて抵抗部を形成する。制御部４０から個別に導かれている制御線４１ａはＰ型トランジスタ１１ａのゲート端子とインバータ２０ａの入力とに接続されている。このインバータ２０ａの出力はＮ型トランジスタ１１ｂのゲート端子に接続されている。従って、制御線４１ａの信号レベルがＬレベルとなると、Ｐ型トランジスタ１１ａのゲート端子はＬレベルとなり、Ｎ型トランジスタ１１ｂのゲート端子はインバータ２０ａの作用によってＨレベルとなるので、Ｐ型トランジスタ１１ａとＮ型トランジスタ１１ｂとが同時にオンとなる。
【００３０】
前述したように、Ｐ型トランジスタ１１ａは、伝送線路１０２の電位がゲート閾値電圧ＶthＰよりも低くなるとオン時の抵抗特性（ドレイン端子−ソース端子間における電圧変化ΔＶdsと電流変化ΔＩdsとの比例関係）が悪化する。また、Ｎ型トランジスタ１１ｂは、そのゲート閾値電圧をＶthＮと表し、オン動作時のゲート端子−ソース端子間電圧をＶgs（これはすなわち電源線１０３の電圧ＶDD）と表せば、伝送線路１０２の電位がＶgs−ＶthＮよりも高くなるとオン時の抵抗特性が悪化する。しかし、このようなＰ型トランジスタ１１ａとＮ型トランジスタ１１ｂとの両者の抵抗特性を共に悪化状態とする伝送線路１０２の電位の範囲はごく狭い範囲であるので、この両者を並列接続したものを終端抵抗として用いることにより、両者を並列接続して組み合わせることなく用いる場合に比べて伝送線路１０２の信号伝送品質の劣化が抑制される。
【００３１】
なお、抵抗部を構成する一対のＰ型トランジスタ１１ａのゲート閾値電圧ＶthＰとＮ型トランジスタ１１ｂのゲート閾値電圧ＶthＮとの関係が下記の式を満たすようにＰ型トランジスタ１１ａ及びＮ型トランジスタ１１ｂを形成すると、特に良好な伝送線路１０２の信号伝送品質を得ることができる。
【００３２】
ＶthＰ＜Ｖgs−ＶthＮ  ……………………（１）
上記の（１）式において、Ｖgsは、オン動作時のゲート端子−ソース端子間電圧（これはすなわち電源線１０３の電位ＶDDである）である。なお、伝送線路１０２の信号レベルは電源線１０３の電位ＶDD以下であるとする。
【００３３】
上記の式を満たすように抵抗部を形成すれば、伝送線路１０２の信号レベルが取り得るどのような値であっても、並列接続されているＰ型トランジスタ１１ａとＮ型トランジスタ１１ｂとでオン時の抵抗特性が同時に悪化することがないので、伝送線路１０２の信号レベルによる抵抗部の抵抗特性の変化が特に良好に抑制される。
【００３４】
（１）式を変形すると、下記の（２）式が得られる。
ＶthＰ＋ＶthＮ＜Ｖgs  ……………………（２）
つまり、（１）式を満たすためには、抵抗部を形成しているＰ型トランジスタ１１ａとＮ型トランジスタ１１ｂとの各々のゲート閾値電圧の和が、図１の回路の電源電圧よりも低くなるようにＰ型トランジスタ１１ａ及びＮ型ＭＯＳトランジスタ１１ｂを形成すればよいことが、この（２）式より分かる。
【００３５】
他の組のトランジスタ１２ａ、１２ｂ、…、１ｎａ、１ｎｂ及びインバータ２０ｂ、…、２０ｎも同様に接続されており、更に、これらの計ｎ組の抵抗部であるトランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂのドレイン端子−ソース端子間が並列接続されている。
【００３６】
一方、一対のＰ型トランジスタ１１ｃとＮ型トランジスタ１１ｄともドレイン端子−ソース端子間が並列接続されて抵抗部を形成する。制御部４０から個別に導かれている制御線４２ａはＮ型トランジスタ１１ｄのゲート端子とインバータ３０ａの入力とに接続されている。このインバータ３０ａの出力はＰ型トランジスタ１１ｃのゲート端子に接続されている。従って、制御線４２ａの信号レベルがＨレベルとなると、Ｎ型トランジスタ１１ｄのゲート端子はＨレベルとなり、Ｐ型トランジスタ１１ｃのゲート端子はインバータ３０ａの作用によってＬレベルとなるので、Ｐ型トランジスタ１１ｃとＮ型トランジスタ１１ｄとが同時にオンとなる。
【００３７】
他の組のトランジスタ１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄ及びインバータ３０ｂ、…、３０ｎも同様に接続されており、更に、これらの計ｎ組の抵抗部であるトランジスタ１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄのドレイン端子−ソース端子間が並列接続されている。
【００３８】
トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂの各ドレイン端子は電源線１０３と接続されており、それらの各ソース端子はポリシリコン抵抗３１を介して伝送線路１０２に接続されている。また、トランジスタ１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄの各ドレイン端子はポリシリコン抵抗３２を介して伝送線路１０２に接続されており、それらの各ソース端子はグランド線１０４と接続されている。
【００３９】
次に、終端部１０の各トランジスタのオン・オフの動作を切り換える制御部４０の回路構成について説明する。
電源線側抵抗精度調整制御信号線５１は、２入力であるＯＲ回路４１の入力の一方に各々接続されており、グランド線側抵抗精度調整制御信号線５２は、２入力であるＡＮＤ回路４２の入力の一方に各々接続されている。また、ＯＮ／ＯＦＦ信号線５３が、ＡＮＤ回路４２の各々の入力のもう一方とインバータ４３の入力とに接続されており、インバータ４３の出力はＯＲ回路４１の各々の入力のもう一方に接続されている。
【００４０】
従って、ＯＮ／ＯＦＦ信号線５３をＬレベルとすると、ＯＲ回路４１の出力はいずれも常にＨレベルとなり、ＡＮＤ回路４２の出力はいずれも常にＬレベルとなるので、トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂ、１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄはいずれも常にオフとなる。つまり、このとき、終端抵抗であるトランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂ、１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄのいずれもが伝送線路１０２から切り離される。更に、このとき、第一終端部１０ａと同様の回路構成である第二終端部１０ｂに設けられているこれらのトランジスタも同様に伝送線路１０２から切り離される。従って、このとき、図１の終端回路は伝送線路１０２に対して常に不活性となる。
【００４１】
なお、以下の説明においては、特に断らない限り、ＯＮ／ＯＦＦ信号線５３をＨレベルとしているものとする。
また、ＯＲ回路４１の出力は、２入力であるＯＲ回路４５の入力の一方に各々接続されており、ＡＮＤ回路４２の出力は、２入力であるＡＮＤ回路４６の入力の一方に各々接続されている。ここで、終端抵抗値選択信号線５４が、ＡＮＤ回路４６の各々の入力のもう一方とインバータ４４の入力とに接続されており、インバータ４４の出力はＯＲ回路４５の各々の入力のもう一方に接続されている。
【００４２】
従って、終端抵抗値選択信号線５４をＬレベルとすると、ＯＲ回路４５の出力はいずれも常にＨレベルとなり、ＡＮＤ回路４６の出力はいずれも常にＬレベルとなるので、終端部１０のうちの第二終端部１０ｂに設けられているトランジスタのいずれもが伝送線路１０２から切り離される。従って、このとき、第二終端部１０ｂは伝送線路１０２に対して常に不活性となり、第一終端部１０ａのみが伝送線路１０２に対して影響を及ぼすようになる。
【００４３】
なお、以下の説明においては、特に断らない限り、終端抵抗値選択信号線５４をＨレベルとしているものとする。
電源線側抵抗精度調整制御信号線５１のうちの幾つかの信号レベルをＬレベルとすると、計ｎ組のトランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂのうちＯＲ回路４１を介してその電源線側抵抗精度調整制御信号線５１と接続されているものがオンとなる。ここで、抵抗部であるトランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂは並列接続されているので、これらのうち電源線側抵抗精度調整制御信号線５１によってオンにされたもののオン抵抗の並列合成抵抗と、ポリシリコン抵抗との直列合成抵抗が伝送線路１０２と電源線１０３との間に接続されていることになる。つまりこの直列合成抵抗は図４における抵抗１０１ａと見ることができる。
【００４４】
同様に、グランド側抵抗精度調整制御信号線５２のうちの幾つかの信号レベルをＨレベルとすると、計ｎ組のトランジスタ１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄのうちＡＮＤ回路４２を介してそのグランド側抵抗精度調整制御信号線５２と接続されているものがオンとなる。ここで、抵抗部であるトランジスタ１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄは並列接続されているので、これらのうちグランド側抵抗精度調整制御信号線５２によってオンにされたもののオン抵抗の並列合成抵抗と、ポリシリコン抵抗との直列合成抵抗が伝送線路１０２とグランド線１０４との間に接続されていることになる。つまりこの直列合成抵抗は図４における抵抗１０１ｂと見ることができる。
【００４５】
このように、第一終端部１０ａを図４における抵抗１０１ａ及び１０１ｂと見ることができるので、第一終端部１０ａと同様の構成を有する第二終端部１０ｂを図４における抵抗１０１ｃ及び１０１ｄと見ることができることは明らかである。すなわち、図１における終端部１０は、図４と同様のテブナン終端の抵抗終端回路を構成しているのである。
【００４６】
ここで、前述したように、終端抵抗値選択信号線５４をＬレベルに切り換えることで第二終端部１０ｂを伝送線路１０２に対して不活性とすることができるので、この図１の終端回路はテブナン終端の構成を維持したまま終端抵抗値を切り換えることができる。また、ＯＮ／ＯＦＦ信号線５３をＬレベルに切り換えることで図１の終端回路を伝送線路１０２に対して不活性とすることもできる。
【００４７】
更に、電源線側抵抗精度調整制御信号線５１及びグランド側抵抗精度調整制御信号線５２の各々の信号レベルを切り換えて、オンにするトランジスタの組の選択を切り換える、すなわち抵抗部の組み合わせを切り換えることにより、テブナン終端を構成する各抵抗の値の調整を行うことができる。
【００４８】
なお、図１の回路において、ポリシリコン抵抗３１若しくは３２を削除して短絡する構成、すなわち、トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂの並列接続を伝送線路１０２と電源線１０３との間に直接接続する構成、若しくはトランジスタ１１ｃ、１１ｄ、１２ｃ、１２ｄ、…、１ｎｃ、１ｎｄの並列接続を伝送線路１０２とグランド線１０４との間に直接接続する構成としてもよい。但し、トランジスタのオン抵抗を利用するよりもポリシリコン抵抗のような純粋な抵抗素子の方が良好な抵抗特性が得られるので、ポリシリコン抵抗３１及び３２を用いる図１の構成の方が、良好な信号伝送品質を伝送線路１０２に提供することができる。
【００４９】
ところで、図１において、トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂ、…、１ｎａ、１ｎｂの各並列接続の傍らには「Ｗ＝１」、「Ｗ＝２」、…、「Ｗ＝ｎ」の各々異なる文字が付されている。これは、抵抗部を構成している各組の一対のトランジスタのゲート幅の相対値を示している。従って、図１においては、抵抗部を構成している各組の一対のトランジスタのゲート幅は、自分自身を除く他の抵抗部を構成しているいずれの組のもののゲート幅とも異なるものとなっている。
【００５０】
ここで図２について説明する。同図はゲート幅の異なるＭＯＳトランジスタの構造を示している。図２において、（１）はゲート幅がｗであるトランジスタの構造を示しており、（２）はゲート幅が２ｗ（（１）のものの２倍のゲート幅）であるトランジスタの構造を示している。
【００５１】
一般に、ＭＯＳトランジスタのオン抵抗値はゲート幅に反比例する。従って、図２において、（１）に示したトランジスタは（２）に示したものの２倍のオン抵抗値を呈する。
つまり、図１のように、抵抗部であるトランジスタの各組のゲート幅を異ならせておくことにより、電源線側抵抗精度調整制御信号線５１及びグランド側抵抗精度調整制御信号線５２の各々の信号レベルを切り換えることで行われるテブナン終端を構成する各抵抗の値の調整を、同一のゲート幅とする場合よりもより広い範囲に渡って、若しくはより細かな調整ステップで、行うことが可能となる。
【００５２】
その他、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明を実施する終端回路の構成を示す図である。
【図２】ゲート幅の異なるＭＯＳトランジスタの構造を示す模式図である。
【図３】終端回路の構成例を示す図である。
【図４】図３に示した終端回路の半導体基板上での具体的構成例を示す図である。
【符号の説明】
【００５４】
１  半導体装置
２  電子機器
１０  終端部
１０ａ  第一終端部
１０ｂ  第二終端部
１１ａ、１２ａ、１ｎａ、１１ｃ、１２ｃ、１ｎｃ、１１１ａ、１１１ｃ、１１１ｅ  Ｐチャネル型ＭＯＳトランジスタ
１１ｂ、１２ｂ、１ｎｂ、１１ｄ、１２ｄ、１ｎｄ、１１１ｂ、１１１ｄ、１１１ｆ  Ｎチャネル型ＭＯＳトランジスタ
２０ａ、２０ｂ、２０ｎ、３０ａ、３０ｂ、３０ｎ、４３、４４  インバータ
３１、３２  ポリシリコン抵抗
４０  制御部
４１、４５  ＯＲ回路
４１ａ、４２ａ  制御線
４２、４６  ＡＮＤ回路
５１  電源線側抵抗精度調整制御信号線
５２  グランド線側抵抗精度調整制御信号線
５３  ＯＮ／ＯＦＦ信号線
５４  終端抵抗値選択信号線
１００  コントローラ
１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ  抵抗
１０２  伝送線路
１０３  電源線
１０４  グランド線
２００  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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