(57)【要約】【課題】被試験デバイスの出力信号を格納した複数のメモリから、出力信号に対して演算処理を行う複数の演算部までの信号伝送効率を向上させる。【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスの出力ピンに接続され、対応する出力ピンが出力する出力信号を格納する複数のメモリと、複数のメモリに対応して設けられた複数の演算部と、複数の演算部及び複数のメモリが接続されるバス配線と、バス配線上において、それぞれの演算部の間に設けられた複数のスイッチと、複数のスイッチを制御することにより、バス配線を複数の分割バス配線に分割するか否かを切り替えるスイッチ制御部とを備える試験装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの出力ピンに接続され、対応する前記出力ピンが出力する出力信号を格納する複数のメモリと、
前記複数のメモリに対応して設けられた複数の演算部と、
前記複数の演算部及び前記複数のメモリが接続されるバス配線と、
前記バス配線上において、それぞれの前記演算部の間に設けられた複数のスイッチと、
前記複数のスイッチを制御することにより、前記バス配線を複数の分割バス配線に分割するか否かを切り替えるスイッチ制御部と
を備える試験装置。
【請求項２】
それぞれの前記演算部は、
自己が接続されている前記分割バス配線を、他の前記演算部が使用しているか否かを検出する配線使用検出部と、
前記配線使用検出部が、当該分割バス配線を他の前記演算部が使用していないと判断した場合に、当該分割バス配線に接続されている前記メモリとの間で信号の授受を行う入出力部と
を有する請求項１に記載の試験装置。
【請求項３】
前記配線使用検出部は、当該分割バス配線に接続されている他の前記演算部が、予め定められた期間、当該分割バス配線を使用していないことを検出した場合に、前記スイッチ制御部が前記複数のスイッチの少なくとも一つの接続状態を切り替えるまで、他の前記演算部は当該分割バス配線を使用していないと判断する
請求項２に記載の試験装置。
【請求項４】
前記試験装置は、複数の前記被試験デバイスを試験し、
前記スイッチ制御部は、前記被試験デバイス毎に、前記バス配線を分割する
請求項１に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路等の被試験デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する試験装置において、被試験デバイスが出力する出力信号を格納する複数のメモリを、並列に備えるものが知られている。当該メモリは、例えばＣＣＤ等の複数のイメージセンサが出力する画像データを格納する。試験装置は、当該メモリが格納した画像データに基づいて、イメージセンサの良否を判定する。従来の試験装置は、複数のメモリに対応して、複数の演算装置を備える。複数のメモリ及び複数の演算装置は、バスを介してそれぞれ接続される。
【０００３】
関連する特許文献等は、現在認識していないので、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、複数のメモリ及び複数の演算装置が、単一のバスに接続されている場合、当該バスを同時に使用できるのは、一組のメモリ及び演算装置である。複数の演算装置は、例えば時分割により当該バスを使用するので、処理速度が遅いものであった。このため、被試験デバイスの試験を効率よく行うことができなかった。
【０００５】
このため本発明は、上述した課題を解決することのできる試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの出力ピンに接続され、対応する出力ピンが出力する出力信号を格納する複数のメモリと、複数のメモリに対応して設けられた複数の演算部と、複数の演算部及び複数のメモリが接続されるバス配線と、バス配線上において、それぞれの演算部の間に設けられた複数のスイッチと、複数のスイッチを制御することにより、バス配線を複数の分割バス配線に分割するか否かを切り替えるスイッチ制御部とを備える試験装置を提供する。
【０００７】
それぞれの演算部は、自己が接続されている分割バス配線を、他の演算部が使用しているか否かを検出する配線使用検出部と、配線使用検出部が、当該分割バス配線を他の演算部が使用していないと判断した場合に、当該分割バス配線に接続されているメモリとの間で信号の授受を行う入出力部とを有してよい。
【０００８】
配線使用検出部は、当該分割バス配線に接続されている他の演算部が、予め定められた期間、当該分割バス配線を使用していないことを検出した場合に、スイッチ制御部が複数のスイッチの少なくとも一つの接続状態を切り替えるまで、他の演算部は当該分割バス配線を使用していないと判断してよい。試験装置は、複数の被試験デバイスを試験し、スイッチ制御部は、被試験デバイス毎に、前記バス配線を分割してよい。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、被試験デバイス（ＤＵＴ）を試験する装置であって、複数のメモリ（１０−１〜１０−４、以下１０と総称する）、バス配線２０、複数のスイッチ（１４−１〜１４−４、以下１４と総称する）、複数の演算部（１６−１〜１６−２、以下１６と総称する）、統括制御部１８、及びスイッチ制御部１２を備える。
【００１２】
複数のメモリ１０は並列に設けられ、それぞれ被試験デバイスの出力ピンに接続され、対応する出力ピンが出力する出力信号を受け取る。被試験デバイスは、例えばＣＣＤ等のイメージセンサであり、それぞれのメモリ１０は、対応する出力ピンが出力する画像データを格納する。
【００１３】
複数の演算部１６は、複数のメモリ１０と対応して並列に設けられる。複数の演算部１６及び複数のメモリ１０は、バス配線２０に接続される。バス配線２０は、演算部１６及びメモリ１０との間で信号の授受を行う。演算部１６は、メモリ１０が格納した画像データに対して所定の演算処理を行い、統括制御部１８に出力する。統括制御部１８は、演算部１６から受け取ったデータに基づいて、被試験デバイスの良否を判定する。
【００１４】
複数のスイッチ１４は、バス配線２０上において、それぞれの演算部１６の間に設けられ、それぞれのスイッチ１４が設けられたバス配線２０の位置において、データを伝送するか否かを切り替える。スイッチ１４は、図１に示すように、演算部１６一つ毎に設けられてよく、また所定個数の演算部１６毎に設けられてもよい。スイッチ制御部１２は、複数のスイッチ１４を制御することにより、バス配線２０を複数の分割バス配線に分割するか否かを切り替える。
【００１５】
例えば、演算部１６−１が、メモリ１０−１以外のメモリ１０にはアクセスしない場合、スイッチ制御部１２は、スイッチ１４−１を開放し、他のスイッチ１４を短絡し、バス配線２０をスイッチ１４−１において分割する。これにより、演算部１６−１は、メモリ１０−１に対して所望のタイミングでアクセスすることができる。また、演算部１６−２〜１６−４は、メモリ１０−２〜１０−４に対して、時分割でアクセスする。
【００１６】
このように、それぞれの演算部１６が、所定のメモリ１０以外のメモリ１０にアクセスしない場合、当該演算部１６と当該他のメモリ１０とを切り離すように、バス配線２０を分割することにより、メモリ１０から演算部１６に対するデータ転送の効率を向上することができる。
【００１７】
図２は、試験装置１００の動作の一例を示す図である。本例における試験装置１００は、２つの被試験デバイス２００−１及び２００−２を試験する。それぞれの被試験デバイス２００は、２つのメモリ１０に信号を出力する。
【００１８】
スイッチ制御部１２は、被試験デバイス２００毎に、バス配線２０を分割する。つまり、異なる被試験デバイス２００に接続されるメモリ１０の間を切り離すように、バス配線２０を分割する。本例においては、メモリ１０−１及びメモリ１０−２が被試験デバイス２００−１に接続され、メモリ１０−３及びメモリ１０−４が被試験デバイス２００−２に接続される。この場合、スイッチ制御部１２は、メモリ１０−１とメモリ１０−２との間のスイッチ１４−１、及びメモリ１０−３とメモリ１０−４との間のスイッチ１４−３を短絡する。また、スイッチ制御部１２は、メモリ１０−２とメモリ１０−３との間のスイッチ１４−２を開放する。
【００１９】
また、統括制御部１８は、それぞれの分割バス配線に接続された演算部１６のうち、ひとつの演算部１６に、当該分割バス配線に接続された複数のメモリ１０が格納した画像データの演算処理を行わせてよい。このように、それぞれの被試験デバイス２００毎にバス配線２０を分割することにより、それぞれの分割バス配線を時分割で使用する必要がなく、それぞれの被試験デバイス２００が出力するそれぞれの画像データを、バス配線２０の伝送速度で演算部１６に伝送することができる。このため、それぞれの被試験デバイス２００を効率よく試験することができる。
【００２０】
図３は、演算部１６の構成の一例を示す図である。演算部１６は、入出力部２２、配線使用検出部２４、及び演算回路２６を有する。演算回路２６は、例えば与えられる画像データを演算処理する回路である。また、入出力部２２は、演算回路２６とバス配線２０との間に設けられ、信号の授受を行う。配線使用検出部２４は、当該演算部１６が接続されている分割配線を、他の演算部１６が使用しているか否かを検出する。入出力部２２は、配線使用検出部２４が当該分割バス配線を他の演算部１６が使用していないと判断した場合に、当該分割バス配線に接続されているメモリ１０との間で、信号の授受を行う。
【００２１】
また、分割バス配線に複数の演算部１６が接続されている場合であっても、演算部１６における演算速度が、バス配線２０におけるデータ伝送速度より十分速い場合には、当該分割バス配線に接続されている複数のメモリ１０が格納したそれぞれのデータについて、ひとつの演算部１６で演算処理を行うことができる。この場合、統括制御部１８は、ひとつの演算部１６に演算処理を行わせる。
【００２２】
この場合、被試験デバイス２００の試験が終了するまで、他の演算部１６は演算処理を行わないので、配線使用検出部２４は、当該分割バス配線に接続されている他の演算部１６が、予め定められた期間、当該分割バス配線を使用していないことを検出した場合に、スイッチ制御部１２が複数のスイッチ１４の少なくとも一つの接続状態を切り替えるまで、他の演算部１６は当該分割バス配線を使用していないと判断してよい。スイッチ制御部１２は、それぞれの被試験デバイス２００の試験が終了した場合に、次の被試験デバイス２００の試験を行うべく、スイッチ１４の接続状態を切り替える。つまり、スイッチ１４の制御状態を検出することにより、当該被試験デバイス２００の試験が終了したこと検出することができる。
【００２３】
図４は、バス配線２０、及びスイッチ１４の構成の一例を示す図である。本例におけるバス配線２０は、それぞれ信号伝送の方向が異なる配線３２及び配線３４を有する。配線３２は、スイッチ１４−１からスイッチ１４−２の方向に信号を伝送し、配線３４は、スイッチ１４−２からスイッチ１４−１の方向に信号を伝送する。
【００２４】
スイッチ１４は、配線３２上に設けられた論理積回路３０−１、及び配線３４上に設けられた論理積回路３０−２を有する。論理積回路３０−１は、配線３２を伝送する信号と、スイッチ制御部１２から与えられる制御信号との論理積を出力する。また、論理積回路３０−２は、配線３４を伝送する信号と、スイッチ制御部１２から与えられる制御信号との論理積を出力する。スイッチ制御部１２は、スイッチ１４を開放する場合に、Ｌ論理の制御信号を出力し、スイッチ１４を短絡する場合に、Ｈ論理の制御信号を出力する。
【００２５】
また、バス配線２０は、それぞれの演算部１６に対して、論理和回路２８−２、２８−４、２８−６を有する。論理和回路２８−２は、配線３２上に設けられ、演算部１６が出力する信号を、配線３２上を伝送する信号に重畳する。また、論理和回路２８−４は、配線３４上に設けられ、演算部１６が出力する信号を、配線３４上を伝送する信号に重畳する。論理和回路２８−６は、配線３２及び配線３４を伝送する信号の論理和を、演算部１６−２に出力する。
【００２６】
また、バス配線２０は、それぞれのメモリ１０に対して、論理和回路２８−１、論理和回路２８−３、論理和回路２８−５を有する。論理和回路２８−２は、配線３２上に設けられ、メモリ１０が出力する信号を、配線３２上を伝送する信号に重畳する。また、論理和回路２８−５は、配線３４上に設けられ、メモリ１０が出力する信号を、配線３４上を伝送する信号に重畳する。論理和回路２８−１は、配線３２及び配線３４を伝送する信号の論理和を、メモリ１０に出力する。
【００２７】
このような構成により、バス配線２０上に複数のスイッチ１４を容易に設けることができる。また、バス配線２０は、配線３２及び配線３４上に、所定の間隔で設けられたフリップフロップを更に有してもよい。例えば、それぞれのスイッチ１４毎に、フリップフロップを配線３２及び配線３４のそれぞれに設けてよい。それぞれのフリップフロップには、予め定められた周波数の動作クロックが与えられる。このような構成により、バス配線２０における伝送遅延による、伝送信号の位相ずれを低減することができる。
【００２８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００２９】
以上から明らかなように、本発明によれば、試験装置の動作に応じて任意にバス配線を分割して使用することができるので、メモリが格納した信号を伝送する効率を向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】試験装置１００の動作の一例を示す図である。
【図３】演算部１６の構成の一例を示す図である。
【図４】バス配線２０、及びスイッチ１４の構成の一例を示す図である。
【符号の説明】
【００３１】
１０・・・メモリ、１２・・・スイッチ制御部、１４・・・スイッチ、１６・・・演算部、１８・・・統括制御部、２０・・・バス配線、２２・・・入出力部、２４・・・配線使用検出部、２６・・・演算回路、２８・・・論理和回路、３０・・・論理積回路、３２・・・配線、３４・・・配線、１００・・・試験装置、２００・・・被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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