(57)【要約】【課題】本発明は、端子にアクセスすることなく端子間のリーク不良を確実に検出することが可能な半導体装置を提供することを目的とする。【解決手段】半導体装置は、複数の信号端子と、第１の電源端子と、第２の電源端子と、複数の信号端子と第１の電源端子とに結合される内部回路と、複数の信号端子のそれぞれと第２の電源端子との間に結合される複数の第１のトランジスタと、複数の信号端子のそれぞれとグラウンド電位との間に結合される複数の第２のトランジスタを含み、内部回路はテスト動作時において複数の第１のトランジスタを交互に導通及び非導通とするとともに複数の第２のトランジスタを交互に非導通及び導通とするよう構成されることを特徴とする。【選択図】図３
2006177911.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号端子と、
第１の電源端子と、
第２の電源端子と、
該複数の信号端子と該第１の電源端子とに結合される内部回路と、
該複数の信号端子のそれぞれと該第２の電源端子との間に結合される複数の第１のトランジスタと、
該複数の信号端子のそれぞれとグラウンド電位との間に結合される複数の第２のトランジスタ
を含み、該内部回路はテスト動作時において該複数の第１のトランジスタを交互に導通及び非導通とするとともに該複数の第２のトランジスタを交互に非導通及び導通とし、該複数の信号端子のそれぞれにおいて対応する前記第１及び第２のトランジスタの一方を導通にするとき他方は非導通とするよう構成されることを特徴とする半導体装置。
【請求項２】
該複数の信号端子は該内部回路が通常動作時において信号を半導体装置の外部に出力する端子であり、該内部回路は通常動作時において該複数の第１のトランジスタ及び該複数の第２のトランジスタの導通又は非導通を制御することで該信号の信号レベルを設定するよう構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
該複数の信号端子のそれぞれと前記第１の電源端子に接続された信号出力電源電位との間に結合される複数の第３のトランジスタを更に含み、該複数の信号端子は該内部回路が通常動作時において信号を半導体装置の外部に出力する端子であり、該内部回路は通常動作時において該複数の第３のトランジスタ及び該複数の第２のトランジスタの導通又は非導通を制御することで該信号の信号レベルを設定するよう構成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
該複数の第１のトランジスタ及び該複数の第２のトランジスタは該テスト動作時以外はともに非導通状態に固定されＥＳＤ保護機能を提供することを特徴とする請求項１記載の半導体装置。
【請求項５】
該内部回路の制御信号出力と該複数の第１のトランジスタ及び該複数の第２のトランジスタのゲート端との間に結合され、該テスト動作時において該制御信号出力に応じて該複数の第１のトランジスタを交互に導通及び非導通とするとともに該複数の第２のトランジスタを交互に非導通及び導通とする回路を更に含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
該第２の電源端子は該複数の第１のトランジスタにのみ接続されることを特徴とする請求項１記載の半導体装置。
【請求項７】
第１のチップと、
第２のチップと、
該第１のチップ及び第２のチップを内包するパッケージ
を含み、該第１のチップは
該第２のチップに接続される複数の信号端子と、
該パッケージ外部に接続される第１の電源端子と、
該パッケージ外部に接続される第２の電源端子と、
該複数の信号端子と該第１の電源端子とに結合される内部回路と、
該複数の信号端子のそれぞれと該第２の電源端子との間に結合される複数の第１のトランジスタと、
該複数の信号端子のそれぞれとグラウンド電位との間に結合される複数の第２のトランジスタ
を含み、該内部回路はテスト動作時において該複数の第１のトランジスタを交互に導通及び非導通とするとともに該複数の第２のトランジスタを交互に非導通及び導通とし、該複数の信号端子のそれぞれにおいて対応する前記第１及び第２のトランジスタの一方を導通にするとき他方は非導通とするよう構成されることを特徴とする半導体装置。
【請求項８】
該複数の信号端子は該内部回路が通常動作時において信号を該第２のチップに出力する端子であり、該内部回路は通常動作時において該複数の第１のトランジスタ及び該複数の第２のトランジスタの導通又は非導通を制御することで該信号の信号レベルを設定するよう構成されることを特徴とする請求項７記載の半導体装置。
【請求項９】
該第１のチップは該複数の信号端子のそれぞれと信号出力電源電位との間に結合される複数の第３のトランジスタを更に含み、該複数の信号端子は該内部回路が通常動作時において信号を該第２のチップに出力する端子であり、該内部回路は通常動作時において該複数の第３のトランジスタ及び該複数の第２のトランジスタの導通又は非導通を制御することで該信号の信号レベルを設定するよう構成されることを特徴とする請求項７記載の半導体装置。
【請求項１０】
該複数の信号端子は該パッケージの外部に接続されていないことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、詳しくはテスト機能を備えた半導体装置に関する。
【背景技術】
【０００２】
ＳｉＰ（System-In-Package）は、単一のパッケージ内に複数のＬＳＩ（Large Scale Integrated Circuit）チップを搭載し、それらＬＳＩチップを相互に接続した構成となっている。図1は、ＳｉＰの構成の一例を示す図である。図１において、（ａ）はＳｉＰの側面図であり、（ｂ）はＳｉＰの平面図である。ＳｉＰは、第１のチップ１０及び第２のチップ１１がパッケージ１２の内部に封止された構成となっている。このような構成により、高機能で小型の半導体装置を提供することが可能となる。
【０００３】
図１（ｂ）に示されるＳｉＰにおいて、第１のチップ１０及び第２のチップ１１は、内包端子１３及び外部接続端子１４を有する。内包端子１３は、第１のチップ１０と第２のチップ１１との間を接続するための端子であり、パッケージ１２の内部に封止されており外部からアクセスすることはできない。外部接続端子１４は、パッケージ１２の外部に接続され、第１のチップ１０及び第２のチップ１１をパッケージ１２の外部からアクセス可能にする端子である。
【０００４】
通常、ＬＳＩ出荷時の試験において、ＬＳＩの端子間でリーク不良が発生していないことを確認する必要がある。これは、検査対象の隣接端子間に電圧を印加し、端子間に流れる電流量を測定することで、端子間にリーク電流が流れるか否か即ちリーク不良が発生しているか否かを検査する。
【０００５】
図１に示されるようなＳｉＰの場合、パッケージ内のチップ間で接続され外部との信号のやり取りが不要な端子（内包端子１３）については、パッケージ外部からアクセスできないので、端子間のリーク電流を測定できないという問題がある。このような端子に対してリーク不良検査を実行するためには、本来は外部に接続する必要のないこれらの端子を外部に出すか、或いは端子に外部からアクセスすることなく端子間リーク電流を測定できる方法が必要となる。
【０００６】
端子に外部からアクセスすることなくリーク不良を検出する方法としては、各端子の出力が交互にＨＩＧＨ及びＬＯＷとなるように設定し、そのときのＬＳＩ内部に流れる電源電流を監視する方法が考えられる。図２は、内包端子のリーク不良検出方法を説明するための図である。図２において、第１のチップ１０及び第２のチップ１１は、それぞれ内部回路２０及び２１を含む。内部回路２０及び２１は内包端子１３を介して互いに接続され、内部回路２０から出力バッファ２２を介して信号が内部回路２１に送出される。
【０００７】
図２において、端子間ショート不良Ａにより、２つの隣接する端子間が接続されている。一方の端子をＨＩＧＨに設定し他方の端子をＬＯＷに設定することで、端子間ショート不良Ａを介してリーク電流ｉ２が流れる。パッケージ１２外部から電源端子２３を介して供給する電源電圧ＶＤＤを監視することで、リーク電流ｉ２による増分を検知し、端子間のショートを検出することができる。
【０００８】
またマルチチップ基板上のすべてのベアチップに対し個別に電源を供給する供給手段を設け、複数のベアチップのうちで被試験ベアチップのみに対して電源供給を行い、その他のベアチップに対しては電源供給を行わない検査手順が、特許文献１に示される。
【特許文献１】特開２０００−１１１６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２に示すように電源電流を監視することによりリーク不良を検査する方法では、内部回路で消費される電流ｉ１とリーク電流ｉ２とが重ね合わせて測定される。一般にリーク不良は、端子間が完全に短絡してしまうのではなく、高抵抗で端子間が接続される場合が多い。この場合、リーク電流ｉ２は、内部回路による消費電流ｉ１と比較して小さな電流量となる。従って全体の消費電流を監視している状態で、リークにより電流消費が増えた場合、この電流消費の増加がリークに起因するのか、内部回路の消費電流の変動に起因するのかを区別することが難しいという問題がある。
【００１０】
以上を鑑みて本発明は、端子にアクセスすることなく端子間のリーク不良を確実に検出することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、複数の信号端子と、第１の電源端子と、第２の電源端子と、該複数の信号端子と該第１の電源端子とに結合される内部回路と、該複数の信号端子のそれぞれと該第２の電源端子との間に結合される複数の第１のトランジスタと、該複数の信号端子のそれぞれとグラウンド電位との間に結合される複数の第２のトランジスタを含み、該内部回路はテスト動作時において該複数の第１のトランジスタを交互に導通及び非導通とするとともに該複数の第２のトランジスタを交互に非導通及び導通とするよう構成されることを特徴とする。
【発明の効果】
【００１２】
本発明の少なくとも１つの実施例によれば、第２の電源端子からの電源を供給される第１のトランジスタ及びグラウンドに結合される第２のトランジスタを交互に導通と非導通とに設定することで、複数の信号端子を交互にＨＩＧＨ及びＬＯＷに設定する。第２の電源端子は、内部回路を駆動するための第１の電源端子とは独立している。これにより、端子間ショート不良が存在しない場合には、第２の電源端子を通して流れる電流量は殆んどゼロに近い。従って、第２の電源端子を通して流れる電流を検出することで、リーク電流が存在する場合には、これが端子間リーク不良に起因するものであることを確実に判断することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図３は、本発明による半導体装置の第１の実施例の構成の一例を示す回路図である。図３の半導体装置はＳｉＰであり、第１のチップ３１及び第２のチップ３２がパッケージ３３の内部に設けられている。
【００１５】
第２のチップ３２は、内部回路３４及び複数の内包端子３５を含む。内包端子３５は第１のチップ３１と接続されている。
【００１６】
第１のチップ３１は、内部回路４１、複数の内包端子４２、外部から電源電圧ＶＤＤを供給される電源端子４３、外部から電源電圧ＶＤＤＬＫを供給される電源端子４４、内包端子４２に接続される複数の入力バッファ４５、ＮＡＮＤ回路４６−１乃至４６−４、２入力の一方が負論理入力であるＡＮＤ回路４７−１乃至４７−４、ＰＭＯＳトランジスタ４８−１乃至４８−４、及びＮＭＯＳトランジスタ４９−１乃至４９−４を含む。図３の例では、４つの内包端子４２及びそれに対応する回路構成が示されているが、この数は単なる例示であり、他の任意の数であって構わない。
【００１７】
内包端子４２は入力端子であり、第２のチップ３２から供給された信号が入力バッファ４５を介して内部回路４１に入力信号ＩＮ１乃至ＩＮ４として供給される。ＰＭＯＳトランジスタ４８−１乃至４８−４及びＮＭＯＳトランジスタ４９−１乃至４９−４は、テスト時に内包端子４２をＨＩＧＨ又はＬＯＷに設定するためのものである。内部回路４１が、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを設定することで、ＮＡＮＤ回路４６−１乃至４６−４及びＡＮＤ回路４７−１乃至４７−４を介して、上記トランジスタの導通・非導通を制御する。
【００１８】
通常動作時には、テストイネーブル信号ＴｅｓｔＥＮはＬＯＷに設定される。従って、ＮＡＮＤ回路４６−１乃至４６−４の出力はＨＩＧＨとなり、ＰＭＯＳトランジスタ４８−１乃至４８−４は非導通となる。またＡＮＤ回路４７−１乃至４７−４の出力はＬＯＷとなり、ＮＭＯＳトランジスタ４９−１乃至４９−４は非導通となる。即ち通常動作時には、内包端子４２に入力された信号がそのまま入力バッファ４５を介して内部回路４１に供給される。
【００１９】
テスト動作時には、テストイネーブル信号ＴｅｓｔＥＮはＨＩＧＨに設定される。奇数番目の端子をプラス側としてテストする場合には、更に奇数テスト信号ＴｅｓｔＯｄｄをＨＩＧＨ、偶数テスト信号ＴｅｓｔＥｖｅｎをＬＯＷに設定する。これにより図３に示されるように、ＮＡＮＤ回路４６−１乃至４６−４の出力は、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定され、ＡＮＤ回路４７−１乃至４７−４の出力は、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定に設定される。この結果、ＰＭＯＳトランジスタ４８−１乃至４８−４は導通、非導通、導通、及び非導通となり、ＮＭＯＳトランジスタ４９−１乃至４９−４は非導通、導通、非導通、及び導通となる。即ち、複数の内包端子４２は交互にＨＩＧＨ及びＬＯＷに設定される。
【００２０】
この場合、図３に示すように１番目の内包端子４２（内包端子１）と２番目の内包端子４２（内包端子２）との間に端子間ショート不良Ａが存在すると、導通状態のＰＭＯＳトランジスタ４８−１、端子間ショート不良Ａ、及び導通状態のＮＭＯＳトランジスタ４９−２を介して、電源電圧ＶＤＤＬＫからグラウンドにリーク電流が流れる。電源電圧ＶＤＤＬＫを供給する電源端子４４は、内部回路４１等を駆動するための電源電圧ＶＤＤの電源端子４３とは独立している。これにより、端子間ショート不良Ａが存在しない場合には、電源電圧ＶＤＤＬＫに対して流れる電流量は殆んどゼロに近い。従って、電源電圧ＶＤＤＬＫに対して流れる電流を検出することで、リーク電流が存在する場合には、これが端子間リーク不良に起因するものであることを確実に判断することができる。
【００２１】
なお偶数番目の端子をプラス側としてテストする場合には、偶数テスト信号ＴｅｓｔＥｖｅｎをＨＩＧＨ、奇数テスト信号ＴｅｓｔＯｄｄをＬＯＷに設定する。これによりＮＡＮＤ回路４６−１乃至４６−４の出力は、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定され、ＡＮＤ回路４７−１乃至４７−４の出力は、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定される。この結果、ＰＭＯＳトランジスタ４８−１乃至４８−４は非導通、導通、非導通、及び導通となり、ＮＭＯＳトランジスタ４９−１乃至４９−４は導通、非導通、導通、及び非導通となる。即ち、複数の内包端子４２は交互にＬＯＷ及びＨＩＧＨに設定される。
【００２２】
この場合も同様に、端子間ショート不良Ａが存在すると、導通状態のＰＭＯＳトランジスタ、端子間ショート不良Ａ、及び導通状態のＮＭＯＳトランジスタを介して、電源電圧ＶＤＤＬＫからグラウンドにリーク電流が流れる。従って、電源電圧ＶＤＤＬＫに対して流れる電流を検出することで、リーク電流が存在する場合には、これが端子間リーク不良に起因するものであることを確実に判断することができる。
【００２３】
図４は、本発明による半導体装置の第２の実施例の構成の一例を示す回路図である。図４の半導体装置はＳｉＰであり、第１のチップ５１及び第２のチップ５２がパッケージ５３の内部に設けられている。
【００２４】
第２のチップ５２は、内部回路５４及び複数の内包端子５５を含む。内包端子５５は第１のチップ５１と接続されている。
【００２５】
第１のチップ５１は、内部回路６１、複数の内包端子６２、外部から電源電圧ＶＤＤを供給される電源端子６３、外部から電源電圧ＶＤＤＬＫを供給される電源端子６４、２入力の一方が負論理入力である複数のＡＮＤ回路６５、ＯＲ回路６６−１乃至６６−４、ＯＲ回路６７−１乃至６７−４、ＮＡＮＤ回路６８−１乃至６８−４、２入力の一方が負論理入力であるＡＮＤ回路６９−１乃至６９−４、ＰＭＯＳトランジスタ７０−１乃至７０−４、及びＮＭＯＳトランジスタ７１−１乃至７１−４を含む。図４の例では、４つの内包端子６２及びそれに対応する回路構成が示されているが、この数は単なる例示であり、他の任意の数であって構わない。
【００２６】
内包端子６２は出力端子であり、内部回路６１から出力されるデータ信号Ｄａｔａ−１乃至Ｄａｔａ−４が、ＡＮＤ回路６５、ＯＲ回路６６−１乃至６６−４、ＮＡＮＤ回路６８−１乃至６８−４、ＡＮＤ回路６９−１乃至６９−４、及びＰＭＯＳトランジスタ７０−１乃至７０−４及びＮＭＯＳトランジスタ７１−１乃至７１−４からなる出力回路を介して、内包端子６２から第２のチップ５２に送出される。また内部回路６１から出力される出力イネーブル信号ＥＮ−１乃至ＥＮ−４は、内包端子６２をフローティング状態にすることが必要な場合にＬＯＷに設定され、通常のデータ出力動作中はＨＩＧＨに設定される信号である。また内部回路６１が、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを設定することで、ＰＭＯＳトランジスタ７０−１乃至７０−４及びＮＭＯＳトランジスタ７１−１乃至７１−４の導通・非導通を制御する。
【００２７】
通常動作時には、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎは全てＬＯＷに設定される。また上述のようにデータ出力動作において、出力イネーブル信号ＥＮ−１乃至ＥＮ−４はＨＩＧＨに設定される。従って、データ信号Ｄａｔａ−１乃至Ｄａｔａ−４は、ＡＮＤ回路６５及びＯＲ回路６６−１乃至６６−４をそのまま通過して、ＮＡＮＤ回路６８−１乃至６８−４及び負論理入力のＡＮＤ回路６９−１乃至６９−４により反転され、ＰＭＯＳトランジスタ７０−１乃至７０−４及びＮＭＯＳトランジスタ７１−１乃至７１−４からなる出力回路（インバータ）により再度反転されて、内包端子６２から送出される。この際、電源電圧ＶＤＤＬＫは、電源電圧ＶＤＤと同電位に設定される。
【００２８】
テスト動作時には、テストイネーブル信号ＴｅｓｔＥＮはＨＩＧＨに設定される。奇数番目の端子をプラス側としてテストする場合には、更に奇数テスト信号ＴｅｓｔＯｄｄをＨＩＧＨ、偶数テスト信号ＴｅｓｔＥｖｅｎをＬＯＷに設定する。これにより図４に示されるように、ＮＡＮＤ回路６８−１乃至６８−４の出力は、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定され、ＡＮＤ回路６９−１乃至６９−４の出力は、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定に設定される。この結果、ＰＭＯＳトランジスタ７０−１乃至７０−４は導通、非導通、導通、及び非導通となり、ＮＭＯＳトランジスタ７１−１乃至７１−４は非導通、導通、非導通、及び導通となる。即ち、複数の内包端子６２は交互にＨＩＧＨ及びＬＯＷに設定される。
【００２９】
この場合、図４に示すように１番目の内包端子６２（内包端子１）と２番目の内包端子６２（内包端子２）との間に端子間ショート不良Ａが存在すると、導通状態のＰＭＯＳトランジスタ７０−１、端子間ショート不良Ａ、及び導通状態のＮＭＯＳトランジスタ７１−２を介して、電源電圧ＶＤＤＬＫからグラウンドにリーク電流が流れる。電源電圧ＶＤＤＬＫを供給する電源端子６４は、内部回路６１等を駆動するための電源電圧ＶＤＤの電源端子６３とは独立している。これにより、端子間ショート不良Ａが存在しない場合には、電源電圧ＶＤＤＬＫに対して流れる電流量は殆んどゼロに近い。従って、電源電圧ＶＤＤＬＫに対して流れる電流を検出することで、リーク電流が存在する場合には、これが端子間リーク不良に起因するものであることを確実に判断することができる。
【００３０】
なお偶数番目の端子をプラス側としてテストする場合には、偶数テスト信号ＴｅｓｔＥｖｅｎをＨＩＧＨ、奇数テスト信号ＴｅｓｔＯｄｄをＬＯＷに設定する。これによりＮＡＮＤ回路６８−１乃至６８−４の出力は、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定され、ＡＮＤ回路６９−１乃至６９−４の出力は、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、及びＬＯＷに設定される。この結果、ＰＭＯＳトランジスタ７０−１乃至７０−４は非導通、導通、非導通、及び導通となり、ＮＭＯＳトランジスタ７１−１乃至７１−４は導通、非導通、導通、及び非導通となる。即ち、複数の内包端子６２は交互にＬＯＷ及びＨＩＧＨに設定される。
【００３１】
この場合も同様に、端子間ショート不良Ａが存在すると、導通状態のＰＭＯＳトランジスタ、端子間ショート不良Ａ、及び導通状態のＮＭＯＳトランジスタを介して、電源電圧ＶＤＤＬＫからグラウンドにリーク電流が流れる。従って、電源電圧ＶＤＤＬＫに対して流れる電流を検出することで、リーク電流が存在する場合には、これが端子間リーク不良に起因するものであることを確実に判断することができる。
【００３２】
図５は、図４に示す第２の実施例の半導体装置における試験時及び通常動作時の端子の論理値割り当てを示す図である。図５に示すように、奇数番目の内包端子６２をＨＩＧＨにするリーク試験１は、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを、それぞれＨＩＧＨ、ＨＩＧＨ、ＬＯＷに設定する。データ信号Ｄａｔａ−１乃至Ｄａｔａ−４及び出力イネーブル信号ＥＮ−１乃至ＥＮ−４の論理値はドントケアである。また偶数番目の内包端子６２をＨＩＧＨにするリーク試験２は、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを、それぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨに設定する。データ信号Ｄａｔａ−１乃至Ｄａｔａ−４及び出力イネーブル信号ＥＮ−１乃至ＥＮ−４の論理値はドントケアである。
【００３３】
通常動作時には、テストイネーブル信号ＴｅｓｔＥＮをＬＯＷとする。出力イネーブル信号ＥＮ−１乃至ＥＮ−４をＬＯＷにすれば、出力はフローティング状態（高インピーダンス状態）に設定される。出力イネーブル信号ＥＮ−１乃至ＥＮ−４をＨＩＧＨにすれば、出力はデータ信号Ｄａｔａ−１乃至Ｄａｔａ−４に応じた信号レベルとなる。なお奇数テスト信号ＴｅｓｔＯｄｄ及び偶数テスト信号ＴｅｓｔＥｖｅｎについてはドントケアである。
【００３４】
図６は、本発明による半導体装置の第３の実施例の構成の一例を示す回路図である。図６において、図４と同一の構成要素は同一の番号で参照され、その説明は必要が無い限り省略する。
【００３５】
図６の半導体装置はＳｉＰであり、第１のチップ５１Ａ及び第２のチップ５２がパッケージ５３Ａの内部に設けられている。第１のチップ５１Ａは、内部回路６１、複数の内包端子６２、外部から電源電圧ＶＤＤを供給される電源端子６３、外部から電源電圧ＶＤＤＬＫを供給される電源端子６４、２入力の一方が負論理入力である複数のＡＮＤ回路６５、ＮＡＮＤ回路８１−１乃至８１−４、２入力の一方が負論理入力であるＡＮＤ回路８２−１乃至８２−４、ＯＲ回路８３−１乃至８３−４、ＰＭＯＳトランジスタ８４−１乃至８４−４、ＮＭＯＳトランジスタ８５−１乃至８５−４、ＮＡＮＤ回路８６及び８７、インバータ８８及び８９、及びＰＭＯＳトランジスタ９０−１乃至９０−４を含む。図４の例では、４つの内包端子６２及びそれに対応する回路構成が示されているが、この数は単なる例示であり、他の任意の数であって構わない。
【００３６】
図４の第２の実施例の構成では、通常のデータ出力動作で用いる出力回路（ＰＭＯＳトランジスタ７０−１乃至７０−４及びＮＭＯＳトランジスタ７１−１乃至７１−４）を利用して、テスト動作時のリーク電流の検出を行っている。このような構成では、ＰＭＯＳトランジスタ７０−１乃至７０−４及びＮＭＯＳトランジスタ７１−１乃至７１−４が十分な出力信号駆動能力を有するように、電源電圧ＶＤＤ用の電源配線と同等の太さを有する電源配線を用いて電源電圧ＶＤＤＬＫをこれらトランジスタに供給する必要がある。独立の電源電圧ＶＤＤＬＫ及びその供給経路は、電源電圧ＶＤＤ及びその供給経路とは別に、本発明によるテスト動作のために必要になるレイアウト部分である。従って、このレイアウト部分の配線幅が太いと、全体のレイアウト設計の負担になる可能性があり好ましくない。
【００３７】
図６の第３の実施例では、通常の出力動作用の出力回路とは別に本発明のテスト動作用のＰＭＯＳトランジスタ９０−１乃至９０−４を設け、このトランジスタに電源電圧ＶＤＤＬＫを供給する構成となっている。通常の出力動作時に用いる出力回路は、ＰＭＯＳトランジスタ８４−１乃至８４−４及びＮＭＯＳトランジスタ８５−１乃至８５−４であり、これらのトランジスタには通常の電源電圧ＶＤＤが通常の電源配線経路を介して供給されている。これにより出力回路のＰＭＯＳトランジスタ８４−１乃至８４−４及びＮＭＯＳトランジスタ８５−１乃至８５−４は、十分な駆動能力で出力信号を駆動することができる。
【００３８】
テスト動作用のＰＭＯＳトランジスタ９０−１乃至９０−４は、テスト動作用にのみ電流を流せばよいので、電源電圧ＶＤＤＬＫを供給する電源配線はそれ程太いものである必要は無い。図４の第２の実施例の構成であれば電源電圧ＶＤＤＬＫの電源配線は例えば３０〜４０μｍ程度の太さが必要になるのに対して、図６の第３の実施例の構成であれば電源電圧ＶＤＤＬＫの電源配線は例えば５μｍ程度以下の太さでも十分である。従って、第３の実施例では、テスト動作用に必要となるレイアウト部分が、全体のレイアウト設計に与える影響を少なくすることができる。
【００３９】
データ出力動作及びテスト動作は、第２の実施例の場合と同様である。即ち通常動作時には、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎは全てＬＯＷに設定される。また出力イネーブル信号ＥＮ−１乃至ＥＮ−４はＨＩＧＨに設定される。これにより、内部回路６１から出力されるデータ信号Ｄａｔａ−１乃至Ｄａｔａ−４が、内包端子６２から第２のチップ５２に送出される。この際ＰＭＯＳトランジスタ９０−１乃至９０−４は、ゲート端子の電位がＨＩＧＨに設定され、非導通状態となる。従ってＰＭＯＳトランジスタ９０−１乃至９０−４がデータ出力動作に影響を及ぼすことは無い。
【００４０】
テスト動作時には、テストイネーブル信号ＴｅｓｔＥＮはＨＩＧＨに設定される。奇数番目の端子をプラス側としてテストする場合には、更に奇数テスト信号ＴｅｓｔＯｄｄをＨＩＧＨ、偶数テスト信号ＴｅｓｔＥｖｅｎをＬＯＷに設定する。これにより図６に示されるように、ＮＡＮＤ回路８１−１乃至８１−４の出力は全てＨＩＧＨに設定され、ＯＲ回路８３−１乃至８３−４の出力は、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定に設定される。この結果、ＰＭＯＳトランジスタ８４−１乃至８４−４は全て非導通となり、ＮＭＯＳトランジスタ８５−１乃至８５−４は非導通、導通、非導通、及び導通となる。
【００４１】
またテストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎに基づいて、ＡＮＤ回路８６及び８７並びにインバータ８８及び８９からなる回路が、ＰＭＯＳトランジスタ９０−１乃至９０−４のゲート電圧をＬＯＷ、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定する。従ってＰＭＯＳトランジスタ９０−１乃至９０−４は、導通、非導通、導通、及び非導通となる。即ち、複数の内包端子６２は交互にＨＩＧＨ及びＬＯＷに設定される。
【００４２】
この場合、図６に示すように１番目の内包端子６２（内包端子１）と２番目の内包端子６２（内包端子２）との間に端子間ショート不良Ａが存在すると、導通状態のＰＭＯＳトランジスタ９０−１、端子間ショート不良Ａ、及び導通状態のＮＭＯＳトランジスタ８５−２を介して、電源電圧ＶＤＤＬＫからグラウンドにリーク電流が流れる。電源電圧ＶＤＤＬＫを供給する電源端子６４は、内部回路６１等を駆動するための電源電圧ＶＤＤの電源端子６３とは独立している。これにより、端子間ショート不良Ａが存在しない場合には、電源電圧ＶＤＤＬＫに対して流れる電流量は殆んどゼロに近い。従って、電源電圧ＶＤＤＬＫに対して流れる電流を検出することで、リーク電流が存在する場合には、これが端子間リーク不良に起因するものであることを確実に判断することができる。
【００４３】
偶数番目の端子をプラス側としてテストする場合には、偶数テスト信号ＴｅｓｔＥｖｅｎをＨＩＧＨ、奇数テスト信号ＴｅｓｔＯｄｄをＬＯＷに設定する。この場合も同様に、電源電圧ＶＤＤＬＫに対して流れる電流を検出することで、端子間リーク不良を確実に検出することができる。
【００４４】
図７は、図６に示す第３の実施例の半導体装置における試験時及び通常動作時の端子の論理値割り当てを示す図である。図７に示すように、奇数番目の内包端子６２をＨＩＧＨにするリーク試験１は、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを、それぞれＨＩＧＨ、ＨＩＧＨ、ＬＯＷに設定する。データ信号Ｄａｔａ−１乃至Ｄａｔａ−４及び出力イネーブル信号ＥＮ−１乃至ＥＮ−４の論理値はドントケアである。また偶数番目の内包端子６２をＨＩＧＨにするリーク試験２は、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを、それぞれＨＩＧＨ、ＬＯＷ、ＨＩＧＨに設定する。データ信号Ｄａｔａ−１乃至Ｄａｔａ−４及び出力イネーブル信号ＥＮ−１乃至ＥＮ−４の論理値はドントケアである。
【００４５】
通常動作時には、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを全てＬＯＷとする。出力イネーブル信号ＥＮ−１乃至ＥＮ−４をＬＯＷにすれば、出力はフローティング状態（高インピーダンス状態）に設定される。出力イネーブル信号ＥＮ−１乃至ＥＮ−４をＨＩＧＨにすれば、出力はデータ信号Ｄａｔａ−１乃至Ｄａｔａ−４に応じた信号レベルとなる。
【００４６】
図８は、上記の第２の実施例及び第３の実施例の場合において試験時のパターン送りの例を示すタイミング図である。図８に示すように、初期状態では例えば、テストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、偶数テスト信号ＴｅｓｔＥｖｅｎ、データ信号Ｄａｔａ−１乃至Ｄａｔａ−４、及び出力イネーブル信号ＥＮ−１乃至ＥＮ−４を全てＬＯＷにしておく。
【００４７】
リーク試験モードに入ると、まずテストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを、例えば３クロック周期の間、ＨＩＧＨ、ＨＩＧＨ、及びＬＯＷに設定する。例えばこの第２番目のクロック周期の間に、電源電圧ＶＤＤＬＫに流れる電流を測定し、内包端子１乃至内包端子４（図４及び図６参照）間に流れるリーク電流を検出する。
【００４８】
次にテストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎを、例えば３クロック周期の間、ＨＩＧＨ、ＬＯＷ、及びＨＩＧＨに設定する。例えばこの第２番目のクロック周期の間に、電源電圧ＶＤＤＬＫに流れる電流を測定し、内包端子１乃至内包端子４（図４及び図６参照）間に流れるリーク電流を検出する。
【００４９】
図９は、本発明による半導体装置の第４の実施例を説明するための図である。図９において、図３と同一の構成要素は同一の番号で参照され、その説明は必要が無い限り省略する。
【００５０】
図９（ａ）は、図３の第１の実施例の構成において、通常動作時の信号の設定を示す。図示されるように、内部回路４１はテストイネーブル信号ＴｅｓｔＥＮ及び奇数テスト信号ＴｅｓｔＯｄｄをＬＯＷに設定することで、ＰＭＯＳトランジスタ４８−１のゲート電位をＨＩＧＨとし、ＮＭＯＳトランジスタ４９−１のゲート電位をＬＯＷとする。これによりＰＭＯＳトランジスタ４８−１及びＮＭＯＳトランジスタ４９−１が双方とも非導通となり、内包端子４２から入力されるデータが影響を受けることなく内部回路４１に供給される。
【００５１】
図９（ｂ）は、半導体チップの信号入力部分において、静電気放電による破壊を防ぐために挿入されるＥＳＤ（Electro-Static Discharge）保護回路の構成を示す図である。図９（ｂ）に示すＥＳＤ保護回路は、ＰＭＯＳトランジスタ１０１及びＮＭＯＳトランジスタ１０２を含む。一般にＭＯＳ構造のＩＣは静電気に対して脆弱であり、例えば静電気を帯電した状態で人がチップの端子に触れると、帯電電荷が半導体デバイスを通じて放電することによりデバイスが破壊されてしまう。このような静電気放電による破壊を防ぐために、図９（ｂ）に示すようなＥＳＤ保護回路がチップの入出力部に設けられる。
【００５２】
図９（ｃ）は図９（ｂ）に示すＥＳＤ保護回路の等価回路であり、ダイオード１０３及びダイオード１０４からなる。内包端子４２の電位が静電気放電により正電位方向に上昇すると、ダイオード１０３が導通して、電荷を電源電位ＶＤＤに逃がす。内包端子４２の電位が静電気放電により負電位方向に下降すると、ダイオード１０４が導通して、電荷をグラウンド電位に逃がす。このようにして静電気のエネルギーを電源ラインに逃がすことで半導体素子を保護することができる。
【００５３】
図９（ｂ）に示すＥＳＤ保護回路の構成を見ればわかるように、このＥＳＤ保護回路のトランジスタの構成は、図９（ａ）に示す本発明のテスト回路の通常動作時のトランジスタの構成と同一である。従って、本発明のテスト回路のＰＭＯＳトランジスタ４８−１及びＮＭＯＳトランジスタ４９−１は、通常動作時において、ＥＳＤ保護回路の役割を果たしていることが分かる。
【００５４】
従って、図３に示す第１のチップ３１の構成において、本発明のテスト動作用に設けてあるＰＭＯＳトランジスタ４８−１乃至４８−４及びＮＭＯＳトランジスタ４９−１乃至４９−４は、ＥＳＤ保護回路としての役割も果たすので、従来必要であったＥＳＤ保護回路を別個に設ける必要が無い。言葉を換えれば、第４の実施例においては、従来必要であったＥＳＤ保護回路を設ける必要が無いので、本発明による回路の追加による面積増加を抑制することができる。
【００５５】
以上の実施例の説明においては、内包端子を交互にＨＩＧＨ及びＬＯＷに設定するために専用の回路を設けている。専用の回路を設けることで、内部回路によりテストイネーブル信号ＴｅｓｔＥＮ、奇数テスト信号ＴｅｓｔＯｄｄ、及び偶数テスト信号ＴｅｓｔＥｖｅｎの論理値を制御するだけで、内包端子を交互にＨＩＧＨ及びＬＯＷに設定することができる。従って、テスト時に必要な動作が単純であるという利点がある。
【００５６】
しかし本発明は、このような専用の回路が設けられる構成に限定されるものではない。例えば、専用の回路を設ける代わりに、内部回路から出力されるデータ信号（上記実施例におけるＤａｔａ−１乃至Ｄａｔａ−４）を交互にＨＩＧＨ及びＬＯＷに設定することで、内包端子を交互にＨＩＧＨ及びＬＯＷに設定してテストを実行する構成としてもよい。この場合、テスト動作時にデータ信号設定動作が必要になるが、データ設定用の専用の回路が必要ないという利点がある。
【００５７】
即ち、本発明においては、テスト時設定用の信号を出力する専用の回路であるか或いはデータ出力信号を出力する内部回路であるかに関わらず、内包端子を交互にＨＩＧＨ及びＬＯＷに設定することが可能な回路がチップの内部に設けられていればよい。
【００５８】
また上記実施例においては、ＳｉＰの構成例を示しているが、本発明はＳｉＰ以外の半導体装置にも適用できる。即ち、半導体装置が、ＳｉＰ内部に搭載された又は搭載するよう構成されたチップではなく、そのチップ単独で使用されるよう構成されたものであっても、本発明を適用することができる。この場合、チップ出荷時の試験において、チップの端子間でリーク不良が発生していないことを確認するために、外部からプローブ等を検査対象の隣接端子に接触させ、電圧を印加し、端子間に流れる電流量を測定するという一連の手間が省かれ、効率的なリーク不良検査を実現することができる。また試験装置の利用可能なピン数がチップの信号ピン数（端子数）よりも少ない場合でも試験が可能となるので、安価な試験装置を用いてコストを削減することができる。
【００５９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６０】
【図１】ＳｉＰの構成の一例を示す図である。
【図２】内包端子のリーク不良検出方法を説明するための図である。
【図３】本発明による半導体装置の第１の実施例の構成の一例を示す回路図である。
【図４】本発明による半導体装置の第２の実施例の構成の一例を示す回路図である。
【図５】図４に示す第２の実施例の半導体装置における試験時及び通常動作時の端子の論理値割り当てを示す図である。
【図６】本発明による半導体装置の第３の実施例の構成の一例を示す回路図である。
【図７】図６に示す第３の実施例の半導体装置における試験時及び通常動作時の端子の論理値割り当てを示す図である。
【図８】第２の実施例及び第３の実施例の場合において試験時のパターン送りの例を示すタイミング図である。
【図９】本発明による半導体装置の第４の実施例を説明するための図である。
【符号の説明】
【００６１】
３１  第１のチップ
３２  第２のチップ
３３  パッケージ
３４  内部回路
３５  内包端子
４１  内部回路
４２  内包端子
４３  電源端子
４４  電源端子
４５  入力バッファ
４６−１乃至４６−４  ＮＡＮＤ回路
４７−１乃至４７−４  ＡＮＤ回路
４８−１乃至４８−４  ＰＭＯＳトランジスタ
４９−１乃至４９−４  ＮＭＯＳトランジスタ
【図１】
2006177911.tif 000003
【図２】
2006177911.tif 000004
【図３】
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【図４】
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【図５】
2006177911.tif 000007
【図６】
2006177911.tif 000008
【図７】
2006177911.tif 000009
【図８】
2006177911.tif 000010
【図９】
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