(57)【要約】【課題】不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現する。【解決手段】  第１の入力信号処理回路と第１の出力端子との間に第１の遮断回路を設けるとともに、第２の入力信号処理回路と第２の出力端子との間に第２の遮断回路を設け、これら第１および第２の遮断回路で、比較動作時に信号レベル判定回路から第１および第２の入力信号処理回路を遮断する。【選択図】  図１
2006174305.tif 000002
【特許請求の範囲】
【請求項１】
入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、
第１の入力信号が入力される第１の入力端子と、
第２の入力信号が入力される第２の入力端子と、
当該電圧比較器のサンプリング動作を制御する第１の制御信号が入力される第１の制御端子と、
当該電圧比較器の初期化動作と比較動作とを切替制御する第２の制御信号が入力される第２の制御端子と、
電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、
前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、
第１の電源電圧が供給される第１の電源端子と、
第２の電源電圧が供給される第２の電源端子と、
前記第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を出力する第１の入力信号処理回路と、
前記第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を前記第２の出力端子へ出力する第２の入力信号処理回路と、
前記第１の出力端子と前記第２の電源端子との間に設けられ、前記第２の制御信号に応じて前記第１の評価信号の電位を所定の電位へ初期化する第１のリセット回路と、
前記第２の出力端子と前記第２の電源端子との間に設けられ、前記第２の制御信号に応じて前記第２の評価信号の電位を所定の電位へ初期化する第２のリセット回路と、
前記第１の出力端子と前記第２の出力端子との間に設けられ、前記第１の出力端子に出力された前記第１の評価信号と前記第２の出力端子に出力された前記第２の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を前記第１および第２の出力端子へ出力する信号レベル判定回路と、
前記第１の電源端子と前記信号レベル判定回路との間に設けられ、前記第２の制御信号に応じて前記信号レベル判定回路に対する前記第１の電源電圧の供給を制御する制御回路と、
前記第１の入力信号処理回路と前記第１の出力端子との間に設けられ、前記第１の入力信号処理回路から出力された前記第１の評価信号を前記第１の出力端子へ供給し、前記信号レベル判定回路への前記第１の電源電圧の供給に応じて、前記第１の出力端子に対する前記第１の評価信号の供給を遮断する第１の遮断回路と、
前記第２の入力信号処理回路と前記第２の出力端子との間に設けられ、前記第２の入力信号処理回路から出力された前記第２の評価信号を前記第２の出力端子へ供給し、前記信号レベル判定回路への前記第１の電源電圧の供給に応じて、前記第２の出力端子に対する前記第２の評価信号の供給を遮断する第２の遮断回路と
を備えることを特徴とする電圧比較器。
【請求項２】
入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、
第１の入力信号が入力される第１の入力端子と、
第２の入力信号が入力される第２の入力端子と、
当該電圧比較器のサンプリング動作を制御する第１の制御信号が入力される第１の制御端子と、
当該電圧比較器の初期化動作と比較動作とを切替制御する第２の制御信号が入力される第２の制御端子と、
電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、
前記第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、
第１の電源電圧が供給される第１の電源端子と、
前記第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を出力する第１の入力信号処理回路と、
前記第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を前記第２の出力端子へ出力する第２の入力信号処理回路と、
前記第１の出力端子と前記第２の電源端子との間に設けられ、前記第２の制御信号に応じて前記第１の評価信号の電位を所定の電位へ初期化する第１のリセット回路と、
前記第２の出力端子と前記第２の電源端子との間に設けられ、前記第２の制御信号に応じて前記第２の評価信号の電位を所定の電位へ初期化する第２のリセット回路と、
前記第１の出力端子と前記第２の出力端子との間に設けられ、前記第１の出力端子に出力された前記第１の評価信号と前記第２の出力端子に出力された前記第２の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を前記第１および第２の出力端子へ出力する信号レベル判定回路と、
前記第２の制御信号が比較動作を示す期間に、前記信号レベル判定回路で比較動作させるための電源電圧として用いられる第３の制御信号が入力される第３の制御端子と、
前記第１の入力信号処理回路と前記第１の出力端子との間に設けられ、前記第１の入力信号処理回路から出力された前記第１の評価信号を前記第１の出力端子へ供給し、前記信号レベル判定回路への前記第１の電源電圧の供給に応じて、前記第１の出力端子に対する前記第１の評価信号の供給を遮断する第１の遮断回路と、
前記第２の入力信号処理回路と前記第２の出力端子との間に設けられ、前記第２の入力信号処理回路から出力された前記第２の評価信号を前記第２の出力端子へ供給し、前記信号レベル判定回路への前記第１の電源電圧の供給に応じて、前記第２の出力端子に対する前記第２の評価信号の供給を遮断する第２の遮断回路と
を備えることを特徴とする電圧比較器。
【請求項３】
請求項１または２に記載の電圧比較器において、
第３〜第２ｎ（ｎは２以上の整数）の入力信号がそれぞれ個別に入力される第３〜第２ｎの入力端子をさらに備え、
前記第１の入力信号処理回路は、前記第１〜第２ｎ−１のｎ個の入力信号の電圧をサンプリングして保持した後、これら電圧に応じた電位を示す第１の評価信号を出力し、
前記第２の入力信号処理回路は、前記第２〜第２ｎのｎ個の入力信号の電圧をサンプリングして保持した後、これら電圧に応じた電位を示す第１の評価信号を出力する
ことを特徴とする電圧比較器。
【請求項４】
請求項１または２に記載の電圧比較器において、
前記第１の遮断回路は、ソース端子が前記第１の入力信号処理回路に接続され、ドレイン端子が前記第１の出力端子に接続され、比較動作時に前記信号レベル判定回路へ供給される電源電圧がゲート端子に印加されるＭＯＳトランジスタからなり、
前記第２の遮断回路は、ソース端子が前記第２の入力信号処理回路に接続され、ドレイン端子が前記第２の出力端子に接続され、比較動作時に前記信号レベル判定回路へ供給される電源電圧がゲート端子に印加されるＭＯＳトランジスタからなる
ことを特徴とする電圧比較器。
【請求項５】
請求項１に記載の電圧比較器において、
前記制御回路は、ソース端子が前記第１の電源端子に接続され、ドレイン端子が前記信号レベル判定回路に接続され、ゲート端子が前記第２の制御端子に接続されたＭＯＳトランジスタからなることを特徴とする電圧比較器。
【請求項６】
請求項１または２に記載の電圧比較器において、
前記第１および第２の入力信号処理回路は、
任意の入力信号が入力されるサンプリング入力端子と、
前記入力信号の電圧に応じた電位の評価信号が出力される評価出力端子と、
前記サンプリング入力端子から入力された入力信号の電圧を保持する容量素子と、
入力端子が前記サンプリング入力端子に接続され、出力端子が前記容量素子の入力端子に接続され、制御端子が前記第１の制御端子に接続された第１のアナログスイッチと、
入力端子が前記容量素子の入力端子および前記第１のアナログスイッチの出力端子に接続され、出力端子が前記第１および第２の電源電圧の中点電位を示す第３の電源電圧に接続され、制御端子が前記第２の制御端子に接続された第２のアナログスイッチと、
入力端子が前記容量素子の出力端子に接続され、出力端子が前記第３の電源電圧に接続され、制御端子が前記第１の制御端子に接続された第３のアナログスイッチと、
入力端子が前記容量素子の出力端子および前記第３のアナログスイッチの入力端子に接続され、出力端子が前記評価出力端子に接続され、制御端子が前記第２の制御端子に接続された第４のアナログスイッチと
を備えることを特徴とする電圧比較器。
【請求項７】
請求項３に記載の電圧比較器において、
前記第１および第２の入力信号処理回路は、
任意の入力信号がそれぞれ入力される複数のサンプリング入力端子と、
前記入力信号の電圧に応じた電位の評価信号が出力される評価出力端子と、
前記サンプリング入力端子ごとに設けられ、当該サンプリング入力端子から入力された入力信号の電圧を保持する容量素子と、
前記サンプリング入力端子ごとに設けられ、入力端子が当該サンプリング入力端子に接続され、出力端子が当該容量素子の入力端子に接続され、制御端子が前記第１の制御端子に接続された第１のアナログスイッチと、
前記サンプリング入力端子ごとに設けられ、入力端子が当該容量素子の入力端子および当該第１のアナログスイッチの出力端子に接続され、出力端子が前記第１および第２の電源電圧の中点電位を示す第３の電源電圧に接続され、制御端子が前記第２の制御端子に接続された第２のアナログスイッチと、
入力端子が前記各容量素子の出力端子に共通して接続され、出力端子が前記第３の電源電圧に接続され、制御端子が前記第１の制御端子に接続された第３のアナログスイッチと、
入力端子が前記各容量素子の出力端子および前記第３のアナログスイッチの入力端子に接続され、出力端子が前記評価出力端子に接続され、制御端子が前記第２の制御端子に接続された第４のアナログスイッチと
を備えることを特徴とする電圧比較器。
【請求項８】
請求項１または２に記載の電圧比較器において、
前記信号レベル判定回路は、入力端子が前記第１の出力端子に接続され、出力端子が前記第２の出力端子に接続された第１のインバータと、入力端子が前記第１のインバータの出力に接続され、出力端子が前記第１のインバータの入力に接続された第２のインバータとからなることを特徴とする電圧比較器。
【請求項９】
請求項１または２に記載の電圧比較器において、
前記第１のリセット回路は、ゲート端子が前記第２の制御端子に接続され、ドレイン端子が前記第１の出力端子に接続され、ソース端子が前記所定の電位に接続された第１のＭＯＳトランジスタを備え、
前記第２のリセット回路は、ゲート端子が前記第２の制御端子に接続され、ドレイン端子が前記第２の出力端子に接続され、ソース端子が前記所定の電位に接続された第２のＭＯＳトランジスタを備える
ことを特徴とする電圧比較器。
【請求項１０】
入力された複数の入力信号の電圧を信号レベル判定回路を用いて比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、
第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を生成する第１の入力信号処理ステップと、
第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を生成する第２の入力信号処理ステップと、
前記第１の評価信号と前記第２の評価信号との電位を信号レベル判定回路で比較し、その比較結果に応じた電位を示す前記第１の評価信号と前記第２の評価信号を出力する信号レベル判定ステップと、
前記信号レベル判定ステップでの電圧比較動作に応じて前記信号レベル判定回路に対する前記第１および第２の評価信号の供給を遮断するステップと
を備えることを特徴とする電圧比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧比較技術に関し、特に電界効果トランジスタを用いて２つの入力信号の電圧の大小を比較する電圧比較器に関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタ（ＦＥＴ）を用いて２つの入力信号の電圧の大小を比較する電圧比較器として、図１５に示すような電圧比較器が提案されている（例えば、特許文献１など参照）。同図において、電圧比較器２００は、第１の入力信号処理回路１１０、第２の入力信号処理回路１２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、および制御回路６０から構成されている。
【０００３】
第１の入力信号処理回路１１０は、第１の入力端子１１から入力された第１の入力信号１２を入力とし、この第１の入力信号１２に応じた電位Ｖａを持つ第１の評価信号１３を出力する回路部である。
第２の入力信号処理回路１２０は、第２の入力端子２１から入力された第２の入力信号２２を入力とし、この第２の入力信号２２に応じた電位Ｖｂを持つ第２の評価信号２３を出力する回路部である。
【０００４】
信号レベル判定回路３０は、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとを比較し、第１の電源電圧または第２の電源電圧のうち、いずれか一方を第１の評価信号１３の電位Ｖａとして出力し、他方を第２の評価信号２３の電位Ｖｂとして出力する回路部である。
制御回路６０は、制御信号６２による初期化指示に応じて、信号レベル判定回路３０に対する第１の電源電圧の供給を停止し、制御信号６２による初期化指示終了に応じて信号レベル判定回路３０に対する第１の電源電圧の供給を開始する回路部である。
【０００５】
第１のリセット回路４０は、制御端子６１から入力された制御信号６２による初期化指示に応じて、第１の評価信号１３の電位Ｖａを第２の電源電圧に初期化し、制御信号６２による初期化指示終了に応じて電位Ｖａを第２の電源電圧から開放する回路部である。第２のリセット回路５０は、制御信号６２による初期化指示に応じて、第２の評価信号２３の電位Ｖｂを第２の電源電圧に初期化し、制御信号６２による初期化指示終了に応じて電位Ｖｂを第２の電源電圧から開放する回路部である。
【０００６】
図１６および図１７に、第１の入力信号処理回路１１０および第２の入力信号処理回路１２０の回路構成例を示す。
図１６に示す第１の入力信号処理回路１１０は、ＮＭＯＳ電界効果トランジスタＴ３１，Ｔ３２およびインバータＩ１１から構成されており、図１７に示す第２の入力信号処理回路１２０は、ＮＭＯＳ電界効果トランジスタＴ４１，Ｔ４２およびインバータＩ１２から構成されている。以下では、ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に「トランジスタ」または「ＭＯＳトランジスタ」という。
【０００７】
第１の入力信号処理回路１１０において、トランジスタＴ３１のゲート端子は第１の入力端子１１に接続されている。トランジスタＴ３１のソース端子はトランジスタＴ３２のドレイン端子に接続され、トランジスタＴ３２のソース端子は第２の電源端子７１Ｂに接続されている。
さらに、インバータＩ１１の入力端子はトランジスタＴ３１のドレイン端子に接続され、インバータＩ１１の出力端子はトランジスタＴ３２のゲート端子に接続されている。そして、トランジスタＴ３１のドレイン端子から第１の評価信号１３が信号レベル判定回路３０へ出力されるものとなっている。
【０００８】
第２の入力信号処理回路１２０において、トランジスタＴ４１のゲート端子は第２の入力端子２１に接続されている。トランジスタＴ４１のソース端子はトランジスタＴ４２のドレイン端子に接続され、トランジスタＴ４２のソース端子は第２の電源端子７１Ｂに接続されている。
さらに、インバータＩ１２の入力端子はトランジスタＴ４１のドレイン端子に接続され、インバータＩ１２の出力端子はトランジスタＴ４２のゲート端子に接続されている。そして、トランジスタＴ４１のドレイン端子から第２の評価信号が信号レベル判定回路３０へ出力されるものとなっている。
【０００９】
次に、図１８を参照して、従来の電圧比較器２００の動作について説明する。図１８は従来の電圧比較器２００の動作を示すタイミングチャートである。以下では、第１の電源電圧として電源電圧ＶＤＤが供給され、第２の電源電圧として接地電位ＧＮＤ（ＶＤＤ＞ＧＮＤ）が供給される場合を例として説明する。
まず、時刻ｔ１において、制御信号６２が電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、制御回路６０がオフ状態になるとともに、第１のリセット回路４０および第２のリセット回路５０がオン状態になる。これにより、信号レベル判定回路３０が初期化され、第１の評価信号１３の電位Ｖａ、および第２の評価信号の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
【００１０】
この状態において、電位Ｖａ，Ｖｂは接地電位ＧＮＤレベルであるので、第１の入力信号処理回路１１０および第２の信号処理回路１２０において、インバータＩ１１，Ｉ１２の出力信号は電源電圧ＶＤＤレベルになり、トランジスタＴ３２，Ｔ４２がオン状態となる。
このとき、第１の入力端子１１および第２の入力端子２１から、第１および第２の入力信号１２，２２として、トランジスタＴ３１，Ｔ４１をオンさせる電位が供給されるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器２００は動作しない。この状態が初期状態である。
【００１１】
次の時刻ｔ２において、制御信号６２が接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、制御回路６０がオン状態になるとともに、第１のリセット回路４０および第２のリセット回路５０がオフ状態になる。
これにより、信号レベル判定回路３０に電流が流れて動作状態になる。また、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ３１→Ｔ３２→接地電位ＧＮＤの経路と、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ４１→Ｔ４２→接地電位ＧＮＤの経路とに電流が流れ、電位Ｖａ，Ｖｂがそれぞれ上昇する。
【００１２】
この際、第１および第２の入力信号１２，２２の電圧の違いに応じて、トランジスタＴ３１，Ｔ４１のオン抵抗も異なるため、電位Ｖａ，Ｖｂのうちオン抵抗の高い方の電位が高くなる。例えば、図１８に示すように、第１の入力信号電圧＞第２の入力信号電圧の場合は、トランジスタＴ３１に比較してトランジスタＴ４１のオン抵抗が高く、電位Ｖａより電位Ｖｂの方が高くなる。
したがって、信号レベル判定回路３０で、電位Ｖａ，Ｖｂのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点すなわち時刻ｔ３に、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００１３】
このときに、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側において、電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ４１→Ｔ４２→接地電位ＧＮＤの経路、または電源電圧ＶＤＤ→制御回路６０→信号レベル判定回路３０→Ｔ３１→Ｔ３２→接地電位ＧＮＤの経路が形成される。
しかし、電位Ｖａ，Ｖｂのうち電源電圧ＶＤＤになった側のインバータＩ１１，Ｉ１２の出力が接地電位ＧＮＤレベルになるため、トランジスタＴ３２またはトランジスタＴ４２がオフ状態になり、これら経路を流れる直流電流が阻止される。
【００１４】
図１８では、時刻ｔ３において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器２００の出力電圧となり、第２の入力信号電圧＞第１の入力信号電圧を示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器２００の出力電圧となり、第２の入力信号電圧＞第１の入力信号電圧を示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００１５】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開２０００−１９６４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このような従来の電圧比較器では、比較動作期間において、信号レベル判定回路３０に印加される第１の評価信号（Ｖａ）および第２の評価信号（Ｖｂ）は、第１および第２の入力信号処理回路１１０，１２０のトランジスタＴ３１，Ｔ４１のオン抵抗の大きさによってその変化速度が決定されるため、第１および第２の入力信号電圧がともにトランジスタＴ３１，Ｔ４１のしきい電圧より低い場合には、トランジスタＴ３１，Ｔ４１のオン抵抗が大きくなって電位Ｖａ，Ｖｂの変化速度が遅く、比較結果が得られるまでに時間を要するという問題点があった。
【００１７】
すなわち、図１８において、時刻ｔ２から比較動作が開始されるが、トランジスタＴ３１，Ｔ４１のオン抵抗が大きい場合には、電位Ｖａ，Ｖｂの上昇速度が遅く、時刻ｔ３に比較結果が得られるまでの期間Δｔが比較的長くなり、電圧比較器の応答性が低下する原因となる。
また、製造ばらつきなどによりトランジスタＴ３１，Ｔ４１のしきい電圧に差が生じた場合、特に第１の入力信号電圧と第２の入力信号電圧とが近い場合には、第１の入力信号電圧とトランジスタＴ３１のしきい値電圧との差と、第２の入力信号電圧とトランジスタＴ４１のしきい電圧との差との大小が、第１の入力信号電圧と第２の入力信号電圧との大小とは異なる場合があり、第１の入力信号電圧と第２の入力信号電圧とを精度よく比較できないという問題点があった。
【００１８】
また、このような問題点を解決するため、図１９に示すような電圧比較器２０１も考えられる。この電圧比較器では、第１の入力信号処理回路１０で、第１の入力信号１２の電圧をサンプリングして保持した後、これに応じた電位の第１の評価信号１３を信号レベル判定回路３０へ出力するとともに、第２の入力信号処理回路２０により、第２の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第２の評価信号２３を信号レベル判定回路３０へ出力し、これら第１の評価信号１３および第２の評価信号２３を信号レベル判定回路３０で比較する。これにより、第１および第２の入力信号の電圧とＦＥＴのしきい電圧との大小関係にかかわらず、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号を精度よく生成できる。
【００１９】
しかしながら、このような電圧比較器では、比較動作期間において第１および第２の入力信号回路にある容量が信号レベル判定回路の負荷として見えるため、高速動作ができないという問題があった。
本発明はこのような課題を解決するためのものであり、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる電圧比較器および電圧比較方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
このような目的を達成するために、本発明にかかる電圧比較器は、入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子と、当該電圧比較器のサンプリング動作を制御する第１の制御信号が入力される第１の制御端子と、当該電圧比較器の初期化動作と比較動作とを切替制御する第２の制御信号が入力される第２の制御端子と、電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を出力する第１の入力信号処理回路と、第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を第２の出力端子へ出力する第２の入力信号処理回路と、第１の出力端子と第２の電源端子との間に設けられ、第２の制御信号に応じて第１の評価信号の電位を所定の電位へ初期化する第１のリセット回路と、第２の出力端子と第２の電源端子との間に設けられ、第２の制御信号に応じて第２の評価信号の電位を所定の電位へ初期化する第２のリセット回路と、第１の出力端子と第２の出力端子との間に設けられ、第１の出力端子に出力された第１の評価信号と第２の出力端子に出力された第２の評価信号との電位を比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を第１および第２の出力端子へ出力する信号レベル判定回路と、第１の電源端子と信号レベル判定回路との間に設けられ、第２の制御信号に応じて信号レベル判定回路に対する第１の電源電圧の供給を制御する制御回路と、第１の入力信号処理回路と第１の出力端子との間に設けられ、第１の入力信号処理回路から出力された第１の評価信号を第１の出力端子へ供給し、信号レベル判定回路への第１の電源電圧の供給に応じて、第１の出力端子に対する第１の評価信号の供給を遮断する第１の遮断回路と、第２の入力信号処理回路と第２の出力端子との間に設けられ、第２の入力信号処理回路から出力された第２の評価信号を第２の出力端子へ供給し、信号レベル判定回路への第１の電源電圧の供給に応じて、第２の出力端子に対する第２の評価信号の供給を遮断する第２の遮断回路とを備えている。
【００２１】
また、本発明にかかる他の電圧比較器は、入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、第１の入力信号が入力される第１の入力端子と、第２の入力信号が入力される第２の入力端子と、当該電圧比較器のサンプリング動作を制御する第１の制御信号が入力される第１の制御端子と、当該電圧比較器の初期化動作と比較動作とを切替制御する第２の制御信号が入力される第２の制御端子と、電圧比較の結果を示す第１の出力信号を出力する第１の出力端子と、第１の出力信号とは逆相の第２の出力信号を出力する第２の出力端子と、第１の電源電圧が供給される第１の電源端子と、第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を出力する第１の入力信号処理回路と、第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を第２の出力端子へ出力する第２の入力信号処理回路と、第１の出力端子と第２の電源端子との間に設けられ、第２の制御信号に応じて第１の評価信号の電位を所定の電位へ初期化する第１のリセット回路と、第２の出力端子と第２の電源端子との間に設けられ、第２の制御信号に応じて第２の評価信号の電位を所定の電位へ初期化する第２のリセット回路と、第１の出力端子と第２の出力端子との間に設けられ、第１の出力端子に出力された第１の評価信号と第２の出力端子に出力された第２の評価信号との電位を比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を第１および第２の出力端子へ出力する信号レベル判定回路と、第２の制御信号が比較動作を示す期間に、信号レベル判定回路で比較動作させるための電源電圧として用いられる第３の制御信号が入力される第３の制御端子と、第１の入力信号処理回路と第１の出力端子との間に設けられ、第１の入力信号処理回路から出力された第１の評価信号を第１の出力端子へ供給し、信号レベル判定回路への第１の電源電圧の供給に応じて、第１の出力端子に対する第１の評価信号の供給を遮断する第１の遮断回路と、第２の入力信号処理回路と第２の出力端子との間に設けられ、第２の入力信号処理回路から出力された第２の評価信号を第２の出力端子へ供給し、信号レベル判定回路への第１の電源電圧の供給に応じて、第２の出力端子に対する第２の評価信号の供給を遮断する第２の遮断回路とを備えている。
【００２２】
この際、第３〜第２ｎ（ｎは２以上の整数）の入力信号がそれぞれ個別に入力される第３〜第２ｎの入力端子をさらに備え、第１の入力信号処理回路は、第１〜第２ｎ−１のｎ個の入力信号の電圧をサンプリングして保持した後、これら電圧に応じた電位を示す第１の評価信号を出力し、第２の入力信号処理回路は、第２〜第２ｎのｎ個の入力信号の電圧をサンプリングして保持した後、これら電圧に応じた電位を示す第１の評価信号を出力するようにしてもよい。
【００２３】
また、遮断回路の具体的構成として、第１の遮断回路を、ソース端子が第１の入力信号処理回路に接続され、ドレイン端子が第１の出力端子に接続され、比較動作時に信号レベル判定回路へ供給される電源電圧がゲート端子に印加されるＭＯＳトランジスタから構成し、第２の遮断回路を、ソース端子が第２の入力信号処理回路に接続され、ドレイン端子が第２の出力端子に接続され、比較動作時に信号レベル判定回路へ供給される電源電圧がゲート端子に印加されるＭＯＳトランジスタから構成してもよい。
【００２４】
また、制御回路の具体的構成として、ソース端子が第１の電源端子に接続され、ドレイン端子が信号レベル判定回路に接続され、ゲート端子が第２の制御端子に接続されたＭＯＳトランジスタから構成してもよい。
【００２５】
また、入力信号処理回路の具体的構成として、第１および第２の入力信号処理回路を、任意の入力信号が入力されるサンプリング入力端子と、入力信号の電圧に応じた電位の評価信号が出力される評価出力端子と、サンプリング入力端子から入力された入力信号の電圧を保持する容量素子と、入力端子がサンプリング入力端子に接続され、出力端子が容量素子の入力端子に接続され、制御端子が第１の制御端子に接続された第１のアナログスイッチと、入力端子が容量素子の入力端子および第１のアナログスイッチの出力端子に接続され、出力端子が第１および第２の電源電圧の中点電位を示す第３の電源電圧に接続され、制御端子が第２の制御端子に接続された第２のアナログスイッチと、入力端子が容量素子の出力端子に接続され、出力端子が第３の電源電圧に接続され、制御端子が第１の制御端子に接続された第３のアナログスイッチと、入力端子が容量素子の出力端子および第３のアナログスイッチの入力端子に接続され、出力端子が評価出力端子に接続され、制御端子が第２の制御端子に接続された第４のアナログスイッチとから構成してもよい。
【００２６】
また、入力信号処理回路の具体的構成として、第１および第２の入力信号処理回路を、任意の入力信号がそれぞれ入力される複数のサンプリング入力端子と、入力信号の電圧に応じた電位の評価信号が出力される評価出力端子と、サンプリング入力端子ごとに設けられ、当該サンプリング入力端子から入力された入力信号の電圧を保持する容量素子と、サンプリング入力端子ごとに設けられ、入力端子が当該サンプリング入力端子に接続され、出力端子が当該容量素子の入力端子に接続され、制御端子が第１の制御端子に接続された第１のアナログスイッチと、サンプリング入力端子ごとに設けられ、入力端子が当該容量素子の入力端子および当該第１のアナログスイッチの出力端子に接続され、出力端子が第１および第２の電源電圧の中点電位を示す第３の電源電圧に接続され、制御端子が第２の制御端子に接続された第２のアナログスイッチと、入力端子が各容量素子の出力端子に共通して接続され、出力端子が第３の電源電圧に接続され、制御端子が第１の制御端子に接続された第３のアナログスイッチと、入力端子が各容量素子の出力端子および第３のアナログスイッチの入力端子に接続され、出力端子が評価出力端子に接続され、制御端子が第２の制御端子に接続された第４のアナログスイッチとから構成してもよい。
【００２７】
また、信号レベル判定回路の具体的構成として、入力端子が第１の出力端子に接続され、出力端子が第２の出力端子に接続された第１のインバータと、入力端子が第１のインバータの出力に接続され、出力端子が第１のインバータの入力に接続された第２のインバータとから構成してもよい。
【００２８】
また、リセット回路の具体的構成として、第１のリセット回路を、ゲート端子が第２の制御端子に接続され、ドレイン端子が第１の出力端子に接続され、ソース端子が所定の電位に接続された第１のＭＯＳトランジスタで構成し、第２のリセット回路を、ゲート端子が第２の制御端子に接続され、ドレイン端子が第２の出力端子に接続され、ソース端子が所定の電位に接続された第２のＭＯＳトランジスタで構成してもよい。
【００２９】
また、本発明にかかる電圧比較方法は、入力された複数の入力信号の電圧を信号レベル判定回路を用いて比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、第１の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第１の評価信号を生成する第１の入力信号処理ステップと、第２の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第２の評価信号を生成する第２の入力信号処理ステップと、第１の評価信号と第２の評価信号との電位を信号レベル判定回路で比較し、その比較結果に応じた電位を示す第１の評価信号と第２の評価信号を出力する信号レベル判定ステップと、信号レベル判定ステップでの電圧比較動作に応じて信号レベル判定回路に対する第１および第２の評価信号の供給を遮断するステップとを備えている。
【発明の効果】
【００３０】
本発明によれば、第１および第２の遮断回路で、比較動作時に信号レベル判定回路から第１および第２の入力信号処理回路を遮断するようにしたので、第１および第２の入力信号回路にある容量が信号レベル判定回路の負荷として見えなくなるため、信号レベル判定回路が電位Ｖａ，Ｖｂの比較結果に応じて、それぞれの電位を電源電圧ＶＤＤまたは接地電位ＧＮＤへ増幅する際の負荷容量を低減でき、より高速で比較動作を行うことができる。
【００３１】
また、第１の入力信号処理回路により、第１の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第１の評価信号が出力されるとともに、第２の入力信号処理回路により、第２の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第２の評価信号が出力されるため、第１および第２の入力信号の電圧とＦＥＴのしきい電圧との大小関係にかかわらず、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号を精度よく生成できる。
【００３２】
したがって、第１および第２の入力信号からＦＥＴを用いて第１および第２の評価信号を生成する場合と比較して、ＦＥＴのしきい電圧の影響を受けることなく、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号が生成されるため、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる電圧比較器１００について説明する。図１は、本発明の第１の実施の形態にかかる電圧比較器１００の構成を示すブロック図である。なお、前述した図１５の電圧比較器２００と同じまたは同等部分には同一符号を付してある。
【００３４】
この電圧比較器１００は、第１の入力信号処理回路１０、第２の入力信号処理回路２０、信号レベル判定回路３０、第１のリセット回路４０、第２のリセット回路５０、制御回路６０、第１の遮断回路８０、および第２の遮断回路９０から構成されている。
【００３５】
本実施の形態では、第１の入力信号処理回路１０で、第１の入力信号１２の電圧をサンプリングして保持した後、これに応じた電位の第１の評価信号１３を信号レベル判定回路３０へ出力するとともに、第２の入力信号処理回路２０により、第２の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第２の評価信号２３を信号レベル判定回路３０へ出力し、これら第１の評価信号１３および第２の評価信号２３を信号レベル判定回路３０で比較するようにしたものである。
そして、信号レベル判定回路３０で比較動作を行う際、第１の遮断回路８０で、第１の入力信号処理回路１０と信号レベル判定回路３０とを遮断するとともに、第２の遮断回路９０で第２の入力信号処理回路２０と信号レベル判定回路３０とを遮断するようにしたものである。
【００３６】
図１において、第１の入力信号処理回路１０は、第１の入力端子１１から入力された第１の入力信号１２を入力とし、第１の制御端子６１Ａから入力された第１の制御信号６２Ａによるサンプル指示に応じて第１の入力信号１２の電圧をサンプリングして容量素子（図示せず）で保持した後、その電圧に応じた電位Ｖａを持つ第１の評価信号１３を出力する回路部である。
第２の入力信号処理回路２０は、第２の入力端子２１から入力された第２の入力信号２２を入力とし、第１の制御信号６２Ａによるサンプル指示に応じて第２の入力信号２２の電圧をサンプリングして保持した後、その電圧に応じた電位Ｖｂを持つ第２の評価信号２３を出力する回路部である。
【００３７】
信号レベル判定回路３０は、第１の入力信号処理回路１０から第１の遮断回路８０を介して入力された第１の評価信号１３の電位Ｖａと第２の入力信号処理回路２０から第２の遮断回路９０を介して入力された第２の評価信号２３の電位Ｖｂとを比較し、これら電位Ｖａ，Ｖｂのうち電圧の高い方の電位を電源電圧ＶＤＤまで増幅し、低い方の電位を接地電位ＧＮＤまで増幅する回路部である。
制御回路６０は、第２の制御端子６１Ｂから入力された第２の制御信号６２Ｂによる初期化指示に応じて、信号レベル判定回路３０に対する第１の電源端子７１Ａからの第１の電源電圧７３Ａの供給を停止し、第２の制御信号６２Ｂによる初期化指示終了に応じて信号レベル判定回路３０に対する第１の電源電圧７３Ａの供給を開始する回路部である。
【００３８】
第１のリセット回路４０は、第２の制御信号６２Ｂによる初期化指示に応じて、第１の評価信号１３の電位Ｖａを第２の電源端子７１Ｂに供給される第２の電源電圧７２Ｂに初期化し、第２の制御信号６２Ｂによる初期化指示終了に応じて電位Ｖａを第２の電源電圧７２Ｂから開放する回路部である。
第２のリセット回路５０は、第２の制御信号６２Ｂによる初期化指示に応じて、第２の評価信号２３の電位Ｖｂを第２の電源電圧７２Ｂに初期化し、第２の制御信号６２Ｂによる初期化指示終了に応じて電位Ｖｂを第２の電源電圧７２Ｂから開放する回路部である。
【００３９】
第１の遮断回路８０は、第１の入力信号処理回路１０と信号レベル判定回路３０、第１のリセット回路４０および第１の出力端子１４との間に設けられ、制御回路６０からの第１の電源電圧７３Ａの供給開始に応じて、第１の入力信号処理回路１０と信号レベル判定回路３０（第１の出力端子１４）とを遮断する回路部である。
第２の遮断回路９０は、第２の入力信号処理回路２０と信号レベル判定回路３０、第２のリセット回路５０および第２の出力端子２４との間に設けられ、制御回路６０からの第１の電源電圧７３Ａの供給開始に応じて、第２の入力信号処理回路２０と信号レベル判定回路３０（第２の出力端子２４）とを遮断する回路部である。
【００４０】
［第１の実施の形態の動作］
次に、図２を参照して、本発明の第１の実施の形態にかかる電圧比較器１００の動作について説明する。図２は、本発明の第１の実施の形態にかかる電圧比較器１００の動作を示すタイミングチャートである。以下では、第１の電源電圧として電源電圧ＶＤＤが供給され、第２の電源電圧として接地電位ＧＮＤ（ＶＤＤ＞ＧＮＤ）が供給される場合を例として説明する。
【００４１】
この電圧比較器１００では、第２の制御信号６２Ｂとして、電圧比較器１００の初期化動作（初期化期間）を指示する第１の信号レベル（電源電圧ＶＤＤ）と当該電圧比較器の比較動作（比較動作期間）を指示する第２の信号レベル（接地電位ＧＮＤ）とで交互に変化するパルス信号が供給され、電圧比較器１００の動作が制御される。また第１の制御信号６２Ａとして、第１および第２の入力信号処理回路１０，２０でのサンプリング動作（サンプル期間）を指示する第１の信号レベル（電源電圧ＶＤＤ）と当該サンプリング動作の停止を指示する第２の信号レベル（接地電位ＧＮＤ）とで交互に変化するパルス信号が供給され、順次第１および第２の評価信号１３，２３が生成される。
【００４２】
図２では、第１の制御信号６２Ａが第１の信号レベル（電源電圧ＶＤＤ）の時にサンプル期間を表し、サンプル期間終了の立下りの時点で第１および第２の入力信号処理回路１０，２０は入力信号の電位を保持することとした。また、第２の制御信号６２Ｂが第２の信号レベル（接地電位ＧＮＤ）の時に比較動作期間を示し、第１の信号レベル（電源電圧ＶＤＤ）の時にリセット期間を示すこととした。この場合、第１の制御信号が第１の信号レベル（電源電圧ＶＤＤ）の時と、第２の制御信号が第２の信号レベル（接地電位ＧＮＤ）となる期間が重ならなければよい。
【００４３】
時刻ｔ０において、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御されて初期化動作期間が開始された場合、制御回路６０がオフ状態になるとともに、第１のリセット回路４０および第２のリセット回路５０がオン状態になる。これにより、信号レベル判定回路３０が初期化され、第１の評価信号１３の電位Ｖａ、および第２の評価信号２３の電位Ｖｂが放電され、接地電位ＧＮＤに設定される。
【００４４】
このとき、第１の入力端子１１および第２の入力端子２１から、第１の入力信号１２および第２の入力信号２２が、第１および第２の入力信号処理回路１０，２０へ供給されるとともに、第１の遮断回路８０および第２の遮断回路９０が導通状態にあるが、制御回路６０がオフ状態にあるので、信号レベル判定回路３０には電流が流れず、電圧比較器１００は動作しない。この状態が初期状態である。
【００４５】
次の時刻ｔ１において、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御されてサンプリング動作期間が開始された場合、第１の入力信号処理回路１０では、第１の入力端子１１から第１の入力信号１２の電圧を内部の容量素子へ取り込む。また、第２の入力信号処理回路２０では、第２の入力端子２１から第２の入力信号２２の電圧を内部の容量素子へ取り込む。
【００４６】
そして、時刻ｔ２において、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御されてサンプリング動作期間が終了した場合、第１および第２の入力信号処理回路１０，２０でサンプリング動作を終了する。
これにより、第１の入力信号処理回路１０では、時刻ｔ２の直前時点における第１の入力信号１２が内部の容量素子で保持され、第２の入力信号処理回路２０では、時刻ｔ２の時点における第２の入力信号２２が内部の容量素子で保持されることになる。
【００４７】
その後、時刻ｔ３において、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御されて比較動作期間が開始された場合、第１のリセット回路４０および第２のリセット回路５０がオフ状態になる。これにより、第１の入力信号処理回路１０で保持されている第１の入力信号１２に応じた電位Ｖａを持つ第１の評価信号１３が、第１の遮断回路８０を介して信号レベル判定回路３０へ供給され、第２の入力信号処理回路２０で保持されている第２の入力信号２２に応じた電位Ｖｂを持つ第２の評価信号２３が、第２の遮断回路９０を介して信号レベル判定回路３０へ供給される。
【００４８】
また、制御回路６０がオン状態になって、信号レベル判定回路３０に第１の電源電圧７３Ａの供給が供給され、信号レベル判定回路３０に電流が流れて動作状態になる。これにより、信号レベル判定回路３０では、上記のようにして発生した第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとのわずかな電位差が増幅され、これら電位Ｖａ，Ｖｂの電位差がある程度大きくなった時点、すなわち時刻ｔ３からΔｔだけ経過した時刻ｔ４に、信号レベル判定回路３０が動作し、電位Ｖａ，Ｖｂのいずれか一方が電源電圧ＶＤＤレベルとなり、他方が接地電位ＧＮＤレベルとなる。
【００４９】
図２では、時刻ｔ４において、電位Ｖａ，Ｖｂの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Ｖａが接地電位ＧＮＤとなり、高い方の電位Ｖｂが電源電圧ＶＤＤとなる。
したがって、この電位Ｖｂが電圧比較器１００の出力電圧となり、第１の入力信号１２＞第２の入力信号２２を示す電源電圧ＶＤＤレベルが第２の出力端子２４から出力される。また、電位Ｖｂとは逆位相の電位Ｖａが電圧比較器１００の出力電圧となり、第１の入力信号１２＞第２の入力信号２２を示す接地電位ＧＮＤレベルが第１の出力端子１４から出力される。
【００５０】
また、第１の遮断回路８０および第２の遮断回路９０は、制御回路６０から第１の電源電圧７３Ａの供給が開始されるため、信号レベル判定回路３０が第１および第２の入力信号処理回路から入力された信号の比較を開始した後、信号レベル判定回路３０と第１および第２の入力信号処理回路との接続を切り離す。
これにより、比較動作期間において第１および第２の入力信号回路にある容量が信号レベル判定回路の負荷として見えなくなるため、信号レベル判定回路３０が電位Ｖａ，Ｖｂの比較結果に応じて、それぞれの電位を電源電圧ＶＤＤまたは接地電位ＧＮＤへ増幅する際の負荷容量を低減でき、より高速で比較動作を行うことができる。
【００５１】
このように、本実施の形態によれば、第１および第２の遮断回路で、比較動作時に信号レベル判定回路から第１および第２の入力信号処理回路を遮断するようにしたので、第１および第２の入力信号回路にある容量が信号レベル判定回路の負荷として見えなくなるため、信号レベル判定回路３０が電位Ｖａ，Ｖｂの比較結果に応じて、それぞれの電位を電源電圧ＶＤＤまたは接地電位ＧＮＤへ増幅する際の負荷容量を低減でき、より高速で比較動作を行うことができる。
【００５２】
また、第１の入力信号処理回路で、第１の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第１の評価信号を信号レベル判定回路へ出力するとともに、第２の入力信号処理回路により、第２の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第２の評価信号を信号レベル判定回路へ出力するようにしたので、第１および第２の入力信号の電圧とＦＥＴのしきい電圧との大小関係にかかわらず、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号を精度よく生成できる。
【００５３】
したがって、第１および第２の入力信号からＦＥＴを用いて第１および第２の評価信号を生成する場合と比較して、ＦＥＴのしきい電圧の影響を受けることなく、第１および第２の入力信号に応じた第１の評価信号と第２の評価信号が生成される。
これにより、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【００５４】
［制御回路］
図３は、本発明の第１の実施の形態にかかる電圧比較器１００の他の構成を示すブロック図であり、前述した図１と同じまたは同等部分には同一符号を付してある。
本実施の形態では、制御回路６０により、信号レベル判定回路３０への第１の電源電圧７３Ａの供給を制御する場合について説明したが、図３に示すように、信号レベル判定回路３０と第２の電源端子７１Ｂとの間に制御回路６３を設け、第２の制御信号６２Ｂにより制御するようにしてもよい。
これにより、第２の制御信号６２Ｂが比較動作期間を示す場合には、信号レベル判定回路３０が第２の電源電位と接続され、第２の制御信号６２Ｂがリセット期間を示す場合には、信号レベル判定回路３０が第２の電源電位と分離される。
【００５５】
［入力信号処理回路］
本実施の形態において、第１および第２の入力信号処理回路については、図４および図５に示す回路構成を用いてもよい。図４は、第１の入力信号処理回路の回路構成例である。図５は、第２の入力信号処理回路の回路構成例である。
図４に示す第１の入力信号処理回路１０は、サンプリング入力端子ＴＳ、評価出力端子ＴＨ、アナログスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４および容量素子Ｃ１から構成されており、図５に示す第２の入力信号処理回路２０は、サンプリング入力端子ＴＳ、評価出力端子ＴＨ、アナログスイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８および容量素子Ｃ２から構成されている。これらアナログスイッチＳＷ１〜ＳＷ８は、ＣＭＯＳＦＥＴからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子Ｃ１，Ｃ２は、第１および第２の入力信号１２，２２の電圧をそれぞれ保持するコンデンサである。
【００５６】
図４の第１の入力信号処理回路１０において、アナログスイッチＳＷ１は、その入力端子がサンプリング入力端子ＴＳを介して第１の入力端子１１に接続され、出力端子が第１の容量素子Ｃ１の入力端子に接続されている。アナログスイッチＳＷ４は、その入力端子が第１の容量素子Ｃ１の出力端子に接続され、出力端子が評価出力端子ＴＨを介して第１の出力端子１４に接続されている。アナログスイッチＳＷ２は、その入力端子が第１の容量素子Ｃ１の入力端子およびアナログスイッチＳＷ１の出力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。アナログスイッチＳＷ３は、その入力端子が第１の容量素子Ｃ１の出力端子およびアナログスイッチＳＷ４の入力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。
【００５７】
第１の入力端子１１には、第１の入力信号１２が入力される。
また、アナログスイッチＳＷ１およびＳＷ３は、それぞれの制御端子が第１の制御端子６１Ａに接続されており、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチＳＷ２およびＳＷ４は、それぞれの制御端子が第２の制御端子６１Ｂに接続されており、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【００５８】
図５の第２の入力信号処理回路２０において、アナログスイッチＳＷ５は、その入力端子がサンプリング入力端子ＴＳを介して第２の入力端子２１に接続され、出力端子が第２の容量素子Ｃ２の入力端子に接続されている。アナログスイッチＳＷ８は、その入力端子が第２の容量素子Ｃ２の出力端子に接続され、出力端子が評価出力端子ＴＨを介して第２の出力端子２４に接続されている。アナログスイッチＳＷ６は、その入力端子が第２の容量素子Ｃ２の入力端子およびアナログスイッチＳＷ５の出力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。アナログスイッチＳＷ７は、その入力端子が第２の容量素子Ｃ２の出力端子およびアナログスイッチＳＷ８の入力端子に接続され、出力端子が第３の電源端子７１Ｃに接続されている。
【００５９】
第２の入力端子２１には、第２の入力信号２２が入力される。
また、アナログスイッチＳＷ５およびＳＷ７は、それぞれの制御端子が第１の制御端子６１Ａに接続されており、第１の制御信号６２Ａが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第１の制御信号６２Ａが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチＳＷ６およびＳＷ８は、それぞれの制御端子が第２の制御端子６１Ｂに接続されており、第２の制御信号６２Ｂが接地電位ＧＮＤレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第２の制御信号６２Ｂが電源電圧ＶＤＤレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【００６０】
また、第３の電源端子７１Ｃには、第３の電源電圧７２Ｃとして、電源電圧ＶＤＤと接地電位ＧＮＤとの中点電位ＶＤＧ＝（ＶＤＤ＋ＧＮＤ）／２が供給されており、アナログ信号系の接地電位として用いられる。
なお、図４および図５では、各アナログスイッチおよび容量素子の端子については、便宜上、これら素子を流れる入力信号の方向を基準として、その入力信号が入力される側の端子を入力端子と呼び、入力信号が出力される側の端子を出力信号と呼ぶが、実際の素子ではそれぞれの２つの端子に入力／出力の区別はない。
【００６１】
このように、図４では、第１の入力信号処理回路１０に容量素子Ｃ１を設け、第１の制御信号６２Ａで指示されるサンプリング動作期間でオン状態となるアナログスイッチＳＷ１を介して第１の入力信号１２の電圧をサンプリングして容量素子Ｃ１に保持し、第２の制御信号６２Ｂで指示される比較動作期間でオン状態となるアナログスイッチＳＷ４を介して、容量素子Ｃ１で保持している電圧に応じた電位Ｖａの第１の評価信号１３を信号レベル判定回路３０へ出力するようにしたものである。
【００６２】
また、図５では、第２の入力信号処理回路２０に容量素子Ｃ２を設け、第１の制御信号６２Ａで指示されるサンプリング動作期間でオン状態となるアナログスイッチＳＷ５を介して第２の入力信号２２の電圧をサンプリングして容量素子Ｃ２に保持し、第２の制御信号６２Ｂで指示される比較動作期間でオン状態となるスイッチＳＷ８を介して、容量素子Ｃ２で保持している電圧に応じた電位Ｖｂの第２の評価信号２３を信号レベル判定回路３０へ出力するようにしたものである。
【００６３】
これにより、第１および第２の入力信号処理回路１０，２０において、第１の入力信号１２の電圧および第２の入力信号２２の電圧がＥＦＴのしきい電圧Ｖｔｈより低い場合でも、第１の入力信号１２の電圧および第２の入力信号２２の電圧に応じた電位Ｖａ，Ｖｂを持つ第１および第２の評価信号を生成して信号レベル判定回路３０へ出力できる。
したがって、入力信号のうちのいずれかの電圧がＦＥＴのしきい電圧より低い場合に生じる比較動作の遅れや、ＦＥＴのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【００６４】
また、第１の入力端子１１Ａおよび第３の入力端子１１Ｂと信号レベル判定回路３０とがアナログスイッチＳＷ１，ＳＷ４，ＳＷ５，ＳＷ８によって回路的に分離されているので、電圧比較器で生じるキックバック雑音を防止することができ、しかも高速化と低電力化とを同時に実現することができる。
【００６５】
［遮断回路］
本実施の形態において、第１および第２の遮断回路８０，９０については、図６に示す回路構成を用いてもよい。図６は、本発明の第１の実施の形態にかかる電圧比較器１００の他の構成を示すブロック図であり、前述した図１と同じまたは同等部分には同一符号を付してある。
図６において、第１および第２の遮断回路８０，９０としてＰＭＯＳトランジスタが用いられており、そのゲート端子に制御回路６０から第１の電源電圧７３Ａが供給され、ソース端子に第１の入力信号処理回路１０または第２の入力信号処理回路２０が接続され、ドレイン端子に信号レベル判定回路３０が接続されている。
【００６６】
この場合、信号レベル判定回路３０に第１の電源電圧７３Ａが供給されて、信号レベル判定回路３０が第１および第２の入力信号処理回路からの第１および第２の評価信号１３，２３の比較を開始すると、第１および第２の遮断回路８０，９０のＰＭＯＳトランジスタはそれぞれオフ状態となり、信号レベル判定回路３０と第１および第２の入力信号処理回路１０，２０との接続を遮断する。ここでは、ＰＭＯＳトランジスタを用いているが、信号レベル判定回路３０と入力信号処理回路１０，２０を遮断できる回路であればよいことはいうまでもなく、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを相互に接続したトランスファゲートタイプのアナログスイッチを用いてもよい。
【００６７】
［制御回路］
本実施の形態において、制御回路６０については、図７に示す回路構成を用いてもよい。図７は、本発明の第１の実施の形態にかかる電圧比較器１００の他の構成を示すブロック図であり、前述した図１と同じまたは同等部分には同一符号を付してある。
図７において、制御回路６０としてＰＭＯＳトランジスタが用いられており、そのゲート端子に第２の制御信号６２Ｂが供給され、ソース端子が第１の電源端子７１Ａに接続され、ドレイン端子に信号レベル判定回路３０、第１および第２の遮断回路８０，９０が接続されている。
【００６８】
この場合、リセット期間において第２の制御信号は電源電圧ＶＤＤレベルであるので、ＰＭＯＳトランジスタはオフ状態となっている。比較動作期間になると、第２の制御信号が接地電位ＧＮＤレベルとなるので、ＰＭＯＳトランジスタはオン状態となり、信号レベル判定回路３０への電源供給を開始する。
なお、制御回路６０については、第２の制御信号を反転出力するインバータとこのインバータの出力がゲート端子に供給されるＮＭＯＳトランジスタとから構成してもよい。この回路構成は、前述した図３に示したような、第２の制御回路６３に好適である。
【００６９】
［リセット回路］
本実施の形態において、制御回路６０については、図８に示す回路構成を用いてもよい。図８は、本発明の第１の実施の形態にかかる電圧比較器１００の他の構成を示すブロック図であり、前述した図１と同じまたは同等部分には同一符号を付してある。
図８において、第１および第２のリセット回路４０，５０としてＮＭＯＳトランジスタが用いられており、そのゲート端子に第２の制御信号６２Ｂがそれぞれ供給され、ソース端子がそれぞれ第１または第２の出力端子１４，２４に接続され、ドレイン端子がそれぞれ第２の電源端子７１Ｂ（接地電位ＧＮＤ）に接続されている。
この場合、リセット期間において第２の制御信号は電源電圧ＶＤＤレベルであるので、ＮＭＯＳトランジスタはオン状態となり、第１および第２の出力端子を接地電位ＧＮＤレベルにする。
【００７０】
［信号レベル判定回路］
本実施の形態において、信号レベル判定回路３０については、図９に示す回路構成を用いてもよい。図９は、本発明の第１の実施の形態にかかる電圧比較器１００で用いられる信号レベル判定回路の回路構成例である。
信号レベル判定回路３０は、入力および出力が互いに逆方向で並列接続されたインバータＩ１とインバータＩ２とから構成されている。
【００７１】
インバータＩ１は、ＰＭＯＳ電界効果トランジスタＴ１１とＮＭＯＳ電界効果トランジスタＴ１２からなる一般的なインバータ回路から構成され、インバータＩ２は、ＰＭＯＳ電界効果トランジスタＴ２１とＮＭＯＳ電界効果トランジスタＴ２２からなる一般的なインバータ回路から構成されている。以下では、ＰＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）、ＮＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）を、必要な場合以外には、単に「トランジスタ」または「ＭＯＳトランジスタ」という。
インバータＩ１の出力端子はインバータＩ２の入力端子に接続され、インバータＩ２の出力端子はインバータＩ１の入力端子に接続されている。
【００７２】
インバータＩ１の出力端子とインバータＩ２の入力端子は、第１の評価信号１３が出力される第１の入力信号処理回路１０と第１の出力端子１４とに接続されている。インバータＩ２の出力端子とインバータＩ１の入力端子は、第２の評価信号２３が出力される第２の入力信号処理回路２０と第２の出力端子２４とに接続されている。
インバータＩ１の電源側端子はインバータＩ２の電源側端子と接続され、その接続点に制御回路６０からの第１の電源電圧７３Ａが印加される。また、インバータＩ１の接地側端子はインバータＩ２の接地側端子と接続され、その接続点に第２の電源電圧７２Ｂが印加される。
【００７３】
この際、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２に電流が流れ、インバータＩ１，Ｉ２が動作状態となっている状態で、第１の評価信号１３の電位Ｖａと第２の評価信号２３の電位Ｖｂとの電位差が、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のいずれかのしきい電圧Ｖｔｈを超えた場合、当該トランジスタが完全にオン状態となり、インバータＩ１の出力すなわち第１の評価信号１３の電位Ｖａが電源電圧ＶＤＤレベルまたは接地電位ＧＮＤレベルに固定され、インバータＩ２の出力すなわち第２の評価信号２３の電位Ｖｂが電位Ｖｂとは逆の接地電位ＧＮＤレベルまたは電源電圧ＶＤＤレベルに固定される。
なお、図９では、２つのインバータを用い、片方のインバータの入力端子をもう一方のインバータの出力端子に相互に接続した正帰還型について説明したが、信号レベル判定できる回路であればよいことはいうまでもない。
【００７４】
［第２の実施の形態］
次に、図１０を参照して、本発明の第２の実施の形態にかかる電圧比較器について説明する。図１０は、本発明の第２の実施の形態にかかる電圧比較器の構成を示すブロック図であり、前述した図１と同じまたは同等部分には同一符号を付してある。
本実施の形態にかかる電圧比較器１０１は、前述した第１の実施の形態と比較して、第１および第２の入力信号処理回路１０，２０の構成が異なる。なお、他の構成については、前述した第１の実施の形態と同様であり、ここでの詳細な説明は省略する。
【００７５】
この場合、第１の入力信号処理回路１０は、第１，第３，…，第２ｎ−１のｎ個の入力端子からそれぞれ入力信号が入力され、第１の制御信号６２Ａがサンプル期間を示す時にこれら入力信号の電位を取り込み、サンプル期間が終了した時点におけるこれら入力信号の電位を保持する。その後、第２の制御信号６２Ｂが比較動作期間を示す時には、保持したｎ個の入力信号の電位の和に応じた電位Ｖａを示す第１の評価信号１３を第１の遮断回路８０へ出力する。
【００７６】
第２の入力信号処理回路２０は、第２，第４，…，第２のｎ個の入力端子からそれぞれ入力信号が入力され、第２の制御信号６２Ｂがサンプル期間を示す時にこれら入力信号の電位を取り込み、サンプル期間が終了した時点におけるこれら入力信号の電位を保持する。その後、第２の制御信号６２Ｂが比較動作期間を示す時には、保持したｎ個の入力信号の電位の和に応じた電位Ｖｂを示す第２の評価信号２３を第２の遮断回路９０へ出力する。
このように、複数の入力信号の合成結果に応じて評価信号を生成するようにしたので、複数の入力信号の電圧について一括して電圧比較を行うことができる。
【００７７】
図１１は、本実施の形態で用いられる第１の入力信号処理回路１０の回路構成例である。この第１の入力信号処理回路１０は、アナログスイッチＳＷ１１〜ＳＷ１ｎ，ＳＷ２１〜ＳＷ２ｎ，ＳＷ３，ＳＷ４および容量素子Ｃ１１〜Ｃ１ｎから構成されており、図４に示す第２の入力信号処理回路２０は、アナログスイッチＳＷ５１〜ＳＷ５ｎ，ＳＷ６１〜ＳＷ６ｎ，ＳＷ７，ＳＷ８および容量素子Ｃ２１〜Ｃ２ｎから構成されている。これらアナログスイッチＳＷ１１〜ＳＷ８は、ＣＭＯＳＦＥＴからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子Ｃ１１〜Ｃ２ｎは、各入力信号の電圧をそれぞれ保持するコンデンサである（ｎは２以上の整数）。
【００７８】
図１１に示す第１の入力信号処理回路１０では、奇数番目に相当する第１〜第２ｎ＋１の入力端子１１１〜１１ｎから第１〜第２ｎ＋１の入力信号１２１〜１２ｎが入力されている。そして、これら入力信号に対応して図３の容量素子Ｃ１に相当する容量素子Ｃ１１〜Ｃ１ｎが設けられており、その入力端子側に図４のアナログスイッチＳＷ１に相当するアナログスイッチＳＷ１１〜ＳＷ１ｎと図３のアナログスイッチＳＷ２に相当するＳＷ２１〜ＳＷ２ｎがそれぞれ設けられている。なお、容量素子Ｃ１１〜Ｃ１ｎの出力端子はすべて共通してアナログスイッチＳＷ３およびＳＷ４の入力端子へ接続されている。
【００７９】
図１２は、本実施の形態で用いられる第２の入力信号処理回路２０の回路構成例である。この第２の入力信号処理回路２０では、偶数番目に相当する第２〜第２ｎの入力端子２１１〜２１ｎから第２〜第２ｎの入力信号２２１〜２２ｎが入力されている。そして、これら入力信号に対応して図５の容量素子Ｃ２に相当する容量素子Ｃ２１〜Ｃ２ｎが設けられており、その入力端子側に図５のアナログスイッチＳＷ５に相当するアナログスイッチＳＷ５１〜ＳＷ５ｎと図５のアナログスイッチＳＷ６に相当するＳＷ６１〜ＳＷ６ｎがそれぞれ設けられている。なお、容量素子Ｃ２１〜Ｃ２ｎの出力端子はすべて共通してアナログスイッチＳＷ７およびＳＷ８の入力端子へ接続されている。
【００８０】
これにより、各入力信号の電圧を容易に合成して出力できるとともに、容量素子の出力端子に設けられているスイッチＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８を共用でき、回路構成を簡素化できる。
【００８１】
［第３の実施の形態］
次に、図１３を参照して、本発明の第３の実施の形態にかかる電圧比較器について説明する。図１３は、本発明の第３の実施の形態にかかる電圧比較器１０２の構成を示すブロック図であり、前述した図１と同じまたは同等部分には同一符号を付してある。
本実施の形態にかかる電圧比較器１０２は、前述した第１の実施の形態と比較して、制御回路６０が削除され、かわりに第３の制御端子６１Ｃが設けられ、この第３の制御端子６１Ｃから入力される第３の制御信号６２Ｃが、信号レベル判定回路３０、第１および第２の遮断回路８０，９０に供給されている。
【００８２】
この場合、第３の制御信号６２Ｃは、第１の制御端子６１Ａから入力される第１の制御信号６２Ａと逆相の制御信号である。
これにより、前述した第１の実施の形態にかかる電圧比較器１００において、制御回路６０と第１の制御端子６１Ａから与えられる制御信号を、信号レベル判定回路３０に与える場合と同じ効果を得ることができる。
【００８３】
なお、図１４に示すように、本実施の形態において、前述した第２の実施の形態を適用してもよい。この電圧比較器１０３によれば、複数の入力信号の合成結果に応じて評価信号を生成されるため、複数の入力信号の電圧について一括して電圧比較を行うことができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかる電圧比較器の動作を示すタイミングチャートである。
【図３】本発明の第１の実施の形態にかかる電圧比較器（制御回路）の他の構成を示すブロック図である。
【図４】本発明の第１の実施の形態にかかる電圧比較器で用いられる第１の入力信号処理回路の回路構成例である。
【図５】本発明の第１の実施の形態にかかる電圧比較器で用いられる第２の入力信号処理回路の回路構成例である。
【図６】本発明の第１の実施の形態にかかる電圧比較器（遮断回路）の他の構成を示すブロック図である。
【図７】本発明の第１の実施の形態にかかる電圧比較器（制御回路）の他の構成を示すブロック図である。
【図８】本発明の第１の実施の形態にかかる電圧比較器（リセット回路）の他の構成を示すブロック図である。
【図９】本発明の第１の実施の形態にかかる電圧比較器で用いられる信号レベル判定回路の回路構成例である。
【図１０】本発明の第２の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態にかかる電圧比較器で用いられる第１の入力信号処理回路の回路構成例である。
【図１２】本発明の第２の実施の形態にかかる電圧比較器で用いられる第２の入力信号処理回路の回路構成例である。
【図１３】本発明の第３の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図１４】本発明の第３の実施の形態にかかる電圧比較器（入力信号処理回路）の他の構成を示すブロック図である。
【図１５】従来の電圧比較器の構成を示すブロック図である。
【図１６】従来の電圧比較器で用いる第１の入力信号処理回路の構成例を示す回路図である。
【図１７】従来の電圧比較器で用いる第２の入力信号処理回路の構成例を示す回路図である。
【図１８】従来の電圧比較器の動作を示すタイミングチャートである。
【図１９】従来の電圧比較器の他の構成を示すブロック図である。
【符号の説明】
【００８５】
１００，１０１，１０２，１０３…電圧比較器、１０…第１の入力信号処理回路、１１…第１の入力端子、１２…第１の入力信号、１３…第１の評価信号（Ｖａ）、１４…第１の出力端子、２０…第２の入力信号処理回路、２１…第２の入力端子、２２…第２の入力信号、２３…第２の評価信号（Ｖｂ）、２４…第２の出力端子、３０…信号レベル判定回路、４０…第１のリセット回路、５０…第２のリセット回路、６０，６３…制御回路、６１Ａ…第１の制御端子、６１Ｂ…第２の制御端子、６２Ａ…第１の制御信号、６２Ｂ…第２の制御信号、７１Ａ…第１の電源端子、７１Ｂ…第２の電源端子、７１Ｃ…第３の電源端子、７２Ａ，７３Ａ…第１の電源電圧、７２Ｂ…第２の電源電圧、７２Ｃ…第３の電源電圧、８０…第１の遮断回路、９０…第２の遮断回路、Ｉ１，Ｉ２…インバータ、Ｔ３，Ｔ１１，Ｔ２１…ＰＭＯＳＦＥＴ、Ｔ１，Ｔ２，Ｔ１２，Ｔ２２…ＮＭＯＳＦＥＴ、ＶＤＤ…電源電圧、ＧＮＤ…接地電位、ＶＤＧ…中点電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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