(57)【要約】【課題】簡単な処理プロセスで、アナログ入力信号をデジタル信号に変換しつつアナログ入力信号の大小比較を行うことが可能な技術を提供する。【解決手段】本発明のＡ−Ｄ変換装置は、ユーザによって制御可能なチャネル指定信号ＣＤに基づいてアナログ信号ＡＮ０〜ＡＮ７のうちの少なくとも一つを選択して出力するチャネル指定回路１０と、入力信号決定回路１５とを備えている。入力信号決定回路１５は、比較選択信号ＣＯＳ１，ＣＯＳ２の状態によって、チャネル選択信号ＣＳ１，ＣＳ２に基づいてチャネル指定回路１０からのアナログ信号のうちのいずれか二つを選択してコンパレータ２に入力したり、チャネル選択信号ＣＳ２に基づいてチャネル指定回路１０からのアナログ信号のうちのいずれか一つを選択して基準電圧ＲＥＦとともにコンパレータ２に入力したりする。【選択図】図１
2006121366.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号と基準電圧とをコンパレータで比較して当該アナログ信号をデジタル信号に変換するＡ−Ｄ変換装置であって、
複数のアナログ入力端子と、
二つの入力を比較して、その比較結果を出力するコンパレータと、
Ａ−Ｄ変換を実行する際に用いられる基準電圧を発生する基準電圧発生部と、
チャネル指定信号に基づいて、前記複数のアナログ入力端子に入力される複数のアナログ信号のうちの少なくとも一つを選択して出力するチャネル指定回路と、
前記コンパレータへの入力信号を決定する入力信号決定回路と
を備え、
前記入力信号決定回路は、
比較選択信号が第１の状態のときには、第１のチャネル選択信号に基づいて前記チャネル指定回路から出力されるアナログ信号のうちのいずれか二つを選択して前記コンパレータに入力し、
前記比較選択信号が第２の状態のときには、第２のチャネル選択信号に基づいて前記チャネル指定回路から出力されるアナログ信号のうちのいずれか一つを選択して前記基準電圧とともに前記コンパレータに入力する、Ａ−Ｄ変換装置。
【請求項２】
請求項１に記載のＡ−Ｄ変換装置と、
前記比較選択信号と前記第１及び第２のチャネル選択信号とを出力して前記Ａ−Ｄ変換装置の動作制御を行う制御回路と
を備え、
前記制御回路は、
前記入力信号決定回路に前記第１の状態の前記比較選択信号を入力するとともに、前記第１のチャネル選択信号を制御することによって、前記コンパレータにおいて前記チャネル指定回路から出力される複数のアナログ信号のうちの二つの信号を比較して当該複数のアナログ信号のうちの最大値信号を求め、更に、前記入力信号決定回路に前記第２の状態の前記比較選択信号を入力するとともに、前記第２のチャネル選択信号を制御することによって、求めた前記最大値信号と前記基準電圧を前記コンパレータにおいて比較する、Ａ−Ｄ変換システム。
【請求項３】
請求項１に記載のＡ−Ｄ変換装置と、
前記比較選択信号と前記第１及び第２のチャネル選択信号とを出力して前記Ａ−Ｄ変換装置の動作制御を行う制御回路と
を備え、
前記制御回路は、
前記入力信号決定回路に前記第１の状態の前記比較選択信号を入力するとともに、前記第１のチャネル選択信号を制御することによって、前記コンパレータにおいて前記チャネル指定回路から出力される複数のアナログ信号のうちの二つの信号を比較して当該複数のアナログ信号のうちの最小値信号を求め、更に、前記入力信号決定回路に前記第２の状態の前記比較選択信号を入力するとともに、前記第２のチャネル選択信号を制御することによって、求めた前記最小値信号と前記基準電圧を前記コンパレータにおいて比較する、Ａ−Ｄ変換システム。
【請求項４】
請求項１に記載のＡ−Ｄ変換装置と、
前記チャネル指定信号と、前記比較選択信号と、前記第１及び第２のチャネル選択信号とを出力して前記Ａ−Ｄ変換装置の動作制御を行う制御回路と
を備え、
前記制御回路は、
（ａ）前記入力信号決定回路に前記第１の状態の前記比較選択信号を入力するとともに、前記第１のチャネル選択信号を制御することによって、前記コンパレータにおいて前記チャネル指定回路から出力される複数のアナログ信号のうちの二つの信号を比較して当該複数のアナログ信号のうちの最大値信号を求め、更に、前記入力信号決定回路に前記第２の状態の前記比較選択信号を入力するとともに、前記第２のチャネル選択信号を制御することによって、求めた前記最大値信号と前記基準電圧を前記コンパレータにおいて比較する工程と、
（ｂ）前記チャネル指定信号を制御して、前記工程（ａ）で求めた前記最大値信号の出力を前記チャネル指定回路に停止させる工程と
を繰り返し実行する、Ａ−Ｄ変換システム。
【請求項５】
請求項１に記載のＡ−Ｄ変換装置と、
前記チャネル指定信号と、前記比較選択信号と、前記第１及び第２のチャネル選択信号とを出力して前記Ａ−Ｄ変換装置の動作制御を行う制御回路と
を備え、
前記制御回路は、
（ａ）前記入力信号決定回路に前記第１の状態の前記比較選択信号を入力するとともに、前記第１のチャネル選択信号を制御することによって、前記コンパレータにおいて前記チャネル指定回路から出力される複数のアナログ信号のうちの二つの信号を比較して当該複数のアナログ信号のうちの最小値信号を求め、更に、前記入力信号決定回路に前記第２の状態の前記比較選択信号を入力するとともに、前記第２のチャネル選択信号を制御することによって、求めた前記最小値信号と前記基準電圧を前記コンパレータにおいて比較する工程と、
（ｂ）前記チャネル指定信号を制御して、前記工程（ａ）で求めた前記最小値信号の出力を前記チャネル指定回路に停止させる工程と
を繰り返し実行する、Ａ−Ｄ変換システム。
【請求項６】
請求項１に記載のＡ−Ｄ変換装置と、
前記チャネル指定信号と、前記比較選択信号と、前記第１及び第２のチャネル選択信号とを出力して前記Ａ−Ｄ変換装置の動作制御を行う制御回路と
を備え、
前記Ａ−Ｄ変換装置は、前記チャネル指定回路から出力される複数のアナログ信号のうちＡ−Ｄ変換を行う信号についての大きい方からの順位を指定することが可能なレジスタを更に備え、
前記制御回路は、
（ａ）前記入力信号決定回路に前記第１の状態の前記比較選択信号を入力するとともに、前記第１のチャネル選択信号を制御することによって、前記コンパレータにおいて前記チャネル指定回路から出力される複数のアナログ信号のうちの二つの信号を比較して当該複数のアナログ信号のうちの最大値信号を求める工程と、
（ｂ）前記工程（ａ）で求めた前記最大値信号が、前記レジスタ内の前記順位の信号であるか否かを判定する工程と、
（ｃ）前記工程（ｂ）において、前記工程（ａ）で求めた前記最大値信号が前記レジスタ内の前記順位の信号でないと判定した場合には、前記チャネル指定信号を制御して、前記工程（ａ）で求めた前記最大値信号の出力を前記チャネル指定回路に停止させる工程と、
（ｄ）前記工程（ｂ）において、前記工程（ａ）で求めた前記最大値信号が前記レジスタ内の前記順位の信号であると判定した場合には、前記入力信号決定回路に前記第２の状態の前記比較選択信号を入力するとともに、前記第２のチャネル選択信号を制御することによって、前記工程（ａ）で求めた前記最大値信号と前記基準電圧を前記コンパレータにおいて比較する工程と
を実行し、
前記制御回路は、前記工程（ｂ）において前記工程（ａ）で求めた前記最大値信号が前記レジスタ内の前記順位の信号であると判定されるまで、前記工程（ａ）〜（ｃ）を繰り返し実行する、Ａ−Ｄ変換システム。
【請求項７】
請求項１に記載のＡ−Ｄ変換装置と、
前記チャネル指定信号と、前記比較選択信号と、前記第１及び第２のチャネル選択信号とを出力して前記Ａ−Ｄ変換装置の動作制御を行う制御回路と
を備え、
前記Ａ−Ｄ変換装置は、前記チャネル指定回路から出力される複数のアナログ信号のうちＡ−Ｄ変換を行う信号についての小さい方からの順位を指定することが可能なレジスタを更に備え、
前記制御回路は、
（ａ）前記入力信号決定回路に前記第１の状態の前記比較選択信号を入力するとともに、前記第１のチャネル選択信号を制御することによって、前記コンパレータにおいて前記チャネル指定回路から出力される複数のアナログ信号のうちの二つの信号を比較して当該複数のアナログ信号のうちの最小値信号を求める工程と、
（ｂ）前記工程（ａ）で求めた前記最小値信号が、前記レジスタ内の前記順位の信号であるか否かを判定する工程と、
（ｃ）前記工程（ｂ）において、前記工程（ａ）で求めた前記最小値信号が前記レジスタ内の前記順位の信号でないと判定した場合には、前記チャネル指定信号を制御して、前記工程（ａ）で求めた前記最小値信号の出力を前記チャネル指定回路に停止させる工程と、
（ｄ）前記工程（ｂ）において、前記工程（ａ）で求めた前記最小値信号が前記レジスタ内の前記順位の信号であると判定した場合には、前記入力信号決定回路に前記第２の状態の前記比較選択信号を入力するとともに、前記第２のチャネル選択信号を制御することによって、前記工程（ａ）で求めた前記最小値信号と前記基準電圧を前記コンパレータにおいて比較する工程と
を実行し、
前記制御回路は、前記工程（ｂ）において前記工程（ａ）で求めた前記最小値信号が前記レジスタ内の前記順位の信号であると判定されるまで、前記工程（ａ）〜（ｃ）を繰り返し実行する、Ａ−Ｄ変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号と基準電圧とをコンパレータで比較して当該アナログ信号をデジタル信号に変換するＡ−Ｄ変換装置に関する。
【背景技術】
【０００２】
従来から、アナログ信号をデジタル信号に変換するＡ−Ｄ変換装置に関して様々な技術が提案されている。例えば、複数のアナログ入力端子を備えるＡ−Ｄ変換装置に関して、特許文献１には一つコンパレータを用いてＡ−Ｄ変換処理を行う技術が開示されており、特許文献２には複数のコンパレータを用いてＡ−Ｄ変換処理を行う技術が開示されている。
【０００３】
【特許文献１】特開平８−１６７８４６号公報
【特許文献２】特開平１１−１５４８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、従来のＡ−Ｄ変換装置では、複数のアナログ入力端子にそれぞれ入力された複数のアナログ信号のうちの最大値信号や最小値信号のデジタル値を取得する場合のように、アナログ入力信号をデジタル信号に変換しつつ入力信号同士の大小比較を行う必要がある場合には、Ａ−Ｄ変換後のデジタル信号同士を比較していたため処理プロセスが複雑であった。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、簡単な処理プロセスで、アナログ入力信号をデジタル信号に変換しつつ入力信号同士の大小比較を行うことが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明のＡ−Ｄ変換装置は、アナログ信号と基準電圧とをコンパレータで比較して当該アナログ信号をデジタル信号に変換するＡ−Ｄ変換装置であって、複数のアナログ入力端子と、二つの入力を比較して、その比較結果を出力するコンパレータと、Ａ−Ｄ変換を実行する際に用いられる基準電圧を発生する基準電圧発生部と、チャネル指定信号に基づいて、前記複数のアナログ入力端子に入力される複数のアナログ信号のうちの少なくとも一つを選択して出力するチャネル指定回路と、前記コンパレータへの入力信号を決定する入力信号決定回路とを備え、前記入力信号決定回路は、比較選択信号が第１の状態のときには、第１のチャネル選択信号に基づいて前記チャネル指定回路から出力されるアナログ信号のうちのいずれか二つを選択して前記コンパレータに入力し、前記比較選択信号が第２の状態のときには、第２のチャネル選択信号に基づいて前記チャネル指定回路から出力されるアナログ信号のうちのいずれか一つを選択して前記基準電圧とともに前記コンパレータに入力する。
【発明の効果】
【０００７】
この発明のＡ−Ｄ変換装置によれば、比較選択信号と第１及び第２のチャネル選択信号とを制御することによって、コンパレータにおいてアナログ信号をＡ−Ｄ変換しつつ、当該コンパレータでアナログ信号同士を直接比較することができる。よって、Ａ−Ｄ変換後に得られるデジタル値を比較して入力信号の大小比較を行う場合よりも処理プロセスが簡単になる。
【０００８】
更に、ユーザによって制御可能なチャネル指定信号に基づいて、複数のアナログ入力端子に入力される複数のアナログ信号のうちの少なくとも一つを選択して出力するチャネル指定回路が設けられているため、ユーザは複数のアナログ信号から処理対象となる信号を自由に指定できる。従って、不要なアナログ信号についての処理を実行せずに済み、処理プロセスが更に簡単となる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は本発明の実施の形態１に係るＡ−Ｄ変換システムの構成を示すブロック図である。本実施の形態１に係るＡ−Ｄ変換システムは、例えばＭＣＵ（microcontroller unit）に内蔵され、複数チャネルのアナログ信号のうちの最大値信号あるいは最小値信号をＡ−Ｄ変換することが可能である。
【００１０】
図１に示されるように、本実施の形態１に係るＡ−Ｄ変換システムは、Ａ−Ｄ変換装置１と、当該Ａ−Ｄ変換装置１の動作制御を行う制御回路５０とを備えており、制御回路５０はＣＰＵなどを有している。Ａ−Ｄ変換装置１は、例えば８つのアナログ入力端子ＡＩＴ０〜ＡＩＴ７と、二つの入力を比較してその比較結果を出力するコンパレータ２と、Ａ−Ｄ変換を行う際に用いられる基準電圧ＲＥＦを発生する基準電圧発生回路３と、Ａ−Ｄ変換した結果を記憶するＡ−Ｄ変換結果レジスタ４と、Ａ−Ｄ制御レジスタ５と、ユーザ要求レジスタ６とを備えている。更に、Ａ−Ｄ変換装置１は、アナログ入力端子ＡＩＴ０〜ＡＩＴ７にそれぞれ入力されるアナログ信号ＡＮ０〜ＡＮ７から処理対象となるアナログ信号を選択するチャネル指定回路１０と、コンパレータ２への入力信号を決定する入力信号決定回路１５と、コンパレータ２の出力信号の出力先を選択する出力選択回路９とを備えている。
【００１１】
基準電圧発生回路３は、制御回路５０によって動作制御され、アナログ信号をデジタル信号に変換する際のビット数に応じて複数種類の基準電圧ＲＥＦを発生することが可能である。また、チャネル指定回路１０は、制御回路５０から出力されるチャネル指定信号ＣＤに基づいて複数のアナログ信号ＡＮ０〜ＡＮ７のうち少なくとも一つを選択して出力する。
【００１２】
入力信号決定回路１５は、チャネル選択回路１１，１２と、比較選択回路７，８とを備えている。チャネル選択回路１１は、制御回路５０から出力されるチャネル選択信号ＣＳ１に基づいて、チャネル指定回路１０から出力されるアナログ信号のうちのいずれか一つを選択して出力し、チャネル選択回路１２は、制御回路５０から出力されるチャネル選択信号ＣＳ２に基づいて、チャネル指定回路１０から出力されるアナログ信号のうちのいずれか一つを選択して出力する。
【００１３】
比較選択回路７は、制御回路５０から出力される比較選択信号ＣＯＳ１に基づいて、チャネル選択回路１１，１２の出力のどちらか一方を選択してコンパレータ２の一方入力に出力する。例えば、比較選択回路７は、比較選択信号ＣＯＳ１が“１”を示すときにチャネル選択回路１１の出力を選択して出力し、“０”を示すときにチャネル選択回路１２の出力を選択して出力する。
【００１４】
比較選択回路８は、制御回路５０から出力される比較選択信号ＣＯＳ２に基づいて、チャネル選択回路１２の出力と、基準電圧発生回路３から出力される基準電圧ＲＥＦとのどちらか一方を選択してコンパレータ２の他方入力に出力する。例えば、比較選択回路８は、比較選択信号ＣＯＳ２が“１”を示すときにチャネル選択回路１２の出力を選択して出力し、“０”を示すときに基準電圧ＲＥＦを選択して出力する。
【００１５】
このような構成により、入力信号決定回路１５は、比較選択信号ＣＯＳ１，ＣＯＳ２がある状態のとき、つまりそれぞれが“１”を示すときには、チャネル選択信号ＣＳ１，ＣＳ２に基づいてチャネル指定回路１０から出力されるアナログ信号からいずれか二つを選択してコンパレータ２に入力し、比較選択信号ＣＯＳ１，ＣＯＳ２が別の状態のとき、つまりそれぞれが“０”を示すときには、チャネル選択信号ＣＳ２に基づいてチャネル指定回路１０から出力されるアナログ信号からいずれか一つを選択して、基準電圧ＲＥＦとともにコンパレータ２に入力する。
【００１６】
コンパレータ２は、比較選択回路７の出力と、比較選択回路８の出力とを比較してその結果を“１”，“０”のデジタル値で出力する。具体的には、コンパレータ２のプラス入力端子は比較選択回路７の出力が接続され、マイナス入力端子には比較選択回路８の出力が接続されており、比較選択回路７の出力が比較選択回路８の出力よりも大きくなればコンパレータ２は“１”を出力し、逆に小さくなれば“０”を出力する。
【００１７】
出力選択回路９は、制御回路５０から出力される出力選択信号ＯＳに基づいて、コンパレータ２の出力を制御回路５０に出力したり、Ａ−Ｄ変換結果レジスタ４に出力したりする。例えば、出力選択回路９は、出力選択信号ＯＳが“１”を示すときにコンパレータ２の出力を制御回路５０に出力し、“０”を示すときにコンパレータ２の出力をＡ−Ｄ変換結果レジスタ４に出力する。Ａ−Ｄ変換結果レジスタ４は、出力選択回路９から出力されるコンパレータ２での比較結果を記憶する。
【００１８】
Ａ−Ｄ制御レジスタ５には、Ａ−Ｄ変換処理の開始あるいは終了の指示情報が書き込まれ、制御回路５０はこの指示情報に従って、Ａ−Ｄ変換処理を開始したり終了したりする。ユーザ要求レジスタ６には、処理対象となるアナログ信号のうちの最大値信号をＡ−Ｄ変換するか、最小値信号をＡ−Ｄ変換するかの指示情報が書き込まれ、制御回路５０はこの指示情報に従って動作する。例えば、最大値信号をＡ−Ｄ変換する場合にはユーザ要求レジスタ６にはデータ“１”が書き込まれ、最小値信号をＡ−Ｄ変換する場合にはデータ“０”が書き込まれる。なお図１中のユーザ要求レジスタ６を示す四角形の図形内の数字は、当該レジスタ内のデータの値を示している。
【００１９】
ユーザは、制御回路５０を介して、Ａ−Ｄ制御レジスタ５及びユーザ要求レジスタ６に設定データを書き込むことが可能である。本実施の形態１に係るＡ−Ｄ変換システムには、ＵＡＲＴ（universal asynchronous receiver transmitter）等の外部とシリアル通信を行うシリアル通信装置（図示せず）が設けられている。このシリアル通信装置は制御回路５０と接続されており、ユーザは当該シリアル通信装置とシリアル通信を行うことによって、制御回路５０にＡ−Ｄ制御レジスタ５あるいはユーザ要求レジスタ６への設定データを通知し、制御回路５０は受け取った設定データをＡ−Ｄ制御レジスタ５あるいはユーザ要求レジスタ６に設定する。従って、Ａ−Ｄ変換処理の開始や終了、あるいは処理対象となるアナログ信号のうちの最大値信号をＡ−Ｄ変換するか、最小値信号をＡ−Ｄ変換するかは、ユーザによって自由に指定することができる。
【００２０】
次に、チャネル指定回路１０及びチャネル選択回路１１，１２の構成について詳細に説明する。本実施の形態１では、これらの回路は、入力及び出力の接続先と後述するトランスミッションゲート選択回路２２の動作以外は同じ回路構成である。図２は、チャネル指定回路１０及びチャネル選択回路１１，１２の構成を示すブロック図である。図２に示されるように、チャネル指定回路１０及びチャネル選択回路１１，１２のそれぞれは、８つのトランスミッションゲートＴＭ０〜ＴＭ７と、データラッチ回路２１と、トランスミッションゲート選択回路２２とを備えている。データラッチ回路２１は、制御回路５０から出力されるチャネル指定信号ＣＤ、チャネル選択信号ＣＳ１あるいはチャネル選択信号ＣＳ２などの制御信号を保持してトランスミッションゲート選択回路２２に出力する。本実施の形態１では、これらの制御信号のそれぞれは、８つのトランスミッションゲートＴＭ０〜ＴＮ７にそれぞれ対応する８ビットのデータで構成されている。従って、データラッチ回路２１から８ビットデータが出力される。なお、この８ビットのデータにおいては、０ビット目〜７ビット目のデータがそれぞれトランスミッションゲートＴＭ０〜ＴＭ７に対応している。
【００２１】
トランスミッションゲート選択回路２２は、受け取った８ビットデータに基づいて、トランスミッションゲートＴＭ０〜ＴＭ７のそれぞれをオン／オフ制御する。チャネル選択回路１１，１２のトランスミッションゲート選択回路２２は、トランスミッションゲートＴＭ０に対応する０ビット目のデータが“１”の場合には、当該トランスミッションゲートＴＭ０の正論理及び負論理の制御端子にそれぞれ“１”及び“０”を与えて、当該トランスミッションゲートＴＭ０をオンにする。一方、トランスミッションゲートＴＭ０に対応する０ビット目のデータが“０”の場合には、当該トランスミッションゲートＴＭ０の正論理及び負論理の制御端子にそれぞれ“０”及び“１”を与えて、当該トランスミッションゲートＴＭ０をオフにする。他のトランスミッションゲートＴＭ１〜ＴＭ７も同様にしてオン／オフ制御される。
【００２２】
一方、チャネル指定回路１０のトランスミッションゲート選択回路２２は、チャネル選択回路１１，１２の場合とは逆に、０ビット目のデータが“０”の場合には、当該トランスミッションゲートＴＭ０の正論理及び負論理の制御端子にそれぞれ“１”及び“０”を与えて、当該トランスミッションゲートＴＭ０をオンにし、０ビット目のデータが“１”の場合には、当該トランスミッションゲートＴＭ０の正論理及び負論理の制御端子にそれぞれ“０”及び“１”を与えて、当該トランスミッションゲートＴＭ０をオフにする。他のトランスミッションゲートＴＭ１〜ＴＭ７も同様にしてオン／オフ制御される。
【００２３】
このように、チャネル指定信号ＣＤ、チャネル選択信号ＣＳ１あるいはチャネル選択信号ＣＳ２に含まれる８ビットのデータによって、チャネル指定回路１０、チャネル選択回路１１あるいはチャネル選択回路１２のトランスミッションゲートＴＭ０〜ＴＭ７のそれぞれを個別にオン／オフ制御できる。
【００２４】
チャネル指定回路１０のトランスミッションゲートＴＭ０〜ＴＭ７の入力端子は、アナログ入力端子ＡＩＴ０〜ＡＩＴ７にそれぞれ接続されており、それらの出力端子は、チャネル選択回路１１のトランスミッションゲートＴＭ０〜ＴＭ７の入力端子にそれぞれ接続されている。また、チャネル指定回路１０のトランスミッションゲートＴＭ０〜ＴＭ７の出力端子は、チャネル選択回路１２のトランスミッションゲートＴＭ０〜ＴＭ７の入力端子にそれぞれ接続されている。
【００２５】
チャネル選択回路１１のトランスミッションゲートＴＭ０〜ＴＭ７の出力端子は互いに接続されており、比較選択回路７の一方入力に接続されている。チャネル選択回路１２のトランスミッションゲートＴＭ０〜ＴＭ７の出力端子も互いに接続されており、比較選択回路７の他方入力と、比較選択回路８の一方入力に接続されている。なお以後、チャネル指定回路１０あるいはチャネル選択回路１１，１２に設定されているデータと言えば、それぞれのデータラッチ回路２１で保持されているデータを意味するものとする。
【００２６】
以上のように、チャネル指定回路１０では、トランスミッションゲートＴＭ０〜ＴＭ７の入力端子に、アナログ入力端子ＡＩＴ０〜ＡＩＴ７がそれぞれ接続されていることから、８ビットデータで構成されているチャネル指定信号ＣＤによって、アナログ信号ＡＮ０〜ＡＮ７の少なくとも一つを出力することが可能である。
【００２７】
また、チャネル選択回路１１では、トランスミッションゲートＴＭ０〜ＴＭ７の入力端子に、チャネル指定回路１０のトランスミッションゲートＴＭ０〜ＴＭ７の出力端子がそれぞれ接続されていることから、チャネル選択信号ＣＳ１に制約が無ければ、チャネル選択回路１１は、チャネル指定回路１０から出力されるアナログ信号のうちの二つ以上の信号を出力することが可能である。しかしながら、本実施の形態１に係るチャネル選択信号ＣＳ１では、８ビットのデータのうちいずれか１ビットしか“１”とならないため、チャネル選択回路１１は、チャネル指定回路１０から出力されるアナログ信号のうちのいずれか一つしか出力しない。同様の理由により、チャネル選択回路１２は、チャネル指定回路１０から出力されるアナログ信号のうちのいずれか一つしか出力しない。
【００２８】
本実施の形態１では、チャネル指定信号ＣＤはユーザによって制御可能な信号である。例えば、ユーザは上述のシリアル通信装置と通信を行うことによって、制御回路５０に対してチャネル指定信号ＣＤのデータを通知し、制御回路５０は受け取ったデータをチャネル指定回路１０に入力する。これにより、ユーザは処理対象となるアナログ信号を自由に指定することができ、後述するように、アナログ信号ＡＮ０〜ＡＮ７のうちユーザによって指定された信号の間での最大値信号あるいは最小値信号がＡ−Ｄ変換される。
【００２９】
なお図１では、チャネル指定回路１０及びチャネル選択回路１１，１２のそれぞれにおいて、トランスミッションゲートＴＭ０〜ＴＭ７を示すそれぞれの四角形の図形内には数字が付されている。この数字は、対応するトランスミッションゲートをオン／オフするために制御回路５０から出力されるデータ（チャネル指定信号ＣＤやチャネル選択信号ＣＳ１，ＣＳ２に含まれるデータ）の値を示している。従って、チャネル指定回路１０では、四角形内の数字が“１”の場合にはそれに対応するトランスミッションゲートはオフであり、“０”の場合にはオンである。また、チャネル選択回路１１，１２では、四角形内の数字が“１”の場合にはそれに対応するトランスミッションゲートはオンであり、“０”の場合にはオフである。よって、図１に示される例では、チャネル指定回路１０からはアナログ信号ＡＮ２，ＡＭ３，ＡＮ５〜ＡＮ７が出力され、チャネル選択回路１１，１２からはそれらの信号のうちアナログ信号ＡＮ７，ＡＮ５がそれぞれ出力される。
【００３０】
次に、本実施の形態１に係るＡ−Ｄ変換システムにおけるＡ−Ｄ変換処理について説明する。本実施の形態１に係るＡ−Ｄ変換システムでは、例えば逐次比較方式のＡ−Ｄ変換処理が実行される。また、本実施の形態１に係るＡ−Ｄ変換システムでは、アナログ入力信号が例えば１０ビットのデジタル信号に変換される。
【００３１】
Ａ−Ｄ変換処理が行われる際には、制御回路５０の動作制御によって、比較選択回路７がチャネル選択回路１２の出力を出力し、比較選択回路８が基準電圧ＲＥＦを出力する。これにより、コンパレータ２ではチャネル選択回路１２から出力されるアナログ信号と基準電圧ＲＥＦとが比較され、当該アナログ信号が１０ビットのデジタル信号に変換される。また、出力選択回路９は、コンパレータ２の出力をＡ−Ｄ変換結果レジスタ４に出力する。
【００３２】
Ａ−Ｄ変換処理が行われる際、まず基準電圧発生回路３は、制御回路５０の動作制御によって、コンパレータ２においてＡ−Ｄ変換可能なアナログ信号の入力電圧範囲の中心値と同じ値の基準電圧ＲＥＦを発生する。コンパレータ２は、この基準電圧ＲＥＦとチャネル選択回路１２から出力されるアナログ信号とを比較して、その比較結果を“１”，“０”のデジタル値で出力する。このデジタル値は、１０ビットのデジタル信号の最上位ビットとしてＡ−Ｄ変換結果レジスタ４に書き込まれる。
【００３３】
次に、制御回路５０は、最上位ビットのデータの値に応じて次の基準電圧ＲＥＦを基準電圧発生回路３に出力させる。コンパレータ２は、この次の基準電圧ＲＥＦとアナログ信号との比較を行い、その比較結果を示すデジタル値を出力する。このデジタル値は、１０ビットのデジタル信号の上位２ビット目のデータとしてＡ−Ｄ変換結果レジスタ４に書き込まれる。同様の動作が、合計１０回行われて、アナログ信号が１０ビットのデジタル信号に変換されてＡ−Ｄ変換結果レジスタ４に記憶される。
【００３４】
次に、アナログ信号ＡＮ０〜ＡＮ７のうちユーザによって指定された信号の間での最大値信号をＡ−Ｄ変換する場合の本実施の形態１に係るＡ−Ｄ変換システムの動作について説明する。本実施の形態１に係るＡ−Ｄ変換システムでは、ユーザによって指定されたアナログ信号間の大小比較をコンパレータ２で行って、それらのうちの最大値信号を求め、求めた最大値信号をＡ−Ｄ変換する。図３〜９は、この場合の本実施の形態１に係るＡ−Ｄ変換システムの動作の一例を説明するための図であって、図１０は本実施の形態１に係るＡ−Ｄ変換システムの動作を示すフローチャートである。
【００３５】
ユーザによってＡ−Ｄ制御レジスタ５にＡ−Ｄ変換開始の指示情報が設定されると、まず制御回路５０は比較選択回路７，８及び出力選択回路９の設定を行う。制御回路５０は、ユーザ要求レジスタ６内の設定データを読み出して、そのデータ内容を確認し、ユーザ要求レジスタ６内に最大値信号をＡ−Ｄ変換する指示情報が書き込まれている場合には、入力信号決定回路１５に、ともに“１”を示す比較選択信号ＣＯＳ１，ＣＯＳ２を入力し、図３に示されるように、比較選択回路７，８にそれぞれチャネル選択回路１１，１２の出力を出力させる。更に、制御回路５０は出力選択回路９にコンパレータ２の出力を当該制御回路５０に出力させる。
【００３６】
以下に説明する例では、アナログ入力端子ＡＩＴ０〜ＡＩＴ７に入力されるアナログ信号ＡＮ０〜ＡＮ７のうち、ユーザによってアナログ信号ＡＮ２，ＡＮ３，ＡＮ５〜ＡＮ７が指定されて処理対象となり、これらの信号のうちの最大値信号がＡ−Ｄ変換されるものとする。従って、図３に示されるように、チャネル指定回路１０に設定されている８ビットのデータにおいては、０ビット目〜７ビット目のデータの値がそれぞれ“１”，“１”，“０”，“０”，“１”，“０”，“０”，“０”となり、チャネル指定回路１０のトランスミッションゲートＴＭ０〜ＴＭ７のうち、トランスミッションゲートＴＭ２，ＴＭ３，ＴＭ５〜ＴＭ７だけがオン状態となり、当該チャネル指定回路１０からアナログ信号ＡＮ２，ＡＮ３，ＡＮ５〜ＡＮ７が出力される。
【００３７】
また本例では、図３に示されるように、アナログ信号ＡＮ０〜ＡＮ７として、それぞれ１．０Ｖ，４．０Ｖ，３．０Ｖ，２．０Ｖ，４．５Ｖ，３．５Ｖ，１．５Ｖ，２．５Ｖの直流電圧信号が入力されるものとする。
【００３８】
比較選択回路７，８及び出力選択回路９の設定が完了すると、図１０のステップｓ１において、制御回路５０は、コンパレータ２で大小比較を行うアナログ信号を選択する。ステップｓ１において、制御回路５０は、チャネル指定回路１０に設定されている８ビットのデータを読み出し、読み出した８ビットのデータにおいて、最下位ビットから最上位ビットにかけて順に値を確認し、最初に“０”となるビットのビット位置と、２番目に“０”となるビット位置とを取得する。そして、チャネル指定回路１０において最初に“０”となるビットのビット位置と同じビット位置においてのみ“１”を示すチャネル選択信号ＣＳ２をチャネル選択回路１２に出力し、２番目に“０”となるビットのビット位置と同じビット位置においてのみ“１”を示すチャネル選択信号ＣＳ１をチャネル選択回路１１に出力する。これにより、コンパレータ２で大小比較が行われるアナログ信号が選択される。
【００３９】
本例では、図３に示されるように、チャネル指定回路１０に設定されている０ビット目〜７ビット目のデータにおいては、２ビット目のデータが最初に“０”となるため、図４に示されるように、チャネル選択回路１２のデータラッチ回路２１では２ビット目のデータのみが“１”となる８ビットのデータが保持され、トランスミッションゲートＴＭ２のみがオン状態となり、チャネル選択回路１２からアナログ信号ＡＮ２が出力される。また本例では、チャネル指定回路１０に設定されているデータにおいては、３ビット目のデータが２番目に“０”となるため、図４に示されるように、チャネル選択回路１１のデータラッチ回路２１では３ビット目のデータのみが“１”となる８ビットのデータ保持され、トランスミッションゲートＴＭ３のみがオン状態となり、チャネル選択回路１１からアナログ信号ＡＮ３が出力される。
【００４０】
次にステップｓ２において、コンパレータ２は、チャネル選択回路１１，１２の出力の大小比較を行い、その比較結果を出力する。本例では、チャネル選択回路１１，１２からはそれぞれアナログ信号ＡＮ３，ＡＮ２が出力されることから、コンパレータ２ではアナログ信号ＡＮ２，ＡＮ３の比較が行われ、その比較結果が出力選択回路９を介して制御回路５０に入力される。
【００４１】
次にステップｓ３において、制御回路５０は、コンパレータ２から受け取った比較結果を参照して、チャネル選択回路１１，１２の出力のどちらが大きいかを判定する。判定の結果、チャネル選択回路１１の出力の方が大きい場合には、そのデータラッチ回路２１に保持されている８ビットのデータを読み出して、これをチャネル選択信号ＣＳ２としてチャネル選択回路１２に出力する。これにより、チャネル選択回路１１のデータラッチ回路２１に保持されているデータが、チャネル選択回路１２のデータラッチ回路２１にコピーされる。一方、制御回路５０は、チャネル選択回路１２の出力の方が大きい場合には、チャネル選択回路１２に設定されているデータの値を維持し変化させない。
【００４２】
本例では、チャネル選択回路１１から出力されるアナログ信号ＡＮ３よりもチャネル選択回路１２から出力されるアナログ信号ＡＮ２の方が大きいため、図５に示されるように、チャネル選択回路１２に設定されているデータは変化しない。
【００４３】
次にステップｓ４において、制御回路５０は、チャネル指定回路１０及びチャネル選択回路１１に設定されているデータを参照して、大小比較すべきアナログ信号が存在するかどうかを判断し、存在する場合にはステップｓ１において大小比較を行うアナログ信号を選択し、存在しない場合には後述するステップｓ５を実行する。このステップｓ１においては、制御回路５０は、まず、チャネル選択回路１１に設定されている８ビットのデータにおいて、“１”を示すデータのビット位置を１ビット上位にシフトする。本例では、図５に示されるように、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置は３ビット目から４ビット目にシフトされる。
【００４４】
そして、制御回路５０は、データシフト動作の後、チャネル選択回路１１に設定されている“１”を示すデータのビット位置と同じビット位置において、チャネル指定回路１０に設定されているデータが“０”であるかどうかを確認し、“０”であれば、ステップｓ２〜ｓ４が順次実行される。一方、“１”であれば、制御回路５０は、チャネル指定回路１０に設定されている８ビットのデータにおいて“１”を示すデータのビット位置を更に１ビット上位にシフトさせ、そのシフト後の“１”を示すデータのビット位置と同じビット位置において、チャネル指定回路１０に設定されているデータが“０”であるかどうかを確認し、その確認結果に応じて同様の処理を行う。
【００４５】
本例では、図５において、チャネル選択回路１１に設定されている“１”を示すデータのビット位置が３ビット目から４ビット目にシフトしているが、チャネル指定回路１０に設定されているデータのうち４ビット目のデータが“１”を示すため、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置は更にシフトし、図６に示されるように４ビット目から５ビット目にシフトする。そして、図６に示されるように、チャネル指定回路１０に設定されているデータのうち５ビット目のデータは“０”を示すため、ステップｓ２が実行されて、チャネル選択回路１１から出力されるアナログ信号ＡＮ５と、チャネル選択回路１２から出力されるアナログ信号ＡＮ２とが大小比較される。本例では、アナログ信号ＡＮ２よりもアナログ信号ＡＮ５の方が大きいため、次のステップｓ３では、図７に示されるように、チャネル選択回路１１に設定されているデータが、チャネル選択回路１２のデータラッチ回路２１にコピーされる。
【００４６】
そして、次のステップｓ４において、大小比較すべきアナログ信号が存在すると判断されると、再度ステップｓ１が実行されて、チャネル指定回路１０に設定されている８ビットのデータにおいて、“１”を示すデータのビット位置が１ビット上位にシフトし、そのシフト後の“１”を示すデータのビット位置と同じビット位置において、チャネル指定回路１０に設定されているデータが“０”であるかどうかが確認され、その確認結果に応じた処理が実行される。そして、ステップｓ４において、大小比較すべきアナログ信号が存在しないと判断されるまで同様の処理が繰り返し実行される。
【００４７】
本例では、図７において、チャネル選択回路１１に設定されているデータが、チャネル選択回路１２のデータラッチ回路２１にコピーされると、その後、チャネル指定回路１０に設定されている８ビットのデータにおいて“１”を示すデータのビット位置が５ビット目から６ビット目にシフトする。そして、アナログ信号ＡＮ６とアナログ信号ＡＮ５との大小比較が実行される。本例では、アナログ信号ＡＮ６よりもアナログ信号ＡＮ５の方が大きいため、チャネル選択回路１２に設定されているデータは変化せず、図８に示されるように、チャネル選択回路１１に設定されている“１”を示すデータのビット位置が６ビット目から７ビット目にシフトする。そして、アナログ信号ＡＮ７とアナログ信号ＡＮ５との大小比較が実行される。本例では、アナログ信号ＡＮ７よりもアナログ信号ＡＮ５の方が大きいため、チャネル選択回路１２に設定されているデータは変化しない。
【００４８】
このようにして、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、ステップｓ４において、大小比較すべきアナログ信号が存在しないと判断され、ステップｓ５が実行される。ステップｓ５では、チャネル選択回路１２から現在出力されているアナログ信号と基準電圧ＲＥＦとの比較が行われて、当該アナログ信号がＡ−Ｄ変換される。上述の動作説明からも理解できるように、チャネル選択回路１２からは、すでに大小比較を行ったアナログ信号のうちの最大値信号が常に出力されるため、ステップｓ５が実行される際には、ユーザによって指定されたアナログ信号のうちの最大値信号が求められており、チャネル選択回路１２からは当該最大値信号が出力されている。従って、ステップｓ５では、当該最大値信号がＡ−Ｄ変換される。
【００４９】
ステップｓ５では、制御回路５０は、入力信号決定回路１５にともに“０”を示す比較選択信号ＣＯＳ１，ＣＯＳ２を入力し、図９に示されるように、比較選択回路７にチャネル選択回路１２の出力を出力させ、比較選択回路８に基準電圧ＲＥＦを出力させる。そして、制御回路５０は、出力選択回路９にコンパレータ２の出力をＡ−Ｄ変換結果レジスタ４に出力させる。基準電圧発生回路３は、制御回路５０の動作制御によって基準電圧ＲＥＦを変化させ、コンパレータ２においては、ユーザによって指定されたアナログ信号のうちの最大値信号が１０ビットのデジタル信号にＡ−Ｄ変換されて、Ａ−Ｄ変換結果レジスタ４に書き込まれる。
【００５０】
ステップｓ５の実行が完了すると、ステップｓ６において、制御回路５０はＡ−Ｄ変換結果レジスタ４からＡ−Ｄ変換結果を読み出して、それを上述のシリアル通信装置を介してユーザに出力する。この結果、ユーザは自分自身が指定したアナログ信号のうちの最大値信号のデジタル値を取得することができる。
【００５１】
このように、本実施の形態１に係る制御回路５０は、入力信号決定回路１５にともに“１”を示す比較選択信号ＣＯＳ１，ＣＯＳ２を入力するとともに、チャネル選択信号ＣＳ１，ＣＳ２を制御することによって、コンパレータ２においてチャネル指定回路１０から出力される複数のアナログ信号のうちの二つの信号を比較して、当該複数のアナログ信号のうちの最大値信号を求めている。そして、制御回路５０は、入力信号決定回路１５にともに“０”を示す比較選択信号ＣＯＳ１，ＣＯＳ２を入力するとともに、チャネル選択信号ＣＳ２を制御することによって、求めた最大値信号と基準電圧ＲＥＦをコンパレータ２において比較し、当該最大値信号をＡ−Ｄ変換している。
【００５２】
なお、上述のステップｓ３においては、チャネル選択回路１１の出力の方が大きいと判定された場合に、チャネル選択回路１１に設定されているデータを、チャネル選択回路１２のデータラッチ回路２１にコピーし、チャネル選択回路１２の出力の方が大きい場合にチャネル選択回路１２に設定されているデータの値を維持していたが、その替わりに、チャネル選択回路１１の出力の方が小さい場合に、チャネル選択回路１１に設定されているデータを、チャネル選択回路１２のデータラッチ回路２１にコピーし、チャネル選択回路１２の出力の方が小さい場合にチャネル選択回路１２に設定されているデータの値を維持することによって、チャネル選択回路１２からは、すでに大小比較を行ったアナログ信号のうちの最小値信号が常に出力されるようになるため、その他の動作においては最大値信号をＡ−Ｄ変換する場合と同じ動作を行うことによって、アナログ信号ＡＮ０〜ＡＮ７のうちユーザによって指定された信号の間での最小値信号をＡ−Ｄ変換することが可能である。
【００５３】
以上のように、本実施の形態１に係るＡ−Ｄ変換装置１では、チャネル選択信号ＣＳ１，ＣＳ２及び比較選択信号ＣＯＳ１，ＣＯＳ２を制御することによって、コンパレータ２においてアナログ入力信号をＡ−Ｄ変換しつつ、当該コンパレータ２でアナログ入力信号同士を直接比較することができる。従って、アナログ入力信号のＡ−Ｄ変換後に得られるデジタル値を比較して入力信号の大小比較を行う場合よりも処理プロセスが簡単になる。以下に、本実施の形態１を例に挙げてこの効果について説明する。
【００５４】
図１１は、仮に本実施の形態１に係るＡ−Ｄ変換システムにおいて、処理対象のアナログ信号のすべてについてＡ−Ｄ変換処理を行い、それによって得られたデジタル信号の大小比較を行って最大値信号のデジタル値を取得する場合の動作を示すフローチャートである。図１１に示されるように、ステップｓ１１では、最初にＡ−Ｄ変換処理の実行対象となるアナログ信号がチャネル選択回路１２で選択される。この例では、比較選択回路７は常にチャネル選択回路１２の出力を出力し、比較選択回路８は常に基準電圧ＲＥＦを出力する。従って、コンパレータ２の一方入力には常にチャネル選択回路１２で選択されたアナログ信号が入力され、他方入力には常に基準電圧ＲＥＦが入力される。
【００５５】
次に、ステップｓ１２において、コンパレータ２でアナログ信号が１０ビットのデジタル信号に変換されて、Ａ−Ｄ変換結果レジスタ４に書き込まれる。そして、ステップｓ１３において、制御回路５０は、Ａ−Ｄ変換結果レジスタ４からＡ−Ｄ変換結果を読み出して、図示しないＲＡＭに記憶する。
【００５６】
次に、ステップｓ１４において、制御回路５０は、Ａ−Ｄ変換処理の実行対象となる次のアナログ信号が存在するかどうかを判断し、存在すると判断すると、ステップｓ１１において、次のＡ−Ｄ変換処理の実行対象となるアナログ信号をコンパレータ２に入力する。その後、ステップｓ１３，ｓ１４が順次実行される。
【００５７】
一方、処理対象のすべてのアナログ信号についてＡ−Ｄ変換処理が実行され、ステップｓ１４において、Ａ−Ｄ変換処理の実行対象となる次のアナログ信号が存在しないと判断されると、ステップｓ１５において、制御回路５０は、ＲＡＭ内に記憶されているＡ−Ｄ変換結果を読み出す。そして、ステップｓ１６，ｓ１７において、制御回路５０は二つのアナログ入力信号のデジタル値を比較して、その大小判定を行う。
【００５８】
例えば、二つのデジタル信号の大きさを比較する方法として、最上位ビットから最下位ビットにかけて１ビットごとに順にデータの値を比較する方法を採用した場合、ステップｓ１６では、二つのデジタル信号において１ビット同士の比較が実行され、同じであれば、再度ステップｓ１６が実行されて、前回よりも１ビット下位のビット同士が比較される。１ビット同士を比較して値が異なれば、ステップｓ１７において、二つのデジタル信号のうちどちらが大きいかが判定される。
【００５９】
ステップｓ１７が実行されると、ステップｓ１８において、制御回路５０は、大小比較の対象となるデジタル信号が存在するかどうかを判断する。ステップｓ１８において、大小比較の対象となるデジタル信号が存在すると判断されると、ステップｓ１５において、ＲＡＭから次のデジタル信号が読み出されて、ステップｓ１６，ｓ１７が実行される。このとき、前回のステップｓ１７において大きいと判定されたデジタル信号と、新たにＲＡＭから読み出されたデジタル信号とが大小比較される。
【００６０】
ＲＡＭに記憶されている全てのＡ−Ｄ変換結果について大小比較が実行されて、ステップｓ１８において、大小比較すべきデジタル信号が存在しない場合には、その直前のステップｓ１７で大きいと判定されたデジタル信号が、処理対象のアナログ信号のうちの最大値信号のデジタル値であるため、ステップｓ１９において、制御回路５０は、そのデジタル値をシリアル通信装置を介してユーザに出力する。
【００６１】
図１１に示されるフローチャートにおいて、ステップｓ１１の開始からステップｓ１５の開始直前までの時間ｔ１１は、処理対象のアナログ信号をすべてＡ−Ｄ変換する際に必要な時間である。また、ステップｓ１５の開始からステップｓ１９の完了までの時間ｔ１２は、得られたＡ−Ｄ変換結果から最大値信号のデジタル値を求めてユーザに出力するまでの時間である。
【００６２】
コンパレータ２においてアナログ信号をＡ−Ｄ変換する際に、１０ビットのデジタル信号のうちの１ビット分のデータを得るのに要する時間を仮に０．０１秒とすると、１０ビットのデジタル信号を完全に取得するまでの時間は０．１秒（＝０．０１秒×１０ビット）となる。従って、８チャネルのすべてのアナログ信号をＡ−Ｄ変換する際には０．８秒必要となる。よって、１０ビットのデジタル信号を記憶する時間や、Ａ−Ｄ変換処理の実行対象となる次のアナログ信号の有無を判断する時間を省略すると、８チャネルすべてを処理対象とした場合の時間ｔ１１は０．８秒となる。
【００６３】
また、ステップｓ１６での１ビット同士の比較に要する時間を仮に０．０１秒とすると、１０ビットのデジタル信号同士の大小比較は最低でもステップｓ１６を１回、最高でステップｓ１６を１０回実行する必要があることから、１０ビットのデジタル信号同士の大小比較には０．０１秒〜０．１秒必要である。従って、８チャネルのデジタル信号の値がすべて異なる値であってそれらを比較する場合には、最小でも０．０７秒、最大で０．６６秒必要となる。よって、大小比較の対象となる次のデジタル信号の有無を判断する時間や最大値信号のデジタル値を出力する時間を省略すると、８チャネルすべてを処理対象とした場合の時間ｔ１２は０．０７秒〜０．６６秒となる。
【００６４】
以上より、本実施の形態１とは異なり、デジタル値で入力信号の大小比較を行う場合には、８チャネルのアナログ入力信号のうちの最大値信号のデジタル値を取得するのに最小で０．８７秒、最大で１．４６秒必要となる。
【００６５】
一方、本実施の形態１において、図１０に示される、ステップｓ１の開始からステップｓ５の開始直前までの時間ｔ１、つまり処理対象のアナログ信号間の大小比較が完了するまでの時間を考えると、コンパレータ２においてアナログ信号同士を比較するのに仮に０．０１秒必要であるとすると、８チャネルのすべてのアナログ信号同士を比較するのに０．０７秒必要である。従って、比較すべきアナログ信号の有無を判断する時間を省略すると、８チャネルすべてを処理対象とした場合の時間ｔ１は０．０７秒となる。
【００６６】
また、上述のように、コンパレータ２においてアナログ信号を１０ビットのデジタル信号に変換するのに要する時間は０．１秒であることから、最大値信号のデジタル値を出力する時間を省略すると、図１０に示される、ステップｓ５の開始からステップｓ６の終了までの時間ｔ２は０．１秒となる。従って、本実施の形態１では、８チャネルのアナログ信号のうちの最大値信号のデジタル値を取得するのに要する時間は０．１７秒となり、Ａ−Ｄ変換処理を行って得られたデジタル値の大小比較を行う場合と比べて、１／５〜１／８の時間で済む。
【００６７】
このように、コンパレータ２においてアナログ入力信号をＡ−Ｄ変換しつつ、当該コンパレータ２でアナログ入力信号同士を直接比較することによって、アナログ入力信号のＡ−Ｄ変換後に得られるデジタル値を比較して入力信号の大小比較を行う場合よりも処理プロセスが簡単となり、処理時間を短縮できる。
【００６８】
また、本実施の形態１に係るＡ−Ｄ変換システムのように、まず処理対象となるアナログ信号のうちで大小比較を行ってその中から最大値信号を求め、その後に当該最大値信号をＡ−Ｄ変換処理することによって、処理対象のアナログ信号のすべてについてＡ−Ｄ変換処理を行った後にデジタル値で入力信号の大小比較を行って最大値信号のデジタル値を取得する場合よりも、処理プロセスを簡単にすることができ、処理時間を短縮できるとともに消費電力を低減できる。なお、最小値信号のデジタル値を求める場合も同様である。
【００６９】
また、本実施の形態１では、最大値信号や最小値信号のみをＡ−Ｄ変換していることから、処理対象のアナログ信号のすべてのデジタル値を一時的に保持する比較的容量の大きいＲＡＭも必要ではなく回路規模を小さくできるとともに消費電力を低減することができる。
【００７０】
また、本実施の形態１に係るＡ−Ｄ変換装置１では、ユーザによって制御可能なチャネル指定信号ＣＤに基づいて、複数のアナログ入力端子ＡＩＴ０〜ＡＩＴ７に入力される複数のアナログ信号ＡＮ０〜ＡＮ７のうちの少なくとも一つを選択して出力するチャネル指定回路１０を備えているため、ユーザは複数のアナログ信号ＡＮ０〜ＡＮ７から処理対象となる信号を自由に指定できる。従って、不要なアナログ信号についての処理を実行せずに済み、処理プロセスが更に簡単となる。
【００７１】
実施の形態２．
図１２〜１８は、本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図であり、図１９は、本実施の形態２に係るＡ−Ｄ変換システムの動作を示すフローチャートである。本実施の形態２に係るＡ−Ｄ変換システムは、アナログ信号ＡＮ０〜ＡＮ７のうちユーザによって指定された信号を大きさの降順あるいは昇順にＡ−Ｄ変換して出力することが可能であって、上述の実施の形態１に係るＡ−Ｄ変換システムにおいて、制御回路５０の動作と、ユーザ要求レジスタ６に設定される情報が異なるものである。従って、本実施の形態２に係るＡ−Ｄ変換システムのブロック図は、図１，２に示される実施の形態１に係るＡ−Ｄ変換システムのブロック図と同じである。
【００７２】
本実施の形態２に係るユーザ要求レジスタ６には、処理対象のアナログ信号を降順にＡ−Ｄ変換するか、昇順にＡ−Ｄ変換するかの指示情報が書き込まれる。例えば、アナログ信号を降順にＡ−Ｄ変換する場合にはユーザ要求レジスタ６にはデータ“１”が書き込まれ、昇順にＡ−Ｄ変換する場合にはデータ“０”が書き込まれる。以下に、図１２〜１９を参照して、ユーザによって指定されたアナログ信号を降順にＡ−Ｄ変換する場合の本実施の形態２に係るＡ−Ｄ変換システムの動作について説明する。本例では、実施の形態１と同様に、アナログ信号ＡＮ０〜ＡＮ７として、それぞれ１．０Ｖ，４．０Ｖ，３．０Ｖ，２．０Ｖ，４．５Ｖ，３．５Ｖ，１．５Ｖ，２．５Ｖの直流電圧信号が入力されるものとする。また、ユーザによってアナログ信号ＡＮ０〜ＡＮ７のすべてが処理対象として指定されているものとする。つまり、チャネル指定回路１０からアナログ信号ＡＮ０〜ＡＮ７のすべてが出力されているものとする。
【００７３】
ユーザによってＡ−Ｄ制御レジスタ５にＡ−Ｄ変換開始の指示情報が設定されると、まず制御回路５０は、ユーザ要求レジスタ６内の設定データを確認し、ユーザ要求レジスタ６内にアナログ入力信号を降順にＡ−Ｄ変換する指示情報が書き込まれている場合には、比較選択回路７，８にそれぞれチャネル選択回路１１，１２の出力を出力させるとともに、出力選択回路９にコンパレータ２の出力を当該制御回路５０に出力させる。
【００７４】
次に、図１９のステップｓ２１において、制御回路５０は、実施の形態１と同様にして、チャネル指定回路１０から出力されるアナログ信号ＡＮ０〜ＡＮ７のうちから最大値信号を求めて、チャネル選択回路１２に当該最大値信号を出力させる。ステップｓ２１においては、図１２に示されるように、チャネル指定回路１０にユーザによって設定されたデータにおいては０ビット目のデータが最初に“０”となり、１ビット目のデータが２番目に“０”となるため、まず、チャネル選択回路１２には０ビット目のみが“１”となる８ビットデータが設定され、チャネル選択回路１１には１ビット目のみが“１”となる８ビットデータが設定される。そして、実施の形態１で説明した図１０のステップｓ１〜ｓ４が繰り返して実行されることにより、図１３に示されるように、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、コンパレータ２での大小比較が完了する。このとき、アナログ信号ＡＮ４の信号レベルが一番大きいため、チャネル選択回路１２からはアナログ信号ＡＮ４が出力される。
【００７５】
次に、ステップｓ２２において、実施の形態１で説明したステップｓ５，ｓ６が順次実行され、ユーザによって指定されたアナログ信号ＡＮ０〜ＡＮ７のうち最も信号レベルが大きいアナログ信号ＡＮ４がまずＡ−Ｄ変換されユーザに出力される。
【００７６】
次に、ステップｓ２３において、制御回路５０は、チャネル指定回路１０が現在出力しているアナログ信号ＡＮ０〜ＡＮ７のうち、ステップｓ２１で求めた最大値信号であるアナログ信号ＡＮ４の出力をチャネル指定回路１０に停止させる。つまり制御回路５０は、図１４に示されるように、チャネル指定回路１０に設定されている４ビット目のデータを“０”から“１”に変化させる。
【００７７】
次に、ステップｓ２４において、制御回路５０は、チャネル指定回路１０から出力されているアナログ信号が一つであるかどうかを確認し、複数であれば、再度ステップｓ２１を実行する。このステップｓ２１においては、図１４に示されるように、チャネル指定回路１０に現在設定されているデータでは０ビット目のデータが最初に“０”となり、１ビット目のデータが２番目に“０”となっているため、まず、チャネル選択回路１２には０ビット目のみが“１”となる８ビットデータが設定され、チャネル選択回路１１には１ビット目のみが“１”となる８ビットデータが設定される。そして、上述のステップｓ１〜ｓ４が繰り返して実行されることにより、図１５に示されるように、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、現在チャネル指定回路１０から出力されているアナログ信号ＡＮ０〜ＡＮ３，ＡＮ５〜ＡＮ７のうちではアナログ信号ＡＮ１の信号レベルが一番大きいため、チャネル選択回路１２からはアナログ信号ＡＮ１が出力される。
【００７８】
次に、ステップｓ２２が実行されて、ユーザによって指定されたアナログ信号ＡＮ０〜ＡＮ７のうち２番目に信号レベルが大きいアナログ信号ＡＮ１が次にＡ−Ｄ変換されユーザに出力される。
【００７９】
次に、ステップｓ２３が実行されて、図１６に示されるように、チャネル指定回路１０に設定されている１ビット目のデータが“０”から“１”に変化し、直前のステップｓ２１で最大値信号として求められたアナログ信号ＡＮ１のチャネル指定回路１０からの出力が停止する。
【００８０】
次に、ステップｓ２４が実行されて、チャネル指定回路１０から出力されているアナログ信号が複数であると判断されると、ステップｓ２１が実行される。このステップｓ２１では、図１６に示されるように、チャネル指定回路１０に現在設定されているデータでは０ビット目のデータが最初に“０”となり、２ビット目のデータが２番目に“０”となっているため、まず、チャネル選択回路１２には０ビット目のみが“１”となる８ビットデータが設定され、チャネル選択回路１１には２ビット目のみが“１”となる８ビットデータが設定される。そして、上述のステップｓ１〜ｓ４が繰り返して実行されることにより、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、チャネル指定回路１０から現在出力されているアナログ信号のうち最も信号レベルが大きいアナログ信号ＡＮ５がチャネル選択回路１２から出力される。
【００８１】
次に、ステップｓ２２が実行されて、ユーザによって指定されたアナログ信号ＡＮ０〜ＡＮ７のうち３番目に信号レベルが大きいアナログ信号ＡＮ５が次にＡ−Ｄ変換されユーザに出力される。
【００８２】
次に、ステップｓ２３が実行されて、図１７に示されるように、チャネル指定回路１０に設定されている５ビット目のデータが“０”から“１”に変化し、直前のステップｓ２１で最大値信号として求められたアナログ信号ＡＮ５のチャネル指定回路１０からの出力が停止する。
【００８３】
そして、ステップｓ２４が実行されて、チャネル指定回路１０から出力されているアナログ信号が複数であると判断されると、ステップｓ２１，ｓ２２が順次実行され、ユーザによって指定されたアナログ信号ＡＮ０〜ＡＮ７のうち４番目に信号レベルが大きいアナログ信号ＡＮ２が次にＡ−Ｄ変換されユーザに出力される。その後、ステップｓ２１〜ｓ２４が繰り返して実行されることによって、５番目、６番目、７番目に大きいアナログ信号が順にＡ−Ｄ変換されユーザに出力される。
【００８４】
ステップｓ２４において、チャネル指定回路１０から出力されるアナログ信号が一つであると判断されると、ステップｓ２５が実行される。ステップｓ２５では、図１８に示されるように、制御回路５０が、チャネル指定回路１０に設定されいるデータにおいて“０”を示すデータのビット位置と同じビット位置のみで“１”を示す８ビットデータをチャネル選択回路１２に設定して、チャネル選択回路１２に最も小さいアナログ信号ＡＮ１を出力させる。そして、コンパレータ２においてアナログ信号ＡＮ１に対してＡ−Ｄ変換処理が実行され、ユーザによって指定されたアナログ信号のうちの最小値信号のデジタル値が出力される。
【００８５】
以上のようにして、ユーザによって指定された処理対象のアナログ信号が大きさの降順にＡ−Ｄ変換されて出力される。
【００８６】
なお、ステップｓ２１〜ステップｓ２３では、チャネル指定回路１０から出力されている信号のうちの最大値信号を求めて、当該最大値信号をＡ−Ｄ変換し、最大値信号として求めたアナログ信号のチャネル指定回路１０からの出力を停止していたが、その替わりに、チャネル指定回路１０から出力されている信号のうちの最小値信号を実施の形態１と同様にして求めて、当該最小値信号をＡ−Ｄ変換し、最小値信号として求めたアナログ信号のチャネル指定回路１０からの出力を停止することによって、ユーザによって指定されたアナログ信号を大きさの昇順にＡ−Ｄ変換することができる。
【００８７】
以上のように、本実施の形態２に係るＡ−Ｄ変換システムでは、チャネル指定信号ＣＤ、チャネル選択信号ＣＳ１，ＣＳ２及び比較選択信号ＣＯＳ１，ＣＯＳ２を制御し、図１９のステップｓ２１〜ｓ２４を繰り返して実行することによって、アナログ信号ＡＮ０〜ＡＮ７のうちユーザによって指定されたアナログ信号を大きさの降順にあるいは昇順にＡ−Ｄ変換することができる。従って、本実施の形態２とは異なり、処理対象のアナログ信号のすべてについてＡ−Ｄ変換処理を行った後に、得られたデジタル値の大小比較を行って降順にあるいは昇順に入力信号を並び替える場合よりも処理プロセスが簡単になる。
【００８８】
また、本実施の形態２では、一つのアナログ信号のＡ−Ｄ変換処理が終了するごとにそのデジタル値をユーザに出力しているため、処理対象のアナログ信号のすべてのデジタル値を一時的に保持する比較的容量の大きいＲＡＭも必要ではなく、回路規模を小さくすることができるとともに消費電力を低減することができる。
【００８９】
実施の形態３．
図２０は本発明の実施の形態３に係るＡ−Ｄ変換システムの構成を示すブロック図である。本実施の形態３に係るＡ−Ｄ変換システムは、処理対象のアナログ信号から、ユーザによって指定された大きい方からの順位、あるいは小さい方からの順位のアナログ信号を取り出してＡ−Ｄ変換することが可能である。本実施の形態３に係るＡ−Ｄ変換システムは、上述の実施の形態１に係るＡ−Ｄ変換システムにおいて、制御回路５０の動作が異なり、ユーザ要求レジスタ６の替わりにユーザ要求レジスタ１６を備えるものである。
【００９０】
本実施の形態３に係るユーザ要求レジスタ１６に設定されるデータは、例えば０ビット目〜４ビット目までの５ビットで構成されており、１ビット目〜４ビット目までの４ビットのデータ１６ｂはＡ−Ｄ変換処理を行うアナログ信号の大きさの順位を２進数で示しており、０ビット目のデータ１６ａはその順位が大きい方からの順位なのか小さい方からの順位なのかを示している。例えば、ユーザが、処理対象のアナログ信号のうち、小さい方から３番目の順位のアナログ信号のデジタル値を取得したい場合には、図２０に示されるように、ユーザ要求レジスタ１６には、データ１６ａとして“００１１”が、データ１６ｂとして“０”が設定される。また、ユーザが、処理対象のアナログ信号のうち、大きい方から４番目の順位のアナログ信号のデジタル値を取得したい場合には、ユーザ要求レジスタ１６には、データ１６ａとして“０１００”が、データ１６ｂとして“１”が設定される。
【００９１】
このように、ユーザは、本実施の形態３に係るユーザ要求レジスタ１６に対して、処理対象のアナログ信号うちＡ−Ｄ変換を行うアナログ信号についての大きい方からの順位や小さい方からの順位を指定することができる。
【００９２】
次に、処理対象のアナログ信号から、ユーザによって指定された大きい方からの順位のアナログ信号をＡ−Ｄ変換する場合の本実施の形態３に係るＡ−Ｄ変換システムの動作について説明する。図２１〜２６は、この場合の本実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図であり、図２７は、本実施の形態３に係るＡ−Ｄ変換システムの動作を示すフローチャートである。以下の例では、実施の形態１と同様に、アナログ信号ＡＮ０〜ＡＮ７として、それぞれ１．０Ｖ，４．０Ｖ，３．０Ｖ，２．０Ｖ，４．５Ｖ，３．５Ｖ，１．５Ｖ，２．５Ｖの直流電圧信号が入力されるものとする。また、ユーザによってアナログ信号ＡＮ０〜ＡＮ７のすべてが処理対象として指定されているものとし、それらの中から、大きい方から３番目のアナログ信号ＡＮ５をＡ−Ｄ変換するものとする。
【００９３】
図２７では示されていないが、まず制御回路５０は、ユーザ要求レジスタ１６内のデータを参照して、ユーザによって指定された、Ａ−Ｄ変換処理を行うアナログ信号の大きい方からの順位を認識する。そして、比較選択回路７，８にそれぞれチャネル選択回路１１，１２の出力を出力させるとともに、出力選択回路９にコンパレータ２の出力を当該制御回路５０に出力させる。
【００９４】
次に、図２７のステップｓ３１において、制御回路５０は、実施の形態１と同様にして、チャネル指定回路１０から出力されるアナログ信号ＡＮ０〜ＡＮ７のうちから最大値信号を求めて、チャネル選択回路１２に当該最大値信号を出力させる。ステップｓ３１においては、図２１に示されるように、チャネル指定回路１０にユーザによって設定されたデータにおいては０ビット目のデータが最初に“０”となり、１ビット目のデータが２番目に“０”となるため、まず、チャネル選択回路１２には０ビット目のみが“１”となる８ビットデータが設定され、チャネル選択回路１１には１ビット目のみが“１”となる８ビットデータが設定される。そして、実施の形態１で説明した図１０のステップｓ１〜ｓ４が繰り返して実行されることにより、図２２に示されるように、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、コンパレータ２での大小比較が完了する。このとき、アナログ信号ＡＮ４の信号レベルが一番大きいため、チャネル選択回路１２からはアナログ信号ＡＮ４が出力される。
【００９５】
次に、ステップｓ３２において、制御回路５０は、ステップｓ３１で求めた最大値信号がユーザによって指定された大きい方からの順位の信号かどうかを判定し、そうでなければステップｓ３３を実行し、そうであればステップｓ３４を実行する。本例では、ステップｓ３１で最大値信号として求められたアナログ信号ＡＮ４は処理対象のうち大きい方から１番目の順位のアナログ信号であるため、ステップｓ３３が実行される。
【００９６】
ステップｓ３３では、制御回路５０は、チャネル指定回路１０が現在出力しているアナログ信号ＡＮ０〜ＡＮ７のうち、ステップｓ３１で求めた最大値信号であるアナログ信号ＡＮ４の出力をチャネル指定回路１０に停止させる。つまり制御回路５０は、図２３に示されるように、チャネル指定回路１０に設定されている４ビット目のデータを“０”から“１”に変化させる。そして、ステップｓ３１が再度実行される。このステップｓ３１では、図２３に示されるように、チャネル指定回路１０に現在設定されているデータでは０ビット目のデータが最初に“０”となり、１ビット目のデータが２番目に“０”となっているため、まず、チャネル選択回路１２には０ビット目のみが“１”となる８ビットデータが設定され、チャネル選択回路１１には１ビット目のみが“１”となる８ビットデータが設定される。そして、上述のステップｓ１〜ｓ４が繰り返して実行されることにより、図２４に示されるように、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、現在チャネル指定回路１０から出力されているアナログ信号ＡＮ０〜ＡＮ３，ＡＮ５〜ＡＮ７のうちではアナログ信号ＡＮ１の信号レベルが一番大きいため、チャネル選択回路１２からはアナログ信号ＡＮ１が出力される。
【００９７】
次にステップｓ３２が実行されて、直前のステップｓ３１で最大値信号として求められアナログ信号ＡＮ１が、ユーザによって指定された大きい方からの順位の信号でないと判定されると、ステップｓ３３が実行されて、図２５に示されるように、チャネル指定回路１０からアナログ信号ＡＮ１が出力されなくなる。そして、ステップｓ３１が実行される。このステップｓ３１では、図２５に示されるように、チャネル指定回路１０に現在設定されているデータでは０ビット目のデータが最初に“０”となり、２ビット目のデータが２番目に“０”となっているため、まず、チャネル選択回路１２には０ビット目のみが“１”となる８ビットデータが設定され、チャネル選択回路１１には２ビット目のみが“１”となる８ビットデータが設定される。そして、上述のステップｓ１〜ｓ４が繰り返して実行されることにより、図２６に示されるように、チャネル選択回路１１のデータラッチ回路２１内の“１”を示すデータのビット位置が７ビット目まで到達すると、チャネル指定回路１０から現在出力されているアナログ信号のうち最も信号レベルが大きいアナログ信号ＡＮ５がチャネル選択回路１２から出力される。
【００９８】
アナログ信号ＡＮ５は大きい方から３番目の信号であることから、ステップｓ３２の後にはステップｓ３４が実行される。ステップｓ３４では、実施の形態１で説明したステップｓ５，ｓ６が順次実行され、チャネル選択回路１２から出力されるアナログ信号ＡＮ５がＡ−Ｄ変換されユーザに出力される。これにより、処理対象のアナログ信号のうち、ユーザによって指定された大きい方からの順位のアナログ信号がＡ−Ｄ変換されて出力される。
【００９９】
なお、上述のステップｓ３１〜ｓ３４では、チャネル指定回路１０から出力されている信号のうちの最大値信号を求めて、当該最大値信号がユーザによって指定された順位の信号であるかどうかを判定し、そうでなければ、最大値信号として求めたアナログ信号のチャネル指定回路１０からの出力を停止し、そうであればその最大値信号として求めたアナログ信号をＡ−Ｄ変換していたが、その替わりに、チャネル指定回路１０から出力されている信号のうちの最小値信号を実施の形態１と同様にして求めて、当該最小値信号がユーザによって指定された小さい方からの順位の信号であるかどうかを判定し、そうでなければ、最小値信号として求めたアナログ信号のチャネル指定回路１０からの出力を停止し、そうであれば、その最小値信号として求めたアナログ信号をＡ−Ｄ変換することによって、ユーザによって指定された小さい方からの順位のアナログ信号をＡ−Ｄ変換して出力することができる。
【０１００】
以上のように、本実施の形態３に係るＡ−Ｄ変換システムでは、チャネル指定信号ＣＤ、チャネル選択信号ＣＳ１，ＣＳ２及び比較選択信号ＣＯＳ１，ＣＯＳ２を制御し、図２７のステップｓ３１〜ｓ３４を実行することによって、ユーザによって指定された処理対象のアナログ信号のうち、同じくユーザによって指定された大きい方からの順位あるいは小さい方からの順位のアナログ信号をＡ−Ｄ変換することができる。従って、本実施の形態３とは異なり、処理対象のアナログ信号のすべてについてＡ−Ｄ変換処理を行った後に、得られたデジタル値の大小比較を行ってユーザによって指定された順位の入力信号を取得する場合よりも処理プロセスが簡単になる。
【０１０１】
更に、実施の形態１と同様に、処理対象のアナログ信号のすべてのデジタル値を一時的に保持する比較的容量の大きいＲＡＭも必要ではないため、回路規模を小さくすることができるとともに消費電力を低減することができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態１に係るＡ−Ｄ変換システムの構成を示すブロック図である。
【図２】本発明の実施の形態１に係るチャネル指定回路及びチャネル選択回路の構成を示すブロック図である。
【図３】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図４】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図５】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図６】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図７】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図８】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図９】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１０】本発明の実施の形態１に係るＡ−Ｄ変換システムの動作を示すフローチャートである。
【図１１】本発明の実施の形態１に係るＡ−Ｄ変換システムとの比較対象となるＡ−Ｄ変換システムの動作を示すフローチャートである。
【図１２】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１３】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１４】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１５】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１６】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１７】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１８】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図１９】本発明の実施の形態２に係るＡ−Ｄ変換システムの動作を示すフローチャートである。
【図２０】本発明の実施の形態３に係るＡ−Ｄ変換システムの構成を示すブロック図である。
【図２１】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図２２】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図２３】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図２４】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図２５】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図２６】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を説明するための図である。
【図２７】本発明の実施の形態３に係るＡ−Ｄ変換システムの動作を示すフローチャートである。
【符号の説明】
【０１０３】
１  Ａ−Ｄ変換装置、２  コンパレータ、３  基準電圧発生回路、１０  チャネル指定回路、１５  入力信号決定回路、１６  ユーザ要求レジスタ、ＡＩＴ０〜ＡＩＴ７  アナログ入力端子、ＡＮ０〜ＡＮ７  アナログ信号、ＣＤ  チャネル指定信号、ＣＳ１，ＣＳ２  チャネル選択信号、ＣＯＳ１，ＣＯＳ２  比較選択信号、ＲＥＦ  基準電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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