(57)【要約】【課題】  従来のＤＣ−ＤＣコンバータでは、ゲート電極及びソース電極間の電圧差が大きいことから、両電極間に電界緩和領域が設けられ、かつ、ゲート酸化膜を厚くした高電圧用トランジスタを用いなければならず、チップ内占有サイズが大きかった。【解決手段】  本発明に係るＤＣ−ＤＣコンバータは、電源と、電源電圧を保持する第１のコンデンサと、電源と協働して電源電圧の２倍を生成するための第２のコンデンサと、両コンデンサを接続することにより、ソース電極に前記２倍の電圧が生起されるスイッチング・トランジスタと、を有するチャージポンプ回路と、トリプルウェル構造により基板電圧が前記電源電圧に規定されているＭＯＳを備え、スイッチング・トランジスタに前記接続を実行させるとき、そのゲート電極に、前記電源電圧を印加するスイッチング・トランジスタを有する制御回路とを含む。【選択図】  図１
2006320038.tif 000002
【特許請求の範囲】
【請求項１】
予め定められた第１の電圧を生成する電源と、
前記電源と並列接続可能な第１のコンデンサであって、前記電源による当該第１のコンデンサの充電により前記第１の電圧と実質的に同一な第２の電圧を保持する前記第１のコンデンサと、
前記第１のコンデンサに並列接続可能であり前記電源に直列接続された第２のコンデンサであって、前記第１のコンデンサから当該第２のコンデンサへの充電により、前記第２の電圧と実質的に同一な第３の電圧を保持することにより、前記電源と協働して前記第１の電圧の実質的に二倍である第４の電圧を生成するための前記第２のコンデンサと、
前記第１のコンデンサと前記第２のコンデンサとを接続し又は遮断するスイッチング・トランジスタであって、当該接続を行うことにより、ソース電極に前記第４の電圧が生起される前記スイッチング・トランジスタと、を有するチャージポンプ回路と、
トリプルウェル構造により、基板電圧が、接地電圧と異なる前記第１の電圧に規定されているＭＯＳＦＥＴを備えるバッファであって、前記スイッチング・トランジスタに前記接続を実行させるとき、当該スイッチング・トランジスタのゲート電極に、前記ＭＯＳＦＥＴの基板電圧である前記第１の電圧を印加する前記スイッチング・トランジスタを有する制御回路とを含むことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
請求項１記載のＤＣ−ＤＣコンバータがｎ個（ｎは、２以上の整数）接続されており、前記電源の前記第１の電圧の（ｎ＋１）倍を生成することを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一の直流電圧を昇圧して他の直流電圧を生成するチャージポンプ回路と、当該チャージポンプ回路の前記生成動作を制御する制御回路とを含むＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
図４は、従来のＤＣ−ＤＣコンバータの構成を示す回路図である。従来のＤＣ−ＤＣコンバータｄｄｃでは、チャージポンプ回路ｃｐは、図４に示されるように、電池のような予め定められた電圧Ｖｉｎを出力する電源ＰＳと、ＮＭＯＳからなる第１のスイッチＳＷ１と、ＰＭＯＳからなる第２〜第４のスイッチＳＷ２、ＳＷ３、ＳＷ４と、第１のスイッチＳＷ１及び第２のスイッチＳＷ２間の接続点と第３のスイッチＳＷ３及び第４のスイッチＳＷ４間の接続点との間に設けられた第１のコンデンサＣ１と、第１のコンデンサＣ１に並列接続可能であり電源ＰＳに直列接続された第２のコンデンサＣ２とを有する。
【０００３】
従来のＤＣ−ＤＣコンバータｄｄｃでは、また、制御回路ｃｎｔは、第１〜第４のバッファＢＵＦ１〜ＢＵＦ４と、第３、第４のバッファＢＵＦ３、ＢＵＦ４に入力される第３、第４の制御信号Ｓｃｎｔ３、Ｓｃｎｔ４の信号レベルを変換（以下、シフトという。）するための第１、第２のレベルシフタＬＳ１、ＬＳ２と、第１〜第４のスイッチＳＷ１〜ＳＷ４が動作する拠所となる第１〜第４の制御信号Ｓｃｎｔ１〜Ｓｃｎｔ４を生成する制御信号生成回路ＣＧとを有する。
【０００４】
上記のＤＣ−ＤＣコンバータｄｄｃでは、第１〜第４のスイッチＳＷ１〜ＳＷ４は、初期時には、遮断状態になっている。制御信号生成回路ＣＧによる第１〜第４の制御信号Ｓｃｎｔ１〜Ｓｃｎｔ４の生成が開始されると、まず、第１、第３のバッファＢＵＦ１、ＢＵＦ３により第１、第３のスイッチＳＷ１、ＳＷ３が遮断状態から導通状態に切り換えられ、第１のコンデンサＣ１は、電源ＰＳにより充電される。
【０００５】
次に、前記と反対に、第１、第３のスイッチＳＷ１、ＳＷ３を導通状態から遮断状態に切り換えた後、第２、第４のバッファＢＵＦ２、ＢＵＦ４により第２、第４のスイッチＳＷ２、ＳＷ４が遮断状態から導通状態に切り換えられ、第１のコンデンサＣ１に充電されていた電荷は、第２のコンデンサＣ２に移動し、即ち、第２のコンデンサＣ２は、充電されることになる。この結果、第２のコンデンサＣ２と電源ＰＳとは、協働して、電源ＰＳが出力する電圧Ｖｉｎの二倍に相当する２Ｖｉｎの電圧を生成する。
【０００６】
上記した従来のＤＣ−ＤＣコンバータｄｄｃにおける、第１〜第２のレベルシフタＬＳ１、ＬＳ２に関連して、下記の特許文献１に記載のチャージポンプ回路では、複数の種類のレベルシフタＳ１〜Ｓ４が用いられている。
【特許文献１】特開２００１−２８６１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したＤＣ−ＤＣコンバータｄｄｃにおけるＰＭＯＳトランジスタである第４のスイッチＳＷ４の導通状態時では、ゲート電極にＶｓｓの電圧が印加されており、かつソース電極に２Ｖｉｎの電圧が生起されているときにおける、ゲート電極とソース電極間の電圧差が、２Ｖｉｎ（＝２Ｖｉｎ−Ｖｓｓ、Ｖｓｓ＝０Ｖ）になる。第４のスイッチＳＷ４は、当該２Ｖｉｎの電圧差に耐えられるように、図５に図示されているような、ゲート電極Ｇとソース電極Ｓやドレイン電極Ｄ間に電界緩和領域Ｒが設けられた高電圧用トランジスタＨＶ・ＰＭＯＳを用いる必要がある。換言すれば、第４のスイッチＳＷ４は、ゲート電極Ｇとソース電極Ｓやドレイン電極Ｄ間に電界緩和領域Ｒが設けられていない低電圧用トランジスタＬＶ・ＰＭＯＳを用いることができない。更に、ゲート電極とチャネル領域間に２ＶＩＮの電圧が印加されるためＨＶ・ＰＭＯＳはＬＶ・ＰＭＯＳに比べてゲート酸化膜を厚くする必要があった。また、第４のスイッチＳＷ４は遮断状態時にソース電極Ｓとドレイン電極Ｄ間に２Ｖｉｎに近い電圧が印加される状態が存在するためトランジスタのチャネル長Ｌを長くする必要があった。このため、従来のＤＣ−ＤＣコンバータｄｄｃに、前記緩和領域Ｒを設けるスペースを確保しなければならず、かつ、ゲート酸化膜を厚くしてチャネル長Ｌを長くする必要があるためＬＶ・ＰＭＯＳと同等のトランジスタ駆動能力を確保するためにはチャネル幅Ｗを大きくする必要があった。即ち、当該ＤＣ−ＤＣコンバータｄｄｃのチップサイズエリアが、大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００８】
本発明に係るＤＣ−ＤＣコンバータは、上記した課題を解決すべく、予め定められた第１の電圧［Ｖｉｎ］を生成する電源と、前記電源と並列接続可能な第１のコンデンサであって、前記電源による当該第１のコンデンサの充電により前記第１の電圧［Ｖｉｎ］と実質的に同一な第２の電圧［Ｖｉｎ］を保持する前記第１のコンデンサと、前記第１のコンデンサに並列接続可能であり前記電源に直列接続された第２のコンデンサであって、前記第１のコンデンサから当該第２のコンデンサへの充電により、前記第２の電圧［Ｖｉｎ］と実質的に同一な第３の電圧［Ｖｉｎ］を保持することにより、前記電源と協働して前記第１の電圧［Ｖｉｎ］の実質的に二倍である第４の電圧［２Ｖｉｎ］を生成するための前記第２のコンデンサと、前記第１のコンデンサと前記第２のコンデンサとを接続し又は遮断するスイッチング・トランジスタ［ＳＷ４］であって、当該接続を行うことにより、ソース電極に前記第４の電圧［２Ｖｉｎ］が生起される前記スイッチング・トランジスタ［ＳＷ４］とを有するチャージポンプ回路と、トリプルウェル構造により、基板電位（以下、ＭＯＳトランジスタのサブストレート電位を基板電位という。）が、接地電圧［Ｖｓｓ］（以下、ＩＣを形成するウエハ基板の電位を接地電位という。）と異なる前記第１の電圧［Ｖｉｎ］に規定されているＭＯＳＦＥＴを備えるバッファ［ＢＵＦ４］であって、前記スイッチング・トランジスタ［ＳＷ４］に前記接続を実行させるとき、当該スイッチング・トランジスタ［ＳＷ４］のゲート電極に、前記ＭＯＳＦＥＴの基板電圧である前記第１の電圧［Ｖｉｎ］を印加する前記スイッチング・トランジスタ［ＴＲ４］を有する制御回路とを含む。
【０００９】
本発明に係る第１のＤＣ−ＤＣコンバータによれば、前記トリプルウェル構造の下、基板電位が接地電圧［Ｖｓｓ］と異なる前記第１の電圧［Ｖｉｎ］である前記バッファ［ＢＵＦ４］が、前記スイッチング・トランジスタ［ＳＷ４］に前記接続を行わせるとき、当該スイッチング・トランジスタ［ＳＷ４］の前記ゲート電極に前記第１の電圧［Ｖｉｎ］を印加する。これにより、当該スイッチング・トランジスタ［ＳＷ４］の前記ゲート電極と前記第４の電圧［２Ｖｉｎ］が生起される前記ソース電極との間の電圧差が、従来の電圧差２Ｖｉｎより小さいＶｉｎ（＝２Ｖｉｎ−Ｖｉｎ）となることから、従来必要であった、電界緩和領域が設けられている高電圧用トランジスタを用いることなく、前記電界緩和領域が設けられていない低電圧用トランジスタを用いることができ、この結果、当該第１のＤＣ−ＤＣコンバータのサイズを従来に比して小さくすることができる。
【００１０】
本発明に係る第２のＤＣ−ＤＣコンバータは、上記した第１のＤＣ−ＤＣコンバータがｎ個（ｎは、２以上の整数）接続されており、前記電源の前記第１の電圧［Ｖｉｎ］の（ｎ＋１）倍を生成する。
【発明を実施するための最良の形態】
【００１１】
本発明に係るＤＣ−ＤＣコンバータの実施例について図面を参照して説明する。
【００１２】
《構成》
図１は、実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。実施例のＤＣ−ＤＣコンバータＤＤＣは、携帯電話等の電子機器に用いられ、図１に示されるように、一の直流電圧を昇圧して他の直流電圧を生成するチャージポンプ回路ＣＰと、チャージポンプ回路ＣＰの前記生成動作を制御する制御回路ＣＮＴとを含む。
【００１３】
チャージポンプ回路ＣＰは、電源ＰＳと、第１、第２、第３、第４のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４と、第１、第２のコンデンサＣ１、Ｃ２とを有する。
【００１４】
電源ＰＳは、例えば、３Ｖ、５Ｖのような従来広く使われている電圧Ｖｉｎを出力する電池等である。
【００１５】
第１のコンデンサＣ１は、第１のスイッチＳＷ１及び第２のスイッチＳＷ２間の接続点と、第３のスイッチＳＷ３及び第４のスイッチＳＷ４間の接続点との間において、電源ＰＳと並列接続可能に設けられている。
【００１６】
第２のコンデンサＣ２は、電源ＰＳに直列接続されており、第１のコンデンサＣ１と並列接続可能に設けられている。
【００１７】
制御回路ＣＮＴは、制御信号生成回路ＣＧと、第１、第２のレベルシフタＬＳ１、ＬＳ２と、第１、第２、第３、第４のバッファＢＵＦ１、ＢＵＦ２、ＢＵＦ３、ＢＵＦ４とを有する。
【００１８】
制御信号生成回路ＣＧは、第１〜第４のスイッチＳＷ１〜ＳＷ４の動作の拠所となる第１の制御信号Ｓｃｎｔ１、第２の制御信号Ｓｃｎｔ２、第３の制御信号Ｓｃｎｔ３、第４の制御信号Ｓｃｎｔ４を生成し、当該第１〜第４の制御信号Ｓｃｎｔ１〜Ｓｃｎｔ４を第１、第２のバッファＢＵＦ１、ＢＵＦ２、第１、第２のレベルシフタＬＳ１、ＬＳ２に供給する。
【００１９】
制御信号生成回路ＣＧは、第１〜第４の制御信号Ｓｃｎｔ１〜Ｓｃｎｔ４を以下のようなレベルで出力することにより、第１〜第４のスイッチＳＷ１〜ＳＷ４の導通状態及び遮断状態を制御する。即ち、第１のスイッチＳＷ１（ＮＭＯＳ）については、ハイレベル（Ｖｉｎ）の第１の制御信号Ｓｃｎｔ１により導通状態に設定し、ローレベル（Ｖｓｓ）の第１の制御信号Ｓｃｎｔ１により遮断状態に設定する。第２のスイッチＳＷ２（ＰＭＯＳ）については、ローレベル（Ｖｓｓ）の第２の制御信号Ｓｃｎｔ２により導通状態に設定し、ハイレベル（Ｖｉｎ）の第２の制御信号Ｓｃｎｔ２により遮断状態に設定する。第３、第４のスイッチＳＷ３、ＳＷ４（いずれもＰＭＯＳ）についても、第２のスイッチＳＷ２と同様に、ローレベル（Ｖｓｓ）の第３、第４の制御信号Ｓｃｎｔ３、Ｓｃｎｔ４により導通状態に設定し、ハイレベル（Ｖｉｎ）の第３、第４の制御信号Ｓｃｎｔ３、Ｓｃｎｔ４により遮断状態に設定する。
【００２０】
第１、第２のレベルシフタＬＳ１、ＬＳ２は、電圧２Ｖｉｎ及び電圧Ｖｉｎ間で動作し、ハイレベル（Ｖｉｎ）又はローレベル（Ｖｓｓ）の第３の制御信号Ｓｃｎｔ３、Ｓｃｎｔ４をハイレベル（２Ｖｉｎ）又はローレベル（Ｖｉｎ）に変換し、変換後の信号であるレベルシフト制御信号Ｓｌｓ＿ｃｎｔ１、Ｓｌｓ＿ｃｎｔ２を第３、第４のバッファＢＵＦ３、ＢＵＦ４に出力する。
【００２１】
第１、第２のバッファＢＵＦ１、ＢＵＦ２は、電圧Ｖｉｎ及び電圧Ｖｓｓ間で動作し、また、第３、第４のバッファＢＵＦ３、ＢＵＦ４は、電圧２Ｖｉｎ及び電圧Ｖｉｎ間で動作する。第１〜第４のバッファＢＵＦ１〜ＢＵＦ４は、第１〜第４のスイッチＳＷ１〜ＳＷ４を導通状態又は遮断状態に切り換えるべく、第１〜第４のスイッチＳＷ１〜ＳＷ４のゲート電極に、当該第１〜第４のスイッチＳＷ１〜ＳＷ４の導通／遮断を切り換えるための第１、第２、第３、第４のスイッチ制御信号Ｓｓｗ＿ｃｎｔ１、Ｓｓｗ＿ｃｎｔ２、Ｓｓｗ＿ｃｎｔ３、Ｓｓｗ＿ｃｎｔ４を出力する。
【００２２】
図２は、実施例のＤＣ−ＤＣコンバータを構成するレベルシフタ及びバッファを構成するＭＯＳＦＥＴ素子を示す。実施例のＤＣ−ＤＣコンバータＤＤＣは、図２に示されるように、トリプルウェル構造を有し、即ち、第１のウェルＷＬ１（Ｎウェル）、第２のウェルＷＬ２（Ｐウェル）、第３のウェルＷＬ３（Ｎウェル）を有する。これにより、ＬＶ・ＮＭＯＳ１（低電圧用ＮＭＯＳトランジスタ）の基板電位とＬＶ・ＮＭＯＳ２（低電圧用ＮＭＯＳトランジスタ）の第２のウェルＷＬ２の電位を相互に独立に規定することができ、即ち、ＬＶ・ＮＭＯＳ１のソース電極を接地電圧Ｖｓｓに設定し、他方で、第２のウェルＷＬ２を電圧Ｖｉｎと等しい電圧に設定することができる。
【００２３】
ＤＣ−ＤＣコンバータＤＤＣのうち、少なくとも、第１、第２のレベルシフタＬＳ１、ＬＳ２、第３、第４のバッファＢＵＦ３、ＢＵＦ４は、電圧Ｖｉｎ及び電圧２Ｖｉｎを出力することができるように、ＬＶ・ＰＭＯＳ２とＬＶ・ＮＭＯＳ２を有し、例えば、第４のバッファＢＵＦ４は、当該第４のバッファＢＵＦ４内に設けられているＬＶ・ＮＭＯＳ２を導通状態にすることにより、第２のウェルＷＬ２の電圧Ｖｉｎと等しいローレベル（Ｖｉｎ）の第４のスイッチ制御信号Ｓｓｗ＿ｃｎｔ４を出力することができる。
【００２４】
《動作》
実施例のＤＣ−ＤＣコンバータＤＤＣの動作について説明する。第１〜第４のスイッチＳＷ１〜ＳＷ４は、初期時に、遮断状態になっており、即ち、第１〜第４の制御信号Ｓｃｎｔ１〜Ｓｃｎｔ４は、それぞれ、ローレベル（Ｖｓｓ）、ハイレベル（Ｖｉｎ）、ハイレベル（Ｖｉｎ）、ハイレベル（Ｖｉｎ）になっていることを想定する。
【００２５】
以下に、定常動作時になった時点における回路動作を説明する。
時刻Ｔ１：制御信号生成回路ＣＧは、ハイレベル（Ｖｉｎ）の第１の制御信号Ｓｃｎｔ１及びローレベル（Ｖｓｓ）の第３の制御信号Ｓｃｎｔ３を出力する。第１のバッファＢＵＦ１は、ハイレベル（Ｖｉｎ）の第１の制御信号Ｓｃｎｔ１を受けると、ハイレベル（Ｖｉｎ）の第１のスイッチ制御信号Ｓｓｗ＿ｃｎｔ１を出力し、これにより、第１のスイッチＳＷ１を遮断状態から導通状態に切り換える。同時に、ローレベル（Ｖｓｓ）の第３の制御信号Ｓｃｎｔ３を受けると、レベルシフタＬＳ１は、ローレベル（Ｖｉｎ）の第１のレベルシフト制御信号Ｓｌｓ＿ｃｎｔ１を出力し、第３のバッファＢＵＦ３は、ローレベル（Ｖｉｎ）の第１のレベルシフト制御信号Ｓｌｓ＿ｃｎｔ１を受けると、ローレベル（Ｖｉｎ）の第１のスイッチ制御信号Ｓｓｗ＿ｃｎｔ３を出力し、これにより、第３のスイッチＳＷ３を遮断状態から導通状態に切り換える。第１のスイッチＳＷ１及び第３のスイッチＳＷ３を導通状態に確立することにより、電源ＰＳ、第１のスイッチＳＷ１、第１のコンデンサＣ１、第３のスイッチＳＷ３からなる閉回路が形成され、これにより、第１のコンデンサＣ１は、電源ＰＳの電圧Ｖｉｎにより充電され、即ち、第１のコンデンサＣ１は、電圧Ｖｉｎを保持する。なお、過渡状態時２Ｖｉｎがまだ得られていない状態でも第３のスイッチＳＷ３は、寄生ダイオードを介して導通状態になり充電される。
【００２６】
時刻Ｔ２：制御信号生成回路ＣＧは、第１の制御信号Ｓｃｎｔ１をハイレベル（Ｖｉｎ）からローレベル（Ｖｓｓ）に切り換え、かつ、第３の制御信号Ｓｃｎｔ３をローレベル（Ｖｓｓ）からハイレベル（Ｖｉｎ）に切り換えることにより、第１のスイッチＳＷ１及び第３のスイッチＳＷ３を導通状態から遮断状態に切り換える。前記切り換えの後、制御信号生成回路ＣＧは、ローレベル（Ｖｓｓ）の第２の制御信号Ｓｃｎｔ２、及びローレベル（Ｖｓｓ）の第４の制御信号Ｓｃｎｔ４を出力する。ローレベル（Ｖｓｓ）の第２の制御信号Ｓｃｎｔ２を受けると、第２のバッファＢＵＦ２は、ローレベル（Ｖｓｓ）の第２のスイッチ制御信号Ｓｓｗ＿ｃｎｔ２を出力することにより、第２のスイッチＳＷ２を遮断状態から導通状態に切り換える。同時に、ローレベル（Ｖｓｓ）の第４の制御信号Ｓｃｎｔ４を受けると、第２のレベルシフタＬＳ２は、ローレベル（Ｖｉｎ）の第２のレベルシフト制御信号Ｓｌｓ＿ｃｎｔ２を出力し、第４のバッファＢＵＦ４は、ローレベル（Ｖｉｎ）の第２のレベルシフト制御信号Ｓｌｓ＿ｃｎｔ２を受けると、ローレベル（Ｖｉｎ）の第４のスイッチ制御信号Ｓｓｗ＿ｃｎｔ４を出力し、第４のスイッチＳＷ４を遮断状態から導通状態に切り換える。第２のスイッチＳＷ２及び第４のスイッチＳＷ４を導通状態に確立することにより、第２のコンデンサＣ２、第２のスイッチＳＷ２、第１のコンデンサＣ１、第４のスイッチＳＷ４からなる閉回路が形成され、これにより、第１のコンデンサＣ１から第２のコンデンサＣ２へ充電され、即ち、第２のコンデンサＣ２は、電圧Ｖｉｎを保持する。この結果、第２のコンデンサＣ２及び電源ＰＳとの直列接続により、即ち、第２のコンデンサＣ２が保持する電圧Ｖｉｎ及び電源ＰＳの電圧Ｖｉｎの加算により、電圧２Ｖｉｎが規定される。
【００２７】
時刻Ｔ３以後：時刻Ｔ１での動作及び時刻Ｔ２での動作を交互に繰り返すことにより、電圧２Ｖｉｎを維持し続ける。なお、第４の電圧［２Ｖｉｎ］が生起される端子と接地電圧［Ｖｓｓ］間には電荷保持用の平滑コンデンサを接続することが電圧安定化のためには望ましい。
【００２８】
《効果》
上述したように、実施例のＤＣ−ＤＣコンバータＤＤＣでは、第４のバッファＢＵＦ４が、ＬＶ・ＮＭＯＳ１の第１のウェルＷＬ１の接地電圧Ｖｓｓと異なる電圧Ｖｉｎに接続された第２のウェルＷＬ２を備えたＬＶ・ＮＭＯＳ２を有することから、上記した時刻Ｔ２のとき、ローレベル（Ｖｉｎ）の第２のレベルシフト制御信号Ｓｌｓ＿ｃｎｔ２を受けると、ローレベル（Ｖｉｎ）の第４のスイッチ制御信号Ｓｓｗ＿ｃｎｔ４を出力することにより、ゲート電極にＶｉｎを印加することができる。この結果、第４のスイッチＳＷ４のソース電極に２Ｖｉｎが生起されていても、ソース電極及びゲート電極間の電圧差をＶｉｎ（＝２Ｖｉｎ−Ｖｉｎ）に抑制することができる。これにより、ゲート電極及びソース電極間の電圧差が２Ｖｉｎ（＝２Ｖｉｎ−Ｖｓｓ）であった従来のＤＣ−ＤＣコンバータが必要としていた高電圧トランジスタ（図５のＨＶ・ＰＭＯＳ）が不要となることから、ＤＣ−ＤＣコンバータのサイズを従来に比して低減することができる。
【００２９】
なお、第３のスイッチＳＷ３をＰＭＯＳで構成することに代えて、ＮＭＯＳで構成することにより、同一チップエリアでより大きな電流を流すことが可能となる。
【００３０】
〈変形例〉
図３は、変形例のＤＣ−ＤＣコンバータの構成を示す。変形例のＤＣ−ＤＣコンバータＤＤＣＮＶは、図３に示されるように、上記した実施例のＤＣ−ＤＣコンバータＤＤＣが２個接続されており、上記したと同様な動作を行うことにより、電圧３Ｖｉｎを生成することができる。同様にして、ＤＣ−ＤＣコンバータＤＤＣを３個接続することにより、電圧４Ｖｉｎを生成することができ、一般的に、ＤＣ−ＤＣコンバータＤＤをｎ個（ｎは、２以上の整数）を接続することにより、（ｎ＋１）×Ｖｉｎの電圧を生成することができる。
【図面の簡単な説明】
【００３１】
【図１】実施例のＤＣ−ＤＣコンバータの構成を示す回路図。
【図２】実施例のＤＣ−ＤＣコンバータのトリプルウェルを示す構造図。
【図３】変形例のＤＣ−ＤＣコンバータの構成を示す回路図。
【図４】従来のＤＣ−ＤＣコンバータの構成を示す回路図。
【図５】従来のＤＣ−ＤＣコンバータのウェルを示す構造図。
【符号の説明】
【００３２】
ＤＤＣ  ＤＣ−ＤＣコンバータ    ＣＰ  チャージポンプ回路    ＣＮＴ  制御回路    ＳＷ１〜ＳＷ４  第１〜第４のスイッチ    ＣＧ  制御信号生成回路    ＬＳ１、ＬＳ２  第１、第２ｎレベルシフタ    ＢＵＦ１〜ＢＵＦ４  第１〜第４のバッファ。
【図１】
2006320038.tif 000003
【図２】
2006320038.tif 000004
【図３】
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【図４】
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【図５】
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