(57)【要約】【課題】狭トラック化を達成し、形状不良及び短絡不良を防止し、歩留まりを向上することのできる薄膜磁気ヘッド製造方法を提供する。【解決手段】トラック幅や素子高さ形成にＣＭＰによる平坦化技術を用いたリフトオフ技術と、ＣＭＰダミー膜１６を配置する構造及びプロセスを採用することで形状不良や短絡不良を低減し、狭トラック幅でも高歩留まりを確保する。【選択図】図７
2006351083.tif 000002
【特許請求の範囲】
【請求項１】
下部シールド上にＣＰＰセンサ膜を形成する工程と、
前記ＣＰＰセンサ膜上に第一のＣＭＰストッパ膜を形成する工程と、
前記ＣＰＰセンサ膜をエッチングして前記ＣＰＰセンサ膜のトラック幅を形成する工程と、
少なくとも前記ＣＰＰセンサ膜のエッチング部分を絶縁膜で被覆する工程と、
前記絶縁膜上にＣＭＰダミー膜を形成する工程と、
前記ＣＭＰダミー膜上に第二のＣＭＰストッパ膜を形成する工程と、
前記第一のＣＭＰストッパ膜を露出させる工程と、
酸素系ＲＩＥにより前記第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜を除去する工程と、
フッ素系ＲＩＥにより前記ＣＭＰダミー膜を除去する工程と、
残った前記絶縁膜上及びＣＰＰセンサ膜上に上部シールド膜を形成する工程と
を有することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２】
請求項１記載の薄膜磁気ヘッドの製造方法において、
前記ＣＰＰセンサ膜のエッチング部分を絶縁膜で被覆する工程と前記ＣＭＰダミー膜を形成する工程との間に、前記絶縁膜上に磁性膜を形成する工程を有することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項３】
請求項２記載の薄膜磁気ヘッドの製造方法において、前記磁性膜は軟磁性材料からなることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項４】
請求項２記載の薄膜磁気ヘッドの製造方法において、前記磁性膜は硬磁性材料からなることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項５】
請求項１記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパ膜を露出させる工程では、リフトオフ処理及び平坦化処理、又は平坦化処理を行うことを特徴とする薄膜磁気ヘッドの製造方法。
【請求項６】
請求項１記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜は信号磁界検知膜である自由層を含む多層膜で構成されていることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項７】
請求項６記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜は前記自由層の磁区制御層を含むことを特徴とする薄膜磁気ヘッドの製造方法。
【請求項８】
請求項１記載の薄膜磁気ヘッドの製造方法において、前記ＣＭＰダミー膜は酸化シリコン、酸化タンタル、酸化タングステンのうちの一種又はこれらを組み合わせた材料からなることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項９】
請求項３記載の薄膜磁気ヘッドの製造方法において、前記上部シールド膜、前記磁性膜又は前記軟磁性膜の膜厚下限位置は前記ＣＰＰセンサ膜の膜厚上限位置よりも下方に位置することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１０】
請求項３記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜は信号磁界検知膜である自由層を含む多層膜で構成され、前記上部シールド膜、前記磁性膜又は前記軟磁性膜の膜厚下限位置は前記自由層の位置よりも下方に位置よりも下方に位置することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１１】
請求項１記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパを露出させる工程の後、前記ＣＭＰダミー膜を除去する工程の前に、前記ＣＰＰセンサ膜の素子高さ方向の幅を形成する工程を有することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１２】
請求項１記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜のＣＭＰエッチングレートをα、前記ＣＭＰダミー層のＣＭＰエッチングレートをβとするとき、α＜βであることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１３】
請求項２記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜のＣＭＰエッチングレートをα、前記ＣＭＰダミー層のＣＭＰエッチングレートをβ、前記磁性膜のＣＭＰエッチングレートをγとするとき、α＜β＜γであることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１４】
下部シールド上にＣＰＰセンサ膜を形成する工程と、
ＣＰＰセンサ膜上に第一のＣＭＰストッパ膜を形成する工程と、
前記ＣＰＰセンサ膜をエッチングして、前記ＣＰＰセンサ膜の素子高さ方向の幅を形成する工程と、
少なくとも前記ＣＰＰセンサ膜のエッチング部分を絶縁膜で被覆する工程と、
前記絶縁膜上にＣＭＰダミー膜を形成する工程と、
前記ＣＭＰダミー膜上に第二のＣＭＰストッパ膜を形成する工程と、
前記第一のＣＭＰストッパ膜を露出させる工程と、
酸素系ＲＩＥにより前記第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜を除去する工程と、
フッ素系ＲＩＥにより前記ＣＭＰダミー膜を除去する工程と、
残った前記絶縁膜上及びＣＰＰセンサ膜上に上部シールド膜を形成する工程と
を有することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１５】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜のエッチング部分を絶縁膜で被覆する工程と前記ＣＭＰダミー膜を形成する工程との間に、前記絶縁膜上に磁性膜を形成する工程を有することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１６】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパ膜を露出させる工程では、リフトオフ処理及び平坦化処理、又は平坦化処理を行うことを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１７】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜は信号磁界検知膜である自由層を含む多層膜で構成されていることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１８】
請求項１７記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜は前記自由層の磁区制御層を含むことを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１９】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記ＣＭＰダミー膜は酸化シリコン、酸化タンタル、酸化タングステンのうちの一種又はこれらを組み合わせた材料からなることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２０】
請求項１４記載の薄膜磁気ヘッドの製造方法において、素子高さ方向における前記上部シールド膜あるいは前記磁性膜の膜厚下限位置は、前記ＣＰＰセンサ膜の膜厚上限位置よりも下方に位置することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２１】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記ＣＰＰセンサ膜は信号磁界検知膜である自由層を含む多層膜で構成され、素子高さ方向における前記上部シールド膜あるいは前記磁性膜の膜厚下限位置は前記自由層の位置よりも下方に位置することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２２】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパを露出させる工程の後、前記ＣＭＰダミー膜を除去する工程の前に、前記ＣＰＰセンサ膜のトラック幅を形成する工程を有することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２３】
請求項１４記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜のＣＭＰエッチングレートをα、前記ＣＭＰダミー層のＣＭＰエッチングレートをβとするとき、α＜βであることを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２４】
請求項１５記載の薄膜磁気ヘッドの製造方法において、前記第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜のＣＭＰエッチングレートをα、前記ＣＭＰダミー層のＣＭＰエッチングレートをβ、前記磁性膜のＣＭＰエッチングレートをγとするとき、α＜β＜γであることを特徴とする薄膜磁気ヘッドの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ディスク装置に使用される薄膜磁気ヘッドの製造方法に関するものであり、特に再生用に使用される薄膜磁気ヘッドの製造方法関するものである。
【背景技術】
【０００２】
ＨＤＤの高記録密度化に伴い、搭載される薄膜磁気ヘッドは、狭トラック化及び狭ギャップ化、高感度化が求められている。現在、薄膜磁気ヘッドは、記録ヘッドと再生ヘッドが組み合わされて用いられている。再生ヘッドとしては、ＧＭＲ効果を利用したＧＭＲヘッドが主流で用いられている。このＧＭＲヘッドは、電気信号をセンサ膜に、膜面内に平行に流すＣＩＰ（Current In Plane）型のヘッドである。今後の更なる記録密度の向上の為に、狭トラック化及び狭ギャップ化においても高出力化に有利と思われるＴＭＲ（Tunneling Magneto-Resistive effect）ヘッド及びＣＰＰ−ＧＭＲ（Current Perpendicular to a Plane Giant Magneto-Resistive effect）ヘッドの開発が盛んに行われている。このＴＭＲヘッド及びＣＰＰ−ＧＭＲヘッドは従来のＧＭＲヘッドとは異なり、電気信号をセンサ膜に膜面内に平行に流すＣＩＰ型ヘッドではなく、膜面と垂直方向に流すＣＰＰ型ヘッドである点が大きく異なる。
【０００３】
ＣＰＰ型ヘッドであるであるＣＰＰ−ＧＭＲヘッドに関する先行技術に関しては、特開２００３−１９８０００号公報が知られている。センサ膜に接する下部電極が凸形状を有し、上部電極のセンサ膜に接触する幅を下部電極よりも小さくすることでアライメントマージンを向上すると共に微小コンタクト部分を形成するものである。特開２００３−２９８１４４号公報においては、特開２００３−１９８０００号公報と類似の凸形状下部電極を有している。この公報においては、凸形状部分を平坦化し、より均一なセンサ膜形成が可能となり、特性が向上するものである。
【０００４】
通常のトラック幅形成には、図１に示すようなリフトオフプロセスが用いられている。図１（ａ）に示すように、下部シールド１上に形成されたセンサ膜２上にリフトオフパターン３を形成する。リフトオフパターン３は、アンダーカットを有する断面形状をしている。このリフトオフパターン３をマスクとして、図１（ｂ）に示すように、センサ膜２をエッチングする。次に、図１（ｃ）に示すように、絶縁膜４等を形成後、図１（ｄ）に示すように、剥離液などの溶液処理によるリフトオフによって不要部分の絶縁膜等を除去する。このアンダーカットにより、その後のエッチング、膜形成後のリフトオフ性が容易になる。
【０００５】
また、別のトラック幅形成プロセスも提案されている。特開２００２−１２３９１６号公報には、センサ膜の周りを平坦化膜及び平坦化技術で埋め込んだ薄膜磁気ヘッドが提案されている。特開２００３−１３２５０９号公報には、ＣＭＰやミリングを用いてトラック幅を形成する薄膜磁気ヘッドが提案されている。さらにサイドリーディングの防止のため、センサ膜の横にシールド膜を配置した構造が提案されている。一例として、特開２００３−２６４３２４号公報がある。
【０００６】
【特許文献２】特開２００３−２９８１４４号公報
【特許文献３】特開２００２−１２３９１６号公報
【特許文献４】特開２００３−１３２５０９号公報
【特許文献５】特開２００３−２６４３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
再生に用いられる薄膜磁気ヘッドのトラック幅形成にリフトオフプロセスを用いた場合、狭トラック幅形成は困難になる。通常のリフトオフプロセスには、図１に示したようなパターン下部にアンダーカットを有するリフトオフパターン３が用いられる。トラック幅を小さくする為には、パターン幅を小さくすることが必要であり、それに応じてアンダーカットの幅も小さくする必要がある。アンダーカットの幅が同じ状態でパターン幅を小さくすると、リフトオフパターン自体が倒壊してしまう恐れがあるからである。しかし、アンダーカットの幅を小さくするとリフトオフが困難になってくる。
【０００８】
この問題を、図２に示した工程図を用いて説明する。パターン幅を小さくすると、図２（ａ）に示すように、図１よりもリフトオフパターン３のパターン幅は小さくなる。また、パターン倒壊を防止する為にアンダーカットの幅は小さくする必要がある。次に図２（ｂ）に示すように、図１（ｂ）と同様にリフトオフパターン３をマスクとして、センサ膜２をエッチングする。次に図２（ｃ）に示すように、絶縁膜４等を形成する。図２（ｃ）では図１（ｃ）とは異なり、アンダーカットの部分が小さいため、エッチング時の付着物やその後に形成する絶縁膜４等により、このアンダーカット部分が塞がれてしまう。そのため図２（ｄ）に示すように、溶液処理によるリフトオフによって不要部分の絶縁膜４等を除去するはずが、リフトオフ処理の剥離溶液が入り込むことが出来ず、リフトオフが困難となり、図２（ｄ）に示すようにリフトオフレジストパターン壁面の部分がフェンス状に残ってしまう。さらに最悪の場合には、図２（ｃ）の状態のままリフトオフできずに残ってしまう。
【０００９】
一方、特開２００２−１２３９１６号公報や特開２００３−１３２５０９号公報の方法では、センサ膜と周りの膜はほぼ同じ高さであり、その構成上、周りにある膜の高さを任意に調整することは困難であると思われる。そのため、磁区制御膜や上部シールド膜の位置を任意に調整可能な構造や、特開２００２−１２３９１６号公報に示すようなセンサ膜の横にシールド膜を配置する構造（サイドシールド構造）を得ることは困難と思われる。
【００１０】
また、センサ膜をエッチング後、サイドシールド膜となる磁性膜を形成し、平坦化することも考えられる。図３は、その場合の製造工程の説明図である。図３（ａ）に示すように、センサ膜２上にレジストなどでエッチングマスク５及びＣＭＰストッパ膜６を形成する。次に図３（ｂ）に示すように、センサ膜２をエッチングする。図３（ｃ）に示すように、絶縁膜７とサイドシールド膜８を形成後、ＤＬＣなどのＣＭＰストッパ膜９を形成する。その後、図３（ｄ）に示すように、ＣＭＰにてリフトオフする。次に図３（ｅ）に示すように、残ったＣＭＰストッパ膜６、９を除去する。このようにしてアンダーカットを有していないマスクパターンを用いて、サイドシールド膜８を形成し、リフトオフするものである。この場合、サイドシールド膜８となる磁性膜は通常ＮｉＦｅなどの軟磁性膜が用いられる。
【００１１】
このように、リフトオフパターンを用いずにリフトオフすることが可能であるが、ＣＭＰストッパ膜として用いているＤＬＣに対してＮｉＦｅはＣＭＰ研磨レートが早い為、ディッシングなどが生じやすい。その一例を、図４の工程図を用いて説明する。
【００１２】
図４（ａ）に示すように、センサ膜２をエッチング後、絶縁膜（アルミナ等）７、サイドシールド膜（ＮｉＦｅ等）８、ＣＭＰストッパ膜（ＤＬＣ等）９を形成する。次に図４（ｂ）に示すように、ＣＭＰを用いてリフトオフを行う。しかし、前述のようにＣＭＰストッパ膜６として用いているＤＬＣに対してＮｉＦｅはＣＭＰ研磨レートが早い為、トラック端部部分７７付近にディッシングなどが生じる。さらにディッシングが進行すると、図４（ｂ）に示すようにサイドシールド膜８であるＮｉＦｅに凹みが生じる。この現象がさらに悪化すると、センサ膜２の横に接する絶縁膜７までディッシングにより凹みが生じる可能性がある。次に図４（ｃ）に示すように、上部シールド膜１０を形成する。ディシングが生じた状態で上部シールド膜１０を形成した結果、図に示すようにセンサ端部のシールド形状が悪化し、特性不良を及ぼす可能性がある。さらに、センサ膜２の横に接する絶縁膜７のディッシングが大きい場合、センサ壁面の絶縁性が確保できなくなり、後に形成する上部シールド膜１０などの導電性膜によってセンサ膜壁面が短絡してしまう可能性がある。このような問題が発生すると歩留まりは大きく低下する事が懸念される。
【００１３】
また、図３（ｅ）ではセンサ膜とその周囲の膜厚はほぼ同じ高さとなっているが、プロセスやヘッド構造により、センサ膜２の周囲の高さが大きく異なることもある。今後の微細化に伴って、このような段差が後の工程において悪影響を与える恐れがある。特にホトリソグラフィ工程やエッチング工程において、その悪影響が懸念される。センサ膜の周囲に段差がある場合の問題の一例を、図５を用いて説明する。
【００１４】
図５（ａ）は断面方向から見た図、図５（ｂ）は上面から見た図である。なお、図５（ａ）は、図５（ｂ）におけるＡ−Ａ’断面である。図５はトラック幅方向の形成工程後、素子高さ方向を形成する為に素子高さ形成マスク１１を形成したものである。図５（ａ）に示すように、図３や図４などとは異なり、センサ膜２の横にサイドシールド膜８などが配置されていない為、センサ膜周囲の高さがセンサ膜２より低い構造である。この段差のため、レジスト膜厚の不均一膜厚や露光の乱反射等が生じ、寸法精度の悪化や形状不良の発生が懸念される。特に図５（ｂ）に示すように、素子高さ端部部分７８においてその悪影響が顕著となる。
【００１５】
これまで上記においてはトラック幅方向について述べてきたが、素子高さ方向についても類似の問題の発生が懸念される。その問題の一例を、図６の工程図によって説明する。図６（ａ）に示すように、素子高さ形成マスク１１及びＣＭＰストッパ膜１２をエッチングマスクとして用いてセンサ膜２をエッチング後、絶縁膜１３、ＮｉＦｅ膜などの磁性膜１４、ＤＬＣなどのＣＭＰストッパ膜１５を形成する。その次に、図６（ｂ）に示すように、ＣＭＰなどを用いて不要部分を除去し平坦化する。その後、図６（ｃ）に示すように、上部シールド膜１０を形成する。この場合も前述と同様に、ＤＬＣに対してＮｉＦｅはＣＭＰ研磨レートが早い為、図６（ｂ）に示すようなディッシングなどが生じやすい。その結果、素子高さ端部部分７９において、シールド形状の悪化による特性不良、センサ膜壁面での短絡が生じる可能性がある。
【００１６】
本発明は、上記従来技術の問題点に基づいてなされたものである。すなわち、本発明の目的は、狭トラック化を達成し、形状不良及び短絡不良を防止し、歩留まりを向上することのできる薄膜磁気ヘッド製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するため、本発明による薄膜磁気ヘッドの製造方法は、下部シールド上にＣＰＰセンサ膜を形成する工程と、ＣＰＰセンサ膜上に第一のＣＭＰストッパ膜を形成する工程と、ＣＰＰセンサ膜をエッチングしてＣＰＰセンサ膜のトラック幅（又は、素子高さ方向の幅）を形成する工程と、少なくともＣＰＰセンサ膜のエッチング部分を絶縁膜で被覆する工程と、絶縁膜上にＣＭＰダミー膜を形成する工程と、ＣＭＰダミー膜上に第二のＣＭＰストッパ膜を形成する工程と、第一のＣＭＰストッパ膜を露出させる工程と、酸素系ＲＩＥにより第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜を除去する工程と、フッ素系ＲＩＥによりＣＭＰダミー膜を除去する工程と、残った絶縁膜上及びＣＰＰセンサ膜上に上部シールド膜を形成する工程とを有する。
【００１８】
本発明によれば、ＣＭＰストッパとＣＭＰダミー膜によって平坦化を行い、ＣＭＰストッパとＣＭＰダミー膜を除去することにより、形状不良など生じることが無く、微細なパターン形成と任意のセンサ壁面を得ることが出来る。
【００１９】
ＣＰＰセンサ膜は、磁性層を含む多層膜から構成される。この多層膜内には少なくとも信号磁界検知膜である自由層を有している。そして、自由層の磁化安定の為、磁区制御バイアス膜をＣＰＰセンサ膜に一体化したスタックバイアス構造を採用することも可能である。また、ＣＰＰセンサ膜内には磁化方向が固定されている固定層や反強磁性も有することが多く、下地膜やキャップ膜を含んでも良い。ＴＭＲ膜の場合には自由層と固定層の間に酸化膜を配置、ＣＰＰ−ＧＭＲ膜の場合には電流狭窄膜を配置することも可能である。
【００２０】
また、ヘッド浮上面におけるＣＰＰセンサ膜のトラック幅方向領域には絶縁膜を介して軟磁性膜が配置され、その軟磁性膜の膜厚下限位置はＣＰＰセンサ膜の膜厚上限位置よりも下位置であることが好ましい。さらに、ヘッド浮上面におけるＣＰＰセンサ膜のトラック幅方向領域に配置した軟磁性膜の膜厚下限位置は、ＣＰＰセンサ膜の信号磁界検知膜である自由層の位置よりも下位置であることも好ましい。トラック高さ方向においては、絶縁膜を介して軟磁性膜が配置され、その軟磁性膜の膜厚下限位置は、ＣＰＰセンサ膜の膜厚上限位置よりも下位置であることが好ましい。さらに好ましくは、軟磁性膜の膜厚下限位置は、前記ＣＰＰセンサ膜の信号磁界検知膜である自由層の位置よりも下位置であると良い。
【００２１】
ＣＭＰストッパ膜とＣＭＰダミー膜のＣＭＰエッチング速度の関係は、第一のＣＭＰストッパ膜及び第二のＣＭＰストッパ膜のＣＭＰエッチングレートをα、ＣＭＰダミー層のＣＭＰエッチングレートをβとするとき、α＜βなるエッチングレートの関係を有していることが好ましい。さらには、ＣＰＰセンサ膜のエッチング部分を絶縁膜で被覆する工程とＣＭＰダミー膜を形成する工程との間に形成する磁性膜のＣＭＰレートをγとするとき、α＜β＜γなるエッチングレートの関係を有していることが好ましい。
【発明の効果】
【００２２】
本発明によると、狭トラック化においてもトラック幅形成が可能であり、平坦化プロセスを用いたことによる形状不良、短絡不良を防止できる。また、サイドシールド構造やハードバイアス構造にも適用が可能である。特にサイドシールド構造の形成に有効であり、高記録密度に対応した磁気ヘッドを製造することができる。
【００２３】
また、素子高さ方向に平坦化プロセスを用いた場合でも、素子高さ方向側でのシールド膜の形状不良を生じることが無く、信号磁界の変換効率や放熱性が向上した磁気ヘッドを製造できる。
さらに、平坦面上にパターン形成する為、パターン形状不良の防止、寸法精度の向上が可能である。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態を説明する。通常、本発明の薄膜磁気ヘッドは再生ヘッドとして用いられ、記録ヘッドと組み合わせて使用される。以下では、特に必要とされる場合を除き、記録ヘッド部分は省略し、再生ヘッド部分のみ説明する。
【００２５】
図７は、本発明による磁気ヘッドの製造方法の一実施例を示す工程断面図である。
図７（ａ）に示すように、電極でもある下部シールド１の上にセンサ膜であるＣＰＰセンサ膜２を成膜する。次に図７（ｂ）に示すように、ＣＰＰ膜上にＤＬＣなどを用いて第一のＣＭＰストッパ膜６を形成、レジストなどでトラック形成マスク５を形成する。次に図７（ｃ）に示すように、第一のＣＭＰストッパ膜６及びトラック形成マスク５をエッチングマスクとしてＣＰＰセンサ膜２をエッチングする。
【００２６】
次に図７（ｄ）に示すように、ＣＰＰ膜エッチング壁面の絶縁を確保する為にアルミナなどの絶縁膜７を形成する。さらにＣＭＰダミー膜１６としてＳｉＯ２などを形成し、その上にＤＬＣなどを用いて第二のＣＭＰストッパ膜９を形成する。ここで、第一のＣＭＰストッパ膜６はＣＭＰの際にＣＰＰセンサ膜２を保護する役目を有し、第二のＣＭＰストッパ膜９は第一のＣＭＰストッパ膜６と同じ高さ、あるいは、第一のＣＭＰストッパ膜６より少し高い位置に形成される。次に図７（ｅ）に示すように、ＣＭＰなどを用いてリフトオフを行う。この際、従来の溶剤剥離液による処理を併用しても良い。例えば、溶剤剥離液処理を行った後でＣＭＰ処理を行うことで、ＣＭＰによるリフトオフが容易になる。ここで、図４などではＣＰＰセンサ膜２の横に絶縁膜７とサイドシールド膜８が配置されているが、図７では、絶縁膜７とＣＭＰダミー膜１６が配置される。ＣＭＰダミー膜１６は、ＮｉＦｅなどの磁性膜ではなく、ＳｉＯ２などの絶縁膜である。
【００２７】
次に図７（ｆ）に示すように、第一のＣＭＰストッパ膜６及び第二のＣＭＰストッパ膜９を、酸素系アッシングや酸素系ＲＩＥ（Reactive Ion Etching）を用いて除去する。ＣＭＰストッパ膜であるＤＬＣは酸素プラズマと容易に反応し、除去が可能である。ＤＬＣ以外は酸素プラズマでの除去は困難であるため、ＤＬＣのみが除去される。その後、フッ素系のガスを用いたＲＩＥによりＳｉＯ２を除去する。ＣＭＰダミー膜１６であるＳｉＯ２はフッ素系ガスにてエッチング可能な材料であり、絶縁膜７であるアルミナはフッ素系ガスでのエッチングは非常に困難な材料である。そのためＣＭＰダミー膜１６のみが除去できる。その後で図７（ｇ）に示すように、電極でもある上部シールド膜１０を軟磁性材料であるＮｉＦｅなど用いて形成する。軟磁性材料でもある上部シールド膜１０はＣＰＰセンサ膜２の横にも覆うように配置されるため、上部シールドとしての機能だけでなく、サイドシールドとしての機能も持つことが可能である。
【００２８】
また、図７（ｄ）においては、前述の通りＣＭＰダミー膜１６としてＳｉＯ２を用いている。ＳｉＯ２は酸化膜であり、金属膜であるＮｉＦｅよりもＣＭＰに対するエッチング耐性を確保することが可能である。そのため、図４に示したようなディッシングが低減できる。また、プロセス中の変動によってＣＭＰダミー膜１６であるＳｉＯ２にディッシングが発生しても、このＣＭＰダミー膜１６は除去してしまうのでシールド形成時には影響は無い。よって、シールドの形状不良及びＣＰＰセンサ膜２壁面での短絡も防止可能であり、さらにプロセスマージンを拡大することが出来、歩留まりの向上が可能となる。また、ＣＭＰダミー膜１６のＣＭＰ耐性は、ＣＭＰストッパ膜よりも小さいことが望ましい。なぜならばＣＭＰストッパ膜並みにＣＭＰ耐性があった場合は、剥離が困難となりフェンスとして残ってしまう恐れがあるためである。
【００２９】
図７に示すようにＣＭＰダミー層１６を除去し、上部シールド膜１０を形成することで、上部シールド膜１０をＣＰＰセンサ膜２の横にも配置することが出来る。つまり、ＣＰＰセンサ膜２を覆うような構造と狭トラック幅形成が同時に形成できる。ＣＰＰセンサ膜２と上部シールド膜１０の膜厚方向の位置関係は、ＣＰＰセンサ膜２の膜厚上限位置よりも上部シールド膜１０の膜厚下限位置は下側に位置する。このような位置関係により、不要な媒体からの信号磁界をシールドによって低減できる構造、つまり、サイドシールド構造を容易に得ることが出来る。ＣＰＰセンサ膜２は磁性膜や非磁性膜等の多層膜で構成されるが、信号磁界を検知する磁性膜の位置よりも上部シールド膜１０の膜厚下限位置を下に位置すると、さらにこのサイドシールド効果が得られる。これらを図１７に示して説明する。
【００３０】
図１７は、図７（ｇ）のＣＰＰセンサ膜２付近の拡大模式図である。図１７に示すように、下部シールド１の上にＣＰＰセンサ膜２があり、絶縁膜７で囲まれ、それらの上に上部シールド膜１０が配置してある。ＣＰＰセンサ膜２のトラック幅方向には、絶縁膜７を介して軟磁性膜である上部シールド膜１０が配置され、トラック幅方向部の上部シールド膜１０はサイドシールドとして機能する。ＣＰＰセンサ膜２は、反強磁性膜２１、固定層２２、自由層２３、磁区制御バイアス膜２４、磁区制御反強磁性膜２５を有する。図７及び図１７に示したＣＰＰセンサ膜には、ハードバイアス構造のような磁区制御膜を有していない。信号磁界検知膜である自由層２３の磁区制御のために、磁区制御バイアス膜２４が作用する。つまり、図７及び図１７に示した構造は、磁区制御膜がＣＰＰセンサ膜に一体化されたインスタックバイアス構造である。ＣＰＰセンサ膜をインスタックバイアス構造とすることで、従来のハードバイアス構造で必要であったトラック幅方向に配置する磁区制御膜を不要とすることが出来る。それにより、上部シールド膜１０でＣＰＰセンサ膜２のトラック幅方向まで覆うことが可能となる。つまり、図１７に示すように、ＣＰＰセンサ膜２と軟磁性膜である上部シールド膜１０の位置関係は、ＣＰＰセンサ膜のトラック幅方向において、ＣＰＰセンサ膜２の膜厚上限位置よりも上部シールド膜１０を下側に配置している。さらに、自由層２３の位置よりも上部シールド膜１０の膜厚下限位置を下に位置すると、さらにこのサイドシールド効果が増す。
【００３１】
上記で説明した膜厚の上下関係には別の効果もある。上部シールド膜１０を形成する際にＣＰＰセンサ膜２の上面をミリングやスパッタエッチングによりクリーニングを行うが、ＣＰＰセンサ膜２の方が凸状態であることでクリーニングが行いやすいという効果もある。逆にＣＰＰセンサ膜２の上下関係が逆、つまり、凹状態にあった場合はクリーニングの効果が弱くなってしまう。
【００３２】
図７ではＣＭＰダミー膜１６としてＳｉＯ２を用いたが、ＣＭＰダミー膜１６はフッ素系のガスを用いたＲＩＥで除去できる材料であれば良い。例えば、酸化タンタルや酸化タングステンなどでも良い。これらの材料を単体、又は組み合わせて用いても良い。また、フッ素系ＲＩＥ装置としては、通常の平行平板型ＲＩＥだけではなく、高密度プラズマを有するエッチング装置でもよい。いずれの場合においても、ＣＭＰダミー膜１６をエッチングした際、絶縁膜７に用いているアルミナとのエッチング選択比が大きいのでアルミナを残すことが出来る。また、本発明において、第一のＣＭＰストッパ膜６及び第二のＣＭＰストッパ膜９、ＣＭＰダミー膜１６などは膜の上部や下部に数ｎｍ程度の密着層や保護膜を配置しても良い。
【００３３】
図８は、本発明による磁気ヘッド製造方法の別の実施例を示す工程断面図である。
図８（ａ）に示すように、電極でもある下部シールド１の上にセンサ膜であるＣＰＰセンサ膜２を成膜する。次に図８（ｂ）に示すように、ＣＰＰ膜上にＤＬＣなどを用いて第一のＣＭＰストッパ膜６を形成、レジストなどでトラック形成マスク５を形成する。次に図８（ｃ）に示すように、第一のＣＭＰストッパ膜６及びトラック形成マスク５をエッチングマスクとしてＣＰＰセンサ膜２をエッチングする。次に図７（ｄ）に示すように、ＣＰＰ膜エッチング壁面の絶縁を確保する為にアルミナなどの絶縁膜７を形成する。さらにＮｉＦｅなどを用いてサイドシールド膜８を形成後、ＣＭＰダミー膜１６としてＳｉＯ２などを形成する。その上にＤＬＣなどを用いて第二のＣＭＰストッパ膜９を形成する。次に図７（ｅ）に示すように、ＣＭＰなどを用いてリフトオフを行う。次に図７（ｆ）に示すように、第一のＣＭＰストッパ膜６及び第二のＣＭＰストッパ膜９を酸素系アッシングや酸素系ＲＩＥを用いて除去する。その後、ＣＭＰダミー膜１６であるＳｉＯ２を、フッ素系ＲＩＥなどで除去する。その後で図７（ｇ）に示すように、電極でもある上部シールド膜１０を形成する。
【００３４】
図８では、図４と同様に絶縁膜７、サイドシールド膜８、第二のＣＭＰストッパ膜９を形成しているが、図４とは異なる点がある。それはサイドシールド膜８の膜厚が図４よりも薄いことである。ＣＭＰリフトオフ処理時のディッシング量はサイドシールド膜８の露出する幅に大きく依存する。つまり、露出する幅は膜厚に依存する為、膜厚を薄くすることによって、ディッシング量を減らすことが可能である。しかしながら、それだけではＣＭＰリフトオフに対応は出来ない。なぜならばＣＭＰは平坦化処理の為、周りとの高さが同じ程度でなければ均一に平坦化することは困難であるからである。本発明はサイドシールド膜８を薄くした分、ＣＭＰダミー膜１６を配置することにより、周囲との高さを同等にする事が可能である。
【００３５】
本実施例と図７に示した実施例との違いの一つは、サイドシールド膜８を別に配置することが可能であるため、ＣＰＰセンサ膜２の横に配置する材料の選択肢を広げることが可能となることである。また、サイドシールド膜８は磁性膜を積層して用いたり、特性向上のために下地膜や保護膜を組み合わせて用いたりすることも可能である。
【００３６】
ＣＭＰダミー膜１６を省略し、第二のＣＭＰストッパ膜９を厚膜化することも考えられるが、ＣＭＰストッパ膜として用いているＤＬＣ膜は非常に硬度が高く、応力も高い。そのため、ＣＭＰを用いてもリフトオフ残りやフェンスが発生したり、ＤＬＣ膜自身が膜応力で剥離したりしてしまう恐れがある。よって、ＣＭＰストッパ膜であるＤＬＣ膜を厚膜化することは好ましくない。これは、前述の図７の実施例においても同様である。
【００３７】
図１８は、図８（ｇ）のＣＰＰセンサ膜２付近の拡大模式図である。図１７に示した場合と同様にＣＰＰセンサ膜２はインスタックバイアス構造であり、ハードバイアス膜を省略することが可能となる。そして、ＣＰＰセンサ膜２のトラック幅方向には絶縁膜７を介して軟磁性膜であるサイドシールド膜８が配置してあり、その位置関係は図１７で説明したときと同様に、サイドシールド膜８の位置がＣＰＰセンサ膜２よりも下側に位置していることでサイドシールド効果が得られる。つまり、図１８に示すように、ＣＰＰセンサ膜２と軟磁性膜であるサイドシールド膜８の位置関係としては、ＣＰＰセンサ膜のトラック幅方向において、ＣＰＰセンサ膜２の膜厚上限位置よりもサイドシールド膜８は下側に配置している。さらに、自由層２３の位置よりもサイドシールド膜８の膜厚下限位置を下に位置すると、さらにこのサイドシールド効果が増す。
【００３８】
これまで説明した図８や図１８の実施例は、ＣＰＰセンサ膜２の横にサイドシールド膜８を配置したものである。さらに本発明は、ＣＰＰセンサ膜２の横にサイドシールド膜８ではなく、磁区制御膜を配置することも可能である。その一実施例として、ＣＰＰセンサ膜２付近の拡大模式図を図１９に示す。
【００３９】
具体的には、図８ではサイドシールド膜８として軟磁性膜を配置していたが、図１９ではサイドシールド膜８の位置に磁区制御膜８２として硬磁性膜を配置する点が異なる。しかし、どちらも磁性膜である為、ＣＭＰ耐性はあまり大きくない。また、磁区制御膜８２は膜特性を膜厚等により調整している。磁区制御膜８２の膜厚によってはＣＰＰセンサ膜と周囲の膜厚差が大きくなり、ＣＭＰの均一な平坦化が困難になることが懸念される。よって、磁区制御膜８２のディッシング防止とＣＭＰの均一平坦化のためにＣＭＰダミー膜を配置することが有効である。磁区制御膜８２としては、ＣｏＰｔやＣｏＣｒＰｔなどの硬磁性膜を用いることが多い。さらに、これらの硬磁性膜の特性向上のため、硬磁性膜の下地膜を配置したり、保護膜を配置したりすることも可能である。本実施例の場合でも、図７にて説明したときと同様に、上部シールド膜１０の膜厚下限位置をＣＰＰセンサ膜２の膜厚上限位置よりも下に位置させることが可能である。ここでのＣＰＰセンサ膜２の構成としては、図１９に示したように、反強磁性膜２１、固定層２２、自由層２３、キャップ膜２６を有する。磁区制御膜８２を配置することにより、インスタック構造のような磁区制御バイアス膜２４、磁区制御反強磁性膜２５を省略することが可能となる。
【００４０】
また、本発明を用いることで、狭トラック化と同時に高いパターン寸法精度も得ることができる。それは本発明により平坦面上でパターン形成することで、形状不良無く、所望のパターンを得ることが出来るからである。これを、図９に示した磁気ヘッド製造の工程断面図及び図１５の平面図を用いて説明する。
【００４１】
図９（ａ）は、ＣＰＰ膜上にＤＬＣなどを用いて第一のＣＭＰストッパ膜６及びレジストなどでマスク５を形成後、第一のＣＭＰストッパ膜６及びトラック形成マスク５をエッチングマスクとしてＣＰＰセンサ膜２をエッチングする。次に、絶縁膜７、サイドシールド膜８、ＣＭＰダミー膜１６、第二のＣＭＰストッパ膜９を形成する。つまり、図９（ａ）は図７（ｄ）と同じ状態を示している。次に図９（ｂ）に示すように、ＣＭＰなどを用いてリフトオフを行う。次に図９（ｃ）に示すように、第一のＣＭＰストッパ膜６及び第二のＣＭＰストッパ膜９を、酸素系アッシングや酸素系ＲＩＥを用いて除去する。図７においては、その後でＣＭＰダミー膜１６を除去するが、本実施例ではＣＭＰダミー膜１６を残しておく。次に図９（ｄ）に示すように、素子高さ方向を規定する素子高さ形成マスク１１を形成する。なお、図１５に示した平面図のＡ−Ａ’断面形状を示した図が図９（ｄ）である。
【００４２】
つまり、図９（ｄ）は、トラック方向におけるＣＰＰセンサ膜２の幅を形成した後に第一のＣＭＰストッパ膜６及び第二のＣＭＰストッパ膜９を除去し、少なくともＣＭＰダミー膜１６は残しておいた状態で素子高さ方向を規定する素子高さ形成マスク１１を形成した図である。図５と比較しても明らかなように、ＣＭＰダミー膜１６を残した状態であるため、ほぼ平坦面上に素子高さ形成マスク１１を形成できる。よって、図５で生じたような素子高さ形成マスク１１の形状不良は生じない。
【００４３】
なお、図９（ｄ）において、素子高さ形成マスク１１の下部には後述の本発明を想定し、ＣＭＰストッパ膜１２を配置している。また、素子高さ方向の形成方法として、図９や後述の本発明の方法以外に、従来のような剥離液のみを用いるリフトオフ方法を用いても良い。その場合でも、トラック幅端部の段差が低減しているため、素子高さ方向の寸法精度の劣化は低減できる。また、本実施例においても、前述の図７や図８などの実施例と組み合わせることが可能であり、組み合わせた実施例の効果も同時に得られる。具体的には図７や図８において、第一のＣＭＰストッパ膜６及び第二のＣＭＰストッパ膜９のみを酸素系アッシングや酸素系ＲＩＥを用いて除去し、ＣＭＰダミー膜１６を残しておいて、本実施例のように素子高さ形成工程を行えばよい。
【００４４】
これまでは主にトラック幅を形成するリフトオフについて、本発明を説明してきた。さらに素子高さを形成するリフトオフについても、本発明は有効である。それを、図１０に示した磁気ヘッド製造の工程断面図を用いて説明する。
【００４５】
図１０（ａ）に示すように、電極でもある下部シールド１の上にセンサ膜であるＣＰＰセンサ膜２を成膜する。次に図１０（ｂ）に示すように、ＣＰＰ膜上にＤＬＣなどを用いて第一のＣＭＰストッパ膜１２を形成、レジストなどで素子高さ形成マスク１１を形成する。次に図１０（ｃ）に示すように、第一のＣＭＰストッパ膜１２及び素子高さ形成マスク１１をエッチングマスクとしてＣＰＰセンサ膜２をエッチングする。次に図１０（ｄ）に示すように、ＣＰＰ膜エッチング壁面の絶縁を確保する為にアルミナなどの絶縁膜１３を形成する。さらにＣＭＰダミー膜１７としてＳｉＯ２などを形成後、その上にＤＬＣなどを用いて第二のＣＭＰストッパ膜１５を形成する。次に図１０（ｅ）に示すように、ＣＭＰなどを用いてリフトオフを行う。次に図１０（ｆ）に示すように、第一のＣＭＰストッパ膜１２及び第二のＣＭＰストッパ膜１５を酸素系アッシングや酸素系ＲＩＥを用いて除去する。その後、ＣＭＰダミー膜１７であるＳｉＯ２はフッ素系ＲＩＥなどで除去する。その後で図１０（ｇ）に示すように、電極でもある上部シールド膜１０を形成する。
【００４６】
つまり、図１０は図６の場合と異なり、絶縁膜１３の上にＣＭＰダミー膜１７を配置したものである。その後、ＣＭＰなどを用いてリフトオフを行うが、図６（ｂ）で示したような形状不良を生じることはない。よって、絶縁不良やシールド形状不良を生じることもない。また、図１０（ｇ）に示すように、トラック高さ方向において、上部シールド膜１０の膜厚下限位置は、少なくともＣＰＰセンサ膜２の膜厚上限位置よりも下位置に配置する構造が容易に得ることができる。この構造によって、信号磁界をより効率よく電気信号に変換できる。ＣＰＰセンサ膜２の素子高さ方向に磁性膜を配置することで、信号磁界をより効率的にＣＰＰセンサ膜２に取り入れることができるからである。また、ＣＰＰセンサ膜２の近傍に金属膜をより多く配置できることで、通電によって生じる発熱の放熱効率を向上できる。
【００４７】
また、本発明の他の実施例として、図には示さないが、図８の実施例と同じ考えに基づいた製造方法を素子高さ方向にも適用することが可能である。具体的には、図１０において、ＣＰＰ膜エッチング壁面の絶縁を確保する絶縁膜１３とＣＭＰダミー膜１７の間に、ＮｉＦｅなどを用い磁性膜を形成する。その上に、ＤＬＣなどを用いて第二のＣＭＰストッパ膜１５を形成する。この場合における磁性膜は、図６での磁性膜１４よりも薄くすることが可能であり、図６（ｂ）に示すようなディッシングなどを低減できる。その結果、素子高さ端部部分７９において、シールド形状の悪化による特性不良、センサ膜壁面での短絡を防止できる。また、この場合においても図１０に示した実施例と同じように、信号磁界の変換効率や放熱効率を向上する効果を有することが可能である。
【００４８】
図９の実施例では、トラック幅方向を形成した後に素子高さ方向を形成する際のパターン精度向上を説明した。次は、素子高さ方向を形成した後にトラック幅方向を形成する際でのパターン精度向上について、本発明による効果を、図１１に示した工程断面図を用いて説明する。
【００４９】
図１１（ａ）は、前記図１０（ｄ）と同じ状態を示した図である。つまり、電極でもある下部シールド１の上にセンサ膜であるＣＰＰセンサ膜２を形成、ＣＰＰ膜上にＤＬＣなどを用いて第一のＣＭＰストッパ膜１２及びレジストなどで素子高さ形成マスク１１を形成する。その後、第一のＣＭＰストッパ膜１２及び素子高さ形成マスク１１をエッチングマスクとしてＣＰＰセンサ膜２をエッチングする。その後、ＣＰＰ膜エッチング壁面の絶縁を確保する為にアルミナなどの絶縁膜１３を形成する。さらにＣＭＰダミー膜１７としてＳｉＯ２などを形成後、その上にＤＬＣなどを用いて第二のＣＭＰストッパ膜１５を形成する。
【００５０】
次に図１１（ｂ）に示すように、ＣＭＰなどを用いてリフトオフを行う。次に図１１（ｃ）に示すように、第一のＣＭＰストッパ膜１２及び第二のＣＭＰストッパ膜１５を、酸素系アッシングや酸素系ＲＩＥを用いて除去する。図１０においては、その後でＣＭＰダミー膜１６を除去するが、本実施例ではＣＭＰダミー膜１６を残しておく。次に図１１（ｄ）に示すように、トラック幅を規定するトラック形成マスク５を形成する。なお、図１６に示した平面図のＡ−Ａ’断面形状が図１１（ｄ）である。
【００５１】
つまり、図１１での実施例は、素子高さ方向にＣＰＰセンサ膜２をエッチング後、第一のＣＭＰストッパ膜１２及び第二のＣＭＰストッパ膜１５を除去し、少なくともＣＭＰダミー膜１７は残しておいた状態で、トラック幅を規定するトラック形成マスク５を形成したものである。トラック形成マスク５は、素子高さ形成マスク１１のように、ホトリソグラフィ技術を用いて作られることが多い。よって、平坦面上でパターンを形成した方が形状不良防止、寸法精度向上の点から有効である。本発明では、図１１（ｄ）に示すように、平坦面上にトラック形成マスク５を形成可能であるため、トラック形成マスク５の形状不良を防止し、寸法精度の向上が可能となる。なお、トラック形成マスク５の下部には、前述の図７や図８で示したような本発明を適用した構造を想定し、第一のＣＭＰストッパ膜６を配置している。このように本発明の他の実施例と組み合わせた場合、前述の図７や図８で説明した効果も同時に得られる。また、トラック形成方法として従来方法を用いても良い。その場合でも、素子高さ方向の段差が低減しているため、トラック幅精度の劣化を低減できる。
【００５２】
これまでの実施例は、ＣＭＰダミー膜１６を除去する際には全て除去する例を示してきた。しかし、プロセスや構造を変えることで、このＣＭＰダミー膜１６を一部残すことが可能となり、電極でもある下部シールド１及び上部シールド膜１０の距離を広げることができる。これにより下部シールド１及び上部シールド膜１０の短絡不良の発生を防止することが可能となる。また、シールド間距離を広げることで静電容量の低減が可能であり、それによって周波数特性の向上が図れる。この一例を、図１２に示したヘッドの断面図を用いて説明する。
【００５３】
図１２は、本発明を用いてトラック幅を形成し、ＣＭＰダミー層１６を残した状態のまま上部シールド膜１０まで形成したものである。ＣＰＰセンサ膜２近傍のＣＭＰダミー膜１６は除去する必要があるが、除去する前にＣＭＰダミーエッチングマスク１８としてアルミナなどＣＭＰダミー膜除去工程でエッチングされない材料を配置することで、エッチングマスクとして機能し、ＣＭＰダミー膜１６を残すことが可能となる。その結果、ＣＭＰダミーエッチングマスク１８とＣＭＰダミー膜１６は絶縁膜であるため、下部シールド１及び上部シールド膜１０の絶縁膜として機能する。よって、上記効果を得ることが出来る。図１２には、トラック形成時のＣＭＰダミー膜１６を残す例を示したが、素子高さ形成時のＣＭＰダミー膜１７を同様な手法で残すことも可能である。
【００５４】
図１３は、本発明の方法で製造した再生ヘッドを組み込んだ磁気ヘッドの模式図である。この磁気ヘッド２００は、再生ヘッド６０と記録ヘッド５０で構成されている。記録ヘッド５０は垂直記録対応のヘッド構造であり、補助磁極５１、コイル５２、コイル絶縁膜５３、主磁極５４を有している。記録ヘッドには、面内記録用の記録ヘッドを用いることも可能である。再生ヘッド６０は、前記実施例にて説明してきた製法で製造した薄膜磁気ヘッドであり、下部シールド１、ＣＰＰセンサ膜２、上部シールド膜１０のみ示し、その他の構成部分は図示を省略してある。本発明の再生ヘッドは、これまで説明してきた効果を有しており、狭トラック化においても形状不良や短絡不良を防止でき、歩留まりの向上が可能である。また、図１２に示した実施例の再生ヘッドとすることで周波数特性も向上可能である。
【００５５】
図１４は、磁気ディスク装置の一例を示す断面模式図である。磁気ディスク装置は、磁気ディスク２６０、スピンドル２６１、ボイスコイルモータ２６４、ジンバル２６３、磁気ヘッド２００、配線２６６、信号処理回路２６５を有している。磁気ヘッド２００には、図１３に示した磁気ヘッドを用いた。本発明の薄膜磁気ヘッドを搭載することにより、従来よりも記録密度及び周波数特性が向上した磁気ディスク装置が得られる。
【００５６】
以上、実施例を用いて本発明の内容を具体的に説明してきた。本発明の基本的な技術思想、開示に基づいて種々の変形形態をとり得ることが可能である。例えば、トラック幅形成と素子高さ形成を分けて説明した部分が多いが、本発明の技術思想、開示に基づいて、トラック幅形成と素子高さ形成を組み合わせて用いることが可能である。
【００５７】
なお、ＣＰＰセンサ膜２の膜構成については詳細には触れてはいないが、センサ膜に対して垂直な方向に検知電流を流すデバイスであれば、本発明の効果が得られる。
【図面の簡単な説明】
【００５８】
【図１】リフトオフプロセスの説明図。
【図２】従来の方法の問題を説明する工程図。
【図３】ＣＭＰを用いた製造工程の説明図。
【図４】ＣＭＰを用いた場合の問題を説明する図。
【図５】段差がある場合の問題を説明する図。
【図６】ＣＭＰを用いた場合の問題を説明する図。
【図７】本発明による磁気ヘッド製造方法の一実施例を示す工程断面図。
【図８】本発明による磁気ヘッド製造方法の他の実施例を示す工程断面図。
【図９】本発明による磁気ヘッド製造方法の他の実施例を示す工程断面図。
【図１０】本発明による磁気ヘッド製造方法の他の実施例を示す工程断面図。
【図１１】本発明による磁気ヘッド製造方法の他の実施例を示す工程断面図。
【図１２】本発明による磁気ヘッドの例を示す断面図。
【図１３】本発明の方法で製造した再生ヘッドを組み込んだ磁気ヘッドの模式図。
【図１４】磁気ディスク装置の一例を示す断面模式図。
【図１５】図９（ｄ）に対応する平面図。
【図１６】図１１（ｄ）に対応する平面図。
【図１７】ＣＰＰセンサ膜付近の拡大模式図。
【図１８】ＣＰＰセンサ膜付近の拡大模式図。
【図１９】ＣＰＰセンサ膜付近の拡大模式図。
【符号の説明】
【００５９】
１    下部シールド
２    ＣＰＰセンサ膜
３    リフトオフパターン
４    絶縁膜
５    トラック形成マスク
６    第一のＣＭＰストッパ膜（トラック形成）
７    絶縁膜
８    サイドシールド膜
９    第二のＣＭＰストッパ膜（トラック形成）
１０  上部シールド膜
１１  素子高さ形成マスク
１２  第一のＣＭＰストッパ膜（素子高さ形成）
１３  絶縁膜
１４  磁性膜
１５  第二のＣＭＰストッパ膜（素子高さ形成）
１６  ＣＭＰダミー膜（トラック形成）
１７  ＣＭＰダミー膜（素子高さ形成）
１８  ＣＭＰダミーエッチングマスク
２１  反強磁性膜
２２  固定層
２３  自由層
２４  磁区制御バイアス膜
２５  磁区制御反強磁性膜
２６  キャップ膜
７７  トラック端部部分  
７８  素子高さ端部部分（表面形状）
７９  素子高さ端部部分（断面形状）
５０  記録ヘッド
５１  補助磁極
５２  コイル
５３  コイル絶縁膜
５４  主磁極
６０  再生ヘッド
８２  磁区制御膜
２００  磁気ヘッド
２６０  磁気ディスク
２６１  スピンドル
２６３  ジンバル
２６４  ボイスコイルモータ
２６５  信号処理回路
【図１】
2006351083.tif 000003
【図２】
2006351083.tif 000004
【図３】
2006351083.tif 000005
【図４】
2006351083.tif 000006
【図５】
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【図６】
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【図７】
2006351083.tif 000009
【図８】
2006351083.tif 000010
【図９】
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【図１０】
2006351083.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006351083.tif 000017
【図１６】
2006351083.tif 000018
【図１７】
2006351083.tif 000019
【図１８】
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【図１９】
2006351083.tif 000021