(57)【要約】  【課題】  セル面積の増大や遅延時間増大を極力抑え、出力バッファのＤＣテストを容易に行うことができるようにする。  【解決手段】  ＤＣテストの対象となる出力バッファ２１，２２，２３Ａと、該出力バッファの入力に直接接続されあるいは組合せ論理回路４１，４２を介して接続されるＦＦ回路１１〜１３と、該複数のＦＦ回路をシフトレジスタを構成するよう接続するセレクタ５１〜５３とを具備し、ＤＣテスト時に該セレクタ５１〜５３により前記ＦＦ回路でシフトレジスタを構成して該シフトレジスタにテストパターンデータが入力できるようにする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の出力バッファと、該出力バッファの入力に直接接続されるかあるいは組合せ論理回路を介して接続される複数のＦＦ回路と、該複数のＦＦ回路のみを用いてシフトレジスタを構成するよう接続する接続手段とを具備したことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記ＦＦ回路と前記出力バッファの間にある前記組合せ論理回路の出力が所望の論理値に可変できる別の論理回路が接続されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ面積増大や遅延時間増大を極力抑制して出力バッファのＤＣテストを行うことができるようにした半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の出力バッファのＤＣテストは、その出力バッファの入力側にＨレベル又はＬレベルのデータを入力して、出力側に現れるＨレベル、Ｌレベル（ＶＯＨ／Ｌ）の電圧が所定の範囲内にあるか否かを判定するテストである。半導体集積回路内に、このようなＤＣテストに利用できそうなテスト回路が組み込まれていない場合、従来では次のような手法によっていた。
【０００３】
その第１の手法は、その半導体集積回路に組み込まれているユーザファンクションを考慮に入れて、出力バッファの出力電圧がＬ→Ｈ、Ｈ→Ｌと変化するようなテストパターンデータを外部から入力して、ＤＣテストを行う手法である。
【０００４】
第２の手法は、電源電圧又は接地を切り替えて接続するセレクタ（ＭＵＸ）を各出力バッファの入力側に接続し、出力バッファの出力電圧がＬ→Ｈ、Ｈ→Ｌと変化するように入力電圧を変化させるようにしたり、あるいは外部から直接Ｈレベル、Ｌレベルのデータを入力してそれぞれの出力バッファの出力電圧をＬ→Ｈ、Ｈ→Ｌに変化させ、ＤＣテストを行う手法である。
【０００５】
第３の手法は、ＪＴＡＧバウンダリスキャンレジスタを利用することにより、ＪＴＡＧテストモードで出力バッファを制御し、ＤＣテストを行う手法である。ＪＴＡＧについては、IEEE 1149.1として標準化されている。また、ＪＴＡＧバウンダリスキャンレジスタを用いたＤＣテスト方法については、例えば特許文献１，２に記載されている。
【０００６】
【特許文献１】特開２０００−３１４７６５号公報
【特許文献２】特開２００２−１３１３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、第１の手法は、ユーザファンクションを利用してテストパターンデータを作成する場合、そのパターンが複雑になったり、長くなったりし、そのパターン生成自体に多大な工数を必要とする問題がある。
【０００８】
また、第２の手法は、セレクタを特別に追加するため、出力バッファ付近のセル面積が増大する問題の他に、出力系に遅延を追加することになり、タイミング収束や高速化の観点から好ましくない。また、ＤＣテスト時に複数の出力バッファのスイッチング（Ｈ／Ｌレベル変化）が同時に起こるので、出力バッファの性能を評価する観点からは、ノイズ等の他の障害要因が含まれてしまい、正しいテストが行われ難い。
【０００９】
さらに、第３の手法は、バウンダリスキャンレジスタがもともと組み込まれている場合には問題がないが、ＪＴＡＧ搭載案件でない半導体集積回路ではこれが利用できず、また高速な出力バッファをもつ半導体集積回路ではバウンダリスキャンレジスタが付加されていなかったりするので、万全では無い。
【００１０】
本発明の目的は、セル面積の増大や遅延時間増大を極力抑え、出力バッファのＤＣテストを容易に行うことができるようにした半導体集積回路を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の半導体集積回路は、複数の出力バッファと、該出力バッファの入力に直接接続されるかあるいは組合せ論理回路を介して接続される複数のＦＦ回路と、該複数のＦＦ回路のみを用いてシフトレジスタを構成するよう接続する接続手段とを具備したことを特徴とする。
【００１２】
ここで、出力バッファには、言うまでもないことであるが、双方向入出力バッファに含まれる出力バッファも包含されている。
【００１３】
ここで、前記ＦＦ回路と前記出力バッファの間にある前記組合せ論理回路の出力が所望の論理値に可変できる別の論理回路が接続されているものであっても良い。
【発明の効果】
【００１４】
以上から本発明によれば、出力バッファのＤＣテスト時にシフトレジスタを構成するＦＦ回路は、もともと出力バッファへのデータ出力経路に内蔵されているものをそのまま使用できるので、セル面積の増大を抑制でき、遅延時間増大も抑制でき、ＪＴＡＧバウンダリスキャン対応でない半導体集積回路にも適用できる。また、テストパターンデータはシフトレジスタに入力すれば各出力バッファに所定の時間差で出力できるので、出力バッファのＤＣテストの実行も容易となり、また同時にスイッチングする出力バッファの数も制御でき、ノイズ対策も可能となる。さらに、ＦＦ回路や接続手段を追加する場合でも、それらは僅かで済み、配線リソースの追加も僅かである。
【発明を実施するための最良の形態】
【００１５】
半導体集積回路としては、一般的に、ＦＦ（フリップフロップ）回路を使用せず組合せ論理回路のみで構成されるものは非常に少なく、ほとんどの半導体集積回路ではＦＦ回路を使用している。そして、このＦＦ回路を利用してスキャン回路を構成し、内部スキャンというテスト手法によって故障検出（stuck-at-fault検出)などが行われている。
【００１６】
そこで本発明では、そのＦＦ回路を出力バッファのＤＣテストに特化して利用する。すなわち、出力バッファへのデータ出力経路に含まれるＦＦ回路を出力バッファのＤＣテスト用に特化して利用することで、セル面積増大を防ぎ、遅延時間増大を防ぎながら、出力バッファのＤＣテストを行うようにする。
【００１７】
このために、出力バッファに直接接続されているＦＦ回路あるいは出力バッファに組合せ論理回路を介して間接的に接続されているＦＦ回路により、スキャンチェーン回路としてのシフトレジスタを構成すると共に、そのシフトレジスタの接続をセレクタ等の接続手段により外部から制御できるようにして、そのシフトレジスタにより各ＦＦ回路に任意のデータをセットし、複数の出力バッファの出力電圧のＨ→Ｌ、Ｌ→Ｈの変化を制御し、ＤＣテストを実現可能にする。
【００１８】
本発明によれば、既存のＦＦ回路を使用するのでセル面積増大が抑制され、また出力系の遅延時間を増大させることもない。また、特別に内部スキャン回路やＪＴＡＧをいれることと比較すると、配線リソースの増大も僅かで済む。本発明のＤＣテスト回路を組み込まない場合にはそのＤＣテストの実行に手間と時間が多くかかるので、この程度の配線リソース増大の負担は大きなものではない。また、同時にスイッチングする出力バッファの数も制御可能であり、ＪＴＡＧバウンダリスキャン対応でない出力バッファであっても利用可能である。また、既存の内部スキャン回路と併用することもできるが、この場合はＤＣテスト用の部分を独立させる方がテストパターンデータの作成が容易となる。
【実施例１】
【００１９】
半導体集積回路の出力バッファ近傍の部分は、その代表的な構成例を挙げれば、例えば、図４に示すようになっている。１１〜１３はＦＦ回路、２１，２２は出力バッファ、２３は入出力バッファ、３１〜３３はパッド、４１，４２は組合せ論理回路（ＦＦ回路は含まない）である。入出力バッファ２３は出力バッファ２３Ａと入力バッファ２３Ｂからなる。このように出力バッファ近傍の部分は、ＦＦ回路１１の出力側に直接その出力バッファ２１を接続したり、ＦＦ回路１２の出力側に組合せ論理回路４１を経由して出力バッファ２２を接続したり、ＦＦ回路１３の出力側に組合せ論理回路４２を経由して入出力バッファ２３の出力バッファ２３Ａに接続する構成である。
【００２０】
そこで、このような出力バッファ周辺の構成に対して、本実施例１では、図１に示すように、接続手段としてのセレクタ５１〜５３を用いると共に、ＦＦ回路の出力の一部をセレクタの入力とするように一部の配線を追加して、ＦＦ回路１１〜１３によりスキャンチェーン回路としてのシフトレジスタを構成する。なお、ＦＦ回路については、出力バッファに直接／間接に接続されていないＦＦ回路もスキャンチェーン回路に含めるとＤＣテスト用のパターンが長大化し複雑になるので、出力バッファに接続されているＦＦ回路のみをスキャンチェーン回路に含めるようにする。
【００２１】
以上のように構成することにより、出力バッファ３１〜３３のＤＣテスト時には、セレクタ５１〜５３の制御端子Ｓを外部から制御して入力端子Ｓ１が出力側に接続されるようにし、ＦＦ回路１１〜１３によりシフトレジスタを構成してから、テストパターンデータを入力させればよい。このとき、入出力バッファ２３については出力バッファ２３Ａをイネーブルに制御しておく。セレクタ５１の入力端子Ｓ１にテストパターンデータが入力すれば、ＦＦ回路１１〜１３に入力するクロックＣＫの入力タイミングに応じて出力バッファ２１，２２，２３Ａにそのテストパターンデータがシフトして入力するので、パッド３１〜３３のＨレベル、Ｌレベルの電圧（ＶＯＨ／Ｌ）を測定することにより、それら出力バッファ２１，２２，２３ＡのＤＣテストを実行することができる。
【実施例２】
【００２２】
ＦＦ回路と出力バッファが１：１の接続関係にない場合、例えば、図２に示すように、２個のＦＦ回路１４，１５の出力を受ける論理回路４３（ここではアンドゲートの例を示した。）が出力バッファ２４に接続されている場合については、セレクタ５４，５５によりテストパターンデータを両ＦＦ回路１４，１５にシフト入力して、その両ＦＦ回路１４，１５の出力を論理回路４３で処理した論理値を出力バッファ２４に入力させ、パッド３４に現れるＨレベル、Ｌレベルの電圧（ＶＯＨ／Ｌ）を測定する。この場合、論理回路４３の種類に応じたテストパターンデータを入力すれば、パッド３４に確実にＨレベル、Ｌレベルの電圧（ＶＯＨ／Ｌ）を出力させることができる。
【実施例３】
【００２３】
ＦＦ回路と出力バッファとの間に組合せ論理回路が介在していて、その論理回路の制御が困難な場合、例えば、そのＦＦ回路にセットするデータをいろいろ試してみても出力バッファの出力がＨレベルから変化しないような場合には、図３に示すようなスキャンチェーン回路を構成する。すなわち、問題の組合せ論理回路４４の入力側のＦＦ回路１６の他にＦＦ回路１７を新たに追加し、またＦＦ回路１６との関係で設けるセレクタ５６の他にセレクタ５７も追加し、さらに組合せ論理回路４４の出力と追加ＦＦ回路１７の出力を入力する論理回路（この場合はアンドゲート）４５を追加して、その論理回路４５の出力をテスト対象の出力バッファ２５の入力に接続し、その出力をバッド３５に接続する。
【００２４】
このようにすれば、組合せ論理回路４４の出力がＨレベルから変化しない場合に、テストパターンデータをＨレベルとＬレベルで変化させることにより、論理回路４５の出力をＨレベルとＬレベルで変化させて、出力バッファ２５のＤＣテストを実行することができる。
【００２５】
この実施例３では前記実施例１，２の場合よりも、ＦＦ回路１７、セレクタ５７、論理回路４５等が新たに追加されるので、テスト回路に占めるセル面積が増大するが、複雑な組合せ論理回路４４の論理を解析してテストパターンデータを生成する場合と比べれば、その工数は少なくて済む。なお、論理回路４５は組合せ論理回路４４に応じて、オアゲートやその他の適宜の論理ゲートにすればよい。また、追加セレクタ５７に入力するテストパターンデータも組合せ論理回路４４に応じて決めればよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体集積回路の実施例１の出力バッファ近傍の回路図である。
【図２】本発明の半導体集積回路の実施例２の出力バッファ近傍の回路図である。
【図３】本発明の半導体集積回路の実施例３の出力バッファ近傍の回路図である。
【図４】一般的な半導体集積回路の出力バッファ近傍の回路図である
【符号の説明】
【００２７】
１１〜１７：ＦＦ回路
２１、２２，２３Ａ，２４，２５：出力バッファ
３１〜３５：パッド
４１〜４５：論理回路
５１〜５７：セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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