(57)【要約】【課題】    隣接するトランジスタ間のゲート間絶縁膜を介した電荷の移動を防止することが可能な半導体記憶装置を提供する。【解決手段】  p型半導体層20、p型半導体層20上にトンネル絶縁膜12a〜12gを介してマトリックスをなして配置された複数のフローティングゲート電極FG1a〜FG7a、複数のフローティングゲート電極FG1a〜FG7a上にのみ各々配置された複数のゲート間絶縁膜14aa〜14ga、複数のゲート間絶縁膜14aa〜14ga上に各々配置された複数のコントロールゲート電極CG1a〜CG7a、及びマトリックスのカラム方向において複数のゲート間絶縁膜14aa〜14gaを互いに分離するように複数のコントロールゲート電極CG1a〜CG7aの間からp型半導体層20の内部まで埋め込まれた素子分離絶縁層STIを備える。【選択図】    図4
2006351881.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上にトンネル絶縁膜を介してマトリックスをなして配置された複数のフローティングゲート電極と、
前記複数のフローティングゲート電極上にのみ各々配置された複数のゲート間絶縁膜と、
前記複数のゲート間絶縁膜上に各々配置された複数のコントロールゲート電極と、
前記マトリックスのカラム方向において前記複数のゲート間絶縁膜を互いに分離するように前記複数のコントロールゲート電極の間から前記半導体層の内部まで埋め込まれた素子分離絶縁層
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記複数のコントロールゲート電極上に配置され、前記複数のコントロールゲート電極のそれぞれと電気的に接続された配線部を更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記配線部上に配置されたシリサイド膜を更に備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記シリサイド膜上に配置されたバリア絶縁膜を更に備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
半導体層上にトンネル絶縁膜を、前記トンネル絶縁膜上に第１導電層を、前記第１導電層上に中間絶縁層を、前記中間絶縁層上に第２導電層を順に形成するステップと、
前記第２導電層から前記半導体層の内部まで達するカラム方向に延びる複数のカラム分離溝を形成し、該カラム分離溝に素子分離絶縁層を埋め込むステップと、
ロウ方向に複数のロウ分離溝を形成し、前記第2導電層、前記中間絶縁層、前記第1導電層を選択的に除去し、複数のコントロールゲート電極、前記複数のコントロールゲート電極のそれぞれの下のみに形成された複数のゲート間絶縁膜、前記複数のゲート間絶縁膜の下のみに形成された複数のフローティングゲート電極に分離するステップ
とを含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及び半導体記憶装置の製造方法に係り、特に不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、データの書き込み及び消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭに含まれる複数のメモリセルトランジスタのそれぞれは、長期間データを保存するために周囲を絶縁膜で覆われたフローティングゲート電極と、フローティングゲート電極上に配置されフローティングゲート電極に電子を注入するためのコントロールゲート電極とを有している。ここで、フローティングゲート電極とコントロールゲート電極との間にはゲート間絶縁膜が配置される。従来のＥＥＰＲＯＭにおいて、複数のメモリセルトランジスタは、それぞれのフローティングゲート電極を覆う共通のゲート間絶縁膜を有していた（例えば特許文献1参照。）。しかし、ゲート間絶縁膜に電荷のトラップレベルが存在すると、隣接するフローティングゲート電極間で、ゲート間絶縁膜を介した電荷の移動が生じるという問題があった。
【特許文献１】特開2003-60092号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、隣接するメモリセルトランジスタ間のゲート間絶縁膜を介した電荷の移動を防止する半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００４】
上記目的を達成するために本発明の第1の特徴は、（イ）半導体層と、（ロ）半導体層上にトンネル絶縁膜を介してマトリックスをなして配置された複数のフローティングゲート電極と、（ハ）複数のフローティングゲート電極上にのみ各々配置された複数のゲート間絶縁膜と、（ニ）複数のゲート間絶縁膜上に各々配置された複数のコントロールゲート電極と、（ホ）マトリックスのカラム方向において複数のゲート間絶縁膜を互いに分離するように複数のコントロールゲート電極の間から半導体層の内部まで埋め込まれた素子分離絶縁層とを備える半導体記憶装置であることを要旨とする。
【０００５】
本発明の第2の特徴は、（イ）半導体層上にトンネル絶縁膜を、トンネル絶縁膜上に第１導電層を、第１導電層上に中間絶縁層を、中間絶縁層上に第２導電層を順に形成するステップと、（ロ）第２導電層から半導体層の内部まで達するカラム方向に延びる複数のカラム分離溝を形成し、該カラム分離溝に素子分離絶縁層を埋め込むステップと、（ハ）ロウ方向に複数のロウ分離溝を形成し、第2導電層、中間絶縁層、第1導電層を選択的に除去し、複数のコントロールゲート電極、複数のコントロールゲート電極のそれぞれの下のみに形成された複数のゲート間絶縁膜、複数のゲート間絶縁膜の下のみに形成された複数のフローティングゲート電極に分離するステップとを含む半導体記憶装置の製造方法であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、隣接するメモリセルトランジスタ間のゲート間絶縁膜を介した電荷の移動を防止する半導体記憶装置及び半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお以下の示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【０００８】
図1に上面図を示す実施の形態に係る半導体記憶装置は、図2の等価な回路図に示すように、アレイ状に配置された第1カラム101a、第2カラム101b、第3カラム101c、第4カラム101d、第5カラム101e、第6カラム101f、第7カラム101g、及び第nカラム101nを有する。第1カラム101aには、選択ゲート電極SG1aを有する選択ゲートトランジスタST1a、選択ゲートトランジスタST1aに直列的に接続され、それぞれフローティングゲート電極FG1a, FG1b, FG1c, FG1d, …, FG1nを有する複数のメモリセルトランジスタMT1a, MT1b, MT1c, MT1d, …, MT1n、及びメモリセルトランジスタMT1nに直列的に接続され、選択ゲート電極SG1bを有する選択ゲートトランジスタST1bが配置される。第2カラム101bには、選択ゲート電極SG2aを有する選択ゲートトランジスタST2a、選択ゲートトランジスタST2aに直列的に接続され、それぞれフローティングゲート電極FG2a, FG2b, FG2c, FG2d, …, FG2nを有する複数のメモリセルトランジスタMT2a, MT2b, MT2c, MT2d, …, MT2n、及びメモリセルトランジスタMT2nに直列的に接続され、選択ゲート電極SG2bを有する選択ゲートトランジスタST2bが配置される。第3カラム101cには、選択ゲート電極SG3aを有する選択ゲートトランジスタST3a、選択ゲートトランジスタST3aに直列的に接続され、それぞれフローティングゲート電極FG3a, FG3b, FG3c, FG3d, …, FG3nを有する複数のメモリセルトランジスタMT3a, MT3b, MT3c, MT3d, …, MT3n、及びメモリセルトランジスタMT3nに直列的に接続され、選択ゲート電極SG3bを有する選択ゲートトランジスタST3bが配置される。第4カラム101dには、選択ゲート電極SG4aを有する選択ゲートトランジスタST4a、選択ゲートトランジスタST4aに直列的に接続され、それぞれフローティングゲート電極FG4a, FG4b, FG4c, FG4d, …, FG4nを有する複数のメモリセルトランジスタMT4a, MT4b, MT4c, MT4d, …, MT4n、及びメモリセルトランジスタMT4nに直列的に接続され、選択ゲート電極SG4bを有する選択ゲートトランジスタST4bが配置される。第5カラム101eには、選択ゲート電極SG5aを有する選択ゲートトランジスタST5a、選択ゲートトランジスタST5aに直列的に接続され、それぞれフローティングゲート電極FG5a, FG5b, FG5c, FG5d, …, FG5nを有する複数のメモリセルトランジスタMT5a, MT5b, MT5c, MT5d, …, MT5n、及びメモリセルトランジスタMT5nに直列的に接続され、選択ゲート電極SG5bを有する選択ゲートトランジスタST5bが配置される。第6カラム101fには、選択ゲート電極SG6aを有する選択ゲートトランジスタST6a、選択ゲートトランジスタST6aに直列的に接続され、それぞれフローティングゲート電極FG6a, FG6b, FG6c, FG6d, …, FG6nを有する複数のメモリセルトランジスタMT6a, MT6b, MT6c, MT6d, …, MT6n、及びメモリセルトランジスタMT6nに直列的に接続され、選択ゲート電極SG6bを有する選択ゲートトランジスタST6bが配置される。第7カラム101gには、選択ゲート電極SG7aを有する選択ゲートトランジスタST7a、選択ゲートトランジスタST7aに直列的に接続され、それぞれフローティングゲート電極FG7a, FG7b, FG7c, FG7d, …, FG7nを有する複数のメモリセルトランジスタMT7a, MT7b, MT7c, MT7d, …, MT7n、及びメモリセルトランジスタMT7nに直列的に接続され、選択ゲート電極SG7bを有する選択ゲートトランジスタST7bが配置される。第nカラム101nには、選択ゲート電極SGnaを有する選択ゲートトランジスタSTna、選択ゲートトランジスタSTnaに直列的に接続され、それぞれフローティン��ゲート電極FGna, FGnb, FGnc, FGnd, …, FGnnを有する複数のメモリセルトランジスタMTna, MTnb, MTnc, MTnd, …, MTnn、及びメモリセルトランジスタMTnnに直列的に接続され、選択ゲート電極SGnbを有する選択ゲートトランジスタSTnbが配置される。したがって、実施の形態に係る半導体記憶装置は、全体としてマトリックス状に配置された複数のフローティングゲート電極FG1a〜FGnnを有している。
【０００９】
複数の選択ゲートトランジスタST1a, ST2a, ST3a, ST4a, ST5a, ST6a, ST7a, …, STnaのそれぞれには選択ゲート線SSLが接続されている。複数のメモリセルトランジスタMT1a, MT2a, MT3a, MT4a, MT5a, MT6a, MT7a, …, MTnaのそれぞれにはワード線WL1が接続されている。複数のメモリセルトランジスタMT1b, MT2b, MT3b, MT4b, MT5b, MT6b, MT7b, …, MTnbのそれぞれにはワード線WL2が接続されている。複数のメモリセルトランジスタMT1c, MT2c, MT3c, MT4c, MT5c, MT6c, MT7c, …, MTncのそれぞれにはワード線WL3が接続されている。複数のメモリセルトランジスタMT1d, MT2d, MT3d, MT4d, MT5d, MT6d, MT7d, …, MTndのそれぞれにはワード線WL4が接続されている。複数のメモリセルトランジスタMT1n, MT2n, MT3n, MT4n, MT5n, MT6n, MT7n, …, MTnnのそれぞれにはワード線WLnが接続されている。複数の選択ゲートトランジスタST1b, ST2b, ST3b, ST4b, ST5b, ST6b, ST7b, …, STnbのそれぞれには選択ゲート線GSLが接続されている。また図1に示すように、第1カラム101a、第2カラム101b、第3カラム101c、第4カラム101d、第5カラム101e、第6カラム101f、第7カラム101g、及び第nカラム101nのそれぞれの間には、素子分離絶縁層STI（シャロートレンチアイソレーション）がカラム方向に配置される。なお「カラム方向」とは、第1乃至第nカラム101a〜101nのそれぞれが延伸する方向をさす。
【００１０】
図1のA-A方向からみた断面図である図3に示すように、n型半導体層40、n型半導体層40上に配置されたp型半導体層20、p型半導体層20の表面近傍に間隔をおいて設けられたn-型の拡散領域70aa, 35aa、p型半導体層20上に配置されたトンネル絶縁膜12a、トンネル絶縁膜12b上に配置された選択ゲート電極SG1aが選択ゲートトランジスタST1aとして機能する。選択ゲート電極SG1a上には選択ゲート用絶縁層114aaが配置され、選択ゲート用絶縁層114aa上には上部電極30aaが配置される。上部電極30aa上には、上部電極30aa及び選択ゲート用絶縁層114aaの一部を貫通し、選択ゲート電極SG1aと電気的に接続された配線部47aが配置され、配線部47a上にはシリサイド膜41aが配置される。配線部47aとシリサイド膜41aは、図1及び図2に示す選択ゲート線SSLをなす。
【００１１】
図3に示すp型半導体層20、p型半導体層20の表面近傍に間隔をおいて設けられたn-型の拡散領域35aa, 35ab、p型半導体層20上に配置されたトンネル絶縁膜12a、トンネル絶縁膜12a上に配置されたフローティングゲート電極FG1a、フローティングゲート電極FG1a上に配置されたゲート間絶縁膜14aa、及びゲート間絶縁膜14aa上に配置されたコントロールゲート電極CG1aがメモリセルトランジスタMT1aとして機能する。コントロールゲート電極CG1a上にはコントロールゲート電極CG1aと電気的に接触する配線部7aが配置され、配線部7a上にはシリサイド膜11aが配置される。配線部7aとシリサイド膜11aは、図1及び図2に示すワード線WL1をなす。
【００１２】
図3に示すp型半導体層20、p型半導体層20の表面近傍に間隔をおいて設けられたn-型の拡散領域35ab, 35ac、p型半導体層20上に配置されたトンネル絶縁膜12a、トンネル絶縁膜12a上に配置されたフローティングゲート電極FG1b、フローティングゲート電極FG1b上に配置されたゲート間絶縁膜14ab、及びゲート間絶縁膜14ab上に配置されたコントロールゲート電極CG1bがメモリセルトランジスタMT1bとして機能する。コントロールゲート電極CG1b上にはコントロールゲート電極CG1bと電気的に接触する配線部7bが配置され、配線部7b上にはシリサイド膜11bが配置される。配線部7bとシリサイド膜11bは、図1及び図2に示すワード線WL2をなす。
【００１３】
図3に示すp型半導体層20、p型半導体層20の表面近傍に間隔をおいて設けられたn-型の拡散領域35ac, 35ad、p型半導体層20上に配置されたトンネル絶縁膜12a、トンネル絶縁膜12a上に配置されたフローティングゲート電極FG1c、フローティングゲート電極FG1c上に配置されたゲート間絶縁膜14ac、及びゲート間絶縁膜14ac上に配置されたコントロールゲート電極CG1cがメモリセルトランジスタMT1cとして機能する。コントロールゲート電極CG1c上にはコントロールゲート電極CG1cと電気的に接触する配線部7cが配置され、配線部7c上にはシリサイド膜11cが配置される。配線部7cとシリサイド膜11cは、図1及び図2に示すワード線WL3をなす。
【００１４】
図3に示すp型半導体層20、p型半導体層20の表面近傍に間隔をおいて設けられたn-型の拡散領域35ad, 35ae、p型半導体層20上に配置されたトンネル絶縁膜12a、トンネル絶縁膜12a上に配置されたフローティングゲート電極FG1d、フローティングゲート電極FG1d上に配置されたゲート間絶縁膜14ad、及びゲート間絶縁膜14ad上に配置されたコントロールゲート電極CG1dがメモリセルトランジスタMT1dとして機能する。コントロールゲート電極CG1d上にはコントロールゲート電極CG1dと電気的に接触する配線部7dが配置され、配線部7d上にはシリサイド膜11dが配置される。配線部7dとシリサイド膜11dは、図1及び図2に示すワード線WL4をなす。
【００１５】
選択ゲート電極SG1a、上部電極30aa、配線部47a、及びシリサイド膜41aのメモリセルトランジスタMT1aと対向する側の反対側の側壁には側壁絶縁部126aaが配置される。さらに側壁絶縁部126aaに接して絶縁部127aaが配置される。選択ゲート電極SG1a、上部電極30aa、配線部47a、及びシリサイド膜41aと、フローティングゲート電極FG1a、コントロールゲート電極CG1a、配線部7a、及びシリサイド膜11aとは、トンネル絶縁膜12a上に配置された側壁絶縁部26aで電気的に分離されている。フローティングゲート電極FG1a、コントロールゲート電極CG1a、配線部7a、及びシリサイド膜11aと、フローティングゲート電極FG1b、コントロールゲート電極CG1b、配線部7b、及びシリサイド膜11bとは、トンネル絶縁膜12a上に配置された側壁絶縁部26bで電気的に分離されている。フローティングゲート電極FG1b、コントロールゲート電極CG1b、配線部7b、及びシリサイド膜11bと、フローティングゲート電極FG1c、コントロールゲート電極CG1c、配線部7c、及びシリサイド膜11cとは、トンネル絶縁膜12a上に配置された側壁絶縁部26cで電気的に分離されている。フローティングゲート電極FG1c、コントロールゲート電極CG1c、配線部7c、及びシリサイド膜11cと、フローティングゲート電極FG1d、コントロールゲート電極CG1d、配線部7d、及びシリサイド膜11dとは、トンネル絶縁膜12a上に配置された側壁絶縁部26dで電気的に分離されている。さらにフローティングゲート電極FG1d、コントロールゲート電極CG1d、配線部7d、及びシリサイド膜11dのメモリセルトランジスタMT1cと反対側の側壁には、側壁絶縁部26aeが配置される。
【００１６】
n-型の拡散領域70aaに接して、p型半導体層20にはn+半導体領域71aaが設けられている。側壁絶縁部26a, 26b, 26c, 26dのそれぞれの上部窪みには絶縁部36aa, 36ab, 36ac, 36adが埋め込まれている。シリサイド膜41a, 11a, 11b, 11c, 11d上にはバリア絶縁膜22が配置され、バリア絶縁膜22上には層間絶縁膜23が配置される。またシリサイド膜11b上には、バリア絶縁膜22及び層間絶縁膜23を貫通するコンタクト25bが配置され、シリサイド膜11bとコンタクト25bは電気的に導通している。またn+半導体領域71aa上には、絶縁部127aa、バリア絶縁膜22、及び層間絶縁膜23を貫通するコンタクト25aaが配置され、n+半導体領域71aaとコンタクト25aaは電気的に導通している
ここで図1及びB-B方向から見た断面図である図4に示すように、複数のトンネル絶縁膜12a, 12b, 12c, 12e, 12e, 12f, 12gはp型半導体層20表面にストライプ状に配置され、カラム方向に延伸している。さらにメモリセルトランジスタMT1aのトンネル絶縁膜12a、トンネル絶縁膜12a上にアイランド状に配置されたフローティングゲート電極FG1a、フローティングゲート電極FG1a上にのみ配置されたゲート間絶縁膜14aa、及びゲート間絶縁膜14aa上に配置されたコントロールゲート電極CG1aと、メモリセルトランジスタMT2aのトンネル絶縁膜12b、トンネル絶縁膜12b上にアイランド状に配置されたフローティングゲート電極FG2a、フローティングゲート電極FG2a上にのみ配置されたゲート間絶縁膜14ba、及びゲート間絶縁膜14ba上に配置されたコントロールゲート電極CG2aとの間からp型半導体層20の内部まで、素子分離絶縁層STIが埋め込まれている。そのため、素子分離絶縁層STIはカラム方向においてゲート間絶縁膜14aaとゲート間絶縁膜14baとを互いに分離している。
【００１７】
メモリセルトランジスタMT2aのトンネル絶縁膜12b、トンネル絶縁膜12b上にアイランド状に配置されたフローティングゲート電極FG2a、フローティングゲート電極FG2a上にのみ配置されたゲート間絶縁膜14ba、及びゲート間絶縁膜14ba上に配置されたコントロールゲート電極CG2aと、メモリセルトランジスタMT3aのトンネル絶縁膜12c、トンネル絶縁膜12c上にアイランド状に配置されたフローティングゲート電極FG3a、フローティングゲート電極FG3a上にのみ配置されたゲート間絶縁膜14ca、及びゲート間絶縁膜14ca上に配置されたコントロールゲート電極CG3aとの間からp型半導体層20の内部まで、素子分離絶縁層STIが埋め込まれている。したがって、素子分離絶縁層STIはカラム方向においてゲート間絶縁膜14baとゲート間絶縁膜14caとを互いに分離している。
【００１８】
メモリセルトランジスタMT3aのトンネル絶縁膜12c、トンネル絶縁膜12c上にアイランド状に配置されたフローティングゲート電極FG3a、フローティングゲート電極FG3a上にのみ配置されたゲート間絶縁膜14ca、及びゲート間絶縁膜14ca上に配置されたコントロールゲート電極CG3aと、メモリセルトランジスタMT4aのトンネル絶縁膜12d、トンネル絶縁膜12d上にアイランド状に配置されたフローティングゲート電極FG4a、フローティングゲート電極FG4a上にのみ配置されたゲート間絶縁膜14da、及びゲート間絶縁膜14da上に配置されたコントロールゲート電極CG4aとの間からp型半導体層20の内部まで、素子分離絶縁層STIが埋め込まれている。よって、素子分離絶縁層STIはカラム方向においてゲート間絶縁膜14caとゲート間絶縁膜14daとを互いに分離している。
【００１９】
メモリセルトランジスタMT4aのトンネル絶縁膜12d、トンネル絶縁膜12d上にアイランド状に配置されたフローティングゲート電極FG4a、フローティングゲート電極FG4a上にのみ配置されたゲート間絶縁膜14da、及びゲート間絶縁膜14da上に配置されたコントロールゲート電極CG4aと、メモリセルトランジスタMT5aのトンネル絶縁膜12e、トンネル絶縁膜12e上にアイランド状に配置されたフローティングゲート電極FG5a、フローティングゲート電極FG5a上にのみ配置されたゲート間絶縁膜14ea、及びゲート間絶縁膜14ea上に配置されたコントロールゲート電極CG5aとの間からp型半導体層20の内部まで、素子分離絶縁層STIが埋め込まれている。よって、素子分離絶縁層STIはカラム方向においてゲート間絶縁膜14daとゲート間絶縁膜14eaとを互いに分離している。
【００２０】
メモリセルトランジスタMT5aのトンネル絶縁膜12e、トンネル絶縁膜12e上にアイランド状に配置されたフローティングゲート電極FG5a、フローティングゲート電極FG5a上にのみ配置されたゲート間絶縁膜14ea、及びゲート間絶縁膜14ea上に配置されたコントロールゲート電極CG5aと、メモリセルトランジスタMT6aのトンネル絶縁膜12f、トンネル絶縁膜12f上にアイランド状に配置されたフローティングゲート電極FG6a、フローティングゲート電極FG6a上にのみ配置されたゲート間絶縁膜14fa、及びゲート間絶縁膜14fa上に配置されたコントロールゲート電極CG6aとの間からp型半導体層20の内部まで、素子分離絶縁層STIが埋め込まれている。よって、素子分離絶縁層STIはカラム方向においてゲート間絶縁膜14eaとゲート間絶縁膜14faとを互いに分離している。
【００２１】
メモリセルトランジスタMT6aのトンネル絶縁膜12f、トンネル絶縁膜12f上にアイランド状に配置されたフローティングゲート電極FG6a、フローティングゲート電極FG6a上にのみ配置されたゲート間絶縁膜14fa、及びゲート間絶縁膜14fa上に配置されたコントロールゲート電極CG6aと、メモリセルトランジスタMT7aのトンネル絶縁膜12g、トンネル絶縁膜12g上にアイランド状に配置されたフローティングゲート電極FG7a、フローティングゲート電極FG7a上にのみ配置されたゲート間絶縁膜14ga、及びゲート間絶縁膜14ga上に配置されたコントロールゲート電極CG7aとの間からp型半導体層20の内部まで、素子分離絶縁層STIが埋め込まれている。よって、素子分離絶縁層STIはカラム方向においてゲート間絶縁膜14faとゲート間絶縁膜14gaとを互いに分離している。
【００２２】
コントロールゲート電極CG1a, CG2a, CG3a, CG4a, CG5a, CG6a, CG7a上には配線部7aが配置され、互いに電気的に接続している。配線部7a上には、シリサイド膜11aが配置される。配線部7aとシリサイド膜11aとは、図1及び図2に示すワード線WL1をなす。図4に示すシリサイド膜11a上にはバリア絶縁膜22が配置され、バリア絶縁膜22上には層間絶縁膜23が配置される。またシリサイド膜11a上には、バリア絶縁膜22及び層間絶縁膜23を貫通するコンタクト25cが配置され、シリサイド膜11aとコンタクト25cは電気的に導通している。
【００２３】
図1、図3、及び図4において、フローティングゲート電極FG1a〜FGnn、選択ゲート電極SG1a〜SGnb、コントロールゲート電極CG1a〜CG7a、上部電極30aa、及び配線部7a〜7d, 47aのそれぞれの材料には多結晶シリコン等が使用可能である。シリサイド膜11a〜11d, 41aのそれぞれの材料には、チタン(Ti)、コバルト(Co)、ニッケル(Ni)、白金(Pt)、モリブデン(Mo)、及びエルビウム(Er)等の高融点金属のシリサイド（TiSi2, COSi2, NiSi2, PtSi, MoSi2, ErSi2）等が使用できる。またトンネル絶縁膜12a〜12g、ゲート間絶縁膜14aa〜14ga、選択ゲート用絶縁層114aa、素子分離絶縁層STI、側壁絶縁部26a〜26e, 62a, 126aa〜126ga、絶縁部36aa〜36ad, 127aa、バリア絶縁膜22、層間絶縁膜23のそれぞれの材料には二酸化ケイ素(SiO2)、窒化シリコン(Si3N4)、ハフニウム酸化物(HfO2)、酸化タンタル(Ta2O5)、酸化タンタル(TiO2)、アルミナ(Al2O3)、酸化ジルコニウム(ZrO2)、オキサイド／ナイトライド／オキサイド（ONO）、リンガラス（PSG）、ボロンリンガラス（BPSG）、窒化酸化シリコン（SiON）、チタン酸バリウム（BaTiO3）、酸フッ化シリコン（SiOxFy）、及びポリイミド等の有機樹脂等が使用可能である。コンタクト25aa〜25cのそれぞれには、アルミニウム(Al)、銅(Cu)等の導電体材料が使用できる。
【００２４】
以上、図1乃至図4に示す半導体記憶装置において、複数のフローティングゲート電極FG1a〜FGnnの上に各々配置された複数のゲート間絶縁膜14aa〜14gaが、図4に示す素子分離絶縁層STIによって互いに分離されている。これに対し、図5に示す半導体記憶装置の比較例においては、複数のフローティングゲート電極FG1a〜FG7n上に複数のフローティングゲート電極FG1a〜FG7nの総てと接触する共通ゲート間絶縁膜214が配置され、共通ゲート間絶縁膜214上にコントロールゲート電極配線211が配置されている。不揮発性半導体記憶装置においては、長期間データを保持するために、隣接するメモリセルトランジスタ間でフローティングゲート電極FG1a〜FG7nが電気的に分離されている必要がある。しかし、共通ゲート間絶縁膜214に電荷のトラップレベルが存在すると、共通ゲート間絶縁膜214を介して複数のフローティングゲート電極FG1a〜FG7n間で電荷が移動し、メモリセルトランジスタのデータ保持信頼性を損なうという問題がある。これに対し図4に示す半導体記憶装置においては、複数のゲート間絶縁膜14aa〜14gaのそれぞれと比較して大きな体積を有する素子分離絶縁層STIが複数のゲート間絶縁膜14aa〜14gaを互いに分離している。そのため、ゲート間絶縁膜14aa〜14gaを介してフローティングゲート電極FG1a〜FG7n間で電荷が移動する現象を防止することが可能となり、半導体記憶装置のデータ保持信頼性の向上をもたらすことが可能となる。
【００２５】
次に図6乃至図40を参照して、実施の形態にかかる半導体記憶装置の製造方法を説明する。
【００２６】
(a) 図6及びA-A方向から見た断面図である図7に示すように、n型半導体層40上に配置されたp型半導体層20表面にSiO2等からなるトンネル絶縁膜42を形成する。次に化学的気相堆積法（CVD法）により多結晶シリコン膜をトンネル絶縁膜42の表面に堆積させ、図8に示すように、第1導電層3をトンネル絶縁膜42上に形成する。さらにCVD法により第1導電層3上にSiO2等からなる中間絶縁層4を堆積し、中間絶縁層4上に多結晶シリコンからなる第2導電層5を堆積する。さらに第2導電層5上にフォトレジスト等からなるエッチマスク60を堆積させる。
【００２７】
(b) リソグラフィ技術及びエッチング技術を用いてエッチマスク60に開口を設ける。さらにエッチマスク60を用いて第2導電層5、中間絶縁層4、第1導電層3、トンネル絶縁膜42、及びp型半導体層20のそれぞれを選択的に除去し、図9及びB-B方向から断面図である図10に示すように、p型半導体層20の内部まで達するカラム方向に延びる複数のカラム分離溝51で分離された複数のトンネル絶縁膜12a, 12b, 12c, 12d, 12e, 12f, 12g、複数のトンネル絶縁膜12a〜12g上に各々配置された複数の第1導電層43a, 43b, 43c, 43d, 43e, 43f, 43g、複数の第1導電層43a〜43g上に各々配置された複数の中間絶縁層44a, 44b, 44c, 44d, 44e, 44f, 44g、複数の中間絶縁層44a〜44g上に各々配置された複数の第2導電層45a, 45b, 45c, 45d, 45e, 45f, 45gを形成する。
【００２８】
(c) 複数の第2導電層45a〜45g上部からポリシラザンをスピン塗布した後、表面を化学機械研磨法（CMP法）で平坦化処理することによりカラム分離溝51をSiO2からなる絶縁体で充填し、図11及びB-B方向から断面図である図12に示すように、ストライプ状の素子分離絶縁層STIを形成させる。なお図13に示すように、CMP後に素子分離絶縁層STIをエッチバックしてもよい。次に図14及びA-A方向から断面図である図15に示すように、リソグラフィ技術及びエッチング技術を用いて、複数の第2導電層45a〜45g及び複数の中間絶縁層44a〜44gのそれぞれの一部を、第1導電層43a, 43b, 43c, 43d, 43e, 43f, 43gが表出するまで選択的に除去する。
【００２９】
(d) 図16、図16のA-A方向から断面図である図17、及び図16のB-B方向から断面図である図18に示すように、複数の第2導電層45a〜45g上にCVD法により多結晶シリコン等からなる第3電極膜17を堆積させる。なお、図13に示したように素子分離絶縁層STIをエッチバックした場合、図16のB-B方向から断面図は図19のようになる。次に第3電極膜17上にエッチマスク160を堆積させる。その後、リソグラフィ技術及びエッチング技術を用いてエッチマスク160に開口を設ける。次にエッチマスク160を用いて第3電極膜17を選択的に除去し、図20及びA-A方向から断面図である図21に示すように、素子分離絶縁層STIのそれぞれに対して垂直方向に延伸する複数の配線部7a, 7b, 7c, 7d, 47aを形成する。
【００３０】
(e) 複数の第2導電層45a,〜45g、複数の中間絶縁層44a〜44g、及び複数の第1導電層43a〜43gのそれぞれの一部を、トンネル絶縁膜12a〜12gが表出するまで選択的に除去する。選択的除去により、図22及びA-A方向から断面図である図23に示すように、ロウ方向に複数のロウ分離溝61a, 61b, 61c, 61d, 61eを形成し、選択ゲート電極SG1a、選択ゲート用絶縁層114aa、上部電極30aa、複数のフローティングゲート電極FG1a, FG1b, FG1c, FG1d、複数のフローティングゲート電極FG1a〜FG1dの下のみに配置された複数のゲート間絶縁膜14aa, 14ab, 14ac, 14ad、及び複数のゲート間絶縁膜14aa〜14adの下のみに配置された複数のコントロールゲート電極CG1a, CG1b, CG1c, CG1dのそれぞれが分離形成される。なお「ロウ方向」とは、カラム方向に対して垂直な方向をさす。図18及び図19に示したように、既に素子分離絶縁層STIがカラム方向に埋め込まれているため、図23に示す複数のゲート間絶縁膜14aa〜14adのそれぞれは、平行するカラムに形成される他のゲート間絶縁膜とは素子分離絶縁層STIで分離される。
【００３１】
(f) 図22で表出する複数のトンネル絶縁膜12a, 12b, 12c, 12d, 12e, 12f, 12gから図23に示すp型半導体層20に燐(P+)等のn型不純物を注入し、図24及びA-A方向から断面図である図25に示すように複数のn-型の拡散領域70aa, 35aa, 35ab, 35ac, 35ad, 35aeのそれぞれをp型半導体層20に形成させる。この際、図24に示すように複数のn-型の拡散領域70ba, 70ca, 70da, 70ea, 70fa, 70ga, 35ba, 35bb, 35bc, 35bd, 35be, 35ca, 35cb, 35cc, 35cd, 35ce, 35da, 35db, 35dc, 35dd, 35de, 35ea, 35eb, 35ec, 35ed, 35ee, 35fa, 35fb, 35fc, 35fd, 35fe, 35ga, 35gb, 35gc, 35gd, 35geのそれぞれも同時に形成される。なお図24においては、トンネル絶縁膜12a, 12b, 12c, 12d, 12e, 12f, 12gを透視して示している。
【００３２】
(g) テトラエトキシシラン(TEOS)を用いたCVD法によりSiO2等からなる絶縁膜をp型半導体層20上部から堆積し、複数のロウ分離溝61a〜61e内部を絶縁膜で充填する。その後、選択エッチング技術を用いて、図26及びA-A方向から断面図である図27に示すように、複数のn-型の拡散領域70aa, 35aa, 35ab, 35ac, 35ad, 35aeのそれぞれの上部に複数の側壁絶縁部26a, 26b, 26c, 26d, 26e, 62aを形成する。なお、複数の側壁絶縁部26a〜26e, 62aのそれぞれの材料は、複数のフローティングゲート電極FG1a〜FG1d、複数のコントロールゲート電極CG1a〜CG1d、及び複数の配線部7a〜7d, 47aのそれぞれの材料に対し、エッチング選択比が大きいものを使用する。次にヒ素(As+)等のn型不純物イオンを選択的にp型半導体層20に注入し、n-型の拡散領域70aaに接するn+半導体領域71aaを形成する。さらに選択エッチング技術を用いて、図28及びA-A方向から断面図である図29に示すように、側壁絶縁部62aの一部を選択的に除去する。
【００３３】
(h) 図30及び図31に示すように、CVD法によりp型半導体層20上部からSiONあるいはSiNからなる絶縁膜19、及びSiO2からなる絶縁膜128を堆積する。なお、図13に示したように素子分離絶縁層STIをエッチバックした場合、断面図は図32のようになる。その後、エッチング技術を用いて絶縁膜19、絶縁膜128、及び配線部7a〜7d、47aの上部に形成されているエッチマスク160を剥離除去し、図36、図36のA-A方向から断面図である図37、及び図36のB-B方向から断面図である図38に示すように、複数の側壁絶縁部26a, 26b, 26c, 26dのそれぞれの上部窪みに埋め込まれた複数の絶縁部36aa, 36ab, 36ac, 36adを形成する。同時に配線部47aの側壁に接する複数の側壁絶縁部126aa, 126ba, 126ca, 126da, 126ea, 126fa, 126ga、及び複数の側壁絶縁部126aa〜126gaのそれぞれに接する複数の絶縁部127aa, 127ba, 127ca, 127da, 127ea, 127fa, 127gaを形成する。
【００３４】
(i) 複数の配線部7a, 7b, 7c, 7d, 47aのそれぞれの上部にTiあるいはCo等の高融点金属を蒸着し、熱処理することにより、図36、図36のA-A方向から断面図である図37、及び図36のB-B方向から断面図である図38に示すように、複数のシリサイド膜11a, 11b, 11c, 11d, 41aを各々形成する。高融点金属を化学エッチングにより除去した後、図39及び図40に示すように、CVD法によりp型半導体層20上部からSiONからなるバリア絶縁膜22及びSiO2からなる層間絶縁膜23を堆積する。その後、コンタクトホールの形成、Cuの堆積、CuのCMP処理等を経て図3及び図4に示した半導体記憶装置が完成する。
【００３５】
以上示した実施の形態に係る半導体記憶装置の製造方法によれば、図8に示すように、第1導電層3、中間絶縁層4、及び第2導電層5を形成した後に図10に示すようにカラム分離溝51を形成する。そのため、カラム分離溝51に埋め込まれた素子分離絶縁層STIは、図40に示すように、形成される複数のメモリセルトランジスタMT1a〜MT7aのそれぞれのゲート間絶縁膜14aa〜14gaを分離することが可能となる。
【００３６】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図4に単層構造で示したゲート間絶縁膜14aa〜14gaのそれぞれは、積層構造であってもよい。また、素子分離絶縁層STIとコントロールゲート電極CG1a〜CG7aのそれぞれの上部の面がそろった例を図示したが、素子分離絶縁層STIがゲート間絶縁膜14aa〜14gaのそれぞれを分離している限りにおいて、素子分離絶縁層STIとコントロールゲート電極CG1a〜CG7aのそれぞれの上部の面は揃っていなくともよい。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に係る半導体記憶装置の平面図である。
【図２】本発明の実施の形態に係る半導体記憶装置の回路図である。
【図３】本発明の実施の形態に係る半導体記憶装置の断面図（その１）である。
【図４】本発明の実施の形態に係る半導体記憶装置の断面図（その２）である。
【図５】本発明の実施の形態に係る半導体記憶装置の比較例の断面図である。
【図６】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その１）である。
【図７】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１）である。
【図８】本発明の実施の形態に係る半導体記憶装置の工程断面図（その２）である。
【図９】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その２）である。
【図１０】本発明の実施の形態に係る半導体記憶装置の工程断面図（その３）である。
【図１１】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その３）である。
【図１２】本発明の実施の形態に係る半導体記憶装置の工程断面図（その４）である。
【図１３】本発明の実施の形態に係る半導体記憶装置の工程断面図（その４）の変形例である。
【図１４】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その４）である。
【図１５】本発明の実施の形態に係る半導体記憶装置の工程断面図（その５）である。
【図１６】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その５）である。
【図１７】本発明の実施の形態に係る半導体記憶装置の工程断面図（その６）である。
【図１８】本発明の実施の形態に係る半導体記憶装置の工程断面図（その７）である。
【図１９】本発明の実施の形態に係る半導体記憶装置の工程断面図（その７）の変形例である。
【００３８】
【図２０】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その６）である。
【図２１】本発明の実施の形態に係る半導体記憶装置の工程断面図（その８）である。
【図２２】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その７）である。
【図２３】本発明の実施の形態に係る半導体記憶装置の工程断面図（その９）である。
【図２４】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その８）である。
【図２５】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１０）である。
【図２６】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その９）である。
【図２７】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１１）である。
【図２８】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その１０）である。
【図２９】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１２）である。
【図３０】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１３）である。
【図３１】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１４）である。
【図３２】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１４）の変形例である。
【図３３】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その１１）である。
【図３４】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１５）である。
【図３５】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１６）である。
【図３６】本発明の実施の形態に係る半導体記憶装置の工程を示す平面図（その１２）である。
【図３７】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１７）である。
【図３８】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１８）である。
【図３９】本発明の実施の形態に係る半導体記憶装置の工程断面図（その１９）である。
【図４０】本発明の実施の形態に係る半導体記憶装置の工程断面図（その２０）である。
【符号の説明】
【００３９】
20…p型半導体層
12a, 12b, 12c, 12d, 12e, 12f, 12g…トンネル絶縁膜
FG1a, FG1a, FG3a, FG4a, FG5a, FG6a, FG7a…フローティングゲート電極
14aa, 14ba, 14ca, 14da, 14ea, 14fa, 14ga…ゲート間絶縁膜
CG1a, CG2a, CG3a, CG4a, CG5a, CG6a, CG7a…コントロールゲート電極
STI…素子分離絶縁層
51…カラム分離溝
【図１】
2006351881.tif 000003
【図２】
2006351881.tif 000004
【図３】
2006351881.tif 000005
【図４】
2006351881.tif 000006
【図５】
2006351881.tif 000007
【図６】
2006351881.tif 000008
【図７】
2006351881.tif 000009
【図８】
2006351881.tif 000010
【図９】
2006351881.tif 000011
【図１０】
2006351881.tif 000012
【図１１】
2006351881.tif 000013
【図１２】
2006351881.tif 000014
【図１３】
2006351881.tif 000015
【図１４】
2006351881.tif 000016
【図１５】
2006351881.tif 000017
【図１６】
2006351881.tif 000018
【図１７】
2006351881.tif 000019
【図１８】
2006351881.tif 000020
【図１９】
2006351881.tif 000021
【図２０】
2006351881.tif 000022
【図２１】
2006351881.tif 000023
【図２２】
2006351881.tif 000024
【図２３】
2006351881.tif 000025
【図２４】
2006351881.tif 000026
【図２５】
2006351881.tif 000027
【図２６】
2006351881.tif 000028
【図２７】
2006351881.tif 000029
【図２８】
2006351881.tif 000030
【図２９】
2006351881.tif 000031
【図３０】
2006351881.tif 000032
【図３１】
2006351881.tif 000033
【図３２】
2006351881.tif 000034
【図３３】
2006351881.tif 000035
【図３４】
2006351881.tif 000036
【図３５】
2006351881.tif 000037
【図３６】
2006351881.tif 000038
【図３７】
2006351881.tif 000039
【図３８】
2006351881.tif 000040
【図３９】
2006351881.tif 000041
【図４０】
2006351881.tif 000042
【手続補正書】
【提出日】平成18年2月24日(2006.2.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
(h) 図30及び図31に示すように、CVD法によりp型半導体層20上部からSiONあるいはSiNからなる絶縁膜19、及びSiO2からなる絶縁膜128を堆積する。なお、図13に示したように素子分離絶縁層STIをエッチバックした場合、断面図は図32のようになる。その後、エッチング技術を用いて絶縁膜19、絶縁膜128、及び配線部7a〜7d、47aの上部に形成されているエッチマスク160を剥離除去し、図33、図33のA-A方向から断面図である図34、及び図33のB-B方向から断面図である図35に示すように、複数の側壁絶縁部26a, 26b, 26c, 26dのそれぞれの上部窪みに埋め込まれた複数の絶縁部36aa, 36ab, 36ac, 36adを形成する。同時に配線部47aの側壁に接する複数の側壁絶縁部126aa, 126ba, 126ca, 126da, 126ea, 126fa, 126ga、及び複数の側壁絶縁部126aa〜126gaのそれぞれに接する複数の絶縁部127aa, 127ba, 127ca, 127da, 127ea, 127fa, 127gaを形成する。