(57)【要約】【課題】本発明は、能動回路の線形性向上に関し、詳細には主回路部と補助回路部を構成して線形性を改善した能動回路を提供する。【解決手段】本発明による能動回路は、入力信号に対して出力信号がドレーン端子に出力される共通ゲート回路から構成される主回路部と、前記主回路部の線形性を補助するために共通ゲート回路から構成される補助回路部と、前記主回路部及び補助回路部のそれぞれをバイアシングするためのバイアシング部と、前記主回路部及び補助回路部の出力端に連結される負荷端とを含み、前記主回路部及び補助回路部の出力端は並列に連結されることを特徴として構成される。【選択図】図１Ａ
2006081182.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に対して出力信号がドレーン端子に出力される共通ゲート回路から構成される主回路部と、
前記主回路部の線形性を補助するために共通ゲート回路から構成される補助回路部と、
前記主回路部及び補助回路部のそれぞれをバイアシングするためのバイアシング部と、
前記主回路部及び補助回路部の出力端に連結される負荷端とを含み、
前記主回路部及び補助回路部の出力端は並列に連結される
ことを特徴とする線形性を改善した共通ゲート回路。
【請求項２】
前記請求項１に記載の線形性を改善した共通ゲート回路において、
前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、
前記第１トランジスターのソース端子に第１電流源と入力信号が印加され、ゲート端子にバイアスが印加され、ドレーン端子は出力端を構成しており、
前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、
前記第２トランジスターのソース端子に第２電流源と入力信号が印加され、ゲート端子にバイアスが印加され、ドレーン端子は出力端を構成しており、
前記第１及び第２トランジスターのそれぞれのゲート端子は並列に連結され、第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結される
ことを特徴とする線形性を改善した共通ゲート回路。
【請求項３】
前記請求項１に記載の線形性を改善した共通ゲート回路において、
前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、
前記第１トランジスターのソース端子に入力信号が印加され、ゲート端子に第１バイアスが印加され、ドレーン端子は出力端を構成しており、
前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、
前記第２トランジスターのソース端子に入力信号が印加され、ゲート端子に第２バイアスが印加され、ドレーン端子は出力端を構成しており、
前記第１及び第２トランジスターのそれぞれのソース端子は並列に連結され、第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結される
ことを特徴とする線形性を改善した共通ゲート回路。
【請求項４】
前記請求項１に記載の線形性を改善した共通ゲート回路において、
前記補助回路部は、補助回路部と同一の構成を有する一つ以上のサーブ補助回路部が並列的に構成される
ことを特徴とする線形性を改善した共通ゲート回路。
【請求項５】
入力信号に対してバッファーとして用いられる共通ドレーン回路から構成された主回路部と、
前記主回路部の線形性を補助するための共通ドレーン回路から構成された補助回路部と、
前記主回路部及び補助回路部のそれぞれをバイアシングするためのバイアシング部と、
前記主回路部及び補助回路部のそれぞれに電源電圧が印加される電源端と、
前記主回路部及び補助回路部の出力端が互いに並列に連結される
ことを特徴とする線形性を改善した共通ドレーン回路。
【請求項６】
前記請求項５記載の線形性を改善した共通ドレーン回路において、
前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、
前記第１トランジスターのソース端子には第１電流源が印加され出力端が形成され、ゲート端子には入力信号が入力され、ドレーン端子には電源電圧が印加され、
前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、
前記第２トランジスターのソース端子には第２電流源が印加され出力端が形成され、ゲート端子には入力信号が入力され、ドレーン端子には電源電圧が印加され、
前記第１及び第２トランジスターのそれぞれのソース端子は並列に連結され、第１及び第２トランジスターのそれぞれのゲート端子は並列に連結される
ことを特徴とする線形性を改善した共通ドレーン回路。
【請求項７】
前記請求項５記載の線形性を改善した共通ドレーン回路において、
前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、
前記第１トランジスターのドレーン端子には電源電圧が印加され、ソース端子には出力端が形成され、ゲート端子には入力信号と第１バイアスが入力され、
前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、
前記第２トランジスターのドレーン端子には電源電圧が印加され、ソース端子は出力端が形成され、ゲート端子には入力信号と第２バイアスが入力され、
前記第１及び第２トランジスターのそれぞれのソース端子は並列に連結され、第１及び第２トランジスターのそれぞれのゲート端子には同一入力信号が入力される
ことを特徴とする線形性を改善した共通ドレーン回路。
【請求項８】
前記請求項５記載の線形性を改善した共通ドレーン回路において、
前記補助回路部は、補助回路部と同一の構成を有する一つ以上のサーブ補助回路部が並列的に構成される
ことを特徴とする線形性を改善した共通ドレーン回路。
【請求項９】
入力信号に対して同位相の出力信号が出力される共通ゲート回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ゲート回路から構成される補助回路部とを含む第１回路部と、
前記第１回路部と１８０度位相差で出力信号が出力される共通ソース回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ソース回路から構成される補助回路部とを含む第２回路部と、
前記第１及び第２回路部の主回路部と補助回路部とのそれぞれをバイアシングするためのバイアシング部と、
前記第１回路部及び第２回路部のそれぞれに連結される負荷端を含み、
前記第１及び第２回路部の主回路部と補助回路部とのそれぞれには同一入力信号が印加され、第１回路部と第２回路部とが差動対を成す
ことを特徴とする線形性を改善した単一入力差動出力回路。
【請求項１０】
前記請求項９記載の線形性を改善した単一入力差動出力回路において、
前記第１回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを含み、前記第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのソース端子にはそれぞれ第１定電流源と第２定電流源が印加され同一入力信号が印加され、それぞれのゲート端子には共通定電圧源が印加され、
前記第２回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第３トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第４トランジスターを含み、前記第３及び第４トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのゲート端子には同一入力信号が印加され第１バイアスと第２バイアスがそれぞれ印加され、それぞれのソース端子には減衰インピーダンスが連結される
ことを特徴とする線形性を改善した単一入力差動出力回路。
【請求項１１】
前記請求項９記載の線形性を改善した単一入力差動出力回路において、
前記第１回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを含み、前記第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのソース端子には同一入力信号が印加され、それぞれのゲート端子には第１バイアス及び第２バイアスが印加され、
前記第２回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第３トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第４トランジスターを含み、前記第３及び第４トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのゲート端子には同一入力信号が印加され第１バイアスと第２バイアスがそれぞれ印加され、それぞれのソース端子には減衰インピーダンスが連結される
ことを特徴とする線形性を改善した単一入力差動出力回路。
【請求項１２】
共通ゲート回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ゲート回路から構成される補助回路部とを含む第１回路部と、
差動動作のための共通ゲート回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ゲート回路から構成される補助回路部とを含む第２回路部と、
前記第１及び第２回路部の主回路部と補助回路部とのそれぞれをバイアシングするためのバイアシング部と、
前記第１回路部及び第２回路部のそれぞれに連結される負荷端を含み、
前記第１及び第２回路部の主回路部と補助回路部とのそれぞれには入力信号がそれぞれ印加され、第１回路部と第２回路部とが差動対を成す
ことを特徴とする線形性を改善した差動回路。
【請求項１３】
前記請求項１２記載の線形性を改善した差動回路において、
前記バイアシング部は、前記第１回路部のそれぞれの主回路部と補助回路部とをバイアシングする第１及び第２定電流源と、前記第２回路部のそれぞれの主回路部と補助回路部とをバイアシングする第３及び第４定電流源とから構成される
ことを特徴とする線形性を改善した差動回路。
【請求項１４】
共通ドレーン回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ドレーン回路から構成される補助回路部とを含む第１回路部と、
前記第１回路部と差動動作するための共通ドレーン回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ドレーン回路から構成される補助回路部とを含む第２回路部と、
前記第１及び第２回路部の主回路部と補助回路部とのそれぞれをバイアシングするためのバイアシング部と、
前記第１回路部及び第２回路部のそれぞれに連結される電源電圧を含み、
前記第１及び第２回路部の主回路部と補助回路部とのそれぞれには入力信号がそれぞれ印加され、第１回路部と第２回路部が差動対を成す
ことを特徴とする線形性を改善した差動回路。
【請求項１５】
前記請求項１４記載の線形性を改善した差動回路において、
前記バイアシング部は、前記第１回路部のそれぞれの主回路部と補助回路部とをバイアシングする第１及び第２定電流源と、前記第２回路部のそれぞれの主回路部と補助回路部とをバイアシングする第３及び第４定電流源とから構成される
ことを特徴とする線形性を改善した差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動回路の線形性向上に関し、詳細には主回路部と補助回路部を構成して線形性を改善した能動回路に関する。
【背景技術】
【０００２】
現在、半導体素子の線形性を示す指標は、ＩＰ３（３ｒｄ  Ｉｎｔｅｒｃｅｐｔ  Ｐｏｉｎｔ）であって、基本（ｆｕｎｄａｍｅｎｔａｌ）出力とＩＭ３（３ｒｄ  Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ）の成分が飽和せず引き続き増加するという仮定下に二つの点が同じくなる地点を意味する。
【０００３】
ここで、ＩＰ３はＩＩＰ３（Ｉｎｐｕｔ  ＩＰ３）とＯＩＰ３（Ｏｕｔｐｕｔ  ＩＰ３）とに分けられ、ＩＩＰ３はＩＰ３を入力側の観点から読むとき、ＯＩＰ３はＩＰ３を出力側の観点から読むとき使用する。
【０００４】
以下、従来の技術による能動素子に関する特性を図面を参照して概略的に説明し、その問題点を説明する。
【０００５】
図７は、既存の共通ゲート回路のトランスコンダクタンスの二次微分係数を示した図である。
【０００６】
既存の共通ゲート回路は、入力抵抗を１／ｇｍで設計することができるため、入力インピーダンスを通常のＲＦ入力インピーダンスである５０（ｏｈｍ）に変換する回路としてよく使われる。
【０００７】
図７は、既存の共通ゲート回路のトランスコンダクタンスの二次微分係数をＡ領域とＢ領域とに分けて示したものである。
【０００８】
ここで、トランジスターの線形性に関連する係数は、トランスコンダクタンスの二次微分係数であるｇｍ´´であり、主使用領域であるＡ領域においてｇｍ´´値が陽の値になり、このような陽の値によって回路の線形性が低くなる。
【０００９】
図８は、既存の共通ドレーン回路のトランスコンダクタンスの二次微分係数を示した図である。
【００１０】
既存の共通ドレーン回路は、入力インピーダンスが大きくて出力抵抗が小さいため一般的にバッファー回路によく使われる。
【００１１】
図８は、 既存の共通ドレーン回路のトランスコンダクタンスの二次微分係数をＡ領域とＢ領域とに分けて示したものである。
【００１２】
ここで、トランジスターの線形性に関連する係数は、トランスコンダクタンスの二次微分係数であるｇｍ´´であり、主使用領域であるＡ領域においてｇｍ´´値が陰の値になり、このような陰の値によって回路の線形性が低くなる。
【００１３】
また、既存の共通ドレーン回路の線形性は下記の数式１に表現される。
【００１４】
【数１】
2006081182.tif 000003
2006081182.tif 000004
【００１５】
ここで、前記数式１からわかるように負荷インピーダンス値が大きいほどよくフィードバックされ線形性が増加されるが、高周波回路等の場合、負荷インピーダンスを大きくすることが困難であるため線形性を確保し難い。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、前記の課題に着目してなされたものであり、その目的は、トランスコンダクタンスの二次微分係数であるｇｍ´´を最小化する能動回路を提供することにある。
【００１７】
また、本発明の第２の目的は、ｇｍ´´を最小化して増幅回路の線形性を高めることができる能動回路を提供することにある。
【課題を解決するための手段】
【００１８】
請求項１記載の発明の線形性を改善した共通ゲート回路は、入力信号に対して出力信号がドレーン端子に出力される共通ゲート回路から構成される主回路部と、前記主回路部の線形性を補助するために共通ゲート回路から構成される補助回路部と、前記主回路部及び補助回路部のそれぞれをバイアシングするためのバイアシング部と、前記主回路部及び補助回路部の出力端に連結される負荷端とを含み、前記主回路部及び補助回路部の出力端は並列に連結されることを特徴とする。
【００１９】
請求項２の発明は、前記請求項１に記載の線形性を改善した共通ゲート回路において、
前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、前記第１トランジスターのソース端子に第１電流源と入力信号が印加され、ゲート端子にバイアスが印加され、ドレーン端子は出力端を構成しており、前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、前記第２トランジスターのソース端子に第２電流源と入力信号が印加され、ゲート端子にバイアスが印加され、ドレーン端子は出力端を構成しており、前記第１及び第２トランジスターのそれぞれのゲート端子は並列に連結され、第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結されることを特徴とする。
【００２０】
請求項３記載の発明は、前記請求項１に記載の線形性を改善した共通ゲート回路において、前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、前記第１トランジスターのソース端子に入力信号が印加され、ゲート端子に第１バイアスが印加され、ドレーン端子は出力端を構成しており、前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、前記第２トランジスターのソース端子に入力信号が印加され、ゲート端子に第２バイアスが印加され、ドレーン端子は出力端を構成しており、前記第１及び第２トランジスターのそれぞれのソース端子は並列に連結され、第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結される
ことを特徴とする。
【００２１】
請求項４記載の発明は、前記請求項１に記載の線形性を改善した共通ゲート回路において、前記補助回路部は、補助回路部と同一の構成を有する一つ以上のサーブ補助回路部が並列的に構成されることを特徴とする。
【００２２】
請求項５記載の発明の線形性を改善した共通ドレーン回路は、入力信号に対してバッファーとして用いられる共通ドレーン回路から構成された主回路部と、前記主回路部の線形性を補助するための共通ドレーン回路から構成された補助回路部と、前記主回路部及び補助回路部のそれぞれをバイアシングするためのバイアシング部と、前記主回路部及び補助回路部のそれぞれに電源電圧が印加される電源端と、前記主回路部及び補助回路部の出力端が互いに並列に連結されることを特徴とする。
【００２３】
請求項６記載の発明は、前記請求項５記載の線形性を改善した共通ドレーン回路において、前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、前記第１トランジスターのソース端子には第１電流源が印加され出力端が形成され、ゲート端子には入力信号が入力され、ドレーン端子には電源電圧が印加され、前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、前記第２トランジスターのソース端子には第２電流源が印加され出力端が形成され、ゲート端子には入力信号が入力され、ドレーン端子には電源電圧が印加され、前記第１及び第２トランジスターのそれぞれのソース端子は並列に連結され、第１及び第２トランジスターのそれぞれのゲート端子は並列に連結されることを特徴とする。
【００２４】
請求項７記載の発明は、前記請求項５記載の線形性を改善した共通ドレーン回路において、前記主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを備え、前記第１トランジスターのドレーン端子には電源電圧が印加され、ソース端子には出力端が形成され、ゲート端子には入力信号と第１バイアスが入力され、前記補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを備え、前記第２トランジスターのドレーン端子には電源電圧が印加され、ソース端子は出力端が形成され、ゲート端子には入力信号と第２バイアスが入力され、前記第１及び第２トランジスターのそれぞれのソース端子は並列に連結され、第１及び第２トランジスターのそれぞれのゲート端子には同一入力信号が入力されることを特徴とする。
【００２５】
請求項８記載の発明は、前記請求項５記載の線形性を改善した共通ドレーン回路において、前記補助回路部は、補助回路部と同一の構成を有する一つ以上のサーブ補助回路部が並列的に構成されることを特徴とする。
【００２６】
請求項９記載の発明の線形性を改善した単一入力差動出力回路は、入力信号に対して同位相の出力信号が出力される共通ゲート回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ゲート回路から構成される補助回路部とを含む第１回路部と、前記第１回路部と１８０度位相差で出力信号が出力される共通ソース回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ソース回路から構成される補助回路部とを含む第２回路部と、前記第１及び第２回路部の主回路部と補助回路部とのそれぞれをバイアシングするためのバイアシング部と、前記第１回路部及び第２回路部のそれぞれに連結される負荷端を含み、前記第１及び第２回路部の主回路部と補助回路部とのそれぞれには同一入力信号が印加され、第１回路部と第２回路部とが差動対を成す
ことを特徴とする。
【００２７】
請求項１０記載の発明は、前記請求項９記載の線形性を改善した単一入力差動出力回路において、前記第１回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを含み、前記第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのソース端子にはそれぞれ第１定電流源と第２定電流源が印加され同一入力信号が印加され、それぞれのゲート端子には共通定電圧源が印加され、前記第２回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第３トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第４トランジスターを含み、前記第３及び第４トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのゲート端子には同一入力信号が印加され第１バイアスと第２バイアスがそれぞれ印加され、それぞれのソース端子には減衰インピーダンスが連結されることを特徴とする。
【００２８】
請求項１１記載の発明は、前記請求項９記載の線形性を改善した単一入力差動出力回路において、前記第１回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第１トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第２トランジスターを含み、前記第１及び第２トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのソース端子には同一入力信号が印加され、それぞれのゲート端子には第１バイアス及び第２バイアスが印加され、前記第２回路部の主回路部は、ドレーン、ゲート及びソース端子を有する第３トランジスターを含み、補助回路部は、ドレーン、ゲート及びソース端子を有する第４トランジスターを含み、前記第３及び第４トランジスターのそれぞれのドレーン端子は並列に連結され出力端を形成しており、それぞれのゲート端子には同一入力信号が印加され第１バイアスと第２バイアスがそれぞれ印加され、それぞれのソース端子には減衰インピーダンスが連結されることを特徴とする。
【００２９】
請求項１２記載の発明の線形性を改善した差動回路は、共通ゲート回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ゲート回路から構成される補助回路部とを含む第１回路部と、差動動作のための共通ゲート回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ゲート回路から構成される補助回路部とを含む第２回路部と、前記第１及び第２回路部の主回路部と補助回路部とのそれぞれをバイアシングするためのバイアシング部と、前記第１回路部及び第２回路部のそれぞれに連結される負荷端を含み、前記第１及び第２回路部の主回路部と補助回路部とのそれぞれには入力信号がそれぞれ印加され、第１回路部と第２回路部とが差動対を成すことを特徴とする。
【００３０】
請求項１３記載の発明は、前記請求項１２記載の線形性を改善した差動回路において、前記バイアシング部は、前記第１回路部のそれぞれの主回路部と補助回路部とをバイアシングする第１及び第２定電流源と、前記第２回路部のそれぞれの主回路部と補助回路部とをバイアシングする第３及び第４定電流源とから構成されることを特徴とする。
【００３１】
請求項１４記載の発明の線形性を改善した差動回路は、共通ドレーン回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ドレーン回路から構成される補助回路部とを含む第１回路部と、前記第１回路部と差動動作するための共通ドレーン回路から構成される主回路部と、前記主回路部の線形性を改善するために共通ドレーン回路から構成される補助回路部とを含む第２回路部と、前記第１及び第２回路部の主回路部と補助回路部とのそれぞれをバイアシングするためのバイアシング部と、前記第１回路部及び第２回路部のそれぞれに連結される電源電圧を含み、前記第１及び第２回路部の主回路部と補助回路部とのそれぞれには入力信号がそれぞれ印加され、第１回路部と第２回路部が差動対を成すことを特徴とする。
【００３２】
請求項１５記載の発明は、前記請求項１４記載の線形性を改善した差動回路において、前記バイアシング部は、前記第１回路部のそれぞれの主回路部と補助回路部とをバイアシングする第１及び第２定電流源と、前記第２回路部のそれぞれの主回路部と補助回路部とをバイアシングする第３及び第４定電流源とから構成されることを特徴とする。
【発明の効果】
【００３３】
本発明によれば、トランスコンダクタンスの二次微分係数であるｇｍ´´を最小化する能動回路を提供することが可能になる。
【００３４】
また、ｇｍ´´を最小化して増幅回路の線形性を高めることができる能動回路を提供することが可能になる。
【００３５】
さらに、主回路部と補助回路部とから構成された２個の回路部に対する差動回路を構成して線形性改善が可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態の線形性を改善した能動回路を図面に基づいて説明する。
【００３７】
図１Ａは、本発明の一実施形態よる共通ゲート回路図である。
【００３８】
図１Ａに示したように、共通ゲート回路は主回路部３０１と補助回路部３０２とから構成される。
【００３９】
前記主回路部３０１は、幅関数がＷ１である第１トランジスターＭ３１とキャパシターＣ３１とを含む共通ゲート回路から構成される。
【００４０】
前記主回路部３０１の第１トランジスターＭ３１のソースには入力信号が入力され、前記第１トランジスターＭ３１のゲートには第１バイアスＢｉａｓ１が印加される。
【００４１】
また、前記補助回路部３０２は、幅関数がＷ２である第２トランジスターＭ３２とキャパシターＣ３２とを含む共通ゲート回路から構成される。
【００４２】
前記補助回路部３０２の第２トランジスターＭ３２のソースには入力信号が入力され、第２トランジスターＭ３２のゲートには第２バイアスＢｉａｓ２が印加される。
【００４３】
前記第１及び第２トランジスターＭ３１、Ｍ３２のそれぞれのドレーンは負荷インピーダンスと連結される。
【００４４】
前記第１及び第２トランジスターＭ３１、Ｍ３２のそれぞれのソースは並列に連結構成され、負荷インピーダンスは出力端を形成する。
【００４５】
ここで、第１及び第２トランジスターＭ３１、Ｍ３２において、幅関数Ｗ１〜Ｗ２は互いに異なることが望ましく、第１バイアスＢｉａｓ１と第２バイアスＢｉａｓ２とは異なる値を有することが望ましい。
【００４６】
前記主回路部３０１は、ｇｍ´´値が陽の値を有するようになって回路の線形性が低くなるので、ｇｍ´´の値を小さくするため、また他のトランジスターの陰の領域を用いてｇｍ´´を相殺させる。
【００４７】
このとき、他のトランジスターの陰の領域を用いるために適切なオフセットバイアス値とトランジスター幅関数を調節する。
【００４８】
すなわち、主回路部３０１のトランジスターのｇｍ´´を相殺させるために適切なオフセットバイアスとトランジスター幅関数を有する補助回路部３０２を追加することである。
【００４９】
ここで、補助トランジスターは、Ｗｅａｋ  ｉｎｖｅｒｓｉｏｎ領域にバイアスになっているので追加的な電力消耗が少ない。
【００５０】
すなわち、主回路部３０１の第１トランジスターＭ３１と補助回路部３０２の第２トランジスターＭ３２の第１及び第２バイアスＢｉａｓ１、Ｂｉａｓ２と幅関数とをそれぞれ異にしてｇｍ´´を相殺させることができる。
【００５１】
また、補助回路部３０２は、複数個構成することによって本発明の技術的思想を達成することもできる。
【００５２】
図１Ｂは、本発明の他の実施形態による共通ゲート回路図である。
【００５３】
図１Ｂに示されたように、本発明の一実施形態による共通ゲート回路は主回路部３０３と補助回路部３０４とから構成される。
【００５４】
前記主回路部３０３は、幅関数がＷ１である第１トランジスターＭ３３とキャパシターＣ３３とを含む共通ゲート回路から構成される。
【００５５】
前記主回路部３０３の第１トランジスターＭ３３のソースと電流源Ｉ３１の一端とが連結され、前記第１トランジスターＭ３３のゲートには第１バイアスＢｉａｓ１が印加される。
【００５６】
また、前記補助回路部３０２は、幅関数がＷ２である第２トランジスターＭ３４とキャパシターＣ３４とを含む共通ゲート回路から構成される。
【００５７】
前記補助回路部３０２の第２トランジスターＭ３４のソースと電流源Ｉ３２の一端とが連結され、前記第２トランジスターＭ３４のゲートには第２バイアスＢｉａｓ２が印加される。
【００５８】
前記第１及び第２トランジスターＭ３３、Ｍ３４のそれぞれのソースは並列に連結構成され、ドレーンは負荷インピーダンスと出力端を形成する。
【００５９】
前記第１及び第２トランジスターＭ３３、Ｍ３４のそれぞれのソースには第１定電流源Ｉ３１及び第２定電流源Ｉ３２が印加される。
【００６０】
ここで、第１及び第２トランジスターＭ３３、Ｍ３４は、幅関数Ｗ１〜Ｗ２が互いに異なることが望ましく、第１定電流源Ｉ３１と第２定電流源Ｉ３２とは異なる値を有することが望ましい。
【００６１】
図１Ｃは、本発明のまた他の実施形態による共通ゲート回路図である。
【００６２】
図１Ｃに示されたように、本発明の他の実施形態による共通ゲート回路は、主回路部３０５と補助回路部３０６とから構成される。
【００６３】
前記主回路部３０５は、幅関数がＷ１である第１トランジスターＭ３５で共通ゲート回路を構成する。
【００６４】
前記第１トランジスターＭ３５のソースと信号入力端とが共に接続され主回路３０５を構成する。
【００６５】
前記第１トランジスターＭ３５のゲートには第１バイアスＢｉａｓ１が印加される。
【００６６】
また、前記補助回路部３０６は、幅関数がＷ２である第２トランジスターＭ３６で共通ゲート回路を構成する。
【００６７】
前記第２トランジスターＭ３６のソースと信号入力端とが共に接続され補助回路３０６を構成する。
【００６８】
前記第２トランジスターＭ３６のゲートには第２バイアスＢｉａｓ２が印加される。
【００６９】
前記第１及び第２トランジスターＭ３５、Ｍ３６のそれぞれのドレーンは負荷インピーダンスと出力端を構成する。
【００７０】
ここで、それぞれの第１及び第２トランジスターＭ３５、Ｍ３６は、幅関数Ｗ１〜Ｗ２及びバイアスＢｉａｓ１〜Ｂｉａｓ２が互いに異なるように設定されることが望ましい。
【００７１】
図２は、本発明による共通ゲート回路と既存の共通ゲート回路間のＩＩＰ３のシミュレーション結果図である。
【００７２】
図２に示されたように、ＩＩＰ３シミュレーション結果を見れば、本発明による線形性が向上された共通ゲート回路のＩＩＰ３は２０ｄＢであり、既存の共通ゲート回路のＩＩＰ３は１０ｄＢであるため、本発明による共通ゲート回路は、既存の共通ゲート回路より１０ｄＢほど線形性が向上したことがわかる。
【００７３】
図３Ａは、本発明の一実施形態よる共通ドレーン回路図である。
【００７４】
図３Ａに示されたように、本発明の共通ドレーン回路は主回路部５０１と補助回路部５０２とから構成される。
【００７５】
前記主回路部５０１は、幅関数がＷ１である第１トランジスターＭ５１を含み、共通ドレーン回路から構成される。
【００７６】
前記主回路部５０１の共通ドレーン回路の第１トランジスターＭ５１のソースとバイアシング回路とは互いに接続され共通ドレーン主回路部５０１を構成し、第１トランジスターＭ５１のゲートには入力信号が印加される。
【００７７】
また、前記補助回路部５０２は、幅関数がＷ２である第２トランジスターＭ５２を含み、共通ドレーン回路から構成される。
【００７８】
前記補助回路部５０２の共通ドレーン回路の第２トランジスターＭ５２のソースとバイアシング回路は互いに接続され共通ドレーン補助回路５０２を構成し、第２トランジスターＭ５２のゲートには入力信号が印加される。
【００７９】
前記第１及び第２トランジスターＭ５１、Ｍ５２のそれぞれのゲートは互いに並列に連結構成され、入力信号ＩＮが入力される。
【００８０】
前記第１及び第２トランジスターＭ５１、Ｍ５２のそれぞれのソースは互いに並列に連結され出力端を形成する。
【００８１】
ここで、それぞれのトランジスターＭ５１〜Ｍ５２は、幅関数Ｗ１〜Ｗ２が互いに異なるように構成することが望ましい。
【００８２】
前記主回路部５０１の使用領域は、ｇｍ´´値が陰の値を有するようになって回路の線形性が低くなるのでｇｍ´´の値を小さくするために、また他のトランジスターの陽の領域を用いてｇｍ´´を相殺させる。
【００８３】
このとき、他のトランジスターの陽の領域を用いるために適切なオフセットバイアス値とトランジスター幅関数を調節する。
【００８４】
すなわち、主回路部５０１のトランジスターのｇｍ´´を相殺させるために適切なオフセットバイアスとトランジスター幅関数を有する補助回路部５０２を追加することである。
【００８５】
主回路部５０１の第１トランジスターＭ５１と補助回路部５０２の第２トランジスターＭ５２の第１及び第２定電流源Ｉ５１、Ｉ５２と幅関数とをそれぞれ異なるように印加してｇｍ´´を相殺させることができる。
【００８６】
また、補助回路部５０２は、複数個構成することによって、本発明の技術的思想を達成することもできる。
【００８７】
図３Ｂは、本発明の他の実施形態による共通ドレーン回路図である。
【００８８】
図３Ｂに示されたように、本発明の共通ドレーンの一実施形態による共通ドレーン回路は主回路部５０３と補助回路部５０４とから構成される。
【００８９】
前記主回路部５０３は幅関数がＷ１である第１トランジスターＭ５３を含んで共通ドレーン回路とから構成される。
【００９０】
前記共通ドレーン回路の第１トランジスターＭ５３のソースと第１定電流源Ｉ５１の一応が接続され共通ドレーンの主回路部５０１を構成して、第１トランジスターＭ５１のゲートには入力信号が印加される。
【００９１】
また、前記補助回路部５０４は、幅関数がＷ２である第２トランジスターＭ５４を含み、共通ドレーン回路から構成される。
【００９２】
前記補助回路部５０４の共通ドレーン回路の第２トランジスターＭ５４のソースと第２定電流源Ｉ５２の一端とが接続され共通ドレーン補助回路５０４を構成し、前記トランジスターＭ５４のゲートには入力信号が印加される。
【００９３】
前記第１及び第２トランジスターＭ５３、Ｍ５４のそれぞれのゲートは互いに並列に連結構成され、入力信号ＩＮが入力される。
【００９４】
前記第１及び第２トランジスターＭ５３、Ｍ５４のそれぞれのソースは互いに並列に連結され出力端を形成する。
【００９５】
ここで、それぞれのトランジスターＭ５３〜Ｍ５４は、幅関数Ｗ１〜Ｗ２が互いに異なるように構成することが望ましい。
【００９６】
図３Ｃは、本発明のまた他の実施形態による共通ドレーン回路図である。
【００９７】
図３Ｃに示されたように、本発明の共通ドレーンの他の実施形態による共通ドレーン回路は主回路部５０５と補助回路部５０６とから構成される。
【００９８】
前記主回路部５０５は、幅関数がＷ１である第１トランジスターＭ５５で共通ドレーン回路を構成する。
【００９９】
前記共通ドレーン回路の第１トランジスターＭ５５のゲートに第１バイアスＢｉａｓ１を印加して共通ドレーン主回路５０５を構成する。
【０１００】
また、前記補助回路部５０６は、幅関数がＷ２である第２トランジスターＭ５６で共通ドレーン回路を構成する。
【０１０１】
前記補助回路部５０６の共通ドレーン回路の第２トランジスターＭ５６のゲートに第２バイアスＢｉａｓ２を印加して共通ドレーン補助回路５０６を構成する。
【０１０２】
前記第１及び第２トランジスターＭ５５、Ｍ５６のそれぞれのソースは互いに並列に連結構成され出力端を形成する。
【０１０３】
ここで、前記第１及び第２トランジスターＭ５５〜Ｍ５６のそれぞれの幅関数Ｗ１〜Ｗ２は異なるように具現することが望ましい。
【０１０４】
図４は、本発明による線形性が向上された共通ドレーン回路のシミュレーション結果図である。
【０１０５】
図４に示されたように、ＩＩＰ３シミュレーション結果を見れば、本発明による線形性が向上された共通ドレーン回路のＩＩＰ３は２０ｄＢであり、既存の共通ドレーン回路のＩＩＰ３は１０ｄＢであるため、本発明による共通ドレーン回路は、既存の共通ドレーン回路より１０ｄＢほど線形性が向上したことがわかる。
【０１０６】
すなわち、本発明による補助回路部を追加して、図８におけるＢ領域を減少させて線形性を増加した。
【０１０７】
図５は、本発明による共通ゲート回路と共通ソース回路を利用した単一入力差動出力回路図である。
【０１０８】
シングルエンデ−ド（ｓｉｎｇｌｅ  ｅｎｄｅｄ）入力信号を差動（ｄｉｆｆｅｒｅｎｔｉａｌ）に変更してくれる回路は多くの方法に具現されることができる。
【０１０９】
その中に能動素子を利用した方法が共通ゲート回路と共通ソース回路を利用するのである。
【０１１０】
ここで、共通ゲート回路は入力位相の同一の位相の信号を出力して共通ソース回路は入力位相と反対される信号を出力する。
【０１１１】
前記のような理由で前記回路を適切に利用してシングルエンデ−ド入力を１８０度位相差が生じるように二つの信号を変更させてシングル入力を差動（ｓｉｎｇｌｅ  ｔｏ  ｄｉｆｆｅｒｅｎｔｉａｌ）で変換して信号を出力する。
【０１１２】
図５に示された本発明による一実施形態は、前記のような回路において線形性を改善するために共通ゲート回路と共通ソース回路にそれぞれｇｍ´´を相殺させる補助回路部を追加したものである。
【０１１３】
図５に示されたように、本発明の一実施形態による単一入力差動出力回路は、第１回路部７０１と第２回路部７０２とから構成される。
【０１１４】
第１回路部７０１は、幅関数がＷ１である第１トランジスターＭ７１と幅関数がＷ２である第２トランジスターＭ７２とを含む共通ゲート回路から構成された主回路部７０３と補助回路部７０４とから構成される。
【０１１５】
前記第１回路部７０１の主回路部７０３と補助回路部７０４の第１及び第２トランジスターＭ７１、Ｍ７２は、ゲート端子に連結された第１及び第２バイアスＢｉａｓ１、Ｂｉａｓ２によってバイアシングされ、トレンスコントックトンスの微分二次微分係数値を減らすことで線形性を向上させるようになる。
【０１１６】
第２回路部７０２は、幅関数がＷ３である第３トランジスターＭ７３と幅関数がＷ４である第４トランジスターＭ７４とを含む共通ソース回路から構成された主回路部７０５と補助回路部７０６とから構成される。
【０１１７】
第１回路部７０１の主回路部７０３と補助回路部７０４の第１及び第２トランジスターＭ７１、Ｍ７２は、ソース端子に連結されたバイアシング回路と連結され、第２回路部７０２の主回路部７０５と補助回路部７０６の第３及び第４トランジスターＭ７３、Ｍ７４はゲート端子に連結された第１及び第２バイアスＢｉａｓ１、Ｂｉａｓ２によってバイアシングされ、トレンスコントックトンスの微分二次微分係数値を減らすことで線形性を向上させるようになる。
【０１１８】
ここで、共通ゲート回路の出力電流と入力電圧との関係式は、以下の数式２の通りであり、共通ソース回路の入力電圧と出力電流と間の関係は、以下の数式３を満足する。
【０１１９】
【数２】
2006081182.tif 000005
【０１２０】
【数３】
2006081182.tif 000006
【０１２１】
差動出力の関係式は、前記数式２と数式３とを利用して、二つの数式の差から以下の数式４が求められる。
【０１２２】
【数４】
2006081182.tif 000007
【０１２３】
前記数式４から分かるように、偶数指数のハモニック（ｈａｒｍｏｎｉｃ）は、消えるようになって偶数指数の線形性は向上するが奇数指数のハモニックは依然として残っており、ｇｍ´´がＩＩＰ３に多くの影響を与える。
【０１２４】
ここで、共通ゲート回路と共通ソース回路のそれぞれにｇｍ´´を相殺させた回路を使って全体的なＩＩＰ３を向上することができる。
【０１２５】
前記第１回路部７０１における出力は入力信号と同相に出力信号が出力され、前記第２回路部７０２における出力は入力信号と位相差が１８０度の差で出力信号が出力される。
【０１２６】
第１回路部７０１は、本発明による共通ゲート回路を利用して主回路部７０３に特性が異なる補助回路部７０４を連結して回路の共通ゲート回路の線形性を増加させており、第２回路部７０２も同様に共通ソース回路の線形性を向上させるための方法として補助回路部７０６を構成し、このようにトランジスターを構成することをＭＧＴＲ（Ｍｕｌｔｉｐｌｅ  Ｇａｔｅｄ  Ｔｒａｎｓｉｓｔｏｒ）という。
【０１２７】
ここで、 ＭＧＴＲに対する説明は "A New Linearization Technique for MOSFET RF Amplifier Using Multiple Gated Transistors、" IEEE Microwave and Guided Wave Letters、vol.１０、no.９、pp.３７１-３７３、２０００."の論文に開始されており、これは本出願の発明者が上記の論文に載せたものである。
【０１２８】
結局、共通ゲート回路から構成された第１回路部７０１と共通ソースから構成された第２回路部７０２を互いに連結し、それぞれの回路部で線形性が向上した回路を構成することによって差動回路は線形性が増加される。
【０１２９】
また、図５に示された差動回路において、それぞれの第１回路部と第２回路部の補助回路部は複数個で構成して本発明の技術的思想を具現することも可能である。
【０１３０】
図６Ａは、本発明による共通ゲート回路を利用した差動回路図である。
【０１３１】
図６Ａに示されたように、本発明による共通ゲート回路を利用した差動回路は第１回路部８０１と第２回路部８０２とから構成される。
【０１３２】
第１回路部８０１は、第１トランジスターＭ８１と第２トランジスターＭ８２とを含む共通ゲート回路から構成された主回路部と補助回路部とから構成される。
【０１３３】
第２回路部８０２は、第３トランジスターＭ８３と第４トランジスターＭ８４とを含む共通ゲート回路から構成された主回路部と補助回路部とから構成される。
【０１３４】
それぞれの第１回路部８０１及び第２回路部８０２に対する構成に対する説明は、既に前記主回路部と補助回路部を有する共通ゲートに対して説明したので以下では省略する。
【０１３５】
第１回路部８０１と第２回路部８０２とのドレーンは互いに負荷端と連結され、それぞれ互いに異なる出力端を構成し、第１回路部８０１と第２回路部８０２とのソースは入力端とともにバイアス部と連結される。
【０１３６】
第１回路部８０１と第２回路部８０２とは、互いに異なる入力を受けて差動出力する差動回路を構成する。
【０１３７】
図６Ｂは、本発明による共通ドレーン回路を利用した差動回路図である。
【０１３８】
図６Ｂに図示されたように、本発明による共通ドレーン回路を利用した差動回路は、第１回路部９０１と第２回路部９０２を有しており、第１回路部９０１は、第１トランジスターＭ９１と第２トランジスターＭ９２とを含む共通ドレーン回路から構成された主回路部と、補助回路部とから構成され、第２回路部９０２は、第３トランジスターＭ９３と第４トランジスターＭ９４とを含む共通ドレーン回路から構成された主回路部と補助回路部とから構成される。
【０１３９】
それぞれの第１回路部及び第２回路部に対する構成に対する説明は、既に説明したので以下では省略する。
【０１４０】
第１回路部９０１と第２回路部９０２とのドレーンは互いに電源電圧と連結され、第１回路部９０１と第２回路部９０２とのゲートは互いに異なる入力電圧が印加され、第１回路部９０１と第２回路部９０２とのソースはそれぞれ互いに異なる出力端とともにバイアス部と連結される。
【０１４１】
第１回路部９０１と第２回路部９０２は互いに異なる入力を受けて差動出力する差動回路を構成する。
【産業上の利用可能性】
【０１４２】
以上説明したように、本発明は、トランスコンダクタンスの二次微分係数であるｇｍ´´を最小化する能動回路等として有用である。
【図面の簡単な説明】
【０１４３】
【図１Ａ】本発明の実施形態における共通ゲート回路の回路図である。
【図１Ｂ】同回路の変形例を示す図である。
【図１Ｃ】同回路の他の変形例を示す図である。
【図２】本発明の共通ゲート回路と従来の共通ゲート回路間のＩＩＰ３のシミュレーションの結果を示す図である。
【図３Ａ】本発明の実施形態における共通ドレーン回路の回路図である。
【図３Ｂ】同回路の変形例を示す図である。
【図３Ｃ】同回路の他の変形例を示す図である。
【図４】本発明の共通ドレーン回路と従来の共通ドレーン回路間のＩＩＰ３のシミュレーションの結果を示す図である。
【図５】本発明の共通ゲート回路と共通ソース回路とを利用した単一入力差動出力回路の回路図である。
【図６Ａ】本発明の共通ゲート回路を利用した差動回路の回路図である。
【図６Ｂ】本発明の共通ドレーン回路を利用した差動回路の回路図である。
【図７】従来の共通ゲート回路のトランスコンダクタンスの二次微分係数を示した図である。
【図８】従来の共通ドレーン回路のトランスコンダクタンスの二次微分係数を示した図である。
【符号の説明】
【０１４４】
３０１          主回路部
３０２          補助回路部
Ｍ３１          第１トランジスター
Ｍ３２          第２トランジスター
Ｂｉａｓ１      第１バイアス
Ｂｉａｓ２      第２バイアス
【図１Ａ】
2006081182.tif 000008
【図１Ｂ】
2006081182.tif 000009
【図１Ｃ】
2006081182.tif 000010
【図２】
2006081182.tif 000011
【図３Ａ】
2006081182.tif 000012
【図３Ｂ】
2006081182.tif 000013
【図３Ｃ】
2006081182.tif 000014
【図４】
2006081182.tif 000015
【図５】
2006081182.tif 000016
【図６Ａ】
2006081182.tif 000017
【図６Ｂ】
2006081182.tif 000018
【図７】
2006081182.tif 000019
【図８】
2006081182.tif 000020