(57)【要約】【課題】  バンドギャップ基準電圧回路において、位相補償用のコンデンサの接続数をより少なくする、若しくは、発振を防止するために必要な容量をより小さくする。【解決手段】  バンドギャップセル回路２の接続点Ａ，Ｂの電位が差動入力信号として与えられる差動増幅回路１２の出力電圧をレベルシフト回路１３に直接入力することで、回路全体の増幅率を低下させると共に位相余裕度をより大きくする。その結果、従来は必要であった位相補償用コンデンサを削除しても発振動作を抑制することができ、回路規模を小さくできると共に回路動作の応答がより高速化される。【選択図】  図１
2006107096.tif 000002
【特許請求の範囲】
【請求項１】
２つのトランジスタを備え、これら２つのトランジスタの動作状態に応じて出力される第１及び第２の参照電圧を互いに等しくするバイアス条件下で、前記２つのトランジスタが異なる電流密度で駆動されることで基準電圧出力線よりバンドギャップ基準電圧を出力するバンドギャップセル回路と、
前記第１，第２の参照電圧が差動入力信号として与えられ、それらの入力信号について差動増幅を行う差動増幅回路と、
電源線と前記基準電圧出力線との間に接続され、前記差動増幅回路の出力電圧を受けてレベルシフト動作を行うレベルシフト回路とを備えて構成されていることを特徴とするバンドギャップ基準電圧回路。
【請求項２】
前記レベルシフト回路において、前記差動増幅回路の出力電圧が印加される素子をＭＯＳＦＥＴで構成したことを特徴とする請求項１記載のバンドギャップ基準電圧回路。
【請求項３】
前記差動増幅回路の差動対を構成しているものの内、増幅出力側に配置されるトランジスタのグランド側端子と、当該トランジスタの信号入力端子との間に、位相補償用コンデンサを接続したことを特徴とする請求項１又は２記載のバンドギャップ基準電圧回路。
【請求項４】
前記差動増幅回路を構成するトランジスタを、ＳＯＩ（Silicon On Insulator）構造にトレンチ絶縁分離構造を加えて構成したことを特徴とする請求項１乃至３の何れかに記載のバンドギャップ基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのトランジスタを異なる電流密度で駆動することで基準電圧を出力するバンドギャップセル回路を備えてなるバンドギャップ基準電圧回路に関する。
【背景技術】
【０００２】
図６は、特許文献１に開示されているバンドギャップ基準電圧回路の具体的な回路構成例を示すものである。バンドギャップ基準電圧回路１は、バンドギャップセル回路２、差動対３，カレントミラー回路部４、ゲイン形成部５およびエミッタホロワ回路部６とを有して構成されている。
バンドギャップセル回路２は、基準電圧出力線ＶBGとグランドとの間に、抵抗Ｒ１１及びＮＰＮトランジスタＴ１１の直列回路と、抵抗Ｒ１２，ＮＰＮトランジスタＴ１２及び抵抗Ｒ１３の直列回路とが並列接続されて構成されている。また、各トランジスタＴ１１，Ｔ１２のベースは、トランジスタＴ１１のコレクタに共通に接続されている。そして、トランジスタＴ１１，Ｔ１２は互いに異なる電流密度で駆動されるように（即ち、非対称な電流が供給されるように）抵抗Ｒ１１，Ｒ１２及びＲ１３の抵抗値が調整されることで、バンドギャップセル回路２は温度に対する特性変化を補償する作用をなす。
【０００３】
差動対３は、トランジスタＴ１１のコレクタ（接続点Ａ）がベースに接続されるＮＰＮトランジスタＴ１３と、トランジスタＴ１２のコレクタ（接続点Ｂ）がベースに接続されるＮＰＮトランジスタＴ１４と、各トランジスタＴ１３，Ｔ１４のエミッタとグランドとの間に接続される抵抗Ｒ１４とを有して構成されている。
カレントミラー回路部４は、互いのベースが接続されたＰＮＰトランジスタＴ１５，Ｔ１６とを有して構成され、各トランジスタＴ１５，Ｔ１６のエミッタは、抵抗Ｒ１５，Ｒ１６を介して基準電圧出力線ＶBGに接続され、コレクタは、トランジスタＴ１３，Ｔ１４のコレクタに夫々接続されている。そして、トランジスタＴ１５，Ｔ１６には、同等の電流が流れるようになっている。
【０００４】
ゲイン形成部５は、ＰＮＰトランジスタＴ１７とＮＰＮトランジスタＴ１８とを備えている。トランジスタＴ１７は、エミッタが抵抗Ｒ１７を介して基準電圧出力線ＶBGに接続され、コレクタが抵抗Ｒ１８を介してグランドに接続され、ベースはトランジスタＴ１４のコレクタに接続されている。トランジスタＴ１８は、トランジスタＴ１７を介してトランジスタＴ１４に供給される電流の変動を増幅するゲインを与えるために配置されており、コレクタは抵抗Ｒ１９を介して電源ＶCCに接続されており、ベースはトランジスタＴ１７のコレクタに、エミッタはグランドに接続されている。
【０００５】
また、エミッタホロワ回路部６は、前記抵抗Ｒ１９とＮＰＮトランジスタＴ１９とで構成され、トランジスタＴ１９のコレクタは電源ＶCCに接続され、ベースはトランジスタＴ１８のコレクタに、エミッタは基準電圧出力線ＶBGに接続されている。そして、差動対３，カレントミラー回路部４、ゲイン形成部５及びエミッタホロワ回路部６によってオペアンプ７が構成されている。
尚、コンデンサＣ１〜Ｃ３は、オペアンプ７の発振を防止するための位相補償用に設けられており、コンデンサＣ１はトランジスタＴ１４のコレクタ−ベース間に接続され、コンデンサＣ２はトランジスタＴ１４，Ｔ１７のコレクタ間に接続され、コンデンサＣ３はトランジスタＴ１７，Ｔ１８のコレクタ間に接続されている。
【０００６】
次に、バンドギャップ基準電圧回路１の動作について説明する。トランジスタＴ１１，Ｔ１２のコレクタ電流をＩｃ１，Ｉｃ２、夫々のベース−エミッタ電圧（接合電圧）をＶBE１１，ＶBE１２とすると、抵抗Ｒ１３に流れる電流Ｉｃ２は各ベース−エミッタ電圧ＶBE１１，ＶBE１２の差電圧に応じた電流値となり、次式のように表される。
Ｉｃ２＝（ＶBE１１−ＶBE１２）／Ｒ１３
また、トランジスタＴ１１，Ｔ１２のベース電流をＩｂ１，Ｉｂ２、夫々のエミッタ電流をＩｅ１，Ｉｅ２とすると、各ベース電流Ｉｂ１，Ｉｂ２が各コレクタ電流Ｉｃ１，Ｉｃ２よりも十分小さく無視できるので、各エミッタ電流Ｉｅ１，Ｉｅ２は各コレクタ電流Ｉｃ１，Ｉｃ２と同等と見做せる。従って、各トランジスタＴ１１，Ｔ１２の特性変化に起因して各ベース−エミッタ電圧ＶBE１１，ＶBE１２が変化すると、それに伴って抵抗Ｒ１３に流れるコレクタ電流Ｉｃ２が変化し、接続点Ａ，Ｂの電位（参照電圧）の関係が変化する。そして、各接続点Ａ，Ｂの電位が差動対３を構成する２つのトランジスタＴ１３，Ｔ１４のベース電圧として与えられる。
【０００７】
ここで、各トランジスタＴ１３，Ｔ１４のコレクタ電流をＩ１，Ｉ２、それらのトランジスタＴ１３，Ｔ１４のコレクタに接続された抵抗Ｒ１４に流れる電流をＩとすれば、トランジスタＴ１５，Ｔ１６夫々のコレクタ電流Ｉ３，Ｉ４が等しくなることから、電流Ｉ１，Ｉ２は基本的にはＩ／２となる。そして、例えば、トランジスタＴ１４に流れる電流Ｉ２がＩ／２より大きくなろうとした場合、トランジスタＴ１５，Ｔ１６のコレクタ電流Ｉ３，Ｉ４は等しい値しか取れないため、不足電流分がトランジスタＴ１７のベース電流で補われる。すると、トランジスタＴ１７のコレクタ電流Ｉ５，即ち抵抗Ｒ１８に流れる電流の値が大きくなり、これに伴ってトランジスタＴ１８のコレクタ電流Ｉ６の値も大きくなる。
【０００８】
そして、コレクタ電流Ｉ６は抵抗Ｒ１９に流れる電流Ｉ７に相当するので、コレクタ電流Ｉ６，Ｉ７の増加によってトランジスタＴ１９のベース電位及びエミッタ電位が低下する。以上のような作用により接続点Ａ，Ｂの電位が調整され、出力電圧ＶBGが帰還されて定電位となるように制御される。エミッタホロワ回路部６は、トランジスタＴ１９のベース電位をベース−エミッタ間電圧だけレベルシフトして出力電圧ＶBGを設定している。
即ち、バンドギャップ基準電圧回路１では、バンドギャップセル回路２におけるトランジスタＴ１１，Ｔ１２のコレクタ電位を差動対３及びカレントミラー回路部４により増幅し、更に、ゲイン形成部５におけるトランジスタＴ１７，Ｔ１８で増幅するようになっている。
【特許文献１】特開２００３−１５７１１９号公報，図２参照。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上のように構成されたバンドギャップ基準電圧回路１はオペアンプ７において増幅を複数段で行うように構成されているため、回路全体としての増幅率が大きくなっていると共に、各回路部の動作遅れにより位相遅れも発生し易くなっている。その結果、発振動作に至る可能性が極めて高い構成となっており、発振を防止するために位相補償用のコンデンサＣ１〜Ｃ３を必要としている。コンデンサは、半導体集積回路を構成する場合に非常に大きな面積を占めるため、回路が大型化してしまうという問題がある。加えて、電源投入時における回路動作の立ち上がりも一層遅れることになる。
尚、特許文献１においては、位相補償用のコンデンサは１個だけしか配置していないように図示されているが、実際には、図６に示すように３個のコンデンサＣ１〜Ｃ３を配置しなければ、発振動作を確実に抑止するのは困難であることが経験的に明らかとなっている。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、位相補償用のコンデンサの接続数をより少なくする、若しくは、発振を防止するために必要な容量をより小さくすることができるバンドギャップ基準電圧回路を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載のバンドギャップ基準電圧回路によれば、バンドギャップセル回路における第１，第２の参照電圧が差動入力信号として与えられ、それらの入力信号について差動増幅を行う差動増幅回路の出力電圧を、従来構成のようにゲイン形成部５を介すことなく、直接レベルシフト回路に入力することでバンドギャップ基準電圧を生成出力するように構成する。
即ち、従来のバンドギャップ基準電圧回路において、ゲイン形成部５が必要であった理由は、増幅率を高めることでオペアンプ部のオフセット電圧をより小さくすることができると共に、動作電圧範囲をより広く設定することができるという利点があるためである。そして、実際の基準電圧回路の用途においては、それらの特性が常に重視されているわけではない。
従って、差動増幅回路の出力電圧を直接レベルシフトするように構成すれば、増幅率が低下すると共に位相余裕度もより大きくなるので、その分だけ位相補償用のコンデンサの接続数を減らしたり、若しくは、発振を防止するために必要な容量をより小さくすることができる。よって、回路規模を小さくすることが可能となり、また、回路動作の応答をより高速化することができる。
【００１２】
請求項２記載のバンドギャップ基準電圧回路によれば、レベルシフト回路において、差動増幅回路の出力電圧が印加される素子をＭＯＳＦＥＴで構成する。即ち、前記出力電圧を増幅することなく直接レベルシフトすることで、オフセット電圧は大きくなる傾向を示そうとする。そこで、上記のように構成すれば、電圧駆動型の素子であるＭＯＳＦＥＴのゲートには電流が殆ど流れ込まないので、差動増幅回路の差動対における電流の不平衡が生じ難くなる。従って、オフセット電圧をより小さくすることができ、基準電圧の出力精度を向上させることができる。
【００１３】
請求項３記載のバンドギャップ基準電圧回路によれば、差動対を構成しているものの内、増幅出力側に配置されるトランジスタのグランド側端子と当該トランジスタの信号入力端子との間に、位相補償用コンデンサを接続する。斯様に構成すれば、比較的低容量のコンデンサを１個だけ接続することで、回路規模の増大を極力抑制しつつ位相余裕度をより十分に確保することができる。
【００１４】
請求項４記載のバンドギャップ基準電圧回路によれば、差動増幅回路を構成するトランジスタを、ＳＯＩ（Silicon On Insulator）構造にトレンチ絶縁分離構造を加えて構成する。即ち、差動増幅回路部分においては、不用意な電流リークの発生や寄生トランジスタの形成により電流の不平衡が生じて、オフセット電圧の増大に繋がるおそれがある。そこで、少なくとも差動増幅回路を構成するトランジスタについては、上記のような素子構造を採用することで電流リークの発生を極力抑制し、オフセットバランスを最適に維持して動作特性を安定させることができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図６と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図１に示すバンドギャップ基準電圧回路１１の構成は、図６に示すバンドギャップ基準電圧回路１における差動対３及びカレントミラー回路部４に相当する部分を差動増幅回路１２に置き換えると共に、ゲイン形成部５及びエミッタホロワ回路部６に相当する部分をレベルシフト回路１３に置き換え、位相補償用コンデンサＣ１〜Ｃ３を削除したものである。
【００１６】
差動増幅回路１２は、差動対１４と、カレントミラー回路部１５とで構成されている。差動対１４は、エミッタが抵抗Ｒ２１を介して共通に電源ＶCCに接続される２つのＰＮＰトランジスタＴ２１，Ｔ２２で構成されている。カレントミラー回路部１５は、カレントミラー接続された２つのＮＰＮトランジスタＴ２３，Ｔ２４で構成され、トランジスタＴ２３，Ｔ２４のコレクタは、トランジスタＴ２１，Ｔ２２のコレクタに夫々接続されており、エミッタはグランドに接続されている。
【００１７】
レベルシフト回路１３は、エミッタホロワ回路部６を構成していたトランジスタＴ１９及び抵抗Ｒ１９に加え、コレクタが抵抗Ｒ２２を介してトランジスタＴ１９のベースに接続されると共に、エミッタがグランドに接続されるＰＮＰトランジスタＴ２５を備えて構成されている。また、トランジスタＴ２５のベースは、トランジスタＴ２４のコレクタに接続されている。尚、差動増幅回路１２は、図６に示す構成に対して、抵抗Ｒ２１，差動対１４，カレントミラー回路部１５に相当する構成部分の接続関係が逆になっているが、この部分に回路的な特徴はなく、図６と同様の差動増幅回路３に置き換えても良い。
【００１８】
以上のように構成された本実施例によれば、バンドギャップセル回路２の接続点Ａ，Ｂの電位（参照電圧）が差動入力信号として与えられる差動増幅回路１２の出力電圧を、従来構成のようにゲイン形成部５を介すことなくレベルシフト回路１３に直接入力することで、回路全体の増幅率を低下させると共に位相余裕度がより大きくした。
その結果、従来は必要であった位相補償用コンデンサＣ１〜Ｃ３を削除しても発振動作を抑制することができ、バンドギャップ基準電圧回路１１の回路規模を小さくすることが可能となる。そして、コンデンサＣ１〜Ｃ３の削除に加え、ゲイン形成部５を削除し回路素子数を削減したことで、回路動作の応答をより高速化することができる。
【００１９】
（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のバンドギャップ基準電圧回路１６は、第１実施例のバンドギャップ基準電圧回路１１におけるレベルシフト回路１３をレベルシフト回路１７に置き換えたものであり、レベルシフト回路１７は、トランジスタＴ２５をＰチャネルＭＯＳＦＥＴよりなるトランジスタＴ２６に置き換えたものである。
【００２０】
即ち、第１実施例におけるバンドギャップ基準電圧回路１１のレベルシフト回路１３では、差動増幅回路１２の出力電圧をトランジスタＴ２５で受けていたため、トランジスタＴ２５のベースに流れ込む電流の分だけ差動増幅回路１２に電流の不平衡が生じることになり、オフセット電圧が大きくなる傾向にあった。そこで、第２実施例では、差動増幅回路１２の出力電圧を電圧駆動型の素子であるＭＯＳＦＥＴ：トランジスタＴ２６で受けるようにした。即ち、トランジスタＴ２６のゲートには電流が殆ど流入しないので、差動増幅回路１２におけるオフセット電圧の発生を抑制することができ、基準電圧ＶBGの出力精度を向上させることができる。
【００２１】
（第３実施例）
図３及び図４は本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例のバンドギャップ基準電圧回路１８は、第２実施例のバンドギャップ基準電圧回路１６を構成する差動増幅回路１２において、増幅出力側に配置されるトランジスタＴ２２のコレクタとベースとの間に、位相補償用コンデンサＣ１１を接続したものである。即ち、コンデンサＣ１１を追加することで、バンドギャップ基準電圧回路１８により大きな位相余裕度を持たせることができる。
尚、第３実施例におけるコンデンサＣ１１の追加は、位相余裕度をより大きくとるため小容量のコンデンサを１つだけ追加することを許容した場合に、何処に接続するのが最も効果的であるのかをシミュレーションした結果に基づいて決定したものである。
【００２２】
また、第３実施例では、バンドギャップ基準電圧回路１８を構成している各トランジスタ素子は、ＳＯＩ（Silicon On Insulator）構造にトレンチ分離構造を加えたもので構成している。ここで、図４（ｂ）には、ＰＮＰトランジスタを接合分離構造で構成した場合の模式的断面を示す。即ち、Ｐ型領域２１によってアイソレーションを行う場合、ウエハの基板２２（Ｐ−）を回路の最低電位であるグランドに接続することで、素子を取り囲むように配置されるＰ型領域２１と素子内のＮ−領域２３とが逆バイアスとなるように設定する。
【００２３】
設計上、ＰＮＰトランジスタに期待する動作は、ベース電流に応じてエミッタ−コレクタ間の電流を制御することであるが、図４（ｂ）のような構造では、高温環境下に置かれるとベースであるＮ−領域２３より基板２２側に電流リークが発生し、実際に流そうとするベース電流によらずエミッタ−コレクタ間が導通してしまう場合がある。更に、基板２２のＰ−をＰＮＰトランジスタのコレクタとする寄生トランジスタが形成され、この寄生トランジスタにより回路の電流が引き抜かれてしまうおそれがある。即ち、バンドギャップ基準電圧回路１８において、差動対１４を構成するトランジスタＴ２１，Ｔ２２が斯様な影響を受けると、基準電圧ＶBGが不安定となってしまう。
【００２４】
そこで、第３実施例では、図４（ａ）に示すように、ＰＮＰトランジスタをＳＯＩ構造にトレンチ分離構造を加えて構成する。即ち、基板２４上にＳｉＯ2酸化膜２５を形成すると共にその上層にＮ＋層２６を形成し、素子形成領域を囲むようにして酸化膜２５まで達するトレンチ２７を形成する。そして、トレンチ２７の内部にＳｉＯ2酸化膜２８を充填する。斯様に構成すれば、図４（ｂ）に示す接合分離構造のように電流リークが発生したり、寄生トランジスタが形成されることがないので、高温環境化においてもバンドギャップ基準電圧回路１８の動作特性を安定させることができる。
【００２５】
（第４実施例）
図５は本発明の第４実施例を示すものであり、第２実施例と異なる部分について説明する。第４実施例のバンドギャップ基準電圧回路３１は、第２実施例のバンドギャップ基準電圧回路１６より、トランジスタＴ２１，Ｔ２２をＰチャネルＭＯＳＦＥＴよりなるトランジスタＴ３１，Ｔ３２に置き換え、トランジスタＴ２３，Ｔ２４をＮチャネルＭＯＳＦＥＴよりなるトランジスタＴ３３，Ｔ３４に置き換え、トランジスタＴ１９をＮチャネルＭＯＳＦＥＴよりなるトランジスタＴ３５に置き換えたものである。そして、素子が置き換えられた各回路部分が、夫々差動対３２、カレントミラー回路部３３，レベルシフト回路３４を構成している。また、差動対３２とカレントミラー回路部３３とによって差動増幅回路３５が構成されている。
以上のように構成された第４実施例によれば、第２実施例に比較してオフセット電圧のばらつきはやや大きくなる傾向を示すが、略同様の作用効果を得ることができる。
【００２６】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１，第２又は第４実施例の構成についても、第３実施例のようにＳＯＩ構造にトレンチ分離構造を加えて形成したトランジスタを用いても良い。また、第３実施例と同様に、位相補償用コンデンサＣ１１を追加しても良い。
第３実施例において、ＳＯＩ構造にトレンチ分離構造を加えてトランジスタを構成するのは、必ずしも全ての素子について採用する必要はなく、少なくとも差動増幅回路１２を構成する素子について採用するようにしても良い。即ち、差動増幅回路１２について電流リークを防止することは、オフセット電圧の抑制に効果的だからである。
或いは、第３実施例の構成を、接合分離構造によって形成したトランジスタを用いて構成しても良い。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施例であり、バンドギャップ基準電圧回路の構成を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例を示す図１相当図
【図４】（ａ）はＳＯＩ構造にトレンチ分離構造を加えてＰＮＰトランジスタを構成した半導体的構造の模式的断面図、（ｂ）は接合分離構造による同模式的断面図
【図５】本発明の第４実施例を示す図１相当図
【図６】従来技術を示す図１相当図
【符号の説明】
【００２８】
図面中、２はバンドギャップセル回路、Ｔ１１及びＴ１２はトランジスタ、１１はバンドギャップ基準電圧回路、１２は差動増幅回路、１３はレベルシフト回路、１４は差動対、１６はバンドギャップ基準電圧回路、１７はレベルシフト回路、Ｔ２６はトランジスタ（ＭＯＳＦＥＴ）、１８はバンドギャップ基準電圧回路、Ｃ１１は位相補償用コンデンサ、３１はバンドギャップ基準電圧回路、３２は差動対、３４はレベルシフト回路、３５は差動増幅回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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