(57)【要約】【課題】  マイクロプロセッサ内にソフトエラーが発生しても、ホストに対して故障と認識させずに処理を継続することのできるストレージ装置を提供する。【解決手段】  ストレージ装置１０において、ホスト８００との間でデータ転送を制御する複数のホストインタフェース制御回路１００と、物理記憶デバイス３００との間でデータ転送を制御するディスクインタフェース制御回路２００と、データを一時的に記憶するキャッシュメモリ基板４００と、ホストインタフェース制御回路１００、ディスクインタフェース制御回路２００、キャッシュメモリ基板４００を接続するスイッチ基板５００とを備え、ホストインタフェース制御回路１００は、２つ以上のＣＰＵ１２１を有し、ＣＰＵ１２１にソフトエラーが発生した際、ソフトエラーが発生していないＣＰＵ１２１にホスト８００とのデータ転送処理を引き継ぎ、ソフトエラーが発生したＣＰＵ１２１に対するリセット処理を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
上位装置との間でデータ転送を制御する複数のホストインタフェース制御回路と、
物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、
前記データを一時的に記憶するキャッシュメモリと、
前記ホストインタフェース制御回路、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、
前記ホストインタフェース制御回路は、２つ以上のマイクロプロセッサを有し、
前記マイクロプロセッサにソフトエラーが発生した際、前記ソフトエラーが発生していないマイクロプロセッサに前記上位装置とのデータ転送処理を引き継ぎ、前記ソフトエラーが発生したマイクロプロセッサに対するリセット処理を行うことを特徴とするストレージ装置。
【請求項２】
請求項１記載のストレージ装置であって、
前記ホストインタフェース制御回路における、ソフトエラーが発生したマイクロプロセッサに対するリセット処理は、前記マイクロプロセッサに供給する電源を遮断することにより実施することを特徴とするストレージ装置。
【請求項３】
請求項１記載のストレージ装置であって、
前記ホストインタフェース制御回路による、ソフトエラーが発生したマイクロプロセッサに対するリセット処理は、前記マイクロプロセッサ内の１次キャッシュおよび２次キャッシュを初期化することにより実施することを特徴とするストレージ装置。
【請求項４】
請求項１記載のストレージ装置であって、
前記ホストインタフェース制御回路は、前記マイクロプロセッサによりソフトエラーが検出されない場合であっても、一定時間経過後に、前記マイクロプロセッサによるデータ転送処理を他のマイクロプロセッサに引き継ぎ、リセット処理を行うことを特徴とするストレージ装置。
【請求項５】
請求項４記載のストレージ装置であって、
前記ホストインタフェース制御回路は、前記上位装置からのＩ／Ｏ処理をカウントし、前記Ｉ／Ｏ処理の少ない時間を検出し、前記リセット処理を、前記Ｉ／Ｏ処理の少ない時間に行うことを特徴とするストレージ装置。
【請求項６】
請求項１記載のストレージ装置であって、
前記ホストインタフェース制御回路は、前記マイクロプロセッサと前記上位装置との間に設けられたＨＵＢを有し、
前記ＨＵＢは、前記上位装置からのコマンドデータを、前記上位装置のデータ転送を処理する前記マイクロプロセッサ以外のマイクロプロセッサにも転送することを特徴とするストレージ装置。
【請求項７】
請求項６記載のストレージ装置であって、
前記ＨＵＢは、前記上位装置のデータ転送を処理する前記マイクロプロセッサ以外のマイクロプロセッサに転送するデータは、前記上位装置のデータ転送を処理する前記マイクロプロセッサに対するデータと同じデータであることを特徴とするストレージ装置。
【請求項８】
請求項６記載のストレージ装置であって、
前記ＨＵＢは、前記上位装置のデータ転送を処理する前記マイクロプロセッサ以外のマイクロプロセッサに転送するデータは、前記上位装置のデータ転送を処理する前記マイクロプロセッサに対するデータについて、前記上位装置に対して、再送要求を行うことのできるデータであることを特徴とするストレージ装置。
【請求項９】
請求項６記載のストレージ装置であって、
前記ＨＵＢは、前記上位装置のデータ転送を処理する前記マイクロプロセッサ以外のマイクロプロセッサへの転送処理を行うためのコピー元アドレスおよびコピー先アドレスを管理し、転送処理を行うコピー制御回路を有することを特徴とするストレージ装置。
【請求項１０】
上位装置との間でデータ転送を制御する複数のホストインタフェース制御回路と、
物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、
前記データを一時的に記憶するキャッシュメモリと、
前記ホストインタフェース制御回路、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、
前記ディスクインタフェース制御回路は、２つ以上のマイクロプロセッサを有し、
前記マイクロプロセッサにソフトエラーが発生した際、前記ソフトエラーが発生していないマイクロプロセッサに前記物理記憶デバイスとのデータ転送処理を引き継ぎ、前記ソフトエラーが発生したマイクロプロセッサに対するリセット処理を行うことを特徴とするストレージ装置。
【請求項１１】
請求項１０記載のストレージ装置であって、
前記ディスクインタフェース制御回路における、ソフトエラーが発生したマイクロプロセッサに対するリセット処理は、前記マイクロプロセッサに供給する電源を遮断することにより実施することを特徴とするストレージ装置。
【請求項１２】
請求項１０記載のストレージ装置であって、
前記ディスクインタフェース制御回路による、ソフトエラーが発生したマイクロプロセッサに対するリセット処理は、前記マイクロプロセッサ内の１次キャッシュおよび２次キャッシュを初期化することにより実施することを特徴とするストレージ装置。
【請求項１３】
請求項１０記載のストレージ装置であって、
前記ディスクインタフェース制御回路は、前記マイクロプロセッサによりソフトエラーが検出されない場合であっても、一定時間経過後に、前記マイクロプロセッサによるデータ転送処理を他のマイクロプロセッサに引き継ぎ、リセット処理を行うことを特徴とするストレージ装置。
【請求項１４】
請求項１３記載のストレージ装置であって、
前記ディスクインタフェース制御回路は、前記物理記憶デバイスへのＩ／Ｏ処理をカウントし、前記Ｉ／Ｏ処理の少ない時間を検出し、前記リセット処理を、前記Ｉ／Ｏ処理の少ない時間に行うことを特徴とするストレージ装置。
【請求項１５】
請求項１０記載のストレージ装置であって、
前記ディスクインタフェース制御回路は、前記マイクロプロセッサと前記物理記憶デバイスとの間に設けられたＨＵＢを有し、
前記ＨＵＢは、前記物理記憶デバイスへのコマンドデータを、前記物理記憶デバイスのデータ転送を処理する前記マイクロプロセッサ以外のマイクロプロセッサにも転送することを特徴とするストレージ装置。
【請求項１６】
上位装置との間でデータ転送を制御する複数のネットワーク接続ストレージと、
物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、
前記データを一時的に記憶するキャッシュメモリと、
前記ネットワーク接続ストレージ、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、
前記ネットワーク接続ストレージは、２つ以上のサーバブロックを有し、
前記サーバブロック内のマイクロプロセッサにソフトエラーが発生した際、前記ソフトエラーが発生していないサーバブロックに前記上位装置とのデータ転送処理を引き継ぎ、前記ソフトエラーが発生したサーバブロック内のマイクロプロセッサに対するリセット処理を行うことを特徴とするストレージ装置。
【請求項１７】
請求項１６記載のストレージ装置であって、
前記ネットワーク接続ストレージによる、ソフトエラーが発生したマイクロプロセッサに対するリセット処理は、前記マイクロプロセッサに供給する電源を遮断することにより実施することを特徴とするストレージ装置。
【請求項１８】
請求項１６記載のストレージ装置であって、
前記ネットワーク接続ストレージによる、ソフトエラーが発生したマイクロプロセッサに対するリセット処理は、前記マイクロプロセッサ内の１次キャッシュおよび２次キャッシュを初期化することにより実施することを特徴とするストレージ装置。
【請求項１９】
請求項１６記載のストレージ装置であって、
前記ネットワーク接続ストレージは、前記サーバブロック内の前記マイクロプロセッサによりソフトエラーが検出されない場合であっても、一定時間経過後に、前記サーバブロックによるデータ転送処理を他のサーバブロックに引き継ぎ、リセット処理を行うことを特徴とするストレージ装置。
【請求項２０】
請求項１９記載のストレージ装置であって、
前記ネットワーク接続ストレージは、前記上位装置からのＩ／Ｏ処理をカウントし、前記Ｉ／Ｏ処理の少ない時間を検出し、前記リセット処理を、前記Ｉ／Ｏ処理の少ない時間に行うことを特徴とするストレージ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレージ装置に関し、特に、α線、中性子、電磁波などの外乱によるマイクロプロセッサ（ＣＰＵ）内部の記憶素子のソフトエラー発生時の処理に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、サーバなどのホストに対して記録領域を提供するストレージ装置では、ホストとの間でデータ転送を制御するホストインタフェース制御部は、１つのマイクロプロセッサにより制御が行われるようになっていた（例えば、特許文献１参照）。
【特許文献１】特開２００３−５８３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年のＬＳＩの微細化により、α線、中性子、電磁波などの外乱の影響でホストインタフェース制御部のマイクロプロセッサに内蔵された１次キャッシュや汎用レジスタに発生するソフトエラーの発生率が高くなってきている。
【０００４】
マイクロプロセッサ内でソフトエラーが発生すると、マイクロプロセッサからの制御ができず、ホストインタフェース制御部が動作不能となる。そして、ホスト側では、Ｉ／Ｏアクセスのタイムオーバーとなり、ソフトエラーが発生したホストインタフェース制御部の障害と認識して、パスを閉塞し、パスの切り替えを実施してしまう。
【０００５】
しかし、ソフトエラーだけが発生しただけであれば、ホストインタフェース制御部をリセットし再起動することにより、正常の状態に戻ることになるが、従来のストレージ装置では、一旦、ソフトエラーが発生して、ホストによりパスが閉塞されてしまうと、保守員による交換作業対象となり、ホストインタフェース制御部の再起動による対応で済む場合であっても、保守員による作業が必要であった。
【０００６】
そこで、本発明の目的は、マイクロプロセッサ内にソフトエラーが発生しても、ホストに対して故障と認識させずに処理を継続することのできるストレージ装置を提供することにある。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明によるストレージ装置は、上位装置との間でデータ転送を制御する複数のホストインタフェース制御回路と、物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、データを一時的に記憶するキャッシュメモリと、ホストインタフェース制御回路、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、ホストインタフェース制御回路は、２つ以上のマイクロプロセッサを有し、マイクロプロセッサにソフトエラーが発生した際、ソフトエラーが発生していないマイクロプロセッサに上位装置とのデータ転送処理を引き継ぎ、ソフトエラーが発生したマイクロプロセッサに対するリセット処理を行うものである。
【０００９】
また、本発明によるストレージ装置は、上位装置との間でデータ転送を制御する複数のホストインタフェース制御回路と、物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、データを一時的に記憶するキャッシュメモリと、ホストインタフェース制御回路、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、ディスクインタフェース制御回路は、２つ以上のマイクロプロセッサを有し、マイクロプロセッサにソフトエラーが発生した際、ソフトエラーが発生していないマイクロプロセッサに物理記憶デバイスとのデータ転送処理を引き継ぎ、ソフトエラーが発生したマイクロプロセッサに対するリセット処理を行うものである。
【００１０】
また、本発明によるストレージ装置は、上位装置との間でデータ転送を制御する複数のネットワーク接続ストレージと、物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、データを一時的に記憶するキャッシュメモリと、ネットワーク接続ストレージ、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、ネットワーク接続ストレージは、２つ以上のサーバブロックを有し、サーバブロック内のマイクロプロセッサにソフトエラーが発生した際、ソフトエラーが発生していないサーバブロックに上位装置とのデータ転送処理を引き継ぎ、ソフトエラーが発生したサーバブロック内のマイクロプロセッサに対するリセット処理を行うものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
本発明によれば、マイクロプロセッサ内にソフトエラーが発生しても、ホストに対して故障と認識させずに処理を継続することのできるストレージ装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
＜ストレージ装置の構成＞
図１により、本発明の実施の形態１に係るストレージ装置の構成について説明する。図１は本発明の実施の形態１に係るストレージ装置の構成を示す構成図である。
【００１５】
図において、ストレージ装置１０は、ホストインタフェース制御回路（ＣＨＡ）１００、ディスクインタフェース制御回路（ＤＫＡ）２００、ハードディスク（ＨＤＤ）などの物理記憶デバイス３００、キャッシュメモリ基板４００、スイッチ基板５００、ＬＡＮスイッチ６００、サービスプロセッサ（ＳＶＰ）７００から構成されている。
【００１６】
ホストインタフェース制御回路１００は、インタフェースブロック１１０、ＣＰＵブロック１２０、ＤＣ−ＤＣ電源１３０、ＤＣ−ＤＣ電源１３０を制御するＣＰＵ１４０から構成され、サーバなどのホスト（上位装置）８００との間でデータ転送を制御する。
【００１７】
インタフェースブロック１１０は、インタフェース制御ＬＳＩ１１１、ＨＵＢ１１２から構成されている。
【００１８】
ＨＵＢ１１２は、インタフェース制御ＬＳＩ１１１およびＣＰＵブロック１２０と接続するインタフェースであるＰＣＩ−Ｅｘｐｒｅｓｓ１１５と、スイッチ基板５００と接続するインタフェース１１６と、ＰＣＩ−Ｅｘｐｒｅｓｓ１１５とインタフェース１１６との間のデータ転送を制御するコピー機能を有するスイッチ１１７から構成されている。
【００１９】
ＣＰＵブロック１２０は、ＣＰＵ（マイクロプロセッサ）１２１、ローカルメモリ１２２、フラッシュメモリ１２３から構成されている。
【００２０】
ＣＰＵ１２１は、インタフェースブロック１１０と接続するインタフェースであるＰＣＩ−Ｅｘｐｒｅｓｓ１２１０、ＣＰＵコア１２１１、１次キャッシュメモリ１２１２、２次キャッシュメモリ１２１３、ローカルメモリ１２２を制御するメモリコントローラ１２１４、フラッシュメモリ１２３を制御するローカルバスコントローラ１２１５、ＬＡＮスイッチ６００と接続するＬＡＮコントローラ１２１６から構成されている。
【００２１】
なお、ＨＵＢ１１２およびＣＰＵ１２１内で使用されているＰＣＩ−Ｅｘｐｒｅｓｓ１１５およびＰＣＩ−Ｅｘｐｒｅｓｓ１２１０のインタフェースは、ＰＣＩ−Ｘのインタフェースやその他のインタフェースを用いることも可能である。
【００２２】
ＤＣ−ＤＣ電源１３０は、各ＨＵＢ１１２や各ＣＰＵブロック１２０から制御されるＣＰＵ１４０により制御され、インタフェースブロック１１０とＣＰＵブロック１２０のそれぞれに設けられ、各ＣＰＵブロック１２０への電源の供給を別々に制御することができる。
【００２３】
ディスクインタフェース制御回路２００は、物理記憶デバイス３００との間でデータ転送を制御する。
【００２４】
キャッシュメモリ基板４００は、ホストインタフェース制御回路１００およびディスクインタフェース制御回路２００により制御されるデータを一時的に記憶する。
【００２５】
スイッチ基板５００は、ホストインタフェース制御回路１００、ディスクインタフェース制御回路２００、キャッシュメモリ基板４００を相互に接続し、データ転送を制御する。
【００２６】
ＬＡＮスイッチ６００は、ホストインタフェース制御回路１００およびディスクインタフェース制御回路２００とサービスプロセッサ７００とを接続する。
【００２７】
サービスプロセッサ７００は、ストレージ装置１０内の情報を表示したり、各種操作や設定の情報を入力する。
【００２８】
本実施の形態では、１つのホストインタフェース制御回路１００内に、ＣＰＵ１２１を２つ以上備えて、各ＨＵＢ１１２により、各ＣＰＵ１２１へのデータ転送を制御し、どのＣＰＵ１２１によってもインタフェース制御ＬＳＩ１１１などのインタフェース制御ができるようにしている。
【００２９】
また、ソフトエラー発生時には、サービスプロセッサ７００に、例えば、ソフトエラーは発生した旨のワーニングの画面を表示し、また、１日あたりのソフトエラーが多い場合には、ハード障害の疑いがあるため、ハードエラーを表示し、該当ＣＰＵを停止する。
【００３０】
＜ソフトエラーの発生＞
次に、図２および図３により、本発明の実施の形態１に係るストレージ装置のホストインタフェース制御回路１００に発生するソフトエラーについて説明する。図２は本発明の実施の形態１に係るストレージ装置のホストインタフェース制御回路に発生するソフトエラーの発生箇所を説明するための説明図、図３は本発明の実施の形態１に係るストレージ装置のホストインタフェース制御回路内の記憶素子に発生するソフトエラーを説明するための説明図である。
【００３１】
図２に示すように、ホストインタフェース制御回路１００の各部のデータは保護されている。
【００３２】
インタフェース制御ＬＳＩ１１１は、記憶データのエラー時のホスト８００への再送要求またはデータのＥＣＣによりデータが保護されている。
【００３３】
ＨＵＢ１１２とＣＰＵ１２１内のローカルメモリ１２２および２次キャッシュメモリ１２１３は、データのＥＣＣによりデータが保護されている。
【００３４】
しかし、ＣＰＵ１２１内の１次キャッシュメモリ１２１２やその他の汎用レジスタなどでは高速化のためにＥＣＣによるデータ保護は行われず、パリティチェックのみでデータが保護されている。したがって、１次キャッシュメモリ１２１２やその他の汎用レジスタに、α線、中性子、電磁波などの外乱により、図３に示すようなデータが反転するソフトエラーが発生すると、ＥＣＣによるデータの保護がされていないため、パリティチェックのデータエラーのみが検出される。
【００３５】
この状態では、ソフトエラーが発生したＣＰＵブロック１２０による制御ができず、そのＣＰＵブロック１２０ではインタフェース制御が行われない状態となり、ＣＰＵブロック１２０をリセットし再起動して復旧させる必要がある。
【００３６】
＜比較例＞
次に、図４により、本発明の実施の形態１に係るストレージ装置の比較例として、ソフトエラー発生時にホストがパスを閉塞する場合について説明する。図４は本発明の実施の形態１に係るストレージ装置の比較例を説明するための説明図である。
【００３７】
図４に示す例では、ホストインタフェース制御回路１００内には、２つのＣＰＵ１２１が備えられているが、それぞれ、別々のインタフェースＬＳＩ１１１およびＨＵＢ１１２を制御するようになっている。
【００３８】
まず、ソフトエラーが発生した際の動作としては、図４に示すホストインタフェース制御回路１００において、例えば、ＣＰＵ１２１内の１次キャッシュメモリ１２１２にα線、中性子、電磁波などの外乱により、ソフトエラーが発生すると、１次キャッシュメモリの不良でエラー処理へ遷移する（Ｓ１００）。
【００３９】
そして、ＣＰＵ１２１がエラー処理に遷移しているため、ＣＰＵ１２１からの制御がなく、インタフェースＬＳＩ１１１およびＨＵＢ１１２は動作不能となる（Ｓ１０１）。
【００４０】
このため、ホスト８００では、Ｉ／Ｏアクセスが不能となり、タイムオーバーでそのパスを閉塞して、パスの切替を実施する（Ｓ１０２）。
【００４１】
この比較例のように、ホスト８００がパスを閉塞してしまう場合では、その後、閉塞されたホストインタフェース制御回路１００は、保守員による交換作業対象となり、保守員による作業により、ホストインタフェース制御回路１００の復旧が行われる。
【００４２】
図４に示す比較例に対して、本実施の形態では、ホストインタフェース制御回路１００内のＣＰＵ１２１にソフトエラーが発生しても、他のＣＰＵ１２１により処理が行われ、ホスト８００側ではタイムオーバーとはならずに、通常の処理が行われる。
【００４３】
そして、他のＣＰＵ１２１により処理が行われている時に、ソフトエラーが発生したＣＰＵ１２１のリセット処理が行われ、ソフトエラーが発生したＣＰＵ１２１が復旧した後に、ＣＰＵ１２１での処理を元の処理状態に戻し、ホストインタフェース制御回路１００として通常動作が行われる。
【００４４】
また、本実施の形態では、例えば、ＣＰＵ１２１の１次キャッシュメモリ１２１２にソフトエラーが発生しても、ソフトエラーが発生した箇所にアクセスが無い場合には、その箇所のデータがアクセスされるまでソフトエラーが確認できない場合があるため、複数のＣＰＵ１２１への電源をそれぞれ別々のＤＣ−ＤＣ電源１３０により供給し、各ＣＰＵ１２１の
の電源を独立して制御できるようにしている。
【００４５】
これにより、定期的にＣＰＵ１２１の処理を他のＣＰＵ１２１への処理に移行させ、ＤＣ−ＤＣ電源１３０を制御し、ＣＰＵ１２１を初期化することができるようにしている。
【００４６】
＜ストレージ装置のＣＰＵ電源遮断の動作＞
次に、図５〜図８により、本発明の実施の形態１に係るストレージ装置のＣＰＵ電源遮断の動作について説明する。図５は本発明の実施の形態１に係るストレージ装置のＣＰＵ電源遮断の動作を説明するための説明図、図６は本発明の実施の形態１に係るストレージ装置のサービスプロセッサの処理を示すフローチャート、図７は本発明の実施の形態１に係るストレージ装置のＣＰＵの停止時の初期制御処理を示すフローチャート、図８は本発明の実施の形態１に係るストレージ装置のＣＰＵの起動時の初期制御処理を示すフローチャートである。
【００４７】
図５に示す例では、ホストインタフェース制御回路１００内に、ＣＰＵ１２１を３つ設け、１つのＣＰＵ１２１にソフトエラーが発生して、他のＣＰＵ１２１に処理を移行させている間に、その処理を移行したＣＰＵ１２１にもソフトエラーが発生しても、さらに他のＣＰＵ１２１に処理を移行させ、処理を継続できるようにしている。
【００４８】
そのため、ＣＰＵ１２１およびＨＵＢ１１２は、それぞれＰＣＩ−Ｅｘｐｒｅｓｓのインタフェースを３つ備え、ＣＰＵ１２１およびＨＵＢ１１２のそれぞれの間でデータ転送制御を行えるようになっている。
【００４９】
また、ＤＣ−ＤＣ電源１３０も３つのＣＰＵブロック１２０のそれぞれに電源を独立して供給できるように、ＣＰＵブロック１２０のそれぞれに設けられている。
【００５０】
まず、ホスト８００からのＩ／Ｏ処理などで未使用な１次キャッシュメモリ１２１２に記憶したデータや命令でソフトエラーが発生した場合に、ＤＣ−ＤＣ電源１３０により電源断の初期化により、通常動作期間でのソフトエラーによる処理停止の影響をなくすホットリセットの処理としては、図６に示すように、サービスプロセッサ７００の処理により、電源をＯＦＦするＣＰＵブロック１２０のＣＰＵ１２１が制御しているインタフェース制御ＬＳＩ１１１を、他のＣＰＵブロック１２０のＣＰＵ１２１による制御に切り替える切り替え指示を実行する（Ｓ１１０）。
【００５１】
そして、電源ＯＦＦするＣＰＵ１２１への停止指示を実行し（Ｓ１１１）、電源ＯＦＦするＤＣ−ＤＣ電源１３０用のＣＰＵ１４０への電源遮断指示を実行する（Ｓ１１２）。
【００５２】
そして、電源ＯＦＦしたＣＰＵ１２１への電源起動指示を実行し（Ｓ１１３）、インタフェース制御ＬＳＩ１１１の制御ＣＰＵ１２１を戻す指示を実行する（Ｓ１１４）。
【００５３】
以上の処理により、ホスト８００に対する処理は、電源ＯＦＦするＣＰＵ１２１以外のＣＰＵ１２１により処理され、ホスト８００からのＩ／Ｏのアクセスが停止することなく、ＣＰＵ１２１の初期化が行われ、ホスト８００からのＩ／Ｏ処理などで未使用な１次キャッシュメモリ１２１２にソフトエラーが発生していても、初期化により正常な状態となる。
【００５４】
また、サービスプロセッサ７００からの指示によるＣＰＵ１２１の動作は、停止時は図７に示すように、停止指示を受信し（Ｓ１２０）、実行Ｉ／Ｏの完了を待ち（Ｓ１２１）、データ退避などの停止処理を行う（Ｓ１２２）。
【００５５】
そして、サービスプロセッサ７００に対して停止報告を行い（Ｓ１２３）、アイドル状態となる（Ｓ１２４）。
【００５６】
また、起動時は、図８に示すように、リセットを解除し（Ｓ１３０）、ＣＰＵブロックの診断テストを行い（Ｓ１３１）、フラッシュメモリ１２３内の圧縮プログラムを解凍し、ローカルメモリ１２２に展開する（Ｓ１３２）。
【００５７】
そして、ＯＳを立ち上げ（Ｓ１３３）、ＲＡＩＤアプリケーションソフトを起動し、通常動作の状態となる（Ｓ１３４）。
【００５８】
この起動時の動作により、通常動作時に行うことのできないＣＰＵ１２１のテストも行うことができ、ソフトエラーによる影響もなくすことができる。
【００５９】
＜ＣＰＵ電源遮断の実施時期の決定＞
次に、図９〜図１１により、本発明の実施の形態１に係るストレージ装置のＣＰＵ電源遮断の実施時期の決定動作について説明する。図９は本発明の実施の形態１に係るストレージ装置のＩ／Ｏ処理をカウントする処理を示すフローチャート、図１０は本発明の実施の形態１に係るストレージ装置の所定時間内のＩ／Ｏ処理数を取得する処理を示すフローチャート、図１１は本発明の実施の形態１に係るストレージ装置のＣＰＵ電源遮断の実施時期を決定する処理を示すフローチャートである。
【００６０】
まず、ＣＰＵ１２１での処理では、図９に示すように、Ｉ／Ｏ処理要求があると（Ｓ１４０）、Ｉ／Ｏ処理を実施し（Ｓ１４１）、Ｉ／Ｏ処理カウント値をローカルメモリ１２２からリードする（Ｓ１４２）。
【００６１】
そして、Ｉ／Ｏ処理カウント値をインクリメントし（Ｓ１４３）、Ｉ／Ｏ処理カウント値をローカルメモリ１２２へライトし（Ｓ１４４）、Ｉ／Ｏ処理を終了する（Ｓ１４５）。
【００６２】
また、図１０に示すように、規定時間を経過すると（Ｓ１５０）、Ｉ／Ｏ処理カウント値をローカルメモリ１２２からリードし（Ｓ１５１）、サービスプロセッサ７００へＩ／Ｏ処理カウント値を送信する（Ｓ１５２）。
【００６３】
そして、Ｉ／Ｏ処理カウント値をクリアし（Ｓ１５３）、Ｉ／Ｏ処理カウント値をローカルメモリ１２２にライトする（Ｓ１５４）。
【００６４】
以上の処理により、サービスプロセッサ７００に規定時間毎のＩ／Ｏ処理カウント値が送信される。
【００６５】
また、サービスプロセッサ７００での処理では、図１１に示すように、ＣＰＵ１２１から受信したＩ／Ｏ処理カウント値を曜日、時間毎に記憶し（Ｓ１６０）、週の最初に、先週のＩ／Ｏ処理カウント値の少ない時間を検出し、電源ＯＦＦの時間を決定する（Ｓ１６１）。
【００６６】
そして、Ｉ／Ｏ処理カウンタの情報をクリアし（Ｓ１６２）、電源ＯＦＦ時間に、図６に示す電源ＯＦＦの処理を実施する（Ｓ１６３）。
【００６７】
以上の処理により、ＣＰＵ１２１の電源を遮断して、初期化する際に、Ｉ／Ｏアクセスの少ない時間に処理が実施され、ＣＰＵ１２１の電源遮断時のＩ／Ｏ処理能力の低下によるホストへの影響を小さくすることが可能である。
【００６８】
＜コールドリセットの動作＞
次に、図１２〜図１４により、本発明の実施の形態１に係るストレージ装置のＣＰＵ内の一部だけをリセットするコールドリセットの動作について説明する。図１２は本発明の実施の形態１に係るストレージ装置のコールドリセットの処理を示すフローチャート、図１３は本発明の実施の形態１に係るストレージ装置の１次キャッシュメモリテストの処理を示すフローチャート、図１４は本発明の実施の形態１に係るストレージ装置のコールドリセット時にリセットされる箇所を説明するための説明図である。
【００６９】
なお、以下の説明において、各メモリに対するリセット処理はメモリを初期化するものである。
【００７０】
本実施の形態では、図６に示すように、ＣＰＵ１２１の電源を遮断して、ホットリセットによりＣＰＵ１２１の初期化をする場合は、ＣＰＵ１２１内のすべての回路がリセットされ、フラッシュメモリ１２３内に格納された圧縮プログラムをローカルメモリ１２２に解凍する処理のため、時間がかかる。
【００７１】
そこで、ＣＰＵブロック１２０全体の電源を遮断して、全体をリセットするのではなく、電源は遮断せずに、フラッシュメモリ１２３やローカルメモリ１２２以外の部分のみをリセットするコールドリセットも行うことができる。
【００７２】
まず、ＣＰＵ１２１でのコールドリセットの処理は、図１２に示すように、サービスプロセッサ７００などからのコールドリセット指示を受信すると（Ｓ１７０）、実行中の処理を完了し（Ｓ１７１）、他のＣＰＵ１２１へインタフェース制御ＬＳＩ１１１を引き継ぐ（Ｓ１７２）。
【００７３】
そして、ＯＳ上でリセット処理を実行し（Ｓ１７３）、ＣＰＵ診断プログラムを実行し（Ｓ１７４）、１次キャッシュメモリ１２１２のテストを行い、ＯＳを起動して、通常処理状態に移行する（Ｓ１７５）。
【００７４】
また、Ｓ１７４でのＣＰＵ診断プログラムの動作は、図１３に示すように、ＣＰＵ診断プログラムが実行され、１次キャッシュメモリのテストを受信すると（Ｓ１８０）、Ｉ／Ｏ処理を完了し（Ｓ１８１）、他のＣＰＵ１２１へインタフェース制御ＬＳＩ１１１を引き継ぐ（Ｓ１８２）。
【００７５】
そして、１次キャッシュメモリ１２１２のリードテストを行い（Ｓ１８３）、パリティエラーが有るか否かを判断する（Ｓ１８４）。
【００７６】
Ｓ１８４でパリティエラーが無いと判断されれば、１次キャッシュメモリ１２１２のデータを退避させ（Ｓ１８５）、１次キャッシュメモリ１２１２のメモリテストを実施して、テスト実施後、退避させた１次キャッシュメモリ１２１２のデータを戻し（Ｓ１８６）、インタフェース制御ＬＳＩ１１１の制御を戻す（Ｓ１８７）。
【００７７】
また、Ｓ１８４でパリティエラーが有ると判断されれば、図１４に示すように、ＰＣＩ−Ｅｘｐｒｅｓｓ１２１０のインタフェース、ＣＰＵコア１２１１、１次キャッシュメモリ１２１２、２次キャッシュメモリ１２１３、ＬＡＮコントローラ１２１６のリセットを行うコールドリセット処理を実行し、コールドリセット処理により、ＣＰＵ１２１の初期化を行う（Ｓ１８５）。
【００７８】
以上の処理により、ＣＰＵ１２１の電源を遮断しないで、コールドリセット処理のみでＣＰＵ１２１を再起動させ、ＣＰＵ１２１の初期化を行うため、ＣＰＵ１２１の初期化時のＩ／Ｏ処理能力の低下によるホストへの影響を小さくすることが可能である。
【００７９】
＜ソフトエラー発生時のＣＰＵの引き継ぎ処理＞
次に、図１５〜図１７により、本発明の実施の形態１に係るストレージ装置のソフトエラー発生時のＣＰＵの引き継ぎ処理について説明する。図１５は本発明の実施の形態１に係るストレージ装置のソフトエラー発生時のＣＰＵの引き継ぎ処理を説明するための説明図、図１６は本発明の実施の形態１に係るストレージ装置のソフトエラーが発生したＣＰＵの処理を示すフローチャート、図１７は本発明の実施の形態１に係るストレージ装置のソフトエラーが発生したＣＰＵ以外の他のＣＰＵの処理を示すフローチャートである。
【００８０】
図１５に示すように、本実施の形態では、インタフェース制御ＬＳＩ１１１からのホスト８００の情報を、ＨＵＢ１１２により分配し、インタフェース制御ＬＳＩ１１１を制御しているＣＰＵ１２１内のローカルメモリ１２２だけではなく、他のＣＰＵ１２１内のローカルメモリ１２２にも記憶している。また、各ＣＰＵ１２１は、１次キャッシュメモリ１２１２にエラーは発生したことを示すエラーフラグをＨＵＢ１１２内に格納し、ＨＵＢ１１２内のエラーフラグは他のＣＰＵ１２１から参照してエラーフラグの内容をチェックできるようになっている。
【００８１】
まず、ソフトエラーが発生したＣＰＵ１２１での処理は、図１６に示すように、ソフトエラーにより１次キャッシュパリティエラー例外ベクタ分岐が実行され（Ｓ１９０）、ＨＵＢ１１２内にエラーフラグを設定する（Ｓ１９１）。
【００８２】
そして、リセットして再起動するリブート処理が行われて（Ｓ１９２）、その後エラーフラグをクリアする（Ｓ１９３）。
【００８３】
また、ソフトエラーが発生していない他のＣＰＵ１２１での処理は、図１７に示すように、Ｉ／Ｏ処理が終了すると（Ｓ２００）、他のＣＰＵ１２１が制御しているＨＵＢ１１２内のエラーフラグをチェックする（Ｓ２０１）。
【００８４】
Ｓ２０１でのチェックの結果、エラーフラグがクリアでなければ、ローカルメモリ１２２の情報より、停止Ｉ／Ｏ処理の再起動を行う（Ｓ２０２）。
【００８５】
そして、複数インタフェース制御ＬＳＩ１１１の制御を行い（Ｓ２０３）、そのＩ／Ｏ処理が終了すると（Ｓ２０４）、再度、他のＣＰＵ１２１が制御しているＨＵＢ１１２内のエラーフラグをチェックする（Ｓ２０５）。
【００８６】
Ｓ２０５でのチェックの結果、エラーフラグがクリアでなければ、Ｓ２０３に戻り、Ｓ２０５でのチェックの結果、エラーフラグがクリアになっていれば、インタフェース制御ＬＳＩ１１１の制御の移管処理を行い（Ｓ２０６）、担当インタフェース制御ＬＳＩ１１１の制御を行い（Ｓ２０７）、Ｓ２００に戻る。
【００８７】
また、Ｓ２０１でのチェックの結果、エラーフラグがクリアになっていれば、担当インタフェース制御ＬＳＩ１１１の制御を行い（Ｓ２０７）、Ｓ２００に戻る。
【００８８】
この処理により、インタフェース制御ＬＳＩ１１１からのホスト８００の情報は、インタフェース制御ＬＳＩ１１１を制御しているＣＰＵ１２１以外の他のＣＰＵ１２１のローカルメモリ１２２にも格納され、ソフトエラー発生時には、他のＣＰＵ１２１のローカルメモリ１２２に格納されたホストの情報により処理が行われるため、短時間で回復することが可能である。
【００８９】
＜Ｉ／Ｏコマンドの複製＞
次に、図１８および図１９により、本発明の実施の形態１に係るストレージ装置の他のＣＰＵへのＩ／Ｏコマンドの複製について説明する。図１８は本発明の実施の形態１に係るストレージ装置の他のＣＰＵへのＩ／Ｏコマンドの複製を説明するための説明図、図１９は本発明の実施の形態１に係るストレージ装置の複写制御回路の一例を示す図である。
【００９０】
図１８に示すように、ＨＵＢ１１２内のコピー機能を有するスイッチ１１７などの複写制御回路により、アドレスで必要な情報は判断して、ホスト８００からのＩ／Ｏコマンドを複数のＣＰＵ１２１のローカルメモリ１２２へ複製を作成する。
【００９１】
この複製の作成は、マルチキャストが可能なインタフェースプロトコルの場合は、ホスト８００またはスイッチ基板５００を介してキャッシュメモリ基板４００の共有情報などのマルチキャストのデータ転送で複製を作成する。
【００９２】
また、マルチキャストが可能でないプロトコルでは、図１９に示すような、ＨＵＢ１１２内で各ＬＳＩ間のデータ転送をＤＭＡなどの機能を持ったデータ転送スイッチ回路１１８にコピーのためのコピーＤＭＡ制御回路１１９を設け、コピーアドレス（コピー元アドレス）とコピー先アドレスを管理してＩ／Ｏコマンドの複製を行う。
【００９３】
＜コマンド複製時のデータ＞
次に、図２０および図２１により、本発明の実施の形態１に係るストレージ装置のコマンド複製時のデータについて説明する。図２０は本発明の実施の形態１に係るストレージ装置の制御が継続できるように情報を複製した場合の動作を示すフローチャート、図２１は本発明の実施の形態１に係るストレージ装置のリトライのための情報も複製した場合の動作を示すフローチャートである。
【００９４】
まず、制御が継続できるように情報を複製した場合の動作は、図２０に示すように、ローカルメモリ１２２内の複製情報より、ソフトエラー発生時点に実施した処理内容を確認し（Ｓ２１０）、継続処理可能か否かを判断する（Ｓ２１１）。
【００９５】
そして、Ｓ２１１で継続処理可能であると判断されれば、Ｉ／Ｏ処理の継続処理を実施する（Ｓ２１２）。
【００９６】
また、Ｓ２１１で継続処理可能でないと判断されると、ホスト８００にリトライ要求を発行し（Ｓ２１３）、リトライ要求により入手したコマンドで再処理を実行する（Ｓ２１４）。
【００９７】
また、コマンドコード、コマンドタグ、コマンドＩＤなどのリトライのための情報のみを複製した場合の動作は、図２１に示すように、Ｉ／Ｏ処理実行中か否かを判断し（Ｓ２２０）、Ｓ２２０でＩ／Ｏ処理実行中でなければ、終了し、Ｓ２２０でＩ／Ｏ処理実行中であれば、ホスト８００にリトライ要求を発行し（Ｓ２２１）、リトライ要求により入手したコマンドで再処理を実行する（Ｓ２２２）。
【００９８】
この処理により、Ｉ／Ｏコマンドを全て複製して、継続処理するようにしてもいいし、複製する情報を少なくするために、リトライをすることのできる情報のみを複製して、ソフトエラー時の他のＣＰＵ１２１での処理時には、ローカルメモリ１２２に格納されたコマンドコード、コマンドタグ、コマンドＩＤなどのリトライのための情報により、ホスト８００に対してリトライ要求を発行することにより、コマンドを入手でき、処理を継続することが可能となる。
【００９９】
＜緊急デステージ時の動作＞
次に、図２２により、本発明の実施の形態１に係るストレージ装置の緊急デステージ時の動作について説明する。図２２は本発明の実施の形態１に係るストレージ装置の緊急デステージ時の動作を説明するための説明図である。
【０１００】
本実施の形態では、ストレージ装置１０が緊急デステージの処理を行っている際には、緊急デステージのデステージ情報をＤＣ−ＤＣ電源１３０を管理するＣＰＵ１４０にその情報を入力し、図６に示したような電源遮断によりＣＰＵ１２１を初期化する動作が実行された場合でも、ＣＰＵ１４０の制御によりＤＣ−ＤＣ電源１３０からＣＰＵ１２１への電源を遮断しないようにしている。
【０１０１】
これにより、緊急デステージ動作中にＣＰＵ１２１の初期化動作が始まってしまい、緊急デステージの動作ＣＰＵが不足してしまうのを防いでいる。
【０１０２】
（実施の形態２）
実施の形態１ではホストインタフェース制御回路１００内のソフトエラー時の動作について説明したが、ディスクインタフェース制御回路２００も同様な処理を行うことができる。図２３および図２４により、本発明の実施の形態２に係るストレージ装置のソフトエラー発生時の動作について説明する。図２３は本発明の実施の形態２に係るストレージ装置のディスクインタフェース制御回路の構成を示す構成図、図２４は本発明の実施の形態２に係るストレージ装置のソフトエラー発生時の動作を示すフローチャートである。
【０１０３】
本実施の形態では、図２３に示すように、ディスクインタフェース制御回路２００内の構成を、実施の形態１のホストインタフェース制御回路１００の構成と同様な構成にし、物理記憶デバイス３００とインタフェース制御ＬＳＩ１１１を接続し、ＨＵＢ１１２により、各ＣＰＵ１２１へのデータ転送を行えるような構成にしている。
【０１０４】
本実施の形態では、ディスクインタフェース制御回路２００では、実施の形態１でのコールドリセットの処理と緊急デステージ時の電源遮断をしない動作を行っている。
【０１０５】
コールドリセットの処理は、図２４に示すように、ソフトエラーを検出すると（Ｓ２３０）、キャッシュエラー例外処理が行われ（Ｓ２３１）、コールドリセット処理が実行される（Ｓ２３２）。そして、ＣＰＵ診断プログラムを実行し（Ｓ２３３）、ＯＳを起動し（Ｓ２３４）、ディスクアクセス処理を開始する（Ｓ２３５）。
【０１０６】
なお、ディスクインタフェース制御回路２００での処理では、タイムオーバーによる閉塞はないため、ソフトリセットを行っている間、動作を停止させても、影響は少ないため、図２４に示すような動作をする例で説明したが、実施の形態１と同様に、ＨＵＢ１１２によりコマンドなどのデータを複写し、ソフトエラーが発生していないＣＰＵ１２１により処理を継続させることも可能である。
【０１０７】
また、緊急デステージ時の動作についても、実施の形態１と同様に、各ＣＰＵブロック１２０へ電源を供給するＤＣ−ＤＣ電源１３０により、それぞれのＣＰＵブロック１２０の電源供給を独立して制御し、ＣＰＵブロック１２０内のＣＰＵ１２１の初期化を行うことになっていても、ＤＣ−ＤＣ電源１３０を制御し、ＣＰＵ１２１への電源を遮断しないようにしている。
【０１０８】
これにより、緊急デステージ動作中にＣＰＵ１２１の初期化動作が始まってしまい、緊急デステージの動作ＣＰＵが不足してしまうのを防いでいる。
【０１０９】
（実施の形態３）
＜Ｅ−ＮＡＳでのソフトエラー処理＞
本実施の形態は、実施の形態１において、ホストインタフェース制御回路１００の代わりに、Ｅ−ＮＡＳ（Ｅ−Ｎｅｔｗｏｒｋ  Ａｔｔａｃｈｅｄ  Ｓｔｏｒａｇｅ、ネットワーク接続ストレージ）を用いた構成において、Ｅ−ＮＡＳ内のソフトエラー発生時の処理を行うようにしたものである。
【０１１０】
図２５により、本発明の実施の形態３に係るストレージ装置のＥ−ＮＡＳの構成について説明する。図２５は本発明の実施の形態３に係るストレージ装置のＥ−ＮＡＳの構成を示す構成図である。
【０１１１】
図２５において、Ｅ−ＮＡＳ９００は、実施の形態１におけるホストインタフェース制御回路１００内のインタフェース制御ＬＳＩ１１１が、サーバブロック９１０として構成されている。
【０１１２】
サーバブロック９１０は、インタフェース制御ＬＳＩ９１１、ローカルメモリ９１２、ＣＰＵ９１３、ブリッジＬＳＩ９１４から構成され、サーバブロック９１０により、ホスト８００との間のデータ転送が制御されている。
【０１１３】
また、サーバブロック９１０間は、お互いにエラー情報をやり取りすることができ、お互いのエラー情報を確認できるようになっている。
【０１１４】
また、ホスト８００とサーバブロック９１０との間には、例えば、スイッチ９２０などが接続され、サーバブロック９１０内のＣＰＵ９１３にソフトエラーが発生しても、他のサーバブロック９１０による処理も行えるようになっている。
【０１１５】
本実施の形態では、サーバブロック９１０内のＣＰＵ９１３にソフトエラーは発生した場合には、サーバブロック９１０内を実施の形態１と同様にコールドリセット処理を行い、初期化を行う。
【０１１６】
また、その他のＨＵＢ１１２やＣＰＵブロック１２０内でのソフトエラーに対する動作は、実施の形態１のホストインタフェース制御回路１００内の動作と同様の処理が行われている。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態１に係るストレージ装置の構成を示す構成図である。
【図２】本発明の実施の形態１に係るストレージ装置のホストインタフェース制御回路に発生するソフトエラーの発生箇所を説明するための説明図である。
【図３】本発明の実施の形態１に係るストレージ装置のホストインタフェース制御回路内の記憶素子に発生するソフトエラーを説明するための説明図である。
【図４】本発明の実施の形態１に係るストレージ装置の比較例を説明するための説明図である。
【図５】本発明の実施の形態１に係るストレージ装置のＣＰＵ電源遮断の動作を説明するための説明図である。
【図６】本発明の実施の形態１に係るストレージ装置のサービスプロセッサの処理を示すフローチャートである。
【図７】本発明の実施の形態１に係るストレージ装置のＣＰＵの停止時の初期制御処理を示すフローチャートである。
【図８】本発明の実施の形態１に係るストレージ装置のＣＰＵの起動時の初期制御処理を示すフローチャートである。
【図９】本発明の実施の形態１に係るストレージ装置のＩ／Ｏ処理をカウントする処理を示すフローチャートである。
【図１０】本発明の実施の形態１に係るストレージ装置の所定時間内のＩ／Ｏ処理数を取得する処理を示すフローチャートである。
【図１１】本発明の実施の形態１に係るストレージ装置のＣＰＵ電源遮断の実施時期を決定する処理を示すフローチャートである。
【図１２】本発明の実施の形態１に係るストレージ装置のコールドリセットの処理を示すフローチャートである。
【図１３】本発明の実施の形態１に係るストレージ装置の１次キャッシュメモリテストの処理を示すフローチャートである。
【図１４】本発明の実施の形態１に係るストレージ装置のコールドリセット時にリセットされる箇所を説明するための説明図である。
【図１５】本発明の実施の形態１に係るストレージ装置のソフトエラー発生時のＣＰＵの引き継ぎ処理を説明するための説明図である。
【図１６】本発明の実施の形態１に係るストレージ装置のソフトエラーが発生したＣＰＵ１２１の処理を示すフローチャートである。
【図１７】本発明の実施の形態１に係るストレージ装置のソフトエラーが発生したＣＰＵ以外の他のＣＰＵの処理を示すフローチャートである。
【図１８】本発明の実施の形態１に係るストレージ装置の他のＣＰＵへのＩ／Ｏコマンドの複製を説明するための説明図である。
【図１９】本発明の実施の形態１に係るストレージ装置の複写制御回路の一例を示す図である。
【図２０】本発明の実施の形態１に係るストレージ装置の制御が継続できるように情報を複製した場合の動作を示すフローチャートである。
【図２１】本発明の実施の形態１に係るストレージ装置のリトライのための情報のも複製した場合の動作を示すフローチャートである。
【図２２】本発明の実施の形態１に係るストレージ装置の緊急デステージ時の動作を説明するための説明図である。
【図２３】本発明の実施の形態２に係るストレージ装置のディスクインタフェース制御回路の構成を示す構成図である。
【図２４】本発明の実施の形態２に係るストレージ装置のソフトエラー発生時の動作を示すフローチャートである。
【図２５】本発明の実施の形態３に係るストレージ装置のＥ−ＮＡＳの構成を示す構成図である。
【符号の説明】
【０１１９】
１０…ストレージ装置、１００…ホストインタフェース制御回路、１１０…インタフェースブロック、１１６…インタフェース、１１７…コピー機能を有するスイッチ、１１８…データ転送スイッチ回路、１１９…コピーＤＭＡ制御回路、１２０…ＣＰＵブロック、１２１…ＣＰＵ、１２２…ローカルメモリ、１２３…フラッシュメモリ、１３０…ＤＣ−ＤＣ電源、１４０…ＣＰＵ、２００…ディスクインタフェース制御回路、３００…物理記憶デバイス、４００…キャッシュメモリ基板、５００…スイッチ基板、６００…ＬＡＮスイッチ、７００…サービスプロセッサ、８００…ホスト、９１０…サーバブロック、９１２…ローカルメモリ、９２０…スイッチ、１２１１…ＣＰＵコア、１２１２…１次キャッシュメモリ、１２１３…２次キャッシュメモリ、１２１４…メモリコントローラ、１２１５…ローカルバスコントローラ、１２１６…ＬＡＮコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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