(57)【要約】【課題】適応等化器及び等化方法を提供する。【解決手段】フィルタリング回路、フィルタ制御回路、及び係数更新回路を備えることを特徴とする等化器である。フィルタリング回路は、複数のフィルタリング係数に基づいて、入力データ信号をフィルタリングして出力データ信号を出力する。複数のフィルタセルそれぞれは、フィルタリング制御信号のうち一つに応答してイネーブルまたはディセーブルされ、イネーブルされる時にフィルタリング係数のうち一つを保存する係数バッファを含む。フィルタ制御回路は、ビット選択信号に応答してフィルタリング係数の値を判断し、その判断結果によってフィルタリング制御信号を出力する。係数更新回路は、フィルタリング係数を発生させ、入力データ信号に応答してチャンネルを推定し、その推定結果によってフィルタリング係数の値を更新する。これにより、フィルタリングされた信号の歪曲及びチップサイズを減少させうる。【選択図】      図３
2006121680.tif 000002
【特許請求の範囲】
【請求項１】
複数個のフィルタリング係数に基づいて入力データ信号をフィルタリングして出力データ信号を出力するフィルタリング回路と、
ビット選択信号に応答して前記フィルタリング係数の値を判断し、その判断結果によってフィルタリング制御信号を出力するフィルタ制御回路と、
前記フィルタリング係数を発生し、前記入力データ信号に応答してチャンネルを推定し、その推定結果によって前記フィルタリング係数の値を更新する係数更新回路と、を備えることを特徴とする等化器。
【請求項２】
前記フィルタリング係数それぞれは、Ｉ＋１（Ｉは、整数）個のビットを含み、前記ビット選択信号は、第１ないし第Ｉ選択信号を含み、設定されたフィルタリング係数の臨界値によって前記第１ないし第Ｉ選択信号のうち何れか一つがイネーブルされることを特徴とする請求項１に記載の等化器。
【請求項３】
前記フィルタリング回路は、
制御信号のうち一つに応答してイネーブルまたはディセーブルされ、イネーブルされる時、前記フィルタリング係数のうち一つを保存する係数バッファを含む複数個のフィルタセルを備えることを特徴とする請求項１に記載の等化器。
【請求項４】
前記フィルタ制御回路は、複数の係数判断回路を含み、前記複数の係数判断回路それぞれは、前記複数のフィルタセルそれぞれの係数バッファに保存されたフィルタリング係数の値が、前記設定されたフィルタリング係数の臨界値より大きいか、または同じである時、前記フィルタリング制御信号のうち一つをイネーブルさせ、前記フィルタリング係数の値が前記設定されたフィルタリング係数の臨界値より小さい時、前記フィルタリング制御信号のうち一つをディセーブルさせることを特徴とする請求項３に記載の等化器。
【請求項５】
前記係数判断回路それぞれは、
前記フィルタリング係数の（Ｉ＋１）個のビットに応答して第１ないし第Ｉ論理信号をそれぞれ出力する第１ないし第Ｉ選択器と、
前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して第１ないし第Ｉ論理信号のうち一つを選択して、前記制御信号のうち一つとして出力するマルチプレクサと、をさらに備え、
前記第１選択器は、前記フィルタリング係数の最上位２ビットをＯＲ演算して第１論理信号を出力し、前記第Ｉ選択器は、前記フィルタリング係数の最下位ビットと第（Ｉ−１）論理信号とをＯＲ演算して第Ｉ論理信号を出力することを特徴とする請求項４に記載の等化器。
【請求項６】
前記第２ないし第Ｉ選択器は、第１入力端子を介して前記第１ないし第（Ｉ−１）論理信号をそれぞれ受信し、第２入力端子を介して前記最上位２ビットを除外した前記フィルタリング係数の残りのビットをそれぞれ受信することを特徴とする請求項５に記載の等化器。
【請求項７】
前記複数のフィルタセルそれぞれの係数バッファは、対応する前記フィルタリング制御信号がイネーブルされる時にイネーブルされ、対応する前記フィルタリング制御信号がディセーブルされる時にディセーブルされることを特徴とする請求項３に記載の等化器。
【請求項８】
前記フィルタ制御回路は、
複数の係数判断回路をさらに備え、前記複数の係数判断回路それぞれは、前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して、前記複数のフィルタセルそれぞれの係数バッファに保存されたフィルタリング係数のＩ＋１個のビットのうち一部または全体を論理演算し、その演算結果を前記フィルタリング制御信号のうち一つとして出力することを特徴とする請求項３に記載の等化器。
【請求項９】
前記フィルタリング係数の臨界値は、２Ｔ（Ｔ＝０，１，．．．Ｉ−１）の値を有する１ビットとして設定され、前記フィルタリング係数の臨界値が増加する時、前記複数の係数判断回路それぞれによって論理演算される前記フィルタリング係数のビット数が減少することを特徴とする請求項８に記載の等化器。
【請求項１０】
前記フィルタリング係数の臨界値が最大値に設定される時、前記第Ｉ選択信号のみイネーブルされ、前記複数の係数判断回路それぞれは、前記第Ｉ選択信号に応答して前記フィルタリング係数の最上位２ビットを論理演算し、その演算結果を前記制御信号のうち一つとして出力することを特徴とする請求項８に記載の等化器。
【請求項１１】
前記フィルタリング係数の臨界値が最小値に設定される時、前記第１選択信号のみイネーブルされ、前記複数の係数判断回路それぞれは、前記第１選択信号に応答して前記フィルタリング係数の全体ビットを論理演算し、その演算結果を前記フィルタリング制御信号のうち一つとして出力することを特徴とする請求項８に記載の等化器。
【請求項１２】
前記複数の係数判断回路によってそれぞれ行われる論理演算は、ＯＲ演算であることを特徴とする請求項８に記載の等化器。
【請求項１３】
複数のフィルタセルをそれぞれ含む複数のフィルタバンクを含み、前記複数のフィルタセルそれぞれは、バンク制御信号のうち一つに応答してイネーブルまたはディセーブルされ、イネーブルされる時にフィルタリング係数のうち一つを保存する係数バッファを含み、前記フィルタリング係数に基づいて入力データ信号をフィルタリングして出力データ信号を出力するフィルタリング回路と、
ビット選択信号に応答して前記フィルタリング係数の値を判断し、その判断結果によって前記バンク制御信号を出力するフィルタ制御回路と、
前記フィルタリング係数を発生し、前記入力データ信号に応答してチャンネルを推定し、その推定結果によって前記フィルタリング係数の値を更新する係数更新回路と、を備え、
前記バンク制御信号のうち一つに応答して前記複数のフィルタバンクのうち一つの係数バッファが同時にイネーブルまたはディセーブルされることを特徴とする等化器。
【請求項１４】
前記フィルタリング係数それぞれは、Ｉ＋１（Ｉは、整数）個のビットを含み、前記ビット選択信号は、第１ないし第Ｉ選択信号を含み、設定されたフィルタリング係数の臨界値によって前記第１ないし第Ｉ選択信号のうち一つがイネーブルされることを特徴とする請求項１３に記載の等化器。
【請求項１５】
前記フィルタ制御回路は、複数のバンク制御回路を含み、前記複数のバンク制御回路それぞれは、前記複数のフィルタバンクのうち一つの係数バッファに保存されたフィルタリング係数の値のうち少なくとも一つが前記設定されたフィルタリング係数の臨界値より大きいか、または同じである時、前記バンク制御信号のうち一つをイネーブルさせ、前記複数のフィルタバンクのうち一つの係数バッファに保存されたフィルタリング係数の値が何れも前記設定されたフィルタリング係数の臨界値より小さい時、前記バンク制御信号のうち一つをディセーブルさせることを特徴とする請求項１４に記載の等化器。
【請求項１６】
前記複数のフィルタバンクそれぞれの係数バッファは、対応する前記バンク制御信号がイネーブルされる時にイネーブルされ、対応する前記バンク制御信号がディセーブルされる時にディセーブルされることを特徴とする請求項１５に記載の等化器。
【請求項１７】
前記フィルタ制御回路は、複数のバンク制御回路を含み、前記複数のバンク制御回路それぞれは、前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して、前記複数のバンク制御回路それぞれの係数バッファに保存されたフィルタリング係数それぞれのＩ＋１個のビットのうち一部または全体を論理演算し、その演算結果を前記バンク制御信号のうち一つとして出力することを特徴とする請求項１４に記載の等化器。
【請求項１８】
前記フィルタリング係数の臨界値は、２Ｔ（Ｔ＝０，１，．．Ｉ−１）の値を有する１ビットとして設定され、前記フィルタリング係数の臨界値が増加する時、前記複数のバンク制御回路それぞれによって論理演算される前記フィルタリング係数のビット数が減少することを特徴とする請求項１７に記載の等化器。
【請求項１９】
前記フィルタリング係数の臨界値が最大値に設定される時、前記第Ｉ選択信号のみイネーブルされ、前記複数のバンク制御回路それぞれは、前記第Ｉ選択信号に応答して対応するフィルタバンクから受信される前記フィルタリング係数の最上位２ビットを論理演算し、その演算結果を前記バンク制御信号のうち一つとして出力することを特徴とする請求項１７に記載の等化器。
【請求項２０】
前記フィルタリング係数の臨界値が最小値に設定される時、前記第１選択信号のみイネーブルされ、前記複数のバンク制御回路それぞれは、前記第１選択信号に応答して対応するフィルタバンクから受信される前記フィルタリング係数の全体ビットを論理演算し、その演算結果を前記バンク制御信号のうち一つとして出力することを特徴とする請求項１７に記載の等化器。
【請求項２１】
前記複数のバンク制御回路によってそれぞれ行われる論理演算は、ＯＲ演算であることを特徴とする請求項１７に記載の等化器。
【請求項２２】
前記複数のバンク制御回路それぞれは、
対応するフィルタバンクから受信される前記フィルタリング係数のＩ＋１個のビットに応答して、第１ないし第Ｉ＋１演算信号をそれぞれ出力するプリＯＲゲートと、
前記ビット選択信号と前記第１ないし第Ｉ＋１演算信号とに応答して、前記バンク制御信号のうち一つを出力する係数判断回路と、を備えることを特徴とする請求項１７に記載の等化器。
【請求項２３】
前記プリＯＲゲートは、前記フィルタリング係数の相互対応するビットをＯＲ演算することを特徴とする請求項２２に記載の等化器。
【請求項２４】
前記係数判断回路は、
前記第１ないし第Ｉ＋１演算信号に応答して第１ないし第Ｉ論理信号をそれぞれ出力する第１ないし第Ｉ ＯＲゲートと、
前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して、前記第１ないし第Ｉ論理信号のうち一つを選択して前記バンク制御信号のうち一つとして出力するマルチプレクサと、を備え、
前記第１ ＯＲゲートは、前記第１及び第２演算信号をＯＲ演算し、前記第１論理信号を出力し、前記第Ｉ ＯＲゲートは、前記第Ｉ＋１演算信号と前記第Ｉ−１論理信号とをＯＲ演算し、前記第Ｉ論理信号を出力することを特徴とする請求項２２に記載の等化器。
【請求項２５】
前記第２ないし第Ｉ ＯＲゲートは、第１入力端子を介して前記第１ないし第Ｉ−１論理信号をそれぞれ受信し、第２入力端子を介して前記第３ないし第Ｉ＋１演算信号をそれぞれ受信することを特徴とする請求項２４に記載の等化器。
【請求項２６】
（ａ）複数個のフィルタリング係数に基づいて入力データ信号をフィルタリングして出力データ信号を出力するステップと、
（ｂ）前記フィルタリング係数がビット選択信号に応答して条件を満足するか否かを判断し、前記判断に基づいて制御信号を出力するステップと、
（ｃ）前記フィルタリング係数を発生させ、前記入力データ信号に基づいてチャンネルを推定し、前記推定されたチャンネルに基づいて前記フィルタリング係数を更新するステップと、を含むことを特徴とする等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムに係り、特に、適応等化器及びその等化方法に関する。
【背景技術】
【０００２】
等化器は、通信、放送、保存媒体、及び軍事的目的の送受信システムで送受信される信号の歪曲を補償するのに必須的に使われる信号処理装置である。等化器に基本的に備えられるフィルタリング回路は、多重経路によって発生する信号遅延によるチャンネルノイズとチャンネル歪曲とを除去して通信システムの性能を向上させる。フィルタリング回路は、チャンネルノイズとチャンネル歪曲とを除去するためにフィルタリング係数を使用する。ここで、フィルタリング係数の値は、チャンネル推定情報によって変更され、メインデータ信号の周囲の遅延位置に分布するノイズ信号、すなわち、遅延信号によって決定される。さらに詳細には、ノイズ信号が存在する位置に対応するフィルタリング係数の値は、当該ノイズ信号を除去するための特定値に設定されうる。これと関連した従来の技術が特許文献１に記載されている。
【０００３】
図１は、従来の等化器１０のブロック図である。図１を参考にすると、等化器１０は、フィルタリング回路１１及び係数更新回路１２を含む。フィルタリング回路１１は、複数のフィルタセルＴＳ１〜ＴＳＭ（Ｍは、整数）及び加算器１６を含み、複数のフィルタセルＴＳ１〜ＴＳＭは、それぞれデータバッファ１３、係数バッファ１４、及び乗算器１５を含む。複数のフィルタセル（またはタップ）ＴＳ１〜ＴＳＭそれぞれのデータバッファ１３及び係数更新回路１２は、入力データ信号Ｄｉｎを受信する。係数更新回路１２は、受信される入力データ信号Ｄｉｎに基づいて変化するチャンネルを推定し、その推定された結果に基づいてフィルタリング係数Ｃｏ１〜ＣｏＭ（Ｍは、整数）を発生させる。例えば、フィルタリング回路１１がフィルタセルＴＳ１〜ＴＳ９を含む時、フィルタセルＴＳ１〜ＴＳ９のデータバッファ１３に入力される入力データ信号Ｄｉｎ、フィルタセルＴＳ１〜ＴＳ９の係数バッファ１４に入力されるフィルタリング係数Ｃｏ１〜Ｃｏ９、及びフィルタセルＴＳ１〜ＴＳ９の乗算器１５から出力される乗算信号Ｘ１〜Ｘ９が図２に示される。図２を参考にすると、入力データ信号Ｄｉｎは、メインデータ信号ＭＳ１，ＭＳ２だけでなく、ノイズ信号Ｅｏ１〜Ｅｏ４をさらに含んでいる。ノイズ信号Ｅｏ１〜Ｅｏ４は、メインデータ信号ＭＳ１，ＭＳ２が多重経路を通過しつつ遅延された信号である。係数更新回路１２は、ノイズ信号Ｅｏ１〜Ｅｏ４を除去するために、ノイズ信号Ｅｏ１〜Ｅｏ４に対して相殺される値をそれぞれ有するフィルタリング係数Ｃｏ１，Ｃｏ２，Ｃｏ４，Ｃｏ７を発生させる。ノイズ信号Ｅｏ１〜Ｅｏ４は、乗算器１５によってフィルタリング係数Ｃｏ１，Ｃｏ２，Ｃｏ４，Ｃｏ７と乗算演算されることによって除去されうる。結局、図２に示したように、ノイズ信号Ｅｏ１〜Ｅｏ４とフィルタリング係数Ｃｏ１，Ｃｏ２，Ｃｏ４，Ｃｏ７との乗算演算の結果である乗算信号Ｘ１，Ｘ２，Ｘ４，Ｘ７がゼロになる。
【０００４】
また、係数更新回路１２は、メインデータ信号ＭＳ１，ＭＳ２の値をそのまま維持して乗算信号Ｘ５，Ｘ９として出力させるために、設定された値を有するフィルタリング係数Ｃｏ５，Ｃｏ９を発生させる。したがって、メインデータ信号ＭＳ１，ＭＳ２とフィルタリング係数Ｃｏ５，Ｃｏ９との乗算演算の結果である乗算信号Ｘ５，Ｘ９は、実質的にメインデータ信号ＭＳ１，ＭＳ２と同じ値を有する。
【０００５】
しかし、誤ったチャンネル推定によって、係数更新回路１２が実際にメインデータ信号またはノイズ信号、すなわち、多重経路による遅延信号が存在していない位置で、ゼロではないゼロに近い所定値をそれぞれ有するフィルタリング係数Ｃｏ３，Ｃｏ６，Ｃｏ８を発生させる場合がある。その結果、誤って発生したフィルタリング係数Ｃｏ３，Ｃｏ６，Ｃｏ８が乗算信号Ｘ３，Ｘ６，Ｘ８として加算器１６に入力され、出力データ信号Ｄｏｕｔ（図１参考）の歪曲を発生させるという問題点がある。このように誤って発生したフィルタリング係数は、正常的に発生したフィルタリング係数に比べて相対的に小さな値を有する。したがって、前述した問題点を解決するための従来の他の一例による等化器では、係数更新回路が設定された臨界値より小さな値を有するフィルタリング係数に対して、強制的にその値をゼロにするように設計される。しかし、このような係数更新回路の動作のためには、フィルタリング係数をそれぞれ設定された臨界値に比較する比較器が必須的に要求される。比較器は、その消耗電力が大きく、ハードウェアのサイズも大きいため、等化器の性能を低下させ、チップサイズを増大させるという問題点がある。
【特許文献１】米国特許第５,７７７,９１０号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的な課題は、フィルタリング係数の値によって係数バッファを選択的にイネーブルさせることによって、フィルタリングされた信号の歪曲を減少させ、比較器を使用せずともフィルタリング係数の値を判断することによって、チップサイズを縮小させうる等化器及びその等化方法を提供することである。
【課題を解決するための手段】
【０００７】
前記課題を達成するために、本発明は、複数個のフィルタリング係数に基づいて入力データ信号をフィルタリングして出力データ信号を出力するフィルタリング回路と、ビット選択信号に応答して前記フィルタリング係数の値を判断し、その判断結果によってフィルタリング制御信号を出力するフィルタ制御回路と、前記フィルタリング係数を発生させ、前記入力データ信号に応答してチャンネルを推定し、その推定結果によって前記フィルタリング係数の値を更新する係数更新回路と、を備える等化器を提供する。
【０００８】
望ましくは、前記フィルタリング係数それぞれは、Ｉ＋１（Ｉは、整数）個のビットを含み、前記ビット選択信号は、第１ないし第Ｉ選択信号を含み、設定されたフィルタリング係数の臨界値によって前記第１ないし第Ｉ選択信号のうち一つがイネーブルされる。
【０００９】
また、望ましくは、前記フィルタリング回路は、制御信号のうち一つに応答してイネーブルまたはディセーブルされ、イネーブルされる時、フィルタリング係数のうち一つを保存する係数バッファを含む複数個のフィルタセルを備える。
【００１０】
また、望ましくは、前記フィルタ制御回路は、複数の係数判断回路を含み、前記複数の係数判断回路それぞれは、前記複数のフィルタセルそれぞれの係数バッファに保存されたフィルタリング係数の値が、前記設定されたフィルタリング係数の臨界値より大きいか、または同じである時、前記フィルタリング制御信号のうち一つをイネーブルさせ、前記フィルタリング係数の値が前記設定されたフィルタリング係数の臨界値より小さい時、前記フィルタリング制御信号のうち一つをディセーブルさせる。
【００１１】
また、望ましくは、前記係数判断回路は、それぞれ前記フィルタリング係数の（Ｉ＋１）個のビットに応答して第１ないし第Ｉ論理信号をそれぞれ出力する第１ないし第Ｉ選択器と、前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して第１ないし第Ｉ論理信号のうち一つを選択して、前記制御信号のうち一つとして出力するマルチプレクサと、をさらに備え、前記第１選択器は、前記フィルタリング係数の最上位２ビットをＯＲ演算して第１論理信号を出力し、前記第Ｉ選択器は、前記フィルタリング係数の最下位ビットと第（Ｉ−１）論理信号とをＯＲ演算して第Ｉ論理信号を出力する。
【００１２】
また、望ましくは、前記第２ないし第Ｉ選択器は、第１入力端子を介して前記第１ないし第（Ｉ−１）論理信号をそれぞれ受信し、第２入力端子を介して前記最上位２ビットを除外した前記フィルタリング係数の残りのビットをそれぞれ受信する。
【００１３】
また、望ましくは、前記複数のフィルタセルそれぞれの係数バッファは、対応する前記フィルタリング制御信号がイネーブルされる時にイネーブルされ、対応する前記フィルタリング制御信号がディセーブルされる時にディセーブルされる。
【００１４】
また、望ましくは、前記フィルタ制御回路は、複数の係数判断回路をさらに備え、前記複数の係数判断回路それぞれは、前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して、前記複数のフィルタセルそれぞれの係数バッファに保存されたフィルタリング係数のＩ＋１個のビットのうち一部または全体を論理演算し、その演算結果を前記フィルタリング制御信号のうち一つとして出力する。
【００１５】
また、望ましくは、前記フィルタリング係数の臨界値は、２Ｔ（Ｔ＝０，１，．．．Ｉ−１）の値を有する１ビットとして設定され、前記フィルタリング係数の臨界値が増加する時、前記複数の係数判断回路それぞれによって論理演算される前記フィルタリング係数のビット数が減少する。
【００１６】
また、望ましくは、前記フィルタリング係数の臨界値が最大値に設定される時、前記第Ｉ選択信号のみイネーブルされ、前記複数の係数判断回路それぞれは、前記第Ｉ選択信号に応答して前記フィルタリング係数の最上位２ビットを論理演算し、その演算結果を前記制御信号のうち一つとして出力する。
【００１７】
また、望ましくは、前記フィルタリング係数の臨界値が最小値に設定される時、前記第１選択信号のみイネーブルされ、前記複数の係数判断回路それぞれは、前記第１選択信号に応答して前記フィルタリング係数の全体ビットを論理演算し、その演算結果を前記フィルタリング制御信号のうち一つとして出力する。
また、望ましくは、前記複数の係数判断回路によってそれぞれ行われる論理演算は、ＯＲ演算である。
【００１８】
前記課題を達成するために、本発明はまた、複数のフィルタセルをそれぞれ含む複数のフィルタバンクを含み、前記複数のフィルタセルそれぞれは、バンク制御信号のうち一つに応答してイネーブルまたはディセーブルされ、イネーブルされる時にフィルタリング係数のうち一つを保存する係数バッファを含み、前記フィルタリング係数に基づいて入力データ信号をフィルタリングして出力データ信号を出力するフィルタリング回路と、ビット選択信号に応答して前記フィルタリング係数の値を判断し、その判断結果によって前記バンク制御信号を出力するフィルタ制御回路と、前記フィルタリング係数を発生させ、前記入力データ信号に応答してチャンネルを推定し、その推定結果によって前記フィルタリング係数の値を更新する係数更新回路と、を備え、前記バンク制御信号のうち一つに応答して、前記複数のフィルタバンクのうち一つの係数バッファが同時にイネーブルまたはディセーブルされる等化器を提供する。
【００１９】
望ましくは、前記フィルタリング係数それぞれは、Ｉ＋１（Ｉは、整数）個のビットを含み、前記ビット選択信号は、第１ないし第Ｉ選択信号を含み、設定されたフィルタリング係数の臨界値によって、前記第１ないし第Ｉ選択信号のうち一つがイネーブルされる。
【００２０】
また、望ましくは、前記フィルタ制御回路は、複数のバンク制御回路を含み、前記複数のバンク制御回路それぞれは、前記複数のフィルタバンクのうち一つの係数バッファに保存されたフィルタリング係数の値のうち少なくとも一つが前記設定されたフィルタリング係数の臨界値より大きいか、または同じである時、前記バンク制御信号のうち一つをイネーブルさせ、前記複数のフィルタバンクのうち一つの係数バッファに保存されたフィルタリング係数の値が何れも前記設定されたフィルタリング係数の臨界値より小さい時、前記バンク制御信号のうち一つをディセーブルさせる。
【００２１】
また、望ましくは、前記複数のフィルタバンクそれぞれの係数バッファは、対応する前記バンク制御信号がイネーブルされる時にイネーブルされ、対応する前記バンク制御信号がディセーブルされる時にディセーブルされる。
【００２２】
また、望ましくは、前記フィルタ制御回路は、複数のバンク制御回路を含み、前記複数のバンク制御回路それぞれは、前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して、前記複数のバンク制御回路それぞれの係数バッファに保存されたフィルタリング係数それぞれのＩ＋１個のビットのうち一部または全体を論理演算し、その演算結果を前記バンク制御信号のうち一つとして出力する。
【００２３】
また、望ましくは、前記フィルタリング係数の臨界値は、２Ｔ（Ｔ＝０，１，．．．Ｉ−１）の値を有する１ビットとして設定され、前記フィルタリング係数の臨界値が増加する時、前記複数のバンク制御回路それぞれによって論理演算される前記フィルタリング係数のビット数が減少する。
【００２４】
また、望ましくは、前記フィルタリング係数の臨界値が最大値に設定される時、前記第Ｉ選択信号のみイネーブルされ、前記複数のバンク制御回路それぞれは、前記第Ｉ選択信号に応答して対応するフィルタバンクから受信される前記フィルタリング係数の最上位２ビットを論理演算し、その演算結果を前記バンク制御信号のうち一つとして出力する。
【００２５】
また、望ましくは、前記フィルタリング係数の臨界値が最小値に設定される時、前記第１選択信号のみイネーブルされ、前記複数のバンク制御回路それぞれは、前記第１選択信号に応答して対応するフィルタバンクから受信される前記フィルタリング係数の全体ビットを論理演算し、その演算結果を前記バンク制御信号のうち一つとして出力する。
また、望ましくは、前記複数のバンク制御回路によってそれぞれ行われる論理演算は、ＯＲ演算である。
【００２６】
また、望ましくは、前記複数のバンク制御回路それぞれは、対応するフィルタバンクから受信される前記フィルタリング係数のＩ＋１個のビットに応答して、第１ないし第Ｉ＋１演算信号をそれぞれ出力するプリＯＲゲートと、前記ビット選択信号と前記第１ないし第Ｉ＋１演算信号とに応答して、前記バンク制御信号のうち一つを出力する係数判断回路と、を備える。
また、望ましくは、前記プリＯＲゲートは、前記フィルタリング係数の相互対応するビットをＯＲ演算する。
【００２７】
前記係数判断回路は、前記第１ないし第Ｉ＋１演算信号に応答して、第１ないし第Ｉ論理信号をそれぞれ出力する第１ないし第Ｉ ＯＲゲートと、前記第１ないし第Ｉ選択信号のうちイネーブルされる一つに応答して、前記第１ないし第Ｉ論理信号のうち一つを選択して前記バンク制御信号のうち一つとして出力するマルチプレクサと、備え、前記第１ ＯＲゲートは、前記第１及び第２演算信号をＯＲ演算し、前記第１論理信号を出力し、前記第Ｉ ＯＲゲートは、前記第Ｉ＋１演算信号と前記第Ｉ−１論理信号とをＯＲ演算し、前記第Ｉ論理信号を出力する。
【００２８】
また、望ましくは、前記第２ないし第Ｉ ＯＲゲートは、第１入力端子を介して前記第１ないし第Ｉ−１論理信号をそれぞれ受信し、第２入力端子を介して前記第３ないし第Ｉ＋１演算信号をそれぞれ受信する。
【００２９】
前記課題を達成するために本発明はまた、（ａ）複数個のフィルタリング係数に基づいて入力データ信号をフィルタリングして出力データ信号を出力するステップと、（ｂ）前記フィルタリング係数がビット選択信号に応答して条件を満足するか否かを判断し、前記判断に基づいて制御信号を出力するステップと、（ｃ）前記フィルタリング係数を発生させ、前記入力データ信号に基づいてチャンネルを推定し、前記推定されたチャンネルに基づいて前記フィルタリング係数を更新するステップと、を含む等化方法を提供する。
【発明の効果】
【００３０】
本発明による等化器は、比較器なしにフィルタリング係数の大きさを判断するので、チップサイズを減少させ、設定された臨界値より小さなフィルタリング係数が保存された係数バッファをディセーブルさせるので、フィルタリングされた信号の歪曲を減少させうる。
【発明を実施するための最良の形態】
【００３１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表わす。
【００３２】
図３は、本発明の一実施形態による等化器１００を示すブロック図である。等化器１００は、フィルタリング回路１１０、フィルタ制御回路１２０、及び係数更新回路１３０を含む。フィルタリング回路１１０は、複数のフィルタセル（またはタップ）Ｔ１〜ＴＫ（Ｋは、整数）と加算器１１４とを含む。複数のフィルタセルＴ１〜ＴＫそれぞれは、データバッファ１１１、係数バッファ１１２、及び乗算器１１３を含む。複数のフィルタセルＴ１〜ＴＫのデータバッファ１１１は、入力データ信号ＤＩを順次に保存する。複数のフィルタセルＴ１〜ＴＫの係数バッファ１１２は、フィルタリング制御信号ＢＣＴＬ１〜ＢＣＴＬＫ（Ｋは、整数）にそれぞれ応答してイネーブルされるか、またはディセーブルされる。さらに詳細には、フィルタリング制御信号ＢＣＴＬ１〜ＢＣＴＬＫがイネーブルされる時、係数バッファ１１２がイネーブルされる。複数のフィルタセルＴ１〜ＴＫの係数バッファ１１２は、イネーブルされる時に複数のフィルタセルＴ１〜ＴＫの係数バッファ１１２は、フィルタリング係数Ｃ１〜ＣＫ（Ｋは、整数）をそれぞれ保存する。ここで、フィルタリング係数Ｃ１〜ＣＫそれぞれのビット数は、データバッファ１１１にそれぞれ保存されたデータ（図示せず）のビット数と同じである。複数のフィルタセルＴ１〜ＴＫの乗算器１１３は、データバッファ１１１に保存された入力データ信号ＤＩと係数バッファ１１２に保存されたフィルタリング係数Ｃ１〜ＣＫとをそれぞれ乗算演算し、乗算信号Ｍ１〜ＭＫをそれぞれ出力する。加算器１１４は、乗算信号Ｍ１〜ＭＫを加算して出力データ信号ＤＯを出力する。
【００３３】
フィルタ制御回路１２０は、複数の係数判断回路ＣＳ１〜ＣＳＫ（Ｋは、整数）を含む。係数判断回路ＣＳ１〜ＣＳＫは、ビット選択信号ＳＥＬに応答して、係数バッファ１１２から受信されるフィルタリング係数Ｃ１〜ＣＫが設定されたフィルタリング係数の臨界値より小さいか否かを判断し、その判断結果によって、フィルタリング制御信号ＢＣＴＬ１〜ＢＣＴＬＫを出力する。さらに詳細には、フィルタリング係数Ｃ１〜ＣＫが前記設定されたフィルタリング係数の臨界値より大きいか、または同じである時、係数判断回路ＣＳ１〜ＣＳＫがフィルタリング制御信号ＢＣＴＬ１〜ＢＣＴＬＫをイネーブルさせ、フィルタリング係数Ｃ１〜ＣＫが設定されたフィルタリング係数の臨界値より小さい時、係数判断回路ＣＳ１〜ＣＳＫがフィルタリング制御信号ＢＣＴＬ１〜ＢＣＴＬＫをディセーブルさせる。例えば、フィルタリング係数Ｃ１〜Ｃ３，Ｃ５〜Ｃ７，Ｃ９〜ＣＫが設定されたフィルタリング係数の臨界値より小さく、フィルタリング係数Ｃ４，Ｃ８が設定されたフィルタリング係数の臨界値より大きいか、または同じである時、フィルタ制御回路１２０は、フィルタリング制御信号ＢＣＴＬ１〜ＢＣＴＬ３，ＢＣＴＬ５〜ＢＣＴＬ７，ＢＣＴＬ９〜ＢＣＴＬＫをディセーブルさせ、フィルタリング制御信号ＢＣＴＬ４，ＢＣＴＬ８をイネーブルさせる。その結果、フィルタセルＴ４，Ｔ８の係数バッファ１１２のみがイネーブルされ、フィルタセルＴ１〜Ｔ３，Ｔ５〜Ｔ７，Ｔ９〜ＴＫの係数バッファ１１２は、何れもディセーブルされる。結局、ディセーブルされたフィルタセルＴ１〜Ｔ３，Ｔ５〜Ｔ７，Ｔ９〜ＴＫの係数バッファ１１２の出力信号が正確に‘０（ゼロ）’状態になるので、フィルタセルＴ４，Ｔ８の乗算器１１３は、データバッファ１１１のデータに関係なく、‘０’の値を有する乗算信号Ｍ１〜Ｍ３，Ｍ５〜Ｍ７，Ｍ９〜ＭＫを出力する。したがって、加算器１１４から出力される出力データ信号ＤＯの歪曲が減少しうる。
【００３４】
係数更新回路１３０は、入力データ信号ＤＩに基づいて変化するチャンネルを推定し、その推定された結果に基づいて、フィルタリング係数Ｃ１〜ＣＫを発生させる。係数更新回路１３０は、入力データ信号ＤＩに含まれた多重経路による遅延信号がフィルタリング係数Ｃ１〜ＣＫと除算演算されて除去されるようにフィルタリング係数Ｃ１〜ＣＫを発生させる。
【００３５】
図４は、図３に示した係数判断回路ＣＳ１を詳細に示すブロック図である。係数判断回路ＣＳ２〜ＣＳＫの構成及び具体的な動作は、係数判断回路ＣＳ１と実質的に同じであるので、係数判断回路ＣＳ１の動作を中心に説明する。係数判断回路ＣＳ１は、ＯＲゲート１２１〜１２５とマルチプレクサ１２６とを含む。ここで、係数判断回路ＣＳ１に含まれるＯＲゲートの数は、フィルタリング係数Ｃ１のビット数によって増加するか、または減少する。図４を参照して、フィルタリング係数Ｃ１がビットＢ１〜Ｂ６を含む場合、すなわち、６ビットである場合を例として説明する。ＯＲゲート１２５は、フィルタリング係数Ｃ１の上位２ビットであるビットＢ６，Ｂ５をＯＲ演算し、論理信号Ｒ５を出力する。ＯＲゲート１２４は、論理信号Ｒ５とビットＢ４とをＯＲ演算し、論理信号Ｒ４を出力し、ＯＲゲート１２３は、論理信号Ｒ４とビットＢ３とをＯＲ演算し、論理信号Ｒ３を出力する。ＯＲゲート１２２は、論理信号Ｒ３とビットＢ２とをＯＲ演算し、論理信号Ｒ２を出力し、ＯＲゲート１２１は、論理信号Ｒ２と最下位ビットである前記ビットＢ１とをＯＲ演算し、論理信号Ｒ１を出力する。結果的に、論理信号Ｒ５は、ビットＢ６，Ｂ５のうち少なくとも一つが論理‘ハイ（Ｈｉｇｈ）’状態である時に‘ハイ’になり、論理信号Ｒ４は、ビットＢ６，Ｂ５，Ｂ４のうち少なくとも一つが‘ハイ’である時に‘ハイ’になる。また、論理信号Ｒ３は、ビットＢ６，Ｂ５，Ｂ４，Ｂ３のうち少なくとも一つが‘ハイ’である時に‘ハイ’になり、論理信号Ｒ２は、ビットＢ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２のうち少なくとも一つが‘ハイ’である時に‘ハイ’になり、論理信号Ｒ１は、ビットＢ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１のうち少なくとも一つが‘ハイ’である時に‘ハイ’になる。
【００３６】
一方、ビット選択信号ＳＥＬは、選択信号Ｆ１〜Ｆ５を含み、設定されたフィルタリング係数の臨界値によって選択信号Ｆ１〜Ｆ５のうち一つがイネーブルされる。ここで、フィルタリング係数の臨界値は、２Ｔ（０≦Ｔ≦論理信号の数−１）の値を有する１ビットとして設定される。したがって、係数判断回路ＣＳ１でフィルタリング係数の臨界値は、２４，２３，２２，２１，２０のうち一つに設定される。フィルタリング係数の臨界値が２４に設定される時、選択信号Ｆ５のみがイネーブルされ、２３に設定される時、選択信号Ｆ４がイネーブルされる。また、フィルタリング係数の臨界値が２２に設定される時、選択信号Ｆ３がイネーブルされ、２１に設定される時、選択信号Ｆ２がイネーブルされ、２０に設定される時、選択信号Ｆ１がイネーブルされる。
【００３７】
マルチプレクサ１２６は、ビット選択信号ＳＥＬの選択信号Ｆ１〜Ｆ５に応答して、論理信号Ｒ１〜Ｒ５のうち一つを選択し、その選択された信号をフィルタリング制御信号ＢＣＴＬ１として出力する。さらに詳細には、マルチプレクサ１２６は、選択信号Ｆ５がイネーブルされる時、論理信号Ｒ５を選択してフィルタリング制御信号ＢＣＴＬ１として出力し、選択信号Ｆ４がイネーブルされる時、論理信号Ｒ４を選択してフィルタリング制御信号ＢＣＴＬ１として出力する。また、マルチプレクサ１２６は、選択信号Ｆ３がイネーブルされる時、論理信号Ｒ３を選択してフィルタリング制御信号ＢＣＴＬ１として出力し、選択信号Ｆ２がイネーブルされる時、論理信号Ｒ２を、選択信号Ｆ１がイネーブルされる時、論理信号Ｒ１を選択してフィルタリング制御信号ＢＣＴＬ１として出力する。
【００３８】
例えば、フィルタリング係数Ｃ１のビットＢ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１がそれぞれ“００１００１”であり、フィルタリング係数の臨界値が２４に設定された場合、マルチプレクサ１２６は、選択信号Ｆ４に応答して論理信号Ｒ４を選択してフィルタリング制御信号ＢＣＴＬ１として出力する。このとき、ビットＢ６，Ｂ５，Ｂ４のうち、ビットＢ４が論理‘１’であるので、論理信号Ｒ４が論理‘１’になって、フィルタリング制御信号ＢＣＴＬ１がイネーブルされる。一方、ビットＢ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１がそれぞれ“０００１１１”である時、ビットＢ６，Ｂ５，Ｂ４が何れも論理‘０’であるので、論理信号Ｒ４が論理‘０’になって、フィルタリング制御信号ＢＣＴＬ１がディセーブルされる。前述したように、係数判断回路ＣＳ１がフィルタリング係数Ｃ１のビットＢ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１をＯＲ演算してフィルタリング係数Ｃ１が設定されたフィルタリング係数の臨界値より小さいか否かを判断するので、比較器が必要なく、等化器のチップサイズが減少しうる。
【００３９】
図５は、本発明の他の実施形態による等化器２００を示すブロック図である。等化器２００は、フィルタリング回路２１０、フィルタ制御回路２２０、及び係数更新回路２３０を含む。フィルタリング回路２１０は、複数のフィルタバンクＦＢ１〜ＦＢＪ（Ｊは、整数）と加算器２１４とを含む。複数のフィルタバンクＦＢ１〜ＦＢＪそれぞれは、複数のフィルタセル（またはタップ）Ｔ１〜ＴＬ（Ｌは、整数）を含み、複数のフィルタセルＴ１〜ＴＬそれぞれは、データバッファ２１１、係数バッファ２１２、及び乗算器２１３を含む。ここで、複数のフィルタセルＴ１〜ＴＬ、加算器２１４、及び係数更新回路２３０の動作は、前述したものと類似しているので、これについての詳細な説明は、ここでは省略する。
【００４０】
フィルタバンクＦＢ１の係数バッファ２１２は、バンク制御信号ＢＣＴ１に応答して、同時にイネーブルされるか、またはディセーブルされる。これと類似しているように、フィルタバンクＦＢ２〜ＦＢＪの係数バッファ２１２も、バンク制御信号ＢＣＴ２〜ＢＣＴＪにそれぞれ応答してイネーブルされるか、またはディセーブルされる。
【００４１】
フィルタ制御回路２２０は、複数のバンク制御回路ＣＢ１〜ＣＢＪ（Ｊは、整数）を含む。バンク制御回路ＣＢ１は、ビット選択信号ＳＥＬに応答して、フィルタバンクＣＢ１の係数バッファ２１２から受信されるフィルタリング係数Ｃ１〜ＣＬが設定されたフィルタリング係数の臨界値より小さいか否かを判断し、その判断結果によってバンク制御信号ＢＣＴ１を出力する。さらに詳細には、フィルタリング係数Ｃ１〜ＣＬのうち少なくとも一つが設定されたフィルタリング係数の臨界値より大きいか、または同じである時、バンク制御回路ＣＢ１がバンク制御信号ＢＣＴ１をイネーブルさせる。また、フィルタリング係数Ｃ１〜ＣＬが何れも設定されたフィルタリング係数の臨界値より小さい時、バンク制御回路ＣＢ１がバンク制御信号ＢＣＴ１をディセーブルさせる。その結果、バンク制御信号ＢＣＴＬ１がイネーブルされる時、前記フィルタバンクＦＢ１の係数バッファ２１２が何れもイネーブルされ、バンク制御信号ＢＣＴＬ１がディセーブルされる時、前記フィルタバンクＦＢ１の係数バッファ２１２が何れもディセーブルされる。
【００４２】
ここで、フィルタバンクＦＢ１の係数バッファ２１２が何れもイネーブルされる時、一部係数バッファ２１２には、設定されたフィルタリング係数の臨界値より小さなフィルタリング係数が保存される。しかし、これによる出力データ信号ＤＯの歪曲は、実質的に無視される。その理由は、メインデータの位置が隣接したフィルタセルに移動できるためである。例えば、前記フィルタセルＴ２のデータバッファ２１１に保存されたメインデータが、フィルタセルＴ３のデータバッファ２１２に移動する時、フィルタセルＴ３の係数バッファ２１２がディセーブル状態であれば、メインデータが存在するにも拘わらず、フィルタセルＴ３の乗算器２１３は、‘０’の乗算信号Ｍ３を出力する。したがって、フィルタセルＴ１〜ＴＬのうち少なくとも一つにメインデータが保存された場合、フィルタセルＴ１〜ＴＬのデータバッファ２１２が何れもイネーブルされ、フィルタセルＴ１〜ＴＬ何れもにメインデータが保存されていない場合、フィルタセルＴ１〜ＴＬのデータバッファ２１２が何れもディセーブルされることが望ましい。バンク制御回路ＣＢ１と同様に、複数のバンク制御回路ＣＢ２〜ＣＢＪも、ビット選択信号ＳＥＬに応答して、それぞれ対応するフィルタバンクＦＢ１〜ＦＢＪの係数バッファ２１２から受信されるフィルタリング係数Ｃ２〜ＣＮが、前記設定されたフィルタリング係数の臨界値より小さいか否かを判断し、その判断結果によって、バンク制御信号ＢＣＴ２〜ＢＣＴＪを出力する。
【００４３】
図６は、図５に示したバンク制御回路ＣＢ１を詳細に示すブロック図である。バンク制御回路ＣＢ２〜ＣＢＪの構成及び具体的な動作は、バンク制御回路ＣＢ１と実質的に同じであるので、バンク制御回路ＣＢ１の動作を中心に説明する。バンク制御回路ＣＢ１は、プリＯＲゲート２２１〜２２４と係数判断回路２２５とを含む。ここで、前記バンク制御回路ＣＢ１に含まれるプリＯＲゲートの数は、フィルタリング係数Ｃ１〜ＣＬそれぞれのビット数によって増加または減少する。図６を参照して、フィルタリング係数Ｃ１〜ＣＬそれぞれが４ビットである場合を例として説明する。前記プリＯＲゲート２２４は、フィルタリング係数Ｃ１〜ＣＬの最上位ビットであるビットＢ１４，．．．，ＢＬ４をＯＲ演算し、演算信号Ｓ４を出力する。プリＯＲゲート２２４は、ビットＢ１４，．．．，ＢＬ４のうち少なくとも一つがロジック‘ハイ’である時、演算信号Ｓ４を‘ハイ’に出力する。前記プリＯＲゲート２２３は、フィルタリング係数Ｃ１〜ＣＬのビットＢ１３，．．．，ＢＬ３をＯＲ演算し、演算信号Ｓ３を出力し、プリＯＲゲート２２２は、フィルタリング係数Ｃ１〜ＣＬのビットＢ１２，．．．，ＢＬ２をＯＲ演算し、演算信号Ｓ２を出力する。プリＯＲゲート２２３は、ビットＢ１３，．．．，ＢＬ３のうち少なくとも一つがロジック‘ハイ’である時、演算信号Ｓ３をロジック‘ハイ’に出力し、プリＯＲゲート２２２は、ビットＢ１２，．．．，ＢＬ２のうち少なくとも一つがロジック‘ハイ’である時、演算信号Ｓ２をロジック‘ハイ’に出力する。また、プリＯＲゲート２２１は、フィルタリング係数Ｃ１〜ＣＬのビットＢ１１，．．．，ＢＬ１をＯＲ演算し、演算信号Ｓ１を出力する。プリＯＲゲート２２１は、ビットＢ１１，．．．，ＢＬ１のうち少なくとも一つがロジック‘ハイ’である時、演算信号Ｓ１をロジック‘ハイ’に出力する。係数判断回路２２５は、ビット選択信号ＳＥＬと演算信号Ｓ１〜Ｓ４とに応答してバンク制御信号ＢＣＴ１を出力する。
【００４４】
図７は、図６に示した係数判断回路２２５を詳細に示すブロック図である。係数判断回路２２５は、ＯＲゲート２４１〜２４３とマルチプレクサ２４４とを含む。係数判断回路２２５に含まれるＯＲゲートの数は、バンク制御回路ＣＢ１に含まれるプリＯＲゲートの数によって増加または減少する。プリＯＲゲートの数がフィルタリング係数Ｃ１〜ＣＬそれぞれのビット数によって決定されるので、結局、ＯＲゲートの数は、フィルタリング係数Ｃ１〜ＣＬそれぞれのビット数によって決定される。ＯＲゲート２４１〜２４３及びマルチプレクサ２４４の具体的な動作は、図４に示した係数判断回路ＣＳ１の動作と類似しているので、ここで、これについての具体的な説明は省略する。前述したように、バンク制御回路ＣＢ１〜ＣＢＪがフィルタリング係数Ｃ１〜ＣＬをＯＲ演算して、フィルタリング係数Ｃ１〜ＣＬが設定されたフィルタリング係数の臨界値より小さいか否かを判断するので、比較器が必要なく、等化器のチップサイズが減少する。
【００４５】
本発明は、図面に示した一実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００４６】
本発明は、例えば、通信、放送、保存媒体及び軍事的目的の送受信システムに関連した技術分野に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】従来の等化器を示すブロック図である。
【図２】図１に示した等化器の動作と関連した主要信号を示す図である。
【図３】本発明の一実施形態による等化器を示すブロック図である。
【図４】図３に示した係数判断回路を詳細に示すブロック図である。
【図５】本発明の他の実施形態による等化器を示すブロック図である。
【図６】図５に示したバンク制御回路を詳細に示すブロック図である。
【図７】図６に示した係数判断回路を詳細に示すブロック図である。
【符号の説明】
【００４８】
１００    等化器
１１０    フィルタリング回路
１１１    データバッファ
１１２    係数バッファ
１１３    乗算器
１１４    加算器
１２０    フィルタ制御回路
１３０    係数更新回路
ＤＩ    入力データ信号
Ｔ１〜ＴＫ    フィルタセル
Ｍ１〜ＭＫ    乗算信号
Ｃ１〜ＣＫ    フィルタリング係数
ＢＣＴＬ１〜ＢＣＴＬＫ    フィルタリング制御信号
ＣＳ１〜ＣＳＫ    係数判断回路
ＳＥＬ    ビット選択信号
ＤＯ    出力データ信号
【図１】
2006121680.tif 000003
【図２】
2006121680.tif 000004
【図３】
2006121680.tif 000005
【図４】
2006121680.tif 000006
【図５】
2006121680.tif 000007
【図６】
2006121680.tif 000008
【図７】
2006121680.tif 000009