(57)【要約】【課題】差動入力信号を論理ゲートによりパルス信号へ変換し出力する差動−シングル変換回路において、論理ゲートの閾値電圧の変動に影響されること無く、差動信号を安定したパルス信号に変換することを目的とする。【解決手段】エッジ検出器３により、差動信号ＩＮを２値レベル信号に変換した信号Ｎ３と、反転させた差動信号／ＩＮを２値レベル信号に変換した信号Ｎ４との立ち上がりエッジを検出し、ＲＳフリップフロップ４により、信号Ｎ３、Ｎ４の変化を記憶するようにしたことで、ＤＵＴＹ比が一定な出力信号ＯＵＴを生成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動入力された差動信号を増幅する差動増幅器と、
前記増幅された差動信号を所定の閾値電圧により第１の論理信号へ変換する第１の論理変換手段と、
前記差動信号の反転信号を前記閾値電圧により第２の論理信号へ変換する第２の論理変換手段と、
前記第１の論理信号又は第２の論理信号の立ち上がり又は立ち下りの変化を記憶する
論理信号変化記憶手段と、
を有することを特徴とする差動−シングル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力されたアナログ信号を増幅しデジタル信号へ変換する差動−シングル変換回路に関する。
【背景技術】
【０００２】
近年、人体や誘電体などを伝送媒体としてウェアラブル機器間で通信を行う人体通信システムが注目されている。このような通信システムの受信側においては、フォトダイオードなどの光検出素子により、偏光ビームスプリッタでＳ波成分とＰ波成分からなる差動の光信号に分離したレーザ光を検出し微弱な光信号を電気信号に変換する。
【０００３】
さらに、変換された微弱な電気信号をデジタル情報として処理するためには、差動入力されたアナログ信号を増幅しデジタル信号へ変換する差動−シングル変換回路が構成上、必要となる（例えば，非特許文献１参照）。
【０００４】
図１０は、従来の差動−シングル変換回路の概略的な構成を示すブロック図である。同図に示すように、差動−シングル変換回路は、差動増幅器１と波形整形用論理ゲート２で構成される。
【０００５】
差動増幅器１は、差動入力ＩＮおよびその反転信号／ＩＮに対して差動増幅した信号Ｎ１を出力する。
【０００６】
波形整形用論理ゲート２は、インバータで構成される。インバータにおいて、閾値電圧ＶＴＨに対する差動増幅器１の非反転出力Ｎ１の大小を比較し、大きければ電源電圧レベル（ＶＤＤと称する）を出力し、小さければグランドレベル（ＧＮＤと称する）を出力する。
【０００７】
次に、差動−シングル変換回路の動作についてタイミングチャートを用いて説明する。
【０００８】
図１１は、従来の差動−シングル変換回路の動作を説明するタイミングチャートである。
【０００９】
同図に示すように、入力信号である逆相の差動信号ＩＮとその反転信号／ＩＮは、差動増幅器１により増幅され、差動信号の非反転出力Ｎ１が出力される。そして差動増幅器１の出力信号Ｎ１は、波形整形用論理ゲートにおいて、閾値電圧ＶＴＨによりＶＤＤ若しくはＧＮＤの２値レベル信号に変換され出力される。
【非特許文献１】柴田，「ＡＳＩＣ用高速ＲＯＭマクロセル技術」，電子情報通信学会論文誌，電子情報通信学会，１９９５年９月，Ｖｏｌ．Ｊ７８−Ｃ−ＩＩ，Ｎｏ．９
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、製造プロセスなどの要因によって、波形整形用論値ゲートの入力段を構成するトランジスタの特性が変動した場合は、波形整形用論理ゲートの閾値電圧ＶＴＨが目標値からずれてしまう。
【００１１】
このため、波形整形用論理ゲートの閾値電圧ＶＴＨが低下した場合は、図１２のタイミングチャートに示すように、波形整形用論理ゲートの出力パルス信号ＯＵＴのＤＵＴＹ比が変動する。一方で、波形整形用論理ゲートの閾値電圧ＶＴＨが上昇した場合も同様に、図１３のタイミングチャートに示すように、波形整形用論理ゲートの出力パルス信号ＯＵＴのＤＵＴＹ比が変動してしまう。
【００１２】
本発明は、上記問題点に鑑み、差動入力信号を論理ゲートによりパルス信号へ変換し出力する差動−シングル変換回路において、論理ゲートの閾値電圧の変動に影響されること無く、差動信号を安定したパルス信号に変換することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る差動−シングル変換回路は、差動入力された差動信号を増幅する差動増幅器と、増幅された差動信号を所定の閾値電圧により第１のデジタル信号へ変換する第１の論理変換手段と、差動信号の反転信号を閾値電圧により第２のデジタル信号へ変換する第２の論理変換手段と、第１のデジタル信号又は第２のデジタル信号の立ち上がり又は立ち下りの変化を記憶する論理信号変化記憶手段とを有することを特徴とする。
【００１４】
本発明にあっては、差動信号を第１の論理変換手段により論理変換した第１のデジタル信号と、反転させた差動信号を第２の論理変換手段により論理変換した第２のデジタル信号の立ち上がり又は立下りの変化を記憶する論理信号変化記憶手段を備えたことで、ＤＵＴＹ比が一定なパルス信号を生成することができる。
【発明の効果】
【００１５】
本発明の差動−シングル変換回路によれば、波形整形用論理ゲートの閾値電圧の変動に影響されること無く、差動信号を安定したパルス信号に変換することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１７】
図１は、本実施の形態に係る差動−シングル変換回路（以下、本差動−シングル変換回路と称する）の概略的な構成を示すブロック図である。同図の本差動−シングル変換回路は、差動増幅器１と、波形整形用論理ゲート２と、２つのエッジ検出器３と、ＲＳフリップフロップ４で構成される。
【００１８】
差動増幅器１は、差動入力された差動信号を増幅する。ここでは例えば、差動入力−差動出力タイプを使用する。図２は、差動増幅器１の構成を示す回路図である。同図に示すように、２つの等価なｎチャネルＭＯＳトランジスタＱ１，Ｑ２とＱ１の負荷抵抗、Ｑ２の負荷抵抗、定電流源とで構成される。ここで抵抗値Ｒ１とＲ２は等しいものとする。定電流源には、例えば、ｎチャネルＭＯＳトランジスタを使用し、飽和領域で動作させることで一定のドレイン電流を生成し共通電圧の増幅を抑制する。
【００１９】
これにより、Ｑ１のゲートに入力された差動信号ＩＮの変化に対応してＱ１で増幅されるドレイン電流が変化し、Ｑ１の負荷抵抗により変換された差動電圧が出力端子の反転側Ｎ２から出力される。一方で、Ｑ２のゲートに入力された差動反転信号／ＩＮの逆相信号の変化に対応してＱ２で増幅されるドレイン電流が変化し、Ｑ２の負荷抵抗により変換された差動電圧が出力端子の非反転側Ｎ１から出力される。
【００２０】
波形整形用論理ゲート２は、インバータ２ａとインバータ２ｂで構成される。インバータ２ａは、閾値電圧ＶＴＨに対する差動増幅器１の非反転出力Ｎ１の大小を比較し、小さければ電源電圧レベル（ＶＤＤと称する）を出力し、大きければグランドレベル（ＧＮＤと称する）を出力する。
【００２１】
インバータ２ｂは、閾値電圧ＶＴＨに対する差動増幅器１の非反転出力Ｎ２の大小を比較し、小さければ電源電圧レベル（ＶＤＤと称する）を出力し、大きければグランドレベル（ＧＮＤと称する）を出力する。
【００２２】
エッジ検出器３は、波形整形用論理ゲート２から出力された信号のエッジを検出する。図３は、エッジ検出器３の構成を示す回路図である。同図（ａ）に示すように、エッジ検出器３は、インバータ、パルス幅設定用遅延回路、ＡＮＤゲートで構成される。同図（ｂ）に示すように、入力信号ＩＮを、インバータにより反転し、反転した入力信号をパルス幅設定用遅延回路で遅延させる（信号Ｎ５）。そして、ＡＮＤゲートにより、遅延された信号Ｎ５と、入力信号ＩＮとのＡＮＤをとることで、入力信号の立ち上がりエッジに同期したエッジ信号を生成することができる。これにより、入力されたパルス信号のエッジを検出することができる。
【００２３】
ＲＳフリップフロップ４は、図４の回路図に示すように例えば、ＮＯＲゲートで構成される。セット端子Ｓとリセット端子Ｒに入力された信号の状態の変化に同期して出力Ｑ及びＱの反転出力／Ｑが出力される。ここで例えば、出力Ｑの状態は、セット端子Ｓ又はリセット端子Ｒに入力された信号の立ち上がりに同期して変化する。
【００２４】
次に、本差動−シングル変換回路の動作についてタイミングチャートを用いて説明する。
【００２５】
図５は、波形整形用論理ゲート２の動作を説明するタイミングチャートである。図に示す
ように、入力信号である逆相の差動信号ＩＮと反転信号／ＩＮは、差動増幅器１により増
幅され、差動増幅器の非反転出力Ｎ１および反転出力Ｎ２が出力される。
【００２６】
差動増幅器の非反転出力Ｎ１は、波形整形用論理ゲートのインバータ２ａにおいて、閾値電圧ＶＴＨを境に２値のデジタル信号Ｎ３に変換され出力される。一方で、差動信号の反転出力Ｎ２は、波形整形用論理ゲートのインバータ２ｂにおいて、２値のデジタル信号Ｎ４に変換され出力される。
【００２７】
信号Ｎ３及びＮ４は、エッジ検出器３により、入力信号の立ち上がりエッジに同期したエッジ信号Ｎ３´及びＮ４´に変換される。エッジ信号Ｎ３´は、ＲＳフリップフロップ４のセット端子Ｓに入力され、エッジ信号Ｎ４´はリセット端子Ｒに入力される。これにより、エッジ信号Ｎ３´又はエッジ信号Ｎ４´の立ち上がりに同期して出力端子Ｑから出力パルス信号ＯＵＴを出力することができる。
【００２８】
波形整形用論理ゲートの閾値電圧が低下した場合の動作について、図６のタイミングチャートを見ながら説明する。同図に示すように、波形整形用論理ゲートの閾値電圧ＶＴＨが低下したことにより、波形整形用論理ゲートのインバータ２ａにより２値のデジタル信号に変換される信号Ｎ３と、波形整形用論理ゲートのインバータ２ｂにより２値のデジタル信号に変換される信号Ｎ４のＤＵＴＹ比は変動する。しかし、エッジ検出器３により生成されたエッジ信号Ｎ３´とＮ４´の立ち上がりを入力として、ＲＳフリップフロップは、入力信号の変化の状態を記憶しておくので、出力パルスＯＵＴのＤＵＴＹ比は一定に保たれる。
【００２９】
図７は、波形整形用論理ゲートの閾値電圧が上昇した場合の動作を説明するタイミングチャートであるが、この場合も、同図に示すように、波形整形用論理ゲートの閾値電圧ＶＴＨが上昇したことにより、波形整形用論理ゲートのインバータ２ａにより２値のデジタル信号に変換される信号Ｎ３と、波形整形用論理ゲートのインバータ２ｂにより２値のデジタル信号に変換される信号Ｎ４のＤＵＴＹ比は変動する。しかし、エッジ検出器３により生成されたエッジ信号Ｎ３´とＮ４´の立ち上がりを入力として、ＲＳフリップフロップは、入力信号の変化の状態を記憶しておくので、出力パルスＯＵＴのＤＵＴＵ比は一定に保たれる。
【００３０】
したがって、本実施の形態によれば、エッジ検出器３により、差動信号ＩＮを２値レベル信号に変換した信号Ｎ３と、反転させた差動信号／ＩＮを２値レベル信号に変換した信号Ｎ４との立ち上がりエッジを検出し、ＲＳフリップフロップ４により、信号Ｎ３、Ｎ４の変化を記憶するようにしたことで、ＤＵＴＹ比が一定な出力信号ＯＵＴを生成することができ、波形整形用論理ゲートの閾値電圧の変動に影響されること無く、差動信号を安定した２値レベル信号に変換することができる。
【００３１】
尚、本実施の形態においては、ＲＳフリップフロップは、セット端子Ｓ又はリセット端子Ｒに入力された信号の立ち上がりに同期して出力Ｑの状態を変化させたが、これに限られるのものではなく、信号の立ち下りに同期して出力Ｑの状態を変化させるようにしてもよい。
【００３２】
また、本実施の形態においては、ＲＳフリップフロップは、ＮＯＲゲートを用いて構成したが、これに限れられるものではなく、例えば、図９の回路図に示すようにＮＡＮＤゲートとインバータを用いて構成してもよい。
【００３３】
また、本実施の形態においては、差動増幅器は、図２に示したように、２つのｎチャネルＭＯＳと、２つの負荷抵抗を用いて、差動入力−差動出力の差動増幅器を構成したが、これに限られるものではなく、例えば、図８の（ａ）に示すように、シングルエンド差動増幅器を２つ用いて、反転出力と、非反転出力を有する差動増幅器を構成してもよい。同図（ａ）のシングルエンド差動増幅器は、同図（ｂ）に示すように、ｐチャネルＭＯＳトランジスタＱ５，Ｑ６を用いてカレントミラー回路を構成し、両トランジスタに流れるドレイン電流を同一としたことに特徴がある。
【図面の簡単な説明】
【００３４】
【図１】本実施の形態に係る差動−シングル変換回路の概略的な構成を示すブロック図である。
【図２】本実施の形態に係る差動−シングル変換回路が有する差動増幅器の構成を示す回路図である。
【図３】本実施の形態に係る差動−シングル変換回路が有するエッジ検出器の構成を示す回路図である。
【図４】本実施の形態に係る差動−シングル変換回路が有するＲＳフリップフロップの構成を示す回路図である。
【図５】本実施の形態に係る差動−シングル変換回路の波形整形用論理ゲートの閾値電圧が通常の場合の動作を説明するタイミングチャートである。
【図６】本実施の形態に係る差動−シングル変換回路の波形整形用論理ゲートの閾値電圧が低下した場合の動作を説明するタイミングチャートである。
【図７】本実施の形態に係る差動−シングル変換回路の波形整形用論理ゲートの閾値電圧が上昇した場合の動作を説明するタイミングチャートである。
【図８】本実施の形態に係る差動−シングル変換回路が有する差動増幅器の第２の構成例を示す回路図である。
【図９】本実施の形態に係る差動−シングル変換回路が有するＲＳフリップフロップの第２の構成例を示す回路図である。
【図１０】従来の差動−シングル変換回路の概略的な構成を示すブロック図である。
【図１１】従来の差動−シングル変換回路の波形整形用論理ゲートの閾値電圧が通常の場合の動作を説明するタイミングチャートである。
【図１２】従来の差動−シングル変換回路の波形整形用論理ゲートの閾値電圧が低下した場合の動作を説明するタイミングチャートである。
【図１３】従来の差動−シングル変換回路の波形整形用論理ゲートの閾値電圧が上昇した場合の動作を説明するタイミングチャートである。
【符号の説明】
【００３５】
１…差動増幅器
２…波形整形用論理ゲート
２ａ…インバータ
２ｂ…インバータ
３…エッジ検出器
４…ＲＳフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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