(57)【要約】【課題】  トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得る。【解決手段】  ｐ型の半導体基板１０１の上に、電荷を蓄積するＯＮＯ膜１０２を形成する。続いて、ＯＮＯ膜１０２に開口部を形成し、形成した開口部から半導体基板１０１に砒素イオンを注入することにより、半導体基板１０１の各開口部の下側部分にｎ型拡散層１０４を形成する。さらに、酸素およびハロゲン化合物を含む雰囲気で半導体基板１０１に熱処理を行なって、ＯＮＯ膜１０２の開口部の端部表面にシリコン酸化膜１０６を形成すると同時に、各ｎ型拡散層１０４の上部を酸化することにより、各ｎ型拡散層１０４の上部にビットライン酸化膜１０７を形成する。続いて、ＯＮＯ膜１０２の上に導電体膜を形成することによりワードライン１０８を形成する。【選択図】  図１
2006351739.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程と、
前記トラップ膜に複数の開口部を形成し、前記開口部から前記半導体領域中に第２導電型の不純物イオンを導入することにより、前記半導体領域における前記開口部の下側部分に第２導電型の複数の拡散層を形成する工程と、
酸素とハロゲン化合物を含む雰囲気で前記半導体領域に熱処理を行うことにより、前記トラップ膜における前記開口部の端部表面に保護絶縁膜を形成する工程と、
前記保護絶縁膜を形成した後、前記トラップ膜の上に電極となる導電体膜を形成する工程とを含む半導体装置の製造方法。
【請求項２】
前記熱処理により、前記保護絶縁膜を形成すると同時に、前記拡散層の上部を酸化して前記拡散層上にビット線酸化膜を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記熱処理を行なう前に、酸素を含む雰囲気で前記拡散層の上部を酸化して前記拡散層上にビット線酸化膜を形成する請求項１記載の半導体装置の製造方法。
【請求項４】
前記保護絶縁膜の膜厚は、３ｎｍ以上且つ３０ｎｍ以下である請求項１，２または３記載の半導体装置の製造方法。
【請求項５】
前記トラップ膜は、窒素を含む絶縁膜である請求項１，２，３または４記載の半導体装置の製造方法。
【請求項６】
前記ハロゲン化合物はフッ素化合物を含み、
前記フッ素化合物のモル濃度は、５０〜５００ｐｐｍである請求項１，２，３，４または５記載の半導体装置の製造方法。
【請求項７】
前記フッ素化合物は、三フッ化窒素を含む請求項６記載の半導体装置の製造方法。
【請求項８】
前記ハロゲン化合物は塩素化合物を含み、
前記塩素化合物のモル濃度は、１〜１０％である請求項１，２，３，４または５記載の半導体装置の製造方法。
【請求項９】
前記塩素化合物は、トリクロロエチレン、ジクロロシラン、塩化水素、及び四塩化炭素のうちの少なくとも１つを含む請求項８記載の半導体装置の製造方法。
【請求項１０】
第１導電型を有する半導体領域の上に複数の開口部を有するように形成され、電荷を蓄積することにより情報を記憶するトラップ膜と、
前記トラップ膜の複数の開口部の下側部分に形成された第２導電型の複数の拡散層と、
前記トラップ膜における前記開口部の端部表面に形成された保護絶縁膜と、
前記トラップ膜の上に形成された電極となる導電体膜とを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられる電荷蓄積用のトラップ膜及びビット線を含む半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型不揮発性半導体記憶装置は、下層の酸化シリコン膜、窒化シリコン膜及び上層の酸化シリコン膜が順次積層された積層体からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、なかでも、半導体基板中に形成されたビット線と、チャネル領域上に形成されたＯＮＯ膜と、ビット線上に該ビット線と直交するように形成されたワード線とを有し、ＯＮＯ膜中に局所的に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子が、高密度化、高能力化及び低電圧化に適していることから注目されている（例えば、特許文献１参照）。
【０００３】
以下、ビット線が半導体基板中に形成された従来の不揮発性半導体記憶装置の製造方法について図５（ａ）〜図５（ｇ）を参照しながら説明する。
【０００４】
まず、図５（ａ）に示すように、第１導電型の半導体基板２０１上に、ＯＮＯ膜であるトラップ膜２０２を形成する。次に、図５（ｂ）に示すように、トラップ膜２０２の上に複数のビット線の配置位置を定義するレジストパターン２０３を形成する。次に、図５（ｃ）に示すように、レジストパターン２０３をマスクとしてトラップ膜２０２の上層膜（例えば、上層の酸化シリコン膜および窒化シリコン膜）を除去する。但し、ここでは、トラップ膜２０２の下層膜（下層の酸化シリコン膜）を残しているが、半導体基板２０１が露出するまでトラップ膜２０２を除去する場合もある。次に、図５（ｄ）に示すように、レジストパターン２０３をマスクとして、第２導電型の不純物イオンを半導体基板２０１にＯＮＯ膜２０２の下層膜を介してイオン注入することにより、半導体基板２０１におけるレジストパターン２０３の開口部の下側の領域に第２導電型の複数の拡散層２０４を形成する。
【０００５】
次に、図５（ｅ）に示すように、レジストパターン２０３を除去し、その後、図５（ｆ）に示すように、各拡散層２０４に対して増速酸化を行なう。これにより、各拡散層２０４の上部にビット線酸化膜２０５及びトラップ膜２０２における開口部側の両端部に酸化シリコンからなる絶縁膜２０６を形成すると同時に、注入された不純物イオンを活性化して、各拡散層２０４からなるビット線を形成する。次に、図５（ｇ）に示すように、導電性を有するポリシリコン２０７をＯＮＯ膜２０２及びビット線酸化膜２０５の上に堆積して、導電性ポリシリコン２０７からなる電極（ワード線）を形成して、不揮発性半導体記憶装置が完成する。
【特許文献１】特開２００１−７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者らは、種々の検討を重ねた結果、上記従来の不揮発性半導体記憶装置の製造方法では、トラップ膜２０２におけるビット線酸化膜２０５側の端部が損傷して、所望のデバイス特性を得られないという問題が生じることを見出した。
【０００７】
さらに、本願発明者らは、トラップ膜２０２の端部に生じる損傷に起因して、所望のデバイス特性を得られない理由として、以下に示すような２つの要因があることを突き止めている。
【０００８】
第１の要因は、ビット線である各拡散層２０４の上部に、増速酸化によりビット線酸化膜２０５を形成する熱酸化工程においてトラップ膜２０２の端部側壁に露出したトラップ膜２０２の中間層である窒化シリコン膜上に３ｎｍ程度の酸化シリコン膜２０６が同時に形成されるが、本工程の後の主として洗浄工程において、トラップ膜２０２の端部側壁の窒化シリコン膜上に形成された酸化シリコン膜２０６が除去されてしまうことである。これにより、トラップ膜２０２の中間層である窒化シリコン膜が露出するため、ワード線２０７とトラップ膜２０２における両端部に露出した窒化シリコン膜とが直接に接することになって、データ保持特性が劣化する。
【０００９】
具体的には、図３（ｃ）、（ｄ）に示すように、読み出し動作時において、ワード線２０７に正電位のバイアスを印加した場合に、窒化シリコン膜２０２ｂに窒化シリコン膜端部を介してワード線よりホールが注入され、ホールがトラップされている電子を中和することによって、メモリセルのしきい値電圧が変動することによってプログラム状態が変化するという課題がある。
【００１０】
第２の要因は、トラップ膜２０２のドライエッチ工程及び不純物注入工程において、レジストパターン２０３が収縮することにより、トラップ膜２０２の両端部における上層の酸化シリコン膜がイオン注入によるダメージを受けることである。この注入ダメージにより、レジストパターン２０３を除去する工程及び増速酸化処理前の洗浄工程において、トラップ膜２０２における上層の酸化シリコン膜の両端部が局所的に膜減りを起こし、中間層である窒化シリコン膜が露出して、露出した窒化シリコン膜とワード線とが直接に接する面積が大きくなるため、前述したようにデータ保持特性が劣化する。
【００１１】
図６（ａ）〜図６（ｄ）を用いて第２の要因を具体的に説明すると、まず、図６（ａ）に示すように、レジストパターン４０３が収縮することにより、トラップ膜４０２における両端部４０５を注入イオンが局所的に突き抜けるため、トラップ膜の両端部４０５の上層の酸化シリコン膜がダメージを受ける。すなわち、トラップ膜４０２の両端部４０５の上層の酸化シリコン膜を構成する原子同士の結合手がイオン注入により切断されるため、ダメージを受けた部分は、イオンの突き抜けがなくダメージを受けていない部分と比べてウェットエッチレートが高くなる。従って、図６（ｂ）に示すように、トラップ膜４０２の両端部４０４が局所的に膜減りを起こす。
【００１２】
この状態で、各拡散層４０４に増速酸化によるビット線酸化膜４０７と、電極を兼ねるワード線４０８とを形成すると、図４（ａ）の拡大図に示す状態となる。図４（ａ）に示すように、トラップ膜４０２の膜減り部分は電荷蓄積部分の近傍であり、しかも窒化シリコン膜４０２ｂが露出するため、窒化シリコン膜４０２ｂとワード線４０８とが直接に接触する面積が大きくなって、データ保持特性を劣化させると共に、トラップ膜４０２の電気的耐圧をも低下させる。
【００１３】
トラップ膜４０２が受ける注入ダメージは、注入される不純物イオンが高ドーズ量で且つ質量数が大きいほどより大きくなるため、このような場合にはウェットエッチレートがさらに高くなってトラップ膜４０２の上層の酸化シリコン膜の膜減りが一層顕著になる。また、露光光としてＫｒＦエキシマレーザ光を用いる場合には、マスクパターンに使用されるＫｒＦレジストの耐熱性が低いため、イオン注入時のレジストパターンの収縮が顕著になり、露出する窒化シリコン膜の面積が増大するため、窒化シリコン膜とワード線とが直接に接触する面積がさらに大きくなって、データ保持特性の劣化が一層顕著になる。
【００１４】
したがって、本発明の目的は、上記従来の課題に鑑み、トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高い半導体装置を得られるようにする半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の請求項１記載の半導体装置の製造方法は、第１導電型を有する半導体領域の上に、電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程と、前記トラップ膜に複数の開口部を形成し、前記開口部から前記半導体領域中に第２導電型の不純物イオンを導入することにより、前記半導体領域における前記開口部の下側部分に第２導電型の複数の拡散層を形成する工程と、酸素とハロゲン化合物を含む雰囲気で前記半導体領域に熱処理を行うことにより、前記トラップ膜における前記開口部の端部表面に保護絶縁膜を形成する工程と、前記保護絶縁膜を形成した後、前記トラップ膜の上に電極となる導電体膜を形成する工程とを含む。
【００１６】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記熱処理により、前記保護絶縁膜を形成すると同時に、前記拡散層の上部を酸化して前記拡散層上にビット線酸化膜を形成する。
【００１７】
請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記熱処理を行なう前に、酸素を含む雰囲気で前記拡散層の上部を酸化して前記拡散層上にビット線酸化膜を形成する。
【００１８】
請求項４記載の半導体装置の製造方法は、請求項１，２または３記載の半導体装置の製造方法において、前記保護絶縁膜の膜厚は、３ｎｍ以上且つ３０ｎｍ以下である。
【００１９】
請求項５記載の半導体装置の製造方法は、請求項１，２，３または４記載の半導体装置の製造方法において、前記トラップ膜は、窒素を含む絶縁膜である。
【００２０】
請求項６記載の半導体装置の製造方法は、請求項１，２，３，４または５記載の半導体装置の製造方法において、前記ハロゲン化合物はフッ素化合物を含み、前記フッ素化合物のモル濃度は、５０〜５００ｐｐｍである。
【００２１】
請求項７記載の半導体装置の製造方法は、請求項６記載の半導体装置の製造方法において、前記フッ素化合物は、三フッ化窒素を含む。
【００２２】
請求項８記載の半導体装置の製造方法は、請求項１，２，３，４または５記載の半導体装置の製造方法において、前記ハロゲン化合物は塩素化合物を含み、前記塩素化合物のモル濃度は、１〜１０％である。
【００２３】
請求項９記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法において、前記塩素化合物は、トリクロロエチレン、ジクロロシラン、塩化水素、及び四塩化炭素のうちの少なくとも１つを含む。
【００２４】
請求項１０記載の半導体装置は、第１導電型を有する半導体領域の上に複数の開口部を有するように形成され、電荷を蓄積することにより情報を記憶するトラップ膜と、前記トラップ膜の複数の開口部の下側部分に形成された第２導電型の複数の拡散層と、前記トラップ膜における前記開口部の端部表面に形成された保護絶縁膜と、前記トラップ膜の上に形成された電極となる導電体膜とを備えた。
【発明の効果】
【００２５】
本発明の請求項１記載の半導体装置の製造方法によれば、酸素とハロゲン化合物を含む雰囲気で半導体領域に熱処理を行うことにより、トラップ膜における開口部の端部表面に保護絶縁膜を形成する工程と、保護絶縁膜を形成した後、トラップ膜の上に電極となる導電体膜を形成する工程とを含むので、電荷を蓄積することにより情報を記憶するトラップ膜の実質的な電荷蓄積層である窒化シリコン膜と電極とが直接に接することがなくなる。従って、イオン注入によりトラップ膜の端部の上面がダメージを受けて該上面が膜減りを起こしたとしても、トラップ膜の実質的な電荷蓄積層である窒化シリコン膜と電極とが直接に接することがなくなるので、メモリセルのデータ保持特性が劣化せず、半導体装置の信頼性を向上することができる。
【００２６】
請求項２では、酸素とハロゲン化合物を含む雰囲気で半導体領域に熱処理を行うことにより、保護絶縁膜を形成すると同時に、拡散層の上部を酸化して拡散層上にビット線酸化膜を形成することができる。
【００２７】
請求項３では、熱処理を行なう前に、酸素を含む雰囲気で拡散層の上部を酸化して拡散層上にビット線酸化膜を形成することが好ましい。
【００２８】
請求項４では、保護絶縁膜の膜厚は、３ｎｍ以上且つ３０ｎｍ以下であることが好ましい。
【００２９】
請求項５では、トラップ膜は、窒素を含む絶縁膜であり、例えばＯＮＯ膜またはＯＮ膜を用いることができる。
【００３０】
請求項６，７では、ハロゲン化合物はフッ素化合物を含み、フッ素化合物のモル濃度は、５０〜５００ｐｐｍであり、フッ素化合物は、三フッ化窒素を含むので、トラップ膜の開口部側壁に保護絶縁膜を形成すると同時に、拡散層の上部に、この拡散層が増速酸化してなるビット線酸化膜を形成することができる。
【００３１】
請求項８，９では、ハロゲン化合物は塩素化合物を含み、塩素化合物のモル濃度は、１〜１０％であり、塩素化合物は、トリクロロエチレン、ジクロロシラン、塩化水素、及び四塩化炭素のうちの少なくとも１つを含むので、トラップ膜の開口部側壁に保護絶縁膜を形成すると同時に、拡散層の上部に、この拡散層が増速酸化してなるビット線酸化膜を形成することができる。
【００３２】
本発明の請求項１０記載の半導体装置によれば、トラップ膜における前記開口部の端部表面に形成された保護絶縁膜を備えているので、トラップ膜の上に導電体膜から電極（ワード線）を形成する際に、この保護絶縁膜によってトラップ膜の端部が電極と直接に接することがなくなる。このため、メモリセルのデータ保持特性が劣化せず、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００３３】
本発明の実施形態について図１〜図４に基づいて説明する。
【００３４】
図１（ａ）〜図１（ｇ）は、本発明の実施形態に係る半導体装置の製造方法に係る工程断面図を示している。
【００３５】
まず、図１（ａ）に示すように、ｐ型のシリコン（Ｓｉ）からなる半導体基板１０１の主面を、例えば温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、半導体基板１０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２）膜１０２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧化学気相堆積（ＬＰ−ＣＶＤ）法により、第１の酸化シリコン膜１０２ａの上に、膜厚が約１５ｎｍのシリコン窒化（ＳｉＮ）膜１０２ｂを堆積する。さらに、堆積した窒化シリコン膜１０２ｂに対して、温度が１０００℃程度の酸化性雰囲気で熱酸化を行なうことにより、窒化シリコン膜１０２ｂの上に、膜厚が約１０ｎｍの第２の酸化シリコン膜１０２ｃを形成する。これにより、半導体基板１０１の主面上には、第１の酸化シリコン膜１０２ａ、窒化シリコン膜１０２ｂ及び第２の酸化シリコン膜１０２ｃからなるＯＮＯ膜（トラップ膜）１０２を得る。
【００３６】
なお、本実施形態においては、上層の第２の酸化シリコン膜は必ずしも設ける必要はなく、例えば、膜厚が約５ｎｍの酸化シリコン膜と、膜厚が約１５ｎｍの窒化シリコン膜とからなるＯＮ膜の２層構造としてもよい。また、電荷を蓄積する窒化シリコン膜に代えて、酸窒化シリコン（ＳｉＯＮ）からなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００３７】
次に、図１（ｂ）に示すように、フォトリソグラフィにより、ＯＮＯ膜１０２の上に複数のビット線形成領域を定義するレジストパターン１０３を形成する。
【００３８】
次に、図１（ｃ）に示すように、形成したレジストパターン１０３をマスクとして、フルオロカーボンを主成分とするエッチングガスを用いたドライエッチングを行なって、ＯＮＯ膜１０２におけるビット線形成領域上の部分を除去することにより、ＯＮＯ膜１０２に開口部を形成する。ここでは、次のイオン注入工程における半導体基板１０１の保護膜として、ＯＮＯ膜１０２の第１の酸化シリコン膜を３ｎｍ程度の厚さで残しているが、これは必須ではなく、なくても構わない。
【００３９】
次に、図１（ｄ）に示すように、レジストパターン１０３をマスクとして、例えば注入エネルギーが約５０ｋｅＶ及び注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１０１に注入して、該半導体基板１０１の上部にビット線となる複数のｎ型拡散層１０４を形成する。
【００４０】
次に、図１（ｅ）に示すように、酸化性雰囲気でのアッシング及びその後のアンモニア水(ＮＨ４ＯＨ）と過酸化水素水（Ｈ２Ｏ２）との混合溶液を用いた洗浄によりレジストパターン１０３を除去する。
【００４１】
次に、図１（ｆ）に示すように、例えば温度が８５０℃程度の酸素とモル濃度５０〜５００ｐｐｍ（好ましくは２００ｐｐｍ程度）のフッ素化合物（例えば、三フッ化窒素）の雰囲気中で熱酸化を行うことにより、ＯＮＯ膜１０２の開口部側壁に保護絶縁膜１０６を形成すると同時に、ｎ型拡散層１０４の上部に、該ｎ型拡散層１０４が増速酸化してなり、膜厚が例えば５０ｎｍ程度のビット線酸化膜１０７をそれぞれ形成する。この熱処理により、ｎ型拡散層１０４に注入されている砒素イオンのドナーとしての活性化が行われる。
【００４２】
ここで、熱酸化時にフッ素化合物を加えた場合、フッ素化合物を加えない場合に比べて窒化シリコン膜１０２ｂの露出部分の酸化が促進されるため、図４（ａ）に示すように、ＯＮＯ膜（トラップ膜）１０２における各開口部側の端部表面は、十分な膜厚の保護絶縁膜１０６によって覆われることになる。保護絶縁膜１０６の膜厚は、３ｎｍ以上且つ３０ｎｍ以下であることが望ましい。
【００４３】
この現象は、図２に示した実験データより確認されている。図２に示すように、従来の熱酸化に比べてハロゲン化合物（ＮＦ３)を添加した雰囲気で酸化した場合、シリコン窒化膜上のシリコン酸化膜成長速度が速くなる（R. Jaccodine et al. “Chemically Assisted Oxidation of Silicon Nitride” Journal of the Electrochemical Society, 146(11)4194-4195(1999)）。
【００４４】
なお、三フッ化窒素の代わりに、モル濃度１〜１０％の塩素化合物（例えば、トリクロロエチレン、ジクロロシラン、塩化水素、及び四塩化炭素）を用いても良い。
【００４５】
また、熱処理の際に、高濃度の拡散層が形成されたシリコン基板を、直接塩素を含む雰囲気中で酸化するとシリコン基板の表面が塩素によりエッチングされ、表面荒れを生じることがある。我々の研究によれば、この表面荒れは５ｎｍ程度の酸化膜を残しておくか、塩素の添加前にあらかじめ形成しておくことにより防止することができる。
【００４６】
次に、図１（ｇ）に示すように、例えばＣＶＤ法により、多結晶シリコンからなる導電体膜を堆積し、堆積した導電体膜に対して、フォトリソグラフィ及びドライエッチングによりパターニングを行なって、導電体膜からワード線（ゲート電極）１０８を形成する。
【００４７】
以上説明したように、本実施形態によると、ＯＮＯ膜（トラップ膜）１０２における各開口部側の端部表面は、十分な膜厚の保護絶縁膜１０６によって覆われるため、該保護絶縁膜１０６により、ＯＮＯ膜１０２の各開口部側の端部表面、特に窒化シリコン膜の各端部表面がワード線１０８と直接に接することがなくなるので、半導体装置のデータ保持特性の劣化を防止することができる。
【００４８】
また、前述したように、図１（ｃ）に示すＯＮＯ膜１０２に対するエッチング工程及び図１（ｄ）に示すイオン注入工程において、レジストパターン１０３に収縮が発生して、ＯＮＯ膜１０２における開口部側の端部に、砒素イオンの注入突き抜けによるダメージが発生し、このＯＮＯ膜１０２のダメージを受けた部分１０５は、図１（ｅ）に示すように、レジストパターン１０３を除去する際の洗浄工程において、ＯＮＯ膜１０２を構成する第２の酸化シリコン膜１０２ｃの端部に局所的な膜減りが生じ、その結果、第２の酸化シリコン膜１０２ｃの下側の窒化シリコン膜１０２ｂが露出する。
【００４９】
しかしながら、本実施形態においては、図１（ｆ）の工程により、ＯＮＯ膜１０２の開口部側壁に酸化シリコンからなる保護絶縁膜１０６を形成する。このため、図３（ａ）の拡大断面図に示すように、保護絶縁膜１０６を形成する際に、ＯＮＯ膜１０２における窒化シリコン膜１０２ｂの露出部分には、第２の酸化シリコン膜１０２ｃの膜減りを補うように保護絶縁膜１０６が形成されるので、図３（ｂ）に示すように、メモリセルのしきい値電圧の変動が生じなくなる。その結果、半導体装置のデータ保持特性が飛躍的に改善される。その上、ＯＮＯ膜１０２の電気的耐圧が向上して、半導体装置の高信頼性を得ることができる。
【００５０】
以上に説明したように、本発明の半導体装置の製造方法によると、トラップ膜における開口部側の端部表面に保護絶縁膜を形成する工程を備えているため、トラップ膜の上に導電体膜から電極（ワード線）を形成する際に、この保護絶縁膜によってトラップ膜の端部が電極と直接に接することがなくなる。
【００５１】
従って、イオン注入によりトラップ膜の端部の上面がダメージを受けて該上面が膜減りを起こしたとしても、トラップ膜の実質的な電荷蓄積層である窒化シリコン膜と電極とが直接に接することがなくなるので、メモリセルのデータ保持特性の劣化を防止することができる。
【００５２】
なお、保護絶縁膜を形成する熱処理を行なう前に、酸素を含む雰囲気で拡散層の上部を酸化して拡散層上にビット線酸化膜を形成してもよい。
【産業上の利用可能性】
【００５３】
本発明に係る半導体装置の製造方法は、メモリセルのデータ保持特性の劣化を防止して半導体装置の高信頼性を得ることができるものであり、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられるトラップ膜及びビット線を含む半導体装置等に有用である。
【図面の簡単な説明】
【００５４】
【図１】（ａ）〜（ｇ）は本発明の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】ハロゲン化合物（ＮＦ３)を添加した雰囲気で酸化した場合、シリコン窒化膜上のシリコン酸化膜成長速度を示すグラフである。
【図３】（ａ）は本発明の実施形態に係る半導体装置を示し、（ｂ）は本発明の実施形態に係るしきい値電圧の時間依存性を示すグラフである。（ｃ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装装置を示し、（ｄ）は従来技術に係るしきい値電圧の時間依存性を示すグラフである。
【図４】（ａ）は本発明の実施形態に係る半導体記憶装置の拡大図であり、（ｂ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装装置の拡大図である。
【図５】（ａ）〜（ｇ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図６】（ａ）〜（ｃ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法における課題を示すための工程順の断面図である。
【符号の説明】
【００５５】
１０１  半導体基板（半導体領域）
１０２  ＯＮＯ膜（トラップ膜）
１０２ａ  第一の酸化シリコン膜
１０２ｂ  窒化シリコン膜
１０２ｃ  第二の酸化シリコン膜
１０３  レジストパターン
１０４  ｎ型拡散層
１０５  ダメージ(膜減り)発生領域
１０６  保護絶縁膜
１０７  ビット線酸化膜
１０８  ワード線（ゲート電極）
２０１  半導体基板（半導体領域）
２０２  ＯＮＯ膜（トラップ膜）
２０２ａ  第一の酸化シリコン膜
２０２ｂ  窒化シリコン膜
２０２ｃ  第二の酸化シリコン膜
２０３  レジストパターン
２０４  ｎ型拡散層
２０５  ビット線酸化膜
２０６  酸化シリコンからなる絶縁膜
２０７  ワード線（ゲート電極）
４０１  半導体基板（半導体領域）
４０２  ＯＮＯ膜（トラップ膜）
４０３  レジストパターン
４０４  ｎ型拡散層
４０５  ダメージ発生領域
４０６  ダメージ（膜減り）発生領域
４０７  ビット線酸化膜
４０８  ワード線（ゲート電極）
【図１】
2006351739.tif 000003
【図２】
2006351739.tif 000004
【図３】
2006351739.tif 000005
【図４】
2006351739.tif 000006
【図５】
2006351739.tif 000007
【図６】
2006351739.tif 000008