(57)【要約】【課題】  不揮発性半導体メモリ装置において、浮遊ゲートの状態に依存せず安定なメモリセルの動作電流を決定し、そのメモリセルの動作電流に基づいて、メモリセルの書き込み状態に応じたデータをセンスアンプ回路から安定に出力する。【解決手段】  センスアンプ回路は、ミラー回路を構成する第１および第２のミラートランジスタを含むカレントミラー回路であり、前記第２のミラートランジスタのドレイン電極に接続される負荷回路の一部として、選択されたメモリセルの選択ゲートトランジスタおよび前記検出トランジスタのドレイン電極に、自身のソース電極が接続された検出トランジスタが含まれており、前記選択ゲートトランジスタの動作電流は前記検出トランジスタの動作電流よりも小さく、前記第２のミラートランジスタから出力される電流は、前記選択ゲートトランジスタの動作電流によって決定される。【選択図】        図１
2006351139.tif 000002
【特許請求の範囲】
【請求項１】
選択されたメモリセルに書き込まれているデータを出力するための不揮発性半導体メモリ装置のセンスアンプ回路であって、
前記メモリセルは、
直列に接続された第１および第２のコンデンサと、
前記第１および第２のコンデンサの結合端子に、自身のゲート電極が接続された検出トランジスタと、
前記検出トランジスタのドレイン電極に、自身のソース電極が接続され、かつ、対応する選択信号が与えられる選択信号端子に、自身のゲート電極が接続された選択ゲートトランジスタと、を備える不揮発性のメモリセルであり、
前記センスアンプ回路は、ミラー回路を構成する第１および第２のミラートランジスタを含むカレントミラー回路であり、
前記第２のミラートランジスタのドレイン電極に接続される負荷回路の一部として、前記選択されたメモリセルの前記選択ゲートトランジスタおよび前記検出トランジスタが含まれており、
前記選択ゲートトランジスタの動作電流は前記検出トランジスタの動作電流よりも小さく、前記第２のミラートランジスタから出力される電流は、前記選択ゲートトランジスタの動作電流によって決定される
ことを特徴とするセンスアンプ回路。
【請求項２】
請求項１記載のセンスアンプ回路であって、
前記選択ゲートトランジスタのゲート絶縁膜の厚さは前記検出トランジスタのゲート絶縁膜の厚さよりも大きく、かつ、前記選択ゲートトランジスタの（ゲート幅／ゲート長）で定義されるゲートサイズは前記検出トランジスタのゲートサイズ以下となるように構成されている
ことを特徴とするセンスアンプ回路。
【請求項３】
請求項１または請求項２記載のセンスアンプ回路を有する不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの書き換えが可能な不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭやフラッシュＲＯＭ等のデータの書き換えが可能な不揮発性半導体メモリ装置が、種々の電子機器の記憶装置として多く利用されている。このような不揮発性半導体メモリ装置では、メモリセルの構成要素の一つである所定のＭＯＳトランジスタの浮遊ゲートに電子を注入し（以下、「電子の注入」と呼ぶ。）、また、浮遊ゲートから電子を放出させる(以下、「電子の放出」とも呼ぶ。)ことによって、データの書き換えを行うことができる。そして、データの読み出し時には、例えば、所定の基準電位に対して、選択されたメモリセルの浮遊ゲートの電位状態が高いか低いかに応じて変化する上記所定のＭＯＳトランジスタのオン・オフ状態により、このＭＯＳトランジスタの動作電流がメモリセルの動作電流として決定される。そして、この決定されたメモリセルの動作電流に基づいて、メモリセルの書き込み状態に応じたデータをセンスアンプ回路から出力することにより、データの読み出しを行う。
【０００３】
ここで、上記のような不揮発性半導体メモリ装置では、浮遊ゲートに対する電子の注入状態や電子の放出状態は一定とすることは困難でばらつきが大きいため、データの読み出し時における浮遊ゲートの電位は一定ではなく、結果としてメモリセルの動作電流もばらつきが大きくなる。
【０００４】
また、データの書き込み状態の変化に応じた浮遊ゲートの電位の基準電位に対する変動幅は、データの書き込みと消去を繰り返すことにより小さくなる。
【０００５】
そこで、上記のような不揮発性半導体メモリ装置では、基準電位に対する浮遊ゲートの電位の変動幅として許容すべき最低の変動幅におけるメモリセルからのデータの安定な読み出し動作を実現するように、そのようなメモリセルの動作電流が十分大きな動作電流となるように、十分な余裕を持った回路設計が行われており、回路設計の最適化の面で不十分であった。
【０００６】
【特許文献１】米国特許５，３３１，５９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記課題を解決するためになされたものであり、不揮発性半導体メモリ装置において、浮遊ゲートの状態に依存せず安定なメモリセルの動作電流を決定し、そのメモリセルの動作電流に基づいて、メモリセルの書き込み状態に応じたデータをセンスアンプ回路から安定に出力することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明の第１の態様は、
選択されたメモリセルに書き込まれているデータを出力するための不揮発性半導体メモリ装置のセンスアンプ回路であって、
前記メモリセルは、
直列に接続された第１および第２のコンデンサと、
前記第１および第２のコンデンサの結合端子に、自身のゲート電極が接続された検出トランジスタと、
前記検出トランジスタのドレイン電極に、自身のソース電極が接続され、かつ、対応する選択信号が与えられる選択信号端子に、自身のゲート電極が接続された選択ゲートトランジスタと、を備える不揮発性のメモリセルであり、
前記センスアンプ回路は、ミラー回路を構成する第１および第２のミラートランジスタを含むカレントミラー回路であり、
前記第２のミラートランジスタのドレイン電極に接続される負荷回路の一部として、前記選択されたメモリセルの前記選択ゲートトランジスタおよび前記検出トランジスタが含まれており、
前記選択ゲートトランジスタの動作電流は前記検出トランジスタの動作電流よりも小さく、前記第２のミラートランジスタから出力される電流は、前記選択ゲートトランジスタの動作電流によって決定される
ことを特徴とする。
【０００９】
上記のようにすれば、メモリセルの動作電流を、ゲート電極の電位状態に依存した検出トランジスタの動作電流ではなく、選択ゲートトランジスタの動作電流によって決定することができ、第２のミラートランジスタから出力される電流を、検出トランジスタのゲート電極の電位状態の変化に依存することなく、選択ゲートトランジスタの動作電流によって決定することができるので、メモリセルの書き込み状態に応じたデータをセンスアンプ回路から安定に出力することができる。
【００１０】
なお、前記選択ゲートトランジスタのゲート絶縁膜の厚さは前記検出トランジスタのゲート絶縁膜の厚さよりも大きく、かつ、前記選択ゲートトランジスタの（ゲート幅／ゲート長）で定義されるゲートサイズは前記検出トランジスタのゲートサイズ以下となるように構成されていることが好ましい。
【００１１】
こうすれば、用に、前記選択ゲートトランジスタの動作電流は前記検出トランジスタの動作電流よりも小さく、前記第２のミラートランジスタから出力される電流は、前記選択ゲートトランジスタの動作電流によって決定されるようにすることができる。
【００１２】
なお、本発明は、上記した発明の態様に限ることなく、上記センスアンプ回路を備える不揮発性半導体メモリ装置等の種々の態様で実現することも可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る不揮発性半導体メモリ装置について、実施例に基づき次の順序で説明する。
Ａ．不揮発性半導体メモリ装置の構成：
Ｂ．データの書き込み動作：
Ｃ．データの読み出し動作：
Ｄ．実施例の特徴および効果：
Ｅ．変形例：
【００１４】
Ａ．不揮発性半導体メモリ装置の構成：
図１は、本発明の実施例にかかる不揮発性半導体メモリ装置の要部概略構成図である。図１は、１組のビット線ＢＴ０ａ，ＢＴ０ｂの間に接続されているメモリセルに書き込まれているデータを出力端子Ｄ０から出力するセンスアンプ回路ＳＡ０の構成を示している。このセンスアンプ回路ＳＡ０は、後述するように、選択されているいずれか１つのメモリセルをその構成要素の一部として動作する回路である。なお、図１には、１組のビット線ＢＴ０ａ，ＢＴ０ｂの間に、２つの不揮発性のメモリセルＭＣ０，ＭＣ１が接続されている構成が例示されている。
【００１５】
２つのメモリセルＭＣ１，ＭＣ２はまったく同じ構成を示しており、以下では、第１のメモリセルＭＣ０を例に、その構成について説明する。
【００１６】
第１のメモリセルＭＣ０は、２つの選択ゲート用のｎ型ＭＯＳトランジスタ(以下、単に「選択ゲートトランジスタ」と呼ぶ。)ＳＬＴ０ａ，ＳＬＴ０ｂと、１つの検出用のｎ型ＭＯＳトランジスタ（以下、単に「検出トランジスタ」と呼ぶ。）ＣＴ０と、直列に接続された２つのコンデンサＣＣ０ａ，ＣＣ０ｂと、で構成される不揮発性のメモリセルである。
【００１７】
直列に接続された２つのコンデンサＣＣ０ａ，ＣＣ０ｂの結合端子ＦＧ０は、検出トランジスタＣＴ０のゲート電極に接続されている。また、結合端子ＦＧ０とは反対の、第１のコンデンサＣＣ０ａの端子は第１の選択ゲートトランジスタＳＬＴ０ａのソース電極に接続されており、第２のコンデンサＣＣ０ｂの端子は第２の選択ゲートトランジスタＳＬＴ０ｂのソース電極に接続されている。
【００１８】
自身のソース電極が第１のコンデンサＣＣ０ａに接続されている第１の選択ゲートトランジスタＳＬＴ０ａは、その他、ゲート電極が第１の選択信号端子ＳＥＬ０に接続されており、ドレイン電極が制御信号線ＣＧ０に接続されている。
【００１９】
また、自身のソース電極が第２のコンデンサＣＣ０ｂに接続されている第２の選択ゲートトランジスタＳＬＴ０ｂは、その他、ゲート電極が第１の選択信号端子ＳＥＬ０に接続されており、ドレイン電極が第１のビット線ＢＴ０ａに接続されている。
【００２０】
自身のゲート電極が結合端子ＦＧ０に接続されている検出トランジスタＣＴ０は、その他、ドレイン電極が第２の選択ゲートトランジスタＳＬＴ０ｂのソース電極および第２のコンデンサＣＣ０ｂに接続されており、ソース電極が第２のビット線ＢＴ０ｂに接続されている。なお、この検出トランジスタＣＴ０のゲート電極が接続される２つのコンデンサＣＣ０ａ，ＣＣ０ｂの結合端子ＦＧ０は、他に接続されておらず、後述するように、電子の注入および放出が実行される浮遊ゲートとなる。以下、この結合端子ＦＧ０に接続されたゲート電極を、「浮遊ゲートＦＧ０」とも呼ぶこととする。
【００２１】
検出トランジスタＣＴ０のソース電極が接続されている第２のビット線ＢＴ０ｂは、ソースゲート用のｎ型ＭＯＳトランジスタ（以下、単に「ソースゲートランジスタ」と呼ぶ。）ＳＴのドレイン電極に接続されている。
【００２２】
なお、第２のメモリセルＭＣ１も第１のメモリセルＭＣ０と全く同じ構成を有している。
【００２３】
自身のドレイン電極が第２のビット線ＢＴ０ｂに接続されているソースゲートトランジスタＳＴは、その他、ゲート電極がソース制御信号端子ＳＯＵＲＣＥに接続されており、ソース電極が第１の電源端子Ｖｓｓに接続されている。
【００２４】
第１のビット線ＢＴ０ａは、２つの読み出しゲート用のｎ型ＭＯＳトランジスタ（以下、単に「読み出しゲートトランジスタ」と呼ぶ。）ＲＴ０ａ，ＲＴ０ｂのうち、第２の読み出しゲートトランジスタＲＴ０ｂのソース電極に接続されている。また、第１のビット線ＢＴ０ａは、２つの書き込みゲート用のｎ型ＭＯＳトランジスタ（以下、単に「書き込みゲートトランジスタ」と呼ぶ。）ＷＴ０ａ、ＷＴ０ｂのうち、第２の書き込みゲートトランジスタＷＴ０ｂのソース電極に接続されている。
【００２５】
制御信号線ＣＧ０は、第１の読み出しゲートトランジスタＲＴ０ａのソース電極に接続されている。また、制御信号線ＣＧ０は、第１の書き込みゲートトランジスタＷＴ０ａのソース電極に接続されている。
【００２６】
第１の書き込みゲートトランジスタＷＴ０ａは、上記したように、そのソース電極が制御信号線ＣＧ０に接続されており、ゲート電極が書き込み制御信号端子ＷＲＩＴＥに接続されており、ドレイン電極が第１の制御信号端子ＣＧに接続されている。
【００２７】
第２の書き込みゲートトランジスタＷＴ０ｂは、上記したように、そのソース電極が第１のビット線ＢＴ０ａに接続されており、ゲート電極が書き込み制御信号端子ＷＲＩＴＥに接続されており、ドレイン電極が第２の制御信号端子ＣＤに接続されている。
【００２８】
第１の読み出しゲートトランジスタＲＴ０ａは、上記したように、そのソース電極が制御信号線ＣＧ０に接続されており、ゲート電極が読み出し制御信号端子ＲＥＡＤに接続されており、ドレイン電極が第１の制御信号端子ＣＧに接続されている。
【００２９】
第２の読み出しゲートトランジスタＲＴ０ｂは、そのソース電極が第１のビット線ＢＴ０ａに接続されており、ゲート電極が読み出し制御信号端子ＲＥＡＤに接続されており、ドレイン電極がミラー回路を構成する２つのｐ型ＭＯＳトランジスタ（以下、単に「ミラートランジスタ」と呼ぶ。）ＭＴ１，ＭＴ２のうち第２のミラートランジスタＭＴ２のドレイン電極および出力端子Ｄ０に接続されている。
【００３０】
第２のミラートランジスタＭＴ２は、上記したように、そのドレイン電極が第２の読み出しゲートトランジスタＲＴ０ｂのドレイン電極および出力端子Ｄ０に接続されており、ゲート電極が第１のミラートランジスタＭＴ１のゲート電極およびドレイン電極に接続されており、ソース電極が第２の電源端子Ｖｃｃに接続されている。
【００３１】
第１のミラートランジスタＭＴ１は、そのソース電極が第２の電源端子Ｖｃｃに接続されており、ドレイン電極およびゲート電極が第１の負荷用のｎ型ＭＯＳトランジスタ（以下、単に「負荷トランジスタ」と呼ぶ。）ＤＲＴｒのドレイン電極に接続されている。
【００３２】
自身のドレイン電極が第１のミラートランジスタのドレイン電極に接続された第１の負荷トランジスタＤＲＴｒは、その他、ゲート電極が読み出し制御信号端子ＲＥＡＤに接続されており、ソース電極は第２の負荷トランジスタＤＳＬＴｒのドレイン電極に接続されている。
【００３３】
自身のドレイン電極が第１の負荷トランジスタＤＲＴｒのソース電極に接続されている第２の負荷トランジスタＤＳＬＴｒは、その他、ゲート電極が第２の電源端子Ｖｃｃに接続されており、ソース電極が第３の負荷トランジスタＤＣＴｒのドレイン電極に接続されている。
【００３４】
自身のドレイン電極が第２の負荷トランジスタＤＳＬＴｒのソース電極に接続されている第３の負荷トランジスタＤＣＴｒは、その他、ゲート電極が第１の電源端子Ｖｓｓに接続されており、ソース電極が第４の負荷トランジスタＤＳＴｒのドレイン電極に接続されている。
【００３５】
自身のドレイン電極が第３の負荷トランジスタＤＣＴｒのソース電極に接続されている第４の負荷トランジスタＤＳＴｒは、その他、ゲート電極がソース制御信号端子ＳＯＵＲＣＥに接続されており、ソース電極が第１の電源端子Ｖｓｓに接続されている。
【００３６】
なお、第１の電源端子Ｖｓｓには低電圧の電源電圧（以下、「電源電圧Ｖｓｓ」とも呼ぶ。）が入力されており、第２の電源の電源端子Ｖｃｃには高電圧の電源電圧（以下、「電源電圧Ｖｃｃ」とも呼ぶ。）が入力されている。なお、電源電圧Ｖｓｓとしては、例えば０［Ｖ］が利用され、電源電圧Ｖｃｃとしては、例えば３［Ｖ］が利用される。
【００３７】
ここで、例えば、後述するように、第１のメモリセルＭＣ０に書き込まれているデータを読み出す場合において、４つの負荷トランジスタＤＲＴｒ，ＤＳＬＴｒ，ＤＣＴｒ，ＤＳＴｒは第１のミラートランジスタＭＴ１の負荷を構成し、第２の読み出しゲートトランジスタＲＬＴ０ｂと、第１のメモリセルＭＣ０の第２の選択ゲートトランジスタＳＬＴ０ｂおよび検出トランジスタＣＴ０と、ソースゲートトランジスタＳＴとは、第２のミラートランジスタＭＴ２の負荷を構成する。すなわち、２つのミラートランジスタＭＴ１，ＭＴ２と、４つの負荷トランジスタＤＲＴｒ，ＤＳＬＴｒ，ＤＣＴｒ，ＤＳＴｒと、第２の読み出しゲートトランジスタＲＬＴ０ｂと、第１のメモリセルＭＣ０の第２の選択ゲートトランジスタＳＬＴ０ｂおよび検出トランジスタＣＴ０と、ソースゲートトランジスタＳＴとは、カレントミラー回路を構成し、このカレントミラー回路がセンスアンプ回路ＳＡ０として機能する。したがって、第１の負荷トランジスタＤＲＴｒは第２の読み出しゲートトランジスタＲＴ０ｂに、第２の負荷トランジスタＤＳＬＴｒは第２の選択ゲートトランジスタＳＬＴ０ｂに、第３の負荷トランジスタＤＣＴｒは検出トランジスタＣＴ０に、第４の負荷トランジスタＤＳＴｒはソースゲートトランジスタＳＴに、それぞれ対応する負荷回路である。なお、検出トランジスタＣＴ０および第３の負荷トランジスタＤＣＴｒはディプリーション型のＭＯＳトランジスタであり、他のトランジスタはエンハンスメント型のＭＯＳトランジスタである。
【００３８】
そして、センスアンプ回路ＳＡ０としてのカレントミラー回路では、第３の負荷トランジスタのゲート電極に印加されている電圧（基準電圧Ｖｒｅｆ）に対して、検出トランジスタＣＴ０の浮遊ゲートＦＧ０の電位が高いか低いかに応じて第１のメモリセルＭＣ０の動作電流が決定されて、このメモリセルの動作電流が第２のミラートランジスタＭＴ２からソースゲートトランジスタＳＴに向けて流れることにより、出力端子Ｄ０の電位が決定される。なお、このメモリセルの動作電流については後述する。
【００３９】
Ｂ．データの書き込み動作：
次に、データの書き込み動作について、第１のメモリセルＭＣ０にデータを書き込む場合を例に説明する。第１のメモリセルＭＣ０へのデータの書き込みを行う場合、まず、読み出し制御信号端子ＲＥＡＤおよびソース制御信号端子ＳＯＵＲＣＥに読み出し制御信号およびソース制御信号として"Ｌｏｗ"レベルの電圧を印加し、書き込み制御信号端子ＷＲＩＴＥに書き込み制御信号として"Ｈｉｇｈ"レベルの電圧を印加することにより、第１のビット線ＢＴ０ａと第２のミラートランジスタＭＴ２との接続を切り離すとともに、第２のビット線ＢＴ０ｂと第１の電源端子Ｖｓｓとの接続を切り離す。そして、第１の選択信号端子ＳＥＬ０に第１の選択信号として"Ｈｉｇｈ"レベルの電圧を印加することにより第１のメモリセルＭＣ０を選択するとともに、以下で説明するように、第１の制御信号端子ＣＧおよび第２の制御信号端子ＣＤに、第１の制御信号および第２の制御信号として所定の電圧を印加することにより、第１のメモリセルＭＣ０へのデータの書き込みを実行する。なお、"Ｈｉｇｈ"レベルの電圧として印加される電圧は、通常、第２の電源端子Ｖｃｃに入力されている電源電圧(電源電圧Ｖｃｃ)にほぼ等しい電圧である。また、"Ｌｏｗ"レベルの電圧として印加される電圧は、通常、第１の電源端子Ｖｓｓに入力されている電源電圧（電源電圧Ｖｓｓ）にほぼ等しい電圧である。
【００４０】
図２は、データの書き込み動作について示す説明図である。図２（Ａ）は"Ｈｉｇｈ"レベルの書き込み動作を、図２（Ｂ）は"Ｌｏｗ"レベルの書き込み動作を示している。
【００４１】
まず、図２（Ａ）を用いて"Ｈｉｇｈ"レベルのデータ書き込み動作について説明する。この場合、第１の制御信号端子ＣＧには、第１の制御信号として電源電圧Ｖｃｃを昇圧した昇圧電圧ＵＶｃｃ、例えば１０［Ｖ］を印加し、第２の制御信号端子ＣＤには、第２の制御信号として電源電圧Ｖｓｓ（０［Ｖ］）にほぼ等しい電圧（以下、「Ｖｓｓ電圧」とも呼ぶ。）を印加する。
【００４２】
なお、上記したように、図１の書き込み制御信号端子ＷＲＩＴＥに書き込み制御信号として"Ｈｉｇｈ"レベルの電圧が印加されることにより、第１および第２の書き込みゲートトランジスタＷＴ０ａ，ＷＴ０ｂがオンしているので、第１のメモリセルＭＣ０は、第１の制御信号端子ＣＧが第１のコンデンサＣＣ０ａに接続され、第２の制御信号端子ＣＤが実効的に第２のコンデンサＣＣ０ｂに接続された構成と等価な構成となっている。また、上記したように、図１のソース制御信号端子ＳＯＵＲＣＥに"Ｌｏｗ"レベルの電圧が印加されることにより、ソースゲートトランジスタＳＴがオフしているので、第１のメモリセルＭＣ０は、検出トランジスタＣＴ０のソース電極がオープンとなり、検出トランジスタＣＴ０が存在しない構成と等価な構成となる。
【００４３】
このとき、第２のコンデンサＣＣ０ｂの容量をｎ［ｐＦ］とし、第１のコンデンサＣＣ０ａの容量を（４・ｎ）［ｐＦ］とすると、結合端子ＦＧ０の電圧は８［Ｖ］となり、第２のコンデンサＣＣ０ｂの端子間電圧（第２の制御信号端子ＣＤ側の端子電圧を基準とする結合端子ＦＧ０の電圧）は８［Ｖ］となる。ここで、第２のコンデンサＣＣ０ｂには、印加される端子間電圧よりも低い耐圧のコンデンサが利用されているので、トンネル電流の発生により、この端子間電圧が、例えば６［Ｖ］程度に変化することにより、結合端子ＦＧ０、すなわち、検出トランジスタＣＴ０の浮遊ゲート（浮遊ゲートＦＧ０）に電子の注入が発生する。そして、書き込み制御信号端子ＷＲＩＴＥに書き込み制御信号として"Ｌｏｗ"レベルの電圧を印加することにより、第１の制御信号端子ＣＧが第１のコンデンサＣＣ０ａから切り離され、第２の制御信号端子ＣＤが第２のコンデンサＣＣ０ｂから切り離されるので、電子の注入により形成された浮遊ゲートＦＧ０の電荷の状態が保持されることになる。この結果として、第１のメモリセルＭＣ０に"Ｈｉｇｈ"レベルのデータが書き込まれることになる。
【００４４】
次に、図２（Ｂ）を用いて"Ｌｏｗ"レベルのデータ書き込み動作について説明する。この場合、"Ｈｉｇｈ"レベルのデータ書き込みとは逆に、第１の制御信号端子ＣＧにはＶｓｓ電圧を印加し、第２の制御信号端子ＣＤには、昇圧電圧ＵＶｃｃを印加する。
【００４５】
このとき、結合端子ＦＧ０の電圧は２［Ｖ］となり、第２のコンデンサＣＣ０ｂの端子間電圧（第２の制御信号端子ＣＤ側の端子電圧を基準とする結合端子ＦＧ０の電圧）は−８［Ｖ］となる。ここで、"Ｈｉｇｈ"レベルのデータ書き込みと同様に、端子間電圧は、例えば−６［Ｖ］程度に変化することにより、検出トランジスタＣＴ０の浮遊ゲートＦＧ０に電子の放出が発生する。そして、書き込み制御信号端子ＷＲＩＴＥに書き込み制御信号としえｔ"Ｌｏｗ"レベルの電圧を印加することにより、第１の制御信号端子ＣＧが第１のコンデンサＣＣ０ａから切り離され、第２の制御信号端子ＣＤが第２のコンデンサＣＣ０ｂから切り離されるので、電子の放出により形成された浮遊ゲートＦＧ０の電荷の状態が保持されることになる。この結果として、第１のメモリセルＭＣ０に"Ｌｏｗ"レベルのデータが書き込まれることになる。
【００４６】
Ｃ．データの読み出し動作：
次に、データの読み出し動作について、第１のメモリセルＭＣ０からデータを読み出す場合を例に説明する。第１のメモリセルＭＣ０からのデータの読み出しを行う場合には、まず、図１の読み出し制御信号端子ＲＥＡＤおよびソース制御信号端子ＳＯＵＲＣＥに読み出し制御信号およびソース制御信号として"Ｈｉｇｈ"レベルの電圧を印加し、書き込み制御信号端子ＷＲＩＴＥに書き込み制御信号として"Ｌｏｗ"レベルの電圧を印加することにより、第１のビット線ＢＴ０ａと第２のミラートランジスタＭＴ２とを接続するとともに、第２のビット線ＢＴ０ｂと第１の電源端子Ｖｓｓとを接続する。そして、第１の選択信号端子ＳＥＬ０に第１の選択信号として"Ｈｉｇｈ"レベルの電圧を印加することにより第１のメモリセルＭＣ０を選択するとともに、以下で説明するように、第１の制御信号端子ＣＧにＶｓｓ電圧（０［Ｖ］）を印加することにより、第１のメモリセルＭＣ０からのデータの読み出しを実行する。
【００４７】
図３は、データの読み出し動作について示す説明図である。図３（Ａ）は"Ｌｏｗ"レベルのデータ読み出し動作を、図２（Ｂ）は"Ｈｉｇｈ"レベルのデータ読み出し動作を示している。
【００４８】
まず、図３（Ａ）を用いて"Ｌｏｗ"レベルのデータの読み出し動作について説明する。
【００４９】
ここで、上記したように、図１の読み出し制御信号端子ＲＥＡＤには"Ｈｉｇｈ"レベルの電圧が印加されているので、第１および第２の読み出しゲートトランジスタＲＴ０ａ，ＲＴ０ｂがオンすることにより、第１のメモリセルＭＣ０の第１のコンデンサＣＣ０ａは実効的に第１の制御信号端子に接続された構成、すなわち、図３に示すように、第１のコンデンサＣＣ０ａの一方の端子にＶｓｓ電圧（０［Ｖ］）が印加された構成と等価な構成となる。
【００５０】
図２を用いて説明したように、第１のメモリセルＭＣ０に"Ｌｏｗ"レベルのデータが書き込まれており、浮遊ゲートＦＧ０に対して電子の放出が行われていた場合には、浮遊ゲートＦＧ０の電位は、第３の負荷トランジスタのゲート電極に印加されている基準電圧Ｖｒｅｆの電位（Ｖｓｓ電圧：０［Ｖ］）よりも高い電圧となる。
【００５１】
例えば、図３（Ａ）に示すように、浮遊ゲートＦＧ０が２［Ｖ］となっていた場合には、検出トランジスタＣＴ０のゲート電極の電位は基準電圧Ｖｒｅｆの電位０［Ｖ］よりも十分高いため、検出トランジスタＣＴ０はほぼ完全にオン状態となる。
【００５２】
このとき、第２のミラートランジスタＭＴ２から出力される電流Ｉ０は、第１のメモリセルＭＣ０の動作電流Ｉｍｃとなって、全て、第１のメモリセルＭＣ０の第２の選択ゲートトランジスタＳＴ０ｂおよび検出トランジスタＣＴ０を介して、ソースゲートトランジスタＳＴに引き込まれることになる。この結果、出力端子Ｄ０の電位は、"Ｌｏｗ"レベルとなり、"Ｌｏｗ"レベルのデータ読み出しが実行される。なお、第１のメモリセルＭＣ０の動作電流Ｉｍｃについては後述する。
【００５３】
次に、図３（Ｂ）を用いて"Ｈｉｇｈ"レベルのデータの読み出し動作について説明する。
【００５４】
図２を用いて説明したように、第１のメモリセルＭＣ０に"Ｈｉｇｈ"レベルのデータが書き込まれており、浮遊ゲートＦＧ０に対して電子の注入が行われていた場合には、浮遊ゲートＦＧ０の電位は、第３の負荷トランジスタのゲート電極に印加されている基準電圧Ｖｒｅｆの電位（Ｖｓｓ電圧：０［Ｖ］）よりも低い電圧となる。
【００５５】
例えば、図３（Ｂ）に示すように、浮遊ゲートＦＧ０が−２［Ｖ］となっていた場合には、検出トランジスタＣＴ０のゲート電極の電位は基準電圧Ｖｒｅｆの電位０［Ｖ］よりも十分低くなるためほぼ完全にオフ状態となる。
【００５６】
このとき、第１のメモリセルＭＣ０の動作電流Ｉｍｃは発生しないため、第２のミラートランジスタＭＴ２から出力される電流Ｉ０は、全て、出力端子Ｄ０の充電に利用されることになる。この結果、出力端子Ｄ０の電位は"Ｈｉｇｈ"レベルとなり、"Ｈｉｇｈ"レベルのデータ読み出しが実行される。
【００５７】
Ｄ．実施例の特徴および効果：
本実施例の特徴は、図３を用いて説明した"Ｌｏｗ"レベルのデータの読み出し動作において、第２のミラートランジスタＭＴ２から出力される電流Ｉ０に相当する第１のメモリセルＭＣ０の動作電流Ｉｍｃが、以下で説明するように決定されている点にある。
【００５８】
図４は、メモリセルの概略構造を示す説明図である。図４（Ａ）は、第１のメモリセルＭＣ０の概略平面図を示し、図４（Ｂ）は図４（Ａ）の平面図におけるＡＡ'概略断面図を示している。
【００５９】
第１のメモリセルＭＣ０の第２の選択ゲートトランジスタＳＬＴ０ｂは、データの書き込み動作において上記実施例では電源電圧３［Ｖ］に対して１０［Ｖ］の高電圧が、そのドレイン電極に印加されるのに対応して、検出トランジスタＣＴ０よりも高耐圧のトランジスタで構成されているため、第２の選択ゲートトランジスタＳＬＴ０ｂのゲート絶縁膜の膜厚ｔｓｌｔは検出トランジスタＣＴ０のゲート絶縁膜の膜厚ｔｃｔに対して、以下の関係を満たすように構成されている。
ｔｓｌｔ＞ｔｃｔ  ...（１）
【００６０】
また、ゲート幅（Ｗ）／ゲート長（Ｌ）で定義される第２の選択ゲートトランジスタＳＬＴ０ｂのゲートサイズ（Ｗｓｌｔ／Ｌｓｌｔ）は、検出トランジスタＣＴ０のゲートサイズ（Ｗｃｔ／Ｌｃｔ）に対して、以下の関係を満たすように構成されている。
（Ｗｓｌｔ／Ｌｓｌｔ）≦（Ｗｃｔ／Ｌｃｔ）  ...（２）
【００６１】
図４の例では、Ｗｓｌｔ＝Ｗｃｔで、かつ、Ｌｓｌｔ＞Ｌｃｔに設定されているので、第２の選択ゲートトランジスタＳＬＴ０ｂのゲートサイズ（Ｗｓｌｔ／Ｌｓｌｔ）は、検出トランジスタＣＴ０のゲートサイズ（Ｗｃｔ／Ｌｃｔ）よりも小さくなるように設定されている。
【００６２】
上記関係を満たしている場合、第２の選択ゲートトランジスタＳＬＴ０ｂの動作電流は、検出トランジスタＣＴ０の動作電流よりも小さくなる。このため、第１のメモリセルＭＣ０の動作電流Ｉｍｃは、第２の選択ゲートトランジスタの動作電流によって決定されることになり、結果として、第２のミラートランジスタＭＴ２から出力される電流ＩＯは、検出トランジスタＣＴ０の動作電流ではなく、第２の選択ゲートトランジスタＳＬＴ０ｂの動作電流によって決定されることになる。
【００６３】
ここで、従来、実施例のようなメモリセルを用いた不揮発性半導体メモリ装置では、第２の選択ゲートトランジスタの動作電流を検出トランジスタの動作電流よりも大きくして、メモリセルの動作電流を検出トランジスタの動作電流によって決定するように、第２の選択ゲートトランジスタおよび検出トランジスタのゲートサイズを決定して構成していた。
【００６４】
しかしながら、このように構成した場合、データの書き込み状態、すなわち、検出トランジスタの浮遊ゲートに対する電子の注入／放出の状態に依存して、浮遊ゲートの電位レベルが変動するため、メモリセルの動作電流ばらつきが大きくなる。
【００６５】
一方、本実施例のように、第２の選択ゲートトランジスタの動作電流によってメモリセルの動作電流を決定するように構成した場合には、浮遊ゲートの電位レベル変動に影響されず、メモリセルの動作電流を比較的ばらつきの小さな安定な電流とすることが可能である。これにより、センスアンプ回路の設計を従来に比べて容易に行うことが可能となる。
【００６６】
また、不揮発性半導体メモリ装置のメモリセルの一部をマスク型のメモリセルに置き換えて、不揮発性のメモリセルと、マスク型のメモリセルとが混成配置された半導体メモリ装置を実現することも要望されている。
【００６７】
一般に、マスク型のメモリセルの動作電流は、検出トランジスタの動作電流によってメモリセルの動作電流を決定するような構成の不揮発性のメモリセルの動作電流に比べてかなり小さく、不揮発性のメモリセルと、マスク型のメモリセルとを混成配置させることは困難である。
【００６８】
しかしながら、本実施例のように第２の選択ゲートトランジスタの動作電流によってメモリセルの動作電流を決定するように構成した場合、メモリセルの第２の選択ゲートトランジスタと同じｎ型ＭＯＳトランジスタをマスク型のメモリセルとして利用すれば、このマスク型のメモリセルの動作電流を、不揮発性のメモリセルの動作電流に等しくなるようにすることが可能である。
【００６９】
従って、不揮発性半導体メモリ装置のメモリセルの一部をマスク型のメモリセルに置き換えて、不揮発性のメモリセルと、マスク型のメモリセルとが混生配置された半導体メモリ装置を実現することが可能となる。
【００７０】
なお、図５は、図１に示した第２のメモリセルＭＣ１をマスク型のメモリセルＭＣ１'に置き換えた構成を示す説明図である。メモリセルＭＣ１'を構成するマスク型のメモリセルとしてのｎ型ＭＯＳトランジスタＭＭＴは、第１のメモリセルＭＣ０の第２の選択ゲートトランジスタと同じ特性を有するトランジスタにより構成される。
【００７１】
Ｅ．変形例：
なお、本発明では、上記した実施の形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００７２】
上記実施例では、説明を容易にするため、１つのビット線に２ビットの不揮発性のメモリセルが接続されている構成を例に説明しているが、これに限定されるものではなく、１つのビット線に複数ビットの不揮発性のメモリセルが接続されている構成、複数のビット線のそれぞれに複数ビットの不揮発性のメモリセルが接続されている構成等、格納すべきデータ量、出力ビット幅に応じて適宜変更され得るものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例にかかる不揮発性半導体メモリ装置の要部概略構成図である。
【図２】データの書き込み動作について示す説明図である。
【図３】データの読み出し動作について示す説明図である。
【図４】メモリセルの概略構造を示す説明図である。
【図５】図１に示した第２のメモリセルをマスク型のメモリセルに置き換えた構成を示す説明図である。
【符号の説明】
【００７４】
ＳＡ０...センスアンプ回路
ＭＴ１，ＭＴ２...ミラートランジスタ
ＲＴ０ａ，ＲＴ０ｂ...読み出しゲートトランジスタ
ＷＴ０ａ，ＷＴ０ｂ...書き込みゲートトランジスタ
ＭＣ０，ＭＣ１...メモリセル
ＳＬＴ０ａ，ＳＬＴ０ｂ...選択ゲートトランジスタ
ＣＣ０ａ，ＣＣ０ｂ...コンデンサ
ＣＴ０...検出トランジスタ
ＳＬＴ１ａ，ＳＬＴ１ｂ...選択ゲートトランジスタ
ＣＣ１ａ，ＣＣ１ｂ...コンデンサ
ＣＴ１...検出トランジスタ
ＳＴ...ソースゲートトランジスタ
ＤＲＴｒ...負荷トランジスタ
ＤＳＬＴｒ...負荷トランジスタ
ＤＣＴｒ...負荷トランジスタ
ＤＳＴｒ...負荷トランジスタ
ＣＤ...第２の制御信号端子
ＣＧ...第１の制御信号端子
Ｄ０...出力端子
ＢＴ０ａ、ＢＴ０ｂ...ビット線
ＣＧ０...制御信号線
ＷＲＩＴＥ...書き込み制御信号端子
ＲＥＡＤ...読み出し制御信号端子
ＳＯＵＲＣＥ...ソース制御信号端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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