(57)【要約】【課題】  ゲート電極を形成するときにチャージダメージがゲート酸化膜に加わることを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２を形成することにより、トランジスタ形成領域１ａ及び放電領域１ｂを互いに分離する工程と、半導体基板１を熱酸化することにより、トランジスタ形成領域１ａにゲート酸化膜３ａを形成するとともに、放電領域１ｂに熱酸化膜３ｂを形成する工程と、熱酸化膜３ｂを、少なくとも放電領域１ｂの一部の領域から除去する工程と、ポリシリコン膜４を形成する工程と、ポリシリコン膜４上にマスク膜５１を形成する工程と、マスク膜５１をマスクとしてポリシリコン膜４をドライエッチングすることにより、ゲート酸化膜３ａ上にゲート電極４ａを形成する工程と、マスク膜５１を除去する工程とを具備する。【選択図】      図４
2006351997.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成することにより、トランジスタ形成領域及び放電領域を互いに分離する工程と、
前記半導体基板を熱酸化することにより、前記トランジスタ形成領域にゲート酸化膜を形成するとともに、前記放電領域に熱酸化膜を形成する工程と、
前記熱酸化膜を、少なくとも前記放電領域の一部の領域から除去する工程と、
前記素子分離膜上、前記ゲート酸化膜上、及び前記放電領域に位置する半導体基板上に、ポリシリコン膜を形成する工程と、
前記ポリシリコン膜上にマスク膜を形成する工程と、
前記マスク膜をマスクとして前記ポリシリコン膜をドライエッチングすることにより、前記ゲート酸化膜上にゲート電極を形成する工程と、
前記マスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記ポリシリコン膜を形成する工程において、前記ポリシリコン膜をプラズマＣＶＤ法により形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ポリシリコン膜をパターニングする工程において、前記放電領域に位置する前記半導体基板上から、前記ポリシリコン膜は除去され、
前記ポリシリコン膜をパターニングする工程の後に、前記放電領域に位置する前記半導体基板に、保護用のダイオードを形成する工程と、
前記ポリシリコン電極上、前記素子分離膜上、及び前記ダイオード上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記ダイオード上に位置する接続孔を形成する工程と、
前記絶縁膜上に、前記接続孔を介して前記ダイオードに接続するパッドを形成する工程と、
を具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は第１導電型であり、
前記素子分離膜を形成する工程の前に、前記放電領域に位置する前記半導体基板に第１導電型のウェルを形成する工程を具備する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記マスク膜を除去する工程の後に、
前記トランジスタ形成領域に位置する前記半導体基板に、ソース及びドレインとなる不純物領域を形成する工程と、
前記トランジスタ形成領域上、前記素子分離膜上、及び前記放電領域上に、絶縁膜をプラズマＣＶＤ法により形成する工程と、
を更に具備する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板に形成され、トランジスタ形成領域と放電領域を互いに分離する素子分離膜と、
前記トランジスタ形成領域に位置する半導体基板に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を具備し、前記放電領域に位置する半導体基板は、表面が前記トランジスタ形成領域に位置する半導体基板より低い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート酸化膜及びゲート電極を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、ゲート電極を形成するときにチャージダメージがゲート酸化膜に加わることを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図５の各図は、従来の半導体装置の製造方法を説明する為の断面図である。まず、図５（Ａ）に示すように、シリコン基板１０１に素子分離膜１０２を形成し、さらにゲート酸化膜１０３を熱酸化法により形成する。ゲート酸化膜１０３は、素子分離膜１０２との境界部分が、他の部分と比べて薄くなる。次いで、ゲート酸化膜１０３を含む全面上に、ポリシリコン膜１０４をプラズマＣＶＤ法により形成する。
【０００３】
次いで、図５（Ｂ）に示すように、ポリシリコン膜１０４を、ドライエッチング法を用いてパターニングする。これにより、ゲート電極１０４ａが形成される。
【０００４】
次いで、図５（Ｃ）に示すように、低濃度不純物領域１０６ａ，１０６ｂ、サイドウォール１０５、並びにソース及びドレインとして機能する不純物領域１０７ａ，１０７ｂを形成する（例えば特許文献１参照）。
【特許文献１】特開２００３−０４５８８８号公報（図１乃至図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポリシリコン膜を形成するとき、及びポリシリコン膜をパターニングしてゲート電極を形成するときそれぞれにおいて、プラズマが用いられるため、ポリシリコン膜には電荷がチャージする。チャージした電荷は、ゲート酸化膜を介して半導体基板に流れ、ゲート酸化膜にダメージを与えることがある。特に、ゲート酸化膜のうち素子分離膜との境界部分は、他と比べて薄いため、電荷が半導体基板に流れやすくダメージを受けやすい。ゲート酸化膜がダメージを受けると、リーク電流及び界面準位密度が増加し、トランジスタの特性及び信頼性が低下する。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート電極を形成するときに、ゲート酸化膜にチャージダメージが加わることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成することにより、トランジスタ形成領域及び放電領域を互いに分離する工程と、
前記半導体基板を熱酸化することにより、前記トランジスタ形成領域にゲート酸化膜を形成するとともに、前記放電領域に熱酸化膜を形成する工程と、
前記熱酸化膜を、少なくとも前記放電領域の一部の領域から除去する工程と、
前記素子分離膜上、前記ゲート酸化膜上、及び前記放電領域に位置する半導体基板上に、ポリシリコン膜を形成する工程と、
前記ポリシリコン膜上にマスク膜を形成する工程と、
前記マスク膜をマスクとして前記ポリシリコン膜をドライエッチングすることにより、前記ゲート酸化膜上にゲート電極を形成する工程と、
前記マスク膜を除去する工程とを具備する。
【０００８】
この半導体装置の製造方法によれば、前記ポリシリコン膜をドライエッチングする際に、前記ポリシリコン膜は前記放電領域に位置する前記半導体基板と接触している。このため、ドライエッチング時に前記ポリシリコン膜に電荷がチャージしても、チャージした電荷は前記半導体基板に放電される。従って、前記ゲート電極を形成するときに、前記ゲート酸化膜にチャージダメージが加わることを抑制できる。
【０００９】
前記ポリシリコン膜を形成する工程において、前記ポリシリコン膜をプラズマＣＶＤ法により形成してもよい。この場合、前記ポリシリコン膜を形成しているときに、前記ポリシリコン膜に電荷がチャージするが、チャージした電荷は前記半導体基板に放電される。従って、前記ゲート電極を形成するときに、前記ゲート酸化膜にチャージダメージが加わることを抑制できる。
【００１０】
前記ポリシリコン膜をパターニングする工程において、前記放電領域に位置する前記半導体基板上から、前記ポリシリコン膜は除去され、前記ポリシリコン膜をパターニングする工程の後に、前記放電領域に位置する前記半導体基板に、ダイオードを形成する工程と、前記ポリシリコン電極上、前記素子分離膜上、及び前記ダイオード上に、絶縁膜を形成する工程と、前記絶縁膜に、前記ダイオード上に位置する接続孔を形成する工程と、前記絶縁膜上に、前記接続孔を介して前記ダイオードに接続するパッドを形成する工程とを具備してもよい。
この場合、放電領域には保護用のダイオードが形成されるため、放電領域がスペース上、有効利用される。従って、半導体装置の大型化を抑制できる。
【００１１】
前記半導体基板は第１導電型であり、前記素子分離膜を形成する工程の前に、前記放電領域に位置する前記半導体基板に第１導電型のウェルを形成してもよい。
【００１２】
前記マスク膜を除去する工程の後に、前記トランジスタ形成領域に位置する前記半導体基板に、ソース及びドレインとなる不純物領域を形成する工程と、前記トランジスタ形成領域上、前記素子分離膜上、及び前記放電領域上に、絶縁膜をプラズマＣＶＤ法により形成する工程とを更に具備してもよい。この場合、前記絶縁膜を形成する際に、前記絶縁膜には電荷がチャージするが、チャージした電荷は前記放電領域に放電される。従って、前記絶縁膜を形成するときに、前記ゲート酸化膜にチャージダメージが加わることを抑制できる。
【００１３】
本発明に係る半導体装置は、半導体基板に形成され、トランジスタ形成領域と放電領域を互いに分離する素子分離膜と、
前記トランジスタ形成領域に位置する半導体基板に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
を具備し、前記放電領域に位置する半導体基板は、表面が前記トランジスタ形成領域に位置する半導体基板より低い。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、トランジスタ形成領域１ａにＰ型のトランジスタを形成する方法である。
【００１５】
まず、図１（Ａ）に示すように、Ｐ型のシリコン基板１に熱酸化膜（図示せず）を形成する。次いで、この熱酸化膜上に窒化シリコン膜（図示せず）を形成し、この窒化シリコン膜に、トランジスタ形成領域１ａ上及びその周囲に位置する開口部を形成する。次いで、窒化シリコン膜をマスクとしてＮ型不純物イオンを注入する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、Ｎ型ウェル２０ａが形成される。
【００１６】
次いで、シリコン基板１を熱酸化する。これにより、窒化シリコン膜の開口部内では熱酸化膜が厚くなる。その後、窒化シリコン膜を除去する。次いで、厚くなった熱酸化膜をマスクとして、シリコン基板１にＰ型不純物イオンを注入する。これにより、放電領域１ｂ及びその周囲に位置するシリコン基板１には、シリコン基板１と同一の導電型であるＰ型ウェル２０ｂが形成される。その後、熱酸化膜を除去する。
【００１７】
次いで、シリコン基板１に溝を形成し、この溝に素子分離膜２を埋め込む。これにより、トランジスタ形成領域１ａ及び放電領域１ｂそれぞれが、互いに分離される。放電領域は、例えば一辺が２μｍ以上の正方形であり、後述するポリシリコン膜との面積比（すなわちアンテナ比）が１５０００倍以下となるようにする。なお、素子分離膜２はＬＯＣＯＳ酸化法により形成されてもよい。
【００１８】
次いで、シリコン基板１を熱酸化する。これにより、トランジスタ形成領域１ａに位置するシリコン基板１には、ゲート酸化膜３ａが形成される。また、放電領域１ｂに位置するシリコン基板１にも熱酸化膜３ｂが形成される。
【００１９】
次いで、図１（Ｂ）に示すように、シリコン基板１上及び素子分離膜２上を含む全面上に、フォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、放電領域１ｂ上に位置するフォトレジスト膜５０は、少なくとも一部が除去される。次いで、フォトレジスト膜５０をマスクとして酸化シリコンのエッチングを行う。これにより熱酸化膜３ｂが、放電領域１ｂの少なくとも一部の領域から除去される。
【００２０】
その後、図１（Ｃ）に示すように、フォトレジスト膜５０を除去する。次いで、トランジスタ形成領域１ａに位置するゲート酸化膜３ａ上、及び放電領域１ｂに位置するＰ型ウェル２０ｂ上を含む全面上に、ポリシリコン膜４を、プラズマＣＶＤ法を用いて形成する。
【００２１】
このとき、ポリシリコン膜４には電荷がチャージするが、チャージした電荷は、Ｐ型ウェル２０ｂを介してＰ型のシリコン基板１に放電される。従って、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００２２】
次いで、図２（Ａ）に示すように、ポリシリコン膜４上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜４上にはレジストパターン５１が形成される。次いで、レジストパターン５１をマスクとしてポリシリコン膜４を、プラズマを用いてドライエッチングする。これにより、ゲート酸化膜３ａ上にはゲート電極４ａが形成される。また、ポリシリコン膜４は、放電領域１ｂ上から除去される。
【００２３】
ポリシリコン膜４をドライエッチングする際に、ポリシリコン膜４には電荷がチャージするが、チャージした電荷は、Ｐ型ウェル２０ｂを介してＰ型のシリコン基板１に放電される。従って、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００２４】
なお、上記したドライエッチング工程において、放電領域１ｂに位置するシリコン基板１は、オーバーエッチングによって少し窪み、表面がトランジスタ形成領域１ａに位置するシリコン基板１より低くなる。
【００２５】
その後、図２（Ｂ）に示すようにレジストパターン５１を除去する。次いで、素子分離膜２及びゲート電極４ａをマスクとして、シリコン基板１にＰ型不純物イオンを薄く注入する。これにより、トランジスタ形成領域１ａに位置するＮ型ウェル２０ａには、Ｐ型低濃度不純物領域６ａ，６ｂが形成される。このとき、放電領域１ｂに位置するＰ型ウェル２０ｂにもＰ型不純物イオンが注入される。
【００２６】
次いで、ゲート電極４ａ上を含む全面上に、酸化シリコン膜、または酸化シリコン膜と窒化シリコン膜の積層膜を形成する。次いで、形成した膜をエッチバックする。これにより、ゲート電極４ａの側壁にはサイドウォール５が形成される。
【００２７】
次いで、素子分離膜２、ゲート電極４ａ、及びサイドウォール５をマスクとして、シリコン基板１にＰ型不純物イオンを濃く注入する。これにより、トランジスタ形成領域１ａに位置するＮ型ウェル２０ａには、Ｐ型不純物領域７ａ，７ｂが形成される。Ｐ型不純物領域７ａ，７ｂはトランジスタのソース及びドレインとして機能する。また、放電領域１ｂに位置するＰ型ウェル２０ｂにも、Ｐ型不純物領域７ｃが形成される。
【００２８】
その後、ゲート電極４ａ上及びＰ型不純物領域７ａ，７ｂ，７ｃ上を含む全面上に、Ｔｉ膜をスパッタリング法により形成し、その後熱処理を行う。これにより、ゲート電極４ａ上及びＰ型不純物領域７ａ，７ｂ，７ｃそれぞれ上には、チタンシリサイド膜（図示せず）が形成される。その後、シリサイド化していないＴｉ膜を除去する。
【００２９】
次いで、トランジスタ形成領域１ａ上及び放電領域１ｂ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜８を、プラズマＣＶＤ法を用いて形成する。この工程において、形成中の層間絶縁膜８には電荷がチャージするが、チャージした電荷は、Ｐ型不純物領域７ｃ及びＰ型ウェル２０ｂを介してシリコン基板１に放電される。従って、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００３０】
以上、本発明の第１の実施形態によれば、ポリシリコン膜４をプラズマＣＶＤ法で形成する前に、放電領域１ｂのＰ型ウェル２０ｂに形成された熱酸化膜３ｂを除去している。このため、ポリシリコン膜４を形成するとき、及びポリシリコン膜４をドライエッチングでパターニングするときのそれぞれにおいて、ポリシリコン膜４にチャージした電荷は、Ｐ型ウェル２０ｂを介してＰ型のシリコン基板１に放電される。また、層間絶縁膜８をプラズマＣＶＤ法により形成するとき、層間絶縁膜８にチャージした電荷は、Ｐ型不純物領域７ｃ及びＰ型ウェル２０ｂを介してシリコン基板１に放電される。
従って、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００３１】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３２】
まず、図３（Ａ）に示すように、Ｐ型のシリコン基板１にＮ型ウェル２０ａ及びＰ型ウェル２０ｂを形成し、さらにシリコン基板１に素子分離膜２を埋め込む。これらの形成方法は第１の実施形態と同一である。
【００３３】
次いで、ゲート酸化膜３ａ及びゲート電極４ａを形成する。これらの形成方法は、第１の実施形態と同一である。このため、第１の実施形態と同様に、ゲート電極４ａとなるポリシリコン膜を形成するとき、及びこのポリシリコン膜をドライエッチングでパターニングしてゲート電極４ａを形成するときのそれぞれにおいて、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００３４】
次いで、サイドウォール５、Ｐ型低濃度不純物領域６ａ，６ｂを形成する。これらの形成方法も第１の実施形態と同一である。
【００３５】
次いで、トランジスタ形成領域１ａ及び放電領域１ｂを含む全面上にフォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、トランジスタ形成領域１ａ上に位置するフォトレジスト膜５２が除去される。次いで、フォトレジスト膜５２、素子分離膜２、ゲート電極４ａ、及びサイドウォール５をマスクとして、シリコン基板１にＰ型不純物イオンを濃く注入する。これにより、トランジスタ形成領域１ａに位置するＮ型ウェル２０ａには、Ｐ型不純物領域７ａ，７ｂが形成される。
【００３６】
その後、図３（Ｂ）に示すようにフォトレジスト膜５２を除去する。次いで、トランジスタ形成領域１ａ及び放電領域１ｂを含む全面上にフォトレジスト膜５３を塗布し、フォトレジスト膜５３を露光及び現像する。これにより、放電領域１ｂ上に位置するフォトレジスト膜５３が除去される。次いで、フォトレジスト膜５３及び素子分離膜２をマスクとして、シリコン基板１にＮ型不純物イオンを濃く注入する。これにより、放電領域１ｂに位置するＰ型ウェル２０ｂには、Ｎ型不純物領域７ｄが形成される。これにより、放電領域１ｂには、Ｎ型不純物領域７ｄ及びＰ型ウェル２０ｂからなる保護用のダイオードが形成される。
【００３７】
その後、図３（Ｃ）に示すように、フォトレジスト膜５３を除去する。次いで、トランジスタ形成領域１ａ及び放電領域１ｂを含む全面上に、層間絶縁膜８をプラズマＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には接続孔８ａ，８ｂが形成される。接続孔８ａはゲート電極４ａ上に位置し、接続孔８ｂはＮ型不純物領域７ｄ上に位置している。
その後、レジストパターンを除去する。
【００３８】
次いで、接続孔８ａ，８ｂそれぞれの中及び層間絶縁膜８上に、タングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜８上に位置するタングステン膜を、エッチバック法又はＣＭＰ法により除去する。これにより、接続孔８ａ，８ｂそれぞれの中には、タングステンプラグ９ａ，９ｂが埋め込まれる。
【００３９】
次いで、タングステンプラグ９ａ，９ｂ上及び層間絶縁膜８上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、レジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜８上にはＡｌ合金配線１０、及びＡｌ合金配線１０に接続するＡｌ合金パッド１１が形成される。Ａｌ合金配線１０はタングステンプラグ９ａ上に位置しており、Ａｌ合金パッド１１はタングステンプラグ９ｂ上に位置している。このように、Ａｌ合金パッド１１及びＡｌ合金配線１０は、保護用のダイオード（Ｎ型不純物領域７ｄ及びＰ型ウェル２０ｂ）、並びにゲート電極４ａに接続している。
その後、レジストパターンを除去する。
【００４０】
以上、本発明の第２の実施形態によれば、第１の実施形態と同一の効果を得ることができる。また、放電領域１ｂにトランジスタ保護用のダイオードを形成しており、ポリシリコン膜４をパターニングした後の放電領域１ｂのスペースを活用している。このため、半導体装置の大型化を抑制することができる。
【００４１】
図４の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、トランジスタ形成領域１ａにＮ型のトランジスタを形成する方法である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４２】
まず、図４（Ａ）に示すように、Ｐ型のシリコン基板１にＰ型不純物イオンを注入する。これにより、シリコン基板１にはＰ型ウェル３０が形成される。Ｐ型ウェル３０は、トランジスタ形成領域１ａ及び放電領域１ｂそれぞれを内側に含んでいる。次いで、素子分離膜２、ゲート酸化膜３ａ、及び熱酸化膜３ｂを形成する。これらの形成方法は第１の実施形態と同一である。
【００４３】
次いで、図４（Ｂ）に示すように、熱酸化膜３ｂを除去する。熱酸化膜３ｂの除去方法は第１の実施形態と同一である。次いで、ポリシリコン膜４をプラズマＣＶＤ法により形成する。この工程において、第１の実施形態と同一の作用により、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００４４】
次いで、図４（Ｃ）に示すように、ポリシリコン膜４上にレジストパターン５１を形成し、レジストパターン５１をマスクとしたドライエッチングを行う。これにより、ゲート電極４ａが形成される。この工程において、第１の実施形態と同一の作用により、ゲート酸化膜３ａに加わるチャージダメージは減少する。
【００４５】
次いで、図４（Ｄ）に示すように、素子分離膜２及びゲート電極４ａをマスクとして、シリコン基板１にＮ型不純物イオンを薄く注入する。これにより、トランジスタ形成領域１ａに位置するＰ型ウェル３０には、Ｎ型低濃度不純物領域３６ａ，３６ｂが形成される。このとき、放電領域１ｂに位置するＰ型ウェル３０にもＮ型不純物イオンが注入される。
【００４６】
次いで、サイドウォール５を第１の実施形態と同一の方法により形成する。次いで、素子分離膜２、ゲート電極４ａ、及びサイドウォール５をマスクとして、シリコン基板１にＮ型不純物イオンを濃く注入する。これにより、トランジスタ形成領域１ａに位置するＰ型ウェル３０には、Ｎ型不純物領域３７ａ，３７ｂが形成される。Ｎ型不純物領域３７ａ，３７ｂはトランジスタのソース及びドレインとして機能する。また、放電領域１ｂに位置するＰ型ウェル３０にも、Ｎ型不純物領域３７ｃが形成される。
【００４７】
このようにして、トランジスタ形成領域１ａにはＮ型のトランジスタが形成され、放電領域１ｂには、Ｎ型不純物領域３７ｃ及びＰ型ウェル３０からなる保護用のダイオードが形成される。
【００４８】
その後、層間絶縁膜８を形成する。さらに、層間絶縁膜８に、第２の実施形態で示した接続孔８ａ，８ｂ（図示せず）、Ａｌ合金配線１０（図示せず）、及びＡｌ合金パッド１１（図示せず）を形成してもよい。
【００４９】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、放電領域１ｂには保護用のダイオードが形成されるため、第２の実施形態と同一の効果も得ることができる。
【００５０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１〜第３の実施形態それぞれにおいて、熱酸化膜３ｂの除去を、レーザー照射によって行ってもよい。また、インクジェット装置を用いてエッチング液を熱酸化膜３ｂ上に滴下してもよい。これらの場合、フォトレジスト膜５０を形成しなくてもよい。
【図面の簡単な説明】
【００５１】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図４】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図５】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【符号の説明】
【００５２】
１，１０１…シリコン基板、１ａ…トランジスタ形成領域、１ｂ…放電領域、２，１０２…素子分離膜、３ａ，１０３…ゲート酸化膜、３ｂ…熱酸化膜、４，１０４…ポリシリコン膜、４ａ，１０４ａ…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ…Ｐ型低濃度不純物領域、７ａ，７ｂ，７ｃ…Ｐ型不純物領域、７ｄ…Ｎ型不純物領域、８…層間絶縁膜、８ａ，８ｂ…接続孔、９ａ，９ｂ…タングステンプラグ、１０…Ａｌ合金配線、１１…Ａｌ合金パッド、２０ａ…Ｎ型ウェル、２０ｂ，３０…Ｐ型ウェル、３６ａ，３６ｂ…Ｎ型低濃度不純物領域、３７ａ，３７ｂ，３７ｃ…Ｎ型不純物領域、５０，５２，５３…フォトレジスト膜、５１…レジストパターン、１０６ａ，１０６ｂ…低濃度不純物領域、１０７ａ，１０７ｂ…不純物領域
【図１】
2006351997.tif 000003
【図２】
2006351997.tif 000004
【図３】
2006351997.tif 000005
【図４】
2006351997.tif 000006
【図５】
2006351997.tif 000007