(57)【要約】【課題】  書き込みや消去に要する時間の短縮化を実現することができるメモリ素子を提供する。【解決手段】  書き込み電圧閾値以上の電圧が印加されることによって書き込みが行なわれ、消去電圧閾値以上の電圧が印加されることによって消去が行なわれる特性を有し、マトリクス状に配置されたメモリ素子と、メモリ素子に電圧を印加する電気回路と、電気回路によるメモリ素子への電圧の印加開始時からメモリ素子による電圧降下の発生の有無を検出するセンスアンプを備える。【選択図】    図１
2006134398.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値信号以上の電気信号が印加されることによって第１の状態から第２の状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって第２の状態から第１の状態に変化する特性を有し、マトリクス状に配置された記憶素子と、
該記憶素子に電気信号を印加する電気回路と、
該電気回路による前記記憶素子への電気信号の印加開始時から前記記憶素子に流れる電流または前記記憶素子に印加される電圧を測定し、前記記憶素子が第１の状態であるか第２の状態であるかを検出する検出手段とを備える
ことを特徴とする記憶装置。
【請求項２】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、マトリクス状に配置された記憶素子と、
該記憶素子に電気信号を印加する電気回路と、
該電気回路による前記記憶素子への電気信号の印加開始時から前記記憶素子に流れる電流または前記記憶素子に印加される電圧を測定し、前記記憶素子の抵抗値が高い状態であるか低い状態であるかを検出する検出手段とを備える
ことを特徴とする記憶装置。
【請求項３】
前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する
ことを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記電気信号は電流または電圧である
ことを特徴とする請求項２に記載の記憶装置。
【請求項５】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、マトリクス状に配置された記憶素子と、
該記憶素子に電気信号を印加する電気回路と、
該電気回路による前記記憶素子への電気信号の印加開始時から前記記憶素子に流れる電流または前記記憶素子に印加される電圧を測定し、前記記憶素子の抵抗値が高い状態であるか低い状態であるかを検出する検出手段とを備える記憶装置を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び半導体装置に関する。詳しくは、書き込みシーケンス中や消去シーケンス中に記憶素子の状態を検出することによって、書き込みや消去に要する時間の短縮化を図ろうとした記憶装置及び半導体装置に係るものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００６】
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
【０００７】
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
【０００８】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
【０００９】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【００１０】
また、ＭＲＡＭは、記録に磁界を必要し、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
【００１１】
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行なうメモリであるが、この相変化メモリは温度によってスイッチングを起すため、環境温度の変化に敏感であるという課題がある。
【００１２】
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
【００１３】
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
【００１４】
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子を抵抗値が高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の
記録に要する時間の短縮化を実現している。
【００１５】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest "International Electron Devices Meeting"，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【特許文献２】特願２００４−２２１２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義し、記憶素子の導通または絶縁状態を判別する動作を読み出しと定義したとき、書き込み後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にバラツキがあると、書き込み後の抵抗値にバラツキを生じる。そこで、確実に書き込みを行なうために、書き込み後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。
例えば、書き込み後に、記憶素子に書き込まれている情報の内容を読み出して確認する過程を行い、所望の抵抗値と異なっていた場合には、再書き込みを行って所望の抵抗値に補正を行なう必要がある。
【００１７】
即ち、書き込みシーケンスが終了した後、読み出しシーケンスを開始し、書き込みデータと読み出しデータの比較を行なうことで書き込みができたか否かの判定を行なうものであり、かかる手法では、書き込みシーケンスと読み出しシーケンスが別々に存在するため、ベリファイを含めた書き込み動作は２シーケンスを要することとなって記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。
【００１８】
同様に、消去後の抵抗値についてもパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にバラツキがあると、消去後の抵抗値にバラツキを生じる。そこで、確実に消去を行なうために、消去後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。従って、書き込みの場合と同様に、ベリファイを含めた消去動作は２シーケンスを要することとなって消去に要する時間が長くなってしまう。
【００１９】
なお、抵抗変化型記憶素子の高速ベリファイ機構として、「プログラムパルスをメモリセルに印加し、ワード線電圧を変更せずに続けてベリファイ動作を行なう」という技術が特開２００４−１５８１４３号公報に開示してあるものの、かかる技術は事実上、書き込みシーケンス（プログラムパルス印加）と読み出しシーケンス（ベリファイ動作）が別になっている。
【００２０】
本発明は以上の点に鑑みて創案されたものであって、書き込みや消去に要する時間の短縮化を実現できる記憶装置及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２１】
上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって第１の状態から第２の状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって第２の状態から第１の状態に変化する特性を有し、マトリクス状に配置された記憶素子と、該記憶素子に電気信号を印加する電気回路と、該電気回路による前記記憶素子への電気信号の印加開始時から前記記憶素子に流れる電流または前記記憶素子に印加される電圧を測定し、前記記憶素子が第１の状態であるか第２の状態であるかを検出する検出手段とを備える。
【００２２】
ここで、電気回路による記憶素子への電気信号の印加開始時から記憶素子に流れる電流または記憶素子に印加される電圧を測定し、記憶素子が第１の状態であるか第２の状態であるかを検出する検出手段によって、書き込みシーケンス中や消去シーケンス中に記憶素子が第１の状態であるか第２の状態であるかを検出することができる。
【００２３】
また、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、マトリクス状に配置された記憶素子と、該記憶素子に電気信号を印加する電気回路と、該電気回路による前記記憶素子への電気信号の印加開始時から前記記憶素子に流れる電流または前記記憶素子に印加される電圧を測定し、前記記憶素子の抵抗値が高い状態であるか低い状態であるかを検出する検出手段とを備える。
【００２４】
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、マトリクス状に配置された記憶素子と、該記憶素子に電気信号を印加する電気回路と、該電気回路による前記記憶素子への電気信号の印加開始時から前記記憶素子に流れる電流または前記記憶素子に印加される電圧を測定し、前記記憶素子の抵抗値が高い状態であるか低い状態であるかを検出する検出手段とを備える記憶装置を有する。
【００２５】
ここで、電気回路による記憶素子への電気信号の印加開始時から記憶素子に流れる電流または記憶素子に印加される電圧を測定し、記憶素子の抵抗値が高い状態であるか低い状態であるかを検出する検出手段によって、書き込みシーケンス中や消去シーケンス中に記憶素子の抵抗値が高い状態であるか低い状態であるかを検出することができる。
【発明の効果】
【００２６】
上記した本発明の記憶装置及び半導体装置では、書き込みシーケンス中や消去シーケンス中に記憶素子が所望の状態に遷移したか否かを検出することができ、従来必要であった書き込みシーケンス後や消去シーケンス後に実行する読み出しシーケンスが不要となり、書き込み処理や消去処理の短縮化を実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成している。
【００２８】
図１は本発明を適用した記憶装置の一例に使用するメモリ素子（１）の電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子（１）としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
【００２９】
さて、このメモリ素子（１）は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１Ｘ［Ｖ］（例えば＋０．５Ｖ）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。そして、メモリ素子（１）がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
【００３０】
次に、メモリ素子（１）に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子（１）に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
【００３１】
この様にメモリ素子（１）に正負の電圧を印加することにより、メモリ素子（１）の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子（１）に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通状態と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００３２】
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子（１）では抵抗値はほとんど変化しない。
【００３３】
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子（１）Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。
【００３４】
また、メモリ素子（１）のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子（１）に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子（１）及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
【００３５】
なお、メモリ素子（１）の書き込み時の抵抗値は、ＭＯＳトランジスタのオン抵抗と同程度もしくは大きい方が望ましい。これは消去開始時のメモリ素子（１）の抵抗値が低いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子（１）の抵抗の変化に使用することができないからである。なお、書き込み開始時のメモリ素子（１）の抵抗値は十分高いため、メモリ素子（１）に電圧がほとんど印加され、このような問題は生じない。
【００３６】
ここで、メモリ素子（１）とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子（１）の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
【００３７】
図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子（１）及びＭＯＳトランジスタの極性及びメモリ素子（１）とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。
ここで、メモリアレイの動作方法は、図３〜図６のメモリアレイにおいて同じであるため、以下では図３の回路を例に挙げて説明を行う。
【００３８】
図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子（１）の一端がＭＯＳトランジスタの一端（ここではドレイン）に接続されて構成されている。
また、ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートは、ワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ソース）はソース線Ｓ（Ｓ０〜Ｓｍ）に接続され、メモリ素子（１）の他端はビット線Ｂ（Ｂ０〜Ｂｎ）に接続されている。更に、ビット線Ｂは、その電圧制御回路であるビットデコーダＢＤ（ＢＤ０〜ＢＤｎ）に接続され、ワード線Ｗは、その電圧制御回路であるロウデコーダＲＤ（ＲＤ０〜ＲＤｍ）に接続され、ソース線Ｓは、その電圧制御回路であるソースデコーダＳＤ（ＳＤ０〜ＳＤｍ）に接続されている。
【００３９】
上記したビットデコーダは、ｐ型ＭＯＳトランジスタｓ（ｓ０〜ｓｎ）、ｎ型ＭＯＳトランジスタｔ（ｔ０〜ｔｎ）及びセンスアンプｕ（ｕ０〜ｕｎ）を有しており、ｐ型ＭＯＳトランジスタの一方の端子は電源電圧ＶＤＤ（１．８Ｖ）に接続され、ｐ型ＭＯＳトランジスタの他方の端子はビット線に接続され、ｎ型ＭＯＳトランジスタの一方の端子はグランド電位に接続され、ｎ型ＭＯＳトランジスタの他方の端子はビット線に接続されている。また、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのゲート端子にはライト信号Ｘが印加されており、ライト信号がハイレベル（以下、Ｈレベルと言う）の時には、ｐ型ＭＯＳトランジスタがオフ、ｎ型ＭＯＳトランジスタがオンの状態となり、ライト信号がローレベル（以下、Ｌレベルと言う）の時には、ｐ型ＭＯＳトランジスタがオン、ｎ型ＭＯＳトランジスタがオフの状態となる様に構成されている。なお、センスアンプはビット線の電位が測定できる様にビット線と接続されている。
【００４０】
以上の様に構成されている記憶装置では、例えば以下の様にして（Ａ）書き込み及び（Ｂ）消去を行うことができる。なお、書き込み及び消去を開始する前の状態においては、ビット線とソース線は同電位となっており、メモリセル間の電位差は０Ｖである。
【００４１】
（Ａ）書き込み（図７（ａ）参照）
［１］メモリセルの書き込みは、先ず、情報の記録を行なうべきメモリセルに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧Ｖｇｓを印加して、ＭＯＳトランジスタＴのゲートをオンの状態にする。また、情報の記録を行なうべきメモリセルに対応するソース線Ｓに対して、ソースデコーダＳＤによりグランド電位を印加する。
［２］次に、情報の記録を行なうべきメモリセルに対応するビットデコーダにおけるｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのゲート端子に供給されるライト信号をＬレベルとすることによって、ｐ型ＭＯＳトランジスタをオンの状態として、情報の記録を行なうべきメモリセルに対応するビット線に書き込み電圧を印加する。これによって、メモリ素子（１）に書き込み電圧閾値以上の電圧が印加されることになり、メモリ素子（１）の書き込みが行なわれる。
［３］続いて、十分に時間が経過すると、ビット線電位が一定値となるために（定常状態）、ビット線電位を測定して書き込みが行なわれたか否かを判定する。
即ち、書き込みが行なわれてメモリ素子（１）が導通状態に遷移した場合には、ビット線電位は、ｐ型ＭＯＳトランジスタとメモリセルのオン抵抗の比で決定され、ｐ型ＭＯＳトランジスタのオン抵抗がメモリセルのオン抵抗のおよそ１０倍である場合にはビット線電位はおよそ１．７Ｖとなる（図７中符合ａ参照。）。一方、書き込みが行なわれておらずメモリ素子（１）が絶縁状態のままの場合には、メモリセルにはほとんど電流が流れないので、ビット線電位はおよそ１．８Ｖとなる（図７中符合ｂ参照。）。従って、センスアンプの参照電位を１．７５Ｖに設定してビット線電位を測定し、ビット線電位が１．７５Ｖ以下であれば書き込みが行なわれて導通状態に遷移したものと判定する。
［４］メモリ素子（１）が導通状態に遷移し、書き込みが行なわれたことを確認した後に、ライト信号をＨレベルとし、ワード線を立ち下げて書き込み動作を終了する。
【００４２】
ここで、上記では、ワード線を立ち上げた後にライト信号をＬレベルとしているが、図７（ｂ）で示す様に、ライト信号をＬレベルとした後にワード線を立ち上げても良い。
【００４３】
なお、情報の記録を行なわないメモリセルに書き込みを行なわせないために、情報の記録を行なうべきメモリセルに対応するワード線以外のワード線は０Ｖ、情報の記録を行なうべきメモリセルに対応するビット線以外のビット線は情報の記録を行なうべきメモリセルに対応するソース線以外のソース線と同電位を印加する。
【００４４】
ここで、本実施例では、メモリ素子（１）に印加された電圧を測定することにより、具体的にはメモリ素子（１）に電圧が印加されることによりビットデコーダに発生する電圧降下を測定することによって、メモリ素子（１）に書き込みが行なわれたか否かを判別する場合を例に挙げて説明を行ったが、書き込みが行なわれたか否かの判別方法は、ビットデコーダに発生した電圧降下を測定する場合に限られない。
【００４５】
以下、書き込みが行なわれたか否かを判別するその他の方法として、メモリ素子に流れる電流を測定することにより、具体的にはメモリ素子に電流が流れることにより変化する電圧を測定することによって、メモリ素子に書き込みが行なわれたか否かを判別する場合を説明する。
【００４６】
（方法１）
図８（ａ）は書き込みが行なわれたか否かを判別するその他の方法（１）に用いるビットデコーダを説明するための模式図であり、ここで示すビットデコーダＢＤｘは、負荷ｐ型ＭＯＳトランジスタ（以下、負荷ＰＭＯＳと称する。）１、制御ｎ型ＭＯＳトランジスタ（以下、制御ＮＭＯＳと称する。）２及びセンスアンプ３を有しており、負荷ＰＭＯＳの一方の端子は制御ＮＭＯＳの一方の端子と接続され、負荷ＰＭＯＳの他方の端子は電源電圧ＶＤＤ（２．５Ｖ）に接続され、制御ＮＭＯＳの他方の端子はビット線Ｂｘに接続されている。また、負荷ＰＭＯＳのゲート端子は制御ＮＭＯＳの一方の端子と接続され、制御ＮＭＯＳのゲート端子にはライト信号Ｘが印加されている。更に、センスアンプは負荷ＰＭＯＳに発生する電圧降下を測定できる様に接続されている。なお、制御ＮＭＯＳのゲート幅は十分に大きく、十分に時間が経過した時のビット線電位は、メモリ素子（１）の抵抗値によらず、［（制御ＮＭＯＳのゲート電圧）−（制御ＮＭＯＳの閾値電圧）］（例えば１．０Ｖ）になるものとする。
【００４７】
以上の様に構成されたビットデコーダを使用した場合には、定常状態においてメモリセルに印加される電圧がメモリ素子（１）の抵抗値によらずほぼ一定となり、メモリセルに流れる電流はメモリ素子（１）の抵抗値により変化する。そして、メモリセルに流れる電流は負荷ＰＭＯＳに流れる電流と等しいために、負荷ＰＭＯＳに流れる電流に応じて発生する電圧降下を測定して書き込みが行なわれたか否かを判定する。
即ち、書き込みが行なわれてメモリ素子（１）が導通状態に遷移した場合には、負荷ＰＭＯＳに電流が流れ（図８（ｂ）中符合ｃ参照。）、この電流値に応じて負荷ＰＭＯＳに電圧降下を生じ、図8（ａ）中符号Ｊで示す地点の電位が変化する（図８（ｂ）中符合ｆ参照。）。一方、書き込みが行なわれておらずメモリ素子（１）が絶縁状態のままの場合には、負荷ＰＭＯＳにはほとんど電流が流れないので（図８（ｂ）中符合ｄ参照。）、負荷ＰＭＯＳの電圧降下もほとんど生じず、図8中符号Ｊで示す地点の電位もほとんど変化しない（図８（ｂ）中符合ｅ参照。）。従って、図8（ａ）中符号Ｊで示す地点の電位をセンスアンプによって測定し、所定の設定値以下の電位であれば書き込みが行なわれてメモリ素子（１）が導通状態に遷移したものと判定する。
【００４８】
なお、センスアンプを複数個配置したり、設定値を変更しながら複数回測定したりすることにより、より精密な抵抗値の判別が可能となる。更に、図８（ａ）で示すビットデコーダは、ビット線印加電圧をメモリ素子（１）の書き込み閾値伝ある以下に設定することにより（厳密には、メモリ素子（１）に印加される電圧を書き込み閾値以下に設定することにより）、メモリ素子（１）の抵抗値を検出する、いわゆる読み出し回路としても使用することができる。
【００４９】
ここで、図９は書き込みが行なわれたか否かを判別するその他の方法（１）の変形例に使用するメモリ素子（２）の電流−抵抗（Ｉ−Ｒ）変化を示すグラフである。
なお、図９に示したようなＩ−Ｒ特性を有するメモリ素子（２）としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が少なくとも２つ以上の磁性膜からなると共に、磁性膜間が絶縁体または導体により分離されたものが挙げられる。
【００５０】
さて、このメモリ素子（２）は、初期状態は抵抗値が小さい（例えば、５ｋΩ）が、図９の＋１．５Ｘ［Ａ］（例えば、１００μＡ）以上の電流が流れると、抵抗値が増大する（例えば、６ｋΩ）。そして、抵抗値は一定値を示し、その後、電流を０Ａに戻してもその抵抗値（高い抵抗値）を保持し続ける。
【００５１】
次に、メモリ素子（２）に逆向きに電流を流し、流す電流値を大きくしていくと、図９の−１．５Ｘ［Ａ］（例えば、−１００μＡ）で抵抗値が減少し、初期状態と同じ低い抵抗値（例えば、５ｋΩ）へと変化する。その後、電流を０Ａに戻してもその抵抗値（低い抵抗値）を保持し続ける。
【００５２】
この様にメモリ素子（２）に正負の電流を流すことにより、メモリ素子（２）の抵抗値を５ｋΩ〜６ｋΩまで可逆的に変化させることができる。また、メモリ素子（２）に電流が流れていない場合、即ち電流が０Ａのとき、低抵抗と高抵抗状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【００５３】
なお、図９では流す電流の範囲を−２Ｘ〜＋２Ｘとしているが、流す電流をそれ以上に大きくしても、メモリ素子（２）では抵抗値はほとんど変化しない。
【００５４】
このように高抵抗状態と低抵抗状態とで得られる電流差が小さい場合は、図１０で示す様に、定電流回路４を負荷ＰＭＯＳに並列に接続することにより、（低抵抗時と高抵抗時の電流の差分）と（全体電流）の比を大きくすることができ、大きな差分出力電圧を得ることができる。
【００５５】
（方法２）
図１１（ａ）は書き込みが行なわれたか否かを判別するその他の方法（２）に用いるビットデコーダを説明するための模式図であり、ここで示すビットデコーダＢＤｘは、ｐ型ＭＯＳトランジスタ５及びセンスアンプ６を有しており、ｐ型ＭＯＳトランジスタの一方の端子は電源電圧ＶＤＤ（１．８Ｖ）と接続され、ｐ型ＭＯＳトランジスタの他方の端子はビット線と接続されている。また、センスアンプの正相入力側には設定電位（１．０Ｖ）が入力され、センスアンプの逆相入力側はビット線と接続され、センスアンプの出力はｐ型ＭＯＳトランジスタのゲートに接続されている。なお、この様に構成された回路では、ビット線電位が設定電位以下の場合にはｐ型ＭＯＳトランジスタがオンの状態となり、ビット線電位が上昇し、ビット線電位が設定電位を越えるとｐ型ＭＯＳトランジスタがオフの状態となるために、ビット線電位は設定電位と等しい電位となる。
【００５６】
以上の様に構成されたビットデコーダを使用した場合において、書き込みが行なわれてメモリ素子（１）が導通状態に遷移するとメモリセルに電流が流れる。メモリ素子（１）に電流が流れると放電によりビット線電位が下降するために、ｐ型ＭＯＳトランジスタがオンの状態となり（図１１（ｂ）中符合ｇ参照。）、定常状態においてはｐ型ＭＯＳトランジスタに流れる電流とメモリセルに流れる電流が等しくなる様にｐ型ＭＯＳトランジスタのゲート電圧が制御される（図１１（ｂ）中符合ｊ参照。）。
一方、書き込みが行なわれずメモリ素子（１）が絶縁状態のままの場合には、メモリセルに電流がほとんど流れないので、ｐ型ＭＯＳトランジスタはオフの状態を保つこととなる（図１１（ｂ）中符合ｈ及び図１１（ｂ）中符合ｉ参照。）。
従って、十分時間が経った後にｐ型ＭＯＳトランジスタのゲート電圧を測定し、ｐ型ＭＯＳトランジスタのゲート電位が所定の設定電位以下であれば書き込みが行なわれてメモリ素子（１）が導通状態に遷移したものと判定する。
【００５７】
（Ｂ）消去（図１２（ａ）参照）
［１］メモリセルの消去は、先ず、情報の消去を行なうべきメモリセルに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧Ｖｇｓを印加して、ＭＯＳトランジスタＴのゲートをオンの状態にする。また、情報の消去を行なうべきメモリセルに対応するソース線に対して、ソースデコーダにより電源電圧ＶＤＤを印加する。
［２］次に、情報の消去を行なうべきメモリセルに対応するビットデコーダにおけるｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのゲート端子に供給されるライト信号をＨレベルとすることによって、ｎ型ＭＯＳトランジスタをオンの状態として、情報の消去を行なうべきメモリセルに対応するビット線に消去電圧を印加する。これによって、メモリセルに消去電圧閾値以上の電圧が印加されることになり、メモリ素子（１）の消去が行なわれる。
［３］続いて、十分に時間が経過すると、ビット線電位が一定値となるために（定常状態）、ビット線電位を測定して消去が行なわれたか否かを判定する。
即ち、消去が行なわれてメモリ素子（１）が絶縁状態に遷移した場合には、メモリセルにはほとんど電流が流れないので、ビット線電位はおよそ０Ｖとなる（図１２中符合ｋ参照。）。一方、消去が行なわれておらずメモリ素子（１）が導通状態のままの場合には、ビット線電位は、ｐ型ＭＯＳトランジスタとメモリセルのオン抵抗の比で決定され、ｐ型ＭＯＳトランジスタのオン抵抗がメモリセルのオン抵抗のおよそ１０倍である場合にはビット線電位はおよそ０．１Ｖとなる（図１２中符合ｌ参照。）。従って、センスアンプの参照電位を０．０５Ｖに設定してビット線電位を測定し、ビット線電位が０．０５Ｖ以上であれば消去が行なわれて絶縁状態に遷移したものと判定する。
［４］メモリ素子（１）が絶縁状態に遷移し、消去が行なわれたことを確認した後、ライト信号をＬレベルとし、ワード線を立ち下げて消去動作を終了する。
【００５８】
ここで、上記では、ワード線を立ち上げた後にライト信号をＨレベルとしているが、図１２（ｂ）で示す様に、ライト信号をＨレベルとした後にワード線を立ち上げても良い。
【００５９】
なお、情報の消去を行なわないメモリセルに消去を行なわせないために、情報の消去を行なうべきメモリセルに対応するワード線以外のワード線は０Ｖ、情報の消去を行なうべきメモリセルに対応するソース線以外のソース線は情報の記録を行なうべきメモリセルに対応するビット線以外のビット線と同電位を印加する。
【００６０】
また、本実施例では、ビットデコーダに発生した電圧降下を測定することにより、消去が行なわれたか否かを判別する場合を例に挙げて説明を行ったが、消去が行なわれたか否かの判別方法は、ビットデコーダに発生した電圧降下を測定する場合に限られないのは、上記した書き込みの場合と同様である。
【００６１】
本発明を適用した記憶装置では、書き込みシーケンス中に、メモリ素子の抵抗値が所望の範囲内に遷移したか否かを検出することにより、従来必要であった書き込みシーケンス後に実行する読み出しシーケンスが不要となり、書き込み処理時間の短縮を図ることができる。
【００６２】
同様に、消去シーケンス中に、メモリ素子の抵抗値が所望の範囲内に遷移したか否かを検出することにより、従来必要であった消去シーケンス後に実行する読み出しシーケンスが不要となり、消去処理時間の短縮を図ることができる。
【００６３】
また、書き込みサイクルの間に、（１）所望のデータの書き込みが行なわれなかった場合に書き込みエラーと判定することや、（２）所望のデータの書き込みが行なわれるまで電圧を印加することや、（３）所望のデータの書き込みが行なわれるまで書き込み印加電圧を上昇し続けることが可能となる。更に、メモリセル全てに適正なパルス幅、書き込み電圧が設定できるため、過剰書き込み障害を回避することができると共に、書き込み処理速度や消費電力の低減を図ることができる。
【００６４】
同様に、消去サイクルの間に、（１）所望のデータの消去が行なわれなかった場合に消去エラーと判定することや、（２）所望のデータの消去が行なわれるまで電圧を印加することや、（３）所望のデータの消去が行なわれるまで消去印加電圧を上昇し続けることが可能となる。更に、メモリセル全てに適正なパルス幅、消去電圧が設定できるため、過剰消去障害を回避することができると共に、消去処理速度や消費電力の低減を図ることができる。
【図面の簡単な説明】
【００６５】
【図１】メモリ素子（１）の電流−電圧変化を示すグラフである。
【図２】本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。
【図３】本発明を適用した記憶装置の一例を説明するための回路図（１）である。
【図４】本発明を適用した記憶装置の一例を説明するための回路図（２）である。
【図５】本発明を適用した記憶装置の一例を説明するための回路図（３）である。
【図６】本発明を適用した記憶装置の一例を説明するための回路図（４）である。
【図７】メモリセルの書き込み動作の一例を説明するための図である。
【図８】書き込みが行なわれたか否かを判別するその他の方法（１）を説明するための図である。
【図９】メモリ素子（２）の電流−抵抗変化を示すグラフである。
【図１０】書き込みが行なわれたか否かを判別するその他の方法（１）の変形例を説明するための図である。
【図１１】書き込みが行なわれたか否かを判別するその他の方法（２）を説明するための図である。
【図１２】メモリセルの消去動作の一例を説明するための図である。
【符号の説明】
【００６６】
１    負荷ＰＭＯＳ
２    制御ＮＭＯＳ
３    センスアンプ
４    定電流回路
５    ｐ型ＭＯＳトランジスタ
６    センスアンプ
【図１】
2006134398.tif 000003
【図２】
2006134398.tif 000004
【図３】
2006134398.tif 000005
【図４】
2006134398.tif 000006
【図５】
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【図６】
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【図７】
2006134398.tif 000009
【図８】
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【図９】
2006134398.tif 000011
【図１０】
2006134398.tif 000012
【図１１】
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【図１２】
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