(57)【要約】【課題】  本発明は、出力パルスの幅を確保しつつ、従来に比べ実装面積と消費電力を削減したパルス発生装置を提供することを目的とする。【解決手段】  本発明のパルス発生装置は、クロック信号ＣＫの入力を受け付け、クロック・スキューの吸収、インピーダンス変換等を行い生成した信号ＩＮを出力するクロックバッファ１０１と、それぞれが、２入力ＡＮＤ素子から成り、信号ＩＮと、信号ＩＮ＿Ｂとの入力を受け付けて当該２信号の論理積をとることにより生成した信号ＯＵＴを生成するパルス発生回路１０２、１０３と、信号ＩＮの入力を受け付け、入力された信号ＩＮに所定時間の遅延を生じさせ、反転させることにより生じた信号ＩＮ＿Ｂをパルス発生回路１０２及び１０３の双方に対し出力する遅延回路１０８とから成る。【選択図】  図１
2006121443.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を用いて所望デューティ比のパルス信号を生成するパルス生成装置であって、
複数の論理演算回路と、
各論理演算回路の入力側において共有された１つの遅延回路とを備え、
各論理演算回路は、前記クロック信号と、クロック信号を前記遅延回路に入力して得た遅延信号とを論理演算してパルス信号を生成する
ことを特徴とするパルス生成装置。
【請求項２】
前記複数の論理演算回路は、それぞれ、遅延回路と接続する信号線を通じて前記遅延信号を得て、
前記遅延回路から各論理演算回路までの配線距離が互いに等しい
ことを特徴とする請求項１に記載のパルス生成装置。
【請求項３】
前記複数の論理演算回路は、それぞれがクロック信号線を介して前記クロック信号を得て、
前記クロック信号線が互いに並走する場合には、所定間隔以上空けて並走する
ことを特徴とする請求項１に記載のパルス生成装置。
【請求項４】
前記複数の論理演算回路は、それぞれ、遅延回路と接続する信号線を通じて前記遅延信号を得て、
前記遅延回路から各論理演算回路までの配線距離が互いに異なる
ことを特徴とする請求項１に記載のパルス生成装置。
【請求項５】
前記複数の論理演算回路のうち、少なくとも１つが他と異なるドライブ能力を持つ
ことを特徴とする請求項１乃至４のいずれかに記載のパルス生成装置。
【請求項６】
前記複数の論理演算回路は、それぞれ、前記クロック信号と前記遅延信号との論理積を生成する
ことを特徴とする請求項３に記載のパルス生成装置。
【請求項７】
前記遅延回路は、インバータで構成される
ことを特徴とする請求項２に記載のパルス生成装置。
【請求項８】
単一の半導体装置によって実現されている
ことを特徴とする請求項１に記載のパルス生成装置。
【請求項９】
前記パルス生成装置は、更に、
複数のパルス生成手段を備え、
前記各パルス生成手段は、複数の論理演算回路と、各論理演算回路の入力側において共有された１つの遅延回路とを含み、かつ各論理演算回路は、前記クロック信号と、クロック信号を前記遅延回路に入力して得た遅延信号とを論理演算してパルス信号を生成し、
前記複数の遅延回路のうち、少なくとも１つが他と異なるドライブ能力を持つ
ことを特徴とする請求項１に記載のパルス生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路等に対し供給するためのクロックを生成するパルス生成装置であって、特に、回路の低消費電力化、回路規模縮小化に関する。
【背景技術】
【０００２】
半導体集積回路において、内部状態の保持には、クロック信号に同期してデータの取り込み、保持を行なうフリップフロップ回路を用いた順序回路が使用されていたが、近年、半導体集積回路の高集積化に伴う消費電力の増大に対応するために、低デューティーのクロックパルスで動作するパルストリガー型ラッチ回路を用いられるようになってきている（特許文献１参照）。
【０００３】
パルストリガー型ラッチ回路では、従来のように２個のマスタースレーブラッチで構成されていた従来の代表的な前記フリップフロップに代えて、パルス発生回路と１個のラッチが使用されており、ラッチが１個で済むことから、クロック負荷低減による低電力化、セットアップ時間短縮による高速化、素子数減少による小面積化が実現されている。
特に、パルス発生回路の追加による電力消費および実装面積を抑えるために、一個のパルス発生回路で複数のラッチ回路を制御するよう構成されるのが一般的である。
【０００４】
特許文献１に記載のパルストリガー型ラッチ回路を用いた半導体集積回路によると、回路の基本クロック信号ＣＫが、クロックバッファでバッファリングされ、パルス発生回路で信号処理され、ラッチへ供給される。
前記パルス発生回路は、インバータ列と、２入力ＡＮＤ素子とから成り、クロックバッファから入力されたクロック信号は分岐し、一方の分岐信号は、２入力ＡＮＤ素子の一方の入力端子に入力され、他方の分岐信号は、前記インバータ列に入力され、当該インバータ列では、前記入力されたクロック信号が反転、遅延した後、前記２入力ＡＮＤ素子の他方の入力端子へ入力される。
【０００５】
２入力ＡＮＤ素子においては、前記クロックバッファが出力したクロック信号と、前記インバータ列で反転、遅延された信号との論理積をとることにより、前記クロック信号の立ちあがり時に立ちあがり、前記遅延信号の立ち下がり時に立ち下がるパルスを生成し、前記パルスは、ラッチ回路へと出力される。
また、前記パルスの幅は、前記インバータ列における信号遅延時間により定まる。
【特許文献１】特開平１１−５５０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
電源変動やプロセス変動により、ラッチ回路に出力すべきパルスの幅が所定幅より小さくなると、ラッチ回路におけるデータ保持が不能となるため、パルス幅に十分な余裕を持たせる必要があるところ、パルス幅を確保するためにインバータを複数直列に接続する必要があり、素子数増加により面積および電力が増大してしまうという問題がある。
上記の問題に鑑み、本発明は、出力パルスの幅を確保しつつ、従来に比べ実装面積と消費電力を削減したパルス発生装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、クロック信号を用いて所望デューティ比のパルス信号を生成するパルス生成装置であって、複数の論理演算回路と、各論理演算回路の入力側において共有された１つの遅延回路とを備え、各論理演算回路は、前記クロック信号と、クロック信号を前記遅延回路に入力して得た遅延信号とを論理演算してパルス信号を生成する。
【発明の効果】
【０００８】
本発明のパルス発生装置は、上述の構成を備えることにより、複数の論理演算回路が遅延回路を共有することにより、従来に比べ遅延回路の数を減らすことができ、一方、１つの遅延回路がドライブすべき論理演算回路の数が従来に比べ増加するので、遅延回路からの出力信号の遅延量は大きくなり、各論理演算回路で生成するパルスのパルス幅を確保するのに必要であった遅延回路の数を減らすことができるので、少ない遅延回路数で出力パルスの幅を確保しつつ、実装面積を低減し、かつ、消費電力を低減することができるという優れた効果を奏し得る。
【０００９】
また、前記複数の論理演算回路は、それぞれ、遅延回路と接続する信号線を通じて前記遅延信号を得て、前記遅延回路から２つの論理演算回路までの配線距離が互いに等しくてもよい。
この構成によれば、遅延回路と各論理演算回路との配線接続の配線距離が等しいことにより、遅延回路と各論理演算回路との間を流れる信号の遅延量が等しいので、各信号が同期し、各論理演算回路は、遅延回路からの信号に基づく同期動作が可能となり、各論理演算回路が出力するパルス同士も同期させることができる。
【００１０】
また、前記複数の論理演算回路は、それぞれクロック信号線を介して前記クロック信号を得て、前記クロック信号線が互いに並走する場合には、所定間隔以上空けて並走してもよい。
この構成によれば、クロストークの影響が出ることの無いクロック信号を各論理演算回路は得ることができる。
【００１１】
また、前記複数の論理演算回路は、それぞれ、遅延回路と接続する信号線を通じて前記遅延信号を得て、前記遅延回路から各論理演算回路までの配線距離が互いに異なっていてもよい。
この構成によれば、各論理演算回路から出力する信号同士の位相がずれるので、１つの基準クロックから、受け側の要求に適合した複数のパルスを提供することができる。
【００１２】
また、前記複数の論理演算回路のうち、少なくとも１つが他と異なるドライブ能力を持ってもよい。
この構成によれば、各論理演算回路が出力する信号のうちの少なくとも１つの位相がずれるので、１つの基準クロックから、受け側の要求に適合した複数のパルスを提供することができる。
【００１３】
また、前記複数の論理演算回路は、それぞれ、前記クロック信号と前記遅延信号との論理積を生成してもよい。
この構成によれば、論理積を生成するＡＮＤ回路を用いてパルス生成装置を構成出来る。
また、前記遅延回路は、インバータで構成されてもよい。
【００１４】
この構成によれば、インバータを用いパルス生成装置を構成出来る。
また、前記パルス発生装置は、単一の半導体装置によって実現されていてもよい。
この構成によれば、パルス生成装置を、ＬＳＩ等の単一の半導体装置で構成することが出来る。
また、前記パルス生成装置は、更に、複数のパルス生成手段を備え、前記各パルス生成手段は、複数の論理演算回路と、各論理演算回路の入力側において共有された１つの遅延回路とを含み、かつ各論理演算回路は、前記クロック信号と、クロック信号を前記遅延回路に入力して得た遅延信号とを論理演算してパルス信号を生成し、前記複数の遅延回路のうち、少なくとも１つが他と異なるドライブ能力を持ってもよい。
【００１５】
この構成によれば、前記複数の遅延回路が出力する信号のうちの少なくとも１つの位相がずれるので、１つの基準クロックから、受け側の要求に適合した複数のパルスを提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図示例と共に説明する。
本発明のパルス発生装置は、自装置外の透過型ラッチ回路などが動作時に必要とするパルスを、自装置に入力されるクロック信号から生成し出力するものである。
図１は、本発明の一実施形態であるパルス発生装置を用いたカウンタ装置の基本部分の回路図である。
【００１７】
前記カウンタ装置は、パルス発生装置１００と、透過型ラッチ回路１０４〜１０７とから成る。
透過型ラッチ回路１０４〜１０７はそれぞれが図１に示すように、入力データ信号が入力されるＤ端子と、パルス信号が入力されるＣＬＫ端子と、出力データ信号を出力するＱ端子とを備えており、パルス信号がハイレベルである期間の入力データ信号がハイレベルであれば、値「１」に対応するデータを保持し、ローレベルであれば値「０」に対応するデータを保持して、前記保持したデータを示す信号を前記Ｑ端子から出力する。
【００１８】
前記ＣＬＫ端子に入力されるパルスは、パルス発生装置１００から供給される。
また、パルスのハイレベルである期間は、１００ピコ秒程度であればよい。
パルス発生装置１００は、図１に示すように、クロックバッファ１０１、パルス発生回路１０２、１０３、遅延回路１０８とから成る。
クロックバッファ１０１は、クロック信号ＣＫの入力を受け付け、クロック・スキューの吸収、インピーダンス変換等を行い生成した信号ＩＮを出力するクロックバッファである。
【００１９】
遅延回路１０８は、インバータ素子から成り、信号ＩＮの入力を受け付け、入力された信号ＩＮに所定時間の遅延を生じさせ、反転させることにより生じた信号ＩＮ＿Ｂを出力する。
パルス発生回路１０２、１０３は、それぞれ、２入力ＡＮＤ素子から成り、信号ＩＮと、信号ＩＮ＿Ｂとの入力を受け付けて当該２信号の論理積をとることにより生成した信号ＯＵＴを生成する。
【００２０】
図２は、前記パルス発生装置１００における信号ＩＮ、信号ＩＮ＿Ｂ、信号ＯＵＴの波形を示すタイミング図である。
図２に示すように、信号ＯＵＴの、正電位である区間のパルス幅ΔＯＵＴは、ＩＮ＿ＢのＩＮに対する信号遅延と同間隔である。
前記信号遅延は、遅延回路１０８の仕様や、遅延回路１０８からパルス発生回路１０２、１０３までの配線長、或いは、遅延回路１０８のゲート遅延と、ドライブ能力および出力側の負荷によって定まる。
【００２１】
パルス発生回路１０２は、透過型ラッチ回路１０４及び１０５のＣＬＫ端子に対して信号ＯＵＴを供給し、パルス発生回路１０３は、透過型ラッチ回路１０６及び１０７のＣＬＫ端子に対し、信号ＯＵＴを供給する。
ここで、遅延回路１０８からパルス発生回路１０２までの配線長と、遅延回路１０８からパルス発生回路１０３までの配線長を等しくすることにより、遅延回路１０８が出力し、パルス発生回路１０２に入力されるパルスと、パルス発生回路１０３に入力されるパルスとの信号の遅延時間が等しくなり、パルスが同時に立ち上がり、また立ち下がることとなるので、複数の回路を同期させて動作させることができる。
【００２２】
前述の通り、各回路及び各装置間の配線長がパルスの遅延時間等に影響を与えるので、各回路及び各装置のレイアウトは重要であるので、次に、前記パルス発生装置を複数配置する場合の各回路ブロックのレイアウトについて図３、図４を用いて説明する。
図３は、パルス発生装置における各回路ブロックのレイアウトの例を模式的に示す図である。
【００２３】
レイアウト図は、各回路ブロック間の接続関係を示す回路図とは異なり、レイアウト、すなわち各回路ブロックが配置される位置関係と、各回路ブロック間の配線の接続長とを模式的に示している。
図４は、図３に示すパルス発生装置を含む記憶回路の回路図に相当する図である。
図３の四角枠は回路ブロックを示しており、回路ブロック同士を繋いでいる線は配線がなされていることを示し、その先の長さは、配線長を模式的に示している。
【００２４】
図３に示すように、パルス発生回路ブロック２０３と２０７、及び２０４と２０６とが、正方形の各頂点に相当する位置に配され、正方形の中心に相当する位置にクロックバッファブロック２０１が配置され、パルス発生回路ブロック２０３と２０４とを結ぶ線の中間点に遅延回路ブロック２０２が配され、パルス発生回路ブロック２０６と２０７とを結ぶ線の中間点に遅延回路ブロック２０５が配されている。
【００２５】
ここで、クロックバッファブロック２０１とパルス発生回路ブロック２０３とを結ぶ配線の配線長と、クロックバッファブロック２０１とパルス発生回路ブロック２０４とを結ぶ配線の配線長は等しく、２配線が並走する部分は、所定間隔（例えば２ミリメートル）が開いていることを示し、また遅延回路２０２とパルス発生回路ブロック２０３とを結ぶ配線の配線長と、遅延回路２０２とパルス発生回路ブロック２０４とを結ぶ配線の配線長とが等しいこと等を示している。
【００２６】
クロックバッファブロック２０１は、具体的にはクロックバッファ３０１から成り、パルス発生回路ブロック２０３は、具体的にはパルス発生回路３０３から成り、同様に、パルス発生回路ブロック２０４、２０６、２０７は、それぞれ、パルス発生回路３０４、３０６、３０７から成り、遅延回路ブロック２０２は、遅延回路３０２から成り、遅延回路ブロック２０５は、遅延回路３０５から成る。
【００２７】
ここで、クロックバッファ３０１は、クロックバッファ１０１と同等の素子であり、パルス発生回路３１０〜３１７は、前述のパルス発生回路１０３或いは１０４と同等の回路であり、遅延回路３０２、３０３は、前述の遅延回路１０８と同等の素子である。
上述の配置とすることにより、クロックバッファからパルス発生回路までの配線構造を等しくし、遅延時間を等しくすることができ、各パルス発生回路へ入力されるパルスの立ち上げ、立ち下げのタイミングを正確に同期させることが可能となる。
【００２８】
また、遅延回路からパルス発生回路までの配線構造も等しくしているため、遅延回路からパルス発生回路へと伝送されるパルスの遅延時間も等しくすることができ、各パルス発生回路へ伝送されるパルスの立ち上げ、立ち下げのタイミングを正確に同期させることが可能となる。
またクロックバッファからパルス発生回路への信号線とクロックバッファから遅延回路への配線が、近接して並走しないため、それぞれの信号同士のクロストークの影響をなくすことができる。
【００２９】
図３の説明において、Ｈ型配線構造を用いた場合について説明したが、クロック配線をＨ型配線構造以外で構成してもよく、その場合は遅延回路とクロックバッファの位置により配線が隣接する可能性があるため、クロストークが問題となるので、クロックバッファからパルス発生回路への信号とクロックバッファから遅延回路への配線間に倍ピッチ以上の配線制約をつけてレイアウトすることで、クロストークの影響をなくすことができる。
＜動作＞
図５は、パルス発生装置を複数備えるカウンタ装置を示す図である。
【００３０】
前記カウンタ装置は、図５に示すように、基本クロック信号ＣＫの入力を受けて動作し、透過型ラッチ回路４０４が保持しているデータを、透過型ラッチ回路４１４を介して透過型ラッチ回路４２４へと伝達するものである。
透過型ラッチ回路４０４と、透過型ラッチ回路４２４のデータ伝送用の経路中には、データ信号にＤＬ１ナノ秒の遅延が生じる、データ信号を伝送する信号せんその他の信号経路があるデータパス４５０と、データ信号にＤＬ２ナノ秒の遅延が生じるデータパス４６０とがある。
【００３１】
クロックバッファ４０１、４１１、４２１は、前述したクロックバッファ１０１、３０１と同等の素子であり、パルス発生回路４０２、４０３、４１２、４１３、４２２、４２３は、前述のパルス発生回路１０２、１０３、３０３、３０４、３０６、３０７と同等の回路であり、遅延回路４０８、４１８、４２８は、前述の遅延回路１０８、３０２、３０５と同等の素子である。
【００３２】
また、透過型ラッチ回路４０４、４０５、４０６、４０７、４１４、４１５、４１６、４１７、４２４、４２５、４２６、４２７は、それぞれが、前述の透過型ラッチ回路１０４や、その他ラッチ回路１０５〜１０７、３１０〜３１７と、同等の透過型ラッチ回路である。
ここで、透過型ラッチ回路４０４、４１４、４２４のそれぞれのＣＬＫ端子に入力されるパルス信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のパルス幅、或いは、遅延は、以下の方法或いはその組合せにより調整する。
（方法１）遅延回路４０８、４１８、４２８の、ドライブ能力を変更
遅延回路４０８、４１８、４２８の、ドライブ能力を変更することにより、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のパルス幅を変更することができる。
【００３３】
例えば、ＣＬＫ１のパルス幅及びパルスの立ち上がりタイミングは、遅延回路４０８を、よりドライブ能力の高い遅延回路を採用することにより、遅延回路４０８から出力されてパルス発生回路４０２及びパルス発生回路４０３に到達するまでの信号遅延が小さくなり、パルス発生回路４０２及びパルス発生回路４０３で生成されるパルスのパルス幅は、小さくなる。
【００３４】
逆に、遅延回路４０８を、よりドライブ能力の低い遅延回路を採用することにより、遅延回路４０８から出力されてパルス発生回路４０２及びパルス発生回路４０３に到達するまでの信号遅延が大きくなり、パルス発生回路４０２及びパルス発生回路４０３で生成されるパルスのパルス幅は、大きくなる。
ＣＬＫ２、ＣＬＫ３のパルス幅も、ＣＬＫ１のパルス幅と同様に、遅延回路４１８、遅延回路４２８のドライブ能力を変更することにより、変更することが出来る。
（方法２）遅延回路４０８、４１８、４２８から接続するパルス発生回路までの配線距離を変更
遅延回路４０８、４１８、４２８から、各遅延回路が接続するパルス発生回路までの配線距離を変更することにより、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のパルス幅を変更することができる。
【００３５】
例えば、ＣＬＫ１のパルス幅は、遅延回路４０８から接続するパルス発生回路４０２、４０３までの配線距離を長くなるよう変更することにより、配線負荷が増加し、遅延回路４０８から出力されてパルス発生回路４０２及びパルス発生回路４０３に到達するまでの信号遅延が大きくなり、パルス発生回路４０２及びパルス発生回路４０３で生成され出力されるパルスのパルス幅は、大きくなる。
【００３６】
逆に、ＣＬＫ１のパルス幅は、遅延回路４０８から接続するパルス発生回路４０２、４０３までの配線距離を短くなるよう変更することにより、配線負荷が減少し、遅延回路４０８から出力されてパルス発生回路４０２及びパルス発生回路４０３に到達するまでの信号遅延が小さくなり、パルス発生回路４０２及びパルス発生回路４０３で生成され出力されるパルスのパルス幅は、小さくなる。
（方法３）パルス発生回路と透過型ラッチ回路との間の配線の長さを変更
パルス発生回路と、透過型ラッチ回路との間の配線長を短くすることにより、配線自身の配線負荷が軽減されクロックの立ち上がりが早くなり、逆に、パルス発生回路と、透過型ラッチ回路との間の配線長を長くすることにより、配線自身の配線負荷が増してクロックの立ち上がりが遅くなる。
（方法４）パルス発生回路のドライブ能力を変更
パルス発生回路のドライブ能力を他よりも大きくすることによりクロックの立ち上がりが早くなり、逆に、パルス発生回路のドライブ能力を他よりも小さくすることによりクロックの立ち上がりが遅くなる。
【００３７】
上記の（方法１）、（方法２）、（方法３）、（方法４）のいずれか或いは前記方法を組み合わせて用いることにより、カウンタ装置全体で使用するクロックの高速化を図ることができる。
以下、透過型ラッチ回路４０４の信号Ｄ１＿ＯＵＴが、データパス４５０を通り、Ｄ２＿ＩＮとして透過型ラッチ回路４１４に入力した後、透過型ラッチ回路４１４の出力信号Ｄ２＿ＯＵＴが、データパス４６０を通り、Ｄ３＿ＩＮとして透過型ラッチ回路４２４に入るまでの間の経路に関して説明するが、上述の経路以外については重複説明となるので省略する。
【００３８】
前記ＤＬ１とＤＬ２については、（１）ＤＬ１が１１ナノ秒でありＤＬ２が９ナノ秒である場合と、（２）ＤＬ１が９ナノ秒でありＤＬ２が１１ナノ秒である場合の２つの例で動作を説明することとするが、ＤＬ１、ＤＬ２の遅延量はデータパス４６０及びデータパス４７０の設計内容により変化する値であり、前述のように１１ナノ秒、９ナノ秒に限るものではない。
（１）ＤＬ１が１１ナノ秒であり，ＤＬ２が９ナノ秒である場合
ここで、遅延回路４１８は、遅延回路４０８及び４２８と比べて、１ナノ秒長く信号遅延する特性を持つものとする。
【００３９】
データパス４５０、４６０が回路上に存在する場合、ＤＬ１が１１ナノ秒であるため、ＤＬ１を吸収するため、クロック信号ＣＫを１１ナノ秒で動作させることが考えられるが、本実施形態は、動作クロックを１０ナノ秒に向上させて動作させるものである。
図６は、クロック信号ＣＫとして、１０ナノ秒周期、デューティ比０．５のクロックを供給する場合の、図５に示す回路におけるタイミングチャートを示す図である。
【００４０】
ＣＬＫ１は、パルス発生回路４０２の出力信号であり、パルス発生回路４０２が、クロックバッファ４０１から直接供給される信号と、クロックバッファ４０１から遅延回路４０８を介して供給される信号との論理積により生成した、遅延回路４０８による遅延時間分のパルス幅を持つ信号である。
同様に、ＣＬＫ２は、パルス発生回路４１２の出力信号であり、パルス発生回路４１２が、クロックバッファ４１１から直接供給される信号と、クロックバッファ４１１から遅延回路４１８を介して供給される信号との論理積により生成した、遅延回路４１８による遅延時間分のパルス幅を持つ信号であり、ＣＬＫ３は、パルス発生回路４２２の出力信号であり、パルス発生回路４２２が、クロックバッファ４２１から直接供給される信号と、クロックバッファ４２１から遅延回路４２８を介して供給される信号との論理積により生成した、遅延回路４２８による遅延時間分のパルス幅を持つ信号である。
【００４１】
具体的には、ＣＬＫ１、ＣＬＫ３のパルス幅は、１００ピコ秒程度の幅であり、ＣＬＫ２のパルス幅は、ＣＬＫ１、ＣＬＫ３のパルス幅よりも１ナノ秒長い幅である１．１ナノ秒程度の幅である。
Ｄ１＿ＯＵＴは、透過型ラッチ回路４０４からの出力データ信号であり、Ｄ２＿ＩＮは、データパス４５０を通過し透過型ラッチ回路４１４に入力するデータ信号であり、Ｄ２＿ＯＵＴは、透過型ラッチ回路４１４からの出力データ信号であり、Ｄ３＿ＩＮは、データパス４６０を通過した透過型ラッチ回路４２４への入力データ信号である。
【００４２】
図６の横軸は時間軸を示し、ｔ＝ｔ１を、説明の便宜上ｔ＝０であるとし、ｔ＝ｔ２は、ｔ１から１０ナノ秒後、ｔ＝ｔ３は、ｔ１から１０．１ナノ秒後、ｔ＝ｔ４はｔ１から１１ナノ秒後、ｔ＝ｔ５はｔ１から２０ナノ秒後を示す。
（ａ）ｔ＝ｔ１のとき
クロックＣＫが立ち上がり（図示せず）、ＣＬＫ１と、ＣＬＫ２と、ＣＬＫ３とが立ち上がる。
【００４３】
遅延回路４０８及び４２８による１００ピコ秒の信号遅延がＣＬＫ１，ＣＬＫ３のパルス幅となり、ｔ１から１００ピコ秒後にＣＬＫ１とＣＬＫ３が立ち下がる。
遅延回路４１８による１ナノ秒の信号遅延がＣＬＫ２のパルス幅となり、ｔ１から１．１ナノ秒後にＣＬＫ２が立ち下がる。
Ｄ１＿ＯＵＴは、ｔ＝ｔ１において、値「１」を示す信号の入力を受け（図示せず）、立ち上がる。
【００４４】
（ｂ）ｔ＝ｔ２のとき
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、それぞれ、ｔ＝ｔ１のときと同様立ち上がる。
（ｃ）ｔ＝ｔ３のとき
ＣＬＫ１、ＣＬＫ３は立ち下がる。
（ｄ）ｔ＝ｔ４のとき
ｔ＝ｔ１におけるＤ１＿ＯＵＴの立ち上がりが、データパス４５０を経由することにより１１ナノ秒遅延し、ｔ＝ｔ４において、Ｄ２＿ＩＮに現れる。
【００４５】
このとき、ＣＬＫ２は、正論理であり、透過型ラッチ回路４１４において、ＣＬＫ２とＤ２＿ＩＮの双方が、正論理であるので、正のデータがラッチされ、Ｄ２＿ＯＵＴに出力される。
（ｅ）ｔ＝ｔ５のとき
ｔ＝ｔ４におけるＤ２＿ＯＵＴの立ち上がりが、データパス４６０を経由することにより９ナノ秒遅延し、ｔ＝ｔ４において、Ｄ２＿ＩＮに現れる。
【００４６】
透過型ラッチ回路４２４は、ＣＬＫ３とＤ３＿ＩＮの双方が正論理となっているので、値「１」を示すデータをラッチする。
以上のように、対象となる回路に本発明のパルス発生装置を適用することにより、透過型ラッチ回路４１４のクロックパルスの立下りを１ｎｓ遅らせることで、クロックサイクルが１０ｎｓであっても透過型ラッチ回路４１４がデータをラッチすることが可能となり、従来は動作周波数として９１ＭＨｚをすべきところを、動作周波数は１００ＭＨｚで動作させることが出来る。
（２）ＤＬ１が９ナノ秒であり，ＤＬ２が１１ナノ秒である場合
ここで、パルス発生回路４１２のドライブ能力が、パルス発生回路４０２及び４２２よりも１ナノ秒の遅延に相当する分、大きいとする。
【００４７】
データパス４５０、４６０が回路上に存在する場合、ＤＬ２が１１ナノ秒であるため、ＤＬ２を吸収するため、クロック信号ＣＫを１１ナノ秒で動作させることが考えられるが、本実施形態は、動作クロックを１０ナノ秒に向上させて動作させるものである。
図７は、クロック信号ＣＫとして、１０ナノ秒周期、デューティ比０．５のクロックを供給する場合の、図５に示す回路におけるタイミングチャートを示す図である。
【００４８】
ＣＬＫ１は、パルス発生回路４０２の出力信号であり、パルス発生回路４０２が、クロックバッファ４０１から直接供給される信号と、クロックバッファ４０１から遅延回路４０８を介して供給される信号との論理積により生成した、遅延回路４０８による遅延時間分のパルス幅を持つ信号である。
同様に、ＣＬＫ２は、パルス発生回路４１２の出力信号であり、パルス発生回路４１２が、クロックバッファ４１１から直接供給される信号と、クロックバッファ４１１から遅延回路４１８を介して供給される信号との論理積により生成した、遅延回路４１８による遅延時間分のパルス幅を持つ信号であり、ＣＬＫ３は、パルス発生回路４２２の出力信号であり、パルス発生回路４２２が、クロックバッファ４２１から直接供給される信号と、クロックバッファ４２１から遅延回路４２８を介して供給される信号との論理積により生成した、遅延回路４２８による遅延時間分のパルス幅を持つ信号である。
【００４９】
具体的には、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のパルス幅は、１００ピコ秒程度の幅である。
Ｄ１＿ＯＵＴは、透過型ラッチ回路４０４からの出力データ信号であり、Ｄ２＿ＩＮは、データパス４５０を通過し透過型ラッチ回路４１４に入力するデータ信号であり、Ｄ２＿ＯＵＴは、透過型ラッチ回路４１４からの出力データ信号であり、Ｄ３＿ＩＮは、データパス４６０を通過した透過型ラッチ回路４２４への入力データ信号である。
【００５０】
図７の横軸は時間を示し、ｔ＝ｔ１０を、説明の便宜上ｔ＝０であるとし、ｔ＝ｔ１１は、ｔ１から９ナノ秒後、ｔ＝ｔ１２は、ｔ１から１０ナノ秒後、ｔ＝ｔ１３はｔ１から１０．１ナノ秒後、ｔ＝ｔ１４はｔ１から１９ナノ秒後、ｔ＝ｔ１５はｔ１から２０ナノ秒後を示す。
（ａ）ｔ＝ｔ１０のとき
クロックＣＫが立ち上がり（図示せず）、ＣＬＫ１と、ＣＬＫ３とが立ち上がる。
【００５１】
遅延回路４０８及び４２８による１００ピコ秒の信号遅延がＣＬＫ１，ＣＬＫ３のパルス幅となり、ｔ＝ｔ１０から１００ピコ秒後にＣＬＫ１とＣＬＫ３が立ち下がる。
Ｄ１＿ＯＵＴは、ｔ＝ｔ１０において、値「１」を示す信号の入力を受け（図示せず）、立ち上がる。
（ｂ）ｔ＝ｔ１１のとき
ｔ＝ｔ１０におけるＤ１＿ＯＵＴの立ち上がりが、データパス４５０を経由することにより９ナノ秒遅延し、ｔ＝ｔ１１において、Ｄ２＿ＩＮに現れ、Ｄ２＿ＩＮが立ち上がる。
【００５２】
また、ＣＬＫ２は、ＣＬＫ１及びＣＬＫ３に比べ、１ナノ秒早く立ち上がる。
このとき、ＣＬＫ２は、正論理であり、透過型ラッチ回路４１４において、ＣＬＫ２とＤ２＿ＩＮの双方が、正論理であるので、正のデータがラッチされ、Ｄ２＿ＯＵＴに出力される。
（ｃ）ｔ＝ｔ１２のとき
ＣＬＫ１、ＣＬＫ３は、それぞれ、ｔ＝ｔ１のときと同様立ち上がる。
【００５３】
（ｄ）ｔ＝ｔ１３のとき
ＣＬＫ１，ＣＬＫ３は立ち下がる。
（ｅ）ｔ＝ｔ１４のとき
ｔ＝１２と同様にＣＬＫ２が立ち上がる。
（ｆ）ｔ＝ｔ１５のとき
ＣＬＫ１，ＣＬＫ３が立ち上がる。
【００５４】
また、ｔ＝ｔ１２におけるＤ２＿ＯＵＴの立ち上がりが、データパス４６０を経由することにより１１ナノ秒遅延し、ｔ＝ｔ１５において、Ｄ３＿ＩＮに現れる。
透過型ラッチ回路４２４は、ＣＬＫ３とＤ３＿ＩＮの双方が正論理となっているので、値「１」を示すデータをラッチする。
以上のように、対象となる回路に本発明のパルス発生装置を適用することにより、透過型ラッチ回路４１４のクロックパルスの立ち上がりを１ｎｓ早めることで、クロックサイクルが１０ｎｓであっても透過型ラッチ回路４１４がデータをラッチすることが可能となり、従来は動作周波数として９１ＭＨｚをすべきところを、動作周波数は１００ＭＨｚで動作させることが出来る。
＜まとめ＞
本発明において、遅延回路を複数のパルス発生回路で共有して構成することで、装置全体としての動作クロックを高速化することができ、従来に比べ、パルス発生装置の遅延回路の数を削減することができ、面積の削減および低消費電力化を行なうことができる。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５５】
以下のような場合も本発明に含まれる。
（１）１つの遅延回路に、２つのパルス発生回路を接続する例で説明したが、１つの遅延回路に対し３個以上の数のパルス発生回路を接続することとしてもよい。
（２）本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
【００５６】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＭＯ（Ｍａｇｎｅｔｏ  Ｏｐｔｉｃ ｄｉｓｃ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＡＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【００５７】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
【００５８】
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
（３）上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００５９】
本発明のパルス発生装置は、カウンタ、ラッチ回路等を含むＬＳＩ等の半導体装置の基盤技術として用いられ、半導体装置の製造業者等によって、生産される。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態であるパルス発生装置を用いたカウンタ装置の基本部分の回路図である。
【図２】パルス発生装置における信号ＩＮ、信号ＩＮ＿Ｂ、信号ＯＵＴの波形を示すタイミング図である。
【図３】パルス発生装置における各回路ブロックのレイアウトの例を模式的に示す図である。
【図４】図３に示すパルス発生装置を含む記憶回路の回路図に相当する図である。
【図５】パルス発生装置を複数備えるカウンタ装置を示す図である。
【図６】ＤＬ１が１１ナノ秒、ＤＬ２が９ナノ秒の場合の、図５に示す回路におけるタイミングチャートである。
【図７】ＤＬ１が９ナノ秒、ＤＬ２が１１ナノ秒の場合の、図５に示す回路におけるタイミングチャートである。
【符号の説明】
【００６１】
１０１  クロックバッファ
１０２、１０３  パルス発生回路
１０４〜１０７  透過型ラッチ回路
１０８      遅延回路
２０１      クロックバッファ
２０２      遅延回路
２０３      パルス発生回路ブロック
２０６      パルス発生回路ブロック
３０２      遅延素子
３０３、３０４  パルス発生回路
３０５      遅延素子
３０６、３０７  パルス発生回路
４０１      クロックバッファ
４０２      パルス発生回路
４０３      パルス発生回路
４０８      遅延素子
４１１      クロックバッファ
４１２      パルス発生回路
４１４      透過型ラッチ回路
４１８      遅延素子
４２１      クロックバッファ
４２２      パルス発生回路
４２８      遅延素子
４５０      データパス
４６０      データパス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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