(57)【要約】      （修正有）【課題】同相利得を低減すると共に、消費電力を減らすことが可能な演算増幅回路を提供する。【解決手段】差動増幅器１１の共通エミッタに可変電流源Ｍ２，Ｍ４を設け、これらの可変電流源のそれぞれの制御端子に出力を直接帰還する。この帰還によって、同相帰還が形成されるために新たな回路が不要となり消費電力の少ない同相帰還回路が構成される。【選択図】図１
2006174033.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子がゲートに接続され、第１の出力端子がドレインに接続された第１のトランジスタと、
この第１のトランジスタのソースにドレインが接続され、ソースが第１の電源に接続された第２のトランジスタと、
前記第１のトランジスタのドレインと第２の電源の間に接続された第１の電流源回路と、
第２の入力端子がゲートに接続され、第２の出力端子がドレインに接続された第３のトランジスタと、
この第３のトランジスタのソースにドレインが接続され、ソースが第１の電源に接続された第４のトランジスタと、
前記第２のトランジスタのドレインと第２の電源の間に接続された第２の電流源回路と、により構成され、
前記第１のトランジスタと前記第３のトランジスタのソースが共通に接続され、前記第１の出力端子が前記第２のトランジスタのゲートに接続され、前記第２の出力端子が前記第４のトランジスタのゲートに接続されて成ることを特徴とする演算増幅回路。
【請求項２】
第１の入力端子がゲートに接続された第１のトランジスタと、
この第１のトランジスタのソースにドレインが接続され、ソースが第１の電源に接続された第２のトランジスタと、
前記第１のトランジスタのドレインがソースに接続され、ドレインが第１の出力端子に接続された第５のトランジスタと、
この第５のトランジスタのドレインと第２の電源の間に接続された第１の電流源回路と、
第２の入力端子がゲートに接続された第３のトランジスタと、
この第３のトランジスタのソースにドレインが接続され、ソースが前記第１の電源に接続された第４のトランジスタと、
前記第３のトランジスタのドレインがソースに接続され、ドレインが第２の出力端子に接続された第６のトランジスタと、
この第６のトランジスタのドレインと前記第２の電源の間に接続された第２の電流回路と、により構成され、
前記第１のトランジスタと前記第３のトランジスタのソースが共通に接続され、前記第１の出力端子が前記第２のトランジスタのゲートに接続され、前記第２の出力端子が前記第４のトランジスタのゲートに接続されて成ることを特徴とする演算増幅回路。
【請求項３】
前記第１の入力端子がゲートに接続され、ソースとドレインが前記第２のトランジスタのソースとドレインに各々接続された第７のトランジスタと、
前記第２の入力端子がゲートに接続され、ソースとドレインが前記第４のトランジスタのソースとドレインに各々接続された第８のトランジスタとを、更に備えて成ることを特徴とする請求項１又は２記載の演算増幅回路。
【請求項４】
前記請求項１又は請求項２記載の演算増幅回路を用いて構成されたことを特徴とするサンプルホールド回路。
【請求項５】
前記請求項１又は請求項２記載の演算増幅回路を用いて構成されたことを特徴とするフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に低消費電力化に有効な演算増幅回路などに関する。
【背景技術】
【０００２】
低電圧駆動の要請から差動回路が用いられる。この種の回路において、ノイズなどは同相成分として信号に乗ってくるので、特性を向上させるためには同相利得を低く抑えることが望ましい。
【０００３】
同相利得を低減した演算増幅回路としては、図１１に示す回路が知られている。すなわち、電流源を構成するトランジスタＭ５１，Ｍ５２のソースと電源Ｖｓｓ間に、出力端子Ｏｕｔ＋と出力端子Ｏｕｔ−各々の出力電圧を入力するトランジスタＭ３５，Ｍ３６を接続し、また、トランジスタＭ３５，Ｍ３６を線形領域で動作させると共にドレインを共通に接続することで出力端子Ｏｕｔ＋とＯｕｔ−の同相電圧に応じた電流を発生させるとともに帰還する構成が知られている（非特許文献１及び特許文献１参照）。
【０００４】
しかしこの演算増幅回路では、入力部としてトランジスタＭ３１，Ｍ３２と電流源Ｉ３１で構成される差動入力回路を、出力部とは別に備えているので、トランジスタＭ４１，Ｍ４２により構成される電流源回路には、各々、電流源Ｉ３１の２倍以上の電流を流す必要があった。このため、消費電力が大きくなってしまうという問題がある。
【非特許文献１】Tat. C. Choi, R. T. Kaneshiro, R. W. Brodersen, P. R. Gray, W. B. Jett, M. Wilcox, “High-Frequency CMOS Switched-Capacitor Filters for Communications application,” IEEE Journal of Solid-State Circuits, Vol. SC-18, No. 6, pp.652-664, December, 1983
【０００５】
【特許文献１】特開２００２−１６３８９４号公報（図８、図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上述べたように、従来の同相帰還回路を有する演算増幅回路においては、消費電力が大きくなってしまうという問題があった。
【０００７】
本発明は、上述のような従来の演算増幅器の問題点に鑑みてなされたもので、同相帰還回路により同相利得を低減すると共に、消費電力を減らすことが可能な演算増幅回路などを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の請求項１によれば、第１の入力端子がゲートに接続され、第１の出力端子がドレインに接続された第１のトランジスタと、この第１のトランジスタのソースにドレインが接続され、ソースが第１の電源に接続された第２のトランジスタと、前記第１のトランジスタのドレインと第２の電源の間に接続された第１の電流源回路と、第２の入力端子がゲートに接続され、第２の出力端子がドレインに接続された第３のトランジスタと、この第３のトランジスタのソースにドレインが接続され、ソースが第１の電源に接続された第４のトランジスタと、前記第２のトランジスタのドレインと第２の電源の間に接続された第２の電流源回路と、により構成され、前記第１のトランジスタと前記第３のトランジスタのソースが共通に接続され、前記第１の出力端子が前記第２のトランジスタのゲートに接続され、前記第２の出力端子が前記第４のトランジスタのゲートに接続されて成ることを特徴とする演算増幅回路を提供する。
【０００９】
このような演算増幅回路によれば、従来のように入力部と出力部とを分ける構成に比べて消費電力を半分にできる効果がある。このとき、第１，第２，第３，第４のトランジスタで構成される入力回路の差動信号に対する電圧電流変換利得（トランスコンダクタンス）が同相信号に対する電圧電流変換利得（トランスコンダクタンス）より大きく、また、第２のトランジスタと第４のトランジスタに同相帰還回路により演算増幅回路の同相利得を差動利得より大幅に低減することが可能となる効果がある。
【００１０】
本発明の請求項２によれば、第１の入力端子がゲートに接続された第１のトランジスタと、この第１のトランジスタのソースにドレインが接続され、ソースが第１の電源に接続された第２のトランジスタと、前記第１のトランジスタのドレインがソースに接続され、ドレインが第１の出力端子に接続された第５のトランジスタと、この第５のトランジスタのドレインと第２の電源の間に接続された第１の電流源回路と、第２の入力端子がゲートに接続された第３のトランジスタと、この第３のトランジスタのソースにドレインが接続され、ソースが前記第１の電源に接続された第４のトランジスタと、前記第３のトランジスタのドレインがソースに接続され、ドレインが第２の出力端子に接続された第６のトランジスタと、この第６のトランジスタのドレインと前記第２の電源の間に接続された第２の電流回路と、により構成され、前記第１のトランジスタと前記第３のトランジスタのソースが共通に接続され、前記第１の出力端子が前記第２のトランジスタのゲートに接続され、前記第２の出力端子が前記第４のトランジスタのゲートに接続されて成ることを特徴とする演算増幅回路を提供する。
【００１１】
このような演算増幅回路によれば、上記請求項１記載の演算増幅回路よりも更に利得の高い演算増幅回路を得ることができる利点がある。
【００１２】
本発明の請求項３によれば、請求項１又は２記載の演算増幅回路において、前記第１の入力端子がゲートに接続され、ソースとドレインが前記第２のトランジスタのソースとドレインに各々接続された第７のトランジスタと、前記第２の入力端子がゲートに接続され、ソースとドレインが前記第４のトランジスタのソースとドレインに各々接続された第８のトランジスタとを、更に備えて成ることを特徴とする。
【００１３】
このような演算増幅回路によれば、第７と第８のトランジスタは線形領域で動作するように第７と第８のドレイン−ソース間電圧が定まる。第２と第５のトランジスタのドレイン−ソース間電圧は、第７と第８のドレイン−ソース間電圧と等しいので、第２と第４のトランジスタも線形領域で動作させることが容易となる利点がある。
【００１４】
本発明の請求項４によれば、請求項１又は請求項２記載の演算増幅回路を用いて構成されたことを特徴とするサンプルホールド回路を提供することができる。
【００１５】
このようなサンプルホールド回路によれば、低消費電力のサンプルホールド回路が得られる。
【００１６】
本発明の請求項５によれば、前記請求項１又は請求項２記載の演算増幅回路を用いて構成されたことを特徴とするフィルタ回路を提供することができる。
【００１７】
このようなフィルタ回路によれば、低消費電力のフィルタ回路が得られる。
【発明の効果】
【００１８】
本発明によれば、同相帰還回路により同相利得を低減すると共に、消費電力を減らすことが可能な演算増幅回路などが得られる効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を用いて説明する。
【００２０】
＜第１の実施形態＞
図１は本発明の第１の実施形態の演算増幅回路の構成を示す図である。入力端子Ｉｎ＋、Ｉｎ−には入力信号電圧が印加される。ＮＭＯＳ型のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、この演算増幅回路の入力部１１を構成している。トランジスタＭ１のゲート端子は入力端子Ｉｎ＋に、トランジスタＭ３のゲート端子は入力端子Ｉｎ−に接続される。
【００２１】
トランジスタＭ１、Ｍ３のソースは共通に接続されるとともに、トランジスタＭ２、Ｍ４のドレインとも共通に接続される。トランジスタＭ２、Ｍ４のソースは電源Ｖｓｓに接続される。入力部の出力となるトランジスタＭ１、Ｍ２のドレインは、出力端子Ｏｕｔ−、Ｏｕｔ＋に各々接続される。ＰＭＯＳ型のトランジスタＭ１１ならびにＭ１２のゲートには、バイアス電圧Ｖｃ１が印加されており、各々電流源回路１２を構成（以下まとめて電流源回路という）し、出力端子Ｏｕｔ−、Ｏｕｔ＋と電源Ｖｄｄとの間に接続される。
【００２２】
なお、図１において、電圧Ｖｃ１からの線が電流源回路１２のトランジスタＭ１２を貫通してトランジスタＭ１１のゲートに接続されて表示されているが、これはトランジスタＭ１１とＭ１２のゲートが共通接続されていることを意味している。以下同様に、トランジスタのゲートの共通接続を表示する。
【００２３】
ここで、トランジスタＭ２、Ｍ４のゲートは各々Ｏｕｔ−、Ｏｕｔ＋に接続されている。また、トランジスタＭ２、Ｍ４は線形領域で動作するように設計されている。
【００２４】
この演算増幅回路の入力部１１では、トランジスタＭ１、Ｍ３のゲートに印加された入力信号電圧の差動信号成分は、トランジスタＭ１、Ｍ３のソースが共通接続され差動対を構成しているので、トランジスタＭ１、Ｍ３の電圧電流変換利得で決定される。
【００２５】
一方、トランジスタＭ１、Ｍ３のゲートに印加された入力信号電圧の同相信号成分に対しては、トランジスタＭ２、Ｍ４の並列接続された出力抵抗ｒｏ２、ｒｏ４（ｒｏ４＝ｒｏ２）がトランジスタＭ１、Ｍ３のソースと電源Ｖｓｓの間に入る。したがって、入力部の同相信号成分に対する電圧電流変換利得は、トランジスタＭ１、Ｍ３の電圧電流変換利得をｇｍ１、ｇｍ３（ｇｍ３＝ｇｍ１）とすると、ｇｍ１／（１＋ｇｍ１（ｒｏ２／２））となり、差動信号成分に対する電圧電流変換利得の１／（１＋ｇｍ１（ｒｏ２／２））と低減することができる。
【００２６】
また、線形領域で動作するトランジスタＭ２、Ｍ４のゲートは、各々、出力端子Ｏｕｔ−、Ｏｕｔ＋に接続されているので、トランジスタＭ２には出力端子Ｏｕｔ−の出力電圧に応じた電流が流れ、トランジスタＭ４には出力端子Ｏｕｔ＋の出力電圧に応じた電流が流れる。よって、トランジスタＭ１、Ｍ３の共通ソースには、出力端子Ｏｕｔ−の出力電圧と出力端子Ｏｕｔ＋の出力電圧の和に比例した電流が流れる。
【００２７】
出力端子Ｏｕｔ−の出力電圧と出力端子Ｏｕｔ＋の出力電圧の和は、出力電圧の同相信号成分に比例するので、この入力部は出力端子Ｏｕｔ−、Ｏｕｔ＋の出力電圧の同相成分に比例した電流を帰還する同相帰還回路を実現している。この同相帰還回路により、同相成分に対する負荷はトランジスタＭ２、Ｍ４の電圧電流変換利得をｇｍ２、ｇｍ４（ｇｍ４＝ｇｍ２）とするとｇｍ２分の１、つまり、１／ｇｍ２となる。
【００２８】
一方、差動成分に対する負荷は、電流源回路１２を構成するトランジスタＭ１１、Ｍ１２の出力抵抗ｒｏ１１、ｒｏ１２（ｒｏ１２＝ｒｏ１１）と入力部１１を構成するトランジスタＭ１、Ｍ２の出力抵抗ｒｏ１、ｒｏ２（ｒｏ２＝ｒｏ１）との並列接続となる。よって、この演算増幅回路の差動利得はｇｍ１・（ｒｏ１１／／ｒｏ１）となり、同相利得はｇｍ１／｛ｇｍ２（１＋ｇｍ１（ｒｏ２／２））｝と表される。したがって、図１１に示す従来の回路のように差動対により構成された入力部と出力部を分ける構成に比べ、消費電流を半減できるとともに、同相利得も差動利得に比べ大幅に低減できる。
【００２９】
＜第２の実施形態＞
図２は、入力部２１と電流源回路２２にゲート接地回路２３ａ、２３ｂを挿入して利得を高くした、本発明の第２の実施形態の演算増幅回路の例を示す図である。この実施形態においても、ＮＭＯＳ型のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４が、この演算増幅回路の入力部２１を構成する。
【００３０】
ゲートにバイアス電圧Ｖｃ３が印加されたトランジスタＭ５、Ｍ６を、トランジスタＭ１、Ｍ３のドレインと出力端子間に挿入しているので、出力端子から入力部２１を見た出力抵抗がｇｍ５・ｒｏ５倍高くなる。ここで、ｇｍ５、ｇｍ６（ｇｍ６＝ｇｍ５）はトランジスタＭ５、Ｍ６の電圧電流変換利得であり、ｒｏ５、ｒｏ６（ｒｏ６＝ｒｏ５）はトランジスタＭ５、Ｍ６の出力抵抗である。
【００３１】
また、ゲートにバイアス電圧Ｖｃ２が印加されたトランジスタＭ１３、Ｍ１４を、トランジスタＭ１１、Ｍ１２のドレインと出力端子間に挿入している。したがって出力端子から電流源回路を見た出力抵抗が、ｇｍ１３・ｒｏ１３倍高くなる。ここで、ｇｍ１３、ｇｍ１４（ｇｍ１３＝ｇｍ１４）はトランジスタＭ１３、Ｍ１４の電圧電流変換利得であり、ｒｏ１３、ｒｏ１４（ｒｏ１３＝ｒｏ１４）はトランジスタＭ１３、Ｍ１４の出力抵抗である。
【００３２】
また、入力部２１の入力信号に対する電圧電流変換利得は、トランジスタＭ５、Ｍ６によるゲート接地を挿入しても変わらない。利得は、入力部の電圧電流変換利得と出力端子から見た出力抵抗の積で決まるので、ゲート接地回路の挿入により高利得を実現できる。
【００３３】
＜第３の実施形態＞
図３は本発明の上記実施形態の演算増幅回路における入力部を変形した第３の実施形態の回路例を示す図である。図３では、図２に示した演算増幅回路の入力部にトランジスタＭ７、Ｍ８を追加している。すなわち、ＮＭＯＳ型のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ７、Ｍ８により入力部３１が構成されている。
【００３４】
トランジスタＭ７は、そのドレインとソースがトランジスタＭ２のドレインとソースに各々接続されており、また、トランジスタＭ８は、そのドレインとソースがトランジスタＭ４のドレインとソースに各々接続されている。この構成では、トランジスタＭ１とトランジスタＭ７は縦積みでゲートが共通となる。同様に、トランジスタＭ３とトランジスタＭ８は縦積みでゲートが共通となる。
【００３５】
このような回路構成によれば、トランジスタＭ７、Ｍ８は線形領域で動作するようにトランジスタＭ７、Ｍ８のドレイン−ソース間電圧が定まる。トランジスタＭ２、Ｍ４のドレイン−ソース間電圧は、トランジスタＭ７、Ｍ８のドレイン−ソース間電圧と等しいので、トランジスタＭ２、Ｍ４も線形領域で動作させるように設計することが容易となる。
【００３６】
＜第４の実施形態＞
図４は、上記図２に示した演算増幅回路において、電流源回路４２を構成するトランジスタのゲートにバイアス電圧を設定するバイアス電圧発生回路４３を示した実施形態である。ＮＭＯＳ型のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ７、Ｍ８により、入力部４１が構成されている。
【００３７】
トランジスタＭ２１、Ｍ２２は入力部を模擬しており、トランジスタＭ２１のゲートには入力端子から印加される入力信号の動作点に相当する電圧Ｖｂを印加し、また、トランジスタＭ２２のゲートには出力信号の動作点に相当する電圧Ｖｃｍを印加する。
【００３８】
トランジスタＭ５、Ｍ６、Ｍ２３のゲートには、バイアス電圧Ｖｃ３が印加され、トランジスタＭ１３、Ｍ１４、Ｍ２６のゲートにはバイアス電圧Ｖｃ２が印加されて、ゲート接地回路４４となっている。
【００３９】
バイアス電圧発生回路４３を構成するＮＭＯＳ型のトランジスタＭ２５のソースは電源Ｖｄｄに接続され、このドレインはＮＭＯＳ型トランジスタＭ２６のソースに、このトランジスタのドレインはＰＭＯＳ型トランジスタＭ２３のドレインに接続される。ＮＭＯＳ型トランジスタＭ２５のゲートはトランジスタＭ１１、Ｍ１２のゲートに接続され、ＮＭＯＳ型トランジスタＭ２６のゲートはトランジスタＭ１３、Ｍ１４のゲートに接続され、トランジスタＭ２３のゲートは、トランジスタＭ５、Ｍ６のゲートに接続されている。
【００４０】
上述のように、トランジスタＭ２１のゲートに電圧Ｖｂを印加し、また、トランジスタＭ２２のゲートには電圧Ｖｃｍを印加することにより、入力部４１に適切なバイアス電流が流れるように電流源回路４２のバイアス電圧Ｖｃ１を設定できる。
【００４１】
＜第５の実施形態＞
図５は、同様に、図３に示した演算増幅回路において電流源回路５２を構成するトランジスタのゲートにバイアス電圧を設定するバイアス電圧発生回路５３を示した実施形態である。ＮＭＯＳ型のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ７、Ｍ８により入力部５１が構成されている。
【００４２】
トランジスタＭ２１、Ｍ２２、Ｍ２４は入力部を模擬しており、トランジスタＭ２１、Ｍ２４のゲートには入力端子から印加される入力信号の動作点に相当する電圧Ｖｂを印加し、また、トランジスタＭ２２のゲートには出力信号の動作点に相当する電圧Ｖｃｍを印加することにより、入力部に適切なバイアス電流が流れるように電流源回路のバイアス電圧Ｖｃ１を設定できる。
【００４３】
＜第６の実施形態＞
図６は、図４に示した演算増幅回路において、さらに利得を高くするために、ゲート接地回路を、反転増幅回路Ａ１〜Ａ６を用いたレギュレーティッドカスコード回路６５に置き換えた例である。
【００４４】
入力部６１は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４から構成され、電流源回路６２はトランジスタＭ１１，Ｍ１２から成る。レギュレーティッドカスコード回路６５は、トランジスタＭ５、Ｍ６，Ｍ１３，Ｍ１４，Ｍ２３、Ｍ２６と、反転増幅回路Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６とから成る。
【００４５】
トランジスタＭ５のソースは反転増幅回路Ａ１の入力端子及びトランジスタＭ１のドレインに接続され、このトランジスタのゲートは反転増幅回路Ａ１の出力端子に接続されている。
【００４６】
トランジスタＭ６のソースは反転増幅回路Ａ２の入力端子及びトランジスタＭ３のドレインに接続され、このトランジスタのゲートは反転増幅回路Ａ２の出力端子に接続されている。
【００４７】
トランジスタＭ１３のソースは反転増幅回路Ａ３の入力端子及びトランジスタＭ１１のドレインに接続され、このトランジスタのゲートは反転増幅回路Ａ３の出力端子に接続されている。
【００４８】
トランジスタＭ１４のソースは、反転増幅回路Ａ４の入力端子及びトランジスタＭ１２のドレインに接続され、このトランジスタのゲートは反転増幅回路Ａ３の出力端子に接続されている。
【００４９】
また、トランジスタＭ１３とトランジスタＭ５のドレインは、トランジスタＭ２のゲートと出力端Ｏｕｔ−に接続されており、トランジスタＭ１４とトランジスタＭ６のドレインは、トランジスタＭ４のゲートと出力端Ｏｕｔ＋に接続されている。
【００５０】
トランジスタＭ２３のソースは反転増幅回路Ａ５の入力端子及びトランジスタＭ２１のドレインに接続され、このトランジスタのゲートは反転増幅回路Ａ５の出力端子に接続されている。
【００５１】
トランジスタＭ２６のソースは、反転増幅回路Ａ６の入力端子及びトランジスタＭ２５のドレインに接続され、このトランジスタのゲートは反転増幅回路Ａ６の出力端子に接続されている。
【００５２】
トランジスタＭ２３とトランジスタＭ２６のドレインはトランジスタＭ２５のゲートに接続されている。
【００５３】
図４に示したゲート接地回路を、レギュレーティッドカスコード回路６５に置き換えることにより、出力端子から入力部を見た出力抵抗を、反転増幅回路Ａ１の増幅率倍、高くでき、また、出力端子から電流源回路を見た出力抵抗を反転増幅回路Ａ３の増幅率倍、大きくできる。これにより、演算増幅回路の利得をさらに高くできる。
【００５４】
＜本発明による演算増幅回路をサンプルホールド回路に用いた実施形態＞
図７および図８に、本発明の演算増幅回路を用いて構成したサンプルホールド回路の構成および動作の例を示す。このサンプルホールド回路は、入力端子ＩＮ１、ＩＮ２に一端を接続されたスイッチＳＷ１、ＳＷ２と、このスイッチＳＷ１，ＳＷ２の各々の他端に一端を接続されたキャパシタＣ１、Ｃ２と、このキャパシタＣ１，Ｃ２の各々の他端に各々一端を接続され他端を接地されたスイッチＳＷ３，ＳＷ４と、キャパシタＣ１，Ｃ２の各々の他端に各々一端を接続されたスイッチＳＷ５，ＳＷ６と、これらスイッチＳＷ５，ＳＷ６の他端に一端を接続されたスイッチＳＷ７，ＳＷ８と、スイッチＳＷ５，ＳＷ６の他端に２入力各入力端子を接続された演算増幅回路ＯＰＡと、この演算増幅回路ＯＰＡの出力端子ＯＵＴ１，ＯＵＴ２とスイッチＳＷ１及びキャパシタＣ１の接続点，スイッチＳＷ２及びキャパシタＣ２の接続点間に各々接続されたスイッチＳＷ９，ＳＷ１０とから成る。
【００５５】
スイッチＳＷ７、ＳＷ８の他端は演算増幅回路ＯＰＡの出力端子ＯＵＴ１，ＯＵＴ２に各々接続されている。
【００５６】
書き込み時には、図７に示されるように入力端子ＳＷ１及びスイッチＳＷ１〜ＳＷ４、ＳＷ７、ＳＷ８は閉成され、スイッチＳＷ５，ＳＷ６、ＳＷ９、ＳＷ１０が開成される。この状態において、入力信号ＩＮ１，ＩＮ２が入力されると、入力信号がキャパシタＣ１，Ｃ２に蓄積され、入力信号が記憶される。読み出し時には、図８に示されるようにスイッチＳＷ１〜ＳＷ４、ＷＳ７、ＳＷ８が開成され，スイッチＳＷ５、ＳＷ６、ＳＷ９、ＳＷ１０が閉成される。このとき、キャパシタＣ１，Ｃ２に蓄積された信号が演算増幅回路ＯＰＡに入力される。
【００５７】
上記のようなサンプルホールド回路では、スイッチはＭＯＳトランジスタによって構成される。ＭＯＳトランジスタはオンオフするときにチャンネル形成がある。このチャンネル形成のとき電荷成分が同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、この電圧上昇を抑えないと、飽和状態となってしまう。
【００５８】
本発明のこの実施形態では、同相成分が演算増幅回路ＯＰＡにおいて相殺されるので、同相利得が低減し、サンプルホールド回路の低電源電圧化が実現できるだけでなく、従来の演算増幅回路に比べ消費電力を少なくすることができるので、サンプルホールド回路の低消費電力化も実現できる。
【００５９】
＜本発明による演算増幅回路をフィルタ回路に用いた実施形態＞
図１０は、積分器Ｉｎｔ１〜Ｉｎｔ５を用いたフィルタ回路を示す。これらの積分器は図９に示されるように、例えば増幅器Ａｍｐ１と抵抗Ｒ１〜Ｒ４とキャパシタＣ３，Ｃ４により構成される。この増幅器Ａｍｐ１に、上述のような本発明による演算増幅回路が用いられる。
【００６０】
入力端子ＩＮ１＋に抵抗Ｒ１の一端が、入力端子ＩＮ２＋に抵抗Ｒ２の一端が、入力端子ＩＮ１−に抵抗Ｒ３の一端が、入力端子ＩＮ２−に抵抗Ｒ４の一端が、各々接続される。
【００６１】
抵抗Ｒ１と抵抗Ｒ２の他端は接続され、増幅器Ａｍｐ１の２入力の一方の入力端子及びキャパシタＣ３の一端に接続され、他端は増幅器Ａｍｐ１の出力端子ＯＵＴ−に接続される。抵抗Ｒ３と抵抗Ｒ４の他端は接続され、増幅器Ａｍｐ１の２入力の他方の入力端子及びキャパシタＣ４の一端に接続され、他端は増幅器Ａｍｐ１の出力端子ＯＵＴ＋に接続される。
【００６２】
積分器Ｉｎｔ１は３つの正負入力端子を有し、他の積分器Ｉｎｔ２〜Ｉｎｔ５は２つの正負入力端子を有する。積分器Ｉｎｔ１の１つの正負入力端子は、積分器Ｉｎｔ２の１つの正負入力端子に接続され、積分器Ｉｎｔ１の他の１つの正負入力端子は、積分器Ｉｎｔ３の１つの正負入力端子に接続される。積分器Ｉｎｔ２の他の１つの正負入力端子は、積分器Ｉｎｔ４の１つの正負入力端子に接続され、積分器Ｉｎｔ３の他の１つの正負入力端子は、積分器Ｉｎｔ５の１つの正負入力端子に接続される。
【００６３】
積分器Ｉｎｔ１の正負出力端子は積分器Ｉｎｔ２の１つの正負入力端子に接続され、積分器Ｉｎｔ２の正負出力端子は積分器Ｉｎｔ３の１つの正負入力端子に接続され、積分器Ｉｎｔ３の正負出力端子は積分器Ｉｎｔ４の１つの正負入力端子に接続され、積分器Ｉｎｔ４の正負出力端子は積分器Ｉｎｔ５の１つの正負入力端子に接続される。
【００６４】
積分器Ｉｎｔ５の正負出力端子は積分器Ｉｎｔ４の他の正負入力端子及びこのフィルタ回路の出力端子に接続される。またこのフィルタ回路の入力端子は、積分器Ｉｎｔ１の更に他の正負入力端子に接続されている。
【００６５】
本発明のこの実施形態では、積分器を構成する演算増幅回路において同相成分が相殺されるので同相利得が低減し、この積分器を用いたフィルタ回路の低電源電圧化が実現できる。しかも、従来の演算増幅回路に比べ消費電力を少なくすることができるので、フィルタ回路の低消費電力化も実現できる。
【００６６】
なお、本発明は上述の実施形態に限定されるものではなく、実施の段階では種々の変形、構成要素の追加が可能であり、本発明の技術思想を逸脱しない限り、本発明の技術的範囲に含まれる。
【図面の簡単な説明】
【００６７】
【図１】本発明による第１実施形態の演算増幅回路の構成例を示す図。
【図２】本発明による第２実施形態の演算増幅回路の構成例を示す図。
【図３】本発明による第３実施形態の演算増幅回路の構成例を示す図。
【図４】本発明による第４実施形態の演算増幅回路の構成例を示す図。
【図５】本発明による第５実施形態の演算増幅回路の構成例を示す図。
【図６】本発明による第６実施形態の演算増幅回路の構成例を示す図。
【図７】本発明による演算増幅回路をサンプルホールド回路に用いた一実施形態の構成例及び動作を説明するための図。
【図８】本発明による演算増幅回路をサンプルホールド回路に用いた一実施形態の動作を説明するための図。
【図９】本発明による演算増幅回路を、フィルタ回路を構成する積分器一実施形態の構成例を示す図。
【図１０】本発明による演算増幅回路を積分器に用い、これをフィルタ回路に構成した一実施形態を示す図。
【図１１】従来の演算増幅器の構成例を示す図。
【符号の説明】
【００６８】
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ１１，Ｍ１２，ＭＭ１，３Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６・・・トランジスタ、
Ｉｎ＋，Ｉｎ−，Ｉｎ１，Ｉｎ２・・・入力端子、
Ｏｕｔ＋，Ｏｕｔ−，ＯＵＴ１，ＯＵＴ２・・・出力端子、
Ｖｄｄ，Ｖｓｓ・・・電源、
１１，２１，３１・・・入力部、
１２，２２，４２，５２，６２・・・電流源回路、
２３ａ、２３ｂ・・・ゲート接地回路、
４３，５３・・・バイアス電圧発生回路、
６５・・・レギュレーティッドカスコード回路、
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６・・・反転増幅回路、
Ｃ１，Ｃ２，Ｃ３，Ｃ４・・・キャパシタ、
ＳＷ１，ＳＷ２、ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９、ＳＷ１０・・・スイッチ、
Ｒ１，Ｒ２、Ｒ３，Ｒ４・・・抵抗、
ＯＰＡ・・・演算増幅回路、
Ｉｎｔ１，Ｉｎｔ２，Ｉｎｔ３，Ｉｎｔ４，Ｉｎｔ５・・・積分器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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