(57)【要約】【課題】  チャネル形成領域に異なる応力を発声させる膜を互いに積層形成した半導体装置において、当該膜のエッジ部形状に起因するボイドが形成された場合であっても、隣り合うコンタクトがショートすることがない半導体装置及びその製造方法を提供する。【解決手段】  コンタクト開口部を形成した後に絶縁材料を堆積して、コンタクト開口部に表出したボイド開口部を塞ぐ。これにより、当該ボイドに導電性材料が侵入することを防止し、隣り合うコンタクトがショートすることを防止する。【選択図】  図９
2006351734.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第一トランジスタと第二トランジスタを形成する工程と、
前記第一トランジスタに応力を発生させる第一の膜を前記第一トランジスタの上に形成する工程と、
前記第一の膜の上に薄い絶縁膜を形成する工程と、
前記第二トランジスタに応力を発生させる第二の膜を前記第二トランジスタの上及び前記薄い絶縁膜の上に選択的に形成する工程と、
前記薄い絶縁膜及び第二の膜の上に第一絶縁膜を形成する工程と、
前記第一絶縁膜及び前記第二の膜を選択的に除去してコンタクト開口部を形成する工程と、
前記コンタクト開口部の内壁に絶縁物を堆積する工程と、を含む半導体装置の製造方法。
【請求項２】
前記基板上に第一トランジスタ及び第二トランジスタを形成する工程は、半導体基板の第一表面領域に第一導電領域及び第一チャネル形成領域を形成するとともに、前記第一表面領域とは異なる第二表面領域に第二導電領域及び第二チャネル形成領域を形成する工程を含み、
前記第一の膜は前記第一チャネル形成領域に引っ張り応力を、前記第二の膜は前記第二チャネル形成領域に圧縮応力を発生させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクト開口部の内壁に絶縁物を堆積する工程は、前記コンタクト開口部を形成した基板上に第二絶縁膜を堆積する工程と、前記第二絶縁膜を選択的に除去して前記コンタクト開口部の内壁にサイドウオールを形成する工程と、を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
基板上に形成された第一トランジスタ及び第二トランジスタと、
前記第一トランジスタの上に形成され、前記第一トランジスタに応力を発生させる第一の膜と、
前記第一の膜の上に形成された薄い絶縁膜と、
前記第二トランジスタの上に形成されるとともに前記薄い絶縁膜の表面の一部に延在して形成され、前記第二トランジスタに応力を発生させる第二の膜と、
前記薄い絶縁膜及び第二の膜の上に形成された第一絶縁膜と、
前記第一絶縁膜及び前記第二の膜が選択的に除去されて形成されたコンタクト開口部と、
前記コンタクト開口部の内壁であって、前記第一の膜又は前記第二の膜の近傍に形成された絶縁物と、を含む半導体装置。
【請求項５】
前記第一トランジスタは、半導体基板の第一表面領域に形成されたｎＦＥＴであって第一チャネル形成領域を有し、前記第二トランジスタは、前記第一表面領域とは異なる第二表面領域に形成されたｐＦＥＴであって第二チャネル形成領域を有し、
前記第一の膜は前記第一チャネル形成領域に引っ張り応力を、前記第二の膜は前記第二チャネル形成領域に圧縮応力を発生させることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記コンタクト開口部の内壁には、前記絶縁物によってサイドウオールが形成されていることを特徴とする請求項4又は５に記載の半導体装置。
【請求項７】
前記コンタクト開口部の上部断面積は下部断面積よりも大きいことを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にＭＩＳ構造（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から成る電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳ構造を有するトランジスタのうち絶縁膜として酸化膜を用い、同一基板上にｎＭＯＳＦＥＴ（ｎ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）とｐＭＯＳＦＥＴ（ｐ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴが実用化されている。ＣＭＯＳＦＥＴは電力消費が少なく、微細化、高集積化、高速動作が可能であることから、ＬＳＩデバイスとして広く実用化されている。
【０００３】
近年このＣＭＯＳではＭＯＳＦＥＴのチャネル形成領域に対して意図的に応力を付与してキャリア移動度を増大させる動作高速化技術が研究されている。その中で、ｎＭＯＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる膜を、ｐＭＯＳＦＥＴのチャネル形成領域に圧縮応力を発生させる膜をそれぞれのＭＯＳＦＥＴ上に形成した、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ技術（以下ＤＳＬ技術という）を用いた半導体装置が知られている（特許文献１）。（以下特に明記しない限り、ｎＭＩＳＦＥＴ及びｎＭＯＳＦＥＴを総称してｎＦＥＴと、また、ｐＭＩＳＦＥＴ及びｐＭＯＳＦＥＴを総称してｐＦＥＴと記載する。）
図１３は従来から知られているＤＳＬ技術を用いた半導体装置の製造プロセス途中における模式的断面図である。半導体基板１０１にはｐ型半導体領域１０２とｎ型半導体領域１０3とが形成されている。ｐ型半導体領域１０２の表面近傍には、ｎ型不純物層１０５及び導電体層１０６からなるソース領域又はドレイン領域が形成されている。ソース領域とドレイン領域との間のｐ型半導体領域１０2の表面にはチャネル形成領域１０９が構成されている。チャネル形成領域１０９の上にはゲート絶縁膜１１０を介してゲート電極１１１と導電体膜１１２が形成されている。このようにして図１３の半導体基板１０１の表面左側にはｎＦＥＴが構成されている。同様に、ｎ型半導体領域１０３の表面近傍には、ｐ型不純物層１０７及び導電体層１０８からなるソース領域又はドレイン領域、チャネル形成領域１１３、ゲート絶縁膜１１４、ゲート電極１１５、導電体膜１１６が形成されている。このようにして図１３の半導体基板１０１の表面右側にはｐＦＥＴが形成されている。
【０００４】
次に、ｎＦＥＴにはそのゲート電極１１１を覆うようにして第一の膜１１７が選択的に形成され、チャネル形成領域１０９に引っ張り応力を発生させる。同様にｐＦＥＴにはそのゲート電極を覆い、第一の膜１１７の一部を覆うようにして第二の膜１１８が選択的に形成され、チャネル形成領域１１３に圧縮応力を発生させる。
【特許文献１】国際公開２００２／０４３１５１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この第二の膜１１８をエッチングして第一の膜１１７の上の第二の膜１１８を除去する際に、第二の膜１１８のエッジ部が第一の膜１１７の界面近傍においてオーバーエッチされ、ひさし、あるいは、日傘上にせり出してオーバーハング１２０が形成される。図１３はこの状態を示している。
【０００６】
図１４は、第一の膜１１７と第二の膜１１８の上に層間絶縁膜１１９を堆積し、フォトリソグラフィ及び異方性エッチングによりコンタクト開口部１２１を形成した半導体装置の製造プロセス途中における模式的断面図である。層間絶縁膜１１９を堆積させる工程において、第二の膜のオーバーハング１２０下部に層間絶縁膜１１９の絶縁材料が回り込むことができず、ボイド１２３が形成される。このボイドがコンタクト開口部１２１と交差すると、その側壁にボイド１２３の開口が形成される。次に、ＦＥＴと外部回路との電気的導通をとるためにコンタクト開口部１２１に導電材料が堆積されてプラグが形成される。そうすると、導電材料が当該ボイド１２３に侵入し、あるいは、オーバーハング１２０の下部表面に導電性不純物が残留してボイド１２３が電気的に導通状態となり、隣接するコンタクト間においてショートが発生してＬＳＩの動作不良の原因となった。
【０００７】
図１５は図１４に示した半導体装置を上部から見た模式的平面図である。素子分離領域１０４を挟んでｎＦＥＴ1とｎＦＥＴ2からなるｎＦＥＴ領域と、ｐＦＥＴ１とｐＦＥＴ２からなるｐＦＥＴ領域が示されている。コンタクト開口部１２１が各ソース領域及びドレイン領域に2個ずつ形成され、コンタクト開口部１２１ａ、１２１ｂ、１２１ｃを連通するようにしてボイド１２３が形成されている。
【０００８】
図１６は、ボイド１２３の形成状態の理解を容易にするため、導電体層であるドレイン領域１０６の上部構造を表した模式的斜視図である。導電体層であるドレイン領域１０６上の両コンタクト開口部１２１ａと１２１ｃとは、第二の膜１１８の端部に形成されたオーバーハング１２０に起因するボイド１２３により連通する。その後コンタクト開口部に導電材料を堆積させてプラグを形成すると、ｎＦＥＴ１のコンタクト開口部１２１ａに形成したプラグとｎＦＥＴ２のコンタクト開口部１２１ｂに形成したプラグとが電気的に導通してショートが発生しＬＳＩの動作不良の原因となった。
【課題を解決するための手段】
【０００９】
本発明は上記課題を解決するために以下の手段を講じた。
【００１０】
請求項１に係る本発明では、基板上に第一トランジスタと第二トランジスタを形成する工程と、前記第一トランジスタに応力を発生させる第一の膜を前記第一トランジスタの上に形成する工程と、前記第一の膜の上に薄い絶縁膜を形成する工程と、前記第二トランジスタに応力を発生させる第二の膜を前記第二トランジスタの上及び前記薄い絶縁膜の上に選択的に形成する工程と、前記薄い絶縁膜及び第二の膜の上に第一絶縁膜を形成する工程と、前記第一絶縁膜及び前記第二の膜を選択的に除去してコンタクト開口部を形成する工程と、前記コンタクト開口部の内壁に絶縁物を堆積する工程と、を含む半導体装置の製造方法とした。
【００１１】
請求項２に係る本発明では、前記基板上に第一トランジスタ及び第二トランジスタを形成する工程は、半導体基板の第一表面領域に第一導電領域及び第一チャネル形成領域を形成するとともに、前記第一表面領域とは異なる第二表面領域に第二導電領域及び第二チャネル形成領域を形成する工程を含み、前記第一の膜は前記第一チャネル形成領域に引っ張り応力を、前記第二の膜は前記第二チャネル形成領域に圧縮応力を発生させることを特徴とする請求項１に記載した半導体装置の製造方法とした。
【００１２】
請求項３に係る本発明では、前記コンタクト開口部の内壁に絶縁物を堆積する工程は、前記コンタクト開口部を形成した基板上に第二絶縁膜を堆積する工程と、前記第二絶縁膜を選択的に除去して前記コンタクト開口部の内壁にサイドウオールを形成する工程と、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法とした。
【００１３】
請求項４に係る本発明では、基板上に形成された第一トランジスタ及び第二トランジスタと、
前記第一トランジスタの上に形成され、前記第一トランジスタに応力を発生させる第一の膜と、前記第一の膜の上に形成された薄い絶縁膜と、前記第二トランジスタの上に形成されるとともに前記薄い絶縁膜の表面の一部に延在して形成され、前記第二トランジスタに応力を発生させる第二の膜と、前記薄い絶縁膜及び第二の膜の上に形成された第一絶縁膜と、前記第一絶縁膜及び前記第二の膜が選択的に除去されて形成されたコンタクト開口部と、前記コンタクト開口部の内壁であって、前記第一の膜又は前記第二の膜の近傍に形成された絶縁物と、を含む半導体装置とした。
【００１４】
請求項５に係る本発明では、前記第一トランジスタは、半導体基板の第一表面領域に形成されたｎＦＥＴであって第一チャネル形成領域を有し、前記第二トランジスタは、前記第一表面領域とは異なる第二表面領域に形成されたｐＦＥＴであって第二チャネル形成領域を有し、前記第一の膜は前記第一チャネル形成領域に引っ張り応力を、前記第二の膜は前記第二チャネル形成領域に圧縮応力を発生させることを特徴とする請求項４に記載の半導体装置とした。
【００１５】
請求項６に係る本発明では、前記コンタクト開口部の内壁には、前記絶縁物によってサイドウオールが形成されていることを特徴とする請求項４又は請求項５に記載の半導体装置とした。
【００１６】
請求項７に係る本発明では、前記コンタクト開口部の上部断面積は下部断面積よりも大きいことを特徴とする請求項４から６のいずれか１項に記載の半導体装置とした。
【発明の効果】
【００１７】
請求項１に記載の発明によれば、第一の膜と薄い絶縁膜とを第一トランジスタの上に選択的に形成し、第二の膜を第二トランジスタと薄い絶縁膜の上に成膜し、第二の膜を薄い絶縁膜の上の一部に残して選択的に除去した場合に、第二の膜の端部形状がオーバーハングとなってその上に堆積した第一絶縁膜にボイドが形成され、隣り合うコンタクト開口部が連通した場合であっても、コンタクト開口部の内壁に更に絶縁物を堆積させるのでボイドを介してコンタクト開口部間が連通することを防止することができる。その結果、コンタクト開口部に導体を充填してプラグを形成しても隣り合うプラグ同士がショートすることがない。そのために、設計ルールを変更することなく、第一の膜や第二の膜に適用する材料の選択肢が拡大されるとともに、成膜条件や処理条件の制限が大幅に緩和された半導体装置の製造方法を提供することができる。
【００１８】
請求項２に記載の発明によれば、第一の膜は第一トランジスタのチャネル形成領域に引っ張り応力を発生させ、第二の膜は第二のトランジスタのチャネル形成領域に圧縮応力を発生させることができるために、トランジスタのキャリア移動度を効果的に向上させることができ、かつ、コンタクト開口部がボイドにより連通することがないため隣り合うプラグ同士のショートを防止することができる半導体装置の製造方法を提供することができる。
【００１９】
請求項３に記載の発明によれば、コンタクト開口部の内壁に絶縁物を堆積させてサイドウオールを形成するので、第二の膜の端部がオーバーハングとなってその上に形成した第一絶縁膜にボイドが形成されて隣り合うコンタクト開口部が連通した場合であっても、その後に形成した絶縁物によるサイドウオールにより、コンタクトホール開口部間の連通を確実に阻止することができる。そのために、隣り合うプラグ同士がショートすることがなく、製造歩留まりを向上させることができる半導体装置の製造方法を提供することができる。
【００２０】
請求項４に記載の発明によれば、第一トランジスタの上に形成され第一トランジスタに応力を発生させる第一の膜と、その上に形成された薄い絶縁膜と、第二トランジスタの上に形成され、第二のトランジスタに応力を発生させるとともに薄い絶縁膜の上に選択的第二の膜が形成され、コンタクト開口部の内壁であって第二の膜の近傍に絶縁物が形成されているので、第二の膜の端部がオーバーハングとなってその上に堆積された第一絶縁膜にボイドが形成され、隣り合うコンタクト開口部が連通した場合であっても、コンタクト開口部の内壁に更に絶縁物が堆積されているのでボイドを介してコンタクト開口部間が連通することがない。その結果、コンタクト開口部に導体が充填されてプラグが形成されても隣り合うプラグ同士がショートすることがなく、設計ルールを変更することなく第一の膜や第二の膜に適用する材料の選択肢が拡大されるとともに、成膜条件や処理条件の制限が大幅に緩和された半導体装置を提供することができる。
【００２１】
請求項５に記載の発明によれば、ｎＦＥＴおよびｐＦＥＴの各表面にそれぞれ第一の膜および第二の膜が形成されており、ｎＦＥＴのチャネル形成領域に引っ張り応力が、ｐＦＥＴのチャネル形成領域に圧縮応力が発生するために、トランジスタのキャリア移動度を向上させることができ、かつ、コンタクト開口部がボイドにより連通することがないため隣り合うプラグ同士のショートを防止することができる半導体装置を提供することができる。
【００２２】
請求項６に記載の発明によれば、第二の膜の端部がオーバーハングとなってその上に形成された第一絶縁膜にボイドが形成され、隣り合うコンタクト開口部が連通したとしても、コンタクト開口部の内壁にサイドウオールが形成されてボイドの開口部が確実に塞がれている。その結果、その後に形成されるプラグ同士がショートすることがなく、製造歩留まりを向上させることができる半導体装置を提供できる。
【００２３】
請求項７に記載の発明によれば、コンタクト開口部の上部断面積を下部断面積よりも大きくしたので、コンタクト部におけるプラグの高抵抗化を防止することができ、高密度高速動作の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体装置及びその製造方法は、まず、基板上の第一表面領域に第一トランジスタを、第一表面領域とは異なる第二表面領域に第二のトランジスタを形成する。基板としては半導体単結晶基板を使用することができる。また、絶縁体の上に半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
【００２５】
第一トランジスタ及び第二トランジスタは例えば次のようにして形成することができる。まず、基板上にゲート絶縁膜を介して第一表面領域に第一ゲート電極を、第二表面領域に第二ゲート電極を形成する。そして、第一ゲート電極下部の基板の表面近傍に第一チャネル形成領域を規定し、この第一チャネル形成領域を挟むように分離してソース領域及びドレイン領域からなる第一導電領域を形成する。同様に、第二ゲート電極下部の基板の表面近傍に第二チャネル形成領域を規定し、この第二チャネル形成領域を挟むように分離してソース領域及びドレイン領域からなる第二導電領域を形成する。第一チャネル形成領域がｎチャネル導電型である場合、第一トランジスタはｎＦＥＴであり、第二チャネル形成領域がｐチャネル導電型の場合、第二トランジスタはｐＦＥＴである。
【００２６】
次に、第一の膜及び薄い絶縁膜を、第一表面領域の第一ゲート電極や第一導電領域、及び、第二表面領域の第二ゲート電極や第二導電領域の上に成膜し、フォトリソグラフィ及びエッチング技術を用いて第二表面領域の第一の膜及び薄い絶縁膜を選択的に除去する。次に、第二の膜を、第一表面領域の薄い絶縁膜、及び、第二表面領域の第二ゲート電極や第二導電領域の上に成膜し、フォトリソグラフィ及びエッチング技術を用いて薄い絶縁膜の一部の表面に残して第一表面領域から選択的に除去する。薄い絶縁膜は第二の膜のエッチングの際に、エッチングストッパーとして機能する。これにより、第一の膜は第一チャネル形成領域に応力を発生させ、第二の膜は第二チャネル形成領域に応力を発生させる。この第二の膜を選択的にエッチングすると、薄い絶縁膜の界面近傍がアンダーエッチされ、ひさし状あるいは日傘状のオーバーハングが形成される。
【００２７】
第一の膜及び第二の膜としてシリコン窒化膜を用いることができる。また、シリコン窒化膜の他にシリコン酸化膜やこれらの多層構造膜を用いることができる。また、シリコン窒化膜やシリコン酸化膜に限定されるものでなく、トランジスタのチャネル形成領域に必要な応力を発生させることができるものであればよく、他の絶縁性材料や、導電性材料と絶縁性材料を組み合わせた複合構造の膜を使用することができる。薄い絶縁膜としては酸化膜、例えばシリコン酸化膜を用いることができる。
【００２８】
シリコン窒化膜はその成膜条件や成膜後の表面処理によってチャネル形成領域に発生する応力を変化させることができる。例えば第一トランジスタがｎＦＥＴの場合は引っ張り応力を第一チャネル形成領域に発生させ、第二トランジスタがｐＦＥＴの場合は圧縮応力を第二チャネル形成領域に発生させることができる。一般に、ｎＦＥＴはチャネル形成領域の引っ張り応力が大きいほどドレイン電流が増加し、一方ｐＦＥＴはチャネル形成領域の圧縮応力が大きいほどドレイン電流が増加する。
【００２９】
次に、基板上に第一絶縁膜を堆積する。第一絶縁膜はシリコン酸化膜を用いることができる。この層は層間絶縁膜として機能する。次に、第一トランジスタ及び第二トランジスタの第一導電領域及び第二導電領域と外部回路との導通をとるためにコンタクト開口部を形成する。コンタクト開口部はフォトリソグラフィ及び異方性エッチングにより第一絶縁膜、第二の膜、薄い絶縁膜および第一の膜の順に掘り下げ、第一トランジスタの第一導電領域が露出するまで行う。
【００３０】
次に、第一絶縁膜の上及びコンタクト開口部の内部に絶縁物を堆積する。絶縁物はコンタクト開口部の側壁にも堆積し、第二の膜の端部形状がオーバーハングとなりこの部分にボイドが形成されてコンタクト開口部内壁にボイド開口部が表出した場合でも、このボイド開口部を塞ぐことができる。また、コンタクト開口部に堆積した絶縁物によってサイドウオールを形成することができる。更に、この後コンタクト開口部に導電材料を堆積して電極としてのプラグを形成するが、上記サイドウオールを形成したことによってプラグの直径が縮小してその抵抗が大きくなるのを防止するため、サイドウオールをコンタクト開口部の底部の第二の膜近傍の内壁にのみに残してその他の内壁から除去することができる。このようにボイド開口部を塞ぐことによって、コンタクト開口部に導電材料からなるプラグを形成してもこの導電材料がボイド内部に侵入することがない。
【００３１】
以下、図１から図１２に示す半導体装置の模式的断面図を用いて本発明の実施の形態をさらに詳細に説明する。
【００３２】
図１は、基板の表面領域にｎＦＥＴとｐＦＥＴを形成した状態を示す模式的断面図である。基板としてはシリコン半導体基板（以下、半導体基板１という）を用いる。まず、半導体基板１の表面に減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域とすべき領域のシリコン窒化膜及び半導体基板を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧ＣＶＤによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域４を形成する。その後、シリコン窒化膜を除去し、半導体基板にイオン注入を行って、ｎＦＥＴを形成する領域にｐ-ウエルであるｐ型領域２を、ｐＦＥＴを形成する領域にｎウエルであるｎ型領域３を形成する。半導体基板としてｐ型あるいはｎ型を用いて上記いずれかのイオン注入工程を省略することもできる。
【００３３】
次に、ゲート絶縁膜１４、１８及びゲート電極１５、２０を形成する。ゲート絶縁膜１４、１８は半導体基板１の表面を熱酸化して形成し、その上にポリシリコンを減圧ＣＶＤにより堆積させ、フォトリソグラフィ及びエッチングにより選択的に除去してポリシリコンから成るゲート電極１５、２０を形成する。次に、素子分離領域４の左側であるｎＦＥＴ領域にゲート電極１５をマスクとして砒素をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。同様に、素子分離領域４の右側であるｐＦＥＴ領域にゲート電極２０をマスクとしてボロンをイオン注入してＬＤＤ領域を形成する。次に、プラズマＣＶＤによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極１５、２０にゲートサイドウオール１７、２１を形成する。次に、ｎＦＥＴ領域にゲート電極１５とそのゲートサイドウオール１７をマスクとして砒素又は燐をイオン注入して第一導電領域を構成するソース領域５及びドレイン領域７を半導体基板の表面近傍に形成する。同様に、ｐＦＥＴ領域にゲート電極２０とそのゲートサイドウオール２１をマスクとしてボロンをイオン注入して第二導電領域を構成するソース領域１０及びドレイン領域１３を形成する。
【００３４】
次に、半導体基板の全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行って、ソース領域５、１０及びドレイン領域７、１３、更に、ポリシリコンから成るゲート電極１５、２０の上のコバルトをシリサイド化（ＣｏＳｉ）した導電層６、８、１１、１２、１６、１９を形成する。その他の領域、例えば素子分離領域４の上のコバルトを除去する。そして導電層であるコバルトシリサイド層６、８とソース領域５及びドレイン領域７から成る第一導電領域をｎＦＥＴ領域に形成する。同様に、コバルトシリサイド層１１、１２とソース領域１０及びドレイン領域１３から成る第二導電領域をｐＦＥＴ領域に形成する。
【００３５】
図２は、ｎＦＥＴ領域及びｐＦＥＴ領域の導電層６、８、１１、１２、１６、１９及び素子分離領域４の上に第一の膜２２及び薄い絶縁膜４０を堆積した半導体基板１の模式的断面図である。より具体的には、第一の膜２２としてプラズマＣＶＤ法によりシリコン窒化膜を５０ｎｍから１００ｎｍ堆積する。シリコン窒化膜の他の堆積方法として、熱ＣＶＤ法によりシリコン窒化膜を形成してもよく、また、シリコン窒化膜と他の膜との二層構造や複合構造とすることもできる。薄い絶縁膜４０としては絶縁膜、例えばシリコン酸化膜を使用することができる。
【００３６】
図３は、第一の膜２２及び薄い絶縁膜４０を素子分離領域及びｐＦＥＴ領域から除去した半導体基板１の模式的断面図である。より具体的には、フォトリソグラフィ及びエッチングによって第一の膜２２及び薄い絶縁膜４０をｎＦＥＴ領域に残しｐＦＥＴ領域から除去する。第一の膜２２はｎＦＥＴの第一チャネル形成領域９に引っ張り応力を発生させる。なお、本実施の形態ではｎＦＥＴに引っ張り応力を発生させた例を示しているが、この領域にｐＦＥＴを形成して第一の膜２２によりｐＦＥＴのチャネル形成領域に圧縮応力を発生させるようにしても良い。
【００３７】
図４は、図３の半導体基板の上に第二の膜２３を堆積した半導体基板１の模式的断面図である。より具体的には、プラズマＣＶＤ法によりシリコン窒化膜を５０ｎｍから１００ｎｍ堆積する。シリコン窒化膜の他の堆積方法として、熱ＣＶＤ法によりシリコン窒化膜を形成してもよく、また、シリコン窒化膜とシリコン酸化膜の二層構造やその他の複合構造とすることもできる。
【００３８】
図５は、第二の膜２３を選択的に除去した半導体基板１の模式的断面図である。より具体的には、フォトリソグラフィ及びエッチングによって、第二の膜２３を、ｐＦＥＴの上、及びｎＦＥＴの第一導電領域７、８の上部であり薄い絶縁膜４０と積層する部分を残してｎＦＥＴ領域の他の部分から除去する。このとき、薄い絶縁膜４０に接する第二の膜２３であるシリコン窒化膜はその端部においてアンダーカットされ、ひさし状あるいは日傘状のオーバーハング２４が形成される。第二の膜２３としてプラズマＣＶＤ法によるシリコン窒化膜を用いて、第二チャネル形成領域９’に圧縮応力を発生させる。プラズマＣＶＤ法によって堆積したシリコン窒化膜は、その成膜条件や成膜後の表面処理等によりシリコン窒化膜の下部の領域に圧縮応力を発生させるか引っ張り応力を発生させるか、またその大きさについて適宜に選択することができる。第二の膜２３は、第一の膜２２と同様に、この領域にｎＦＥＴを形成して第二の膜２３によりｎＦＥＴのチャネル形成領域に引っ張り応力を発生させるようにしても良い。
【００３９】
図６は、図５の半導体基板の表面に第一絶縁膜２５を形成した半導体基板１の模式的断面図である。第一絶縁膜２５は層間絶縁膜として機能する。より具体的には、第一絶縁膜として二酸化シリコンを第一の膜２２及び第二の膜２３の上にプラズマＣＶＤ法により５００ｎｍから１５００ｎｍ堆積する。しかし、第二の膜２３であるシリコン窒化膜の端部に形成されたオーバーハング２４下部に二酸化シリコン材料が回り込むことができず、内部が空洞であるボイド２６が形成される。
【００４０】
図７は、第一絶縁膜２５にコンタクト開口部２７を形成した半導体基板１の模式的断面図である。ｎＦＥＴの電極を構成する第一導電領域７，８及びｐＦＥＴの電極を構成する第二導電領域１０，１１等と外部回路との電気的導通をとるために、第一絶縁膜２５にコンタクト開口部２７を形成する。より具体的には、フォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｃｈｉｎｇ）技術を用いてシリコン酸化膜である第一絶縁膜２５の異方性エッチングを行い、第一導電領域７、８及び第二導電領域１０、１１を露出させる。薄い絶縁膜４０上に積層形成された第二の膜２３の端部がコンタクト開口部２７と交差する場合には、第二の膜２３の端部に形成されたボイド２６がコンタクト開口部２７の内壁にボイド開口部２６’として開口される。
【００４１】
図８は、図７の半導体基板に絶縁物２８を堆積した半導体基板１の模式的断面図である。具体的には、絶縁物としてシリコン酸化膜をプラズマＣＶＤにより堆積する。コンタクト開口部２７の内壁にも絶縁物２８が堆積されるので、ボイド開口部２６’を塞ぐことができる。絶縁物２８としてはシリコン酸化膜に限らず、シリコン窒化物やその他の絶縁材料を用いることができる。
【００４２】
図９は、異方性エッチング技術により絶縁物２８を選択的に除去した半導体基板１の模式的断面図である。コンタクト開口部２７の底部絶縁物を選択的に除去して、第一導電領域の導電層８や第二導電領域の導電層１１を露出させ、更にコンタクト開口部２７の内壁であって少なくとも導電層8、１１近傍の絶縁物を残留させてサイドウオール２９を形成する。このコンタクト開口部の内壁に形成したサイドウオール２９の厚さは、コンタクト開口部２７の内径の１０％を超えないようにすることが望ましい。更に、導電層８又は導電層１１がコンタクト開口部２７の底部で露出する露出部の面積は、コンタクト開口部２７の上部面積の８０％を下回らないようにすることが望ましい。後にコンタクト用の導電性材料をコンタクト開口部２７に堆積させてプラグを形成したときに、当該プラグの外形寸法が小さくなる、あるいは導電層8又は導電層１１とプラグとの接触面積が小さくなることによって、プラグの抵抗が増加することを防止するためである。
【００４３】
このように、コンタクト開口部２７に絶縁物からなるサイドウオール２９を形成することにより、コンタクト開口部２７にボイド開口部２６’が表出した場合であっても、これを塞ぐことができる。
【００４４】
図１０は、図９の半導体基板の上にバリアー層３０を形成した半導体基板１の模式的断面図である。バリアー層３０としてチタンやチタンナイトライド膜をＣＶＤ法により堆積した。バリアー層は、この後に堆積する導電材料と第一絶縁膜２５やサイドウオール２９との密着性を向上させるとともにバリアー開口部の内壁から導電材料への不要な物質の混入することを防止するために設ける。
【００４５】
図１１は、バリアー層３０に続いて導電材料３１を堆積した半導体基板１の模式的断面図である。導電材料３１としてタングステンを堆積し、プラグメタル（Ｐｌｕｇ  Ｍｅｔａｌ）を構成する。このようにして、ｎＦＥＴの第一導電領域の導電層８やｐＦＥＴの第二導電領域の導電層１１と電気的コンタクトをとるようにした。次に、導電材料３１及びバリアー層３０にＣＭＰ処理を施して平坦化した。
【００４６】
図１２は、上記平坦化した表面に配線層３２を形成した半導体基板１の模式的断面図である。配線層３２として、アルミニウム等をスパッタリング等により成膜し、フォトリソグラフィ及びエッチングにより選択的に形成して配線層３２とした。
【００４７】
なお、上記実施の形態においては半導体基板上にｎＦＥＴやｐＦＥＴを構成したが、これを絶縁性基板上に堆積したアモルファスシリコンやポリシリコンからなる半導体層を用いてｎＦＥＴやｐＦＥＴを構成することができる。更に、上記説明において第一トランジスタであるｎＦＥＴの第一導電領域の上に第一の膜と第二の膜の積層部分を構成して説明したが、これを、第二トランジスタであるｐＦＥＴの第二導電領域の上に第一の膜及び薄い絶縁膜と第二の膜との積層部分を構成することもできる。さらに、第一の膜と第二の膜の積層順序を反対にして、第二の膜の上に薄い絶縁膜を形成しても良い。
【００４８】
また、上記実施の形態における説明において理解を容易にするために、第一の膜及び薄い絶縁膜の上に積層形成された第二の膜の端部が、コンタクト開口部と交差する例について説明した。しかし、設計上コンタクト開口部が第二の膜の短部と交差しない場合であっても、上記実施の形態を適用することができる。すなわち、設計上交差しなくとも、製造途中の位置合わせ誤差等に基づいて、コンタクト開口部の内壁にボイド開口部が表出し、隣り合うコンタクト間が電気的にショートすることがあり、これを未然に防止することができれば良いからである。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図２】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図３】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図４】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図５】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図６】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図７】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図８】本実施の形態における半導体装置及びその製造方法を説明するための模式的断面図である。
【図９】本実施の形態における半導体装置及びその製造方法を説明するための模式的断面図である。
【図１０】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図１１】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図１２】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図１３】従来から知られたプロセス途中の半導体基板の模式的断面図である。
【図１４】従来公知技術における課題を説明するための半導体基板の模式的断面図である。
【図１５】従来公知技術における課題を説明するための半導体基板の模式的平面図である。
【図１６】従来公知技術における課題を説明するための半導体基板の模式的斜視図である。
【符号の説明】
【００５０】
１  半導体基板
２  ｐ型領域
３  ｎ型領域
４  素子分離領域
５、１０  ソース領域
７、１３  ドレイン領域
９  第一チャネル形成領域
９’  第二チャネル形成領域
６、８、１１、１２、１６、１９  導電層
１４、１８  ゲート絶縁膜
１５、２０  ゲート電極
１７、２１  ゲートサイドウオール
２２  第一の膜
２３  第二の膜
２４  オーバーハング
２５  第一絶縁膜
２６  ボイド
２６’ボイド開口部
２７  コンタクト開口部
２８  絶縁物
２９  サイドウオール
３０  バリアー層
３１  導電材料
３２  配線層
４０  薄い絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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