(57)【要約】【課題】  本発明はスイッチング電源装置に関し、出力電圧安定化と高効率化を図った電力双方向性のスイッチング電源装置を提供することを目的としている。【解決手段】  電力を供給するトランスＴと、該トランスＴのコアに発生させる磁束の方向を正，負に発生させるスイッチング電源と、該スイッチング電源を固定のパルス幅でオン／オフするスイッチング素子Ｑ１，Ｑ２とを備え、前記トランスＴの２次側は同じ巻数の２つの巻線Ｎ2-1，Ｎ2-2よりなり、該トランスＴの２次側をＭＯＳ  ＦＥＴを用いて同期整流すると共に、前記２つの巻線Ｎ2-1，Ｎ2-2間に発生する回生電力を他方の２次巻線にエネルギーとして供給するように構成する。【選択図】    図  １
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【特許請求の範囲】
【請求項１】
電力を供給するトランスと、
該トランスのコアに発生させる磁束の方向を正，負に発生させるスイッチング電源と、
該スイッチング電源を固定のパルス幅でオン／オフするスイッチング素子と、
を備え、
前記トランスの２次側は同じ巻数の２つの巻線よりなり、該トランスの２次側をＭＯＳＦＥＴを用いて同期整流すると共に、前記２つの巻線間に発生する回生電力を他方の２次巻線にエネルギーとして供給することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置に関し、特にオーディオ用デジタルアンプとして用いて好適なＤ級スイッチング電源装置に関する。
【背景技術】
【０００２】
近年のオーディオ電子機器は、小型化と高出力電力化が進み、消費電力は増加する傾向にある。特に、スピーカを駆動するパワー部は、従来のＡＢ級アンプから効率がよいデジタルアンプ（Ｄ級）を用いて消費電力を低減し、発生する熱量を低減する方式が採用されている。
【０００３】
同様に、電源においても効率がよいスイッチング電源を使用して低消費電力化を図っている。また、更なる小型化のため、スピーカや駆動部用アンプをフルブリッジ型デジタルアンプから部品点数がほぼ半分ですむハーフブリッジ型デジタルアンプも使用され始めている。
【０００４】
しかしながら、このハーフブリッジ型のディジタルアンプは、負荷（出力フィルタ側）と供給電源の間で電力が往来する双方向性の特性を持っている。このことが、電源へのパンピング現象（電源電圧が上昇したり下降したりする現象）の発生となり、電源電圧の変動となり次のような問題を引き起こす。ここでは、従来の一方向性のスイッチング電源装置を例に問題となる現象を説明する。
【０００５】
図３は従来回路の構成例を示す図であり、スイッチング電源で安定化された正，負の２出力電源部、ハーフブリッジ型デジタルアンプ、ローパスフィルタと負荷のスピーカとで構成されている。図において、１０はスイッチング電源部、２０は該スイッチング電源部１０からの出力を受けるハーフブリッジ型デジタルアンプ、３０はハーフブリッジ型デジタルアンプ２０の出力を受けるローパスフィルタである。該ローパスフィルタ３０の後段にスピーカ５が接続されている。
【０００６】
スイッチング電源部１０において、１１は直流電圧から直流電圧を発生させるスイッチング電源で、例えばＤＣ／ＤＣコンバータが用いられる。Ｄ１１はそのアノード側がスイッチング電源１１と接続されるダイオード、Ｄ１２はそのカソード側がスイッチング電源１１と接続されるダイオードてある。Ｃ１はダイオードＤ１１のカソードと接続されるコンデンサ、Ｃ２はダイオードＤ１２のアノードと接続されるダイオードである。ダイオードＤ１１とコンデンサＣ１との接続点の電圧を＋Ｖ１、ダイオードＤ１２とコンデンサＣ２との接続点の電圧を−Ｖ１とする。コンデンサＣ１とＣ２の接続点の電位は中線４に接続されている。
【０００７】
ハーフブリッジ型デジタルアンプ２０において、２１はオーディオ信号が入力されるＰＷＭ回路、２２は該ＰＷＭ回路２１の出力を受けて後段のＦＥＴＱ７，Ｑ８を駆動するドライバ回路である。該ドライバ回路２２の出力は、ＦＥＴＱ７，Ｑ８のゲートにそれぞれ接続されている。ＦＥＴＱ７，Ｑ８の出力は、コイルＬとコンデンサＣｏとで構成されるローパスフィルタ３０に与えられる。コイルＬとコンデンサＣｏの接続点からスピーカ５へオーディオ信号が供給される。コンデンサＣｏの他端は、コモンラインに接続されている。このように構成された回路の動作を説明すれば、以下の通りである。
【０００８】
図のスイッチング電源の出力は、出力電圧がそれぞれ安定化された正（＋Ｖ１），負（−Ｖ１）の電源を備え、電力が電源側からのみ供給される従来の一方向性のスイッチング電源である。ハーフブリッジ型デジタルアンプは、入力されたオーディオ信号をＰＷＭ（パルス幅変調）のデジタル信号に変換し、ドライバ回路２２からの駆動でＭＯＳ  ＦＥＴＱ７，Ｑ８は前記ＰＷＭのディジタル信号を出力する。この出力をＶｘとする。
【０００９】
このディジタル信号を、Ｌ，Ｃｏのローパスフィルタで高周波成分をカットされたオーディオ信号ｅo（Ｖｏｓｉｎ（２πｆ）ｔ）が負荷（スピーカ５）を駆動し、音声を発生させる。この場合において、一般的にオーディオ信号の周波数は、２０Ｈｚ〜２０ｋＨｚであるので、ＰＷＭのディジタル信号の周波数は、数１００ｋＨｚ〜数ＭＨｚとオーディオ周波数よりかなり高くしてある。
【００１０】
図４は従来回路のＶｘと出力ｅoとの関係を示している。横軸は時間を、縦軸は電圧をそれぞれ示している。この図は、図３のローパスフィルタ通過後の波形ｅoの波形関係を重ねて示している。元のＰＷＭ信号Ｖｘは、図に示すように高周波の矩形波であるが、ＬＣフィルタを通過することにより、ｅoに示すようなｓｉｎ波状となる。
【００１１】
Ｖｘは、入力オーディオ信号でＰＷＭ化された＋Ｖ１と−Ｖ１のＰＷＭ信号でｅoはＶｘをＬ，Ｃoローパスフィルタで高周波成分をカットしたオーディオ信号である。ここで、デジタルアンプ出力のＶｘのデューティ（Ｄ）は、
Ｄ＝（ｅo／２Ｖ１）＋（１／２）である。
【００１２】
従って、パンピング現象による＋Ｖ１，−Ｖ１の電圧増加分ΔＶは
【００１３】
【数１】
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【００１４】
となる。ここで、ｉo＝ｅo／Ｒ，ｆはオーディオ周波数、ｅo＝Ｖｏｓｉｎ（２πｆ）ｔの出力オーディオ信号、Ｒはスピーカインピーダンスである。ここでは、抵抗で示している。
【００１５】
上式より以下の式が成り立つ。即ち、ΔＶは
ΔＶ＝Ｖｏ（４Ｖ１−πＶｏ）／８πｆＣ１ＲＶ１
となる。ここで、Ｖ１は電源の出力電圧、Ｃ１はＶ１の平滑用コンデンサである。
【００１６】
ΔＶの最大値ΔＶmaxは、Ｖｏ＝２Ｖ１／πの時であり、
ΔＶmax＝Ｖ１／２π2ｆＣ１Ｒ
である。この回路の動作の詳細については、既に開示されている（例えば非特許文献１参照）。ここで、±Ｖ１の電圧増加分ΔＶは、スイッチング電源部でフィードバックを行ない出力（＋Ｖ１，−Ｖ１）をそれぞれ安定化していても一方向性であるため、発生するオーディオ周波数ｆ，±Ｖ１電源のコンデンサ容量Ｃ１，負荷Ｒの値に左右される。
【００１７】
図５はｅo波形とパンピング現象による±Ｖ１の電圧変動を示す図である。縦軸は電圧、横軸は時間である。図５のΔＶの発生は、ｅo波形の正の時は−Ｖ１に、負の時は＋Ｖ１にローパスフィルタのコイルＬに蓄積されたエネルギーが回生電流として流れ、パンピング現象として発生する。このΔＶは
１）平滑コンデンサの耐電圧が増加する問題
２）電源出力を＋Ｖ１，−Ｖ１より多く必要な場合（通常デジタルアンプ部のＰＷＭ部にも電源が必要である）、ΔＶ発生でスイッチング電源部１０のフィードバック作用により、フィードバックされていない出力電圧が低下してしまう問題
３）ΔＶ発生で出力ｅo波形歪みの問題
を含んでいる。
【００１８】
デジタルアンプ部内でフィードバックを行なっている場合は、ｅo波形の歪みは改善されるが、ΔＶ＝０の時より歪みは悪化するのは明白である。
【非特許文献１】「Ｄ級ディジタル・アンプの設計と製作」の１５８頁〜１６４頁  本田潤編著  ＣＱ出版社  ２００４年１１月１日発行
【発明の開示】
【発明が解決しようとする課題】
【００１９】
±Ｖ１の電圧増加分ΔＶは、スイッチング電源部でフィードバックを行ない、出力（＋Ｖ１，−Ｖ１）をそれぞれ安定化していても一方向性であるため、発生する、オーディオ周波数ｆ、±Ｖ１電源のコンデンサ容量Ｃ１，負荷Ｒの値に左右される。
【００２０】
従来の回路のこのような問題に対する対策として、（ａ）ハーフブリッジ型デジタルアンプをフルブリッジ型デジタルアンプにすることが考えられる。
図５のΔＶの発生は、ｅo波形の正の時は、−Ｖ１に、負の時は、＋Ｖ１にローパスフィルタのＬに蓄積されたエネルギーが回生電流として流れ、パンピング現象として発生する。このΔＶは
１）平滑コンデンサの耐電圧が増加する問題
２）電源出力を＋Ｖ１，−Ｖ１より多く必要な場合（通常、デジタルアンプ部のＰＷＭ部にも電源が必要である）、ΔＶ発生でスイッチング電源部のフィードバック作用によりフィードバックされていない出力電圧は低下してしまう問題
３）ΔＶ発生で、出力ｅo波形歪みの問題
等がある。
（ａ）この場合、ΔＶは発生しないが、部品がハーフブリッジ型の場合よりも約２倍となり、小型化の障害に加えてコストアップになってしまう。
（ｂ）＋Ｖ１，−Ｖ１の平滑コンデンサの容量値を増やすことが考えられる。しかしながら、このようにすると、小型化の障害やコストアップになってしまう。
（ｃ）オーディオ周波数ｆの低周波分をカットすることが考えられる。この場合には、低周波がカットされるので、ミュージック等の音質（基本性能）の悪化の問題が発生する。（ｄ）シャントレギュレータの追加によるパンピング防止回路を追加することが考えられる。この場合、シャントレギュレータに使用したＭＯＳ  ＦＥＴのしきい値Ｖｔｈの２倍のΔＶが発生するばかりでなく、回生電流によるＭＯＳ  ＦＥＴに損失が発生し、放熱する必要もある。また、これは効率の低下にもなる。この場合、パワーＭＯＳＦＥＴが能動領域で動作するため、放熱する必要があるという問題がある。以上のように、従来技術では、高効率で小型化のためのスイッチング電源としては不十分であった。
【００２１】
本発明はこのような課題に鑑みてなされたものであって、出力電圧安定化と高効率化を図った電力双方向性のスイッチング電源装置を提供することを目的としている。
【課題を解決するための手段】
【００２２】
前記した課題を解決する本発明は、電力を供給するトランスと、該トランスのコアに発生させる磁束の方向を正，負に発生させるスイッチング電源と、該スイッチング電源を固定のパルス幅でオン／オフするスイッチング素子とを備え、前記トランスの２次側は同じ巻数の２つの巻線よりなり、該トランスの２次側をＭＯＳＦＥＴを用いて同期整流すると共に、前記２つの巻線間に発生する回生電力を他方の２次巻線にエネルギーとして供給することを特徴とする。
【００２３】
本発明は、ハーフブリッジ型デジタルアンプでパンピング現象を発生させる回生電流の電流を再利用するため、スイッチング電源の電力伝送媒体としてトランスを使用し、各出力電圧は、トランスの各巻数比とする。更に、ハーフブリッジ型デジタルアンプ用の主電源，正（＋Ｖ１），負（−Ｖ１）の整流方法をＭＯＳ  ＦＥＴの同期整流素子制御により双方向性とすることにより小型で高効率のスイッチング電源装置を提供する。
【００２４】
これを実現するための具体的な方法として、ハーフブリッジ，フルブリッジ，プッシュプルの各方式のスイッチング電源をデューティ比が一定な固定パルス幅で動作させ、トランスを電力伝送媒体として使用し、出力段は平滑用インダクタンスは使用せず、直接コンデンサにＭＯＳ  ＦＥＴの同期整流方式の双方向性とすることにより実現することができる。
【発明の効果】
【００２５】
本発明によれば、出力電圧の安定化と高効率化を図ったスイッチング電源装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明の一実施の形態例を示す回路図である。図２は図１に示す回路の各部の動作波形を示す図である。図において、Ｖｓは安定化された直流電源、ａ，ａ’は電源端子、３０は第１のゲート駆動回路（以下、ゲート駆動回路１という）、Ｑ１，Ｑ２はトランスＴの１次巻線Ｎ１をオン／オフするスイッチング素子としてのＭＯＳ  ＦＥＴ（以下単にＦＥＴという）である。これらＦＥＴＱ１，Ｑ２はゲート駆動回路１からスイッチング制御信号が与えられる。
【００２７】
Ｃ１，Ｃ２は電源Ｖｓの両端に接続されたコンデンサである。これらコンデンサのうち、Ｃ１は端子ａ側に接続され、Ｃ２は端子ａ’側に接続されている。コンデンサＣ１とＣ２の共通接続点には、トランスＴ１の１次巻線Ｎ１の一端が接続され、１次巻線Ｎ１の他端は、中線４ａに接続されている。ＦＥＴＱ１のソース（Ｓ）と、ＦＥＴＱ２のドレイン（Ｄ）は前記中線に接続されている。
【００２８】
ＦＥＴＱ１とＱ２には、ソースからドレイン側に向けてボデイダイオードＤ１，Ｄ２が存在している。Ｃ３はＦＥＴＱ１，Ｑ２の浮遊コンデンサで、中線４ａとコモンライン５間に接続されている。ＦＥＴＱ１のゲート・ソース間電圧をｅ1、ＦＥＴＱ２のゲート・ソース間電圧をｅ2とする。３１はゲート駆動回路３０にタイミングパルスを与える発振器である。Ｎ2-1とＮ2-2はトランスの２次巻線である。トランスＴの２次巻線Ｎ2-1，Ｎ2-2の接続点をコモンライン６とする。ＦＥＴＱ３〜Ｑ６は同期整流用の２次側に設けられたＦＥＴである。
【００２９】
３２は発振器３１からのタイミングパルスを受けて、これら同期整流用ＦＥＴＱ３〜Ｑ６をオン／オフ制御を行なう第２のゲート駆動回路（以下ゲート駆動回路２という）である。該ゲート駆動回路２の出力は、それぞれ同期整流用ＦＥＴＱ３〜Ｑ６のゲートにオン／オフ制御信号を与える。ＦＥＴＱ３への制御信号をｅ3、ＦＥＴＱ４への制御信号をｅ4、ＦＥＴＱ５への制御信号をｅ5、ＦＥＴＱ６への制御信号をｅ6とする。
【００３０】
ＦＥＴＱ３のソース側はトランスＴの２次巻線Ｎ2-1の一端に接続され、ドレイン側は＋Ｖ１ラインに接続されている。ＦＥＴＱ４のドレイン側は＋Ｖ１ラインと接続され、ソース側は２次巻線Ｎ2-2の一端と接続されている。ＦＥＴＱ５のドレイン側は２次巻線Ｎ2-2と接続され、ソース側は−Ｖ１ラインに接続されている。ＦＥＴＱ６のドレイン側はｅ3のラインに接続され、ソース側は−Ｖ１ライン側と接続されている。
【００３１】
ＦＥＴＱ３にはｅ3が接続され、Ｑ４にはｅ4が接続され、Ｑ５にはｅ5が接続され、Ｑ６にはｅ6が接続されている。これら制御信号ｅ3〜ｅ6は第２のゲート駆動回路３２から与えられている。Ｃ４は＋Ｖ１ラインとコモンライン６間に接続されたコンデンサ、Ｃ５はコモンライン６と−Ｖ１ラインに接続されたコンデンサである。出力端子ｂからは電圧＋Ｖ１が負荷に向かって出力され、出力端子ｄからは電圧−Ｖ１が負荷に向かって出力される。ｄはコモンラインとして出力される。３３，３４はそれぞれの出力端子に設けられた負荷である。Ｃ４，Ｃ５は負荷３３，３４の両端に接続されたコンデンサである。Ｃ４とＣ５の共通接続点は、コモンラインと接続される。
【００３２】
この負荷３３，３４は、図３の破線で示す負荷に相当する。即ち、図１に示す負荷３３，３４は図３に示すハーフブリッジ型デジタルアンプ２０とローパスフィルタ３０とスピーカ５を含んでいる。なお、ＦＥＴＱ１〜Ｑ６に設けられているダイオードＤ１〜Ｄ６は、ＦＥＴに特有に存在するボディダイオードである。
【００３３】
図２において、（ａ）はｅ1、（ｂ）はｅ2、（ｃ）はｅN1、（ｄ）はｅN2-1、（ｅ）はｅN2-2、（ｆ）はｅ3、（ｇ）はｅ4、（ｈ）は＋Ｖ１、（ｉ）はｅ5、（ｊ）はｅ6、（ｋ）は−Ｖ１をそれぞれ示している。このように構成された回路の動作を説明すれば、以下の通りである。
【００３４】
発振器３１は、図２の（ａ），（ｂ）に示すようにｅ1とｅ2を交互に発生させ、トランスＴの１次巻線Ｎ１を交互にオン／オフしている。図２より明らかなように、この駆動パルスのｅ1は第２のゲート駆動回路３２の出力であるｅ3，ｅ5と対応しており、ｅ2はｅ4，ｅ6と対応している。ｅ1，ｅ2のパルス幅は固定である。
【００３５】
この波形をゲート駆動回路１でＦＥＴＱ１のゲート（Ｇ）とソース（Ｓ）間に（ａ）に示すｅ1を、ＦＥＴＱ２のゲートとソース間に（ｂ）に示すｅ2をそれぞれ印加する。ここで、ｅ1，ｅ2の電圧値は一般的に５Ｖ〜１０Ｖの電圧である。図２のｔ0〜ｔ1でｅ1が“Ｈ”になり、ＦＥＴＱ１のドレイン（Ｄ）とソース（Ｓ）間が導通状態となり、トランスＴの１次側巻線Ｎ1の電圧ｅN1＝Ｖｓ／２となる。トランスＴの２次側Ｎ2-1の電圧ｅN2-1はｅN2-1＝（Ｎ2-1／Ｎ1）・ｅN1となる。
【００３６】
同様に、ＦＥＴＱ３は、（ｂ）に示すようなゲート駆動回路２からのパルス波形ｅ3（ｅ1と同じ波形）でソースとドレイン間が導通状態となり、コンデンサＣ４に電荷が流れ、電圧＋Ｖ１は（Ｎ2-1／Ｎ1）・ｅN1＝＋Ｖ１（正電圧）となる。また、トランスＴの２次側Ｎ2-2の電圧ｅN2-2＝−（Ｎ2-2／Ｎ1）／ｅN1となる。同様に、ＦＥＴＱ５は、ゲート駆動回路２からの（ｉ）に示すパルス波形ｅ5（ｅ1と同じ波形）でドレインとソース間が導通状態となりコンデンサＣ５に電荷が逆方向に流れ、電圧−Ｖ１を−Ｖ１＝−（Ｎ2-2／Ｎ1）・ｅN1（負電圧）となる。
【００３７】
この時間（ｔ0〜ｔ1）では、ＦＥＴＱ２，Ｑ４，Ｑ６は非導通状態である（ボデイダイオードＤ２，Ｄ４，Ｄ６も逆方向の電圧である）。時間ｔ1〜ｔ2間はＦＥＴＱ１〜Ｑ６の全てのＦＥＴが非導通状態である。
【００３８】
即ち、時間ｔ1時点のコンデンサＣ３に蓄積された電荷とトランスＴのＮ1巻線のインダクタンスによるｔ1時点の蓄積エネルギーによりｅN1は＋Ｖｓ／２から−Ｖｓ／２に変化していく。そして、ｅN1が−Ｖｓ／２以後は、ＦＥＴＱ２のボデイダイオードＤ２が導通して、ＦＥＴＱ２のドレインとソース間の間を０Ｖに保つ。
【００３９】
その間、時間ｔ2時点でｅ2が“Ｈ”に立ち上がると、ＦＥＴＱ２のスイッチングは、ゼロボルトスイッチング（ＺＶＳ）となり、スイッチング損失が極めて少なくなる。時間ｔ2〜ｔ3間は、（ｂ），（ｇ），（ｊ）に示すようにＦＥＴＱ２，Ｑ４，Ｑ６が導通状態となる。
【００４０】
この時、ｅN1＝−Ｖｓ／２に、ｅN2-1は−（Ｎ2-1／Ｎ1）・ｅN1、
ｅN2-2は（Ｎ2-2／Ｎ1）・ｅN-1となる。２次側は、２次巻線Ｎ2-2→ＦＥＴＱ４→Ｃ４に電流が流れ、電圧を＋Ｖ１に、Ｃ５→Ｑ６→Ｎ2-1に電流が流れ、電圧を−Ｖ１にする。時間ｔ3〜ｔ4間、この時間ではｔ1〜ｔ2と同じように全てのＦＥＴＱ１〜Ｑ６が非導通状態である。
【００４１】
時間ｔ3時点では、コンデンサＣ３の電荷は無し（Ｃ３の両端の電圧は０Ｖ）、コンデンサＣ１，Ｃ２接点間の電圧はＶｓ／２であり、１次巻線Ｎ１のインダクタンスにｔ1〜ｔ2とは逆方向のエネルギーが蓄積されているから、ｅN1の電圧は−Ｖｓ／２からＶｓ／２になる。
【００４２】
ｅN1の電圧Ｖｓ／２以後は、ＦＥＴＱ１のボディダイオードＤ１により、Ｖｓ／２に保たれる時間ｔ4時点でｅ1を立ち上げてＦＥＴＱ１を導通状態にすれば、ＦＥＴＱ１のドレインとソース間は０Ｖ電位であるので、スイッチング損失は極めて少なくてすむ。時間ｔ4〜ｔ5は、時間ｔ0〜ｔ1と同じで、以後、交互にｅ1（ｅ3，ｅ5）とｅ2（ｅ4，ｅ6）のパルス波形を発生させ、２次側にトランスＴを介して電力を供給する。
【００４３】
次に、負荷としてハーフブリッジ型デジタルアンプを使用した場合について説明する。図５で＋Ｖ１電圧がパンピング現象でΔＶ増加しようとした場合、ｅ6電圧（図３のスピーカ駆動電圧）は、負の方向の正弦波であるから、図１に示す回路の出力電源は、−Ｖ１から電力をハーフブリッジ型デジタルアンプに供給し、＋Ｖ１電源側にパンピング現象で電流が流れ込む。
【００４４】
同期整流素子のＦＥＴＱ３とＱ５は同じ時間（ｔ0〜ｔ1）で導通する。ＦＥＴＱ４とＱ６は時間（ｔ2〜ｔ3）で導通する。出力電圧Ｖ１，Ｖ２はそれぞれ次式で表わされる。
＋Ｖ１＝（Ｎ2-1／Ｎ1）・ｅN1
−Ｖ１＝（Ｎ2-2／Ｎ1）・ｅN1
２次巻線の巻数Ｎ2-1とＮ2-2は同じであるから、
（Ｎ2-1／Ｎ1）・ｅN1＝（Ｎ2-2／Ｎ1）・ｅN1
即ち、＋Ｖ１電圧側が電力供給源となり、＋Ｖ１→ＦＥＴＱ３→Ｔ（Ｎ2-1→Ｎ2-2）→ＦＥＴＱ５→−Ｖ１，＋Ｖ１→Ｑ４→Ｔ（Ｎ2-2→Ｎ2-1）→Ｑ６で、＋Ｖ１の増加分ΔＶのエネルギーが＋Ｖ１側から−Ｖ１側に供給される（回生動作）。次に、逆に−Ｖ１電圧がパンピング現象で、−（Ｖ１＋ΔＶ）に変化しようとした場合、ｅｏ電圧は正の正弦波であるから、＋Ｖ１から電力をハーフブリッジ型デジタルアンプに供給し、−Ｖ１電源側パンピング現象で電流が流れる。ここで、−Ｖ１電圧側が電力供給源になり、−Ｖ１→Ｑ５→Ｔ（Ｎ2-2→Ｎ2-1）→ＦＥＴＱ３→＋Ｖ１，−Ｖ１→ＦＥＴＱ６→Ｔ（Ｎ2-1→Ｎ2-2）→ＦＥＴＱ４→＋Ｖ１と、−Ｖ１のパンピング現象によるエネルギー増加分が−Ｖ１側から＋Ｖ１側に供給される（回生動作）。このように、本発明によれば、余ったエネルギーは別の２次巻線側に供給されるので、エネルギー効率を向上させることができる。
【００４５】
以上、説明したように、ハーフブリッジ型のスイッチング電源、フルブリッジ型のスイッチング電源やプッシュプル型のスイッチング電源のようにトランスのコアに発生させる磁束を正，負に変化させる方式のスイッチング電源で２次側整流素子としてＭＯＳＦＥＴを使用して、同期整流方式とすることにより、リアクトル（コイル）が不要となり、トランスを媒体として電力授受を可能とした双方向性スイッチング電源を実現することができる。
【００４６】
また、本発明では、ＦＥＴＱ１，Ｑ２はゼロ電圧スイッチング（ＺＶＳ）、２次側はＭＯＳ  ＦＥＴによる同期整流方式であるので、電源効率を極めて高くすることが可能である。
【００４７】
以上、詳細に説明したように、本発明によれば、負荷側からの電気エネルギーが逆流する負荷装置に電力を供給する電源で、この逆流エネルギーをトランスＴを介して他の負荷側の電源に電力を供給したり、また、１次側電源側にトランスを媒体とし、ＦＥＴＱ１，Ｑ２のボディダイオードを通して電力を再生することも可能である。即ち、高効率の電力双方向性スイッチング電源装置を実現することができる。また、同期整流方式を採用しているので、コイルを含む平滑回路を小型化することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態例を示す回路図である。
【図２】図１に示す回路の各部の動作波形例を示す図である。
【図３】本発明の第２の実施の形態例を示すブロック図である。
【図４】従来回路のＶｘとｅｏの関係を示す図である。
【図５】ｅｏ波形とパンピング現象による±Ｖ１の電圧変動を示す図である。
【符号の説明】
【００４９】
３０          ゲート駆動回路１
３１          発振器
３２          ゲート駆動回路２
３３，３４    負荷
Ｑ１〜Ｑ６    ＭＯＳ  ＦＥＴ
Ｄ１〜Ｄ６    ボディダイオード
Ｃ１〜Ｃ５    コンデンサ
Ｔ            トランス
Ｎ１          １次巻線
Ｎ２−１      ２次巻線
Ｎ２−２      ２次巻線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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