(57)【要約】【課題】一定時間内に検査できる半導体装置の個数を増やして、検査の効率を向上させるコンパレータ回路の検査方法を提供する。【解決手段】入力信号として「Ｖ１＜Ｖｔｈ」の第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認（ステップ１０１）、入力信号として「Ｖ２＞Ｖｔｈ」の第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認（ステップ１０２）、入力信号を第１電圧：Ｖ１から第２電圧：Ｖ２の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化を確認（ステップ１０３）。ステップ１０１，ステップ１０２，ステップ１０３のすべてにおいて「パス」判定のとき良品として検査を終了、いずれかのステップで「フェイル」判定のとき不良として検査を終了する。検査前半にて求める入力信号の電圧レベルのないものは「フェイル」となるため検査時間を短縮して効率を向上できる。【選択図】図１
2006234400.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧：Ｖｉｎと閾値電圧：Ｖｔｈとを比較して、「Ｖｉｎ＜Ｖｔｈ」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ」となる入力信号のときローレベルを出力するコンパレータ回路の検査方法において、
前記入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第１の工程と、
前記入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加して前記コンパレータの出力信号がローレベルとなることを確認する第２の工程と、
前記入力信号を前記第１電圧：Ｖ１から前記第２電圧：Ｖ２の範囲で掃引して前記コンパレータの前記出力信号がハイレベルからローレベルに変化する前記入力信号の電圧レベルを測定する第３の工程とからなることを特徴とするコンパレータ回路の検査方法。
【請求項２】
前記第３の工程に代えて、前記入力信号を前記第２電圧：Ｖ２から前記第１電圧：Ｖ１の範囲で掃引して前記コンパレータの出力信号がローレベルからハイレベルに変化する前記入力信号の電圧レベルを測定する第４の工程とからなることを特徴とする請求項１記載のコンパレータ回路の検査方法。
【請求項３】
入力電圧：Ｖｉｎと閾値電圧：Ｖｔｈとを比較して、「Ｖｉｎ＜Ｖｔｈ」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ」となる入力信号のときローレベルを出力するコンパレータ回路の検査方法において、
前記入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認する第１の工程と、
前記入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加して前記コンパレータの出力信号がハイレベルとなることを確認する第２の工程と、
前記入力信号を前記第１電圧：Ｖ１から前記第２電圧：Ｖ２の範囲で掃引して前記コンパレータの出力信号がハイレベルからローレベルに変化する前記入力信号の電圧レベルを測定する第３の工程とからなることを特徴とするコンパレータ回路の検査方法。
【請求項４】
前記第３の工程に代えて、前記入力信号を前記第２電圧：Ｖ２から前記第１電圧：Ｖ１の範囲で掃引して前記コンパレータの出力信号がローレベルからハイレベルに変化する前記入力信号の電圧レベルを測定する第４の工程とからなることを特徴とする請求項３記載のコンパレータ回路の検査方法。
【請求項５】
入力電圧：Ｖｉｎと第１閾値電圧：Ｖｔｈ１と第２閾値電圧：Ｖｔｈ２とを比較して、「Ｖｉｎ＜Ｖｔｈ１」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ２」となる入力信号のときローレベルを出力し、入力動作のヒステリシス電圧幅「Ｖｔｈ２−Ｖｔｈ１」をもつコンパレータ回路の検査方法において、
前記入力信号として「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第１の工程と、
前記入力信号として「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加して前記コンパレータの出力信号がハイレベルとなることを確認する第２の工程と、
前記入力信号として「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加して前記コンパレータの出力信号がローレベルとなることを確認する第３の工程と、
前記入力信号として再度前記第２電圧：Ｖ２を印加して前記コンパレータの出力信号がローレベルとなることを確認する第４の工程と、
前記入力信号としてさらに前記第１電圧：Ｖ１を印加して前記コンパレータの出力信号がハイレベルとなることを確認する第５の工程と、
前記入力信号を前記第２電圧：Ｖ２から前記第３電圧：Ｖ３の範囲で掃引して前記コンパレータの出力信号がハイレベルからローレベルに変化する前記入力信号の電圧レベルを測定する第６の工程と、
前記入力信号を前記第２電圧：Ｖ２から前記第１電圧：Ｖ１の範囲で掃引して前記コンパレータの出力信号がローレベルからハイレベルに変化する前記入力信号の電圧レベルを測定する第７の工程とからなることを特徴とするコンパレータ回路の検査方法。
【請求項６】
入力電圧：Ｖｉｎと第１閾値電圧：Ｖｔｈ１と第２閾値電圧：Ｖｔｈ２とを比較して、「Ｖｉｎ＜Ｖｔｈ１」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ２」となる入力信号のときローレベルを出力し、入力動作のヒステリシス電圧幅「Ｖｔｈ２−Ｖｔｈ１」をもつコンパレータ回路の検査方法において、
前記入力信号として「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認する第１の工程と、
前記入力信号として「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加して前記コンパレータの出力信号がローレベルとなることを確認する第２の工程と、
前記入力信号として「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加して前記コンパレータの出力信号がハイレベルとなることを確認する第３の工程と、
前記入力信号として再度前記第２電圧：Ｖ２を印加して前記コンパレータの出力信号がハイレベルとなることを確認する第４の工程と、
前記入力信号としてさらに前記第３電圧：Ｖ３を印加して前記コンパレータの出力信号がローレベルとなることを確認する第５の工程と、
前記入力信号を前記第２電圧：Ｖ２から前記第１電圧：Ｖ１の範囲で掃引して前記コンパレータの出力信号がローレベルからハイレベルに変化する入力信号の電圧レベルを測定する第６の工程と、
前記入力信号を前記第２電圧：Ｖ２から前記第３電圧：Ｖ３の範囲で掃引して前記コンパレータの出力信号がハイレベルからローレベルに変化する入力信号の電圧レベルを測定する第７の工程とからなることを特徴とするコンパレータ回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路もしくはヒステリシスコンパレータ回路を内蔵した半導体装置の検査手順に係り、特にコンパレータ回路の検査方法に関するものである。
【背景技術】
【０００２】
現在、半導体装置に集積されるトランジスタの数は飛躍的に増加しており、特にシステムＬＳＩ，メモリ，アナログＬＳＩ等の各種の半導体装置は、回路規模が増大している。このような大規模で複雑、しかも高速動作をする半導体装置の出荷検査や不良解析等を行うために半導体検査装置が用いられる。また、前述した半導体装置の基本構成回路としてコンパレータ回路やヒステリシスコンパレータ回路がよく用いられる。
【０００３】
コンパレータを用いた反転比較回路の一例を図９に示す。入力電圧：Ｖｉｎを反転入力端子（−）に、基準電圧：Ｖｒｅｆを非反転入力端子（＋）にそれぞれ接続する。閾値となる基準電圧：Ｖｒｅｆに対して入力電圧：Ｖｉｎが高いか低いかを比較して、「Ｖｉｎ＜Ｖｒｅｆ」のとき出力信号（Ｖｏｕｔ）にハイレベルを、「Ｖｉｎ＞Ｖｔｈ」のとき出力信号（Ｖｏｕｔ）にローレベルをそれぞれ出力する。
【０００４】
コンパレータ１の動作点は出力信号がハイレベルからローレベルに変化する入力信号の電圧レベルを測定することにより動作保証をすることができる。
【０００５】
ヒステリシスコンパレータ回路の一例として反転比較回路の場合を図１０に示す。入力電圧：Ｖｉｎが「Ｖｉｎ＜第１の閾値電圧：Ｖｔｈ１」のときハイレベルを、「Ｖｉｎ＞第２の閾値電圧：Ｖｔｈ２」のときローレベルをそれぞれ出力する。入力電圧が連続に変化する「Ｖｔｈ１＜Ｖｉｎ＜Ｖｔｈ２」の範囲においては直前の出力状態を保持する。つまり直前の出力がハイレベル「Ｖｉｎ＜Ｖｔｈ１」のときはハイレベルを出力し、直前の出力がローレベル「Ｖｉｎ＞Ｖｔｈ２」のときはローレベルを出力する。
【０００６】
出力ハイレベル電圧を「ＶＯＨ」、出力ローレベル電圧を「ＶＯＬ」とすると、第１の閾値電圧：Ｖｔｈ１は（数１）
【０００７】
【数１】
2006234400.tif 000003
第２の閾値電圧：Ｖｔｈ２は（数２）
【０００８】
【数２】
2006234400.tif 000004
ヒステリシス電圧幅：（Ｖｔｈ２−Ｖｔｈ１）は（数３）
【０００９】
【数３】
2006234400.tif 000005
で表される。
【００１０】
ヒステリシスコンパレータ回路の動作点はコンパレータ回路と同様、出力がローレベルからハイレベルに変化する第１の閾値電圧：Ｖｔｈ１と、出力がハイレベルからローレベルに変化する第２の閾値電圧：Ｖｔｈ２とを測定することにより動作保証をすることができる。
【００１１】
ここで、従来の半導体検査装置の検査工程においてコンパレータ回路の検査を実施するとき、入力信号の電圧レベルを測定する場合について、以下に詳しく説明する。アナログ入力信号の入力電圧：Ｖｉｎを「Ｖ１＜Ｖｔｈ＜Ｖ２」となる範囲でＶ１からＶ２まで掃引して、出力信号がハイレベルからローレベルに変化する入力電圧：Ｖｉｎを求める。つまり開始電圧：Ｖ１から終了電圧：Ｖ２までの区間をｎ等分した（数４）に示す電圧：ｄＶｎ
【００１２】
【数４】
2006234400.tif 000006
ずつ増加させて印加する。
【００１３】
求める電圧：Ｖｊを（数５）
【００１４】
【数５】
2006234400.tif 000007
と表すとすると、まず、入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ１＋ｄＶｎ」を印加して、出力信号を測定してローレベルとみなせたら入力電圧：Ｖｉｎの掃引を中止して、この入力電圧：Ｖｉｎを入力閾値電圧とする。この入力閾値電圧があらかじめ設定しておいた区間内に属していれば「パス」と判定し、属していなければ「フェイル」と判定する。もし、出力信号を測定してローレベルとみなせなかったら次の入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ１＋２×ｄＶｎ」を印加して出力信号を測定する。
【００１５】
以下、出力信号がローレベルとみなせたら入力電圧：Ｖｉｎの掃引を中止して、このときの入力閾値電圧があらかじめ設定しておいた区間内に属していれば「パス」と判定し、属していなければ「フェイル」と判定する。そして、出力信号がローレベルとみなせなかったら入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ１＋ｎ×ｄＶｎ＝Ｖ２」となるまで、最大ｎ回の同様の動作を繰り返す。もしも、入力電圧：Ｖｉｎが「Ｖｉｎ＝Ｖ２」を入力しても出力信号がローレベルとみなせなかった場合、「フェイル」と判定する。
【００１６】
ここで、「パス」とは該当する検査項目に関して設計通りの仕様を満たす検査結果に対応して、「フェイル」とは設計通りの仕様を満たさない検査結果に対応する。なお、検査終了後にすべての検査項目に対して「パス」と判定されたとき被測定半導体装置を良品とみなして良品と判定するが、検査項目の結果が「フェイル」と判定したときはそれ以後の検査項目を実施する必要がないため、「フェイル」になった時点で検査動作を強制的に中断して、被測定半導体装置を不良品と判定して検査を終了する。
【００１７】
また、ヒステリシスコンパレータ回路の検査を実施するとき、第１の閾値電圧：Ｖｔｈ１を測定するにはアナログ入力信号の入力電圧：Ｖｉｎを「Ｖ１＜Ｖｔｈ１＜Ｖ２」となる範囲でＶ２からＶ１まで掃引して、出力信号がローレベルからハイレベルに変化する入力電圧：Ｖｉｎを求める。つまり、入力電圧：Ｖｉｎを開始電圧Ｖ２から終了電圧Ｖ１までの区間をｎ等分した（数６）に示す電圧ｄＶｎ
【００１８】
【数６】
2006234400.tif 000008
ずつ減少させて印加する。求める電圧Ｖｊを（数７）
【００１９】
【数７】
2006234400.tif 000009
と表すとすると、まず、入力電圧Ｖｉｎに「Ｖｉｎ＝Ｖ２−ｄＶｎ」を印加して、出力信号を測定してハイレベルとみなせたら入力電圧：Ｖｉｎの掃引を中止して、この入力電圧：Ｖｉｎを第１の閾値電圧とする。この第１の閾値電圧があらかじめ設定しておいた区間内に属していれば「パス」と判定して、この入力電圧：Ｖｉｎを第１の閾値電圧とする。属していなければ「フェイル」と判定する。もし出力信号を測定してハイレベルとみなせなかったら次に入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ２−２×ｄＶｎ」を印加して出力信号を測定する。
【００２０】
以下、出力信号がハイレベルとみなせたら入力電圧：Ｖｉｎの掃引を中止して、このときの閾値電圧があらかじめ設定しておいた区間内に属していれば「パス」と判定し、属していなければ「フェイル」と判定する。そして、出力信号がハイレベルとみなせなかったら入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ２−ｎ×ｄＶｎ＝Ｖ１」となるまで最大ｎ回同様の動作を繰り返す。「Ｖｉｎ＝Ｖ１」を入力しても出力信号がハイレベルとみなせなかった場合、「フェイル」と判定する。
【００２１】
また、第２の閾値電圧を測定する方法も、第１の閾値電圧を測定する方法と同様である。第２の閾値電圧：Ｖｔｈ２を測定するには入力電圧：Ｖｉｎを「Ｖ２＜Ｖｔｈ２＜Ｖ３」となる範囲でＶ２からＶ３まで掃引して、出力信号がハイレベルからローレベルに変化する入力電圧：Ｖｉｎを求める。つまり、入力電圧：Ｖｉｎを開始電圧Ｖ２から終了電圧Ｖ３までの区間をｎ等分した（数８）に示す電圧ｄＶｎ
【００２２】
【数８】
2006234400.tif 000010
ずつ増加させて印加する。求める電圧Ｖｊを（数９）
【００２３】
【数９】
2006234400.tif 000011
と表すとすると、まず、入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ２＋ｄＶｎ」を印加して、出力信号を測定してローレベルとみなせたら入力電圧：Ｖｉｎの掃引を中止して、この入力電圧：Ｖｉｎを第２の閾値電圧とする。この第２の閾値電圧があらかじめ設定しておいた区間内に属していれば「パス」と判定して、この入力電圧：Ｖｉｎを第２の閾値電圧とする。属していなければ「フェイル」と判定する。もし出力信号を測定してローレベルとみなせなかったら次に入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ２＋２×ｄＶｎ」を印加して出力信号を測定する。
【００２４】
以下、出力信号がハイレベルとみなせたら入力電圧：Ｖｉｎの掃引を中止して、このときの閾値電圧があらかじめ設定しておいた区間内に属していれば「パス」と判定し、属していなければ「フェイル」と判定する。また、出力信号がローレベルとみなせなかったら入力電圧：Ｖｉｎに「Ｖｉｎ＝Ｖ２＋ｎ×ｄＶｎ＝Ｖ３」となるまで最大ｎ回同様の動作を繰り返す。「Ｖｉｎ＝Ｖ３」を入力しても出力電圧がローレベルとみなせなかった場合、「フェイル」と判定する。
【００２５】
なお、上述した背景技術は、本願の発明者が常識的に行っていた技術であるが、先行技術文献情報の調査をした結果、該当する技術文献は発見できず記載していない。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、前記した従来のコンパレータを用いた回路の検査方法であるとすると、最大入力電圧：Ｖｉｎにｎ回電圧を印加してｎ回出力信号（Ｖｏｕｔ）を測定するという手順を繰り返すことになり、検査時間が増加する。また、ｎ回繰り返し測定を実施しても出力信号がローレベルからハイレベルに変化しない場合は特性不良と判定されるため、検査に要した時間が無駄になってしまう。また、コンパレータ回路の入力信号の電圧レベルの回路ばらつきが大きいと掃引する入力電圧区間（Ｖ２−Ｖ１）を広げる必要があり、さらに、入力信号の電圧レベルの保証電圧精度を要する場合は入力電圧区間（Ｖ２−Ｖ１）をより小さい区間に区分して検査する必要があるため、さらに検査時間が増加する。
【００２７】
また、従来のヒステリシスコンパレータ回路の検査方法であるとすると、第１の閾値電圧、第２の閾値電圧それぞれについて最大入力電圧：Ｖｉｎにｎ回入力電圧を印加してｎ回出力信号（Ｖｏｕｔ）を測定するという手順を繰り返すことになり、検査時間が増加する。また、ｎ回繰り返し測定を実施しても出力信号がローレベルからハイレベルに変化しない場合は特性不良と判定されるため、検査に要した時間が無駄になってしまう。また、コンパレータの入力信号の電圧レベルの回路ばらつきが大きいと掃引する入力電圧区間（Ｖ２−Ｖ１）を広げる必要があり、さらに入力信号の電圧レベルの測定精度を要する場合は入力電圧区間（Ｖ２−Ｖ１）をより細かい区間に区分して検査する必要があるため、さらに検査時間が増加する。このように、ヒステリシスコンパレータ回路の検査を実施する際にもコンパレータ回路の検査と同様な問題が発生する。
【００２８】
最近では１チップ化された半導体装置において回路規模が増大するにしたがって、半導体装置の検査項目数が増加して検査時間も長くなっており、製造コストの増加や生産効率の低下の原因になっている。不良品の測定に時間がかかると、一定時間内に検査できる半導体装置の数量が減るので、生産効率が低下する。よって、検査の後半において不良品と判定される頻度を減らして、できるだけ時間のかかる検査項目の前に、あらかじめ検査結果を予測できる項目を事前に実施することによって検査の効率を向上させる手法が望まれている。
【００２９】
本発明は、前記従来技術の問題を解決することに指向するものであり、一定時間内に検査できる半導体装置の個数を増やすことにより、検査の効率を向上させることができるコンパレータ回路の検査方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
前記の目的を達成するために、本発明に係る請求項１に記載のコンパレータ回路の検査方法は、入力電圧：Ｖｉｎと閾値電圧：Ｖｔｈとを比較して、「Ｖｉｎ＜Ｖｔｈ」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ」となる入力信号のときローレベルを出力するコンパレータ回路の検査方法において、入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第１の工程と、入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認する第２の工程と、入力信号を第１電圧：Ｖ１から第２電圧：Ｖ２の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化する入力信号の電圧レベルを測定する第３の工程とからなること、さらに請求項２に記載のように、第３の工程に代えて、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化する入力信号の電圧レベルを測定する第４の工程とからなることを特徴とする。
【００３１】
また、請求項３に記載のコンパレータ回路の検査方法は、入力電圧：Ｖｉｎと閾値電圧：Ｖｔｈとを比較して、「Ｖｉｎ＜Ｖｔｈ」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ」となる入力信号のときローレベルを出力するコンパレータ回路の検査方法において、入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認する第１の工程と、入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第２の工程と、入力信号を第１電圧：Ｖ１から第２電圧：Ｖ２の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化する入力信号の電圧レベルを測定する第３の工程とからなること、さらに請求項４に記載のように、第３の工程に代えて、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化する入力信号の電圧レベルを測定する第４の工程とからなることを特徴とする。
【００３２】
また、請求項５に記載のコンパレータ回路の検査方法は、入力電圧：Ｖｉｎと第１閾値電圧：Ｖｔｈ１と第２閾値電圧：Ｖｔｈ２とを比較して、「Ｖｉｎ＜Ｖｔｈ１」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ２」となる入力信号のときローレベルを出力し、入力動作のヒステリシス電圧幅「Ｖｔｈ２−Ｖｔｈ１」をもつコンパレータ回路の検査方法において、入力信号として「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第１の工程と、入力信号として「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がハイレベルとなることを確認する第２の工程と、入力信号として「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認する第３の工程と、入力信号として再度第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認する第４の工程と、入力信号としてさらに第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第５の工程と、入力信号を第２電圧：Ｖ２から第３電圧：Ｖ３の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化する入力信号の電圧レベルを測定する第６の工程と、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化する入力信号の電圧レベルを測定する第７の工程とからなることを特徴とする。
【００３３】
また、請求項６に記載のコンパレータ回路の検査方法は、入力電圧：Ｖｉｎと第１閾値電圧：Ｖｔｈ１と第２閾値電圧：Ｖｔｈ２とを比較して、「Ｖｉｎ＜Ｖｔｈ１」となる入力信号のときハイレベルを出力し、「Ｖｉｎ＞Ｖｔｈ２」となる入力信号のときローレベルを出力し、入力動作のヒステリシス電圧幅「Ｖｔｈ２−Ｖｔｈ１」をもつコンパレータ回路の検査方法において、入力信号として「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認する第１の工程と、入力信号として「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認する第２の工程と、入力信号として「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する第３の工程と、入力信号として再度第２電圧：Ｖ２を印加してコンパレータの出力信号がハイレベルとなることを確認する第４の工程と、入力信号としてさらに第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認する第５の工程と、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化する入力信号の電圧レベルを測定する第６の工程と、入力信号を第２電圧：Ｖ２から第３電圧：Ｖ３の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化する入力信号の電圧レベルを測定する第７の工程とからなることを特徴とする。
【００３４】
前記方法によれば、あらかじめ出力信号のハイレベル、ローレベルがそれぞれ出力されることを確認して、さらに検査時間を必要とする入力信号をある電圧範囲で掃引して閾値電圧を求める検査により、また、あらかじめ出力信号のハイレベル、ローレベルがそれぞれ出力されることを確認してから検査時間を必要とする入力信号を掃引して第１の閾値電圧及び第２の閾値電圧を求める検査によって、コンパレータ回路の動作不良によりハイレベルまたはローレベルの出力がされない場合でも、検査時間を必要とする閾値電圧の掃引検査よりも前に実施する検査により不良と判定でき、検査にかかる時間を短縮できる。
【発明の効果】
【００３５】
本発明によれば、あらかじめ出力信号にハイレベル，ローレベルがそれぞれ出力されることを確認してから検査時間が必要な入力電圧を掃引して閾値を求める検査を実行するため、コンパレータ回路に不具合があり検査において「フェイル」なる場合も、前半で実施する出力信号がハイレベルまたはローレベルとなる検査よって「フェイル」となることを検出できる可能性が高くなり、検査時間を必要とする後半の閾値検査において「フェイル」を検出する可能性が低くなる。したがって、一定時間内に検査できる半導体装置の個数を増やすこと、検査効率を向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００３７】
図１は本発明の実施の形態１におけるコンパレータ回路の検査方法を示したフローチャートである。図１に示すようにコンパレータ回路の検査方法は、入力電圧と閾値電圧：Ｖｔｈとを比較して出力信号のレベル変化持の入力信号の電圧レベルの測定を行うことにより良否判定を行う。また、以下の各図において、同様の作用効果を有する構成要件には同一のステップ番号を付して示す。
【００３８】
いま、入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０１）、入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０２）、入力信号を第１電圧：Ｖ１から第２電圧：Ｖ２の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化することを確認する（ステップ１０３）各工程から構成される。
【００３９】
まず、ステップ１０１で実施する工程を説明する。図２（ａ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続して、反転入力端子（−）に「Ｖ１＜Ｖｒｅｆ」となる第１電圧：Ｖ１を印加して、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のとき出力信号をハイレベルとみなして「パス」と判定して、「Ｖｏｕｔ＜＋２．５Ｖ」のときはハイレベルの出力とみなせないので「フェイル」と判定する。
【００４０】
次に、ステップ１０２で実施する工程を説明する。図２（ｂ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続して、反転入力端子（−）に「Ｖ２＞Ｖｒｅｆ」となる第２電圧：Ｖ２を印加して、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋０Ｖ＜Ｖｏｕｔ＜＋２．５Ｖ」のとき出力信号をローレベルとみなして「パス」と判定して、「Ｖｏｕｔ＞＋２．５Ｖ」のときはローレベルの出力とみなせないので「フェイル」と判定する。
【００４１】
また、ステップ１０３で実施する工程を説明する。図２（ｃ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続して、反転入力端子（−）には（数１０）に示す電圧：Ｖｊ
【００４２】
【数１０】
2006234400.tif 000012
となる入力電圧の範囲内の電圧をｊ＝１，２，…ｎまで順次印加して、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋０Ｖ＜Ｖｏｕｔ＜＋２．５Ｖ」のとき出力信号をローレベルとみなして「パス」と判定し、「Ｖｏｕｔ＞＋２．５Ｖ」のときはローレベルの出力とみなせないので「フェイル」と判定する。
【００４３】
本実施の形態１におけるステップ１０１，ステップ１０２，ステップ１０３のすべてにおいて「パス」と判定されたときコンパレータ回路の検査を終了して良品と判定し、その後は引き続きコンパレータ以外の回路検査を実施するか、もしくは検査を終了する。いずれかのステップで「フェイル」と判定された場合は不良と判定して検査を終了する。
【００４４】
図３は本発明の実施の形態２におけるコンパレータ回路の検査方法を示したフローチャートである。図３に示すようにコンパレータ回路の検査方法は、入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０１）、入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０２）、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化することを確認する（ステップ１０４）各工程から構成される。
【００４５】
ここで、ステップ１０１及びステップ１０２で実施する工程の内容については、前述した実施の形態１において説明したステップ１０１及びステップ１０２と同様である。
【００４６】
ステップ１０４で実施する工程を説明する。図２（ｃ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続して、反転入力端子（−）には（数１１）に示す電圧：Ｖｊ
【００４７】
【数１１】
2006234400.tif 000013
となる入力電圧の範囲内の電圧をｊ＝１，２，…ｎまで順次印加して、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータの電源電圧を＋５Ｖとすると、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のとき出力信号をハイレベルとみなして「パス」と判定し、「Ｖｏｕｔ＜＋２．５Ｖ」のときはハイレベルの出力とみなせないので「フェイル」と判定する。
【００４８】
本実施の形態２におけるステップ１０１，ステップ１０２，ステップ１０４のすべてにおいて「パス」と判定されたときコンパレータ回路の検査を終了して良品と判定し、その後は引き続きコンパレータ以外の回路検査を実施するか、もしくは検査を終了する。いずれかのステップで「フェイル」と判定された場合は不良と判定して検査を終了する。
【００４９】
図４は本発明の実施の形態３におけるコンパレータ回路の検査方法を示したフローチャートである。図４に示すようにコンパレータ回路の検査方法は、入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０２）、入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０１）、入力信号を第１電圧：Ｖ１から第２電圧：Ｖ２の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化することを確認する（ステップ１０３）各工程から構成される。
【００５０】
なお、本実施の形態３における各ステップで実施する工程の内容については、前述した実施の形態１において説明した各ステップと同様である。
【００５１】
本実施の形態３におけるステップ１０１，ステップ１０２，ステップ１０３のすべてにおいて「パス」と判定されたときコンパレータ回路の検査を終了して良品と判定し、その後は引き続きコンパレータ以外の回路検査を実施するか、もしくは検査を終了する。いずれかのステップで「フェイル」と判定された場合は不良と判定して検査を終了する。
【００５２】
図５は本発明の実施の形態４におけるコンパレータ回路の検査方法を示したフローチャートである。図６に示すようにコンパレータ回路の検査方法は、入力信号として「Ｖ２＞Ｖｔｈ」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０２）、入力信号として「Ｖ１＜Ｖｔｈ」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０１）、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化することを確認する（ステップ１０４）各工程から構成される。
【００５３】
なお、本実施の形態４におけるステップ１０１及びステップ１０２において実施する工程の内容については、実施の形態１の説明におけるステップ１０１及びステップ１０２と同様であり、またステップ１０４で実施する工程の内容については、実施の形態２の説明におけるステップ１０４と同様である。
【００５４】
本実施の形態４におけるステップ１０１，ステップ１０２，ステップ１０４のすべてにおいて「パス」と判定されたときコンパレータ回路の検査を終了して良品と判定し、その後は引き続きコンパレータ以外の回路検査を実施するか、もしくは検査を終了する。いずれかのステップで「フェイル」と判定された場合は不良と判定して検査を終了する。
【００５５】
図６は本発明の実施の形態５におけるヒステリシスコンパレータ回路の検査方法を示したフローチャートである。図６に示すようにヒステリシスコンパレータ回路の検査方法は、入力信号として「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０５）、入力信号として「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０６）、入力信号として「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０７）、再度、入力信号として第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０８）、さらに入力信号として第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認する（ステップ１０９）。
【００５６】
その後、入力信号を第２電圧：Ｖ２から第３電圧：Ｖ３の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化することを確認し（ステップ１１０）、また、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化することを確認する（ステップ１１１）各工程から構成される。
【００５７】
ステップ１０５で実施する工程を説明する。図７（ａ）に示す回路図のように、非反転入力端子（＋）に基準電圧：Ｖｒｅｆを接続し、反転入力端子（−）に「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加し、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のとき出力信号をハイレベルとみなして「パス」と判定し、「Ｖｏｕｔ＜＋２．５Ｖ」のときはハイレベルの出力とみなせないので「フェイル」と判定する。
【００５８】
ステップ１０６で実施する工程を説明する。図７（ｂ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続し、反転入力端子（−）に「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加し、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のとき出力信号をハイレベルとみなして「パス」と判定し、「Ｖｏｕｔ＜＋２．５Ｖ」のときはハイレベルの出力とみなせないので「フェイル」と判定する。
【００５９】
ステップ１０７で実施する工程を説明する。図７（ｃ）に示す回路図のように、非転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続し、反転入力端子（−）に「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加し、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「Ｖｏｕｔ＜＋２．５Ｖ」のとき出力信号をローレベルとみなして「パス」と判定し、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のときはローレベルの出力とみなせないので「フェイル」と判定する。
【００６０】
ステップ１０８で実施する工程を説明する。図７（ｄ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続し、反転入力端子（−）に「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加し、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「Ｖｏｕｔ＜＋２．５Ｖ」のとき出力信号をローレベルとみなして「パス」と判定し、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のときはローレベルの出力とみなせないので「フェイル」と判定する。
【００６１】
ステップ１０９で実施する工程を説明する。図７（ｅ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続し、反転入力端子（−）に「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加し、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のとき出力信号をハイレベルとみなして「パス」と判定し、「Ｖｏｕｔ＜＋２．５Ｖ」のときはハイレベルの出力とみなせないので「フェイル」と判定する。
【００６２】
ステップ１１０で実施する工程を説明する。図７（ｆ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続し、反転入力端子（−）には（数１２）に示す電圧：Ｖｊ
【００６３】
【数１２】
2006234400.tif 000014
となる入力電圧の範囲内の電圧をｊ＝１，２，…ｎまで順次印加して、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋０Ｖ＜Ｖｏｕｔ＜＋２．５Ｖ」のとき出力信号をローレベルとみなして「パス」と判定し、「Ｖｏｕｔ＞＋２．５Ｖ」のときはローレベルの出力とみなせないので「フェイル」と判定する。
【００６４】
ステップ１１１で実施する工程を説明する。図７（ｇ）に示す回路図のように、非反転入力端子（＋）に閾値となる基準電圧：Ｖｒｅｆを接続して、反転入力端子（−）には（数１３）に示す電圧：Ｖｊ’
【００６５】
【数１３】
2006234400.tif 000015
となる入力電圧の範囲内の電圧をｊ＝１，２，…ｎまで順次印加して、出力端子の出力信号（Ｖｏｕｔ）を測定する。コンパレータ１の電源電圧を＋５Ｖとすると、「＋２．５Ｖ＜Ｖｏｕｔ＜＋５Ｖ」のとき出力信号をハイレベルとみなして「パス」と判定し、「Ｖｏｕｔ＜＋２．５Ｖ」のときはハイレベルの出力とみなせないので「フェイル」と判定する。
【００６６】
本実施の形態５におけるステップ１０５，ステップ１０６，ステップ１０７，ステップ１０８，ステップ１０９，ステップ１１０，ステップ１１１のすべてにおいて「パス」と判定されたときヒステリシスコンパレータ回路の検査を終了して良品と判定し、その後は引き続きコンパレータ以外の回路検査を実施するか、もしくは検査を終了する。いずれかのステップで「フェイル」と判定された場合は不良と判定して検査を終了する。
【００６７】
図８は本発明の実施の形態６におけるヒステリシスコンパレータ回路の検査方法を示したフローチャートである。図８に示すようにヒステリシスコンパレータ回路の検査方法は、入力信号として「Ｖ３＞Ｖｔｈ２」となる第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０７）、入力信号として「Ｖｔｈ１＜Ｖ２＜Ｖｔｈ２」となる第２電圧：Ｖ２を印加してコンパレータの出力信号がローレベルとなることを確認し（ステップ１０８）、入力信号として「Ｖ１＜Ｖｔｈ１」となる第１電圧：Ｖ１を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０５）、再度、入力信号として第２電圧：Ｖ２を印加してコンパレータの出力信号がハイレベルとなることを確認し（ステップ１０６）、さらに入力信号として第３電圧：Ｖ３を印加してコンパレータの出力信号がローレベルとなることを確認する（ステップ１０７）。
【００６８】
その後、入力信号を第２電圧：Ｖ２から第１電圧：Ｖ１の範囲で掃引してコンパレータの出力信号がローレベルからハイレベルに変化することを確認し（ステップ１１１）、また、入力信号を第２電圧：Ｖ２から第３電圧：Ｖ３の範囲で掃引してコンパレータの出力信号がハイレベルからローレベルに変化することを確認する（ステップ１１０）各工程から構成される。
【００６９】
また、本実施の形態６におけるステップ１０５，ステップ１０６，ステップ１０７，ステップ１０８，ステップ１１０，ステップ１１１において実施する工程の内容については、前述した実施の形態５の説明におけるステップ１０５，ステップ１０６，ステップ１０７，ステップ１０８，ステップ１１０，ステップ１１１と同様である。
【００７０】
本実施の形態６におけるステップ１０５，ステップ１０６，ステップ１０７，ステップ１０８，ステップ１１０，ステップ１１１のすべてにおいて「パス」と判定されたときヒステリシスコンパレータ回路の検査を終了して良品と判定し、その後は引き続きコンパレータ以外の回路検査を実施するか、もしくは検査を終了する。いずれかのステップで「フェイル」と判定された場合は不良と判定して検査を終了する。
【００７１】
なお、本発明は前述した各実施の形態にのみ限定されるものではなく、本発明の要旨の範囲内でいくつかの変形実施が可能である。例えば、前述した反転比較回路でなく非反転比較回路においても同様に実施することが可能である。
【産業上の利用可能性】
【００７２】
本発明に係るコンパレータ回路の検査方法は、あらかじめ出力信号にハイレベル，ローレベルがそれぞれ出力されることを確認してから検査時間が必要な入力電圧を掃引して閾値を求める検査を実行するため、コンパレータ回路に不具合があり検査において「フェイル」なる場合も、前半で実施する出力信号がハイレベルまたはローレベルとなる検査よって「フェイル」となることを検出できる可能性が高くなり、検査時間を必要とする後半の閾値検査において「フェイル」を検出する可能性が低くなり、一定時間内に検査できる半導体装置の個数を増やして検査効率を向上でき、コンパレータ回路もしくはヒステリシスコンパレータ回路を内蔵した半導体装置の検査手順に係る検査方法に有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１におけるコンパレータ回路の検査方法を示したフローチャート
【図２】本実施の形態１における（ａ）はステップ１０１の工程、（ｂ）はステップ１０２の工程、（ｃ）はステップ１０３，ステップ１０４の工程を説明するための回路図
【図３】本発明の実施の形態２におけるコンパレータ回路の検査方法を示したフローチャート
【図４】本発明の実施の形態３におけるコンパレータ回路の検査方法を示したフローチャート
【図５】本発明の実施の形態４におけるコンパレータ回路の検査方法を示したフローチャート
【図６】本発明の実施の形態５におけるコンパレータ回路の検査方法を示したフローチャート
【図７】本実施の形態６における（ａ）はステップ１０５の工程、（ｂ）はステップ１０６の工程、（ｃ）はステップ１０７の工程、（ｄ）はステップ１０８の工程、（ｅ）はステップ１０９の工程、（ｆ）はステップ１１０の工程、（ｇ）はステップ１１１の工程を説明するための回路図
【図８】本発明の実施の形態６におけるコンパレータ回路の検査方法を示したフローチャート
【図９】コンパレータを用いた反転比較回路の一例を示す回路図
【図１０】ヒステリシスコンパレータ回路としての反転比較回路の一例を示す回路図
【符号の説明】
【００７４】
１  コンパレータ
【図１】
2006234400.tif 000016
【図２】
2006234400.tif 000017
【図３】
2006234400.tif 000018
【図４】
2006234400.tif 000019
【図５】
2006234400.tif 000020
【図６】
2006234400.tif 000021
【図７】
2006234400.tif 000022
【図８】
2006234400.tif 000023
【図９】
2006234400.tif 000024
【図１０】
2006234400.tif 000025