(57)【要約】【課題】  スキャン化できないメモリやアナログ回路などの被試験回路、入出力回路、及び入出力回路と被試験回路間の信号ラインを試験可能にする。【解決手段】  半導体集積回路の試験装置１には、入出力回路２、ＳＲＡＭからなる被試験回路３、論理回路４、試験回路５、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。マルチプレクサＭＵＸ１の出力側のノードＮ１３の信号が試験回路５のテスト信号発生部６に入力され、その信号がテスト信号発生部６を介してマルチプレクサＭＵＸ１の入力側の一方に入力される帰還ループが形成されている。また、マルチプレクサＭＵＸ２の出力側のノードＮ２１の信号が試験回路５の判定回路部７に入力され、その信号が判定回路部７を介してマルチプレクサＭＵＸ２の入力側の一方に入力される帰還ループが形成されている。【選択図】  図１
2006258638.tif 000002
【特許請求の範囲】
【請求項１】
被試験回路と、
第１の外部信号を入力して、前記第１の外部信号にもとづいて内部信号を生成する入力回路部と、入力された信号にもとづいて出力信号を外部に出力する出力回路部とを有し、スキャン化できる入出力回路と、
第２の外部信号を入力して、前記第２の外部信号にもとづいて前記被試験回路を試験するためのテスト信号を生成するテスト信号発生部と、前記被試験回路の試験情報を入力して前記被試験回路の合否を判定する判定回路部とを有する試験回路と、
前記入力回路部及び前記テスト信号発生部と前記被試験回路の間に設けられ、入力側の一端に前記入力回路部から出力された信号を入力し、前記入力側の他端に前記テスト信号を入力、或いは出力側から出力された信号を前記テスト信号発生部を介して帰還入力し、第１のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記被試験回路に出力する第１の選択手段と、
前記被試験回路と前記出力回路部及び前記判定回路部の間に設けられ、入力側の一端に前記被試験回路から出力された信号を入力し、前記入力側の他端に出力側から出力された信号を前記判定回路部を介して帰還入力し、第２のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記判定回路部及び前記出力回路部に出力する第２の選択手段と、
を具備することを特徴とする半導体集積回路の試験装置。
【請求項２】
前記テスト信号発生部は、入力側の一端に前記テスト信号を入力し、前記入力側の他端に前記第１の選択手段から出力された信号を入力し、第３のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して出力する第３の選択手段と、前記第３の選択手段から出力された信号を第１のデータ信号として入力し、第１のクロック信号の信号レベルが立ち上がるときに、そのときの前記第１のデータ信号を取り込んで前記第１の選択手段に出力する第１のフリップフロップとを有し、前記判定回路部は、前記第２の選択手段から出力された信号を第２のデータ信号として入力し、第２のクロック信号の信号レベルが立ち上がるときに、そのときの前記第２のデータ信号を取り込んで前記第２の選択手段の入力側の他端に出力する第２のフリップフロップを有することを特徴とする請求項１に記載の半導体集積回路の試験装置。
【請求項３】
被試験回路と、
第１の外部信号を入力して、前記第１の外部信号にもとづいて内部信号を生成する入力回路部と、入力された信号にもとづいて出力信号を外部に出力する出力回路部とを有し、スキャン化できる入出力回路と、
第２の外部信号を入力して、前記第２の外部信号にもとづいて前記被試験回路を試験するためのテスト信号を生成するテスト信号発生部と、前記被試験回路の試験情報を入力して前記被試験回路の合否を判定する判定回路部とを有する試験回路と、
前記入力回路部及び前記テスト信号発生部と前記被試験回路の間に設けられ、入力側の一端に前記入力回路部から出力された信号を入力、或いは出力側から出力された信号を前記入力回路部を介して帰還入力し、前記入力側の他端に前記テスト信号を入力し、第１のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記被試験回路に出力信号として出力する第１の選択手段と、
前記被試験回路と前記出力回路部及び前記判定回路部の間に設けられ、入力側の一端に前記被試験回路から出力された信号を入力し、前記入力側の他端に前記出力回路部から出力された信号を帰還入力し、第２のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記判定回路部及び前記出力回路部に出力する第２の選択手段と、
を具備することを特徴とする半導体集積回路の試験装置。
【請求項４】
前記入力回路部は、入力側の一端に前記内部信号を入力し、前記入力側の他端に前記第１の選択手段から出力された信号を帰還入力し、第３のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して出力する第３の選択手段と、前記第３の選択手段から出力された信号を第１のデータ信号として入力し、第１のクロック信号の信号レベルが立ち上がるときに、そのときの前記第１のデータ信号を取り込んで前記第１の選択手段に出力する第１のフリップフロップを有し、前記出力回路部は、前記前記第２の選択手段から出力された信号を第２のデータ信号として入力し、第２のクロック信号の信号レベルが立ち上がるときに、そのときの前記第２のデータ信号を取り込んで前記第２の選択手段の入力側の他端に帰還入力信号として出力する第２のフリップフロップとを有することを特徴とする請求項３に記載の半導体集積回路の試験装置。
【請求項５】
外部信号にもとづいて入出力回路の入力回路部で第１の信号を生成するステップと、
前記第１の信号を入力側の一端に入力し、第１の制御信号にもとづいて第１の選択手段が前記第１の信号を選択して出力するステップと、
前記第１の選択手段から出力された前記第１の信号を試験回路を介して前記第１の選択手段の入力側の他端に第１の帰還信号として入力するステップと、
前記第１の制御信号にもとづいて、前記第１の選択手段が前記第１の帰還信号を出力するステップと、
前記第１の帰還信号を被試験回路に入力し、前記第１の帰還信号にもとづいて前記被試験回路を試験するステップと、
前記被試験回路から出力され、前記被試験回路の試験情報としての第２の信号を入力側の一端に入力し、第２の制御信号にもとづいて第２の選択手段が前記第２の信号を選択して出力するステップと、
前記第２の選択手段から出力された前記第２の信号を前記試験回路を介して前記第２の選択手段の入力側の他端に第２の帰還信号として入力するステップと、
前記第２の制御信号にもとづいて、前記第２の選択手段が前記第２の帰還信号を出力するステップと、
前記第２の選択手段から出力された前記第２の帰還信号を前記入出力回路の出力回路部に入力し、前記出力回路部で信号処理して外部に出力するステップと、
を具備することを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験装置及び試験方法に係り、特にスキャン化できないメモリやアナログ回路などの被試験回路を有する半導体集積回路の試験装置及び試験方法に関する。
【背景技術】
【０００２】
近年、情報機器等の高機能化、多機能化の進展に伴い、携帯情報機器やパーソナルコンピュータなどに、メモリチップ及びロジックＬＳＩチップをモジュール化したＭＣＭ（Multi−Chip  Module）、或いはメモリ、論理回路、及びアナログ回路などを同一チップに搭載したＳｏＣ（System  on  a  Chip）等が多用されている。ＳＲＡＭ（Static  Random  Access  Memory）、ＤＲＡＭ（Dynamic  Random  Access  Memory）などのメモリやアナログ回路は、テストスキャンできないので、ＳｏＣやＭＣＭ内にはメモリやアナログ回路を試験するための試験回路（Built−In  Self  Test  BIST回路とも呼称される）が設けられている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている被試験回路であるメモリやアナログ回路は、試験回路を用いてテストスキャンでき、入出力回路は入出力端子からの信号による試験或いはバウンダリ・スキャンテストなどでテストできるが、被試験回路であるメモリやアナログ回路と入出力回路間の信号ラインをスキャンテストなどにより試験できないという問題点がある。
【特許文献１】特開２００３−７７２９６号公報（頁１１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、スキャン化できないメモリやアナログ回路などの被試験回路、入出力回路、及び入出力回路と被試験回路間の信号ラインを試験できる半導体集積回路の試験装置及び試験方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体集積回路の試験装置は、被試験回路と、第１の外部信号を入力して、前記第１の外部信号にもとづいて内部信号を生成する入力回路部と、入力された信号にもとづいて出力信号を外部に出力する出力回路部とを有し、スキャン化できる入出力回路と、第２の外部信号を入力して、前記第２の外部信号にもとづいて前記被試験回路を試験するためのテスト信号を生成するテスト信号発生部と、前記被試験回路の試験情報を入力して前記被試験回路の合否を判定する判定回路部とを有する試験回路と、前記入力回路部及び前記テスト信号発生部と前記被試験回路の間に設けられ、入力側の一端に前記入力回路部から出力された信号を入力し、前記入力側の他端に前記テスト信号を入力、或いは出力側から出力された信号を前記テスト信号発生部を介して帰還入力し、第１のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記被試験回路に出力する第１の選択手段と、前記被試験回路と前記出力回路部及び前記判定回路部の間に設けられ、入力側の一端に前記被試験回路から出力された信号を入力し、前記入力側の他端に出力側から出力された信号を前記判定回路部を介して帰還入力し、第２のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記判定回路部及び前記出力回路部に出力する第２の選択手段とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路の試験方法は、外部信号にもとづいて入出力回路の入力回路部で第１の信号を生成するステップと、前記第１の信号を入力側の一端に入力し、第１の制御信号にもとづいて第１の選択手段が前記第１の信号を選択して出力するステップと、前記第１の選択手段から出力された前記第１の信号を試験回路を介して前記第１の選択手段の入力側の他端に第１の帰還信号として入力するステップと、前記第１の制御信号にもとづいて、前記第１の選択手段が前記第１の帰還信号を出力するステップと、前記第１の帰還信号を被試験回路に入力し、前記第１の帰還信号にもとづいて前記被試験回路を試験するステップと、前記被試験回路から出力され、前記被試験回路の試験情報としての第２の信号を入力側の一端に入力し、第２の制御信号にもとづいて第２の選択手段が前記第２の信号を選択して出力するステップと、前記第２の選択手段から出力された前記第２の信号を前記試験回路を介して前記第２の選択手段の入力側の他端に第２の帰還信号として入力するステップと、前記第２の制御信号にもとづいて、前記第２の選択手段が前記第２の帰還信号を出力するステップと、前記第２の選択手段から出力された前記第２の帰還信号を前記入出力回路の出力回路部に入力し、前記出力回路部で信号処理して外部に出力するステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、スキャン化できないメモリやアナログ回路などの被試験回路、入出力回路、及び入出力回路と被試験回路間の信号ラインを試験できる半導体集積回路の試験装置及び試験方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路の試験装置及び試験方法について、図面を参照して説明する。図１は半導体集積回路の試験装置の概略を示すブロック図である。
【００１０】
図１に示すように、半導体集積回路の試験装置１には、入出力回路２、ＳＲＡＭからなるスキャン化できない被試験回路３、論理回路４、試験回路５、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。なお、被試験回路３は、ＤＵＴ（Device  Under  Test）とも呼称される。
【００１１】
入出力回路２は、入力回路部８及び出力回路部９を有し、外部から外部信号ＧＳ２を入力し、入力回路部８から外部信号ＧＳ２にもとづいて生成された信号を被試験回路３及び論理回路４に出力し、被試験回路３及び論理回路４から出力された信号を出力回路部９に入力し、出力回路部９から出力信号ＳＳ２を外部に出力する。なお、入出力回路２は、スキャン信号によりバウンダリ・スキャンテストできる構造となっており、図示しないバウンダリ・スキャンレジスタが数珠つなぎに接続配置されている。
【００１２】
入力回路部８には、フリップフロップＦＦ１が設けられている。フリップフロップＦＦ１は、入力回路部８内で生成された内部信号Ｓ１をデータ信号として入力し、クロック信号ＣＫ１の信号レベルが立ち上がるときに最新の内部信号Ｓ１のデータを取り込み、その信号を出力側のノードＮ１に出力する。ノードＮ１の信号は、マルチプレクサＭＵＸ１の入力側に入力される。
【００１３】
出力回路部９には、フリップフロップＦＦ２が設けられている。フリップフロップＦＦ２は、マルチプレクサＭＵＸ２から出力されたノードＮ４の信号をデータ信号として入力し、クロック信号ＣＫ２の信号レベルが立ち上がるときに最新のノードＮ４の信号のデータを取り込み、その信号を出力側のノードＮ５に内部信号Ｓ２として出力する。内部信号Ｓ２は、出力回路部９内で信号処理され、出力信号ＳＳ２として出力される。
【００１４】
論理回路４は、内部信号Ｓ２１により入出力回路２との情報のやり取りを行い、スキャン信号によりスキャンテストできる構造となっている。
【００１５】
マルチプレクサＭＵＸ１は、試験回路５のテスト信号発生部６及び入出力回路２の入力回路部８と被試験回路３の間に設けられ、入力回路部８から出力されたノードＮ１の信号及びテスト信号発生部６から出力されたノードＮ１２の信号を入力し、テスト制御信号ＴＳ１の信号レベルにより、ノードＮ１の信号或いはノードＮ１２の信号のいずれかを選択し、その信号を出力する。
【００１６】
被試験回路３は、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の間に設けられ、マルチプレクサＭＵＸ１から出力されたノードＮ２の信号により動作し、ノードＮ３の信号を出力信号として出力する。
【００１７】
マルチプレクサＭＵＸ２は、被試験回路３と入出力回路２の出力回路部９及び試験回路５の判定回路部７の間に設けられ、被試験回路３から出力されたノードＮ３の信号及びフリップフロップＦＦ４から出力された帰還信号としてのノードＮ２３の信号を入力し、テスト制御信号ＴＳ２の信号レベルにより、ノードＮ３の信号或いはノードＮ２３の信号のいずれかを選択し、その信号を出力する。ここで、マルチプレクサＭＵＸ２と判定回路部７の間に信号の帰還ループが形成されている。帰還ループとは、ノードＮ２１→ノードＮ２２→ノードＮ２３→ノードＮ２１の部分を示す。
【００１８】
試験回路５はテスト信号発生部６及び判定回路部７を有している。テスト信号発生部６は、マルチプレクサＭＵＸ３及びフリップフロップＦＦ３を有し、外部から被試験回路３を試験するために必要な外部信号ＧＳ１を入力し、被試験回路３の試験に必要なテスト信号を生成する。
【００１９】
マルチプレクサＭＵＸ３は、外部信号ＧＳ１にもとづいてテスト信号発生部６内で生成された内部信号Ｓ１１及びマルチプレクサＭＵＸ１から出力された帰還信号としてのノードＮ１３の信号を入力し、テスト制御信号ＴＳ３の信号レベルにより、内部信号Ｓ１１或いはノードＮ１３の信号のいずれかを選択し、その信号をマルチプレクサＭＵＸ３の出力側のノードＮ１１に出力する。フリップフロップＦＦ３は、マルチプレクサＭＵＸ３から出力されたノードＮ１１の信号をデータ信号として入力し、クロック信号ＣＫ３の信号レベルが立ち上がるときに、最新のノードＮ１１の信号のデータを取り込み、その信号を出力側のノードＮ１２に出力する。
【００２０】
ここで、マルチプレクサＭＵＸ１とテスト信号発生部６の間に信号の帰還ループが形成されている。帰還ループとは、ノードＮ２→ノードＮ１３→ノードＮ１１→ノードＮ１２→ノードＮ２の部分を示す。
【００２１】
判定回路部７は、フリップフロップＦＦ４を有し、被試験回路３から出力された信号を入力して被試験回路３の良否を判定する。フリップフロップＦＦ４は、マルチプレクサＭＵＸ２から出力されたノードＮ２１の信号をデータ信号として入力し、クロック信号ＣＫ４の信号レベルが立ち上がるときに最新のノードＮ２１の信号のデータを取り込み、その信号を出力側のノードＮ２２及びノードＮ２３に出力する。ノードＮ２２の信号としての内部信号Ｓ１２は、判定回路部７内で信号処理され、判定回路部７で被試験回路３の良否判定が行われ、その情報は出力信号ＳＳ１として外部に出力される。
【００２２】
ここで、通常動作時では、外部信号ＧＳ２が入力回路部８に入力され、入力回路部８で信号処理されたノードＮ１の信号がマルチプレクサＭＵＸ１を介して被試験回路３に入力され、並行して論理回路４で生成された図示しない信号が入出力回路２を介して被試験回路３に入力されて被試験回路３が動作する。そして、被試験回路３から出力されたノードＮ３の信号は、マルチプレクサＭＵＸ２を介して出力回路部９に入力され、出力回路部９で信号処理され、出力信号ＳＳ２が出力される。
【００２３】
次に、被試験回路と入出力回路の評価方法について図２及び図３を参照して説明する。図２は試験回路を用いた被試験回路の評価方法を示すフローチャート、図３は入出力回路、被試験回路、及び入出力回路と被試験回路間の信号ラインの評価方法を示すフローチャートである。ここで、入出力回路と被試験回路間の信号ラインは、太字実線で示すノードＮ１及びノードＮ４の部分であり、他の信号ラインよりも比較的長く、例えば、数ｍｍ以上の長さを有する。
【００２４】
図２に示すように、まず、外部から被試験回路３を試験するための制御信号である外部信号ＧＳ１がテスト信号発生部６に入力される。次に、外部信号ＧＳ１にもとづいてテスト信号発生部６内で、被試験回路３を試験するためのテスト信号である内部信号Ｓ１１が生成される。続いて、マルチプレクサＭＵＸ３に内部信号Ｓ１１が入力され、テスト制御信号ＴＳ３にもとづいて内部信号Ｓ１１が選択され、この信号がマルチプレクサＭＵＸ３の出力側のノードＮ１１に出力される。次に、内部信号Ｓ１１は、クロック信号ＣＫ３により、フリップフロップＦＦ３においてテスト信号発生部６内で生成された最新のテスト信号として順次更新され、マルチプレクサＭＵＸ１に出力される。続いて、マルチプレクサＭＵＸ１にこのテスト信号が入力され、テスト制御信号ＴＳ１にもとづいて選択され、ノードＮ２から出力されて被試験回路３に入力される（ステップＳ１）。
【００２５】
次に、被試験回路３にこのテスト信号が順次最新のテスト信号として入力され、被試験回路３内部がこの信号にもとづいて試験される。ここで、被試験回路３の試験において、このテスト信号だけでは不十分の場合には、論理回路４或いは外部からテスト信号を被試験回路３に入力するのが好ましい（ステップＳ２）。
【００２６】
続いて、マルチプレクサＭＵＸ２に被試験回路３の試験情報がノードＮ３を介して入力され、テスト制御信号ＴＳ２にもとづいて選択され、ノードＮ２１の信号として出力され、この信号が判定回路部７に入力される。次に、試験情報は、クロック信号ＣＫ４により、フリップフロップＦＦ４において最新の試験情報として順次更新され、フリップフロップＦＦ４の出力側のノードＮ２２に内部信号Ｓ１２として出力される。続いて、内部信号Ｓ１２である試験情報は、判定回路部９内で判定され、その結果が出力信号ＳＳ１として出力される（ステップＳ３）。
【００２７】
次に、図３に示すように、まず、外部から外部信号ＧＳ２が入力回路部８に入力される。次に、外部信号ＧＳ２にもとづいて入出力回路２がバウンダリ・スキャンテストされる。続いて、被試験回路３を試験するための内部信号Ｓ１が入力回路部８内で生成される（ステップＳ１１）。
【００２８】
次に、内部信号Ｓ１は、クロック信号ＣＫ１により、フリップフロップＦＦ１において入力回路部８内で生成された最新のテスト信号として順次更新され、マルチプレクサＭＵＸ１に出力される（ステップＳ１２）。
【００２９】
続いて、マルチプレクサＭＵＸ１に内部信号Ｓ１が入力され、テスト制御信号ＴＳ１にもとづいて内部信号Ｓ１が選択され、この信号がマルチプレクサＭＵＸ１の出力側のノードＮ２及びノードＮ１３に出力される。そして、ノードＮ１３の信号は、テスト信号発生部６のマルチプレクサＭＵＸ３の入力側の一方に入力される。次に、マルチプレクサＭＵＸ３に入力された信号は、テスト制御信号ＴＳ３にもとづいて選択され、この信号がマルチプレクサＭＵＸ３の出力側のノードＮ１１に出力される。続いて、この信号は、クロック信号ＣＫ３により、フリップフロップＦＦ３において最新のテスト信号として順次更新され、マルチプレクサＭＵＸ１に出力される（ステップＳ１３）。
【００３０】
そして、テスト信号発生部６から出力され、マルチプレクサＭＵＸ１に入力された信号は、テスト制御信号ＴＳ１にもとづいて選択されて被試験回路３に入力される。ここで、入力回路部８から出力された信号が、マルチプレクサＭＵＸ１から出力され、テスト信号発生部６を介してマルチプレクサＭＵＸ１の入力側に帰還入力される構造となっている。このため、フリップフロップＦＦ１とマルチプレクサＭＵＸ１の間の信号ラインであるノードＮ１の評価をテスト信号発生部６のマルチプレクサＭＵＸ３及びフリップフロップＦＦ３の動作により検出可能となる（ステップＳ１４）。
【００３１】
次に、被試験回路３にマルチプレクサＭＵＸ１から出力されたテスト信号が順次最新のテスト信号として入力され、被試験回路３内部がこの信号にもとづいて試験される（ステップＳ１５）。
【００３２】
続いて、マルチプレクサＭＵＸ２に被試験回路３から出力されたノードＮ３の信号としての試験情報が入力され、テスト制御信号ＴＳ２にもとづいて選択され、出力側のノード２１出力される。そして、試験情報は、クロック信号ＣＫ４により、フリップフロップＦＦ４において最新の試験情報として順次更新され、フリップフロップＦＦ４の出力側のノードＮ２２及びノードＮ２３に出力される（ステップＳ１６）。
【００３３】
そして、判定回路部７から出力され、マルチプレクサＭＵＸ２に入力されたノードＮ２３の信号は、テスト制御信号ＴＳ２にもとづいて選択され、出力回路部９に出力される。ここで、マルチプレクサＭＵＸ２から出力された信号が、判定回路部７を介してマルチプレクサＭＵＸ２の入力側に帰還入力される構造となっている。このため、マルチプレクサＭＵＸ２と出力回路部９の間の信号ラインであるノードＮ４の評価を判定回路部７のフリップフロップＦＦ４の動作により検出可能となる（ステップＳ１７）。
【００３４】
次に、マルチプレクサＭＵＸ２から出力された被試験回路３の試験情報は、フリップフロップＦＦ２に入力され、フリップフロップＦＦ２は、この試験情報をノードＮ４の信号をデータ信号として入力し、クロック信号ＣＫ２の信号レベルが立ち上がるときに最新のノードＮ４の信号を取り込み、出力側のノードＮ５に内部信号Ｓ２として出力する。内部信号Ｓ２は、出力回路部９内で信号処理され、被試験回路３の試験情報である出力信号ＳＳ２として外部に出力される（ステップＳ１８）。
【００３５】
上述したように、本実施例の半導体集積回路の試験装置及び試験方法では、入出力回路２、被試験回路３、論理回路４、試験回路５、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。そして、マルチプレクサＭＵＸ１の出力側のノードＮ１３の信号が試験回路５のテスト信号発生部６に入力され、その信号がテスト信号発生部６を介してマルチプレクサＭＵＸ１の入力側の一方に入力される帰還ループが形成されている。また、マルチプレクサＭＵＸ２の出力側のノードＮ２１の信号が試験回路５の判定回路部７に入力され、その信号が判定回路部７を介してマルチプレクサＭＵＸ２の入力側の一方に入力される帰還ループが形成されている。
【００３６】
このため、試験回路５を用いた被試験回路３やバウンダリ・スキャンテストなどを用いた入出力回路２の試験ばかりでなく、入出力回路２と被試験回路３間の信号ラインであるノードＮ１及びノードＮ４の部分も試験することができる。したがって、試験による検出率が向上し、半導体集積回路の品質を向上できる。
【００３７】
なお、本実施例では、マルチプレクサを用いて信号の選択を行っているが、セレクタやＳＰＤＴ（Single  Pole  Double  Throw）などのスイッチを用いて行ってもよい。
【実施例２】
【００３８】
次に、本発明の実施例２に係る半導体集積回路の試験装置及び試験方法について、図面を参照して説明する。図４は半導体集積回路の試験装置の概略を示すブロック図である。本実施例では、信号の帰還ループを実施例１とは異なる部分に設けている。
【００３９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４０】
図４に示すように、半導体集積回路の試験装置１ａには、入出力回路２ａ、ＳＲＡＭからなるスキャン化できない被試験回路３、論理回路４、試験回路５ａ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。
【００４１】
入出力回路２ａは、入力回路部８ａ及び出力回路部９ａを有し、外部から外部信号ＧＳ２を入力し、入力回路部８ａから外部信号ＧＳ２にもとづいて生成された信号を被試験回路３及び論理回路４に出力し、被試験回路３及び論理回路４から出力された信号を出力回路部９ａに入力し、出力回路部９ａから出力信号ＳＳ２を外部に出力する。
【００４２】
入力回路部８ａには、フリップフロップＦＦ１及びマルチプレクサＭＵＸ４が設けられている。マルチプレクサＭＵＸ４は、マルチプレクサＭＵＸ１から出力された帰還信号としてのノードＮ３２の信号、及び入力回路部８ａに入力された外部信号ＧＳ２にもとづいて入力回路部８ａ内で生成された内部信号Ｓ１ａを入力し、テスト制御信号ＴＳ４の信号レベルにより、ノードＮ３２の信号或いは内部信号Ｓ１ａのいずれかを選択し、ノードＮ３１の信号である内部信号Ｓ１を出力する。フリップフロップＦＦ１は、内部信号Ｓ１をデータ信号として入力し、クロック信号ＣＫ１の信号レベルが立ち上がるときに最新の内部信号Ｓ１の信号のデータを取り込み、その信号を出力側のノードＮ１に出力する。ここで、マルチプレクサＭＵＸ１と入力回路部８ａの間には信号の帰還ループが設けられている。帰還ループとは、ノードＮ２→ノードＮ３２→ノードＮ３１→ノードＮ１→ノードＮ２の部分を示す。
【００４３】
出力回路部９ａには、フリップフロップＦＦ２が設けられている。フリップフロップＦＦ２は、マルチプレクサＭＵＸ２から出力されたノードＮ４の信号をデータ信号として入力し、クロック信号ＣＫ２の信号レベルが立ち上がるときに最新のノードＮ４の信号のデータを取り込み、出力側のノードＮ５及びノードＮ３３に出力する。
【００４４】
論理回路４は、内部信号Ｓ２１により入出力回路２ａとの情報のやり取りを行い、スキャン信号によりスキャンテストできる構造となっている。
【００４５】
マルチプレクサＭＵＸ１は、試験回路５ａのテスト信号発生部６ａ及び入出力回路２ａの入力回路部８ａと被試験回路３の間に設けられ、入力回路部８ａから出力されたノードＮ１の信号及びテスト信号発生部６ａから出力されたノードＮ１２の信号を入力し、テスト制御信号ＴＳ１の信号レベルにより、ノードＮ１の信号或いはノードＮ１２の信号のいずれかを選択し、被試験回路３に出力する。
【００４６】
マルチプレクサＭＵＸ２は、被試験回路３と入出力回路２ａの出力回路部９ａ及び試験回路５ａの判定回路部７ａの間に設けられ、被試験回路３から出力されたノードＮ３の信号及びフリップフロップＦＦ２から出力された帰還信号としてのノードＮ３３の信号を入力し、テスト制御信号ＴＳ２の信号レベルにより、ノードＮ３の信号或いはノードＮ３３の信号のいずれかを選択し、その信号を出力する。ここで、マルチプレクサＭＵＸ２と出力回路部９ａの間には信号の帰還ループが設けられている。帰還ループとは、ノードＮ４→ノードＮ５→ノードＮ３３→ノードＮ４の部分を示す。
【００４７】
試験回路５ａは、テスト信号発生部６ａ及び判定回路部７ａを有している。テスト信号発生部６ａは、フリップフロップＦＦ３を有し、外部から被試験回路３を試験するために必要な外部信号ＧＳ１を入力し、被試験回路３に試験に必要なテスト信号を出力する。フリップフロップＦＦ３は、外部信号ＧＳ１にもとづいてテスト信号発生部６ａ内で生成された内部信号Ｓ１１ａをデータ信号として入力し、クロック信号ＣＫ３の信号レベルが立ち上がるときに、最新の内部信号Ｓ１１ａのデータを取り込み、出力側のノードＮ１２に出力する。
【００４８】
判定回路部７ａは、フリップフロップＦＦ４を有し、被試験回路３から出力された信号を入力して被試験回路３の良否を判定する。フリップフロップＦＦ４は、マルチプレクサＭＵＸ２から出力されたノードＮ２１の信号をデータ信号として入力し、クロック信号ＣＫ４の信号レベルが立ち上がるときに、最新のノードＮ２１の信号のデータを取り込み、出力側のノードＮ２２に内部信号Ｓ１２として出力する。内部信号Ｓ１２は、判定回路部７ａ内で信号処理され、判定回路部７ａで被試験回路３の良否判定が行われ、その情報は出力信号ＳＳ１として外部に出力される。
【００４９】
次に、入出力回路、被試験回路、及び入出力回路と被試験回路間の信号ラインの評価方法について図５を参照して説明する。図５は入出力回路、被試験回路、及び入出力回路と被試験回路間の信号ラインの評価方法を示すフローチャートである。ここで、試験回路を用いた被試験回路の評価方法は実施例１と同様なので説明を省略する。
【００５０】
図５に示すように、まず、入力回路部の動作及び入力回路部から信号出力する（ステップＳ１１からステップＳ１２）。このステップは、図３と同様なので説明を省略する。次に、マルチプレクサＭＵＸ１に内部信号Ｓ１が入力され、テスト制御信号ＴＳ１にもとづいて内部信号Ｓ１が選択され、この信号がマルチプレクサＭＵＸ１の出力側のノードＮ２及びノードＮ３２に出力される。
【００５１】
続いて、ノードＮ３２の信号は、入力回路部８ａのマルチプレクサＭＵＸ４の入力側の一方に入力される。そして、マルチプレクサＭＵＸ４に入力された信号は、テスト制御信号ＴＳ４にもとづいて選択され、この信号がマルチプレクサＭＵＸ４の出力側のノードＮ３１の内部信号Ｓ１として出力される。次に、内部信号Ｓ１は、クロック信号ＣＫ１により、フリップフロップＦＦ１において最新のテスト信号として順次更新され、マルチプレクサＭＵＸ１に出力される。
【００５２】
ここで、入力回路部８ａから出力された信号が、マルチプレクサＭＵＸ１から出力され、入力回路部８ａを介してマルチプレクサＭＵＸ１の入力側に帰還入力される構造となっている。このため、フリップフロップＦＦ１とマルチプレクサＭＵＸ１の間の信号ラインであるノードＮ１の評価を入力回路部８のマルチプレクサＭＵＸ４及びフリップフロップＦＦ１の動作により検出可能となる（ステップＳ１９）。
【００５３】
次に、被試験回路に入力される信号を選択及び被試験回路の動作を行う（ステップＳ１４からステップＳ１５）。このステップは、図３と同様なので説明を省略する。続いて、被試験回路３から出力された試験情報であるノードＮ４の信号が出力回路部９ａに入力される。そして、ノードＮ４の信号は、クロック信号ＣＫ２により、フリップフロップＦＦ２において最新の試験情報として順次更新され、ノードＮ５の内部信号Ｓ２及びノードＮ３３の信号として出力される（ステップＳ２０）。
【００５４】
続いて、ノードＮ３３の信号は、マルチプレクサＭＵＸ２の入力側の一方に入力される。ここで、マルチプレクサＭＵＸ２から出力された信号が、出力回路部９ａを介してマルチプレクサＭＵＸ２の入力側に帰還入力される構造となっている。このため、マルチプレクサＭＵＸ２と出力回路部９ａの間の信号ラインであるノードＮ４の評価を出力回路部９ａのフリップフロップＦＦ２の動作により検出可能となる（ステップＳ２１）。なお、出力回路部９ａに入力される信号を選択（ステップＳ１７）以降は、図３と同様なので説明を省略する。
【００５５】
上述したように、本実施例の半導体集積回路の試験装置及び試験方法では、入出力回路２ａ、被試験回路３、論理回路４、試験回路５ａ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。そして、マルチプレクサＭＵＸ１の出力側のノードＮ３２の信号が入出力回路２ａの入力回路部８ａに入力され、その信号が入力回路部８ａを介してマルチプレクサＭＵＸ１の入力側の一方に入力される帰還ループが形成されている。また、マルチプレクサＭＵＸ２の出力側のノードＮ４の信号が入出力回路２ａの出力回路部９ａに入力され、その信号が出力回路部９ａを介してマルチプレクサＭＵＸ２の入力側の一方に入力される帰還ループが形成されている。
【００５６】
このため、試験回路５ａを用いた被試験回路３やバウンダリ・スキャンテストなどを用いた入出力回路２ａの試験ばかりでなく、従来試験できなかった入出力回路２ａと被試験回路３間の信号ラインであるノードＮ１及びノードＮ４の部分も試験することができる。したがって実施例１と同様な効果を有する。
【００５７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５８】
例えば、実施例では、被試験回路をＳＲＡＭにしてその特性を評価しているが、ＤＲＡＭなどのメモリ、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）などの不揮発性メモリ、アナログ回路、或いはＵＳＢ（Universal  Serial  Bus）  Ｉ／Ｏなどを被試験回路にしてもよい。
【００５９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  スキャン化できない被試験回路と、第１の外部信号を入力して、前記第１の外部信号にもとづいて内部信号を生成する入力回路部と、入力された信号にもとづいて出力信号を外部に出力する出力回路部とを有し、スキャン化できる入出力回路と、第２の外部信号を入力して、前記第２の外部信号にもとづいて前記被試験回路を試験するためのテスト信号を生成するテスト信号発生部と、前記被試験回路の試験情報を入力して前記被試験回路の合否を判定する判定回路部とを有する試験回路と、前記入力回路部及び前記テスト信号発生部と前記被試験回路の間に設けられ、入力側の一端に前記入力回路部から出力された信号を入力し、前記入力側の他端に前記テスト信号を入力、或いは出力側から出力された信号を前記テスト信号発生部を介して帰還入力し、第１のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記被試験回路に出力する第１のマルチプレクサ、セレクタ、或いはスイッチと、前記被試験回路と前記出力回路部及び前記判定回路部の間に設けられ、入力側の一端に前記被試験回路から出力された信号を入力し、前記入力側の他端に出力側から出力された信号を前記判定回路部を介して帰還入力し、第２のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記判定回路部及び前記出力回路部に出力する第２のマルチプレクサ、セレクタ、或いはスイッチとを具備する半導体集積回路の試験装置。
【００６０】
（付記２）  スキャン化できない被試験回路と、第１の外部信号を入力して、前記第１の外部信号にもとづいて内部信号を生成する入力回路部と、入力された信号にもとづいて出力信号を外部に出力する出力回路部とを有し、スキャン化できる入出力回路と、第２の外部信号を入力して、前記第２の外部信号にもとづいて前記被試験回路を試験するためのテスト信号を生成するテスト信号発生部と、前記被試験回路の試験情報を入力して前記被試験回路の合否を判定する判定回路部とを有する試験回路と、前記入力回路部及び前記テスト信号発生部と前記被試験回路の間に設けられ、入力側の一端に前記入力回路部から出力された信号を入力、或いは出力側から出力された信号を前記入力回路部を介して帰還入力し、前記入力側の他端に前記テスト信号を入力し、第１のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記被試験回路に出力信号として出力する第１のマルチプレクサ、セレクタ、或いはスイッチと、前記被試験回路と前記出力回路部及び前記判定回路部の間に設けられ、入力側の一端に前記被試験回路から出力された信号を入力し、前記入力側の他端に前記出力回路部から出力された信号を帰還入力し、第２のテスト制御信号にもとづいて前記入力側の一端或いは他端の信号のいずれかを選択して前記判定回路部及び前記出力回路部に出力する第２のマルチプレクサ、セレクタ、或いはスイッチとを具備する半導体集積回路の試験装置。
【００６１】
（付記３）  外部信号にもとづいて入出力回路の入力回路部で第１の信号を生成するステップと、前記第１の信号を入力側の一端に入力し、第１の制御信号にもとづいて第１のマルチプレクサ、セレクタ、或いはスイッチが前記第１の信号を選択して出力するステップと、前記第１のマルチプレクサ、セレクタ、或いはスイッチから出力された前記第１の信号を前記入力回路部を介して前記第１のマルチプレクサ、セレクタ、或いはスイッチの入力側の他端に第１の帰還信号として入力するステップと、前記第１の制御信号にもとづいて、前記第１のマルチプレクサ、セレクタ、或いはスイッチが前記第１の帰還信号を出力するステップと、前記第１の帰還信号をスキャン化できない被試験回路に入力し、前記第１の帰還信号にもとづいて前記被試験回路を試験するステップと、前記被試験回路から出力され、前記被試験回路の試験情報としての第２の信号を入力側の一端に入力し、第２の制御信号にもとづいて第２のマルチプレクサ、セレクタ、或いはスイッチが前記第２の信号を選択して出力するステップと、前記第２のマルチプレクサ、セレクタ、或いはスイッチから出力された前記第２の信号を前記入出力回路の出力回路部を介して前記第２のマルチプレクサ、セレクタ、或いはスイッチの入力側の他端に第２の帰還信号として入力するステップと、前記第２の制御信号にもとづいて、前記第２のマルチプレクサ、セレクタ、或いはスイッチが前記第２の帰還信号を出力するステップと、前記第２のマルチプレクサ、セレクタ、或いはスイッチから出力された前記第２の帰還信号を前記出力回路部に入力し、前記出力回路部で信号処理して外部に出力するステップとを具備することを特徴とする半導体集積回路の試験方法。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１に係る半導体集積回路の試験装置の概略を示すブロック図。
【図２】本発明の実施例１に係る試験回路を用いた被試験回路の評価方法を示すフローチャート。
【図３】本発明の実施例１に係る入出力回路、被試験回路、及び入出力回路と被試験回路間の信号ラインの評価方法を示すフローチャート。
【図４】本発明の実施例２に係る半導体集積回路の試験装置の概略を示すブロック図。
【図５】本発明の実施例２に係る入出力回路、被試験回路、及び入出力回路と被試験回路間の信号ラインの評価方法を示すフローチャート。
【符号の説明】
【００６３】
１、１ａ  半導体集積回路の試験装置
２、２ａ  入出力回路
３  被試験回路
４  論理回路
５、５ａ  試験回路
６、６ａ  テスト信号発生部
７、７ａ  判定回路部
８、８ａ  入力回路部
９、９ａ  出力回路部
ＣＫ  クロック信号
ＦＦ１〜４  フリップフロップ
ＧＳ１、ＧＳ２  外部信号
ＭＵＸ１〜４  マルチプレクサ
Ｎ１〜５、Ｎ１１〜１３、Ｎ２１〜２３、Ｎ３１〜３３  ノード
Ｓ１、Ｓｉａ、Ｓ２、Ｓ１１、Ｓ１１ａ、Ｓ１２、Ｓ２１  内部信号
ＳＳ１、ＳＳ２  出力信号
ＴＳ１〜４  テスト制御信号
【図１】
2006258638.tif 000003
【図２】
2006258638.tif 000004
【図３】
2006258638.tif 000005
【図４】
2006258638.tif 000006
【図５】
2006258638.tif 000007