(57)【要約】【課題】  限られた数のＡＤ変換器を効率良く利用できるＡＤ変換装置およびその制御方法を提供する。【解決手段】  入力側セレクタ２は、各入力チャンネルＩ１〜ｎに入力されたアナログ信号ＡＮ１〜ｎをいずれのＡＤ変換器Ｃ１〜ｍにも転送可能な構成を有する。各サンプリングタイミングにおいて、入力側セレクタ２は、所定の入力チャンネルＩ１〜ｎに入力された信号が非動作中のＡＤ変換器でＡＤ変換されるように、入力チャンネルＩ１〜ｎとＡＤ変換器Ｃ１〜ｍを選択する。出力側セレクタ３は、ＡＤ変換器Ｃ１〜ｍが出力するデジタル信号をいずれの格納バッファＢ１〜ｎにも転送可能な構成を有し、ＡＤ変換器Ｃ１〜ｍが出力したデジタル信号を格納する格納バッファＢ１〜ｎとして、入力チャンネルＩ１〜ｎに対応するものを選択する。入力側セレクタ２および出力側セレクタ３は、コントローラ４によって制御される。【選択図】  図１
2006333379.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（３≦ｎ）の入力チャンネルと、
前記入力チャンネルを介して入力されたアナログ信号をデジタル値に変換するｍ個のＡＤ変換器（２≦ｍ≦ｎ）と、
前記ＡＤ変換器が出力したデジタル値を格納するｎ個の格納バッファと、
前記各入力チャンネルに入力されたアナログ信号をいずれの前記ＡＤ変換器にも転送可能な構成を有し、前記入力チャンネルと当該各入力チャンネルを介して入力された信号を処理するＡＤ変換器とを選択する入力側セレクタと、
前記ＡＤ変換器が出力するデジタル信号をいずれの前記格納バッファにも転送可能な構成を有し、前記ＡＤ変換器と当該ＡＤ変換器が出力したデジタル信号を格納する格納バッファとを選択する出力側セレクタとを備えたＡＤ変換装置。
【請求項２】
同時に選択される前記入力チャンネルの数は、ｍ個以下であることを特徴とする、請求項１に記載のＡＤ変換装置。
【請求項３】
前記入力側セレクタは、各入力チャンネルにつき１つのＡＤ変換器を選択することを特徴とする、請求項１に記載のＡＤ変換装置。
【請求項４】
前記入力側セレクタは、少なくとも１つの入力チャンネルに対しては、同時に複数のＡＤ変換器を選択することを特徴とする、請求項１に記載のＡＤ変換装置。
【請求項５】
前記出力側セレクタは、前記各ＡＤ変換器の出力を格納する格納バッファとして、当該各ＡＤ変換器にアナログ信号を送出した入力チャンネルと対になったものを選択することを特徴とする、請求項１に記載のＡＤ変換装置。
【請求項６】
前記入力側セレクタと前記出力側セレクタと前記各ＡＤ変換器とを制御するコントローラをさらに備えた、請求項１に記載のＡＤ変換装置。
【請求項７】
前記コントローラは、非動作中のＡＤ変換器を優先的に選択するよう前記入力側セレクタを制御することを特徴とする、請求項６に記載のＡＤ変換装置。
【請求項８】
入力される信号の種類に基づく優先度を、前記各入力チャンネルに付すことを特徴とする、請求項１に記載のＡＤ変換装置。
【請求項９】
同じ信号が入力される複数の前記入力チャンネルには、サンプリングタイミングを決めるキャリアに基づいて優先度を付すことを特徴とする、請求項８に記載のＡＤ変換装置。
【請求項１０】
前記コントローラは、選択すべき前記入力チャンネルの数が、非動作中のＡＤ変換器の数よりも多くなったときに、入力チャンネルの優先度に応じて入力チャンネルの選択順序を決定することを特徴とする、請求項８に記載のＡＤ変換装置。
【請求項１１】
前記コントローラは、非動作中のＡＤ変換器がないときに、優先度が低い入力チャンネルを介して入力された信号のＡＤ変換を中断して、当該実行を中断したＡＤ変換器に優先度が高い入力チャンネルを介して入力される信号のＡＤ変換を実行させることを特徴とする、請求項８に記載のＡＤ変換装置。
【請求項１２】
前記コントローラは、優先度が高い入力チャンネルを介して入力された信号のＡＤ変換が終了した後に、中断していたＡＤ変換を再開させることを特徴とする、請求項１１に記載のＡＤ変換装置。
【請求項１３】
同時にＡＤ変換可能な入力チャンネルの数を、優先度に応じて制限することを特徴とする、請求項７に記載のＡＤ変換装置。
【請求項１４】
Ｎ個（３≦ｎ）の入力チャンネルと、前記入力チャンネルを介して入力されたアナログ信号をデジタル値に変換するｍ個のＡＤ変換器（２≦ｍ≦ｎ）と、前記ＡＤ変換器が出力したデジタル値を格納するｎ個の格納バッファとを備えたＡＤ変換装置の制御方法であって、
所定のタイミングにおいて、ＡＤ変換すべき入力チャンネルを特定する入力チャンネル特定ステップと、
特定した入力チャンネルを介して入力された信号をＡＤ変換するＡＤ変換器を選択するＡＤ変換器選択ステップと、
選択されたＡＤ変換器が出力したデジタル信号を格納する格納バッファを選択する格納バッファ選択ステップとを備えたＡＤ変換装置の制御方法。
【請求項１５】
前記入力チャンネル特定ステップでは、同時にｍ個以下の入力チャンネルを特定し、
前記ＡＤ変換器選択ステップでは、各入力チャンネルにつき一つのＡＤ変換器を選択することを特徴とする、請求項１４に記載のＡＤ変換装置の制御方法。
【請求項１６】
前記ＡＤ変換器選択ステップでは、少なくとも１つの入力チャンネルに対して、複数のＡＤ変換器を選択することを特徴とする、請求項１４に記載のＡＤ変換装置の制御方法。
【請求項１７】
前記格納バッファ選択ステップでは、各ＡＤ変換器に信号を送出した入力チャンネルと対になったものを選択することを特徴とする、請求項１４に記載のＡＤ変換装置の制御方法。
【請求項１８】
非動作中のＡＤ変換器を特定する非動作中ＡＤ変換器特定ステップをさらに備え、
前記ＡＤ変換器選択ステップでは、特定された非動作中のＡＤ変換器を優先的に選択することを特徴とする、請求項１４に記載のＡＤ変換装置。
【請求項１９】
非動作中ＡＤ変換器特定ステップで特定されたＡＤ変換器の数よりも入力チャンネル選択ステップで選択された入力チャンネルの数が多いときに、入力チャンネルの優先度に応じてＡＤ変換の実行順序を決定することを特徴とする、請求項１８に記載のＡＤ変換装置の制御方法。
【請求項２０】
非動作中ＡＤ変換器特定ステップでＡＤ変換器が特定されなかったときに、動作中のＡＤ変換器のうち、低優先度の入力チャンネルに入力された信号を処理中のものを特定するＡＤ変換器特定ステップと、
前記ＡＤ変換器特定ステップで特定されたＡＤ変換器でのＡＤ変換を中断させるＡＤ変換中断ステップと、
前記ＡＤ変換中断ステップでＡＤ変換の実行を中断したＡＤ変換器で、前記高優先度の入力チャンネルに入力された信号をＡＤ変換する割り込みＡＤ変換実行ステップとをさらに備えた、請求項１８に記載のＡＤ変換装置の制御方法。
【請求項２１】
前記高優先度ＡＤ変換実行ステップが終了した後に、中断していたＡＤ変換を再開する再開ステップとをさらに備えた、請求項１８に記載のＡＤ変換装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器を備えたＡＤ変換装置およびその制御方法に関する。
【背景技術】
【０００２】
図１３は、３相モータＭのインバータ制御装置を示している。また、図１４は、インバータ制御装置で用いられるマイクロコンピュータ１０１の一般的な構成を示している。マイクロコンピュータ１０１は、ＣＰＵ１０２、ＲＯＭ１０３、ＲＡＭ１０４、タイマ１０５、シリアル通信回路１０６、汎用Ｉ／Ｏポート１０７、ＡＤ変換器Ｃ１〜３およびＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｅ  ｍｏｄｕｌａｔｉｏｎ）信号生成回路１０８を備えている。従来のモータのインバータ制御装置は、例えば特許文献１に開示されている。
【０００３】
各ＡＤ変換器Ｃ１〜Ｃ３は、複数の入力チャンネルＩ１〜７を備えており、各入力チャンネルＩ１〜７には、所定のアナログ信号が入力される。図１５に示すように、ＡＤ変換器Ｃ１の入力チャンネルＩ１には、モータ相電流Ｉｖが、また、ＡＤ変換器Ｃ２の入力チャンネルＩ３、Ｉ４にはモータ相電流Ｉｗ、ＤＣ電圧が入力される。そして、ＡＤ変換器Ｃ３の３つの入力チャンネルにＩ４〜６は、温度センサ出力Ｔ１〜３がそれぞれ入力される。
【０００４】
ここで、モータ相電流Ｉｖ、Ｉｗは、モータＭに入力される３相のモータ相電流Ｉｕ、ＩｖおよびＩｗのうちの２つであり、ＤＣ電圧は、モータを制御するインバータ回路１２０に供給される電圧である。これらの信号はモータをフィードバック制御するための主要な信号であり、ＰＷＭ信号のキャリアの発振タイミング毎にサンプリングされるように制御される。これらの信号のＡＤ変換は、サンプリングタイミングで即時に実行されることが望ましい。
【０００５】
温度センサ出力Ｔ１、Ｔ２およびＴ３は、インバータ回路１２０の温度を示す信号であって、トランジスタの誤作動や破壊を防止する目的で検出される。温度センサ出力Ｔ１〜３が示す温度が、トランジスタの正常動作を補償できない温度になった場合には、電源の供給が強制的に停止される。温度センサ出力Ｔ１〜３は、瞬時に大きく変化することはないために、また、モータＭのフィードバック制御に関わる信号でもないために、モータ相電流Ｉｖ，ＩｗやＤＣ電圧のように所定のタイミングで即時にＡＤ変換しなければならないという種の信号ではない。
【０００６】
各ＡＤ変換器Ｃ１〜３でＡＤ変換された信号は、入力チャンネルＩ１〜７に対応する格納バッファＢ１〜７に一時的に格納される。ＣＰＵ１０２は、格納バッファＢ１〜７から送出されたデジタル信号を用いて、出力すべき波形を演算する。パルス幅変調信号生成回路１０８は、ＣＰＵ１０２の演算結果に基づいて生成したＰＷＭ信号を出力し、このＰＷＭ信号によってインバータ回路１２０のトランジスタ（Ｕ＋，Ｖ＋，Ｗ＋，Ｕ−，Ｖ−，Ｗ−）がスイッチング制御される。これによって、モータＭの回転数が調整される。
【０００７】
ところで、各ＡＤ変換器Ｃ１〜３は、他のＡＤ変換器Ｃ１〜３と同じタイミングで動作することはできるが、自身が有する複数の入力チャンネルＩ１〜７から入力されたアナログ信号を同時処理することはできない。よって、自身が有する複数の入力チャンネルＩ１〜７から入力されたアナログ信号のサンプリングタイミングが重複した場合には、順番にデジタル信号に変換することになる。
【０００８】
図１６には、図Ｃ１〜３のＡＤ変換器での各信号のＡＤ変換タイミングの一例を示している。モータ相電流ＩｗとＤＣ電圧は、理想的にはサンプリングタイミングｔ１、ｔ２で即時にＡＤ変換されることが望ましいが、上述した理由のために、実際には、モータ相電流ＩｗをＡＤ変換した後に、ＤＣ電圧がＡＤ変換される。よって、モータの制御に関わる３つの信号のデジタル値を取得するための所要時間は、一つの入力チャンネルから入力される信号を処理する時間ｔの２倍になる。
【０００９】
モータをより精密に制御するためには、検出結果をフィードバックするまでの時間を短縮すればよいが、そのためにはＡＤ変換の所要時間（以下、ＡＤ変換時間という）を短縮する必要がある。ＡＤ変換時間が長くなると、変換で得られたデジタル値が示すモータの状態と、そのデジタル値を用いて制御する際のモータの状態とに食い違いが生じてしまうために、モータを所望の状態に制御できなくなる。
【００１０】
また、より精密にモータ制御を行うためには、ＡＤ変換の精度（分解能）を向上させることも重要である。ＡＤ変換の精度が低い場合にも、変換で得られたデジタル値が示すモータの状態と、実際のモータの状態とに食い違いが生じてしまい、モータを所望の状態に制御できない。
【００１１】
ＡＤ変換の所要時間を短縮したり、ＡＤ変換の精度を向上させたりするには、より性能が高いＡＤ変換器を用いることが一案として挙げられる。また、より容易な方法として、ＡＤ変換器の数を増やすことも有効である。
【特許文献１】特開２００３−７９１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、回路規模やコストの増大を抑制するためには、ＡＤ変換器の個数をむやみに増やすことはできない。従って、少ない数のＡＤ変換器を効率よく利用して処理時間の短縮化やＡＤ変換精度の向上を図らなければならない。ただし、従来のＡＤ変換器の構成では、各入力チャンネルには予め定めた信号しか入力されず、かつ、一つのＡＤ変換器は、一つのチャンネルから入力された信号しか一度に変換できないという構造上の制約がある。よって、ＡＤ変換器自体の性能を変えずに、少ない数のＡＤ変換器で全体のＡＤ変換時間を短縮して、ＡＤ変換精度の向上を図ることには限界があった。
【課題を解決するための手段】
【００１３】
それ故に、本発明の目的は、ＡＤ変換器を効率良く利用できるＡＤ変換装置およびその制御方法を提供することである。
【００１４】
本発明に係るＡＤ変換装置は、ｎ個（３≦ｎ）の入力チャンネルと、入力チャンネルを介して入力されたアナログ信号をデジタル値に変換するｍ個のＡＤ変換器（２≦ｍ≦ｎ）と、ＡＤ変換器が出力したデジタル値を格納するｎ個の格納バッファと、各入力チャンネルに入力されたアナログ信号をいずれのＡＤ変換器にも転送可能な構成を有し、入力チャンネルと各入力チャンネルを介して入力された信号を処理するＡＤ変換器とを選択する入力側セレクタと、ＡＤ変換器が出力するデジタル信号をいずれの格納バッファにも転送可能な構成を有し、ＡＤ変換器とＡＤ変換器が出力したデジタル信号を格納する格納バッファとを選択する出力側セレクタとを備える。
【００１５】
入力側セレクタでは、ｍ個以下の入力チャンネルが同時に選択される。
【００１６】
また、入力側セレクタは、各入力チャンネルにつき１つのＡＤ変換器を選択するように制御されてもよいし、少なくとも一つの入力チャンネルに対しては、同時に複数のＡＤ変換器を選択するように制御されてもよい。
【００１７】
出力側セレクタは、各ＡＤ変換器の出力を格納する格納バッファとして、各ＡＤ変換器にアナログ信号を送出した入力チャンネルと対になったものを選択することを特徴とする。
【００１８】
本発明に係るＡＤ変換装置は、入力側セレクタと出力側セレクタと各ＡＤ変換器とを制御するコントローラをさらに備えていてもよい。
【００１９】
コントローラは、非動作中のＡＤ変換器を優先的に選択するよう入力側セレクタを制御するようになっていてもよい。
【００２０】
また、本発明に係るＡＤ変換装置では、入力される信号の種類に基づく優先度を、前記各入力チャンネルに付すようにしてもよい。その場合に、同じ信号が入力される複数の前記入力チャンネルには、サンプリングタイミングを決めるキャリアに基づいて優先度を付すようにしてもよい。
【００２１】
また、コントローラは、選択すべき入力チャンネルの数が、非動作中のＡＤ変換器の数よりも多くなったときに、入力チャンネルの優先度に応じて入力チャンネルの選択順序を決定するようになっていてもよい。
【００２２】
コントローラは、非動作中のＡＤ変換器がないときに、優先度が低い入力チャンネルを介して入力された信号のＡＤ変換を中断して、実行を中断したＡＤ変換器に優先度が高い入力チャンネルを介して入力される信号のＡＤ変換を実行させるようになっていてもよい。
【００２３】
また、コントローラは、優先度が高い入力チャンネルを介して入力された信号のＡＤ変換が終了した後に、中断していたＡＤ変換を再開させるようになっていてもよい。
【００２４】
同時にＡＤ変換可能な入力チャンネルの数は、優先度に応じて制限してもよい。
【００２５】
本発明に係るＡＤ変換装置の制御方法は、ｎ個（３≦ｎ）の入力チャンネルと、入力チャンネルを介して入力されたアナログ信号をデジタル値に変換するｍ個のＡＤ変換器（２≦ｍ≦ｎ）と、ＡＤ変換器が出力したデジタル値を格納するｎ個の格納バッファとを備えたＡＤ変換装置の制御方法であって、所定のタイミングにおいて、ＡＤ変換すべき入力チャンネルを特定する入力チャンネル特定ステップと、特定した入力チャンネルを介して入力された信号をＡＤ変換するＡＤ変換器を選択するＡＤ変換器選択ステップと、選択されたＡＤ変換器が出力したデジタル信号を格納する格納バッファを選択する格納バッファ選択ステップとを備える。
【００２６】
入力チャンネル特定ステップでは、同時にｍ個以下の入力チャンネルを特定し、ＡＤ変換器選択ステップでは、各入力チャンネルにつき一つのＡＤ変換器を選択するようにしてもよいし、少なくとも１つの入力チャンネルに対して、複数のＡＤ変換器を選択するようにしてもよい。
【００２７】
格納バッファ選択ステップでは、各ＡＤ変換器に信号を送出した入力チャンネルと対になったものを選択するようにすることが望ましい。
【００２８】
非動作中のＡＤ変換器を特定する非動作中ＡＤ変換器特定ステップをさらに備え、ＡＤ変換器選択ステップでは、特定された非動作中のＡＤ変換器を優先的に選択するようにしてもよい。
【００２９】
非動作中ＡＤ変換器特定ステップで特定されたＡＤ変換器の数よりも入力チャンネル選択ステップで選択された入力チャンネルの数が多いときに、入力チャンネルの優先度に応じてＡＤ変換の実行順序を決定するようにしてもよい。
【００３０】
また、非動作中ＡＤ変換器特定ステップでＡＤ変換器が特定されなかったときに、動作中のＡＤ変換器のうち、低優先度の入力チャンネルに入力された信号を処理中のものを特定するＡＤ変換器特定ステップと、ＡＤ変換器特定ステップで特定されたＡＤ変換器でのＡＤ変換を中断させるＡＤ変換中断ステップと、ＡＤ変換中断ステップでＡＤ変換の実行を中断したＡＤ変換器で、高優先度の入力チャンネルに入力された信号をＡＤ変換する割り込みＡＤ変換実行ステップとをさらに備えていてもよい。
【００３１】
また、高優先度ＡＤ変換実行ステップが終了した後に、中断していたＡＤ変換を再開する再開ステップをさらに備えていてもよい。
【発明の効果】
【００３２】
本発明に係るＡＤ変換装置は、入力側セレクタ及び出力側セレクタを備えており、入力チャンネルとＡＤ変換器との組み合わせ、および、ＡＤ変換器と格納バッファとの組み合わせをフレキシブルに変化させることができる。したがって、本発明に係るＡＤ変換装置によれば、非動作中のＡＤ変換器を効率良く利用することができるために、ＡＤ変換器の数を増加させずにＡＤ変換時間を短縮することができる。よって、本発明に係るＡＤ変換装置をモータのインバータ制御装置で用いれば、ＡＤ変換器の数が少なくとも、精度良くモータを制御することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
図１は、本発明に係るＡＤ変換装置の概念図を示している。ＡＤ変換装置は、ｎ個（ｎ≧３）の入力チャンネルＩ１〜ｎ、入力側セレクタ２、ｍ個（２≦ｍ≦ｎ）のＡＤ変換器Ｃ１〜ｍ、出力側セレクタ３、ｎ個の格納バッファＢ１〜ｎおよびコントローラ４を備える。
【００３４】
各入力チャンネルＩ１〜ｎには、アナログ信号ＡＮ１〜７が入力される。入力側セレクタ２は、各入力チャンネルＩ１〜ｎに入力されたアナログ信号をいずれのＡＤ変換器Ｃ１〜ｍにも転送可能な構成を有し、入力チャンネルＩ１〜ｎと、各入力チャンネルＩ１〜ｎから転送された信号を処理するＡＤ変換器Ｃ１〜ｍとの組み合わせを、サンプリングタイミング毎に選択する。ＡＤ変換器Ｃ１〜ｍは、入力されたアナログ信号をデジタル値に変換して出力する。出力側セレクタ３は、ＡＤ変換器Ｃ１〜ｍが出力するデジタル信号をいずれの格納バッファＢ１〜ｎにも転送可能な構成を有し、ＡＤ変換器Ｃ１〜ｍと、ＡＤ変換器Ｃ１〜ｍが出力したデジタル信号を格納する格納バッファＢ１〜ｎとをサンプリングタイミング毎に選択する。そして、格納バッファＢ１〜ｎは、ＡＤ変換器Ｃ１〜ｍが出力したデジタル値を一時的に格納する。
【００３５】
入力側セレクタ２および出力側セレクタ３による選択状態や、ＡＤ変換器Ｃ１〜ｍでのＡＤ変換の実行や中断は、コントローラ４によって制御される。コントローラ４は、動作中のＡＤ変換器Ｃ１〜ｍが送出する動作信号Ｓ１に基づいて、ＡＤ変換器選択指令Ｓ２を送出する。入力側セレクタ２は、受信したＡＤ変換器選択指令Ｓ２に基づいて、アナログ信号の入力元となる入力チャンネルＩ１〜ｎと、送出先となるＡＤ変換器Ｃ１〜ｍとを選択（接続）する。
【００３６】
また、コントローラ４は、入力側セレクタ２に対して行う制御の決定に基づいて、出力側セレクタ３の制御も決定する。より具体的には、コントローラ４は、各ＡＤ変換器Ｃ１〜ｍの出力を格納する格納バッファＢ１〜ｎとして、そのＡＤ変換器Ｃ１〜ｍにアナログ信号が入力された入力チャンネルＩ１〜ｎと対になるものを選択するよう出力側セレクタ３を制御する。ここで、入力チャンネルＩｘ（ｘ＝１〜ｎ）と対になる格納バッファは、格納バッファＢｘである。この制御のために、コントローラ４は、格納バッファ選択指令Ｓ３を送出する。出力側セレクタ３は、格納バッファ選択指令Ｓ３に基づいて、デジタル信号の送出元となるＡＤ変換器Ｃ１〜ｍと送出先となる格納バッファＢ１〜ｎとを選択（接続）する。なお、ＡＤ変換器Ｃ１〜ｍの数がｍ個であるために、同時に選択され得る入力チャンネルＩ１〜ｎおよび格納バッファＢ１〜ｎの数はｍ個以下である。
【００３７】
このようにＡＤ変換装置は、入力側セレクタ２及び出力側セレクタ３を備えており、入力チャンネルＩ１〜ｎとＡＤ変換器Ｃ１〜ｍとの組み合わせ、および、ＡＤ変換器Ｃ１〜ｍと格納バッファＢ１〜ｎとの組み合わせをフレキシブルに変化させることができる。
よって、複数のアナログ信号のサンプリングタイミングが重なった場合の全ＡＤ変換完了までの所要時間を、従来のＡＤ変換器を用いる場合より短縮することができる。
【００３８】
以下に、図２を用いて、本実施形態に係るＡＤ変換装置の駆動方法を説明する。まず、コントローラ４は、各サンプリングタイミングにおいて、ＡＤ変換すべき信号が入力されている入力チャンネルＩ１〜ｎを特定する（ステップＳ１）。また、動作信号Ｓ１に基づいて、サンプリングタイミングにおいて非動作中のＡＤ変換器Ｃ１〜ｍの有無を判断する（ステップＳ２）。非動作中のＡＤ変換器Ｃ１〜ｍがあれば（ステップＳ２のＹＥＳ）、先に特定した入力チャンネルＩ１〜ｎと非動作中のＡＤ変換器Ｃ１〜ｍとを組み合わせを決定する（ステップＳ３）。また、コントローラ４は、ステップＳ３での決定結果に基づいて、ＡＤ変換器と出力バッファとの組み合わせを決定する（ステップＳ４）。そして、ステップＳ３およびステップＳ４での決定に基づいて、入力側セレクタ２および出力側セレクタ３を制御する。なお、ステップＳ２において、非動作中のＡＤ変換器Ｃ１〜ｍがなければ、いずれかのＡＤ変換器Ｃ１〜ｍが非動作になるのを待ってＡＤ変換を実行する（ステップＳ２のＮＯ）。
【００３９】
図３（ａ）は従来のＡＤ変換器、また、図３（ｂ）は本発明に係るＡＤ変換装置を用いた場合のＡＤ変換処理のタイミングと所要時間とを示している。なお、図３（ａ）は、同じＡＤ変換器に属する別の入力チャンネルに、アナログ信号ＡＮ１とＡＮ２とが入力されている場合を示している。アナログ信号ＡＮ１とＡＮ２とのサンプリングタイミングは同じ時刻ｔ０であるが、実際にＡＤ変換が実行されるタイミングは、従来のＡＤ変換装置と本発明に係るＡＤ変換装置とで異なる。
【００４０】
従来のＡＤ変換器の構成では、図３（ａ）に示すように、時刻ｔ０〜ｔ０＋ｔの間にアナログ信号ＡＮ１がＡＤ変換されて格納バッファに格納され、次に、時刻ｔ０＋ｔ〜ｔ０＋２ｔの間にアナログ信号ＡＮ２がＡＤ変換されて格納バッファに格納されていた。１回のＡＤ変換所要時間をｔとした場合に、同じＡＤ変換器に属する入力チャンネルに入力された２種類の信号をＡＤ変換するためには、２ｔの時間を要していた。
【００４１】
これに対して、本発明に係るＡＤ変換装置によれば、図３（ｂ）に示すように、時刻ｔ０〜ｔ０＋ｔの間に、アナログ信号ＡＮ１、ＡＮ２が、それぞれＡＤ変換器Ｃ１、Ｃ２でＡＤ変換されて、格納バッファＢ１、Ｂ２に格納される。本発明に係るＡＤ変換装置によれば、同時にＡＤ変換しなければならない信号の数が、非動作中のＡＤ変換器Ｃ１〜ｍの数以下であれば、１回分のＡＤ変換時間ｔで、すべてのＡＤ変換を終えることができる。このように本発明に係るＡＤ変換装置によれば、検出すべき信号がどの入力チャンネルに入力される信号であるかによらず、ＡＤ変換器Ｃ１〜ｍの数だけ同時にＡＤ変換を行うことが可能である。よって、複数のアナログ信号のサンプリングタイミングが重なった場合の全ＡＤ変換完了までの所要時間を、従来のＡＤ変換器を用いる場合より短縮することができる。
【００４２】
本実施形態に係るＡＤ変換装置とその制御方法によれば、非動作中のＡＤ変換器Ｃ１〜ｍを効率良く利用できるために、ＡＤ変換器Ｃ１〜ｍの数を増加させずにＡＤ変換時間を短縮することができる。よって、本発明に係るＡＤ変換装置をモータのインバータ制御装置で用いれば、より精度良くモータを制御することができる。
【００４３】
また、ＡＤ変換装置に出力側セレクタ３を設けなかった場合には、図５に示すように、ＡＤ変換器Ｃ１〜ｍ毎に全ての入力チャンネルＩ１〜ｎに対応する格納バッファＢ１〜ｎを設けなければならないため、格納バッファ用の記憶領域が増大し、ひいてはチップ面積やコストが増大してしまう。しかしながら、本発明のＡＤ変換器Ｃ１〜ｍは、出力側セレクタ３を備えており、どのＡＤ変換器Ｃ１〜ｍでアナログ信号を変換しようとも、変換によって得られたデジタル値は必ず入力チャンネルＩ１〜ｎに対応した１つの格納バッファＢ１〜ｎに格納される。したがって、格納バッファ用の記憶領域を従来と同数に保つことができる。
【００４４】
なお、上記説明では、全ての入力チャンネルに入力される信号の優先度が同じで、全てのＡＤ変換器Ｃ１〜ｍが同一の性能であることを前提としている。
【００４５】
（第２の実施形態）
第１の実施形態で説明したＡＤ変換装置は、入力チャンネルＩ１〜ｎの数よりもＡＤ変換器Ｃ１〜ｍの数が少ないために、同時に変換すべきアナログ信号の数が、ＡＤ変換器Ｃ１〜ｍの数以上になる場合もある。本実施形態では、入力チャンネルＩ１〜ｎに入力されるアナログ信号が、所定の検出タイミング（サンプリングタイミング）で即時にＡＤ変換する必要があるも種のものと、即時にはＡＤ変換する必要がない種のものとに分けられる場合のＡＤ変換装置の制御方法を説明する。
【００４６】
なお、本実施形態で説明する制御方法のために用いられるＡＤ変換装置の構成は、第１の実施形態で図１を用いて説明したものと同じであるため、その説明を省略する。図５（ａ）〜（ｃ）は、図１に示すＡＤ変換装置で、ｎ＝４、ｍ＝３、入力チャンネルＩ１〜Ｉ３が優先度Ａ、入力チャンネル４が優先度Ｂである場合を示している。優先度ＡのチャンネルＩ１〜３は、所定の検出タイミングで即時にＡＤ変換する必要がある信号ＡＮ１〜３が入力される入力チャンネルであり、優先度ＢのチャンネルＩ４は、即時にはＡＤ変換する必要がない信号ＡＮ４が入力される入力チャンネルである。ＡＤ変換の競合が生じた場合には、優先度Ａの入力チャンネルＩ１〜３に入力された信号ＡＮ１〜３が、優先度Ｂの入力チャンネルＩ４に入力された信号ＡＮ４よりも優先してＡＤ変換される。
【００４７】
図５（ａ）は、ＡＤ変換器Ｃ１〜３が、入力チャンネルＩ１、Ｉ２およびＩ４に入力されたアナログ信号ＡＮ１、ＡＮ２およびＡＮ４をＡＤ変換する場合を示している。入力側セレクタ２および出力側セレクタ３は、信号ＡＮ１、ＡＮ２およびＡＮ４が、それぞれＡＤ変換器Ｃ１、Ｃ２およびＣ３で変換されて、得られたデジタル値が格納バッファＢ１、Ｂ２およびＢ４にそれぞれ格納されるように制御される。
【００４８】
図５（ｂ）は、５（ａ）に示すＡＤ変換が行われている最中に、入力チャンネルＩ３に入力されたアナログ信号ＡＮ３もＡＤ変換することになった場合を示している。この場合、コントローラ４は、新たに変換することになった信号ＡＮ３よりも優先度が低い信号Ａｎ４を処理中のＡＤ変換器Ｃ３に、ＡＤ変換中断信号Ｓ４を送出する。ＡＤ変換中断信号Ｓ４を受けたＡＤ変換器Ｃ３は、実行中のＡＤ変換を中断して、より優先度の高い信号のＡＤ変換を実行する。
【００４９】
割り込みで実行されたＡＤ変換の終了後には、図５（ｃ）に示すように、中断していたＡＤ変換を再度実行する。具体的には、入力チャンネルＩ３への入力信号のＡＤ変換結果が格納バッファＢ３に格納されて、ＡＤ変換器Ｃ３が開放された時点で、入力チャンネルＩ４への入力信号のＡＤ変換を再開する。
【００５０】
なお、ＡＤ変換の中断が行われるのは、ＡＤ変換器Ｃ１〜ｍが全て動作中の場合である。非動作中のＡＤ変換器Ｃ１〜ｍが存在する場合には、そのＡＤ変換器Ｃ１〜ｍを優先的に使用すればよい。また、中断可能なＡＤ変換器Ｃ１〜ｍが複数存在した場合は、任意のＡＤ変換器（例えば番号の若いもの）が選択されるようにしてもよい。また、低優先度の信号のＡＤ変換が中断されたまま、高優先度の信号のＡＤ変換が一定回数以上続いた場合には、低優先度の信号のＡＤ変換はキャンセルされるように構成してもよい。または、低優先度の信号のＡＤ変換が中断されたまま、高優先度の信号のＡＤ変換が一定回数以上続いた場合、低優先度の信号の優先度を一時的に引き上げるようにしてもよい。これにより、低優先度の信号のＡＤ変換が無期限に遅延されることを防止できる。
【００５１】
以下では、図３に示すインバータ制御装置に、上述の制御方法を適用する場合を説明する。図６は、図１に示すＡＤ変換装置で、ｎ＝６、ｍ＝３の場合を示している。入力チャンネルＩ１〜Ｉ６に入力されるアナログ信号ＡＮ１〜６は、順に、モータ相電流Ｉｖ、モータ相電流Ｉｗ、ＤＣ電圧ＤＣ、温度センサ出力Ｔ１、Ｔ２およびＴ３である。入力チャンネルＩ１〜Ｉ３（信号Ｉｖ、ＩｗおよびＤＣ）には優先度Ａが、入力チャンネル４〜６（信号Ｔ１〜３）には優先度Ｂが付されている。簡単のために、初期状態では、ＡＤ変換器Ｃ１〜Ｃ３は全て非動作であるとする。
【００５２】
図６は、各ＡＤ変換器Ｃ１〜３におけるＡＤ変換のタイミングチャートを示している。ＰＷＭ信号のキャリアの発振タイミングｔ１、ｔ２、ｔ３がモータ相電流Ｉｖ、ＩｗおよびＤＣ電圧のサンプリングタイミングである。キャリアは、周波数が４ｋＨｚ、波長が２５０μｓ程度である。また、一回のＡＤ変換時間はｔ（＝１．５μｓ）程度である。
【００５３】
時刻ｔ１では、いずれのＡＤ変換器Ｃ１〜３も動作しておらず、モータ相電流Ｉｖ、ＩｗおよびＤＣ電圧が、ＡＤ変換器Ｃ１〜３でＡＤ変換される。このときに、出力側セレクタ３も制御されて、モータ相電流Ｉｖ，ＩｗおよびＤＣ電圧をＡＤ変換して得られたデジタル値が、それぞれ、格納バッファＢ１、Ｂ２およびＢ３に格納される。モータ相電流Ｉｖ、ＩｗおよびＤＣ電圧のＡＤ変換が終了すると、温度センサ出力Ｔ１、Ｔ２およびＴ３のＡＤ変換が実行される。
【００５４】
時刻ｔ２には、ＡＤ変換器Ｃ１で、温度センサ出力Ｔ２のＡＤ変換が行われている。このような場合には、優先度が低い温度センサ出力Ｔ２のＡＤ変換が一旦中断されて、より優先度が高いモータ相電流ＩｖのＡＤ変換が行われる。そして、モータ相電流ＩｖのＡＤ変換終了後に、温度センサ出力Ｔ２のＡＤ変換が再開される。温度センサ出力Ｔ２のＡＤ変換結果は即時に求める必要はないために、中断はモータ制御装置の制御上の問題にはならない。
【００５５】
以上に説明したように、本実施形態に係るＡＤ変換器の制御方法によれば、ＡＤ変換器の数は従来と同じ数でありながら、ＡＤ変換結果を即時に求める必要がある種の信号のＡＤ変換をより迅速に行うことができる。よって、本実施形態に係るＡＤ変換器をモータ制御に用いた場合には、モータ制御の精度をより高めることができる。
【００５６】
なお、ＡＤ変換装置のＡＤ変換器Ｃ１〜ｍの性能は、全て同じなくてもよい。ＡＤ変換器Ｃ１〜ｍの一部を、性能は高くないが低コストのものにして、ＡＤ変換回路部分のコストを削減することも可能である。そのような場合には、コントローラ４は、入力チャンネルに入力される信号の種類とＡＤ変換器Ｃ１〜ｍの性能とに応じて使用するＡＤ変換器Ｃ１〜ｍを選択するように、入力側セレクタ２及び出力側セレクタ３を操作すればよい。
【００５７】
ただし、従来のＡＤ変換装置のように、特定のＡＤ変換器Ｃ１〜ｍに入力される信号が固定されてしまうと、本発明に係るＡＤ変換装置に特有な効果を得ることはできないために注意が必要となる。
【００５８】
図８はＡＤ変換器Ｃ１〜ｍの性能が異なる場合の変換例である。図８では、ＡＤ変換器Ｃ１、Ｃ２が高性能であり、ＡＤ変換器Ｃ３が低性能のＡＤ変換器Ｃ１〜ｍである場合を示している。このように、ＡＤ変換器Ｃ１〜３の性能が一様でない場合には、入力チャンネルの優先度毎に使用できるＡＤ変換器Ｃ１〜３を限定するようにしてもよい。図８（ａ）〜（ｃ）では、優先度Ａの入力チャンネルＩ１〜３のＡＤ変換は、高性能のＡＤ変換器Ｃ１、Ｃ２で行い、優先度Ｂの入力チャンネルのＡＤ変換は、低性能のＡＤ変換器Ｃ３で行うようにしている。優先度Ａの入力チャンネルＩ１〜３に入力される信号ＡＮ１〜３を低性能のＡＤ変換器Ｃ３で変換することや、優先度Ｂの入力チャンネルＩ４に入力される信号ＡＮ４を高性能のＡＤ変換器Ｃ１〜３でＡＤ変換したりすることは禁止される。
【００５９】
（第３の実施形態）
本実施形態では、低優先度の入力チャンネルに入力される信号のＡＤ変換もより円滑に行えるようにするＡＤ変換装置の制御方法を説明する。この目的のために、本実施形態に係る制御方法では、入力チャンネルの優先度毎に、同時にＡＤ変換可能な信号の数を制限しておく。なお、本実施形態の制御方法を実行するための装置は、第１の実施形態で説明したものと同じであるため、その説明を省略する。
【００６０】
図９は本手法の模式図である。ここでは、入力チャンネルＩ１〜３を優先度Ａ、入力チャンネルＩ４を優先度Ｂとし、優先度Ａの入力チャンネルＩ１〜３に入力される信号ＡＮ１〜３の同時変換数を２に設定しているとする。図９（ａ）、（ｂ）に示すように、優先度Ａの入力チャンネルＩ１〜３のうち任意の２つと、優先度Ｂの入力チャンネルＩ４に入力されるアナログ信号をＡＤ変換する場合には、全てのＡＤ変換を同時に実行することができる。
【００６１】
一方で、図９（ｃ）に示すように、優先度Ａの３つの入力チャンネルに入力されるアナログ信号を、同時にＡＤ変換することは、例え３個のＡＤ変換器Ｃ１〜３の全てが非動作であってもできない。この場合には、入力側セレクタ２は、３つの入力チャンネルのうち２つに入力された信号だけを先にＡＤ変換して、その後に残る１つをＡＤ変換するように制御される。このように、優先度Ｂのチャンネルに入力される信号も必ずＡＤ変換されるようにしておくことによって、より円滑な制御が実現する場合もある。
【００６２】
なお、上述の例では、同一優先度内で入力チャンネルの番号の若いものを優先したが、本実施形態に係る制御方法では、同時変換可能数を越える数のＡＤ変換を実行する必要が生じた場合に、どの入力チャンネルを後回しにするかを制限するものではない。また、優先度毎の同時変換可能数についても制限しない。なお、非動作のＡＤ変換器Ｃ１〜ｍがあれば、優先度Ｂの複数の入力チャンネルのＡＤ変換を同時に行えることは言うまでもない。また、本手法は第２の実施形態で述べた、優先度に基づくＡＤ変換の中断との併用を妨げるものではない。
【００６３】
図１０は、本実施形態に係るＡＤ変換装置の制御方法を用いてモータの制御を行う場合の、各ＡＤ変換器Ｃ１〜３で行われるＡＤ変換のタイミングチャートの一例を示している。なお、ここで使用したモータ制御装置は、マイクロコンピュータに、ＡＤ変換装置と２つのＰＷＭ出力回路とを備えている。そして、ＡＤ変換装置は、９つの入力チャンネルと３つのＡＤ変換器Ｃ１〜３とを含んでいる。２つのＰＷＭ出力回路のうち一方は、ＰＷＭ０信号を出力し、他方は、ＰＷＭ１信号を出力する。モータは、これら２つの信号を用いて制御される。
【００６４】
モータ相電流Ｉｖは、入力チャンネルＩ１およびＩ４に、モータ相電流Ｉｗは入力チャンネルＩ２およびＩ５に、ＤＣ電圧ＤＣは、入力チャンネルＩ３およびＩ６に入力される。また、温度センサ出力Ｔ１〜３は、入力チャンネルＩ７〜９に入力される。ＰＷＭ０信号のキャリアは、周波数が４ｋＨｚ、波長が約２５０μｍである。他方のＰＷＭ１信号のキャリアは、周波数が３ｋＨｚ、波長が約３３３μｍである。ＰＷＭ０信号のキャリアの発振タイミングｔ１、ｔ２は、入力チャンネルＩ１〜３に入力されたモータ相電流Ｉｖ、ＩｗおよびＤＣ電圧の理想的なサンプリングタイミングであり、ＰＷＭ１信号のキャリアの発振タイミングｔ１、ｔ３は、入力チャンネルＩ４〜６に入力されたモータ相電流Ｉｖ、ＩｗおよびＤＣ電圧の理想的なサンプリングタイミングである。
【００６５】
ここで、入力チャンネルＩ１〜３に優先度Ａを、入力チャンネルＩ４〜６に優先度Ｂを、また、入力チャンネルＩ７〜９に優先度Ｃを付しておく。なお、ＡＤ変換の優先順位は、優先度Ａ＞優先度Ｂ＞優先度Ｃの関係があるとする。また、優先度Ａおよび優先度Ｂのチャンネルに入力される信号の同時変換許容数は、いずれも２とする。
【００６６】
ＰＷＭ０のキャリアと、ＰＷＭ１のキャリアは非同期であるので、ＡＤ変換のタイミングがどの順番になるかを推定することは困難である。しかしながら、本発明の手法によれば、コントローラ４が自動的に、その時点で非動作のＡＤ変換器Ｃ１〜３を特定して、各入力チャンネルＩ１〜９の信号をＡＤ変換するように割り当てる。そのために、ＰＷＭ０のキャリアが示すサンプリングタイミングとＰＷＭ１のキャリアが示すサンプリングタイミングが重なった場合にも、２回分のＡＤ変換時間（２ｔ）で全てのＡＤ変換を終えることができる。なお、第２の実施形態でも説明したように、優先度Ｃの温度センサ出力Ｔ１〜３のＡＤ変換中に、優先度Ａまたは優先度Ｂの信号のＡＤ変換タイミングになった場合には、低優先度の入力チャンネルに入力される信号のＡＤ変換を中断して、高優先度の入力チャンネルに入力された信号のＡＤ変換を行えばよい。
【００６７】
なお、従来のＡＤ変換装置で上述のようなタイミングでＡＤ変換を行おうとすれば、ＰＷＭ０信号のキャリアで変換タイミングが決まる信号（Ｉｖ，ＩＷ，ＤＣ）用に２つ、ＰＷＭ１信号のキャリアで変換タイミングが決まる信号（Ｉｖ，ＩＷ，ＤＣ）用に２つ、温度センサ出力Ｔ１〜３用に１つ、計５つのＡＤ変換器が必要となる。しかしながら、本発明の手法を適用することで、ＡＤ変換器Ｃ１〜ｍ数の増加を抑えつつ、より多くのＡＤ変換処理が可能となる。
【００６８】
また、優先度Ａ、Ｂの同時変換数を２とした場合には、ＰＷＭ０信号とＰＷＭ１信号のＡＤ変換タイミングが重なったときでも、２回分のＡＤ変換時間（２ｔ）で全てのＡＤ変換を完了できる。なお、本実施形態では、ＡＤ変換器Ｃ１〜ｍの性能が同一であることを前提としている。
【００６９】
（第４の実施形態）
本実施形態に係るＡＤ変換器の制御方法では、入力側セレクタ２は、１つの入力チャンネルＩ１〜ｎに入力されたアナログ信号を、複数のＡＤ変換器Ｃ１〜ｍに出力するように制御され、出力側セレクタ３は、複数のＡＤ変換器Ｃ１〜ｍが出力したデジタル値を合算して１つの格納バッファＢ１〜ｎに格納するように制御される。なお、本実施形態に係る制御方法を行うためのＡＤ変換装置は、第１の実施形態で説明したものと同じであるために、その説明を省略する。
【００７０】
例えば、図１１に示すように、１つの入力チャンネルＩ１に入力されたアナログ信号ＡＮ１（モータ電流Ｉｖ）が２個のＡＤ変換器Ｃ１、Ｃ２に入力された場合、信号ＡＮ１は、１回の入力に対して、１回のＡＤ変換時間ｔの間に、２回ＡＤ変換されることになる。これらの結果を合算することにより、実質的に２倍の分解能を得ることができる。
【００７１】
例えば、ＡＤ変換により得られるデジタル値の分解能が１０ビットで、同時に２つのＡＤ変換器Ｃ１、Ｃ２が出力した結果を得られる場合、合算した結果は２倍、分解能にして１１ビット分となる。
【００７２】
図１２は、本手法を用いてモータ制御を行う際のＡＤ変換のタイミングを示している。モータ相電流Ｉｖ、Ｉｗについて、一つのアナログ値について２つのＡＤ変換器Ｃ１、Ｃ２を用いて変換している。ＡＤ変換時間は従来のＡＤ変換器を用いた場合と同じだが、サンプリング数が増加しているため、モータ相電流Ｉｖ、ＩｗのＡＤ変換の分解能は向上している。
【００７３】
本実施形態に係る制御方法によれば、１回のＡＤ変換時間で、アナログ値のサンプリング回数を増加させることができ、実質的なＡＤ変換の分解能を向上させることができる。なお、本実施形態に係る制御方法でも、非使用中のＡＤ変換器を優先的に用いてＡＤ変換を行うために、他のＡＤ変換器の動作を妨げることもない。
【産業上の利用可能性】
【００７４】
本発明に係るＡＤ変換装置は、電流検出に基づいて波形出力を行うインバータ制御装置等に用いるマイクロコンピュータ等に搭載するものとして有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明に係るＡＤ変換装置の構成を示す図
【図２】本発明の実施形態に係るＡＤ変換装置の制御方法を説明するためのフローチャート
【図３】従来のＡＤ変換器と本発明に係るＡＤ変換装置とでのＡＤ変換タイミングの違いを説明するための図
【図４】本発明に係るＡＤ変換装置に出力側セレクタを設けなかった場合の格納バッファの構成を説明するための図
【図５】本発明の別な実施形態に係るＡＤ変換装置の制御方法を説明するための図
【図６】モータ制御に用いる場合の、ＡＤ変換装置の構成を示す図
【図７】各ＡＤ変換器におけるＡＤ変換のタイミングチャート
【図８】性能が異なるＡＤ変換器を用いた場合の、制御方法を説明するための図
【図９】本発明のさらに別の実施形態に係るＡＤ変換装置の制御方法を説明するための図
【図１０】各ＡＤ変換器におけるＡＤ変換のタイミングチャート
【図１１】本発明のさらに別の実施形態に係るＡＤ変換装置の制御方法を説明するための図
【図１２】各ＡＤ変換器におけるＡＤ変換のタイミングチャート
【図１３】モータのインバータ制御装置の構成を示した図
【図１４】インバータ装置で用いられるマイクロコンピュータの構成を示した図
【図１５】従来のＡＤ変換器の構成を示した図
【図１６】従来の各ＡＤ変換器におけるＡＤ変換のタイミングチャート
【符号の説明】
【００７６】
２  入力側セレクタ
３  出力側セレクタ
４  コントローラ
１０１  マイクロコンピュータ
１０２  ＣＰＵ
１０３  ＲＯＭ
１０４  ＲＡＭ
１０５タイマ
１０６  シリアル通信回路
１０７汎用Ｉ／Ｏポート
１０８  ＰＷＭ信号生成回路
１２０  インバータ回路
Ｍ  モータ
Ｉ１〜ｎ  入力チャンネル
Ｃ１〜ｍ  ＡＤ変換器
Ｂ１〜ｎ  格納バッファ
ＡＮ１〜ｎ  アナログ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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