(57)【要約】  【課題】ゲート電極およびレジストを精度良くエッチングできる薄膜トランジスタの製造方法を提供する。  【解決手段】レジスト後退法で金属層41を後退させる前に、レジスト42および金属層41をマスクとして活性層６のソース領域12およびドレイン領域13となる部分に不純物をドーピングする。レジスト42および金属層41をＲＩＥにてエッチングして金属層41をゲート電極17とする際に、レジスト42中の不純物から放出されるプラズマ発光強度の変化を測定する。プラズマ発光強度が略一定となった時点を、レジスト42および金属層41のＲＩＥによるエッチングの終点とする。金属層41およびレジスト42を精度良くエッチングできる。  【選択図】図１
2006351705.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に長尺状の半導体層を形成する工程と、
前記半導体層および前記絶縁基板上にゲート絶縁膜を形成する工程と、
前記半導体層の長手方向の中央部に対向した前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上にレジストを形成する工程と、
前記レジストをマスクとして前記半導体層に不純物を注入する工程と、
前記レジスト中に注入された前記不純物からの発光の変化に従って、前記レジストおよび前記ゲート電極をプラズマ放電にてエッチングする工程と、を具備した
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記不純物は、リン（Ｐ）である
ことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
絶縁基板上に長尺状の半導体層を形成する工程と、前記半導体層および前記絶縁基板上にゲート絶縁膜を形成する工程と、前記半導体層の長手方向の中央部に対向した前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上にレジストを形成する工程と、前記レジストをマスクとして前記半導体層に不純物を注入する工程と、前記レジスト中に注入された前記不純物からの発光の変化に従って、前記レジストおよび前記ゲート電極をプラズマ放電にてエッチングする工程と、を具備した薄膜トランジスタを形成する工程を有するアレイ基板を形成する工程と、
前記アレイ基板に対向させる対向基板を形成する工程と、
前記アレイ基板と前記対向基板との間に液晶層を形成する工程と、を備えた
ことを特徴とする液晶表示装置の製造方法。
【請求項４】
前記不純物は、リン（Ｐ）である
ことを特徴とする請求項３記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層に対向したゲート電極を備えた薄膜トランジスタの製造方法および液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、この種の薄膜トランジスタとしては、半導体層のチャネル領域とソース領域およびドレイン領域との間にＬＤＤ領域が設けられている。そして、このＬＤＤ領域を作成する方法としては、ガラス基板上に積層されたゲート電極上にレジストを形成してから、これらレジストおよびゲート電極をドライエッチングした後に、このレジストを０．５μｍ〜１．０μｍほど後退させてゲート電極の周縁を露出させる。さらに、このレジストおよびゲート電極をマスクとして半導体層の両側部に不純物を注入してドーピングしてから、この後退したレジストに合わせてゲート電極を一定時間ドライエッチングするレジスト後退法が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００４−１５７３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述したレジスト後退法では、後退させたレジストに合わせてゲート電極をドライエッチングする際に、このゲート電極をエッチングする面積がとても小さく、このエッチングを終了させる終点検出ができないから、このドライエッチングを一定時間していた。ところが、このドライエッチングは、このドライエッチングをするチャンバ内のクリーニングや、このチャンバの内面への付着物である、いわゆるデポ物の付着によって、このチャンバ内の環境が変化してしまうと、このチャンバ内でエッチングする際の速度であるエッチングレートが変化してしまう。このため、これらレジストおよびゲート電極を精度良くエッチングすることが容易ではないという問題を有している。
【０００４】
本発明は、このような点に鑑みなされたもので、精度良くエッチングできる薄膜トランジスタの製造方法および液晶表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、絶縁基板上に長尺状の半導体層を形成する工程と、前記半導体層および前記絶縁基板上にゲート絶縁膜を形成する工程と、前記半導体層の長手方向の中央部に対向した前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上にレジストを形成する工程と、前記レジストをマスクとして前記半導体層に不純物を注入する工程と、前記レジスト中に注入された前記不純物からの発光の変化に従って、前記レジストおよび前記ゲート電極をプラズマ放電にてエッチングする工程と、を具備したものである。
【０００６】
そして、絶縁基板上に半導体層を形成してから、この半導体層および絶縁基板上にゲート絶縁膜を形成する。さらに、この半導体層の長手方向の中央部に対向したゲート絶縁膜上にゲート電極を形成してから、このゲート電極上にレジストを形成する。この後、このレジストをマスクとして半導体層に不純物を注入した後に、このレジストおよびゲート電極をプラズマ放電にてエッチングする。このとき、このレジスト中に注入された不純物からの発光の変化に従って、これらレジストおよびゲート電極をエッチングする。
【発明の効果】
【０００７】
本発明によれば、レジスト中の不純物が注入された部分がエッチングされると、このレジストからのプラズマ放電に伴う発光の変化がなくなる。したがって、このレジスト中に注入された不純物からのプラズマ放電に伴う発光の変化がなくなった時点で、これらレジストおよびゲート電極のエッチングを終了させることにより、これらレジストおよびゲート電極を精度良くエッチングできる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の液晶表示装置の一実施の形態の構成を図２ないし図９を参照して説明する。
【０００９】
図２ないし図９において、１は液晶表示装置としての液晶パネルで、この液晶パネル１は、平面表示装置であって、略矩形平板状のアクティブマトリクス型であるトップゲートタイプのアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３の一主面である表面上には、このガラス基板３の表面上に形成される各素子への不純物の拡散を防止するアンダーコート層４が積層されて成膜されている。
【００１０】
また、このアンダーコート層４上には、画素回路用のスイッチング素子である複数のｎ型の薄膜トランジスタ（ＴＦＴ）５がマトリクス状に積層されて形成されている。これら薄膜トランジスタ５のそれぞれは、アンダーコート層４上に形成された半導体層としての長尺状の活性層６を備えている。この活性層６は、多結晶半導体であるポリシリコン（Poly-Si）層にて構成されている。なお、この活性層６は、非晶質半導体としてのアモルファスシリコン層をレーザアニールして溶融再結晶化させることによって形成されている。
【００１１】
そして、この活性層６は、この活性層６の長手方向の中央部に設けられたｐ−領域であるチャネル領域11を有している。このチャネル領域11の両側には、ｎ＋領域である高不純物濃度領域としてのソース領域12およびドレイン領域13のそれぞれが対向して設けられている。すなわち、これらソース領域12およびドレイン領域13は、チャネル領域11を挟んだ、このチャネル領域11の両側部に設けられている。さらに、これらソース領域12およびドレイン領域13は、引き出し部としてのコンタクト領域であって、活性層６のチャネル領域11となる部分の両側に、所定の低加速電圧にて高濃度に不純物としてリン（Ｐ）、例えばＰＨＸ＋を注入させたドーピングにて形成されている。
【００１２】
さらに、薄膜トランジスタ５のチャネル領域11とソース領域12およびドレイン領域13との間には、低不純物濃度領域としてのｎ−領域であるＬＤＤ（Lightly Doped Drain）部としてのＬＤＤ領域14,15が設けられている。これらＬＤＤ領域14,15は、ソース領域12およびドレイン領域13より不純物としてリン（Ｐ）、例えばＰＨＸ＋が低濃度に注入されてドーピングされて構成されている。そして、これらＬＤＤ領域14,15は、各薄膜トランジスタ５のチャネル領域11の両側に連続して設けられている。また、これらＬＤＤ領域14,15の両側には、ソース領域12およびドレイン領域13が連続して設けられている。
【００１３】
さらに、これらチャネル領域11、ソース領域12、ドレイン領域13およびＬＤＤ領域14,15を有する活性層６を覆うアンダーコート層４上には、ゲート絶縁膜16が成膜されて設けられている。このゲート絶縁膜16は、絶縁性を有するＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン）にて構成されている。さらに、このゲート絶縁膜16は、活性層６を含んだアンダーコート層４上の全面に積層されている。
【００１４】
また、各活性層６のチャネル領域11に対向したゲート絶縁膜16上には、導電性を有するゲート電極17が積層されて成膜されている。このゲート電極17は、チャネル領域11に離間対向して設けられており、上面視で各ＬＤＤ領域14,15の内側に設けられている。また、このゲート電極17は、例えばモリブデン−タングステン（ＭｏＷ）合金にて構成されている。また、このゲート電極17は、ゲート絶縁膜16を介して各薄膜トランジスタ５のチャネル領域11に対向しており、このチャネル領域11の幅寸法に略等しい幅寸法であるゲート長を有している。
【００１５】
さらに、各薄膜トランジスタ５のゲート電極17それぞれを含むゲート絶縁膜16上には、絶縁性を有する酸化シリコン膜にて構成された層間絶縁層としての層間絶縁膜21が積層されて成膜されている。この層間絶縁膜21は、第２絶縁層としての第２の絶縁膜であって、プラズマＣＶＤ法にて成膜された酸化シリコン（ＳｉＯ２）膜にて構成されている。
【００１６】
そして、これら層間絶縁膜21およびゲート絶縁膜16には、これら層間絶縁膜21およびゲート絶縁膜16のそれぞれを貫通した導通部としての開口部である複数のコンタクトホール22,23が開口されて設けられている。これらコンタクトホール22,23は、各薄膜トランジスタ５のゲート電極17の両側である、この薄膜トランジスタ５のソース領域12およびドレイン領域13に導通して開口されている。具体的に、コンタクトホール22は、活性層６のソース領域12に導通して、このソース領域12の一部を開口させている。一方、コンタクトホール23は、活性層６のドレイン領域13に導通して、このドレイン領域13の一部を開口させている。
【００１７】
さらに、コンタクトホール22を含んだ層間絶縁膜21上には、信号線であるソース電極24が積層されて設けられている。すなわち、このソース電極24は、コンタクトホール22を介して活性層６のソース領域12に電気的に接続されて導通されている。一方、コンタクトホール23を含んだ層間絶縁膜21上には、信号線であるドレイン電極25が積層されて設けられている。すなわち、このドレイン電極25は、コンタクトホール23を介して活性層６のドレイン領域13に電気的に接続されて導通されている。さらに、これらソース電極24およびドレイン電極25は、互いに離間対向して絶縁されて同一層である層間絶縁膜21上に積層されている。
【００１８】
そして、これらソース電極24およびドレイン電極25のそれぞれを含む層間絶縁膜21上には、窒化シリコン（ＳｉＮ）膜にて構成された保護膜としてのパッシベーション膜26が積層されて成膜されている。このパッシベーション膜26は、ソース電極24およびドレイン電極25を覆うように設けられている。さらに、このパッシベーション膜26には、このパッシベーション膜26を貫通してドレイン電極25の少なくとも一部を開口させた導通部としてのコンタクトホール27が設けられている。このコンタクトホール27は、パッシベーション膜26を介してドレイン電極25に連通している。
【００１９】
さらに、このコンタクトホール27を含むパッシベーション膜26上には、薄膜トランジスタ５にて制御される画素電極28が積層されて成膜されている。すなわち、この画素電極28は、コンタクトホール27を介して薄膜トランジスタ５のドレイン電極25に電気的に接続されて導通されている。そして、この画素電極28は、透明導電膜であるＩＴＯ（Indium Tin Oxide）膜にて構成されている。さらに、この画素電極28を含んだパッシベーション膜26上には、ラビング処理されたポリイミドにて構成された配向膜29が積層されて成膜されている。
【００２０】
一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、カラーフィルタ層33が積層されて設けられている。さらに、このカラーフィルタ層33を含むガラス基板32上には、透明導電膜であるＩＴＯ（Indium Tin Oxide）膜にて構成された対向電極34が積層されて設けられている。また、この対向電極34上には、ラビング処理されたポリイミドにて構成された配向膜35が積層されて設けられている。そして、この配向膜35とアレイ基板２の配向膜29との間の間隙である液晶封止領域36には、液晶組成物37が注入されて封止されて光変調層として液晶層38が介在されて設けられている。
【００２１】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００２２】
まず、図３に示すように、ガラス基板３上にアンダーコート層４を形成してから、このアンダーコート層４上にプラズマＣＶＤ法にて図示しないアモルファスシリコン膜を堆積する。
【００２３】
この後、このアモルファスシリコン膜にエキシマレーザ光を照射してレーザアニールして、このアモルファスシリコン膜を溶融再結晶化させてポリシリコン膜にしてから、ドライエッチングにてパターニングして島状の活性層６とする。
【００２４】
次いで、これら島状の活性層６のそれぞれを含むアンダーコート層４上の全面に、ＴＥＯＳにて構成されたゲート絶縁膜16を積層させる。
【００２５】
この後、このゲート絶縁膜16上の全面に、例えばモリブデン−タングステン（ＭｏＷ）合金をスパッタにてゲート配線である金属層41を成膜して積層させる。
【００２６】
さらに、この金属層41上の全面にレジスト42を塗布して形成した後、このレジスト42をテトラフルオロメタン（ＣＦ４）ガスでドライエッチングしてパターニングして、活性層６の中央部であるチャネル領域11およびＬＤＤ領域14,15となる部分上に積層させる。
【００２７】
次いで、このレジスト42をマスクとして金属層41をドライエッチングして、この金属層41を活性層６の中央部であるチャネル領域11およびＬＤＤ領域14,15のそれぞれを覆う大きさにパターニングする。
【００２８】
この後、図４に示すように、このレジスト42をアッシングして、このレジスト42が活性層６のチャネル領域11を覆う大きさとなるように、例えば０．５μｍ以上１．０μｍ以下程度後退させて、金属層41の両側部を露出させる。
【００２９】
この状態で、図５に示すように、これらレジスト42および金属層41をマスクとしたセルフアライン方式にて、例えばＰＨＸ＋などの不純物をイオンドープ法にて活性層６のソース領域12およびドレイン領域13となる部分にイオンドーピングしてｎ＋領域とし、薄膜トランジスタ５のソース領域12およびドレイン領域13のそれぞれを形成する。
【００３０】
このとき、これらソース領域12およびドレイン領域13それぞれへのイオンドーピングに際して、活性層６のチャネル領域11をマスクするレジスト42の表面にもＰＨＸ＋などの不純物が一定の厚さほどドーピングされて注入されてドーピング領域である不純物注入層43が形成される。ここで、この不純物注入層43は、レジスト42の表面に一定の厚さで形成されている。
【００３１】
この後、図６および図７に示すように、これらレジスト42および金属層41のそれぞれを、この金属層41がレジスト42に沿うようにプラズマ放電を用いたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）にてドライエッチングする。
【００３２】
このとき、これらレジスト42および金属層41をＲＩＥにてドライエッチングする際に、このレジスト42中に注入されている不純物であるリンがプラズマ発光する。このため、このプラズマ放電時のレジスト42から発光する、例えば波長２５３±１０ｎｍ付近でのプラズマ発光強度波形の変化を、図１０に示す終点検出装置50にて測定する。
【００３３】
そして、図１に示すように、この終点検出装置50にて測定したプラズマ発光の変化が安定して、このプラズマ発光強度が略一定となった時点を、プラズマ放電の終点として、このプラズマ放電を継続させてＲＩＥによるドライエッチングをする。
【００３４】
この後、このプラズマ発光強度波形の変化が略一定となった時点で、プラズマ放電を終了させて、これらレジスト42および金属層41のドライエッチングを終了させる。
【００３５】
この結果、このレジスト42中の不純物注入層43が精度良く除去され、このレジスト42が金属層41上に厚さ１μｍほど残るように、このレジスト42の表面の一部がエッチングされて取り除かれる。
【００３６】
したがって、金属層41がレジスト42に沿うまで、すなわち活性層６のチャネル領域11を覆う大きさとなるまでレジスト42および金属層41のそれぞれが同時にエッチングされて、このエッチングされた金属層41がゲート電極17となる。
【００３７】
次いで、図８に示すように、このゲート電極17上のレジスト42を除去してから、図９に示すように、このゲート電極17をマスクとしたセルフアライン方式にて、例えばＰＨＸ＋などの不純物をイオンドープ法にて活性層６のソース領域12、ドレイン領域13およびＬＤＤ領域14,15となる部分のそれぞれをイオンドーピングして、薄膜トランジスタ５のＬＤＤ領域14,15を形成する。このとき、これらＬＤＤ領域14,15間に位置する活性層６がチャネル領域11となる。
【００３８】
次いで、この活性層６のソース領域12、ドレイン領域13およびＬＤＤ領域14,15中のそれぞれの不純物を熱アニールにて活性化させる。
【００３９】
この後、ゲート電極17を含むゲート絶縁膜16上に層間絶縁膜21を成膜した後、この層間絶縁膜21およびゲート絶縁膜16にコンタクトホール22,23を形成して、ソース領域12およびドレイン領域13それぞれの一部を露出させる。
【００４０】
この状態で、これらコンタクトホール22,23を含む層間絶縁膜21上に図示しない金属膜を成膜した後、この金属膜をパターニングしてソース電極24およびドレイン電極25のそれぞれを形成して薄膜トランジスタ５とする。
【００４１】
さらに、これらソース電極24およびドレイン電極25それぞれを含む層間絶縁膜21上にパッシベーション膜26を形成した後、このパッシベーション膜26にコンタクトホール27を形成して、薄膜トランジスタ５のドレイン電極25の一部を露出させる。
【００４２】
この状態で、このコンタクトホール27を含むパッシベーション膜26上に画素電極28を形成した後、この画素電極28を含むパッシベーション膜26上に配向膜29を形成してアレイ基板２とする。
【００４３】
さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜35側を対向させて取り付けた後、これらアレイ基板２の配向膜29と対向基板31の配向膜35との間の液晶封止領域36に液晶組成物37を注入して封止して液晶層38を介在させて液晶パネル１とする。
【００４４】
次に、上記一実施の形態の液晶表示装置の製造装置を説明する。
【００４５】
図１０において、50は終点検出装置で、この終点検出装置50は、液晶パネル１の製造装置である。そして、この終点検出装置50は、図１に示すように、レジスト42および金属層41をＲＩＥにてドライエッチングする際に、これらレジスト42および金属層41などから発光する、例えば波長２５３±１０ｎｍ付近でのプラズマ発光強度波形の変化を測定する。
【００４６】
さらに、この終点検出装置50は、これらレジスト42および金属層41などから発光されるプラズマを集光させる集光レンズ51を備えている。そして、この集光レンズ51によってプラズマが集光された位置には、この集光レンズ51にて集光させたプラズマを分光する分光器52を備えている。この分光器52には、この分光器52にて分光した所定のプラズマ、すなわち波長２５３±１０ｎｍ付近のプラズマを光電変換して所定の電気信号に変換する光電変換器53が接続されて取り付けられている。この光電変換器53には、この光電変換器53にて光電変換した電気信号を増幅して出力する増幅器54が接続されて取り付けられている。
【００４７】
また、この増幅器54には、この増幅器54にて増幅した電気信号を記憶させる記録装置としてのレコーダ55が接続されて取り付けられている。このレコーダ55は、分光器52にて分光したプラズマの発光の変化が安定して、このプラズマの発光強度が略一定となった時点を、ＲＩＥによるエッチングの終点として検出する終点検出器である。
【００４８】
ここで、プラズマ放電を用いたＲＩＥにてドライエッチングする際には、このプラズマ放電のプラズマ中には、ガス分子、イオン、ラジカル、電子などが入り混じった状態となっている。このとき、レジスト42中に注入された不純物がイオンとして注入されているから、この不純物がプラズマ放電のときに発光する。そして、このレジスト42中の不純物が注入された部分がＲＩＥにて徐々に除去されていくに連れて、このレジスト42中に注入されている不純物の量が徐々に少なくなっていく。
【００４９】
したがって、上述した上記一実施の形態のように、一旦エッチングされた金属層41をレジスト42とともに再度エッチングして、この金属層41をエッチングして後退させるエッチング面積が小さいレジスト後退法であっても、この金属層41を後退させる前に、これらレジスト42および金属層41をマスクとして活性層６のソース領域12およびドレイン領域13となる部分に不純物としてリンをドーピングして注入する。
【００５０】
この後、これらレジスト42および金属層41をＲＩＥにてドライエッチングして金属層41をゲート電極17とする際に、このレジスト42に注入された不純物から放出されるプラズマ発光強度の変化を測定して、このプラズマ発光強度が略一定となった時点を検出し、この時点をレジスト42および金属層41のＲＩＥによるドライエッチングの終了時点とする。
【００５１】
この結果、この金属層41がレジスト42に沿って活性層６のチャネル領域11となる部分を覆う程度の大きさのゲート電極17となるまで、これら金属層41およびレジスト42を精度良くエッチングできる。
【００５２】
よって、ＲＩＥによるドライエッチングをする図示しないチャンバ内のクリーニングや、このチャンバの内面への付着物であるフッ化アルミニウム（ＡｌＦ）などの、いわゆるデポ物の付着によって、このチャンバ内の環境が変化して、このチャンバ内でドライエッチングする際のエッチングレートが変化してしまった場合であっても、薄膜トランジスタ５の各ＬＤＤ領域14,15の幅であるＬＤＤ長にばらつきが生じなくなる。すなわち、ＲＩＥによるドライエッチングをするチャンバの状態に寄らずに、ＬＤＤ長寸法が所定の長さのＬＤＤ領域14,15を有する薄膜トランジスタ５を再現性良く製造できる。
【００５３】
なお、上記一実施の形態において、ソース領域12およびドレイン領域13へ注入する不純物を、例えばボロン（Ｂ）などにしても、上記一実施の形態と同様の作用効果を有するｐ型の薄膜トランジスタ５を形成することもできる。
【００５４】
また、レジスト42および金属層41をＲＩＥにてドライエッチングする際に、このレジストから発光する、例えば波長２５３ｎｍ±１０ｎｍ付近でのプラズマ発光強度波形の変化を測定して、このプラズマ発光強度が略一定となった時点をプラズマ放電の終点としたが、このレジストから発光する、例えば２１４ｎｍ±１０ｎｍ付近でのプラズマ発光強度波形の変化を測定して、このプラズマ発光強度が略一定となった時点をプラズマ放電の終点とすることもできる。
【００５５】
さらに、液晶パネル１のアレイ基板２に用いられる薄膜トランジスタ５について説明したが、光変調層として有機ＥＬ（ElectroLuminescence）素子を用いた有機ＥＬパネルに用いられる薄膜トランジスタ５であっても、対応させて用いることができる。
【００５６】
また、アレイ基板２と対向基板31とを対向させてから、これらアレイ基板２と対向基板31との間の液晶封止領域36に液晶組成物37を注入して液晶層38を介在させて液晶パネル１としたが、これらアレイ基板２と対向基板31とを対向させる前に、アレイ基板２および対向基板31のいずれか一方の表面に液晶組成物37を滴下してから、これらアレイ基板２と対向基板31とを対向させて、これらアレイ基板２と対向基板31との間に液晶層38を形成して液晶パネル１とすることもできる。
【図面の簡単な説明】
【００５７】
【図１】本発明の薄膜トランジスタの製造方法の一実施の形態のエッチング時間とプラズマ発光強度との関係を示すグラフである。
【図２】同上薄膜トランジスタを示す説明断面図である。
【図３】同上薄膜トランジスタのゲート電極上にレジストを設けた状態を示す説明断面図である。
【図４】同上薄膜トランジスタのゲート電極とともにレジストをエッチングした状態を示す説明断面図である。
【図５】同上薄膜トランジスタのゲート電極およびレジストをマスクとして半導体層の両側部に不純物の注入してソース領域およびドレイン領域を形成する状態を示す説明断面図である。
【図６】同上薄膜トランジスタのゲート電極およびレジストのエッチング途中の状態を示す説明断面図である。
【図７】同上薄膜トランジスタのゲート電極およびレジストのエッチング完了時の状態を示す説明断面図である。
【図８】同上薄膜トランジスタのレジストを除去した状態を示す説明断面図である。
【図９】同上薄膜トランジスタのゲート電極をマスクとして半導体層の両側部に不純物の注入してＬＤＤ領域を形成する状態を示す説明断面図である。
【図１０】同上薄膜トランジスタの製造装置を示す説明構成図である。
【図１１】同上薄膜トランジスタのレジストから発光するプラズマの波長と発光強度との関係を示すグラフである。
【符号の説明】
【００５８】
１    液晶表示装置としての液晶パネル
２    アレイ基板
３    絶縁基板としてのガラス基板
５    薄膜トランジスタ
６    半導体層としての活性層
16    ゲート絶縁膜
17    ゲート電極
31    対向基板
38    液晶層
42    レジスト
【図１】
2006351705.tif 000003
【図２】
2006351705.tif 000004
【図３】
2006351705.tif 000005
【図４】
2006351705.tif 000006
【図５】
2006351705.tif 000007
【図６】
2006351705.tif 000008
【図７】
2006351705.tif 000009
【図８】
2006351705.tif 000010
【図９】
2006351705.tif 000011
【図１０】
2006351705.tif 000012
【図１１】
2006351705.tif 000013