(57)【要約】【課題】  誤動作が発生し難い半導体装置を提供する。  【解決手段】  この半導体装置では、配線基板１の表面にメモリチップ２〜５とマイコンチップ６を積層し、マイコンチップ６に隣接してメモリチップ５の表面にインタポーザチップ７を配置し、マイコンチップ６のパッド１６をインタポーザチップ７およびボンディングワイヤＷ２，Ｗ３を介して配線基板１のパッド１１に接続する。したがって、インタポーザチップ７が無い場合に比べ、マイコンチップ６の端面の導電性のバリ２６にボンディングワイヤＷが接触し難くなる。【選択図】        図１
2006351664.tif 000002
【特許請求の範囲】
【請求項１】
配線基板の表面上にメモリチップとマイコンチップが積層された半導体装置であって、
前記マイコンチップに隣接して前記メモリチップの表面上にインタポーザチップが設けられ、
前記配線基板の表面の１辺に沿って複数の第１電極が配列され、
前記インタポーザチップの表面の前記複数の第１電極側の１辺に沿って複数の第２電極が配列され、
前記インタポーザチップの表面の前記マイコンチップ側の１辺に沿って複数の第３電極が配列され、
前記マイコンチップの表面の前記インタポーザチップ側の１辺に沿って複数の第４電極が配列され、
各第４電極はボンディングワイヤを介して対応の第３電極に接続され、
各第３電極は前記インタポーザチップの配線を介して対応の第２電極に接続され、
各第２電極はボンディングワイヤを介して対応の第１電極に接続され、
前記インタポーザチップの前記複数の第１電極側の端面には導電性部材が露出していないことを特徴とする、半導体装置。
【請求項２】
前記マイコンチップの前記インタポーザチップ側の端面には導電性部材が露出していることを特徴とする、請求項１に記載の半導体装置。  
【請求項３】
前記インタポーザチップには能動素子が設けられていないことを特徴とする、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記複数の第２電極は、前記複数の第４電極よりも大きなピッチで配列されていることを特徴とする、請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記配線基板と前記マイコンチップの間に積層された複数のメモリチップを備え、
前記配線基板の表面の他辺に沿って複数の第５電極が配列され、
各メモリチップの表面の前記複数の第５電極側の１辺に沿って複数の第６電極が配列され、
前記複数のメモリチップは、各メモリチップの前記複数の第６電極が露出するように所定の距離ずつずらして積層され、
各メモリチップの各第６電極はボンディングワイヤを介して対応の第５電極に接続されていることを特徴とする、請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
前記配線基板の裏面に設けられ、各々が対応の第１電極および／または対応の第５電極に接続された複数の第７電極を備えることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記メモリチップにはフラッシュメモリが形成され、
前記マイコンチップには外部と前記フラッシュメモリとの間でデータの授受を行なうインタフェイス回路が形成されていることを特徴とする、請求項１から請求項６までのいずれかに記載の半導体装置。
【請求項８】
配線基板の表面上に複数のメモリチップとマイコンチップが搭載された半導体装置であって、
それぞれ前記複数のメモリチップに対応して前記配線基板の裏面に設けられ、各々が対応のメモリチップに接続された複数の第１個別電極と、
それぞれ前記複数の第１の個別電極に対応して前記配線基板の裏面に設けられ、各々が前記マイコンチップに接続された複数の第２個別電極とを備え、
各第１個別電極とそれに対応する第２個別電極とは隣接して配置され、前記半導体装置が実装される基板上で接続されることを特徴とする、半導体装置。
【請求項９】
前記複数のメモリチップに共通に前記配線基板の裏面に設けられ、各々が各メモリチップおよび前記マイコンチップに接続された複数の共通電極を備えたことを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
各第２個別電極には、対応のメモリチップを活性化させるためのチップイネーブル信号が前記マイコンチップから与えられることを特徴とする、請求項８または請求項９に記載の半導体装置。
【請求項１１】
各メモリチップにはフラッシュメモリが形成され、
前記マイコンチップには外部と前記フラッシュメモリとの間でデータの授受を行なうインタフェイス回路が形成されていることを特徴とする、請求項８から請求項１０までのいずれかに記載の半導体装置。    
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、配線基板の表面上にメモリチップとマイコンチップが搭載された半導体装置に関する。
【背景技術】
【０００２】
近年、メモリの大容量化と装置寸法の小型化を図るため、配線基板上に複数のメモリチップとマイコンチップを積層したＳＩＰ(System In Package)と呼ばれる半導体装置が開発されている。この半導体装置では、各メモリチップはフリップチップ方式またはボンディングワイヤ方式によって配線基板の表面に接続され、マイコンチップはボンディングワイヤ方式によって配線基板の表面に接続される。各メモリチップは配線基板の配線群を介してマイコンチップに接続され、マイコンチップは配線基板の配線群を介して配線基板裏面の外部接続端子群に接続される（たとえば特許文献１参照）。また、特許文献２には、複数のメモリチップを積層した上に、これらのメモリチップの動作を制御するコントロールチップが積層された半導体装置について開示されている。
【特許文献１】特開２００４−２２８３２３号公報
【特許文献２】特開２００１−２１７３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来の半導体装置では、マイコンチップから配線基板に打ち下ろしたボンディングワイヤがマイコンチップの端面に露出している導電性のバリに接触し、誤動作が発生するという問題があった。この導電性のバリはマイコンチップの製造工程で発生するものである。すなわちマイコンチップの製造工程では、半導体ウェハの表面に多数のマイコンチップが行列状に形成されるとともに、マイコンチップ間のスクライブラインにプロセス条件をモニタするためのＴＥＧ(Test Element Group)が形成される。マイコンチップを切り離すと、その端面にＴＥＧに含まれる配線などの導電性のバリが残る。
【０００４】
また、従来の半導体装置では、各メモリチップがマイコンチップに直接接続されているので、各メモリチップを外部からの信号によって個別に制御し、テストするためには、マイコンチップに特殊な機能が必要になるという問題があった。すなわち、メモリチップとマイコンチップとの電極が、配線基板の配線群を介して電気的に接続されている場合、外部からの信号によってメモリチップを制御する際に、マイコンチップのメモリバス入出力回路を、メモリチップの動作上支障のない状態に遷移させる機能が必要になる。具体例として、マイコンチップ側の出力バッファをハイインピーダンス状態に制御する必要があり、マイコンチップとしてこうした特殊なモードを持つ設計が要求される。このような特殊なモードを持たないマイコンチップと組み合わせて半導体装置を製造する場合には、各メモリチップを、外部からの信号によって個別に制御し、テストすることができないという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、誤動作が発生しにくい半導体装置を提供することである。
【０００６】
また、この発明の他の目的は、各メモリチップを個別にテストすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、配線基板の表面上にメモリチップとマイコンチップが積層された半導体装置であって、マイコンチップに隣接してメモリチップの表面上にインタポーザチップが設けられ、配線基板の表面の１辺に沿って複数の第１電極が配列され、インタポーザチップの表面の複数の第１電極側の１辺に沿って複数の第２電極が配列され、インタポーザチップの表面のマイコンチップ側の１辺に沿って複数の第３電極が配列され、マイコンチップの表面のインタポーザチップ側の１辺に沿って複数の第４電極が配列され、各第４電極はボンディングワイヤを介して対応の第３電極に接続され、各第３電極はインタポーザチップの配線を介して対応の第２電極に接続され、各第２電極はボンディングワイヤを介して対応の第１電極に接続され、インタポーザチップの複数の第１電極側の端面には導電性部材が露出していないことを特徴とするものである。
【０００８】
また、この発明に係る他の半導体装置は、配線基板の表面上に複数のメモリチップとマイコンチップが搭載された半導体装置であって、それぞれ複数のメモリチップに対応して配線基板の裏面に設けられ、各々が対応のメモリチップに接続された複数の第１個別電極と、それぞれ複数の第１の個別電極に対応して配線基板の裏面に設けられ、各々がマイコンチップに接続された複数の第２個別電極とを備え、各第１個別電極とそれに対応する第２個別電極とは隣接して配置され、半導体装置が実装される基板上で接続されることを特徴とするものである。
【発明の効果】
【０００９】
この発明に係る半導体装置では、マイコンチップとインタポーザチップは略同じ高さで隣接して設けられているので、第４電極と第３電極の間のボンディングワイヤを短くし、かつマイコンチップの端面の上方に張り渡すことができる。したがって、第４電極と第３電極の間のボンディングワイヤはマイコンチップの端面の導電性部材に接触し難い。また、インタポーザチップの第１電極側の端面には導電性部材が露出していないので、第２電極と第１電極の間のボンディングワイヤが導電性部材に接触することはない。したがって、マイコンチップと配線基板をボンディングワイヤで直接接続していた従来に比べ、誤動作の発生が少なくなる。
【００１０】
また、この発明に係る他の半導体装置では、半導体装置に実装される前は各メモリチップは他のメモリチップやマイコンチップには接続されていないので、各メモリチップを個別にテストすることができる。また、メモリチップに接続された第１個別電極とマイコンチップに接続された第２個別電極とは隣接して配置されているので、半導体装置が実装される基板上で容易に接続することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、この発明の一実施の形態による半導体装置の構成を示す平面図であり、図２は図１のＩＩ−ＩＩ線断面図である。図１および図２において、この半導体装置は、配線基板１の表面上に４枚のメモリチップ２〜５とマイコンチップ６を積層し、マイコンチップ６に隣接してメモリチップ５の表面上にインタポーザチップ７を搭載し、モールド樹脂８で封止したスタック構造のＳＩＰである。配線基板１、メモリチップ２〜５、マイコンチップ６およびインタポーザチップ７は、接着剤などにより互いに固定されている。
【００１２】
配線基板１、メモリチップ２〜５、マイコンチップ６およびインタポーザチップ７の各々は長方形に形成されている。配線基板１の表面には、メモリチップ２〜５用の複数のボンディングパッド（電極）１０と、インタポーザチップ７用の複数のボンディングパッド１１が形成されている。複数のボンディングパッド１０は配線基板１の図中左側の短辺に沿って所定のピッチＬ１（たとえば２００μｍ）で配列され、複数のボンディングパッド１１は配線基板１の図中右側の短辺に沿って所定のピッチＬ２（たとえば２００μｍ）で配列されている。配線基板１の寸法は、たとえば１２×１７ｍｍである。
【００１３】
メモリチップ２〜５の各々には、フラッシュメモリが形成されている。フラッシュメモリには多数のメモリトランジスタが設けられており、各メモリトランジスタはデータを記憶する。フラッシュメモリとしては、たとえばＡＧ−ＡＮＤ（Assist Gate−ＡＮＤ）型フラッシュメモリが用いられる。ＡＧ−ＡＮＤ型フラッシュメモリは、メモリセルトランジスタのソース・ドレインを、従来の拡散層に代えて、アシストゲートに電圧を印加した際にシリコン基板に生じる反転層で形成したものである。ＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセル面積が従来の２／３になるので、メモリ容量の大容量化、装置寸法の小型化を図ることができる。なお、フラッシュメモリは、ＮＡＮＤ型、ＮＯＲ型などでもよい。
【００１４】
メモリチップ２〜５は、それらの長辺を配線基板１の長辺と同じ方向に向けて、配線基板１表面の中央部に配置されている。メモリチップ２〜５の表面には、それぞれ複数のボンディングパッド１２〜１５が形成されている。複数のボンディングパッド１２〜１５は、それぞれメモリチップ２〜５の図中左側の短辺に沿って所定のピッチＬ３（たとえば１００μｍ，Ｌ３＜Ｌ１）で配列されている。メモリチップ２〜５は、ボンディングパッド１２〜１５が露出するように、長辺方向に所定距離ずつずらせて積層されている。メモリチップ２〜５の各々の寸法は、たとえば１０×１５ｍｍである。
【００１５】
ボンディングパッド１２〜１５の各々は、ボンディングワイヤＷ１によって対応のボンディングパッド１０に接続される。メモリチップ２〜５のチップイネーブル信号／ＣＥ用のボンディングパッド１２〜１５には、個別のボンディングパッド１０が設けられ、チップイネーブル信号／ＣＥ用以外のボンディングパッド１２〜１５には、共通のボンディングパッド１０が設けられている。したがって、メモリチップ２〜５のチップイネーブル信号／ＣＥ用のボンディングパッド１２〜１５は別々のボンディングパッド１０に接続され、チップイネーブル信号／ＣＥ用以外の信号（たとえばリードイネーブル信号／ＲＥ）用のボンディングパッド１２〜１５は、同じボンディングパッド１０に接続される。
【００１６】
マイコンチップ６には、メモリチップ２〜５の各々に形成されたフラッシュメモリと外部との間でデータの授受を行なうインタフェース回路が形成されている。インタフェース回路は、半導体装置の使用目的に応じて、ＭＭＣ(Multi Media Card)、ＵＳＢ(Universal Serial Bus)、ＳＤ(Secure Digital)、ＣＦ(Compact Flash)などの規格に合せて構成される。したがって、この半導体装置は、これらの規格のメモリカードの代替品として用いることが可能である。ただし、この半導体装置は脱着できないので、メモリカードのように抜き取ってデータがコピーされることがない。また、カードスロットが不要であるので、装置の小型化を図ることができる。
【００１７】
マイコンチップ６は、その長辺を配線基板１の短辺と同じ方向に向けて、メモリチップ５表面の中央部に配置されている。マイコンチップ６の表面には複数のボンディングパッド１６が形成されている。複数のボンディングパッド１６は、マイコンチップ６の図中右側の長辺に沿って所定のピッチＬ４（たとえば６０μｍ，Ｌ４＜Ｌ３）で配列されている。マイコンチップ６の寸法は、たとえば２×４ｍｍである。
【００１８】
マイコンチップ６は、図３に示すように、シリコン基板２１の表面にＭＯＳトランジスタ２２、配線層２３、絶縁層２４、ボンディングパッド１６、被覆層２５などを形成したものである。ボンディングパッド１６の表面中央部は、被覆層２５で覆われずに露出している。上述したように、マイコンチップ６の端面には導電性のバリ２６が露出している。導電性のバリ２６は、これに限るものではないが、たとえばマイコンチップ６の端面をまたがるように形成されていたＴＥＧ用のボンディングパッドに起因するものである。なお、シリコン基板２１の裏面は接着層２７を介してメモリチップ５の表面に固定されている。
【００１９】
図１に戻って、インタポーザチップ７は、その長辺を配線基板１の短辺と同じ方向に向けて、マイコンチップ６の図中右側に隣接してメモリチップ５の表面に配置されている。インタポーザチップ７の表面には、マイコンチップ７用の複数のボンディングパッド１７と、配線基板１用の複数のボンディングパッド１８が形成されている。複数のボンディングパッド１７はインタポーザチップ７の図中左側の長辺に沿って所定のピッチＬ５（たとえば１００μｍ，Ｌ５＞Ｌ４）で配列され、複数のボンディングパッド１８はインタポーザチップ７の図中右側の長辺に沿って所定のピッチＬ６（たとえば１００μｍ，Ｌ２＞Ｌ６＞Ｌ４）で配列されている。インタポーザチップ７の寸法は、たとえば３×６ｍｍである。
【００２０】
インタポーザチップ７は、図３に示すように、シリコン基板３０の表面に１層の配線層によってボンディングパッド１７などを形成し、その上に被覆層３１を形成したものである。ボンディングパッド１７の表面中央部は、被覆層３１で覆われずに露出している。ボンディングワイヤＷ２の先端を切断して形成された金ボールＢがボンディングパッド１７の表面に接合され、ボンディングパッド１６と金ボールＢがボンディングワイヤＷ２によって接続される。なお、シリコン基板３０の裏面は、接着層３２を介してメモリチップ５の表面に固定されている。
【００２１】
インタポーザチップ７の端面には、バリ２６は存在しない。インタポーザチップ７は、能動素子を持たない構成とすることが好ましい。能動素子を持たない単純な構成とすることにより、インタポーザチップ７の信頼性を向上でき、電気特性を検査するためのＴＥＧを持たない構成とすることが容易となる。ＴＥＧを持たないチップであれば、チップ端面に配線パターン（バリ２６）が露出しない構成とするのが、より容易になる。また、能動素子を持たない構成とすることにより、インタポーザチップ７の製造コストを削減できる。
【００２２】
なお、本実施の形態においては、インタポーザチップ７は、シリコン基板３０上に１層の配線層を持つ構成としたが、これに限るものではない。たとえば、インタポーザチップ７として、多層の配線層を有するものや、マイコンチップ６もしくはメモリチップ２〜５の電源を安定化させるためのバイパスコンデンサ、あるいはプルダウンのための抵抗素子などの受動素子を有する構成としてもよい。特に、携帯電話などのバッテリによって駆動される携帯型電子デバイスに、本発明の半導体装置が組み込まれる場合には、インタポーザチップ７上に十分な容量のバイパスコンデンサを形成することは、電源供給の信頼性を向上するうえで好ましい。また、マイコンチップ６もしくはメモリチップ２〜５内部で降圧、もしくは昇圧されて供給される内部電源電位を安定させるためのコンデンサとして使用することも可能である。
【００２３】
各ボンディングパッド１７は、図４に示すように、インタポーザチップ７の表面に形成された配線１９を介して対応のボンディングパッド１８に接続されている。インタポーザチップ７にはパッド１７，１８と配線１９のみが設けられ、トランジスタのようなアクティブ素子は設けられていないので、プロセス条件をモニタするためのＴＥＧをスクライブラインに設ける必要はない。ＴＥＧなどの配線パターンが、チップの切断面となるチップ端面に露出しない構成にすることにより、インタポーザチップ７の端面における導電性のバリの発生を極力低減することができる。本発明において、少なくとも最上層の配線、すなわちパッド１７，１８と同じ層の配線１９が、インタポーザチップ７の端面に露出しない構成とするのが好ましい。また、インタポーザチップ７が多層の配線層を有する場合でも、インタポーザチップ７の端面には、導電性部材によって形成される配線が露出しない構成とするのがより好ましい。
【００２４】
各ボンディングパッド１７はボンディングワイヤＷ２によって対応のボンディングパッド１６に接続され、各ボンディングパッド１８はボンディングワイヤＷ３によって対応のボンディングパッド１１に接続される。
【００２５】
マイコンチップ６と配線基板１の間にインタポーザチップ７を設けることにより、パッドの順番すなわち信号の順番を入れ替えたり、パッドのピッチを変換することができ、ボンディングの条件が緩和される。たとえば、ボンディングパッド１６のピッチＬ４は小さいのでボンディングワイヤＷ２のボンディングは位置決め精度の高い高価なボンディング装置で行なう必要があるが、ボンディングパッド１８のピッチＬ６は大きいのでボンディングワイヤＷ３のボンディングは、ボンディングワイヤＷ１とともに位置決め精度の低い低価格のボンディング装置で行なうことができる。また、メモリチップ２〜５の上に積層された最上層のチップ７から、最下層である配線基板１のボンディングパッド１１に打ち下ろすボンディングワイヤＷ３は長くなるので、傾いて隣接するワイヤＷ３と接触し易くなるが、インタポーザチップ７によりパッドの最小ピッチをＬ４からＬ６に変換したことにより、ワイヤＷ３同士の接触を防止することができる。
【００２６】
また、インタポーザチップ７をマイコンチップ６に隣接して同じ高さに配置したので、ボンディングワイヤＷ２を短くし、かつマイコンチップ６の端面の上方にボンディングワイヤＷ２のループを形成する際に、ボンディングワイヤＷ２とマイコンチップ６端部との距離を確保するのが容易となる。したがって、マイコンチップ６の端面に、ＴＥＧなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤＷ２がマイコンチップ６の端面の導電性のバリに接触することを防止することができる。また、大きな段差を打ち下ろすワイヤＷ３は、ワイヤループの形成時に、インタポーザチップ７の端部との距離を確保するのが比較的難しくなるが、インタポーザチップ７の端面に導電性の配線が露出しない構成にすることにより、インタポーザチップ７の端面には導電性のバリは存在しないので、仮にボンディングワイヤＷ３がインタポーザチップ７の端面に接触しても、ワイヤＷ３とインタポーザチップ７内の配線との不要な短絡を防ぐことができる。
【００２７】
図２に示すように、配線基板１の裏面には複数の半田バンプ２０が形成されている。配線基板１の内部には多数の配線が形成されており、各半田バンプ２０は配線を介して対応のボンディングパッド１０および／または１１に接続されている。複数の半田バンプ２０は、行列状に配置されており、外部接続端子群を構成している。この半導体装置は、ＢＧＡ(Ball Grid Array)構造で構成されており、複数の半田バンプ２０を介して携帯電話機のような携帯機器のマザーボードに実装される。
【００２８】
図５は、複数の半田バンプ２０とマイコンチップ６とメモリチップ２，３との接続関係を示すブロック図である。図面の簡単化のため、４つのメモリチップ２〜５のうちの２つのメモリチップ２，３のみが示されている。
【００２９】
配線基板１の裏面には、メモリチップ２のチップイネーブル信号／ＣＥ１用の入力端子に接続された半田バンプ２０と、マイコンチップ６のチップイネーブル信号／ＣＥ１用の出力端子に接続された半田バンプ２０とが隣接して配置されている。
【００３０】
また、配線基板１の裏面には、メモリチップ３のチップイネーブル信号／ＣＥ２用の入力端子に接続された半田バンプ２０と、マイコンチップ６のチップイネーブル信号／ＣＥ２用の出力端子に接続された半田バンプ２０とが隣接して配置されている。
【００３１】
メモリチップ２と３のデータ信号ＦＤ０〜ＦＤ７用の入出力端子および信号ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の入力端子は、マイコンチップ６のデータ信号ＦＤ０〜ＦＤ７用の入出力端子および信号ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の出力端子にそれぞれ直接接続される。
【００３２】
ここで、信号ＦＤ０〜ＦＤ７の端子群は、記憶データの入出力、アドレスデータの入力、コマンドデータの入力に用いられる。信号／ＣＥ１，／ＣＥ２は、それぞれメモリチップ２，３を活性化させるための信号である。信号ＡＬＥは、信号ＦＤ０〜ＦＤ７をアドレスデータとして指定するための信号である。信号ＣＬＥは、信号ＦＤ０〜ＦＤ７をコマンドデータとして指定するための信号である。信号／ＲＥは、記憶データの読出を行なうための信号である。信号／ＷＥは、データの書込を行なうための信号である。信号／ＷＰは、イレース、プログラム、リライトを禁止するための信号である。信号／ＲＳＴは、半導体装置の初期化を行なうための信号である。信号／ＲＢは、半導体装置のレディ／ビジィ状態を示す信号である。
【００３３】
また、配線基板１の裏面には、信号ＦＤ０〜ＦＤ７，ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の合計１５個の半田バンプ２０がメモリチップ２と３に共通に設けられており、各半田バンプ２０は対応の信号を伝達するための配線に接続されている。
【００３４】
また、配線基板１の裏面には、マイコンチップ６のデータ信号ＤＡＴ０〜ＤＡＴ７の入力端子にそれぞれ接続された８つの半田バンプ２０と、信号ＣＭＤ，ＣＬＫの入力端子にそれぞれ接続された２つの半田バンプ２０と、電源電位ＶＣＣ、接地電位ＧＮＤ１，ＧＮＤ２の入力端子にそれぞれ接続された３つの半田バンプ２０とが設けられている。
【００３５】
半導体装置が出荷される前に、メモリチップ２，３の各々が正常か否かのテストが行なわれる。マイコンチップ６が、マイコンチップ６の電気的テストを行うモードであるテストモードにセットされると、マイコンチップ６からの出力状態は以下のようになる。チップイネーブル信号／ＣＥ１，／ＣＥ２用の出力端子がともに非活性化レベルの「Ｈ」レベルにされ、信号ＦＤ０〜ＦＤ７，ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の端子がハイ・インピーダンス状態にされる。
【００３６】
マイコンチップが、チップイネーブル信号／ＣＥ１，／ＣＥ２用の出力端子を含める全てのメモリチップ接続端子をハイ・インピーダンス状態に制御するモードを有するものである場合には、マイコンチップ６の信号／ＣＥ１，ＣＥ２用の出力端子とメモリチップ２，３の信号／ＣＥ１，／ＣＥ２用の入力端子とを切り離さなくても、前述のモードに設定することにより、外部端子である半田バンプ２０からの信号の入力によってメモリチップ２と３を別々に制御してテストできるが、通常のマイコンチップ６のテストモードではチップイネーブル信号／ＣＥ１，／ＣＥ２用の出力端子がともに非活性レベルである「Ｈ」レベルにされる。そこで、この半導体装置では、マイコンチップ６の信号／ＣＥ１，／ＣＥ２用の出力端子とメモリチップ２，３の信号／ＣＥ１，／ＣＥ２の入力端子とを切り離し、各端子に対応して半田バンプ２０を設けることにより、マイコンチップ６の信号／ＣＥ１，／ＣＥ２の出力状態に関係なく、メモリチップを制御することが可能となる。したがって、マイコンチップ６をテストモードに設定した状態で、外部端子である半田バンプ２０から入力する信号によって、メモリチップ２と３を別々に制御してテストできるようになる。
【００３７】
メモリチップ２を半田バンプ２０からの信号入力により制御してテストする場合は、メモリチップ２，３の信号／ＣＥ１，／ＣＥ２用の入力端子に接続された２つの半田バンプ２０をそれぞれ「Ｌ」レベル，「Ｈ」レベルにしてメモリチップ２を活性化させるとともにメモリチップ３を非活性化させ、たとえばメモリチップ２の各メモリトランジスタのデータの書込／読出を行なって各メモリトランジスタが正常か否かをテストする。
【００３８】
また、メモリチップ３を半田バンプ２０からの信号入力により制御してテストする場合は、メモリチップ２，３の信号／ＣＥ１，／ＣＥ２用の入力端子に接続された２つの半田バンプ２０をそれぞれ「Ｈ」レベル，「Ｌ」レベルにしてメモリチップ３を活性化させるとともにメモリチップ２を非活性化させ、たとえばメモリチップ３の各メモリトランジスタのデータの書込／読出を行なって各メモリトランジスタが正常か否かをテストする。不良なメモリトランジスタは、たとえばスペアのメモリトランジスタで置換される。置換できない場合は、半導体装置は不良品として廃棄される。
【００３９】
テストをパスした半導体装置４１は出荷され、図６に示すように他のＬＳＩチップ４２、抵抗素子４３、容量素子４４などとともに、たとえば携帯電話機のマザーボード４５に実装され、メモリカードの代替品として使用される。本実施の形態では、半田バンプ２０をリフローしてマザーボード２５上の電極と接合することにより、実装される。メモリカードは不正にデータのコピーが行なわれる恐れがあるが、この半導体装置２１は携帯電話機内に半田バンプ２０を介した金属接合により固定されるので、そのような恐れはない。また、メモリカードを用いる場合は携帯電話機にメモリカードを挿入するためのスロットを設ける必要があるが、この半導体装置２１を用いる場合はそのようなスロットは不要となるので、携帯電話機の小型化を図ることができる。
【００４０】
メモリチップ２の信号／ＣＥ１用の入力端子に接続された半田バンプ２０と、マイコンチップ６の信号／ＣＥ１用の出力端子に接続された半田バンプ２０とは、マザーボード４５の配線で接続される。また、メモリチップ３の信号／ＣＥ２用の入力端子に接続された半田バンプ２０と、マイコンチップ６の信号／ＣＥ２用の出力端子に接続された半田バンプ２０とは、マザーボード４５の配線で接続される。これらマザーボード４５の配線による接続関係を、図５においては破線によって示している。各１対の半田バンプ２０は隣接して配置されているので、たとえばマザーボード４５上に隣接する１対の半田バンプ２０を搭載できる大きさの電極を配置しておくことにより、１対の半田バンプ２０同士を容易に接続することができる。
【００４１】
図７は、この実施の形態の変更例を示すブロック図であって、図５と対比される図である。図７を参照して、この半導体装置が図１〜図６で示した半導体装置と異なる点は、マイコンチップ６からメモリチップ２，３に与えられる全ての信号ＦＤ０〜ＦＤ７，／ＣＥ１，／ＣＥ２，ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢの各々に対応して１対の半田バンプ２０が設けられている点である。信号ＦＤ０〜ＦＤ７，ＡＬＥ，ＣＬＥ，／ＲＥ，／ＷＥ，／ＷＰ，／ＲＳＴ，／ＲＢ用の１対の半田バンプ２０のうちの一方の半田バンプ２０はマイコンチップ６の対応の信号用の端子に接続され、他方の半田バンプ２０はメモリチップ２，３の対応の信号用の端子に接続される。信号／ＣＥ１，／ＣＥ２用の１対の半田バンプ２０のうちの一方の半田バンプ２０はマイコンチップ６の対応の信号用の出力端子に接続され、他方の半田バンプ２０は対応のメモリチップ２または３の対応の信号用の入力端子に接続される。各１対の半田バンプ２０は、互いに隣接して配置されており、半導体装置がマザーボード４５上に実装されたときに、図７において破線で示されるように、マザーボード４５の配線で互いに接続される。
【００４２】
この変更例では、マイコンチップ６とメモリチップ２，３が完全に分離されているので、マイコンチップ６の端子の出力状態に関係なくメモリチップ２，３のテストを行なうことができる。したがって、マイコンチップ６に形成されたインタフェース回路の規格、仕様に関係なくメモリチップ２，３のテストを行なうことができ、半導体装置の品種展開が容易になる。
【００４３】
図８は、この実施の形態の他の変更例を示すブロック図であって、図１と対比される図である。図８を参照して、この半導体装置が図１〜図６で示した半導体装置と異なる点は、インタポーザチップ７が除去され、マイコンチップ６が配線基板１の表面に搭載されている点である。マイコンチップ６は、その長辺を配線基板１の長辺の方向に向けて、メモリチップ２〜５の図中上側に隣接して配置される。複数のボンディングパッド１１は、配線基板１の図中上側の長辺に沿って所定のピッチＬ２で配列されている。複数のボンディングパッド１６は、マイコンチップ６の図中上側の長辺に沿って所定のピッチＬ４で配列されている。各ボンディングパッド１６は、ボンディングワイヤＷ３によって対応のボンディングパッド１１に接続される。
【００４４】
この変更例では、マイコンチップ６を配線基板１の表面に搭載したので、ボンディングワイヤＷ３と、マイコンチップ６の端部との距離を確保するのが容易となる。したがって、マイコンチップ６端部に導電性のバリ２６が存在する場合でも、ボンディングワイヤＷ３はマイコンチップ６の端面の導電性のバリ２６に接触し難くなる。
【００４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４６】
【図１】この発明の一実施の形態による半導体装置の構成を示す平面図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】図１および図２に示したマイコンチップとインタポーザチップの構成を示す断面図である。
【図４】図１に示したインタポーザチップの構成を示す平面図である。
【図５】図２に示した半田バンプとメモリチップとマイコンチップの接続関係を示すブロック図である。
【図６】図１に示した半導体装置がマザーボードに実装された状態を示す図である。
【図７】この実施の形態の変更例を示すブロック図である。
【図８】この実施の形態の他の変更例を示す平面図である。
【符号の説明】
【００４７】
１  配線基板、２〜５  メモリチップ、６  マイコンチップ、７  インタポーザチップ、１０〜１８  ボンディングパッド、Ｗ１〜Ｗ３  ボンディングワイヤ、１９  配線、２０  半田バンプ、２１，３０  シリコン基板、２２  ＭＯＳトランジスタ、２３  配線層、２４  絶縁層、２５，３１  被覆層、２６  バリ、２７，３２  接着層、Ｂ  金ボール、４１  半導体装置、４２  ＬＳＩチップ、４３  抵抗素子、４４  容量素子、４５  マザーボード。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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