(57)【要約】【課題】  集積回路の端子と接続されている内部のトランジスタの過電圧に対する負担を軽減する。【解決手段】  端子保護回路１１は、内部のトランジスタＭ２が接続されている端子Ｔ１を接地電圧まで短絡するように、過電圧発生時にオンするＮＭＯＳの高耐圧のトランジスタＭ１と、トランジスタＭ１と並列に接続された直列接続された６段のツェナーダイオードＺＤ１〜ＺＤ６と、トランジスタＭ１のゲート電位を接地電位にプルダウンする所定の抵抗値をもつ抵抗Ｒ１とから構成されている。これにより、端子Ｔ１に過電圧が入力されると、ツェナーダイオードＺＤ１〜ＺＤ６によりトランジスタＭ１がオンし、端子Ｔ１を接地電位まで短絡する。【選択図】  図１
2006333595.tif 000002
【特許請求の範囲】
【請求項１】
内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、
前記端子を過電圧発生時に接地電位まで短絡するようにオンするスイッチング手段と、
前記スイッチング手段と並列接続され、前記端子の過電圧をクランプするとともに前記スイッチング手段のオンレベルを決定するクランプ手段と、
を有することを特徴とする端子保護回路。
【請求項２】
前記クランプ手段は、ｎ段（ｎは自然数）に直列接続されたツェナーダイオードによって構成されていることを特徴とする請求項１記載の端子保護回路。
【請求項３】
前記スイッチング手段は、ＮＭＯＳトランジスタであって、ドレインが第ｎ段の前記ツェナーダイオードのカソードと接続され、ゲートが第１段の前記ツェナーダイオードのカソードと接続されていることを特徴とする請求項２記載の端子保護回路。
【請求項４】
前記ＮＭＯＳトランジスタのゲートは、所定の大きさの抵抗により接地電位にプルダウンされていることを特徴とする請求項３記載の端子保護回路。
【請求項５】
前記トランジスタは互いにドレインが接続され、一方のソースが前記端子に接続された２つのトランジスタからなり、前記クランプ手段は、前記トランジスタのソース間に接続されていることを特徴とする請求項１記載の端子保護回路。
【請求項６】
前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１記載の端子保護回路。
【請求項７】
前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＮＭＯＳトランジスタのゲートに接続され、前記集積回路内の前記ＮＭＯＳトランジスタを駆動するドライバ回路には、前記ＮＭＯＳトランジスタに供給される電源とは異なる電源電圧がブースト回路によって昇圧され入力されることを特徴とする請求項１記載の端子保護回路。
【請求項８】
前記集積回路は、昇圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、前記集積回路内の前記昇圧型ＤＣ／ＤＣコンバータのスイッチング素子として機能するＮＭＯＳトランジスタのドレインに接続されることを特徴とする請求項１記載の端子保護回路。
【請求項９】
内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、
前記トランジスタと並列接続され、前記端子の過電圧をクランプするとともに前記トランジスタのオンレベルを決定するクランプ手段と、
を有することを特徴とする端子保護回路。
【請求項１０】
前記クランプ手段は、
ｎ段（ｎは自然数）に直列接続され、第１段のアノードが接地され、カソードが前記トランジスタのゲートに接続されたツェナーダイオードと、
カソードが前記ツェナーダイオードの第ｎ段のカソードと接続され、アノードが前記端子に接続されたダイオードと、
を有することを特徴とする請求項９記載の端子保護回路。
【請求項１１】
前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項９記載の端子保護回路。
【請求項１２】
前記集積回路は、降圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、負荷電圧を出力する外部のＮＭＯＳトランジスタのゲートに接続され、前記集積回路内の前記ＮＭＯＳトランジスタを駆動するドライバ回路には、前記ＮＭＯＳトランジスタに供給される電源とは異なる電源電圧がブースト回路によって昇圧され入力されることを特徴とする請求項９記載の端子保護回路。
【請求項１３】
前記集積回路は、昇圧型ＤＣ／ＤＣコンバータに用いられ、前記端子は、前記集積回路内の前記昇圧型ＤＣ／ＤＣコンバータのスイッチング素子として機能するＮＭＯＳトランジスタのドレインに接続されることを特徴とする請求項９記載の端子保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は端子保護回路に関し、特に内部のトランジスタと接続された端子を有する集積回路の端子保護回路に関する。
【背景技術】
【０００２】
集積回路は、端子に過電圧（サージ）を受け、破損することがある。そのため、集積回路は、サージから内部回路を保護するための保護回路を具備しているものがある。
図７は、従来の降圧型非同期ＤＣ／ＤＣコンバータの回路図である。図に示すように降圧型非同期ＤＣ／ＤＣコンバータは、電圧源Ｅ１０１、演算増幅器１０１、比較器１０２、発振器１０３、ハイサイドドライバ１０４、ローサイドドライバ１０５、および端子Ｔ１０１〜Ｔ１０４を備えた集積回路１００と、集積回路１００に外付けされたパワーＰＭＯＳのトランジスタＭ１０１とを有している。トランジスタＭ１０１のソースは、電圧源Ｅ１１１と接続され、ドレインは、コイルＬ１０１とコンデンサＣ１０１によって構成されたフィルタ回路と接続されている。また、トランジスタＭ１０１のドレインは、アノードがグランドに接続されたダイオードＤ１０１と接続されている。トランジスタＭ１０１のゲートは、集積回路１００の端子Ｔ１０２と接続されている。
【０００３】
集積回路１００は、トランジスタＭ１０１をオン／オフし、コンデンサＣ１０１の両端に一定の負荷電圧が出力されるようにしている。集積回路１００は、抵抗Ｒ１０１，Ｒ１０２によって分圧された負荷電圧を、端子Ｔ１０４から内部に取り込んでいる。集積回路１００の演算増幅器１０１は、端子Ｔ１０４から取り込んだ負荷電圧と、電圧源Ｅ１０１の基準電圧との誤差を増幅し、比較器１０２に出力する。比較器１０２は、演算増幅器１０１から出力される誤差信号と、発振器１０３から出力される三角波（のこぎり波）とを比較し、矩形波信号をハイサイドドライバ１０４とローサイドドライバ１０５とに出力する。
【０００４】
ハイサイドドライバ１０４は最終段に、ソースが端子Ｔ１０１に接続され、ドレインが端子Ｔ１０２に接続されたＰＭＯＳのトランジスタＭ１１１を有している。ローサイドドライバ１０５は最終段に、ドレインが端子Ｔ１０２に接続され、ソースが端子Ｔ１０３に接続されたＮＭＯＳのトランジスタＭ１１２を有している。ハイサイドドライバ１０４およびローサイドドライバ１０５は、比較器１０２から出力される矩形波信号を増幅してそれぞれの最終段のトランジスタＭ１１１とトランジスタＭ１１２のゲートに印加し、トランジスタＭ１０１をオン／オフする。このようにして図に示す降圧型非同期ＤＣ／ＤＣコンバータは、コンデンサＣ１０１の両端に出力する負荷電圧を一定となるようにしている。
【０００５】
ところで従来、プッシュプル接続された２つの出力トランジスタの保護に関し、過電圧が検出されると、２つの出力トランジスタをオフさせてサージに対する静電破壊耐量を稼ぐようにした過電圧保護回路がある（例えば、特許文献１参照）。また、２つの出力トランジスタにかかるサージを、ツェナーダイオードと抵抗とで分配するようにして、サージから有効に保護することができるサージ保護回路および半導体集積回路がある（例えば、特許文献２参照）。このようなサージ保護回路を図７のトランジスタＭ１１１，Ｍ１１２に適用することによって、端子Ｔ１０１〜Ｔ１０３をサージから保護することが可能である。
【特許文献１】特開平０６−２６０８４８号公報（段落番号〔００１７〕〜〔００２０〕、図１）
【特許文献２】特開２００１−１０２８７４号公報（段落番号〔００２２〕〜〔００４３〕、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１，２に記載されている保護回路では、サージに対する耐圧が２つの出力トランジスタ自体の耐圧で決まり、出力トランジスタの負担が大きいという問題点があった。
【０００７】
また、トランジスタが接続されている端子をサージから保護するとともに、回路規模を抑制した端子保護回路が望まれていた。
本発明はこのような点に鑑みてなされたものであり、トランジスタが接続されている端子を、このトランジスタとは別の手段で接地電圧に短絡するようにして保護するようにし、出力トランジスタの負担を軽減した端子保護回路を提供することを目的とする。
【０００８】
また、本発明は、トランジスタが接続されている端子をサージから保護するとともに、回路規模を抑制した端子保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記問題を解決するために、内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、前記端子を過電圧発生時に接地電位まで短絡するようにオンするスイッチング手段と、前記スイッチング手段と並列接続され、前記端子の過電圧をクランプするとともに前記スイッチング手段のオンレベルを決定するクランプ手段と、を有することを特徴とする端子保護回路が提供される。
【００１０】
このような端子保護回路によれば、内部のトランジスタと接続されている端子に過電圧が入力されると、クランプ手段がスイッチング手段をオンし、スイッチング手段が端子を接地電位まで短絡する。これにより、内部のトランジスタと接続された端子は、スイッチング手段により保護される。
【００１１】
また、内部のトランジスタと接続された端子を有する集積回路の端子保護回路において、前記トランジスタと並列接続され、前記端子の過電圧をクランプするとともに前記トランジスタのオンレベルを決定するクランプ手段と、を有することを特徴とする端子保護回路が提供される。
【００１２】
このような端子保護回路によれば、端子に過電圧が印加されると、クランプ手段によって内部のトランジスタをオンし、端子を接地電圧まで短絡する。これにより、端子を接地電圧まで短絡するためのスイッチ手段が不要となる。
【発明の効果】
【００１３】
本発明の端子保護回路では、内部のトランジスタと接続されている端子に過電圧が入力されると、クランプ手段がスイッチング手段をオンし、スイッチング手段が端子を接地電位まで短絡するようにした。これによって、内部のトランジスタと接続されている端子は、スイッチング手段により過電圧から保護され、端子に接続されている内部のトランジスタの過電圧に対する負担を軽減することができる。
【００１４】
また、本発明の端子保護回路では、内部のトランジスタが接続されている端子に過電圧が印加されると、クランプ手段によって内部のトランジスタをオンし、端子を接地電圧まで短絡するようにした。これにより、端子を接地電圧まで短絡するためのスイッチ手段が不要となり、端子保護回路の回路規模を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の第１の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態に係る端子保護回路を示す回路図である。図に示すように集積回路１０は、ＮＭＯＳのトランジスタであるトランジスタＭ２と、トランジスタＭ２のドレインと接続された端子Ｔ１と、トランジスタＭ２のソースと接続され、外部でグランドに接続された端子Ｔ２と、端子保護回路１１とを有している。端子保護回路１１は、集積回路１０と同一半導体基板に形成されていて、端子Ｔ１に印加されるサージ電圧を吸収する。
【００１６】
端子保護回路１１は、端子Ｔ１を接地電位まで短絡するように、過電圧発生時にオンする高耐圧のＮＭＯＳのトランジスタＭ１と、トランジスタＭ１に並列接続された直列段のツェナーダイオードＺＤ１〜ＺＤ６と、トランジスタＭ１のゲート電位を接地電圧にプルダウンする抵抗Ｒ１とを有している。ツェナーダイオードＺＤ１〜ＺＤ６は、端子Ｔ１に入力される電圧をクランプすることにより、トランジスタＭ１のオンレベルを決定するクランプ手段であって、ツェナーダイオードＺＤ１のカソードは、トランジスタＭ１のゲートおよび抵抗Ｒ１の一端と接続されている。
【００１７】
ここで、ツェナーダイオードＺＤ１〜ＺＤ６の段数は、端子Ｔ１に印加される電圧に応じて決定すればよい。いま、例えば１段当たりの耐圧が５Ｖであるとすれば、６段構成の図１のものでは、消費電流を消費することなしに定格電圧３０Ｖ以下の電圧に対応するサージ電圧まで、ＥＳＤ（ＥＳＤ:Electro Static Discharge）耐圧の向上を図ることができる。
【００１８】
すなわち、クランプ手段であるツェナーダイオードＺＤ１〜ＺＤ６は、一般にｎ段（ｎは自然数）直列接続されていてもよい。例えば、トランジスタＭ２のドレインに通常２０Ｖの電圧が印加される場合には、ツェナーダイオードの１段当たりのクランプ電圧を５Ｖとするとき、少なくとも５段以上直列に接続して、２５Ｖ（＝５Ｖ×５段）まではツェナーダイオードに電流が流れないように構成すればよい。
【００１９】
次に、図１の端子保護回路を適用したＤＣ／ＤＣコンバータを３例挙げて説明する。
図２は、端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その１である。図２において、図７の従来回路と対応する部分には同じ符号を付けて、それらの詳細な説明を省略する。なお、図２に示す回路と図７に示す従来回路とでは、図１に示した端子保護回路１１が端子Ｔ１０２，Ｔ１０３間に接続されているところが異なっている。
【００２０】
図２における端子保護回路１１の動作について説明する。端子保護回路１１のトランジスタＭ１は、端子Ｔ１０２へのサージ電圧をグランドに逃がすためのスイッチ手段として動作するが、端子Ｔ１０２の電圧が３０Ｖまでは、所定の大きさの抵抗値、例えば１００ｋΩの抵抗Ｒ１のプルダウン抵抗によってオフ状態が保持される。そのため、トランジスタＭ１を通して端子Ｔ１０２からグランドに電流が流れることはない。
【００２１】
一方、端子Ｔ１０２に３０Ｖ以上のサージ電圧が入力された場合、多段構成のツェナーダイオードＺＤ１〜ＺＤ６に電流が流れて、第１段のツェナーダイオードＺＤ１のカソード側に所定の電位が生じ、トランジスタＭ１のゲートに電位がかかる。このとき、トランジスタＭ１がオンすることによって、サージ電圧をグランドに逃す。
【００２２】
このように、トランジスタＭ１１２が接続されている端子Ｔ１０２，Ｔ１０３に、端子保護回路１１を接続することによって、端子Ｔ１０２，Ｔ１０３をサージ電圧から保護することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路１１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００２３】
図３は、端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その２である。図３において、図２の回路と対応する部分には同じ符号を付けて、それらの詳細な説明を省略する。なお、図３に示す回路と図２に示す回路とでは、集積回路１００が内部電圧源１０６と、内部電圧源１０６に接続された端子Ｔ１０５を有しているところが異なっている。また、集積回路１００に外付けされるトランジスタＭ１０１が、ＮＭＯＳのトランジスタＭ１０２となっているところが異なっている。また、端子Ｔ１０５にダイオードＤ１０２とコンデンサＣ１０２とから構成されるブースト回路を有しているところが異なっている。さらに、端子Ｔ１０１がダイオードＤ１０２とコンデンサＣ１０２の接続点と接続されているところが異なっている。
【００２４】
図３に示す降圧型非同期ＤＣ／ＤＣコンバータでは、トランジスタＭ１０２を駆動するハイサイドドライバ１０４は、トランジスタＭ１０２に供給される電圧源Ｅ１１１の電圧Ｖｃｃよりも高い電圧でゲートを駆動する必要がある。そのため、集積回路１００では、端子Ｔ１０５に接続されているブースト回路によって、内部電圧源１０６の電圧Ｖｒｅｇを、電圧Ｖｒｅｇまたは電圧Ｖｒｅｇ＋Ｖｃｃまで昇圧し、昇圧された電圧をハイサイドドライバ１０４のＰＭＯＳのトランジスタＭ１１１に供給するようにしている。
【００２５】
このような降圧型非同期ＤＣ／ＤＣコンバータにおいて、端子保護回路１１は、端子Ｔ１０２に印加される電圧に応じて、多段構成のツェナーダイオードＺＤ１〜ＺＤ６の接続数を変えることにより、あらゆるサージ電圧レベルに対応して保護することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路１１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００２６】
図４は、端子保護回路を備えた昇圧型非同期ＤＣ／ＤＣコンバータの回路図である。図４において、図２の回路と対応する部分には同じ符号を付けて、それらの詳細な説明を省略する。なお、図４に示す回路と図２に示す回路とでは、集積回路１００が内部電圧源１０７を有しているところが異なっている。また、外付けされていたトランジスタＭ１０１が、集積回路１００の内部にＮＭＯＳのトランジスタＭ１０３として取り込まれ、端子Ｔ１０６，Ｔ１０７に接続されているところが異なっている。また、端子Ｔ１０６にコイルＬ１０２を介して電圧源Ｅ１１１が接続され、ダイオードＤ１０３を介してコンデンサＣ１０１に接続されているところが異なっている。これによって、トランジスタＭ１０３が接続されている端子Ｔ１０６をサージ電圧から保護することができる。
【００２７】
このように、内部のトランジスタとは別のトランジスタにより、内部のトランジスタが接続されている端子を保護するので、内部のトランジスタの過電圧に対する負担を軽減することができる。また、内部のトランジスタの耐圧によらずに、端子の耐圧を改善することができる。なお、ダイオードＤ１０３をＰＭＯＳのトランジスタに置き換えることによって、端子保護回路１１を昇圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００２８】
次に、本発明の第２の実施の形態を図面を参照して詳細に説明する。
図５は、第２の実施の形態に係る端子保護回路を示す回路図である。図に示すように集積回路２０は、ＮＭＯＳのトランジスタであるトランジスタＭ１１と、トランジスタＭ１１のドレインと接続された端子Ｔ１１と、トランジスタＭ１１のソースと接続され、外部でグランドに接続された端子Ｔ１２と、端子保護回路２１とを有している。端子保護回路２１は、集積回路２０と同一半導体基板に形成されていて、端子Ｔ１１に印加されるサージ電圧を吸収する。
【００２９】
端子保護回路２１は、直列接続されたツェナーダイオードＺＤ１１〜ＺＤ１６と、このツェナーダイオードＺＤ１１〜ＺＤ１６に逆方向に直列接続されたダイオードＤ１と、第１段目のツェナーダイオードＺＤ１１に並列に接続された抵抗Ｒ１１とを有している。ダイオードＤ１のアノードは、端子Ｔ１１に接続され、第１段目のツェナーダイオードＺＤ１１のアノードは、端子Ｔ１２に接続されている。第１段目のツェナーダイオードのカソードは、トランジスタＭ１１のゲートに接続されている。
【００３０】
ツェナーダイオードＺＤ１１〜ＺＤ１６は、トランジスタＭ１１のオンレベルを決定するクランプ手段を構成している。抵抗Ｒ１１は、例えば、１００ｋΩの抵抗値を有し、トランジスタＭ１のゲート電位を接地電圧にプルダウンする。
【００３１】
ダイオードＤ１は、トランジスタＭ１１がオンしたときの短絡防止用のダイオードである。このダイオードＤ１は、トランジスタＭ１１のゲートにＨ状態の信号が印加されてトランジスタＭ１１がオンしたときに、第１段目のツェナーダイオードＺＤ１１と第２段目のツェナーダイオードＺＤ１２の接続点から、ツェナーダイオードＺＤ１２〜ＺＤ１６、トランジスタＭ１１、グランドという経路によって、トランジスタＭ１１のゲートとグランドが短絡するのを防止している。
【００３２】
これによって、端子保護回路２１は、端子Ｔ１１にサージ電圧が印加されると、端子Ｔ１１，Ｔ１２に接続されているトランジスタＭ１１をオンして、サージ電圧を吸収するようにしている。なお、ツェナーダイオードＺＤ１１〜ＺＤ１６の段数は、第１の実施の形態と同様に、端子Ｔ１１に印加される電圧に応じて決定する。
【００３３】
次に、図５の端子保護回路を適用した降圧型非同期ＤＣ／ＤＣコンバータについて説明する。
図５に示した端子保護回路は、図２で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図２で示している端子保護回路１１を、図５で示した端子保護回路２１と置き換え、トランジスタＭ１１２のゲートを、図５で示した第１段目のツェナーダイオードＺＤ１１のカソードに接続するようにする。これによって、図２の端子Ｔ１０２にサージ電圧が印加されると、トランジスタＭ１１２がオンし、端子Ｔ１０２に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路２１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００３４】
また、図５に示した端子保護回路は、図３で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図３で示している端子保護回路１１を、図５で示した端子保護回路２１に置き換え、トランジスタＭ１１２のゲートを、図５で示した第１段目のツェナーダイオードＺＤ１１のカソードに接続するようにする。これによって、図３の端子Ｔ１０２にサージ電圧が印加されると、トランジスタＭ１１２がオンし、端子Ｔ１０２に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路２１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００３５】
さらに、図５に示した端子保護回路は、図４で示した昇圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図４で示している端子保護回路１１を、図５で示した端子保護回路２１に置き換え、トランジスタＭ１０３のゲートを、図５で示した第１段目のツェナーダイオードＺＤ１１のカソードに接続するようにする。これによって、図４の端子Ｔ１０６にサージ電圧が印加されると、トランジスタＭ１０３がオンし、端子Ｔ１０６に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０３をＰＭＯＳのトランジスタに置き換えることによって、端子保護回路２１を昇圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００３６】
このように、端子に接続されている内部のトランジスタをオン／オフして、サージ電圧を吸収することにより、端子を接地電圧に接続するためのスイッチング手段を省略することができ、回路をコンパクト化することができる。
【００３７】
次に、本発明の第３の実施の形態を図面を参照して詳細に説明する。
図６は、第３の実施の形態に係る端子保護回路を示す回路図である。図に示すように集積回路３０は、ＰＭＯＳのトランジスタＭ２２と、ドレインがトランジスタＭ２２のドレインと接続されたＮＭＯＳのトランジスタＭ２３と、端子保護回路２１とを有している。また、トランジスタＭ２２のソースと接続された端子Ｔ２１と、トランジスタＭ２２，Ｍ２３のドレインと接続された端子Ｔ２２と、トランジスタＭ２３のソースと接続され、外部でグランドに接続された端子Ｔ２３とを有している。端子保護回路３１は、集積回路３０と同一半導体基板に形成されていて、ドレインが互いに接続されているトランジスタＭ２２，Ｍ２３の一方のソースと接続されている端子Ｔ２１に印加されるサージ電圧を吸収する。
【００３８】
端子保護回路３１は、端子Ｔ２１を接地電位まで短絡するように、過電圧発生時にオンする高耐圧のＮＭＯＳのトランジスタＭ２１と、トランジスタＭ２１に並列接続された直列段のツェナーダイオードＺＤ２１〜ＺＤ２６と、トランジスタＭ２１のゲート電位を接地電圧にプルダウンする抵抗Ｒ２１とを有している。ツェナーダイオードＺＤ２１〜ＺＤ２６は、端子Ｔ２１に入力される電圧をクランプすることにより、トランジスタＭ２１のオンレベルを決定するクランプ手段であって、ツェナーダイオードＺＤ２１のカソードは、トランジスタＭ２１のゲートおよび抵抗Ｒ２１の一端と接続されている。なお、ツェナーダイオードＺＤ２１〜ＺＤ２６の段数は、第１の実施の形態と同様に、端子Ｔ２１に印加される電圧に応じて決定する。また、抵抗Ｒ２１は、例えば、１００ｋΩの抵抗値を有するようにする。
【００３９】
次に、図６の端子保護回路を適用した降圧型非同期ＤＣ／ＤＣコンバータについて説明する。
図６に示した端子保護回路は、図２で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図２で示している端子保護回路１１を降圧型非同期ＤＣ／ＤＣコンバータから除き、もしくは端子保護回路１１を残したまま、端子Ｔ１０１と端子Ｔ１０３の間に図６で示した端子保護回路３１を挿入する。つまり、図６に示している端子保護回路３１のツェナーダイオードＺＤ２６のカソードとトランジスタＭ２１のドレインとを、図２に示すトランジスタＭ１１１のソース、端子Ｔ１０１間のノードに接続するようにし、ツェナーダイオードＺＤ２１のアノードと、トランジスタＭ２１のソースと、抵抗Ｒ２１の一端とを、図２に示すトランジスタＭ１１２のソース、端子Ｔ１０３間のノードに接続するようにする。これによって、図２の端子Ｔ１０１にサージ電圧が印加されると、トランジスタＭ２１がオンし、端子Ｔ１０１に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路３１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００４０】
さらに、図６に示した端子保護回路は、図３で示した降圧型非同期ＤＣ／ＤＣコンバータに適用することができる。この場合、図３で示している端子保護回路１１を降圧型非同期ＤＣ／ＤＣコンバータから除き、もしくは端子保護回路１１を残したまま、端子Ｔ１０１と端子Ｔ１０３の間に図６で示した端子保護回路３１を挿入する。つまり、図６に示している端子保護回路３１のツェナーダイオードＺＤ２６のカソードとトランジスタＭ２１のドレインとを、図３に示すトランジスタＭ１１１のソース、端子Ｔ１０１間のノードに接続するようにし、ツェナーダイオードＺＤ２１のアノードと、トランジスタＭ２１のソースと、抵抗Ｒ２１の一端とを、図３に示すトランジスタＭ１１２のソース、端子Ｔ１０３間のノードに接続するようにする。これによって、図３の端子Ｔ１０１にサージ電圧が入力されると、トランジスタＭ２１がオンし、端子Ｔ１０１に印加されるサージ電圧を吸収することができる。なお、ダイオードＤ１０１をＮＭＯＳのトランジスタに置き換えることによって、端子保護回路３１を降圧型同期ＤＣ／ＤＣコンバータにも適用することができる。
【００４１】
このように、ドレインが互いに接続されている内部トランジスタとは別のトランジスタにより、内部のトランジスタが接続されている端子を保護するので、内部のトランジスタの過電圧に対する負担を軽減することができる。また、内部のトランジスタの耐圧によらずに、端子の耐圧を改善することができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施の形態に係る端子保護回路を示す回路図である。
【図２】端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その１である。
【図３】端子保護回路を備えた降圧型非同期ＤＣ／ＤＣコンバータの回路図その２である。
【図４】端子保護回路を備えた昇圧型非同期ＤＣ／ＤＣコンバータの回路図である。
【図５】第２の実施の形態に係る端子保護回路を示す回路図である。
【図６】第３の実施の形態に係る端子保護回路を示す回路図である。
【図７】従来の降圧型非同期ＤＣ／ＤＣコンバータの回路図である。
【符号の説明】
【００４３】
１０  集積回路
１１  端子保護回路
ＺＤ１〜ＺＤ６  ツェナーダイオード
Ｍ１，Ｍ２  トランジスタ
Ｒ１  抵抗
Ｔ１，Ｔ２  端子
【図１】
2006333595.tif 000003
【図２】
2006333595.tif 000004
【図３】
2006333595.tif 000005
【図４】
2006333595.tif 000006
【図５】
2006333595.tif 000007
【図６】
2006333595.tif 000008
【図７】
2006333595.tif 000009