(57)【要約】【課題】  本発明は、チップの構造を一方向に過度に大きくならないようにし、ページサイズを増加させながらデータのローディングやデータの出力などの動作の時間を向上させることが可能な半導体メモリ装置、そのパッケージ及びそれを用いたメモリカードを提供することを目的としている。【解決手段】  ワードラインを共有する多数（複数）のメモリセルが一つのページを構成し、前記多数（複数）のページがメモリセルアレイを構成し、ローアドレス信号に応じて前記所定のページを選択するためのローデコーダを含んでメモリチップを構成する半導体メモリ装置において、少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記２つ以上のメモリチップの所定のページを同時に選択する構成としたことを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ワードラインを共有する複数のメモリセルが一つのページを構成し、前記複数のページがメモリセルアレイを構成し、ローアドレス信号に応じて前記所定のページを選択するためのローデコーダを含んでメモリチップを構成する半導体メモリ装置において、
少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記２つ以上のメモリチップの所定のページを同時に選択することを特徴とする半導体メモリ装置。
【請求項２】
前記少なくとも２つ以上のメモリチップは、同一の入出力ピンを介してデータを入出力することを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記少なくとも２つ以上のメモリチップのそれぞれは、前記選択されたページのプログラムデータまたは前記選択されたページの読み出しデータを記憶するためのページバッファブロックと、
前記ページバッファブロックからデータを外部へ出力し、或いは外部からのデータを前記ページバッファブロックに記憶するための入出力バッファと、
前記ページバッファブロックと前記入出力バッファを連結させるためのカラムデコーダとをさらに含むことを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記少なくとも２つ以上のメモリチップは、カラムアドレス信号の最下位バイト及び制御信号に応じて交代に選択されてデータ入出力動作が交代に行なわれることを特徴とする請求項１記載の半導体メモリ装置。
【請求項５】
前記少なくとも２つ以上のメモリチップは、制御信号と前記制御信号の周期を増やした変形制御信号とを組み合わせた信号に応じて交代に選択され、データ入出力動作が交代に行なわれることを特徴とする請求項１記載の半導体メモリ装置。
【請求項６】
前記少なくとも２つ以上のメモリチップは、同一の命令を同時に入力して全ての命令が同時に行なわれ、データ入出力動作は交代に行なわれることを特徴とする請求項１記載の半導体メモリ装置。
【請求項７】
前記２つ以上のメモリチップの入出力バッファは、データ入力時に同時にイネーブルされないようにするため、書き込みイネーブル信号または読み出しイネーブル信号の立ち下りエッジまたは立ち上がりエッジに同期することを特徴とする請求項１または請求項３記載の半導体メモリ装置。
【請求項８】
前記制御信号は、前記メモリチップの内部に構成された回路によって生成されることを特徴とする請求項４または請求項５記載の半導体メモリ装置。
【請求項９】
ワードラインを共有する複数のメモリセルが一つのページを構成し、複数のページからなるメモリセルアレイと、
ローアドレス信号に応じて前記メモリセルアレイの所定のページを選択するためのローデコーダと、
前記選択されたページのプログラムデータまたは前記選択されたページの読み出しデータを記憶するためのページバッファブロックと、
前記ページバッファブロックからのデータを外部へ出力し、或いは外部からのデータを前記ページバッファブロックに記憶するための入出力バッファと、
前記ページバッファブロックと前記入出力バッファを連結させるためのカラムデコーダとを含んで一つのメモリチップが構成され、
少なくとも２つ以上のメモリセルアレイが一つのローアドレス信号を共通入力し、前記２つ以上のメモリセルアレイの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて前記少なくとも２つ以上のメモリセルアレイのデータ入出力動作が交代に行なわれることを特徴とする半導体メモリ装置。
【請求項１０】
少なくとも２つ以上のメモリチップが電気的に連結されてなるパッケージにおいて、
前記少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記少なくとも２つ以上のメモリチップの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて前記少なくとも２つ以上のメモリチップのデータ入出力動作が交代に行なわれるように構成されたことを特徴とする半導体メモリ装置のパッケージ。
【請求項１１】
前記少なくとも２つ以上のメモリチップは、入出力ピン、アドレスピン及び制御ピンが共通接続されたことを特徴とする請求項１０記載の半導体メモリ装置のパッケージ。
【請求項１２】
メモリチップと前記メモリチップをコントロールするためのコントローラを含むメモリカードにおいて、
少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記２つ以上のメモリチップの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて前記少なくとも２つ以上のメモリチップのデータ入出力動作が交代に行なわれるように構成されたことを特徴とするメモリカード。
【請求項１３】
前記少なくとも２つ以上のメモリチップは、同一の命令を同時に入力して全ての命令が同時に行なわれ、データの入出力動作は交代に行なわれることを特徴とする請求項１２記載のメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、フラッシュメモリまたはＤＲＡＭなどの半導体メモリ装置でページのサイズを増大させると同時に、動作の速度を向上させることが可能な半導体メモリ装置に関する。
【背景技術】
【０００２】
セルに対してデータの書き込み或いは読み出しを行うとき、１回に行なわれる単位をページ（page）とする。ＮＡＮＤ型フラッシュメモリ素子の場合、ページは１本のワードラインを共有する多数（複数）のセルから構成され、その単位を５１２ｂｙｔｅから最近２Ｋｂｙｔｅに拡大することにより、単位時間当たりデータの処理量を増やしている。
【０００３】
一方、セルと外部とのデータ伝達過程で中間処理の役割をするページバッファにデータをロードすることをデータローディングといい、ページバッファからデータを外部へ出力することをデータ出力というとき、このそれぞれのタイムスペックを代表的にｔＷＣ、ｔＲＣで表現している。ところが、２Ｋｂｙｔｅ単位のページにデータを順次ロードする場合、既存の５１２ｂｙｔｅよりも全体ローディング時間が多くかかるため、ｔＷＣのスペックを５０ｎｓｅｃ〜３０ｎｓｅｃと速くなるように作って対応している。これをより速く進行しようとすると、ページサイズを２Ｋｂｙｔｅから４Ｋｂｙｔｅなどに増やさなければならない。
【０００４】
しかし、既存の技術では、ワードラインを共有するセルの数が増加するので、チップの構造が一方向に過度に大きくなって設計が難しくなる。また、データのローディング時間が増加し、これによる効率性の低下を減らすためにはｔＷＣを３０ｎｓｅｃから１５ｎｓｅｃ〜２０ｎｓｅｃ程度に減らさなければならないので、これによる設計の負担が大きくなる。そして、チップの電力消耗が増加し、これを管理するための設計の負担が加重される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、チップの構造を一方向に過度に大きくならないようにし、ページサイズを増加させながらデータのローディングやデータの出力などの動作の時間を向上させることが可能な半導体メモリ装置を提供することにある。
【０００６】
また、本発明の他の目的は、ページサイズを増加させながらデータのローディングやデータの出力などの動作の時間を向上させることが可能な半導体メモリ装置のパッケージを提供することにある。
【０００７】
また、本発明の別の目的は、ページサイズを増加させながらデータのローディング及びデータの出力などの動作の時間を向上させることが可能な半導体メモリ装置を用いたメモリカードを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一実施例に係る半導体装置は、ワードラインを共有する多数（複数）のメモリセルが一つのページを構成し、前記多数（複数）のページがメモリセルアレイを構成し、ローアドレス信号に応じて前記所定のページを選択するためのローデコーダを含んでメモリチップを構成する半導体メモリ装置において、少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記２つ以上のメモリチップの所定のページを同時に選択する。
【０００９】
前記少なくとも２つ以上のメモリチップは、同一の入出力ピンを介してデータを入出力する。
【００１０】
前記少なくとも２つ以上のメモリチップのそれぞれは、前記選択されたページのプログラムデータまたは前記選択されたページの読み出しデータを記憶するためのページバッファブロックと、前記ページバッファブロックからのデータを外部へ出力し、或いは外部からのデータを前記ページバッファブロックに記憶するための入出力バッファと、前記ページバッファブロックと前記入出力バッファを連結させるためのカラムデコーダとをさらに含む。
【００１１】
前記少なくとも２つ以上のメモリチップは、前記カラムアドレス信号の最下位バイト及び制御信号に応じて交代に選択され、データ入出力動作が交代に行なわれる。
【００１２】
前記少なくとも２つ以上のメモリチップは、制御信号と前記制御信号の周期を増やした変形制御信号を組み合わせた信号に応じて交代に選択され、データ入出力動作が交代に行なわれる。
【００１３】
前記少なくとも２つ以上のメモリチップは、同一の命令を同時に入力して全ての命令が同時に行なわれ、データ入出力動作は交代に行なわれる。
【００１４】
前記２つ以上のメモリチップの入出力バッファは、データの入出力の際に同時にイネーブルされないようにするため、書き込みイネーブル信号または読み出しイネーブル信号の立下りエッジまたは立ち上がりエッジに同期する。
【００１５】
前記制御信号は前記メモリチップの内部に構成された回路によって生成される。
【００１６】
また、本発明に係る半導体メモリ装置のパッケージは、少なくとも２つ以上のメモリチップが電気的に連結されてなるパッケージにおいて、前記少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記少なくとも２つ以上のメモリチップの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて前記少なくとも２つ以上のメモリチップのデータ入出力動作が交代に行なわれるように構成される。
【００１７】
前記少なくとも２つ以上のメモリチップは、入出力ピン、アドレスピン及び制御ピンなどが共通接続される。
【００１８】
また、本発明の他の実施例に係る半導体メモリ装置は、ワードラインを共有する多数（複数）のメモリセルが一つのページを構成し、多数（複数）のページからなるメモリセルアレイと、ローアドレス信号に応じて前記メモリセルアレイの所定のページを選択するためのローデコーダと、前記選択されたページのプログラムデータまたは前記選択されたページの読み出しデータを記憶するためのページバッファブロックと、前記ページバッファブロックからのデータを外部へ出力し、或いは外部からのデータを前記ページバッファブロックに記憶するための入出力バッファと、前記ページバッファブロックと前記入出力バッファを連結させるためのカラムデコーダとを含んで一つのメモリチップが構成され、少なくとも２つ以上のメモリセルアレイが一つのローアドレス信号を共通入力し、前記２つ以上のメモリセルアレイの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて前記少なくとも２つ以上のメモリセルアレイのデータ入出力動作が交代に行なわれる。
【００１９】
一方、本発明に係る半導体メモリ装置のメモリカードは、メモリチップと前記メモリチップをコントロールするためのコントローラを含むメモリカードにおいて、少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して前記２つ以上のメモリチップの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて前記少なくとも２つ以上のメモリチップのデータ入出力動作が交代に行なわれるように構成される。
【００２０】
前記少なくとも２つ以上のメモリチップは、同一命令を同時に入力して全ての命令が同時に行なわれ、データの入出力動作は交代に行なわれる。
【発明の効果】
【００２１】
本発明によれば、少なくとも２つ以上のメモリチップが同一のローアドレス信号を入力し、カラムアドレス信号の最下位バイトまたは制御信号に応じて交代に選択されるようにし、入出力ピンを共有するように半導体メモリ装置を構成し、これをパッケージングすることによりページのサイズを大幅増大させることができ、各メモリチップに順次データをロードし、或いは各メモリチップのデータを順次出力することにより、プログラム及び読み出し速度を向上させることができるため、半導体メモリ装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
【００２３】
図１は本発明に係る半導体メモリ装置の構成図であって、第１及び第２メモリチップ１００及び２００のローデコーダ１３及び１４が同一のローアドレス信号ＲＡを共通的に入力し、メモリセルアレイ１１及び１２の所定のページを同時に選択するように構成されたＮＡＮＤ型フラッシュメモリ装置を示す図である。図２はメモリセルアレイを構成するセルブロックの構成図である。本例では、２つのメモリチップが同一のローアドレス信号を共通入力する場合を説明したが、ここに局限されず、少なくとも２つ以上のメモリチップが同一のローアドレス信号に応じて同時に該当ページを選択するようにする場合が全て該当する。一方、一つのメモリチップに２つのメモリセルアレイが一つのローデコーダを共有するように設計し、このように設計された少なくとも２つ以上のメモリセルアレイに同一のローアドレス信号が共通入力されるように設計することもできる。
【００２４】
第１メモリチップ１００は、メモリセルアレイ１１、ローデコーダ１３、ページバッファブロック１５、カラムデコーダ１７及び入出力バッファ１９を含んでなり、第２メモリチップ２００もメモリセルアレイ１２、ローデコーダ１４、ページバッファブロック１６、カラムデコーダ１８及び入出力バッファ２０を含んでなる。第１及び第２メモリチップ１００及び２００それぞれのローデコーダ１３及び１４は、一つのローアドレス信号ＲＡを共通入力してそれぞれのメモリセルアレイ１１及び１２の所定のページが同時に選択されるようにし、それぞれのカラムデコーダ１７及び１８は互いに異なるカラムアドレス信号ＣＡ１及びＣＡ２を入力し、且つ同一の入出力ピン２１を共有する。そして、少なくとも２つ以上のメモリチップは同一の入出力ピン２１を介してデータを入出力する。
【００２５】
第１及び第２メモリセルアレイ１１及び１２のそれぞれは、多数（複数）のセルブロック３００ａ〜３００ｋを含む。一つのセルブロック３００ａ〜３００ｋは、多数（複数）のセルが直列連結された多数（複数）のセルストリング３１０、多数（複数）のビットラインＢＬ、多数（複数）のワードラインＷＬ、セルストリング３１０とビットラインＢＬとの間に接続されたドレイン選択トランジスタ３２０、セルストリング３１０と共通ソースラインとの間に接続されたソース選択トランジスタ３３０を含んでなる。一方、１本のワードラインを共有する多数（複数）のメモリセルは一つのページ３４０を構成し、複数のページ３４０が第１及び第２メモリセルアレイ１１及び１２を構成する。全てのセルはＰウェルを共有する。そして、ドレイン選択トランジスタ３２０はドレイン選択ラインＤＳＬを共有し、ソース選択トランジスタ３３０はソース選択ラインＳＳＬを共有する。
【００２６】
それぞれのローデコーダ１３及び１４は、同一のローアドレス信号ＲＡに応じて所定の動作のために第１及び第２メモリセルアレイ１１及び１２を構成する所定のセルブロックの所定のページを同時に選択し、選択されたページに所定の動作、たとえばプログラムまたは読み出しのための所定の電圧が印加されるようにする。
【００２７】
一方、ページバッファブロック１５及び１６は選択されたページのプログラムデータまたは選択されたページの読み出しデータを記憶し、カラムデコーダ１７及び１８は互いに異なるカラムアドレス信号ＣＡ１及びＣＡ２に応じてページバッファブロック１５及び１６と入出力バッファ１９及び２０を連結させてプログラムデータまたは読み出しデータを伝送する。
【００２８】
上述したように構成される本発明に係る半導体メモリ装置は、プログラム動作の場合、入出力ピン２１及び入出力バッファ１９及び２０を介して入力された外部からのデータがカラムデコーダ１７及び１８によってページバッファブロック１５及び１６に交代に記憶され、ローデコーダ１３及び１４によって第１及び第２メモリセルアレイ１１及び１２の所定のページが選択されると、ページバッファブロック１５及び１６に記憶されたデータが選択ページにプログラムされる。
【００２９】
読み出し動作の場合、ローデコーダ１３及び１４によって第１及び第２メモリセルアレイ１１及び１２の所定のページが選択され、選択されたページのデータがページバッファブロック１５及び１６に記憶された後、カラムデコーダ１７及び１８によってページバッファブロック１５及び１６に記憶されたデータが入出力バッファ１９及び２０及び入出力ピン２１を介して外部へ出力される。
【００３０】
一方、本発明に係る半導体メモリ装置は、全ての命令が各メモリチップに同時に入力される。したがって、基本的に全ての命令動作が同時に行なわれる。しかし、プログラムのためのデータローディング動作または読み出しによるデータ出力動作は、第１及び第２メモリチップ１００及び２００が交代に行なわれ、たとえば、第１メモリチップ１００にデータがロードされた後、第２メモリチップ２００にデータがロードされる。これは外部から入力するカラムアドレス信号ＣＡ１及びＣＡ２が第１及び第２メモリチップ１００及び２００に交代に入力されて行なわれる。このようなメモリチップの選択は、少なくとも２つ以上のメモリチップを括ってパッケージングするとき、拡張された外部カラムアドレスによって行なわれる。即ち、少なくとも２つ以上のメモリチップは、同一の命令を同時に入力して全ての命令が同時に行なわれ、データ入出力動作は交代に行なわれる。
【００３１】
図３（ａ）は本発明に係る半導体メモリ装置のカラムアドレス割り当て方法を説明するための概略図であって、インターリビング方式のカラムアドレス割り当て方法を説明するためのものである。
【００３２】
どのメモリチップを選択するかは、カラムアドレスの最下位バイトの組み合わせで決定する。これは各メモリチップが順次アドレスの割り当てを受けることを意味する。例えば、上述した第１及び第２メモリチップからなる半導体メモリ装置の場合、第１メモリチップの０番アドレス、第２メモリチップの０番アドレス、第１メモリチップの１番アドレス、第２メモリチップの１番アドレスなどのように第１及び第２メモリチップに交代に順次的なアドレスを割り当てるインターリビング方式でカラムアドレスを割り当てる。
【００３３】
図３（ｂ）は本発明に係る半導体メモリ装置のデータローディング動作のタイミング図である。
【００３４】
上述したように、カラムアドレスの最下位バイトを組み合わせてどのメモリチップにデータをプログラムするかを決定する。すなわち、最下位カラムアドレスと外部書き込みイネーブル信号ＷＥを組み合わせて任意のメモリチップにプログラムのための信号を生成する。たとえば、第１メモリチップが先ず選択される場合を説明すると、次の通りである。第１メモリチップにプログラムするための第１データＡと、第２メモリチップにプログラムするための第２データＢが交代に入力され、外部書き込みイネーブル信号ＷＥの１クロックの立下りエッジ（falling edge）で第１メモリチップの内部書き込みイネーブル信号ＡＷＥが同期して第１データＡが第１メモリチップにロードされる。これに対し、外部書き込みイネーブル信号ＷＥの次の周期のクロックの立下りエッジで第２メモリチップの内部書き込みイネーブル信号ＢＷＥが同期して第２データＢが第２メモリチップにロードされる。すなわち、外部書き込みイネーブル信号ＷＥの立下りエッジ毎に第１及び第２メモリチップにプログラムデータが順次ロードされる。一方、外部書き込みイネーブル信号ＷＥの立下りエッジに同期してプログラムされた場合を説明したが、外部書き込みイネーブル信号ＷＥの立ち上がりエッジに同期してプログラムされる場合も可能である。このようなプログラム動作は、外部データが２回入力されるとき、第１及び第２メモリチップのそれぞれは実際１回ずつのみデータが入力されるので、データ入力時間は２倍に遅くなる。したがって、実際外部におけるデータ入力は各単位チップのデータ入力スペックよりも２倍速く行うことができる。即ち、少なくとも２つ以上のメモリチップは、カラムアドレス信号の最下位バイト及び制御信号に応じて交代に選択されてデータ入出力動作が交代に行なわれる。また、２つ以上のメモリチップの入出力バッファは、データ入力時に同時にイネーブルされないようにするため、制御信号となる書き込みイネーブル信号または読み出しイネーブル信号の立ち下りエッジまたは立ち上がりエッジに同期する。
【００３５】
図４（ａ）は本発明に係る半導体メモリ装置のデータ出力動作のタイミング図である。
【００３６】
上述したようにカラムアドレスの最下位バイトを組み合わせてどのメモリチップのデータを読み出すかを決定する。すなわち、最下位カラムアドレスと外部読み出しイネーブル信号ＲＥを組み合わせて任意のメモリチップのデータを読み出すための信号を生成する。例えば、外部読み出しイネーブル信号ＲＥのロー区間で第１メモリチップの内部読み出しイネーブル信号ＡＲＥが同期して第１メモリチップの第１データＡが出力される。これに対し、外部読み出しイネーブル信号ＲＥの次のクロックのロー区間で第２メモリチップの内部読み出しイネーブル信号ＢＲＥが同期して第２メモリチップの第２データＢが出力される。すなわち、外部読み出しイネーブル信号ＲＥのロー区間毎に第１メモリチップの第１データと第２メモリチップの第２データが反復的に出力される。一方、外部読み出しイネーブル信号ＲＥのロー区間に同期して読み出される場合を説明したが、外部読み出しイネーブル信号ＲＥのハイ区間に同期して読み出される場合も可能である。このような動作は第１メモリチップの出力バッファと第２メモリチップの出力バッファが同時駆動されると、互いに異なるデータが競争する場合が発生し、これにより過多な電流消耗とデータ歪が発生するおそれがあるので、出力バッファが駆動される時間が重畳しないようにしなければならない。
【００３７】
図４（ｂ）は本発明に係るデータ出力のための動作波形図の他の実施例を示すもので、フラッシュメモリ素子、ＤＲＡＭ（Dynamic Random Access Memory）などにおいてバーストモード（burst mode）でデータを出力する場合に各メモリチップが交代に選択されるようにする方法を説明するための図である。
【００３８】
連続する多量のデータを入出力するバーストモードで動作させる場合には、カラムアドレス信号を外部から印加しなくてもよい。バーストモードでは、プログラム時には書き込みイネーブル信号ＷＥに応じて動作し、読み出し時には読み出しイネーブル信号ＲＥに応じて動作するが、少なくとも２つ以上のメモリチップが交代に選択されるようにする。各メモリチップは、書き込みイネーブル信号ＷＥまたは読み出しイネーブル信号ＲＥを交代に入力するが、他のメモリチップが動作する区間では、信号を無視し、内部動作が行なわれないようにする。次に、バーストモードでメモリチップが交代に選択されるようにするための方法を説明する。
【００３９】
規定上、特別なスタートアドレス（start address）を入力しない場合のデフォールト（default）は、一番目のアドレスなので、第１メモリチップの一番目のアドレスから選択される。したがって、第２メモリチップは、一番目の書き込みイネーブル信号ＷＥまたは読み出しイネーブル信号ＲＥを無視し、２番目の書き込みイネーブル信号ＷＥまたは読み出しイネーブル信号ＲＥから動作する。任意のローアドレスからバーストモードで動作する場合には、命令を入力するとき、ローアドレスを入力する。この際、ローアドレスの最下位アドレスが０か１かによって、一番目のアドレスの一致するメモリチップが第１メモリチップなのか第２メモリチップなのかが決定される。次の書き込みイネーブル信号ＷＥまたは次の読み出しイネーブル信号ＲＥが同期する方法は前述した場合と同一である。一番目のアドレスが一致したメモリチップから選択され、多数（複数）のメモリチップが交代に選択される。
【００４０】
２つのメモリチップからなる半導体装置で読み出しイネーブル信号ＲＥを変形して各メモリチップに合わせて作る回路の具体例を、図５（ａ）及び図５（ｂ）に示した。制御信号となる読み出しイネーブル信号ＲＥの周期を２倍に増やしてして変形制御信号となる遅延読み出しイネーブル信号ＲＥ＿ＤＥＬを生成し、読み出しイネーブル信号ＲＥと遅延読み出しイネーブル信号ＲＥ＿ＤＥＬをＯＲゲートの入力として、各メモリチップに必要な第１読み出しイネーブル信号ＲＥ１を生成する。また、読み出しイネーブル信号ＲＥと遅延読み出しイネーブル信号ＲＥ＿ＤＥＬがインバータによって反転された信号をＯＲゲートの入力として第２読み出しイネーブル信号ＲＥ２を生成する。一番目のアドレスが一致したメモリチップ、すなわちバーストが始まるメモリチップで第１読み出しアドレス信号ＲＥ１を生成する回路が構成され、反対側に第２読み出しアドレス信号ＲＥ２を生成する回路が構成されるようにする。これは書き込みイネーブル信号ＷＥにも同一に適用できる。即ち、少なくとも２つ以上のメモリチップは、制御信号と該制御信号の周期を増やした変形制御信号とを組み合わせた信号に応じて交代に選択され、データ入出力動作が交代に行なわれる。そして、制御信号は、メモリチップの内部に構成された回路によって生成される。
【００４１】
一方、本発明の他の実施例として、本発明に係る少なくとも２つ以上のメモリチップが電気的に連結されてなる一つのパッケージに構成し、少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して２つ以上のメモリチップの所定のページを同時に選択するように構成することができる。そして、少なくとも２つ以上のメモリチップは、入出力ピン２１、アドレスピン及び制御ピン等が共通接続される。
【００４２】
また、本発明の別の実施例として、メモリチップとメモリチップをコントロール（制御）するコントローラから構成されるメモリカードで少なくとも２つ以上のメモリチップが一つのローアドレス信号を共通入力して少なくとも２つ以上のメモリチップの所定のページを同時に選択し、カラムアドレス信号の最下位バイト及び制御信号に応じて少なくとも２つ以上のメモリチップのデータ入出力動作が交代に行なわれるように構成することができる。
【産業上の利用可能性】
【００４３】
本発明の活用例として、半導体メモリ装置に適用することが出来、特に、フラッシュメモリまたはＤＲＡＭなどの半導体メモリ装置でページのサイズを増大させると同時に、動作の速度を向上させることが可能な半導体メモリ装置に適用することが出来る。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る半導体メモリ装置の構成図である。
【図２】本発明に係る半導体メモリ装置のメモリセルアレイの構成図である。
【図３】（ａ）は本発明に係る半導体メモリ装置のカラムアドレス割り当て方法を説明するための概略図、（ｂ）は本発明に係る半導体メモリ装置のデータローディング動作のタイミング図である。
【図４】（ａ）は本発明に係る半導体メモリ装置のデータ出力動作のタイミング図、（ｂ）は本発明の他の実施例に係るバーストモードにおけるデータ出力動作のタイミング図である。
【図５】本発明の他の実施例に係るバーストモードにおけるデータ出力のための回路の一例である。
【符号の説明】
【００４５】
１００及び２００…第１及び第２メモリチップ
１１及び１２…メモリセルアレイ
１３及び１４…ローデコーダ
１５及び１６…ページバッファブロック
１７及び１８…カラムデコーダ
１９及び２０…入出力バッファ
２１…入出力ピン
【図１】
2006107691.tif 000003
【図２】
2006107691.tif 000004
【図３】
2006107691.tif 000005
【図４】
2006107691.tif 000006
【図５】
2006107691.tif 000007