(57)【要約】【課題】  冗長ワード線を有する半導体記憶装置において、ワード不良が同一ワード線において、１箇所以上発生しても、置換されたワード線がフローティングすることによって生ずる誤信号の発生を防止する。【解決手段】  あらかじめ各メモリセルが備えるアクセストランジスタおよびドライブトランジスタのゲート酸化膜に基板制御イネーブル信号を接続しておき、不良ワードが存在するロウアドレス、または不良ワードが存在するアドレスに対応する基板制御イネーブル信号を制御することにより、アクセルトランジスタおよびドライブトランジスタのゲート酸化膜を絶縁破壊し、アクセストランジスタおよびドライブトランジスタをオフ状態にしてワード線のフローティング状態を回避することができるため、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。【選択図】  図１
2006134522.tif 000002
【特許請求の範囲】
【請求項１】
冗長回路を備える半導体記憶装置であって、
ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内のアクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする半導体記憶装置。
【請求項２】
前記アクセストランジスタの基板に、基板電圧を供給することにより、前記アクセストランジスタのゲート酸化膜を、絶縁破壊させることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
冗長回路を備える半導体記憶装置であって、
不良アドレスと破壊信号が入力されることにより、メモリセルを構成するアクセストランジスタの基板に対して基板電圧をワード線毎に供給する基板制御回路を有し、ワード不良発生時に、基板制御回路より、不良を検出したワード線に接続されるメモリセル内のアクセストランジスタの基板に基板電圧を供給することにより前記アクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする半導体記憶装置。
【請求項４】
冗長回路を備える半導体記憶装置であって、
不良アドレスと破壊信号が入力されることにより、メモリセルを構成するアクセストランジスタの基板に対して基板電圧をワード線毎に供給する基板制御回路を有し、ワード不良発生時に、基板制御回路より、不良を検出したワード線の前記不良に関係するメモリセル内のアクセストランジスタの基板に基板電圧を供給することにより前記アクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする半導体記憶装置。
【請求項５】
冗長回路を備える半導体記憶装置であって、
ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内のドライブトランジスタのソース電位を制御することにより、前記メモリセルの出力を固定することを特徴とする半導体記憶装置。
【請求項６】
冗長回路を備える半導体記憶装置であって、
ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内の負荷トランジスタのソース電位を制御することにより、前記メモリセルの出力を固定することを特徴とする半導体記憶装置。
【請求項７】
冗長回路を備える半導体記憶装置であって、
ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内のドライブトランジスタのソース電位、および負荷トランジスタのソース電位を制御することにより、前記メモリセルの出力を固定することを特徴とする半導体記憶装置。
【請求項８】
前記ドライブトランジスタのソース電位の制御を複数のワード線に接続されるメモリセルを共通化して行うことを特徴とする請求項５または請求項７のいずれかに記載の半導体記憶装置。
【請求項９】
前記負荷トランジスタのソース電位の制御を複数のワード線に接続されるメモリセルを共通化して行うことを特徴とする請求項６または請求項７のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長ワード線を有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）やＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）などの半導体記憶装置においては、製造歩留を向上させるために、メモリセルアレイの一部やワード線の断線を補償する場合に、冗長ワード線で置換する冗長回路技術が備えられている。
【０００３】
従来の冗長救済機能を備えた半導体記憶装置は、各ワード線のロウデコーダと逆側の端部に放電回路を接続することにより、冗長ワード線で置換されたワード線がフローティングし、置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止していた（例えば、特許文献１参照）。
【特許文献１】特開２０００−１３２９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術では、ワード不良、例えば、ワード断線が同一ワード線において１箇所だけ発生する場合にしか効果を奏さず、同一ワード線において２箇所以上の断線が生じた場合にはワード線にフローティングが生じて誤信号が発生するという問題点があった。
【０００５】
本発明の目的は、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の請求項１に係る半導体記憶装置は、冗長回路を備える半導体記憶装置であって、ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内のアクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする。
【０００７】
請求項２に係る半導体記憶装置は、請求項１記載の半導体記憶装置において、前記アクセストランジスタの基板に、基板電圧を供給することにより、前記アクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする。
【０００８】
請求項３に係る半導体記憶装置は、冗長回路を備える半導体記憶装置であって、不良アドレスと破壊信号が入力されることにより、メモリセルを構成するアクセストランジスタの基板に対して基板電圧をワード線毎に供給する基板制御回路を有し、ワード不良発生時に、基板制御回路より、不良を検出したワード線に接続されるメモリセル内のアクセストランジスタの基板に基板電圧を供給することにより前記アクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする。
【０００９】
請求項４に係る半導体記憶装置は、冗長回路を備える半導体記憶装置であって、不良アドレスと破壊信号が入力されることにより、メモリセルを構成するアクセストランジスタの基板に対して基板電圧をワード線毎に供給する基板制御回路を有し、ワード不良発生時に、基板制御回路より、不良を検出したワード線の前記不良に関係するメモリセル内のアクセストランジスタの基板に基板電圧を供給することにより前記アクセストランジスタのゲート酸化膜を絶縁破壊させることを特徴とする。
【００１０】
請求項５に係る半導体記憶装置は、冗長回路を備える半導体記憶装置であって、ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内のドライブトランジスタのソース電位を制御することにより、前記メモリセルの出力を固定することを特徴とする。
【００１１】
請求項６に係る半導体記憶装置は、冗長回路を備える半導体記憶装置であって、ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内の負荷トランジスタのソース電位を制御することにより、前記メモリセルの出力を固定することを特徴とする。
【００１２】
請求項７に係る半導体記憶装置は、冗長回路を備える半導体記憶装置であって、ワード不良発生時に、不良を検出したワード線に接続されるメモリセル内のドライブトランジスタのソース電位、および負荷トランジスタのソース電位を制御することにより、前記メモリセルの出力を固定することを特徴とする。
【００１３】
請求項８に係る半導体記憶装置は、請求項５または請求項７のいずれかに記載の半導体記憶装置において、前記ドライブトランジスタのソース電位の制御を複数のワード線に接続されるメモリセルを共通化して行うことを特徴とする。
【００１４】
請求項９に係る半導体記憶装置は、請求項６または請求項７のいずれかに記載の半導体記憶装置において、前記負荷トランジスタのソース電位の制御を複数のワード線に接続されるメモリセルを共通化して行うことを特徴とする。
【００１５】
以上により、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
【発明の効果】
【００１６】
本発明によれば、あらかじめ各メモリセルが備えるアクセストランジスタの基板に基板制御イネーブル信号を接続しておき、不良ワードが存在するロウアドレス、または不良ワードが存在するアドレスに対応する基板制御イネーブル信号を制御することにより、アクセストランジスタのゲート酸化膜を絶縁破壊し、アクセストランジスタをオフ状態にしてワード線のフローティング状態を回避することができるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
【００１７】
また、各ロウアドレスのメモリセルが備えるドライブトランジスタのソース電位、あるいは負荷トランジスタのソース電位を可変とし、不良ワードが存在するロウアドレスのドライブトランジスタのソース電位、あるいは負荷トランジスタのソース電位をＶＤＤからＧＮＤ、あるいはＧＮＤからＶＤＤのように変更することにより、ワード線のフローティング状態を回避することができるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
【発明を実施するための最良の形態】
【００１８】
本発明は、ワード線およびビット線によりアドレスを制御し、冗長回路を備える半導体記憶装置において、ワード線に不良が発生した場合に、不良の検出されたワード線に接続されたメモリセルを構成するアクセストランジスタのゲート酸化膜を、基板電圧を供給するなどして絶縁破壊することにより、不良ワード線上のワード線のフローティング状態を回避することができるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
【００１９】
また、ワード線およびビット線によりアドレスを制御し、冗長回路を備える半導体記憶装置において、ワード線に不良が発生した場合に、不良の検出されたワード線に接続されたメモリセルを構成するドライブトランジスタ、または負荷トランジスタのソース電位を制御してソースードレイン間の電位差を小さくすることにより、これらのトランジスタの出力値を実質固定させ、ワード線のフローティング状態を回避することができるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
【００２０】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１における冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００２１】
図１において、１０はメモリセルアレイ、２０は冗長メモリセルアレイ、３０はロウデコーダ、３１は冗長ロウデコーダ、４０は基板制御回路である。ここでは説明の簡略化のため、メモリセルアレイ１０は４個のメモリセル１１〜１４を２行２列に２次元配列してなるものとする。また、ワード不良として、例えばワード線の断線を想定した場合、５０、５１はワード線の断線箇所である。
【００２２】
メモリセルアレイ１０において、第１行かつ第１列のメモリセル（Ｍ００）１１は、ロウアドレス０で指定されるワード線ＷＬ０と、いずれもカラムアドレス０で指定される非反転ビット線ＢＬ０及び反転ビット線ＮＢＬ０とを有する。第１行かつ第２列のメモリセル（Ｍ０１）１２は、前記ワード線ＷＬ０を第１行かつ第１列のメモリセル（Ｍ００）１１と共有するとともに、いずれもカラムアドレス１で指定される非反転ビット線ＢＬ１及び反転ビット線ＮＢＬ１を有する。第２行かつ第１列のメモリセル（Ｍ１０）１３は、ロウアドレス１で指定されるワード線ＷＬ１を有するとともに、前記ビット線ＢＬ０を第１行かつ第１列のメモリセル（Ｍ００）１１と共有する。第２行かつ第２列のメモリセル（Ｍ１１）１４は、前記ワード線ＷＬ１を第２行かつ第１列のメモリセル（Ｍ１０）１３と共有し、かつ前記ビット線ＢＬ１を第１行かつ第２列のメモリセル（Ｍ０１）１２と共有する。つまり、第１行かつ第１列のメモリセル（Ｍ００）１１は２ビットアドレス００で、第１行かつ第２列のメモリセル（Ｍ０１）１２は２ビットアドレス０１で、第２行かつ第１列のメモリセル（Ｍ１０）１３は２ビットアドレス１０で、第２行かつ第２列のメモリセル（Ｍ１１）１４は２ビットアドレス１１でそれぞれ指定可能である。
【００２３】
冗長メモリセルアレイ２０は、メモリセルアレイ１０と同等の構成を成している。
ロウデコーダ３０は、ロウアドレス０で指定されるワード線ＷＬ０と、ロウアドレス１で指定されるワード線ＷＬ１とのいずれかを駆動することができる。
【００２４】
冗長ロウデコーダ３１は、冗長ロウアドレスＦＵＡと冗長イネーブル信号ＦＵＥを受け取り、冗長イネーブル信号ＦＵＥがオンになると、冗長アドレスＦＵＡで指定されるワード線ＷＬＲ０を駆動することができる。
【００２５】
基板制御回路４０は、ゲート酸化膜絶縁破壊信号ＯＢＥと不良ロウアドレス信号ＩＲＡＥを受け取り、ゲート酸化膜絶縁破壊信号ＯＢＥがオンになると、不良ロウアドレス信号ＩＲＡＥで指定される基板制御イネーブル信号ＢＢＥ０、ＢＢＥ１のいずれかを駆動することができ、不良ワードが存在するメモリセルのアクセストランジスタの基板に対して基板電位を供給することにより、アクセストランジスタのゲート酸化膜を絶縁破壊することができる。また、冗長メモリセルアレイそのものに不良ワードが検出された際には、ＢＢＲＥ０を駆動することができ、冗長メモリセルのアクセストランジスタの基板に対して基板電位を供給することにより、アクセストランジスタのゲート酸化膜を絶縁破壊することができる。
【００２６】
図２は本発明の実施の形態１におけるメモリセルの回路図であり、メモリセルアレイ１０を構成する１つのメモリセル１１の内部構成例を示している。他のメモリセル１２，１３，１４の内部構成も同様である。
【００２７】
図２によれば、メモリセル１１は、第１ドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＤ１と第１負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）ＭＬ１とで構成された第１インバータと、第２ドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＤ２と第２負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）ＭＬ２とで構成された第２インバータとを有し、第１インバータの出力（第１記憶ノードＮ１）が第２インバータの入力に、第２インバータの出力（第２記憶ノードＮ２）が第１インバータの入力にそれぞれ接続されている。第１記憶ノードＮ１は、第１のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＡ１を介して非反転ビット線ＢＬ０に接続されている。また、第２記憶ノードＮ２は、第２のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＡ２を介して反転ビット線ＮＢＬ０に、第２のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＡ２を介して反転ビット線ＮＢＬ０にそれぞれ接続されている。更に、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２の各々のゲートはワード線ＷＬ０に接続されている。ここで、メモリセル１１内のアクセストランジスタＭＡ１、ＭＡ２の基板は基板制御イネーブル信号ＢＢＥ０に接続されており、基板制御イネーブル信号ＢＢＥ０を駆動することにより基板に基板電位が供給され、ゲート酸化膜を絶縁破壊できる。なお、ＶＤＤは電源電圧、ＧＮＤはグラウンドである。また、基板制御イネーブル信号ＢＢＥ０はメモリセル１１内のドライブトランジスタＭＤ１，ＭＤ２に接続されていても何ら問題ない。
【００２８】
次に、上記のように構成されたＳＲＡＭの動作について図１，図２を用いて説明する。ここでは、ワード線ＷＬ０の断線箇所５０、５１に断線が生じているか、あるいはこの断線箇所５０、５１の抵抗値が他の部分の抵抗値よりも異常に高く、そのためワード線ＷＬ０が不良である場合について説明する。
【００２９】
この場合は、まずワード線ＷＬ０に対応するロウアドレスが冗長ロウアドレスＦＵＡに与えられ、冗長イネーブル信号ＦＵＥがオンとなり、同一ロウ方向のメモリセルを置換する形を取る。ここで、ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側に関して、ワード線がフローティング状態になっている。したがって、ワード線ＷＬ０に対応するロウアドレスを不良ロウアドレスイネーブル信号ＩＲＡＥとして、基板制御回路４０に与え、ゲート酸化膜絶縁破壊イネーブル信号ＯＢＥをオンにする。不良ロウアドレスイネーブル信号ＩＲＡＥとオン状態のゲート酸化膜絶縁破壊イネーブル信号ＯＢＥを受け取った基板制御回路４０は、基板制御イネーブル信号ＢＢＥ０を駆動することにより、ワード線ＷＬ０に対応する同一ロウ方向のメモリセルのアクセストランジスタの基板に、基板電位を供給する。アクセストランジスタの基板電位が変化すると、電子あるいは正孔が基板からゲート酸化膜を通り、ゲート電極へ抜けようとするゲート酸化膜トンネル現象が発生する。電子あるいは正孔がゲート酸化膜トンネル現象を起こすと、電子あるいは正孔の持つエネルギーにより、ゲート酸化膜内部の組成を変化させ、やがてゲート酸化膜は絶縁破壊する。ゲート酸化膜が絶縁破壊されたことにより、アクセストランジスタのゲート電極と基板が抵抗でつながれた形となり、ワード線ＷＬ０のフローティング状態を導いている電荷は、各メモリセルのゲート電極から基板へ放電される形を取る。一方、各メモリセルのドレインとソース間にはチャネルが発生しなくなるためアクセストランジスタとしてはオフ状態となる。この方法を用いることにより、ワード線ＷＬ０の断線箇所５０、５１間のフローティング状態を回避することができる。このようにして、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
（実施の形態２）
図３は本発明の実施の形態２における冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００３０】
図３において、１０はメモリセルアレイ、２０は冗長メモリセルアレイ、３０はロウデコーダ、３１は冗長ロウデコーダ、４１は基板制御回路である。ここでは、基板制御回路４１以外、図１と同様の構成を成している。
【００３１】
基板制御回路４１は、ゲート酸化膜絶縁破壊信号ＯＢＥと不良アドレス信号ＩＡＥを受け取り、ゲート酸化膜絶縁破壊信号ＯＢＥがオンになると、不良アドレス信号ＩＡＥで指定される基板制御イネーブル信号ＢＢＥ００、ＢＢＥ０１、ＢＢＥ１０、ＢＢＥ１１のいずれかを駆動することができ、不良ワードが存在するメモリセルのアクセストランジスタの基板に対して基板電位を供給することにより、アクセストランジスタのゲート酸化膜を絶縁破壊することができる。また、冗長メモリセルアレイそのものに不良ワードが検出された際には、ＢＢＲＥ００、ＢＢＲＥ０１を駆動することができ、冗長メモリセルのアクセストランジスタの基板に対して基板電位を供給することにより、アクセストランジスタのゲート酸化膜を絶縁破壊することができる。
【００３２】
ここで、不良ロウアドレス信号ではなく、不良アドレス信号を制御してメモリセル毎に絶縁破壊する利点として、基板電位を制御する方法を用いて、ゲート酸化膜を絶縁破壊させるアクセストランジスタの個数を減らすことができるために、アクセストランジスタのゲート酸化膜絶縁破壊を行う際に、ビット線と接続しているドレイン界面で絶縁破壊が発生することによるビット線への悪影響の発生確率を抑えながら、効率良くワード冗長を行うことができることにある。
【００３３】
このように、断線によりフローティングしたメモリセルをゲート絶縁破壊することによりワード線のフローティング状態を回避できるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
（実施の形態３）
図４は本発明の実施の形態３における冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００３４】
図４において、１１０はメモリセルアレイ、１２０は冗長メモリセルアレイ、１３０はロウデコーダ、１３１は冗長ロウデコーダ、１４０はセンスアンプ回路である。ここでは説明の簡略化のため、メモリセルアレイ１１０は４個のメモリセル１５〜１８を２行２列に２次元配列してなるものとする。また、ワード不良として、例えばワード線の断線を想定した場合、５０、５１はワード線の断線箇所である。
【００３５】
メモリセルアレイ１１０において、第１行かつ第１列のメモリセル（Ｅ００）１５は、ロウアドレス０で指定されるワード線ＷＬ０と、いずれもカラムアドレス０で指定される非反転ビット線ＢＬ０及び反転ビット線ＮＢＬ０とを有する。第１行かつ第２列のメモリセル（Ｅ０１）１６は、前記ワード線ＷＬ０を第１行かつ第１列のメモリセル（Ｅ００）１５と共有するとともに、いずれもカラムアドレス１で指定される非反転ビット線ＢＬ１及び反転ビット線ＮＢＬ１を有する。第２行かつ第１列のメモリセル（Ｅ１０）１７は、ロウアドレス１で指定されるワード線ＷＬ１を有するとともに、前記ビット線ＢＬ０を第１行かつ第１列のメモリセル（Ｅ００）１５と共有する。第２行かつ第２列のメモリセル（Ｅ１１）１８は、前記ワード線ＷＬ１を第２行かつ第１列のメモリセル（Ｅ１０）１７と共有し、かつ前記ビット線ＢＬ１を第１行かつ第２列のメモリセル（Ｅ０１）１６と共有する。つまり、第１行かつ第１列のメモリセル（Ｅ００）１５は２ビットアドレス００で、第１行かつ第２列のメモリセル（Ｅ０１）１６は２ビットアドレス０１で、第２行かつ第１列のメモリセル（Ｅ１０）１７は２ビットアドレス１０で、第２行かつ第２列のメモリセル（Ｅ１１）１８は２ビットアドレス１１でそれぞれ指定可能である。ここで、ワード不良が検出されると、ワード不良が発生したロウアドレスに対して、同一ロウ方向におけるメモリセルのドライブトランジスタのソース電位ＶＳＳＭ０あるいはＶＳＳＭ１を第１の電位、例えばＧＮＤから第２の電位、例えばＶＤＤへ制御するなどして、トランジスタの動作として供給される電位の極性を反転している。
【００３６】
冗長メモリセルアレイ１２０は、メモリセルアレイ１１０と同等の構成を成している。
ロウデコーダ１３０は、ロウアドレス０で指定されるワード線ＷＬ０と、ロウアドレス１で指定されるワード線ＷＬ１とのいずれかを駆動することができる。
【００３７】
冗長ロウデコーダ１３１は、冗長ロウアドレスＦＵＡと冗長イネーブル号ＦＵＥを受け取り、冗長イネーブル信号ＦＵＥがオンになると、冗長アドレスＦＵＡで指定されるワード線ＷＬＲ０を駆動することができる。
【００３８】
センスアンプ１４０は、メモリセルのドライブトランジスタが駆動することにより、非反転ビット線ＢＬ０と反転ビット線ＮＢＬ０の電位差をオフセット電圧ΔＶ以上にした後、センスアンプを起動することにより、非反転ビット線ＢＬ０と反転ビット線ＮＢＬ０のデータを確定する。また、カラムセレクタを加えるとカラムアドレスを基にカラム毎のデータの読み出しも可能になる。
【００３９】
図５は本発明の実施の形態３におけるメモリセルの回路図であり、メモリセルアレイ１１０を構成する１つのメモリセル１５の内部構成例を示している。他のメモリセル１６，１７，１８の内部構成も同様である。
【００４０】
図５によれば、メモリセル１５は、第１ドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＤ１と第１負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）ＭＬ１とで構成された第１インバータと、第２ドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＤ２と第２負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）ＭＬ２とで構成された第２インバータとを有し、第１インバータの出力（第１記憶ノードＮ１）が第２インバータの入力に、第２インバータの出力（第２記憶ノードＮ２）が第１インバータの入力にそれぞれ接続されている。第１記憶ノードＮ１は、第１のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＡ１を介して非反転ビット線ＢＬ０に接続されている。また、第２記憶ノードＮ２は、第２のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＡ２を介して反転ビット線ＮＢＬ０に、第２のアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＡ２を介して反転ビット線ＮＢＬ０にそれぞれ接続されている。更に、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２の各々のゲートはワード線ＷＬ０に接続されている。ここで、ドライブトランジスタのソース電位ＶＳＳＭ０は第１の電位から第２の電位へ制御することができる。
【００４１】
なお、ＶＤＤは電源電圧、ＧＮＤはグラウンドである。
次に、上記のように構成されたＳＲＡＭの動作について、図４，図５を用いて説明する。ここでは、ワード線ＷＬ０の断線箇所５０、５１に断線が生じているか、あるいはこの断線箇所５０、５１の抵抗値が他の部分の抵抗値よりも異常に高く、そのためワード線ＷＬ０が不良である場合について説明する。
【００４２】
この場合は、まずワード線ＷＬ０に対応するロウアドレスが冗長ロウアドレスＦＵＡに与えられ、冗長イネーブル信号ＦＵＥがオンとなり、同一ロウ方向のメモリセルを置換する形を取る。ここで、ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側に関して、ワード線がフローティング状態になっているが、同一ロウ方向におけるメモリセルのドライブトランジスタのソース電位ＶＳＳＭ０を第１の電位、例えばＧＮＤから第２の電位、例えばＶＤＤへ制御するなどして、トランジスタの動作として供給される電位の極性を反転することにより、例え、メモリセル内のアクセストランジスタがオンになっても、ドライブトランジスタが駆動せず、ビット線の電荷の引き抜きが起こらないため、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１に悪影響を及ぼさないようにできる。
【００４３】
ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側がフローティング状態となり、メモリセル内のアクセストランジスタがオンとなっている場合について、メモリセルのドライブトランジスタのソース電位ＶＳＳＭ０をＧＮＤからＶＤＤへ制御することによるＳＲＡＭのＲＥＡＤ動作時におけるメモリセル内の動作を説明する。ここで、非反転ビット線側のデータをＬＯＷ、反転ビット側のデータをＨＩＧＨとしたＲＥＡＤ動作を考える。
【００４４】
図５によれば、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１をＶＤＤへプリチャージすると、メモリセル内のアクセストランジスタがオンになっていることから第１記憶ノードＮ１の電位は、Ｎチャネルトランジスタの閾値電圧をＶｔｎとすると、（ＶＤＤ−Ｖｔｎ−ΔＶ）、第２記憶ノードＮ２の電位は、（ＶＤＤ−Ｖｔｎ）となる。したがって、第１ドライブトランジスタＭＤ１がオンになる条件は、ΔＶ＞Ｖｔｎ、第２ドライブトランジスタＭＤ２がオンになる条件は、−ΔＶ＞Ｖｔｎとなる。一方、第１負荷トランジスタＭＬ１がオンになる条件は、Ｐチャネルトランジスタの閾値電圧をＶｔｐとすると、｜Ｖｔｎ｜＞｜Ｖｔｐ｜、第２負荷トランジスタＭＬ２がオンになる条件は、｜Ｖｔｎ＋ΔＶ｜＞｜Ｖｔｐ｜となる。一般的に、Ｖｔｎ〜｜Ｖｔｐ｜＞ΔＶであることから実際にオンになっているトランジスタは第１負荷トランジスタＭＬ１と第２負荷トランジスタＭＬ２である。ここで、第２負荷トランジスタＭＬ２がオンになり、第２記憶ノードへ電荷が供給されることは、ＲＥＡＤ動作時の安定性上問題はない。一方、第１負荷トランジスタＭＬ１がオンとなり、第１記憶ノードへ電荷が供給されると、第１記憶ノードがソース側となり、非反転ビット線ＢＬ０、ＢＬ１側がドレイン側となるだけでＲＥＡＤ動作時の安定性上問題はない。結果として、同一ロウ方向におけるメモリセルのドライブトランジスタのソース電位ＶＳＳＭ０を第１の電位、例えばＧＮＤから第２の電位、例えばＶＤＤへ制御することにより、例え、メモリセル内のアクセストランジスタがオンになっても、ドライブトランジスタが駆動せず、ビット線の電荷の引き抜きが起こらないため、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１に悪影響を及ぼさないようにできる。この方法を用いることにより、ワード線ＷＬ０の断線箇所５０、５１間のフローティング状態を回避することができる。このようにして、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
（実施の形態４）
図６は本発明の実施の形態４における冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００４５】
図６において、２１０はメモリセルアレイ、２２０は冗長メモリセルアレイ、２３０はロウデコーダ、２３１は冗長ロウデコーダ、２４０はセンスアンプ回路である。ここでは説明の簡略化のため、メモリセルアレイ２１０は４個のメモリセル２１〜２４を２行２列に２次元配列してなるものとする。また、ワード不良として、例えばワード線の断線を想定した場合、５０、５１はワード線の断線箇所である。
【００４６】
メモリセルアレイ２１０において、第１行かつ第１列のメモリセル（Ｒ００）２１は、ロウアドレス０で指定されるワード線ＷＬ０と、いずれもカラムアドレス０で指定される非反転ビット線ＢＬ０及び反転ビット線ＮＢＬ０とを有する。第１行かつ第２列のメモリセル（Ｒ０１）２２は、前記ワード線ＷＬ０を第１行かつ第１列のメモリセル（Ｒ００）２１と共有するとともに、いずれもカラムアドレス１で指定される非反転ビット線ＢＬ１及び反転ビット線ＮＢＬ１を有する。第２行かつ第１列のメモリセル（Ｒ１０）２３は、ロウアドレス１で指定されるワード線ＷＬ１を有するとともに、前記ビット線ＢＬ０を第１行かつ第１列のメモリセル（Ｒ００）２１と共有する。第２行かつ第２列のメモリセル（Ｒ１１）２４は、前記ワード線ＷＬ１を第２行かつ第１列のメモリセル（Ｒ１０）２３と共有し、かつ前記ビット線ＢＬ１を第１行かつ第２列のメモリセル（Ｒ０１）２２と共有する。つまり、第１行かつ第１列のメモリセル（Ｒ００）２１は２ビットアドレス００で、第１行かつ第２列のメモリセル（Ｒ０１）２２は２ビットアドレス０１で、第２行かつ第１列のメモリセル（Ｒ１０）２３は２ビットアドレス１０で、第２行かつ第２列のメモリセル（Ｒ１１）２４は２ビットアドレス１１でそれぞれ指定可能である。ここで、ワード不良が検出されると、ワード不良が発生したロウアドレスに対して、同一ロウ方向におけるメモリセルの負荷トランジスタのソース電位ＶＤＤＭ０あるいはＶＤＤＭ１を第３の電位、例えばＶＤＤから第４の電位、例えばＶＳＳへ制御するなどして、トランジスタの動作として供給される電位の極性を反転する。
【００４７】
冗長メモリセルアレイ２２０は、メモリセルアレイ２１０と同等の構成を成している。
ロウデコーダ２３０は、ロウアドレス０で指定されるワード線ＷＬ０と、ロウアドレス１で指定されるワード線ＷＬ１とのいずれかを駆動することができる。
【００４８】
冗長ロウデコーダ２３１は、冗長ロウアドレスＦＵＡと冗長イネーブル号ＦＵＥを受け取り、冗長イネーブル信号ＦＵＥがオンになると、冗長アドレスＦＵＡで指定されるワード線ＷＬＲ０を駆動することができる。
【００４９】
センスアンプ２４０は、メモリセルのドライブトランジスタが駆動することにより、非反転ビット線ＢＬ０と反転ビット線ＮＢＬ０の電位差をオフセット電圧ΔＶ以上にした後、センスアンプを起動することにより、非反転ビット線ＢＬ０と反転ビット線ＮＢＬ０のデータを確定する。また、カラムセレクタを加えるとカラムアドレスを基にカラム毎のデータの読み出しも可能になる。
【００５０】
図７は本発明の実施の形態４におけるメモリセルの回路図であり、メモリセルアレイ２１０を構成する１つのメモリセル２１の内部構成例を示している。他のメモリセル２２，２３，２４の内部構成も同様である。図７と図５の違いは、ＶＤＤ固定であった負荷トランジスタのソース電位ＶＤＤＭ０が、第３の電位から第４の電位へ制御できるようにした点である。また、ドライブトランジスタのソース電位ＶＳＳＭ０を第１の電位から第２の電位へ制御可能であったが、ＧＮＤ固定になっている。なお、ＶＤＤは電源電圧、ＧＮＤはグラウンドである。
【００５１】
次に、上記のように構成されたＳＲＡＭの動作について図６，図７を用いて説明する。ここでは、ワード線ＷＬ０の断線箇所５０、５１に断線が生じているか、あるいはこの断線箇所５０、５１の抵抗値が他の部分の抵抗値よりも異常に高く、そのためワード線ＷＬ０が不良である場合について説明する。
【００５２】
この場合は、まずワード線ＷＬ０に対応するロウアドレスが冗長ロウアドレスＦＵＡに与えられ、冗長イネーブル信号ＦＵＥがオンとなり、同一ロウ方向のメモリセルを置換する形を取る。ここで、ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側に関して、ワード線がフローティング状態になっているが、同一ロウ方向におけるメモリセルの負荷トランジスタのソース電位ＶＤＤＭ０を第３の電位、例えばＶＤＤから第４の電位、例えばＧＮＤへ制御するなどして、トランジスタの動作として供給される電位の極性を反転するすることにより、例え、メモリセル内のアクセストランジスタがオンになっても、負荷トランジスタが駆動しないため、メモリセル内でラッチ作用が起こらず、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１に悪影響を及ぼさないようにできる。
【００５３】
ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側がフローティング状態となり、メモリセル内のアクセストランジスタがオンとなっている場合について、メモリセルの負荷トランジスタのソース電位ＶＤＤＭ０をＶＤＤからＧＮＤへ制御することによるＳＲＡＭのＲＥＡＤ動作時におけるメモリセル内の動作を説明する。ここで、非反転ビット線側のデータをＬＯＷ、反転ビット側のデータをＨＩＧＨとしたＲＥＡＤ動作を考える。
【００５４】
図７によれば、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１をＶＤＤへプリチャージすると、メモリセル内のアクセストランジスタがオンになっていることから第１記憶ノードＮ１の電位は（ＶＤＤ−Ｖｔｎ−ΔＶ）、第２記憶ノードＮ２の電位は（ＶＤＤ−Ｖｔｎ）となる。したがって、第１ドライブトランジスタＭＤ１がオンになる条件は、ＶＤＤ＞２Ｖｔｎ、第２ドライブトランジスタＭＤ２がオンになる条件は、ＶＤＤ＞２Ｖｔｎ＋ΔＶとなる。一方、第１負荷トランジスタＭＬ１がオンになる条件は、｜ΔＶ｜＞｜Ｖｔｐ｜、第２負荷トランジスタＭＬ２がオンになる条件は、｜ΔＶ｜＞｜Ｖｔｐ｜となる。一般的に、Ｖｔｎ〜｜Ｖｔｐ｜＞ΔＶであることから実際にオンになっているトランジスタは第１ドライブトランジスタＭＤ１と第２ドライブトランジスタＭＤ２である。ここで、第１及び第２ドライブトランジスタＭＤ１、ＭＤ２が同時にオンする場合、センスアンプのオフセット電圧を取ることに関して、動作上の問題はないため、ＲＥＡＤ動作時の安定性上問題はない。結果として、同一ロウ方向におけるメモリセルの負荷トランジスタのソース電位ＶＤＤＭ０を第３の電位、例えばＶＤＤから第４の電位、例えばＧＮＤへ制御するなどして、トランジスタの動作として供給される電位の極性を反転することにより、例え、メモリセル内のアクセストランジスタがオンになっても、負荷トランジスタが駆動しないため、メモリセル内でラッチ作用が起こらず、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１に悪影響を及ぼさないようにできる。この方法を用いることにより、ワード線ＷＬ０の断線箇所５０、５１間のフローティング状態を回避することができる。このようにして、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
（実施の形態５）
図８は本発明の実施の形態５における冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００５５】
図８において、３１０はメモリセルアレイ、３２０は冗長メモリセルアレイ、３３０はロウデコーダ、３３１は冗長ロウデコーダ、３４０はセンスアンプ回路である。ここでは説明の簡略化のため、メモリセルアレイ３１０は４個のメモリセル２５〜２８を２行２列に２次元配列してなるものとする。また、ワード不良として、例えばワード線の断線を想定した場合、５０、５１はワード線の断線箇所である。
【００５６】
メモリセルアレイ３１０において、第１行かつ第１列のメモリセル（Ｙ００）２５は、ロウアドレス０で指定されるワード線ＷＬ０と、いずれもカラムアドレス０で指定される非反転ビット線ＢＬ０及び反転ビット線ＮＢＬ０とを有する。第１行かつ第２列のメモリセル（Ｙ０１）２６は、前記ワード線ＷＬ０を第１行かつ第１列のメモリセル（Ｙ００）２５と共有するとともに、いずれもカラムアドレス１で指定される非反転ビット線ＢＬ１及び反転ビット線ＮＢＬ１を有する。第２行かつ第１列のメモリセル（Ｙ１０）２７は、ロウアドレス１で指定されるワード線ＷＬ１を有するとともに、前記ビット線ＢＬ０を第１行かつ第１列のメモリセル（Ｙ００）２５と共有する。第２行かつ第２列のメモリセル（Ｙ１１）２８は、前記ワード線ＷＬ１を第２行かつ第１列のメモリセル（Ｙ１０）２７と共有し、かつ前記ビット線ＢＬ１を第１行かつ第２列のメモリセル（Ｙ０１）２６と共有する。つまり、第１行かつ第１列のメモリセル（Ｙ００）２５は２ビットアドレス００で、第１行かつ第２列のメモリセル（Ｙ０１）２６は２ビットアドレス０１で、第２行かつ第１列のメモリセル（Ｙ１０）２７は２ビットアドレス１０で、第２行かつ第２列のメモリセル（Ｙ１１）２８は２ビットアドレス１１でそれぞれ指定可能である。ここで、ワード不良が検出されると、ワード不良が発生したロウアドレスに対して、同一ロウ方向におけるメモリセルのドライブトランジスタのソース電位ＶＳＳＭ０あるいはＶＳＳＭ１を第１の電位、例えばＧＮＤから第２の電位、例えばＶＤＤへ制御し、負荷トランジスタのソース電位ＶＤＤＭ０あるいはＶＤＤＭ１を第３の電位、例えばＶＤＤから第４の電位、例えばＶＳＳへ制御するなどして、トランジスタの動作として供給される電位の極性を反転する。
【００５７】
冗長メモリセルアレイ３２０は、メモリセルアレイ３１０と同等の構成を成している。
ロウデコーダ３３０は、ロウアドレス０で指定されるワード線ＷＬ０と、ロウアドレス１で指定されるワード線ＷＬ１とのいずれかを駆動することができる。
【００５８】
冗長ロウデコーダ３３１は、冗長ロウアドレスＦＵＡと冗長イネーブル号ＦＵＥを受け取り、冗長イネーブル信号ＦＵＥがオンになると、冗長アドレスＦＵＡで指定されるワード線ＷＬＲ０を駆動することができる。
【００５９】
センスアンプ３４０は、メモリセルのドライブトランジスタが駆動することにより、非反転ビット線ＢＬ０と反転ビット線ＮＢＬ０の電位差をオフセット電圧ΔＶ以上にした後、センスアンプを起動することにより、非反転ビット線ＢＬ０と反転ビット線ＮＢＬ０のデータを確定する。また、カラムセレクタを加えるとカラムアドレスを基にカラム毎のデータの読み出しも可能になる。
【００６０】
図９は本発明の実施の形態５におけるメモリセルの回路図であり、メモリセルアレイ３１０を構成する１つのメモリセル２５の内部構成例を示している。他のメモリセル２６，２７，２８の内部構成も同様である。図９と図５の違いは、ＶＤＤ固定であった負荷トランジスタのソース電位ＶＤＤＭ０あるいはＶＤＤＭ１が、第３の電位から第４の電位へ制御するなどして、トランジスタの動作として供給される電位の極性を反転することができることにある。
【００６１】
次に、上記のように構成されたＳＲＡＭの動作について、図８，図９を用いて説明する。ここでは、ワード線ＷＬ０の断線箇所５０、５１に断線が生じているか、あるいはこの断線箇所５０、５１の抵抗値が他の部分の抵抗値よりも異常に高く、そのためワード線ＷＬ０が不良である場合について説明する。
【００６２】
この場合は、まずワード線ＷＬ０に対応するロウアドレスが冗長ロウアドレスＦＵＡに与えられ、冗長イネーブル信号ＦＵＥがオンとなり、同一ロウ方向のメモリセルを置換する形を取る。ここで、ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側に関して、ワード線がフローティング状態になっているが、同一ロウ方向におけるメモリセルのドライブトランジスタのソース電位ＶＳＳＭ０を第１の電位、例えばＧＮＤから第２の電位、例えばＶＤＤへ制御し、負荷トランジスタのソース電位ＶＤＤＭ０を第３の電位、例えばＶＤＤから第４の電位、例えばＧＮＤへ制御するなどして、トランジスタの動作として供給される電位の極性を反転することにより、例え、メモリセル内のアクセストランジスタがオンになっても、ドライブトランジスタが駆動せず、ビット線の電荷を引き抜きが起こらないため、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１に悪影響を及ぼさないようにできる。
【００６３】
ワード線ＷＬ０の断線箇所５０のロウデコーダと逆側がフローティング状態となり、メモリセル内のアクセストランジスタがオンとなっている場合について、メモリセルのドライブトランジスタのソース電位ＶＳＳＭ０をＧＮＤからＶＤＤへ制御し、かつ、負荷トランジスタのソース電位ＶＤＤＭ０をＶＤＤからＧＮＤへ制御することによるＳＲＡＭのＲＥＡＤ動作時におけるメモリセル内の動作を説明する。ここで、非反転ビット線側のデータをＬＯＷ、反転ビット側のデータをＨＩＧＨとしたＲＥＡＤ動作を考える。
【００６４】
図９によれば、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１をＶＤＤへプリチャージすると、メモリセル内のアクセストランジスタがオンになっていることから第１記憶ノードＮ１の電位は（ＶＤＤ−Ｖｔｎ−ΔＶ）、第２記憶ノードＮ２の電位は（ＶＤＤ−Ｖｔｎ）となる。したがって、第１ドライブトランジスタＭＤ１がオンになる条件は、ΔＶ＞Ｖｔｎ、第２ドライブトランジスタＭＤ２がオンになる条件は、−ΔＶ＞Ｖｔｎとなる。一方、第１負荷トランジスタＭＬ１がオンになる条件は、｜ΔＶ｜＞｜Ｖｔｐ｜、第２負荷トランジスタＭＬ２がオンになる条件は、｜ΔＶ｜＞｜Ｖｔｐ｜となる。一般的に、Ｖｔｎ〜｜Ｖｔｐ｜＞ΔＶであることから実際にオンになっているトランジスタはない。ここで、アクセストランジスタがオンとなっていても、センスアンプのオフセット電圧を取ることに関して、動作上の問題はないため、ＲＥＡＤ動作時の安定性上問題はない。結果として、同一ロウ方向におけるメモリセルのドライブトランジスタのソース電位ＶＳＳＭ０を第１の電位、例えばＧＮＤから第２の電位、例えばＶＤＤへ制御し、かつ、負荷トランジスタのソース電位ＶＤＤＭ０を第３の電位、例えばＶＤＤから第４の電位、例えばＧＮＤへ制御するなどして、トランジスタの動作として供給される電位の極性を反転することにより、例え、メモリセル内のアクセストランジスタがオンになっても、負荷トランジスタが駆動しないため、メモリセル内でラッチ作用が起こらず、同時にドライブトランジスタが駆動せず、ビット線の電荷を引き抜きが起こらないため、非反転ビット線ＢＬ０、ＢＬ１、反転ビット線ＮＢＬ０、ＮＢＬ１に悪影響を及ぼさないようにできる。この方法を用いることにより、ワード線ＷＬ０の断線箇所５０、５１間のフローティング状態を回避することができる。このようにして、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
（実施の形態６）
図１０は本発明の実施の形態６における冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００６５】
図１０において、１１０はメモリセルアレイ、１２０は冗長メモリセルアレイ、１３０はロウデコーダ、１３１は冗長ロウデコーダ、１４０はセンスアンプ回路である。ここでは説明の簡略化のため、メモリセルアレイ１１０は４個のメモリセル１５〜１８を２行２列に２次元配列してなるものとする。また、ワード不良として、例えばワード線の断線を想定した場合、５０、５１はワード線の断線箇所である。図１０と図４との違いは、ワード線冗長を行う際、ロウ方向に２セル以上同時に冗長救済を行う時、メモリセルのドライブトランジスタのソース電位を少なくとも２つ以上のワード線で共有化することにある。
【００６６】
このような構成においても、ワード線の断線時に、メモリセルのドライブトランジスタのソース電位を例えばＧＮＤからＶＤＤに切り替えるなどして、トランジスタの動作として供給される電位の極性を反転することにより、ワード線のフローティング状態を回避できるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
（実施の形態７）
図１１は、本発明に係る半導体記憶装置の実施形態７である冗長ワード線を有するＳＲＡＭのブロック図を示している。
【００６７】
図１１において、２１０はメモリセルアレイ、２２０は冗長メモリセルアレイ、２３０はロウデコーダ、２３１は冗長ロウデコーダ、２４０はセンスアンプ回路である。ここでは説明の簡略化のため、メモリセルアレイ２１０は４個のメモリセル１５〜１８を２行２列に２次元配列してなるものとする。また、ワード不良として、例えばワード線の断線を想定した場合、５０、５１はワード線の断線箇所である。図１１と図６との違いは、ワード線冗長を行う際、ロウ方向に２セル以上同時に冗長救済を行う時、メモリセルの負荷トランジスタのソース電位を少なくとも２つ以上のワード線で共有化することにある。
【００６８】
このような構成においても、ワード線の断線時に、メモリセルの負荷トランジスタのソース電位を例えばＶＤＤからＧＮＤに切り替えるなどして、トランジスタの動作として供給される電位の極性を反転することにより、ワード線のフローティング状態を回避できるため、ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。
【００６９】
なお、メモリセルアレイ１０、１１０、２１０、３１０を構成するメモリセルの行数及び列数がそれぞれ４以上であっても、本発明は適用可能である。
また、上記の実施の形態はＳＲＡＭを代表として記載したが、ＤＲＡＭやＲＯＭといったその他半導体記憶装置にも適用することができる。
【００７０】
さらに、第１の電位に対する第２の電位、あるいは第３の電位に対する第４の電位は、それぞれ、ＧＮＤ対するＶＤＤ等のトランジスタの動作における逆極性となる電位の対であれば良い。
【産業上の利用可能性】
【００７１】
ワード断線が同一ワード線において、１箇所だけでなく２箇所以上発生しても、置換された断線間のワード線がフローティングして置換されたメモリセルのトランジスタが部分的に導通してビット線の電位に影響を与えることを防止し、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができ、冗長ワード線を有する半導体記憶装置等に有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１における冗長ワード線を有するＳＲＡＭのブロック図
【図２】本発明の実施の形態１におけるメモリセルの回路図
【図３】本発明の実施の形態２における冗長ワード線を有するＳＲＡＭのブロック図
【図４】本発明の実施の形態３における冗長ワード線を有するＳＲＡＭのブロック図
【図５】本発明の実施の形態３におけるメモリセルの回路図
【図６】本発明の実施の形態４における冗長ワード線を有するＳＲＡＭのブロック図
【図７】本発明の実施の形態４におけるメモリセルの回路図
【図８】本発明の実施の形態５における冗長ワード線を有するＳＲＡＭのブロック図
【図９】本発明の実施の形態５におけるメモリセルの回路図
【図１０】本発明の実施の形態６における冗長ワード線を有するＳＲＡＭのブロック図
【図１１】本発明の実施の形態７における冗長ワード線を有するＳＲＡＭのブロック図
【符号の説明】
【００７３】
１０、１１０、２１０、３１０  メモリセルアレイ
１１〜１４、１５〜１８、２１〜２４、２５〜２８  メモリセル
２０、１２０、２２０、３２０  冗長メモリセルアレイ
３０、１３０、２３０、３３０  ロウデコーダ
３１、１３１、２３１、３３１  冗長ロウデコーダ
４０、４１  基板制御回路
５０，５１  断線箇所
１４０、２４０、３４０  センスアンプ回路
ＢＬ０、ＢＬ１  非反転ビット線
ＮＢＬ０、ＮＢＬ１  反転ビット線
ＷＬ０、ＷＬ１  ワード線
ＷＬＲ０  ワード線
ＢＢＥ０、ＢＢＥ１、ＢＢＥ００、ＢＢＥ０１、ＢＢＥ１０、ＢＢＥ１１  基板制御イネーブル信号
ＢＢＲＥ０、ＢＢＲＥ００、ＢＢＲＥ０１  基板制御冗長イネーブル信号
ＯＢＥ  ゲート酸化膜絶縁破壊信号
ＩＲＡＥ  不良ロウアドレス信号
ＩＡＥ  不良アドレス信号
ＦＵＡ  冗長ロウアドレス
ＦＵＥ  冗長イネーブル信号
ＭＡ１，ＭＡ２  アクセストランジスタ
ＭＤ１，ＭＤ２  ドライブトランジスタ
ＭＬ１，ＭＬ２  負荷トランジスタ
Ｎ１，Ｎ２  記憶ノード
ΔＶ  オフセット電圧
ＶＤＤ  電源電圧
ＧＮＤ  グラウンド
Ｖｔｎ  Ｎチャネルトランジスタの閾値電圧
Ｖｔｐ  Ｐチャネルトランジスタの閾値電圧
【図１】
2006134522.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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