(57)【要約】【課題】  本発明は、低い電源電圧でも安定的に高電圧を発生させることが可能なフラッシュメモリ素子のブロックスイッチを提供することを目的としている。【解決手段】  フラッシュメモリ素子の選択されたセルブロックに所定の動作電圧を安定的に印加するために、前記所定の動作電圧よりも高い電圧を発生させるためのブロックスイッチにおいて、前記ブロックスイッチは、制御信号とクロック信号に応じて高電圧レベルの高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させる構成としたことを特徴とする。【選択図】      図３
2006107690.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ素子の選択されたセルブロックに所定の動作電圧を安定的に印加するために、前記所定の動作電圧よりも高い電圧を発生させるためのブロックスイッチにおいて、
前記ブロックスイッチは、選択信号とクロック信号に応じて高電圧レベルの高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させることを特徴とするフラッシュメモリ素子のブロックスイッチ。
【請求項２】
前記選択信号と前記クロック信号は、電源電圧レベルを保つことを特徴とする請求項１記載のフラッシュメモリ素子のブロックスイッチ。
【請求項３】
前記ブロックスイッチは、前記選択信号及び前記クロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を出力するための高電圧クロック発生手段を含むことを特徴とする請求項２記載のフラッシュメモリ素子のブロックスイッチ。
【請求項４】
前記ブロックスイッチは、前記高電圧クロック信号に応じて充電され、前記出力端子の電位が上昇するようにするためのキャパシタを含むことを特徴とする請求項１記載のフラッシュメモリ素子のブロックスイッチ。
【請求項５】
電源電圧レベルの選択信号を出力端子に伝達して前記出力端子が第１電位を保つようにするための第１スイッチング手段と、
前記出力端子の電位に応じてポンピング電圧をノードへ供給し、前記ノードが第２電位を保つようにするための第２スイッチング手段と、
前記選択信号及び前記クロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を出力するための高電圧クロック発生手段と、
前記高電圧クロック信号に応じて充電され、前記ノードが第３電位を保つようにするためのキャパシタと、
前記ノードの電位に応じて前記ノードの電位を前記出力端子へ供給し、前記出力端子が第４電位を保つようにするための第３スイッチング手段とを含み、
前記クロック信号に応じて前記キャパシタの高電圧充電を繰り返し行って前記出力端子の電位を所定の電位に上昇させることを特徴とするフラッシュメモリ素子のブロックスイッチ。
【請求項６】
前記高電圧クロック発生手段は、前記選択信号に応じて前記クロック信号を反転させて出力するためのＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号に応じて前記電源電圧よりも高い前記高電圧クロック信号を出力するためのレベルシフターとを含むことを特徴とする請求項５記載のフラッシュメモリ素子のブロックスイッチ。
【請求項７】
多数のセルが直列連結された多数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記多数のセルのうち、１本のワードラインを共有する多数のセルがページを構成する多数のセルブロックと、
前記セルブロックを選択するための所定の電圧を出力するための多数のブロックスイッチと、
前記セルブロックに所定の動作のための高電圧を多数のグローバルワードラインを介して印加するためのプリデコーダと、
前記ブロックスイッチの出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介した所定の電圧を印加するためのパストランジスタとを含むフラッシュメモリ素子のブロックスイッチにおいて、
前記ブロックスイッチは、電源電圧レベルの選択信号とクロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させることを特徴とするフラッシュメモリ素子のブロックスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のブロックスイッチに係り、特に、低い電源電圧でも安定的に高電圧を出力することができ、チップの面積を増加させることなく動作時間を減らすことが可能なフラッシュメモリ素子のブロックスイッチに関する。
【背景技術】
【０００２】
図１は一般的なＮＡＮＤ型フラッシュメモリ素子の構成図である。一般的なＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロック１００とローデコーダ２００を含んでなる。
【０００３】
一つのセルブロック１００は、多数のセルが直列連結された多数のセルストリング１１０と、ｍ個のビットラインＢＬ、ｎ個のワードラインＷＬ、セルストリング１１０とビットラインＢＬとの間に接続されたドレイン選択トランジスタ１２０と、セルストリング１１０と共通ソースラインとの間に接続されたソース選択トランジスタ１３０とを含んでなる。一方、１本のワードラインを共有する多数のメモリセルは一つのページ１４０を構成し、全てのセルはＰウェルを共有する。そして、ドレイン選択トランジスタ１２０はドレイン選択ラインＤＳＬを共有し、ソース選択トランジスタ１３０はソース選択ラインＳＳＬを共有する。
【０００４】
ローデコーダ２００は、プリデコーダ２１０、ブロック選択回路２２０及び多数のパストランジスタ２３０から構成される。プリデコーダ２１０は、所定の動作を行なうために、多数のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１のバイアスを決定するが、多数のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して選択電圧Ｖｓｅｌまたは非選択電圧Ｖｕｎｓｅｌを供給する。
【０００５】
ブロック選択回路２２０は、セルブロック１００の数に対応する多数のブロックスイッチ２４０を含んでなり、選択されたブロックのブロックスイッチ２４０が動作してブロック選択信号Ｂｓｅｌを出力する。ブロック選択信号Ｂｓｅｌは、選択されたセルブロックのパストランジスタ２３０をターンオンさせ、選択されていないブロックのパストランジスタ２３０をターンオフさせる。ここで、ブロックスイッチ２４０は、プリデコーダ２１０からグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して入力される電圧を安定的に伝達するために、グローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介して入力される電圧よりも高い電位でブロック選択信号Ｂｓｅｌを発生させる。したがって、選択されたセルブロックには、多数のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１、多数のパストランジスタ２３０及びワードラインＷＬ０〜ＷＬｎ−１を介して選択電圧Ｖｓｅｌまたは非選択電圧Ｖｕｎｓｅｌが供給される。これに対し、選択されていないセルブロックには、パストランジスタ２３０がターンオフされるため、多数のグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介した電圧は伝達されず、ワードラインＷＬ０〜ＷＬｎ−１はフローティング状態を維持する。
【０００６】
一方、パストランジスタ２３０は、セルブロック１００内のワードラインＷＬ０〜ＷＬｎ−１にグローバルワードラインＧＷＬ０〜ＧＷＬｎ−１を介した所定の電圧を印加するためのスイッチの役割をするが、ドレイン選択用高電圧トランジスタ２５０、ソース選択用高電圧トランジスタ２７０及びセル選択用高電圧トランジスタ２６０を含んでなる。
【０００７】
前記の構成でパストランジスタを駆動させるためのブロックスイッチは、グローバルワードラインを介して入力される高電圧をしきい値電圧降下なしで選択ブロックのセルに安定的に伝達するために高電圧よりも高い電圧を発生させる。
【０００８】
このため、既存のブロックスイッチは、クロックを用いたチャージポンプのように高電圧を発生させる。しかし、１．８Ｖ以下の低い電源電圧では、プログラムバイアスの１８Ｖ以上の高電圧を発生させることができないという問題点を有する。
【０００９】
かかる問題を克服するために、図２（ａ）に示すようなプリチャージ及びブースト(self boosting)方式を用いたブロックスイッチが提示された。図２（ａ）は従来のプリチャージ及びブースト方式を用いるブロックスイッチの構成図、図２（ｂ）は動作波形図である。次に、図２（ａ）及び図２（ｂ）を参照して従来のプリチャージ及びブースト方式のブロックスイッチの駆動方法を説明する。
【００１０】
選択信号ＳＥＬｂが低レベルでイネーブルされ、プリチャージ信号ＰＲＥｂが低レベルになると、第１及び第２制御信号ＧＡ及びＧＢは、ポンピング電圧Ｖｐｐまで上昇する。この際、低レベルの選択信号ＳＥＬｂと低レベルのプリチャージ信号ＰＲＥｂを入力するＮＡＮＤゲート３０１は高レベルの信号を出力し、高レベルのＮＡＮＤゲート３０１の出力信号はインバータ３０２を介して低レベルに反転されてＮＭＯＳトランジスタ３０６をターンオフさせる。一方、ポンピング電圧Ｖｐｐレベルの第１及び第２制御信号ＧＡ及びＧＢによって、ＮＭＯＳトランジスタ３０３、３０４はそれぞれターンオンされる。したがって、出力端子Ｂｓｅｌはポンピング電圧ＶｐｐからＮＭＯＳトランジスタ３０３のしきい値電圧Ｖｔを差し引いた第１電圧Ｖｐｐ−Ｖｔにプリチャージされる。
【００１１】
プリチャージ動作が完了し、プリチャージ信号ＰＲＥｂが高レベルになると、第１及び第２制御信号ＧＡ及びＧＢが低レベルになってＮＭＯＳトランジスタ３０３及び３０４がターンオフされ、出力端子Ｂｓｅｌ［ｋ］はフローティング状態になる。この際、グローバルワードラインＧＷＬを介して所定の電圧がパストランジスタのドレイン端子に印加されると、パストランジスタ３０７のドレイン−ゲート間のオーバーラップキャパシタンス(overlap capacitance)によってブロックスイッチの出力端子Ｂｓｅｌはセルフブーストされる。したがって、ブロックスイッチの出力端子Ｂｓｅｌは、第１電圧Ｖｐｐ−ＶｔよりもΔＶだけの電圧がさらに上昇する。
【００１２】
このようなセルフブースト動作は、パストランジスタ３０７の数が多いほど、またグローバルワードラインＧＷＬを介して印加される電圧が大きいほど、さらによく発生する。ブーストレベル、すなわちΔＶが２Ｖｔ以上でなければならないので、セルフブースト動作によって、出力端子Ｂｓｅｌは第１電圧Ｖｐｐ−Ｖｔから第２電圧Ｖｐｐ＋Ｖｔまで上昇する。
【００１３】
上述したプリチャージ及びセルフブースト方式のブロックスイッチは、電源電圧に関係なく動作することができる。しかし、ワードラインに電圧を印加する前にプリチャージ動作が必要となって動作速度が遅くなる。また、選択されたブロックのブロックワードラインを選択的にプリチャージするためには、第１及び第２制御信号ＧＡ及びＧＢを選択的に印加しなければならないので、このためのデコーダがさらに必要である。しかも、第１及び第２制御信号ＧＡおよびＧＢは、ポンピング電圧Ｖｐｐレベルで印加されなければならないので、高電圧用デコーダが要求される。このような高電圧用デコーダは、高電圧用スイッチを用いて構成されるので、その面積が相当大きいため、チップの面積を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、低い電源電圧でも安定的に高電圧を発生させることが可能なフラッシュメモリ素子のブロックスイッチを提供することにある。
【００１５】
また、本発明の他の目的は、追加的な構成要素が不要なので、チップの面積を増加させることなく安定的に高電圧を発生させることが可能なフラッシュメモリ素子のブロックスイッチを提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明のある観点によれば、フラッシュメモリ素子の選択されたセルブロックに所定の動作電圧を安定的に印加するために、前記所定の動作電圧よりも高い電圧を発生させるためのブロックスイッチにおいて、前記ブロックスイッチは、制御信号とクロック信号に応じて高電圧レベルの高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させる、フラッシュメモリ素子のブロックスイッチが提供される。
【００１７】
前記選択信号と前記クロック信号は電源電圧レベルを維持する。
【００１８】
前記ブロックスイッチは、前記選択信号及び前記クロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を出力するための高電圧クロック発生手段を含む。
【００１９】
前記ブロックスイッチは、前記高電圧クロック信号に応じて充電され、前記出力端子の電位が上昇するようにするためのキャパシタを含む。
【００２０】
また、本発明の他の観点によれば、電源電圧レベルの選択信号を出力端子に伝達して前記出力端子が第１電位を保つようにするための第１スイッチング手段と、前記出力端子の電位に応じてポンピング電圧をノードへ供給し、前記ノードが第２電位を保つようにするための第２スイッチング手段と、前記選択信号及びクロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を出力するための高電圧クロック発生手段と、前記高電圧クロック信号に応じて充電され、前記ノードが第３電位を保つようにするためのキャパシタと、前記ノードの電位に応じて前記ノードの電位を前記出力端子へ供給し、前記出力端子が第４電位を保つようにするための第３スイッチング手段とを含み、前記クロック信号に応じて前記キャパシタの高電圧充電を繰り返し行って前記出力端子の電位を所定の電位に上昇させる、フラッシュメモリ素子のブロックスイッチが提供される。
【００２１】
前記高電圧クロック発生手段は、前記選択信号に応じて前記クロック信号を反転させて出力するためのＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号に応じて前記電源電圧よりも高い前記高電圧クロック信号を出力するためのレベルシフターとを含む。
【００２２】
また、本発明の別の観点によれば、多数のセルが直列連結された多数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記多数のセルのうち、１本のワードラインを共有する多数のセルがページを構成する多数のセルブロックと、前記セルブロックを選択するための所定の電圧を出力するための多数のブロックスイッチと、前記セルブロックに所定の動作のための高電圧を多数のグローバルワードラインを介して印加するためのプリデコーダと、前記ブロックスイッチの出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介した所定の電圧を印加するためのパストランジスタとを含むフラッシュメモリ素子において、前記ブロックスイッチは、電源電圧レベルの選択信号とクロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させる、フラッシュメモリ素子のブロックスイッチが提供される。
【発明の効果】
【００２３】
本発明によれば、低い電源電圧でも高電圧を出力することができ、プリチャージ及びセルフブースト方式のような高電圧用デコーダが不要であり、プリチャージ動作なしで直ちにワードラインに電圧を印加することができるため、動作時間を減らすことができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
【００２５】
図３（ａ）は本発明に係るフラッシュメモリ素子のブロックスイッチの構成図である。
【００２６】
ＮＭＯＳトランジスタ４０３は、電源電圧Ｖｃｃに応じて駆動され、電源電圧Ｖｃｃレベルの選択信号ＳＥＬを出力端子Ｂｓｅｌに伝達する。ＮＭＯＳトランジスタ４０６は、ＮＭＯＳトランジスタ４０３を介して伝達された選択信号ＳＥＬの電位に応じて駆動され、ポンピング電圧ＶｐｐをノードＱ４０１に伝達する。高電圧クロック発生部４００は、ＮＡＮＤゲート４０１とレベルシフター４０２を含むが、ＮＡＮＤゲート４０１は選択信号ＳＥＬに応じてクロック信号ＣＬＫを反転させて出力し、レベルシフター４０２はＮＡＮＤゲート４０１の出力信号に応じて電源電圧Ｖｃｃ以上の（或いは電源電圧Ｖｃｃよりも高い）高電圧レベルの高電圧クロック信号ＨＣＬＫを出力する。すなわち、レベルシフター４０２は、電源電圧Ｖｃｃレベルのクロック信号ＣＬＫを高電圧ＨＶＤＤレベルの高電圧クロック信号ＨＶＣＬＫにレベルシフトする。キャパシタ４０４は、高電圧クロック発生部４００から出力された高電圧クロック信号ＨＶＣＬＫに応じて充電される。ＮＭＯＳトランジスタ４０５は、ノードＱ４０１の電位に応じて駆動され、ノードＱ４０１の電位を出力端子ＳＥＬに供給伝達する。一方、レベルシフター４０２に印加される高電圧ＨＶＤＤは、ＮＡＮＤ型フラッシュメモリ素子を構成するポンピング回路によって生成されるため、別途の回路構成は不要となる。また、高電圧ＨＶＤＤは、ＮＭＯＳトランジスタ４０５及び４０６のしきい値電圧よりも大きければ、電源電圧Ｖｃｃに関係なくポンピングのためのマージンを確保することができる。
【００２７】
図３（ｂ）は本発明に係るブロックスイッチに適用されるレベルシフターの回路図である。次に、図３（ｂ）を参照して、ブロックスイッチに適用されるレベルシフターの駆動方法を説明する。
【００２８】
入力信号ｉｎは、出力端子ｏｕｔと接地端子Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ５０５を駆動させる。また、入力信号ｉｎは、インバータ５０１によって反転され、ノードＱ５０１と接地端子Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ５０４を駆動させる。そして、出力端子ｏｕｔの電位に応じてＰＭＯＳトランジスタ５０２が駆動され、ノードＱ５０１の電位に応じてＰＭＯＳトランジスタ５０３が駆動される。
【００２９】
したがって、高レベルの入力信号ｉｎが印加されると、この入力信号ｉｎは、ＮＭＯＳトランジスタ５０５をターンオンさせるとともに、インバータ５０１によって低レベルに反転され、ＮＭＯＳトランジスタ５０４をターンオフさせる。これにより、出力端子ｏｕｔは低レベルになり、低レベルの出力端子ｏｕｔの電位によってＰＭＯＳトランジスタ５０２がターンオンされ、ノードＱ５０１は高電圧ＨＶＤＤレベルになる。高電圧ＨＶＤＤレベルのノードＱ５０１の電位によって、ＰＭＯＳトランジスタ５０３はターンオフされ、出力端子ｏｕｔは低レベルになる。
【００３０】
一方、低レベルの入力信号ｉｎが印加されると、この入力信号ｉｎは、ＮＭＯＳトランジスタ５０５をターンオフさせるとともに、インバータ５０１によって高レベルに反転され、ＮＭＯＳトランジスタ５０４をターンオンさせる。これにより、ノードＱ５０１は低レベルになり、低レベルのノードＱ５０１の電位によってＰＭＯＳトランジスタ５０３がターンオンされ、出力端子ｏｕｔには高電圧ＨＶＤＤレベルになる。出力端子ｏｕｔが高電圧ＨＶＤＤレベルを保つので、ＰＭＯＳトランジスタ５０２はターンオフされ、ノードＱ５０１は低レベルになる。
【００３１】
すなわち、本発明に係るブロックスイッチに適用されるレベルシフターは、入力信号ｉｎが低レベルになると、出力端子ｏｕｔは高電圧ＨＶＤＤレベルになり、入力信号ｉｎが高レベルになると、出力端子ｏｕｔは低レベルになる。
【００３２】
次に、このように構成される本発明に係るブロックスイッチの駆動方法を図４の動作波形図に基づいて説明する。
【００３３】
選択信号ＳＥＬが電源電圧Ｖｃｃレベルの高レベルで印加されると、第１スイッチング手段となるＮＭＯＳトランジスタ４０３を介して出力端子Ｂｓｅｌに伝達される。したがって、出力端子Ｂｓｅｌは、電源電圧Ｖｃｃレベルの選択信号ＳＥＬ［ｋ］の電位からＮＭＯＳトランジスタ４０３のしきい値電圧Ｖｔ１を差し引いた第１電圧（電位）Ｖｃｃ−Ｖｔ１を保つ。第１電圧Ｖｃｃ−Ｖｔ１を保つ出力端子Ｂｓｅｌの電位に応じてポンピング電圧をノードＱ４０１へ供給し、第１スイッチング手段となるＮＭＯＳトランジスタ４０６がターンオンされ、ノードＱ４０１は出力端子Ｂｓｅｌの電位からＮＭＯＳトランジスタ４０６のしきい値電圧Ｖｔ２を差し引いた第２電圧（電位）Ｖｃｃ−Ｖｔ１−Ｖｔ２を保つ。
【００３４】
選択信号ＳＥＬが高レベルで入力され、クロック信号ＣＬＫが高レベルで入力されると、ＮＡＮＤゲート４０１は低レベルの信号を出力する。低レベルで出力されるＮＡＮＤゲート４０１の出力信号はレベルシフター４０２に入力され、レベルシフター４０２は高電圧クロック信号ＨＶＣＬＫを出力する。高電圧クロック信号ＨＶＣＬＫによってキャパシタ４０４が充電され、これにより、ノードＱ４０１は第２電圧Ｖｃｃ−Ｖｔ１−Ｖｔ２に高電圧ＨＶＤＤレベルが加わった第３電圧（電位）Ｖｃｃ−Ｖｔ１−Ｖｔ２＋ＨＶＤＤに上昇して保たれる。第３電圧Ｖｃｃ−Ｖｔ１−Ｖｔ２＋ＨＶＤＤに上昇したノードＱ４０１の電位は、ＮＭＯＳトランジスタ４０５を介して出力端子Ｂｓｅｌへ伝達される。したがって、出力端子Ｂｓｅｌは第３電圧Ｖｃｃ−Ｖｔ１−Ｖｔ２＋ＨＶＤＤから第３スイッチング手段となるＮＭＯＳトランジスタ４０５のしきい値電圧Ｖｔ３を差し引いた第４電圧Ｖｃｃ−Ｖｔ１−Ｖｔ２＋ＨＶＤＤ−Ｖｔ３の電位に保たれる。
【００３５】
すなわち、出力端子Ｂｓｅｌの電位は、１クロック周期の間、ＮＭＯＳトランジスタ４０５及び４０６を経ながらＨＶＤＤ−Ｖｔ２−Ｖｔ３だけ上昇する。これを繰り返し行なうと、出力端子ＢｓｅｌはＶｐｐ＋Ｖｔの電圧まで上昇する。即ち、クロック信号に応じてキャパシタ４０４の高電圧充電を繰り返し行って出力端子Ｂｓｅｌの電位を所定の電位に上昇させる。
【００３６】
上記構成では、フラッシュメモリ素子の選択されたセルブロックに所定の動作電圧を安定的に印加するために、前記所定の動作電圧よりも高い電圧を発生させるためのブロックスイッチにおいて、前記ブロックスイッチは、選択信号とクロック信号に応じて高電圧レベルの高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させる。
【００３７】
また前記選択信号と前記クロック信号は、電源電圧レベルを保つ。
【００３８】
前記ブロックスイッチは、前記選択信号及び前記クロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を出力するための高電圧クロック発生手段を含む。
【００３９】
多数のセルが直列連結された多数のセルストリングを含み、前記セルストリングそれぞれに１本のビットラインが割り当てられ、前記多数のセルのうち、１本のワードラインを共有する多数のセルがページを構成する多数のセルブロックと、前記セルブロックを選択するための所定の電圧を出力するための多数のブロックスイッチと、前記セルブロックに所定の動作のための高電圧を多数のグローバルワードラインを介して印加するためのプリデコーダと、前記ブロックスイッチの出力信号に応じて前記セルブロックのワードラインに前記グローバルワードラインを介した所定の電圧を印加するためのパストランジスタとを含むフラッシュメモリ素子のブロックスイッチにおいて、前記ブロックスイッチは、電源電圧レベルの選択信号とクロック信号に応じて前記電源電圧よりも高い高電圧クロック信号を発生させ、前記高電圧クロック信号に応じて出力端子のレベルを所定のレベルに上昇させる。
【産業上の利用可能性】
【００４０】
本発明の活用例として、フラッシュメモリ素子のブロックスイッチに適用出来、特に、低い電源電圧でも安定的に高電圧を出力することができ、チップの面積を増加させることなく動作時間を減らすことが可能なフラッシュメモリ素子のブロックスイッチに適用出来る。
【図面の簡単な説明】
【００４１】
【図１】一般的なＮＡＮＤ型フラッシュメモリ素子の構成図である。
【図２】（ａ）は従来のブロックスイッチの構成図、（ｂ）は従来のブロックスイッチの動作波形図である。
【図３】（ａ）は本発明に係るブロックスイッチの構成図、（ｂ）は本発明に係るブロックスイッチに適用されるレベルシフターの回路図である。
【図４】本発明に係るブロックスイッチの動作波形図である。
【符号の説明】
【００４２】
４００…高電圧クロック発生部
４０１…ＮＡＮＤゲート
４０２…レベルシフター
４０３、４０５及び４０６…ＮＭＯＳトランジスタ
４０４…キャパシタ
【図１】
2006107690.tif 000003
【図２】
2006107690.tif 000004
【図３】
2006107690.tif 000005
【図４】
2006107690.tif 000006