(57)【要約】【課題】活性領域の面積率の異なる領域におけるエロージョンによる溝型素子分離領域の膜減りを低減する。【解決手段】低面積領域AreaLには、半導体基板１０１上に下地絶縁膜１０２、第１の保護絶縁膜１０３及び第２の保護絶縁膜１０４を形成する。一方、高面積領域AreaHには、半導体基板１０１上に下地絶縁膜１０２及び第２の保護絶縁膜１０４を形成する。その後、分離溝１０５ａ、１０５ｂを形成した後、分離絶縁膜１０６を形成する。その後、ＣＭＰ法により分離絶縁膜１０６を研磨して分離絶縁膜１０６ａ、１０６ｂを形成する。これにより、高面積領域AreaHに比べて低面積領域AreaLの方が第１の保護絶縁膜１０３の膜厚分だけ表面の高さを高くできるので、エロージョンによる膜減りを低減することができる。【選択図】図１
2006351747.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子分離領域に囲まれた第１の半導体領域の前記第１の素子分離領域に対する面積率が相対的に高い高面積領域と、第２の素子分離領域に囲まれた第２の半導体領域の前記第２の素子分離領域に対する面積率が相対的に低い低面積領域とを有する半導体装置において、
前記高面積領域には、
半導体基板に形成された第１の分離溝と、前記第１の分離溝内に形成された第１の分離絶縁膜とを有する前記第１の素子分離領域と、
前記第１の素子分離領域に囲まれた前記半導体基板からなる前記第１の半導体領域とを有し、
前記低面積領域には、
前記半導体基板に形成された第２の分離溝と、前記第２の分離溝内に形成された第２の分離絶縁膜とを有する前記第２の素子分離領域と、
前記第２の素子分離領域に囲まれた前記半導体基板からなる第２の半導体領域とを有し、
前記第２の分離溝は、前記第１の分離溝に比べて、溝深さが浅く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の分離溝は、前記第１の分離溝に比べて、分離溝の幅が広く形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１の半導体領域は、ＭＩＳ型トランジスタが形成される活性領域であり、
前記第２の半導体領域は、前記ＭＩＳ型トランジスタが形成されないダミー活性領域であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記低面積領域には、
前記半導体基板に形成された第３の分離溝と、前記第３の分離溝内に形成された第３の分離絶縁膜とを有する前記第３の素子分離領域と、
前記第３の素子分離領域に囲まれた前記半導体基板からなる第３の半導体領域とを有し、
前記第３の分離溝は、前記第２の半導体領域に隣接し、実質的に前記第２の分離溝と同じ溝深さを有する第１の領域と、前記第３の半導体領域に隣接し、実質的に前記第１の分離溝と同じ溝深さを有する第２の領域とを有することを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第３の半導体領域は、ＭＩＳ型トランジスタが形成される活性領域であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１の分離絶縁膜の上面と前記第２の分離絶縁膜の上面は、実質的に同じ高さを有することを特徴とする半導体装置。
【請求項７】
第１の素子分離領域に囲まれた第１の半導体領域の前記第１の素子分離領域に対する面積率が相対的に高い高面積領域と、第２の素子分離領域に囲まれた第２の半導体領域の前記第２の素子分離領域に対する面積率が相対的に低い低面積領域とを有する半導体装置の製造方法において、
半導体基板上に第１の保護絶縁膜を形成する工程（ａ）と、
前記高面積領域の前記第１の保護絶縁膜を除去して、前記低面積領域に前記第１の保護絶縁膜を残存させる工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上の全面に、第２の保護絶縁膜を形成する工程（ｃ）と、
前記第１の素子分離領域における前記第２の保護絶縁膜を除去した後、前記半導体基板をエッチングすることにより第１の分離溝を形成する工程（ｄ）と、
前記第２の素子分離領域における前記第１の保護絶縁膜及び前記第２の保護絶縁膜を除去した後、前記半導体基板をエッチングすることにより第２の分離溝を形成する工程（ｅ）と、
前記工程（ｄ）及び前記工程（ｅ）の後に、前記半導体基板上の全面に、分離絶縁膜を形成する工程（ｆ）と、
前記工程（ｆ）の後に、化学的機械研磨法を用いて前記第２の保護絶縁膜の表面が露出するまで前記分離絶縁膜を除去する工程（ｇ）とを備え、
前記第２の分離溝は、前記第１の分離溝に比べて、溝深さが浅く形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第２の分離溝は、前記第１の分離溝に比べて、分離溝の幅が広く形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上に下地絶縁膜を形成する工程をさらに備え、
前記工程（ａ）では、前記下地絶縁膜上に前記第１の保護絶縁膜を形成し、
前記工程（ｄ）では、前記第１の素子分離領域における前記第２の保護絶縁膜及び前記下地絶縁膜を除去した後、前記半導体基板をエッチングすることにより前記第１の分離溝を形成し、
前記工程（ｅ）では、前記第２の素子分離領域における前記第１の保護絶縁膜、前記第２の保護絶縁膜及び前記下地絶縁膜を除去した後、前記半導体基板をエッチングすることにより前記第２の分離溝を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７又は８記載の半導体装置の製造方法において、
前記低面積領域は、第３の半導体領域を取り囲む第３の素子分離領域をさらに備え、
前記工程（ｂ）では、前記低面積領域のうち前記第３の素子分離領域の一部を含む前記第３の半導体領域の前記第１の保護絶縁膜を除去し、前記第２の半導体領域、前記第２の素子分離領域及び前記第３の素子分離領域の他部に前記第１の保護絶縁膜を残存させ、
前記工程（ｅ）では、前記第２の素子分離領域及び前記第３の素子分離領域における前記第１の保護絶縁膜及び前記第２の保護絶縁膜を除去した後、前記半導体基板をエッチングすることにより、前記第２の半導体領域を取り囲む前記第２の分離溝を形成するとともに、前記第３の半導体領域を取り囲む第３の分離溝を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第３の分離溝は、前記第２の半導体領域に隣接し、実質的に前記第２の分離溝と同じ溝深さを有する第１の領域と、前記第３の半導体領域に隣接し、実質的に前記第１の分離溝と同じ溝深さを有する第２の領域とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に活性領域の面積率の異なる領域に溝型素子分離領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置では、素子分離領域として、半導体基板に分離溝を形成した後、化学的機械研磨（ＣＭＰ）法によって分離溝内に表面が平坦化された絶縁膜を埋め込み形成する、いわゆるＳＴＩ法による溝型素子分離領域が用いられている（例えば、特許文献１参照）。
【０００３】
以下、従来の溝型素子分離領域を有する半導体装置の製造方法について、図面を用いて説明する。
【０００４】
図３（ａ）〜図３（ｇ）は、従来の溝型素子分離領域を有する半導体装置の製造工程を示す断面図である。図中において、左側は相対的に活性領域の面積率が高い領域（以下、「高面積領域」と称す）AreaHを示し、右側は相対的に活性領域の面積率が低い領域（以下、「低面積領域」と称す）AreaLを示している。ここで、活性領域の面積率とは、単位面積当たりの溝型素子分離領域の面積に対する活性領域の面積の割合である。
【０００５】
まず、図３（ａ）に示す工程で、シリコン基板３０１上に膜厚１０ｎｍのシリコン酸化膜３０２及び膜厚１００ｎｍのシリコン窒化膜３０３を順次形成する。
【０００６】
次に、図３（ｂ）に示す工程で、シリコン窒化膜３０３上に、活性領域を覆い、素子分離形成領域に開口を有するレジスト（図示せず）をマスクとして、シリコン窒化膜３０３及びシリコン酸化膜３０２を順次エッチング除去する。これにより、活性領域の高面積領域AreaHには、シリコン酸化膜３０２ａ及びシリコン窒化膜３０３ａを形成し、活性領域の低面積領域AreaLには、シリコン酸化膜３０２ｂ及びシリコン窒化膜３０３ｂを形成する。さらに、シリコン基板３０１を例えば深さ２５０ｎｍまでエッチングすることにより、分離溝３０４ａ、３０４ｂを形成する。このとき、活性領域の高面積領域AreaHに形成される分離溝３０４ａは、活性領域の低面積領域AreaLに形成される分離溝３０４ｂに比べて、分離溝の幅が狭く形成される。
【０００７】
次に、図３（ｃ）に示す工程で、ＨＤＰ−ＣＶＤ法を用いて、基板上の全面にシリコン酸化膜３０５を形成する。このとき、シリコン酸化膜３０５は、分離溝３０４ａ、３０４ｂ内が完全に埋め込まれる膜厚で形成する。
【０００８】
次に、図３（ｄ）に示す工程で、ＣＭＰ法を用いて、シリコン窒化膜３０３ａ、３０３ｂの表面が露出するまで、シリコン酸化膜３０５を研磨する。これにより、分離溝３０４ａ内には、表面が平坦化された分離絶縁膜３０５ａが形成され、分離溝３０４ｂ内には、表面が平坦化された分離絶縁膜３０５ｂが形成される。
【０００９】
次に、図３（ｅ）に示す工程で、フッ酸溶液を用いて分離絶縁膜３０５ａ、３０５ｂをウェットエッチングすることにより、分離絶縁膜３０５ａ、３０５ｂ表面の高さを所望の値に調整する。
【００１０】
次に、図３（ｆ）に示す工程で、燐酸溶液を用いてシリコン窒化膜３０３ａ、３０３ｂを除去する。
【００１１】
次に、図３（ｇ）に示す工程で、フッ酸溶液を用いてシリコン酸化膜３０２ａ、３０２ｂを除去する。このとき、分離絶縁膜３０５ａ、３０５ｂもエッチングされ、分離絶縁膜３０５ａには活性領域との境界付近に凹み部３０６ａが形成され、分離絶縁膜３０５ｂには全体的に凹み部３０６ｂが形成される。
【００１２】
その後、周知の方法により、ゲート絶縁膜、ゲート電極、ソース・ドレイン電極、層間絶縁膜、コンタクト、金属配線等を形成することによって、半導体装置の形成を完了する。
【特許文献１】特開２００２−１６１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記のような従来の製造方法では、下記のような不具合があった。
【００１４】
図３（ｄ）に示すように、活性領域の低面積領域AreaLにおけるシリコン窒化膜３０３ｂの面積率は、活性領域の高面積領域AreaHにおけるシリコン窒化膜３０３ａの面積率に比べて低くなっている。このため、ＣＭＰ法を用いてシリコン酸化膜３０５を研磨した際、エロージョンと呼ばれる現象により、高面積領域AreaHに比べて低面積領域AreaLの方がシリコン酸化膜及びシリコン窒化膜の研磨が速くなるため、シリコン窒化膜３０３ａに比べてシリコン窒化膜３０３ｂの残膜の方が薄くなる。このシリコン窒化膜３０３ｂの薄膜化に伴い、高面積領域AreaHの分離絶縁膜３０５ａの表面の高さに比べて、低面積領域AreaLの分離絶縁膜３０５の表面の高さの方が低くなるという問題がある。すなわち、高面積領域AreaHでは、分離絶縁膜３０５ａの境界近傍に凹み部３０６ａを生じるが、分離絶縁膜３０５ａの中央部の表面高さは活性領域の表面高さと同程度に形成することができる。これに対して、低面積領域AreaLでは、エロージョン現象により分離絶縁膜３０５ｂの境界近傍だけでなく中央部にも凹み部３０６ｂを生じるため、分離絶縁膜３０５ａの中央部の表面高さは活性領域の表面高さよりも低く形成される。
【００１５】
このように分離絶縁膜の表面の高さが変動した場合、その後に形成するゲート電極などのリソグラフィープロセスにおいてフォーカスずれに起因したパターン寸法ずれが生じる。このため、活性領域の面積率に依存せずに、分離絶縁膜の表面の高さを一定にすることが要求されている。
【００１６】
この問題を回避するために、トランジスタが形成される活性領域のほかに、ダミーの活性領域を形成し、活性領域の面積率を一定に近づける方法が提案されている。
【００１７】
しかしながら、例えば、ゲート電極配線を用いて素子分離領域上に抵抗素子を形成する場合には、ダミーの活性領域を形成すると寄生容量の増加を招く。このため、レイアウトによってはダミーの活性領域を挿入することが難しく、十分に活性領域の面積率調整ができないという問題がある。
【００１８】
本発明の目的は、活性領域の面積率の異なる領域におけるエロージョンによる溝型素子分離領域の膜減りを低減することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、第１の素子分離領域に囲まれた第１の半導体領域の第１の素子分離領域に対する面積率が相対的に高い高面積領域と、第２の素子分離領域に囲まれた第２の半導体領域の第２の素子分離領域に対する面積率が相対的に低い低面積領域とを有する半導体装置において、高面積領域には、半導体基板に形成された第１の分離溝と、第１の分離溝内に形成された第１の分離絶縁膜とを有する第１の素子分離領域と、第１の素子分離領域に囲まれた半導体基板からなる第１の半導体領域とを有し、低面積領域には、半導体基板に形成された第２の分離溝と、第２の分離溝内に形成された第２の分離絶縁膜とを有する第２の素子分離領域と、第２の素子分離領域に囲まれた半導体基板からなる第２の半導体領域とを有し、第２の分離溝は、第１の分離溝に比べて、溝深さが浅く形成されている。
【００２０】
上記半導体装置において、第２の分離溝は、第１の分離溝に比べて、分離溝の幅が広く形成されている。
【００２１】
上記半導体装置において、第１の半導体領域は、ＭＩＳ型トランジスタが形成される活性領域であり、第２の半導体領域は、ＭＩＳ型トランジスタが形成されないダミー活性領域である。
【００２２】
上記半導体装置において、低面積領域には、半導体基板に形成された第３の分離溝と、第３の分離溝内に形成された第３の分離絶縁膜とを有する第３の素子分離領域と、第３の素子分離領域に囲まれた半導体基板からなる第３の半導体領域とを有し、第３の分離溝は、第２の半導体領域に隣接し、実質的に第２の分離溝と同じ溝深さを有する第１の領域と、第３の半導体領域に隣接し、実質的に第１の分離溝と同じ溝深さを有する第２の領域とを有する。
【００２３】
上記半導体装置において、第３の半導体領域は、ＭＩＳ型トランジスタが形成される活性領域である。
【００２４】
上記半導体装置において、第１の分離絶縁膜の上面と第２の分離絶縁膜の上面は、実質的に同じ高さを有する。
【００２５】
本発明の半導体装置の製造方法において、第１の素子分離領域に囲まれた第１の半導体領域の第１の素子分離領域に対する面積率が相対的に高い高面積領域と、第２の素子分離領域に囲まれた第２の半導体領域の第２の素子分離領域に対する面積率が相対的に低い低面積領域とを有する半導体装置の製造方法において、半導体基板上に第１の保護絶縁膜を形成する工程（ａ）と、高面積領域の第１の保護絶縁膜を除去して、低面積領域に第１の保護絶縁膜を残存させる工程（ｂ）と、工程（ｂ）の後に、半導体基板上の全面に、第２の保護絶縁膜を形成する工程（ｃ）と、第１の素子分離領域における第２の保護絶縁膜を除去した後、半導体基板をエッチングすることにより第１の分離溝を形成する工程（ｄ）と、第２の素子分離領域における第１の保護絶縁膜及び第２の保護絶縁膜を除去した後、半導体基板をエッチングすることにより第２の分離溝を形成する工程（ｅ）と、工程（ｄ）及び工程（ｅ）の後に、半導体基板上の全面に、分離絶縁膜を形成する工程（ｆ）と、工程（ｆ）の後に、化学的機械研磨法を用いて第２の保護絶縁膜の表面が露出するまで分離絶縁膜を除去する工程（ｇ）とを備え、第２の分離溝は、第１の分離溝に比べて、溝深さが浅く形成されている。
【００２６】
上記半導体装置の製造方法において、第２の分離溝は、第１の分離溝に比べて、分離溝の幅が広く形成される。
【００２７】
上記半導体装置の製造方法において、工程（ａ）の前に、半導体基板上に下地絶縁膜を形成する工程をさらに備え、工程（ａ）では、下地絶縁膜上に第１の保護絶縁膜を形成し、工程（ｄ）では、第１の素子分離領域における第２の保護絶縁膜及び下地絶縁膜を除去した後、半導体基板をエッチングすることにより第１の分離溝を形成し、工程（ｅ）では、第２の素子分離領域における第１の保護絶縁膜、第２の保護絶縁膜及び下地絶縁膜を除去した後、半導体基板をエッチングすることにより第２の分離溝を形成する。
【００２８】
上記半導体装置の製造方法において、低面積領域は、第３の半導体領域を取り囲む第３の素子分離領域をさらに備え、工程（ｂ）では、低面積領域のうち第３の素子分離領域の一部を含む第３の半導体領域の第１の保護絶縁膜を除去し、第２の半導体領域、第２の素子分離領域及び第３の素子分離領域の他部に第１の保護絶縁膜を残存させ、工程（ｅ）では、第２の素子分離領域及び第３の素子分離領域における第１の保護絶縁膜及び第２の保護絶縁膜を除去した後、半導体基板をエッチングすることにより、第２の半導体領域を取り囲む第２の分離溝を形成するとともに、第３の半導体領域を取り囲む第３の分離溝を形成する。
【００２９】
上記半導体装置の製造方法において、第３の分離溝は、第２の半導体領域に隣接し、実質的に第２の分離溝と同じ溝深さを有する第１の領域と、第３の半導体領域に隣接し、実質的に第１の分離溝と同じ溝深さを有する第２の領域とを有する。
【発明の効果】
【００３０】
本発明によると、低面積領域の第２の分離溝の深さは、高面積領域の第１の分離溝の深さに比べて浅いため、半導体基板の全面に分離絶縁膜を形成した際、第２の分離溝内に形成される分離絶縁膜の表面は、第１の分離溝内に形成される分離絶縁膜の表面に比べて高く形成される。これにより、ＣＭＰ法を用いて分離絶縁膜を研磨した際に、低面積領域にエロージョンが生じても第２の分離溝内に形成される第２の分離絶縁膜の表面高さを第１の分離溝内に形成される第１の分離絶縁膜の表面高さと同程度になるように調整することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図１を参照しながら説明する。
【００３２】
図１（ａ）〜図１（ｈ）は、本発明の第１の実施形態に係る溝型素子分離領域を有する半導体装置の製造工程を示す断面図である。図中において、左側は相対的に活性領域の面積率が高い高面積領域AreaHを示し、右側は相対的に活性領域の面積率が低い低面積領域AreaLを示している。
【００３３】
まず、図１（ａ）に示す工程で、シリコンからなる半導体基板１０１上に、膜厚１０ｎｍのシリコン酸化膜からなる下地絶縁膜１０２を形成する。その後、下地絶縁膜１０２上に、膜厚２０ｎｍのシリコン窒化膜からなる第１の保護絶縁膜１０３を全面に形成する。その後、第１の保護絶縁膜１０３上に、低面積領域AreaLを覆い、高面積領域AreaHに開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクとして、ドライエッチングにより高面積領域AreaHの第１の保護絶縁膜１０３を除去することにより、低面積領域AreaLに第１の保護絶縁膜１０３を残存させる。その後、レジストを除去する。
【００３４】
次に、図１（ｂ）に示す工程で、基板上に膜厚１００ｎｍのシリコン窒化膜からなる第２の保護絶縁膜１０４を全面に形成する。これにより、低面積領域AreaLには、半導体基板１０１上に下地絶縁膜１０２、第１の保護絶縁膜１０３及び第２の保護絶縁膜１０４からなる積層膜が形成された構成となる。一方、高面積領域AreaHには、半導体基板１０１上に下地絶縁膜１０２及び第２の保護絶縁膜１０４からなる積層膜が形成された構成となる。
【００３５】
次に、図１（ｃ）に示す工程で、第２の保護絶縁膜１０４上に、活性領域を覆い、素子分離形成領域に開口を有するレジスト（図示せず）をマスクとして、第２の保護絶縁膜１０４、第１の保護絶縁膜１０３（低面積領域AreaLのみ）及び下地絶縁膜１０２を順次エッチングする。さらに、半導体基板１０１を例えば高面積領域AreaHで深さ２５０ｎｍまでエッチングすることにより、分離溝１０５ａ、１０５ｂを形成する。このとき、高面積領域AreaHに形成される分離溝１０５ａは、低面積領域AreaLに形成される分離溝１０５ｂに比べて、分離溝の幅が狭く形成される。しかも、低面積領域AreaLでは、高面積領域AreaHに比べて第１の保護絶縁膜１０３の分だけ半導体基板１０１表面が露出するまでのエッチング時間がかかるため、分離溝１０５ｂの深さは分離溝１０５ａの深さに比べて例えば１０ｎｍ程度浅く形成される。このとき、高面積領域AreaHの活性領域上には、下地絶縁膜１０２ａ及び第２の保護絶縁膜１０４ａからなる積層膜パターンが形成され、低面積領域AreaLの活性領域上には、下地絶縁膜１０２ｂ、第１の保護絶縁膜１０３ｂ及び第２の保護絶縁膜１０４ｂからなる積層膜パターンが形成される。
【００３６】
次に、図１（ｄ）に示す工程で、ＨＤＰ−ＣＶＤ法を用いて、基板上の全面に膜厚６００ｎｍのシリコン酸化膜からなる分離絶縁膜１０６を形成する。これにより、分離絶縁膜１０６は、分離溝１０５ａ、１０５ｂ内に完全に埋め込まれ、分離溝１０５ａ、１０５ｂ領域における上面が第２の保護絶縁膜１０４ａ、１０４ｂの上面よりも高く形成される。しかも、相対的に溝深さの浅い分離溝１０５ｂ上に形成される分離絶縁膜１０６の上面は、相対的に溝深さの深い分離溝１０５ａ上に形成される分離絶縁膜１０６の上面に比べて、高く形成される。
【００３７】
次に、図１（ｅ）に示す工程で、ＣＭＰ法を用いて、第２の保護絶縁膜１０４ａ、１０４ｂの表面が露出するまで、分離絶縁膜１０６を研磨する。これにより、分離溝１０５ａ内には、表面が平坦化された分離絶縁膜１０６ａが形成され、分離溝１０５ｂ内には、表面が平坦化された分離絶縁膜１０６ｂが形成される。このとき、ＣＭＰにおけるエロージョンによって、低面積領域AreaLに残存する第２の保護絶縁膜１０４ｂの残膜厚は、高面積領域AreaHに残存する第２の保護絶縁膜１０４ａの残膜厚に比べて薄く形成される。また、分離絶縁膜１０６ｂの表面は、半導体基板１０１の表面から下地絶縁膜１０２ｂの膜厚と第１の保護絶縁膜１０３ｂの膜厚と第２の保護絶縁膜１０４ｂの残膜厚の分だけ高い位置に形成される。
【００３８】
次に、図１（ｆ）に示す工程で、フッ酸溶液を用いて分離絶縁膜１０６ａ、１０６ｂをウェットエッチングすることにより、分離絶縁膜１０６ａ、１０６ｂ表面の高さを所望の値に調整する。
【００３９】
次に、図１（ｇ）に示す工程で、燐酸溶液を用いてシリコン窒化膜から第１の保護絶縁膜１０３ｂ及び第２の保護絶縁膜１０４ａ、１０４ｂを除去する。
【００４０】
次に、図１（ｈ）に示す工程で、フッ酸溶液を用いてシリコン酸化膜からなる下地絶縁膜１０２ａ、１０２ｂを除去する。このとき、分離絶縁膜１０６ａ、１０６ｂもエッチングされ、活性領域との境界においては、分離絶縁膜１０６ａ、１０６ｂに凹み部１０７ａ、１０７ｂが形成される。
【００４１】
その後、周知の方法により、ゲート絶縁膜、ゲート電極、ソース・ドレイン電極、層間絶縁膜、コンタクト、金属配線等を形成することによって、半導体装置の形成を完了する。
【００４２】
本実施形態によると、低面積領域AreaLの分離溝１０５ｂの深さは、高面積領域AreaHの分離溝１０５ａの深さに比べて浅いため、分離溝１０５ｂ内に形成された分離絶縁膜１０６の表面は、分離溝１０５ａ内に形成された分離絶縁膜１０６の表面に比べて、高く形成される。そのため、ＣＭＰ法を用いて分離絶縁膜１０６を研磨した際に、低面積領域AreaL の第２の保護絶縁膜１０４ｂの表面の露出を遅らせることができる。従って、ＣＭＰのオーバー研磨による第２の保護絶縁膜１０４ｂの削れ量を抑制することができる。
【００４３】
また、ＣＭＰ処理後において、低面積領域AreaL の分離絶縁膜１０６ｂの表面を、半導体基板１０１の表面から下地絶縁膜１０２ｂの膜厚と第１の保護絶縁膜１０３ｂの膜厚と第２の保護絶縁膜１０４ｂの残膜厚の分だけ高い位置に形成することができる。このため、従来に比べて、第１の保護絶縁膜１０３ｂの膜厚分だけ表面位置を高く形成することができる。従って、エロージョンによって、低面積領域AreaL の第２の保護絶縁膜１０４ｂの残膜厚が、高面積領域AreaHの第２の保護絶縁膜１０４ａの残膜厚に比べて薄くなっても、第１の保護絶縁膜１０３ｂの膜厚を調整することにより、分離絶縁膜１０６の表面高さを調整することができる。
【００４４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図２を参照しながら説明する。
【００４５】
図２（ａ）〜図２（ｈ）は、本発明の第２の実施形態に係る溝型素子分離領域を有する半導体装置の製造工程を示す断面図である。図中において、左側は相対的に活性領域の面積率が高い高面積領域AreaHを示し、右側は相対的に活性領域の面積率が低い低面積領域AreaLを示している。
【００４６】
まず、図２（ａ）に示す工程で、シリコンからなる半導体基板２０１上に、膜厚２０ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜上に低面積領域AreaLのうちダミー活性領域形成領域（素子分離領域を含む）を覆い、高面積領域AreaH及び低面積領域AreaLのうち活性領域形成領域（素子分離領域を含む）に開口を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、フッ酸溶液を用いてシリコン酸化膜をウェットエッチングすることにより、低面積領域AreaLのダミー活性領域形成領域に第１の保護絶縁膜２０２を形成する。その後、レジストを除去する。
【００４７】
次に、図２（ｂ）に示す工程で、基板上の全面に、膜厚１０ｎｍのシリコン酸化膜からなる下地絶縁膜２０３を形成する。その後、下地絶縁膜２０３上に膜厚１００ｎｍのシリコン窒化膜からなる第２の保護絶縁膜２０４を全面に形成する。これにより、低面積領域AreaLのうち活性領域形成領域には、半導体基板２０１上に下地絶縁膜２０３と第２の保護絶縁膜２０４からなる積層膜が形成され、低面積領域AreaLのうちダミー活性領域形成領域には、半導体基板２０１上に第１の保護絶縁膜２０２と下地絶縁膜２０３と第２の保護絶縁膜２０４からなる積層膜が形成された構成となる。一方、高面積領域AreaHには、半導体基板２０１上に下地絶縁膜２０３と第２の保護絶縁膜２０４からなる積層膜が形成された構成となる。
【００４８】
次に、図２（ｃ）に示す工程で、第２の保護絶縁膜２０４上に、活性領域及びダミー活性領域を覆い、素子分離形成領域に開口を有するレジスト（図示せず）をマスクとして、第２の保護絶縁膜２０４、下地絶縁膜２０３及び第１の保護絶縁膜２０２（低面積領域AreaLのダミー活性領域形成領域のみ）を順次エッチングする。さらに、半導体基板２０１を例えば高面積領域AreaHで深さ２５０ｎｍまでエッチングすることにより、分離溝２０５ａ、２０５ｂ、２０５ｃを形成する。
【００４９】
これにより、高面積領域AreaHには、分離溝２０５ａに囲まれた半導体基板２０１からなる活性領域２０１ａと、活性領域２０１ａ上に下地絶縁膜２０３ａ及び第２の保護絶縁膜２０４ａからなる積層膜パターンが形成される。また、低面積領域AreaLのダミー活性領域形成領域には、分離溝２０５ｂ、又は分離溝２０５ｂ及び分離溝２０５ｃに囲まれた半導体基板２０１からなるダミー活性領域２０１ｂと、ダミー活性領域２０１ｂ上に第１の保護絶縁膜２０２ｂと下地絶縁膜２０３ｂと第２の保護絶縁膜２０４ｂからなる積層膜パターンが形成される。そして、低面積領域AreaLの活性領域形成領域には、分離溝２０５ｃに囲まれた半導体基板２０１からなる活性領域２０１ｃと、活性領域２０１ｃ上に下地絶縁膜２０３ｃ及び第２の保護絶縁膜２０４ｃからなる積層膜パターンが形成される。
【００５０】
そして、分離溝２０５ｂと分離溝２０５ｃのうちダミー活性領域２０１ｂ側の一部が同じ溝深さとなり、分離溝２０５ａと分離溝２０５ｃのうち活性領域２０１ｃ側の他部が同じ溝深さとなる。そして、分離溝２０５ｂと分離溝２０５ｃのうちダミー活性領域２０１ｂ側の一部は、分離溝２０５ａと分離溝２０５ｃのうち活性領域２０１ｃ側の他部に比べて例えば１０ｎｍ程度浅く形成される。これは、ダミー活性領域形成領域に形成した第１の保護絶縁膜２０２の膜厚分だけ半導体基板１０１表面が露出するまでのエッチング時間が他の領域に比べてかかるため、溝深さが浅くなる。
【００５１】
次に、図２（ｄ）に示す工程で、ＨＤＰ−ＣＶＤ法を用いて、基板上の全面に膜厚６００ｎｍのシリコン酸化膜からなる分離絶縁膜２０６を形成する。これにより、分離絶縁膜２０６は、分離溝２０５ａ、２０５ｂ、２０５ｃ内に完全に埋め込まれ、分離溝２０５ａ、２０５ｂ、２０５ｃ領域における上面が第２の保護絶縁膜２０４ａ、２０４ｂ、２０４ｃの上面よりも高く形成される。しかも、相対的に溝深さの浅い分離溝２０５ｂ及び分離溝２０５ｃの一部上に形成される分離絶縁膜２０６の上面は、相対的に溝深さの深い分離溝２０５ａ及び分離溝２０５ｃの他部上に形成される分離絶縁膜２０６の上面に比べて、高く形成される。
【００５２】
次に、図２（ｅ）に示す工程で、ＣＭＰ法を用いて、第２の保護絶縁膜２０４ａ、２０４ｂ、２０４ｃの表面が露出するまで、分離絶縁膜２０６を研磨する。これにより、分離溝２０５ａ、２０５ｂ、２０５ｃ内には、それぞれ表面が平坦化された分離絶縁膜２０６ａ、２０６ｂ、２０６ｃが形成される。このとき、ＣＭＰにおけるエロージョンによって、低面積領域AreaLのダミー活性領域２０１ｂ上に残存する第２の保護絶縁膜２０４ｂの残膜厚は、高面積領域AreaHの活性領域２０１ａ上に残存する第２の保護絶縁膜２０４ａの残膜厚に比べて薄く形成される。また、分離絶縁膜２０６ｂの表面は、半導体基板２０１の表面から第１の保護絶縁膜２０２ｂの膜厚と下地絶縁膜２０３ｂの膜厚と第２の保護絶縁膜２０４ｂの残膜厚の分だけ高い位置に形成される。また、低面積領域AreaLの活性領域２０１ｃ上に残存する第２の保護絶縁膜２０４ｃの残膜厚は、その周辺のダミー活性領域２０１ｂ上の第２の保護絶縁膜２０４ｂの表面高さが、第１の保護絶縁膜２０２ｂの膜厚分だけ高く形成されているため、エロージョンによる膜減りが抑制される。
【００５３】
次に、図２（ｆ）に示す工程で、フッ酸溶液を用いて分離絶縁膜２０６ａ、２０６ｂ、２０６ｃをウェットエッチングすることにより、分離絶縁膜２０６ａ、２０６ｂ、２０６ｃ表面の高さを所望の値に調整する。
【００５４】
次に、図２（ｇ）に示す工程で、燐酸溶液を用いてシリコン窒化膜から第２の保護絶縁膜２０４ａ、２０４ｂ、２０４ｃを除去する。
【００５５】
次に、図２（ｈ）に示す工程で、フッ酸溶液を用いてシリコン酸化膜からなる下地絶縁膜２０３ａ、２０３ｂ、２０３ｃ及び第１の保護絶縁膜２０２ｂを除去する。このとき、分離絶縁膜２０６ａ、２０６ｂ、２０６ｃもエッチングされ、活性領域との境界においては、分離絶縁膜２０６ａ、２０６ｃに凹み部２０７ａ、２０７ｃが形成される。
【００５６】
その後、周知の方法により、ゲート絶縁膜、ゲート電極、ソース・ドレイン電極、層間絶縁膜、コンタクト、金属配線等を形成することによって、半導体装置の形成を完了する。
【００５７】
本実施形態によると、低面積領域AreaLのダミー活性領域２０１ｂに隣接する分離溝２０５ｂ及び分離溝２０５ｃの一部領域の深さは、高面積領域AreaHの分離溝２０５ａ及び分離溝２０５ｃの他部領域の深さに比べて浅いため、その上に形成される分離絶縁膜２０６の表面は、分離溝２０５ａ及び分離溝２０５ｃの他部領域上に形成される分離絶縁膜２０６の表面に比べて、高く形成される。そのため、ＣＭＰ法を用いて分離絶縁膜２０６を研磨した際に、低面積領域AreaL の第２の保護絶縁膜２０４ｂの表面の露出を遅らせることができる。従って、ＣＭＰのオーバー研磨による第２の保護絶縁膜２０４ｂの削れ量を抑制することができる。
【００５８】
また、ＣＭＰ処理後において、低面積領域AreaL のダミー活性領域２０１ｂに隣接する分離絶縁膜２０６ｂ及び分離絶縁膜２０６ｃの一部領域の表面を、半導体基板２０１の表面から第１の保護絶縁膜２０２ｂの膜厚と下地絶縁膜２０３ｂの膜厚と第２の保護絶縁膜２０４ｂの残膜厚の分だけ高い位置に形成することができる。このため、従来に比べて、第１の保護絶縁膜２０２ｂの膜厚分だけ表面位置を高く形成することができる。従って、エロージョンによって、低面積領域AreaL の第２の保護絶縁膜２０４ｂの残膜厚が、高面積領域AreaHの第２の保護絶縁膜２０４ａの残膜厚に比べて薄くなっても、第１の保護絶縁膜２０２ｂの膜厚を調整することにより、分離絶縁膜２０６ｂ及び分離絶縁膜２０６ｃの一部領域の表面高さを調整することができる。
【００５９】
なお、本実施形態では、低面積領域AreaLの全てのダミー活性領域２０１ｂ上に第１の保護絶縁膜２０２を形成したが、第１の保護絶縁膜２０２を形成する割合を調整することにより、分離絶縁膜２０６ｂ、２０６ｃの高さを調整することができる。
【００６０】
また、本実施形態では、低面積領域AreaLに、トランジスタが形成される活性領域２０１ｃを設けた場合について説明したが、全てがダミー活性領域の場合においても同様に分離絶縁膜２０６ｂの表面高さの低下を抑制することができる。
【産業上の利用可能性】
【００６１】
以上説明したように、本発明は、活性領域の面積率の異なる領域に溝型素子分離領域を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｈ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｇ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００６３】
１０１  半導体基板
１０２  下地絶縁膜
１０２ａ  下地絶縁膜
１０２ｂ  下地絶縁膜
１０３  第１の保護絶縁膜
１０３ｂ  第１の保護絶縁膜
１０４  第２の保護絶縁膜
１０４ａ  第２の保護絶縁膜
１０４ｂ  第２の保護絶縁膜
１０５ａ  分離溝
１０５ｂ  分離溝
１０６  分離絶縁膜
１０６ａ  分離絶縁膜
１０６ｂ  分離絶縁膜
１０７ａ  凹み部
１０７ｂ  凹み部
２０１  半導体基板
２０２  第１の保護絶縁膜
２０２ｂ  第１の保護絶縁膜
２０３  下地絶縁膜
２０３ａ  下地絶縁膜
２０３ｂ  下地絶縁膜
２０３ｃ  下地絶縁膜
２０４  第２の保護絶縁膜
２０４ａ  第２の保護絶縁膜
２０４ｂ  第２の保護絶縁膜
２０４ｃ  第２の保護絶縁膜
２０５ａ  分離溝
２０５ｂ  分離溝
２０５ｃ  分離溝
２０６  分離絶縁膜
２０６ａ  分離絶縁膜
２０６ｂ  分離絶縁膜
２０６ｃ  分離絶縁膜
【図１】
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【図２】
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【図３】
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