(57)【要約】【課題】  ボンディングによる損傷を防ぐことができる半導体装置及び半導体装置の製造方法を提供すること。【解決手段】  本発明にかかる半導体装置は、内部回路が形成された内部回路領域２と、内部回路領域２の外側に設けられたＩ／Ｏ回路領域３とを備えた半導体装置であって、Ｉ／Ｏ回路領域３の外側の端辺９をまたぐように、電極パッド４が配置されているものである。電極パッド４上において、Ｉ／Ｏ回路領域３の端辺９の外側がボンディングエリア６となり、内側がプローブエリア５となる。【選択図】  図３
2006351588.tif 000002
【特許請求の範囲】
【請求項１】
内部回路が形成された内部回路領域と、
前記内部回路領域の外側に設けられたＩ／Ｏ回路領域とを備えた半導体装置であって、
前記Ｉ／Ｏ回路領域の外側の端辺をまたぐように配置された電極パッドを有する半導体装置。
【請求項２】
前記Ｉ／Ｏ回路領域の前記端辺の外側において前記電極パッドにワイヤボンディングされている請求項１に記載の半導体装置。
【請求項３】
前記Ｉ／Ｏ回路領域の前記端辺の内側において前記電極パッドにプローブ痕が形成されている請求項１又は２に記載の半導体装置。
【請求項４】
内部回路が設けられた内部回路領域と、
前記内部回路領域の外側に設けられたＩ／Ｏ回路領域とを備えた半導体装置の製造方法であって、
前記Ｉ／Ｏ回路領域の外側の端辺をまたぐように電極パッドを設け、
前記Ｉ／Ｏ回路領域の前記端辺の内側において前記電極パッドにプローブを当接させて検査を行い、
前記Ｉ／Ｏ回路領域の前記端辺の外側において前記電極パッドにワイヤボンディングする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に詳しくは、電極パッドを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、通常、内部回路と、入出力バッファ回路が形成されたＩ／Ｏ回路とを備えている。Ｉ／Ｏ回路には、外部電極を接続するための電極パッドが形成される。さらに、Ｉ／Ｏ回路に形成された電極パッドに対して電気特性検査装置のテストプローブを接触させ、当該テストプローブを介して半導体装置に通電し電気特性検査を行う、いわゆるプロービングを行っている。すなわち、電極パッドにはワイヤボンディングを行なうためと、テストプローブを接触させるためとの２つの用途がある。同一の電極パッドに対して、ボンディングとプローブテストとのそれぞれが行なわれる場合、テストによる電極パッドの物理的ダメージが起因して、ワイヤボンディングを行なう際の接合特性を悪化させるおそれがある。
【０００３】
これを防ぐための半導体装置が開示されている（特許文献１参照）。この半導体装置では、テストプローブを当接させるテスト用パッドとボンディングを行うためのボンディング用パッドを電極パッド上にそれぞれ形成している。
【０００４】
【特許文献１】特開２００２−３２９７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の半導体装置では、チップ上に配置された電極パッドに対して、ワイヤボンディングを行なう際に、チップ内部へ物理的なダメージが与えられてしまう場合がある。すなわち、ワイヤボンディングを行なう際に、電極パッド下の回路が物理的なダメージを受けてしまうおそれがある。このため、ワイヤボンディング装置では、ワイヤボンディング時の負荷によるチップ内部への物理的ダメージを与えないような条件でボンディングを行なう必要がある。よって、チップ内の断面構造などを考慮して、ワイヤボンディング装置やその使用条件等を精査する必要がある。すなわち、チップの断面形状等によってチップに与えることができる負荷が異なるため、異なる構造のチップ毎にボンディング装置の使用条件を求める必要がある。さらに、異なるボンディング装置を用いる場合には、それぞれのボンディング装置に対して条件出しを行なう必要がある。特に、ボンディングを行なわずチップ（ペレット）状態で出荷する場合では、購入者によって異なるボンディング装置が使用される。そのため、様々なボンディング装置に対して使用可能な条件をそれぞれ精査する必要がある。
【０００６】
このように、従来の半導体装置では、ワイヤボンディングの条件によって、チップ内部の回路を損傷してしまうおそれがあるため、ボンディング装置及びその使用条件等を精査する必要があった。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、内部回路が形成された内部回路領域と、前記内部回路領域の外側に設けられたＩ／Ｏ回路領域とを備えた半導体装置であって、前記Ｉ／Ｏ回路領域の外側の端辺をまたぐように配置された電極パッドを有するものである。これにより、Ｉ／Ｏ回路領域の外側にボンディングすることができるため、半導体装置の損傷を防ぐことができる。よって、歩留まりを向上することができ、生産性を向上することができる。
【０００８】
本発明にかかる半導体装置の製造方法は、内部回路が設けられた内部回路領域と、前記内部回路領域の外側に設けられたＩ／Ｏ回路領域とを備えた半導体装置の製造方法であって、前記Ｉ／Ｏ回路領域の外側の端辺をまたぐように電極パッドを設け、前記Ｉ／Ｏ回路領域の前記端辺の内側において前記電極パッドにプローブを当接させて検査を行い、前記Ｉ／Ｏ回路領域の前記端辺の外側において前記電極パッドにワイヤボンディングするものである。これにより、Ｉ／Ｏ回路領域の外側にボンディングすることができるため、半導体装置の損傷を防ぐことができる。よって、歩留まりを向上することができ、生産性を向上することができる。
【発明の効果】
【０００９】
本発明によれば、ボンディングによる損傷を低減することができる半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００１１】
本発明にかかる半導体装置について図１及び図２を用いて説明する。図１は本発明にかかる半導体装置を備える半導体ウエハの構成を模式的に示す上面図である。図２は図１に示す半導体ウエハに設けられている半導体チップの構成を模式的に示す上面図である。
【００１２】
図１に示すように半導体ウエハ１００上には矩形状の半導体チップ１が複数形成されている。そして、それぞれの半導体チップ１の間には半導体チップ１をそれぞれ分離するためのスクライブライン１１が設けられている。スクライブライン１１は、Ｘ方向又はＹ方向に沿って設けられている。半導体ウエハ１００をスクライブライン１１上で切断すると、それぞれの半導体チップ１に分離される。この半導体チップ１の構成は図２に示すようになっている。図２は、半導体チップ１の構成を示す上面図である。
【００１３】
図２に示すように、半導体チップ１にはメモリ回路やロジック回路等で構成される内部回路が形成されている内部回路領域２が中央に配置される。この内部回路領域２を囲むように、半導体チップ１の周囲に沿って複数のＩ／Ｏ回路領域３が枠状に形成されている。すなわち、矩形状の半導体チップ１の外周近傍にはその４辺に沿ってＩ／Ｏ回路領域３がそれぞれ配置される。内部回路領域２の外側に配置されたＩ／Ｏ回路領域３には、入力バッファ回路や出力バッファ回路などの入出力回路が形成されている。それぞれのＩ／Ｏ回路領域３には電極パッド４が配設されている。電極パッド４の一部は、Ｉ／Ｏ回路領域３の外側まではみ出して設けられている。Ｉ／Ｏ回路領域３に設けられた入出力回路と各電極パッド４とはそれぞれ電気的に接続されている。また、Ｉ／Ｏ回路領域３上に形成された電極パッド４には外部電極がワイヤボンディングによって接続される。Ｉ／Ｏ回路領域３に形成された入出力回路を介して、外部電極からの入力信号が内部回路に入力され、内部回路からの出力信号が外部電極に出力される。
【００１４】
Ｉ／Ｏ回路領域３に形成された電極パッド４の構成について図３及び図４を用いて説明する。図３は電極パッド４の周辺の構成を拡大して示す上面図である。なお、図３では、図２に示された半導体チップ１の下側のＩ／Ｏ回路領域３に設けられている電極パッド４について図示している。図４は電極パッドの周辺の構成を模式的に示す断面断面図である。
【００１５】
図３に示すように、Ｉ／Ｏ回路領域３上には、電極パッド４が設けられている。Ｉ／Ｏ回路領域３には、図４に示すように入出力回路のトランジスタ構成部１３が設けられている。この、トランジスタ構成部１３には、入出力回路となるトランジスタ及びその電極等が形成されている。さらに、トランジスタ構成部１３の上には層間絶縁膜１４を介して配線構成部１５が設けられている。配線構成部１５には、トランジスタ構成部１３までの配線等が形成されている。また、配線構成部１５の配線は、電極パッド４と接続される。このトランジスタ構成部１３と配線構成部１５の間には層間絶縁膜１４が設けられている。配線構成部１５の配線は層間絶縁膜１４に設けられたビアを介してトランジスタ構成部１３のトランジスタ等と接続される。さらに、配線構成部１５の上には、最上層絶縁膜７が形成されている。ウエハである基板１２上において、トランジスタ構成部１３及び、配線構成部１５が設けられている領域がＩ／Ｏ回路領域３となる。一方、Ｉ／Ｏ回路領域３の外側には、層間絶縁膜１４が形成されている。すなわち、Ｉ／Ｏ回路領域３の外側には、電極や配線等が形成されておらず、絶縁膜のみ形成されている。なお、最上層絶縁膜７は、電極パッド４の部分のみ除去されている。すなわち、電極パッド４の導体部分が露出するよう、最上層絶縁膜７はパターニングされている。なお、図４は、本実施の形態にかかる半導体装置の電極パッド周辺の構成を模式的に示すものであり、本発明はこの構成に限るものでない。
【００１６】
そして、この電極パッド４は、一部がＩ／Ｏ回路領域３からはみ出すように形成されている。すなわち、電極パッド４は、その内側部分がＩ／Ｏ回路領域３上に形成され、外側部分がＩ／Ｏ回路領域３の外側に形成されている。換言すると、電極パッド４は、Ｉ／Ｏ回路領域３の外側の端辺９をまたぐように配置されている。ここで、電極パッド４の露出している領域のうち、Ｉ／Ｏ回路領域３上に形成されている部分を、プローブエリア５とし、Ｉ／Ｏ回路領域３の外側に形成されている部分をボンディングエリア６とする。電極パッド４は端辺９の内側に配置されたプローブエリア５と、端辺９の外側に配置されたボンディングエリア６とから構成される。すなわち、Ｉ／Ｏ回路領域３の端辺９によって、電極パッド４がボンディングエリア６とプローブエリア５とに区切られている。
【００１７】
図４に示すように、プローブエリア５においてテストプローブ２１が当接され、プローブ検査が行われる。また、ボンディングエリア６においてボンディングワイヤ２２が接続され、ボンディングが行なわれる。図３に示すように電極パッド４の周りには最上層絶縁膜７が設けられている。電極パッド４の露出部分に対して、プロービング及びボンディングが行なわれる。
【００１８】
図３に示す電極パッド４は、Ｘ方向に幅７５μｍで、Ｙ方向に長さ１５６μｍの矩形状に形成されている。そして、電極パッド４の露出部分の大きさは、Ｘ方向に幅６７μｍで、Ｙ方向に長さ１４８μｍとなっている。すなわち、電極パッド４は幅４μｍの最上層絶縁膜７で外周が囲われる。これにより、電極パッド４の露出部分は、６７×１４８μｍの矩形状になるよう形成される。そして、電極パッド４を最上層絶縁膜７で額縁状に覆っている。また、Ｘ方向に隣接する電極パッド４間のピッチは８０μｍである。
【００１９】
ここで、ボンディングエリア６のＸ方向の長さは、電極パッド４の露出部分のＹ方向の幅と同じ程度にすることが好ましい。すなわち、上記の例では、ボンディングエリア６の幅は、６７μｍとすることが好ましい。このとき、ボンディングエリア６の面積は６７×６７μｍとなり、プローブエリア５は６７×８１μｍとなる。これにより、ボンディングエリア６は略正方形となる。正方形のボンディングエリア６のうち、直径６０μｍの円形部分にボンディングワイヤ２２が接続される。すなわち、ボンディングワイヤ２２とボンディングエリアとの接触部分は直径６０μｍの円形となる。これにより、ボンディングエリア６のうちボンディングワイヤ２２との接触部分以外の面積を小さくすることができる。すなわち、ボンディングエリア６の面積を小さくした場合でも、ボンディングワイヤ２２がボンディングエリア６からはみ出ることがなく、確実にボンディングすることができる。なお、上記の電極パッド４の大きさは、典型的な一例であり、上記の値に限られるものではない。ボンディングエリア６及びプローブエリア５の大きさは、ボンディング装置の精度やプローブ検査装置の精度によって決定すればよい。
【００２０】
Ｉ／Ｏ回路領域３の外側には、Ｘ方向に沿ってスクライブライン１１が設けられている。スクライブライン１１はＩ／Ｏ回路領域３の端辺９に沿って形成されている。スクライブライン１１に沿って複数の電極パッド４が配列されている。そして、このスクライブライン上で半導体ウエハ１００が切断され、半導体ウエハ１００から個々の半導体チップ１へとスクライブされる。スクライブライン１１上でスクライブされるため、電極パッド４は、スクライブライン１１よりも内側に配置される。すなわち、電極パッド４のボンディングエリア６は、スクライブライン１１とＩ／Ｏ回路領域３との間に配置される。スクライブライン１１のスクライブセンターとスクライブエッジの幅は例えば、５０μｍである。そして、スクライブライン１１のスクライブエッジと電極パッド４の間隔は、例えば、２５．６５μｍである。
【００２１】
上記のように、電極パッド４上において、Ｉ／Ｏ回路領域３の端辺９よりも内側の領域をプローブエリア５とし、端辺９よりも外側の領域をボンディングエリア６としている。さらに、プローブエリア５とボンディングエリア６とをそれぞれ異なる領域としている。そして、半導体チップ１の検査工程では、電極パッド４のプローブエリア５にテストプローブ２１が当接され、プローブ検査が行われる。この検査工程によって、図３に示すように、電極パッド４のプローブエリア５には、テストプローブによるプローブ痕２３が設けられる。
【００２２】
電極パッド４のボンディングエリア６には、外部電極と接続するためのボンディングワイヤ２２が接続される。スクライブライン１１でスクライブされた半導体チップ１がボンディング工程において、ワイヤボンディングされる。ボンディングエリア６はＩ／Ｏ回路領域３の外側に形成されている。そのため、ボンディングエリア６の下には最上層絶縁膜７や層間絶縁膜１４等の絶縁膜のみ形成されており、入出力回路の配線や電極等が形成されていない。よって、ボンディング時の負荷による回路の損傷を防ぐことができる。これにより、異なるボンディング装置に対して使用可能な条件を精査することなく、ワイヤボンディングすることができる。よって、チップ状態で出荷した場合でも、ボンディング装置毎の条件出しが不要となり、任意のボンディング装置を用いることができる。これにより、チップ状態で出荷した場合でも、簡便にワイヤボンディングすることができる。
【００２３】
さらに、本発明では、プローブエリア５とボンディングエリア６とを異なる領域としている。これにより、ボンディングエリア６にプローブ痕が形成されるのを防ぐことができ、確実にボンディングを行なうことが可能になる。すなわち、ボンディングエリア６と異なる領域であるプローブエリア５にテストプローブ２１が当接される。このため、ボンディングエリア６にはプローブ痕が形成されず、平坦なままになっている。これにより、よって、プローブ痕上にボンディングワイヤが接続されるのを防ぐことができる。従って、確実にワイヤボンディングを行なうことができる。
【００２４】
上記の半導体チップの製造工程について、説明する。まず、半導体ウエハ１００上にパターンを形成し、Ｉ／Ｏ回路領域３に入出力回路を設け、内部回路領域２に内部回路を設ける。これには、通常の成膜工程や、リソグラフィー工程等が用いられる。このとき、Ｉ／Ｏ回路領域３の上には、電極パッド４が形成される。さらに、この電極パッド４は一部が、Ｉ／Ｏ回路領域３の端辺の外側に配置されるように形成される。電極パッド４には、通常、アルミニウムなどの金属導電膜が用いられる。
【００２５】
内部回路やＩ／Ｏ回路とともに、電極パッド４を形成したら、電気検査を行う。まず、電極パッド４のプローブエリア５に検査用のテストプローブを移動させて、テストプローブの先端を電極パッド４に当接させる。そして、検査用のプローブから電極パッド４を介して検査信号を入力し、その出力をモニタする。これにより、半導体ウエハ上に形成された半導体チップが良否判定が行なわれる。具体的には、半導体チップ１のそれぞれの電極パッド４にテストプローブ２１の先端を当接させ、テスタ（図示せず）から電気信号を出力する。この電気信号に基づく半導体チップからの出力信号を検出して、半導体チップ１の電気的特性を測定検査する。このプローブ検査によって半導体チップの良否判定が行われる。この検査をウェハ内の検査すべき全ての半導体チップに対して実行する。
【００２６】
良品、不良品の判定がなされた半導体チップはそれぞれに異なるマークを付けて選別する。そして、半導体ウエハ１００をスクライブライン上で切断した後、不良品である半導体チップは廃棄される。良品である半導体チップ１は組み立て工程に進み、ダイボンディングやワイヤボンディング等の工程が実施される。このとき、電極パッド４のボンディングエリア６に対してワイヤボンディングを行なう。ボンディングエリア６をプローブエリア５から分離して形成することによって、確実にボンディングを行なうことができる。すなわち、ボンディングエリア６にはプローブ検査によるプローブ痕が形成されていないため、電極パッド４の平坦な部分にボンディングを行なうことができる。これにより、ボンディングの信頼性を向上することができる。
【００２７】
このとき、Ｉ／Ｏ回路領域３の端辺９をプローブエリア５やボンディングエリアを識別するためのマークとして利用することができる。すなわち、光学的に電極パッド４を観察して、ボンディングやプロービングを行なう。このとき、Ｉ／Ｏ回路領域３の端辺９の内側には、配線や電極等が形成されており、外側には絶縁膜のみが形成されている。よって、Ｉ／Ｏ回路領域３の端辺９の内側か外側かを容易に区別することができ、プローブエリア５及びボンディングエリア６とを容易に認識することができる。これにより、ボンディングワイヤ又テストプローブの先端がプローブエリア５又はボンディングエリア６のどちらに配置されているかを容易に認識することができる。プロービング及びボンディングを精度よく行うことができる。
【００２８】
上記の構成により、Ｉ／Ｏ回路領域３の外側でボンディングすることができので、ボンディングにより物理的ダメージを低減することができる。さらに、Ｉ／Ｏ回路領域３の端辺９とスクライブライン１１の間の余剰スペースに電極パッド４の一部を配置することで、チップサイズの増大を防ぐことができる。また、異なるボンディング装置でボンディングを行なう場合でも、ボンディング装置毎の条件だしが不要となる。よって、様々なボンディング装置によるボンディングを簡便に行うことができるため、本発明にかかる半導体装置はチップ状態での出荷に好適である。さらに、ボンディング後にチップの評価を行なう場合、プローブエリア５に評価用のボンディングワイヤを接続することができる。これにより、評価用のパッケージに再搭載して評価することが可能となり、容易に評価を行うことができる。
【図面の簡単な説明】
【００２９】
【図１】本発明にかかる半導体装置を備える半導体ウエハの構成を模式的に示す上面図である。
【図２】図１の半導体ウエハに設けられた半導体チップの構成を模式的に示す上面図である。
【図３】本発明にかかる半導体チップに設けられている電極パッド周辺の構成を拡大して示す上面図である。
【図４】本発明にかかる半導体チップに設けられている電極パッド周辺の構成を拡大して示す側面断面図である。
【符号の説明】
【００３０】
１  半導体チップ、２  内部回路領域、３  Ｉ／Ｏ回路領域、４  電極パッド、
５  プローブエリア、６  ボンディングエリア、７  最上層絶縁膜、
９  Ｉ／Ｏ回路領域の端辺、１１  スクライブライン、１２  基板、
１３  トランジスタ構成部、１４  層間絶縁膜、１５  配線構成部、
２１  テストプローブ、２２  ボンディングワイヤ、２３  プローブ痕、
１００  半導体ウエハ
【図１】
2006351588.tif 000003
【図２】
2006351588.tif 000004
【図３】
2006351588.tif 000005
【図４】
2006351588.tif 000006