(57)【要約】      （修正有）【課題】相関係数列の実数部及び虚数部の値が左右対称である関係を利用することによって、複雑度を低減するための、相関係数の対称性を利用した相関装置及びその方法を提供する。【解決手段】本発明は、受信入力された複素信号列と対称性を有する複素相関係数列を相関する相関装置において、上記受信入力された複素信号列を毎サンプル単位に遅延させるための遅延手段と、該遅延手段により遅延された複素信号列を加算するための第１の加算手段と、該第１の加算手段の各出力信号を加算するための第２の加算手段と、該第２の加算手段の各出力信号と上記複素相関係数列の複素相関係数とを乗算するための相関係数乗算手段と、該相関係数乗算手段の各出力信号を加算するための最終出力加算手段とを備える。これにより、本発明は直交周波数分割多重化(ＯＦＤＭ)システムなどに利用される。【選択図】図８
2006174439.tif 000002
【特許請求の範囲】
【請求項１】
受信入力された複素信号列と対称性を有する複素相関係数列を相関する相関装置において、
前記受信入力された複素信号列を毎サンプル単位に遅延させるための遅延手段と、
該遅延手段により遅延された複素信号列を加算するための第１の加算手段と、
該第１の加算手段の各出力信号を加算するための第２の加算手段と、
該第２の加算手段の各出力信号と前記複素相関係数列の複素相関係数とを乗算するための相関係数乗算手段と、
該相関係数乗算手段の各出力信号を加算するための最終出力加算手段と、
を備えることを特徴とする相関装置。
【請求項２】
前記第２の加算手段は、
実数部の計算時には、前記第１の加算手段の各出力信号を加算し、虚数部の計算時には、前記第１の加算手段の各出力信号を減算することを特徴とする請求項１に記載の相関装置。
【請求項３】
前記相関係数乗算手段は、
実数及び虚数部の計算の際、複素相関係数の実数部及び虚数部を互いに交替して乗算することを特徴とする請求項１に記載の相関装置。
【請求項４】
前記第２の加算手段及び前記相関係数乗算手段を制御するための制御手段をさらに備え、
前記制御手段は、
前記第２の加算手段を制御して前記第１の加算手段からの各出力信号を加算するか又は減算するようにし、前記相関係数乗算手段を制御して複素相関係数の実数部と虚数部との値の位置を互いに交替するようにすることを特徴とする請求項１に記載の相関装置。
【請求項５】
Ｃ（ｎ）は、複素相関係数であってｘ(ｎ)＋ｊｙ(ｎ)により表現され、Ｃ（ｎ）は、複素相関係数の実数部と虚数部とが互いに交替された関係であってｙ(ｎ)＋ｊｘ(ｎ)により表現され、Ｌは、複素相関係数列の長さを表すものとすると、
前記複素相関係数列は、
下記式のような対称性を有することを特徴とする請求項４に記載の相関装置。
【数１】
2006174439.tif 000016
【請求項６】
前記複素相関係数列は、
直交周波数分割多重化方式のＳＰ(Ｓｈｏｒｔ  ｐｒｅａｍｂｌｅ)シーケンスであることを特徴とする請求項５に記載の相関装置。
【請求項７】
複素相関係数列の対称性を利用して相関する相関方法において、
受信入力された複素信号列を毎サンプル単位に遅延させる遅延ステップと、
該遅延ステップにより遅延された複素信号列を加算する第１の加算ステップと、
該第１の加算ステップにより加算されて出力された信号のうち、共通の相関係数が乗算される出力信号をさらに加算する第２の加算ステップと、
該第２の加算ステップにより加算された信号と前記複素相関係数列の複素相関係数とを乗算する相関係数の乗算ステップと、
該相関係数の乗算ステップにより複素相関係数が乗算された信号を加算する最終出力加算ステップと、
を含むことを特徴とする相関方法。
【請求項８】
前記第２の加算ステップは、
実数部の計算時には、前記第１の加算ステップの各出力信号を加算し、虚数部の計算時には、前記第１の加算ステップの各出力信号を減算することを特徴とする請求項７に記載の相関方法。
【請求項９】
前記相関係数の乗算ステップは、
実数及び虚数部の計算の際、複素相関係数の実数部と虚数部とを互いに交替して乗算することを特徴とする請求項７に記載の相関方法。
【請求項１０】
前記複素相関係数列は、
直交周波数分割多重化方式のＳＰ(Ｓｈｏｒｔ  ｐｒｅａｍｂｌｅ)シーケンスであることを特徴とする請求項７に記載の相関方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相関係数の対称性を利用した相関装置及びその方法に関し、さらに詳細には、加算器及び乗算器の数を低減することによって、ハードウェアの複雑度を減少させる相関係数の対称性を利用した相関装置及びその方法に関する。
【背景技術】
【０００２】
最近、無線ＬＡＮ(ＷＬＡＮ：Ｗｉｒｅｌｅｓｓ  Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ)を利用した高速のデータ通信が増加しつつある。これは、従来の有線を利用した通信では得られなかったネットワーク構成の柔軟性、接続の容易さ、移動性などの特徴を有する無線ＬＡＮを利用することによって、低コストで実現することができるためである。
【０００３】
現在、無線ＬＡＮ(ＷＬＡＮ）は、ＩＥＥＥ(Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ)８０２．１１の多様な標準に合せて開発されて用いられている。
【０００４】
このような標準は、用いられる周波数帯域とデータ速度とによって大きく三つに分かれるが、用いられる周波数帯域に基づいて２．４ＧＨｚの周波数帯域に対する標準である８０２．１１ｂと８０２．１１ｇ、そして、５ＧＨｚの周波数帯域に対する標準である８０２．１１ａに分けられる。
【０００５】
８０２．１１ｂは、１、２、５．５、１１Ｍｂｐｓのデータ速度を提供し、変調方式としては帯域拡散(Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ）を利用する。
【０００６】
また、８０２．１１ｇは、データ速度が最大１１Ｍｂｐｓである上記８０２．１１ｂを補完するために、直交周波数分割多重化(ＯＦＤＭ：Ｏｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ)方式を追加して、６、９、１２、１８、２４、３６、４８、５４Ｍｂｐｓのうち、いずれかのデータ速度を支援することによって、最大速度５４Ｍｂｐｓを提供する。
【０００７】
８０２．１１ａは、直交周波数分割多重化(ＯＦＤＭ)方式を利用して、６、９、１２、１８、２４、３６、４８、５４Ｍｂｐｓのうち、いずれかのデータ速度を支援し、５ＧＨｚの周波数帯域を使用することと定められている。
【０００８】
上述の標準のうち、８０２．１１ｇと８０２．１１ａとで利用する直交周波数分割多重化(ＯＦＤＭ)方式の通信は、ＩＥＥＥ  ８０２のＰＡＲＴIIに開示されている「ＷＩＲＥＬＥＳＳ  ＬＡＮ  ＭＥＤＩＵＭ  ＡＣＣＥＳＳ  ＣＯＮＴＲＯＬ(ＭＡＣ)  ＡＮＤ  ＰＨＹＳＩＣＡＬ  ＬＡＹＥＲ(ＰＨＹ)  ＳＰＥＣＩＦＩＣＡＴＩＯＮＳ」の「ＨＩＧＨ  ＳＰＥＥＤ  ＰＨＹＳＩＣＡＬ  ＬＡＹＥＲ  ＩＮ  ＴＨＥ  ５  ＧＨｚ  ＢＡＮＤ」で定めた標準に従っている。
【０００９】
一方、直交周波数分割多重化方式を使用する無線ＬＡＮでは、種々のデータ速度を支援するために、多様な変調技法を提供している。６，９Ｍｂｐｓの場合は、ＢＰＳＫ(Ｂｉｎａｒｙ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ)、１２，１８Ｍｂｐｓの場合は、ＱＰＳＫ(Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ)、２４，３６Ｍｂｐｓの場合は、１６ＱＡＭ(Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ)、４８，５６Ｍｂｐｓの場合には、６４ＱＡＭを使用している。
【００１０】
図１は、直交周波数分割多重化方式の無線ＬＡＮでのフレーム構成の例示図である。
【００１１】
図１に示されているように、直交周波数分割多重化方式の無線ＬＡＮでのフレームは、ＳＰ(Ｓｈｏｒｔ  Ｐｒｅａｍｂｌｅ)区間、ＬＰ(Ｌｏｎｇ  Ｐｒｅａｍｂｌｅ)区間、シグナルフィールド及びデータフィールドを含む。
【００１２】
ＳＰ区間は、信号感知、自動利得制御、同期獲得及び周波数変移調整のために１０個のＳＰからなり、ＬＰ区間は、チャネル調整及び微細周波数変移調整のために２個のＬＰからなり、シグナルフィールドは、送信されるフレームのデータ速度及びデータ長さなどの情報を有し、データフィールドは実際のデータ情報を有する。
【００１３】
図１に示されているようなフレームが無線チャネルを介して送信される場合、多重経路を介したフェーディング (ｆａｄｉｎｇ)により信号は歪曲され、該歪曲された信号は、受信端で様々な過程を経て本来の信号に復元される。歪曲された信号を本来の信号に復旧する過程は、歪曲されて受信された信号の同期を検出することから始まる。
【００１４】
同期を検出するための方法として、受信される信号と既知のデータ列(Ａ  Ｋｎｏｗ  Ｓｅｑｕｅｎｃｅ)との間の相関(ｃｏｒｒｅｌａｔｉｏｎ)値を求める方法が広く利用される。
【００１５】
このとき、既知のデータ列には多重経路を介した干渉に十分に耐えるように作られたプリアンブルが利用され、相関は、受信される信号と既知のデータ列(Ｄａｔａ  Ｓｅｑｕｅｎｃｅ)とを比較する過程を意味する。
【００１６】
例えば、送信端に周知の信号(受信端で復旧しなくても分かる信号、一般に、プリアンブル信号)を送信信号の最初の部分に常に載せて送ることとする場合、受信端は、受信される信号の開始点を知るために、既知のパターンの信号と受信信号との一致を比較し、その一致が最も多い部分を利用して受信されるフレームの同期を検出することができる。このような相関過程は、数式１のように表すことができる。
【数１】
2006174439.tif 000003
【００１７】
ここで、Ｃｊはｊ番目の相関値、Ｓｉは同期獲得のために既に知られたシーケンス、ｒは受信信号、Ｌは同期検出のためのシーケンスの全体長さを表す。
【００１８】
直交周波数分割多重化方式を使用する無線ＬＡＮにおいて、既知のシーケンスの役割を果たすＳＰ信号は、{０，０，１＋ｊ，０，０，０，−１−ｊ，０，０，０，１＋ｊ，０，０，０，−１−ｊ，０，０，０，−１−ｊ，０，０，０，１＋ｊ，０，０，０，０，０，０，０，−１−ｊ，０，０，０，−１−ｊ，０，０，０，１＋ｊ，０，０，０，１＋ｊ，０，０，０，１＋ｊ，０，０，０，１＋ｊ，０，０}の複素信号をＩＦＦＴ(Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ)に変換した信号である。この場合、ＳＰ信号は、時間領域で１６個のサンプル(サンプル時間＝１/２０ＭＨＺ)列からなる。
【００１９】
このようなＳＰ信号が受信入力の同期検出に利用され、従って、直交周波数分割多重化方式の無線ＬＡＮにおいて、同期検出のための相関係数は、複素値を有する１６個のＳＰシーケンスとなる。
【００２０】
受信端は、相関器又は整合フィルタを利用して、無線チャネルを介して送信されたＳＰ信号から同期を検出する。このとき、同期検出のための相関器又は整合フィルタは、１６個のＳＰ信号を相関係数とする遅延素子ライン又は有閑インパルス応答(Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ)フィルタの構造を有する。
【００２１】
図２は、従来の相関装置の実施の一形態の構成図である。
【００２２】
図２に示されている従来の相関装置は、受信入力２００を同期検出シーケンスの長さだけ遅延させるための遅延素子ライン２１０と、サンプルクロックだけ遅延された値と入力とを同期検出シーケンス(即ち、相関係数の値)と乗算するための乗算部２２０と、乗算部２２０により乗算された値を加算する加算部２３０と、を備えている。
【００２３】
このとき、同期検出のシーケンスは１６である。即ち、プリアンブルのシーケンスが１６サンプルである。
【００２４】
図２に示されているように、複素相関装置は、入力サンプル毎に６４(４*１６)回の乗算と６２(３０＋１６×２)回の加算／減算過程とを必要とする。即ち、サンプル毎に、複素入力の場合、Ｃｊの値を計算するに際して２(Ｌ−１)＋２＊Ｌ回の加算／減算、４＊Ｌ回の乗算を必要とする。
【００２５】
このような計算値は、同期シーケンス列(ｓｙｎｃ  ｓｅｑｕｅｎｃｅ)が小さい場合、(即ち、Ｌが小さい値を有する場合)計算量が多くないが、そうでない場合は、計算量が非常に増加するという問題がある。
【００２６】
また、ハードウェアで具現化する場合、従来の相関装置は、上述した数ほどの乗算器及び加算器／減算器から構成されるが、これは、全体受信機の１０乃至２０％程度を占めて受信機の複雑度を増加させるという問題を引き起こす。特に、乗算器の場合、多量の論理素子を必要とするため、入力されるビットの数が大きい場合、ハードウェアの複雑度が非常に増加するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上記の問題を解決するためになされたものであって、その目的は、相関係数列の中間地点に対して実数部と虚数部との値が互いに交替され、相関係数列の中間地点を基準として左右の２部分に分けるとき、実数部及び虚数部の値が上記分けられた２部分の中間地点に対して左右対称である関係を利用することによって、複雑度を低減するための相関係数の対称性を利用した相関装置及びその方法を提供することにある。
【００２８】
本発明の他の目的及び長所は、以下の説明によって理解され得るし、本発明の実施の形態によりさらに明確に理解されるはずである。また、本発明の目的及び長所は、特許請求の範囲に開示された手段及びその組み合わせにより実現できることは容易に分かることであろう。
【課題を解決するための手段】
【００２９】
上記目的を達成するための本発明の装置は、受信入力された複素信号列と対称性を有する複素相関係数列を相関する相関装置において、上記受信入力された複素信号列を毎サンプル単位に遅延させるための遅延手段と、該遅延手段で遅延された複素信号列を加算するための第１の加算手段と、該第１の加算手段の各出力信号を加算するための第２の加算手段と、該第２の加算手段の各出力信号と上記複素相関係数列の複素相関係数とを乗算するための相関係数乗算手段と、該相関係数乗算手段の各出力信号を加算するための最終出力加算手段とを備えることを特徴とする。
【００３０】
また、本発明の方法は、複素相関係数列の対称性を利用して相関する相関方法において、受信入力された複素信号列を毎サンプル単位に遅延させる遅延ステップと、該遅延ステップで遅延された複素信号列を加算する第１の加算ステップと、該第１の加算ステップで加算されて出力された信号のうち、共通の相関係数が乗算される出力信号をさらに加算する第２の加算ステップと、該第２の加算ステップで加算された信号と前記複素相関係数列の複素相関係数とを乗算する相関係数の乗算ステップと、該相関係数の乗算ステップにおいて複素相関係数が乗算された信号を加算する最終出力加算ステップと、を含むことを特徴とする。
【発明の効果】
【００３１】
本発明は、相関係数の対称性を利用することによって、乗算器及び加算器を従来の相関装置に比べて各々約７０％及び２０％を低減することができる。
【００３２】
また、本発明は、動作速度を複素入力信号のサンプル速度より２倍にする場合、乗算器及び加算器を各々約８６％及び５０％程度に低減できるため、相関装置のハードウェア複雑度を極めて低減できるという効果がある。
【発明を実施するための最良の形態】
【００３３】
以下、添付した図面を参照しながら本発明に係る最も好ましい実施の形態を説明する。
【００３４】
説明の便宜上、以下の詳細な説明では、同期検出のための基準列である複素相関係数列として直交周波数分割多重化方式のＳＰシーケンスを例に取って説明する。しかし、これ以外にも多様な基準列が用いられることは自明な事実である。
【００３５】
図３は、ＳＰのＩＦＦＴ出力を示す実施の一形態のグラフであって、図３に示されているように、ＳＰの1６個のＩＦＦＴ出力を検討すると、二つの対称性を有している。ここで、図３の上グラフはＳＰの実数部、下グラフはＳＰの虚数部を各々示す。
【００３６】
実数／虚数の値の各々を大きく（ａ）、（ｂ）の２部分に分け、これら各部分をさらに（１）、（２）と（３）、（４）との２部分に分けると、（ａ）及び（ｂ）部分は、直線(Ｓｏｌｉｄ  ｌｉｎｅ)３１０に対し実数と虚数との値が互いに交替された対称性を有する。即ち、（ａ）部分がｘ＋ｊｙであれば、（ｂ）部分はｙ＋ｊｘとなる。
【００３７】
一方、（ａ）部分は点線３２０に対し（１）と（２）が左右対称性、（ｂ）部分は点線に対し（３）と（４）が左右対称性を有する。
【００３８】
図４は、ＳＰのＩＦＦＴ出力を複素平面に表した実施の一形態のグラフであり、図５は、複素平面でＳＰのＩＦＦＴ出力が属する４分面を示した実施の一形態の図である。
【００３９】
図４に示されているように、ＳＰの１６個のＩＦＦＴ出力を複素平面に表すと、図３の（ａ）と（ｂ）は、複素平面においてｙ＝ｘ直線に対して対称である。また、図５に示されているように、ＳＰのＩＦＦＴ出力が属する４分面内の位置を表すと、各サンプルの点は、他の４分面内に位置する。
【００４０】
ＳＰの対称性を利用するためには、通常の相関器の数式に上記対称関係を適用しなければならない。ＳＰの対称関係を式で表すと、数式２の通りである。
【数２】
2006174439.tif 000004
【００４１】
ここで、Ｃ（ｎ）＝ｘ(ｎ)＋ｊｙ(ｎ）は相関器の複素係数であり、Ｃ（ｎ）はＣ（ｎ）の実数部と虚数部とを互いに交替したものであってＣ(ｎ＋Ｌ／２）の複素係数であり、Ｌ(＝１６）は、相関器の長さを示す。
【００４２】
一方、数式２の（１）は、図３の（ａ）と（ｂ）との関係を示し、数式２の(２)、(３）は、図３の（１）、（２）と（３）、（４）との関係を示す。このような対称式を通常の相関器の数式に適用すると、対称関係が適用された相関器の関係を得ることができる。
【００４３】
通常の相関器の動作は、数式３の通りである。
【数３】
2006174439.tif 000005
【００４４】
ここで、ｒ(ｎ）は複素受信入力の値、ｒ(ｎ)＊は複素受信入力の共役(ｃｏｎｊｕｇａｔｅ)値を表す。
【００４５】
次に、数式３に数式２の(２)及び(３)の関係を適用すれば、図３の（ａ）と（ｂ）部分は数式４の通りである。
【数４】
2006174439.tif 000006
【００４６】
ここで、ｒｍ−ｎはｒ(ｍ―ｎ）を表し、ａｍ及びｂｍは各々図３の（ａ）と（ｂ）部分を示す。
【００４７】
また、数式４に数式２の(１)の関係を適用すると、数式５の通りである。
【数５】
2006174439.tif 000007
【００４８】
ここで、Ｒｉｊ＝ｒｍ−ｉ＋ｒｍ−ｊを表し、ｉ及びｊは０から１５の間の整数を２桁の数で表現した値である。即ち、Ｒ０２０４において、０２は２を、０４は４を表す値となる。
【００４９】
一方、数式５のｗｍを数式６の関係を利用して実数部と虚数部とに分けると、数式７の通りである。
【数６】
2006174439.tif 000008
【数７】
2006174439.tif 000009
【００５０】
ここで、ＣｎＲ及びＲｎＲはＣｎ及びＲｎの実数部を表し、ＣｎＩ及びＲｎＩはＣｎ及びＲｎの虚数部を表す。また、ＲｎＲ及びＲｎＩは遅延素子ラインにおいて共通の複素係数が乗算される項の和を表し、数式７に表されている通り、ＲｎＲ及びＲｎＩは実数部と虚数部とに共通に表われる。従って、ＲｎＲ及びＲｎＩからなる項は、相関装置の遅延素子ラインを共通に使用することができる。
【００５１】
このとき、数式７の実数部と虚数部とはＲからなる多項式において、加算器／減算器で差が出るし、Ｒからなる多項式に乗算される係数は複素係数で差が出る。即ち、数７の実数部に複素係数の実数部が乗算されると、数式７の虚数部には同じ複数係数の虚数部が乗算される。
【００５２】
一方、数式７のように、ＳＰの対称関係を表した数式２を適用する場合、相関装置の実数及び虚数各々の出力式が９個の乗算器と係数との積により表されるようになって、相関装置が総計１８個の乗算器を介して具現化されるので、既存の相関装置で要求される６４個の乗算器に比べて、約７０％を低減することができる。
【００５３】
図６は、本発明に係る相関装置の実数部の実施の一形態の構成図である。
【００５４】
図６に示されているように、本発明に係る相関装置の実数部は、数７の(１)により構成される。ＳＰ及び受信入力は複素数の値を有するため、相関装置の実数出力の値は受信信号の実数値及び虚数値を入力７００、７６１とする。
【００５５】
受信信号の実数入力７００は、１６個のタップを有した遅延素子(ＴＤＬ：Ｔａｐｐｅｄ  Ｄｅｌａｙ  Ｌｉｎｅ)７０１、７０２、…、７１５によりサンプル時間だけ遅延される。受信信号の虚数入力７６１もまた１６個のタップを有した遅延素子７１６、７１７、…、７３０によりサンプル時間だけ遅延される。
【００５６】
図６に示されている相関装置の各加算器／減算器、乗算器は、数式７の(１)の各項と対応させられる。これらの対応関係は、表１の通りである。
【表１】
2006174439.tif 000010
【００５７】
表１を参照すると、加算器７３１、７４０、７３７は、数式７の(１)の(Ｒ０００６Ｒ＋Ｒ０８１４Ｉ)を表す。即ち、実数入力に対する０番目のタップ信号と６番目のタップ信号とを加算した加算器７３１、虚数入力に対する８番目のタップ信号と１４番目のタップ信号とを加算した加算器７４０、前記二つの加算器７３１、７４０の出力を加算する加算器７３７を示す。余りの各項に対しても上述した通りに適用されることができる。一方、表１において、|Ｃ８|の場合、Ｃ８の値が実数の値、即ちＡ＋ｊ０を有するため、Ｃ８の絶対値を求めるための別のハードウェアは必要としない。
【００５８】
図７は、本発明に係る相関装置の虚数部の実施の一形態の構成図である。
【００５９】
図７に示されている本発明に係る相関装置の虚数部は、数式７の(２)により構成される。このとき、数式７の(２）は、数式６のように、数式７の(１)の数式において相関係数が実数である場合には虚数に変え、相関係数が虚数である場合には実数に変える。
【００６０】
また、相関係数と乗算されるＲｎ項の場合には、虚数の値を有する項を負数に変えると作られる。
【００６１】
例えば、本発明に係る相関装置の虚数部においてＣ１２Ｉ(Ｒ０３Ｒ−Ｒ１１Ｉ)項は相関装置の実数部のＣ１２Ｒ(Ｒ０３Ｒ＋Ｒ１１Ｉ)項を上述したように変えると作られる。従って、本発明に係る相関装置の虚数部は、一部の加算器が減算器に変わることを除いては実数部と差がない。表２は、数式２の(２)の各項と図７に示された相関装置の各加算器／減算器、乗算器の対応関係である。
【表２】
2006174439.tif 000011
【００６２】
上述したように、本発明に係る相関装置の実数部及び虚数部は、図６及び図７に示されているように、タップを有した遅延素子(ＴＤＬ)の互いに関連のあるタップの出力(例えば、Ｒ０２０４において２番目、４番目のタップ)を加算する部分は共通に適用することができる。即ち、図６及び図７において、相関係数を乗算する乗算器と関連タップの出力を加算した加算器の出力をさらに加算する部分７Ａ、８Ａだけが変わるようになる。
【００６３】
図８は、本発明に係る相関装置の実施の一形態の全体構成図である。
【００６４】
図８に示されているように、実数９００及び虚数９０１の入力信号は、タップを有した遅延素子９０２、９０３により遅延され、当該遅延された信号は、第１の加算器列９０４(ＡＡ：Ｆｉｒｓｔ  Ａｄｄｅｒ  Ａｒｒａｙ、以下、「ＡＡ」と記す)で相関係数の対称関係によって加算される。このとき、ＡＡの各出力ＡＡｉ(ｉ＝０，１，…，１７．ｉは整数）は表３のような関係式により定義される。従って、ＡＡを構成するのに必要な加算器の数は２×７＝１４個となる。
【表３】
2006174439.tif 000012
【００６５】
次に、ＡＡを介して計算された出力信号は、第２の加算器列９０５、９０６（以下、「ＡＡ２」と記す）に入力され、ＡＡ２である９０５、９０６は、後述する相関係数乗算器列９０５、９０６で同じ相関係数が乗算されるＡＡ出力信号を加算する。この場合、図８に示されたＡＡ２Ｉである９０５は実数値を出力し、ＡＡ２Ｑである９０６は虚数値を出力し、上記ＡＡ２Ｉ９０５及びＡＡ２Ｑ９０６の出力は、表４のように定義される数式により生成される。
【表４】
2006174439.tif 000013
【００６６】
表４に表わされたように、ＡＡ２Ｉ９０５とＡＡ２Ｑ９０６は、９個の２−入力加算器、９個の２−入力減算器から構成される。従って、ＡＡ２  ９０５、９０６は全部で１８個の２−入力加算器／減算器から構成される。
【００６７】
一方、ＡＡ２  ９０５、９０６を通過した信号は、相関係数乗算器列９０７、９０８（ＭＡ：Ｍｕｌｔｉｐｌｉｅｒ  Ａｄｄｅｒ、以下、「ＭＡ」と記す)において相関係数と乗算される。このとき、図８に示されているＭＡＩ９０７は実数値を出力し、ＭＡＱ９０８は虚数値を出力する。即ち、ＭＡ９０７、９０８は数式２のような対称関係によって５個の相関係数だけを持ってＡＡ２  ９０５、９０６の出力と乗算される。
【００６８】
ＭＡＩ９０７及びＭＡＱ９０８の出力信号は、表５のように定義される数式により生成され、ＭＡＩ９０７及びＭＡＱ９０８においてＡＡ２である９０５、９０６の各出力信号に乗算される複素相関係数の実数及び虚数の値は対称性により互いに交替されている。
【表５】
2006174439.tif 000014
【００６９】
表５のように、ＭＡＩ９０７及びＭＡＱ９０８は、９個の２−入力乗算器から各々構成される。従って、ＭＡ９０７、９０８を構成するのに必要な乗算器の数は、２×９＝１８個となる。
【００７０】
そして、最終出力加算器列９１０、９１１は、ＭＡ９０７、９０８の出力信を加算し、実数及び虚数の最終出力信号を生成する。このとき、最終出力加算器列９１０、９１１には実数及び虚数の最終相関出力を生成するために、８個の２―入力加算器が各々必要である。
【００７１】
従って、図８に示されているような本発明に係る相関装置を構成する場合、必要な加算器の個数は２×７＋９×２＋８×２=４８個であり、乗算器の数は２×９＝１８個である。これは、既存の相関装置において必要な６２個の加算器と６４個の乗算器に比べて、加算器は約２０％、乗算器は約７０％低減されたことになる。
【００７２】
一方、本発明に係る相関装置の実数及び虚数部の差は、第２の加算列において実数部は加算器から構成され、虚数部は減算器から構成され、相関係数乗算器列では、乗算される相関係数の実数部と虚数部とが互いに交替されているものである。このとき、相関装置の動作速度を２倍にする場合、構成素子をさらに半分に低減することができる。
【００７３】
即ち、入力信号のサンプル速度より２倍速く相関装置を動作させる場合、相関装置動作時間の半分は実数部を計算するように制御し、余りの半分は虚数部を計算するように制御すれば、相関装置の第２の加算列で用いられる加算器を半分に、相関係数乗算器列で用いられる乗算器を半分に、最終出力加算器列で用いられる加算器を半分に低減することができるため、全体的に用いられる加算器は３１個、乗算器は９個に低減する。
【００７４】
これにより、本発明に係る相関装置は従来の相関装置に比べて、加算器の数は約５０％、乗算器の数は約８６％に低減できる。
【００７５】
図９は、動作速度を入力信号の２倍にする場合における本発明に係る相関装置の実施の一形態の構成図である。
【００７６】
図９に示されている本発明に係る相関装置は、図８の相関装置と第２の加算器列１００５、相関係数乗算器列１００６、相関係数列１００７、及び、最終出力加算器列１００９において異なる。また、実数及び虚数部の相関出力のために必要な制御信号を発生する制御部１００８が追加される。
【００７７】
第２の加算器列１００５は、実数部の計算と虚数部の計算とを一つに統合したものであって、実数部を計算するときは実数入力１０００の遅延タップ１００２から計算された第１の加算列１００４の各出力を加算し、虚数部を計算するときは虚数入力１００１の遅延タップ１００３から計算された第１の加算列１００３の各出力に対して減算を行う。
【００７８】
相関係数乗算器列１００６は、第２の加算器列１００５からの出力信号のうち、実数部と虚数部とに複素相関係数を乗算するとき、対称関係によって実数及び虚数部を互いに交替して乗算する。
【００７９】
図１０は、図９の第２の加算器列、相関係数乗算器列の詳細な実施の一形態の構成図である。
【００８０】
図１０に示されているように、相関係数Ｃ１２が乗算される場合、第２の加算器列１００５の加算は、制御信号１１０９に応じて、第１の加算器列１００４から発生した信号ＡＡ２(１１０１)、ＡＡ３（１１０３）を加算したり減算したりすることができる。
【００８１】
実数部を計算する場合、第１の加算器列１００４から発生した出力信号ＡＡ０（１１００）、ＡＡ１（１１０２）、ＡＡ２（１１０１）、ＡＡ３（１１０３）を各々加算しなければならない。そして、ＡＡ０（１１００）、ＡＡ１（１１０２）は、実数及び虚数部の計算時には変わらないし、単にＡＡ２（１１０１）、ＡＡ３（１１０３）、即ち、複素受信入力信号のうち、虚数入力信号に対して各遅延タップ値を加算した第１の加算器列１１０４の出力値のみが実数及び虚数部で変わる。
【００８２】
即ち、実数部の計算時には入力値をそのまま加算し、虚数部の計算時には入力値を減算しなければならない。
【００８３】
従って、実数及び虚数部の計算によって、ＡＡ２（１１０１）、ＡＡ３（１１０３）の値をそのまま、あるいは負数の値を選択するためのスイッチ又はマルチプレックサ１１１０、１１１１（以下、「スイッチ」と記す）が必要である。
【００８４】
図１０に示されているスイッチ１１１０、１１１１は、制御信号に応じて入力信号をそのまま出力したり、入力信号の２の補数(２’ｓ  Ｃｏｍｐｌｅｍｅｎｔ)を取った信号を出力する。このようなスイッチ１１１０、１１１１を通過した信号は、実数の場合、制御信号によりキャリー(ｃａｒｒｙ)入力を０又は１に設定できる加算器１１０４、１１０５と接続される。従って、加算器１１０４、１１０５は、制御信号に応じて、実数の場合は「０」を加算し、虚数の場合は「１」を加算する。(２進数の体系での減算は、２の補数に１を加算することと同様である)。
【００８５】
乗算器の場合、制御信号に応じて相関係数の実数部と虚数部とが互いに交替されて乗算される。このような動作のためには、制御信号に応じて相関係数の実数及び虚数値がそのまま出力されたり、互いに位置を変えて出力されたりする２×２スイッチ１１０６が必要である。
【００８６】
従って、相関装置の実数部計算の場合、第１乗算器１１０７には実数の相関係数が、第２乗算器１１０８には虚数の相関係数が乗算され、虚数部計算の場合、第１乗算器１１０７には虚数の相関係数が、第２乗算器１１０８には実数の相関係数が乗算される。このように乗算された値は、最終出力加算器列１００９において加算される。余りの相関係数を乗算するときにも、上述した通り適用される。但し、Ｃ８の係数を乗算する場合には、乗算器が一つだけ用いられて別のスイッチを必要としない。このように計算された相関係数乗算器列１００６の出力は、最終出力加算器列１００９を経た後、信号を受信入力の本来のサンプル速度値に維持するためのスイッチ１０１０を経ながら、最終相関装置の出力となる。
【００８７】
図１１は、本発明に係る相関装置の動作速度を受信入力の２倍にする場合の実施の一形態の時間概念図である。
【００８８】
図１１の(ａ）は受信入力サンプリングクロックであり、図１１の(ｂ）は受信信号の実数部の入力、図１１の(ｃ）は受信信号の虚数部の入力、図１１の(ｄ）は相関装置の動作クロック、図１１の(ｅ）は毎サンプルごとに計算される相関装置の出力、図１１の(ｆ）は受信入力信号と同じサンプル速度で整列された相関装置の出力を示す。
【００８９】
図１１の(ｂ)及び(ｃ)のように、複素受信入力信号が(ｘ０，ｘ１，…)＋ｊ(ｙ０，y１，．．．)として入力される場合、図１１の(ｅ)のように、相関装置の出力は、毎動作サンプルごとに実数部及び虚数部を交互に計算する。また、図１１の(ｆ)のように、交互に計算された出力信号をさらに複素入力のサンプル速度で整列して出力すると、相関装置の動作速度と受信入力信号のサンプリング速度とが同じであるときの出力と同様になる。
【００９０】
図１２は、本発明に係る相関係数の対称性を利用した相関過程を説明する実施の一形態のフローチャートである。
【００９１】
図１２に示されているように、先ず、外部から受信入力される複素信号列を毎サンプル単位に遅延させる(１２１０)。
【００９２】
次いで、遅延された複素信号列を表３の関係式のように加算し(１２２０)、加算された出力信号のうち、共通の相関係数が乗算される出力信号を表４の関係式のようにさらに加算する(１２３０)。即ち、上記１２３０過程において実数部計算の際、上記１２２０過程の出力信号のうち、共通の相関係数が乗算される出力信号は互いに加算し、虚数部計算の際、上記１２２０過程の出力信号のうち、共通の相関係数が乗算される出力信号は互いに減算する。
【００９３】
次に、上記１２３０過程で加算された信号と同期検出のための基準列である複素相関係数列の複素相関係数を表５のように乗算する(１２４０)。このとき、実数及び虚数部計算の際、複素相関係数の実数部及び虚数部は、実数部を計算するときと虚数部を計算するときとに互いに交替されて乗算される。
【００９４】
次に、複素相関係数が乗算された信号を加算して、最終相関信号を出力する(１２５０)。
【００９５】
ちなみに、無線同期獲得のために用いられるＳＰの数式２のような対称性を利用する場合、表６のように、ハードウェアの複雑度を低減することができる。即ち、対称性を利用して同一サンプル速度を有する場合、乗算器は約７０％、加算器は約２０％を低減することができ、２倍のサンプル速度を利用する場合には、乗算器は約８６％、加算器は約５０％を低減することができる。
【表６】
2006174439.tif 000015
【００９６】
上述したような本発明の方法は、プログラムで具現化されてコンピュータにより読み出すことのできる形態で記録媒体(ＣＤ−ＲＯＭ、ＲＡＭ、ＲＯＭ、フレキシブルディスク、ハードディスク、光磁気ディスクなど)に格納されることができる。このような過程は、本発明の属する技術分野における通常の知識を有する者であれば容易に実施できるので、これ以上の詳細な説明は省略する。
【００９７】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００９８】
【図１】直交周波数分割多重化方式の無線ＬＡＮでのフレーム構成の例示図である。
【図２】従来の相関装置の実施の一形態の構成図である。
【図３】ＳＰのＩＦＦＴ出力を示す実施の一形態のグラフである。
【図４】ＳＰのＩＦＦＴ出力を複素平面に示した実施の一形態のグラフである。
【図５】複素平面でのＳＰのＩＦＦＴ出力が属する４分面を示した実施の一形態の図である。
【図６】本発明に係る相関装置の実数部の実施の一形態の構成図である。
【図７】本発明に係る相関装置の虚数部の実施の一形態の構成図である。
【図８】本発明に係る相関装置の実施の一形態の全体構成図である。
【図９】動作速度を入力信号の２倍にする場合における本発明に係る相関装置の実施の一形態の構成図である。
【図１０】図９の第２の加算器列、相関係数乗算器列の詳細な実施の一形態の構成図である。
【図１１】本発明に係る相関装置の動作速度を受信入力の２倍にする場合の実施の一形態の時間概念図である。
【図１２】本発明に係る相関係数の対称性を利用した相関過程を説明する実施の一形態のフローチャートである。
【符号の説明】
【００９９】
９０２  遅延素子
９０４  第１の加算器列
９０５  第２の加算器列
９０７  相関係数乗算器列
９１０  最終出力加算器列
【図１】
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【図２】
2006174439.tif 000018
【図３】
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【図４】
2006174439.tif 000020
【図５】
2006174439.tif 000021
【図６】
2006174439.tif 000022
【図７】
2006174439.tif 000023
【図８】
2006174439.tif 000024
【図９】
2006174439.tif 000025
【図１０】
2006174439.tif 000026
【図１１】
2006174439.tif 000027
【図１２】
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