(57)【要約】【課題】コア回路の電源と、コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路を対象とし、電源投入時にＩ／Ｏセルに流れる貫通電流による電源線の劣化を防ぎ、電源投入順序の自由化を図る半導体集積回路のレイアウト方法を提供する。【解決手段】電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、該Ｉ／Ｏセルの入力が中間レベルの場合に流れる合計貫通電流量を比較する（Ｓ５）。該合計貫通電流量が該Ｉ／Ｏセルに電源電流を供給する電源線の許容電流量以下の場合（Ｓ５でＮＯの場合）、該Ｉ／Ｏセルの個数ＮをＮ＝Ｎ＋１とし、Ｓ２に戻る。そして、該合計貫通電流量が該許容電流量を超えた場合（Ｓ５でＹＥＳの場合）、該Ｉ／Ｏセルの個数をＮ−１に決定し（ステップＳ６）、電源線を共通とするＮ−１個のＩ／Ｏセルを電源セル間に配置する（Ｓ７）。【選択図】          図１
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【特許請求の範囲】
【請求項１】
コア回路の電源と、前記コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウト方法であって、
電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量を算出し、前記合計貫通電流量が前記許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数をＩ／Ｏセル数算出手段により算出するＩ／Ｏセル数算出工程を含む
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
前記Ｉ／Ｏセル数算出工程は、
前記電源線を共通として電源セル間に配置するＩ／Ｏセルの個数をＮ（但し、Ｎの初期値は１）とし、前記合計貫通電流量が前記許容電流量を超えない間は、前記Ｎをインクリメントしながら、前記許容電流量および前記合計貫通電流量を電流量算出手段により算出する電流量算出工程と、
前記合計貫通電流量が前記許容電流量を超えた場合には、Ｉ／Ｏセル数決定手段により、前記電源線を共通として前記電源セル間に配置するＩ／Ｏセルの個数をＮ−１と決定するＩ／Ｏセル数決定工程を含む
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項３】
Ｉ／Ｏセルのレイアウトデータより前記許容電流量を算出する
ことを特徴とする請求項１又は２記載の半導体集積回路のレイアウト方法。
【請求項４】
予め、Ｉ／Ｏセルの種類毎に、Ｉ／Ｏセルの入力が中間レベルの場合に流れる貫通電流量の情報を保持しておく
ことを特徴とする請求項１、２又は３記載の半導体集積回路のレイアウト方法。
【請求項５】
コア回路の電源と、前記コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウトプログラムであって、
電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量を算出し、前記合計貫通電流量が前記許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数を算出するＩ／Ｏセル数算出工程をコンピュータに実行させるプログラムを含む
ことを特徴とする半導体集積回路のレイアウトプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コア回路の電源と、コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウト方法およびレイアウトプログラムに関する。具体的には、このような半導体集積回路における電源投入順序自由化技術（電源投入シーケンスフリー化技術）に関する。
【背景技術】
【０００２】
図４は従来の半導体集積回路の一例の一部分を示す回路図である。図４中、１はコア回路、２はＩ／Ｏ（input／output）セルであり、３はコア回路１が出力する信号Ｓ１をレベル変換するレベルコンバータ、４はレベルコンバータ３が出力する信号Ｓ２を反転するインバータ、５は外部端子、ＶＳＳは外部から与えられる接地電圧、ＶＤＤ、ＶＤＥは外部から与えられる電源電圧（但し、ＶＤＤ＜ＶＤＥ）である。
【０００３】
この半導体集積回路においては、電源電圧ＶＤＤを投入してから電源電圧ＶＤＥを投入することが推奨される。なぜなら、電源電圧ＶＤＥを投入してから電源電圧ＶＤＤを投入すると、レベルコンバータ３が非活性状態であり、インバータ４が活性状態となる期間が存在し、この期間は、レベルコンバータ３の出力がフローティングになることから、インバータ４の入力が高論理レベルと低論理レベルの中間のレベル（以下、中間レベルという）となる場合があり、この場合、インバータ４に貫通電流が流れ、この貫通電流によりＶＤＥ電源線が劣化してしまうからである。
【特許文献１】特開２００３−２８８３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、アプリケーションの中には、電源電圧ＶＤＥを投入してから電源電圧ＶＤＤを投入することが理想的とされているものもある。したがって、図４に示す従来の半導体集積回路のように、コア回路の電源と、コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路においては、電源投入順序を自由化する対策が必要となる。
【０００５】
本発明は、かかる点に鑑み、コア回路の電源と、コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路を対象とし、電源投入時にＩ／Ｏセルに流れる貫通電流による電源線の劣化を防ぎ、電源投入順序の自由化を図ることができるようにした半導体集積回路のレイアウト方法およびレイアウトプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路のレイアウト方法は、コア回路の電源と、前記コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウト方法であって、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量を算出し、前記合計貫通電流量が前記許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数をＩ／Ｏセル数算出手段により算出するＩ／Ｏセル数算出工程を含むものである。
【０００７】
本発明の半導体集積回路のレイアウトプログラムは、コア回路の電源と、前記コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウトプログラムであって、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量を算出し、前記合計貫通電流量が前記許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数を算出するＩ／Ｏセル数算出工程をコンピュータに実行させるプログラムを含むものである。
【発明の効果】
【０００８】
本発明によれば、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量が、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数を算出することができる。
【０００９】
したがって、この算出した最大数のＩ／Ｏセルを電源セル間に配置する場合には、実製品の半導体集積回路において、Ｉ／Ｏセルの電源を投入した後に、コア回路の電源を投入することにより、コア回路の電源がオフ、かつ、Ｉ／Ｏセルの電源がオンで、Ｉ／Ｏセルの入力が中間レベルとなり、Ｉ／Ｏセルに貫通電流が流れる事態が発生したとしても、電源線に許容電流量を超える電流が流れないようにし、Ｉ／Ｏセルに流れる貫通電流による電源線の劣化を防ぎ、電源投入順序の自由化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の半導体集積回路のレイアウト方法の一実施形態を示す流れ図である。本発明の半導体集積回路のレイアウト方法の一実施形態においては、まず、レイアウト対象の半導体集積回路の電源情報（外部電源の種類や、各Ｉ／Ｏセルが必要とする電源の種類等の情報）３０１から、電源線を共通とするＩ／Ｏセル・グループ毎にＩ／Ｏセル数を抽出し（ステップＳ１）、続いて、電源線を共通とするＩ／Ｏセル・グループ毎に、電源セル間に配置するＩ／Ｏセルの個数をＮとし、Ｎを初期値１に設定する（ステップＳ２）。
【００１１】
次に、Ｉ／Ｏセルのレイアウトデータ３０２から、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の幅、長さ等の情報を抽出し、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線に許容される電流量を算出する（ステップＳ３）。
【００１２】
次に、Ｉ／Ｏセルの種類毎に、Ｉ／Ｏセルの電源がオンで、Ｉ／Ｏセルの入力が中間レベルの場合に流れる貫通電流量を定義してなるＩ／Ｏセルの貫通電流量情報３０３から、電源線を共通として電源セル間に配置するＩ／Ｏセルについて、電源がオンで、入力が中間レベルの場合の合計貫通電流量を算出する（ステップＳ４）。
【００１３】
次に、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、これらのＩ／Ｏセルの入力が中間レベルの場合に、これらのＩ／Ｏセルに流れる合計貫通電流量を比較する（ステップＳ５）。
【００１４】
ここで、電源線を共通として電源セル間に配置するＩ／Ｏセルの電源がオンで、これらのＩ／Ｏセルの入力が中間レベルの場合に、これらのＩ／Ｏセルに流れる合計貫通電流量が、これらのＩ／Ｏセルに電源電流を供給する電源線の許容電流量以下の場合（ステップＳ５でＮＯの場合）には、電源線を共通として電源セル間に配置するＩ／Ｏセルの個数ＮをＮ＝Ｎ＋１とし、ステップＳ２に戻る。
【００１５】
そして、電源線を共通として電源セル間に配置するＩ／Ｏセルの電源がオンで、これらのＩ／Ｏセルの入力が中間レベルの場合に、これらのＩ／Ｏセルに流れる合計貫通電流量が、これらのＩ／Ｏセルに電源電流を供給する電源線の許容電流量を超えた場合（ステップＳ５でＹＥＳの場合）には、電源線を共通として電源セル間に配置するＩ／Ｏセルの個数をＮ−１に決定し（ステップＳ６）、電源線を共通とするＮ−１個のＩ／Ｏセルを電源セル間に配置する（ステップＳ７）。
【００１６】
なお、ステップＳ６で決定した電源線を共通とするＩ／Ｏセルの個数「Ｎ−１」は、電源線を共通とするＩ／Ｏセルの入力が中間レベルの場合に流れる合計貫通電流量が、これらのＩ／Ｏセルに電源電流を供給する電源線の許容電流量以下である条件を満たすＩ／Ｏセルの最大数となる。
【００１７】
図２はＩ／Ｏセルの配置例を示す図である。図２中、１０は半導体チップのレイアウト面、１１はコア回路部、１２〜１５は周辺回路部である。また、二点鎖線Ｘで囲む部分は、周辺回路部１５のうち、二点鎖線Ｙで囲む部分の拡大図であり、１６、１７は３.３Ｖ電源用の電源セル、１８〜２３はＩ／Ｏセルである。
【００１８】
Ｉ／Ｏセル１８〜２２は、コア回路部１１が出力する信号（例えば、Ｈレベル＝１.２Ｖ、Ｌレベル＝０Ｖ）を、例えば、Ｈレベルを３.３Ｖ、Ｌレベルを０Ｖとする信号にレベル変換するレベルコンバータと、このレベルコンバータの出力信号を反転するインバータを有し、１.２Ｖ電源（ＶＤＤ電源）と３.３Ｖ電源（ＶＤＥ１電源）の２個の電源を必要とするものである。
【００１９】
Ｉ／Ｏセル２３は、コア回路部１１が出力する信号（例えば、Ｈレベル＝１.２Ｖ、Ｌレベル＝０Ｖ）を、例えば、Ｈレベルを２.５Ｖ、Ｌレベルを０Ｖとする信号にレベル変換するレベルコンバータと、このレベルコンバータの出力信号を反転するインバータを有し、１.２Ｖ電源（ＶＤＤ電源）と２.５Ｖ電源（ＶＤＥ２電源）を必要とするものである。
【００２０】
この例では、Ｉ／Ｏセル１８〜２２には、電源セル１６、１７から３.３Ｖ電源線を介して３.３Ｖの電源電圧が供給され、Ｉ／Ｏセル２３には、図示しない２.５Ｖ用の電源セルから２.５Ｖ電源線を介して２.５Ｖの電源電圧が供給される。
【００２１】
なお、最初に、電源セルを任意に配置し、電源セルの任意配置後の条件で、電源線を共通として電源セル間に配置されたＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、これらのＩ／Ｏセルの合計貫通電流量を比較し、その配置で良いかどうかを判断することも可能である。
【００２２】
図３は本発明の半導体集積回路のレイアウト方法の一実施形態を実施するための装置の概略的構成図である。この装置はコンピュータで構成されており、図３中、ＣＰＵ１００と、Ｉ／Ｏ装置２００、記憶装置３００を有し、Ｉ／Ｏ装置２００として、キーボード２０１、マウス２０２、表示装置２０３等を備えている。
【００２３】
記憶装置３００には、レイアウト対象の半導体集積回路の電源情報３０１、Ｉ／Ｏセルのレイアウトデータ３０２、Ｉ／Ｏセルの種類毎の貫通電流量を定義した貫通電流量情報３０３、Ｉ／Ｏセル数抽出プログラム３０４、Ｉ／Ｏセル数設定プログラム３０５、許容電流量算出プログラム３０６、合計貫通電流量算出プログラム３０７、許容電流量・合計貫通電流量比較プログラム３０８、Ｉ／Ｏセル数決定プログラム３０９、Ｉ／Ｏセル配置プログラム３１０を格納する。
【００２４】
Ｉ／Ｏセル数抽出プログラム３０４は、電源線を共通として電源セル間に配置するＩ／Ｏセル数を抽出するためのプログラムであり、ステップＳ１は、このＩ／Ｏセル数抽出プログラムを使用し、ＣＰＵ１００をＩ／Ｏセル数抽出手段として機能させることにより実行する。
【００２５】
Ｉ／Ｏセル数設定プログラム３０５は、電源線を共通として電源セル間に配置するＩ／Ｏセルの個数Ｎを設定するためのプログラムであり、ステップＳ２は、このＩ／Ｏセル数設定プログラム３０５を使用し、ＣＰＵ１００をＩ／Ｏセル数設定手段として機能させることにより実行する。
【００２６】
許容電流量算出プログラム３０６は、Ｉ／Ｏセルのレイアウトデータ３０２から、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の幅、長さ等の情報を抽出し、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線に許容される電流量を算出するためのプログラムであり、ステップＳ３は、この許容電流量算出プログラム３０６を使用し、ＣＰＵ１００を許容電流量算出手段として機能させることにより実行する。
【００２７】
合計貫通電流量算出プログラム３０７は、電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、これらのＩ／Ｏセルに流れる合計貫通電流量を算出するためのプログラムであり、ステップＳ４は、この合計貫通電流量算出プログラム３０７を使用し、ＣＰＵ１００を合計貫通電流量算出手段として機能させることにより実行する。
【００２８】
許容電流量・合計貫通電流量比較プログラム３０８は、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、これらのＩ／Ｏセルの入力が中間レベルの場合に流れる合計貫通電流量を比較するためのプログラムであり、ステップＳ５は、この許容電流量・合計貫通電流量比較プログラム３０８を使用し、ＣＰＵ１００を許容電流量・合計貫通電流量比較手段として機能させることにより実行する。
【００２９】
Ｉ／Ｏセル数決定プログラム３０９は、電源線を共通として電源セル間に配置するＩ／Ｏセルの個数ＮをＮ−１に決定するためのプログラムであり、ステップＳ６は、このＩ／Ｏセル数決定プログラム３０９を使用し、ＣＰＵ１００をＩ／Ｏセル数決定手段として機能させることにより実行する。
【００３０】
Ｉ／Ｏセル配置プログラム３１０は、半導体チップのレイアウト面の電源セル間にＩ／Ｏセルを配置するためのプログラムであり、ステップＳ７は、このＩ／Ｏセル配置プログラム３１０を使用し、ＣＰＵ１００をＩ／Ｏセル配置手段として機能させることにより実行する。
【００３１】
以上のように、本発明の半導体集積回路のレイアウト方法の一実施形態によれば、電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、これらのＩ／Ｏセルに流れる合計貫通電流量が、これらのＩ／Ｏセルに電源電流を供給する電源線の許容電流量以下となるようにすることができる。
【００３２】
したがって、実製品の半導体集積回路において、Ｉ／Ｏセルの電源を投入した後に、コア回路の電源を投入することにより、コア回路の電源がオフ、かつ、Ｉ／Ｏセルの電源がオンで、Ｉ／Ｏセルの入力が中間レベルとなり、Ｉ／Ｏセルに貫通電流が流れる事態が発生したとしても、電源線に許容電流量を超える電流が流れないようにし、Ｉ／Ｏセルに流れる貫通電流による電源線の劣化を防ぎ、電源投入順序の自由化を図ることができる。
【００３３】
ここで、本発明を整理すると、本発明には、少なくとも、以下の半導体集積回路のレイアウト方法およびレイアウトプログラムが含まれる。
【００３４】
（付記１）コア回路の電源と、前記コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウト方法であって、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量を算出し、前記合計貫通電流量が前記許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数をＩ／Ｏセル数算出手段により算出するＩ／Ｏセル数算出工程を含むことを特徴とする半導体集積回路のレイアウト方法。
【００３５】
（付記２）前記Ｉ／Ｏセル数算出工程は、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの個数をＮ（但し、Ｎの初期値は１）とし、前記合計貫通電流量が前記許容電流量を超えない間は、前記Ｎをインクリメントしながら、前記許容電流量および前記合計貫通電流量を電流量算出手段により算出する電流量算出工程と、前記合計貫通電流量が前記許容電流量を超えた場合には、Ｉ／Ｏセル数決定手段により、前記電源線を共通として前記電源セル間に配置するＩ／Ｏセルの個数をＮ−１と決定するＩ／Ｏセル数決定工程を含むことを特徴とする付記１記載の半導体集積回路のレイアウト方法。
【００３６】
（付記３）Ｉ／Ｏセルのレイアウトデータより前記許容電流量を算出することを特徴とする付記１又は２記載の半導体集積回路のレイアウト方法。
【００３７】
（付記４）予め、Ｉ／Ｏセルの種類毎に、Ｉ／Ｏセルの入力が中間レベルの場合に流れる貫通電流量の情報を保持しておくことを特徴とする付記１、２又は３記載の半導体集積回路のレイアウト方法。
【００３８】
（付記５）コア回路の電源と、前記コア回路の出力を受けるＩ／Ｏセルの電源とを異にする半導体集積回路のレイアウトプログラムであって、電源線を共通として電源セル間に配置するＩ／Ｏセルに電源電流を供給する電源線の許容電流量と、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの入力が中間レベルの場合に、前記電源線を共通として電源セル間に配置するＩ／Ｏセルに流れる合計貫通電流量を算出し、前記合計貫通電流量が前記許容電流量以下である条件を満たす前記電源線を共通として電源セル間に配置するＩ／Ｏセルの最大数を算出するＩ／Ｏセル数算出工程をコンピュータに実行させるプログラムを含むことを特徴とする半導体集積回路のレイアウトプログラム。
【００３９】
（付記６）前記Ｉ／Ｏセル数算出工程は、前記電源線を共通として電源セル間に配置するＩ／Ｏセルの個数をＮ（但し、Ｎの初期値は１）とし、前記合計貫通電流量が前記許容電流量を超えない間は、前記Ｎをインクリメントしながら、前記許容電流量および前記合計貫通電流量を電流量算出手段により算出する電流量算出工程と、前記合計貫通電流量が前記許容電流量を超えた場合には、Ｉ／Ｏセル数決定手段により、前記電源線を共通として前記電源セル間に配置するＩ／Ｏセルの個数をＮ−１と決定するＩ／Ｏセル数決定工程を含むことを特徴とする付記５記載の半導体集積回路のレイアウトプログラム。
【００４０】
（付記７）Ｉ／Ｏセルのレイアウトデータより前記許容電流量を算出することを特徴とする付記５又は６記載の半導体集積回路のレイアウトプログラム。
【００４１】
（付記８）予め保持されているＩ／Ｏセルの種類毎のＩ／Ｏセルの入力が中間レベルの場合に流れる貫通電流量の情報を使用することを特徴とする付記５、６又は７記載の半導体集積回路のレイアウトプログラム。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体集積回路のレイアウト方法の一実施形態を示す流れ図である。
【図２】本発明の半導体集積回路のレイアウト方法の一実施形態によるＩ／Ｏセルの配置例を示す図である。
【図３】本発明の半導体集積回路のレイアウト方法の一実施形態を実施するための装置の概略的構成図である。
【図４】従来の半導体集積回路の一例の一部分を示す回路図である。
【符号の説明】
【００４３】
１…コア回路
２…Ｉ／Ｏセル
３…レベルコンバータ
４…インバータ
５…外部端子
１０…半導体チップのレイアウト面
１１…コア回路部
１２〜１５…周辺回路部
１６、１７…電源セル
１８〜２３…Ｉ／Ｏセル
１００…ＣＰＵ
２００…Ｉ／Ｏ装置
２０１…キーボード
２０２…マウス
２０３…表示装置
３００…記憶装置
３０１…電源情報
３０２…Ｉ／Ｏセルのレイアウトデータ
３０３…Ｉ／Ｏセルの貫通電流量情報
３０４…Ｉ／Ｏセル数抽出プログラム
３０５…Ｉ／Ｏセル数設定プログラム
３０６…許容電流量算出プログラム
３０７…合計貫通電流量算出プログラム
３０８…許容電流量・合計貫通電流量比較プログラム
３０９…Ｉ／Ｏセル数決定プログラム
３１０…Ｉ／Ｏセル配置プログラム
【図１】
2006351648.tif 000003
【図２】
2006351648.tif 000004
【図３】
2006351648.tif 000005
【図４】
2006351648.tif 000006