(57)【要約】【課題】  読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域の分離が充分でない場合であってもメモリ素子の読み出しを実現する。【解決手段】  メモリ素子がマトリクス状に配置された記憶装置の読み出し方法であって、メモリ素子の印加電圧と、メモリ素子と同電圧が印加される様に構成されると共に、メモリ素子の印加電圧が変化した場合には、メモリ素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路の印加電圧の差分に基づいてメモリ素子の抵抗値の変化点を検出し、メモリセルへの印加電圧の極性及びメモリセルの抵抗値の変化点の有無に基づいて、メモリ素子の抵抗値の状態を判別する。【選択図】    図１
2006134400.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置の読み出し方法であって、
前記記憶素子に第１の閾値信号以上の電気信号または第２の閾値信号以上の電気信号を印加すると共に、同記憶素子の抵抗値の変化点を検出する工程と、
前記記憶素子に印加した電気信号の極性及び前記記憶素子の抵抗値の変化点の有無に基づいて、前記記憶素子の抵抗値の状態を判別する工程とを備える
記憶装置の読み出し方法。
【請求項２】
前記記憶素子の抵抗値の変化点は、
前記記憶素子の印加電圧と、
前記記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路の印加電圧の差分に基づいて検出する
請求項１に記載の記憶装置の読み出し方法。
【請求項３】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置であって、
前記記憶素子の抵抗値の変化点を検出する読み出し回路を備える
記憶装置。
【請求項４】
前記読み出し回路は、記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路と、
前記記憶素子の印加電圧と前記比較回路の印加電圧の差分から前記記憶素子の抵抗値の変化点を検出する検出回路とを備える
請求項３に記載の記憶装置。
【請求項５】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置を有する半導体装置であって、
前記記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路と、
前記記憶素子の印加電圧と前記比較回路の印加電圧の差分から前記記憶素子の抵抗値の変化点を検出する検出回路とを備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置の読み出し方法及び記憶装置、並びに半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置の読み出し方法及びこうした記憶装置、並びにこうした記憶装置を有する半導体装置に係るものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性のメモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている（例えば、非特許文献１参照。）。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
以下、上記した抵抗変化型メモリについて図面を参酌しながら説明する。なお、ここでは、抵抗変化型記憶素子（以下メモリ素子と言う。）をメモリセルに使用した抵抗変化型メモリについて説明する。
【０００６】
図７は従来の抵抗変化型メモリに使用するメモリ素子の電流−電圧（Ｉ−Ｖ）変化を示すグラフであり、このメモリ素子は、初期状態は抵抗値が小さいが、図７中の＋Ｘ［Ａ］以上の電流が流れると、抵抗値が増大する。そして、抵抗値は一定値を示し、その後、電流を０Ａに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、メモリ素子を抵抗値が低い状態から高い状態へ変化させる動作を書き込みと定義し、この時の印加電流を書き込み電流閾値と定義する。
【０００７】
次に、メモリ素子に上記と逆向きに電流を流し、流す電流値を大きくしていくと、図７中の−Ｘ［Ａ］で抵抗値が減少し、初期状態と同じ低い抵抗値へと変化する。その後、電流を０Ａに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、メモリ素子の抵抗値が高い状態から低い状態へ変化させる動作を消去と定義し、この時の印加電流を消去電流閾値と定義する。
【０００８】
この様に、メモリ素子に正負の電流を流すことによりメモリ素子の抵抗値を可逆的に変化させることができる。また、メモリ素子に電流が流れていない場合、即ち電流が０Ａのとき、低抵抗状態と高抵抗状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
【０００９】
ここで、メモリ素子の抵抗値が低い状態であるか高い状態であるかを判別する動作を読み出しと定義した場合、従来のメモリ素子の読み出しは、読み出しが可能なメモリ素子のバイアス（以下読み出しバイアスと言う。）条件下及び書き込みが可能なメモリ素子のバイアス（以下書き込みバイアスと言う。）条件下で１回ずつ電圧を印加することにより、若しくは、読み出しバイアス条件下及び消去が可能なメモリ素子のバイアス（以下消去バイアスと言う）条件下で１回ずつ電圧を印加することにより行なっている。
【００１０】
具体的には、書き込み方向に電流を印加する場合には、メモリ素子の抵抗値が低い状態の抵抗値をＲＬ、メモリ素子の抵抗値が高い状態の抵抗値をＲＨ、ＲＬとＲＨの中間の抵抗値をＲとすると、先ず、読み出しバイアス条件（図８（ａ）、（ｂ）中符合αで示す条件）下でのメモリ素子の抵抗値及び書き込みバイアス条件（図８（ａ）、（ｂ）中符合βで示す条件）下でのメモリ素子の抵抗値の測定を行なう。そして、読み出しバイアス条件下でのメモリ素子の抵抗値がＲよりも小さく、書き込みバイアス条件下でのメモリ素子の抵抗値がＲよりも大きい場合には、メモリ素子の読み出しを行う前の状態（以下メモリ素子の初期状態と言う。）は抵抗値が低い状態であると判断し（図８（ａ）参照。）、読み出しバイアス条件下及び書き込み条件下でのメモリ素子の抵抗値が共にＲよりも大きい場合には、メモリ素子の初期状態は抵抗値が高い状態であると判断する（図８（ｂ）参照。）。
【００１１】
一方、消去方向に電流を印加する場合には、読み出しバイアス条件（図８（ｃ）、（ｄ）中符号αで示す条件）下でのメモリ素子の抵抗値及び消去バイアス条件（図８（ｃ）、（ｄ）中符号βで示す条件）下でのメモリ素子の抵抗値の測定を行なう。そして、読み出しバイアス条件下でのメモリ素子の抵抗値がＲよりも大きく、消去バイアス条件下でのメモリ素子の抵抗値がＲよりも小さい場合には、メモリ素子の初期状態は抵抗値が高い状態であると判断し（図８（ｃ）参照。）、読み出しバイアス条件下及び消去バイアス条件下のメモリ素子の抵抗値が共にＲよりも小さい場合には、メモリ素子の初期状態は抵抗値が低い状態であると判断する（図８（ｄ）参照。）。
【００１２】
【非特許文献１】日経エレクトロニクス  日経ＢＰ社、２００１年２月１２日  第７８９号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、上記した従来のメモリ素子の読み出しは、読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域の分離ができることを前提としているが、多数のメモリ素子を同じ基準で書き込みや消去を行なったり読み出しを行なったりする場合には、メモリ素子の製造の際のプロセスばらつき等に起因して読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域が充分に分離できないことがある。
【００１４】
また、近年のＬＳＩにおいては、メモリ素子に印加できる電圧の範囲はプロセスが進むにつれて小さくなる傾向にあるために、読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域が充分に分離できないことがある。
例えば、電源電圧が２．５Ｖの場合には図９中符号ａで示す読み出しバイアス領域と図９中符号ｂで示す書き込みバイアス領域が分離できていたとしても（図９（ａ）参照。）、電源電圧が１．５Ｖの場合には同じメモリ素子であっても読み出しバイアス領域と書き込みバイアス領域の分離ができないことがある（図９（ｂ）参照。）。
【００１５】
この様に、読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域の分離ができない場合には、上記した従来の読み出し方法では、メモリ素子の読出しを行なうことができない。
【００１６】
本発明は、以上の点に鑑みて創案されたものであって、読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域の分離が充分でない場合であっても記憶素子の読み出しを実現することができる記憶装置の読み出し方法及び記憶装置、並びに半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明の記憶装置の読み出し方法は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置の読み出し方法であって、前記記憶素子に第１の閾値信号以上の電気信号または第２の閾値信号以上の電気信号を印加すると共に、同記憶素子の抵抗値の変化点を検出する工程と、前記記憶素子に印加した電気信号の極性及び前記記憶素子の抵抗値の変化点の有無に基づいて、前記記憶素子の抵抗値の状態を判別する工程とを備える。
【００１８】
ここで、記憶素子に第１の閾値信号以上の電気信号または第２の閾値信号以上の電気信号を印加すると共に、記憶素子の抵抗値の変化点を検出することによって、読み出しバイアス条件下及び書き込みバイアス条件下若しくは消去バイアス条件下での記憶素子の抵抗値を測定することなく、記憶素子の抵抗値が変化したか否かが分かる。即ち、記憶素子の抵抗値の変化点が検出された場合には電気信号の印加によって記憶素子の抵抗値が変化したことが分かり、記憶素子の抵抗値の変化点が検出されない場合には電気信号の印加によって記憶素子の抵抗値が変化していないことが分かる。
【００１９】
そして、記憶素子に印加した電気信号の極性及び記憶素子の抵抗値の変化点の有無に基づいて記憶素子の抵抗値の状態を判別することができる。即ち、記憶素子に第１の閾値信号以上の電気信号を印加すると、記憶素子の初期状態に関わらず、読み出し後の記憶素子は書き込みが行われた状態となり、抵抗値が高い状態となっているために、記憶素子の抵抗値の変化点が検出された場合には読み出し前の記憶素子の抵抗値は低い状態であることが分かり、記憶素子の抵抗値の変化点が検出されない場合には読み出し前の記憶素子の抵抗値は高い状態であることが分かる。一方、記憶素子に第２の閾値信号以上の電気信号を印加すると、記憶素子の初期状態に関わらず、読み出し後の記憶素子は消去が行なわれた状態となり、抵抗値が低い状態となっているために、記憶素子の抵抗値の変化点が検出された場合には読み出し前の抵抗値は高い状態であることが分かり、記憶素子の抵抗値の変化点が検出されない場合には読み出し前の記憶素子の抵抗値は低い状態であることが分かる。
【００２０】
また、上記の目的を達成するために、本発明の記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置であって、前記記憶素子の抵抗値の変化点を検出する読み出し回路を備える。
【００２１】
ここで、記憶素子の抵抗値の変化点を検出する読み出し回路によって、読み出しバイアス条件下及び書き込みバイアス条件下若しくは消去バイアス条件下での記憶素子の抵抗値を測定することなく、記憶素子の抵抗値が変化したか否かが分かる。
【００２２】
また、上記の目的を達成するために、本発明の半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置を有する半導体装置であって、前記記憶素子の印加電圧と同電圧が印加される様に構成されると共に、前記記憶素子の印加電圧が変化した場合には、前記記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路と、前記記憶素子の印加電圧と前記比較回路の印加電圧の差分から前記記憶素子の抵抗値の変化点を検出する検出回路とを備える。
【００２３】
ここで、記憶素子の印加電圧と、記憶素子の印加電圧と同電圧が印加される様に構成されると共に、記憶素子の印加電圧が変化した場合には、記憶素子の印加電圧の変化時から所定時間遅延して印加電圧が変化する様に構成された比較回路の印加電圧の差分から記憶素子の抵抗値の変化点を検出する検出回路によって、読み出しバイアス条件下及び書き込みバイアス条件下若しくは消去バイアス条件下での記憶素子の抵抗値を測定することなく、記憶素子の抵抗値が変化したか否かが分かる。
【発明の効果】
【００２４】
上記した本発明の記憶装置の読み出し方法及び記憶装置、並びに半導体装置では、読み出しバイアス領域と書き込みバイアス領域若しくは消去バイアス領域の分離が充分でない場合であっても、バイアス領域の分離を問題とすることなく記憶素子の読み出しを行うことができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参酌しながら説明し、本発明の理解に供する。
図１は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示す読み出し回路１は、上記の図７で示した様なＩ−Ｖ特性を有する抵抗変化型記憶素子（以下メモリ素子と言う。）Ａに対してＭＯＳトランジスタＴを直列に接続して構成されたメモリセルＣに接続されている。詳しくは、メモリ素子の一端はＭＯＳトランジスタの一端に接続され、ＭＯＳトランジスタのゲートはワード線Ｗに接続され、メモリ素子の他端はビット線に接続され、ＭＯＳトランジスタの他端は接地（グランド電位）されており、読み出し回路は、ビット線に接続されている。
【００２６】
ここで示す読み出し回路は、第１のオペアンプ２、第２のオペアンプ３、第３のオペアンプ４、第４のオペアンプ５、第１のｐ型ＭＯＳトランジスタ６、第２のｐ型ＭＯＳトランジスタ７、第３のｐ型ＭＯＳトランジスタ８、第１のｎ型ＭＯＳトランジスタ９及び第１のキャパシタ素子１０から構成されている。
【００２７】
第１のオペアンプの逆相入力側には外部入力電圧Ｖが入力され、正相入力側にはビット線電位が入力され、第１のオペアンプの出力側は第１のｐ型ＭＯＳトランジスタのゲートと接続されると共に、第３のオペアンプ及び第４のオペアンプの逆相入力側に接続されている。なお、第１のｐ型ＭＯＳトランジスタの一端はビット線と接続されている。
【００２８】
また、第２のオペアンプの逆相入力側には外部入力電圧Ｖが入力され、正相入力側には第１のｎ型ＭＯＳトランジスタの一端に印加される電圧と同電圧が入力され、第２のオペアンプの出力側は第２のｐ型ＭＯＳトランジスタのゲートと接続されると共に、第３のオペアンプ及び第４のオペアンプの正相入力側に接続されている。なお、第２のｐ型ＭＯＳトランジスタの一端は第１のｎ型ＭＯＳトランジスタの一端に接続され、第１のｎ型ＭＯＳトランジスタの他端は接地（グランド電位）されている。
【００２９】
また、第３のオペアンプの出力側は第１のキャパシタ素子を介して接地（グランド電位）されると共に、第１のｎ型ＭＯＳトランジスタのゲートと接続されており、第４のオペアンプの出力側は第３のｐ型ＭＯＳトランジスタのゲートと接続されている。なお、第３のｐ型ＭＯＳトランジスタの一端は外付け抵抗１１を介して接地（グランド電位）されている。
【００３０】
以下、上記の様に構成された読み出し回路の動作について説明する。
先ず、上記の様に構成された読み出し回路において、第１のオペアンプの逆相入力側に外部入力電圧としてビット線のクランプ電圧を印加する。具体的には、第１のオペアンプの逆相入力側に印加する電圧は０．１Ｖ程度の低電圧であり、メモリ素子の読み出し時のバイアス電圧を印加する。
また、第２のオペアンプの逆相入力側に外部入力電圧として第１のｎ型ＭＯＳトランジスタのクランプ電圧を入力する。なお、第２のオペアンプの逆相側入力に印加する電圧を第１のオペアンプの逆相入力側に印加する電圧と同電圧にすることにより、図１中符号Ｘで示す地点の電圧と図１中符合Ｙで示す地点の電圧とが等しくなる。
【００３１】
上記の様に第１のオペアンプの逆相入力側に外部入力電圧を印加することによって、第１のオペアンプが、図１中符合Ｘで示す地点の電圧がビット線のクランプ電圧（０．１Ｖ）となる様に第１のｐ型ＭＯＳトランジスタのゲート電圧ＶＰ１を出力する。
同様に、上記の様に第２のオペアンプの逆相入力側に外部入力電圧を印加することによって、第２のオペアンプが、図１中符合Ｙで示す地点の電圧が第１のｎ型ＭＯＳトランジスタのクランプ電圧（０．１Ｖ）となる様に第２のｐ型ＭＯＳトランジスタのゲート電圧ＶＰ２を出力する。
【００３２】
第１のオペアンプの出力電圧ＶＰ１が逆相入力側に印加されると共に、第２のオペアンプの出力電圧ＶＰ２が正相入力側に印加されると、第３のオペアンプは、ＶＰ１とＶＰ２との差がなくなる様に第１のｎ型ＭＯＳトランジスタのゲート電圧Ｖｂを出力する。なお、この際に第１のｎ型ＭＯＳトランジスタに流れる電流Ｉ１とメモリ素子に流れる電流Ｉ２は比例関係を有し、Ｉ１＝αＩ２（α：比例定数）の関係となる。
【００３３】
さて、上記の様に構成された読み出し回路によってメモリ素子の読み出しを行なう場合について、（１）書き込み方向に電流を印加する場合及び（２）消去方向に電流を印加する場合に分けて説明する。
【００３４】
（１）書き込み方向に電流を印加して読み出しを行なう場合
［Ａ］メモリ素子の初期状態が抵抗値の低い状態の場合
メモリ素子の初期状態が抵抗値の低い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が書き込み電流閾値に達し、書き込みが行なわれて抵抗値が低い状態から高い状態へと変化すると略同時に、第１のオペアンプの出力電圧ＶＰ１が上昇する（図２（ａ）中符合ＶＰ１参照。）。
また、メモリ素子に流れる電流値が書き込み電流閾値に達し、書き込みが行なわれて抵抗値が低い状態から高い状態へと変化すると、第２のオペアンプの出力電圧ＶＰ２も上昇するのであるが（図２（ａ）中符合ＶＰ２参照。）、出力電圧ＶＰ２を上昇させるためには、第１のキャパシタ素子の容量を充電する必要がある。そして、第１のキャパシタ素子の容量を充電する間は第３のオペアンプの出力電圧Ｖｂが低下することとなる（図２（ｂ）参照）。
ここで、第３のオペアンプの出力電圧Ｖｂが低下すると、第４のオペアンプの出力電圧Ｖｃも低下することとなる（図２（ｃ）参照。）。
【００３５】
［Ｂ］メモリ素子の初期状態が抵抗値の高い状態の場合
メモリ素子の初期状態が抵抗値の高い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が書き込み電流閾値に達したとしても抵抗値は変化しない。
従って、第１のオペアンプの出力電圧ＶＰ１及び第２のオペアンプの出力電圧ＶＰ２が変化しないために（図３（ａ）参照。）、第３のオペアンプの出力電圧も変化せず（図３（ｂ）参照。）、結果として第４のオペアンプの出力電圧も変化しない（図３（ｃ）参照。）。
【００３６】
従って、書き込み方向に電圧を印加して読み出しを行なう場合には、第４のオペアンプの出力電圧の変化があるとメモリ素子の初期状態は抵抗値の低い状態であり、第４のオペアンプの出力電圧の変化がないとメモリ素子の初期状態は抵抗値の高い状態であると判別することができる。
【００３７】
（２）消去方向に電流を印加して読み出しを行なう場合
［Ｃ］メモリ素子の初期状態が抵抗値の高い状態の場合
メモリ素子の初期状態が抵抗値の高い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が消去電流閾値に達し、消去が行なわれて抵抗値が高い状態から低い状態へと変化すると略同時に、第１のオペアンプの出力電圧ＶＰ１が低下する（図４（ａ）中符合ＶＰ１参照。）。
また、メモリ素子に流れる電流値が消去電流閾値に達し、消去が行なわれて抵抗値が高い状態から低い状態へと変化すると、第２のオペアンプの出力電圧ＶＰ２も低下するのであるが（図４（ａ）中符合ＶＰ２参照。）、出力電圧ＶＰ２を低下させるためには、第１のキャパシタ素子の容量を放電する必要がある。そして、第１のキャパシタ素子の容量を放電する間は第３のオペアンプの出力電圧Ｖｂが上昇することとなる（図４（ｂ）参照。）。
ここで、第３のオペアンプの出力電圧Ｖｂが上昇すると、第４のオペアンプの出力電圧も上昇することとなる（図４（ｃ）参照。）。
【００３８】
［Ｄ］メモリ素子の初期状態が抵抗値の低い状態の場合
メモリ素子の初期状態が抵抗値の低い状態の場合には、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が消去電流閾値に達したとしても抵抗値は変化しない。
従って、第１のオペアンプの出力電圧ＶＰ１及び第２のオペアンプの出力電圧ＶＰ２が変化しないために（図５（ａ）参照。）、第３のオペアンプの出力電圧も変化せず（図５（ｂ）参照。）、結果として第４のオペアンプの出力電圧も変化しない（図５（ｃ）参照。）。
【００３９】
従って、消去方向に電圧を印加して読出しを行なう場合には、第４のオペアンプの出力電圧の変化があるとメモリ素子の初期状態は抵抗値の高い状態であり、第４のオペアンプの出力電圧の変化がないとメモリ素子の初期状態は抵抗値の低い状態であると判別することができる。
【００４０】
なお、上記した読み出し方法は、読出しを行ないながら書き込み或いは消去を行なうといったいわゆる破壊読出しであるために、読み出し後にメモリ素子の抵抗値が変化した場合には、メモリ素子を読み出し前の状態に戻す処理である再書き込み若しくは再消去が必要である。但し、読み出し動作によってメモリ素子の抵抗値が変化していない場合には再書き込み若しくは再消去は不要である。
【００４１】
上記した本発明を適用した記憶装置の一例では、第４のオペアンプの出力電圧の変化及び電流の印加方向（書き込み方向若しくは消去方向）に基づいてメモリ素子の初期状態を判別することができ、バイアス領域の分離を問題とすることなく、メモリ素子の読出しを行なうことができる。
【００４２】
図６は本発明を適用した記憶装置の他の一例を説明するための回路図であり、ここで示す読み出し回路は、上記した本発明を適用した記憶装置の一例と同様に、メモリセルに接続されている。
【００４３】
ここで示す読み出し回路は、第５のオペアンプ１２、第６のオペアンプ１３、第４のｐ型ＭＯＳトランジスタ１４、第５のｐ型ＭＯＳトランジスタ１５、第２のｎ型ＭＯＳトランジスタ１６及び第２のキャパシタ素子１７から構成されている。
【００４４】
第５のオペアンプの逆相入力側には外部入力電圧Ｖが入力され、正相入力側には第２のｎ型ＭＯＳトランジスタの一端に印加される電圧と同電圧が入力され、第５のオペアンプの出力側は第４のｐ型ＭＯＳトランジスタ及び第５のｐ型ＭＯＳトランジスタのゲートと接続されている。
【００４５】
また、第４のｐ型ＭＯＳトランジスタの一端は第２のｎ型ＭＯＳトランジスタの一端と接続されると共に、第６のオペアンプの正相入力側に接続されている。なお、第２のｎ型ＭＯＳトランジスタの他端は接地（グランド電位）されている。
更に、第５のｐ型ＭＯＳトランジスタの一端はビット線に接続されると共に、第６のオペアンプの逆相入力側に接続されている。
【００４６】
また、第６のオペアンプの出力側は第２のｎ型ＭＯＳトランジスタのゲートに接続されると共に、第２のキャパシタ素子を介して接地（グランド電位）されている。
【００４７】
以下、上記の様に構成された読み出し回路の動作について説明する。
先ず、上記の様に構成された読み出し回路において、第５のオペアンプの逆相入力側に外部入力電圧Ｖを印加する。
【００４８】
外部入力電圧Ｖを印加すると、第５のオペアンプが第４のｐ型ＭＯＳトランジスタ及び第５のｐ型ＭＯＳトランジスタのゲート電圧を出力して、外部入力電圧Ｖと第６のオペアンプの正相入力側に印加される電圧（ＮｏｄｅＡ）が等しくなる様に調整される。
【００４９】
また、第６のオペアンプが、第２のｎ型ＭＯＳトランジスタのゲート電圧を出力して、第６のオペアンプの逆相入力側に印加される電圧（ＮｏｄｅＢ）とＮｏｄｅＡが等しくなる様に調整される。なお、この調整により第５のオペアンプの調整が行われる。
【００５０】
これらの調整後には、外部入力電位Ｖ、ＮｏｄｅＡ及びＮｏｄｅＢが同電位となり、外部入力電圧Ｖがメモリ素子のクランプ電圧となる。また、この時の第２のｎ型ＭＯＳトランジスタに流れる電流Ｉ３とメモリ素子に流れる電流Ｉ２は比例関係を有し、Ｉ３＝βＩ２（β：比例定数）の関係となる。
【００５１】
上記の様に構成された読み出し回路においても、上記した本発明を適用した読み出し回路の一例と同様に、外部入力電圧を大きくしていき、メモリ素子に流れる電流値が書き込み電流閾値若しくは消去電流閾値に達した際における第６のオペアンプの出力電圧の変化及び電流の印加方向に基づいてメモリ素子の初期状態を判別することができ、バイアス領域の分離を問題とすることなく、メモリ素子の読出しを行なうことができる。
【００５２】
なお、本発明を適用した記憶装置の他の一例に使用する読み出し回路では、上記した本発明を適用した記憶装置の一例に用いる読み出し回路における第１のオペアンプ、第２のオペアンプ及び第３のオペアンプの機能を第５のオペアンプ及び第６のオペアンプで行い、特に、第２のオペアンプ及び第３のオペアンプの機能を第６のオペアンプが担うことで、回路の削減を可能としている。
【図面の簡単な説明】
【００５３】
【図１】本発明を適用した記憶装置の一例を説明するための回路図である。
【図２】各オペアンプの出力電圧を示すグラフ（１）である。
【図３】各オペアンプの出力電圧を示すグラフ（２）である。
【図４】各オペアンプの出力電圧を示すグラフ（３）である。
【図５】各オペアンプの出力電圧を示すグラフ（４）である。
【図６】本発明を適用した記憶装置の他の一例を説明するための回路図である。
【図７】従来の抵抗変化型メモリに使用するメモリ素子の電流−電圧変化を示すグラフである。
【図８】従来の読み出し方法を説明するための模式図である。
【図９】読み出しバイアス領域と書き込みバイアス領域の分離を説明するための模式図である。
【符号の説明】
【００５４】
１    読み出し回路
２    第１のオペアンプ
３    第２のオペアンプ
４    第３のオペアンプ
５    第４のオペアンプ
６    第１のｐ型ＭＯＳトランジスタ
７    第２のｐ型ＭＯＳトランジスタ
８    第３のｐ型ＭＯＳトランジスタ
９    第１のｎ型ＭＯＳトランジスタ
１０    第１のキャパシタ素子
１１    外付け抵抗
１２    第５のオペアンプ
１３    第６のオペアンプ
１４    第４のｐ型ＭＯＳトランジスタ
１５    第５のｐ型ＭＯＳトランジスタ
１６    第２のｎ型ＭＯＳトランジスタ
１７    第２のキャパシタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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