(57)【要約】【課題】  ＣＰＵの動作モード転換時の消費電力および騒音を減少させたコンピュータおよびその制御方法を提供する。【解決手段】  本発明によるコンピュータは，少なくとも２つ以上の動作モードで動作するＣＰＵ１０と；前記ＣＰＵの動作モードに対応する動作モード信号を出力するモード信号出力部２０と；前記モード信号出力部から出力される前記動作モード信号に対応する電圧レベルの電源を前記ＣＰＵに供給するＣＰＵ電源供給部３０と；前記モード信号出力部から出力される前記動作モード信号に基づいて，前記ＣＰＵの前記動作モードが転換されることが感知された時から所定の遅延時間が経過するまで前記ＣＰＵ電源供給部から出力される電源に対する等価直列抵抗値が増加するように前記ＣＰＵ電源供給部を制御する制御部４０と；を含む。【選択図】    図２
2006134338.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つ以上の動作モードで動作するＣＰＵを有するコンピュータにおいて：
前記ＣＰＵの動作モードに対応する動作モード信号を出力するモード信号出力部と；
前記モード信号出力部から出力される前記動作モード信号に対応する電圧レベルの電源を前記ＣＰＵに供給するＣＰＵ電源供給部と；
前記モード信号出力部から出力される前記動作モード信号に基づいて，前記ＣＰＵの前記動作モードが転換されることを感知した時から所定の遅延時間が経過するまで，前記ＣＰＵ電源供給部から出力される電源に対する等価直列抵抗値が増加するように前記ＣＰＵ電源供給部を制御する制御部と；
を含むことを特徴とする，コンピュータ。
【請求項２】
前記ＣＰＵの前記動作モードはＡＣＰＩ規約によるディープスリープモードとディーパースリープモードとを含むことを特徴とする，請求項１に記載のコンピュータ。
【請求項３】
前記モード信号出力部は，前記ＣＰＵがディープスリープモードとディーパースリープモードとの間で転換される場合，前記動作モード信号の論理値を変更させることを特徴とする，請求項２に記載のコンピュータ。
【請求項４】
前記制御部は，
前記等価直列抵抗値が可変するようにオン／オフされるスイッチング部と；
前記動作モード信号に基づいて前記スイッチング部をオン／オフさせるスイッチング制御部と；
を含むことを特徴とする，請求項１〜３のいずれかに記載のコンピュータ。
【請求項５】
前記スイッチング制御部は，
前記動作モード信号を受信して，所定のパルス信号を発生する微分回路部と；
前記微分回路部から出力される前記パルス信号に基づいて，前記パルス信号が出力された時から前記遅延時間が経過するまで，前記スイッチング部のオフ状態を維持させる遅延回路部と；
を含むことを特徴とする，請求項４に記載のコンピュータ。
【請求項６】
前記ＣＰＵ電源供給部は，
所定の入力電源をスイッチングして矩形波電源を出力する電源出力部と；
前記電源出力部から出力される前記矩形波電源を正弦波電源に変換して前記ＣＰＵに供給する共振回路部と；
前記モード信号出力部からの前記動作モード信号に対応する電圧レベルの電源が前記ＣＰＵに供給されるように前記電源出力部のスイッチング動作を制御する電源制御部と；
を含むことを特徴とする，請求項１〜５のいずれかに記載のコンピュータ。
【請求項７】
前記共振回路部は，
少なくとも一つの第１キャパシタと；
前記電源出力部の前記矩形波電源の出力端と前記第１キャパシタの入力端との間に接続されるインダクタと；
前記スイッチング部がオンされる場合には前記第１キャパシタと並列に連結され，前記スイッチング部がオフされる場合には前記第１キャパシタとの連結が遮断される少なくとも一つの第２キャパシタと；
を含むことを特徴とする，請求項６に記載のコンピュータ。
【請求項８】
少なくとも２つ以上の動作モードで動作するＣＰＵを有するコンピュータの電源制御方法において：
前記ＣＰＵの動作モードを感知して，感知結果に対応する動作モード信号を出力する段階と；
前記動作モード信号に対応する電圧レベルの電源を前記ＣＰＵに供給する段階と；
前記動作モード信号に基づいて，前記ＣＰＵの前記動作モードが転換されることを感知した時から所定の遅延時間が経過するまで，前記ＣＰＵに供給される電源に対する等価直列抵抗値を増加させる段階と；
を含むことを特徴とするコンピュータの電源制御方法。
【請求項９】
前記等価直列抵抗値を増加させる段階は，
前記動作モード信号に基づいて前記ＣＰＵの動作モードが転換される時に所定のパルス信号を発生する段階と；
前記パルス信号に基づいて，前記パルス信号が出力された時から前記遅延時間が経過するまで，前記等価直列抵抗値を増加させる段階と；
を含むことを特徴とする，請求項８に記載のコンピュータの電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，コンピュータおよびその制御方法に係り，ＣＰＵの動作モード変換時に発生する騒音を減少させ，消費電力を減少させたコンピュータおよびその制御方法に関する。
【背景技術】
【０００２】
ＡＣＰＩ（Ａｄｖａｎｃｅｄ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  ａｎｄ  Ｐｏｗｅｒ  Ｉｎｔｅｒｆａｃｅ）はコンピュータハードウェア，運営体系（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ），ソフトウェアおよび周辺機器インターフェースを包括する開放型業界ソルーションである。上記ＡＣＰＩは，インテル（Ｉｎｔｅｌ）（登録商標），マイクロソフト（Ｍｉｃｒｏｓｏｆｔ）（登録商標）および東芝（登録商標）が開発した運営体系，ハードウェアおよび周辺装置の電力使用を相互通信できるように支援する。
【０００３】
従来のコンピュータの電源管理システムはバイオス（ＢＩＯＳ）を基盤としていたため，機器が一定の非稼動期間を経た場合にのみ電源供給が中断されていた。しかし，ＡＣＰＩはＯＳＰＭ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ  Ｄｉｒｅｃｔｅｄ  Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ）を支援する運営体系が全ての電源活動を管理できるようにすることで，必要な時にのみ機器に電源を供給することを可能とする。
【０００４】
１９９６年に発表されたＡＣＰＩではＣＰＵの電源状態と関連する動作モードをＣ０，Ｃ１，Ｃ２およびＣ３モードと定義された。ここで，Ｃ０状態は正常状態（Ｎｏｒｍａｌ  Ｓｔａｔｅ），Ｃ１状態はホールト状態（Ｈａｌｔ  Ｓｔａｔｅ），Ｃ２はストップ−グラント状態（Ｓｔｏｐ−Ｇｒａｎｔ  Ｓｔａｔｅ），そして，Ｃ３状態はストップクロック状態（Ｓｔｏｐ  Ｃｌｏｃｋ  Ｓｔａｔｅ）と定義される。
【０００５】
Ｃ２状態で，ＣＰＵはキャッシュ連関性を維持するためにスヌーピング（Ｓｎｏｏｐｉｎｇ）動作のような最少活動を行う。ディープスリープモード（Ｄｅｅｐ  Ｓｌｅｅｐ  Ｍｏｄｅ）と定義されるＣ３状態で，外部クロックはＣＰＵに提供されないので，ＣＰＵ内のキャッシュメモリに保存されたデータを維持する機能を除いたプロセッサーの全ての活動が停止する。したがって，ディープスリープモードではＣ２状態に比べて電力消耗がさらに減少する。
【０００６】
近日，インテル社は向上した電圧整流技術であるＩＭＶＰ  ＩＩ（Ｉｎｔｅｌ  Ｍｏｂｉｌｅ  Ｖｏｌｔａｇｅ  Ｐｏｓｉｔｉｏｎｉｎｇ  ＩＩ）を開発した。上記ＩＭＶＰ  ＩＩは，ＣＰＵの新たな電源状態であるＣ４，つまり，ディーパースリープモード（Ｄｅｅｐｅｒ  Ｓｌｅｅｐ  Ｍｏｄｅ）を追加して，ＣＰＵが動作しない時にＣＰＵに供給される電源の電圧レベルを顕著に低くすることによって電力消費を最少化した。
【０００７】
図１は従来のコンピュータにおけるＣＰＵの電源供給システムを示した図面である。図１を参照して説明すれば，ＣＰＵ電源供給部１３０はアダプターやバッテリーからの電源をＣＰＵ１１０の駆動に必要な駆動電源，例えば，コア電圧Ｖｃｏｒｅ（Ｃｏｒｅ  Ｖｏｌｔａｇｅ）に変換してＣＰＵ１１０に供給する。
【０００８】
ここで，ＣＰＵ電源供給部１３０は入出力コントロールハブ（Ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｃｏｎｔｒｏｌ  Ｈｕｂ）のようなチップセット，つまり，モード信号出力部１２０から提供されるＣＰＵ１１０の動作モードを表す動作モード信号に対応するレベルのコア電圧をＣＰＵに供給する。例えば，ディーパースリープモードに該当する動作モード信号を受信した場合，ＣＰＵ電源供給部１３０は正常状態でのコア電圧レベル（例えば，１．０５Ｖ〜１．１５Ｖ）より低いレベルのコア電圧（例えば，０．８５Ｖ）をＣＰＵに供給する。
【０００９】
一般に，ＣＰＵ電源供給部１３０は複数の電気的素子から構成される。一例として，ＣＰＵ電源供給部１３０の出力側には複数のキャパシタおよびインダクタから構成された共振回路部と，セラミックコンデンサーとを含む。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし，従来のコンピュータにおいて，電源管理のためにＣＰＵの動作モードによって電源管理をする場合，ＣＰＵの動作モードの転換によるＣＰＵ電源供給部から出力される駆動電源の電圧レベルの変化は出力電流の変動を招く。このような出力電流の変動は共振回路部の共振騒音とセラミックコンデンサーの振動騒音を発生させる原因になる。
【００１１】
したがって，本発明は上記問題点に鑑みてなされたものであり，本発明の目的は，ＣＰＵの動作モード転換時に発生する騒音を減少させたコンピュータおよびその制御方法を提供することにある。また，本発明の他の目的は，ＣＰＵの動作モード転換時の消費電力を減少させたコンピュータおよびその制御方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために，本発明のある観点によれば，少なくとも２つ以上の動作モードで動作するＣＰＵを有するコンピュータにおいて，前記ＣＰＵの動作モードに対応する動作モード信号を出力するモード信号出力部と；前記モード信号出力部から出力される前記動作モード信号に対応する電圧レベルの電源を前記ＣＰＵに供給するＣＰＵ電源供給部と；前記モード信号出力部から出力される前記動作モード信号に基づいて，前記ＣＰＵの前記動作モードが転換されることが感知された時から所定の遅延時間の間に前記ＣＰＵ電源供給部から出力される電源に対する等価直列抵抗値が増加するように前記ＣＰＵ電源供給部を制御する制御部と；を含むことを特徴とするコンピュータが提供される。
【００１３】
前記ＣＰＵの前記動作モードはＡＣＰＩ規約によるディープスリープモードとディーパースリープモードとを含むとしてもよい。
【００１４】
前記モード信号出力部は，前記ＣＰＵがディープスリープモードとディーパースリープモードとの間で転換される場合，前記動作モード信号の論理値を変更させるとしてもよい。
【００１５】
前記制御部は，前記等価直列抵抗値が可変するようにオン／オフされるスイッチング部と；前記動作モード信号に基づいて前記スイッチング部をオン／オフさせるスイッチング制御部と；を含むとしてもよい。
【００１６】
前記スイッチング制御部は，前記動作モード信号を受信して，所定のパルス信号を発生する微分回路部と；前記微分回路部から出力される前記パルス信号に基づいて，前記パルス信号が出力された時から前記遅延時間の間に前記スイッチング部のオフ状態を維持させる遅延回路部と；を含むとしてもよい。係る構成により，上記遅延時間の間に，共振回路部の等価直列抵抗値を増加させることが可能となる。
【００１７】
前記ＣＰＵ電源供給部は，所定の入力電源をスイッチングして矩形波電源を出力する電源出力部と；前記電源出力部から出力される前記矩形波電源を正弦波電源に変換して前記ＣＰＵに供給する共振回路部と；前記モード信号出力部からの前記動作モード信号に対応する電圧レベルの電源が前記ＣＰＵに供給されるように前記電源出力部のスイッチング動作を制御する電源制御部と；を含むとしてもよい。係る構成により，高い力率を維持しつつ，スイッチングによる電源供給の応答性を速めることが可能となる。
【００１８】
前記共振回路部は，少なくとも一つの第１キャパシタと；前記電源出力部の前記矩形波電源の出力端と前記第１キャパシタの入力端の間に接続されるインダクタと；前記スイッチング部がオンされる場合には前記第１キャパシタと並列に連結され，前記スイッチング部がオフされる場合には前記第１キャパシタとの連結が遮断される少なくとも一つの第２キャパシタと；を含むとしてもよい。
【００１９】
また，上記課題を解決するために，本発明の別の観点によれば，少なくとも２つ以上の動作モードで動作するＣＰＵを有するコンピュータの電源制御方法において，前記ＣＰＵの動作モードを感知して，感知結果に対応する動作モード信号を出力する段階と；前記動作モード信号に対応する電圧レベルの電源を前記ＣＰＵに供給する段階と；前記動作モード信号に基づいて，前記ＣＰＵの前記動作モードが転換されることを感知した時から所定の遅延時間の間に前記ＣＰＵに供給される電源に対する等価直列抵抗値を増加させる段階と；を含むことを特徴とするコンピュータの電源制御方法が提供される。
【００２０】
前記等価直列抵抗値を増加させる段階は，前記動作モード信号に基づいて前記ＣＰＵの動作モードが転換される時に所定のパルス信号を発生する段階と；前記パルス信号に基づいて，前記パルス信号が出力された時から前記遅延時間の間に前記等価直列抵抗値を増加させる段階と；を含むとしてもよい。
【発明の効果】
【００２１】
本発明によれば，ＣＰＵの動作モード転換時に発生する騒音を減少させたコンピュータおよびその制御方法が提供される。また，本発明によれば，ＣＰＵの動作モード転換時の消費電力を減少させたコンピュータおよびその制御方法が提供される。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２３】
本発明によるコンピュータは，図２に示されているように，ＣＰＵ１０，モード信号出力部２０，ＣＰＵ電源供給部３０および制御部４０を含む。
【００２４】
ＣＰＵ１０はＣＰＵ電源供給部３０から駆動に必要な電源であるコア電圧Ｖｃｏｒｅ（Ｃｏｒｅ  Ｖｏｌｔａｇｅ）の供給を受けて駆動し，演算やデータ処理などの機能を行う。ここで，ＣＰＵ１０はＣＰＵ自体の駆動に必要なコア電圧Ｖｃｏｒｅのレベルを決定するための信号，例えば，ＶＩＤ（Ｖｏｌｔａｇｅ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）コードをＣＰＵ電源供給部３０に提供することができる。
【００２５】
また，本発明によるＣＰＵ１０は少なくとも２つ以上の動作モードで動作することができる。例えば，ＡＣＰＩ（Ａｄｖａｎｃｅｄ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  ａｎｄ  Ｐｏｗｅｒ  Ｉｎｔｅｒｆａｃｅ）の電源状態と関連する動作モードであるＣ０，Ｃ１，Ｃ２，Ｃ３およびＣ４状態で動作することができる。ここで，Ｃ０状態は正常状態（Ｎｏｒｍａｌ  Ｓｔａｔｅ），Ｃ１状態はホールト状態（Ｈａｌｔ  Ｓｔａｔｅ），Ｃ２はストップ−グラント状態（Ｓｔｏｐ−Ｇｒａｎｔ  Ｓｔａｔｅ），Ｃ３状態はストップクロック状態（Ｓｔｏｐ  Ｃｌｏｃｋ  Ｓｔａｔｅ）またはディープスリープモード（Ｄｅｅｐ  Ｓｌｅｅｐ  Ｍｏｄｅ），Ｃ４状態はディーパースリープモード（Ｄｅｅｐｅｒ  Ｓｌｅｅｐ  Ｍｏｄｅ）と定義される。
【００２６】
モード信号出力部２０はＣＰＵ１０の動作モードをチェックして，当該時点でのＣＰＵ１０の動作モードに対応する動作モード信号ＤＲＳを出力する。ここで，モード信号出力部２０は，ＣＰＵ１０がディープスリープモードとディーパースリープモード間で転換される場合，互いに相異なる論理値の動作モード信号ＤＲＳを出力することができる。例えば，モード信号出力部２０は，ＣＰＵ１０がディープスリープモードで動作している場合にはロー（Ｌｏｗ）レベルの動作モード信号ＤＲＳを出力し，ＣＰＵ１０がディーパースリープモードに転換される場合にはローレベルの動作モード信号ＤＲＳをハイ（Ｈｉｇｈ）レベルに転換することができる。
【００２７】
また，本発明によるモード信号出力部２０は，インテル社（Ｉｎｔｅｌ  Ｉｎｃ．）のチップセット（Ｃｈｉｐ  ｓｅｔ）である入出力コントロールハブ（Ｉｎｐｕｔ  ｏｕｔｐｕｔ  Ｃｏｎｔｒｏｌ  Ｈｕｂ：ＩＣＨ）またはサウスブリッジ（Ｓｏｕｔｈ  Ｂｒｉｄｇｅ）を含むことができる。
【００２８】
ＣＰＵ電源供給部３０は，ＣＰＵ１０の駆動に必要な電源，例えば，コア電圧Ｖｃｏｒｅを供給する。ここで，ＣＰＵ電源供給部３０は，ＣＰＵ１０から提供されるＶＩＤコードに基づいてＣＰＵ１０が必要とするレベルのコア電圧Ｖｃｏｒｅを出力する。
【００２９】
また，ＣＰＵ電源供給部３０はモード信号出力部２０から動作モード信号ＤＲＳを受信し，入力された動作モード信号ＤＲＳに対応する電圧レベルのコア電圧ＶｃｏｒｅをＣＰＵ１０に供給する。例えば，動作モード信号ＤＲＳがディープスリープモードに該当する論理値を有する場合，ＣＰＵ電源供給部３０は１．０５Ｖ〜１．１５Ｖのコア電圧ＶｃｏｒｅをＣＰＵ１０に供給し，動作モード信号ＤＲＳがディーパースリープモードに該当する論理値を有する場合，ＣＰＵ電源供給部３０はほぼ０．８５Ｖのコア電圧ＶｃｏｒｅをＣＰＵ１０に供給する。
【００３０】
制御部４０は，モード信号出力部２０から出力される動作モード信号ＤＲＳに基づいて，ＣＰＵ１０の動作モードが転換されることを感知した時から所定の遅延時間の間，ＣＰＵ電源供給部３０から出力される電源に対する等価直列抵抗（ＥＳＲ：Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ）値を増加させる。これによって，ＣＰＵ１０の動作モードが転換されて，上記コア電圧Ｖｃｏｒｅの変換による電流の変動によってＣＰＵ電源供給部３０の電気素子から発生する振動騒音を減少させることができる。
【００３１】
以下，図３および図４を参照して，本発明の一実施形態によるコンピュータを詳細に説明する。
【００３２】
まず，本発明の一実施形態によるＣＰＵ電源供給部３０は電源制御部３１，電源出力部３２および共振回路部３３を含む。
【００３３】
電源出力部３２は，図示されていない電源ソース，例えば，アダプターやバッテリーからの入力電源Ｖｃｃの入力を受け，スイッチング動作によって入力電源Ｖｃｃを矩形波電源として出力する。ここで，アダプターやバッテリーからの電源はＤＣ／ＤＣコンバータを経て電源出力部３２の入力電源Ｖｃｃの電圧レベルに合うように変換されて供給されるとしてもよい。
【００３４】
本発明による電源出力部３２は，電源制御部３１の制御によってスイッチングされる一対のＭＯＳトランジスタＳ１，Ｓ２を含むものを一例としている。この他にも，ハーフブリッジ（Ｈａｌｆ  Ｂｒｉｄｇｅ）やフルブリッジ（Ｆｕｌｌ  Ｂｒｉｄｇｅ）形態を有する複数のスイッチング素子から構成されて入力電源Ｖｃｃを矩形波形態の電源として出力することができるものであれば，他の回路構成を有することもできる。
【００３５】
共振回路部３３は電源出力部３２から出力される矩形波電源を正弦波電源に変換してＣＰＵ１０に供給する。本実施形態による共振回路部３３は少なくとも一つの第１キャパシタＣ１と，少なくとも一つの第２キャパシタＣ２と，インダクタＩとを含むことができる。ここで，第２キャパシタＣ２は第１キャパシタＣ１と並列に連結される。インダクタＩは，電源出力部３２の出力端と，第１キャパシタＣ１および／または第２キャパシタＣ２の入力端との間に接続される。図３および図４では，第１キャパシタＣ１および第２キャパシタＣ２が各々一対ずつ互いに並列に連結されたものを一例として示している。
【００３６】
ここで，第２キャパシタＣ２は制御部４０の後述するスイッチング部４２のオンまたはオフによって第１キャパシタＣ１と並列に連結されるか，その連結が遮断される。これによって，第２キャパシタＣ２の連結が遮断された状態での共振回路部３３の等価直列抵抗値は，第１キャパシタＣ１および第２キャパシタＣ２が互いに並列に連結された状態より増加する。したがって，共振回路部３３から出力される電源の電流量は第２キャパシタＣ２の連結が遮断されると減少する。
【００３７】
電源制御部３１は，ＣＰＵ１０からのＶＩＤコードおよび／またはモード信号出力部２０からの動作モード信号ＤＲＳに基づいて，共振回路部３３を通じて出力されるコア電圧Ｖｃｏｒｅのレベルが可変されるように電源出力部３２のスイッチング動作を制御する。
【００３８】
ここで，本実施形態による電源制御部３１には，パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御方式を使用して，共振回路部３３から出力されるコア電圧Ｖｃｏｒｅのレベルが可変されるように電源出力部３２のスイッチング動作を制御する。
【００３９】
一方，本実施形態による制御部４０は，図３および図４に示されているように，スイッチング部４２と，スイッチング制御部４１とを含むことができる。
【００４０】
スイッチング部４２はスイッチング制御部４１の制御によってオンまたはオフされて，前述の共振回路部３３の等価直列抵抗値を可変させる。つまり，図４を参照して説明すれば，スイッチング制御部４１の制御によってスイッチング部４２がオンされる場合，共振回路部３３の第２キャパシタＣ２は第１キャパシタＣ１と並列連結される。反面，スイッチング部４２がスイッチング制御部４１の制御によってオフされる場合，共振回路部３３の第２キャパシタＣ２と第１キャパシタＣ１との並列連結は遮断され，第１キャパシタＣ１のみがインダクタＩと共に共振回路部３３を構成する。これによって，スイッチング部４２がオフされる場合，共振回路部３３の等価直列抵抗値はスイッチング部４２がオンされた状態であるときより増加する。
【００４１】
スイッチング制御部４１はモード信号出力部２０からの動作モード信号ＤＲＳに基づいてスイッチング部４２をオンまたはオフさせる。図４を参照して説明すれば，本実施形態によるスイッチング制御部４１は微分回路部４１ａと，遅延回路部４１ｂとを含むことができる。
【００４２】
微分回路部４１ａは動作モード信号ＤＲＳを受信して所定のパルス信号Ｐｕｌｓｅ（図５参照）を出力する。微分回路部４１ａは互いに並列に連結された第１回路部Ｃｉｒ１および第２回路部Ｃｉｒ２を含む。そして，第１回路部Ｃｉｒ１には動作モード信号ＤＲＳが入力され，第２回路部Ｃｉｒ２には論理反転器によって論理値の反転した動作モード信号ＤＲＳが入力される。ここで，第１回路部Ｃｉｒ１および第２回路部Ｃｉｒ２は抵抗とキャパシタとから構成される。
【００４３】
遅延回路部４１ｂは，微分回路部４１ａからのパルス信号Ｐｕｌｓｅによってオン／オフされるスイッチング素子Ｔと，スイッチング素子Ｔおよび入力電源（＋５Ｖ）の間のノードから分岐されたライン上のＲＣ回路部ＲＣとを含む。
【００４４】
図５は，図３および図４の構成による本実施形態の動作モード信号ＤＲＳ，パルス信号Ｐｕｌｓｅおよび遅延回路部４１ｂから出力されてスイッチング部４２を制御する信号ＳＳ間の関係を示した図面である。ここで，ＣＰＵ１０の動作モードがディープスリープモードである場合には動作モード信号ＤＲＳの論理値がローレベルであり，ＣＰＵ１０の動作モードがディーパースリープモードである場合には動作モード信号ＤＲＳの論理値が反転してハイレバルになるものを一例としている。
【００４５】
図５を参照して説明すれば，ＣＰＵ１０の動作状態がディープスリープモードからディーパースリープモードに転換される時，動作モード信号ＤＲＳの論理値はローレベルからハイレバルに転換される。
【００４６】
この場合，微分回路部４１ａは図５に示されたようなパルス信号Ｐｕｌｓｅを出力し，微分回路部４１ａから出力されたパルス信号Ｐｕｌｓｅは遅延回路部４１ｂのスイッチング素子Ｔをオンさせる。この場合，パルス信号Ｐｕｌｓｅによってスイッチング素子Ｔがオンされる時，遅延回路部４１ｂの論理値はハイレバルからローレベルに転換されてスイッチング部４２をオフさせる。そして，遅延回路部４１ｂのＲＣ回路部ＲＣによってスイッチング部４２のオフ状態は所定時間維持された後，再びオン状態に転換される（図５のＳＳ参照）。
【００４７】
一方，ＣＰＵ１０の動作モードがディープスリープモードからディーパースリープモードに転換される時，ＣＰＵ電源供給部３０の電源制御部３１は現在ＣＰＵ１０の動作モードがディーパースリープモードに転換されたことを感知して，ディーパースリープモードに対応するレベルのコア電圧Ｖｃｏｒｅが出力されるように電源出力部３２のスイッチング動作を制御する。
【００４８】
図６および図７は各々本実施形態によるコンピュータと従来のコンピュータのＣＰＵ電源供給部３０から出力されるコア電圧Ｖｃｏｒｅ，出力電流Ｉｏｕｔ’，ＩｏｕｔおよびインダクタＩの入力電流ＩＩ’，ＩＩを比較説明するための図面である。
【００４９】
ここで，Ａ時点はＣＰＵ１０の動作モードがディープスリープモードからディーパースリープモードに転換される時点であり，Ｂ時点はＣＰＵ１０の動作モードがディーパースリープモードからディープスリープモードに転換される時点である。
【００５０】
まず，Ａ時点でＣＰＵ１０の動作モードがディーパースリープモードに転換される場合，コア電圧Ｖｃｏｒｅのレベルは減少する。そして，上述のように，ＣＰＵ１０の動作モードがディーパースリープモードに転換される時，ＣＰＵ電源供給部３０の共振回路部３３が有する等価直列抵抗値が増加して，共振回路部３３の出力電流Ｉｏｕｔ’，Ｉｏｕｔが図７の場合より図６の場合に減少することが分かる。したがって，出力電流の変動が従来より減少して，出力電流の変動による共振回路部３３の共振騒音とセラミックコンデンサーの振動騒音とを顕著に減少させることができる。また，出力電流の減少によってＣＰＵ電源供給部３０の消費電力も減少する。
【００５１】
一方，Ｂ時点でＣＰＵ１０の動作モードがディーパースリープモードからディープスリープモードに転換される場合にも，出力電流Ｉｏｕｔは出力電流Ｉｏｕｔ´と比べ減少することが分かる。特に，等価直列抵抗の増加によってインダクタＩに入力される入力電流ＩＩが急激に減少することにより，動作モードの転換によるコア電圧Ｖｃｏｒｅ変換の速い応答を実現することができ，同時に消費電力も減少させることができる。
【００５２】
図４は本発明の一実施形態による制御部４０の構成を示したものである。この他にも，当業者は本実施形態の制御部４０，つまり，微分回路部４１ａ，遅延回路部４１ｂおよびスイッチング部４２の機能を果たすことができるように本発明の技術思想の範囲内で他の回路構成で構成することができることはもちろんである。
【００５３】
また，前述の実施形態ではＣＰＵ１０の動作モードがディープスリープモードとディーパースリープモード間に転換される時に動作することを一例として説明している。この他にも，ＣＰＵ１０の動作モードが可変される時，ＣＰＵ電源供給部３０から出力される電源のレベルが可変される時に騒音が発生する場合，他の動作モードの変換にも適用可能であることはもちろんである。
【００５４】
このように，ＣＰＵの動作モードに対応する動作モード信号を出力するモード信号出力部と，モード信号出力部から出力される動作モード信号に対応する電圧レベルの電源をＣＰＵに供給するＣＰＵ電源供給部と，モード信号出力部から出力される動作モード信号に基づいてＣＰＵの動作モードが転換されることが感知された時から所定の遅延時間が経過するまでＣＰＵ電源供給部から出力される電源に対する等価直列抵抗値が増加するようにＣＰＵ電源供給部を制御する制御部とを設けることによって，ＣＰＵの動作モード転換時に発生する騒音を効果的に減少させることができる。
【００５５】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００５６】
【図１】従来のコンピュータの制御ブロック図である。
【図２】本発明によるコンピュータの制御ブロック図である。
【図３】本発明の一実施形態によるコンピュータの制御ブロック図である。
【図４】本発明の一実施形態によるコンピュータの制御ブロック図である。
【図５】本発明によるコンピュータの信号等の波形を示した図面である。
【図６】本発明によるコンピュータの信号等の波形を示した図面である。
【図７】従来のコンピュータによる信号等の波形を示した図面である。
【符号の説明】
【００５７】
１０      ＣＰＵ
２０      モード信号出力部
３０      ＣＰＵ電源供給部
３１      電源制御部
３２      電源出力部
３３      共振回路部
４０      制御部
４１      スイッチング制御部
４１ａ      微分回路部
４１ｂ      遅延回路部
４２      スイッチング部
Ｃ１      第１キャパシタ
Ｃ２      第２キャパシタ
Ｓ１，Ｓ２      ＭＯＳトランジスタ
【図１】
2006134338.tif 000003
【図２】
2006134338.tif 000004
【図３】
2006134338.tif 000005
【図４】
2006134338.tif 000006
【図５】
2006134338.tif 000007
【図６】
2006134338.tif 000008
【図７】
2006134338.tif 000009