(57)【要約】【課題】ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート電極を異なる金属材料で形成することで、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にする。【解決手段】半導体基板１１に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを備えた半導体装置１であって、前記第１導電型ＭＯＳトランジスタの第１ゲート電極２５は金属膜からなり、前記第２導電型ＭＯＳトランジスタの第２ゲート電極２６は金属シリサイド膜からなるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを備えた半導体装置であって、
前記第１導電型ＭＯＳトランジスタの第１ゲート電極は金属膜からなり、
前記第２導電型ＭＯＳトランジスタの第２ゲート電極は金属シリサイド膜からなる
ことを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極は第１導電型に適合した仕事関数値を有する金属膜からなり、
前記第２ゲート電極は第２導電型に適合した仕事関数値を有する金属シリサイド膜からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型はｎ型であり、前記金属膜は、チタン、バナジウム、クロム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタルもしくはタングステンからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１導電型はｐ型であり、前記金属膜は、鉄、コバルト、ニッケル、銅、ルテニウム、ロジウム、パラジウム、銀、オスミウム、イリジウム、白金もしくは金からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２導電型はｎ型であり、前記金属シリサイド膜は、チタンシリサイド、バナジウムシリサイド、クロムシリサイド、ジルコニウムシリサイド、ニオブシリサイド、モリブデンシリサイド、ハフニウムシリサイド、タンタルシリサイドもしくはタングステンシリサイドからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２導電型はｐ型であり、前記金属シリサイド膜は、鉄シリサイド、コバルトシリサイド、ニッケルシリサイド、銅シリサイド、ルテニウムシリサイド、ロジウムシリサイド、パラジウムシリサイド、銀シリサイド、オスミウムシリサイド、イリジウムシリサイド、白金シリサイドもしくは金シリサイドからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを形成する半導体装置の製造方法であって、
前記第１導電型ＭＯＳトランジスタの第１ゲート電極および前記第２導電型ＭＯＳトランジスタの第２ゲート電極を形成する工程は、
前記半導体基板上に形成された絶縁膜に前記第１ゲート電極が形成される第１溝と前記第２ゲート電極が形成される第２溝とを形成する工程と、
前記第１溝内面および前記第２溝内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面にシリコン系膜を形成する工程と、
前記シリコン系膜表面に第１金属膜を形成する工程と、
前記第１溝内の前記第１金属膜およびシリコン系膜を除去する工程と、
前記第１金属膜と前記シリコン系膜とを反応させて前記第２溝内に金属シリサイド膜を形成する工程と、
前記第１溝内を埋め込むように第２金属膜を形成する工程と、
前記絶縁膜上の余剰な膜を除去して、前記第１溝内に前記第２金属膜からなる第１ゲート電極を形成するとともに前記第２溝内に前記金属シリサイド膜からなる第２ゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１金属膜は第１導電型に適合した仕事関数値を有する金属シリサイドとなる金属膜からなり、
前記第２金属膜は第２導電型に適合した仕事関数値を有する金属膜からなる
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを形成する半導体装置の製造方法であって、
前記第１導電型ＭＯＳトランジスタの第１ゲート電極および前記第２導電型ＭＯＳトランジスタの第２ゲート電極を形成する工程は、
前記半導体基板上にゲート絶縁膜を介してシリコン系膜からなる第１ダミーゲートと第２ダミーゲートとを形成する工程と、
前記半導体基板上に前記第１ダミーゲートと前記第２ダミーゲートとを被覆する絶縁膜を形成した後、前記絶縁膜表面に前記第１ダミーゲート上部と前記第２ダミーゲート上部とを露出させる工程と、
前記絶縁膜表面に前記第２ダミーゲート上を被覆する第１金属膜を形成する工程と、
前記第１導電型ＭＯＳトランジスタの形成領域における前記第１金属膜および前記第１ダミーゲートを除去して前記絶縁膜に第１溝を形成する工程と、
前記第１金属膜と前記第２ダミーゲートとを反応させて金属シリサイド膜を形成する工程と、
前記第１溝内を埋め込むように第２金属膜を形成する工程と、
前記絶縁膜上の余剰な膜を除去して、前記第１溝内に前記第２金属膜からなる第１ゲート電極を形成するとともに前記第２ダミーゲートが形成されていた第２溝内に前記金属シリサイド膜からなる第２ゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１金属膜は第２導電型に適合した仕事関数値を有する金属シリサイドとなる金属膜からなり、
前記第２金属膜は第１導電型に適合した仕事関数値を有する金属膜からなる
ことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下地の絶縁膜へのダメージを抑えてＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ゲート電極を異なる材料で形成することが容易な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴという）では、ＯＮ／ＯＦＦを行う際に電圧を印加するゲート部分にポリシリコンが用いられていた。特にポリシリコンを用いることで、ＮＭＯＳトランジスタのゲート電極にはリン（Ｐ）もしくはヒ素（Ａｓ）をドーピングすることで、また、ＰＭＯＳトランジスタのゲート電極にはホウ素（Ｂ）をドーピングすることで、双方のゲート電極の仕事関数差（Δφ）を約１ｅＶに制御することができる。これによって、上記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各特性において重要なしきい値電圧（Ｖth）を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとに適した値に任意に制御することができるという利点があった。
【０００３】
しかし、ポリシリコンでは電源電圧を印加した際に空乏化が生じるため、電気的なゲート絶縁膜の膜厚（Ｔinv）が厚くなるという問題があった。トランジスタ特性としてオン電流（Ｉon）はチャネルの移動度（μeff）と絶縁膜容量（Ｃox）で決まる。ポリシリコンにて生じる空乏化による電気的膜厚の増加は絶縁膜容量（Ｃox）に直結しており、その薄膜化が望まれている。
【０００４】
電気的なゲート絶縁膜の膜厚（Ｔinv）の薄膜化の手段として電極材料に空乏化の生じない金属ゲートを用いることが広く検討されている。この金属ゲートは不純物のドーピングなどを行っても仕事関数が変化しない材料がほとんどであり、その場合は選択する材料によってほぼ仕事関数が決定することになる。そこで、ＮＭＯＳのゲート電極およびＰＭＯＳのゲート電極にはそれぞれ適切なる仕事関数を有する材料を用いることが必要となり、その結果、異なる材料を用いることが要求されている。いわゆるデュアル金属ゲート構造とする必要がある。
【０００５】
また、ポリシリコン全体をシリサイド化（フル−シリサイド）することで金属ゲートとする手法もある（例えば、特許文献１−４参照）。このフル−シリサイドではポリシリコン同様に不純物のドーピングにより仕事関数を制御することができる。
【０００６】
【特許文献１】特開平０７-１４４７１３号公報
【特許文献２】特開平１１-５２６８３号公報
【特許文献３】特開平１１-２１９３１８号公報
【特許文献４】特開２００３−２５８１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＮＭＯＳトランジスタのゲート電極とＰＭＯＳトランジスタのゲート電極を別々の金属材料で形成する場合、例えば、ＰＭＯＳトランジスタ側の電極材料を形成した後、ＮＭＯＳトランジスタ側に形成された電極材料を除去してから、ＮＭＯＳトランジスタ側のゲート電極材料を形成する、という方法になる。しかしながら、この方法では、この電極材料の除去工程で下地の絶縁膜をエッチングのストッパーにする場合、絶縁膜にダメージが入り、信頼性が低下するという問題が生じる。
【０００８】
また、ダメージを受けた絶縁膜をさらにエッチングして、絶縁膜を形成し直そうとすると、今度は絶縁膜を形成するときにかかる熱がＰＭＯＳトランジスタ側の電極材料にかかることになる。一般にゲート電極に用いる金属材料は、熱安定性に乏しい。以上のことなどからデュアル金属ゲートの形成はインテグレーション上、非常に困難である。
【０００９】
さらに、不純物を導入することによって仕事関数を制御することができるとされているニッケル（Ｎｉ）やハフニウム（Ｈｆ）のフル−シリサイドにおいても、仕事関数値の差Δφ＝０．８ｅＶ程度であり、ポリシリコンには及ばない。また、フル−シリサイドでは、ハフニウム（Ｈｆ）系のゲート絶縁膜材料上に成膜すると、フェルミレベルピニングが生じてしまい、ＰＭＯＳ側の仕事関数値φmがミッドギャップ付近に固定されて、所望のＶthにすることができないという問題が生じる。
【００１０】
本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート電極を異なる金属材料で形成することで、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にすることを課題とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを備えた半導体装置であって、前記第１導電型ＭＯＳトランジスタの第１ゲート電極は金属膜からなり、前記第２導電型ＭＯＳトランジスタの第２ゲート電極は金属シリサイド膜からなることを特徴とする。
【００１２】
上記半導体装置では、第１導電型ＭＯＳトランジスタの第１ゲート電極が金属膜で形成され、第２導電型ＭＯＳトランジスタの第２ゲート電極が金属シリサイド膜で形成されていることから、第１ゲート電極と第２ゲート電極との仕事関数値の差を確保しつつ、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にする。
【００１３】
本発明の半導体装置の製造方法は、半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを形成する半導体装置の製造方法であって、前記第１導電型ＭＯＳトランジスタの第１ゲート電極および前記第２導電型ＭＯＳトランジスタの第２ゲート電極を形成する工程は、前記半導体基板上に形成された絶縁膜に前記第１ゲート電極が形成される第１溝と前記第２ゲート電極が形成される第２溝とを形成する工程と、前記第１溝内面および前記第２溝内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面にシリコン系膜を形成する工程と、前記シリコン系膜表面に前記第２ゲート電極に適合した仕事関数値を有する金属シリサイドとなる第１金属膜を形成する工程と、前記第１溝内の前記第１金属膜およびシリコン系膜を除去する工程と、
前記第１金属膜と前記シリコン系膜とを反応させて前記第２溝内に金属シリサイド膜を形成する工程と、前記第１溝内を埋め込むように前記第１ゲート電極に適合した仕事関数値を有する第２金属膜を形成する工程と、前記絶縁膜上の余剰な膜を除去して、前記第１溝内に前記第２金属膜からなる第１ゲート電極を形成するとともに前記第２溝内に前記金属シリサイド膜からなる第２ゲート電極を形成する工程とを備えたことを特徴とする。
【００１４】
上記半導体装置の製造方法では、ゲート絶縁膜表面にシリコン系膜を形成した後、金属シリサイドとなる第１金属膜を形成し、第１導電型ＭＯＳトランジスタのゲート電極が形成される第１溝内の第１金属膜およびシリコン系膜を除去している。このため、ゲート絶縁膜上にはゲート絶縁膜を損傷することなくエッチング除去できるシリコン系膜が成膜されているので、第１溝内の第１金属膜を除去する際には、シリコン系膜がゲート絶縁膜の損傷を防止し、シリコン系膜を除去する際にはゲート絶縁膜を損傷することなくシリコン系膜の除去が行える。通常、ゲート絶縁膜上のシリコン系膜、例えばポリシリコン膜の除去は、ＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第１溝内の第１金属膜を除去した後に第２溝内を含む第１金属膜とシリコン系膜とをシリサイド反応させて、金属シリサイド膜を形成した後に第１溝内に第２金属膜を形成し、その後、絶縁膜上の余剰な金属シリサイド膜、第２金属膜等を除去することから、容易に仕事関数値の異なる材料、すなわち、第２金属膜で第１導電型ＭＯＳトランジスタの第１ゲート電極を形成することができ、金属シリサイド膜で第２導電型ＭＯＳトランジスタの第２ゲート電極を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜に過剰な熱工程の負荷がかからないという特徴を有する。
【００１５】
本発明の半導体装置の製造方法は、半導体基板に第１導電型ＭＯＳトランジスタと第１導電型とは逆導電型の第２導電型ＭＯＳトランジスタとを形成する半導体装置の製造方法であって、前記第１導電型ＭＯＳトランジスタの第１ゲート電極および前記第２導電型ＭＯＳトランジスタの第２ゲート電極を形成する工程は、前記半導体基板上にゲート絶縁膜を介してシリコン系膜からなる第１ダミーゲートと第２ダミーゲートとを形成する工程と、前記半導体基板上に前記第１ダミーゲートと前記第２ダミーゲートとを被覆する絶縁膜を形成した後、前記絶縁膜表面に前記第１ダミーゲート上部と前記第２ダミーゲート上部とを露出させる工程と、前記第２ゲート電極に適合した仕事関数値を有する金属シリサイドとなるもので前記絶縁膜表面に前記第２ダミーゲート上を被覆する第１金属膜を形成する工程と、前記第１導電型ＭＯＳトランジスタの形成領域における前記第１金属膜および前記第１ダミーゲートを除去して前記絶縁膜に第１溝を形成する工程と、前記第１金属膜と前記第２ダミーゲートとを反応させて金属シリサイド膜を形成する工程と、前記第１溝内を埋め込むように前記第１ゲート電極に適合した仕事関数値を有する第２金属膜を形成する工程と、前記絶縁膜上の余剰な膜を除去して、前記第１溝内に前記第２金属膜からなる第１ゲート電極を形成するとともに前記第２ダミーゲートが形成されていた第２溝内に前記金属シリサイド膜からなる第２ゲート電極を形成する工程とを備えたことを特徴とする。
【００１６】
上記半導体装置の製造方法では、ゲート絶縁膜表面にシリコン系膜からなる第１ダミーゲートと第２ダミーゲートとを形成した後、金属シリサイドとなる第１金属膜を形成し、第１導電型ＭＯＳトランジスタのゲート電極が形成される領域の第１金属膜と第１ダミーゲートを除去している。このとき、ゲート絶縁膜上にはゲート絶縁膜を損傷することなくエッチング除去できるシリコン系膜の第１ダミーゲートが成膜されているので、第１金属膜を除去する際には、シリコン系膜の第１ダミーゲートがゲート絶縁膜の損傷を防止し、シリコン系膜を除去する際にはゲート絶縁膜を損傷することなくシリコン系膜の除去が行える。通常、ゲート絶縁膜上のシリコン系膜、例えばポリシリコン膜の除去は、ＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第１ゲート電極が形成される第１溝の第１金属膜を除去した後に、第２ゲート電極を形成するために、第１金属膜とシリコン系膜とをシリサイド反応させて、金属シリサイド膜を形成した後に第１溝内に第２金属膜を形成し、その後、絶縁膜上の余剰な金属シリサイド膜、第２金属膜等を除去することから、容易に仕事関数値の異なる材料、すなわち、第２金属膜で第１導電型ＭＯＳトランジスタの第１ゲート電極を形成することができ、金属シリサイド膜で第２導電型ＭＯＳトランジスタの第２ゲート電極を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜に過剰な熱工程の負荷がかからないという特徴を有する。
【発明の効果】
【００１７】
本発明の半導体装置は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲート電極の一方を金属膜で形成し、他方のゲート電極を金属シリサイド膜で形成するため、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを構成することができるという利点がある。
【００１８】
本発明の半導体装置の製造方法は、ゲート絶縁膜へのダメージを最小に抑えつつ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ゲート電極に異なる材料の金属ゲートを形成することができるので、電気的なゲート絶縁膜の薄膜化が達成でき、半導体装置の高性能化が図れるという利点がある。また、この製造方法は、いわゆるダマシン（Damascene）構造であっても、コンベンショナル（Conventional）構造であっても、どちらにでも対応することが可能であるという利点がある。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
【００２０】
図１に示すように、半導体基板１１には第１導電型（例えばｐ型とする）ＭＯＳトランジスタの形成領域と第１導電型とは逆導電型である第２導電型（例えばｎ型とする）ＭＯＳトランジスタの形成領域とを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる、上記素子分離領域１２は例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００２１】
上記半導体基板１１上には、層間絶縁膜１３が形成されている。この層間絶縁膜１３には、ｐ型ＭＯＳトランジスタの形成領域上に第１溝１５が形成され、ＮＭＯＳトランジスタの形成領域上に第２溝１６が形成されている。上記第１溝１５の内面にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７を介して上記第１溝１５を埋め込むように金属膜からなる第１ゲート電極２５が形成されている。また、上記第２溝１６の内面にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７を介して上記第２溝１６を埋め込むように金属シリサイド膜からなる第２ゲート電極２６が形成されている。
【００２２】
したがって、上記第１ゲート電極２５、第２ゲート電極２６は、それらの上面が上記層間絶縁膜１３表面に露出されるように形成されている。
【００２３】
上記ゲート絶縁膜１７は、例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成され、例えば２ｎｍ〜５ｎｍの厚さに形成される。
【００２４】
上記第１ゲート電極２５は、第１導電型（ｐ型）に適合した仕事関数値を有する金属膜からなり、例えば、鉄、コバルト、ニッケル、銅、ルテニウム、ロジウム、パラジウム、銀、オスミウム、イリジウム、白金もしくは金からなる。なお、上記第１ゲート電極２５は、上記金属膜で埋め込む用に形成しても、また、所望の仕事関数が得られるように膜厚を調整して形成し、第１溝１５内部に空洞が生じる場合には電極膜２３が形成されていてもよい。この電極膜２３には、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の金属もしくは金属化合物を用いる。その成膜方法は、例えばＣＶＤ法、ＰＶＤ法等、種々の成膜方法を採用することができる。この電極膜２３の代わりに、上記第２金属膜２２を厚く形成することにより、代用することも可能である。
【００２５】
上記第２ゲート電極２６は第２導電型（ｎ型）に適合した仕事関数値を有する金属シリサイド膜からなり、例えば、チタンシリサイド、バナジウムシリサイド、クロムシリサイド、ジルコニウムシリサイド、ニオブシリサイド、モリブデンシリサイド、ハフニウムシリサイド、タンタルシリサイドもしくはタングステンシリサイドからなる。例えば、ハフニウムシリサイドの仕事関数値は４．２ｅＶであり、タンタルシリサイドの仕事関数値は４．２ｅＶである。これは、ｎ型不純物をドーピングしたポリシリコンゲートの仕事関数とほぼ同等な値となっている。
【００２６】
上記第１ゲート電極２５の両側における上記半導体基板１１上にはＰＭＯＳトランジスタのエクステンション領域４１、４２が形成されている。また、上記第２ゲート電極２６の両側における上記半導体基板１１上にはＮＭＯＳトランジスタのエクステンション領域５１、５２が形成されている。さらに、上記第１ゲート電極２５の両側でかつ上記第１ゲート電極２５から所定距離の上記エクステンション領域４１、４２上にはスペーサー絶縁膜４３、４４が形成されている。このスペーサー絶縁膜４３、４４の端部より上記エクステンション領域４１、４２上にはソース・ドレイン領域４５、４６が形成されている。一方、ＮＭＯＳトランジスタ領域においても、第２ゲート電極２６の両側および第２ゲート電極２６から所定距離の上記エクステンション領域５１、５２上にはスペーサー絶縁膜５３、５４が形成されている。このスペーサー絶縁膜５３、５４の端部より上記エクステンション領域５１、５２上にはソース・ドレイン領域５５、５６が形成されている。各ソース・ドレイン領域４５、４６、５５、５６表面にはシリサイド層が形成されている。
【００２７】
図示はしないが、上記層間絶縁膜１３上に上層配線等を形成するための層間絶縁膜が形成され、その層間絶縁膜にコンタクトホールが形成され、そのコンタクトホール内部にプラグの形成等が行われている。
【００２８】
上記半導体装置１では、第１導電型ＭＯＳトランジスタの第１ゲート電極２５が金属膜で形成され、第２導電型ＭＯＳトランジスタの第２ゲート電極２６が金属シリサイド膜で形成されていることから、第１ゲート電極２５と第２ゲート電極２６との仕事関数値の差を確保しつつ、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にする。
【００２９】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図２〜図３の製造工程断面図によって説明する。
【００３０】
図２（１）に示すように、半導体基板１１には第１導電型（ｐ型）ＭＯＳトランジスタの形成領域と第１導電型とは逆導電型である第２導電型（ｎ型）ＭＯＳトランジスタの形成領域とを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる、上記素子分離領域１２は例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００３１】
上記半導体基板１１上にダミーゲート絶縁膜６１を介してダミーゲート６３、６４が形成されている。上記ダミーゲート６３の両側における上記半導体基板１１上にはＰＭＯＳトランジスタのエクステンション領域４１、４２が形成されている。また、上記ダミーゲート６４の両側における上記半導体基板１１上にはＮＭＯＳトランジスタのエクステンション領域５１、５２が形成されている。さらに、ダミーゲート６３の両側およびダミーゲート６３から所定距離の上記エクステンション領域４１、４２上にはスペーサー絶縁膜４３、４４が形成されている。このスペーサー絶縁膜４３、４４の端部より上記エクステンション領域４１、４２上にはソース・ドレイン領域４５、４６が形成されている。一方、ＮＭＯＳトランジスタ領域においても、ダミーゲート６４の両側およびダミーゲート６４から所定距離の上記エクステンション領域５１、５２上にはスペーサー絶縁膜５３、５４が形成されている。このスペーサー絶縁膜５３、５４の端部より上記エクステンション領域５１、５２上にはソース・ドレイン領域５５、５６が形成されている。各ソース・ドレイン領域４５、４６、５５、５６表面にはシリサイド層が形成されている。
【００３２】
上記半導体基板１１上には上記ダミーゲート６３、６４の上面を露出させるようにして上記ダミーゲート６３、６４を埋め込む層間絶縁膜１３が形成されている。上記ダミーゲート６３、６４の上部を露出させるのは、上記層間絶縁膜１３を例えばＣＭＰによって研磨することによりできる。
【００３３】
次に、上記ダミーゲート６３、６４を除去する。さらに上記ダミーゲート絶縁膜６１を除去する。この結果、図２（２）に示すように、層間絶縁膜１３にＰＭＯＳトランジスタのゲート電極が形成される第１溝１５とＮＭＯＳトランジスタのゲート電極が形成される第２溝１６が形成される。次に、上記第１溝１５および第２溝１６の内面を含む上記層間絶縁膜１３上にゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、例えば原子層蒸着法（ＡＬＤ（Atomic Layer Deposition）法）などの成膜方法により、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成され、例えば２ｎｍ〜５ｎｍの厚さに形成される。
【００３４】
図２（３）に示すように、上記ゲート絶縁膜１７上にシリコン系膜１８を形成する。ここでは、シリコン系膜１８にポリシリコン膜を用い、例えば５ｎｍ〜１０ｎｍの厚さに形成した。
【００３５】
次に、図２（４）に示すように、上記第１溝１５、第２溝１６を埋め込むように上記シリコン系膜１８上に、ＮＭＯＳトランジスタのゲート電極に適する第１金属膜１９を形成する。この第１金属膜１９の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第１金属膜１９は、例えばハフニウム（Ｈｆ）やタンタル（Ｔａ）などのシリサイド化しても仕事関数的にＮＭＯＳトランジスタのゲート電極に適する金属が用いられ、２０ｎｍ〜４０ｎｍの厚さに形成される。
【００３６】
次に、上記第１金属膜１９上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、ＰＭＯＳトランジスタの形成領域上のレジスト膜を除去し、ＮＭＯＳトランジスタの形成領域上に上記レジスト膜を残す。この結果、図２（５）に示すように、残したレジスト膜からなるマスク層２０が形成される。上記マスク層２０をエッチングマスクに用いて、上記第１金属膜１９をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、ＮＭＯＳトランジスタの形成領域に上記第１金属膜１９が残される。
【００３７】
次に、図３（６）に示すように、上記マスク層２０〔前記図１（５）参照〕を除去する。この除去加工は、ＳＨもしくは硫酸（Ｈ2ＳＯ4）を用いたウエット処理により行うことができる。さらに高温ＳＣ１もしくは水酸化アンモニウム（ＮＨ4ＯＨ）により、ハフニウム（Ｈｆ）やタンタル（Ｔａ）などからなる上記第１金属膜１９をハードマスクとしてＰＭＯＳトランジスタの形成領域側のポリシリコンからなるシリコン系膜１８を除去する。よってＮＭＯＳトランジスタの形成領域にはシリコン系膜１８が残される。ここで、層間絶縁膜１３上の剥離する材料がポリシリコンであるのでＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜１７への影響が小さいエッチャントでのエッチングが可能となる。
【００３８】
次いで、図３（７）に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、３００℃〜９００℃に加熱して、上記第１金属膜１９〔前記図２（６）参照〕とその下層のシリコン系膜１８〔前記図２（６）参照〕とを反応させて、金属シリサイド膜２１を形成する。このシリサイド化反応では、第２溝１６の内部をシリサイド膜２１で埋め込む。上記第１金属膜１９は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）もしくはタングステン（Ｗ）で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第１金属膜１９をハフニウムで形成していた場合にはハフニウムシリサイドが形成され、第１金属膜１９をタンタルで形成していた場合にはタンタルシリサイドが形成される。例えば、ハフニウムシリサイドの仕事関数値は４．２ｅＶであり、タンタルシリサイドの仕事関数値は４．２ｅＶである。これは、ｎ型不純物をドーピングしたポリシリコンゲートの仕事関数とほぼ同等な値となっている。
【００３９】
次に、図３（８）に示すように、上記金属シリサイド膜２１を被覆するように上記層間絶縁膜１３（実質的にはゲート絶縁膜１７）上に、ＰＭＯＳトランジスタのゲート電極に適する第２金属膜２２を形成する。この第２金属膜２２の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第２金属膜２２は、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などの仕事関数的にＰＭＯＳトランジスタのゲート電極に適する金属が用いられ、例えばＰＶＤ法もしくはＣＶＤ法によって、例えば１０ｎｍ〜１００ｎｍの厚さに形成される。
【００４０】
次に、図３（９）に示すように、上記第２金属膜２２上に第１溝１５を埋め込むように、また第２溝１６が上記金属シリサイド膜２１で埋め込まれていない場合には、第２溝１６も埋め込むように、電極膜２３を形成する。この電極膜２３には、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の金属もしくは金属化合物を用いる。その成膜方法は、例えばＣＶＤ法、ＰＶＤ法等、種々の成膜方法を採用することができる。この電極膜２３の代わりに、上記第２金属膜２２を厚く形成することにより、代用することも可能である。
【００４１】
次に、図３（１０）に示すように、上記層間絶縁膜１３上の余剰な金属シリサイド膜２１、第２金属膜２２、電極膜２３を除去する。上記除去加工には、例えばＣＭＰを用いることができる。このＣＭＰは、例えば層間絶縁膜１３上面が露出するまで行い、第１溝１５内部にゲート絶縁膜１７を介して第２第２金属膜２２、電極膜２３からなるＰＭＯＳトランジスタのゲート電極２５が形成され、第２溝１６内部にゲート絶縁膜１７を介してシリサイド膜２１からなるＮＭＯＳトランジスタのゲート電極２６が形成される。
【００４２】
その後は、図示はしないが、上記層間絶縁膜１３上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、ＢＥＯＬ（バックエンドオブライン）工程となる。
【００４３】
上記半導体装置の製造方法では、ゲート絶縁膜１７表面にシリコン系膜１８を形成した後、金属シリサイドとなる第１金属膜１９を形成し、第１導電型ＭＯＳトランジスタのゲート電極２５が形成される第１溝１５内の第１金属膜１９およびシリコン系膜１８を除去している。このため、ゲート絶縁膜１７上にはゲート絶縁膜１７を損傷することなくエッチング除去できるシリコン系膜１８が成膜されているので、第１溝１５内の第１金属膜１９を除去する際には、シリコン系膜１８がゲート絶縁膜１６の損傷を防止し、シリコン系膜１８を除去する際にはゲート絶縁膜１７を損傷することなくシリコン系膜１８の除去が行える。通常、ゲート絶縁膜１７上のシリコン系膜１８、例えばポリシリコン膜の除去は、ＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第１溝１５内の第１金属膜１９を除去した後に第２溝１６内を含む第１金属膜１９とシリコン系膜１８とをシリサイド反応させて、金属シリサイド膜２１を形成した後に第１溝１５内に第２金属膜２２を形成し、その後、層間絶縁膜１３上の余剰な金属シリサイド膜２１、第２金属膜２２等を除去することから、容易に仕事関数値の異なる材料、すなわち、第２金属膜２２で第１導電型ＭＯＳトランジスタの第１ゲート電極２５を形成することができ、金属シリサイド膜２１で第２導電型ＭＯＳトランジスタの第２ゲート電極２６を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜１７を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜２１に過剰な熱工程の負荷がかからない。
【００４４】
このように、上記製造方法は、ゲート絶縁膜１７へのダメージを最小に抑えつつ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１、第２ゲート電極２５、２６に異なる材料の金属ゲートを形成することができるので、電気的なゲート絶縁膜１７の薄膜化が達成でき、半導体装置１の高性能化が図れるという利点がある。また、この製造方法は、いわゆるダマシン（Damascene）構造であっても、コンベンショナル（Conventional）構造であっても、どちらにでも対応することが可能であるという利点がある。
【００４５】
本発明の半導体装置に係る一実施の形態の第２例を、図４の概略構成断面図によって説明する。
【００４６】
図４に示すように、半導体基板１１には第１導電型（例えばｐ型とする）ＭＯＳトランジスタの形成領域と第１導電型とは逆導電型である第２導電型（例えばｎ型とする）ＭＯＳトランジスタの形成領域とを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる、上記素子分離領域１２は例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００４７】
上記半導体基板１１上には、層間絶縁膜１３が形成されている。この層間絶縁膜１３には、ｐ型ＭＯＳトランジスタの形成領域上に第１溝１５が形成され、ＮＭＯＳトランジスタの形成領域上に第２溝１６が形成されている。上記第１溝１５の内面にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７を介して上記第１溝１５を埋め込むように金属シリサイド膜からなる第１ゲート電極３５が形成されている。また、上記第２溝１６の内面にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７を介して上記第２溝１６を埋め込むように金属膜からなる第２ゲート電極３６が形成されている。
【００４８】
したがって、上記第１ゲート電極３５、第２ゲート電極３６は、それらの上面が上記層間絶縁膜１３表面に露出されるように形成されている。
【００４９】
上記ゲート絶縁膜１７は、例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成され、例えば２ｎｍ〜５ｎｍの厚さに形成される。
【００５０】
上記第１ゲート電極３５は、第１導電型（ｐ型）に適合した仕事関数値を有する金属シリサイド膜からなり、例えば、鉄シリサイド、コバルトシリサイド、ニッケルシリサイド、銅シリサイド、ルテニウムシリサイド、ロジウムシリサイド、パラジウムシリサイド、銀シリサイド、オスミウムシリサイド、イリジウムシリサイド、白金シリサイドもしくは金シリサイドからなる。例えば、白金シリサイドの仕事関数値は４．９ｅＶ〜５．０ｅＶ、ニッケルシリサイドの仕事関数値は４．７ｅＶ、コバルトシリサイドの仕事関数値は４．７ｅＶ、タングステンシリサイドの仕事関数値は４．７ｅＶである。
【００５１】
上記第２ゲート電極３６は第２導電型（ｎ型）に適合した仕事関数値を有する金属膜からなり、例えば、チタン、バナジウム、クロム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタルもしくはタングステンからなる。なお、上記第２ゲート電極３６は、上記金属膜で埋め込むように形成する際に、所望の仕事関数値が得られるように膜厚を調整して形成し、第２溝１６内部に空洞が生じる場合には電極膜２３が形成されていてもよい。この電極膜２３には、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の金属もしくは金属化合物を用いる。その成膜方法は、例えばＣＶＤ法、ＰＶＤ法等、種々の成膜方法を採用することができる。この電極膜２３の代わりに、上記金属膜を厚く形成することにより、代用することも可能である。
【００５２】
上記第１ゲート電極３５の両側における上記半導体基板１１上にはＰＭＯＳトランジスタのエクステンション領域４１、４２が形成されている。また、上記第２ゲート電極３６の両側における上記半導体基板１１上にはＮＭＯＳトランジスタのエクステンション領域５１、５２が形成されている。さらに、上記第１ゲート電極３５の両側でかつ上記第１ゲート電極３５から所定距離の上記エクステンション領域４１、４２上にはスペーサー絶縁膜４３、４４が形成されている。このスペーサー絶縁膜４３、４４の端部より上記エクステンション領域４１、４２上にはソース・ドレイン領域４５、４６が形成されている。一方、ＮＭＯＳトランジスタ領域においても、第２ゲート電極３６の両側および第２ゲート電極３６から所定距離の上記エクステンション領域５１、５２上にはスペーサー絶縁膜５３、５４が形成されている。このスペーサー絶縁膜５３、５４の端部より上記エクステンション領域５１、５２上にはソース・ドレイン領域５５、５６が形成されている。上記各ソース・ドレイン領域４５、４６、５５、５６上にはシリサイド層が形成されている。
【００５３】
図示はしないが、上記層間絶縁膜１３上に上層配線等を形成するための層間絶縁膜が形成され、その層間絶縁膜にコンタクトホールが形成され、そのコンタクトホール内部にプラグの形成等が行われている。
【００５４】
上記半導体装置２では、ＰＭＯＳトランジスタの第１ゲート電極３５が金属シリサイド膜で形成され、ＮＭＯＳトランジスタの第２ゲート電極３６が金属膜で形成されていることから、第１ゲート電極３５と第２ゲート電極３６との仕事関数値の差を確保しつつ、所望のトランジスタ性能、例えばしきい値電圧を確保し、信頼性の高いデュアルゲート構造のトランジスタを可能にする。
【００５５】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図５〜図６の製造工程断面図によって説明する。なお、前記第１例と同様なる構成部品には同一符号を付与した。
【００５６】
図５（１）に示すように、半導体基板１１には第１導電型（ｐ型）ＭＯＳトランジスタの形成領域と第１導電型とは逆導電型である第２導電型（ｐ型）ＭＯＳトランジスタの形成領域とを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる、上記素子分離領域１２は例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００５７】
上記半導体基板１１上にダミーゲート絶縁膜６１を介してダミーゲート６３、６４が形成されている。上記ダミーゲート６３の両側における上記半導体基板１１上にはＰＭＯＳトランジスタのエクステンション領域４１、４２が形成されている。また、上記ダミーゲート６４の両側における上記半導体基板１１上にはＮＭＯＳトランジスタのエクステンション領域５１、５２が形成されている。さらに、ダミーゲート６３の両側およびダミーゲート６３から所定距離の上記エクステンション領域４１、４２上にはスペーサー絶縁膜４３、４４が形成されている。このスペーサー絶縁膜４３、４４の端部より上記エクステンション領域４１、４２上にはソース・ドレイン領域４５、４６が形成されている。一方、ＮＭＯＳトランジスタ領域においても、ダミーゲート６４の両側およびダミーゲート６４から所定距離の上記エクステンション領域５１、５２上にはスペーサー絶縁膜５３、５４が形成されている。このスペーサー絶縁膜５３、５４の端部より上記エクステンション領域５１、５２上にはソース・ドレイン領域５５、５６が形成されている。
【００５８】
上記半導体基板１１上には上記ダミーゲート６３、６４の上面を露出させるようにして上記ダミーゲート６３、６４を埋め込む層間絶縁膜１３が形成されている。上記ダミーゲート６３、６４の上部を露出させるのは、上記層間絶縁膜１３を例えばＣＭＰによって研磨することによりできる。
【００５９】
次に、上記ダミーゲート６３、６４を除去する。さらに上記ダミーゲート絶縁膜６１を除去する。この結果、図５（２）に示すように、層間絶縁膜１３にＰＭＯＳトランジスタのゲート電極が形成される第１溝１５とＮＭＯＳトランジスタのゲート電極が形成される第２溝１６が形成される。次に、上記第１溝１５および第２溝１６の内面を含む上記層間絶縁膜１３上にゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、例えば原子層蒸着法（ＡＬＤ（Atomic Layer Deposition）法）などの成膜方法により、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成され、例えば２ｎｍ〜５ｎｍの厚さに形成される。
【００６０】
図５（３）に示すように、上記ゲート絶縁膜１７上にシリコン系膜１８を形成する。ここでは、シリコン系膜１８にポリシリコン膜を用い、例えば５ｎｍ〜１０ｎｍの厚さに形成した。
【００６１】
次に、図５（４）に示すように、上記第１溝１５、第２溝１６を埋め込むように上記シリコン系膜１８上に、ＰＭＯＳトランジスタのゲート電極に適する第１金属膜３１を形成する。この第１金属膜３１の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第１金属膜３１は、前記第１例で記載した第１金属膜１９と同様な金属材料、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などの仕事関数的にＰＭＯＳトランジスタのゲート電極に適する金属が用いられ、例えばＰＶＤ法もしくはＣＶＤ法によって、例えば２０ｎｍ〜４０ｎｍの厚さに形成される。
【００６２】
次に、上記第１金属膜３１上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、ＮＭＯＳトランジスタの形成領域上のレジスト膜を除去し、ＰＭＯＳトランジスタの形成領域上に上記レジスト膜を残す。この結果、図５（５）に示すように、残したレジスト膜からなるマスク層３２が形成される。上記マスク層３２をエッチングマスクに用いて、上記第１金属膜３１をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、ＰＭＯＳトランジスタの形成領域に上記第１金属膜３１が残される。
【００６３】
次に、図６（６）に示すように、上記マスク層２５〔前記図５（５）参照〕を除去する。この除去加工は、ＳＨもしくは硫酸（Ｈ2ＳＯ4）を用いたウエット処理により行うことができる。さらに高温ＳＣ１もしくは水酸化アンモニウム（ＮＨ4ＯＨ）により、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などからなる上記第１金属膜３１をハードマスクとしてＮＭＯＳトランジスタの形成領域側のポリシリコンからなるシリコン系膜１８を除去する。ここで、層間絶縁膜１３上の剥離する材料がポリシリコンであるのでＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜１７への影響が小さいエッチャントでのエッチングが可能となる。
【００６４】
次いで、図６（７）に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、３００℃〜９００℃に加熱して、上記第１金属膜３１〔前記図６（６）参照〕とその下層のシリコン系膜１８〔前記図６（６）参照〕とを反応させて、金属シリサイド膜３３を形成する。このシリサイド化反応では、第１溝１５の内部を金属シリサイド膜３３で埋め込む。上記第１金属膜３１は、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）もしくは金（Ａｕ）で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第１金属膜３１を白金で形成していた場合には白金シリサイドが形成され、第１金属膜３１をニッケルで形成していた場合にはタニッケルシリサイドが形成され、第１金属膜３１をコバルトで形成していた場合にはコバルトシリサイドが形成され、第１金属膜３１をタングステンで形成していた場合にはタングステンシリサイドが形成される。例えば、白金シリサイドの仕事関数値は４．９ｅＶ〜５．０ｅＶ、ニッケルシリサイドの仕事関数値は４．７ｅＶ、コバルトシリサイドの仕事関数値は４．７ｅＶ、タングステンシリサイドの仕事関数値は４．７ｅＶとなる。
【００６５】
次に、図６（８）に示すように、上記金属シリサイド膜３３を被覆するように上記層間絶縁膜１３（実質的にはゲート絶縁膜１７）上に、ＮＭＯＳトランジスタのゲート電極に適する第２金属膜３４を形成する。この第２金属膜３４の形成方法は、種々の成膜方法を用いることができ、例えばＰＶＤ法、ＣＶＤ法等の成膜方法を用いることができる。上記第２金属膜３４は、例えばチタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）もしくはタングステン（Ｗ）等の仕事関数的にＮＭＯＳトランジスタのゲート電極に適する金属が用いられ、２０ｎｍ〜４０ｎｍの厚さに形成される。
【００６６】
次に、図６（９）に示すように、上記第２金属膜３４上に第２溝１６を埋め込むように電極膜２３を形成する。この電極膜２３には、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の金属もしくは金属化合物を用いる。その成膜方法は、例えばＣＶＤ法、ＰＶＤ法等、種々の成膜方法を採用することができる。この電極膜２３の代わりに、上記第２金属膜３４を厚く形成することにより、代用することも可能である。
【００６７】
次に、図６（１０）に示すように、上記層間絶縁膜１３上の余剰な金属シリサイド膜３３、第２金属膜３４、電極膜２３を除去する。上記除去加工には、例えばＣＭＰを用いることができる。このＣＭＰは、例えば層間絶縁膜１３上面が露出するまで行い、第１溝１５内部にゲート絶縁膜１７を介して金属シリサイド膜３３からなるＰＭＯＳトランジスタの第１ゲート電極３５が形成され、第２溝１６内部にゲート絶縁膜１７を介して第２金属膜３４、電極膜２３からなるＮＭＯＳトランジスタの第２ゲート電極３６が形成される。
【００６８】
その後は、図示はしないが、上記層間絶縁膜１３上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、ＢＥＯＬ（バックエンドオブライン）工程となる。
【００６９】
上記半導体装置の製造方法では、ゲート絶縁膜１７表面にシリコン系膜１８を形成した後、金属シリサイドとなる第１金属膜３１を形成し、第１導電型ＭＯＳトランジスタの第１ゲート電極３５が形成される第１溝１５内の第１金属膜３１およびシリコン系膜１８を除去している。このため、ゲート絶縁膜１７上にはゲート絶縁膜１７を損傷することなくエッチング除去できるシリコン系膜１８が成膜されているので、第１溝１５内の第１金属膜３１を除去する際には、シリコン系膜１８がゲート絶縁膜１６の損傷を防止し、シリコン系膜１８を除去する際にはゲート絶縁膜１７を損傷することなくシリコン系膜１８の除去が行える。通常、ゲート絶縁膜１７上のシリコン系膜１８、例えばポリシリコン膜の除去は、ＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第１溝１５内の第１金属膜３１を除去した後に第２溝１６内を含む第１金属膜３１とシリコン系膜１８とをシリサイド反応させて、金属シリサイド膜３３を形成した後に第１溝１５内に第２金属膜３４を形成し、その後、層間絶縁膜１３上の余剰な金属シリサイド膜３３、第２金属膜３４等を除去することから、容易に仕事関数値の異なる材料、すなわち、第２金属膜３４で第１導電型ＭＯＳトランジスタの第１ゲート電極３５を形成することができ、金属シリサイド膜３３で第２導電型ＭＯＳトランジスタの第２ゲート電極３６を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜１７を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜２１に過剰な熱工程の負荷がかからない。
【００７０】
このように、上記製造方法は、ゲート絶縁膜１７へのダメージを最小に抑えつつ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１、第２ゲート電極３５、３６に異なる材料の金属ゲートを形成することができるので、電気的なゲート絶縁膜１７の薄膜化が達成でき、半導体装置１の高性能化が図れるという利点がある。また、この製造方法は、いわゆるダマシン（Damascene）構造であっても、コンベンショナル（Conventional）構造であっても、どちらにでも対応することが可能であるという利点がある。
【００７１】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第３例を、図７〜図８の製造工程断面図によって説明する。
【００７２】
図７（１）に示すように、半導体基板１１には第１導電型（ｐ型）ＭＯＳトランジスタの形成領域と第１導電型とは逆導電型である第２導電型（ｐ型）ＭＯＳトランジスタの形成領域とを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる、上記素子分離領域１２は例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００７３】
上記半導体基板１１上にゲート絶縁膜１７を介して第１、第２ダミーゲート６３、６４が形成されている。このゲート絶縁膜１７は、例えば原子層蒸着法（ＡＬＤ（Atomic Layer Deposition）法）などの成膜方法により、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成され、例えば２ｎｍ〜５ｎｍの厚さに形成される。
【００７４】
上記第１ダミーゲート６３の両側における上記半導体基板１１上にはＰＭＯＳトランジスタのエクステンション領域４１、４２が形成されている。また、上記第２ダミーゲート６４の両側における上記半導体基板１１上にはＮＭＯＳトランジスタのエクステンション領域５１、５２が形成されている。さらに、第１ダミーゲート６３の両側および第１ダミーゲート６３から所定距離の上記エクステンション領域４１、４２上にはスペーサー絶縁膜４３、４４が形成されている。このスペーサー絶縁膜４３、４４の端部より上記エクステンション領域４１、４２上にはソース・ドレイン領域２５、３６が形成されている。一方、ＮＭＯＳトランジスタ領域においても、第２ダミーゲート６４の両側および第２ダミーゲート６４から所定距離の上記エクステンション領域５１、５２上にはスペーサー絶縁膜５３、５４が形成されている。このスペーサー絶縁膜５３、５４の端部より上記エクステンション領域５１、５２上にはソース・ドレイン領域５５、５６が形成されている。
【００７５】
そして、上記のように構成された半導体基板１１上に上記第１、第２ダミーゲート６３、６４等を埋め込む層間絶縁膜１３を形成する。
【００７６】
次に、図７（２）に示すように、上記層間絶縁膜１３を例えばＣＭＰによって研磨することにより、上記第１、第２ダミーゲート６３、６４の上部を露出させる。
【００７７】
次に、図７（３）に示すように、上記第１、第２ダミーゲート６３、６４上を被覆するように上記層間絶縁膜１３上に、ＮＭＯＳトランジスタのゲート電極に適する第１金属膜１９を形成する。この第１金属膜１９の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第１金属膜１９は、例えばハフニウム（Ｈｆ）やタンタル（Ｔａ）などのシリサイド化しても仕事関数的にＮＭＯＳトランジスタのゲート電極に適する金属が用いられ、２０ｎｍ〜４０ｎｍの厚さに形成される。
【００７８】
次に、図７（４）に示すように、上記第１金属膜１９上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、ＰＭＯＳトランジスタの形成領域上のレジスト膜を除去し、ＮＭＯＳトランジスタの形成領域上に上記レジスト膜を残す。この結果、残したレジスト膜からなるマスク層２０が形成される。上記マスク層２０をエッチングマスクに用いて、上記第１金属膜１９をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、ＮＭＯＳトランジスタの形成領域に上記第１金属膜１９が残される。
【００７９】
次に、図７（５）に示すように、上記マスク層２０〔前記図７（４）参照〕を除去する。この除去加工は、ＳＨもしくは硫酸（Ｈ2ＳＯ4）を用いたウエット処理により行うことができる。さらに高温ＳＣ１もしくは水酸化アンモニウム（ＮＨ4ＯＨ）により、ハフニウム（Ｈｆ）やタンタル（Ｔａ）などからなる上記第１金属膜１９をハードマスクとしてＰＭＯＳトランジスタの形成領域側のポリシリコンからなる第１ダミーゲート６３〔前記図７（３）参照〕を除去して第１溝１５を形成する。ここで、層間絶縁膜１３上の剥離する材料がポリシリコンであるのでＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜１７への影響が小さいエッチャントでのエッチングが可能となる。
【００８０】
次いで、図８（６）に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、３００℃〜９００℃に加熱して、上記第１金属膜１９〔前記図７（４）参照〕とその下層の第２ダミーゲート６４〔前記図７（３）参照〕とを反応させて、金属シリサイド膜２１を形成する。このシリサイド化反応では、第２溝１６（第２ダミーゲート６４が形成されていた部分）の内部をシリサイド膜２１で埋め込む。上記第１金属膜１９は、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）もしくはタングステン（Ｗ）で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第１金属膜１９をハフニウムで形成していた場合にはハフニウムシリサイドが形成され、第１金属膜１９をタンタルで形成していた場合にはタンタルシリサイドが形成される。例えば、ハフニウムシリサイドの仕事関数値は４．２ｅＶであり、タンタルシリサイドの仕事関数値は４．２ｅＶである。これは、ｎ型不純物をドーピングしたポリシリコンゲートの仕事関数とほぼ同等な値となっている。
【００８１】
次に、図８（７）に示すように、上記第１溝１５内部に形成されるように上記層間絶縁膜１３上に、ＰＭＯＳトランジスタのゲート電極に適する第２金属膜２２を形成する。その際、第２金属膜２２は金属シリサイド膜２１を被覆する。この第２金属膜２２の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第２金属膜２２は、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などの仕事関数的にＰＭＯＳトランジスタのゲート電極に適する金属が用いられ、例えばＰＶＤ法もしくはＣＶＤ法によって、例えば１０ｎｍ〜１００ｎｍの厚さに形成される。
【００８２】
次に、図８（８）に示すように、上記第２金属膜２２上に第１溝１５を埋め込むように電極膜２３を形成する。この電極膜２３には、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の金属もしくは金属化合物を用いる。その成膜方法は、例えばＣＶＤ法、ＰＶＤ法等、種々の成膜方法を採用することができる。この電極膜２３の代わりに、上記第２金属膜２２を厚く形成することにより、代用することも可能である。
【００８３】
次に、図８（９）に示すように、上記層間絶縁膜１３上の余剰な金属シリサイド膜２１、第２金属膜２２、電極膜２３を除去する。上記除去加工には、例えばＣＭＰを用いることができる。このＣＭＰは、例えば層間絶縁膜１３上面が露出するまで行い、第１溝１５内部にゲート絶縁膜１７を介して第２金属膜２２、電極膜２３からなるＰＭＯＳトランジスタのゲート電極２５が形成され、第２溝１６底部にゲート絶縁膜１７を介して金属シリサイド膜２１からなるＮＭＯＳトランジスタのゲート電極２６が形成される。
【００８４】
その後は、図示はしないが、上記層間絶縁膜１３上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、ＢＥＯＬ（バックエンドオブライン）工程となる。
【００８５】
上記半導体装置の製造方法では、ゲート絶縁膜１７表面にシリコン系膜からなる第１ダミーゲート６３と第２ダミーゲート６４とを形成した後、金属シリサイドとなる第１金属膜１９を形成し、第１導電型ＭＯＳトランジスタのゲート電極が形成される領域の第１金属膜１９と第１ダミーゲート６３を除去している。このとき、ゲート絶縁膜上にはゲート絶縁膜を損傷することなくエッチング除去できるシリコン系膜の第１ダミーゲート６３が成膜されているので、第１金属膜１９を除去する際には、シリコン系膜の第１ダミーゲート６３がゲート絶縁膜１７の損傷を防止し、シリコン系膜を除去する際にはゲート絶縁膜１７を損傷することなくシリコン系膜の除去が行える。通常、ゲート絶縁膜１７上のシリコン系膜、例えばポリシリコン膜の除去は、ＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第１ゲート電極２５が形成される第１溝１５の第１金属膜１９を除去した後に、第２ゲート電極２２を形成するために、第１金属膜１９とシリコン系膜とをシリサイド反応させて、金属シリサイド膜２１を形成した後に第１溝１５内に第２金属膜２２を形成し、その後、層間絶縁膜１３上の余剰な金属シリサイド膜２１、第２金属膜２２等を除去することから、容易に仕事関数値の異なる材料、すなわち、第２金属膜２２で第１導電型ＭＯＳトランジスタの第１ゲート電極２５を形成することができ、金属シリサイド膜２１で第２導電型ＭＯＳトランジスタの第２ゲート電極２６を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜１７を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜２１に過剰な熱工程の負荷がかからないという特徴を有する。
【００８６】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第４例を、図９〜図１０の製造工程断面図によって説明する。
【００８７】
図９（１）に示すように、半導体基板１１には第１導電型（ｐ型）ＭＯＳトランジスタの形成領域と第１導電型とは逆導電型である第２導電型（ｎ型）ＭＯＳトランジスタの形成領域とを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板が用いられる、上記素子分離領域１２は例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００８８】
上記半導体基板１１上にゲート絶縁膜１７を介して第１、第２ダミーゲート６３、６４が形成されている。このゲート絶縁膜１７は、例えば原子層蒸着法（ＡＬＤ（Atomic Layer Deposition）法）などの成膜方法により、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む高誘電率（Ｈｉｇｈ−ｋ）膜で形成され、例えば２ｎｍ〜５ｎｍの厚さに形成される。
【００８９】
上記第１ダミーゲート６３の両側における上記半導体基板１１上にはＰＭＯＳトランジスタのエクステンション領域４１、４２が形成されている。また、上記第２ダミーゲート６４の両側における上記半導体基板１１上にはＮＭＯＳトランジスタのエクステンション領域５１、５２が形成されている。さらに、第１ダミーゲート６３の両側およびダミーゲート６３から所定距離の上記エクステンション領域４１、４２上にはスペーサー絶縁膜４３、４４が形成されている。このスペーサー絶縁膜４３、４４の端部より上記エクステンション領域４１、４２上にはソース・ドレイン領域２５、３６が形成されている。一方、ＮＭＯＳトランジスタ領域においても、ダミーゲート６４の両側および第２ダミーゲート６４から所定距離の上記エクステンション領域５１、５２上にはスペーサー絶縁膜５３、５４が形成されている。このスペーサー絶縁膜５３、５４の端部より上記エクステンション領域５１、５２上にはソース・ドレイン領域５５、５６が形成されている。
【００９０】
そして、上記のように構成された半導体基板１１上に上記第１、第２ダミーゲート６３、６４等を埋め込む層間絶縁膜１３を形成する。
【００９１】
次に、図９（２）に示すように、上記層間絶縁膜１３を例えばＣＭＰによって研磨することにより、上記第１、第２ダミーゲート６３、６４の上部を露出させる。
【００９２】
次に、図９（３）に示すように、上記第１、第２ダミーゲート６３、６４上を被覆するように上記層間絶縁膜１３上に、ＰＭＯＳトランジスタのゲート電極に適する第１金属膜３１を形成する。この第１金属膜３１の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第１金属膜３１は、例えば鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などの仕事関数的にＰＭＯＳトランジスタのゲート電極に適する金属が用いられ、２０ｎｍ〜４０ｎｍの厚さに形成される。
【００９３】
次に、図９（４）に示すように、上記第１金属膜３１上にレジスト膜を形成する。そして通常のリソグラフィー技術によって、ＰＭＯＳトランジスタの形成領域上のレジスト膜を除去し、ＰＭＯＳトランジスタの形成領域上に上記レジスト膜を残す。この結果、残したレジスト膜からなるマスク層３２が形成される。上記マスク層３２をエッチングマスクに用いて、上記第１金属膜３１をエッチング除去する。このエッチングには、エッチング種に例えばフッ酸を用いることができる。この結果、ＰＭＯＳトランジスタの形成領域に上記第１金属膜３１が残される。
【００９４】
次に、図９（５）に示すように、上記マスク層３２〔前記図９（４）参照〕を除去する。この除去加工は、ＳＨもしくは硫酸（Ｈ2ＳＯ4）を用いたウエット処理により行うことができる。さらに高温ＳＣ１もしくは水酸化アンモニウム（ＮＨ4ＯＨ）により、ハフニウム（Ｈｆ）やタンタル（Ｔａ）などからなる上記第１金属膜３１をハードマスクとしてＮＭＯＳトランジスタの形成領域側のポリシリコンからなる第２ダミーゲート６４〔前記図９（３）参照〕を除去して第２溝１６を形成する。ここで、層間絶縁膜１３上の剥離する材料がポリシリコンであるのでＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜１７への影響が小さいエッチャントでのエッチングが可能となる。
【００９５】
次いで、図１０（６）に示すように、シリサイド化反応を行う。このシリサイド化反応は、例えば、窒素等の不活性な雰囲気中、３００℃〜９００℃に加熱して、上記第１金属膜３１〔前記図９（４）参照〕とその下層のシリコン系膜からなる第１ダミーゲート６３〔前記図９（３）参照〕とを反応させて、金属シリサイド膜３３を形成する。このシリサイド化反応では、第１溝１５の内部を金属シリサイド膜３３で埋め込む。上記第１金属膜３１は、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）もしくは金（Ａｕ）で形成されていることから、シリサイドはそれらの金属シリサイドとなる。例えば、第１金属膜３１を白金で形成していた場合には白金シリサイドが形成され、第１金属膜３１をニッケルで形成していた場合にはタニッケルシリサイドが形成され、第１金属膜３１をコバルトで形成していた場合にはコバルトシリサイドが形成され、第１金属膜３１をタングステンで形成していた場合にはタングステンシリサイドが形成される。例えば、白金シリサイドの仕事関数値は４．９ｅＶ〜５．０ｅＶ、ニッケルシリサイドの仕事関数値は４．７ｅＶ、コバルトシリサイドの仕事関数値は４．７ｅＶ、タングステンシリサイドの仕事関数値は４．７ｅＶとなる。
【００９６】
次に、図１０（７）に示すように、上記第２溝１６内部とともに上記層間絶縁膜１３上に、ＰＭＯＳトランジスタのゲート電極に適する第２金属膜３４を形成する。このとき、上記金属シリサイド膜３３は第２金属膜３４により被覆される。この第２金属膜３４の形成方法は、種々の成膜方法を用いることができ、例えばスパッタリングを用いることができる。上記第２金属膜３４は、例えばチタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）もしくはタングステン（Ｗ）などの仕事関数的にＰＭＯＳトランジスタのゲート電極に適する金属が用いられ、例えばＰＶＤ法もしくはＣＶＤ法によって、例えば１０ｎｍ〜１００ｎｍの厚さに形成される。
【００９７】
次に、図１０（８）に示すように、上記第２金属膜３４上に第２溝１６を埋め込むように電極膜２３を形成する。この電極膜２３には、例えばタングステン（Ｗ）、窒化チタン（ＴｉＮ）等の金属もしくは金属化合物を用いる。その成膜方法は、例えばＣＶＤ法、ＰＶＤ法等、種々の成膜方法を採用することができる。この電極膜２３の代わりに、上記第２金属膜３４を厚く形成することにより、代用することも可能である。
【００９８】
次に、図１０（９）に示すように、上記層間絶縁膜１３上の余剰な金属シリサイド膜３３、第２金属膜３３、電極膜２３を除去する。上記除去加工には、例えばＣＭＰを用いることができる。このＣＭＰは、例えば層間絶縁膜１３上面が露出するまで行い、第２溝１６内部にゲート絶縁膜１７を介して第２金属膜３３、電極膜２３からなるＮＭＯＳトランジスタのゲート電極３６が形成され、第１溝１５底部にゲート絶縁膜１７を介してシリサイド膜３３からなるＰＭＯＳトランジスタのゲート電極３５が形成される。
【００９９】
その後は、図示はしないが、上記層間絶縁膜１３上に上層配線等を形成するための層間絶縁膜の形成、その層間絶縁膜へのコンタクトホールの形成、そのコンタクトホール内部へのプラグの形成等を行い、ＢＥＯＬ（バックエンドオブライン）工程となる。
【０１００】
上記半導体装置の製造方法では、ゲート絶縁膜１７表面にシリコン系膜からなる第１ダミーゲート６３と第２ダミーゲート６４とを形成した後、金属シリサイドとなる第１金属膜３１を形成し、第２導電型ＭＯＳトランジスタのゲート電極が形成される領域の第１金属膜３１と第２ダミーゲート６４を除去している。このとき、ゲート絶縁膜１７上にはゲート絶縁膜１７を損傷することなくエッチング除去できるシリコン系膜の第２ダミーゲート６４が成膜されているので、第１金属膜３１を除去する際には、シリコン系膜の第２ダミーゲート６４がゲート絶縁膜１７の損傷を防止し、シリコン系膜を除去する際にはゲート絶縁膜１７を損傷することなくシリコン系膜の除去が行える。通常、ゲート絶縁膜上のシリコン系膜、例えばポリシリコン膜の除去は、ＳＣ１や水酸化アンモニウム（ＮＨ4ＯＨ）などの比較的ゲート絶縁膜への影響が小さいエッチャントでのエッチングが可能となることは知られている。また、第１ゲート電極３１が形成される第２溝１５の第１金属膜を除去した後に、第２ゲート電極３４を形成するために、第１金属膜３１とシリコン系膜とをシリサイド反応させて、金属シリサイド膜３３を形成した後に第２溝１６内に第２金属膜３４を形成し、その後、層間絶縁膜１３上の余剰な金属シリサイド膜３３、第２金属膜３４等を除去することから、容易に仕事関数値の異なる材料、すなわち、第２金属膜３４でＮＭＯＳトランジスタの第２ゲート電極３６を形成することができ、金属シリサイド膜３３でＰＭＯＳトランジスタの第１ゲート電極３５を形成することができる。したがって、所望のしきい値電圧を得ることができるようになる。また、ゲート絶縁膜を剥離して再度ゲート絶縁膜を形成する工程を必要としないので、金属シリサイド膜３３に過剰な熱工程の負荷がかからないという特徴を有する。
【０１０１】
上記各製造方法において、金属膜のエッチングで用いるエッチング種は、上記記載したフッ酸の他に、金属材料によって適宜選択される。例えば、クロム（Ｃｒ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）等は、硫酸と過酸化水素水の混合溶液（例えばＳＰＭ）、塩酸と過酸化水素水の混合溶液（例えばＨＰＭ）を用いることができ、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）等では王水（塩酸と硝酸を規定割合で混合した混合溶液）を用いることができる。
【０１０２】
上記各実施の形態において、各トランジスタのエクステンション領域、ソース・ドレイン領域の構成は、第１、第２例の構成であっても、第３、第４例の構成であってもよい。すなわち、いずれの構成も適用されることができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図４】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態の第３例を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態の第３例を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態の第４例を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態の第４例を示した製造工程断面図である。
【符号の説明】
【０１０４】
１…半導体装置、２５…第１ゲート電極、２６…第２ゲート電極
【図１】
2006351978.tif 000003
【図２】
2006351978.tif 000004
【図３】
2006351978.tif 000005
【図４】
2006351978.tif 000006
【図５】
2006351978.tif 000007
【図６】
2006351978.tif 000008
【図７】
2006351978.tif 000009
【図８】
2006351978.tif 000010
【図９】
2006351978.tif 000011
【図１０】
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