(57)【要約】  【課題】  ソース／ドレイン接合における接合リーク電流を抑制しつつ、バックゲートバイアスをトランジスタごとに個別に制御する。  【解決手段】  不純物のイオン注入を半導体基板１１に局所的に行い、ウェル１２ａ、１２ｂを半導体基板１１に形成してから、半導体基板１１の表面に絶縁層１３を形成し、単結晶半導体層２３を介して半導体基板１１上の絶縁層１３上に半導体基板２１を貼り合わせた後、多孔質層２２をエッチング除去することにより、多孔質層２２を境界として半導体基板２１を単結晶半導体層２３から剥離する。  【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層を介して形成された単結晶半導体層と、
前記単結晶半導体層に形成されたショットキー障壁トランジスタと、
前記半導体基板に形成され、前記ショットキー障壁トランジスタの位置に対応して配置されたウェル層とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に絶縁層を介して形成され、互いにメサ分離された第１および第２単結晶半導体層と、
前記第１単結晶半導体層に形成されたＰチャネル型ショットキー障壁トランジスタと、
前記第２単結晶半導体層に形成されたＮチャネル型ショットキー障壁トランジスタと、
前記半導体基板に形成され、前記Ｐチャネル型ショットキー障壁トランジスタの位置に対応して配置された第１ウェル層と、
前記半導体基板に形成され、前記Ｎチャネル型ショットキー障壁トランジスタの位置に対応して配置された第２ウェル層とを備えることを特徴とする半導体装置。
【請求項３】
差動増幅回路と、
前記差動増幅回路からの出力を増幅するソース接地トランジスタと、
前記ソース接地電界効果型トランジスタの動作点を設定するバイアストランジスタとを備え、
前記バイアストランジスタのバックゲートが電源電位に接続されていることを特徴とする演算増幅器。
【請求項４】
前記差動増幅回路、前記ソース接地トランジスタおよび前記バイアストランジスタはショットキー障壁トランジスタから構成されることを特徴とする請求項３記載の演算増幅器。
【請求項５】
第１半導体基板にウェル層を形成する工程と、
前記ウェル層が形成された第１半導体基板の表面に絶縁層を形成する工程と、
前記絶縁層上に第２半導体基板を貼り合わせる工程と、
前記絶縁層上に貼り合わされた前記第２半導体基板を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
第１半導体基板にウェル層を形成する工程と、
前記ウェル層が形成された第１半導体基板の表面に絶縁層を形成する工程と、
表層が多孔質化された多孔質層を第２半導体基板に形成する工程と、
前記多孔質層の水素処理にて前記多孔質層の表層を単結晶化することにより、前記多孔質層上に単結晶半導体層を形成する工程と、
前記単結晶半導体層を介して前記絶縁層上に前記第２半導体基板を貼り合わせる工程と、
前記多孔質層を境界として前記第２半導体基板を前記単結晶半導体層から剥離する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、演算増幅器および半導体装置の製造方法に関し、特に、バックゲート構造を持つ電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
近年の電界効果型トランジスタでは、半導体集積回路の高密度化および高速化を促進するために、サブミクロンオーダーにまでゲート長を短くすることが行われている。ここで、微細化された電界効果型トランジスタのショートチャネル効果を抑制しつつ、ソース／ドレイン寄生抵抗を低減させるため、電界効果型トランジスタのソース／ドレインにショットキー接合を用いる方法がある。また、非特許文献１には、ソース／ドレインにショットキー接合を用いたショットキー障壁トランジスタのオフリーク電流を低減させるため、ショットキー障壁トランジスタのバックゲートバイアスを制御する方法が開示されている。
【０００３】
さらに、ショットキー障壁トランジスタのバックゲートバイアスをトランジスタごとに個別に制御できるようにするため、非特許文献２には、ＳＯＩ基板の埋め込み酸化膜の下にウェルを形成する方法が開示されている。
【非特許文献１】第６５回応用物理学会学術講演会  講演予稿集  Ｐ７７５  ３ｐ−Ｌ−６“完全空乏型ショットキー障壁ＳＯＩ／ＭＯＳＦＥＴに於けるカットオフ電流のバックゲートバイアス依存性”
【非特許文献２】第６５回応用物理学会学術講演会  講演予稿集  Ｐ７７５  ３ｐ−Ｌ−７“バックゲートを有する完全空乏型ＳＯＩ  ＣＭＯＳＦＥＴの評価”
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ショットキー障壁トランジスタのオフ電流は、ソース／ドレインを構成している金属化合物の物性にて決定されるため、ショットキー障壁トランジスタのオフ電流を制御することが困難であり、ショットキー障壁トランジスタを演算増幅器のソース接地型増幅器に用いると、消費電力の増大を招くという問題があった。
また、特許文献１に開示された方法では、ショットキー障壁トランジスタが形成された基板全体にバックゲートバイアスがかかるため、他のトランジスタの特性に悪影響を与えることがあるという問題があった。
【０００５】
さらに、特許文献２に開示された方法では、ＳＯＩ基板の埋め込み酸化膜の下にウェルを形成するために、高エネルギーのイオン注入をＳＯＩ基板に行う必要がある。このため、ＳＯＩ層にダメージが入り、ソース／ドレイン接合における接合リーク電流が増大するという問題があった。
そこで、本発明の目的は、ソース／ドレイン接合における接合リーク電流を抑制しつつ、バックゲートバイアスをトランジスタごとに個別に制御することが可能な半導体装置、演算増幅器および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に絶縁層を介して形成された単結晶半導体層と、前記単結晶半導体層に形成されたショットキー障壁トランジスタと、前記半導体基板に形成され、前記ショットキー障壁トランジスタの位置に対応して配置されたウェル層とを備えることを特徴とする。
これにより、微細化された電界効果型トランジスタのショートチャネル効果を抑制しつつ、ソース／ドレイン寄生抵抗を低減させることが可能となるとともに、バックゲートバイアスをトランジスタごとに個別に制御することが可能となり、他のトランジスタの特性に悪影響を与えることなく、ショットキー障壁トランジスタのオフ電流を低減させることができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に絶縁層を介して形成され、互いにメサ分離された第１および第２単結晶半導体層と、前記第１単結晶半導体層に形成されたＰチャネル型ショットキー障壁トランジスタと、前記第２単結晶半導体層に形成されたＮチャネル型ショットキー障壁トランジスタと、前記半導体基板に形成され、前記Ｐチャネル型ショットキー障壁トランジスタの位置に対応して配置された第１ウェル層と、前記半導体基板に形成され、前記Ｎチャネル型ショットキー障壁トランジスタの位置に対応して配置された第２ウェル層とを備えることを特徴とする。
【０００８】
これにより、Ｐチャネル型ショットキー障壁トランジスタおよびＮチャネル型ショットキー障壁トランジスタのバックゲートバイアスを個別に制御することが可能となり、他のトランジスタの特性に悪影響を与えることなく、ショットキー障壁トランジスタのオフ電流を低減させることが可能となるとともに、ショートチャネル効果を抑制しつつ、ソース／ドレイン寄生抵抗を低減させることが可能となる。
【０００９】
また、本発明の一態様に係る演算増幅器によれば、差動増幅回路と、前記差動増幅回路からの出力を増幅するソース接地トランジスタと、前記ソース接地電界効果型トランジスタの動作点を設定するバイアストランジスタとを備え、前記バイアストランジスタのバックゲートが電源電位に接続されていることを特徴とする。
これにより、バイアストランジスタのオフ電流を低減させることができ、演算増幅器の駆動能力の適正化を図りつつ、演算増幅器の消費電力を低減することができる。
【００１０】
また、本発明の一態様に係る演算増幅器によれば、前記差動増幅回路、前記ソース接地トランジスタおよび前記バイアストランジスタはショットキー障壁トランジスタから構成されることを特徴とする。
これにより、演算増幅器の利得の低下を抑制しつつ、演算増幅器の帯域幅を拡大することが可能となるとともに、演算増幅器の小型化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体基板にウェル層を形成する工程と、前記ウェル層が形成された第１半導体基板の表面に絶縁層を形成する工程と、前記絶縁層上に第２半導体基板を貼り合わせる工程と、前記絶縁層上に貼り合わされた前記第２半導体基板を薄膜化する工程とを備えることを特徴とする。
【００１２】
これにより、第１半導体基板にウェル層を形成してから、絶縁層を介して配置された単結晶半導体層を第１半導体基板上に形成することができる。このため、ＳＯＩトランジスタごとに個別にバックゲートを配置することが可能となるとともに、ＳＯＩトランジスタのバックゲートを形成するために、高エネルギーのイオン注入をＳＯＩ基板に行う必要がなくなり、バックゲートの形成時にＳＯＩ層にダメージが入ることを防止することができる。このため、ソース／ドレイン接合における接合リーク電流を抑制しつつ、バックゲートバイアスをＳＯＩトランジスタごとに個別に制御することが可能となり、電界効果型トランジスタの高速化および低消費電力化の両立を図ることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体基板にウェル層を形成する工程と、前記ウェル層が形成された第１半導体基板の表面に絶縁層を形成する工程と、表層が多孔質化された多孔質層を第２半導体基板に形成する工程と、前記多孔質層の水素処理にて前記多孔質層の表層を単結晶化することにより、前記多孔質層上に単結晶半導体層を形成する工程と、前記単結晶半導体層を介して前記絶縁層上に前記第２半導体基板を貼り合わせる工程と、前記多孔質層を境界として前記第２半導体基板を前記単結晶半導体層から剥離する工程とを備えることを特徴とする。
【００１４】
これにより、第１半導体基板にウェル層を形成してから、絶縁層を介して配置された単結晶半導体層を第１半導体基板上に形成することが可能となるとともに、単結晶半導体層の膜厚制御性を向上させることができ、電界効果型トランジスタの高速化および低消費電力化の両立を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１上には絶縁層３が形成され、絶縁層３上には、互いにメサ分離された単結晶半導体層４ａ、４ｂが形成されている。なお、半導体基板１および単結晶半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層３としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。そして、単結晶半導体層４ａ、４ｂ上には、ゲート絶縁膜５ａ、５ｂをそれぞれ介してゲート電極６ａ、６ｂが配置され、ゲート電極６ａ、６ｂの側壁にはサイドウォール１１ａ、１１ｂがそれぞれ形成されている。
【００１６】
また、ゲート電極６ａの一方の側には、絶縁層３に底面が接する合金層または金属層からなるソース層８ａが配置されるとともに、ゲート電極６ａの他方の側には、絶縁層３に底面が接する合金層または金属層からなるドレイン層９ａが配置されている。そして、ソース層８ａおよびドレイン層９ａを構成する合金層または金属層は、単結晶半導体層４ａからなるチャネル領域７ａとの間でショットキー接合が行われている。
【００１７】
また、ゲート電極６ｂの一方の側には、絶縁層３に底面が接する合金層または金属層からなるソース層８ｂが配置されるとともに、ゲート電極６ｂの他方の側には、絶縁層３に底面が接する合金層または金属層からなるドレイン層９ｂが配置されている。そして、ソース層８ｂおよびドレイン層９ｂを構成する合金層または金属層は、単結晶半導体層４ｂからなるチャネル領域７ｂとの間でショットキー接合が行われている。なお、ソース層８ａ、８ｂおよびドレイン層９ａ、９ｂを構成する合金層は、金属と単結晶半導体層４ａ、４ｂとを反応させて形成することができ、単結晶半導体層４ａ、４ｂが単結晶Ｓｉからなる場合、シリサイド、単結晶半導体層４ａ、４ｂが単結晶ＳｉＧｅからなる場合、ゲルマノシリサイド、単結晶半導体層４ａ、４ｂが単結晶Ｇｅからなる場合、ゲルマノイドを用いることができる。また、合金層に含まれる金属は単結晶半導体層４ａ、４ｂと反応して合金化が可能なもので、例えば、Ｔｉ、Ｃｏ、Ｗ、Ｍｏ、ＮｉまたはＰｔなどを用いることができる。
【００１８】
また、半導体基板１には、ショットキー障壁トランジスタのチャネル領域７ａ、７ｂにそれぞれ対向するように配置されたウェル２ａ、２ｂが形成されている。そして、絶縁層３には、ウェル２ａ、２ｂの電位をそれぞれ個別に制御する埋め込み電極１０ａ、１０ｂが埋め込まれている。
これにより、ショートチャネル効果を抑制しつつ、ソース層８ａ、８ｂおよびドレイン層９ａ、９ｂの寄生抵抗を低減させることが可能となるとともに、チャネル領域７ａ、７ｂのバックゲートバイアスをトランジスタごとに個別に制御することが可能となり、他のトランジスタの特性に悪影響を与えることなく、オフ電流を低減させることができる。
【００１９】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板２１に陽極化成を施すことにより、半導体基板２１の表層を多孔質化し、半導体基板２１上に多孔質層２２を形成する。
次に、図２（ｂ）に示すように、半導体基板２１上に形成された多孔質層２２を水素処理することにより、多孔質層２２の表層を単結晶化し、多孔質層２２上に単結晶半導体層２３を形成する。
【００２０】
一方、図２（ｃ）において、不純物のイオン注入を半導体基板１１に局所的に行うことにより、互いに分離されたウェル１２ａ、１２ｂを半導体基板１１に形成する。なお、Ｎチャネル電界効果型トランジスタを形成する場合、不純物として硼素、Ｐチャネル電界効果型トランジスタを形成する場合、不純物として砒素または燐を用いることが好ましい。また、不純物のドース量は１０21ｃｍ2以上とすることができる。ここで、不純物のドース量を１０21ｃｍ2以上とすることにより、ウェル１２ａ、１２ｂに高濃度にドーピングすることができ、ウェル１２ａ、１２ｂのアイソレーションを安定して行うことが可能となるとともに、寄生抵抗を低減することができる。
【００２１】
次に、図２（ｄ）に示すように、ウェル１２ａ、１２ｂが形成された半導体基板１１の表面を熱酸化することにより、半導体基板１１の表面に絶縁層１３を形成する。
次に、図２（ｅ）に示すように、単結晶半導体層２３を介して半導体基板１１上の絶縁層１３上に半導体基板２１を貼り合わせる。
次に、図２（ｆ）に示すように、多孔質層２２をエッチング除去することにより、多孔質層２２を境界として半導体基板２１を単結晶半導体層２３から剥離する。そして、ＣＭＰ（化学的機械的研磨）などの方法により、単結晶半導体層２３の表面を研磨する。
【００２２】
そして、絶縁層１３上に配置された単結晶半導体層２３をメサ分離し、メサ分離された単結晶半導体層２３にＳＯＩトランジスタを形成することができる。
これにより、半導体基板１１にウェル１２ａ、１２ｂを形成してから、絶縁層１３を介して配置された単結晶半導体層２３を半導体基板１１上に形成することができる。このため、ＳＯＩトランジスタごとに個別にバックゲートを配置することが可能となるとともに、ＳＯＩトランジスタのバックゲートを形成するために、高エネルギーのイオン注入をＳＯＩ基板に行う必要がなくなり、バックゲートの形成時に単結晶半導体層２３にダメージが入ることを防止することができる。このため、ソース／ドレイン接合における接合リーク電流を抑制しつつ、バックゲートバイアスをＳＯＩトランジスタごとに個別に制御することが可能となり、電界効果型トランジスタの高速化および低消費電力化の両立を図ることができる。
【００２３】
図３は、本発明の第３実施形態に係る演算増幅器の概略構成を示す回路図である。
図３において、演算増幅器には、Ｐチャネル電界効果型トランジスタＰ１〜Ｐ３およびＮチャネル電界効果型トランジスタＮ１〜Ｎ４が設けられている。ここで、Ｐチャネル電界効果型トランジスタＰ１、Ｐ２およびＮチャネル電界効果型トランジスタＮ１〜Ｎ３は差動増幅回路を構成するとともに、Ｐチャネル電界効果型トランジスタＰ３およびＮチャネル電界効果型トランジスタＮ４はソース接地型電力増幅器を構成している。また、Ｐチャネル電界効果型トランジスタＰ１、Ｐ２はカレントミラーを構成するとともに、Ｎチャネル電界効果型トランジスタＮ２、Ｎ３は差動入力Ｓ１、Ｓ２が入力される入力トランジスタを構成している。また、Ｎチャネル電界効果型トランジスタＮ１、Ｎ４は、バイアス電圧Ｖｂに基づいて動作点を設定するバイアストランジスタを構成している。
【００２４】
なお、演算増幅器の駆動能力はＮチャネル電界効果型トランジスタＮ４を流れる電流によって決定され、Ｎチャネル電界効果型トランジスタＮ４のサイズを大きくすることにより、演算増幅器の駆動能力を上昇させることができる。
ここで、Ｐチャネル電界効果型トランジスタＰ１〜Ｐ３およびＮチャネル電界効果型トランジスタＮ１〜Ｎ４としてショットキー障壁トランジスタを用いることができる。また、チャネル電界効果型トランジスタＰ１〜Ｐ３およびＮチャネル電界効果型トランジスタＮ１〜Ｎ４に用いられたショットキー障壁トランジスタには、図１に示すように、バックゲートを設けることができる。さらに、チャネル電界効果型トランジスタＰ１〜Ｐ３およびＮチャネル電界効果型トランジスタＮ１〜Ｎ４に用いられたショットキー障壁トランジスタにバックゲートを設ける場合、図２の方法で形成されたウェルを用いることができる。
【００２５】
そして、Ｎチャネル電界効果型トランジスタＮ４のバックゲートは電源電位Ｖｄｄに接続されている。また、Ｐチャネル電界効果型トランジスタＮ３のバックゲートを電源電位Ｖｓｓに接続してもよい。
そして、Ｎチャネル電界効果型トランジスタＮ２、Ｎ３のゲートに差動入力Ｓ２、Ｓ１がそれぞれ入力されると、その入力に応じたＮチャネル電界効果型トランジスタＮ２のドレイン電位がＰチャネル電界効果型トランジスタＰ３のゲートに入力される。そして、Ｐチャネル電界効果型トランジスタＰ３にて電力増幅された後、Ｐチャネル電界効果型トランジスタＰ３のソースを介して出力電圧Ｖｏが出力される。
【００２６】
ここで、Ｎチャネル電界効果型トランジスタＮ４のバックゲートを電源電位Ｖｄｄに接続することにより、バイアストランジスタのオフ電流を低減させることができ、演算増幅器の駆動能力の適正化を図りつつ、演算増幅器の消費電力を低減することができる。また、Ｐチャネル電界効果型トランジスタＰ１〜Ｐ３およびＮチャネル電界効果型トランジスタＮ１〜Ｎ４としてショットキー障壁トランジスタを用いることにより、演算増幅器の利得の低下を抑制しつつ、演算増幅器の帯域幅を拡大することが可能となるとともに、演算増幅器の小型化を図ることができる。
【００２７】
図４は、本発明の実施形態に係る演算増幅器の特性を従来例と比較して示す図である。なお、Ｓ１は、ソース／ドレインがＰＮ接合からなる電界効果型トランジスタにて構成された演算増幅器の消費電力とＧＢ積（Ｇａｉｎ  Ｂａｎｄｗｉｄｔｈ  Ｐｒｏｄｕｃｔ）の関係、Ｓ２は、ソース／ドレインがＰＮ接合からなり、バックゲートを有する電界効果型トランジスタにて構成された演算増幅器の消費電力とＧＢ積の関係、Ｓ３は、ソース／ドレインがショットキー接合からなる電界効果型トランジスタにて構成された演算増幅器の消費電力とＧＢ積の関係、Ｓ４は、ソース／ドレインがショットキー接合からなり、バックゲートを有する電界効果型トランジスタにて構成された演算増幅器の消費電力とＧＢ積の関係を示す。
図４において、演算増幅器を構成する電界効果型トランジスタとしてショットキー障壁トランジスタを用いるとともに、ショットキー障壁トランジスタにバックゲートを設けることにより、オフ時の消費電力を低減するとともに、演算増幅器の広帯域化を図ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第３実施形態に係る演算増幅器の概略構成を示す回路図。
【図４】本発明の実施形態に係る演算増幅器の特性を従来例と比較して示す図。
【符号の説明】
【００２９】
１、１１、２１  半導体基板、２ａ、２ｂ、１２ａ、１２ｂ  ウェル、３、１３  絶縁層、４ａ、４ｂ、２３  単結晶半導体層、５ａ、５ｂ  ゲート絶縁膜、６ａ、６ｂ  ゲート電極、７ａ、７ｂ  ボディ領域、８ａ、８ｂ  ソース層、９ａ、９ｂ  ドレイン層、１０ａ、１０ｂ  埋め込み電極、１１ａ、１１ｂ  サイドウォール、２２  多孔質半導体層、Ｐ１〜Ｐ３  Ｐチャネル電界効果型トランジスタ、Ｎ１〜Ｎ４  Ｎチャネル電界効果型トランジスタ
【図１】
2006351851.tif 000003
【図２】
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【図３】
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【図４】
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