(57)【要約】【課題】Ｄ／Ａ変換器の２次、３次歪み誤差による影響を低減して、周波数特性を良好にする。【解決手段】クロック数出力部２１４は、ゼロクロス検出器２１１がゼロクロスタイミングを予測すると、クロック数ｘ＝ｍをデータ修正部２３６とタイミング設定部１０５とに出力する。データ修正部２３６は、位相データを小さくなるように修正し、タイミング設定部１０５は、パルス信号Ｐnを、クロックVCO_CLKの（ｑ−ｍ）クロックだけ遅延させ、信号Ｓvとして位相比較器１０１に出力する。ゼロクロスタイミングは、クロック数ｘ＝０のときよりも、ｍクロックだけ早まり、データ修正も行われるため、Ｄ／Ａ変換器２０４の入力データは小さくなり、２次、３次歪み誤差による影響が低減される。【選択図】図１
2006174303.tif 000002
【特許請求の範囲】
【請求項１】
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザにおいて、
前記基準信号の位相を示す位相データを順次、出力する位相データ出力部と、
前記位相データ出力部が出力した位相データの差分データを生成する差分データ生成部と、
前記差分データ生成部が生成した差分データを順次、アナログデータに変換するデジタル・アナログ変換部と、
前記デジタル・アナログ変換部が変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成する電圧信号生成部と、
前記電圧信号生成部が生成した電圧信号の信号レベルと予め設定された設定電圧とが交差する交差タイミングで、前記同期信号に同期させるための前記基準信号の特定位相を示す基準タイミング信号を出力する基準タイミング信号出力部と、
前記電圧信号生成部が前記交差タイミング直前に設定する電圧信号の信号レベルが前記設定電圧に近づくように、前記基準信号の特定位相の進め位相量を設定する位相量設定部と、
前記位相量設定部が設定した進め位相量に基づいて、前記位相データ出力部が出力する位相データを修正するデータ修正部と、
前記位相量設定部が設定した進め位相量に基づいて、前記同期信号より得られるタイミング信号の位相を調整し、前記基準タイミング信号とタイミングを比較するための比較タイミング信号を生成する比較タイミング信号生成部と、を備えた、
ことを特徴とする周波数シンセサイザ。
【請求項２】
前記位相データ出力部が出力した位相データに基づいて、前記交差タイミングを予測する交差タイミング予測部を備え、
前記位相量設定部は、前記交差タイミング予測部が前記交差タイミングを予測したときに、前記基準信号の特定位相の進め位相量を設定する、
ことを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記基準タイミング信号出力部が前記基準タイミング信号を出力したときに前記電圧信号生成部が生成した電圧信号を前記設定電圧にリセットし、リセット解除信号が供給されて前記リセットを解除するリセット制御部と、
前記同期信号を分周し、分周した分周信号を出力する分周部と、を備え、
前記比較タイミング信号生成部は、
前記分周部が出力した分周信号を遅延させる第１の遅延部と、
前記位相量設定部が設定した進め位相量に基づいて前記第１の遅延部が遅延させる分周信号の遅延量を設定するとともに、遅延量を設定して遅延させた信号をリセット解除信号として前記リセット制御部に出力する遅延量設定部と、
前記遅延量設定部が出力したリセット解除信号をさらに一定時間遅延させ、遅延させた信号を前記比較タイミング信号として生成する第２の遅延部と、を備えた、
ことを特徴とする請求項１又は２に記載の周波数シンセサイザ。
【請求項４】
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザの基準信号位相設定方法であって、
前記基準信号の位相を示す位相データを出力するステップと、
前記出力した位相データの差分データを生成するステップと、
前記生成した差分データを順次、アナログデータに変換するステップと、
前記変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成するステップと、
前記生成した電圧信号の信号レベルと予め設定された設定電圧とが交差する交差タイミングで、前記同期信号に同期させるための前記基準信号の特定位相を示す基準タイミング信号を出力するステップと、
前記交差タイミング直前に設定する電圧信号の信号レベルが前記設定電圧に近づくように、前記基準信号の特定位相の進め位相量を設定するステップと、
前記設定した進め位相量に基づいて、前記出力する位相データを修正するステップと、
前記設定した進め位相量に基づいて、前記同期信号より得られるタイミング信号の位相を調整し、前記基準タイミング信号とタイミングを比較するための比較タイミング信号を生成するステップと、を備えた、
ことを特徴とする周波数シンセサイザの基準信号位相設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザ及びその基準信号位相設定方法に関するものである。
【背景技術】
【０００２】
従来より、ＰＬＬ（Phase Locked Loop）回路を用いて基準信号に同期した信号を出力する周波数シンセサイザが知られている。また、デジタル周波数シンセサイザとして、ＤＤＳ（Direct Digital Synthesizer）を用いたデジタル式のものもある。かかる周波数シンセサイザは、ＲＯＭ（Read Only Memory）に三角関数のデータを記憶し、このデータを読み出して直接、正弦波を生成するようにしたものである。
【０００３】
さらには、正弦波の代わりに三角波データを用い、直線補間を行うことにより、ＲＯＭを用いることなく基準信号に同期した信号を出力する周波数シンセサイザもある（例えば、特許文献１参照）。
【０００４】
この周波数シンセサイザでは、ＲＯＭを備える必要がなく、また、折り返しスペクトルも発生しないため、この折り返しスペクトルを除去するためのフィルタも不要となる。このため、この周波数シンセサイザでは、回路規模の縮小が期待される。
【０００５】
かかるデジタル周波数シンセサイザは、基準信号生成部と、ＰＬＬ回路と、を備える。また、基準信号生成部は、三角波変換回路と、Ｄ／Ａ変換器と、直線補間回路と、コンパレータと、を備える。三角波変換回路は基準信号の位相に対応した三角波データを生成し、Ｄ／Ａ変換器は、生成された三角波の隣接サンプル間差分データをアナログデータに変換する。
【０００６】
直線補間回路は、このアナログデータをサンプルホールドして積分する。そして、コンパレータは、直線補間回路の出力電圧のゼロクロスタイミングを検出する。そして、ＰＬＬ回路は、コンパレータが検出したゼロクロスタイミングの位相とＰＬＬ回路の出力信号の位相とを比較して、基準信号の位相に位相が同期した周波数の信号を出力する。
【０００７】
この基準信号生成部には、システムクロックが供給され、基準信号生成部は、システムクロックに同期して直線補間回路をリセットし、リセットを解除する。
【特許文献１】特開平５−２０６７３２号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、基準信号生成部が備えるＤ／Ａ変換器には、オフセット誤差、２次、３次歪みによる誤差が生じる場合がある。
【０００９】
このような誤差があると、出力電圧のゼロクロスタイミングが正規のゼロクロスタイミングからずれてしまい、出力電圧のゼロクロスタイミングのずれは、リセットタイミングからの時間が経過するに従って大きくなる。
【００１０】
従来の周波数シンセサイザでは、システムクロックに同期して直線補間回路をリセットしている。通常、システムクロックとゼロクロスタイミングとの相対位置は常に変動しており、そのため、リセットタイミングとゼロクロスタイミングとの時間間隔も常に変動している。
【００１１】
従って、このＤ／Ａ変換器にこのオフセット誤差があるとき得られるゼロクロスタイミングと、正規のゼロクロスタイミングとの時間ずれの大きさも変動することになる。
【００１２】
このようなゼロクロスタイミングから作成された基準タイミング信号によって制御されたＰＬＬ回路のＶＣＯ（Voltage Controlled Oscillators）制御電圧は、図１６に示すように変動する。
【００１３】
これに伴って、出力信号の周波数も変動する。このときの周波数変動特性のシミュレーション結果を図１７に示す。尚、このシミュレーションの条件は、位相比較周波数８０５１ｋＨｚ、ＰＬＬ回路の周波数を５０分周、Ｄ／Ａ変換器のオフセット誤差０．３％、２次歪み０．３％である。周波数の変動幅は、２．９μｓ周期で、２１３ｋＨｚになる。
【００１４】
また、このときの周波数スペクトルは、図１８に示すような特性になり、周波数特性に妨害（雑音）スペクトルが含まれてしまい、周波数特性が低下する。このため、特に、三角波データを用いた周波数シンセサイザでは、Ｄ／Ａ変換器に高い精度が要求されることになる。
【００１５】
上記Ｄ／Ａ変換器の誤差のうち、通常、２次、３次歪みによる誤差は、オフセット誤差と比較して小さい。しかし、２次、３次歪みによる誤差は、Ｄ／Ａ変換器の入力データの２乗、３乗に比例し、オフセット誤差だけを低減しても、周波数特性は改善されない。
【００１６】
本発明は、このような従来の問題点に鑑みてなされたもので、周波数特性を良好にすることが可能な周波数シンセサイザ及びその基準信号位相設定方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
この目的を達成するため、本発明の第１の観点に係る周波数シンセサイザは、
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザにおいて、
前記基準信号の位相を示す位相データを順次、出力する位相データ出力部と、
前記位相データ出力部が出力した位相データの差分データを生成する差分データ生成部と、
前記差分データ生成部が生成した差分データを順次、アナログデータに変換するデジタル・アナログ変換部と、
前記デジタル・アナログ変換部が変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成する電圧信号生成部と、
前記電圧信号生成部が生成した電圧信号の信号レベルと予め設定された設定電圧とが交差する交差タイミングで、前記同期信号に同期させるための前記基準信号の特定位相を示す基準タイミング信号を出力する基準タイミング信号出力部と、
前記電圧信号生成部が前記交差タイミング直前に設定する電圧信号の信号レベルが前記設定電圧に近づくように、前記基準信号の特定位相の進め位相量を設定する位相量設定部と、
前記位相量設定部が設定した進め位相量に基づいて、前記位相データ出力部が出力する位相データを修正するデータ修正部と、
前記位相量設定部が設定した進め位相量に基づいて、前記同期信号より得られるタイミング信号の位相を調整し、前記基準タイミング信号とタイミングを比較するための比較タイミング信号を生成する比較タイミング信号生成部と、を備えたことを特徴とする。
【００１８】
前記位相データ出力部が出力した位相データに基づいて、前記交差タイミングを予測する交差タイミング予測部を備え、
前記位相量設定部は、前記交差タイミング予測部が前記交差タイミングを予測したときに、前記基準信号の特定位相の進め位相量を設定するようにしてもよい。
【００１９】
前記基準タイミング信号出力部が前記基準タイミング信号を出力したときに前記電圧信号生成部が生成した電圧信号を前記設定電圧にリセットし、リセット解除信号が供給されて前記リセットを解除するリセット制御部と、
前記同期信号を分周し、分周した分周信号を出力する分周部と、を備え、
前記比較タイミング信号生成部は、
前記分周部が出力した分周信号を遅延させる第１の遅延部と、
前記位相量設定部が設定した進め位相量に基づいて前記第１の遅延部が遅延させる分周信号の遅延量を設定するとともに、遅延量を設定して遅延させた信号をリセット解除信号として前記リセット制御部に出力する遅延量設定部と、
前記遅延量設定部が出力したリセット解除信号をさらに一定時間遅延させ、遅延させた信号を前記比較タイミング信号として生成する第２の遅延部と、
を備えるようにしてもよい。
【００２０】
本発明の第２の観点に係る周波数シンセサイザの基準信号位相設定方法は、
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザの基準信号位相設定方法であって、
前記基準信号の位相を示す位相データを出力するステップと、
前記出力した位相データの差分データを生成するステップと、
前記生成した差分データを順次、アナログデータに変換するステップと、
前記変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成するステップと、
前記生成した電圧信号の信号レベルと予め設定された設定電圧とが交差する交差タイミングで、前記同期信号に同期させるための前記基準信号の特定位相を示す基準タイミング信号を出力するステップと、
前記交差タイミング直前に設定する電圧信号の信号レベルが前記設定電圧に近づくように、前記基準信号の特定位相の進め位相量を設定するステップと、
前記設定した進め位相量に基づいて、前記出力する位相データを修正するステップと、
前記設定した進め位相量に基づいて、前記同期信号より得られるタイミング信号の位相を調整し、前記基準タイミング信号とタイミングを比較するための比較タイミング信号を生成するステップと、を備えたことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、周波数特性を良好にすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態に係る装置を図面を参照して説明する。
（実施形態１）
実施形態１に係る周波数シンセサイザの構成を図１に示す。
実施形態１に係る周波数シンセサイザは、ＰＬＬ回路１と、基準信号生成部２と、を備える。
【００２３】
この周波数シンセサイザは、ＤＤＳ（Direct Digital Synthesizer）の代わりに、基準信号を直線補間した図２に示すような電圧信号を用い、基準信号の位相に同期信号としてのクロックVCO_CLKの位相を同期させるようにしたものである。
【００２４】
また、この周波数シンセサイザは、Ｄ／Ａ変換器２０４の２次、３次歪み誤差による影響を低減するために、位相データを小さくなるように修正し、さらに、位相データの修正に伴ってゼロクロスのタイミングを修正するようにしたものである。
【００２５】
まず、その概要について説明する。Ｄ／Ａ変換器２０４の出力値は、数１によって表される。
【数１】
2006174303.tif 000003
Ｄ／Ａ変換器の２次、３次歪みは、Ｄ／Ａ変換器２０４に供給されたデータの２乗、３乗に比例する。
【００２６】
図２に示すように、時刻ｔ１２は、本来のゼロクロスタイミングに対応している。ＰＬＬ回路１は、本来、この時刻ｔ１２における基準信号の位相とＰＬＬ回路１が出力するクロックVCO_CLKの位相とを比較する。
【００２７】
尚、時刻ｔ１０は、システムクロックCLKのクロックタイミングであり、システムクロックCLKのクロックタイミングは、直線補間回路２０６に電流を供給するタイミングでもある。
【００２８】
Ｄ／Ａ変換器２０４に２次、３次歪みがあるとき、この歪みによる周波数変動を小さくするためには、Ｄ／Ａ変換器２０４をできるだけ狭い入力データ範囲で使用することが有効である。例えば、ゼロクロスタイミングを、時刻ｔ１０の直後に設定できれば、時刻ｔ１０に至るまでの電圧信号の立ち下がりの傾きは小さくなる。尚、時刻ｔ１０から時刻ｔ１３に至る立ち上がりの傾きは、基準信号の周波数によって決定される。つまり、時刻ｔ１０に至るまでＤ／Ａ変換器２０４に供給されるデータは微少なマイナスデータに限定されるようになり、Ｄ／Ａ変換器２０４の入力データは狭い入力データ範囲内のデータとなる。
【００２９】
従って、直線Ｓ０’で示すように、直線Ｓ０の傾きを維持しつつ、時刻ｔ１０におけるデータｄ１’の絶対値を小さくすれば、Ｄ／Ａ変換器２０４の高次歪みによる影響を小さくすることができる。
【００３０】
このような考え方に基づいて、実施形態１に係る周波数シンセサイザは、データを修正する。修正後のデータを、それぞれ、ｄ１’、ｄ２’とすると、ｄ１’、ｄ２’は、次の数２によって表される。
【数２】
2006174303.tif 000004
【００３１】
このため、実施形態１では、時刻ｔ１２よりもｍクロック前のクロックVCO_CLKの出力タイミングと時刻ｔ１１における基準タイミング信号の出力タイミングとを比較するものとする。
【００３２】
位相比較に、本来のクロックVCO_CLKよりもｍクロック前のパルスを使用すれば、対応するゼロクロスタイミングの位相も２ｍπ／Ｎだけ変更すればよい。
【００３３】
このようにすれば、ゼロクロスタイミングである時刻ｔ１２における基準タイミング信号の出力タイミングとクロックVCO_CLKの出力タイミングと、を比較することと同じことになる。
【００３４】
そして、このようにすれば、Ｄ／Ａ変換器２０４に２次、３次歪みがあった場合でも、ゼロクロスタイミングを精度良く調整することが可能となる。実施形態１に係る周波数シンセサイザは、このような考え方に基づいて構成される。
【００３５】
ＰＬＬ回路１は、位相比較器１０１と、ＬＰＦ１０２と、ＶＣＯ（Voltage Controlled Oscillators）１０３と、Ｎ分周カウンタ１０４と、タイミング設定部１０５と、からなる。
【００３６】
ＰＬＬ回路１は、基準信号生成部２が出力した基準信号の位相に位相が同期した同期信号を生成するものである。ＰＬＬ回路１は、位相比較器１０１と、ＬＰＦ（Low Pass Filter）１０２と、ＶＣＯ１０３と、Ｎ分周カウンタ１０４と、タイミング設定部１０５と、を備える。
【００３７】
位相比較器１０１は、基準信号生成部２が出力する基準タイミング信号の出力タイミングとタイミング設定部１０５が出力する比較タイミング信号の出力タイミングとを比較し、両信号の出力タイミング差を信号レベルで示す位相差信号を生成するものである。
【００３８】
ＬＰＦ１０２は、位相比較器１０１が生成した位相差信号の予め設定されたカットオフ周波数よりも高域成分を除去するものである。
【００３９】
ＶＣＯ１０３は、高域成分が除去された位相差信号の信号レベルに基づいて、周波数を修正設定し、修正設定した周波数の同期信号として、周波数foutのクロックVCO_CLKを生成するものであり、周波数シンセサイザは、このＶＣＯ１０３が生成したクロックVCO_CLKを出力する。
【００４０】
Ｎ分周カウンタ１０４は、ＶＣＯ１０３が出力するクロックVCO_CLKをカウントし、Ｎ個カウントする毎に、タイミング信号としてパルス信号Ｐnを生成することにより、クロックVCO_CLKをＮ分周するものである。Ｎ分周カウンタ１０４は、生成したパルス信号Ｐnをタイミング設定部１０５に供給する。
【００４１】
タイミング設定部１０５は、クロック数出力部２１４が設定したクロック数ｘに基づいてパルス信号Ｐnの位相を調整し、比較タイミング信号としての信号Ｓvを生成するものである。
【００４２】
タイミング設定部１０５は、遅延回路部１５１と、クロック選択部１５２と、からなり、クロック数出力部２１４が設定したクロック数ｍだけ、信号Ｓvの出力タイミングを早めるように構成されている。
【００４３】
遅延回路部１５１は、Ｎ分周カウンタ１０４が出力したパルス信号Ｐnを遅延させるものであり、ｑ個のＤＦＦ５＿１〜５＿ｑ（ｑは自然数）を備える。ＤＦＦ５＿ｑの入力端はＮ分周カウンタ１０４の出力端に接続される。ＤＦＦ５＿（ｑ−１）〜５＿１の入力端は、それぞれ、ＤＦＦ５＿ｑ〜５＿２の出力端に接続される。そして、ＤＦＦ５＿ｑ〜５＿１は、供給された信号を、それぞれ、ＶＣＯ１０３が出力するクロックVCO_CLKの次の立ち上がりに同期して出力する。
【００４４】
クロック選択部１５２は、クロック数出力部２１４からクロック数ｘが供給されて、遅延回路部１５１のｑ個のＤＦＦ５−１〜５−ｑの数を設定することにより、パルス信号Ｐnの遅延量を設定するものである。クロック選択部１５２は、クロック数ｘ＝０が供給されると、ＤＦＦ５＿１の出力端とクロック選択部１５２の出力端とを接続する。
【００４５】
また、クロック選択部１５２は、クロック数ｘとしてｍが供給されると、図３に示すように、ＤＦＦ５＿（ｍ−１）の出力端とクロック選択部１５２の出力端とを接続する。
【００４６】
図１に戻り、基準信号生成部２は、供給されたシステムクロックCLKに同期して動作し、ＰＬＬ回路１に供給する基準タイミング信号を生成するものである。基準信号生成部２は、位相発生部２０１と、遅延回路部２０２と、減算器２０３と、Ｄ／Ａ変換器２０４と、電流源２０５と、直線補間回路２０６と、コンパレータ２０７と、ＲＳＦＦ（Reset Flip-Flop）２０８と、リセット部２０９と、リセット制御部２１０と、ゼロクロス検出器２１１と、ＤＦＦ２１２，２１３と、クロック数出力部２１４と、を備える。
【００４７】
位相発生部２０１は、周波数データｄ１と変調データｄ２とが供給されて、システムクロックCLKに同期して、基準信号の位相を示す位相データを生成して順次、出力するものである。位相発生部２０１は、図４に示すように、位相アキュムレータ２２１と加算器２２２とからなる。
【００４８】
位相アキュムレータ２２１は、供給された周波数データｄ１を積分するものであり、加算器２２３と遅延器２２４とからなる。
【００４９】
加算器２２３は、供給された周波数データｄ１と遅延器２２４の出力データとを加算して、積分データを生成するものである。遅延器２２４は、加算器２２３が出力した積分データを加算器２２３に供給するものである。
【００５０】
尚、加算器２２３は、予め設定されたビット数を有するものであり、積分データは、このビット数を超えるとオーバーフローする。従って、位相アキュムレータ２２１が出力するデータによる波形は鋸波状になる。
【００５１】
加算器２２２は、周波数データｄ１と変調データｄ２とに基づいて位相データｄ１１を生成する。位相発生部２０１は、生成した一連の位相データｄ１１を位相データ列として遅延回路部２０２に供給する。
【００５２】
図１に戻り、遅延回路部２０２は、ゼロクロスタイミングとゼロクロス検出器２１１の位相反転の検出タイミングとを対応させるために、位相データを遅延させるものである。遅延回路部２０２は、レジスタ（図中、「ＲＥＧ」と記す。）２３１〜２３５と、データ修正部２３６と、を備える。
【００５３】
レジスタ２３１〜２３５は、それぞれ、供給された位相データを次のシステムクロックCLKの立ち上がりに同期して出力するものである。
【００５４】
データ修正部２３６は、レジスタ２３２が出力した位相データを数２に従って修正するものである。尚、遅延回路部２０２は、データｄ１’、ｄ２’に相当するデータ以外のデータを０とする。
【００５５】
レジスタ２３１の入力端は、位相発生部２０１の出力端に接続され、レジスタ２３２の入力端は、レジスタ２３１の出力端に接続される。データ修正部２３６の入力端は、レジスタ２３２の出力端に接続される。レジスタ２３３〜２３５の入力端は、それぞれ、データ修正部２３６の出力端、レジスタ２３３〜２３４の出力端に接続される。
【００５６】
減算器２０３は、レジスタ２３４が出力した位相データｄ１６からレジスタ２３５が出力した位相データｄ１７を減算して、両位相データの差分データｄ１８を生成するものである。減算器２０３は、レジスタ２３４の出力端とレジスタ２３５の出力端との間に接続される。そして、減算器２０３は、取得した差分データｄ１８をＤ／Ａ変換器２０４に供給する。
【００５７】
Ｄ／Ａ変換器２０４は、減算器２０３から供給された差分データｄ１８を順次、アナログデータに変換するものである。
【００５８】
電流源２０５と直線補間回路２０６は、Ｄ／Ａ変換器２０４が変換したアナログデータを積分することによって、位相データｄ１１に対応した信号レベルと信号レベルとの間を直線補間した電圧信号を生成するものである。
【００５９】
電流源２０５は、Ｄ／Ａ変換器２０４が変換したアナログデータに対応する電流値の電流を生成して直線補間回路２０６に供給する。直線補間回路２０６は、供給された電流を充放電することにより積分し、位相データｄ１１に対応した信号レベルと信号レベルとの間を直線補間した電圧信号として、信号Ｓ１１を生成する。
【００６０】
コンパレータ２０７は、直線補間回路２０６が出力した信号Ｓ１１の電圧と予め設定されたゼロ電圧とを比較し、信号Ｓ１１の信号レベルが負からゼロ電圧を越えたゼロクロスタイミングで、Ｈ（ハイ）レベルの信号Ｓ１２を出力するものである。
【００６１】
尚、コンパレータ２０７の出力端には、信号Ｓ１１がゼロクロスタイミング近傍以外でゼロ電圧を越えても信号Ｓ１２の信号レベルがＨレベルにならないように、信号Ｓ１３をマスクするマスク回路（図示せず）が接続される。
【００６２】
ＲＳＦＦ２０８は、ゼロクロスタイミングで、基準タイミング信号としてのＨレベルの信号Ｓ１２を出力するものである。この基準タイミング信号は、基準信号の特定位相を示す信号である。
【００６３】
ＲＳＦＦ２０８は、コンパレータ２０７のＨレベルの出力信号Ｓ１２でリセットされて、信号Ｓ１３の信号レベルをＨレベルにする。また、ＲＳＦＦ２０８は、ＤＦＦ２１３のＨレベルの出力信号ｔ２でリセットされて、信号Ｓ１３の信号レベルをＬレベルにする。
【００６４】
リセット部２０９とリセット制御部２１０とは、ＲＳＦＦ２０８がＨレベルの信号Ｓ１３を出力したときに、信号Ｓ１１をゼロ電圧にリセットし、リセット解除信号Ｓoffが供給されて前記リセットを解除するものである。
【００６５】
リセット部２０９は、オンして直線補間回路２０６の信号Ｓ１１の電圧をゼロ電圧にリセットするためのものである。
【００６６】
リセット制御部２１０は、ＲＳＦＦ２０８から、Ｈレベルの信号Ｓ１３が出力されたときに、リセット部２０９を制御して信号Ｓ１１をゼロ電圧にリセットし、Ｈレベルのリセット解除信号Ｓoffが供給されたときにリセットを解除する。
【００６７】
尚、基準信号生成部２は、リセット解除信号Ｓoffを自回路内で生成する。例えば、基準信号生成部２は、ゼロタイミングから所定時間をカウントするタイマを備えて、リセット解除信号Ｓoffを生成する。そして、基準信号生成部２は、タイマがゼロタイミングから所定時間をカウントしたときに、リセット解除信号Ｓoffをリセット部２０９に供給する。
【００６８】
ゼロクロス検出器２１１は、位相発生部２０１が出力した位相データに基づいてゼロクロスタイミングを予測するものである。ゼロクロス検出器２１１は、位相データｄ１２，ｄ１３を比較して両位相の反転を検出し、位相データｄ１２，ｄ１３がそれぞれ、正、負のときに、ゼロクロスタイミングになると予測する。
【００６９】
ＤＦＦ２１２，２１３は、ゼロクロス検出器２１１のゼロクロスタイミングを、システムクロックCLKの立ち上がり毎に遅延出力するためのものである。
【００７０】
クロック数出力部２１４は、電流源２０５と直線補間回路２０６とがゼロクロスタイミング直前に設定する電圧信号の信号レベルが、ゼロ電圧に近づくように、基準信号の特定位相の進め位相量を設定するものである。
【００７１】
クロック数出力部２１４は、この進め位相量をＶＣＯ１０３が生成したクロックVCO_CLKのクロック数を用いて設定する。
【００７２】
クロック数出力部２１４は、スイッチ２４１と、レジスタ２４２と、位相チェック部２４３と、からなる。
【００７３】
スイッチ２４１は、ゼロクロス検出器２１１の出力信号ｔ０が供給されたときに、遅延回路部２０２のレジスタ２３２が出力したデータｄ１３を取り込むためのものである。スイッチ２４１は、出力信号ｔ０が供給されたときに、遅延回路部２０２のレジスタ２３２の出力端とクロック数出力部２１４のレジスタ２４２の入力端とを接続する。レジスタ２４２は、取り込んだデータｄ１３の位相データを保持するためのものである。
【００７４】
位相チェック部２４３は、レジスタ２４２が保持した位相データに基づいてデータｄ１３の位相をチェックするものである。クロック数出力部２１４は、位相チェック部２４３がチェックしたデータｄ１３の位相に基づいてクロック数ｘをＰＬＬ回路１及びデータ修正部２３６に出力する。
【００７５】
このように、クロック数出力部２１４は、ゼロクロス検出器２１１の出力信号ｔ０が供給されたときに、進め位相量を示すクロック数ｘ＝ｍをＰＬＬ回路１及びデータ修正部２３６に出力する。
【００７６】
次に実施形態１に係る周波数シンセサイザの動作を説明する。
まず、データ修正を行わない場合の動作について説明する。
位相発生部２０１は、図５に示すような位相データｄ１１をシステムクロックCLKに同期して一定周期で順次、出力するものとする。レジスタ２３１〜２３５は、システムクロックCLKに同期して、順次、位相データを遅延出力する。
【００７７】
時刻ｔ２１において、レジスタ２３１が位相データｄ１２＝Ｃ＋を出力し、レジスタ２３２が位相データｄ１３＝Ｂ−を出力したとき、ゼロクロス検出器２１１は、ゼロクロスタイミングを予測して、Ｈレベルの信号ｔ０をＤＦＦ２１２とデータ修正部２３６とクロック数出力部２１４とに出力する。
【００７８】
クロック数出力部２１４は、Ｈレベルの信号ｔ０が供給されると、スイッチ２４１を制御してレジスタ２３２の出力端とレジスタ２４２の入力端とを接続する。
【００７９】
時刻ｔ２２になると、レジスタ２３２は、位相データｄ１３＝Ｃ＋を出力し、クロック数出力部２１４のレジスタ２４２は、ゼロクロスタイミング直前の位相データｄ１３＝Ｃ＋を取り込む。
【００８０】
クロック数出力部２１４の位相チェック部２４３は、位相データｄ１３＝Ｃ＋を取り込むと、レジスタ２４２が保持している位相データｄ１３＝Ｂ−に基づいてクロック数ｘを算出する。
【００８１】
クロック数ｘ＝０となり、クロック数出力部２１４は、ｘ＝０をデータ修正部２３６に供給する。データ修正部２３６は、Ｈレベルの信号ｔ０が供給されたときに、ｘ＝０が供給された場合、データ修正は行わない。
【００８２】
また、位相チェック部２４３は、ｘ＝０をＰＬＬ回路１のクロック選択部１５２にも出力する。クロック選択部１５２は、ｘ＝０が供給されると、ＤＦＦ５＿１の出力端とクロック選択部１５２の出力端とを接続する。
【００８３】
時刻ｔ２３になると、レジスタ２３４，２３５は、それぞれ、位相データｄ１６＝Ｂ−，ｄ１７＝０を出力する。減算器２０３は、出力された位相データｄ１６＝Ｂ−，ｄ１７＝０の差分データｄ１８＝Ｂ−を求め、求めた差分データｄ１８＝Ｂ−をＤ／Ａ変換器２０４に供給する。
【００８４】
Ｄ／Ａ変換器２０４は、差分データｄ１８＝Ｂ−をアナログデータに変換する。電流源２０５は、図６（ａ）に示すように、このアナログデータに対応する電流値の直線補間回路２０６に供給する。直線補間回路２０６の信号Ｓ１１の電圧は、図６（ｂ）に示すように、時刻ｔ２３〜ｔ２４において、低下する。
【００８５】
尚、時刻ｔ２３よりも前の時刻ｔ３１において、基準信号生成部２は、リセット制御部にリセット解除信号Ｓoffを供給する。そして、信号Ｓ１１のリセットは解除される。
【００８６】
時刻ｔ２４になると、図５に示すように、レジスタ２３４，２３５は、それぞれ、位相データｄ１６＝Ｃ＋，ｄ１７＝Ｂ−を出力する。減算器２０３は、出力された位相データｄ１６＝Ｃ＋，ｄ１７＝Ｂ−の差分データｄ１８＝（Ｃ＋−Ｂ−）を求め、求めた差分データｄ１８＝（Ｃ＋−Ｂ−）をＤ／Ａ変換器２０４に供給する。
【００８７】
Ｄ／Ａ変換器２０４は、差分データｄ１８＝（Ｃ＋−Ｂ−）をアナログデータに変換する。電流源２０５は、図６（ａ）に示すように、このアナログデータに対応する電流値の電流を直線補間回路２０６に供給する。直線補間回路２０６の信号Ｓ１１の電圧は、図６（ｂ）に示すように、上昇する。
【００８８】
信号Ｓ１１の電圧が上昇して、時刻ｔ３２において、ゼロ電圧を下から上に横切ると、コンパレータ２０７は、図６（ｃ）に示すように、Ｈレベルの信号Ｓ１２をＲＳＦＦ２０８に出力してＲＳＦＦ２０８をセットする。この時刻ｔ３２がデータ修正を行わなかった場合のゼロクロスタイミングになる。
【００８９】
ＲＳＦＦ２０８は、セットされて、図６（ｄ）に示すように、Ｈレベルの信号Ｓ１３を出力する。基準信号生成部２は、周波数ｆＲの基準信号の基準タイミング信号として、この信号Ｓ１３をＰＬＬ回路１の位相比較器１０１に出力する。
【００９０】
一方、ＰＬＬ回路１のＶＣＯ１０３は、図６（ｆ）に示すようなクロックVCO_CLKを出力する。Ｎ分周カウンタ１０４は、クロックVCO_CLKのクロック数をカウントして、Ｎカウントする毎にＨレベルのパルス信号Ｐnをタイミング設定部１０５に出力する。
【００９１】
クロック選択部１５２がＤＦＦ５＿１の出力端とクロック選択部１５２の出力端とを接続するため、タイミング設定部１０５は、図６（ｈ）に示すように、時刻ｔ３２のゼロクロスタイミングにおいて、Ｈレベルの信号Ｓvを位相比較器１０１に出力する。
【００９２】
次に、図６、図７に基づいて、データ修正を行う場合（ｘ＝ｍ）について説明する。図７に示すように、時刻ｔ２１において、レジスタ２３１が位相データｄ１２＝Ｃ＋を出力し、レジスタ２３２が位相データｄ１３＝Ｂ−を出力すると、ゼロクロス検出器２１１は、ゼロクロスタイミングを予測して、Ｈレベルの信号ｔ０をＤＦＦ２１２とデータ修正部２３６とクロック数出力部２１４とに出力する。
【００９３】
クロック数出力部２１４は、Ｈレベルの信号ｔ０が供給されると、スイッチ２４１を制御してレジスタ２３２の出力端とレジスタ２４２の入力端とを接続する。
【００９４】
時刻ｔ２２になると、レジスタ２３２は、位相データｄ１３＝Ｃ＋を出力し、クロック数出力部２１４のレジスタ２４２は、ゼロクロスタイミング直前の位相データｄ１３＝Ｃ＋を取り込む。
【００９５】
クロック数出力部２１４の位相チェック部２４３は、位相データｄ１３＝Ｃ＋を取り込むと、レジスタ２４２が保持している位相データｄ１３＝Ｂ−に基づいてクロック数ｘを算出する。
【００９６】
算出した値がｘ＝ｍになると、クロック数出力部２１４は、ｘ＝ｍをデータ修正部２３６に供給する。
【００９７】
データ修正部２３６は、Ｈレベルの信号ｔ０が供給され、ｘ＝ｍが供給されて、数２に従って、位相データｄ１３＝Ｂ−を位相データＢ−’に修正する。データ修正部２３６は、修正した位相データＢ−’をレジスタ２３３に出力する。また、ＤＦＦ２１２は、Ｈレベルの信号ｔ１をＤＦＦ２１３に出力する。
【００９８】
また、位相チェック部２４３は、ｘ＝ｍをＰＬＬ回路１のクロック選択部１５２にも出力する。クロック選択部１５２は、ｘ＝ｍが供給されると、図３に示すように、ＤＦＦ５＿（ｍ−１）の出力端とクロック選択部１５２の出力端とを接続する。
【００９９】
時刻ｔ２３になると、レジスタ２３４，２３５は、それぞれ、位相データｄ１６＝Ｂ−’，ｄ１７＝０を出力する。減算器２０３は、出力された位相データｄ１６＝Ｂ−’，ｄ１７＝０の差分データｄ１８＝Ｂ−’を求め、求めた差分データｄ１８＝Ｂ−’をＤ／Ａ変換器２０４に供給する。
【０１００】
Ｄ／Ａ変換器２０４は、差分データｄ１８＝Ｂ−’をアナログデータに変換する。電流源２０５は、図６（Ａ）に示すように、このアナログデータに対応する電流値の電流を直線補間回路２０６に供給する。直線補間回路２０６の信号Ｓ１１の電圧は、図６（Ｂ）に示すように、時刻ｔ２３〜ｔ２４において、低下する。
【０１０１】
尚、時刻ｔ２３よりも前の時刻ｔ３３において、基準信号生成部２は、リセット制御部２１０にリセット解除信号Ｓoffを供給する。そして、信号Ｓ１１のリセットは解除される。
【０１０２】
また、ＤＦＦ２１３は、Ｈレベルの信号ｔ２をＲＳＦＦ２０８のリセット端子（Ｒ）に供給する。図６（Ｃ）に示すように、ＲＳＦＦ２０８は、リセット端子（Ｒ）にＨレベルの信号ｔ２が供給されると、リセットされる。
【０１０３】
図７に示すように、時刻ｔ２４になると、レジスタ２３４，２３５は、それぞれ、位相データｄ１６＝Ｃ＋’，ｄ１７＝Ｂ−’を出力する。減算器２０３は、出力された位相データｄ１６＝Ｃ＋’，ｄ１７＝Ｂ−’の差分データｄ１８＝（Ｃ＋’−Ｂ−’）を求め、求めた差分データｄ１８＝（Ｃ＋’−Ｂ−’）をＤ／Ａ変換器２０４に供給する。
【０１０４】
Ｄ／Ａ変換器２０４は、差分データｄ１８＝（Ｃ＋’−Ｂ−’）をアナログデータに変換する。電流源２０５は、図６（Ａ）に示すように、このアナログデータに対応する電流値の電流を直線補間回路２０６に供給する。直線補間回路２０６の信号Ｓ１１の電圧は、図６（Ｂ）に示すように、上昇する。
【０１０５】
信号Ｓ１１の電圧が上昇して、時刻ｔ３４において、ゼロ電圧を下から上に横切ると、コンパレータ２０７は、図６（Ｃ）に示すように、Ｈレベルの信号Ｓ１２をＲＳＦＦ２０８に出力してＲＳＦＦ２０８をセットする。この時刻ｔ３４がデータ修正を行った場合のゼロクロスタイミングになる。
【０１０６】
ＲＳＦＦ２０８は、セットされて、図６（Ｄ）に示すように、Ｈレベルの信号Ｓ１３を出力する。基準信号生成部２は、周波数ｆＲの基準信号の基準タイミング信号として、この信号Ｓ１３をＰＬＬ回路１の位相比較器１０１に出力する。
【０１０７】
クロック選択部１５２は、クロック数出力部２１４からクロック数ｘ＝ｍが供給されて、ＤＦＦ５＿（ｍ−１）の出力端とクロック選択部１５２の出力端とを接続する。このように接続されると、図８に示すように、遅延回路部１５１は、パルス信号Ｐnが供給されてから（ｑ−ｍ）クロック目で、信号Ｓvを出力する。
【０１０８】
即ち、遅延回路部１５１は、データ修正を行わない場合と比較して、ｍクロックだけ早く、信号Ｓvを出力する。このため、タイミング設定部１０５は、図６（Ｈ）に示すように、システムクロックCLKのクロックタイミング直後の早められた時刻ｔ３４において、Ｈレベルの信号Ｓvを位相比較器１０１に出力する。
【０１０９】
図６（ｂ），（ｈ）と、図６（Ｂ），（Ｈ）と、を比較すると、データ修正を行わなかった場合のゼロクロスタイミングは、図６（ｂ）に示すように時刻ｔ３２である。データ修正を行わない場合、信号Ｓvの信号レベルは、図６（ｈ）に示すように、このゼロクロスタイミングにおいてＨレベルとなる。
【０１１０】
一方、データ修正を行なった場合のゼロクロスタイミングは、図６（Ｂ）に示すように時刻ｔ３４である。データ修正を行なった場合、信号Ｓvの信号レベルは、図６（Ｈ）に示すように、このゼロクロスタイミングにおいてＨレベルとなる。
【０１１１】
時刻ｔ３４は、時刻ｔ３４よりもｍクロックに対応する時間だけ、早くなっている。従って、図６（Ｈ）に示すようなデータ修正を行なった場合の信号Ｓvの信号レベルは、図６（ｈ）に示すようなデータ修正を行わない場合の信号Ｓvと比較して、ｍクロックだけ早められている。
【０１１２】
そして、図６（Ｂ）に示すように、データ修正を行う場合の時刻ｔ２４における信号Ｓ１１の信号レベルは、図６（ｂ）に示すデータ修正を行わない場合の信号Ｓ１１の信号レベルよりも小さくなる。
【０１１３】
このため、時刻ｔ２４に至るまでのＤ／Ａ変換器２０４に供給されるデータは微少なマイナスデータに限定され、Ｄ／Ａ変換器２０４の入力データは狭い入力データ範囲内のデータとなる。従って、Ｄ／Ａ変換器２０４の２次、３次歪みによる周波数変動は小さくなる。
【０１１４】
以上説明したように、本実施形態１によれば、ＰＬＬ回路１のタイミング設定部１０５が、予測されるゼロクロスのタイミングを所定クロックｘ＝ｍだけ早めるようにして、データ修正部２３６が位相データを小さくなるように修正した。従って、Ｄ／Ａ変換器２０４の２次、３次歪みによる影響を低減することができる。
【０１１５】
（実施形態２）
実施形態２に係る周波数シンセサイザは、Ｄ／Ａ変換器の２次、３次歪みによる影響を低減するだけでなく、さらに、ゼロクロスタイミングから一定時間前にリセットを解除することにより、Ｄ／Ａ変換器のオフセット誤差の影響を低減するように構成されたものである。
【０１１６】
実施形態２に係る周波数シンセサイザは、図９に示すようにゼロクロスのタイミングｔ４２から、予め設定された時間ＴＸだけ前の時刻ｔ４１において、リセットを解除するように構成されている。
【０１１７】
このように、リセット解除タイミングとゼロクロスタイミングとの時間位置を一定にすることができれば、ＰＬＬ回路１のＶＣＯ制御電圧の変動は非常に小さくなる。ＶＣＯ制御電圧の変動は非常に小さくなれば、この変動による妨害スペクトルを低減することができ、周波数特性を良好にすることができる。
【０１１８】
実施形態２に係る周波数シンセサイザの構成を図１０に示す。
実施形態２に係る周波数シンセサイザは、ＰＬＬ回路１のタイミング設定部１０５に遅延回路部１５３を備える。
【０１１９】
遅延回路部１５３は、ｐ個のＤＦＦ６＿１〜６＿ｐを備える。ＤＦＦ６＿１の入力端はクロック選択部１５２の一端に接続され、ＤＦＦ６＿２〜６＿ｐの入力端は、それぞれ、ＤＦＦ６＿１〜６＿（ｐ−１）の出力端に接続される。
【０１２０】
そして、ＤＦＦ６＿１〜６＿（ｐ−１）は、それぞれ、供給された信号を、ＶＣＯ１０３が出力するクロックVCO_CLKの次の立ち上がりに同期して出力する。そして、ＤＦＦ６＿ｐは、信号ＳvをＶＣＯ１０３が出力するクロックVCO_CLKの次の立ち上がりに同期して、位相比較器１０１に出力する。
【０１２１】
クロック選択部１５２は、クロック数ｘとしてｍが供給されると、図１１に示すように、ＤＦＦ５＿（ｍ−１）の出力端とＤＦＦ６＿１の入力端とを接続する。そして、クロック選択部１５２は、出力端からリセット解除信号Ｓoffを出力する。
【０１２２】
タイミング設定部１０５は、このように構成されることにより、リセット制御部２１０にリセット解除信号Ｓoffを出力してから一定の遅延時間経過後に信号Ｓvを位相比較器１０１に出力する。
【０１２３】
尚、信号Ｓ１２は、ゼロクロスタイミングで出力され、パルス信号Ｐnの周期は、信号Ｓ１２の周期によって決定される。このため、タイミング設定部１０５は、ゼロクロスタイミングよりも一定時間前にリセット解除タイミングを設定するように構成されている。
【０１２４】
即ち、実施形態２に係る周波数シンセサイザは、このように構成されて、リセット解除タイミングと交差タイミングとしてのゼロクロスタイミングとの時間を一定にし、Ｄ／Ａ変換器２０４の２次、３次歪みだけでなく、オフセット誤差による影響を受けないようにしている。
【０１２５】
次に実施形態２に係る周波数シンセサイザの動作を説明する。
データ修正を行わない場合、クロック数出力部２１４の位相チェック部２４３は、レジスタ２４２が保持している位相データｄ１３に基づいてクロック数ｘ＝０を算出する。クロック数出力部２１４は、クロック数ｘ＝０を、データ修正部２３６に出力するとともに、ＰＬＬ回路１のクロック選択部１５２に出力する。
【０１２６】
クロック選択部１５２は、ｘ＝０が供給されると、ＤＦＦ５＿１の出力端とＤＦＦ６＿１の入力端とを接続する。クロック選択部１５２がこのように接続すると、タイミング設定部１０５は、図１２の破線で示すように、パルス信号Ｐnが供給されてからｑクロック目で信号Ｓoffをリセット制御部２１０に供給する。
【０１２７】
また、クロック選択部１５２は、信号Ｓoffを遅延回路部１５３にも供給する。遅延回路部１５３のＤＦＦ６＿１〜６＿ｐは、順次、供給された信号をクロックVCO_CLKの立ち上がりに同期して遅延させる。
【０１２８】
そして、ＤＦＦ６＿ｐは、遅延回路部１５３に信号Ｓoffが供給されてから（ｑ＋ｐ）クロック目で信号Ｓvを位相比較器１０１に供給する。従って、図６（ｇ），（ｈ）に示すように、タイミング設定部１０５が信号offをリセット制御部２１０に供給してから、信号Ｓvを供給するまでの時間Ｔｘは、クロックVCO_CLKの周期をTvcoとして、Ｔｘ＝Tvco×ｐとなる。
【０１２９】
次に、データ修正を行う場合、クロック数出力部２１４は、クロック数ｘ＝ｍを、データ修正部２３６に出力するとともに、ＰＬＬ回路１のクロック選択部１５２にも出力する。
【０１３０】
クロック選択部１５２は、ｘ＝ｍが供給されると、図１１に示すように、ＤＦＦ５＿（ｍ−１）の出力端とＤＦＦ６＿１の入力端とを接続する。このように接続されると、タイミング設定部１０５は、図１２の実線で示すように、パルス信号Ｐnが供給されてから（ｑ−ｍ）クロック目で信号Ｓoffをリセット制御部２１０に供給する。
【０１３１】
また、クロック選択部１５２は、信号Ｓoffを遅延回路部１５３にも供給し、ＤＦＦ６＿ｐは、遅延回路部１５３に信号Ｓoffが供給されてから（ｑ＋ｐ−ｍ）クロック目で信号Ｓvを位相比較器１０１に供給する。従って、図６（Ｇ），（Ｈ）に示すように、時間Ｔｘは、Ｔｘ＝Tvco×ｐとなる。
【０１３２】
即ち、データ修正を行うか行わないかにかかわらず、時間Ｔｘは、Ｔｘ＝Tvco×ｐとなり、一定となる。
【０１３３】
尚、シミュレーションとして、従来の周波数シンセサイザの周波数変動は、図１７に示すように、2.9μsの周期で最大213kHzであったのに対し、実施形態２の周波数変動は、図１３に示すように、従来と比較して小さくなっている。図１４は、これを拡大した図であり、周波数変動は、最大３kHzである。尚、シミュレーション条件は、従来と同様である。
【０１３４】
また、図１５の実施形態２に係る周波数シンセサイザの周波数特性に示すように、妨害（雑音）スペクトル非常に小さくなる。
【０１３５】
以上説明したように、本実施形態２によれば、Ｎ分周カウンタ１０４がリセット制御部２１０に、信号Ｓ１１のリセットを解除させるためのパルス信号Ｐnを出力する。タイミング設定部１０５は、このときにＮ分周カウンタ１０４が出力したパルス信号Ｐnを所定時間遅延させて、遅延させた信号Ｓvを位相比較器１０１に出力するようにした。
【０１３６】
従って、ゼロクロスタイミングよりもこの遅延時間だけ前に信号Ｓ１１のリセットが解除されることになり、Ｄ／Ａ変換器２０４の誤差にかかわらず、リセット解除タイミングとゼロクロスタイミングとの時間位置を一定にすることができる。
【０１３７】
従って、Ｄ／Ａ変換器２０４の２次、３次歪みによる影響を低減するだけでなく、オフセット誤差の影響を低減することができ、ＶＣＯ１０３の制御電圧の変動による妨害（雑音）スペクトルを大幅に低減することができる。このため、周波数特性を大幅に改善することができる。
【０１３８】
このように、周波数特性を改善することができれば、Ｄ／Ａ変換器２０４に高い精度が要求されることもなく、三角波データを用いた周波数シンセサイザでも、安価なＤ／Ａ変換器２０４を用いることができる。
【０１３９】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施形態では、交差電圧をゼロ電圧として説明した。しかし、交差電圧は、ゼロ電圧でなくてもよく、所望の電圧に設定されてもよい。
【０１４０】
上記実施形態２では、リセット解除タイミングからゼロクロスタイミングまでの時間を一定にするようにした。しかし、ゼロクロスタイミングからリセット解除タイミングまでの時間を一定にするようにすることもできる。
【０１４１】
この場合、例えば、基準信号生成部２にタイマを備え、ゼロクロス検出器２１１からタイマを介してリセット解除信号Ｓoffをリセット制御部２１０に供給し、タイマ時間をクロック数ｘに基づいて調整する。このように構成されれば、同様に、Ｄ／Ａ変換器２０４のオフセット誤差と高次歪みによる誤差との影響を低減することができる。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施形態１に係る周波数シンセサイザの構成を示すブロック図である。
【図２】実施形態１に係る周波数シンセサイザの動作の概要を示す図である。
【図３】図１に示す位相発生部の構成を示すブロック図である。
【図４】図１に示すＰＬＬ回路のタイミング設定部の構成とクロック数との関係を示す図である。
【図５】データ修正を行わない場合の周波数シンセサイザの動作を示すタイミングチャートである。
【図６】データ修正を行わない場合の各部のタイミングと行った場合の各部とのタイミングとを比較するためのタイミングチャートである。
【図７】データ修正を行った場合の周波数シンセサイザの動作を示すタイミングチャートである。
【図８】図１に示すＰＬＬ回路のタイミング設定部の動作を示すタイミングチャートである。
【図９】実施形態２に係る周波数シンセサイザの動作の概要を示す図である。
【図１０】本発明の実施形態２に係る周波数シンセサイザの構成を示すブロック図である。
【図１１】図１０に示すＰＬＬ回路のタイミング設定部の構成とクロック数との関係を示す図である。
【図１２】図１０に示すＰＬＬ回路のタイミング設定部の動作を示すタイミングチャートである。
【図１３】実施形態２に係る周波数シンセサイザの周波数変動のシミュレーション結果を示す図である。
【図１４】図１３の変動幅を拡大した場合のシミュレーション結果を示す図である。
【図１５】図１３，図１４に示す周波数変動をスペクトルで表したシミュレーション結果を示す図である。
【図１６】従来の周波数シンセサイザのＶＣＯの制御電圧を示す図である。
【図１７】従来の周波数シンセサイザの周波数変動のシミュレーション結果を示す図である。
【図１８】図１７に示す周波数変動をスペクトルで表したシミュレーション結果を示す図である。
【符号の説明】
【０１４３】
１    ＰＬＬ回路
２    基準信号生成部
１０１  位相比較器
１０３  ＶＣＯ
１０４  Ｎ分周カウンタ
１０５  タイミング設定部
１５１，１５３  遅延回路部
１５２  クロック選択部
２０１  位相発生部
２０２  遅延回路部
２０４  Ｄ／Ａ変換器
２０６  直線補間回路
２０７  コンパレータ
２０８  ＲＳＦＦ
２０９  リセット部
２１０  リセット制御部
２１１  ゼロクロス検出器
２１４  クロック数出力部
２３６  データ修正部
【図１】
2006174303.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006174303.tif 000020
【図１７】
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【図１８】
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