(57)【要約】【課題】所定の場合にのみ動作すべき回路が半導体装置に含まれている場合であっても、その回路におけるサブスレショルドリーク電流の発生を抑制可能な半導体装置およびその設計方法を実現する。【解決手段】セルＣ４ａ，Ｃ５の回路部が、テスト回路のように所定の場合にのみ動作すべき回路であって、動作させたい場合には、ＭＩＳＦＥＴのソースに電源支線Ｌ３ａを接続し、電源支線Ｌ３ａに接地電位ＧＮＤを与えてソースおよびドレイン間に動作電圧を印加する。一方、動作させたくない場合には、電源支線Ｌ３ａに電源電位ＶＤＤを与えて、ソースおよびドレイン間に動作電圧を印加しないようにする。この場合、ソースおよびドレイン間には動作電圧が印加されてはいないので、その回路におけるサブスレショルドリーク電流Ｉ４，Ｉ５の発生を抑制できる。【選択図】        図９
2006351831.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのセルと、
制御回路と、
スイッチと
を備え、
前記セルは、
少なくとも一つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有し、かつ、前記セルの機能を果たす回路部と、
前記回路部に第１電位を供給可能な第１電源線と、
前記回路部に第２または第３電位を供給可能な第２電源線と
を含み、
前記ＭＩＳＦＥＴのソースまたはドレインには、前記第１または第２電源線のいずれか一方が接続され、
前記スイッチは、
前記制御回路から出力される制御信号に応じて、前記第２電源線に前記第２または第３電位のいずれかを与える
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記少なくとも一つのセルとは異なる他のセルと、
一方入力端および他方入力端を有する二入力論理ゲート回路と
をさらに備え、
前記少なくとも一つのセルからの出力信号は、前記二入力論理ゲート回路の前記一方入力端に与えられ、
前記制御信号は、前記二入力論理ゲート回路の前記他方入力端に与えられ、
前記二入力論理ゲート回路は、前記制御信号の活性化時には、前記少なくとも一つのセルからの出力信号の論理値を反転して、前記他のセルに与え、前記制御信号の非活性化時には、前記少なくとも一つのセルからの出力信号の論理値をそのまま前記他のセルに与える
半導体装置。
【請求項３】
複数のセルを配置することにより半導体装置を設計する設計方法であって、
前記複数のセルはそれぞれ、
少なくとも一つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有し、かつ、セルの機能を果たす回路部と、
前記回路部に第１電位を供給可能な第１電源線と、
前記回路部に第２または第３電位を供給可能な第２電源線と
を含み、
（ａ）前記複数のセルを、所定の場合にのみ動作し、それ以外の場合は動作しない第１セル群と、常時動作する第２セル群とに選別するステップと、
（ｂ）前記第１セル群において、前記回路部内の前記ＭＩＳＦＥＴのソースまたはドレインに前記第２電源線を接続するステップと、
（ｃ）前記第２セル群において、前記回路部内の前記ＭＩＳＦＥＴのソースまたはドレインに前記第１電源線を接続するステップと
を備える半導体装置の設計方法。
【請求項４】
請求項３に記載の半導体装置の設計方法であって、
（ｄ）前記第２セル群のうち、前記第１セル群からの出力信号を受けるものを第３セル群として選別するステップと、
（ｅ）前記第３セル群の各セルに、一方入力端および他方入力端を有する二入力論理ゲート回路を含ませ、前記第１セル群からの出力信号を前記二入力論理ゲート回路の前記一方入力端に与え、前記第２または第３電位のいずれかを選択する制御信号を前記二入力論理ゲート回路の前記他方入力端に与えるステップと
をさらに備え、
前記二入力論理ゲート回路は、前記制御信号の活性化時には、前記第１セル群からの出力信号の論理値を反転して、前記第３セル群の各セルの前記回路部に与え、前記制御信号の非活性化時には、前記第１セル群からの出力信号の論理値をそのまま前記第３セル群の各セルの前記回路部に与える
半導体装置の設計方法。
【請求項５】
請求項３または請求項４に記載の半導体装置の設計方法であって、
前記ステップ（ａ）乃至（ｃ）、または、それらに加えて前記ステップ（ｄ）および（ｅ）の後に、
（ｆ）前記複数のセルを半導体装置内に配置し、前記複数のセル間の配線を行うステップと、
（ｇ）前記配置および配線を検証し、前記検証の結果に応じた補正用セルを前記半導体装置内に導入するステップと
をさらに備え、
ステップ（ｇ）の後に、前記補正用セルも含めた前記複数のセルに対して、再度、前記ステップ（ａ）乃至（ｃ）、または、それらに加えて前記ステップ（ｄ）および（ｅ）を行う
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のソース−ドレイン間に生じるサブスレショルドリーク電流を低減可能な半導体装置およびその設計方法に関する。
【背景技術】
【０００２】
従来より、半導体装置におけるサブスレショルドリーク電流発生を抑えて低消費電力化を図るために、半導体装置内の複数のセルを１ブロックとして、ブロックごとに低消費電力化を行う動作電力削減手法が存在する。
【０００３】
例えば、下記特許文献１の第００２６段落には、「…回路ブロックＣＴ２内のトランジスタのしきい値電圧ＶＴを低くして通常動作に移行させ、主要回路の動作を開始させる。…回路ブロックＣＴ２内のトランジスタのしきい値電圧ＶＴを高くする。これによりサブスレッショルド電流による消費電力増加を減少させることができる」との記載がある。
【０００４】
【特許文献１】特開２００４−１４０８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、１ブロックごとに低消費電力化を行う動作電力削減手法では、ブロック内の一部に、ある条件下では動作し、別の条件下では動作しないようにすべき回路が存在する場合、その回路に対応した動作制御が困難である。
【０００６】
例えばそのような回路として、出荷前や故障検証時の動作テスト用に半導体装置内に予め造りこまれた、スキャン回路やＬＢＩＳＴ（Logic Built In Self Test）回路がある。これらの回路は、出荷前や故障検証時にはテスト用に動作させる必要があるが、ユーザが半導体装置を通常使用している場合には、動作しないようにしなければならない。
【０００７】
このような回路に対してブロックごとの低消費電力化を行うと、ユーザによる通常動作時においても常時、ブロック内のスキャン回路やＬＢＩＳＴ回路にも電源が供給されてしまい、たとえそれらの回路が動作しなくとも、サブスレショルドリーク電流は発生してしまう。
【０００８】
この発明は上記の事情に鑑みてなされたもので、所定の場合にのみ動作すべき回路が半導体装置に含まれている場合であっても、その回路におけるサブスレショルドリーク電流の発生を抑制可能な半導体装置およびその設計方法を提供する。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、少なくとも一つのセルと、制御回路と、スイッチとを備え、前記セルは、少なくとも一つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有し、かつ、前記セルの機能を果たす回路部と、前記回路部に第１電位を供給可能な第１電源線と、前記回路部に第２または第３電位を供給可能な第２電源線とを含み、前記ＭＩＳＦＥＴのソースまたはドレインには、前記第１または第２電源線のいずれか一方が接続され、前記スイッチは、前記制御回路から出力される制御信号に応じて、前記第２電源線に前記第２または第３電位のいずれかを与える半導体装置である。
【００１０】
請求項３に記載の発明は、複数のセルを配置することにより半導体装置を設計する設計方法であって、前記複数のセルはそれぞれ、少なくとも一つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有し、かつ、セルの機能を果たす回路部と、前記回路部に第１電位を供給可能な第１電源線と、前記回路部に第２または第３電位を供給可能な第２電源線とを含み、（ａ）前記複数のセルを、所定の場合にのみ動作し、それ以外の場合は動作しない第１セル群と、常時動作する第２セル群とに選別するステップと、（ｂ）前記第１セル群において、前記回路部内の前記ＭＩＳＦＥＴのソースまたはドレインに前記第２電源線を接続するステップと、（ｃ）前記第２セル群において、前記回路部内の前記ＭＩＳＦＥＴのソースまたはドレインに前記第１電源線を接続するステップとを備える半導体装置の設計方法である。
【発明の効果】
【００１１】
請求項１に記載の発明によれば、セルの回路部内の少なくとも一つのＭＩＳＦＥＴのソースまたはドレインに、第１または第２電源線のいずれか一方が接続され、スイッチは、制御回路から出力される制御信号に応じて、第２電源線に第２または第３電位のいずれかを与える。よって、セルの回路部が、テスト回路のように所定の場合にのみ動作すべき回路であって、その回路部を動作させたい場合には、セル回路部内のＭＩＳＦＥＴのソースまたはドレインに第２電源線を接続し、第２電源線に第２または第３電位のうち一方を与えて、ＭＩＳＦＥＴのソースおよびドレイン間に動作電圧を印加することができる。一方、その回路部を動作させたくない場合には、第２電源線に第２または第３電位のうち他方を与えて、ＭＩＳＦＥＴのソースおよびドレイン間に動作電圧を印加しないようにすることができる。この場合、ＭＩＳＦＥＴのソースおよびドレイン間には動作電圧が印加されてはいないので、その回路におけるサブスレショルドリーク電流の発生を抑制できる。
【００１２】
請求項３に記載の発明によれば、複数のセルを、所定の場合にのみ動作し、それ以外の場合は動作しない第１セル群と、常時動作する第２セル群とに選別し、それに応じて、各回路部内のＭＩＳＦＥＴのソースまたはドレインに第１または第２電源線を接続する。よって、請求項１に記載の半導体装置を設計することができる。また、設計段階で、常時動作する第２セル群においてはＭＩＳＦＥＴに第１電源線を接続し、所定の場合にのみ動作する第１セル群においてはＭＩＳＦＥＴに第２電源線を接続するので、例えば設計後の製造工程において、第１および第２セル群のＭＩＳＦＥＴに第１または第２電源線のいずれを与えるかの選択を改めて行う必要がない。
【発明を実施するための最良の形態】
【００１３】
本発明は、セル内の電源線として、所定電位を供給可能なものと、複数の異なる電位を選択的に供給可能なものとを用意し、セルの機能を果たす回路部内のＭＩＳＦＥＴのソースまたはドレインにいずれかの電源線を接続して、選択供給可能な電源線についてはいずれの電位を与えるかを制御可能な、半導体装置およびその設計方法である。
【００１４】
なお、本願において「セル」とは、ＬＳＩ（Large Scale Integration）の論理、回路、レイアウトの各設計を行う際に繰り返し使用できるように、まとまった機能を有する回路やレイアウトのパターン（例えば、ＭＩＳＦＥＴ単体のパターンやインバータ回路のパターン、フリップフロップのパターンなど）を予め定義したものを指す。これらのセルをライブラリとして編成しておけば、既設計パターンの再利用が容易に行える。
【００１５】
図１は、本発明に係る半導体装置の一例を示す回路図である。図１に示すように、この回路は、セルＣ１〜Ｃ４およびその他のセル（図１では例としてセルアレイのうち上から三段分を示している）、第１および第２電源幹線Ｌ１，Ｌ２、スイッチ部ＳＷ、並びに、電源支線Ｌ１ａ〜Ｌ３ａ，Ｌ１ｂ〜Ｌ３ｂ，Ｌ１ｃ〜Ｌ３ｃを含んでいる。
【００１６】
電源支線Ｌ１ａ〜Ｌ３ａは、セルＣ１，Ｃ４およびその他の一段目のセルの全てに亘って延伸している。また、電源支線Ｌ１ｂ〜Ｌ３ｂは、二段目のセルの全てに亘って延伸し、電源支線Ｌ１ｃ〜Ｌ３ｃは、セルＣ２，Ｃ３およびその他の三段目のセルの全てに亘って延伸している。
【００１７】
第１電源幹線Ｌ１には、接地電位ＧＮＤが与えられており、電源支線Ｌ１ａ〜Ｌ１ｃは、第１電源幹線Ｌ１に接続されている。第２電源幹線Ｌ２には、電源電位ＶＤＤが与えられており、電源支線Ｌ２ａ〜Ｌ２ｃは、第２電源幹線Ｌ２に接続されている。また、電源支線Ｌ３ａ〜Ｌ３ｃは、スイッチ部ＳＷ内の各スイッチＳＷａ〜ＳＷｃにそれぞれ接続されている。
【００１８】
セルＣ３にはインバータＩＶ１が含まれ、セルＣ２にはインバータＩＶ２が含まれている。インバータＩＶ１の出力Ｓ１ａはインバータＩＶ２の入力端に与えられ、インバータＩＶ２の出力Ｓ１ｂは、各スイッチＳＷａ〜ＳＷｃに制御信号として与えられる。なお、セルＣ２，Ｃ３は協同して、制御信号Ｓ１ｂを出力する制御回路として機能する。
【００１９】
また、セルＣ１には、少なくとも一つのＭＩＳＦＥＴを有し、かつ、セルＣ１の機能を果たす回路部ＣＣ１が含まれ、セルＣ４には、少なくとも一つのＭＩＳＦＥＴを有し、かつ、セルＣ４の機能を果たす回路部ＣＣ２が含まれている。なお、図１では回路部ＣＣ１，ＣＣ２をアンプの記号で表示している。
【００２０】
図２は、スイッチＳＷａ、セルＣ１および電源支線Ｌ１ａ〜Ｌ３ａについて、拡大表示した図である。なお、他のスイッチＳＷｂ，ＳＷｃ、セルＣ２〜Ｃ４および電源支線Ｌ１ｂ〜Ｌ３ｂ，Ｌ１ｃ〜Ｌ３ｃについても同様の構造である。
【００２１】
スイッチＳＷａはアンプで構成され、その電源電位入力端には電源電位ＶＤＤが与えられ、その接地電位入力端には接地電位ＧＮＤが与えられる。そして、スイッチＳＷａは、制御信号Ｓ１ｂの論理値に応じて、電源支線Ｌ３ａに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える。
【００２２】
本発明においては、セルＣ１の機能を果たす回路部ＣＣ１内のＭＩＳＦＥＴ（図１および図２では図示せず）のソースまたはドレインに、電源支線Ｌ１ａまたは電源支線Ｌ３ａのいずれかを接続し、電源支線Ｌ３ａを接続した場合には、スイッチＳＷａにより電源支線Ｌ３ａに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える。
【００２３】
また、図３は図２の変形例であり、電源支線Ｌ１ａ，Ｌ２ａに加えて、電源支線Ｌ３ａ１，Ｌ３ａ２とそれらに接続されたスイッチＳＷａ１，ＳＷａ２とを用意し、制御信号Ｓ１ｂ１，Ｓ１ｂ２の各論理値に応じて、電源支線Ｌ３ａ１，Ｌ３ａ２のそれぞれに個別に電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与えることを可能としたものである。そして、セルＣ１の機能を果たす回路部ＣＣ１内のＭＩＳＦＥＴのソースまたはドレインに、電源支線Ｌ１ａ，Ｌ３ａ１，Ｌ３ａ２のいずれかを接続し、電源支線Ｌ３ａ１またはＬ３ａ２を接続した場合には、スイッチＳＷａ１またはＳＷａ２により電源支線Ｌ３ａ１またはＬ３ａ２に電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える。このように、回路部ＣＣ１内のＭＩＳＦＥＴのソースまたはドレインに接続する電源支線の選択肢を、３つ以上用意しておいてもよい。
【００２４】
図４は、セルＣ２を例とした、セル内の接続部ＣＮ２の拡大図である。なお、他のセルＣ１，Ｃ３，Ｃ４における接続部ＣＮ１，ＣＮ３，ＣＮ４についても、接続部ＣＮ２と同様の構造である。
【００２５】
図４に示されているように、接続部ＣＮ２は、電源支線Ｌ１ｃ用の接続部ＣＮａおよび電源支線Ｌ３ｃ用の接続部ＣＮｂを含んでいる。接続部ＣＮａは、コンタクトプラグＰＬに接続するパッド部ＰＤａ、および、パッド部ＰＤａと電源支線Ｌ１ｃとを接続可能なブリッジ部ＢＬａを含んでいる。また、接続部ＣＮｂも、コンタクトプラグＰＬに接続するパッド部ＰＤｂ、および、パッド部ＰＤｂと電源支線Ｌ３ｃとを接続可能なブリッジ部ＢＬｂを含んでいる。なお、コンタクトプラグＰＬは、セルＣ２の機能を果たす回路部たるインバータＩＶ２を構成するｎチャネルＭＩＳＦＥＴ（図４では図示せず）のソースに、電気的に接続されている。
【００２６】
そして、ｎチャネルＭＩＳＦＥＴのソースへの、電源支線Ｌ１ｃまたは電源支線Ｌ３ｃのいずれかの接続は、回路設計段階において、接続部ＣＮａ内のブリッジ部ＢＬａを電源支線Ｌ１ｃに接続することにより、あるいは、接続部ＣＮｂ内のブリッジ部ＢＬｂを電源支線Ｌ３ｃに接続することにより行う。その他のセルＣ１，Ｃ３，Ｃ４における接続部ＣＮ１，ＣＮ３，ＣＮ４についても、同様にして電源支線Ｌ１ａ，Ｌ１ｃまたは電源支線Ｌ３ａ，Ｌ３ｃのいずれかに接続を行う。
【００２７】
図５および図６は、セルＣ１，Ｃ４を例とした、セル内の接続部ＣＮ１，ＣＮ４の具体例を示す図である。図５においては、セルＣ１，Ｃ４の接続部ＣＮ１，ＣＮ４において、その一部が電源支線Ｌ１ａに接続され、残りの部分が電源支線Ｌ３ａに接続されている場合が示されている。具体的には、コンタクトプラグＣＰ２に接続するパッド部ＰＤｂについてはそのブリッジ部が存在しないために電源支線Ｌ３ａには接続されていないが、コンタクトプラグＣＰ２に接続するパッド部ＰＤａはブリッジ部ＢＬａにより電源支線Ｌ１ａに接続されている。そして、コンタクトプラグＣＰ１，ＣＰ３，ＣＰ４に接続するパッド部ＰＤａについてはそのブリッジ部が存在しないために電源支線Ｌ１ａには接続されていないが、コンタクトプラグＣＰ１，ＣＰ３，ＣＰ４に接続するパッド部ＰＤｂはブリッジ部ＢＬｂにより電源支線Ｌ３ａに接続されている。なお、各部のパッド部ＰＤａとパッド部ＰＤｂとは、コンタクトプラグＣＰ１〜ＣＰ４により電気的に接続されている。
【００２８】
一方、図６においては、コンタクトプラグＣＰ２に接続するパッド部ＰＤａについてはそのブリッジ部が存在しないために電源支線Ｌ１ａには接続されていないが、コンタクトプラグＣＰ２に接続するパッド部ＰＤｂはブリッジ部ＢＬｂにより電源支線Ｌ３ａに接続されている。そして、コンタクトプラグＣＰ１，ＣＰ３，ＣＰ４に接続するパッド部ＰＤｂについてはそのブリッジ部が存在しないために電源支線Ｌ３ａには接続されていないが、コンタクトプラグＣＰ１，ＣＰ３，ＣＰ４に接続するパッド部ＰＤａはブリッジ部ＢＬａにより電源支線Ｌ１ａに接続されている。なお、各部のパッド部ＰＤａとパッド部ＰＤｂとは、コンタクトプラグＣＰ１〜ＣＰ４により電気的に接続されている。
【００２９】
図７は、図６の更なる具体例として、図６におけるセルＣ１，Ｃ４の回路部ＣＣ１，ＣＣ２が、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＣＣ１ａ，ＣＣ２ａである場合を示す図である。
【００３０】
このセルＣ１ａにおいては、コンタクトプラグＣＰ１に接続するパッド部ＰＤｂについてはそのブリッジ部が存在しないために、電源支線Ｌ３ａには接続されていないが、コンタクトプラグＣＰ１に接続するパッド部ＰＤａがブリッジ部ＢＬａにより電源支線Ｌ１ａに接続されている。よって、インバータＣＣ１ａ内のｎチャネルＭＩＳＦＥＴのソースには、電源支線Ｌ１ａを介して接地電位ＧＮＤが与えられる。
【００３１】
また、セルＣ４ａにおいては、コンタクトプラグＣＰ３に接続するパッド部ＰＤａについてはそのブリッジ部が存在しないために電源支線Ｌ１ａには接続されていないが、コンタクトプラグＣＰ３に接続するパッド部ＰＤｂがブリッジ部ＢＬｂにより電源支線Ｌ３ａに接続されている。
【００３２】
なお、図８は図７の回路のうちセルＣ４ａの部分の断面図である。図８におけるゲートＡは、図７におけるパターンＡに該当し、図８におけるドレイン配線ＹＢは、図７におけるパターンＹＢに該当する。
【００３３】
図７および図８に示すように、セルＣ４ａにおいては、ＣＭＯＳインバータＣＣ２ａ内のｎチャネルＭＩＳＦＥＴのソースが、電源支線Ｌ３ａに接続されている。よって、ｎチャネルＭＩＳＦＥＴのソースには、スイッチＳＷａおよび電源支線Ｌ３ａを介して、制御信号Ｓ１ｂにより選択された電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかが与えられる。
【００３４】
図９は、図７に示したセルＣ１ａ，Ｃ４ａに加えて、インバータを含むセルＣ５をも示した回路図である。セルＣ１ａにおいては、ｎチャネルＭＩＳＦＥＴのソースには、電源支線Ｌ１ａを介して接地電位ＧＮＤが与えられているので、インバータＣＣ１ａは、入力信号の論理値を反転して出力するという通常のインバータ動作を行うのみである。
【００３５】
一方、セルＣ４ａ，Ｃ５においては、ｎチャネルＭＩＳＦＥＴのソースには、電源支線Ｌ３ａを介して接地電位ＧＮＤまたは電源電位ＶＤＤが与えられる。接地電位ＧＮＤが与えられる場合は、セルＣ１ａのインバータと同様となり、セルＣ４ａ，Ｃ５の各インバータは、入力信号の論理値を反転して出力するという通常のインバータ動作を行うのみである。
【００３６】
ところが、ｎチャネルＭＩＳＦＥＴのソースに電源電位ＶＤＤが与えられる場合は、セルＣ４ａ，Ｃ５の各インバータを構成するｐチャネルＭＩＳＦＥＴのソースには電源支線Ｌ２ａを介して電源電位ＶＤＤが与えられ、ｎチャネルＭＩＳＦＥＴのソースにも電源支線Ｌ３ａを介して電源電位ＶＤＤが与えられることとなる。この場合、インバータの両電位入力端が電源電位ＶＤＤと同値であることから、セルＣ４ａ，Ｃ５の各インバータを構成するｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴの各ソース−ドレイン間には電流が流れないこととなる。
【００３７】
すなわち本発明によれば、セルＣ４ａ，Ｃ５の回路部（図９ではインバータ）が、テスト回路のように所定の場合にのみ動作すべき回路であって、その回路部を動作させたい場合には、セル回路部内のＭＩＳＦＥＴのソースに電源支線Ｌ３ａを接続し、電源支線Ｌ３ａに接地電位ＧＮＤを与えて、ＭＩＳＦＥＴのソースおよびドレイン間に動作電圧を印加することができる。一方、その回路部を動作させたくない場合には、電源支線Ｌ３ａに電源電位ＶＤＤを与えて、ＭＩＳＦＥＴのソースおよびドレイン間に動作電圧を印加しないようにすることができる。この場合、ＭＩＳＦＥＴのソースおよびドレイン間には動作電圧が印加されてはいないので、図９中にＩ４，Ｉ５として示した、その回路におけるサブスレショルドリーク電流の発生を抑制できる。
【００３８】
なお、上記においては、接地電位ＧＮＤの電源支線Ｌ１ａ〜Ｌ１ｃの側に、接地電位ＧＮＤと電源電位ＶＤＤとを選択供給可能な電源支線Ｌ３ａ〜Ｌ３ｂを設ける例を示したが、もちろんこれに限ることは無く、例えば電源電位ＶＤＤの電源支線Ｌ２ａ〜Ｌ２ｃの側に、接地電位ＧＮＤと電源電位ＶＤＤとを選択供給可能な電源支線Ｌ３ａ〜Ｌ３ｃを設けてもよい。この場合は、例えば図９中のセルＣ４ａ，Ｃ５の各インバータを構成するｐチャネルＭＩＳＦＥＴのソースに、電源支線Ｌ２ａを接続するか、電源支線Ｌ３ａを接続するかを決定すればよい。
【００３９】
次に、図９の半導体装置の設計方法について説明する。以下の１）〜８）は、半導体装置の設計時に使用されるネットリストを解析することにより、いずれのセルを図９のセルＣ１ａのように電源支線Ｌ１ａを接続して常時、接地電位ＧＮＤが与えられるようにするのか、また、いずれのセルを図９のセルＣ４ａのように電源支線Ｌ３ａを接続して接地電位ＧＮＤと電源電位ＶＤＤとを選択供給可能とするのか、判定する手法の各ステップである。１）電源スイッチを制御するモード制御信号を生成するモード制御回路は「常時電源Ｌグループ」に登録、２）スタンバイモードに設定し、論理値を伝播させる、３）モード制御回路と第２電源用スイッチを接続するセルは「常時電源Ｌグループ」に登録、４）値を保持しておく必要があるＦＦ等のセルは「常時電源Ｌグループ」に登録、５）未登録のセルに関して、出力が固定されているセルを「電源Ｌ／Ｈグループ」に登録、６）未登録のセルに関して、セルの出力が全て「電源Ｌ／Ｈグループ」のセルに接続している場合、もしくは、出力に影響を与えないセルの入力に接続している場合（セレクタ等）は、セルを「電源Ｌ／Ｈグループ」に登録、７）１）〜６）の結果、最終的に残った未登録セルは「常時電源Ｌグループ」に登録、８）全てのセルのグループが確定後、「電源Ｌ／Ｈグループ」から「常時電源Ｌグループ」にＬを出力しているノードにＥＸ−ＯＲセルを挿入して、他方の入力にはモード制御信号を接続し、ＥＸ−ＯＲセルを「常時電源Ｌグループ」に登録。
【００４０】
上記ステップ１）に示されているように、まず、スイッチ部ＳＷに対しての制御信号Ｓ１ｂの基礎となる信号Ｓ１ａを生成する図１のセルＣ３のような、モード制御回路には、電源支線Ｌ１ａを接続して常時、接地電位ＧＮＤが与えられるようにする（上記ステップ１）では「常時電源Ｌグループに登録」と表記）。
【００４１】
次に、上記ステップの２）に示されているように、ネットリスト解析において、スタンバイモードに入り、テスト用の論理値を回路に伝播させる。続いて、上記ステップの３）に示されているように、図１のセルＣ２のような、モード制御回路たるセルＣ３とスイッチ部ＳＷとをつなぐセルについても、「常時電源Ｌグループ」として登録する。
【００４２】
また、上記ステップの４）に示されているように、論理値を保持しておく必要があるフリップフロップ回路等のセルについても、「常時電源Ｌグループ」として登録する。そして、上記ステップの５）に示されているように、この段階で未登録のセルのうち、出力論理値がＨｉｇｈまたはＬｏｗに固定されているものについては、電源支線Ｌ３ａを接続して接地電位ＧＮＤと電源電位ＶＤＤとを選択供給可能とする（上記ステップ５）では「電源Ｌ／Ｈグループに登録」と表記）。
【００４３】
また、上記ステップの６）に示されているように、未登録のセルのうち、セルの出力が全て「電源Ｌ／Ｈグループ」のセルに接続している場合、もしくは、出力に影響を与えないセルの入力に接続している場合（セレクタ等の場合）にも、それらのセルを「電源Ｌ／Ｈグループ」として登録する。そして、上記ステップの７）に示されているように、上記ステップ１）〜６）の結果、最終的に残った未登録セルについては「常時電源Ｌグループ」として登録する。
【００４４】
例えば、図９のセルＣ１ａは「常時電源Ｌグループ」に属し、図９では、これをグループＧＲ２として示している。また、図９のセルＣ４ａ，Ｃ５は「電源Ｌ／Ｈグループ」に属し、図９では、これをグループＧＲ１として示している。
【００４５】
この後、「電源Ｌ／Ｈグループ」の各回路部内のＭＩＳＦＥＴのソースまたはドレインに電源支線Ｌ３ａを接続し、「常時電源Ｌグループ」の各回路部内のＭＩＳＦＥＴのソースまたはドレインに電源支線Ｌ１ａを接続する。
【００４６】
このように、複数のセルを配置することにより半導体装置を設計する設計方法において、複数のセルを、所定の場合にのみ動作し、それ以外の場合は動作しない第１セル群（「電源Ｌ／Ｈグループ」）たるグループＧＲ１と、常時動作する第２セル群（「常時電源Ｌグループ」）たるグループＧＲ２とに選別し、それに応じて、各回路部内のＭＩＳＦＥＴのソースまたはドレインに電源支線Ｌ１ａまたはＬ３ａを接続するようにすれば、図９の半導体装置を設計することができる。また、設計段階で、常時動作する第２セル群（グループＧＲ２）においてはＭＩＳＦＥＴに電源支線Ｌ１ａを接続し、所定の場合にのみ動作する第１セル群（グループＧＲ１）においてはＭＩＳＦＥＴに電源支線Ｌ３ａを接続するので、例えば設計後の製造工程において、第１および第２セル群のＭＩＳＦＥＴに電源支線Ｌ１ａ，Ｌ３ａのいずれを与えるかの選択を改めて行う必要がない。
【００４７】
すなわち、例えば図４に示したブリッジ部ＢＬａ，ＢＬｂのいずれをも設計段階では残しておき、その後の製造段階において、ブリッジ部ＢＬａ，ＢＬｂのいずれかをレーザ等で焼き切る、との手法も考えられる。しかし、本願ではそのような手法は採用せず、設計段階にてブリッジ部ＢＬａ，ＢＬｂのいずれを選択するか決定しておくのである。このようにすれば、製造段階でのレーザ等による溶断工程の必要がない。
【００４８】
なお、上記ステップの８）に示されているように、全てのセルのグループＧＲ１，ＧＲ２への振り分けの確定後に、「常時電源Ｌグループ」のセルのうち、「電源Ｌ／Ｈグループ」のセルからの出力信号を受けるものを選別して、これを第３セル群とする。そして、この第３セル群の各セルに二入力排他的論理和回路を含ませ、第１セル群（グループＧＲ１）からの出力信号を二入力論理ゲート回路の一方入力端に与え、制御信号Ｓ１ｂを二入力論理ゲート回路の他方入力端に与える工程も追加すればよい。なお、この場合に挿入される二入力排他的論理和回路も、「常時電源Ｌグループ」として登録される。
【００４９】
図１０は、このようにして生成されたセルの構成を示す図である。図１０においては、例として、第１セル群たる「電源Ｌ／Ｈグループ」（グループＧＲ１）のセルＣ４ａの出力信号を、その後段に設けられた、第２セル群たる「常時電源Ｌグループ」（グループＧＲ２）のセルＣ１ａに与える場合が示されている。
【００５０】
ここでは、セルＣ１ａは、セルＣ４ａの出力信号の論理値に応じて、ＬｏｗおよびＨｉｇｈに遷移する入力信号をそのまま出力するか、それともＨｉｇｈの値のみを出力するか選択する（セルＣ４ａの出力がＨｉｇｈならＨｉｇｈのみを、Ｌｏｗなら入力信号をそのまま出力する）セレクタ回路として示されている。そして、セルＣ４ａの回路部たるインバータはその入力値がＨｉｇｈの場合、入力の論理値を反転してＬｏｗを出力する。
【００５１】
ところが、セルＣ４ａは「電源Ｌ／Ｈグループ」に属していることから、非動作時には電源支線Ｌ３ａを介して電源電位ＶＤＤが与えられることとなる。この場合、図９に示したように、セルＣ４ａのインバータの両電位入力端に電源電位ＶＤＤが与えられるので、インバータの出力値も入力信号にかかわり無く、Ｈｉｇｈとなる。すると、セルＣ１ａでは、セルＣ４ａの出力信号が常にＨｉｇｈであることから、その出力値を常にＨｉｇｈとしてしまい（図１０ではカッコで表示）、セルＣ１ａが正常動作しなくなる恐れがある。
【００５２】
この問題を解決するために、二入力排他的論理和回路１００が導入される。二入力排他的論理和回路１００の一方入力端には、セルＣ４ａからの出力信号が与えられ、他方入力端には制御信号Ｓ１ｂが与えられる。これにより、二入力排他的論理和回路１００は、制御信号Ｓ１ｂの活性化時（すなわち、セルＣ４ａを非動作にするために電源支線Ｌ３ａに電源電位ＶＤＤを与える場合であって、制御信号Ｓ１ｂがＨｉｇｈのとき）には、セルＣ４ａからの出力信号の論理値ＨｉｇｈをＬｏｗに反転して、セルＣ１ａに与える。よって、セルＣ１ａが正常動作する。また、二入力排他的論理和回路１００は、制御信号Ｓ１ｂの非活性化時（すなわち、セルＣ４ａを動作させるために電源支線Ｌ３ａに接地電位ＧＮＤを与える場合であって、制御信号Ｓ１ｂがＬｏｗのとき）には、セルＣ４ａからの出力信号の論理値ＨｉｇｈまたはＬｏｗをそのままセルＣ１ａに伝達する。よって、この場合もセルＣ１ａが正常動作する。
【００５３】
すなわち、セル回路部内のＭＩＳＦＥＴのソースおよびドレイン間に動作電圧を印加しない場合、セルＣ４ａからの出力信号は電源電位ＶＤＤに張り付いてしまい、その出力信号を受けるセルＣ１ａが動作不能となる場合があるが、制御信号Ｓ１ｂを受けた二入力排他的論理和回路１００を介してであれば、たとえセルＣ４ａからの出力信号が電源電位ＶＤＤに張り付いてしまっていても、その論理値が反転してセルＣ１ａに与えられるので、セルＣ１ａが動作不能となるのを防ぐことができる。
【００５４】
また、上記ステップの８）のように、「常時電源Ｌグループ」のセルのうち、「電源Ｌ／Ｈグループ」のセルからの出力信号を受ける第３セル群の各セルに、二入力排他的論理和回路１００を含ませ、「電源Ｌ／Ｈグループ」たる第１セル群からの出力信号を二入力排他的論理和回路１００の一方入力端に与え、制御信号Ｓ１ｂを二入力排他的論理和回路１００の他方入力端に与える設計方法を採用すれば、図１０のセル構成を有する半導体装置を設計することができる。
【００５５】
なお、セルＣ１ａの動作不能防止のためには、必ずしも二入力排他的論理和回路１００ではなくとも、制御信号Ｓ１ｂの活性化時にはセルＣ４ａからの出力信号の論理値を反転し、制御信号Ｓ１ｂの非活性化時には、セルＣ４ａからの出力信号の論理値をそのままセルＣ１ａに伝達する機能を有する回路であれば、他の二入力論理ゲート回路であってもよい。
【００５６】
上記各ステップに示した第１セル群（「電源Ｌ／Ｈグループ」）と第２セル群（「常時電源Ｌグループ」）とへの選別工程、各回路部内のＭＩＳＦＥＴのソースまたはドレインへの電源支線Ｌ１ａまたはＬ３ａの接続工程、および、二入力論理ゲート回路の導入工程は、半導体装置の設計において、セルの配置およびセル間の配線の工程前に行われる。
【００５７】
ここで、セルを半導体装置内に自動配置し、セル間の自動配線を行う場合に、セルベース設計装置によっては、その配置および配線を検証し、検証の結果に応じた補正用セルを半導体装置内に自動的に導入することがある。より具体的には、配線によるゲート遅延の解消を目的として、遅延調整用のためのインバータセルなどが、補正用セルとして回路内に導入される。
【００５８】
このような場合、補正用セルが加わった状態では、セル間における論理値が異なってくることがあるので、再度、補正用セルも含めた各セルに対して、第１および第２セル群への選別工程、各回路部内のＭＩＳＦＥＴのソースまたはドレインへの電源支線Ｌ１ａまたはＬ３ａの接続工程、および、二入力論理ゲート回路の導入工程、を行うことが望ましい。
【００５９】
そうすれば、配置および配線の検証結果に応じたゲート遅延用等の補正用セル（インバータセル等）、および、補正用セルの導入により影響を受けるセルに対しても、電源支線Ｌ１ａまたはＬ３ａのいずれを与えるかの選択等の再検討が行える。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る半導体装置の一例を示す回路図である。
【図２】スイッチ、セルおよび電源支線について、拡大表示した図である。
【図３】スイッチ、セルおよび電源支線の他の構成を示す図である。
【図４】セル内の接続部の拡大図である。
【図５】セル内の接続部の具体例を示す図である。
【図６】セル内の接続部の具体例を示す図である。
【図７】セルの回路部が、ＣＭＯＳインバータである場合を示す図である。
【図８】図７の回路のうち一部のセル部分の断面図である。
【図９】図７に示したセルに加えて、インバータを含む他のセルをも示した回路図である。
【図１０】ステップ８）により生成されたセルの構成を示す図である。
【符号の説明】
【００６１】
Ｌ１  第１電源幹線、Ｌ２  第２電源幹線、Ｌ１ａ〜Ｌ１ｃ，Ｌ２ａ〜Ｌ２ｃ，Ｌ３ａ〜Ｌ３ｃ  電源支線、ＳＷ  スイッチ部、ＣＣ１，ＣＣ２  回路部、ＣＮ１〜ＣＮ４  接続部、Ｓ１ｂ  制御信号、１００  二入力排他的論理和回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006351831.tif 000009
【図８】
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【図９】
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【図１０】
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