(57)【要約】    【課題】  低電力でも駆動可能な中間レベル電位発生器回路を備えた可変駆動電圧により動作する入／出力回路を提供すること。    【解決手段】  本発明の可変駆動電圧により動作する入／出力回路は、ハイレベル電位及びローレベル電位の中間値を有する中間レベル電位Ｖｒｅｆを発生させる中間レベル電位発生部３２０と、中間レベル電位Ｖｒｅｆ及び外部装置が信号入／出力時に用いる外部電位Ｖｉｎを比較して出力する電位比較部３４０と、ハイレベル電位及びローレベルの電位のうち、電位比較部３４０の出力値によって選択された電位で外部装置と信号入／出力を行うインターフェイス部３６０とを備えるマルチレベル入／出力回路であって、中間レベル電位発生部３２０はＭＯＳトランジスタのソース−ドレイン間の電圧で中間レベル電位を調節する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのソース−ドレイン間の電圧を用いて、ハイレベル電位及びローレベル電位の中間値を有する中間レベル電位を発生させる中間レベル電位発生部と、
前記中間レベル電位及び外部から参照電位として印加される外部電位を比較して、その比較結果である比較結果値を出力する電位比較部と
を備えることを特徴とする可変駆動電圧により動作する入／出力回路。
【請求項２】
前記電位比較部の前記比較結果値によって、前記ハイレベル電位及び前記ローレベル電位の中から選択された電位で外部装置と信号入／出力を行うインターフェイス部とをさらに備えることを特徴とする請求項１に記載の可変駆動電圧により動作する入／出力回路。
【請求項３】
前記中間レベル電位発生部が、
駆動信号によって、前記中間レベル電位発生部の駆動を制御する駆動制御部と、
前記ハイレベル電位からＭＯＳトランジスタのソース−ドレイン間の電圧差を差し引いたレベルの前記中間レベル電位を発生させる電位発生部と
を備えることを特徴とする請求項１に記載の可変駆動電圧により動作する入／出力回路。
【請求項４】
前記駆動制御部及び前記電位発生部が、
ＭＯＳトランジスタを用いた電流ミラーで接続されたことを特徴とする請求項３に記載の可変駆動電圧により動作する入／出力回路。
【請求項５】
前記電位発生部が、
前記ハイレベル電圧からソース−ドレイン間の電圧を差し引いたレベルの前記中間レベル電位を生成する中間レベル電位調節用ＭＯＳトランジスタと、
前記中間レベル電位及び接地電位の電位間隔を維持させる１つ以上のダイオード手段と
を備えることを特徴とする請求項３に記載の可変駆動電圧により動作する入／出力回路。
【請求項６】
前記駆動制御部が、
前記中間レベル電位調節用ＭＯＳトランジスタと電流ミラーを形成するミラーＭＯＳトランジスタ、及び
駆動信号によって、前記駆動制御部の駆動を制御する１つ以上の駆動制御ＭＯＳトランジスタを備えることを特徴とする請求項５に記載の可変駆動電圧により動作する入／出力回路。
【請求項７】
前記電位比較部が、
前記駆動制御部に入力される駆動信号を所定時間遅延させた遅延駆動信号によって、駆動が制御されることを特徴とする請求項１〜請求項６のいずれか１項に記載の可変駆動電圧により動作する入／出力回路。
【請求項８】
前記電位比較部が、
中間電圧及び外部電圧が入力される入力部と、
前記中間電圧及び前記外部電圧の電位差を増幅する増幅部と、
前記中間電圧及び前記外部電圧の比較結果として算出されるロジック値を、前記電位比較部の外部に出力する出力部と
を備えることを特徴とする請求項１〜請求項６のいずれか１項に記載の可変駆動電圧により動作する入／出力回路。
【請求項９】
駆動信号によって、駆動を制御する駆動制御部と、
ハイレベル電圧からＭＯＳトランジスタのソース−ドレイン間の電圧差を差し引いたレベルの中間レベル電位を発生させる電位発生部を備え、
前記駆動制御部及び前記電位発生部が、ＭＯＳトランジスタを用いた電流ミラーで接続されたことを特徴とする中間レベル電位発生回路。
【請求項１０】
前記電位発生部が、
前記ハイレベル電圧からソース−ドレイン間の電圧差を差し引いたレベルの前記中間レベル電位を生成する中間レベル電位調節用ＭＯＳトランジスタと、
前記中間レベル電位及び接地電位の電位間隔を維持させる１つ以上のダイオード手段と
を備えることを特徴とする請求項９に記載の中間レベル電位発生回路。
【請求項１１】
前記駆動制御部が、
前記中間レベル電位調節用ＭＯＳトランジスタと電流ミラーを形成するミラーＭＯＳトランジスタ、及び
駆動信号によって、前記駆動制御部の駆動を制御する１つ以上の駆動制御ＭＯＳトランジスタを備えることを特徴とする請求項１０に記載の中間レベル電位発生回路。
【請求項１２】
基準電圧及び外部電圧が入力される入力部と、
前記基準電圧及び前記外部電圧の電位差を増幅してラッチするために、一対のクロスカップルドＭＯＳトランジスタを備える増幅部と、
前記中間電圧及び前記外部電圧の比較結果としてロジック値を生成して外部に出力する出力部と、
前記入力部及び前記増幅部の駆動電流の流出経路に位置し、ゲート端子に駆動信号が入力されて、駆動を制御する駆動制御ＭＯＳトランジスタと
を備えることを特徴とする電位比較回路。
【請求項１３】
前記駆動制御ＭＯＳトランジスタが、
駆動電流を低減するために、Ｗ／Ｌサイズが小さく形成されることを特徴とする請求項１２に記載の電位比較回路。
【請求項１４】
前記出力部が、
一対のＭＯＳトランジスタからなるインバータであることを特徴とする請求項１２に記載の電位比較回路。
【請求項１５】
一対の前記クロスカップルドＭＯＳトランジスタの各々に並列接続され、ゲート端子に駆動信号が入力されて、前記増幅部をリセットさせるリセットＭＯＳトランジスタをさらに備えることを特徴とする請求項１２に記載の電位比較回路。
【請求項１６】
入力される外部駆動信号を所定時間遅延させて前記駆動信号を生成する駆動信号遅延部をさらに備えることを特徴とする請求項１２〜請求項１５のいずれか１項に記載の電位比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変駆動電圧により動作する入／出力回路に関し、さらに詳細には、２つの入／出力レベルのうちの一方を選択して外部チップとの信号入／出力を行う可変駆動電圧により動作する入／出力回路に関する。
【背景技術】
【０００２】
一般に、半導体チップ（以下、単にチップとも記す）に接続されている外部チップの動作電圧レベルによって、チップ内部でも外部チップと同様の電圧レベルの入出力を生成するために、可変駆動電圧により動作する入／出力回路（以下「マルチレベル入／出力回路」とも記す）が半導体チップ内に設けられる。
【０００３】
マルチレベル入／出力回路は、２種類の動作電圧の中間レベルの電圧を基準電圧として設定し、入力される駆動電圧と基準電圧とを比較して出力し、チップ内部素子が動作するのに必要な電圧を選択的に提供することによって、外部チップとの信号入／出力が可能になるようにする。
【０００４】
以下、米国特許第５，５３４，８０１号（１９９６．０７．０９）「ＡＰＰＡＲＡＴＵＳ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＡＵＴＯＭＡＴＩＣ ＳＥＮＳＥ ＡＮＤ ＥＳＴＡＢＬＩＳＨＭＥＮＴ ＯＦ ５Ｖ ＡＮＤ ３.３Ｖ ＯＰＥＲＡＴＩＯＮ」に開示された説明を参照し、従来の技術に係るマルチレベル入／出力回路を備えた半導体素子について説明する。
【０００５】
図１は、従来の技術に係るマルチレベル入／出力回路を備えた半導体チップ（ＩＣ  ＣＨＩＰ）の構成を示すブロック図である。半導体チップは、回路基板１００上に搭載されている。
【０００６】
図１に示したマルチレベル入／出力回路は、半導体チップの出力レベルを調節するためのものであって、外部バス１１６が、バスコネクタ１１７を介してハイレバルの電圧Ｖ５やローレベルの電圧Ｖ３を伝達する。また、マルチレベル入／出力回路は、ハイレバルの電圧Ｖ５及びローレベルの電圧Ｖ３の間の中間レベルの電圧Ｖ４を生成する中間レベル発生器１２４と、中間レベル発生器１２４から入力される中間レベル電圧Ｖ４及び外部バス１１６から伝達される外部電圧Ｖ３／５を比較し、Ｉ／Ｏセル１２１が必要とする電圧を出力する電位比較器１２６を備えている。
【０００７】
仮に、外部バス１１６が伝達する外部電圧Ｖ３／５が、中間レベル発生器１２４によって生成された中間レベル電圧Ｖ４よりも大きければ、電位比較器１２６は、それに該当するデジタル信号を信号モード制御ライン１２３に出力し、出力されたデジタル信号が、ＯＢバッファ１２９の出力端やＩＢバッファ１２２の入力端がＶ５に該当する電圧モードで動作することができるように、自動的にＩ／Ｏセル１２１のモードを切り換える。
【０００８】
仮に、外部バス１１６が伝達する外部電圧Ｖ３／５が、中間レベル発生器１２４によって生成された中間レベル電圧Ｖ４よりも小さければ、電位比較器１２６は、それに該当するデジタル信号を信号モード制御ライン１２３に出力し、出力されたデジタル信号が、ＯＢバッファ１２９の出力端やＩＢバッファ１２２の入力端がＶ３に該当する電圧モードで動作することができるように、自動的にＩ／Ｏセル１２１のモードを切り換える。
【０００９】
さらに詳細には、図２は、図１のマルチレベル入／出力回路に用いられる中間レベル発生器（以下、中間レベル電位発生回路とも記す）１２４の内部構成を示す回路図である。
【００１０】
図２に示したように、ハイレベルの電圧Ｖ５とローレベルの電圧Ｖ３の間の中間レベルの電圧Ｖ４を生成するために、中間レベル電位発生器回路１２４は、ダイオード２０１と抵抗Ｒとを備えて構成されている。ダイオード２０１のアノードは、チップ内部電圧Ｖ５のラインに接続され、ダイオード２０１のカソードは抵抗Ｒの一端に接続されている。また、抵抗Ｒの他端はチップ内部のグラウンドに接続されている。したがって、例えばダイオード２０１の内部しきい値電圧がＶｔであると、中間レベル電位発生回路１２４は、チップ内部電圧Ｖ５からＶｔだけ小さな電圧を中間レベル電圧Ｖ４として得ることができる。
【００１１】
上記のような従来技術では、２つの駆動パワーレベルの電圧差が２Ｖｔ以上である場合にしか、中間レベルの電圧を発生できない問題がある。また、抵抗Ｒを用いることによって、電力消費が大きくなるという問題がある。
【特許文献１】米国特許第５，５３４，８０１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述した従来の技術における問題を解決するためになされたものであって、その目的は、比較しようとする電圧のレベル差が２Ｖｔ以下である場合にも適用可能な中間レベル電位発生回路を提供することにある。
【００１３】
また、本発明の別の目的は、抵抗によって消費されるパワーを減少させ、低電力でも駆動可能な中間レベル電位発生器回路を提供することにある。
【００１４】
また、本発明のさらに別の目的は、前記中間レベル電位発生回路を含むマルチレベル入／出力回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明に係るマルチレベル入／出力回路は、ＭＯＳトランジスタのソース−ドレイン間の電圧を用いて、ハイレベル電位及びローレベル電位の中間値を有する中間レベル電位を発生させる中間レベル電位発生部と、前記中間レベル電位及び外部装置から参照電位として印加される外部電位を比較して、その比較結果値を出力する電位比較部と、前記電位比較部の比較結果値によって、ハイレベル電位及びローレベル電位のうちの選択された電位で前記外部装置と信号入／出力を行うインターフェイス部とを備えるマルチレベル入／出力回路であって、前記中間レベル電位発生部は、ＭＯＳトランジスタのソース−ドレイン間の電圧で中間レベル電位を調節することを特徴としている。
【００１６】
また、本発明に係る中間レベル電位発生回路は、駆動信号によって、駆動を制御する駆動制御部と、ハイレベル電圧からＭＯＳトランジスタのソース−ドレイン間の電圧差を差し引いたレベルの中間レベル電位を発生させる電位発生部を備え、前記駆動制御部及び前記電位発生部が、ＭＯＳトランジスタを用いた電流ミラーで接続されたことを特徴としている。
【００１７】
また、本発明に係る電位比較回路は、基準電圧及び外部電圧を入力される入力部と、前記基準電圧及び前記外部電圧の電位差を増幅してラッチするために、一対のクロスカップルドＭＯＳトランジスタを備える増幅部と、前記中間電圧及び前記外部電圧の比較結果としてロジック値を生成して外部に出力する出力部と、前記入力部及び前記増幅部の駆動電流の流出経路に位置し、ゲート端子に駆動信号が入力されて、駆動を制御する駆動制御ＭＯＳトランジスタとを備えることを特徴としている。
【発明の効果】
【００１８】
本発明に係る電位比較部をチップに適用することにより駆動電力を低減し、中間レベル電位発生部とのタイミングの不整合を防止することができる効果がある。
【００１９】
本発明に係る中間レベル電位発生部をチップに適用することにより、しきい値電圧Ｖｔの２倍よりも小さな電位差を有する入／出力レベル用に使用することができる効果がある。
【００２０】
本発明に係るマルチレベル入／出力回路をチップに適用することにより、駆動電力を低減し、しきい値電圧Ｖｔの２倍よりも小さな電位差を有する入／出力レベル用に使用することができる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００２２】
図３は、本実施の形態に係るマルチレベル入／出力回路の構成を示すブロック図である。図３に示したマルチレベル入／出力回路は、アドレスバス及び／またはデータバスなどの信号入出力バスを有する全ての半導体チップに適用可能である。特に、外部データバスの電位が１．８Ｖまたは２．８Ｖの環境で主に用いられるイメージセンサ素子に、本実施の形態を適用すれば効果的である。したがって、本実施の形態に係るマルチレベル入／出力回路が、１．８Ｖ（ローレベル）と２．８Ｖ（ハイレベル）の環境で用いられる場合を一例として説明する。
【００２３】
図３をさらに詳細に説明すれば、本実施の形態に係るマルチレベル入／出力回路は、ＭＯＳトランジスタのソース−ドレイン間の電圧を用いて、ハイレベル電位とローレベル電位との中間値である中間レベル電位を発生させる中間レベル電位発生部３２０と、中間レベル電位及び外部から印加される外部電位を比較し、その結果の値を出力する電位比較部３４０と、電位比較部３４０の比較結果の値によって、ハイレベル電位及びローレベル電位の中から選択された電位で外部装置と信号入／出力を行うインターフェイス部３６０とを備えて構成されている。
【００２４】
上記したマルチレベル入／出力回路は、外部装置（チップ）の信号入／出力電位レベルによって、１．８Ｖ及び２．８Ｖの入／出力電位レベルのうちの一方を動作電位レベルに設定して入出力を行う。
【００２５】
このために、中間レベル電位発生部３２０は、１．８Ｖ及び２．８Ｖの中間の電位である基準電位Ｖｒｅｆを生成する。基準電位Ｖｒｅｆは、約２．３Ｖであることが好ましい。
【００２６】
電位比較部３４０は、基準電位として入力される中間レベル電位Ｖｒｅｆと、外部入力に印加された外部電位Ｖｉｎとを比較して、その大小関係に応じたロジック値を出力する。例えば、中間レベル電位Ｖｒｅｆの方が高ければ「１」を出力し、外部電位Ｖｉｎの方が高ければ「０」を出力する。外部電位Ｖｉｎは、信号の入出力を行うためにデータあるいはアドレスバスを介して接続された外部装置の入／出力信号の電圧レベルである。一般的な半導体素子では、電源電圧レベルを入／出力信号の電圧レベルとして用いるので、外部装置の電源電圧レベルが主に外部電位Ｖｉｎとして用いられる。
【００２７】
インターフェイス部３６０は、電位比較部３４０の出力値が「１」であれば、２．８Ｖの入／出力電圧レベルで信号入／出力を行い、前記比較部３４０の出力値が「０」であれば、１．８Ｖの入／出力電圧レベルで信号入／出力を行う。
【００２８】
図４は、本実施の形態で用いられる中間レベル電位発生部３２０の内部構成を示す回路図である。中間レベル電位発生部３２０は、ＰＭＯＳトランジスタ４０２、４０８及びＮＭＯＳトランジスタ４０４、４０６から構成される駆動制御部と、ＰＭＯＳトランジスタ４１２及びＮＭＯＳトランジスタ４１４、４１６から構成される電位生成部とに区分することができる。
【００２９】
駆動制御部は、電位生成部のＰＭＯＳトランジスタ４１２と電流ミラーを形成するミラーＭＯＳトランジスタ４０２と、駆動信号Ｐｗｄｎによって駆動制御部の駆動を制御する１つ以上の駆動制御ＭＯＳトランジスタ４０４、４０６、４０８とから構成され、中間レベル電位発生部３２０の駆動を制御する。上記したように、ミラーＭＯＳトランジスタ４０２と電位生成部のＰＭＯＳトランジスタ４１２とはミラー構造をなすため、駆動制御部が駆動時には電位生成部にも電流が流れるようにする。
【００３０】
電位生成部は、ハイレベル電圧ＶＤＤＡＨからソース−ドレイン間の電圧を差し引いたレベルの中間レベル電位Ｖｒｅｆを生成する中間レベル電位調節用ＭＯＳトランジスタ４１２と、中間レベル電位及び接地電位の電位差を維持させるための１つ以上のダイオード手段（図４ではダイオード接続されたＮＭＯＳトランジスタ４１４、４１６）とから構成され、中間レベル電位Ｖｒｅｆを発生させる。電位生成部は、中間レベル電位調節用ＭＯＳトランジスタ４１２及び１つ以上のダイオード手段（ダイオード接続されたＮＭＯＳトランジスタ４１４、４１６）のＷ／Ｌサイズを調節し、２．８Ｖ及び１．８Ｖの中間レベル電位である２．３Ｖの電位を生成することができる。
【００３１】
すなわち、従来のようにダイオード接続ＭＯＳトランジスタ（半導体素子内ではＭＯＳトランジスタでダイオードを具現することが一般的である）で中間レベル電位を生成する場合には、ハイレベル電位からＭＯＳトランジスタのしきい値電圧の大きさ（ゲート−ドレインまたはゲート−ソース間の電圧差）だけ低い中間レベル電位を生成するが、ＭＯＳトランジスタの特性上、しきい値電圧自体の大きさを調節することは困難である。これに対して、本実施の形態の場合、中間レベル電位生成を、ハイレベル電位からＭＯＳトランジスタのソース−ドレイン間の電圧差の大きさだけ低下して行う。したがって、ＭＯＳトランジスタのＷ／Ｌサイズを調節し、ハイレベル電位及び中間レベル電位間の電圧差を様々に調節できるようになる。
【００３２】
図５は、本実施の形態で用いられる電位比較部３４０の内部構成を示す回路図である。
【００３３】
図５に示したように、電位比較部３４０は、中間レベル電位（基準電位）及び外部電位を入力される入力部と、中間レベル電位（基準電位）及び外部電位の電位差を増幅する増幅部と、安定した出力を生成する出力部と、駆動信号を遅延させる駆動信号遅延部とを備える。
【００３４】
入力部は、基準電位Ｖｒｅｆがゲートに入力されるＮＭＯＳトランジスタ５０４及び外部電位Ｖｉｎがゲートに入力されるＮＭＯＳトランジスタ５０２からなり、基準電位Ｖｒｅｆに反比例するＮＭＯＳトランジスタ５０４のドレイン電位、及び外部電位Ｖｉｎに反比例するＮＭＯＳトランジスタ５０２のドレイン電位を生成する。
【００３５】
増幅部は、一対の交差接続されたクロスカップルドＰＭＯＳトランジスタ５１４、５１６からなり、ＮＭＯＳトランジスタ５０２のドレイン電位及びＮＭＯＳトランジスタ５０４のドレイン電位の差を増幅して出力する。増幅部ＰＭＯＳトランジスタ５１４、５１６にそれぞれ並列接続された２つのＰＭＯＳトランジスタ５１２、５１８及び電流流出経路上のＮＭＯＳトランジスタ５０６は、遅延駆動信号Ｐｗｄｎ＿ｄによって、電位比較部３４０自体の駆動を制御するためのものである。
【００３６】
出力部は、増幅部の出力値を確実なロジック値にして、充分な電力で出力するものであり、本実施の形態では一対のＭＯＳトランジスタ５２２、５２４からなるインバータとして具現した。
【００３７】
駆動信号遅延部は駆動信号Ｐｗｄｎが入力されて、所定時間遅れた遅延駆動信号Ｐｗｄｎ＿ｄを生成するものであり、本実施の形態では所定数のインバータで具現されている。
【００３８】
遅延駆動信号Ｐｗｄｎ＿ｄ及び駆動信号Ｐｗｄｎの用途について説明する。中間レベル電位発生部３２０には駆動信号Ｐｗｄｎが用いられ、電位比較部３４０には駆動信号Ｐｗｄｎと同じ波形を有し、所定時間遅れた遅延駆動信号Ｐｗｄｎ＿ｄが用いられる理由は、ラッチ構造のメモリ機能のためである。電位比較部３４０及び中間レベル電位発生部３２０に共に同じ駆動信号Ｐｗｄｎを接続すれば、駆動信号Ｐｗｄｎによって、電位比較部３４０及び中間レベル電位発生部３２０が同時にアクティブにされる。従って、中間レベル電位発生部３２０の出力電位（中間レベル電位、基準電位）が２．３Ｖになる前に電位比較部３４０は、トランジションの途中の電位を中間レベル電位として認識するようになり、安定化した後に中間レベル電位に２．３Ｖが入力されても所望の出力が生成されない。これを防ぐために、電位比較部３４０には、遅延された遅延駆動信号ｐｗｄｎ＿ｄを入力し、中間レベル電位発生部３２０を先にアクティブにさせ、基準電圧が２．３Ｖに安定化した後に電位比較部３４０をアクティブにさせ、正常的な動作を保証する。
【００３９】
また、図５に示した電位比較部３４０は、一対のクロスカップルドＭＯＳトランジスタ５１４、５１６からなるラッチ構造を有しており、その出力値を格納することができ、最初に比較する時には電力消費が高いけれども、その以後は電力消費がほとんどなく、どのような比較電位に対しても応答速度が速いという長所がある。ＮＭＯＳトランジスタ５０６は、Ｗ／Ｌサイズを調節することによって、比較器に流れる電流の量を調節して低電力比較器となることを可能にすると同時に、ＮＭＯＳトランジスタ５０６のゲートに遅延駆動信号Ｐｗｄｎ＿ｄが印加され、比較器の駆動を制御する。また、ＰＭＯＳトランジスタ５１２、５１８もゲートに遅延駆動信号Ｐｗｄｎ＿ｄが印加され、パワーオフと同時に電位比較部３４０（正確には増幅部）をリセットさせる役割をする。
【００４０】
電位比較部３４０から出力されたロジック値Ｖｏｕｔは、インターフェイス部３６０に入力され、インターフェイス部３６０はロジック値Ｖｏｕｔが「１」のとき、信号の入出力電圧が２．８Ｖになるようにスイッチが制御されてドライビング電流が決定され、ロジック値Ｖｏｕｔが「０」のとき、信号の入出力電圧が１．８Ｖになるようにスイッチが制御されてドライビング電流が決定される。インターフェイス部３６０の具体的な構造は、従来の技術の場合と同じであるため説明を省略する。
【００４１】
さらに、図３〜図５に示した本実施の形態に係るマルチレベル入／出力回路を、携帯電話に内蔵されるＣＭＯＳイメージセンサに適用する場合について説明する。
【００４２】
この場合、低電力が切望されるイメージセンサの特性上、電位比較部３４０の電流が可能な限り小さくなるように、電流の流出経路上のＮＭＯＳトランジスタ５０６のＷ／Ｌサイズを調節し、遅延駆動信号Ｐｗｄｎ＿ｄによって電位比較部３４０を制御して、イメージセンサチップ全体の動作をオン／オフする一般的な信号を供給する。
【００４３】
この場合、図３に示した全体のブロック図のチップＡが、ＣＭＯＳイメージセンサチップであり、チップＢが、チップＡとデータを入／出力するベースバンドチップである。チップＢは、一般的に１．８Ｖまたは２．８Ｖで駆動されるので、チップＡを汎用的に構成して、１．８Ｖまたは２．８Ｖで駆動される外部チップのどちらにでも接続して用いることができるようにするのが望ましい。このように汎用チップとして具現することが製作費用の観点から望ましいため、本実施の形態に係るマルチ入／出力回路を用いることが有効である。
【００４４】
図３のマルチパワー電圧Ｍｕｌｔｉ−ｐｏｗｅｒは、携帯電話のボーダから出力する電圧であり、チップＢに電源電圧として供給される。マルチパワー電圧は、チップＡにも供給されるが、これはチップＡの電源電圧として供給されるのでなく、チップＡ内の電位比較部３４０が用いる外部電位Ｖｉｎとして供給される。
【００４５】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４６】
【図１】従来の技術に係るマルチレベル入／出力回路を備えた半導体チップの構成を示すブロック図である。
【図２】図１のマルチレベル入／出力回路に用いられる中間レベル電位発生部の構成を示す回路図である。
【図３】本発明の実施の形態に係るマルチレベル入／出力回路を備えた半導体チップ及びその外部接続構成を示すブロック図である。
【図４】図３のマルチレベル入／出力回路に用いられる中間レベル電位発生部の内部構成を示す回路図である。
【図５】図３のマルチレベル入／出力回路に用いられる電位比較部の内部構造を示す回路図である。
【符号の説明】
【００４７】
３２０      中間レベル電位発生部
３４０      電位比較部
３６０      インターフェイス部
【図１】
2006081188.tif 000003
【図２】
2006081188.tif 000004
【図３】
2006081188.tif 000005
【図４】
2006081188.tif 000006
【図５】
2006081188.tif 000007