(57)【要約】【課題】本発明の目的は、トレンチキャパシタの容量を増加させつつ、隣接するトレンチキャパシタとの間でのショートの発生を防止した半導体装置およびその製造方法を提供することにある。【解決手段】本実施形態の半導体装置は、半導体基板１１に形成されたトレンチキャパシタ２５を有する。トレンチキャパシタ２５は、基板表層部において第１方向を長手方向とする開口形状２０ａを有し、基板内部における寸法が表層部に比べて第１方向に拡大されたトレンチ２０に形成される。トレンチキャパシタ２５は、トレンチ２０を囲むように半導体基板１１に形成され、不純物を含有する第１電極２２と、トレンチ２０の内壁を被覆するように形成されたキャパシタ絶縁膜２３と、トレンチ２０を埋めるように形成された第２電極２４とを有する。【選択図】図４
2006351856.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されたトレンチキャパシタを有する半導体装置であって、
前記トレンチキャパシタは、
前記基板の表層部において第１方向を長手方向とする開口形状を有し、前記基板の内部における寸法が前記表層部に比べて前記第１方向に拡大されたトレンチに形成されており、
前記トレンチを囲むように前記基板に形成され、不純物を含有する第１電極と、
前記トレンチの内壁を被覆するように形成された絶縁膜と、
前記トレンチを埋めるように形成された第２電極と
を有する半導体装置。
【請求項２】
前記トレンチキャパシタは、前記基板の内部において、略楕円形状を中心形状として前記第１方向に２つの円が重なった開口形状をもつ
請求項１記載の半導体装置。
【請求項３】
前記第１方向と交差する第２方向に、最近接する他のトレンチキャパシタが配置された
請求項１記載の半導体装置。
【請求項４】
基板に第１方向を長手方向とする開口形状をもつトレンチを形成し、前記トレンチの上部側壁に上部絶縁膜を形成する工程と、
前記トレンチの内壁を酸化して、前記トレンチの内壁に前記第１方向に対面する部位の膜厚が他の領域に比べて薄い酸化膜を形成する工程と、
前記酸化膜をエッチングして、前記第１方向に対面する部位における前記酸化膜を除去する工程と、
前記酸化膜から露出した前記基板をエッチングして、前記トレンチの開口寸法を前記第１方向に拡大する工程と、
前記トレンチに面した前記基板に不純物を導入して第１電極を形成する工程と、
前記トレンチの内壁を被覆する絶縁膜を形成する工程と、
前記トレンチを埋め込むように第２電極を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記トレンチおよび前記上部絶縁膜を形成する工程は、
第１方向を長手方向とする開口形状をもつトレンチを基板の第１の深さまで形成する工程と、
前記トレンチの側壁に上部絶縁膜を形成する工程と、
前記トレンチの底部をエッチングして、前記第１の深さよりも深い前記トレンチとする工程と
を有する請求項４記載の半導体装置の製造方法。
【請求項６】
前記上部絶縁膜を形成する工程において、前記トレンチの側壁に膜厚が均一な上部絶縁膜を形成する
請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチキャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、セル毎にキャパシタとトランジスタとを備えている。キャパシタの容量を確保するため、トレンチにキャパシタを形成するトレンチキャパシタが採用されている。
【０００３】
しかしながら、デバイスのデザインルールの微細化に伴い、トレンチの直径が小さくなると、トレンチキャパシタの容量が低下する。この対策として、キャパシタ絶縁膜の薄膜化や、高誘電率膜の適用によってキャパシタ容量を増加させることが考えられる。または、トレンチをより深くするか、トレンチ下部の面積拡大を図ることで、キャパシタ表面積を増加させてキャパシタ容量を増加させることが考えられる。トレンチ下部の面積拡大を図る従来技術として、特許文献１に記載の技術が開示されている。
【０００４】
現在、キャパシタ絶縁膜として、基板表面の窒化処理あるいはＣＶＤ法により窒化シリコン膜を形成するか、熱酸化法により酸化シリコン膜を形成している。これらのプロセスにより形成されるキャパシタ絶縁膜を薄膜化することは、キャパシタリーク電流の増大に繋がるため、キャパシタ絶縁膜の薄膜化の採用は困難な状況にある。
【０００５】
また、高誘電率膜の適用には、大幅な絶縁膜材料の変更が必要であり、トレンチキャパシタ形成方法の変更が必要となる。さらに、同一面積の場合には、３０〜５０％程度の容量増加しか望めない。
【０００６】
また、デザインルールの微細化により、トレンチ径がますます縮小している状況で、トレンチを深く形成することは困難な状況にある。すなわち、トレンチのアスペクト比が高くなるため、トレンチを形成するための異方性エッチングの著しいエッチングレートの低下や、エッチング選択比の低下、および異方性エッチングのためのマスク層の厚膜化が生じる。このため、生産性の低下や、容量ばらつきが発生する。
【０００７】
トレンチ下部の面積拡大についても、主にシリコンの等方性エッチングを用いて行うが（特許文献１参照）、ＤＲＡＭセルレイアウトによっては、等方性エッチングを十分に行えず、大きな容量増加が望めない場合がある。また、等方性エッチングを過剰に施した場合には、近接セルとのショートが発生する。
【特許文献１】特開平１１−３４５９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、トレンチキャパシタの容量を増加させつつ、隣接するトレンチキャパシタとの間でのショートの発生を防止した半導体装置を提供することにある。
本発明の他の目的は、様々なセルレイアウトに対して、トレンチキャパシタの容量の増加と、隣接するトレンチキャパシタとの間でのショートの防止を図ることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置は、基板に形成されたトレンチキャパシタを有する半導体装置であって、前記トレンチキャパシタは、前記基板の表層部において第１方向を長手方向とする開口形状を有し、前記基板の内部における寸法が前記表層部に比べて前記第１方向に拡大されたトレンチに形成されており、前記トレンチの内壁に形成され、不純物を含有する第１電極と、前記トレンチの内壁を被覆するように形成された絶縁膜と、前記トレンチを埋めるように形成された第２電極とを有する。
【００１０】
上記の本発明の半導体装置では、トレンチキャパシタが形成されるトレンチは、基板の表層部において第１方向を長手方向とする開口形状を有する。そして、基板の内部におけるトレンチの寸法が、表層部に比べて第１方向に拡大されている。トレンチの寸法が、第１方向に拡大されていることから、トレンチの表面積が増加するため、トレンチに形成されるトレンチキャパシタの容量が増加する。
また、トレンチの寸法が、等方的ではなく、１つの方向に拡大されている。このため、トレンチキャパシタの様々な配置に対応でき、近接するトレンチが存在しない方向に拡大させることにより、トレンチキャパシタ間でのショートが防止される。
【００１１】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に第１方向を長手方向とする開口形状をもつトレンチを形成し、前記トレンチの上部側壁に上部絶縁膜を形成する工程と、前記トレンチの内壁を酸化して、前記トレンチの内壁に前記第１方向に対面する部位の膜厚が他の領域に比べて薄い酸化膜を形成する工程と、前記酸化膜をエッチングして、前記第１方向に対面する部位における前記酸化膜を除去する工程と、前記酸化膜から露出した前記基板をエッチングして、前記トレンチの開口寸法を前記第１方向に拡大する工程と、前記トレンチの内壁に不純物を導入して第１電極を形成する工程と、前記トレンチの内壁を被覆する絶縁膜を形成する工程と、前記トレンチを埋め込むように第２電極を形成する工程とを有する。
【００１２】
上記の本発明の半導体装置の製造方法では、基板に第１方向を長手方向とする開口形状をもつトレンチを形成する。このような開口形状をもつトレンチの内壁を酸化すると、第１方向に対面する部位の膜厚が他の領域に比べて薄い酸化膜が形成される。薄い酸化膜を除去すると、上部絶縁膜より深い位置におけるトレンチでは、第１方向に対面する部位において基板が露出する。その後、基板をエッチングすることにより、トレンチの開口寸法が第１方向に拡大する。
このように基板内部におけるトレンチの開口形状の拡大方向を制御できることから、近接するトレンチが存在しない方向にトレンチの寸法を拡大させることで、セルレイアウトの制約をほとんど受けることなく、トレンチキャパシタの表面積が拡大される。
【発明の効果】
【００１３】
本発明の半導体装置によれば、トレンチキャパシタの容量を増加させつつ、隣接するトレンチキャパシタとの間でのショートの発生を防止した半導体装置を実現できる。
本発明の半導体装置の製造方法によれば、様々なセルレイアウトに対して、トレンチキャパシタの容量の増加と、隣接するトレンチキャパシタとの間でのショートの防止を図ることができる半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１は、本実施形態に係る半導体装置の平面図である。本実施形態では、半導体装置の一例としてＤＲＡＭについて説明する。
【００１６】
ＤＲＡＭでは、例えば複数のトレンチキャパシタ２５が配置されている。一つのトレンチキャパシタ２５により１ビットが構成される。ｘ方向に並ぶ２つのトレンチキャパシタ２５は、図中点線で示す活性層１を共有している。各活性層１には、２つのトランジスタ１０が形成される。
【００１７】
ｙ方向では、トレンチキャパシタ２５は互い違いに配置されている。このため、図１に示すセルレイアウトでは、一つのトレンチキャパシタ２５に最も近接するトレンチキャパシタ２５は、ｘ方向に隣接するトレンチキャパシタ２５となる。
【００１８】
活性層１上には、ｙ方向に伸びるワードライン１６が形成されている。活性層１上のワードライン１６は、トランジスタ１０のゲート電極となる。各活性層１には、左右両側のトランジスタ１０に共有されるコンタクト１８が形成されている。
【００１９】
図２は、図１に示す半導体装置のセルレイアウトからトレンチキャパシタ２５のみを抽出した平面図である。
【００２０】
トレンチキャパシタ２５は、半導体基板の表層部における開口形状２０ａに比べて、半導体基板の内部における開口形状２０ｂが一方向に拡大されている。表層部における開口形状２０ａは、ｙ方向を長手方向（長軸方向）とする略楕円形状である。また、基板内部における開口形状２０ｂは、開口形状２０ａに比べてｙ方向に拡大された形状となっている。
【００２１】
図３は、図１のＡ−Ａ’線に沿った断面図であり、一つのセルの断面図に対応する。
【００２２】
半導体基板１１には、図１に示す活性層１を区画する素子分離絶縁膜１２が形成されている。半導体基板１１の表面領域には、第１拡散層１３および第２拡散層１４が形成されれている。第１拡散層１３および第２拡散層１４は、トランジスタのソースあるいはドレインとなる。拡散層１３，１４が形成される半導体基板１１の表面領域は、図１の活性層１に相当する。
【００２３】
第１拡散層１３および第２拡散層１４の間には、ゲート絶縁膜１５を介してゲート電極となるワードライン１６が形成されている。ワードライン１６は、ポリシリコンまたはタングステンシリサイドにより形成される。拡散層１３，１４と、ワードライン１６によりトランジスタ１０が形成される。ワードライン１６の周囲には、窒化シリコンや酸化シリコンからなる層間絶縁膜１７が形成されている。第２拡散層１４上には、例えばポリシリコンからなるコンタクト１８が形成されている。図示はしないが、コンタクト１８は、ビットラインに接続されている。
【００２４】
第１拡散層１３に隣接した半導体基板１１中には、深いトレンチ２０が形成され、半導体基板１１の表面から約１μｍの位置まではトレンチ２０の側壁には、上部絶縁膜２１が形成されている。上部絶縁膜２１は、例えば酸化シリコン膜により形成された、いわゆるカラー（collar）酸化膜である。
【００２５】
上部絶縁膜２１の下方の深さ５〜７μｍのトレンチ２０の残りの部分を囲むように、半導体基板１１には第１電極２２が形成されている。第１電極２２は、トレンチ２０に面した半導体基板１１中に砒素などの導電性不純物を拡散して形成される。
【００２６】
トレンチ２０の内壁には、第１電極２２に接するキャパシタ絶縁膜２３が形成されている。キャパシタ絶縁膜２３は、例えば窒化シリコン膜と、酸化シリコン膜の積層膜により形成される。
【００２７】
トレンチ２０を埋め込むように、第２電極２４が形成されている。第２電極２４は、砒素などの導電性不純物を含有するポリシリコン層により形成される。第２電極２４の上部は、第１拡散層１３と電気的に接続されている。
【００２８】
上記の第１電極２２と、第２電極２４と、第１電極２２および第２電極２４の間に挟まれたキャパシタ絶縁膜２３によりトレンチキャパシタ２５が形成される。
【００２９】
上記のトレンチキャパシタ２５では、ワードライン１６にセル選択信号が供給されて、トランジスタ１０がオン状態となると、図示しないビットラインおよびコンタクト１８を介して第２拡散層１４、第１拡散層１３、第２電極２４へと電荷が流れ、またはその逆の向きに電荷が流れて、トレンチキャパシタ２５へ電荷が蓄積される。このとき、トレンチ２０の上部側壁に形成された上部絶縁膜２１は、第１拡散層１３と第１電極２２との短絡を防止する役割を担う。
【００３０】
図４は、トレンチキャパシタのみの断面図を示す。図４は、図２のＢ−Ｂ’線における断面図に相当する。図４では、トレンチキャパシタ２５の断面図の上側に、トレンチ２０の基板表層部における開口形状２０ａを図解している。また、トレンチキャパシタ２５の断面図の左側に、トレンチ２０の基板内部における開口形状２０ｂを図解している。
【００３１】
本実施形態では、基板表層部におけるトレンチ２０の開口形状２０ａに比べて、基板内部における開口形状２０ｂの寸法を一方向に拡大させている。基板内部とは、第１電極２２が形成されて、実質的にキャパシタを構成する部分である。基板表層部とは、上部絶縁膜２１が形成される部分である。
【００３２】
基板表層部におけるトレンチ２０の開口形状２０ａは、略楕円形状となっている。図２に示すように、楕円の長軸はｙ方向である。楕円の場合には、本発明でいう長手方向とは楕円の長軸方向に相当する。なお、楕円以外にも、長方形の角部を丸まらせたような開口形状であってもよい。アスペクト比の高いトレンチ２０を形成する場合には、仮にマスクの開口形状が長方形であっても、加工後のトレンチ２０の開口形状は長方形の角部が丸まったような形状となる。
【００３３】
基板内部におけるトレンチ２０の開口形状２０ｂは、楕円形状を中心形状として、長軸方向（長手方向）の両側に、２つの円を重ねたような形状をもつ。このため、この２つの円分だけ、開口形状２０ｂは、開口形状２０ａよりも長軸方向の寸法が大きくなる。
【００３４】
上記の本実施形態に係る半導体装置の効果について説明する。
【００３５】
本実施形態では、特定のセルに対して最も近接するセルがｘ方向に存在する場合に、トレンチ２０の基板表層部における開口形状２０ａをｙ方向が長手方向となるような形状に形成する。そして、基板内部における開口形状２０ｂの寸法を、基板表層部における開口形状２０ａよりも長手方向にさらに拡大させている。
【００３６】
基板内部における開口形状２０ｂの寸法を、基板表層部における開口形状２０ａよりも長手方向に拡大させることにより、基板内部におけるトレンチ２０の表面積を増加させることができる。このため、トレンチ２０に形成されるトレンチキャパシタ２５のキャパシタ容量を増加させることができる。
【００３７】
また、本実施形態では、基板内部における開口形状２０ｂの寸法を、等方的に拡大させるのではなく、一方向のみに拡大させている。このため、近接するセルが存在する方向とは異なる方向に拡大させることにより、セル間、すなわちトレンチキャパシタ２５間での短絡の発生を防止することができる。
【００３８】
次に、上記の本実施形態に係る半導体装置の製造方法について、図５〜図８を参照して説明する。図５〜図８は、図４に相当する工程断面図である。なお、必要に応じて、断面図の上側には基板表層部における開口形状２０ａを示し、断面図の左側には基板内部における開口形状２０ｂを示している。
【００３９】
まず、図５（ａ）に示すように、半導体基板１１上にハードマスク３０を形成する。ハードマスク３０の形成では、例えば、半導体基板１１上に熱酸化法により５ｎｍの膜厚の酸化シリコン膜３１を形成し、酸化シリコン膜３１上にＣＶＤ（Chemical Vapor Deposition）法により２５０ｎｍの膜厚の窒化シリコン膜３２を形成し、窒化シリコン膜３２上にＣＶＤ法により７００ｎｍの膜厚のＴＥＯＳ膜３３を形成する。その後、ＴＥＯＳ膜３３上にレジストパターンを形成し、エッチングによりＴＥＯＳ膜３３、窒化シリコン膜３２および酸化シリコン膜３１を加工する。以上により、酸化シリコン膜３１、窒化シリコン膜３２およびＴＥＯＳ膜３３からなるハードマスク３０が形成される。ハードマスク３０の開口形状は、例えば楕円あるいは楕円に近い形状か、長方形である。
【００４０】
次に、図５（ｂ）に示すように、ハードマスク３０を用いたＲＩＥ（Reactive Ion Etching）などの異方性ドライエッチングにより、最終的に形成すべきトレンチよりも深さが浅いトレンチ２０を半導体基板１１に形成する。このときのトレンチ２０の深さは、例えば１μｍである。続いて、ＣＶＤ法によりＴＥＯＳ膜を堆積させて、トレンチ２０の内壁を被覆するように全面に上部絶縁膜２１を形成する。
【００４１】
次に、ＲＩＥなどの異方性ドライエッチングにより、トレンチ２０の底部と、ハードマスク３０の上部に形成された上部絶縁膜２１を除去する。このとき、ハードマスク３０を構成するＴＥＯＳ膜３３の一部も除去される。続いて、図６（ａ）に示すように、ハードマスク３０および上部絶縁膜２１をマスクとしたＲＩＥなどの異方性ドライエッチングにより、トレンチ２０の底部に露出した半導体基板１１を除去する。これにより、最終的に形成すべきトレンチとほぼ同等の深さをもつトレンチ２０を形成する。
【００４２】
次に、図６（ｂ）に示すように、異方性ドライエッチングにより、ＴＥＯＳ膜３３を除去する。なお、必要に応じて、上部絶縁膜２１をマスクとした等方性ドライエッチングにより、トレンチ２０に露出した半導体基板１１を除去して、基板表層部における開口形状２０ａよりも、基板内部における開口形状２０ｂの寸法を等方的に若干拡大させてもよい。
【００４３】
次に、図７（ａ）に示すように、熱酸化法により、トレンチ２０の内壁に酸化シリコン膜２６を形成する。熱酸化処理では、半導体基板１１の表面を酸化する場合に、膜厚の面方位依存や、膜ストレスによる成長阻害が発生する。本実施形態では、トレンチ２０の開口形状２０ａ，２０ｂが楕円に近い形状をもつことから、基板内部におけるトレンチ２０の内壁には、長軸方向（長手方向）に対面する部位の膜厚が他の領域に比べて薄い酸化シリコン膜２６が形成される。この熱酸化により、上部絶縁膜２１は厚膜化する。
【００４４】
次に、図７（ｂ）に示すように、基板内部におけるトレンチ２０に形成された薄い酸化シリコン膜２６を除去する。これにより、開口形状２０ｂの長軸方向に対面する部位では半導体基板１１が露出する。また、その他の領域では、酸化シリコン膜２６あるいは上部絶縁膜２１により半導体基板１１の表面が保護された状態となる。
【００４５】
次に、図８（ａ）に示すように、酸化シリコン膜２６から露出した半導体基板１１に対して等方性のドライエッチングを行う。これにより、開口形状２０ｂの長軸方向にエッチングが進み、基板内部において長軸方向に寸法が拡大された開口形状２０ｂをもつトレンチ２０が形成される。このときのエッチングは、近接するトレンチ側には進行しない。これにより、開口形状２０ｂは、略楕円形状の両側に円形状が重なったような形状となる。なお、等方性のドライエッチングのため、トレンチ２０の底部における半導体基板１１も除去されて、トレンチ２０はさらに深くなる。
【００４６】
次に、図８（ｂ）に示すように、フッ酸処理などにより、トレンチ２０の内部に残っている酸化シリコン膜２６を除去する。これにより、上部絶縁膜２１より深い位置でのトレンチ２０には、半導体基板１１が露出することとなる。続いて、気相拡散法等により、トレンチ２０の内壁における半導体基板１１に砒素などの導電性不純物を拡散させて、第１電極２２を形成する。このとき、上部絶縁膜２１は拡散マスクとして作用する。
【００４７】
次に、ハードマスク３０を除去した後に、トレンチ２０の内壁を覆うように、キャパシタ絶縁膜２３を形成する（図４参照）。キャパシタ絶縁膜２３の形成では、例えば、ＣＶＤ法により７．５ｎｍの膜厚の窒化シリコン膜を形成し、さらにＣＶＤ法により２．５ｎｍの膜厚の酸化シリコン膜を形成する。あるいは。キャパシタ絶縁膜２３として、Ａｌ２Ｏ３やＨｆＯ２などの高誘電体膜を形成してもよい。なお、図４では、上部絶縁膜２１とキャパシタ絶縁膜２３とを一体化している。続いて、トレンチ２０を埋め込むように、例えば砒素などの導電性不純物を含有するポリシリコン層を形成して、第２電極２４を形成する（図４参照）。
【００４８】
以上のようにして、トレンチキャパシタ２５が形成される。トレンチキャパシタ２５を形成した後、半導体基板１１に素子分離絶縁膜１２を形成し、半導体基板１１上にゲート絶縁膜１５およびワードライン１６を形成した後、ワードライン１６をマスクとしたイオン注入により拡散層１３，１４を形成する。その後、トランジスタ１０を被覆する層間絶縁膜１７を形成し、層間絶縁膜１７内に第２拡散層１４に接続するコンタクト１８を形成し、層間絶縁膜１７上にコンタクト１８に接続する不図示のビットラインを形成する。
【００４９】
以上により、セル毎にトランジスタ１０およびトレンチキャパシタ２５を備える半導体装置が製造される。
【００５０】
上記の本実施形態に係る半導体装置の製造方法では、半導体基板１１に、最近接するキャパシタのないｙ方向（第１方向）を長手方向とする開口形状をもつトレンチ２０を形成した後、トレンチ２０の内壁を酸化して、トレンチの内壁に長手方向に対面する部位の膜厚が他の領域に比べて薄い酸化シリコン膜２６を形成している。その後、長手方向に対面する部位における酸化シリコン膜２６を除去して、酸化シリコン膜２６から露出した半導体基板１１を等方性エッチングして、トレンチの開口寸法を長手方向に拡大している。
【００５１】
これにより、基板内部におけるトレンチ２０の開口形状２０ｂの寸法が、基板表層部におけるトレンチ２０の開口形状２０ａに比べて、一方向のみに拡大されたトレンチ２０を形成することができる。
【００５２】
このように基板内部におけるトレンチ２０の開口形状の拡大方向を制御できることから、セルレイアウトの制約を受けることなく、トレンチキャパシタ２５の表面積を拡大することができ、キャパシタ容量を増加させることができる。このため、本実施形態に係る半導体装置の製造方法は、様々なセルレイアウトに適用できる。
【００５３】
また、基板表層部におけるトレンチ２０の内壁には、均一な膜厚の上部絶縁膜２１を形成する必要がある。本実施形態では、上部絶縁膜２１の形成において、ＣＶＤ法を採用していることから、開口形状２０ａが楕円形状の場合であっても、トレンチ２０の内壁に均一な膜厚の上部絶縁膜２１を形成することができる。
【００５４】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。また、セルレイアウトに特に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】本実施形態に係る半導体装置における平面図である。
【図２】本実施形態に係る半導体装置のトレンチキャパシタの平面図である。
【図３】図１のＡ−Ａ’線における断面図である。
【図４】図２のＢ−Ｂ’線における断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】本実施形態に係る半導体装置の製造における工程断面図である。
【図７】本実施形態に係る半導体装置の製造における工程断面図である。
【図８】本実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００５６】
１…活性層、１０…トランジスタ、１１…半導体基板、１２…素子分離絶縁膜、１３…第１拡散層、１４…第２拡散層、１５…ゲート絶縁膜、１６…ワードライン、１７…層間絶縁膜、１８…コンタクト、２０…トレンチ、２０ａ，２０ｂ…開口形状、２１…上部絶縁膜、２２…第１電極、２３…キャパシタ絶縁膜、２４…第２電極、２５…トレンチキャパシタ、２６…酸化シリコン膜、３０…ハードマスク、３１…酸化シリコン膜、３２…窒化シリコン膜、３３…ＴＥＯＳ膜
【図１】
2006351856.tif 000003
【図２】
2006351856.tif 000004
【図３】
2006351856.tif 000005
【図４】
2006351856.tif 000006
【図５】
2006351856.tif 000007
【図６】
2006351856.tif 000008
【図７】
2006351856.tif 000009
【図８】
2006351856.tif 000010