(57)【要約】  【課題】  駆動能力を切り替えるための選択端子および端子配線を不要にし、また動作中に誤って駆動能力が変更されることもないようにする。  【解決手段】  イネーブル端子ＥＮがイネーブルになっているときにデータ入力端子ＤＡＴＡに入力しているデータ信号を出力バッファ部から出力する出力バッファ回路において、イネーブル端子ＥＮがディセーブルになっているときにデータ入力端子ＤＡＴＡに入力しているデータ信号を判別して出力バッファ部の駆動能力を切り替える。また、イネーブル端子ＥＮがイネーブルになると出力バッファの切替後の駆動能力を保持する。【選択図】  図１
2006333032.tif 000002
【特許請求の範囲】
【請求項１】
イネーブル端子がイネーブルになっているときにデータ入力端子に入力しているデータ信号を出力バッファ部から出力する出力バッファ回路において、
前記イネーブル端子がディセーブルになっているときに前記データ入力端子に入力しているデータ信号を判別して前記出力バッファ部の駆動能力を切り替える選択手段を具備することを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路において、
前記選択手段は、前記イネーブル端子がイネーブルになると前記出力バッファの切替後の駆動能力を保持することを特徴とする出力バッファ回路。
【請求項３】
請求項１又は２に記載の出力バッファ回路において、
前記選択手段は、前記データ入力端子に入力するデータ信号のエッジをカウントするカウンタ手段を具備し、該カウンタ手段のカウント結果に応じて前記出力バッファ部の駆動能力が切り替えられるようにしたことを特徴とする出力バッファ回路。
【請求項４】
請求項３に記載の出力バッファ回路において、
前記カウンタ手段は、前記イネーブル端子がイネーブルになるとリセットされることを特徴とする出力バッファ回路。
【請求項５】
請求項２に記載の出力バッファ回路において、
前記出力バッファ部は、前記イネーブル端子と前記データ入力端子とによって制御される第１のＣＭＯＳ回路と、前記選択手段と前記データ入力端子によって制御される第２のＣＭＯＳ回路と、前記第１および第２のＣＭＯＳ回路の出力側が共通接続される出力端子とを具備し、
前記選択手段は、前記イネーブル端子がディセーブルになることにより前記データ入力端子に入力しているデータ信号の“Ｈ”又は“Ｌ”を取り込み内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該内部選択信号の出力を保持することを特徴とする出力バッファ回路。
【請求項６】
請求項３に記載の出力バッファ回路において、
前記選択手段は、前記データ入力端子に入力しているデータ信号のエッジをカウントする２ビット出力のカウンタ回路と、前記イネーブル端子がディセーブルになることにより該カウンタ回路の第１のビット出力を取り込み第１の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第１の内部選択信号の出力を保持する第１の選択回路と、前記イネーブル端子がディセーブルになることにより前記カウンタ回路の第２のビット出力を取り込み第２の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第２の内部選択信号の出力を保持する第２の選択回路とを具備し、
前記出力バッファ部は、前記イネーブル端子と前記データ入力端子とによって制御される第１のＣＭＯＳ回路と、前記第１の選択回路と前記データ入力端子によって制御される第２のＣＭＯＳ回路と、前記第２の選択回路と前記データ入力端子によって制御される第３のＣＭＯＳ回路と、前記第１、第２および第３のＣＭＯＳ回路の出力側が共通接続される出力端子とを具備する、
ことを特徴とする出力バッファ回路。
【請求項７】
請求項３に記載の出力バッファ回路において、
前記選択手段は、前記データ入力端子に入力しているデータ信号のエッジをカウントする３ビット出力のカウンタ回路と、前記イネーブル端子がディセーブルになることにより該カウンタ回路の第１のビット出力を取り込み第１の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第１の内部選択信号の出力を保持する第１の選択回路と、前記イネーブル端子がディセーブルになることにより前記カウンタ回路の第２のビット出力を取り込み第２の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第２の内部選択信号の出力を保持する第２の選択回路と、前記イネーブル端子がディセーブルになることにより前記カウンタ回路の第３のビット出力を取り込み第３の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第３の内部選択信号の出力を保持する第３の選択回路とを具備し、
前記出力バッファ部は、前記第１の選択回路と前記データ入力端子によって制御される第１のＣＭＯＳ回路と、前記第２の選択回路と前記データ入力端子によって制御される第２のＣＭＯＳ回路と、前記第３の選択回路と前記データ入力端子によって制御される第３のＣＭＯＳ回路と、前記第１、第２および第３のＣＭＯＳ回路の出力側が共通接続される出力端子とを具備する、
ことを特徴とする出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、製造後の使用時においてシステムに応じて駆動能力を最適に設定することが可能な出力バッファ回路に係り、特に新たな制御線および端子を増設することなく駆動能力を切り替えることができるようにした出力バッファ回路に関するものである。
【背景技術】
【０００２】
図８に駆動能力を２段階に切り替え可能な従来の出力バッファ回路の構成を示す。ＴＰ１１，ＴＰ１２はＰＭＯＳトランジスタ、ＴＮ１１，ＴＮ１２はＮＭＯＳトランジスタ、Ａ１１，Ａ１２，Ａ２１はナンド回路、Ｏ１１，Ｏ１２はノア回路、Ｉ１１，Ｉ１２はインバータ、ＤＡＴＡはデータ入力端子、ＥＮは“Ｈ”アクティブ（つまり、イネーブル）のイネーブル端子、ＳＥＬは“Ｈ”アクティブの選択端子、ＯＵＴは出力端子である。トランジスタＴＰ１１とＴＮ１１の組、トランジスタＴＰ１２とＴＮ１２の組はそれぞれ出力段としてのＣＭＯＳ回路を構成し、これらにより２段構成の出力バッファ部が構成される。このような出力バッファ回路として、例えば、特許文献１に記載がある。
【０００３】
この出力バッファ回路では、トランジスタＴＰ１１，ＴＮ１１はイネーブル端子ＥＮにより直接制御されるが、トランジスタＴＰ１２，ＴＮ１２は選択端子ＳＥＬを“Ｈ”にしたときにのみ、イネーブル端子ＥＮで制御可能となる。したがって、選択端子ＳＥＬを“Ｌ”にセットしたときは、イネーブル端子ＥＮを“Ｈ”にしても、データ入力端子ＤＡＴＡに入力するデータ信号により駆動されるＣＭＯＳ回路はトランジスタＴＰ１１，ＴＮ１１のみとなる。選択端子ＳＥＬを“Ｈ”にセットすれば、イネーブル端子ＥＮを“Ｈ”にしたとき、データ入力端子ＤＡＴＡに入力するデータ信号により駆動されるＣＭＯＳ回路は全トランジスタＴＰ１１，ＴＮ１１と，ＴＰ１２，ＴＮ１２となり、駆動能力が増加する。
【特許文献１】特開平５−２４３９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記した従来の出力バッファ回路では、駆動能力を切り替えるために、特別に選択端子ＳＥＬ端子が必要となる。現在では、いろいろな制御の追加に伴いＬＳＩの信号端子は増加する方向にあり、このためレイアウト上から端子を配置するスペースが無視できなくなってきていて、ＬＳＩの面積増大を招く。また、新たに端子が追加された場合は、この端子に関連する制御配線もＬＳＩ内部に配置することが必要となり、この観点からも面積増大を招く。さらに、この制御配線を配置するために、本来的に短く配線する必要がある信号線が冗長配線されることもあり得る。さらに、上記の出力バッファ回路は原理的に出力バッファの動作中に駆動能力を変更することも可能であり、誤った制御によってバッファの駆動能力が動作中に切り替わる可能性がある。
【０００５】
本発明の目的は、駆動能力を切り替えるための選択端子を必要とせず、これにより端子配線も不要にし、また動作中に誤って駆動能力が変更されることもないようにした出力バッファ回路を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、イネーブル端子がイネーブルになっているときにデータ入力端子に入力しているデータ信号を出力バッファ部から出力する出力バッファ回路において、前記イネーブル端子がディセーブルになっているときに前記データ入力端子に入力しているデータ信号を判別して前記出力バッファ部の駆動能力を切り替える選択手段を具備することを特徴とする。
【０００７】
ここで、前記選択手段は、前記イネーブル端子がイネーブルになると前記出力バッファの切替後の駆動能力を保持することが望ましい。
【０００８】
また、前記選択手段は、前記データ入力端子に入力するデータ信号のエッジをカウントするカウンタ手段を具備し、該カウンタ手段のカウント結果に応じて前記出力バッファ部の駆動能力が切り替えられるようにすることが望ましい。
【０００９】
さらに、前記カウンタ手段は、前記イネーブル端子がイネーブルになるとリセットされることが望ましい。
【００１０】
さらに、前記出力バッファ部は、前記イネーブル端子と前記データ入力端子とによって制御される第１のＣＭＯＳ回路と、前記選択手段と前記データ入力端子によって制御される第２のＣＭＯＳ回路と、前記第１および第２のＣＭＯＳ回路の出力側が共通接続される出力端子とを具備し、前記選択手段は、前記イネーブル端子がディセーブルになることにより前記データ入力端子に入力しているデータ信号の“Ｈ”又は“Ｌ”を取り込み内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該内部選択信号の出力を保持することが望ましい。
【００１１】
さらに、前記選択手段は、前記データ入力端子に入力しているデータ信号のエッジをカウントする２ビット出力のカウンタ回路と、前記イネーブル端子がディセーブルになることにより該カウンタ回路の第１のビット出力を取り込み第１の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第１の内部選択信号の出力を保持する第１の選択回路と、前記イネーブル端子がディセーブルになることにより前記カウンタ回路の第２のビット出力を取り込み第２の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第２の内部選択信号の出力を保持する第２の選択回路とを具備し、前記出力バッファ部は、前記イネーブル端子と前記データ入力端子とによって制御される第１のＣＭＯＳ回路と、前記第１の選択回路と前記データ入力端子によって制御される第２のＣＭＯＳ回路と、前記第２の選択回路と前記データ入力端子によって制御される第３のＣＭＯＳ回路と、前記第１、第２および第３のＣＭＯＳ回路の出力側が共通接続される出力端子とを具備することが望ましい。
【００１２】
さらに、前記選択手段は、前記データ入力端子に入力しているデータ信号のエッジをカウントする３ビット出力のカウンタ回路と、前記イネーブル端子がディセーブルになることにより該カウンタ回路の第１のビット出力を取り込み第１の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第１の内部選択信号の出力を保持する第１の選択回路と、前記イネーブル端子がディセーブルになることにより前記カウンタ回路の第２のビット出力を取り込み第２の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第２の内部選択信号の出力を保持する第２の選択回路と、前記イネーブル端子がディセーブルになることにより前記カウンタ回路の第３のビット出力を取り込み第３の内部選択信号を生成して出力し、前記イネーブル端子がイネーブルになることにより該第３の内部選択信号の出力を保持する第３の選択回路とを具備し、前記出力バッファ部は、前記第１の選択回路と前記データ入力端子によって制御される第１のＣＭＯＳ回路と、前記第２の選択回路と前記データ入力端子によって制御される第２のＣＭＯＳ回路と、前記第３の選択回路と前記データ入力端子によって制御される第３のＣＭＯＳ回路と、前記第１、第２および第３のＣＭＯＳ回路の出力側が共通接続される出力端子とを具備することが望ましい。
【発明の効果】
【００１３】
本発明の出力バッファ回路によれば、現存するイネーブル端子の信号とデータ入力端子の信号の組み合わせで駆動能力の切り替えが可能となため、駆動能力の切替専用の端子を設ける必要がない。また、駆動能力を切り替えるための端子への信号配線が不要となるので、レイアウト上から他の信号線を配線し易くなるだけではなく、ＬＳＩの面積削減効果もある。さらに、駆動能力の切り替えは、出力バッファ回路がディセーブル状態においてのみ可能にすることができ、この場合、動作中に誤って制御することにより駆動能力が変更されることもない。
【発明を実施するための最良の形態】
【００１４】
本発明では、もともと存在するイネーブル端子の信号とデータ入力端子の信号の組み合わせにより駆動能力を設定する。すなわち、ディセーブル時のデータ信号の値を選択手段に取り込み、イネーブル時にはその値を内部選択信号として保持続ける。この内部選択信号の値により駆動能力を設定する。これにより、駆動能力の切替専用の端子を不要にする。また、駆動能力の設定変更はディセーブル時にのみ可能として、誤った制御によって出力バッファ回路の駆動能力が動作中に変更されないようにする。以下、詳しく説明する。
【実施例１】
【００１５】
図１は本発明の実施例１の出力バッファ回路の回路図である。図１において、ＴＰ１１，ＴＰ１２はＰＭＯＳトランジスタ、ＴＮ１１，ＴＮ１２はＮＭＯＳトランジスタ、Ａ１１，Ａ１２，Ａ２１はナンド回路、Ｏ１１，Ｏ１２はノア回路、Ｉ１１，Ｉ１２はインバータ、Ｓ１１は選択回路、ＤＡＴＡはデータ入力端子、ＥＮは“Ｈ”アクティブ（つまり、イネーブル）のイネーブル端子、ＯＵＴは出力端子である。トランジスタＴＰ１１とＴＮ１１の組、トランジスタＴＰ１２とＴＮ１２の組はそれぞれ出力段としてのＣＭＯＳ回路を構成し、これらにより２段構成の出力バッファ部が構成される。図８で説明した従来の出力バッファ回路とは、選択端子ＳＥＬを無くし、選択回路Ｓ１１を設けた点が異なっている。
【００１６】
選択回路Ｓ１１は、イネーブル端子ＥＮが“Ｌ”のときのデータ入力端子ＤＡＴＡのデータを取り込み、イネーブル端子ＥＮが“Ｌ”→“Ｈ”になる時のデータを保持して出力する。図２はこの選択回路Ｓ１１の内部構成を示す回路図であり、トランスファーゲートＴＲ１１，ＴＲ１２、インバータＩ２１〜Ｉ２４からなる。イネーブル端子ＥＮが“Ｌ”のときデータ入力端子ＤＡＴＡのデータ信号がＴＲ１１→Ｉ２１→Ｉ２２を経由して内部選択信号ＩＳＥＬとして出力し、次にイネーブル端子ＥＮが“Ｈ”になれば、Ｉ２１→Ｉ２３→ＴＲ１２→Ｉ２１のループによりラッチして、この内部選択信号ＩＳＥＬを保持する。
【００１７】
したがって、図１の出力バッファ回路は、データ入力端子ＤＡＴＡが”Ｌ”のときにイネーブル信号ＥＮを一旦“Ｌ”にして“Ｈ”に戻せば、選択回路Ｓ１１の内部選択信号ＩＳＥＬが“Ｌ”に保持され、トランジスタＴＰ１２のゲートは“Ｈ”に固定され、トランジスタＴＮ１２のゲートは“Ｌ”に固定される。よって、データ入力端子ＤＡＴＡに入力するデータ信号はトランジスタＴＰ１１，ＴＮ１１のＣＭＯＳ回路のみを駆動する。
【００１８】
一方、データ入力端子ＤＡＴＡが“Ｈ”のときにイネーブル信号ＥＮを一旦“Ｌ”にして“Ｈ”に戻せば、選択回路Ｓ１１の内部選択信号ＩＳＥＬが“Ｈ”に保持され、データ入力端子ＤＡＴＡに入力するデータ信号はトランジスタＴＰ１１，ＴＮ１１のＣＭＯＳ回路およびトランジスタＴＰ１２，ＴＮ１２のＣＭＯＳ回路を駆動し、駆動能力が増加する。よって、出力すべきデータ信号の前に駆動能力を示すデータを含ませることによって、出力バッファ回路を所望の駆動能力に設定することができる。
【００１９】
このように、実施例１の出力バッファ回路では、駆動能力の切替用の特別の選択端子を設ける必要はない。また、イネーブル端子ＥＮが“Ｈ”のときは選択回路Ｓ１１の内部選択信号ＩＳＥＬを変更することができないので、出力バッファ回路の動作時に誤った制御により駆動能力が切り替わる恐れはない。
【００２０】
図３は選択回路Ｓ１１の別の構成例を示す回路図であり、ＰＭＯＳトランジスタＴＰ２１，ＴＰ２２、ＮＭＯＳトランジスタＴＮ２１，ＴＮ２２、トランスファゲートＴＲ２１、インバータＩ３１〜Ｉ３３からなる。ここでは、図２の選択回路でＩ２１，Ｉ２３，ＴＲ１２で構成されたラッチ回路がＩ３１，ＴＰ２１，ＴＰ２２，ＴＮ２１，ＴＮ２２で構成されたクロックドインバータと置き換わっている。動作は図２の選択回路と同様に、イネーブル端子ＥＮが“Ｌ”から“Ｈ”に変化する時点のデータ入力端子ＤＡＴＡの信号を内部選択信号ＩＳＥＬとして保持し出力する。
【実施例２】
【００２１】
図４は本発明の実施例２の出力バッファ回路の回路図である。図４において、ＴＰ１１〜ＴＰ１３はＰＭＯＳトランジスタ、ＴＮ１１〜ＴＮ１３はＮＭＯＳトランジスタ、Ａ１１〜Ａ１３，Ａ３１，Ａ３２はナンド回路、Ｏ１１〜Ｏ１３はノア回路、Ｉ１１〜Ｉ１３はインバータ、Ｓ２１，Ｓ２２は選択回路、Ｃ１１は２ビット出力のカウンタ回路、ＤＡＴＡはデータ入力端子、ＥＮは“Ｈ”アクティブ（つまり、イネーブル）のイネーブル端子、ＯＵＴは出力端子である。トランジスタＴＰ１１とＴＮ１１の組、トランジスタＴＰ１２とＴＮ１２の組、トランジスタＴＰ１３とＴＮ１３の組は、それぞれ出力段としてのＣＭＯＳ回路を構成し、これらにより３段構成の出力バッファ部が構成される。図１で説明した出力バッファ回路とは、出力バッファ部が３段構成となり、選択回路Ｓ２１，Ｓ２２により２個の内部選択信号ＩＳＥＬ１，ＩＳＥＬ２が生成され、この選択回路Ｓ２１，Ｓ２２がカウンタ回路Ｃ１１とイネーブル端子ＥＮで制御される点が異なっている。
【００２２】
カウンタ回路Ｃ１１は、データ入力端子ＤＡＴＡの“Ｈ”→“Ｌ”のエッジにより、図５に示すように端子ＯＵＴ１，ＯＵＴ２が変化するので、トランジスタＴＰ１１，ＴＮ１１のＣＭＯＳ回路のみが駆動される場合（ＩＳＥＬ１＝ＩＳＥＬ２＝“Ｌ”）、トランジスタＴＰ１１，ＴＮ１１とＴＰ１２，ＴＮ１２の各ＣＭＯＳ回路が駆動される場合（ＩＳＥＬ１＝“Ｈ”、ＩＳＥＬ２＝“Ｌ”）、トランジスタＴＰ１１，ＴＮ１１とＴＰ１３，ＴＮ１３の各ＣＭＯＳ回路が駆動される場合（ＩＳＥＬ１＝“Ｌ”、ＩＳＥＬ２＝“Ｈ”）、トランジスタＴＰ１１，ＴＮ１１とＴＰ１２，ＴＮ１２とＴＰ１３，ＴＮ１３の各ＣＭＯＳ回路が駆動される場合（ＩＳＥＬ１＝ＩＳＥＬ２＝“Ｈ”）の４段階に、駆動能力を切り替えることができる。
【実施例３】
【００２３】
図６は本発明の実施例３の出力バッファ回路の回路図である。図６において、ＴＰ１１〜ＴＰ１３はＰＭＯＳトランジスタ、ＴＮ１１〜ＴＮ１３はＮＭＯＳトランジスタ、Ａ１１〜Ａ１３，Ａ４１〜Ａ４３はナンド回路、Ｏ１１〜Ｏ１３はノア回路、Ｉ４１〜Ｉ４３はインバータ、Ｓ３１〜Ｓ３３は選択回路、Ｃ２１は３ビット出力のリセット機能付きカウンタ回路、Ｄ１〜Ｄ３は遅延回路、ＤＡＴＡはデータ入力端子、ＥＮは“Ｈ”アクティブ（つまり、イネーブル）のイネーブル端子、ＯＵＴは出力端子である。トランジスタＴＰ１１とＴＮ１１の組、トランジスタＴＰ１２とＴＮ１２の組、トランジスタＴＰ１３とＴＮ１３の組は、それぞれ出力段としてのＣＭＯＳ回路を構成し、これらにより３段構成の出力バッファ部が構成される。図１で説明した出力バッファ回路とは、出力バッファ部が３段構成となり、選択回路Ｓ３１〜Ｓ３３により３個の内部選択信号ＩＳＥＬ１〜ＩＳＥＬ３が生成され、この選択回路Ｓ３１〜Ｓ３３がカウンタ回路Ｃ２１とイネーブル端子ＥＮで制御される点が異なっている。
【００２４】
すなわち、本実施例３では３ビット出力のカウンタ回路Ｃ２１で３個の選択回路Ｓ３１〜Ｓ３３を制御し、カウンタ回路Ｃ２１はイネーブル端子ＥＮが“Ｈ”になることによりリセット可能としている。遅延回路Ｄ１〜Ｄ３はイネーブル端子ＥＮが“Ｈ”になってリセットが行われても、その直前のカウンタ回路Ｃ２１の出力を選択回路Ｓ３１〜Ｓ３３に確実に取り込ませるようにするために設けられている。図７にカウンタ回路Ｃ２１の動作波形を示した。
【００２５】
カウンタ回路Ｃ２１はイネーブル端子ＥＮが“Ｈ”のときにリセットされ、“Ｌ”になった後に、データ入力端子ＤＡＴＡの“Ｈ”→“Ｌ”のエッジにより、図７に示すように出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３が変化するので、トランジスタＴＰ１１，ＴＮ１１のＣＭＯＳ回路のみが駆動される場合（ＩＳＥＬ１＝“Ｈ”、ＩＳＥＬ２＝ＩＳＥＬ３＝“Ｌ”）、トランジスタＴＰ１２，ＴＮ１２のＣＭＯＳ回路のみが駆動される場合（ＩＳＥＬ２＝“Ｈ”，ＩＳＥＬ１＝ＩＳＥＬ３＝“Ｌ”）、トランジスタＴＰ１３，ＴＮ１３のＣＭＯＳ回路のみが駆動される場合（ＩＳＥＬ３＝“Ｈ”、ＩＳＥＬ１＝ＩＳＥＬ２＝“Ｌ”）、トランジスタＴＰ１１，ＴＮ１１とＴＰ１２，ＴＮ１２の各ＣＭＯＳ回路が駆動される場合（ＩＳＥＬ１＝ＩＳＥＬ２＝“Ｈ”、ＩＳＥＬ３＝“Ｌ”）、トランジスタＴＰ１２，ＴＮ１２とＴＰ１３，ＴＮ１３の各ＣＭＯＳ回路が駆動される場合（ＩＳＥＬ２＝ＩＳＥＬ３＝“Ｈ”、ＩＳＥＬ１＝“Ｌ”）、トランジスタＴＰ１３，ＴＮ１３とＴＰ１１，ＴＮ１１の各ＣＭＯＳ回路が駆動される場合（ＩＳＥＬ３＝ＩＳＥＬ１＝“Ｈ”、ＩＳＥＬ２＝“Ｌ”）、トランジスタＴＰ１１，ＴＮ１１とＴＰ１２，ＴＮ１２とＴＰ１３，ＴＮ１４の各ＣＭＯＳ回路が全部駆動される場合（ＩＳＥＬ１＝ＩＳＥＬ２＝ＩＳＥＬ３＝“Ｈ”）の７段階に、駆動能力を切り替えることができる。
【００２６】
本実施例３の出力バッファ回路では、イネーブル端子ＥＮが“Ｈ”のとき、つまり通常動作時にはカウンタ回路Ｃ２１がリセットされるので、駆動能力の切替時には毎回カウンタ回路Ｃ２１が０からカウントをスタートするため、駆動能力の変更が容易となる。なお、図４のカウンタ回路Ｃ１１をイネーブル端子ＥＮがＨ”のときリセットされるようにしても同様の効果がある。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施例１の出力バッファ回路の回路図である。
【図２】図１の出力バッファ回路の選択回路の具体例の回路図である。
【図３】図１の出力バッファ回路の別の例の選択回路の具体例の回路図である。
【図４】本発明の実施例２の出力バッファ回路の回路図である。
【図５】図４の出力バッファ回路のカウンタ回路の動作波形図である。
【図６】本発明の実施例３の出力バッファ回路の回路図である。
【図７】図６の出力バッファ回路のカウンタ回路の動作波形図である。
【図８】従来の出力バッファ回路の回路図である。
【符号の説明】
【００２８】
ＴＰ１１〜ＴＰ１３，ＴＰ２１，ＴＰ２２：ＰＭＯＳトランジスタ
ＴＮ１１〜ＴＮ１３，ＴＮ２１，ＴＮ２２：ＮＭＯＳトランジスタ
Ａ１１〜１３，Ａ２１，Ａ３１，Ａ３２，Ａ４１〜Ａ４３：ナンド回路
Ｏ１１〜Ｏ１３：ノア回路
Ｉ１１〜Ｉ１３，Ｉ２１〜Ｉ２４，Ｉ３１〜Ｉ３３，Ｉ４１〜Ｉ４３：インバータ
Ｓ１１，Ｓ２１，Ｓ２２，Ｓ３１〜Ｓ３３：選択回路
Ｃ１１，Ｃ２１：カウンタ回路
Ｄ１〜Ｄ３：遅延回路
ＥＮ：イネーブル端子
ＤＡＴＡ：データ入力端子
ＳＥＬ：選択端子
【図１】
2006333032.tif 000003
【図２】
2006333032.tif 000004
【図３】
2006333032.tif 000005
【図４】
2006333032.tif 000006
【図５】
2006333032.tif 000007
【図６】
2006333032.tif 000008
【図７】
2006333032.tif 000009
【図８】
2006333032.tif 000010