(57)【要約】【課題】簡単な回路構成で、入力信号レートに応じて、デューティサイクルが約５０％に近いクロック信号を生成し得る信号処理装置を提供する。【解決手段】バーストモードのシリアル信号をパラレル信号に変換したときに得られる入力クロック信号と有効データ識別パルスとを利用して、カウンタ１４２により有効データ識別パルスの入力タイミングから次の有効データ識別パルスの入力タイミングまでの入力クロック信号のクロック数をカウントし、乗算器１４５にてこのカウント値の１／２の値を求め、比較器１４６にてこの１／２の値とカウンタ１４２のカウント値とを比較し、この比較結果に基づきＦＦ回路１４３にて有効データ識別パルス周期の略１／２期間で立ち上がりまた略１／２期間で立ち下がりへ変化する出力クロック信号を生成する。【選択図】      図２
2006174071.tif 000002
【特許請求の範囲】
【請求項１】
ＤＶＢ−ＡＳＩ方式で規定され、一定周期ごとに有効データが重畳されたバーストモードのシリアル信号をパラレル信号に変換する変換手段と、
シリアル／パラレル変換時に得られたパラレル信号内の有効データを識別するための識別パルス信号を生成するとともに、前記パラレル信号に同期した入力クロック信号を生成する信号生成手段と、
この識別パルス信号の入力タイミングから次の識別パルス信号の入力タイミングまでの期間の前記入力クロック信号のクロック数をカウントする計数手段と、
この計数手段によりカウントされた前記識別パルス信号の入力タイミングから次の識別パルス信号までのカウンタ値の１／２の値を求める演算手段と、
この演算手段の出力と前記計数手段の出力とに基づいて、有効データ周期と同等である前記識別パルス信号周期の前半略１／２期間で第１信号レベルから第２信号レベルへ、また後半略１／２期間で第２信号レベルから第１信号レベルへ変化する出力クロック信号を生成するクロック生成手段と、
前記変換手段で得られるパラレル信号を入力し、前記クロック生成手段で生成された出力クロック信号に基づいて信号処理を実行する信号処理手段とを具備したことを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばデジタル放送のＭＰＥＧ（Moving Picture Experts Group）信号を送出するデジタル放送送出設備に用いられ、特に、ＤＶＢ−ＡＳＩ方式で規定されるバーストモードのシリアル信号を取り扱う信号処理装置に関する。
【背景技術】
【０００２】
近年、デジタル放送技術の確立に伴い、通信衛星や放送衛星を使用する衛星放送システムではデジタル放送が普及し、さらに地上波放送システムにおいてもデジタル放送が開始されている。  
このようなデジタル放送では、種々の開発が進められている。特に、スタジオ機器では、ＤＶＢ−ＡＳＩの入力を有し、２７０Ｍｂｐｓの信号を２７Ｍｂｙｔｅ／ｓのパラレル信号に変換した後に、その機器本来の信号処理を行う。
【０００３】
ところで、上記スタジオ機器では、信号処理すべきデータに対して通常のクロックとその反転クロックが使われることが多いため、デューティサイクルが約５０％に近いクロックが必要とされる。
【０００４】
このため、例えばＭＰＥＧ２（Moving Picture Experts Group 2）のＴＳ(Transport Stream)伝送においては、ＴＳレートに応じたデューティサイクル約５０％のクロックを作るために、ＴＳパケットの先頭（同期データ）を検出しその周期からＰＬＬ（Phase Locked Loop）を使用して入力のＴＳレートに応じたクロックを生成する方法が採られている（例えば、特許文献１）。
【０００５】
また、ＴＳレートが一定の機器においては、２７ＭＨｚのクロックからカウンタ等によって、クロックを生成する方法も採られている。
【特許文献１】特開平８−０４６５１２号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記ＰＬＬによる方法では、回路構成が複雑となり、部品代調整費等が高価である。また、上記カウンタによる方法では、ＴＳレートが変わってしまうと、クロックの周波数がＴＳレートと非同期になってしまう等の欠点がある。
【０００７】
そこで、この発明の目的は、簡単な回路構成で、入力信号レートに応じて、デューティサイクルが約５０％に近いクロック信号を生成し得る信号処理装置を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は、上記目的を達成するために、以下のように構成される。  
ＤＶＢ−ＡＳＩ方式で規定され、一定周期ごとに有効データが重畳されたバーストモードのシリアル信号をパラレル信号に変換する変換手段と、シリアル／パラレル変換時に得られたパラレル信号内の有効データを識別するための識別パルス信号を生成するとともに、パラレル信号に同期した入力クロック信号を生成する信号生成手段と、この識別パルス信号の入力タイミングから次の識別パルス信号の入力タイミングまでの期間の入力クロック信号のクロック数をカウントする計数手段と、この計数手段によりカウントされた識別パルス信号の入力タイミングから次の識別パルス信号までのカウンタ値の１／２の値を求める演算手段と、この演算手段の出力と計数手段の出力とに基づいて、有効データ周期と同等である識別パルス信号周期の前半略１／２期間で第１信号レベルから第２信号レベルへ、また後半略１／２期間で第２信号レベルから第１信号レベルへ変化する出力クロック信号を生成するクロック生成手段と、変換手段で得られるパラレル信号を入力し、クロック生成手段で生成された出力クロック信号に基づいて信号処理を実行する信号処理手段とを備えるようにしたものである。
【０００９】
この構成によれば、バーストモードのシリアル信号をパラレル信号に変換したときに得られる入力クロック信号と識別パルス信号とを利用して、カウンタにより識別パルス信号の入力タイミングから次の識別パルス信号の入力タイミングまでの入力クロック信号のクロック数をカウントし、このカウント値の１／２の値を求め、この１／２の値とカウンタのカウント値とを比較し、この比較結果に基づいて有効データ周期の前半略１／２期間で第１信号レベルから第２信号レベルへ、また後半略１／２期間で第２信号レベルから第１信号レベルへ変化する出力クロック信号を生成することができる。
【００１０】
従って、簡単なカウンタを使用して入力信号のレートに応じたデューティサイクル約５０％の出力クロック信号を生成することができ、これにより回路構成の簡単小型化を図ることができ、さらに高精度の部品調整作業も不要となるので、信号処理装置の低価格化が可能となる。
【発明の効果】
【００１１】
以上詳述したようにこの発明によれば、簡単な回路構成で、入力信号レートに応じて、デューティサイクルが約５０％に近いクロック信号を生成し得る信号処理装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して詳細に説明する。  
図１は、この発明に係わる信号処理装置として、放送局内のスタジオ機器の一実施形態を示すブロック図である。
【００１３】
図１において、シリアル／パラレル変換器１１に入力されたＤＶＢ−ＡＳＩ規格のバーストモードのＴＳ（２７０Ｍｂｐｓ）は、シリアル信号からパラレル信号（２７Ｍｂｙｔｅ／ｓ）に変換される。このパラレル信号の中の有効データのみが、ラッチ回路１２に一時保持された後、信号処理部１３に供給される。
【００１４】
また、シリアル／パラレル変換器１１は、パラレル信号に重畳されている有効データを識別するための有効データ識別パルスを生成するパルス生成機能と、パラレル信号に同期した入力クロック信号（２７ＭＨｚ）を生成するクロック生成機能とを備えている。
【００１５】
このシリアル／パラレル変換器１１から出力された有効データ識別パルス及び入力クロック信号は、ラッチ回路１２及びクロック生成部１４に供給される。クロック生成部１４は、入力された有効データ識別パルス及び入力クロック信号に基づいて、デューティサイクルが約５０％の出力クロック信号を生成するもので、その出力クロック信号は上記信号処理部１３に供給される。また、ラッチ回路１２は、有効データ識別パルス及び入力クロック信号に基づいて、パラレル信号の中から有効データのみをラッチし、ラッチした有効データを信号処理部１３に入力する。
【００１６】
そして、信号処理部１３は、ラッチ回路１２から出力される有効データと出力クロック信号に基づいて、例えばスクランブル処理やエンコード処理といった所望の信号処理を実行する。
【００１７】
図２は、上記クロック生成部１４の具体的構成を示すブロック図である。  
有効データ識別パルスは、遅延回路１４１を介してカウンタ１４２に供給されるとともに、フリップ・フロップ（ＦＦ）回路１４３に供給される。また、入力クロック信号は、遅延回路１４１及びカウンタ１４２に供給される。
【００１８】
遅延回路１４１は、入力クロック信号の１クロックだけ有効データ識別パルスを遅延するもので、この遅延有効データ識別パルスは、カウンタ１４２に供給される。
【００１９】
カウンタ１４２は、有効データ識別パルスの入力タイミングから次の有効データ識別パルスの入力タイミングまでの入力クロック信号のクロック数をカウントするもので、そのカウンタ値はラッチ回路１４４を介して乗算器１４５に供給されるとともに、比較器１４６に供給される。
【００２０】
乗算器１４５は、ラッチ回路１４４の出力値のＬＳＢを除いた上位ビットの値のみを取り出す簡単な回路により１／２の値を得るもので、その値は比較器１４６に供給される。比較器１４６は、カウンタ１４２の出力値と乗算器１４５の値とを比較し、一致した場合に、その一致信号をＦＦ回路１４３に供給する。ＦＦ回路１４３は、有効データ識別パルスでクリアし、比較器１４６から出力される一致信号でセットすることにより、有効データ周期の前半略１／２期間でローレベルからハイレベルへ立ち上がり、また後半略１／２期間のハイレベルからローレベルへ立ち下がる出力クロック信号を生成するもので、その出力クロック信号は上記信号処理部１３に供給される。
【００２１】
一方、ラッチ回路１４４は、有効データ識別パルスの入力タイミングでカウンタ１４２の出力値を保持し乗算器１４５に出力することで、乗算器１４５から有効データ周期の１／２期間のクロック数を出力させるものである。
【００２２】
次に、上記構成における処理動作について説明する。  
ＤＶＢ−ＡＳＩには、パケットモードとバーストモードの２つの伝送モードがあり、本発明ではバーストモードを採り上げることとする。バーストモードの信号は、図３（ａ）に示すように、パラレル信号に変換した部分において、有効データとＤＶＢ−ＡＳＩの伝送のために付加された特別なデータとで構成されている。
【００２３】
また、バーストモードの信号の変換時に、シリアル／パラレル変換器１１から図３（ｂ）に示す入力クロック信号及び図３（ｃ）に示す有効データ識別パルスが得られる。
【００２４】
カウンタ１４２は、図４（ｃ）に示すように、遅延有効データ識別パルスでクリアし、入力クロック信号のクロックをカウントアップする。そして、カウンタ１４２の出力値は、ラッチ回路１４４により有効データ識別パルスでラッチされる。ここで、カウンタ１４２のクリアの直前でカウンタ値がラッチ回路１４４にラッチされるため、ラッチ回路１４４の出力値はカウンタ１４２の最大値となる。
【００２５】
以後、比較器１４６により乗算器１４５の出力値とカウンタ１４２の出力値とを比較し、一致した場合に、図４（ｄ）に示す一致パルスでＦＦ回路１４３を反転させる。すると、図４（ｅ）に示す出力クロック信号がＦＦ回路１４３から出力されることになる。
【００２６】
なお、有効データ識別パルスの間隔は、入力クロック信号周期の整数倍になるとは限らず、比較出力１／２の位置は少し変動する可能性がある。従って、信号処理部１３では出力クロック信号の立ち上がり、立ち下りの両エッジを使用する場合には、最終出力部のラッチでは有効データ識別パルス側のエッジを使うのが望ましい。
【００２７】
また、ラッチ回路１２の出力は、図４（ｆ）のように出力され、出力クロック信号とほぼ同位相で信号処理部１３に入力される。図４（ｅ）（ｆ）の位相は入力クロック信号の１／２クロック分ずれているが、図４（ｆ）の有効データをさらに入力クロック信号の後縁でラッチして、位相を合わせる場合もある。
【００２８】
以上のように上記実施形態では、バーストモードのシリアル信号をパラレル信号に変換したときに得られる入力クロック信号と有効データ識別パルスとを利用して、カウンタ１４２により有効データ識別パルスの入力タイミングから次の有効データ識別パルスの入力タイミングまでの入力クロック信号のクロック数をカウントし、乗算器１４５にてこのカウント値の１／２の値を求め、比較器１４６にてこの１／２の値とカウンタ１４２のカウント値とを比較し、この比較結果に基づきＦＦ回路１４３にて有効データ識別パルスの略１／２期間で立ち上がりまたは立ち下りへ変化する出力クロック信号を生成するようにしている。
【００２９】
従って、既存のカウンタ１４２を使用してＴＳレートに応じたデューティサイクル約５０％の出力クロック信号を生成することができ、これにより回路構成の簡単小型化を図ることができ、さらに高精度の部品調整作業も不要となるので、スタジオ機器の低価格化が可能となる。
【００３０】
なお、この発明は上記実施形態の構成に限定されるものではない。例えば上記クロック生成部１４をソフトウェアで構成するようにしてもよい。
【００３１】
さらに、上記実施形態は放送局のスタジオ機器に適用した場合であるが、これに限定されるものではなく、ＤＶＢ−ＡＳＩ入力を有する他のデジタル通信系の電子回路においても適用可能であることは勿論のことである。
【図面の簡単な説明】
【００３２】
【図１】この発明に係わる信号処理装置として、放送局内のスタジオ機器の一実施形態を示すブロック図。
【図２】上記図１に示したクロック生成部の具体的構成を示すブロック図。
【図３】この実施形態で取り扱うＤＶＢ−ＡＳＩのパラレル信号、有効データ識別パルス及び入力クロック信号のタイミング図。
【図４】同じくこの実施形態の処理動作を説明するために示す各信号のタイミング図。
【符号の説明】
【００３３】
１１…シリアル／パラレル変換器、１２…ラッチ回路、１３…信号処理部、１４…クロック生成部、１４１…遅延回路、１４２…カウンタ、１４３…フリップ・フロップ（ＦＦ）回路、１４４…ラッチ回路、１４５…乗算器、１４６…比較器。
【図１】
2006174071.tif 000003
【図２】
2006174071.tif 000004
【図３】
2006174071.tif 000005
【図４】
2006174071.tif 000006