(57)【要約】【課題】出力電圧損失・動作速度阻害・回路大規模化を招かずに、外部からの入力信号レベルが電源電圧より高い場合の安全マージンをより広く確保する。【解決手段】Ｐ型ＭＯＳトランジスタ６のＮウェルは電源ラインではなくそれ自身のソースに接続されており、ソース電位がウェル電位となる。出力イネーブル信号／ＯＥがＨレベルのときＰ型ＭＯＳトランジスタ５がＯＦＦする。Ｐ型ＭＯＳトランジスタ６のＮウェルが電源から遮断される。電源回路の能力差によりＩＯ端子１のＨレベルの電圧が電源電圧ＶDDより高い場合を想定する。Ｐ型ＭＯＳトランジスタ５，６の寄生ダイオードの順方向電圧ＶＦが重畳し、ＩＯ端子１から電源に向けての逆電流を阻止する電位障壁として作用する。電位差２×ＶＦを安全マージンとして確保できる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
電源電圧と同一レベルの電圧信号が外部から入力される入出力端を備えた半導体集積回路であって、ソースが電源に接続されＮウェルが自身のソースに接続される第１のＰ型ＭＯＳトランジスタと、ソースが第１のＰ型ＭＯＳトランジスタのドレインに接続されＮウェルが自身のソースに接続されドレインが前記入出力端に接続される第２のＰ型ＭＯＳトランジスタとを有し、外部からの入力許容時には第１及び第２のＰ型ＭＯＳトランジスタが共にＯＦＦとなるように制御される出力バッファ回路を備えたことを特徴とする半導体集積回路。
【請求項２】
電源電圧と同一レベルの電圧信号が外部から入力される入出力端を備えた半導体集積回路であって、ソースが電源に接続されＮウェルが自身のソースに接続される第１のＰ型ＭＯＳトランジスタと、ソースが第１のＰ型ＭＯＳトランジスタのドレインに接続されＮウェルが自身のソースに接続される第２のＰ型ＭＯＳトランジスタと、ソースが第２のＰ型ＭＯＳトランジスタのドレインに接続されＮウェルが自身のソースに接続されドレインが前記入出力端に接続される第３のＰ型ＭＯＳトランジスタとを有し、外部からの入力許容時には第１乃至第３のＰ型ＭＯＳトランジスタが共にＯＦＦとなるように制御される出力バッファ回路を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源電圧と同一レベルの電圧信号が外部から入力される入出力端を備えた半導体集積回路に関し、特に電源性能のばらつきなどにより電圧信号レベルが電源電圧を上回る際に、入力端から電源に逆電流が流れることを阻止する技術に関する。
【背景技術】
【０００２】
一般にＬＳＩ（大規模集積回路）の入出力段には、双方向バッファ回路が構成されている。図５は、従来の双方向バッファ回路の要部を示す回路図である。同図に示すように双方向バッファ回路は、出力信号をＩＯ（入出力）端子１に出力する出力バッファ回路２と、ＩＯ端子１から入力信号を取り込んで内部回路（図示せず）に出力する出力バッファ回路３とから構成される。
【０００３】
出力バッファ回路２において、負論理入力正論理出力のＡＮＤ回路４の入力端には出力イネーブル信号／ＯＥと入力信号ＩＮが入力される。Ｐ型ＭＯＳトランジスタ５は、ソースに電源電圧ＶDDが加えられ、ゲートに出力イネーブル信号／ＯＥが加えられる。Ｐ型ＭＯＳトランジスタ６は、ソースがＰ型ＭＯＳトランジスタ５のドレインに接続され、ゲートがＡＮＤ回路４の出力端に接続され、ドレインがＩＯ端子１に接続され、Ｎウェルには電源電圧ＶDDが加えられている。Ｎ型ＭＯＳトランジスタ７は、ソースがグランドに接続され、ゲートがＡＮＤ回路４の出力端に接続され、ドレインがＩＯ端子１に接続されている。以上の構成により出力バッファ回路２は、出力イネーブル信号ＯＥがアクティブなときに入力信号ＩＮを出力端に反映するトライステートバッファとして動作する。
【０００４】
また図６は、従来の他の双方向バッファ回路の要部を回路図である。同図に示すようにＰ型ＭＯＳトランジスタ５のドレインとＩＯ端子１の間に逆電流阻止用のダイオード８が介挿されている。正論理入力及び負論理入力、正論理出力のＡＮＤ回路８は、Ｐ型ＭＯＳトランジスタ５のゲート駆動信号を生成するためのものである。
【０００５】
またこの種の従来の技術には、特許文献１に記載されるものがある。同文献の図１の符号を引用してこの技術を簡単に説明すると、電源電圧３．３Ｖで動作するＬＳＩにおいて、電源電圧５．０Ｖで駆動するＬＳＩとのバス接続を許容する出力バッファ回路の構成に関するものである。すなわち、電流カットオフ用のＰ型ＭＯＳトランジスタＴｐ２，Ｎ型ＭＯＳトランジスタＴｎ２と、出力電圧上昇時における電流出力用のＮ型ＭＯＳトランジスタＴｎ３とを実装し、高速性を維持しつつ、Ｐ型ＭＯＳトランジスタＴｎ１におけるリーク電流を阻止できるようにした技術である。
【特許文献１】特許３２０５１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＬＳＩ同士をバス接続する場合、マスターチップとスレーブチップを搭載したボードが異なる電源回路で動作していると、規格上同じ電源電圧であっても、電源回路の電源能力のばらつきにより実際の電源電圧には微妙な差が生じる可能性があり、双方向バッファにおいてかかる問題に対応することが必要となる。
【０００７】
図５に示した従来例では、ＩＯ端子１に外部から加えられる電圧信号レベルが電源電圧ＶDDより高い場合、Ｐ型ＭＯＳトランジスタ６においてＮウェルに電流ｉが流れ込むおそれがある。さらにこの電流ｉをトリガとして、ＰＮＰ寄生バイポーラがＯＮしてグランドに向けて電流が流れる事態を引き起こすおそれがある。
【０００８】
Ｐ型ＭＯＳトランジスタ６のＮウェルの電流ｉは寄生ダイオード１０により流れるものであるため、その順方向電圧ＶＦが安全マージンということになる。マスターチップおよびスレーブチップの両方がたとえば５．０Ｖで動作する場合において、それらのレベル差の安全マージンをたとえば１．０Ｖ程度確保しようとすると、上記の順方向電圧ＶＦ（≒０．７Ｖ）によるマージンだけでは不十分ということになる。
【０００９】
そのような場合、図６に示すようにＰ型ＭＯＳトランジスタ５とＩＯ端子１間にダイオード９を介挿する構成をとることにより確実に逆電流の流れ込みを防止できる。しかしダイオード９の順方向電圧ＶＦ分の出力電圧が低下するし、ダイオード９の寄生容量が動作速度を阻害する問題がある。
【００１０】
また特許文献１に記載される技術を適用すれば、動作速度を確保しつつ逆電流の流れ込みを防止することが可能となるが、かかる技術は内部の電源電圧が３．３Ｖ、外部からの入力信号レベルが５．０Ｖの組み合わせを許容するために案出されたものであり、同じ電源電圧同士の接続しか許容しないケースにあって同技術を適用することは、回路の大規模化を招き実用的でない。
【００１１】
この発明はかかる問題点に鑑み、出力電圧損失や動作速度阻害、回路大規模化を招くことなく、外部からの入力信号レベルが電源電圧より高い場合の安全マージンをより広く確保できる技術を提供することを課題とする。
【課題を解決するための手段】
【００１２】
前記の課題を解決するために、請求項１記載の発明は、電源電圧と同一レベルの電圧信号が外部から入力される入出力端を備えた半導体集積回路であって、ソースが電源に接続されＮウェルが自身のソースに接続される第１のＰ型ＭＯＳトランジスタと、ソースが第１のＰ型ＭＯＳトランジスタのドレインに接続されＮウェルが自身のソースに接続されドレインが前記入出力端に接続される第２のＰ型ＭＯＳトランジスタとを有し、外部からの入力許容時には第１及び第２のＰ型ＭＯＳトランジスタが共にＯＦＦとなるように制御される出力バッファ回路を備えた半導体集積回路を提供するものである。
【００１３】
また請求項２記載の発明は、電源電圧と同一レベルの電圧信号が外部から入力される入出力端を備えた半導体集積回路であって、ソースが電源に接続されＮウェルが自身のソースに接続される第１のＰ型ＭＯＳトランジスタと、ソースが第１のＰ型ＭＯＳトランジスタのドレインに接続されＮウェルが自身のソースに接続される第２のＰ型ＭＯＳトランジスタと、ソースが第２のＰ型ＭＯＳトランジスタのドレインに接続されＮウェルが自身のソースに接続されドレインが前記入出力端に接続される第３のＰ型ＭＯＳトランジスタとを有し、外部からの入力許容時には第１乃至第３のＰ型ＭＯＳトランジスタが共にＯＦＦとなるように制御される出力バッファ回路を備えた半導体集積回路を提供するものである。
【発明の効果】
【００１４】
請求項１記載の発明によれば、外部から入力される電圧信号のレベルが内部の電源より微妙に高い場合であっても、第１及び第２のＰ型ＭＯＳトランジスタの寄生ダイオードの順方向電圧ＶＦが重畳し、入出端から電源に向けての逆電流を阻止する電位障壁として作用するため、安全マージンとしてレベル差２×ＶＦを確保することが可能となる。また請求項２記載の発明によれば、同様にして、安全マージンとしてレベル差３×ＶＦを確保することが可能となる。
【００１５】
また出力動作時において、電源及び入出力端間にはダイオード等の素子を介在させずに済むので、出力電圧損失や動作速度阻害などを伴うことがないという利点もある。しかも電流カットオフ用及び出力電圧上昇時の電流補償用のＭＯＳトランジスタなどを別途付加する必要がないので、回路の大規模化を招くことなく適用が可能であるという利点もある。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いてこの発明の実施形態を説明する。
図１は第１の実施形態に係るＬＳＩの要部断面図である。同図に示すように、第１の実施形態に係るＬＳＩは、Ｐ型基盤１００上にＮウェル５１，６１が形成されている。各Ｎウェル５１，６１には、それぞれＮ＋ノード５２，６２とＰ＋ノード５３，５４，６３，６４が形成される共に、ノード５３，５４間とノード６３，６４間にそれぞれ電極５４，６４が配置されて、Ｐ型ＭＯＳトランジスタ５，６が構成されている。またＰ型基盤上にＮ＋ノード７１，７２とＰ＋ノード７３が形成される共に、ノード７１，７２間に電極７４が配置されて、Ｎ型ＭＯＳトランジスタ７が構成されている。
【００１７】
ノード５２，５３には電源ラインが配線されており、Ｎウェル５１の電位は電源電圧ＶDDをとる。電極５５には出力イネーブル信号／ＯＥの信号ラインが配線されている。ノード５４，ノード６２，６３間には互いを接続する配線が形成されている。電極６５，７４にはＡＮＤ回路４（図２参照）からの制御信号ラインが配線されている。ノード６４，７１にはＩＯ端子と接続する配線が形成されている。ノード７２，７３にはグランドへの配線が形成されている。
【００１８】
図２は、第１の実施形態に係る双方向バッファ回路を示す回路図である。同図において図５と同様の部分には同一の符号を付して説明を省略する。図５に示す回路との相違点は、Ｐ型ＭＯＳトランジスタ６のＮウェルが電源ラインではなくそれ自身のソースに接続されて、ソース電位をウェル電位とする点にある。
【００１９】
次に図１，２を用いてこの回路の動作を説明する。出力イネーブル信号／ＯＥがＬレベルのときは、Ｐ型ＭＯＳトランジスタ５がＯＮしてＰ型ＭＯＳトランジスタ６のＮウェル６１に電源電圧ＶDDがバイアスされる。この後、ＡＮＤ回路４からの制御信号がＬとなるとＰ型ＭＯＳトランジスタ６がＯＮし、従来と同様にＩＯ端子１に対する信号出力動作が行われる。
【００２０】
出力イネーブル信号／ＯＥがＨレベルのときは、Ｐ型ＭＯＳトランジスタ５がＯＦＦしてＰ型ＭＯＳトランジスタ６のＮウェル６１が電源から遮断される。ＩＯ端子１のＨレベルおよび電源電圧は規格上５．０Ｖなど同一電圧に設定されているが、前述のように実際のＩＯ端子１の電圧が電源電圧ＶDDより微妙に高い場合、ＩＯ端子１から電源ラインまでの経路には、Ｐ型ＭＯＳトランジスタ５のノード５４およびＮウェル５１間における寄生ダイオードと、Ｐ型ＭＯＳトランジスタ６のノード６４およびＮウェル６１間における寄生ダイオードが介在することなる。したがってＩＯ端子１から電源への逆電流を阻止する安全マージンは、寄生ダイオードの順方向電圧２×ＶＦ（≒１．４Ｖ）となり、図５に示す従来例の倍の安全マージンを確保することが可能となる。
【００２１】
図３は第２の実施形態に係るＬＳＩの要部断面図である。同図において図１と同様の部分には同一の符号を付して詳細な説明を省略する。Ｐ型基盤上にはＮウェル１１１が形成されており、このＮウェル１１１にＮ＋ノード１１２と２つのＰ＋ノード１１３，１１４が形成されると共に、ノード１１３，１１４間に電極１１５が配置されてＰ型ＭＯＳトランジスタ１１が構成されている。このＰ型ＭＯＳトランジスタ１１はＰ型ＭＯＳトランジスタ５，６間に介挿されるように接続されている。すなわちノード１１２，１１３はノード５４に配線されると共に、ノード１１４はノード６２に配線されている。電極１１５には出力イネーブル信号の信号ラインが接続されている。
【００２２】
図４は第２の実施形態に係る双方向バッファ回路を示す回路図である。同図において図２と同様の部分には同一の符号を付して詳細な説明を省略する。図２との相違点は、Ｐ型ＭＯＳトランジスタ１１をＰ型ＭＯＳトランジスタ５，６間に介挿している点にある。Ｐ型ＭＯＳトランジスタ１１のＮウェルはソースに接続されており、ソース電位をもってウェル電位とする構成となっている。
【００２３】
図３，４を用いてこの回路の動作を説明する。出力イネーブル信号／ＯＥがＬレベルのときは、Ｐ型ＭＯＳトランジスタ５がＯＮしてＰ型ＭＯＳトランジスタ１１のＮウェル１１１に電源電圧ＶDDがバイアスされる。そしてＰ型ＭＯＳトランジスタ１１もＯＮしてＰ型ＭＯＳトランジスタ６のＮウェル６１に電源電圧ＶDDがバイアスされる。この後、前述と同様にＡＮＤ回路４からの制御信号がＬとなるとＰ型ＭＯＳトランジスタ６がＯＮし、ＩＯ端子１に対する信号出力動作が行われる。
【００２４】
出力イネーブル信号／ＯＥがＨレベルのときは、Ｐ型ＭＯＳトランジスタ５，１１がＯＦＦしてＰ型ＭＯＳトランジスタ６，１１のＮウェル６１，１１１が電源から遮断される。実際のＩＯ端子１の電圧が電源電圧ＶDDより微妙に高い場合、ＩＯ端子１から電源ラインまでの経路には、Ｐ型ＭＯＳトランジスタ５のノード５４およびＮウェル５１間における寄生ダイオードと、Ｐ型ＭＯＳトランジスタ１１のノード１１４およびＮウェル１１１間における寄生ダイオードと、Ｐ型ＭＯＳトランジスタ６のノード６４およびＮウェル６１間における寄生ダイオードが介在することなる。したがってＩＯ端子１から電源への逆電流を阻止する安全マージンは、寄生ダイオードの順方向電圧３×ＶＦ（≒２．１Ｖ）となり、図５に示す従来例の３倍の安全マージンを確保することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】第１の実施形態に係るＬＳＩの要部断面図である。
【図２】第１の実施形態に係る双方向バッファ回路を示す回路図である。
【図３】第２の実施形態に係るＬＳＩの要部断面図である。
【図４】第２の実施形態に係る双方向バッファ回路を示す回路図である。
【図５】従来の双方向バッファ回路を示す回路図である。
【図６】従来の双方向バッファ回路の他の例を示す回路図である。
【符号の説明】
【００２６】
１…ＩＯ端子  ２，３…出力バッファ回路  ４…ＡＮＤ回路  ５，６…Ｐ型ＭＯＳトランジスタ  ７…Ｎ型ＭＯＳトランジスタ  ５１，６１，１１１…Ｎウェル  ５２〜５４，６２〜６４，７１〜７３，１１２〜１１４…ノード  ５５，６５，７４，１１５…電極  １００…Ｐ型基盤
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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