(57)【要約】【課題】  複数の発振帯域を有するＶＣＯ、又は異なる発信帯域を有する複数のＶＣＯを備えたＰＬＬ回路において、設定した発振周波数に最適なＶＣＯを選択完了するまでに要する時間を短縮すること。【解決手段】  ＰＬＬ回路の各出力周波数に対応する最適なＶＣＯを予め記憶回路１１に記憶しておき、このデータを利用してＰＬＬ回路の出力周波数が変化した時に最初に選択するＶＣＯを決定する。また、各出力周波数に対応する最適なＶＣＯは、当該出力周波数の選択完了後に書き換えることができるようにする。また、当該出力周波数に対応するＶＣＯデータの代替として、前後の出力周波数のデータを利用する。また、コンパレータの出力を利用してＶＣＯの制御電圧の動きを観測することにより、選択しているＶＣＯの可否を判断するまでの時間を短縮する。【選択図】  図１
2006042071.tif 000002
【特許請求の範囲】
【請求項１】
複数の発振帯域を有する電圧制御型発振器（ＶＣＯ）、又は異なる発振帯域を有する複数のＶＣＯと、上記複数の発振帯域を有するＶＣＯの複数の発振帯域の中から所定の帯域を選択する、又は上記複数のＶＣＯの中から所定の発振帯域を有するＶＣＯを選択する選択回路と、を備えたＰＬＬ回路において、
ＰＬＬ出力周波数と、これに応じた適切な発振帯域を有するＶＣＯとの対応関係を示す情報を記憶した記憶回路を備え、
上記選択回路は、
ＰＬＬ出力周波数が変化した時に、上記記憶回路に記憶された情報を参照し、上記複数の発振帯域を有するＶＣＯの複数の発振帯域の中から最初に選択する発振帯域、又は上記複数のＶＣＯの中から所定の発振帯域を有するＶＣＯを上記記憶回路に記憶されている情報を用いて決定する、
ことを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
上記記憶回路に記憶されるデータを、発振帯域の選択、又はＶＣＯの選択の完了時に必要に応じて書き換えるデータ書き換え手段を備えた、
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項１記載のＰＬＬ回路において、
上記記憶回路は、連続する複数の発振帯域に対して、所定の１つの発振帯域、または所定の発振帯域を有する１つのＶＣＯが対応する関係となるように、上記情報を記憶している、
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
上記選択回路は、現在選択したＶＣＯの発振帯域における、又はＶＣＯにおける制御電圧の変動を観測する制御電圧観測手段を有し、
該選択した発振帯域、又はＶＣＯの制御電圧の変動割合によって、上記選択した発振帯域、又はＶＣＯの適／不適を判断する、
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発振帯域を有する電圧制御型発振器（以下、ＶＣＯ）又は異なる発信帯域を有する複数のＶＣＯを備え、入力信号周波数を所望の値に逓倍して出力する位相同期ループ（以下、ＰＬＬ）回路に関し、特にロックアップ時間の短縮に有効な技術に関するものである。
【背景技術】
【０００２】
ＰＬＬは、比較の基準となる比較周波数Ｆｒｅｆと、入力電圧に対応した周波数で発振するＶＣＯの出力周波数を分周して得られた周波数Ｆｄｉｖと、の二つの信号の位相を比較し、位相差信号の大きさに応じてＶＣＯの制御電圧Ｖｔを変化させることにより所望の発振周波数を出力する回路である。
【０００３】
例えば、ＣＳチューナ（通信衛星放送受信機）においては、中間周波数が９５０ＭＨｚ〜２６００ＭＨｚと広範囲に及ぶため、広帯域の発振が可能なＰＬＬが要求される。単一のＶＣＯを用いた場合、これだけ広帯域の発振を行うためには、非常に高い周波数変換利得が必要となるため実現が困難である。そのため、複数のＶＣＯをＰＬＬ出力周波数に応じて切り換えることによって、広帯域の発振を実現する方法が一般に用いられている。
【０００４】
チューナ等の用途ではＰＬＬ出力周波数はチャンネルに応じて断続的な値を取るため、以下ではＰＬＬ出力周波数をチャンネルと置き換えて説明する。
【０００５】
複数のＶＣＯから最適なＶＣＯを選択する方法として、特開２００２−２６１６０７号公報のような方法が提案されている。この方法は、チャンネルが変化した時は複数のＶＣＯの中から設定帯域の中央にあるＶＣＯを最初に選択し、一定時間が経過した後にＶＣＯの制御電圧Ｖｔが予め設定された範囲内（Ｖｌｏｗ〜Ｖｈｉｇｈ）に入っているかを二つのコンパレータによって確認する。
【０００６】
ここで、ＶＣＯの制御電圧ＶｔがＶｌｏｗよりも小さい時は一段低い帯域を持つＶＣＯへと移動し、ＶＣＯの制御電圧ＶｔがＶｈｉｇｈよりも高い時は一段高い帯域を持つＶＣＯへと移動する。そして、ＶＣＯを切換えてから一定時間経過した後、再びコンパレータによる比較を行い、順次ＶＣＯの移動を繰り返していく。
【０００７】
最後に、ＶＣＯの制御電圧Ｖｔが、Ｖｌｏｗ＜Ｖｔ＜Ｖｈｉｇｈを満足し、且つロック検出回路によりＰＬＬのロック状態を検出したところでＶＣＯの選択が完了する。
【特許文献１】特開２００２−２６１６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＰＬＬ回路は以上のように構成されており、現在のＶＣＯの制御電圧Ｖｔと所定の閾値範囲とをコンパレータで比較を行なうことで、中心となるＶＣＯから順次複数のＶＣＯの中から発振帯域の異なるＶＣＯを選択して切り替えていくことで、広帯域の発振を実現することができるものであったが、このような従来手法では、チャンネルが切り換わる度に、毎回、設定帯域の中央のＶＣＯから選択を開始し、且つＶＣＯを一段ずつ移動させて切り替えていく方式のため、最終的に目的とするＶＣＯの選択を完了するまでに要する時間が長いという問題点がある。このため、ＶＣＯの選択が完了するまではＰＬＬがロック状態に入れないので、ロックアップ時間が長くなり、それだけ通信が中断する時間が長くなるという問題点がある。この問題は、ＰＬＬ回路に内蔵されるＶＣＯの数が多ければ、それだけ深刻になってくることになる。
【０００９】
この発明は以上のような問題点を解消するためになされたもので、複数の発振帯域を有する電圧制御型発振器（ＶＣＯ）又は異なる発振帯域を有する複数のＶＣＯを用いてチャンネルを切り替える際の応答性がよく、通信の中断時間を短縮することのできるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１にかかるＰＬＬ回路は、複数の発振帯域を有する電圧制御型発振器（ＶＣＯ）、又は異なる発振帯域を有する複数のＶＣＯと、上記複数の発振帯域を有するＶＣＯの複数の発振帯域の中から所定の帯域を選択する、又は上記複数のＶＣＯの中から所定の発振帯域を有するＶＣＯを選択する選択回路と、を備えたＰＬＬ回路において、ＰＬＬ出力周波数と、これに応じた適切な発振帯域を有するＶＣＯとの対応関係を示す情報を記憶した記憶回路を備え、上記選択回路は、ＰＬＬ出力周波数が変化した時に、上記記憶回路に記憶された情報を参照し、上記複数の発振帯域を有するＶＣＯの複数の発振帯域の中から最初に選択する発振帯域、又は上記複数のＶＣＯの中から所定の発振帯域を有するＶＣＯを上記記憶回路に記憶されている情報を用いて決定する、ことを特徴とするものである。
【００１１】
また、本発明の請求項２にかかるＰＬＬ回路は、請求項１記載のＰＬＬ回路において、上記記憶回路に記憶されるデータを、発振帯域の選択、又はＶＣＯの選択の完了時に必要に応じて書き換えるデータ書き換え手段を備えた、ことを特徴とするものである。
【００１２】
また、本発明の請求項３にかかるＰＬＬ回路は、請求項１記載のＰＬＬ回路において、上記記憶回路は、連続する複数の発振帯域に対して、所定の１つの発振帯域、または所定の発振帯域を有する１つのＶＣＯが対応する関係となるように、上記情報を記憶している、ことを特徴とするものである。
【００１３】
また、本発明の請求項４にかかるＰＬＬ回路は、請求項１記載のＰＬＬ回路において、上記選択回路は、現在選択したＶＣＯの発振帯域における、又はＶＣＯにおける制御電圧の変動を観測する制御電圧観測手段を有し、該選択した発振帯域、又はＶＣＯの制御電圧の変動割合によって、上記選択した発振帯域、又はＶＣＯの適／不適を判断する、ことを特徴とするものである。
【発明の効果】
【００１４】
本発明の請求項１にかかるＰＬＬ回路によれば、各チャンネルに対応する最適なＶＣＯを予め記憶回路に記憶しておき、このデータを利用してチャンネルが変化した時に、複数の発振帯域を有するＶＣＯの複数の発振帯域の中から最初に選択するＶＣＯ、又は複数のＶＣＯの中から所定の発振帯域を有するＶＣＯの選択を決定するようにしたので、最初のＶＣＯ選択の時点で既に最適なＶＣＯ、若しくはその付近を選択しているため、常に中央のＶＣＯから選択を開始していた従来技術と比較して、ＶＣＯ選択完了までに要する時間を短縮することが可能となる効果が得られる。
【００１５】
また、本発明の請求項２にかかるＰＬＬ回路は、各チャンネルに対応する最適なＶＣＯを、当該チャンネルの選択完了後に書き換えることができるデータ書き換え手段を設けたので、温度変化等の外乱によるＶＣＯ特性の変化によって最適なＶＣＯに変化が生じた場合でも、記憶回路を書き換えることによって、以降のＶＣＯ選択完了までに要する時間の増加を抑制することが可能となる効果が得られる。
【００１６】
また、本発明の請求項３にかかるＰＬＬ回路によれば、当該チャンネルに対応するＶＣＯデータの代替として、前後のチャンネルのデータを利用することにより、記憶回路の容量を削減しながらＶＣＯ選択完了までに要する時間を短縮することが可能となる効果が得られる。
【００１７】
また、本発明の請求項４にかかるＰＬＬ回路によれば、コンパレータの出力を利用してＶＣＯの制御電圧の動きを観測する制御電圧観測手段を設けたことにより、選択しているＶＣＯの可否を判断するまでの時間を短縮することが可能となり、ＶＣＯ選択完了までに要する時間を短縮することが可能となる効果が得られる。
【発明を実施するための最良の形態】
【００１８】
（実施の形態１）
図１は本発明の実施の形態１にかかるＰＬＬ回路の構成を示すブロック図である。本発明のＰＬＬ回路は、基準クロック発生器１と、クロック分周器２と、ＰＬＬ制御回路３と、ロック検出回路４と、位相比較器５と、チャージポンプ（ＣＰ）６と、ローパスフィルタ（ＬＰＦ）７と、コンパレータ８及び９と、（ＶＣＯ）選択回路１０と、記憶回路１１と、ｎ個のスイッチＳＷ１〜ＳＷｎと、ｎ個のＶＣＯ１〜ＶＣＯｎによって構成されている。
【００１９】
上記基準クロック発生器１により発生された基準クロックは、後段のクロック分周器２によって分周され、比較周波数Ｆｒｅｆとして出力される。クロック分周器２の分周数はＰＬＬの出力周波数Ｆｖｃｏに要求されるステップの細かさによって決定され、ＰＬＬ制御回路３によって制御される。
【００２０】
一方、ＶＣＯ選択回路１０により選択されたＶＣＯ１〜ＶＣＯｎのいずれかのＶＣＯからの発振周波数Ｆｖｃｏは、それぞれスイッチＳＷ１〜ＳＷｎを介して出力されて、後段の可変分周器１２によって分周され、分周周波数Ｆｄｉｖが出力される。
【００２１】
上記可変分周器１２の分周数は、発振周波数Ｆｖｃｏの周波数によって決定され、ＰＬＬ制御回路３によって制御される。
【００２２】
位相比較器５では入力された比較周波数Ｆｒｅｆと分周周波数Ｆｄｉｖの位相差を比較し、デジタル位相誤差信号ＵＰ、ＤＯＷＮを出力する。後段のチャージポンプ（ＣＰ）６では、位相比較器５から出力されたデジタル位相誤差信号に従って、比較周波数Ｆｒｅｆと分周周波数Ｆｄｉｖとの位相差に応じたアナログ位相差信号を出力する。
【００２３】
さらに、後段のローパスフィルタ（ＬＰＦ）７は、入力されたアナログ位相差信号を積分することにより位相制御信号を生成する。この位相制御信号がＶＣＯの制御電圧Ｖｔとなり、該制御電圧Ｖｔに応じた発振周波数ＦｖｃｏがＶＣＯ１〜ＶＣＯｎのいずれかのＶＣＯから出力される。
【００２４】
ここで、各ＶＣＯの発振周波数は図２に示すような分布を持たせている。低域側電圧Ｖｌｏｗと高域側電圧Ｖｈｉｇｈは、各ＶＣＯにおいて安定して動作する範囲を示しており、またコンパレータ８および９において、制御電圧Ｖｔの比較の対象となる電圧である。ＶＣＯの発振周波数特性は温度により変化するので、発振できない周波数が存在しないようにするため、隣り合うＶＣＯにおいて、低域側電圧Ｖｌｏｗから高域側電圧Ｖｈｉｇｈの範囲に対応する発振周波数が十分重なり合うように設計しなければならない。
【００２５】
ＶＣＯ選択回路１０によってスイッチＳＷ１〜ＳＷｎのいずれかがオンされ、当該スイッチに接続されるＶＣＯの発振周波数Ｆｖｃｏが取り出される。このようにして発生された発振周波数Ｆｖｃｏは後段の可変分周器１２によって分周され、位相比較器５へとフィードバックされる。このフィードバックを繰り返すことによって、定常状態では比較周波数Ｆｒｅｆの位相と分周周波数Ｆｄｉｖの位相とが一致するところで安定するので、ＰＬＬの出力周波数は可変分周器１２の分周数をＮとすると、Ｆｖｃｏ＝Ｎ×Ｆｒｅｆと表される。以上が、複数のＶＣＯを備えた一般的なＰＬＬの動作原理である。
【００２６】
本実施の形態にかかるＰＬＬ回路では、上述した一般的なＰＬＬ回路に記憶回路１１を備えたことが特徴である。以下、この記憶回路１１の詳細な説明を行なう。
【００２７】
最初に、チャンネル変更の命令がＰＬＬ制御回路３からＶＣＯ選択回路１０へと送られる。これを受けてＶＣＯ選択回路１０では、記憶回路１１から当該チャンネルに対応するＶＣＯのデータを取り出し、スイッチＳＷ１〜ＳＷｎのいずれかをオンさせる。例として、ＰＬＬ制御回路３からチャンネル１への変更命令が出され、記憶回路１１にはチャンネル１に対応するＶＣＯデータとしてＶＣＯｍが記憶されていたとする。この場合、ＶＣＯ選択回路はスイッチＳＷｍをオンさせ、ＶＣＯｍの出力がフィードバックされるようになる。ＰＬＬが定常状態になるまで一定時間経過した後、コンパレータ８では、制御電圧Ｖｔが低域側電圧Ｖｌｏｗよりも大きいことを判定し、コンパレータ９では、制御電圧Ｖｔが高域側電圧Ｖｈｉｇｈよりも小さいことを判定する。これら２つの判定信号がＶＣＯ選択回路１０に入力され、制御電圧Ｖｔが、Ｖｌｏｗ＜Ｖｔ＜Ｖｈｉｇｈの条件を満足しているかを判定する。そして、制御電圧Ｖｔが上記の条件を満たさず、Ｖｈｉｇｈ＜Ｖｔであった場合、制御電圧ＶｔがＶＣＯｍの安定動作範囲よりも高いことを意味するので、発振周波数帯域が一段高いＶＣＯ（ｍ＋１）へと移動する。逆にＶｔ＜Ｖｌｏｗであった場合、制御電圧ＶｔがＶＣＯｍの安定動作範囲よりも低いことを意味するので、発振周波数帯域が一段低いＶＣＯ（ｍ−１）へと移動する。ＶＣＯ（ｍ＋１）又はＶＣＯ（ｍ−１）に切替えてから、ＰＬＬが定常状態になるまで更に一定時間経過した後、再度コンパレータ８及び９による制御電圧Ｖｔの比較を行う。
【００２８】
ここでＶＣＯ（ｍ＋１）を選択している時にＶｈｉｇｈ＜Ｖｔであった場合、制御電圧ＶｔがＶＣＯ（ｍ＋１）の安定動作範囲よりも高いことを意味するので、発振周波数帯域が更に一段高いＶＣＯ（ｍ＋２）へと移動する。逆にＶＣＯ（ｍ−１）を選択している時にＶｔ＜Ｖｌｏｗであった場合、制御電圧ＶｔがＶＣＯ（ｍ−１）の安定動作範囲よりも低いことを意味するので、発振周波数帯域が更に一段低いＶＣＯ（ｍ−２）へと移動する。隣り合うＶＣＯにおいて、Ｖｌｏｗ〜Ｖｈｉｇｈの範囲に対応する発振周波数が十分重なり合うように設計されているため、選択動作の途中で急激な温度変化でも起こらない限りはＶＣＯ（ｍ＋１）を選択している時にＶｔ＜Ｖｌｏｗとなるようなことは起こらず、ＶＣＯは必ず一方向のみに移動して行くことになる。このＶＣＯの移動を繰り返し行い、Ｖｌｏｗ＜Ｖｔ＜Ｖｈｉｇｈを満足し、且つロック検出回路４によってＰＬＬのロック状態を検出した時点でＶＣＯの選択が終了する。
【００２９】
ここで、本実施の形態１においてもＶＣＯを一段ずつ移動していく方法は従来技術と同一であるが、最初のＶＣＯ選択において、帯域の中央のＶＣＯではなく、記憶回路１１に記憶されているデータを利用する点が特徴である。つまり記憶回路１１に予め最適なＶＣＯデータを記憶させておくことにより、殆どの場合、一度の選択で最適なＶＣＯを選択完了することができるようになる。また、記憶回路１１のＶＣＯデータだけで選択するＶＣＯを決定するのではなく、最適なＶＣＯの検索も併せて行うため、温度変化等の外乱によりＶＣＯ特性に変化が生じた場合でも、最適なＶＣＯを選択することが可能である。しかもこの場合、最適なＶＣＯに近いところから選択を開始することができるので、迅速に最適なＶＣＯを選択完了することができる。
【００３０】
本実施の形態においては、ＰＬＬ回路に内蔵されるＶＣＯの数が多ければ、それだけ時間短縮の効果が高まるものである。
【００３１】
このように本実施の形態１にかかるＰＬＬ回路によれば、記憶回路１１には各チャンネルに対応する適切なＶＣＯがデータとして記憶されている記憶回路１１を設け、チャンネル変更時に、当該チャンネルに対応付けられたＶＣＯを最初に選択し、それからコンパレータ８，９による閾値比較によって近隣の最適なＶＣＯを選択するようにしたので、常に中央のＶＣＯから選択を開始していた従来技術と比較し、ＶＣＯ選択完了までに要する時間を短縮することが可能となる。
【００３２】
（実施の形態２）
次に本発明の実施の形態２にかかるＰＬＬ回路について説明する。図３は本実施の形態２にかかるＰＬＬ回路の特徴的な動作を説明するためのフロー図である。
【００３３】
本実施の形態２にかかるＰＬＬ回路の構成は図１と基本的に同じであるが、図９に示すように記憶回路１１のメモリー１１ａに格納されている内容を書き換えるデータ書き換え手段１１ｂが加えられている点が異なる。
【００３４】
上述したように、ＶＣＯはその構成上、温度変化による発振周波数特性の変化を避けることができないため、予め記憶回路１１のメモリー１１ａに記憶してあったＶＣＯデータと、最適なＶＣＯに差異が生じてくる場合がある。本実施の形態２は、そのような場合における、ＶＣＯデータと最適なＶＣＯとの差異を補正することを目的としている。
【００３５】
例えば、当初はチャンネル１に対してＶＣＯｍが最適であり、記憶回路１１にはチャンネル１に対応するＶＣＯはＶＣＯｍであるというデータが記憶されていたとする。この構成では、チャンネル１に切り換わる度にＶＣＯｍから選択が開始され、定常状態における制御電圧ＶｔがＶｌｏｗ＜Ｖｔ＜Ｖｈｉｇｈを満足し、且つロック状態になるため一度の選択でＶＣＯの選択が完了する。ところが、その後、回路の温度が上昇し、ＶＣＯの発振周波数特性に変化が生じたとする。一般には、図４に示すように、温度が上昇すると発振周波数が低い方にシフトし、各ＶＣＯが実線から点線で示すような特性に変化する。当初はチャンネル１選択時にＶＣＯｍが選択され、点Ａにおいて周波数Ｆ１で発振していたが、この温度上昇に伴って、ＶＣＯｍにおいて周波数Ｆ１で発振するためには点Ｂへ移動する必要が生じる。しかし点Ｂにおける電圧は高域側電圧Ｖｈｉｇｈを超えているため、ＶＣＯｍを使用することができない。そのため、一段高い発振帯域を有するＶＣＯ（ｍ＋１）の点Ｃへ移動しなければならない事態が生じる。
【００３６】
このような場合、記憶回路１１に記憶されている、チャンネル１に対するＶＣＯデータがＶＣＯｍのままでは、毎回ＶＣＯｍから選択が開始され、その後、ＶＣＯ（ｍ＋１）に移動して選択が完了するという動作を行うことになるので、記憶回路１１のＶＣＯデータを利用することによる時間短縮の効率が下がることになる。そこで本実施の形態２では、選択完了したＶＣＯと記憶回路１１に記憶されているＶＣＯデータとが異なっていた場合、データ書き換え手段１１ｂにより、記憶回路１１のメモリー１１ｂに格納されているＶＣＯデータを書き換える構成としたものである。
【００３７】
具体的には、ステップＳ３０からステップＳ３２において、実施の形態１と同様に、ＶＣＯ選択開始によりチャンネル１に対応するＶＣＯデータが読み出され、ＶＣＯとしてチャンネル１に対応したＶＣＯｍが選択される。ステップＳ３３において、ＶＣＯｍがそのまま最適と判定された場合には、ステップＳ３４、ステップＳ３５、ステップＳ３７と進み、実施の形態１と同様の動作でＶＣＯ選択が終了する。しかし、前回のチャンネル１選択時以降に温度変化が生じ、ステップＳ３３におけるＶＣＯ選択動作によって、チャンネル１に対してＶＣＯｍではなく、ＶＣＯ（ｍ＋１）が選択された場合、ステップＳ３６に進み、記憶回路１１内のチャンネル１に対するＶＣＯデータをＶＣＯｍからＶＣＯ（ｍ＋１）へと書き換える。このことによって、次回以降チャンネル１が選択された時、初回にＶＣＯ（ｍ＋１）を選択するようになるため、一度でＶＣＯの選択を完了することが可能となる。その後、ステップＳ３７に進んでＶＣＯ選択動作を終了する。
【００３８】
このように、本実施の形態２にかかるＰＬＬ回路によれば、ＶＣＯ選択完了後に記憶回路１１に記憶されたＶＣＯデータを補正するようにしたので、温度変化等の外乱によるＶＣＯ選択時間の増加を抑制することが可能となる。
【００３９】
（実施の形態３）
次に本発明の実施の形態３にかかるＰＬＬ回路について説明する。図５は記憶回路１１に記憶されるデータの概念図を示しており、各チャンネルに対して一つのＶＣＯが対応する形になっている。しかし、通常は一つのＶＣＯで複数のチャンネルに対応することができるようになっているため、隣り合うチャンネルでは同一のＶＣＯ、若しくは最大でも一段違いのＶＣＯデータが記憶されていることになる。
【００４０】
本実施の形態３にかかるＰＬＬ回路では、この点に着目したものであり、幾つかのチャンネルに対するＶＣＯデータを省略する代わりに、省略したチャンネルに対しては前後のチャンネルに対するＶＣＯデータを利用するようにしている点が特徴である。例えば、図６（ａ）に示すように、３チャンネル毎にＶＣＯデータを記憶し、チャンネル１やチャンネル３等の括弧（）内に示すＶＣＯデータは実際には記憶しないものとする。ここで、チャンネル１とチャンネル３についてはチャンネル２のＶＣＯデータを使用し、チャンネル４とチャンネル６についてはチャンネル５のＶＣＯデータを使用するようにすれば、最初のＶＣＯ選択において適切なＶＣＯデータを利用することができ、且つ記憶回路１１の容量を約三分の一に削減することができる。温度変化によるＶＣＯ特性の変化は全てのＶＣＯにおいて同一周波数方向に変化するので、各チャンネルに対する最適なＶＣＯの順序が入れ替わることは無い。そのため、前後のＶＣＯデータを利用しても、本来記憶されるべきＶＣＯデータとの差異は大きくならない。
【００４１】
また、図６（ｂ）に示すように、省略したチャンネルに対するＶＣＯデータが本来記憶されるべきデータと異なる場合もあるが、省略チャンネルを増やし過ぎない限りはＶＣＯの誤差を一段階に収めることができるので、記憶回路の容量を大きく取ることができないような場合には有効な方法である。
【００４２】
省略チャンネルを増やすと、それだけ記憶回路の容量を小さくすることができるが、本来記憶されるべきＶＣＯデータとの差異が大きくなるので、ロックアップ時間と回路面積のトレードオフで最適な仕様を選択すればよいことになる。
【００４３】
このように本実施の形態３にかかるＰＬＬ回路によれば、記憶回路にチャンネルに対応したＶＣＯを示すデータを記憶する際に、複数チャンネルを単位として、これに対応するＶＣＯデータを１つ記録することにより、チャンネルごとに必要な記憶データを削減することができ、記憶回路の容量を削減でき、回路の小型化に有利である。
【００４４】
（実施の形態４）
次に本発明の実施の形態４にかかるＰＬＬ回路について説明する。構成については図１に示したものと基本的に同じであるが、図１０に示すように、コンパレータ８，９の出力を利用してＶＣＯの制御電圧Ｖｔの動きを観測する制御電圧観測手段１０ａを設けたことを特徴とするものであり、ここでは、この制御電圧観測手段１０を中心とした動作について説明する。
【００４５】
従来技術では、ＰＬＬが必ずロック状態になるまでの時間待機し、その時の制御電圧Ｖｔが低域側電圧Ｖｌｏｗと高域側電圧Ｖｈｉｇｈの間にあるか否かで当該ＶＣＯの適／不適の判定を行っていたため、適切でないＶＣＯを判定する際にも、ＰＬＬがロック状態になるまでの長い時間が必要であった。これに対し、本実施の形態４では、必ずしもＰＬＬがロック状態になるまでの時間、待機しなくてもよく、ＶＣＯを切換えてから時間ｔの期間における制御電圧Ｖｔの動きで、選択したＶＣＯの可否を判定する制御電圧観測手段１０ａを備えたことを特徴とするものである。具体的には、ＰＬＬ制御回路３がチャンネル変更命令を受けてから一定時間ｔ経過する間に、制御電圧Ｖｔが低域側電圧Ｖｌｏｗから高域側電圧Ｖｈｉｇｈまでの範囲でＰＬＬがロック状態になっているか、若しくは制御電圧Ｖｔが低域側電圧Ｖｌｏｗより低い電圧から低域側電圧Ｖｌｏｗより高い電圧へと移動したか、若しくは制御電圧Ｖｔが高域側電圧Ｖｈｉｇｈより高い電圧から高域側電圧Ｖｈｉｇｈより低い電圧へと移動したことを検出した時点で最適なＶＣＯの選択が完了する。
【００４６】
この時間ｔは制御電圧Ｖｔが０Ｖから低域側電圧Ｖｌｏｗまで移動する時間と、制御電圧ＶｔがＶＣＯの電源電圧から高域側Ｖｈｉｇｈまで移動する時間の、いずれか大きい方で定義される。一方で、ＰＬＬがロック状態になるまでの時間の最大値は、制御電圧Ｖｔが０Ｖから高域側電圧Ｖｈｉｇｈに移動してロック状態になるまでに要する時間と、制御電圧Ｖｔが電源電圧から低域側電圧Ｖｌｏｗに移動してロック状態になるまでに要する時間のいずれか大きい方で表されるので、この時間は明らかに時間ｔより大きい。従って、従来技術では、ＰＬＬが必ずロック状態になるまでの時間待機してからＶＣＯの適／不適を判断するが、この時間は時間ｔより長いため、上記実施の形態４の構成を適用することによって、待機時間を短縮することができるものである。
【００４７】
以下、動作について詳述すると、もし選択しているＶＣＯが最適であるならば、制御電圧Ｖｔがどの電圧値を取っていても時間ｔ後には必ず低域側電圧Ｖｌｏｗから高域側電圧Ｖｈｉｇｈの間に移動している筈である。逆に、時間ｔ後に制御電圧Ｖｔが低域側電圧Ｖｌｏｗから高域側電圧Ｖｈｉｇｈの間に入っていなければ、ロック状態になる時間まで待つまでもなく、適切でないＶＣＯであると判断することができ、即座に次のＶＣＯへと移動することができる。ここで、図７を用いてＶＣＯ選択動作時の制御電圧Ｖｔの動きを具体的に説明する。ＶＣＯが所望の発振周波数特性からどんなに外れていても、制御電圧Ｖｔは負の値やＶＣＯの電源電圧より大きい電圧値を取ることはない。すなわち、０Ｖ≦Ｖｔ≦Ｖｄｄ（ＶＣＯの電源電圧）である。また、ＶＣＯの安定動作電圧の上限である高域側電圧Ｖｈｉｇｈと、下限である低域側電圧Ｖｌｏｗはいずれも０Ｖから電源電圧までの間に存在している。すなわち、０Ｖ＜（Ｖｌｏｗ，Ｖｈｉｇｈ）＜Ｖｄｄである。
【００４８】
チャンネル変化の動作として、最初に点ＡでＶＣＯＸを選択してＦｘの周波数で発振しているところで、Ｆｙの周波数で発振するようなチャンネルｙに変化したと仮定する。なお、Ｆｘ＜Ｆｙとする。ここで、記憶回路１１に記憶されているチャンネルｙに対応するＶＣＯデータがＶＣＯ（Ｙ−２）であった時の制御電圧Ｖｔの動作を詳細に説明する。
【００４９】
まず、ＰＬＬ制御回路３からＶＣＯ選択回路１０に対して、チャンネルｙへの変更命令が出される。ＶＣＯ選択回路１０はこれを受け、記憶回路１１からチャンネルｙに対応するＶＣＯデータであるＶＣＯ（Ｙ−２）を取り出す。ＶＣＯ選択回路１０はＳＷＸをオフすると同時にＳＷ（Ｙ−２）をオンし、ＶＣＯ（Ｙ−２）の出力が可変分周器１２を通して位相比較器５にフィードバックされる。この時、制御電圧Ｖｔは周波数Ｆｘで発振していた時のＶｔであるＶｘから変化せずにＶＣＯの選択が切り替わるため、制御電圧Ｖｔは図７のＡ点からＢ点へと移動する。同時に、ＰＬＬ制御回路３は可変分周器１２に対して、Ｆｙ＝Ｎ×Ｆｒｅｆを満足するような分周数になるようにＮを変更する命令を出す。可変分周器１２の分周数であるＮが大きな値に変更されたため、位相比較器５では比較周波数Ｆｒｅｆに対して分周周波数Ｆｄｉｖの位相が遅れている状態となり、ＵＰ信号が出力される。これによってＬＰＦ７から出力される電圧Ｖｔが大きくなる。制御電圧Ｖｔが大きくなることによって、ＶＣＯ（Ｙ−２）の出力周波数も大きくなり、これが可変分周器１２を通して位相比較器５へとフィードバックされる。このループを繰り返すうちに制御電圧Ｖｔは次第に大きくなるが、ＶＣＯ（Ｙ−２）の発振周波数は常にＦｙより小さいため、制御電圧ＶｔはＶＣＯ電源電圧Ｖｄｄの位置であるＣ点まで達し、その後は変動しない。
【００５０】
ここで、ＶＣＯ選択回路１０からＶＣＯを切換える命令が出てから時間ｔ経過した時、制御電圧ＶｔはＢ点に存在しているため、Ｖｈｉｇｈ＜Ｖｔであることがコンパレータ９により確認される。そのため、ＶＣＯ選択回路１０からは発振周波数特性の一段高いＶＣＯを選択する命令が出される。すなわち、ＳＷ（Ｙ−２）をオフすると同時にＳＷ（Ｙ−１）がオンされる。この時、発振周波数特性が一段高いＶＣＯへと移動したため、制御電圧ＶｔはＣ点からＤ点へと移動する。この時、位相比較器５では、Ｄ点におけるＶＣＯ（Ｙ−１）の発振周波数がＦｙよりも高いため、これまでとは逆に分周周波数Ｆｄｉｖの位相が比較周波数Ｆｒｅｆに対して進んでおり、ＤＯＷＮ信号が出力されてＬＰＦ７から出力される制御電圧Ｖｔは小さくなっていく。このフィードバックが繰り返されることによって分周周波数Ｆｄｉｖの位相が比較周波数Ｆｒｅｆに対して近付いて行き、最後に分周周波数Ｆｄｉｖと比較周波数Ｆｒｅｆの位相が一致するＥ点に収束する。Ｃ点からＥ点に移動するまでの時間は、時間ｔよりも短い。
【００５１】
ここでまた、ＶＣＯ選択回路１０からＶＣＯを切換える命令が出てから時間ｔ経過した時の制御電圧Ｖｔを確認すると、制御電圧ＶｔはＥ点に存在するため、Ｖｈｉｇｈ＜Ｖｔであることがコンパレータ９により確認されたので、ＶＣＯ選択回路１０からは発振周波数特性の一段高いＶＣＯを選択する命令が出される。すなわち、ＳＷ（Ｙ−１）をオフすると同時にＳＷＹがオンされる。この時、発振周波数特性が一段高いＶＣＯへと移動したため、制御電圧ＶｔはＥ点からＦ点へと移動する。この時、位相比較器５では、Ｆ点におけるＶＣＯＹの出力周波数がＦｙよりも高いため、分周周波数Ｆｄｉｖの位相が比較周波数Ｆｒｅｆに対して進んでおり、ＤＯＷＮ信号が出力されてＬＰＦ７から出力される制御電圧Ｖｔを小さくしていく。このループの途中で、制御電圧ＶｔがＧ点に達した時、ＶＣＯ選択回路１０は制御電圧Ｖｔが高域側電圧Ｖｈｉｇｈより高い電圧から高域側電圧Ｖｈｉｇｈより低い電圧へと移動したことを検出する。すなわち、コンパレータ９の出力がハイレベルからローレベルへと変化したことを検出する。ＶＣＯ選択回路１０は、これを受けてＶＣＯ選択完了と見做し、ＶＣＯＹを選択し続けるためにＳＷＹをオンし続ける。
【００５２】
ＶＣＯの選択動作はこれで終了するが、制御電圧Ｖｔは更に下降を続け、位相比較器５において分周周波数Ｆｄｉｖと比較周波数Ｆｒｅｆの位相が一致するＨ点に収束し、ロック検出回路４によってＰＬＬのロック状態が検出される。
【００５３】
この動作は、選択しているＶＣＯが最適であることを判定する時間は従来技術と変わりないが、図８に示すように、選択しているＶＣＯが適切でないことを判定して、次のＶＣＯへと切換えるまでの時間を短縮することができるので、最終的にＶＣＯ選択を完了するまでに要する時間を短縮することができる。
【００５４】
このように本実施の形態４によれば、現在選択したＶＣＯの発振帯域における、又はＶＣＯにおける制御電圧の変動を観測する制御電圧観測手段１０ａを有し、選択したＶＣＯの制御電圧の変動割合によって、上記選択したＶＣＯの適／不適を判断するようにしたので、ＶＣＯ選択を完了するまでに要する時間をさらに短縮することができる。
【００５５】
なお、上記各実施の形態では、ｎ個のＶＣＯと、それと同数のスイッチを搭載する構成としている。図１では複数のＶＣＯを記載しているが、ＶＣＯの構成要素をスイッチにて切換えることによって、単一のＶＣＯで複数の発振帯域を実現したＶＣＯにおいても本発明を適用することができるのは勿論である。
【産業上の利用可能性】
【００５６】
本発明によれば、ＰＬＬ回路において、記憶回路の追加と、ＶＣＯ制御電圧の動きを観測する機能の追加という平易な方法によって、ＶＣＯ選択完了までに要する時間を短縮することが可能となり、従ってＰＬＬ回路のロックアップ時間を短縮することができ、特に、ＣＳチューナのように広帯域の発振周波数を要求され、内蔵されるＶＣＯの数が多いＰＬＬにおいては絶大な効果が得られる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１におけるＰＬＬ回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるＰＬＬ回路において用いられる各ＶＣＯにおける制御電圧−出力周波数特性を示す図である。
【図３】本発明の実施例２におけるＶＣＯ選択動作を示すフローチャートである。
【図４】上記実施の形態２にかかるＰＬＬ回路において、温度上昇に伴うＶＣＯ特性の変化を説明するための図である。
【図５】図１に示される記憶回路に記憶されるデータの一例を示す概念図である。
【図６】本発明の実施の形態３におけるＰＬＬ回路を構成する記憶回路に記憶されるデータの一例を示す概念図である。
【図７】本発明の実施の形態４におけるＰＬＬ回路の、ＶＣＯ選択動作と制御電圧Ｖｔの動きを示す図である。
【図８】上記実施の形態４にかかるＰＬＬ回路における時間的効果を示す図である。
【図９】本発明の実施の形態２にかかるＰＬＬ回路の記憶回路のブロック構成図である。
【図１０】本発明の実施の形態４にかかるＰＬＬ回路のＶＣＯ選択回路のブロック構成図である。
【符号の説明】
【００５８】
１  基準クロック発生器
２  クロック分周器
３  ＰＬＬ制御回路
４  ロック検出回路
５  位相比較器
６  チャージポンプ（ＣＰ）
７  ローパスフィルタ（ＬＰＦ）
８，９  コンパレータ
１０  ＶＣＯ選択回路
１０ａ  制御電圧観測手段
１１  記憶回路
１１ａ  メモリー
１１ｂ  データ書き換え手段
１２  可変分周器
Ｆｄｉｖ  分周周波数
Ｆｒｅｆ  比較周波数
Ｆｖｃｏ  発振周波数
【図１】
2006042071.tif 000003
【図２】
2006042071.tif 000004
【図３】
2006042071.tif 000005
【図４】
2006042071.tif 000006
【図５】
2006042071.tif 000007
【図６】
2006042071.tif 000008
【図７】
2006042071.tif 000009
【図８】
2006042071.tif 000010
【図９】
2006042071.tif 000011
【図１０】
2006042071.tif 000012