(57)【要約】【課題】  情報としての電荷が容易に抜けない半導体記憶装置をより簡便に形成する半導体記憶装置の製造方法と、電荷保持特性の高い半導体記憶装置を提供する。【解決手段】  隣り合うサイドウォール絶縁膜等に挟まれた領域に位置するポリシリコン膜の部分を残して、他のポリシリコン膜の部分が除去される。次に、フロロカーボン系のガスを使用して、サイドウォール絶縁膜およびシリコン酸化膜にドライエッチングが施される。このとき、スパッタリング効果を高めることによって、ポリシリコン膜における窪みの両側の突出した部分が徐々に削り取られる。最終的に、サイドウォール絶縁膜等が除去された状態では、窪みの両側の突出したポリシリコン膜の部分が完全に削り取られて、フローティングゲート電極となるポリシリコン膜９ｂの上端部分はなだらかな凸状に形成される。【選択図】        図１１
2006121009.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルをマトリクス状に配設した半導体記憶装置であって、
前記メモリセルは、
半導体基板の主表面上に第１ゲート絶縁膜を介在させ互いに間隔を隔てて形成された複数のアシストゲート電極と、
隣り合う前記アシストゲート電極によって挟まれた前記半導体基板の領域上にそれぞれ第２ゲート絶縁膜を介在させて形成され、対向する両側面と上面を有する柱状のフローティングゲート電極と、
前記フローティングゲート電極を覆うように形成された絶縁膜と、
前記フローティングゲート電極上に前記絶縁膜を介在させて形成されたコントロールゲート電極と
を備え、
前記フローティングゲート電極の上端部では角が丸められている、半導体記憶装置。
【請求項２】
前記フローティングゲート電極の前記上面は、対向する前記両側面の一方の側面から他方の側面にわたってなだらかな凸状に形成された、請求項１記載の半導体記憶装置。
【請求項３】
前記上面と各前記側面とはなだらかに繋がっている、請求項１または２に記載の半導体記憶装置。
【請求項４】
メモリセルをマトリクス状に配設した半導体記憶装置の製造方法であって、
半導体基板の主表面上に、互いに間隔を隔てて複数のアシストゲート電極を形成する工程と、
隣り合う前記アシストゲート電極によって挟まれた前記半導体基板の領域に、フローティングゲート電極となる柱状の第２導電層を形成する工程と、
柱状の前記第２導電層を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上にコントロールゲート電極となる第３導電層を形成する工程と
前記第３導電層および前記第２導電層に所定の加工を施すことにより、コントロールゲート電極およびフローティングゲート電極をそれぞれ形成する工程と
を備え、
前記柱状の第２導電層を形成する工程では、エッチングを施すことによって前記柱状の第２導電層の上端部が丸められる、半導体記憶装置の製造方法。
【請求項５】
前記アシストゲート電極を形成する工程は、
アシストゲート電極となる第１導電層を形成する工程と、
前記第１導電層上に所定の厚さの第２絶縁膜を形成する工程と、
前記第２絶縁膜および前記第１導電層に所定の加工を施すことにより前記半導体基板の表面を露出させて、互いに間隔を隔てて複数のアシストゲート電極を形成する工程と、
前記アシストゲート電極の上に位置する前記第２絶縁膜の部分を除去する工程と
を含み、
前記柱状の第２導電層を形成する工程では、前記エッチングとして、前記アシストゲート電極の上に位置する前記第２絶縁膜の部分を除去する工程と同時にスパッタエッチングが施される、請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記柱状の第２導電層を形成する工程では、前記エッチングとして、等方性ドライエッチングおよびウェットエッチングのいずれかが施される、請求項４記載の半導体記憶装置の製造方法。
【請求項７】
情報としての電荷を蓄積するための第１電極を含むメモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に第１電極となる第１導電層を形成する工程と、
前記第１導電層に加工を施すことにより第１電極を形成する工程と、
前記第１電極上に絶縁膜を形成する工程と、
前記第１電極上に前記絶縁膜を介在させて第２電極を形成する工程と
を有し、
前記第１電極を形成する工程は、
前記第１導電層を所定の形状に形成するパターニング工程と、
所定の形状にパターニングされた前記第１導電層の部分にエッチングを施すことにより角を丸める工程と
を備えた、半導体記憶装置の製造方法。
【請求項８】
前記角を丸める工程では前記エッチングとして等方性ドライエッチングが施される、請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記角を丸める工程では前記エッチングとしてウェットエッチングが施される、請求項７記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１電極はメモリセルにおけるメモリセルトランジスタのフローティングゲート電極として形成され、
前記第２電極は前記メモリセルトランジスタのコントロールゲート電極として形成される、請求項７〜９のいずれかに記載の半導体記憶装置の製造方法。
【請求項１１】
前記メモリセルトランジスタは直列に複数個接続されるように形成される、請求項１０記載の半導体記憶装置の製造方法。
【請求項１２】
前記メモリセルトランジスタは並列に複数個接続されるように形成される、請求項１０記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１電極はメモリセルにおけるダイナミックランダムアクセスメモリのキャパシタのストレージノードとして形成され、
前記第２電極は前記キャパシタのセルプレートとして形成される、請求項７〜９のいずれかに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、特に、情報としての電荷を蓄積するための所定の電極を備えた半導体記憶装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置には、フラッシュメモリ等に代表される不揮発性半導体記憶装置と、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」と記す。）に代表される揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置では、メモリセルを構成するメモリセルトランジスタとして、フローティングゲート電極とコントロールゲート電極を備えたメモリセルトランジスタがマトリクス状に配列されている。情報としての電荷は、フローティングゲート電極に蓄積されることになる。一方、揮発性半導体記憶装置では、ストレージノードとセルプレートの間に誘電体膜を介在させたキャパシタがスイッチングトランジスタとともにマトリクス状に配列されている。情報としての電荷は、キャパシタのストレージノードに蓄積されることになる。
【０００３】
このような情報としての電荷が蓄積されるフローティングゲート電極やストレージノードには、一般に材料としてポリシリコン膜が適用され、そのポリシリコン膜に加工を施すことによって所定の形状に形成される。このとき、形成されるフローティングゲート電極やストレージノードの端が角張っていると、その角に電荷が集中しやすくなる。フローティングゲート電極の角に電荷が集中すると、その角から、フローティングゲート電極とコントロールゲート電極との間に介在させた絶縁膜に向かって電荷が抜け易くなる。また、ストレージノードの角に電荷が集中すると、そのストレージノードの角から誘電体膜に向かって電荷が抜け易くなる。このように、情報としての電荷がフローティングゲート電極から抜けたり、あるいは、ストレージノードから抜けることによって、半導体記憶装置としての信頼性が損なわれるという問題があった。
【０００４】
このような問題を解消するために、たとえば特許文献１では、フローティングゲート電極の角を丸める手法が提案されている。すなわち、まず、フローティングゲート電極とコントロールゲート電極が形成された後に塩酸などの酸に半導体基板を浸漬させることにより、フローティングゲート電極の側壁部およびコントロールゲート電極の側壁部と上面部にそれぞれ自然酸化膜が形成される。次に、アンモニア雰囲気中においてアニール処理を施すことによって、フローティングゲート電極の側壁部等に形成された自然酸化膜をシリコン酸窒化膜に変化させる。このようにして、シリコン酸窒化膜をフローティングゲート電極の側壁部等に選択的に形成して、フローティングゲート電極とコントロールゲート電極との間に位置する絶縁膜（トンネル酸化膜）の側壁部にはシリコン酸窒化膜を形成させない。
【０００５】
この状態で、酸化性雰囲気のもとでアニール処理を施すことにより、シリコン酸窒化膜によって覆われていない絶縁膜にそれぞれ接しているフローティングゲート電極の端の部分とコントロールゲート電極の端の部分から酸化膜を徐々に成長させて、フローティングゲート電極とコントロールゲート電極のそれぞれの角が丸められることになる。また、特許文献２においても、フローティングゲート電極となる導電膜をパターニングした後に、熱酸化処理を施すことによってフローティングゲート電極の角を丸める手法が提案されている。
【特許文献１】特開平１１−１５４７１１号公報
【特許文献２】特開平１０−１２５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体記憶装置の製造方法では次のような問題点があった。上述したように、フローティングゲート電極等の角を丸めるために、酸化処理、窒化処理および酸化処理を順次行なわなければならず、付加的な工程が増えるとともに所望の形状を得るために各工程の管理が煩雑になるという問題があった。
【０００７】
また、近年、半導体記憶装置の小型化を図ったＡＧ（アシストゲート）−ＡＮＤ型フラッシュメモリが提案されているが、このＡＧ−ＡＮＤ型フラッシュメモリのフローティングゲートの角を丸めるのに従来の酸化処理等を適用しても、製造工程に起因する構造との関係で容易に丸めることができないという問題があった。このことについて説明する。ＡＧ−ＡＮＤ型フラッシュメモリでは、メモリセルトランジスタのビット線は、拡散層ではなく、アシストゲート電極に所定の電圧を印加した際に半導体基板に形成される反転層によって構成される。アシストゲート電極は所定の間隔を隔てて複数形成され、フローティングゲート電極は隣り合うアシストゲート電極によって挟まれた領域に位置する。
【０００８】
フローティングゲート電極は、アシストゲート電極のそれぞれを覆うシリコン酸化膜によって挟まれた領域を充填するポリシリコン膜の全面にエッチングを施すことによって形成されることになる。このとき、形成されたポリシリコン膜の表面形状を反映して、フローティングゲート電極として残されるポリシリコン膜の上面部分の中央付近に窪みが生じることがある。その後、アシストゲート電極を覆うシリコン酸化膜を除去して露出したポリシリコン膜の角を丸めようとしてポリシリコン膜に酸化処理を施すと、露出したポリシリコン膜の表面全体が酸化されてしまい、窪みを有するポリシリコン膜の上面部分を良好に丸めることはできないという問題があった。また、ポリシリコン膜の上面部分を部分的に酸化を促進させようとして、ポリシリコン膜の表面に形成される酸化膜の一部を除去しようとすると、製造工程が煩雑になるという問題があった。
【０００９】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、情報としての電荷が容易に抜けない半導体記憶装置をより簡便に形成する半導体記憶装置の製造方法を提供することであり、他の目的は、そのような製造方法によって製造される電荷保持特性の高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体記憶装置は、メモリセルをマトリクス状に配設した半導体記憶装置である。そのメモリセルは、複数のアシストゲート電極と柱状のフローティングゲート電極と絶縁膜とコントロールゲート電極とを備えている。複数のアシストゲート電極は、半導体基板の主表面上に第１ゲート絶縁膜を介在させ互いに間隔を隔てて形成されている。柱状のフローティングゲート電極は、隣り合うアシストゲート電極によって挟まれた半導体基板の領域上にそれぞれ第２ゲート絶縁膜を介在させて形成され、対向する両側面と上面を有している。絶縁膜はフローティングゲート電極を覆うように形成されている。コントロールゲート電極はフローティングゲート電極上に絶縁膜を介在させて形成されている。そして、フローティングゲート電極の上端部では角が丸められている。
【００１１】
本発明に係る半導体記憶装置の製造方法は、メモリセルをマトリクス状に配設した半導体記憶装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に、互いに間隔を隔てて複数のアシストゲート電極を形成する。隣り合うアシストゲート電極によって挟まれた半導体基板の領域に、フローティングゲート電極となる柱状の第２導電層を形成する。その柱状の第２導電層を覆うように第１絶縁膜を形成する。第１絶縁膜上にコントロールゲート電極となる第３導電層を形成する。第３導電層および第２導電層に所定の加工を施すことにより、コントロールゲート電極およびフローティングゲート電極をそれぞれ形成する。そして、柱状の第２導電層を形成する工程では、エッチングを施すことによって柱状の第２導電層の上端部が丸められる。
【００１２】
本発明に係る他の半導体記憶装置の製造方法は、情報としての電荷を蓄積するための第１電極を含むメモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。半導体基板の主表面上に第１電極となる第１導電層を形成する。その第１導電層に加工を施すことにより第１電極を形成する。第１電極上に絶縁膜を形成する。第１電極上に絶縁膜を介在させて第２電極を形成する。第１電極を形成する工程は、第１導電層を所定の形状に形成するパターニング工程と、所定の形状にパターニングされた第１導電層の部分にエッチングを施すことにより角を丸める工程とを備えている。
【発明の効果】
【００１３】
本発明に係る半導体記憶装置によれば、アシストゲート電極を有するメモリセルのフローティングゲート電極の上端部では角が丸められていることで、従来の半導体記憶装置と比べると、フローティングゲート電極に蓄積される情報としての電荷が集中する部分がなくなって、電荷が絶縁膜に抜けるのを抑制することができる。その結果、電荷の保持特性が向上して半導体記憶装置としての信頼性を高めることができる。
【００１４】
また、本発明に係る半導体記憶装置の製造方法によれば、フローティングゲート電極となる柱状の第２導電層を形成する工程では、エッチングを施すことによって柱状の第２導電層の上端部が丸められることで、従来の製造方法と比べると、フローティングゲート電極の角を容易に丸めることができる。
【００１５】
さらに、本発明に係る他の半導体記憶装置の製造方法によれば、第１電極を形成する工程では、所定の形状にパターニングされた第１導電層の部分にエッチングを施すことによって角が丸められることで、従来の製造方法と比べると、電荷が蓄積される第１電極の角を容易に丸めることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１
本発明の実施の形態１に係る半導体記憶装置としてＡＧ−ＡＮＤ型のフラッシュメモリについて説明する。ＡＧ−ＡＮＤ型のフラッシュメモリでは、図１（図１３の断面線Ｉ−Ｉに対応する断面図）に示すように、半導体基板１の主表面上に、複数のアシストゲート電極３が互いに間隔を隔てて形成されている。それぞれのアシストゲート電極３は半導体基板１上にゲート絶縁膜２を介在させて、一方向（紙面に垂直）に延在するように形成されている。そのアシストゲート電極３の上面上にはシリコン窒化膜４が形成されている。
【００１７】
隣り合うアシストゲート電極３によって挟まれた半導体基板１のそれぞれの領域には、フローティングゲート電極９ｃが形成されている。そのフローティングゲート電極９ｃを覆うようにＯＮＯ（Oxide-Nitride-Oxide）膜１１が形成されている。そのＯＮＯ膜１１上に、一方向と直交する方向（紙面に平行）にコントロールゲート電極１４が形成されている。コントロールゲート電極１４は、ポリシリコン膜１２およびタングステンシリサイド膜１３によって構成される。フローティングゲート電極９ｃとその直上に位置するコントロールゲート電極１４の部分によって１つのメモリセルトランジスタが構成される。コントロールゲート電極１４を覆うようにシリコン酸化膜１５が形成されている。
【００１８】
アシストゲート電極３に所定の電圧を印加することによって、アシストゲート電極３の直下に位置する半導体基板１の領域に反転層が形成されることになる。この反転層は、メモリセルトランジスタのソースおよびドレインを含むビット線としての機能を果たす。一方、アシストゲート電極３に電圧を印加させないことによって、あるいは、所定の負の電圧を印加することによって半導体基板１の領域に反転層は形成されないことになり、これにより、隣り合うメモリセルトランジスタが電気的に分離されることになる。
【００１９】
次に、情報の書き込み動作、読み出し動作および消去動作について説明する。まず、情報の書込み動作においては、図２に示すように、選択メモリセルトランジスタが接続されるワード線（この場合、ＷＬ１２８）に、たとえば１５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソース形成用のアシストゲート電極３（ＡＧ０）に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極３（ＡＧ２）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極３の直下に位置する半導体基板１の表面にソース・ドレインとなる反転層が形成される。
【００２０】
一方、上述した以外のアシストゲート電極３（ＡＧ３）には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極３の直下に位置する半導体基板１の表面には反転層は形成されず、選択メモリセルトランジスタと非選択メモリセルトランジスタとの間の電気的な分離が行なわれる。また、アシストゲート電極３（ＡＧ１）には、たとえば１Ｖ程度の電圧が印加される。さらに、選択メモリセルトランジスタにおけるドレインとなる反転層に接続されるビット線（ＧＢＬ１，ＧＢＬ３）に、たとえば４．５Ｖ程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソースとなる反転層に接続されるビット線（ＧＢＬ２）には、書き込み選択のためにたとえば０Ｖ程度の電圧が印加される一方、非選択メモリセルにおけるソースとなる反転層に接続されるビット線（ＧＢＬ０）には、書き込みを阻止するためにたとえば２Ｖ程度の電圧が印加される。
【００２１】
これにより、選択メモリセルトランジスタにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜を介してフローティングゲート電極に注入される。一方、非選択メモリセルトランジスタにおいては、ドレインからソースに向かう電流は流れず（×印）、フローティングゲート電極への電荷の注入は行なわれない。以上のような動作により、所定のメモリセルトランジスタに選択的に情報の書込みが行なわれる。
【００２２】
次に、情報の読み出し動作においては、上述した書込み動作と逆の動作が行なわれる。図３に示すように、選択メモリセルトランジスタが接続されるワード線（この場合、ＷＬ１２８）に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のワード線には、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルトランジスタにおけるソース・ドレイン形成用のアシストゲート電極３（ＡＧ２，ＡＧ１）には、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルトランジスタにおけるソース・ドレインが形成される。一方、非選択メモリセルトランジスタにおけるソース・ドレイン形成用のアシストゲート電極３（ＡＧ３）には、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルトランジスタにおいては、ソース・ドレインとなる反転層が形成されない。この結果、選択メモリセルトランジスタと非選択メモリセルトランジスタとの電気的な分離が実現される。
【００２３】
また、選択メモリセルトランジスタにおいてドレインとなる反転層が接続されるビット線（ＧＢＬ１，ＧＢＬ３）に、たとえば１．２Ｖ程度の電圧が印加される一方、他のビット線（ＧＢＬ０，ＧＢＬ２）には、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルトランジスタにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極の蓄積電荷の状態によって選択メモリセルトランジスタのしきい値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況からそのメモリセルトランジスタのデータを判別することができる。以上のような動作によって、所定のメモリセルトランジスタの情報の読み出しが行なわれる。
【００２４】
次に、情報の消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方、半導体基板１には正の電圧が印加される。なお、アシストゲート電極３には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極から半導体基板１に向かって、Ｆ−Ｎ（Fowlor Nordheim）トンネル放出により電荷が放出される。以上のような動作によって、複数のメモリセルの情報が一括で消去される。
【００２５】
上述したＡＧ−ＡＮＤ型フラッシュメモリでは、情報としての電荷が蓄積されるフローティングゲート電極９ｃにおいてＯＮＯ膜１１と接触する上端部分では角が丸められ、フローティングゲート電極９ｃの上面は、対向する両側面の一方の側面から他方の側面にわたってなだらかな凸状に形成されている。しかも、上面と両側面とがなだらかに繋がっている。これにより、後述するように、従来のＡＧ−ＡＮＤ型フラッシュメモリと比べると、フローティングゲート電極９ｃに蓄積された情報としての電荷が集中する部分がなくなって、電荷がＯＮＯ膜１１に抜けるのを抑制することができる。その結果、電荷の保持特性が向上して半導体記憶装置としての信頼性を高めることができる。
【００２６】
実施の形態２
次に、上述したＡＧ−ＡＮＤ型のフラッシュメモリの製造方法について説明する。なお、ここではメモリセル領域の製造工程について説明し、周辺回路領域については説明を省略する。まず、図４に示すように、半導体基板１の主表面にゲート絶縁膜２が形成される。そのゲート絶縁膜２上にアシストゲート電極となるポリシリコン膜（図示せず）が形成される。そのポリシリコン膜上にシリコン窒化膜（図示せず）が形成される。そのシリコン窒化膜上に材料としてＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜上に所定の写真製版および加工を施すことによって、それぞれ間隔を隔てて複数のアシストゲート電極３が形成される。各アシストゲート電極３の上方には、シリコン窒化膜４とシリコン酸化膜５が残されている。
【００２７】
次に、図５に示すように、熱酸化処理を施すことによりアシストゲート電極３の側面に熱酸化膜６が形成される。次に、シリコン酸化膜５等を覆うように半導体基板１上にさらに所定の厚さのシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜に異方性エッチングを施すことにより、図６に示すように、アシストゲート電極３の側面、シリコン窒化膜４の側面およびシリコン酸化膜５の側面にサイドウォール絶縁膜７が形成される。次に、図７に示すように、熱酸化処理を施すことによって露出した半導体基板１の表面に熱酸化膜８が形成される。次に、図８に示すように、隣り合うサイドウォール絶縁膜７等に挟まれた半導体基板１の領域を充填するように、所定の膜厚のポリシリコン膜９が形成される。その後、メモリセル領域以外の所定の部分を覆うようにレジストパターン（図示せず）が形成される。
【００２８】
次に、図９に示すように、メモリセル領域に露出したポリシリコン膜９にエッチングを施すことにより、隣り合うサイドウォール絶縁膜７等に挟まれた領域に位置するポリシリコン膜９の部分（ポリシリコン膜９ａ）を残して、他のポリシリコン膜９の部分が除去される。このとき、当初形成されたポリシリコン膜９の表面形状が反映されて、残されたポリシリコン膜９ａの上面における隣り合うサイドウォール絶縁膜７の間の中央付近に位置する部分に窪み１０が生じている。次に、フロロカーボン系のガスを使用して、サイドウォール絶縁膜７およびシリコン酸化膜５にドライエッチングが施される。このとき、エッチング装置（図示せず）内において半導体基板１が載置される側に位置する電極のパワーを上げてスパッタリング効果を高めることによって、図１０に示すように、ポリシリコン膜９ａにおける窪み１０の両側の突出した部分が徐々に削られることになる。つまり、サイドウォール絶縁膜７等を除去する際にスパッタエッチングが施される。
【００２９】
図１１に示すように、最終的に、シリコン窒化膜４の上方に位置するサイドウォール絶縁膜７およびシリコン酸化膜５が除去された状態では、窪み１０の両側の突出したポリシリコン膜９ａの部分が完全に削り取られる。これにより、フローティングゲート電極９ｃとなるポリシリコン膜９ｂの上端部分では角が丸められて、後述するように、フローティングゲート電極９ｃの上面はなだらかな凸状に形成されることになる。
【００３０】
次に、図１２に示すように、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させることによりＯＮＯ膜１１が形成される。そのＯＮＯ膜１１上にコントロールゲート電極となるポリシリコン膜１２およびタングステンシリサイド膜１３が形成される。そのタングステンシリサイド膜１３上にシリコン酸化膜１５が形成される。そのシリコン酸化膜１５に所定の写真製版および加工を施すことによりコントロールゲート電極を形成するためのマスクが形成され、これをマスクとして所定のエッチングを施すことにより、図１３および図１４に示すように、コントロールゲート電極となるタングステンシリサイド膜１３の部分（タングステンシリサイド膜１３ａ）およびポリシリコン膜１２の部分（ポリシリコン膜１２ａ）を残して、隣り合うコントロールゲート電極の間に位置するタングステンシリサイド膜１３およびポリシリコン膜１２の部分が除去されて、ＯＮＯ膜１１が露出する。
【００３１】
次に、図１５に示すように、露出したＯＮＯ膜１１に異方性エッチングを施すことによりポリシリコン膜９ｂが露出する。次に、図１６に示すように、露出したポリシリコン膜９ｂに異方性エッチングを施すことにより、隣り合うコントロールゲート電極１４の間に位置するポリシリコン膜９ｂの部分が除去される。これにより、コントロールゲート電極１４の直下に残されたポリシリコン膜９ｂの部分が、フローティングゲート電極９ｃとなる（図１参照）。このようにして、メモリセル領域の主要部分が形成されることになる。
【００３２】
次に、上述した半導体記憶装置の製造方法の効果について、従来の製造方法と比較して説明する。比較例としての従来の製造方法では、半導体記憶装置（メモリセル領域）は次のように形成される。まず、図９に示す工程の後、サイドウォール絶縁膜７およびシリコン酸化膜５を除去する際に、ポリシリコン膜９ａを残した状態で実質的にサイドウォール絶縁膜７およびシリコン酸化膜５だけが除去される。したがって、ポリシリコン膜における窪みの両側には突出した部分が依然として存在する。次に、図１７に示すように、露出したポリシリコン膜１０９ａの表面にシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順次積層させることによりＯＮＯ膜１１１が形成される。このとき、ポリシリコン膜１０９ａの窪みに位置する部分のＯＮＯ膜１１１の厚さは他の部分の厚さよりも厚くなる。
【００３３】
次に、図１８に示すように、ＯＮＯ膜１１１上にポリシリコン膜１１２、タングステンシリサイド膜１１３およびシリコン酸化膜１１４がそれぞれ形成される。その後、コントロールゲート電極を形成する際に、隣り合うコントロールゲート電極の間に位置するタングステンシリサイド膜１１３の部分とポリシリコン膜１１２の部分が除去されて、図１９に示すように、ＯＮＯ膜１１１が露出する。
【００３４】
次に、図２０に示すように、露出したＯＮＯ膜１１１に異方性エッチングを施すことによりポリシリコン膜１０９ｂが露出する。このとき、ポリシリコン膜１０９ａの窪み１１０に位置する部分のＯＮＯ膜１１１の厚さは他の部分の厚さよりも厚いために、ＯＮＯ膜１１１ｂが残渣として残ることがある。このようなＯＮＯ膜１１１ｂが残された状態で隣り合うコントロールゲート電極の間に位置するポリシリコン膜１０９ａの部分に異方性エッチングが施されると、図２１に示すように、残されたＯＮＯ膜１１１ｂがマスクとなって、その直下に位置するポリシリコン膜１０９ａの部分がエッチングされずに残ってしまうことになる。
【００３５】
そのため、残されたポリシリコン膜１０９ａの部分によって、隣接するメモリトランジスタのフローティングゲート電極同士が電気的に短絡してしまい、半導体記憶装置として所望の機能を果たさなくなることがあった。また、フローティングゲート電極のポリシリコン膜の上面に生じた窪みにより、その窪みの両側に突出したポリシリコン膜の部分に電荷が集中してその部分からＯＮＯ膜へ情報としての電荷が抜けてしまい、半導体記憶装置としての信頼性が損なわれることがあった。
【００３６】
これに対して、上述した本発明に係る半導体記憶装置の製造方法では、アシストゲート電極３を覆うサイドウォール絶縁膜７およびシリコン酸化膜５をエッチング（スパッタエッチング）により除去する際に、スパッタリング効果が高められて、露出したポリシリコン膜９ａにおける窪み１０の両側の突出した部分を徐々に削り取ることができる。これにより、最終的に、フローティングゲート電極となるポリシリコン膜９ｂがなだらかな凸状に形成される。これにより、フローティングゲート電極９ｂに蓄積された電荷が集中する部分がなくなって、電荷がＯＮＯ膜１１に抜けるのを抑制することができる。その結果、電荷の保持特性が向上して半導体記憶装置としての信頼性を高めることができる。
【００３７】
また、ポリシリコン膜９ｂがなだらかな凸状に形成されることで、そのポリシリコン膜９ｂ上には厚さの均一なＯＮＯ膜１１が形成されて、隣り合うコントロールゲート電極の間に位置して露出したＯＮＯ膜１１に異方性エッチングを施してポリシリコン膜９ｂを露出させる際に、ポリシリコン膜９ｂの残渣が生じることがなくなる。これにより、ポリシリコン膜９ｂを除去する際に、従来の場合のように、エッチングされずに残される部分がなくなって、隣り合うフローティングゲート電極同士が電気的に短絡するのを防止することができる。その結果、半導体記憶装置として所望の機能を確保することができて信頼性を向上することができる。
【００３８】
なお、上述した製造方法では、サイドウォール絶縁膜等をエッチングにより除去する際に、スパッタリング効果を高めてポリシリコン膜９ａの突出した部分を徐々に削り取ることによって、最終的に、丸みを帯びたなだらかな凸状のフローティングゲート電極を形成する場合を例に挙げて説明したが、この他に、次のような変形例に係る手法によってもフローティングゲート電極となるポリシリコン膜の角（上端部分）を丸めることができる。
【００３９】
変形例１
まず、図９に示す工程の後、サイドウォール絶縁膜７およびシリコン酸化膜５を除去する際に、前述した対応する条件と比べて圧力を上げたり基板側の電極に印加するパワーを下げることによって、フローティングゲート電極となるポリシリコン膜９ａにスパッタリングを施すことなく、実質的にサイドウォール絶縁膜７等だけにエッチングを施すことによって、図２２に示すように、窪み１０を有するポリシリコン膜９ａが露出する。次に、アルゴンガス（Ａｒ）を用いて露出したポリシリコン膜９ａにスパッタリングを施すことによって、図２３に示すように、ポリシリコン膜９ａの角を容易に丸めることができる。
【００４０】
変形例２
変形例１と同様にして、図２２に示すように、窪み１０を有するポリシリコン膜９ａを露出させた後に、フッ硝酸または酸アルカリ薬液に半導体基板１を浸漬することによって、図２３に示すように、ポリシリコン膜９ａの角を比較的容易に丸めることができる。
【００４１】
実施の形態３
前述した実施の形態では、半導体記憶装置としてＡＧ−ＡＮＤ型のフラッシュメモリを例に挙げて説明した。ここでは、フラッシュメモリの他の形態として、ＡＮＤ型、ＮＡＮＤ型およびＮＯＲ型のフラッシュメモリを例に挙げて説明する。まず、図２４に示すように、ＡＮＤ型のフラッシュメモリのメモリセルでは、行方向に配列されるメモリセルトランジスタのコントロールゲート電極がワード線ＷＬとなる。また、列方向に配列される複数のメモリセルトランジスタＴ１，Ｔ２等が並列に接続され、各メモリセルトランジスタのドレインがサブビット線に接続され、ソースがソース線に接続されている。サブビット線は選択トランジスタを介してメインビット線ＢＬに接続され、ソース線は選択トランジスタを介して共通ソース線に接続されている。
【００４２】
次に、図２５に示すように、ＮＡＮＤ型のフラッシュメモリのメモリセルでは、行方向に配列されるメモリセルトランジスタのコントロールゲート電極がワード線ＷＬとなる。列方向に隣り合うメモリセルトランジスタのソースとドレインとを接続させて列方向に複数配列されるメモリセルトランジスタが直列に接続されている。直列に接続された一連のメモリセルトランジスタのうち一端側に位置するメモリセルトランジスタのソースは、選択トランジスタを介して共通ソース線に接続されている。一方、一連のメモリセルトランジスタのうち他端側に位置するメモリセルトランジスタのドレインは、選択トランジスタを介してビット線ＢＬに接続されている。
【００４３】
次に、図２６に示すように、ＮＯＲ型のフラッシュメモリのメモリセルでは、行方向に配列されるメモリセルトランジスタのコントロールゲート電極がワード線となる。列方向に配列されるメモリセルトランジスタＴ１，Ｔ２等のドレインが共通ビット線に接続されている。行方向に配列されるメモリセルトランジスタのソースが共通ソース線に接続されている。
【００４４】
これらのフラッシュメモリでは、特定のメモリセルトランジスタへの情報の書き込み動作は、メモリセルトランジスタのソース、ドレイン、コントロールゲート電極および半導体基板にそれぞれ所定の電圧を印加して、フローティングゲート電極に電子を注入することによって行なわれる。また、読み出し動作は、メモリセルトランジスタのソース、ドレイン、コントロールゲート電極および半導体基板にそれぞれ所定の電圧を印加して、ドレイン・ソース間を流れる電流の大小を判断することによって行なわれる。そして、消去動作は、メモリセルトランジスタのソース、ドレイン、コントロールゲート電極および半導体基板にそれぞれ所定の電圧を印加して、フローティングゲート電極に注入された電荷を引き抜くことによって行なわれる。
【００４５】
その情報としての電荷を蓄積するフローティングゲート電極においても角が丸められていることで、フローティングゲート電極から電荷がＯＮＯ膜へ抜けるのを抑制することができる。その結果、電荷の保持特性が向上して半導体記憶装置としての信頼性を高めることができる。
【００４６】
次に、そのようなフラッシュメモリの製造方法として、まず、ＡＮＤ型のフラッシュメモリの製造方法について説明する。図２７に示すように、半導体基板１の所定の領域に素子分離のためのトレンチ分離領域２１が形成される。その後、半導体基板１の主表面にゲート絶縁膜２０が形成される。次に、図２８に示すように、半導体基板１上にポリシリコン膜２２が形成される。次に、図２９に示すように、ポリシリコン膜２２に所定の写真製版および加工を施すことにより、半導体基板１の所定の領域の表面を露出させてフローティングゲート電極の一部（ポリシリコン膜２２ａ）が形成される。露出した半導体基板１の表面にソース・ドレイン領域２７ａ，２７ｂが形成される。
【００４７】
次に、図３０に示すように、露出した半導体基板１の表面を覆うようにシリコン酸化膜などの絶縁膜２８が形成される。次に、図３１に示すように、ポリシリコン膜２２ａを覆うように、ポリシリコン膜２３がさらに形成される。次に、図３２に示すように、ポリシリコン膜２３に所定の写真製版および加工を施すことにより、フローティングゲート電極となる残りの部分（ポリシリコン膜２３ａ）が形成される。次に、フッ素（Ｆ）系のガスを用いてパワーを印加させずにポリシリコン膜２３ａに等方性エッチングを施すことにより、図３３に示すように、ポリシリコン膜２３ａの角が丸められる。
【００４８】
次に、角が丸められたポリシリコン膜２３ａを覆うようにＯＮＯ膜が形成される。そのＯＮＯ膜を覆うように、半導体基板１上にコントロールゲート電極となるポリシリコン膜が形成される。その後、そのポリシリコン膜、ＯＮＯ膜およびポリシリコン膜に加工を施すことにより、図３４および図３５に示すように、ポリシリコン膜２２ａ，２３ａからなるフローティングゲート電極２４と、ポリシリコン膜からなるコントロールゲート電極２６が形成される。このようにして、ＡＮＤ型のフラッシュメモリにおける、ソース・ドレイン２７ａ，２７ｂ、フローティングゲート電極２４およびコントロールゲート電極２６を有するメモリセルトランジスタが形成される。
【００４９】
上述した製造方法では、フローティングゲート電極となるポリシリコン膜２３ａに等方性エッチングを施すことによってポリシリコン膜２３ａの角が丸められる。これにより、ポリシリコン膜２３ａ等のエッチング後に、エッチング装置から半導体基板１を取り出すことなく引き続いてポリシリコン膜２３ａの角を丸めることができ、酸化処理を施す従来の製造方法と比較すると、容易にフローティングゲート電極２４の角を丸めることができる。
【００５０】
次に、ＮＡＮＤ型のフラッシュメモリとＮＯＲ型のフラッシュメモリについては、メモリセルに接続される配線パターン等が異なるだけで、メモリセルのプロセスは基本的に同じであるので、そのＮＡＮＤ型のフラッシュメモリとＮＯＲ型のフラッシュメモリの製造方法をあわせて説明する。まず、図３６に示すように、半導体基板１の所定の領域に素子分離のためのトレンチ分離領域２１が形成される。その後、半導体基板１の主表面にゲート絶縁膜３０が形成される。次に、図３７に示すように、半導体基板１上にポリシリコン膜３１が形成される。次に、図３８に示すように、ポリシリコン膜３１に所定の写真製版および加工を施すことにより、フローティングゲート電極の一部（ポリシリコン膜３１ａ）が形成される。次に、フッ素（Ｆ）系のガスを用いてパワーを印加させずにポリシリコン膜３１ａに等方性エッチングを施すことにより、図３９に示すように、ポリシリコン膜３１ａの角が丸められる。
【００５１】
次に、角が丸められたポリシリコン膜３１ａを覆うようにＯＮＯ膜が形成される。そのＯＮＯ膜を覆うように、半導体基板１上にコントロールゲート電極となるポリシリコン膜が形成される。その後、そのポリシリコン膜、ＯＮＯ膜およびポリシリコン膜に加工を施すことにより、図４０および図４１に示すように、ポリシリコン膜３１ａからなるフローティングゲート電極３２と、ポリシリコン膜からなるコントロールゲート電極３４が形成される。その後、メモリセルに接続される所定の配線等をそれぞれ形成することによって、ＮＡＮＤ型またはＮＯＲ型のフラッシュメモリがそれぞれ形成される。
【００５２】
上述した製造方法においても、ＡＮＤ型のフラッシュメモリの場合と同様に、フローティングゲート電極となるポリシリコン膜３１ａに等方性エッチングを施すことによってポリシリコン膜３１ａの角が丸められる。これにより、ポリシリコン膜３１ａ等のエッチング後に、エッチング装置から半導体基板１を取り出すことなく引き続いてポリシリコン膜３１ａの角を丸めることができ、酸化処理を施す従来の製造方法と比較すると、容易にフローティングゲート電極３２の角を丸めることができる。
【００５３】
上述したＡＮＤ型、ＮＡＮＤ型およびＮＯＲ型のフラッシュメモリの製造方法では、フローティングゲート電極となるポリシリコン膜の角を丸めるのにフッ素系のガスを用いた等方性エッチングを例に挙げて説明した。これ以外に、次のような変形例に係る手法によってもポリシリコン膜の角を丸めることが可能である。
【００５４】
変形例１
フローティングゲート電極となるポリシリコン膜２３ａ，３１ａをパターニングした後に、そのポリシリコン膜２３ａ，３１ａにアルゴンガス（Ａｒ）を用いてスパッタリングを施すことによってポリシリコン膜２３ａ，３１ａの角を容易に丸めることができる。
【００５５】
変形例２
また、フローティングゲート電極となるポリシリコン膜２３ａ，３１ａをパターニングした後に、そのポリシリコン膜２３ａ，３１ａを覆うように比較的薄いポリシリコン膜を形成し、これにエッチング（エッチバック）を施すことによってポリシリコン膜２３ａ，３１ａの角を丸めることができる。
【００５６】
変形例３
あるいは、フローティングゲート電極となるポリシリコン膜２３ａ，３１ａをパターニングした後に、フッ硝酸または酸アルカリ薬液に半導体基板を浸漬することによって、ポリシリコン膜２３ａ，３１ａの角を比較的容易に丸めることもできる。
【００５７】
上述した各実施の形態では、半導体記憶装置として不揮発性半導体記憶装置であるフラッシュメモリを例に挙げて説明した。半導体記憶装置には不揮発性半導体記憶装置のほかに、ＤＲＡＭに代表される揮発性半導体記憶装置がある。図４２に示すように、ＤＲＡＭのメモリセルは、キャパシタＣとスイッチングトランジスタＴによって構成される。スイッチングトランジスタＴは、ゲート電極４１および１対のソース・ドレイン領域４１ａ，４１ｂによって構成され、素子分離絶縁膜４０によって区切られた半導体基板の表面に形成されている。そのスイッチングトランジスタＴを覆うように層間絶縁膜が４３が形成され、その層間絶縁膜４３上にキャパシタＣが形成されている。
【００５８】
キャパシタＣはストレージノード４５、誘電体膜４６およびセルプレート４７によって構成され、情報としての電荷はキャパシタＣのストレージノード４５に蓄積される。そのストレージノード４５がストレージノードプラグ４４を介して、スイッチングトランジスタの１対のソース・ドレイン領域４１ａ，４１ｂのうちの一方の領域に電気的に接続されている。
【００５９】
ストレージノード４５は、フラッシュメモリのフローティングゲート電極と同様に、半導体基板上に形成されたポリシリコン膜に所定の写真製版と加工を施すことにより形成される。したがって、上述したように、フッ素（Ｆ）系のガスを用いた等方性エッチング、アルゴンガスを用いたスパッタリング、エッチバック、あるいは、ウェットエッチングを施すことによってストレージノード４５の角を容易に丸めることができる。その結果、蓄積された情報としての電荷がストレージノード４５から誘電体膜４６へ抜けるのを防止して、記憶保持特性を向上することができる。
【００６０】
なお、今回開示された実施の形態は例示にすぎず、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１に係る半導体記憶装置としてのＡＧ−ＡＮＤ型のフラッシュメモリの断面図である。
【図２】同実施の形態において、図１に示すＡＧ−ＡＮＤ型のフラッシュメモリの書き込み動作を説明するための回路図である。
【図３】同実施の形態において、図１に示すＡＧ−ＡＮＤ型のフラッシュメモリの読み出し動作を説明するための回路図である。
【図４】本発明の実施の形態２に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、比較例となる半導体記憶装置の製造方法の一工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、変形例に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】本発明に実施の形態３に係るＡＮＤ型のフラッシュメモリにおけるメモリセルの回路図である。
【図２５】同実施の形態において、ＮＡＮＤ型のフラッシュメモリにおけるメモリセルの回路図である。
【図２６】同実施の形態において、ＮＯＲ型のフラッシュメモリにおけるメモリセルの回路図である。
【図２７】同実施の形態において、ＡＮＤ型のフラッシュメモリの製造方法の一工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す断面線ＸＸＸＶ−ＸＸＸＶにおける断面図である。
【図３６】同実施の形態において、ＮＡＮＤ型またはＮＯＲ型のフラッシュメモリの製造方法の一工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す断面線ＸＬＩ−ＸＬＩにおける断面図である。
【図４２】同実施の形態において、変形例に係るＤＲＡＭのメモリセルの断面図である。
【符号の説明】
【００６２】
１  半導体基板、２，２０  ゲート絶縁膜、３，９，９ａ，９ｂ，１２，２２，２２ａ，２３，３１  ポリシリコン膜、４  シリコン窒化膜、５，１５  シリコン酸化膜、６，８  熱酸化膜、７  サイドウォール絶縁膜、９ｃ，２４，３２  フローティングゲート電極、１０  窪み、１１，２５，３３  ＯＮＯ膜、１３  タングステンシリサイド膜、１４，２６，３４  コントロールゲート電極、２１  トレンチ分離領域、２７ａ，２７ｂ，４２ａ，４２ｂ  ソース・ドレイン領域、２８  絶縁膜、４０  素子分離領域、４１  ゲート電極、４３  層間絶縁膜、４４  ストレージノードプラグ、４５  ストレージノード、４６  誘電体膜、４７  セルプレート。
【図１】
2006121009.tif 000003
【図２】
2006121009.tif 000004
【図３】
2006121009.tif 000005
【図４】
2006121009.tif 000006
【図５】
2006121009.tif 000007
【図６】
2006121009.tif 000008
【図７】
2006121009.tif 000009
【図８】
2006121009.tif 000010
【図９】
2006121009.tif 000011
【図１０】
2006121009.tif 000012
【図１１】
2006121009.tif 000013
【図１２】
2006121009.tif 000014
【図１３】
2006121009.tif 000015
【図１４】
2006121009.tif 000016
【図１５】
2006121009.tif 000017
【図１６】
2006121009.tif 000018
【図１７】
2006121009.tif 000019
【図１８】
2006121009.tif 000020
【図１９】
2006121009.tif 000021
【図２０】
2006121009.tif 000022
【図２１】
2006121009.tif 000023
【図２２】
2006121009.tif 000024
【図２３】
2006121009.tif 000025
【図２４】
2006121009.tif 000026
【図２５】
2006121009.tif 000027
【図２６】
2006121009.tif 000028
【図２７】
2006121009.tif 000029
【図２８】
2006121009.tif 000030
【図２９】
2006121009.tif 000031
【図３０】
2006121009.tif 000032
【図３１】
2006121009.tif 000033
【図３２】
2006121009.tif 000034
【図３３】
2006121009.tif 000035
【図３４】
2006121009.tif 000036
【図３５】
2006121009.tif 000037
【図３６】
2006121009.tif 000038
【図３７】
2006121009.tif 000039
【図３８】
2006121009.tif 000040
【図３９】
2006121009.tif 000041
【図４０】
2006121009.tif 000042
【図４１】
2006121009.tif 000043
【図４２】
2006121009.tif 000044