(57)【要約】【課題】ＣＭＬデバイスのコモンモード出力電圧を任意の電圧にシフトするためのコモンモード・シフティング回路を開示する。【解決手段】定電流源がＣＭＬデバイスの各出力に設けられる。定電流はそれぞれコモンモード出力電圧を上昇させるまたは低下させる傾向がある正または負の電流とすることができる。定電流源は、好ましくはＣＭＬデバイス用の電源よりも高い電圧を有する交番電圧源に接続される。本発明はさらに、２つまたはそれ以上の出力ポートを有する電流モード論理回路の出力信号を調節する方法であって、電流モード論理回路の各出力ポートにおいて定電流を与えるステップを備え、それによって前記電流モード論理回路の各出力ポートにおけるコモンモード電圧がレベル・シフトされる方法を提供する。【選択図】図５
2006042349.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力ポートおよびコモンモード電圧を有する２つの出力ポートを含む電流モード論理回路と、
各々が前記電流モード論理回路の前記２つの出力ポートの１つと第１の供給電圧との間にそれぞれ接続された２つの定電流源とを備え、
それによって前記定電流源が前記出力ポートにおける前記コモンモード電圧をシフトする電流を生成する、電流モード・シフティング回路。
【請求項２】
前記第１の供給電圧が前記出力ポートにおける前記コモンモード電圧よりも大きく、それによって前記定電流源が前記出力ポートに電流を注入し、それによって前記出力ポートにおける前記コモンモード電圧を上昇させる、請求項１に記載の電流モード・シフティング回路。
【請求項３】
前記第１の供給電圧が前記出力ポートにおける前記コモンモード電圧よりも小さく、それによって前記定電流源が前記出力ポートから電流をシンクし、それによって前記出力ポートにおける前記コモンモード電圧を低下させる、請求項１に記載の電流モード・シフティング回路。
【請求項４】
前記第１の供給電圧が接地である、請求項３に記載の電流モード・シフティング回路。
【請求項５】
前記電流モード論理回路が第２の供給電圧に接続される、請求項１に記載の電流モード・シフティング回路。
【請求項６】
前記定電流源に接続された前記第１の供給電圧が前記電流モード論理回路に接続された第２の供給電圧に等しいかまたはそれよりも大きい、請求項５に記載の電流モード・シフティング回路。
【請求項７】
前記電流モード論理回路の各出力ポートにおけるピーク電圧が前記第２の供給電圧よりも大きくなるほど十分高い値まで前記コモンモード電圧を上昇させるために、前記定電流源が前記出力ポートに十分な電流を注入する、請求項６に記載の電流モード・シフティング回路。
【請求項８】
各々が前記電流モード論理回路の前記２つの出力ポートにそれぞれ接続され、負荷終端への接続が可能な２つのＤＣブロック・コンデンサ
をさらに備える、請求項１に記載の電流モード・シフティング回路。
【請求項９】
各々が前記電流源の１つにそれぞれ直列に接続された２つの抵抗器をさらに備える、請求項１に記載の電流モード・シフティング回路。
【請求項１０】
前記電流モード論理回路が、
各々が供給電圧に接続された２つの負荷抵抗器と、
各々が電流供給端子、電流シンク端子および制御端子を有する２つの入力トランジスタであって、各入力トランジスタの前記電流供給端子がそれぞれ前記負荷抵抗器の１つおよび前記電流モード論理回路の出力ポートの１つに接続される、２つの入力トランジスタと、
電流供給端子、電流シンク端子および制御端子を有するテール電流トランジスタであって、前記テール電流トランジスタの前記電流供給端子が前記入力トランジスタの前記電流シンク端子に接続される、テール電流トランジスタと
を含む、請求項１に記載の電流モード・シフティング回路。
【請求項１１】
前記入力トランジスタの前記制御端子の各々にそれぞれ接続された２つの入力信号であって、前記入力信号が反対の極性を有し、それによって単一の差分入力信号を形成する、２つの入力信号と、
前記電流モード論理回路の前記出力ポートの各々にそれぞれ接続された２つの出力信号であって、前記出力信号が反対の極性を有し、それによって単一の差分出力信号を形成する、２つの出力信号と
をさらに備える、請求項１に記載の電流モード・シフティング回路。
【請求項１２】
２つまたはそれ以上の入力ポートおよび２つまたはそれ以上の出力ポートを有し、第１の供給電圧に接続された電流モード論理回路の出力信号を調節する方法であって、
前記電流モード論理回路の各出力ポートにおいて定電流を与えるステップを含み、
それによって前記電流モード論理回路の各出力ポートにおける前記コモンモード電圧がレベル・シフトされるようになっている方法。
【請求項１３】
前記定電流が前記電流モード論理回路の各出力ポートから流れ出る電流であり、それによって前記電流モード論理回路の前記出力ポートにおける前記コモンモード電圧が低下する、請求項１２に記載の方法。
【請求項１４】
各出力ポートにおける前記定電流が前記電流モード論理回路の出力ポート中に流れ込む電流であり、それによって前記電流モード論理回路の出力ポートにおける前記コモンモード電圧が上昇する、請求項１２に記載の方法。
【請求項１５】
各出力ポートにおける前記定電流は前記電流モード論理回路の出力ポート中に流れ込む電流であり、各出力ポートにおける前記ピーク電圧が前記第１の供給電圧よりも大きくなるのに十分高い値まで前記コモンモード電圧を上昇させる、請求項１４に記載の方法。
【請求項１６】
各出力ポートにおける前記定電流を直列抵抗器に通すステップをさらに含む、請求項１２に記載の方法。
【請求項１７】
前記電流モード論理回路の前記２つまたはそれ以上の入力ポートの各々において入力信号を与えるステップと、
前記電流モード論理回路の前記２つまたはそれ以上の出力ポートの各々から出力信号を受け取るステップと
をさらに備える、請求項１２に記載の方法。
【請求項１８】
前記入力信号が反対の極性を有し、それによって単一の差分入力信号を形成し、前記出力信号が反対の極性を有し、それによって単一の差分出力信号を形成する、請求項１７に記載の方法。
【請求項１９】
２つまたはそれ以上の負荷抵抗器を設けるステップと、
定テール電流を与えるステップと、
前記入力ポートにおける前記入力信号に基づいて、前記負荷抵抗器の１つに前記定テール電流を指向するステップと
をさらに備える、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電流モード論理回路、特に高速入出力インターフェース回路における信号レベルに関する。
【背景技術】
【０００２】
本出願は２００４年７月２３日に出願された米国仮出願第６０／５９０６２４号の特典を主張する。
【０００３】
高速通信装置、たとえば光トランシーバまたは高速入出力（Ｉ／Ｏ）インターフェース回路では、オフチップ抵抗型負荷を駆動するために電流モード論理（「ＣＭＬ」）バッファが頻繁に使用される。ＣＭＬバッファは一般に比較的低い電源で動作し、たとえばギガヘルツまたは数１０ギガヘルツよりも速い非常に速いスイッチング高速を達成することが可能である。さらに、ＣＭＬバッファは差分信号を使用するので、それらはコモンモード・ノイズに比較的鈍感である。
【０００４】
従来のＣＭＬバッファ回路を図１に示す。ＣＭＬバッファ１００は２つの局部（オンチップ）５０オーム抵抗器Ｒ１およびＲ２、２つの入力トランジスタＱ１およびＱ２、ならびに「テール電流」トランジスタＱ３を含む。図１に示すように、抵抗器Ｒ１およびＲ２はそれぞれ供給電圧ＶＤＤＯとトランジスタＱ１およびＱ２の電流供給（または「ドレイン」）端子との間に接続される。トランジスタＱ１およびＱ２の電流シンク（または「ソース」）端子はトランジスタＱ３の電流供給端子にノードＡにおいて一緒に接続される。最後に、トランジスタＱ３の電流シンク端子は接地に接続される。
【０００５】
従来、ＣＭＬバッファ１００は、トランジスタＱ１およびＱ２の制御端子（「ゲート」）にそれぞれ印加される２つのシングルエンド信号ＤＡＴＡおよびＤＡＴＡ＿Ｂから形成される差分入力信号を有する。差分信号手法によれば、入力信号ＤＡＴＡおよびＤＡＴＡ＿Ｂは反対の極性を有する。ＣＭＬバッファ１００はさらに、差分信号を同様に形成する２つの出力ＯＵＴ＿ＢおよびＯＵＴを有する。ＣＭＬバッファ１００の出力ＯＵＴ＿ＢおよびＯＵＴはさらに、差分出力信号を受け取るチップの終端インピーダンスを表すオフチップ抵抗器Ｒ３およびＲ４に接続される。
【０００６】
動作中、一定のバイアス電流ＩＢがトランジスタＱ３によってＣＭＬバッファに導入される。電流ＩＢは予め決定され（事前決定され）、ＩＢ電流源トランジスタのバイアス・レベルによって設定される。当技術分野においてよく知られているように、電流ＩＢは電流ミラー接続を介してトランジスタＱ３によって与えられる。
【０００７】
入力信号ＤＡＴＡおよびＤＡＴＡ＿Ｂによって、電流ＩＢは抵抗器Ｒ１およびトランジスタＱ１によって形成された左側分岐または抵抗器Ｒ２およびトランジスタＱ２によって形成された右側分岐のいずれかに指向される。たとえば、入力信号ＤＡＴＡが論理値「１」または「高」であり、入力信号ＤＡＴＡ＿Ｂが論理値「０」または「低」である場合、トランジスタＱ１を通る電流は増加することになり、トランジスタＱ２を通る電流は減少することになる（ただしトランジスタＱ１またはＱ２をカットオフまたは活動状態にするほどではない）。したがって、より多くの電流が抵抗器Ｒ１を流れるので、抵抗器Ｒ１の両端間の電圧降下が生じることになり、出力ＯＵＴ＿Ｂは「低」値をとることになる。同時に、より少ない電流が抵抗器Ｒ２を流れるので、抵抗器Ｒ２の両端間の電圧降下が低下することになり、出力ＯＵＴは「高」値をとることになる。代わりに、入力信号ＤＡＴＡが論理「０」信号である場合、電流は右側分岐に指向され、出力ＯＵＴ＿Ｂは「高」値をとることになり、出力ＯＵＴは「低」値をとる。
【０００８】
この従来のＣＭＬバッファでは、図２を参照すると、各出力信号の（すなわち出力ＯＵＴおよびＯＵＴ＿Ｂにおける）電圧振れはほぼ供給電圧ＶＤＤＯ（図２の２１０）の最大出力電圧ＶＯＨ（同じく図２の２１０）から、ＶＤＤＯから抵抗器Ｒ２またはＲ４の両端間の電圧降下を引くことによって得られる最小出力電圧ＶＯＬ（図２の２３０）までである。出力信号の（すなわち出力ＯＵＴにおける）平均値は出力信号（図２の２２０）の「コモンモード電圧」ＶＣＭを表す。コモンモード電圧ＶＣＭは、以下の合成回路式を用いて、左側分岐および右側分岐を通る等しい電流流れを仮定することによって近似することができる。すなわち、
ＶＣＭ＝ＶＤＤＯ−（Ｒ２＋Ｒ４）／２×ＩＢ／２
上式で、ＶＣＭはコモンモード電圧、ＶＤＤＯは供給電圧、Ｒ２はオンチップ抵抗器、Ｒ４はオフチップ抵抗器、およびＩＢはテール電流である。たとえば、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝５０オーム、ＶＤＤＯ＝１．２オームおよびＩＢ＝２０ｍＡに対して、合成コモンモード電圧ＶＣＭは０．９５ボルトになり、これは比較的高い（すなわち供給電圧ＶＤＤＯに近い）。さらに、出力信号（図２の２５０）のピークツーピーク電圧Ｖｐｋは最高出力レベルＶＯＨでの電圧−最低出力レベルＶＯＬでの電圧である。最大出力レベルＶＯＨはほぼ供給電圧ＶＤＤＯ（すなわちトランジスタＱ２が「オフ」の場合に約１．２ボルト）である。（トランジスタＱ２が「オン」の場合の）最小出力レベルＶＯＬは次のように決定することができる。すなわち、
ＶＯＬ＝ＶＤＤＯ−（Ｒ２×Ｒ４）／（Ｒ２＋Ｒ４）×ＩＢ
上式で、ＶＯＬは出力信号ＯＵＴのその最低出力レベルでの電圧、ＶＤＤＯは供給電圧、Ｒ２およびＲ４はそれぞれオンチップおよびオフチップ負荷抵抗器、ならびにＩＢはテール電流である。上記で使用した値、Ｒ２＝Ｒ４＝５０オームおよびＩＢ＝２０ｍＡに対して、合成最小出力電圧ＶＯＬは０．７Ｖになる。したがって、ピークツーピーク電圧ＶｐｋはＶＯＨ−ＶＯＬ、すなわち１．２Ｖ−０．７Ｖ＝０．５ボルトである。
【０００９】
しかしながら、ＣＭＬバッファが（「ＡＣ結合モード」と呼ばれる）ＤＣブロック・コンデンサを介して受信器に接続される場合、重要な問題が生じる。そのような接続を図３に示す。ＤＣブロック・コンデンサＣ１およびＣ２は出力ＯＵＴ＿ＢおよびＯＵＴにおいて出力信号のＡＣ部分を通過させるが、信号のＤＣ部分をブロックする。出力ＯＵＴ＿ＢおよびＯＵＴがＡＣ結合される場合、信号の動的（ＡＣ）部分は抵抗器Ｒ３またはＲ４の遠隔５０オーム・インピーダンスと並列な抵抗器Ｒ１またはＲ２の局部５０オーム・インピーダンスを「見る」ので、各出力について２５オームの等価なＡＣインピーダンスになる。一方、信号のＤＣ部分（すなわちＤＣコモンモード電圧）は抵抗器Ｒ１またはＲ２の５０局部オーム・インピーダンスのみを「見る」。ＤＣ部分によって見られる比較的高い５０オーム・インピーダンスはコモンモード電圧の比較的低い電圧降下（「ＩＲ」降下）を引き起こす。実際に、ＤＣインピーダンス（５０オーム）はＡＣ等価インピーダンス（２５オーム）の２倍である。
【００１０】
ＡＣ結合ＣＭＬバッファのコモンモード電圧、最大出力レベル、および最小出力レベルは上記と同様な様式で計算することができる。コモンモード電圧は
ＶＣＭ＝ＶＤＤＯ−Ｒ２×ＩＢ／２＝１．２Ｖ×５０オーム×２０ｍＡ／２＝０．７Ｖ
である。Ｃ１およびＣ２が大きいと仮定すると、ＡＣ観点からのピークツーピーク電圧は上記とほぼ同じ、すなわち０．５である。ＡＣ電圧は０．７Ｖのより低いＤＣコモンモード電圧上に重畳されるので、ここでの最大出力電圧ＶＯＨは０．９５Ｖ、最低出力電圧ＶＯＬは０．４５Ｖである。ＡＣ結合の場合の様々な電圧を図４に図式で示す。出力ＯＵＴ＿ＢおよびＯＵＴにおけるＡＣ差分信号はコモンモード電圧ＶＣＭ（図４の４３０）の周りで、最高ＶＯＨ（図４の４２０）および接地４５０に対してＶＯＬは（図４の４４０）まで振れる。
【００１１】
上記のことから、ＡＣ結合ＣＭＬバッファにおいて、ＤＣコモンモード出力信号はＤＣ結合の場合よりも著しく低くなり、ＡＣ出力信号は同じままであることが明らかである。しかしながら、コモンモード電圧ＶＣＭにおける大きい下方シフトは使用可能な空き高（ｈｅａｄｒｏｏｍ）または電圧振れを制限することによってＡＣ出力信号に負の影響を及ぼす。結果として、低電力供給電圧（たとえば１．２ボルトまたはそれ以下）において、出力信号の「クリッピング」または歪みが起こることがある。より詳細には、ＣＭＬバッファにおいて、入力トランジスタＱ１およびＱ２とテール電流トランジスタＱ３の両方を飽和モードにおいて動作させることが好ましい。しかしながら、最小出力電圧ＶＯＬ（０．４５Ｖ）の非常に低いレベルはこれらの遷移を活動またはカットオフ・モードで動作させやすくし、歪みまたはクリッピングを引き起こす。
【特許文献１】米国仮出願第６０／５９０６２４号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＡＣ結合ＣＭＬバッファにおいてより低いコモンモード電圧によって引き起こされる歪み問題に対する１つの可能な解決策はトランジスタＱ１、Ｑ２およびＱ３の幅対長さ比を大きくすることであり、それによってそれらは比較的低いコモンモード電圧に対しても飽和モードに保たれる。しかしながら、実際には、高いＷ／Ｌ比の特典を、Ｗ／Ｌ比が増加するにつれて増加し、デバイスのスイッチング周波数を低減しやすいデバイスの寄生容量と釣り合わせなければならない。したがって、上述の低コモンモード電圧問題を被らず、高い周波数において動作することができるＡＣ結合ＣＭＬバッファを提供することが望ましいであろう。
【課題を解決するための手段】
【００１３】
手短に説明すると、本発明はＣＭＬデバイスのコモンモード出力電圧を任意の電圧に、好ましくは電力供給レールの電圧の近くにシフトすることができる電流モード・レベル・シフティング回路である。回路は低電圧電源で動作するのに好適なコモンモード出力電圧を与える。本発明によれば、定電流源を介してそれぞれＣＭＬデバイスの各出力において定電流が与えられる。各出力における定電流が出力中に流れ込む正電流である場合、コモンモード出力電圧は上昇することになる。代わりに、各出力における定電流が出力から流れ出る負電流である場合、コモンモード出力電圧は低下することになる。好ましくは、出力において与えられる定電流はほぼ同じである。定電流源はコモンモード出力電圧を上昇させるのに足りる電流を与えるのに十分な状態にバイアスされるＰＭＯＳトランジスタとして実装することができる。
【００１４】
したがって、本発明は、２つの入力ポートおよびコモンモード電圧を有する２つの出力ポートを含む電流モード論理回路と、各々が前記電流モード論理回路の前記２つの出力ポートの１つと第１の供給電圧との間にそれぞれ接続された２つの定電流源とを備える、電流モード・シフティング回路として広く説明することができる。定電流源は出力ポートにおけるコモンモード電圧をシフトする電流を出力ポートにおいて生成する。一実施形態において、第１の供給電圧は出力ポートにおけるコモンモード電圧よりも大きく、それによって定電流源は出力ポートに電流を注入し、それによってコモンモード電圧を上昇させる。代わりに、第１の供給電圧は出力ポートにおけるコモンモード電圧よりも小さくすることができ、それによって定電流源は出力ポートから電流をシンクし、それによってコモンモード電圧を低下させる。電流モード・シフティング回路は、各々が電流モード論理回路の２つの出力ポートにそれぞれ接続され、負荷終端への接続が可能な２つのＤＣブロック・コンデンサをさらに備えることができる。
【００１５】
さらなる実施形態において、電流モード論理回路は第２の電源電圧に接続される。好ましくは、（電流源に接続された）第１の供給電圧は（電流モード論理回路に接続された）第２の供給電圧に等しいかまたはそれよりも大きい。その場合、電流モード論理回路の各出力ポートにおけるピーク電圧が前記第１の供給電圧よりも大きくなるほど十分高い値までコモンモード電圧を上昇させるために、定電流源は出力ポートに十分な電流を注入することができる。それは電流源と電流モード論理回路の出力ポートとの間に接続された負荷抵抗器をもさらに含むことができる。この実施形態において、また電流源に直列に接続された２つの抵抗器を設けることが好ましい。これらの抵抗器は電流制限抵抗器として働き、電流源を出力変動からバッファする。
【００１６】
本発明はさらに、２つの出力ポートを有し、第１の供給電圧に接続された電流モード論理回路の出力信号を調節する方法を提供する。本方法は、電流モード論理回路の各出力ポートにおいて定電流を与えるステップを備え、それによって電流モード論理回路の各出力ポートにおけるコモンモード電圧がレベル・シフトされる。定電流は各出力ポートから流れ出る負電流とすることができ、それによってコモンモード電圧を低下させ、または各出力ポート中に流れ込む正電流とすることができ、それによってコモンモード電圧を上昇させる。この後者の実施形態において、各出力ポートに注入される定電流は、好ましくは電流モード論理回路の各出力ポートにおけるピーク電圧が第１の供給電圧よりも大きくなるほど十分高い値までコモンモード電圧を上昇させる。本方法は、好ましくは各出力ポートにおける定電流を直列抵抗器に通すことをも含む。
次に本発明の様々な実施形態について添付の図面とともに詳細に説明する。
【発明を実施するための最良の形態】
【００１７】
本発明による電流モード・シフティング回路を図５に示す。上述のＣＭＬバッファ１００と同様に、電流モード・シフティング回路５００は２つの局部（オンチップ）５０オーム抵抗器Ｒ１およびＲ２、２つの入力トランジスタＱ１およびＱ２、ならびに「テール電流」トランジスタＱ３を含む。抵抗器Ｒ１およびＲ２はそれぞれ供給電圧ＶＤＤＯとトランジスタＱ１およびＱ２の電流供給（または「ドレイン」）端子との間に接続される。トランジスタＱ１およびＱ２の電流シンク（または「ソース」）端子はノードＡにおいてトランジスタＱ３の電流供給端子に一緒に接続される。トランジスタＱ３の電流シンク端子は接地に接続される。本発明の一実施形態によれば、電流モード・シフティング回路５００はさらに、各々が電流モード・シフティング回路５００の２つの出力ＯＵＴ＿ＢおよびＯＵＴにそれぞれ接続された２つの定電流源ＣＳ１およびＣＳ２を含む。
【００１８】
上述のＣＭＬバッファ１００と同様に、電流モード・シフティング回路５００は、トランジスタＱ１およびＱ２の制御端子（「ゲート」）にそれぞれ印加される２つのシングルエンド信号ＤＡＴＡおよびＤＡＴＡ＿Ｂから形成される差分入力信号を受け取り、入力信号ＡＴＡおよびＤＡＴＡ＿Ｂは反対の極性を有する。電流モード・シフティング回路５００はさらに、単一の差分信号を同様に形成する２つの出力ＯＵＴ＿ＢおよびＯＵＴを有する。ＣＭＬバッファの出力ＯＵＴ＿ＢおよびＯＵＴは、ＤＣブロッキング容量Ｃ１およびＣ２を介して、差分出力信号を受け取るチップの負荷インピーダンスを表すオンチップ抵抗器Ｒ３およびＲ４に接続される。
【００１９】
電流モード・シフティング回路５００は次のように動作する。ＣＭＬバッファ１００と同様に、電流モード・シフティング回路５００におけるトランジスタＱ３は、入力トランジスタＱ１およびＱ２をそれらの飽和領域において動作させる不切替え定バイアス電流ＩＢを与える。入力信号ＤＡＴＡおよびＤＡＴＡ＿Ｂによって、ＣＭＬバッファ１００に関して上述したように、電流ＩＢは抵抗器Ｒ１およびトランジスタＱ１によって形成された左側分岐または抵抗器Ｒ２およびトランジスタＱ２によって形成された右側分岐のいずれかに指向される。したがって、たとえば、入力信号ＤＡＴＡが論理値「１」または「高」であり、入力信号ＤＡＴＡ＿Ｂが論理値「０」または「低」である場合、トランジスタＱ１を通る電流は増加し、トランジスタＱ２を通る電流は減少する（ただしトランジスタＱ１またはＱ２をカットオフまたは活動状態にするほどではない）。したがって、より多くの電流が抵抗器Ｒ１を流れるので、抵抗器Ｒ１の両端間に電圧降下が生じ、出力ＯＵＴ＿Ｂは「低」値をとる。同時に、より少ない電流が抵抗器Ｒ２を流れるので、抵抗器Ｒ２の両端間の電圧降下が低下し、出力ＯＵＴは「高」値をとる。代わりに、入力信号ＤＡＴＡが論理「０」信号である場合、電流は右側分岐に指向され、出力ＯＵＴ＿Ｂは「高」値をとり、出力ＯＵＴは「低」値をとる。
【００２０】
本発明によれば、定電流源ＣＳ１およびＣＳ２はそれぞれ定ＤＣ電流ＩＣ１およびＩＣ２を出力ＯＵＴ＿ＢおよびＯＵＴに同時に供給する。これらのＤＣ電流ＩＣ１およびＩＣ２はトランジスタＱ３によって要求された電流の一部をソーシングする効果を有し、それによって抵抗器Ｒ１およびＲ２を通る電流は対応して（すなわち量ＩＣ１またはＩＣ２が）減少する。より詳細には、定電流源ＣＳ１およびＣＳ２の追加によって、抵抗器Ｒ１およびＲ２を通るコモンモード電流はそれぞれ値ＩＢ／２−ＩＣ１およびＩＢ／２−ＩＣ２をとる。結果として、抵抗器Ｒ１およびＲ２の両端間の電圧降下はそれらを流れる電流の関数であり、出力ＯＵＴ＿ＢおよびＯＵＴにおけるコモンモード電圧はそれら自体それらの電圧降下によって決定されるので、出力ＯＵＴ＿ＢおよびＯＵＴにおけるコモンモード電圧はＩＣ１またはＩＣ２の関数として比例的に増加する傾向がある。実際に、電磁結合（誘導性と容量性の両方）の効果のために、出力ＯＵＴ＿ＢおよびＯＵＴにおける出力信号が供給電圧ＶＤＤＯより上に振れさせられることさえある。有利には、ＩＣ１およびＩＣ２が交流電流ではなく直流電流なので、それらはＤＣブロッキング・コンデンサＣ１およびＣ２を通らず、したがってＡＣ出力信号のピークツーピーク振幅に影響を及ぼさない。
【００２１】
本発明のこの実施形態における様々な電圧を図６に示す。コモンモード電圧ＶＣＭ（図６の６３０）は定電流ＩＣ１およびＩＣ２の値に応じて調節可能であることが分かる。各出力信号の（すなわち出力ＯＵＴ＿ＢおよびＯＵＴにおける）電圧振れは、すべて接地６５０を基準にして、供給電圧ＶＤＤＯ（図６の６２０）よりも大きくすることができる最大出力電圧ＶＯＨ（図６の６１０）から、最小出力電圧ＶＯＬ（図６の６４０）までである。ＡＣ出力信号（図６の６６０）のピークツーピーク電圧Ｖｐｋは上述の従来のＣＭＬ回路と同じままであるが、コモンモード電圧で上にシフトされる。
【００２２】
定電流源ＣＳ１およびＣＳ２は、各々がコモンモード・シフティング回路５００中に存在することができる様々な電圧にもかかわらず定電流を維持するとすれば、特定の構成において実装する必要はない。一例として、図７において、定電流源ＣＳ１はＰＭＯＳトランジスタＱとともに電流ミラー構成においてＰＭＯＳトランジスタＱ５として実装され、トランジスタＱ４およびＱ５の電流供給（または「ドレイン」）端子はＶＤＤＯに接続され、トランジスタＱ４およびＱ５の制御端子（「ゲート」）は互いに、およびトランジスタＱ４の電流シンク（または「ソース」）端子に、および基準電流源Ｉｒｅｆを介して接地まで接続される。したがって、電流ＩＣ１は事前決定され、トランジスタＱ５の制御端子のバイアス・レベルによって本質的に設定される。定電流源ＣＳ１は同様に実装することができる。好ましくは、電流ＩＣ１およびＩＣ２は、コモンモード電圧が可能な最大範囲まで上昇するように可能な限り大きいが、トランジスタＱ５およびＱ６が飽和モードにおいて動作することができないほどは大きくない。
【００２３】
図８は各定電流源ＣＳ１およびＣＳ２が追加の電圧供給ＶＡＡに接続された本発明の代替実施形態を示す。この構成において、電圧供給ＶＡＡが電圧供給ＶＤＤＯよりも大きい電圧を有する場合（たとえばＶＡＡ＝２．５Ｖ）、出力ＯＵＴおよびＯＵＴ＿Ｂにおけるコモンモード電圧を電圧供給ＶＤＤＯのそれに近づく電圧まで上昇させることができる。増加したコモンモード電圧は回路中の追加の電圧空き高を与え、それによってトランジスタＱ１、Ｑ２およびＱ３を飽和モードにより容易に保つことができる。さらに、供給電圧ＶＡＡによって与えられる追加の空き高によって、トランジスタＱ５およびＱ６を飽和モードで動作させることなしにトランジスタＱ５およびＱ６をトランジスタＱ１、Ｑ２およびＱ３に対して非常に小さくすることができる。有利には、追加の電圧供給ＶＡＡの使用は、全ＤＣテール電流ＩＢが同じままなので、電流モード・シフティング回路５００による全電力消費にほとんどまたはまったく影響を及ぼさない。
【００２４】
好ましくは、それぞれ定電流源ＣＳ１およびＣＳ２においてトランジスタＱ５およびＱ６によって生成される寄生容量から出力ＯＵＴおよびＯＵＴ＿Ｂを分離するために、２つの追加の抵抗器Ｒ５およびＲ６が定電流源ＣＳ１およびＣＳ２に直列に追加される。これらの抵抗器なしでは、トランジスタＱ５およびＱ６の寄生容量は電流モード・シフティング回路５００のスイッチング速度を低下させ、抵抗器Ｒ３およびＲ４によって表される負荷終端とのインピーダンス不整合を生じる傾向がある。追加の抵抗器Ｒ５およびＲ６の抵抗は回路の全体的なスイッチング速度仕様または出力インピーダンス要件を満足するのに十分な任意の値とすることができる。
【００２５】
図９は本発明の代替実施形態を示し、電流源ＣＳ１およびＣＳ２がそれぞれ出力ＯＵＴ＿ＢおよびＯＵＴと、出力ＯＵＴ＿ＢおよびＯＵＴにおけるコモンモード電圧よりも低い供給電圧との間に接続される。たとえば、図９に示すように、電流源ＣＳ１およびＣＳ２を接地に接続することができる。この実施形態において、定電流源ＣＳ１およびＣＳ２はそれぞれ出力ＯＵＴ＿ＢおよびＯＵＴにおけるコモンモード電圧を低下させるまたは引き下げる定電流シンクとして働く。
【００２６】
本発明は説明したＣＭＯＳプロセス技術ではなく、バイポーラＢｉＣＭＯＳ技術とともに使用することができる。トランジスタは上述のものとは反対の型（たとえばｎ型の代わりにｐ型トランジスタ）とすることができる。さらに、ＡＣ出力終端はＶＤＤ、ＶＳＳまたは接地のいずれかに対して行うことができる。本発明はさらにＡＣ結合回路に加えてＤＣ結合ＣＭＬ回路に適用することができる。
【００２７】
以上、改善されたコモンモード電圧をもつ高速通信信号を生成することが可能な電流モード・シフティング回路について説明した。しかしながら、本発明の上記説明は例として行ったものにすぎず、変形は添付の特許請求の範囲に記載された本発明の範囲から逸脱することなしに当業者には明らかであろうことが理解されよう。
【図面の簡単な説明】
【００２８】
【図１】ＤＣ結合出力端子を有する従来技術のＣＭＬ回路の回路図である。
【図２】図１に示される回路における様々な電圧を示すグラフである。
【図３】ＡＣ結合出力端子を有する従来技術のＣＭＬ回路の回路図である。
【図４】図３に示される回路における様々な電圧を示すグラフである。
【図５】本発明による電流モード・シフティング回路の回路図である。
【図６】図５に示される回路における様々な電圧を示すグラフである。
【図７】図５に示される電流モード・シフティング回路の好ましい実施形態の回路図である。
【図８】本発明による電流モード・シフティング回路の別の実施形態の回路図である。
【図９】本発明による電流モード・シフティング回路のさらに別の実施形態の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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