(57)【要約】【課題】  スキャン分離回路を集約化してＬＳＩの回路規模の増加を抑制する。【解決手段】  回路ブロック１Ａ，１Ｂ間の２本の信号線毎に、１個のスキャン分離回路１０を設ける。スキャン分離回路１０には、スキャンパスを構成するためのセレクタ１２とＦＦ１３に加えて、２本の信号線の内のいずれか一方を選択するセレクタ１１が設けられ、このセレクタ１１の入力選択信号ＳＬとして、テスト入力端子２からスキャンパスを介してＦＦ１３にラッチされた切替制御用のデータを用いる。まず、スキャンパスを介して切替制御用のデータを各ＦＦ１３に転送し、このＦＦ１３に格納した切替制御用のデータによってセレクタ１１を切り替え、２本の信号線の内の一方を選択する。切替制御用のデータを入れ替えれば、他方の信号線を選択できる。【選択図】      図１
2006170929.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路ブロック及び第２の回路ブロックと、通常動作時には前記第１の回路ブロックと前記第２の回路ブロックとの間で信号の受け渡しを行い、テスト動作時には該第１の回路ブロックと該第２の回路ブロックを切り分けるスキャン分離ブロックとを備えた半導体集積回路であって、
前記スキャン分離ブロックは、前記第１の回路ブロックから第２の回路ブロックに与えられる２つの信号毎に設けられ、
前記第１の回路ブロックから出力される前記２つの信号の内のいずれか一方を、入力選択信号に従って選択する第１のセレクタと、
スキャン制御信号が与えられたときには外部または前段のスキャン分離ブロックから与えられるスキャンデータを選択し、該スキャン制御信号が与えられていないときは前記第１のセレクタの出力信号を選択する第２のセレクタと、
クロック信号に従って前記第２のセレクタの出力信号を保持し、外部または後段のスキャン分離ブロックにスキャンデータとして出力すると共に、前記第１のセレクタに前記入力選択信号として与えるフリップ・フロップと、
出力選択信号に従って、前記２つの信号または前記フリップ・フロップの出力信号を選択して前記第２の回路ブロックに与える第３のセレクタとを、
備えたことを特徴とする半導体集積回路。
【請求項２】
第１の回路ブロック及び第２の回路ブロックと、通常動作時には前記第１の回路ブロックと前記第２の回路ブロックとの間で信号の受け渡しを行い、テスト動作時には該第１の回路ブロックと該第２の回路ブロックを切り分けるスキャン分離ブロックとを備えた半導体集積回路であって、
前記スキャン分離ブロックは、前記第１の回路ブロックから第２の回路ブロックに与えられる４つの信号毎に設けられ、
前記第１の回路ブロックから出力される前記４つの信号の内のいずれか１つを、外部または前段のスキャン分離ブロックから与えられるスキャンデータを第１の入力選択信号として該第１の入力選択信号及び第２の入力選択信号の組み合わせに従って選択する第１のセレクタと、
スキャン制御信号が与えられたときには前記外部または前段のスキャン分離ブロックから与えられるスキャンデータを選択し、該スキャン制御信号が与えられていないときは前記第１のセレクタの出力信号を選択する第２のセレクタと、
クロック信号に従って前記第２のセレクタの出力信号を保持し、外部または後段のスキャン分離ブロックにスキャンデータとして出力すると共に、前記第１のセレクタに前記第２の入力選択信号として与えるフリップ・フロップと、
出力選択信号に従って、前記４つの信号または前記フリップ・フロップの出力信号を選択して前記第２の回路ブロックに与える第３のセレクタとを、
備えたことを特徴とする半導体集積回路。
【請求項３】
第１の回路ブロック及び第２の回路ブロックと、通常動作時には前記第１の回路ブロックと前記第２の回路ブロックとの間で信号の受け渡しを行い、テスト動作時には該第１の回路ブロックと該第２の回路ブロックを切り分けるスキャン分離ブロックとを備えた半導体集積回路であって、
前記スキャン分離ブロックは、前記第１の回路ブロックから第２の回路ブロックに与えられる２つの信号毎に設けられ、
前記第１の回路ブロックから出力される前記２つの信号または保持信号を出力選択信号に従って選択して前記第２の回路ブロックに与える第１のセレクタと、
前記第１のセレクタから出力される２つの信号の内のいずれか一方を、入力選択信号に従って選択する第２のセレクタと、
スキャン制御信号が与えられたときには外部または前段のスキャン分離ブロックから与えられるスキャンデータを選択し、該スキャン制御信号が与えられていないときは前記第２のセレクタの出力信号を選択する第３のセレクタと、
クロック信号に従って前記第３のセレクタの出力信号を保持し、外部または後段のスキャン分離ブロックにスキャンデータとして出力すると共に、前記第２のセレクタに前記入力選択信号として与えるフリップ・フロップとを、
備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテスト回路を備えた半導体集積回路（以下、「ＬＳＩ」という）に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００２−２９６３２３号公報
【０００３】
複雑な機能を備えたＬＳＩでは、製造時のテストとしてスキャンテストが一般的に用いられている。スキャンテストは、前記特許文献１にも記載されているように、ＬＳＩを構成する複数の組み合わせ回路（回路ブロック）の入力側と出力側に設けられたフリップ・フロップ（以下、「ＦＦ」という）の間に、スキャンパスと呼ぶ経路を予め設けておき、テスト時にこれらのＦＦを数珠繋ぎにして行うテストである。スキャンパスを通してテストデータを直列に各ＦＦにシフトして転送し、これを回路ブロックに並列に入力データとして与える。一方、回路ブロックから並列に出力される処理結果のデータは、各ＦＦに一旦保持した後、スキャンパスを通して直列に読み出される。そして、テストデータに対応した期待値が得られたか否かを検査することにより、回路ブロックの機能が確認される。このようなスキャンテストでは、予め回路ブロックに関してネットリスト等の回路構成情報を使用して、各種の機能試験に応じたテストデータとその期待値を準備しておく必要がある。
【０００４】
しかしながら、例えばＡ社が他のＢ社のライセンスを受けて、特定の回路ブロックを組み込んだＬＳＩを製造する場合、その特定の回路ブロックに関する回路構成情報が得られない場合がある。また、ある回路ブロックの故障検出率を、接続相手の回路構造に影響されないようにしたい場合がある。このような場合には、スキャンパスを分離してテストするためのスキャン分離回路が用いられる。
【０００５】
図２は、従来のスキャン分離回路を備えたＬＳＩの概略の構成図である。
このＬＳＩは、回路ブロック１Ａ，１Ｂと、これらの間を接続する信号ＳＡ１〜ＳＡｎ毎に設けられたスキャン分離回路３０１〜３０ｎを有している。各スキャン分離回路３０１〜３０ｎは同一構成で、それぞれセレクタ３１，３３と、ＦＦ３２を備えている。
【０００６】
即ち、スキャン分離回路３０は、回路ブロック１Ａから入力データＤＩが与えられるデータ入力端子３４と、外部または前段のスキャン分離回路３０からスキャンデータＳＤＩが与えられるスキャン入力端子３５を有し、このデータ入力端子３４がセレクタ３１，３３の第１の入力側に接続され、スキャン入力端子３５がセレクタ３１の第２の入力側に接続されている。セレクタ３１は、スキャン制御端子３６に与えられるスキャン制御信号ＳＥＮによって切り替えられるようになっている。
【０００７】
セレクタ３１の出力側はＦＦ３２の入力側に接続され、このＦＦ３２はクロック端子３７に与えられるクロック信号ＣＬＫによって入力側のデータをラッチするものである。ＦＦ３２の出力側は、セレクタ３３の第２の入力側とスキャン出力信号ＳＤＯが出力されるスキャン出力端子３８に接続されている。セレクタ３３は、選択端子３９に与えられる出力選択信号ＳＥＬによって切り替えられ、選択されたデータがデータ出力端子４０から出力データＤＯとして出力され、回路ブロック１Ｂへ与えられるようになっている。
【０００８】
初段のスキャン分離回路３０１のスキャン入力端子３５は、外部からテストデータＴＤＩが直列に与えられるテスト入力端子２に接続され、終段のスキャン分離回路３０ｎのスキャン出力端子３８は、外部に処理結果のテストデータＴＤＯを出力するためのテスト出力端子３に接続されている。
【０００９】
次に動作を説明する。
回路ブロック１Ｂにテストデータを与える場合、まず、スキャン制御信号ＳＥＮによって、各スキャン分離回路３０１〜３０ｎのセレクタ３１を、第２の入力側に切り替える。これにより、テスト入力端子２から、各スキャン分離回路３０１〜３０ｎのセレクタ３１とＦＦ３２を通り、テスト出力端子３に至るスキャンパスが形成される。
【００１０】
次に、クロック信号ＣＬＫに同期して、テスト入力端子２から直列にｎビットのテストデータＴＤＩを順次入力する。これにより、スキャン分離回路３０１〜３０ｎのＦＦ３２に、ｎビットのテストデータＴＤＩが保持される。この状態で出力選択信号ＳＥＬによって各スキャン分離回路３０１〜３０ｎのセレクタ３３を第２の入力側に切り替える。これによって、回路ブロック１ＢにｎビットのテストデータＴＤＩが並列に与えられる。
【００１１】
一方、回路ブロック１Ａの処理結果のデータを読み出す場合、まず、スキャン制御信号ＳＥＮによって、各スキャン分離回路３０１〜３０ｎのセレクタ３１を第１の入力側に切り替える。これにより、回路ブロック１Ａの信号ＳＡ１〜ＳＡｎは、それぞれスキャン分離回路３０１〜３０ｎのＦＦ３２の入力側に与えられる。この状態で、クロック信号ＣＬＫを１パルスだけ与えると、回路ブロック１Ａの処理結果の信号ＳＡ１〜ＳＡｎが、スキャン分離回路３０１〜３０ｎのＦＦ３２にそれぞれラッチされる。
【００１２】
次に、スキャン制御信号ＳＥＮによって、各スキャン分離回路３０１〜３０ｎのセレクタ３１を第２の入力側に切り替える。これにより、テスト入力端子２から、各スキャン分離回路３０１〜３０ｎのセレクタ３１とＦＦ３２を通り、テスト出力端子３に至るスキャンパスが形成される。この状態でクロック信号ＣＬＫを与えると、スキャン分離回路３０１〜３０ｎのＦＦ３２にラッチされた回路ブロック１Ａの処理結果のデータが、このクロック信号ＣＬＫに同期して順次シフトされ、テスト出力端子３から直列にｎビットのテストデータＴＤＯとして出力される。
【００１３】
なお、回路ブロック１Ａの処理結果のデータをシフトしてテスト出力端子３から読み出すときに、テスト入力端子２から回路ブロック１Ｂに対するテストデータをシフトして与えることにより、回路ブロック１Ａからの処理結果のデータ読み出しと、回路ブロック１Ｂへのテストデータの供給を同時に行うことができる。
【００１４】
通常動作時には、出力選択信号ＳＥＬによって各スキャン分離回路３０１〜３０ｎのセレクタ３３を第１の入力側に切り替える。これにより、各スキャン分離回路３０１〜３０ｎのデータ入力端子３４がセレクタ３３を介してデータ出力端子４０に接続され、回路ブロック１Ａの信号ＳＡ１〜ＳＡｎは、そのまま回路ブロック１Ｂに転送される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記ＬＳＩでは、対象となる回路ブロック１Ａ，１Ｂ間の信号ＳＡ１〜ＳＡｎと同数のスキャン分離回路３０が必要となり、回路規模が増加する。スキャン分離回路３０は、製造時のテストだけに使用し、通常動作時には全く使用しない回路であるので、必要最小限の回路規模であることが望ましい、本発明は、スキャン分離回路を集約化することにより、ＬＳＩの回路規模の増加を抑制することを目的としている。
【課題を解決するための手段】
【００１６】
本発明は、第１の回路ブロック及び第２の回路ブロックと、通常動作時には前記第１の回路ブロックと前記第２の回路ブロックとの間で信号の受け渡しを行い、テスト動作時には該第１の回路ブロックと該第２の回路ブロックを切り分けるスキャン分離ブロックとを備えたＬＳＩにおいて、第１の回路ブロックから第２の回路ブロックに与えられる２つの信号毎に次のようなスキャン分離ブロックを設ける。
【００１７】
即ち、このスキャン分離ブロックは、第１の回路ブロックから出力される２つの信号の内のいずれか一方を、入力選択信号に従って選択する第１のセレクタと、スキャン制御信号が与えられたときには外部または前段のスキャン分離ブロックから与えられるスキャンデータを選択し、該スキャン制御信号が与えられていないときは第１のセレクタの出力信号を選択する第２のセレクタと、クロック信号に従って前記第２のセレクタの出力信号を保持し、外部または後段のスキャン分離ブロックにスキャンデータとして出力すると共に、第１のセレクタに入力選択信号として与えるＦＦと、出力選択信号に従って前記２つの信号または前記ＦＦの出力信号を選択して第２の回路ブロックに与える第３のセレクタとで構成されている。
【発明の効果】
【００１８】
本発明では、２つの信号毎に１つのスキャン分離ブロックを設けているので、１つの信号毎にスキャン分離ブロックを設ける従来のＬＳＩに比べてスキャン分離回路が集約化され、ＬＳＩの回路規模の増加を抑制することができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
スキャン分離ブロックを、第１の回路ブロックから第２の回路ブロックに与えられる４つの信号毎に設けるようにする。この場合、第１の回路ブロックから出力される４つの信号の内のいずれか１つを、外部または前段のスキャン分離ブロックから与えられるスキャンデータを第１の入力選択信号として第１の入力選択信号及び第２の入力選択信号の組み合わせに従って選択する第１のセレクタと、スキャン制御信号が与えられたときには前記外部または前段のスキャン分離ブロックから与えられるスキャンデータを選択し、該スキャン制御信号が与えられていないときは前記第１のセレクタの出力信号を選択する第２のセレクタと、クロック信号に従って前記第２のセレクタの出力信号を保持し、外部または後段のスキャン分離ブロックにスキャンデータとして出力すると共に、前記第１のセレクタに前記第２の入力選択信号として与えるＦＦと、出力選択信号に従って、前記４つの信号または前記ＦＦの出力信号を選択して前記第２の回路ブロックに与える第３のセレクタとで構成する。これにより、更に回路規模の増加を抑制することができる。
【実施例１】
【００２０】
図１は、本発明の実施例１を示すＬＳＩの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２１】
このＬＳＩは、回路ブロック１Ａ，１Ｂと、これらの間を接続する信号ＳＡ１〜ＳＡｎの２本の信号線毎に設けられたスキャン分離回路１０１〜１０ｍ（但し、ｍ＝ｎ／２）を有している。各スキャン分離回路１０１〜１０ｍは同一構成で、それぞれセレクタ１１，１２，１４ａ，１４ｂと、ＦＦ１３を備えている。
【００２２】
スキャン分離回路１０は、回路ブロック１Ａから１対の入力データＤＩａ，ＤＩｂが与えられるデータ入力端子１５ａ，１５ｂと、外部または前段のスキャン分離回路１０からスキャンデータＳＤＩが与えられるスキャン入力端子１６を有し、これらのデータ入力端子１５ａ，１５ｂが、それぞれセレクタ１１の第１及び第２の入力側に接続されると共に、セレクタ１４ａ，１４ｂの第１の入力側に接続されている。セレクタ１１の出力側は、セレクタ１２の第１の入力側に接続され、スキャン入力端子１６がこのセレクタ１２の第２の入力側に接続されている。セレクタ１２は、スキャン制御端子１７に与えられるスキャン制御信号ＳＥＮによって切り替えられるようになっている。
【００２３】
セレクタ１２の出力側はＦＦ１３の入力側に接続されている。ＦＦ１３はクロック端子１８に与えられるクロック信号ＣＬＫによって入力側のデータをラッチするものである。ＦＦ１３の出力側は、セレクタ１４ａ，１４ｂの第２の入力側とスキャン出力信号ＳＤＯが出力されるスキャン出力端子１９に接続されている。更に、ＦＦ１３の出力信号は、セレクタ１１に対する入力選択信号ＳＬとして与えられている。セレクタ１４ａ，１４ｂは、選択端子２０に与えられる出力選択信号ＳＥＬによって切り替えられ、選択されたデータがデータ出力端子２１ａ，２１ｂからそれぞれ出力データＤＯａ，ＤＯｂとして出力され、回路ブロック１Ｂに与えられるようになっている。
【００２４】
初段のスキャン分離回路１０１のスキャン入力端子１６は、外部からテストデータＴＤＩが直列に与えられるテスト入力端子２に接続され、終段のスキャン分離回路１０ｍのスキャン出力端子１９は、外部に処理結果のテストデータＴＤＯを出力するためのテスト出力端子３に接続されている。また、中間のスキャン分離回路では、前段のスキャン分離回路のスキャン出力端子１９が、後段のスキャン分離回路のスキャン入力端子１６に接続されている。
【００２５】
このＬＳＩでは、通常動作時に出力選択信号ＳＥＬによって各スキャン分離回路１０１〜１０ｍのセレクタ１４ａ，１４ｂを第１の入力側に切り替える。これにより、各スキャン分離回路１０１〜１０ｍのデータ入力端子１５ａ，１５ｂがそれぞれセレクタ１４ａ，１４ｂを介してデータ出力端子２１ａ，２１ｂに接続され、回路ブロック１Ａの信号ＳＡ１〜ＳＡｎは、そのまま回路ブロック１Ｂに転送される。
【００２６】
次に、スキャン分離回路１０を用いたテスト動作の一例を説明する。
（１）  回路ブロック１Ｂにテストデータを与える場合
【００２７】
まず、スキャン制御信号ＳＥＮによって、各スキャン分離回路１０１〜１０ｍのセレクタ１２を、第２の入力側に切り替える。これにより、テスト入力端子２から、各スキャン分離回路１０１〜１０ｍのセレクタ１２とＦＦ１３を通り、テスト出力端子３に至るスキャンパスが形成される。
【００２８】
次に、クロック信号ＣＬＫに同期して、テスト入力端子２から直列にｍビットのテストデータＴＤＩを順次入力する。これにより、スキャン分離回路１０１〜１０ｍのｍ個のＦＦ１３に、ｍビットのテストデータＴＤＩが保持される。この状態で出力選択信号ＳＥＬによって各スキャン分離回路１０１〜１０ｍのセレクタ１４ａ，１４ｂを第２の入力側に切り替える。これによって、回路ブロック１Ｂにｍ×２（＝ｎ）ビットのテストデータＴＤＩが並列に与えられる。但し、回路ブロック１Ｂの対になる入力端子、即ち同じスキャン分離回路１０に接続される２つの入力端子には、同じテストデータが与えられる。
【００２９】
（２）  回路ブロック１Ａの処理結果のデータを読み出す場合
まず、スキャン制御信号ＳＥＮによって各スキャン分離回路１０１〜１０ｍのセレクタ１２を第２の入力側に切り替え、テスト入力端子２から各スキャン分離回路１０１〜１０ｍのＦＦ１３を通るスキャンパスを形成する。そして、テスト入力端子２に与えるテストデータＴＤＩを“０”に固定し、クロック信号ＣＬＫを与えることにより、各ＦＦ１３に“０”のデータを保持させる。これにより、各スキャン分離回路１０１〜１０ｍのセレクタ１１には、“０”の入力選択信号ＳＬが与えられるので、データ入力端子１５ａ側が選択される。
【００３０】
次に、スキャン制御信号ＳＥＮによって、各スキャン分離回路１０１〜１０ｍのセレクタ１２を第１の入力側に切り替える。これにより、回路ブロック１Ａの奇数番目の信号ＳＡ１，ＳＡ３，…，ＳＡｎ−１が、それぞれスキャン分離回路１０１〜１０ｍのＦＦ１３の入力側に与えられる。この状態で、クロック信号ＣＬＫを１パルスだけ与えると、回路ブロック１Ａの処理結果の奇数番目の信号ＳＡ１〜ＳＡｎ−１が、スキャン分離回路１０１〜１０ｍのＦＦ１３にそれぞれラッチされる。
【００３１】
その後、再びスキャン制御信号ＳＥＮによって、各スキャン分離回路１０１〜１０ｍのセレクタ１２を第２の入力側に切り替える。これにより、テスト入力端子２から、各スキャン分離回路１０１〜１０ｍのセレクタ１２とＦＦ１３を通り、テスト出力端子３に至るスキャンパスが形成される。この状態でテスト入力端子２に与えるテストデータＴＤＩを“１”に固定してクロック信号ＣＬＫを与えると、スキャン分離回路１０１〜１０ｍのＦＦ１３にラッチされた回路ブロック１Ａの処理結果の奇数番目のデータが、クロック信号ＣＬＫに同期して順次シフトされ、テスト出力端子３から直列にｍビットのテストデータＴＤＯとして出力される。そして、各スキャン分離回路１０１〜１０ｍのＦＦ１３には“１”のデータが保持され、今度は、セレクタ１１によってデータ入力端子１５ｂ側が選択される。
【００３２】
更に、スキャン制御信号ＳＥＮによって、各スキャン分離回路１０１〜１０ｍのセレクタ１２を第１の入力側に切り替える。これにより、回路ブロック１Ａの偶数番目の信号ＳＡ２，ＳＡ４，…，ＳＡｎが、それぞれスキャン分離回路１０１〜１０ｍのＦＦ１３の入力側に与えられる。この状態で、クロック信号ＣＬＫを１パルスだけ与えると、回路ブロック１Ａの処理結果の偶数番目の信号ＳＡ２〜ＳＡｎが、スキャン分離回路１０１〜１０ｍのＦＦ１３にそれぞれラッチされる。
【００３３】
その後、再びスキャン制御信号ＳＥＮによって、各スキャン分離回路１０１〜１０ｍのセレクタ１２を第２の入力側に切り替える。これにより、テスト入力端子２から、各スキャン分離回路１０１〜１０ｍのセレクタ１２とＦＦ１３を通り、テスト出力端子３に至るスキャンパスが形成される。この状態でクロック信号ＣＬＫを与えると、スキャン分離回路１０１〜１０ｍのＦＦ１３にラッチされた回路ブロック１Ａの処理結果の偶数番目のデータが、クロック信号ＣＬＫに同期して順次シフトされ、テスト出力端子３から直列にｍビットのテストデータＴＤＯとして出力される。
【００３４】
回路ブロック１Ａの処理結果の偶数番目のデータをシフトして、テスト出力端子３から読み出すときに、次に回路ブロック１Ｂに与えるテストデータＴＤＩを、テスト入力端子２から入力するようにしておけば、テストデータＴＤＯの読み出し完了と同時に、スキャン分離回路１０１〜１０ｍのＦＦ１３にテストデータＴＤＩの転送を完了させることができる。
【００３５】
以上のように、この実施例１のＬＳＩは、従来のスキャン分離回路３０に代えて、セレクタを２個だけ追加したスキャン分離回路１０を用いることにより、スキャン分離回路の数を半減させている。これにより、回路規模の増加を抑制することができるという利点がある。なお、このスキャン分離回路１０では、回路ブロック１Ｂに与えるテストデータの組み合わせに制約が生じるが、常に同一のデータが与えられる信号線を組み合わせて同一のスキャン分離回路１０に接続する等の対策を採れば、実用上の支障はないと考えられる。
【実施例２】
【００３６】
図３は、本発明の実施例２を示すＬＳＩの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３７】
実施例１のＬＳＩは、回路ブロック１Ａ，１Ｂ間の信号線２本毎に１個のスキャン分離回路１０を設けていたが、この実施例２では、回路ブロック１Ａ，１Ｂ間の信号線４本毎にスキャン分離回路１０Ａを設けることにより、更に回路規模の増加を抑制するようにしている。
【００３８】
各スキャン分離回路１０Ａは同一構成で、それぞれ４入力のセレクタ１１Ａと、２入力のセレクタ１２，１４ａ〜１４ｄと、ＦＦ１３とで構成されている。また、スキャン分離回路１０Ａは、回路ブロック１Ａから４本の信号線を介して入力データＤＩａ〜ＤＩｄが与えられるデータ入力端子１５ａ〜１５ｄと、外部または前段のスキャン分離回路１０ＡからスキャンデータＳＤＩが与えられるスキャン入力端子１６を有している。データ入力端子１５ａ〜１５ｄは、それぞれセレクタ１１Ａの第１〜第４の入力側に接続されると共に、セレクタ１４ａ〜１４ｄの第１の入力側に接続されている。セレクタ１１Ａの出力側は、セレクタ１２の第１の入力側に接続され、スキャン入力端子１６がこのセレクタ１２の第２の入力側に接続されている。
【００３９】
セレクタ１２の出力側はＦＦ１３の入力側に接続され、このＦＦ１３の出力側が、セレクタ１４ａ〜１４ｄの第２の入力側とスキャン出力端子１９に接続されている。更に、ＦＦ１３の出力信号は、セレクタ１１Ａに入力選択信号ＳＬａとして与えられている。また、このセレクタ１１Ａには、スキャン入力端子１６に与えられるスキャンデータＳＤＩが入力選択信号ＳＬｂとして与えられ、これらの入力選択信号ＳＬａ，ＳＬｂの組み合わせによって、４つの入力信号の内のいずれか１つが選択されるようになっている。
【００４０】
セレクタ１４ａ〜１４ｄは、選択端子２０に与えられる出力選択信号ＳＥＬによって切り替えられ、選択されたデータがデータ出力端子２１ａ〜２１ｄからそれぞれ出力データＤＯａ〜ＤＯｄとして出力され、回路ブロック１Ｂに与えられるようになっている。その他の構成は、図１と同様である。
【００４１】
このＬＳＩにおいて、スキャン分離回路１０Ａを通して回路ブロック１Ｂにテストデータを与える場合の動作は、各スキャン分離回路１０ＡのＦＦ１３に保持されたテストデータＴＤＩが４本の信号線に共通に与えられることを除き、実施例１と同様である。
【００４２】
また、このＬＳＩにおいて、スキャン分離回路１０Ａを通して回路ブロック１Ａの処理結果のデータを読み出す場合の動作は、各スキャン分離回路１０ＡのＦＦ１３に保持されて与えられる入力選択信号ＳＬａと、外部または前段のスキャン分離回路１０Ａからスキャン入力端子１６に与えられる入力選択信号ＳＬｂの組み合わせに従って、４本の信号線の内の選択された１本の信号線のデータが読み出されることを除き、実施例１と同様である。従って、入力選択信号ＳＬａ，ＳＬｂを４通りの組み合わせになるように変更することによって、処理結果のデータをすべて読み出すことができる。
【００４３】
以上のように、この実施例２のＬＳＩは、従来のスキャン分離回路３０に代えて、４入力のセレクタを１個と、２入力のセレクタを３個だけ追加したスキャン分離回路１０Ａを用いることにより、スキャン分離回路の数を１／４に減少させている。これにより、回路規模の増加を更に抑制することができるという利点がある。なお、このスキャン分離回路１０Ａでは、実施例１と同様に、回路ブロック１Ｂに与えるテストデータの組み合わせに制約が生じるが、同様の対策を採ることにより実用上の支障は生じないと考えられる。
【実施例３】
【００４４】
図４は、本発明の実施例３を示すスキャン分離回路の構成図である。
このスキャン分離回路１０Ｂは、図１中のスキャン分離回路１０に代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。
【００４５】
図１中のスキャン分離回路１０では、データ入力端子１５ａ，１５ｂをセレクタ１１の入力側に接続しているが、このスキャン分離回路１０Ｂでは、セレクタ１４ａ，１４ｂの出力側をセレクタ１１の入力側に接続している。その他の構成は図１と同様である。
【００４６】
このスキャン分離回路１０Ｂでは、回路ブロック１Ａの処理結果のデータを読み出す場合に、出力選択信号ＳＥＬによってセレクタ１４ａ，１４ｂを第１の入力側に切り替え、データ入力端子１５ａ，１５ｂから入力された入力データＤＩａ，ＤＩｂを、セレクタ１４ａ，１４ｂを介してセレクタ１１に入力し、このセレクタ１１で選択された入力データＤＩａ（または、ＤＩｂ）を、セレクタ１２を介してＦＦ１３にラッチするようにしている。
【００４７】
従って、この実施例３のスキャン分離回路１０Ｂは、実施例１と同様の利点に加えて、データ入力端子１５ａ，１５ｂからセレクタ１４ａ，１４ｂを介してデータ出力端子２１ａ，２１ｂに至る経路が正常であることを含めてテストすることができるという利点がある。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示すＬＳＩの概略の構成図である。
【図２】従来のスキャン分離回路を備えたＬＳＩの概略の構成図である。
【図３】本発明の実施例２を示すＬＳＩの概略の構成図である。
【図４】本発明の実施例３を示すスキャン分離回路の構成図である。
【符号の説明】
【００４９】
１Ａ，１Ｂ    回路ブロック
１０，１０Ａ，１０Ｂ    スキャン分離回路
１１，１２，１４    セレクタ
１３    ＦＦ（フリップ・フロップ）
【図１】
2006170929.tif 000003
【図２】
2006170929.tif 000004
【図３】
2006170929.tif 000005
【図４】
2006170929.tif 000006