(57)【要約】【課題】  複数のインバータ３、４の交流側を直列に接続し、選択された各インバータの組み合わせで各相の出力電圧を階調制御する３相インバータ装置において、３相電圧の不均衡を防止し、各相電圧の階調切替時においても３相電圧の合計を零に保ち、電磁波ノイズを低減する。【解決手段】  ゲート信号生成回路１５内のゲートパルス生成論理回路５２の後段に、インバータのアーム短絡防止のための短絡防止遅延制御論理回路５３を配し、ゲートパルス生成論理回路５２の前段に電圧切替最適化遅延制御論理回路５１を配し、該電圧切替最適化遅延制御論理回路５１において、短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を予測して該階調切替タイミングを最適遅延時間、遅延させて最適化する最適化遅延制御を行い、各相電圧の階調切替時に各相電圧合計を零に保つ。【選択図】        図８
2006081361.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体スイッチング素子を備えて直流電源からの直流電力を交流電力に変換する単相インバータの交流側を複数直列接続して単相多重変換器を構成し、該単相多重変換器を多相結線して多相負荷に電力供給する電力変換装置において、上記各相の単相多重変換器は、上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により各相電圧を出力すると共に、各相電圧合計が零となるように階調制御するものであり、該階調制御の指令信号を入力として上記各半導体スイッチング素子への駆動信号を発生する駆動信号発生部に短絡防止遅延制御部と電圧切替最適化遅延制御部とを設け、上記短絡防止遅延制御部は、上記各単相インバータ毎に複数の上記半導体スイッチング素子の短絡防止のための所定の短絡防止時間を設定して駆動信号のオンオフタイミングを遅延させて制御し、上記電圧切替最適化遅延制御部は、上記短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を予測する階調切替遅延予測手段、および該予測された遅延情報に基づいて各相電圧の階調切替タイミングを最適化する最適遅延時間を演算する最適化演算手段を備えて、各相電圧の階調切替タイミングを上記最適遅延時間、遅延させて制御し、該最適化遅延制御と上記短絡防止遅延制御とにより各相電圧の階調切替時に各相電圧合計を零に保つことを特徴とする電力変換装置。
【請求項２】
上記電圧切替最適化遅延制御部の上記階調切替遅延予測手段は、上記階調制御指令信号から上記各単相多重変換器における各階調切替時を検出し、当該階調切替時における階調切替タイミングの遅延情報を各相毎に予測することを特徴とする請求項１記載の電力変換装置。
【請求項３】
上記各相の単相多重変換器における電圧／電流極性（同極性または異極性）を検出する手段を有し、上記電圧切替最適化遅延制御部は、上記短絡防止遅延制御に起因した相電圧の各階調切替タイミングの遅延情報を上記単相多重変換器における電圧／電流極性と関連づけて予め保持し、上記階調切替遅延予測手段は、上記検出された電圧／電流極性に基づいて、上記保持された遅延情報から、当該階調切替時に対応する上記階調切替タイミングの遅延情報を抽出して予測することを特徴とする請求項２記載の電力変換装置。
【請求項４】
上記電圧切替最適化遅延制御部の上記最適化演算手段は、上記階調切替遅延予測手段にて予測された全相分の上記遅延情報を収集して、階調切替タイミングの予測遅延時間が最大である相を検出し、該予測遅延時間が最大である相の階調切替タイミングに他相の階調切替タイミングを同期させるように、各相の上記最適遅延時間を演算することを特徴とする請求項２または３記載の電力変換装置。
【請求項５】
上記電圧切替最適化遅延制御部の上記最適化演算手段は、上記短絡防止時間から決定される上記階調切替タイミングの最大遅延時間を予め設定し、各相電圧の階調切替タイミングが全て上記最大遅延時間分遅延するように、上記階調切替遅延予測手段にて予測された上記遅延情報に基づいて、各相における不足分の遅延時間を上記最適遅延時間として演算することを特徴とする請求項２または３記載の電力変換装置。
【請求項６】
上記電圧切替最適化遅延制御部は、クロック信号をカウントするカウンタ回路を備え、上記階調制御指令信号により上記電圧切替最適化遅延制御部に入力された信号を、上記最適遅延時間に対応するカウント数だけ遅延させて出力することで、上記階調切替タイミングを遅延制御することを特徴とする請求項１〜５のいずれかに記載の電力変換装置。
【請求項７】
上記電力変換装置は、上記単相多重変換器を３個備えて３相結線し３相負荷に電力供給するものとし、上記３個のうち２個の単相多重変換器の出力電圧を加算し、該加算値を正負反転させた電圧値を算出する演算手段を備え、上記３個のうち残りの１個の単相多重変換器は、該出力電圧が上記演算された電圧値となるように階調制御することを特徴とする請求項１〜６のいずれかに記載の電力変換装置。
【請求項８】
上記３つの単相多重変換器はスター結線され、該スター結線接続点側の３相の各単相インバータは、コンデンサを共用とする３相３レベルインバータを構成することを特徴とする請求項７記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置に関し、特に、滑らかな交流出力波形を得ることが可能なインバータに関するものである。
【背景技術】
【０００２】
従来の電力変換装置は、直流電源からの直流電力を交流電力に変換する単相インバータの交流側を複数直列接続して単相多重変換器を構成し、該単相多重変換を３相結線して３相負荷に電力供給する。上記各相の単相多重変換器は、上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により各相の出力電圧を階調制御するもので、第１〜第３の３つの単相多重変換器として用いる。これにより、各相で複数の単相インバータを直列接続して階調制御することにより、正弦波に近い滑らかな交流出力波形が、小容量の出力フィルタまたは出力フィルタレスで得られる。また、Ｗ相の参照波（Ｖw参照波）に、Ｕ相およびＶ相の出力電圧Ｖu、Ｖvの値から演算される電圧値である−（Ｖu＋Ｖv）を用いて、３相電圧が平衡となるようにＷ相の出力電圧を階調制御する。このため、中性点を接地しない場合も中性点電位の変動が防止でき、漂遊のキャパシタンスを介した零相電流を抑制して電磁波ノイズを低減できる。また、中性点が直接接地、または抵抗を介して接地しているときも、負荷側中性点から電源側中性点へ大地を経由して流れる電流を抑制でき、電磁波ノイズが低減できる（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００４−１２０９６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、複数の半導体スイッチング素子を備える各インバータは、出力切替時のアーム短絡防止のため、所定の短絡防止時間分、半導体スイッチング素子のスイッチングのタイミングをずらせる短絡防止遅延制御を行っている。
従来の電力変換装置は、以上のように３相電圧が平衡となるように階調制御されるものであったが、各相電圧の階調切替時に、所望の電圧階調へ移行する階調切替タイミングが上記短絡防止遅延制御に起因して遅延することがあり、その間、３相電圧の合計が零にならない。このため、中性点非接地の場合は、ケーブルの漂遊のコンデンサを介して電流が流れ電磁波ノイズが発生する。また、中性点接地の場合も、アースを介して零相電流が流れることになり、電磁波ノイズが発生するという問題点があった。
【０００５】
この発明は、上記のような問題点を解消するために成されたものであって、多相結線された各相が、複数の単相インバータを直列接続して、各相電圧合計が零となるように階調制御される電力変換装置において、各相電圧の階調切替時にも各相電圧合計を零に保つことで、各相電圧を常時平衡にして、中性点や漂遊のコンデンサを介して流れる電流を抑制して電磁波ノイズを低減することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る電力変換装置は、複数の半導体スイッチング素子を備えて直流電源からの直流電力を交流電力に変換する単相インバータの交流側を複数直列接続して単相多重変換器を構成し、該単相多重変換器を多相結線して多相負荷に電力供給する。上記各相の単相多重変換器は、上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により各相電圧を出力すると共に、各相電圧合計が零となるように階調制御するものであり、該階調制御の指令信号を入力として上記各半導体スイッチング素子への駆動信号を発生する駆動信号発生部に短絡防止遅延制御部と電圧切替最適化遅延制御部とを設ける。上記短絡防止遅延制御部は、上記各単相インバータ毎に複数の上記半導体スイッチング素子の短絡防止のための所定の短絡防止時間を設定して駆動信号のオンオフタイミングを遅延させて制御する。上記電圧切替最適化遅延制御部は、上記短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を予測する階調切替遅延予測手段、および該予測された遅延情報に基づいて各相電圧の階調切替タイミングを最適化する最適遅延時間を演算する最適化演算手段を備えて、各相電圧の階調切替タイミングを上記最適遅延時間、遅延させて制御する。そして、該最適化遅延制御と上記短絡防止遅延制御とにより各相電圧の階調切替時に各相電圧合計を零に保つものである。
【発明の効果】
【０００７】
この発明による電力変換装置によると、駆動信号発生部に短絡防止遅延制御部と電圧切替最適化遅延制御部とを設けて、短絡防止遅延制御と、該制御に起因した各相電圧の階調切替タイミングの遅延情報を予測して該階調切替タイミングを最適遅延時間、遅延させて最適化する最適化遅延制御とにより各相電圧の階調切替時に各相電圧合計を零に保つ。これにより、各相電圧合計を常時零に制御することができ、中性点や漂遊のコンデンサを介して流れる電流を抑制して電磁波ノイズを低減することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１による電力変換装置の構成を、３相負荷駆動用の３相インバータ装置について示した図である。
図に示すように、各相がスター結線された３相インバータ装置は、主制御回路１０、高精度波形制御回路１４からなる制御装置を備えて３相負荷回路７に電力供給するもので、それぞれの相は複数の単相インバータを直列接続された単相多重変換器から成る。この場合、スター結線接続点側の３相の単相インバータに、コンデンサ１ａを共用とする３相３レベルインバータ３を用いる。３相３レベルインバータ３の各相の出力側にそれぞれ１つの単相インバータであるマルチレベルインバータ４の交流側が直列に接続される。
【０００９】
３相３レベルインバータ３は、直流入力回路１において、３相全波整流回路２を介して交流電力を整流して直流電力に変換した後、その直流電力をコンデンサ１ａで平滑し、該平滑コンデンサ１ａからの直流電力を交流電力に変換する。同様に、マルチレベルインバータ４も直流入力回路５において、交流電力を整流して直流電力に変換した後、その直流電力を平滑コンデンサ５ａ、５ｂで平滑し、該平滑コンデンサ５ａ、５ｂからの直流電力を交流電力に変換する。
３相３レベルインバータ３およびマルチレベルインバータ４からの各相出力電圧は、フィルタ１９および伝送ケーブル装置６を介して、負荷抵抗８および負荷インダクタンス９で構成される３相負荷回路７に供給される。ここでは、３相３レベルインバータ３の中性点４５および３相荷回路７の中性点４６をそれぞれ接地する場合を示す。
【００１０】
主制御回路１０は、各相の出力電流をＡ／Ｄ変換器２０を介して入力すると共に、インターフェースを介して参照波および起動／停止の指令を入力し、３相３レベルインバータ３および各相のマルチレベルインバータ４の各階調値を演算し、各相毎に、３レベルインバータ階調指令信号１１、マルチレベルインバータ階調指令信号１２、および電圧／電流極性（同極性または異極性）を示す電流極性信号１３をそれぞれ出力する。
高精度波形制御回路１４は、駆動信号発生部としてのゲート信号生成回路１５と光発信器１６、１８とから成り、ゲート信号生成回路１５は、主制御回路１０からの３レベルインバータ階調指令信号１１、マルチレベルインバータ階調指令信号１２、および電流極性信号１３を入力として、３相３レベルインバータ３および各相のマルチレベルインバータ４を駆動するゲート信号を生成し、光発信器１６、１８を介して出力する。このゲート信号生成回路１５では、各インバータ３、４内のアーム短絡防止のための短絡防止遅延制御と、該短絡防止遅延制御による階調切替タイミングのずれを防止する電圧切替最適化遅延制御とがなされたゲート信号を生成する。
【００１１】
図２は、３相３レベルインバータ３およびマルチレベルインバータ４による主回路構成の詳細を示す図であり、図２に基づいて、主制御回路１０での階調制御について以下に説明する。図に示すように、各インバータ３、４は、ダイオードを逆並列に接続した複数個のＩＧＢＴ等の自己消弧型半導体スイッチング素子を備えて構成される。自己消弧型半導体スイッチング素子はＩＧＢＴ以外にも、ＧＣＴ、ＧＴＯ、トランジスタ、ＭＯＳＦＥＴ等でも、また自己消弧機能がないサイリスタ等でも強制転流動作が可能であればよい。
３相３レベルインバータ３の１相分の回路構成を図３（a）に示し、スイッチングパターンを図３（ｂ）〜図３（ｄ）に示す。また、マルチレベルインバータ４の回路構成を図４（a）に示し、スイッチングパターンを図４（ｂ）〜図４（ｇ）に示す。
【００１２】
３相３レベルインバータ３の直流電源である２つのコンデンサ１ａの電圧を絶対単位系で７A.U.とし、マルチレベルインバータ４の直流電源である２つのコンデンサ５ａ、５ｂの電圧を１A.U.および２A.U.とする。
３相３レベルインバータ３では、図３に示すように、各相において、４個の半導体スイッチング素子Ｓ１〜Ｓ４のうち隣接する２個の半導体スイッチング素子を導通状態とし、真ん中の２つが導通して０A.U.が（図３（ｂ）参照）、上の２つが導通して７A.U.が（図３（ｃ）参照）、下の２つが導通して−７A.U.（図３（ｄ）参照）が出力される。これにより、＋７A.U.、０A.U.、−７A.U.の３レベルの電圧を出力する。
【００１３】
マルチレベルインバータ４は、図４に示すように、４個の半導体スイッチング素子ＳＳ１〜ＳＳ４から成るフルブリッジのインバータと、２個のコンデンサ５ａ、５ｂと、これらの電圧１A.U.および２A.U.を組み合わせて出力するための４個の切替スイッチＳＳ５〜ＳＳ８とを備える。インバータＳＳ１〜ＳＳ４の制御により０出力（図４（ｂ）参照）、正極性出力（図４（ｃ）参照）、負極性出力（図４（ｄ）参照）が決定され、切替スイッチＳＳ５〜ＳＳ８の制御により、１A.U.、２A.U.および３A.U.の発生電圧（図４（ｅ）〜図４（ｇ）参照）が得られる。これらを組み合わせて、＋３A.U.、＋２A.U.、＋１A.U.、０A.U.、−１A.U.、−２A.U.、−３A.U.の７レベルの電圧を出力する。
【００１４】
このように、３相３レベルインバータ３およびマルチレベルインバータ４は、それぞれ３レベル、７レベルの多数階調の電圧を発生する。主制御回路１０は、中央演算処理回路（ＣＰＵ）を含んだ回路で、入力される参照波に基づいてＵ相、Ｖ相、Ｗ相の各相の出力したい電圧レベル（階調）を判断して、この階調に対する各３相３レベルインバータ３、単相マルチレベルインバータ４の各階調値を決定し、各インバータ３、４の状態のビット情報（各相５ビット）を演算して階調指令信号１１、１２として出力し、各インバータ３、４を階調制御する。これにより、３相３レベルインバータ３およびマルチレベルインバータ４の発生電圧の総和で、＋１０A.U.から−１０A.U.までの合計２１階調の出力電圧が得られ、図５に示すように、各相の相電圧は、正弦波に近い非常に滑らかな出力電圧階調波形２１が得られる。
２２は、３相３レベルインバータ３の各相出力波形を、２３はマルチレベルインバータ４の出力波形を示す。ここで、３相３レベルインバータ３の各相出力波形２２に対応する主制御回路１０からの３レベルインバータ階調指令信号１１は、各相２ビットで、出力の有無と極性との指令となる。また、マルチレベルインバータ４の出力波形２３に対応する主制御回路１０からのマルチレベルインバータ階調指令信号１２は、図５の指令信号に示すように、各相３ビットの指令となる。
【００１５】
主制御回路１０は、上述したように、Ｕ相、Ｖ相、Ｗ相の各相の出力電圧を階調制御するが、このとき、３相電圧合計が零になるような３相平衡制御も併せて行っており、以下に説明する。
各相の出力電圧は、入力される参照波に基づいて階調制御するものであるが、ある相（この場合Ｗ相）に対する参照波を、以下に示すように、他の２相の出力電圧に基づいて発生させる。
図２に示す３相インバータ装置のＵ相、Ｖ相のそれぞれの参照波に、Ｖu参照波＝Ｖ・sin(ω・t)、Ｖv参照波＝Ｖ・sin(ω・t−120/360・2π)を適用する。また、Ｕ相電圧計測器４１およびＶ相電圧計測器４２で、Ｕ相およびＶ相の出力電圧Ｖu、Ｖvの値を検出し、これらを加算した値（Ｖu＋Ｖv）を正負反転させて−（Ｖu＋Ｖv）を演算し、この電圧値をＷ相の参照波（Ｖw参照波）に適用する。これにより、Ｗ相の出力電圧は３相電圧合計が零になるように階調出力して、３相電圧は平衡となる。各相の出力電圧階調波形と３相電圧の合計とを図６に示す。
【００１６】
このように、Ｗ相の参照波（Ｖw参照波）に、Ｕ相およびＶ相の出力電圧Ｖu、Ｖvの値から演算される電圧値である−（Ｖu＋Ｖv）を用いて、３相電圧が平衡となるようにＷ相の出力電圧を階調制御するものであるが、図７に示すように、３相電圧を平衡にするために調整する特定相を所定の位相区間ごとに切り替えると、相間のバランスが良く信頼性が高まる。図７の場合、特定相となる位相区間を、その特定相における出力電圧が単調増加、あるいは単調減少する区間となるように設定して特定相の切替を行っているため、相電圧の増加のみまたは減少のみの切替で調整できるので、半導体スイッチング素子のスイッチング回数が低減でき、素子の負担が低減できて、３相インバータ装置の信頼性が向上する。
なお、図２では、各相に電圧計測器４１〜４３を備えて各相の出力電圧を検出したが、主制御回路１０で演算されて各相への指令となる各相階調電圧を用いても良い。
また、主制御回路１０はソフトウェアにて所定の演算をするものとしたが、アナログ回路又はデジタル論理回路を用いて構成しても良い。
【００１７】
次に、主制御回路１０からの出力を入力として、３相３レベルインバータ３およびマルチレベルインバータ４へ、３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂを出力するゲート信号生成部１５について以下に詳細に説明する。
図８に示すように、ゲート信号生成部１５は、階調指令をゲートパルス信号に変換するゲートパルス生成論理回路５２の前段に電圧切替最適化遅延制御論理回路５１を備え、また、このゲートパルス生成論理回路５２の後段に短絡防止遅延制御論理回路５３を備える。主制御回路１０は、各相毎に、３レベルインバータ階調指令信号１１、マルチレベルインバータ階調指令信号１２、および電流極性信号１３をそれぞれ出力し、該出力を入力としてゲート信号生成部１５にて生成された３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂは、光発信器１６、１８を介して高精度波形制御回路１４から出力され、ドライバ回路５４、５５を介して各インバータ３、４の半導体スイッチング素子に送出されて各スイッチング素子を駆動する。
【００１８】
電圧切替最適化遅延制御論理回路５１は、図示しない階調切替遅延予測部と最適化演算部とを備えて、後段の短絡防止遅延制御論理回路５３での短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を予測して該階調切替タイミングを最適遅延時間、遅延させて最適化した最適化階調指令信号３０を出力する。ゲートパルス生成論理回路５２は最適化階調指令信号３０をゲート信号３１に変換する。そして、短絡防止遅延制御論理回路５３は、ゲートパルス生成論理回路５２からのゲート信号３１を入力として、各インバータ３、４内で出力切替時のアーム短絡防止のため、所定の短絡防止時間分、所定の半導体スイッチング素子へのゲート信号を遅らせる短絡防止遅延制御を行って、３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂを出力する。
【００１９】
短絡防止遅延制御論理回路５３での短絡防止遅延制御および、該制御による相電圧の階調切替タイミングの遅れについて、３相３レベルインバータ３を例にして以下に詳細に説明する。
３相３レベルインバータ３では、上述したように、各相において、４個の半導体スイッチング素子Ｓ１〜Ｓ４のうち隣接する２個の半導体スイッチング素子を導通状態とするが、例えば、図９に示すように、真ん中の２つが導通して０A.U.出力の状態から、上の２つが導通して７A.U.出力の状態に切り換える際、アーム短絡防止のため、次のように制御する。半導体スイッチング素子Ｓ３（以下、単にＳ３と称す）をオフした後、所定の短絡防止時間遅らせて、Ｓ１をオンする。
図９（ａ）に示すように、電流と電圧の向きが一致する場合、Ｓ３をオフした後、短絡防止時間ｔ１経てＳ１をオンすることで０A.U.出力から７A.U.出力に切り替えると、実際、Ｓ１をオンした時点で７A.U.出力に切り替わり、切替タイミングは短絡防止時間だけ遅延する。
一方、図９（ｂ）に示すように、電流と電圧の向きが一致しない場合、同様にＳ３をオフした後、短絡防止時間ｔ１経てＳ１をオンすることで０A.U.出力から７A.U.出力に切り替えるが、実際には、Ｓ３をオフした時点で７A.U.出力に切り替わり、切替タイミングは短絡防止時間に拘わらず遅延しない。
【００２０】
短絡防止遅延制御論理回路５３では、上記のように、３相３レベルインバータ３および各マルチレベルインバータ４において、アーム短絡防止のため、各インバータ３、４に所定の短絡防止時間を設定して、半導体スイッチング素子を駆動する所定のゲート信号を遅延させて発生する短絡防止遅延制御を行う。このとき、出力電圧レベルが７A.U.と大きい３相３レベルインバータ３に対する短絡防止時間ｔ１を、比較的出力電圧レベルが小さいマルチレベルインバータ４に対する短絡防止時間ｔ２よりも長く設定する。
このような短絡防止遅延制御により、３相３レベルインバータ３および各マルチレベルインバータ４では、出力電圧の切替タイミングが、上述したように、電圧／電流極性isd（同極性または異極性）によって、遅れたり、遅れなかったりする。
【００２１】
図１０に、電圧／電流極性isdと、３相３レベルインバータ３の各相の出力電圧の切替タイミング（電圧立ち上がり）の遅れとの関係を示す。
図１０（ｂ）に示すＡ、Ｂ、Ｃ、Ｄの各位相における出力電圧の切替時に、図１０（ａ）に示すように、電圧／電流極性isdによって切替タイミングの遅れが決まる。なお、図９（ａ）、図９（ｂ）に示した場合について、図１０（ａ）内の右端に（ａ）、（ｂ）と表示した。
このように、短絡防止遅延制御により、各インバータ３、４では出力電圧の切替タイミングに遅れが発生し、全体の相電圧出力についても、階調切替時に各インバータ３、４の切替タイミングが遅れれば、相電圧が所望の電圧に切り替わる階調切替タイミングもその分遅れることになる。
【００２２】
次に、電圧切替最適化遅延制御論理回路５１および該回路による最適化遅延制御について、以下に詳細に説明する。
電圧切替最適化遅延制御論理回路５１は、上述したように、後段の短絡防止遅延制御論理回路５３での短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を予測して該階調切替タイミングを最適遅延時間、遅延させて最適化した最適化階調指令信号３０を出力する。
図１１は、短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を各相毎に予測する階調切替遅延予測手段としての階調切替遅延予測部の構成を、例えばＵ相について示したものである。また、図１２は、最適化演算手段としての最適遅延時間決定回路１５４にて各相毎の最適化遅延時間を演算して、階調切替タイミングを該最適遅延時間、遅延させて最適化する最適化演算部の構成を、例えばＵ相について示したものである。
【００２３】
図１１に示すように、Ｕ相階調切替遅延予測部は、主制御回路１０からの出力のうちＵ相に対するＵ相インバータ階調指令信号（Ｕ相３レベルインバータ階調指令信号１１ｕ、Ｕ相マルチレベルインバータ階調指令信号１２ｕ）およびＵ相電流極性信号１３ｕを入力する。２ビットのＵ相３レベルインバータ階調指令信号１１ｕをＡＵ、ＢＵ、３ビットのＵ相マルチレベルインバータ階調指令信号１２ｕをＣＵ、ＤＵ、ＥＵとする。また、Ｕ相３レベルインバータ階調指令信号１１ｕおよびＵ相マルチレベルインバータ階調指令信号１２ｕの３クロック前の信号を３つのＤフリップフロップ回路１５３を用いて生成し、該３クロック前のＵ相３レベルインバータ階調指令信号１１ｕａ（Ａ１Ｕ、Ｂ１Ｕ）、Ｕ相マルチレベルインバータ階調指令信号１２ｕａ（Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）とする。なお、１６０はリセット信号、１６１はクロック信号である。
【００２４】
ビット情報変化検出回路１５３では、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と３クロック前のＵ相インバータ階調指令信号１１ｕａ、１２ｕａ（Ａ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）とを比較し、２種の信号が一致状態から異なる状態に変化するときを検出して、Ｕ相ビット情報変化信号１６３をＵ相電圧における階調切替時の検出信号として出力する。ここで、階調切替時の検出の信頼性確保のために、３クロック前の信号を用いたが、確実に検出できれば３クロック前に限らず、直前近傍の信号であれば良い。
また、遅延情報選択回路１５２は、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と、３クロック前のＵ相インバータ階調指令信号１１ｕａ、１２ｕａ（Ａ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）と、Ｕ相の電圧／電流極性isdを示すＵ相電流極性信号１３ｕとを入力として、予め設定されて記憶されている遅延記憶情報から、Ｕ相電圧の階調切替タイミングの遅延情報（Ｕ相遅延情報）３３ｕを抽出して出力する。
【００２５】
上記遅延記憶情報について以下に説明する。
図１０を用いて示したように、各インバータ３、４では、短絡防止遅延制御に起因して、電圧／電流極性isdにより出力電圧の切替タイミングに短絡防止時間分だけ遅れが発生する。相電圧の階調切替時に、各インバータ３、４の出力電圧の切替タイミングがどのように遅れるかは、例えばＵ相では、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と、切替前（３クロック前）のＵ相インバータ階調指令信号１１ｕａ、１２ｕａ（Ａ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）と、Ｕ相電流極性信号１３ｕ（電圧／電流極性isd）とで予め決まっており、このため、これらの情報を遅延記憶情報として予め設定して記憶しておく。
【００２６】
Ｕ相電流極性信号１３ｕ（電圧／電流極性isd）が同極性の場合の遅延記憶情報を図１３に、異極性の場合の遅延記憶情報を図１４に示す。図に示すように、Ｕ相インバータ階調指令信号であるＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵと、３クロック前のＡ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕと、Ｕ相の電圧／電流極性isdと、その時点の３相３レベルインバータ３およびマルチレベルインバータ４の各Ｕ相出力電圧の切替タイミングが遅れるか遅れないかの遅延情報を予め設定して記憶している。なお、図では、その時点の相電圧階調値、各インバータ３、４の出力電圧階調値も記載した。また、３相３レベルインバータ３については、該インバータ３の出力電圧の切替時のみ遅延情報を示したが、その他の場合は、遅延情報０を設定する。さらに、ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵと３クロック前のＡ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕとが異なる場合、即ち、相電圧の階調切替時の場合のみを表に示したが、２種の信号が一致する場合は、３相３レベルインバータ３およびマルチレベルインバータ４の双方とも、遅延情報０を設定する。
【００２７】
遅延情報選択回路１５２から出力されるＵ相遅延情報３３ｕは、相電圧の階調切替時には、図１３、図１４に示す遅延情報となり、相電圧の階調切替時以外は常時、遅延情報０となる。
このように、Ｕ相階調切替遅延予測部では、Ｕ相ビット情報変化信号１６３をＵ相電圧における階調切替時の検出信号として出力すると共に、短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を、予め設定して保持している遅延記憶情報から抽出して出力する。実際には短絡防止遅延制御は後段で行うものであるため、未制御である該短絡防止遅延制御に起因する遅延情報を予測して出力することになる。
なお、Ｕ相階調切替遅延予測部について説明したが、他相（Ｖ相、Ｗ相）についても同様に、階調切替遅延予測部にてビット情報変化信号１６３および遅延情報３３ｖ、３３ｗがそれぞれ生成される。
【００２８】
Ｕ相最適化演算部は、図１２に示すように、最適遅延時間決定回路１５４、カウンタ回路１５６および状態ビット切替回路１５７で構成される。なお、１６２はＵ相ビット情報変化信号１６３によるリセット信号である。
Ｕ相最適化演算部の最適遅延時間決定回路１５４は、各相の遅延情報３３ｕ、３３ｖ、３３ｗを全て入力すると共に、Ｕ相ビット情報変化信号１６３を入力して、Ｕ相における最適遅延時間を演算し、該最適遅延時間に対応するクロック信号のカウント数であるＵ相遅延カウント情報１５５（１５５ａ、１５５ｂ）を出力する。
【００２９】
最適遅延時間決定回路１５４における動作について、図１５および図１６に示すフローチャートに基づいて以下に説明する。
図に示すように、階調切替時の検出信号であるＵ相ビット情報変化信号１６３が最適遅延時間決定回路１５４に入力されると（ステップＴ１）、その時点の各相の遅延情報３３ｕ、３３ｖ、３３ｗを用いて、図１５のフローに示すロジックによりＵ相の３レベルインバータ３に対する最適化演算を行い、Ｕ相３レベルインバータ３に対する遅延カウント情報１５５ａを出力する。同時に図１６のフローに示すロジックによりＵ相マルチレベルインバータ４に対する最適化演算を行い、Ｕ相マルチレベルインバータ４に対する遅延カウント情報１５５ｂを出力する。
【００３０】
図１５に示すＵ相の３レベルインバータ３に対する最適化演算では、まず、Ｕ相の３レベルインバータ３の遅延情報が「１：遅れる」となっているか否かを判断し（ステップＴ２）、「１：遅れる」場合、Ｕ相の３レベルインバータ３に対する最適遅延時間として０を決定し、対応するカウント数＝０であるＵ相遅延カウント情報１５５ａを出力する（ステップＴ３）。
ステップＴ２にて、Ｕ相の３レベルインバータ３の遅延情報が「０：遅れない」場合、他相（Ｖ相、Ｗ相）の３レベルインバータ３の遅延情報のいずれかが「１：遅れる」となっているか否かを判断し（ステップＴ４）、「１：遅れる」場合、それに合わせて、Ｕ相の３レベルインバータ３の出力電圧切替タイミングを３レベルインバータ３の短絡防止時間分（ｔ１）だけ遅らせるための演算を行う。即ち、Ｕ相の３レベルインバータ３に対する最適遅延時間として、３レベルインバータ３の短絡防止時間ｔ１を決定し、この短絡防止時間ｔ１をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ａを出力する（ステップＴ５）。
【００３１】
ステップＴ４にて、他相（Ｖ相、Ｗ相）の３レベルインバータ３の遅延情報のどちらも「０：遅れない」場合、各相（Ｕ相、Ｖ相、Ｗ相）のマルチレベルインバータ４の遅延情報のいずれかが「１：遅れる」となっているか否かを判断する（ステップＴ６）。
ステップＴ６にて、「１：遅れる」場合、それに合わせて、Ｕ相の３レベルインバータ３の出力電圧の切替タイミングをマルチレベルインバータ４の短絡防止時間分（ｔ２）だけ遅らせるための演算を行う。即ち、Ｕ相の３レベルインバータ３に対する最適遅延時間として、マルチレベルインバータ４の短絡防止時間ｔ２を決定し、この短絡防止時間ｔ２をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ａを出力する（ステップＴ７）。
ステップＴ６にて、各相（Ｕ相、Ｖ相、Ｗ相）マルチレベルインバータ４の遅延情報のいずれも「０：遅れない」場合、Ｕ相の３レベルインバータ３に対する最適遅延時間として０を決定し、対応するカウント数＝０であるＵ相遅延カウント情報１５５ａを出力する（ステップＴ８）。
【００３２】
次に、図１６に示すＵ相のマルチレベルインバータ４に対する最適化演算では、まず、各相（Ｕ相、Ｖ相、Ｗ相）の３レベルインバータ３の遅延情報のいずれかが「１：遅れる」となっているか否かを判断する（ステップＴ９）。
ステップＴ９にて、「１：遅れる」場合、Ｕ相のマルチレベルインバータ４の遅延情報が「１：遅れる」となっているか否かを判断する（ステップＴ１０）。
ステップＴ１０にて、「１：遅れる」場合、Ｕ相マルチレベルインバータ４の出力電圧の切替タイミングを３レベルインバータ３とマルチレベルインバータ４との短絡防止時間の差分（ｔ１−ｔ２）だけ遅らせるための演算を行う。即ち、Ｕ相のマルチレベルインバータ４に対する最適遅延時間として短絡防止時間の差分（ｔ１−ｔ２）を決定し、（ｔ１−ｔ２）をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴ１１）。
【００３３】
ステップＴ１０にて、「０：遅れない」場合、Ｕ相マルチレベルインバータ４の出力電圧の切替タイミングを３レベルインバータ３の短絡防止時間分（ｔ１）だけ遅らせるための演算を行う。即ち、Ｕ相の３レベルインバータ３に対する最適遅延時間として、３レベルインバータ３の短絡防止時間ｔ１を決定し、この短絡防止時間ｔ１をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴ１２）。
ステップＴ９にて、各相（Ｕ相、Ｖ相、Ｗ相）３レベルインバータ３の遅延情報のいずれも「０：遅れない」場合、Ｕ相のマルチレベルインバータ４の遅延情報が「１：遅れる」となっているか否かを判断する（ステップＴ１３）。
ステップＴ１３にて、「１：遅れる」場合、Ｕ相の３レベルインバータ３に対する最適遅延時間として０を決定し、対応するカウント数＝０であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴ１４）。
【００３４】
ステップＴ１３にて、「０：遅れない」場合、他相（Ｖ相、Ｗ相）のマルチレベルインバータ４の遅延情報のいずれかが「１：遅れる」となっているか否かを判断し（ステップＴ１５）、「１：遅れる」場合、それに合わせて、Ｕ相のマルチレベルインバータ４の出力電圧切替タイミングをマルチレベルインバータ４の短絡防止時間分（ｔ２）だけ遅らせるための演算を行う。即ち、Ｕ相のマルチレベルインバータ４に対する最適遅延時間として、マルチレベルインバータ４の短絡防止時間ｔ２を決定し、この短絡防止時間ｔ２をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴ１６）。
ステップＴ１５にて、他相（Ｖ相、Ｗ相）のマルチレベルインバータ４の遅延情報のいずれも「０：遅れない」場合、Ｕ相のマルチレベルインバータ３に対する最適遅延時間として０を決定し、対応するカウント数＝０であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴ１７）。
【００３５】
このように最適遅延時間決定回路１５４では、Ｕ相ビット情報変化信号１６３が入力された時点の各相の遅延情報３３ｕ、３３ｖ、３３ｗを用いて、短絡防止遅延制御による切替タイミングの遅延時間が最大である相に、Ｕ相の階調切替タイミングが同期するように、Ｕ相３レベルインバータ３に対する遅延カウント情報１５５ａ、およびＵ相マルチレベルインバータ４に対する遅延カウント情報１５５ｂをそれぞれ出力することになる。
カウンタ回路１５６では、Ｕ相遅延カウント情報１５５（１５５ａ、１５５ｂ）を入力として、Ｕ相ビット情報変化信号１６３によるリセット信号１６２を起点として指定されたカウント数までクロック信号１６１を数え、カウント終了時に出力信号であるイネーブル状態情報１６４を変化させる。状態ビット切替回路１５７では、主制御回路１０からのＵ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と、カウント回路１５６からのイネーブル状態情報１６４とが入力され、イネーブル状態情報１６４が変化した時、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）をＵ相最適化階調指令信号３０ｕとして出力する。
【００３６】
なお、図１２では、Ｕ相３レベルインバータ３およびＵ相マルチレベルインバータ４への制御を便宜上まとめて図示したが、各々のインバータ３、４に対するＵ相遅延カウント情報１５５ａ、１５５ｂに基づいて、カウンタ回路１５６はそれぞれに対応するイネーブル状態情報１６４を出力して、状態ビット切替回路１５７では、各々のインバータ３、４に対するタイミングで、２ビットのＵ相３レベルインバータ最適化階調指令信号３０ｕ（ＡＵ、ＢＵ）と、３ビットのＵ相マルチレベルインバータ最適化階調指令信号３０ｕ（ＣＵ、ＤＵ、ＥＵ）とを出力する。
【００３７】
このように、Ｕ相最適化演算部では、Ｕ相ビット情報変化信号１６３が入力された時点の各相の遅延情報３３ｕ、３３ｖ、３３ｗを用いて、最適遅延時間決定回路１５４において、Ｕ相電圧の階調切替タイミングを最適化するための最適遅延時間を各々のインバータ３、４に対して決定する。そして、主制御回路１０から入力されるＵ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）を上記最適遅延時間分、遅らせて、各々のインバータ３、４に対するタイミングで、２ビットのＵ相３レベルインバータ最適化階調指令信号３０ｕ（ＡＵ、ＢＵ）と、３ビットのＵ相マルチレベルインバータ最適化階調指令信号３０ｕ（ＣＵ、ＤＵ、ＥＵ）とを出力する。
なお、最適遅延時間、および短絡防止時間は、階調制御における階調切替区間に対応する時間に比べて十分に短いものであり、階調制御は、最適遅延時間による最適化遅延制御および短絡防止時間による短絡防止遅延制御を、制御性良く併用できる。
【００３８】
以上がＵ相の電圧切替最適化遅延制御論理回路５１を説明したものであり、Ｖ相、Ｗ相の電圧切替最適化遅延制御論理回路５１についても同様であり、それぞれＶ相、Ｗ相の最適化階調指令信号３０ｖ、３０ｗを各々のインバータ３、４に対するタイミングで出力する。
この後、Ｕ、Ｖ、Ｗ相の最適化階調指令信号３０（３０ｕ、３０ｖ、３０ｗ）は、上述したように、ゲートパルス生成論理回路５２に入力され、ゲート信号３１に変換される（図８参照）。図１７に、最適化階調指令信号３０からゲート信号３１に変換するゲートパルス生成論理表を示す。各相共通のため、最適化階調指令信号３０を（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）と表し、各相２ビットの３レベルインバータ最適化階調指令信号（Ａ、Ｂ）から３レベルインバータ３への４個の半導体スイッチング素子Ｓ１〜Ｓ４へのゲート信号３１の生成について図１７（ａ）に示す。また、各相３ビットのマルチレベルインバータ最適化階調指令信号（Ｃ、Ｄ、Ｅ）からマルチレベルインバータ４への８個の半導体スイッチング素子ＳＳ１〜ＳＳ８へのゲート信号３１の生成について図１７（ｂ）に示す。
【００３９】
そして、上述したように、短絡防止遅延制御論理回路５３は、ゲートパルス生成論理回路５２からのゲート信号３１を入力として、各インバータ３、４内で出力切替時のアーム短絡防止のため、所定の短絡防止時間分（３相３レベルインバータ３に対する短絡防止時間ｔ１、マルチレベルインバータ４に対する短絡防止時間ｔ２）、所定の半導体スイッチング素子へのゲート信号を遅らせる短絡防止遅延制御を行って、３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂを出力する（図８参照）。
この３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂに基づいて各インバータ３、４を駆動するが、各相電圧の階調切替時には、全相の出力切替の対象となる全インバータ３、４において出力切替が同期し、各相階調切替タイミングが同期するものとなる。
【００４０】
この実施の形態では、以上のように、インバータのアーム短絡を防止する短絡防止遅延制御だけでなく、該短絡防止遅延制御に起因した各相電圧の階調切替タイミングの遅延情報を予測して該階調切替タイミングを最適化するための最適遅延時間を演算し、各相の階調切替タイミングを、最も遅れる相に同期させる最適化遅延制御を行うようにした。このため、各相電圧の階調切替時に各相電圧合計を信頼性よく零に保つことができる。
図１８（ａ）に示すような、３相電圧が平衡となるように階調制御された３相電圧波形において、階調切替時の拡大波形を図１８（ｂ）およびに図１８（ｃ）に示す。
図１８（ｂ）に示す階調切替時では、Ｕ相は短絡防止遅延制御により短絡防止時間分遅れて１階調増加、Ｖ相は増減なし、Ｗ相は１階調減少するものである。このとき、最適化遅延制御によりＷ相での階調切替タイミングをＵ相に合わせるように遅らせる。これにより、３相電圧合計は零に保たれ、中性点や漂遊の静電容量を介して流れる電流は発生しない。
図１８（ｃ）に示す階調切替時では、Ｕ相は１階調減少、Ｖ相は２階調増加、Ｗ相は短絡防止遅延制御により短絡防止時間分遅れて１階調減少するものである。このとき、最適化遅延制御によりＵ相、Ｖ相での階調切替タイミングをＷ相に合わせるように遅らせる。これにより、３相電圧合計は零に保たれ、中性点や漂遊の静電容量を介して流れる電流は発生しない。
【００４１】
図１９に、比較例として、短絡防止遅延制御のみ行い、最適化遅延制御を行わない場合について示す。図１９（ａ）は、図１８（ｂ）に対応する場合で、３相電圧合計は、階調切替時に約−１階調の電圧発生があり、これにより、中性点や漂遊の静電容量を介して電流が流れる。また、図１９（ｂ）は、図１８（ｃ）に対応する場合で、３相電圧合計は、階調切替時に約＋１階調の電圧発生があり、これにより、中性点や漂遊の静電容量を介して電流が流れる。
以上のように、この実施の形態では、短絡防止遅延制御と最適化遅延制御とにより、各相電圧の階調切替時に各相電圧合計を信頼性よく零に保つことができて、中性点や漂遊のコンデンサを介して流れる電流を抑制することができ、このため電磁波ノイズを低減することができる。
【００４２】
また、この実施の形態では、階調切替時を検出して、検出信号であるビット情報変化信号１６３の発生時点での相電圧階調切替タイミングの予測遅延情報に基づいて、最適遅延時間を決定するため、階調切替時の状態に合致した制御が可能になる。
さらに、階調切替タイミングの予測遅延情報を、予め設定して保持している遅延記憶情報から抽出して得るため、未制御である短絡防止遅延制御に起因する遅延情報を容易に信頼性よく予測できる。
さらにまた、最適化遅延制御では、クロック信号１６１をカウントするカウンタ回路１５６により、階調制御指令信号１１、１２を最適遅延時間に対応するカウント数だけ遅延させて出力するため、ゲート信号を微小な最適遅延時間だけ確実に遅延させることができ、信頼性の高い制御が行える。
【００４３】
実施の形態２．
上記実施の形態１で示した電圧切替最適化遅延制御論理回路５１内の最適化演算部の別例を以下に示す。
図２０は実施の形態２による３相インバータ装置におけるＵ相最適化演算部を示すもので、最適遅延時間決定回路２００、カウンタ回路１５６および状態ビット切替回路１５７で構成される。なお、最適遅延時間決定回路２００以外の動作は、上記実施の形態１と同様である。
Ｕ相最適化演算部の最適遅延時間決定回路２００は、Ｕ相の遅延情報３３ｕを入力すると共に、Ｕ相ビット情報変化信号１６３を入力して、Ｕ相における最適遅延時間を演算し、該最適遅延時間に対応するクロック信号のカウント数であるＵ相遅延カウント情報１５５（１５５ａ、１５５ｂ）を出力する。
【００４４】
最適遅延時間決定回路２００における動作について、図２１に示すフローチャートに基づいて以下に説明する。
図に示すように、階調切替時の検出信号であるＵ相ビット情報変化信号１６３が最適遅延時間決定回路２００に入力されると（ステップＴＴ１）、その時点のＵ相の遅延情報３３ｕを用いて、図２１（ａ）のフローに示すロジックによりＵ相の３レベルインバータ３に対する最適化演算を行い、Ｕ相３レベルインバータ３に対する遅延カウント情報１５５ａを出力する。同時に図２１（ｂ）のフローに示すロジックによりＵ相マルチレベルインバータ４に対する最適化演算を行い、Ｕ相マルチレベルインバータ４に対する遅延カウント情報１５５ｂを出力する。
【００４５】
図２１（ａ）に示すＵ相の３レベルインバータ３に対する最適化演算では、まず、Ｕ相の３レベルインバータ３の遅延情報が「１：遅れる」となっているか否かを判断し（ステップＴＴ２）、「１：遅れる」場合、Ｕ相の３レベルインバータ３に対する最適遅延時間として０を決定し、対応するカウント数＝０であるＵ相遅延カウント情報１５５ａを出力する（ステップＴＴ３）。
ステップＴＴ２にて、Ｕ相の３レベルインバータ３の遅延情報が「０：遅れない」場合、Ｕ相の３レベルインバータ３の出力電圧切替タイミングを３レベルインバータ３の短絡防止時間分（ｔ１）だけ遅らせるための演算を行う。即ち、Ｕ相の３レベルインバータ３に対する最適遅延時間として、３レベルインバータ３の短絡防止時間ｔ１を決定し、この短絡防止時間ｔ１をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ａを出力する（ステップＴＴ４）。
【００４６】
次に、図２１（ｂ）に示すＵ相のマルチレベルインバータ４に対する最適化演算では、Ｕ相のマルチレベルインバータ４の遅延情報が「１：遅れる」となっているか否かを判断する（ステップＴＴ５）。
ステップＴＴ５にて、「１：遅れる」場合、Ｕ相マルチレベルインバータ４の出力電圧の切替タイミングを３レベルインバータ３とマルチレベルインバータ４との短絡防止時間の差分（ｔ１−ｔ２）だけ遅らせるための演算を行う。即ち、Ｕ相のマルチレベルインバータ４に対する最適遅延時間として短絡防止時間の差分（ｔ１−ｔ２）を決定し、（ｔ１−ｔ２）をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴＴ６）。
ステップＴＴ５にて、「０：遅れない」場合、Ｕ相マルチレベルインバータ４の出力電圧の切替タイミングを３レベルインバータ３の短絡防止時間分（ｔ１）だけ遅らせるための演算を行う。即ち、Ｕ相の３レベルインバータ３に対する最適遅延時間として、３レベルインバータ３の短絡防止時間ｔ１を決定し、この短絡防止時間ｔ１をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５ｂを出力する（ステップＴＴ７）。
【００４７】
ところで、短絡防止遅延制御に起因する相電圧階調切替タイミングの予測遅延時間の最大値は、この場合、３相３レベルインバータ３の短絡防止時間ｔ１である。この実施の形態による最適遅延時間決定回路２００は、上記最大遅延時間を予め設定しておき、該最大遅延時間だけ各相の階調切替タイミングを遅延して、該最大遅延時間後に全相で同期させる。即ち、Ｕ相ビット情報変化信号１６３が入力された時点のＵ相の遅延情報３３ｕを用いて、上記最大遅延時間から短絡防止遅延制御によるＵ相の遅延時間を差し引いて、不足分の遅延時間を最適遅延時間として、Ｕ相３レベルインバータ３に対する遅延カウント情報１５５ａ、およびＵ相マルチレベルインバータ４に対する遅延カウント情報１５５ｂをそれぞれ出力することになる。
【００４８】
この実施の形態においても、短絡防止遅延制御と最適化遅延制御とにより、各相電圧の階調切替時に各相電圧合計を信頼性よく零に保つことができて、中性点や漂遊のコンデンサを介して流れる電流を抑制して電磁波ノイズを低減することができ、上記実施の形態１と同様の効果が得られる。
また、各相電圧の全ての階調切替時に、全相で最大遅延時間だけ階調切替タイミングを遅延させるため、出力電圧波形全体を最大遅延時間、遅延させた状態となり、出力電圧波形が歪みを有することなく信頼性が向上する。
【００４９】
上記実施の形態１、２では、ゲート信号生成回路１５を有する高精度波形制御回路１４は、デジタル論理回路として説明したが、アナログ回路あるいはソフトウェアで動作する中央演算処理回路（ＣＰＵ）であっても良い。
また、上記実施の形態１、２では、ゲート信号生成回路１５において、電圧切替最適化遅延制御論理回路５１をゲート信号生成回路１５の前段に配し、情報量の少ない階調制御指令信号１１、１２の段階で最適化遅延制御を行ったが、電圧切替最適化遅延制御論理回路５１をゲート信号生成回路１５の後段に配し、各インバータ３、４の半導体スイッチング素子へのゲート信号に変換した後に最適化遅延制御を行っても良い。
【００５０】
実施の形態３．
上記実施の形態１、２では、スター結線接続点側の３相の単相インバータに、コンデンサ１ａを共用とする３相３レベルインバータ３を用い、３相３レベルインバータ３の各相にマルチレベルインバータ４を直列に接続したが、各相の単相多重変換器を、同種の回路構成でそれぞれ出力電圧が異なる複数個の単相インバータを直列接続して構成しても良い。
図２２はこの発明の実施の形態３による３相負荷駆動用の電力変換装置としての３相インバータ装置１０１の主回路構成を示す図である。図に示すように、各相がスター結線された３相インバータ装置１０１により、制御装置１０８を備えて３相負荷１０５に電力供給するもので、それぞれの相は３個の単相インバータ１０２〜１０４が直列接続された単相多重変換器から成る。各単相インバータ１０２〜１０４は、系統からトランスを通して引き込まれる交流電力を整流して直流電力に変換した後、その直流電力を平滑コンデンサで平滑し、該平滑コンデンサからの直流電力を交流電力に変換するものであるが、ここでは便宜上、直流電源となるコンデンサとスイッチ群で構成されるインバータ部のみを図示する。なお、１０６、１０７はそれぞれインバータ側中性点、負荷側中性点を示す。
【００５１】
また、このように構成される単相多重変換器の各単相インバータ（１A.U.出力単相インバータ１０４、２A.U.出力単相インバータ１０３、４A.U.出力単相インバータ１０２）は、それぞれ直流電源を電圧源として電圧出力するが、電圧比（絶対値）は１：２：４の関係で、これらの発生電圧の総和で０〜７の８階調の出力電圧（絶対値）が得られる。また、上記直流電源の電圧比は、１：２：４に限らず、１：３：４、１：３：５、１：３：６、１：３：７等でも良く、それぞれの場合について、各単相インバータ１０４〜１０２の出力論理とそれらを直列接続した単相多重変換器の出力階調（電圧レベル）との関係を図２３の論理表に示す。
【００５２】
制御装置１０８は、上記実施の形態１と同様に、主制御回路１０および高精度波形制御回路１４を備え、主制御回路１０は、各単相インバータ１０２〜１０４の各階調値を演算し、このとき、３相電圧合計が零になるような３相平衡制御を併せて行う。高精度波形制御回路１４では、ゲート信号生成回路１５にて、各インバータ１０２〜１０４内のアーム短絡防止のための短絡防止遅延制御と、該短絡防止遅延制御による階調切替タイミングのずれを防止する電圧切替最適化遅延制御とがなされたゲート信号を生成する。
【００５３】
この実施の形態においても、正弦波に近い非常に滑らかな出力電圧階調波形が、３相平衡に制御された状態で得られると共に、短絡防止遅延制御と最適化遅延制御とにより、各相電圧の階調切替時に各相電圧合計を信頼性よく零に保つことができる。このため、中性点や漂遊のコンデンサを介して流れる電流を抑制して電磁波ノイズを低減することができ、上記実施の形態１と同様の効果が得られる。
【図面の簡単な説明】
【００５４】
【図１】この発明の実施の形態１による３相インバータ装置の構成を示す図である。
【図２】この発明の実施の形態１による３相インバータ装置の主回路構成を示す図である。
【図３】この発明の実施の形態１による３レベルインバータの動作を説明する図である。
【図４】この発明の実施の形態１によるマルチレベルインバータの動作を説明する図である。
【図５】この発明の実施の形態１による３相インバータ装置の各相出力電圧波形を示す図である。
【図６】この発明の実施の形態１による３相インバータ装置の３相出力電圧波形を示す図である。
【図７】この発明の実施の形態１の別例による３相インバータ装置の３相出力電圧波形を示す図である。
【図８】この発明の実施の形態１による３相インバータ装置の制御回路を説明する図である。
【図９】この発明の実施の形態１による短絡防止遅延制御を説明する図である。
【図１０】この発明の実施の形態１による短絡防止遅延制御における出力電圧切替タイミングの遅れと電圧／電流極性との関係を示す図である。
【図１１】この発明の実施の形態１による３相インバータ装置の階調切替遅延予測部の構成を示す図である。
【図１２】この発明の実施の形態１による３相インバータ装置の最適化演算部の構成を示す図である。
【図１３】この発明の実施の形態１による電圧切替最適化遅延制御論理回路が備える遅延記憶情報を示す図である。
【図１４】この発明の実施の形態１による電圧切替最適化遅延制御論理回路が備える遅延記憶情報を示す図である。
【図１５】この発明の実施の形態１による最適化演算部の最適遅延時間決定回路の動作を示すフローチャートである。
【図１６】この発明の実施の形態１による最適化演算部の最適遅延時間決定回路の動作を示すフローチャートである。
【図１７】この発明の実施の形態１による、階調指令信号からゲート信号への変換論理を示す図である。
【図１８】この発明の実施の形態１による効果を説明する３相出力電圧波形を示す図である。
【図１９】この発明の実施の形態１の比較例による３相出力電圧部分波形を示す図である。
【図２０】この発明の実施の形態２による最適化演算部の構成を示す図である。
【図２１】この発明の実施の形態２による最適化演算部の最適遅延時間決定回路の動作を示すフローチャートである。
【図２２】この発明の実施の形態３による３相インバータ装置の主回路構成を示す図である。
【図２３】この発明の実施の形態３による各相のインバータ出力論理と出力階調（電圧レベル）との関係を示した図である。
【符号の説明】
【００５５】
１  ３相３レベルインバータの直流入力回路、１ａ  コンデンサ、
３  ３相３レベルインバータ、４  単相マルチレベルインバータ、
５  マルチレベルインバータの直流入力回路、７  負荷回路、１０  主制御回路、
１１  ３レベルインバータ階調指令信号、
１１ｕ  Ｕ相３レベルインバータ階調指令信号、
１２  マルチレベルインバータ階調指令信号、
１２ｕ  Ｕ相マルチレベルインバータ階調指令信号、
１３  電圧／電流極性としての電流極性信号、
１３ｕ  Ｕ相電圧／電流極性としてのＵ相電流極性信号、
１５  駆動信号発生部としてのゲート信号生成回路、３０  最適化階調指令信号、
３０ｕ  Ｕ相最適化階調指令信号、３２ａ  ３レベルインバータゲート信号、
３２ｂ  マルチレベルインバータゲート信号、３３ｕ  Ｕ相遅延情報、
３３ｖ  Ｖ相遅延情報、３３ｗ  Ｗ相遅延情報、
５１  電圧切替最適化遅延制御論理回路、５２  ゲートパルス生成論理回路、
５３  短絡防止遅延制御論理回路、１０１  ３相インバータ装置、
１０２  ４A.U.出力単相インバータ、１０３  ２A.U.出力単相インバータ、
１０４  １A.U.出力単相インバータ、１０５  負荷、１０８  制御装置、
１５２  遅延情報選択回路、
１５３  階調切替時検出手段としてのビット情報変化検出回路、
１５４  最適遅延時間決定回路、１５５  Ｕ相遅延カウント情報、
１５６  カウント回路、１６１  クロック信号、
１６３  Ｕ相階調切替時検出信号としてのＵ相ビット情報変化検出信号、
２００  最適遅延時間決定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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