(57)【要約】【課題】  測定に手間がかからず、素子のダメージ評価が簡便に行える半導体装置の製造工程におけるチャージダメージ定量評価方法及びその装置、チャージダメージ定量評価用ウェハを提供する。【解決手段】  半導体ウェハ内にモニタ用のＭＯＳＦＥＴ  Ｑを複数準備する。ＭＯＳＦＥＴのゲート電極に接続するアンテナパターンは、各パターン形状でもって１００〜１００００程度まで適当に振り分けた所定のアンテナ比を構成し、それぞれプラズマチャージが捕集される。次に、リーク電流測定を行う。リーク電流測定は、ソース／ドレイン領域を基準電位（接地電位）、ゲート電圧Ｖgをパラメータとし、ゲート電極１２に流れる電流Ｉgが製品として動作させる電流の許容範囲から逸脱するゲート電圧値Ｖgbを探索する。リーク電流値のデータをウェハ全体で集計し、ウェハ全体の不良の度合いを不良率として算出する。この不良率は、チャージダメージ定量の指標となり得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体ウェハ内に、モニタ用のＭＯＳＦＥＴを複数準備し、前記ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流測定のデータから算出される不良率を定量の指標とする半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項２】
前記ＭＯＳＦＥＴは、少なくとも上層の配線の製造工程を経てプラズマチャージの影響を受けるものであり、ゲート電圧をパラメータとし、ゲート電極に流れる電流が製品として動作させる電流の許容範囲から逸脱するゲート電圧値を探索する請求項１記載の半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項３】
前記ＭＯＳＦＥＴは、製品に組み込まれる標準的なサイズで、かつプラズマチャージを捕集する各種条件の異なる配線パターンと繋がっており、ゲート電圧をパラメータとし、ゲート電極に流れる電流が製品として動作させる電流の許容範囲から逸脱するゲート電圧値を探索する請求項１記載の半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項４】
前記ＭＯＳＦＥＴは、製品に組み込まれる標準的なサイズで、かつプラズマチャージを捕集する各種条件の異なる配線パターンと繋がっており、前記ＭＯＳＦＥＴのゲート電極に流れる電流に関してスライスレベルを複数設定し、各種スライスレベルを越えるゲート電圧値を探索する請求項１記載の半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項５】
半導体ウェハ内に、ゲート電極が所定のアンテナ比を有する配線パターンにつながるＭＯＳＦＥＴを準備し、前記ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流測定のデータから算出される不良率を定量の指標とする半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項６】
前記ＭＯＳＦＥＴは複数設けられ、前記配線パターンは、前記ＭＯＳＦＥＴとそれぞれ段階的なアンテナ比を規定するよう複数種類設けられる請求項５記載の半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項７】
前記ＭＯＳＦＥＴは複数設けられ、前記配線パターンは、特定の条件を共通に設定して複数種類のパターンで構成される請求項５または６記載の半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項８】
前記ＭＯＳＦＥＴは複数設けられ、前記配線パターンは、前記ＭＯＳＦＥＴの段階的な劣化水準を規定するため複数種類設けられる請求項５〜７いずれか一つに記載の半導体装置の製造工程におけるチャージダメージ定量評価方法。
【請求項９】
ゲート電極が各種アンテナ比を構成する配線パターンにそれぞれつながる複数のＭＯＳＦＥＴを配備した半導体ウェハを支持するステージと、
複数の探針を保持する回路基板を有し、前記探針各々が前記ＭＯＳＦＥＴの各電極端子に接触することにより電気特性検査に関わる信号の授受を行うプローブカードと、
前記電気特性検査に利用されるための信号の生成、解析に関係するテストシステムが構築されたテスタと、
前記プローブカードと前記テスタの間の信号伝達を担うと共に測定または比較を伴う試験機能を備えた信号処理機構とを含み、
前記信号処理機構及び前記テスタを介して測定される前記各ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流値の複数データから不良率を算出し、ダメージ定量を規定することを特徴としたチャージダメージ定量評価装置。
【請求項１０】
製品に組み込まれる標準的なサイズで構成された複数のＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴ各々に対しプラズマチャージが捕集されるように前記ＭＯＳＦＥＴ各々のゲート電極に接続される少なくともアンテナ比の異なる複数種類の配線パターンと、
を含むチャージダメージ定量評価用ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造時のウェハプロセスにおいて、プラズマダメージをより簡便に定量する半導体装置の製造工程におけるチャージダメージ定量評価方法及びその装置、チャージダメージ定量評価用ウェハに関する。
【背景技術】
【０００２】
ウェハプロセスは、ＣＶＤ（化学気相成長）やアッシング、スパッタリングやドライエッチング等、プラズマを伴う各種プロセスが含まれる。従って、トランジスタ素子にはチャージダメージが入り、最悪、ゲート絶縁膜破壊に至る危険性がある。チャージングによりゲート絶縁膜が破壊に至る時間は、ＴＤＤＢ（time-dependent dielectric breakdown）と呼ばれ、絶縁膜に加えられる電界強度の関数に対応する。さらに、絶縁破壊に至るまでゲート絶縁膜に流れた電荷量Ｑbdを求めることで、信頼性評価に利用される。すなわち、ＴＤＤＢやＱbdをモニタすることでトランジスタ素子の寿命算出や、プラズマチャージダメージによる素子の劣化の有無や定量を行っていた（例えば、特許文献１参照）。
【特許文献１】特開平８−２０３９７１号公報（３頁、図１）。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来、素子のチャージダメージの有無を定量するために、ＴＤＤＢ評価やＱbd評価のような、いわゆる破壊試験に準ずる信頼性評価を、時間をかけて実施する必要があった。例えば、評価ＴＥＧ（test element group）を所望の配線層まで接続関係を引き回し、さらにそれを長時間の電気特性評価にかける必要があった。出荷する製品の性能保証などを行う観点では、上記のような信頼性評価は、製品としての品質を確認し保証する上で重要であり不可欠である。しかし、製造プロセス中に発生する単工程でのプラズマダメージの有無のような事象の定量を行う手法としては、評価にかかる時間的、工数的な面から考えると迂遠な手法であり、改善の余地がある。
【０００４】
本発明は上記のような事情を考慮してなされたもので、測定に手間がかからず、素子のダメージ評価が簡便に行える半導体装置の製造工程におけるチャージダメージ定量評価方法及びその装置、チャージダメージ定量評価用ウェハを提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造工程におけるチャージダメージ定量評価方法は、半導体ウェハ内に、モニタ用のＭＯＳＦＥＴを複数準備し、前記ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流測定のデータから算出される不良率を定量の指標とする。
【０００６】
上記本発明に係る半導体装置の製造工程におけるチャージダメージ定量評価方法によれば、ゲート絶縁膜のリーク電流測定のデータから算出される不良率は、実デバイスの信頼性データ、例えばＱbdと相関がとれる。すなわち、ゲート絶縁膜を通過する電荷量の多寡に応じたゲート絶縁膜の劣化度合いの変化に着目し、これをＱbd測定ではなく、上記不良率を求める方法で素子の劣化を検出する。素子の劣化度合い（不良率）からプラズマチャージダメージの定量化が実現される。これにより、チャージダメージによる劣化の影響が素子の寿命に及ぼす影響を把握できる。また、不良率に反映させる方式をとることにより、ダメージ量が回路形状によって異なるような場合においてもその差異を検出することができる。
【０００７】
なお、上記本発明に係る半導体装置の製造工程におけるチャージダメージ定量評価方法において、より好ましくは次のいずれかの特徴を有することにより、ダメージの大小に関するより定量的な評価に寄与する。
前記ＭＯＳＦＥＴは、少なくとも上層の配線の製造工程を経てプラズマチャージの影響を受けるものであり、ゲート電圧をパラメータとし、ゲート電極に流れる電流が製品として動作させる電流の許容範囲から逸脱するゲート電圧値を探索することを特徴とする。
前記ＭＯＳＦＥＴは、製品に組み込まれる標準的なサイズで、かつプラズマチャージを捕集する各種条件の異なる配線パターンと繋がっており、ゲート電圧をパラメータとし、ゲート電極に流れる電流が製品として動作させる電流の許容範囲から逸脱するゲート電圧値を探索することを特徴とする。
前記ＭＯＳＦＥＴは、製品に組み込まれる標準的なサイズで、かつプラズマチャージを捕集する各種条件の異なる配線パターンと繋がっており、前記ＭＯＳＦＥＴのゲート電極に流れる電流に関してスライスレベルを複数設定し、各種スライスレベルを越えるゲート電圧値を探索することを特徴とする。
【０００８】
本発明に係る半導体装置の製造工程におけるチャージダメージ定量評価方法は、半導体ウェハ内に、ゲート電極が所定のアンテナ比を有する配線パターンにつながるＭＯＳＦＥＴを準備し、前記ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流測定のデータから算出される不良率を定量の指標とする。
【０００９】
上記本発明に係る半導体装置の製造工程におけるチャージダメージ定量評価方法によれば、所定のアンテナ比を有する配線パターンにつながるＭＯＳＦＥＴを利用しゲート絶縁膜のリーク電流測定のデータから不良率を算出する。この不良率は、実デバイスの信頼性データ、例えばＱbdと相関がとれる。すなわち、ゲート絶縁膜を通過する電荷量の多寡に応じたゲート絶縁膜の劣化度合いの変化に着目し、これをＱbd測定ではなく、上記不良率を求める方法で素子の劣化を検出し、プラズマチャージダメージの定量化が実現される。これにより、チャージダメージによる劣化の影響が素子の寿命に及ぼす影響を把握できる。また、不良率に反映させる方式をとることにより、ダメージ量が回路形状によって異なるような場合においてもその差異を検出することができる。
【００１０】
なお、上記本発明に係る半導体装置の製造工程におけるチャージダメージ定量評価方法において、より好ましくは次のいずれかの特徴を有することにより、プラズマチャージを捕集するアンテナの形状に依存しない、様々なパターンの影響を加味した評価ができる。
前記ＭＯＳＦＥＴは複数設けられ、前記配線パターンは、前記ＭＯＳＦＥＴとそれぞれ段階的なアンテナ比を規定するよう複数種類設けられることを特徴とする。
前記ＭＯＳＦＥＴは複数設けられ、前記配線パターンは、特定の条件を共通に設定して複数種類のパターンで構成されることを特徴とする。
前記ＭＯＳＦＥＴは複数設けられ、前記配線パターンは、前記ＭＯＳＦＥＴの段階的な劣化水準を規定するため複数種類設けられることを特徴とする。
【００１１】
本発明に係るチャージダメージ定量評価装置は、ゲート電極が各種アンテナ比を構成する配線パターンにそれぞれつながる複数のＭＯＳＦＥＴを配備した半導体ウェハを支持するステージと、
複数の探針を保持する回路基板を有し、前記探針各々が前記ＭＯＳＦＥＴの各電極端子に接触することにより電気特性検査に関わる信号の授受を行うプローブカードと、前記電気特性検査に利用されるための信号の生成、解析に関係するテストシステムが構築されたテスタと、前記プローブカードと前記テスタの間の信号伝達を担うと共に測定または比較を伴う試験機能を備えた信号処理機構とを含み、前記信号処理機構及び前記テスタを介して測定される前記各ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流値の複数データから不良率を算出し、ダメージ定量を規定することを特徴としている。
【００１２】
上記本発明に係るチャージダメージ定量評価装置によれば、プローブカードを介して、所定のアンテナ比を有する配線パターンにつながるＭＯＳＦＥＴの電気的特性を検査し、ゲート絶縁膜のリーク電流値を測定する。ウェハ全体のＭＯＳＦＥＴにおけるリーク電流値のデータから不良率を算出する。この不良率から素子の劣化を検出し、プラズマチャージダメージの定量化を図る。これにより、チャージダメージによる劣化の影響が素子の寿命に及ぼす影響を把握できる。また、不良率に反映させる方式をとることにより、ダメージ量が回路形状によって異なるような場合においてもその差異を検出することができる。
【００１３】
本発明に係るチャージダメージ定量評価用ウェハは、製品に組み込まれる標準的なサイズで構成された複数のＭＯＳＦＥＴと、前記ＭＯＳＦＥＴ各々に対しプラズマチャージが捕集されるように前記ＭＯＳＦＥＴ各々のゲート電極に接続される少なくともアンテナ比の異なる複数種類の配線パターンと、を含む。
【００１４】
上記本発明に係るチャージダメージ定量評価用ウェハによれば、標準的なサイズで構成されたそれぞれのＭＯＳＦＥＴが、アンテナ比の異なる複数種類の配線パターンと接続された構成を有する。実デバイスに則したＭＯＳＦＥＴがアンテナ回路によって、どの程度ゲート絶縁膜が劣化するかを検査することができる。ウェハは検査専用ウェハの他、通常のデバイスが構成される製品用のウェハ内の空き領域に上記ＭＯＳＦＥＴが複数配備されているものが考えられる。
【発明を実施するための形態】
【００１５】
図１は、本発明の第１実施形態に係る半導体装置の製造工程におけるチャージダメージ定量評価方法を示す流れ図である。
図２（ａ），（ｂ）は、それぞれモニタ用のＭＯＳＦＥＴの概略的な平面図、断面図を示している。
図３は、モニタ用のＭＯＳＦＥＴのゲート電圧Ｖgに対するゲート電流Ｉgの変化の一例を示す特性図である。
これらの図を参照して、以下説明する。
【００１６】
図１の処理Ｓ１０１に示すように、半導体ウェハ内にモニタ用のＭＯＳＦＥＴ  Ｑを複数準備する。ＭＯＳＦＥＴ  Ｑ（図２参照）は、製品として用いられるサイズと同等であり、ここではＮチャネルＭＯＳＦＥＴとした。ゲート絶縁膜１１は３．５ｎｍ程度の酸化膜（Ｇox＝３．５ｎｍ）である。チャネルＬ／Ｗは、それぞれ０．１８／１０μｍ程度である。ゲート電極１２に接続する配線によるアンテナパターン１３は、任意の決まった数種類のパターン形状を用いるとよい。各パターン形状でもって１００〜１００００程度まで適当に振り分けた所定のアンテナ比を構成する。このようなアンテナ比として複数水準のＭＯＳＦＥＴを形成する際、ドライエッチング雰囲気等でそれぞれプラズマチャージが捕集される。
【００１７】
次に、処理Ｓ１０２に示すように、各ＭＯＳＦＥＴ  Ｑについてゲート絶縁膜１１のリーク電流測定を行う。リーク電流測定は、ソース／ドレイン領域１４を基準電位（接地電位）、ゲート電圧Ｖgをパラメータとし、ゲート電極１２に流れる電流Ｉgが製品として動作させる電流の許容範囲から逸脱するゲート電圧値Ｖgbを探索する。ゲート電圧値Ｖgbの高低がゲート絶縁膜１１の劣化に反映する。
【００１８】
次に、処理Ｓ１０３に示すように、上記ゲート絶縁膜１１のリーク電流値のデータをウェハ全体で集計し、ウェハ全体の不良の度合いを不良率として算出する。この不良率は、チャージダメージ定量の指標となり得る。図３では、作用される電流Ｉgのスライスレベルを１０−１０Ａにしてゲート電圧Ｖgを調整し（Ｖgb）、不良の有無（ゲート絶縁膜１１の劣化の度合い）を検出する。例えば、実線の特性では正常評価を得るが、破線のようなリーク電流の大きな特性が得られるものは不良となる。電流Ｉgの大きさについては１０−１２Ａ〜１０−６Ａの間で任意に取るとよい。Ｆ−Ｎ（Fowler-Nordheim）電流の領域で測定を行えばよく、下限についてはテスタの測定分解能に応じた設定を行う。また、電流Ｉgのスライスレベルは複数設けてもよい。また、複数回の測定を行い、それぞれについて不良か否かの判断を行ってもよい。
【００１９】
図４〜図６は、図２に示すモニタ用のＭＯＳＦＥＴのアンテナパターン例を示す平面図である。アンテナパターン１３は、プラズマチャージを捕集するための各種条件の異なる配線パターンが設けられる方がよい。この例では、図４のくし形構造、図５の格子形構造、図６のダミー型構造の各アンテナパターンが提供される。
【００２０】
図４において、長配線４１はＭＯＳＦＥＴ  Ｑのゲート電極(１２)に接続される。平行な配線４０が相互接続線４０１，４０２により接続され、くし形構造（fork）の配線パターン１３１を構成する。配線長Ｌ１、配線幅Ｗ１、配線間隔Ｓ１、配線の表面積の各値で条件設定し、複数種類のアンテナ比を規定する。
【００２１】
図５において、平行な配線５０が直交する相互接続線５１により接続され、格子形構造（check）の配線パターン１３２を構成する。相互接続線５１の一つはＭＯＳＦＥＴ  Ｑのゲート電極（１２）に接続される。配線幅Ｗ２、格子の大きさを決める配線長Ｌ２と配線間隔Ｓ２、配線の表面積の各値で条件設定し、複数種類のアンテナ比を規定する。
【００２２】
図６において、長配線６１はＭＯＳＦＥＴ  Ｑのゲート電極（１２）に接続される。平行な配線６０が互いに隣り合って島状に独立している。前記図４の相互接続線４０１，４０２を除いた形状であり、ＭＯＳＦＥＴ  Ｑのアンテナ回路としては長配線６１以外ダミー配線である。これにより、ダミー型構造（dummy）の配線パターン１３３を構成する。配線長Ｌ３、配線幅Ｗ３、配線間隔Ｓ３、配線の表面積の各値で条件設定し、複数種類のアンテナ比を規定する。
【００２３】
図７は、Ｑbdと不良率の相関を示す特性図である。上記図４〜図６のアンテナパターンを用いて、アンテナ比を１００〜２８００の範囲で複数種類条件設定したモニタ用の各ＭＯＳＦＥＴ  Ｑを準備する。図１の処理Ｓ１０２に示すように、各ＭＯＳＦＥＴ  Ｑについてゲート絶縁膜１１のリーク電流測定を行う。処理Ｓ１０３に示すように、ウェハ全体の不良率を導出する。これと同じモジュールに対し、Ｑbd評価（絶縁破壊に至るまでゲート絶縁膜に流れた電荷量）を実施し、Ｑbdデータを求めると、不良率と相関があることが分かる。すなわち、アンテナ比が大きくダメージが大きいと推測されるＭＯＳＦＥＴ  Ｑでは、不良率が５０％を越え、かつＱbdも著しく劣化するという結果が得られる。一方、アンテナ比が１００程度の、ダメージがほとんどないと推測されるＭＯＳＦＥＴ  Ｑでは、不良率が５％以下になり、かつＱbdの劣化もほとんどないという結果が得られる。
【００２４】
このように、上記導き出されたＭＯＳＦＥＴの不良率は、実デバイスの信頼性データ、例えばＱbdと相関がとれる。すなわち、ゲート絶縁膜を通過する電荷量の多寡に応じたゲート絶縁膜の劣化度合いの変化に着目し、これをＱbd測定ではなく、上記不良率を求める方法で素子の劣化を検出し、プラズマチャージダメージの定量化が実現される。これにより、チャージダメージによる劣化の影響が素子の寿命に及ぼす影響を把握できる。
【００２５】
上記実施形態の方法によれば、所定のアンテナ比を有する配線パターンにつながるＭＯＳＦＥＴを利用しゲート絶縁膜のリーク電流測定のデータから不良率を算出する。この不良率は、実デバイスの信頼性データ、例えばＱbdと相関がとれる。本来であれば、専用の評価サンプルを用意して、Ｑbdのような比較的時間のかかる評価を経なければ明らかにできなかったような製造工程中のチャージダメージの変化を上記不良率の算出で置き換えることができる。これにより、簡易的な電気特性評価によって簡便にプラズマチャージダメージの定量化ができ、チャージダメージによる劣化の影響が素子の寿命に及ぼす影響を把握できる。また、不良率に反映させる方式をとることにより、ダメージ量が回路形状によって異なるような場合においてもその差異を検出することができる。
【００２６】
図８は、本発明の第２実施形態に係るチャージダメージ定量評価装置の要部構成を示すブロック図である。ステージ８１には、前記図２に示すようなモニタ用のＭＯＳＦＥＴ  Ｑを配備した半導体ウェハＷＦが支持される。プローブカード８２は、複数の探針を保持する回路基板を有し、探針各々が上記ＭＯＳＦＥＴの各電極端子に接触することにより電気特性検査に関わる信号の授受を行う。テスタ８４は、電気特性検査に利用されるための信号の生成、解析に関係するテストシステムが構築されている。信号処理機構８３は、プローブカード８２とテスタ８４の間の信号伝達を担うと共に測定または比較を伴う試験機能を備えている。チャージダメージ定量評価装置８０は、この信号処理機構８３及びテスタ８４を介して測定される各ＭＯＳＦＥＴにおけるゲート絶縁膜のリーク電流値の複数データから不良率を算出し、ダメージ定量を規定する。
【００２７】
図９、図１０は、それぞれ本発明の第３実施形態に係るチャージダメージ定量評価用ウェハの要部構成を示す平面図である。前記図２に示すようなモニタ用のＭＯＳＦＥＴ  Ｑを半導体ウェハＷＦ１面内に分散して配備する（図９）。ＭＯＳＦＥＴ  Ｑは、前記図４〜図６に示すようなアンテナパターンをそれぞれ有し、アンテナ比を変えて複数種類設けられる。このようなモニタ用のＭＯＳＦＥＴ群をモジュール化したもの（ＭＤ）を半導体チップ領域の空き領域に配備することが考えられる。
また、図１０に示すように、検査専用ウェハとして、上記複数種類のアンテナパターン、アンテナ比のＭＯＳＦＥＴ  Ｑをモジュール化し（ＭＤ）、半導体ウェハ全域に配備する。図９、図１０いずれの構成も、プローブカードに対応できるパッド配置が必要である。
【００２８】
以上説明したように本発明によれば、所定のアンテナ比を有する配線パターンにつながるＭＯＳＦＥＴの電気的特性を検査し、ゲート絶縁膜のリーク電流値を測定する。ウェハ全体のＭＯＳＦＥＴにおけるリーク電流値のデータから不良率を算出する。この不良率から素子の劣化を検出し、プラズマチャージダメージの定量化を図る。これにより、チャージダメージによる劣化の影響が素子の寿命に及ぼす影響を把握できる。また、不良率に反映させる方式をとることにより、ダメージ量が回路形状によって異なるような場合においてもその差異を検出することができる。この結果、測定に手間がかからず、素子のダメージ評価が簡便に行える半導体装置の製造工程におけるチャージダメージ定量評価方法及びその装置、チャージダメージ定量評価用ウェハを提供することができる。
【００２９】
なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態に係るチャージダメージ定量評価方法を示す流れ図。
【図２】モニタ用のＭＯＳＦＥＴの概略的な平面図、断面図。
【図３】図２のゲート電圧Ｖgに対するゲート電流Ｉgの変化を示す特性図。
【図４】モニタ用のＭＯＳＦＥＴのアンテナパターン第１例を示す平面図。
【図５】モニタ用のＭＯＳＦＥＴのアンテナパターン第２例を示す平面図。
【図６】モニタ用のＭＯＳＦＥＴのアンテナパターン第３例を示す平面図。
【図７】Ｑbdと不良率の相関を示す特性図。
【図８】第２実施形態に係るチャージダメージ定量評価装置を示すブロック図。
【図９】第３実施形態に係るチャージダメージ定量評価用ウェハの第１平面図。
【図１０】第３実施形態に係るチャージダメージ定量評価用ウェハの第２平面図。
【符号の説明】
【００３１】
Ｓ１０１〜Ｓ１０３…処理ステップ、Ｑ…モニタ用のＭＯＳＦＥＴ、１１…ゲート絶縁膜、１２…ゲート電極、１３…アンテナパターン、１４…ソース／ドレイン領域、４０，４１，５０，６０，６１…配線、４０１，４０２，５１…相互接続線、８１…ステージ、８２…プローブカード、８３…信号処理機構、８４…テスタ、ＷＦ１，ＷＦ２…半導体ウェハ、ＭＤ…モジュール化したモニタ用のＭＯＳＦＥＴ群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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