(57)【要約】  【課題】  電源供給が一時的（又は瞬間的）に停止し、その電源供給が復帰した際にもパワーオンクリア回路にリセット期間を持つ。  【解決手段】  半導体集積回路２００のパワーオンクリア回路３０は、外部電源電圧Ｖｃｃ１に一端が接続されたコンデンサＣ３１と、コンデンサＣ３１の他端にドレインが接続されるとともに接地電位にソースが接続され、ゲートが抵抗Ｒ３１を介して外部電源電圧Ｖｃｃ１に接続されたＮチャネルＭＯＳトランジスタＱ３１と、コンデンサＣ３１およびＭＯＳトランジスタＱ３１の接続点に段接続されているとともに内部電源電圧Ｖｃｃ２と接地電位間に電源接続されたインバータＩＮＶ３１とを有している。【選択図】図１
2006042218.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧の供給によりレギュレートされた内部電源電圧を生成する電圧レギュレータと、電圧レギュレータの出力レベルのリセット信号を外部電源電圧の供給が開始されたときに出力するパワーオンクリア回路とを内蔵した半導体集積回路であって、
パワーオンクリア回路は、外部電源電圧の供給が一時的（又は瞬間的）に停止し、その電圧供給が復帰した際にも、リセット信号を出力することを特徴とした半導体集積回路。
【請求項２】
前記パワーオンクリア回路は、前記外部電源電圧の供給時にオンするＭＯＳトランジスタと、前記ＭＯＳトランジスタに直列接続され、前記外部電源電圧の供給時に前記ＭＯＳトランジスタを介して前記外部電源電圧により充電されるコンデンサと、前記ＭＯＳトランジスタおよびコンデンサの接続点の電位が入力され前記リセット信号が出力されるインバータとを有していることを特徴とした請求項１記載の半導体集積回路。
【請求項３】
前記ＭＯＳトランジスタがＮチャネル型であり、前記コンデンサとオンした前記ＭＯＳトランジスタとで微分回路を構成することを特徴とした請求項２記載の半導体集積回路。
【請求項４】
前記ＭＯＳトランジスタがＰチャネル型であり、前記コンデンサとオンした前記ＭＯＳトランジスタとで積分回路を構成することを特徴とした請求項２記載の半導体集積回路。
【請求項５】
外部電源電圧の供給によりレギュレートされた内部電源電圧を生成する電圧レギュレータと、電圧レギュレータの出力レベルのリセット信号を出力するパワーオンクリア回路とを内蔵した半導体集積回路であって、
パワーオンクリア回路は、前記外部電源電圧に一端が接続されたコンデンサと、コンデンサの他端にドレインが接続されているとともに接地電位にソースが接続され、ゲートが抵抗を介して前記外部電源電圧に接続されたＮチャネルＭＯＳトランジスタと、前記コンデンサおよびＭＯＳトランジスタの接続点に段接続されているとともに前記内部電源電圧と接地電位間に電源接続されたインバータとを有していることを特徴とした半導体集積回路。
【請求項６】
外部電源電圧の供給によりレギュレートされた内部電源電圧を生成する電圧レギュレータと、電圧レギュレータの出力レベルのリセット信号を出力するパワーオンクリア回路とを内蔵した半導体集積回路であって、
パワーオンクリア回路は、接地電位に一端が接続されたコンデンサと、コンデンサの他端にドレインが接続されているとともに前記外部電源電圧にソースが接続され、ゲートが抵抗を介して接地電位に接続されたＰチャネルＭＯＳトランジスタと、前記コンデンサおよびＭＯＳトランジスタの接続点に段接続されているとともに前記内部電源電圧と接地電位間に電源接続されたインバータとを有していることを特徴とした半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータとパワーオンクリア回路（パワーオンリセット回路とも呼ばれる）とを内蔵した半導体集積回路に関し、特に電圧レギュレータの出力レベルのリセット信号をパワーオンクリア回路から発生させる半導体集積回路に関する。
【背景技術】
【０００２】
フリップフロップ回路、またはフリップフロップ回路を基本構成とするレジスタやカウンタ等の順序論理回路が内部回路に用いられた半導体集積回路では、電源投入時に不安定なレベルを持ち誤動作の虞があるため、一般に、パワーオンクリア回路を内蔵している（例えば、特許文献１を参照。）。電源投入時にこのパワーオンクリア回路を動作させ、内部回路を初期化させることで、半導体集積回路の誤動作が防止される。
【０００３】
以下、従来のパワーオンクリア回路について、図５を参照して説明する。パワーオンクリア回路１０は、抵抗Ｒ１１、コンデンサＣ１１，Ｃ１２、ＮチャネルＭＯＳトランジスタＱ１１及びインバータＩＮＶ１１によって構成されている。抵抗Ｒ１１とコンデンサＣ１１とが電源電圧Ｖｃｃ と接地電位Ｇｎｄとの間に直列接続されている。また、コンデンサＣ１２とトランジスタＱ１１とが電源電圧Ｖｃｃ と接地電位Ｇｎｄとの間に直列接続され、トランジスタＱ１１のゲートが抵抗Ｒ１１とコンデンサＣ１１との接続点、即ちノードＮＤ１１に接続されている。インバータＩＮＶ１１の入力端子がコンデンサＣ１２とトランジスタＱ１１のドレインとの接続点、即ちノードＮＤ１２に接続されている。インバータＩＮＶ１１の出力信号は、リセット信号ＲＥＳとして後段に接続された内部回路（図示せず）に出力される。
【０００４】
このように構成されたパワーオンクリア回路１０において、電源電圧Ｖｃｃの供給が始まると、まず、ノードＮＤ１２がコンデンサＣ１２によってプルアップされ、ほぼ電源電圧Ｖｃｃ に保持される。このとき、インバータＩＮＶ１１からのリセット信号ＲＥＳはローレベルに保持される。コンデンサＣ１１は抵抗Ｒ１１を介して充電されるので、トランジスタＱ１１のゲート電圧が徐々に上昇し、トランジスタＱ１１のしきい値電圧に達すると、トランジスタＱ１１が導通状態に切り替わる。これに応じて、ノードＮＤ１２がハイレベルからローレベルに切り替わる。そして、インバータＩＮＶ１１からのリセット信号ＲＥＳがローレベルからハイレベルに切り替わる。リセット信号ＲＥＳがローレベルのとき、後段に接続された内部回路がリセットされ、リセット信号ＲＥＳがハイレベルになると、リセット状態が解除される。
【０００５】
次に上述のパワーオンクリア回路１０を内蔵した半導体集積回路１００について、図６を参照して説明する。この半導体集積回路１００は、パワーオンクリア回路１０により初期化される内部回路が低い耐圧のトランジスタで構成されていて、外部電源電圧Ｖｃｃ１がその耐圧以上になる場合、パワーオンクリア回路１０の出力レベルをこのトランジスタの耐圧に対応した、外部電源電圧Ｖｃｃ１より低い電圧レベルにする必要がある。その手段として、半導体集積回路１００は、外部電源電圧Ｖｃｃ１の供給によりレギュレートされた内部電源電圧Ｖｃｃ２を生成する電圧レギュレータ２０を内蔵している。
【０００６】
電圧レギュレータ２０は、出力用ＰチャネルＭＯＳトランジスタＱ２１、差動増幅器２１、分圧抵抗Ｒ２１，Ｒ２２からなる分圧回路２２および基準電圧源２３によって構成されている。ＭＯＳトランジスタＱ２１と分圧回路２２とが外部電源電圧Ｖｃｃ１ と接地電位Ｇｎｄとの間に直列接続され、その直列接続点、即ちノードＮＤ２１を内部電源電圧Ｖｃｃ２の出力端としている。差動増幅器２１の非反転入力端に分圧抵抗Ｒ２１，Ｒ２２の直列接続点、即ちノードＮＤ２２が接続されている。差動増幅器２１の反転入力端に基準電圧源２３が接続されている。差動増幅器２１の出力端がＭＯＳトランジスタＱ２１のゲートに接続されている。外部電源電圧Ｖｃｃ１とノードＮＤ２１間にＥＳＤ（Electro Static Discharge）保護用ダイオードＤ２１が接続され、ノードＮＤ２１と接地電位Ｇｎｄ間にＥＳＤ保護用ダイオードＤ２２が接続されている。また、ノードＮＤ２１と接地電位Ｇｎｄ間に外付けの平滑コンデンサＣ１が接続されている。
【０００７】
半導体集積回路１００は、外部電源電圧Ｖｃｃ１、例えば、Ｖｃｃ１＝３ｖが電圧レギュレータ２０に供給されると、電圧レギュレータ２０で内部電源電圧Ｖｃｃ２、例えば、Ｖｃｃ２＝２ｖが生成され、電圧レギュレータ２０からパワーオンクリア回路１０に外部電源電圧Ｖｃｃ１の替わりに内部電源電圧Ｖｃｃ２が供給される。このとき、パワーオンクリア回路１０において、図７に示すように、時刻Ｔ１からＴ２に、リセット信号ＲＥＳのロウレベル期間（リセット期間）を持つ。
【特許文献１】特開２００３−８４２６号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、フリップフロップ回路や順序論理回路が内部回路に用いられた半導体集積回路では、バッテリ交換、電源ラインの接続解除、あるいは何らかの要因による一時的（又は瞬間的）な外部電源電圧の供給停止等により、内部回路への電源電圧の供給が停止された場合においても、外部電源電圧の供給が復帰した際に、半導体集積回路の誤動作を防止するために、通常の電源投入時と同様に、パワーオンクリア回路により内部回路を初期化させる必要がある。
【０００９】
以下、半導体集積回路１００において、外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止し、その電圧供給が復帰した際のパワーオンクリア回路１０の動作について図７を参照して説明する。半導体集積回路１００への外部電源電圧Ｖｃｃ１＝３ｖの供給が時刻Ｔ３に停止し、Ｖｃｃ１＝０ｖになると、トランジスタＱ２１の寄生ダイオードまたはＥＳＤ防止ダイオードＤ２１によりＶｃｃ２（ノードＮＤ２１の電位）は２ｖから約０．６ｖになる（Ｖｃｃ２はＶｃｃ１＝０ｖの時間が長ければ分圧抵抗Ｒ２１，Ｒ２２によりいずれ０ｖになるが時定数により数秒かかる。）。その時、パワーオンクリア回路１０では、ノードＮＤ１２の電位はコンデンサＣ１２に蓄えられていた電位により、負電位に引き下げられるが、ＭＯＳトランジスタＱ１１の寄生ダイオードにより約−０．６ｖとなり、コンデンサＣ１２には約１．２ｖの電荷が蓄えられた状態となる。
【００１０】
そして、時刻Ｔ４のＶｃｃ２＝約０．６ｖのときに半導体集積回路１００への外部電源電圧Ｖｃｃ１＝３ｖの供給が復帰されると、ノードＮＤ１２の電位はＶｃｃ２−約１．２ｖ＝約０．８ｖとなり、インバータＩＮＶ１１のしきい値電圧Ｖｔ、例えばＶｔ＝１．０ｖより低く、リセット信号ＲＥＳはハイレベルとなり、パワーオンクリア回路１０はリセット期間を持てなくなる。そのため、電圧レギュレータ２０への外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止した場合、その電圧供給が復帰した際に、パワーオンクリア回路１０により半導体集積回路１００の内部回路を初期化できないという問題がある。インバータＩＮＶ１１のしきい値電圧Ｖｔを低く設計するとリセット期間を持つようにはなるが、電圧レギュレータ２０への通常の外部電源電圧Ｖｃｃ１の供給時にリセット期間が長くなり過ぎてしまい、半導体集積回路１００の内部回路を初期化する前に動作状態となり、回路として誤動作してしまうことにつながる。
【００１１】
従って、本発明の目的は、電圧レギュレータへの外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止した場合、その電圧供給が復帰した際にリセット期間を持つようにしたパワーオンクリア回路を有する半導体集積回路を提供することである。
【課題を解決するための手段】
【００１２】
（１）本発明の半導体集積回路は、外部電源電圧の供給によりレギュレートされた内部電源電圧を生成する電圧レギュレータと、電圧レギュレータの出力レベルのリセット信号を外部電源電圧の供給が開始されたときに出力するパワーオンクリア回路とを内蔵した半導体集積回路であって、パワーオンクリア回路は、外部電源電圧の供給が一時的（又は瞬間的）に停止し、その電圧供給が復帰した際にも、リセット信号を出力することを特徴とする。
（２）本発明の半導体集積回路は、上記（１）項の半導体集積回路において、前記パワーオンクリア回路は、前記外部電源電圧の供給時にオンするＭＯＳトランジスタと、前記ＭＯＳトランジスタに直列接続され、前記外部電源電圧の供給時に前記ＭＯＳトランジスタを介して前記外部電源電圧により充電されるコンデンサと、前記ＭＯＳトランジスタおよびコンデンサの接続点の電位が入力され前記リセット信号が出力されるインバータとを有していることを特徴とする。
（３）本発明の半導体集積回路は、上記（２）項の半導体集積回路において、前記ＭＯＳトランジスタがＮチャネル型であり、前記コンデンサとオンした前記ＭＯＳトランジスタとで微分回路を構成することを特徴とする。
（４）本発明の半導体集積回路は、上記（２）項の半導体集積回路において、前記ＭＯＳトランジスタがＰチャネル型であり、前記コンデンサとオンした前記ＭＯＳトランジスタとで積分回路を構成することを特徴とする。
（５）本発明の半導体集積回路は、外部電源電圧の供給によりレギュレートされた内部電源電圧を生成する電圧レギュレータと、電圧レギュレータの出力レベルのリセット信号を出力するパワーオンクリア回路とを内蔵した半導体集積回路であって、パワーオンクリア回路は、前記外部電源電圧に一端が接続されたコンデンサと、コンデンサの他端にドレインが接続されているとともに接地電位にソースが接続され、ゲートが抵抗を介して前記外部電源電圧に接続されたＮチャネルＭＯＳトランジスタと、前記コンデンサおよびＭＯＳトランジスタの接続点に段接続されているとともに前記内部電源電圧と接地電位間に電源接続されたインバータとを有していることを特徴とする。
（６）本発明の半導体集積回路は、外部電源電圧の供給によりレギュレートされた内部電源電圧を生成する電圧レギュレータと、電圧レギュレータの出力レベルのリセット信号を出力するパワーオンクリア回路とを内蔵した半導体集積回路であって、パワーオンクリア回路は、接地電位に一端が接続されたコンデンサと、コンデンサの他端にドレインが接続されているとともに前記外部電源電圧にソースが接続され、ゲートが抵抗を介して接地電位に接続されたＰチャネルＭＯＳトランジスタと、前記コンデンサおよびＭＯＳトランジスタの接続点に段接続されているとともに前記内部電源電圧と接地電位間に電源接続されたインバータとを有していることを特徴とする。
【００１３】
上記手段によれば、外部電源電圧Ｖｃｃ１の供給が停止したら、パワーオンクリア回路において、瞬時にコンデンサの蓄積電圧がＭＯＳトランジスタの寄生ダイオードの順方向電圧（約０．６ｖ）まで低下するので、その電圧供給が復帰した際にパワーオンクリア回路においてリセット期間を持つことができる。
【発明の効果】
【００１４】
本発明によれば、半導体集積回路への外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止した場合、その電圧供給が復帰した際にパワーオンクリア回路からの電圧レギュレータの出力レベルのリセット信号による内部回路の初期化をすることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の第１実施形態の半導体集積回路２００について図１を参照して説明する。尚、図６に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図６に示す従来の半導体集積回路１００と異なる点は、パワーオンクリア回路１０に替わりパワーオンクリア回路３０を有している点である。
【００１６】
パワーオンクリア回路３０は、抵抗Ｒ３１、コンデンサＣ３１、ＮチャネルＭＯＳトランジスタＱ３１及びインバータＩＮＶ３１によって構成されている。コンデンサＣ３１とトランジスタＱ３１とが外部電源電圧Ｖｃｃ１と接地電位Ｇｎｄとの間に直列接続されている。コンデンサＣ３１の一端が外部電源電圧Ｖｃｃ１に接続され、トランジスタＱ３１のソースが接地電位Ｇｎｄに接続され、トランジスタＱ３１のゲートが抵抗Ｒ３１を介して外部電源電圧Ｖｃｃ１に接続されている。インバータＩＮＶ３１の電源端子が電圧レギュレータ２０からの内部電源電圧Ｖｃｃ２と接地電位Ｇｎｄとの間に接続されている。インバータＩＮＶ３１の入力端子がコンデンサＣ３１の他端とトランジスタＱ３１のドレインとの接続点、即ちノードＮＤ３１に接続されている。インバータＩＮＶ３１の出力信号は、リセット信号ＲＥＳとして後段に接続された内部回路（図示せず）に出力される。
【００１７】
半導体集積回路２００の動作について、図２を参照して説明する。先ず最初に、半導体集積回路２００において、外部電源電圧Ｖｃｃ１の供給が通常に行なわれる時のパワーオンクリア回路３０の動作について説明する。時刻Ｔ１に外部電源電圧Ｖｃｃ１、例えば、Ｖｃｃ１＝３ｖが供給されると、この外部電源電圧Ｖｃｃ１＝３ｖは電圧レギュレータ２０に供給され、電圧レギュレータ２０で内部電源電圧Ｖｃｃ２、例えば、Ｖｃｃ２＝２ｖが生成され、電圧レギュレータ２０のノードＮＤ２１からパワーオンクリア回路３０のインバータＩＮＶ３１の電源として内部電源電圧Ｖｃｃ２＝２ｖが供給される。
【００１８】
また、その外部電源電圧Ｖｃｃ１＝３ｖはパワーオンクリア回路３０にも供給される。パワーオンクリア回路３０において、外部電源電圧Ｖｃｃ１＝３ｖは抵抗Ｒ３１を介してトランジスタＱ３１のゲートに供給されるとともに、コンデンサＣ３１の一端に供給される。外部電源電圧Ｖｃｃ１＝３ｖがトランジスタＱ３１のゲートに供給されると、トランジスタＱ３１はオンする。また、外部電源電圧Ｖｃｃ１＝３ｖがコンデンサＣ３１の一端に供給されると、まず、ノードＮＤ３１がコンデンサＣ３１によってプルアップされ、ほぼ外部電源電圧Ｖｃｃ１＝３ｖ となる。このとき、インバータＩＮＶ３１からのリセット信号ＲＥＳはローレベルとなる。
【００１９】
コンデンサＣ３１とオンしたトランジスタＱ３１とは微分回路を構成するため、ノードＮＤ３１の電位は、その後、コンデンサＣ３１の容量とトランジスタＱ３１のオン抵抗とによる時定数でＶｃｃ１＝３ｖから低下する。ノードＮＤ３１の電位が、時刻Ｔ２にインバータＩＮＶ３１のしきい値電圧Ｖｔより低下すると、インバータＩＮＶ３１からのリセット信号ＲＥＳがローレベルからハイレベルに切り替わる。従って、パワーオンクリア回路３０において、時刻Ｔ１からＴ２に、リセット信号ＲＥＳのロウレベル期間（リセット期間）を持つ。
【００２０】
次に、半導体集積回路２００において、外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止し、その電圧供給が復帰した際のパワーオンクリア回路３０の動作について説明する。半導体集積回路２００への外部電源電圧Ｖｃｃ１＝３ｖの供給が時刻Ｔ３に停止し、Ｖｃｃ１＝０ｖになると、トランジスタＱ３１は瞬時にオフし、トランジスタＱ３１の寄生ダイオードによりノードＮＤ３１の電位は約−０．６ｖになる。そして、半導体集積回路２００への外部電源電圧Ｖｃｃ１の供給が時刻Ｔ４に復帰されると、ノードＮＤ３１がコンデンサＣ３１によってプルアップされ、ノードＮＤ３１の電位はインバータＩＮＶ３１のしきい値電圧Ｖｔより上昇しほぼ外部電源電圧Ｖｃｃ１−０．６＝２．４ｖ となる。ノードＮＤ３１の電位がインバータＩＮＶ３１のしきい値電圧Ｖｔより上昇したとき、インバータＩＮＶ３１からのリセット信号ＲＥＳはローレベルとなる。
【００２１】
ノードＮＤ３１の電位は、その後、低下し、時刻Ｔ５にインバータＩＮＶ３１のしきい値電圧Ｖｔより低下すると、インバータＩＮＶ３１からのリセット信号ＲＥＳがローレベルからハイレベルに切り替わる。従って、パワーオンクリア回路３０において、時刻Ｔ４からＴ５に、リセット信号ＲＥＳのロウレベル期間（リセット期間）を持つ。
【００２２】
以上のように、コンデンサＣ３１の一端に供給する電圧を、外部電源電圧Ｖｃｃ１＝０ｖにしても０ｖにならない電圧レギュレータ２０からの内部電源電圧Ｖｃｃ２ではなく、供給停止時に必ず０ｖとなり、供給時に内部電源電圧Ｖｃｃ２より高い外部電源電圧Ｖｃｃ１としている。そのため、外部電源電圧Ｖｃｃ１の供給が停止したら瞬時にコンデンサＣ３１の蓄積電圧は約０．６ｖに低下し、その電圧供給が復帰した際には、ノードＮＤ３１の電位はインバータ３１のしきい値より高い、ほぼＶｃｃ−０．６ｖ＝２．４ｖとなる。従って、半導体集積回路２００への外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止した場合、その電圧供給が復帰した際にもパワーオンクリア回路３０はリセット期間をもつことができる。
【００２３】
次に、本発明の第２実施形態の半導体集積回路３００について図３を参照して説明する。尚、図１に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図１に示す半導体集積回路２００と異なる点は、パワーオンクリア回路３０に替わりパワーオンクリア回路４０を有している点である。
【００２４】
パワーオンクリア回路４０は、抵抗Ｒ４１、コンデンサＣ４１、ＰチャネルＭＯＳトランジスタＱ４１及びインバータＩＮＶ４１によって構成されている。トランジスタＱ４１とコンデンサＣ４１とが外部電源電圧Ｖｃｃ１と接地電位Ｇｎｄとの間に直列接続されている。トランジスタＱ４１のソースが外部電源電圧Ｖｃｃ１に接続され、コンデンサＣ４１の一端が接地電位Ｇｎｄに接続され、トランジスタＱ４１のゲートが抵抗Ｒ４１を介して接地電位Ｇｎｄに接続されている。インバータＩＮＶ４１の電源端子が電圧レギュレータ２０からの内部電源電圧Ｖｃｃ２と接地電位Ｇｎｄとの間に接続されている。インバータＩＮＶ４１の入力端子がトランジスタＱ４１のドレインとコンデンサＣ４１の他端との接続点、即ちノードＮＤ４１に接続されている。インバータＩＮＶ４１の出力信号は、リセット信号ＲＥＳとして後段に接続された内部回路（図示せず）に出力される。
【００２５】
半導体集積回路３００の動作について、図４を参照して説明する。先ず最初に、半導体集積回路３００において、外部電源電圧Ｖｃｃ１の供給が通常に行なわれる時のパワーオンクリア回路４０の動作について説明する。時刻Ｔ１に外部電源電圧Ｖｃｃ１、例えば、Ｖｃｃ１＝３ｖが供給されると、この外部電源電圧Ｖｃｃ１＝３ｖは電圧レギュレータ２０に供給され、電圧レギュレータ２０で内部電源電圧Ｖｃｃ２、例えば、Ｖｃｃ２＝２ｖが生成され、電圧レギュレータ２０のノードＮＤ２１からパワーオンクリア回路４０のインバータＩＮＶ４１の電源として内部電源電圧Ｖｃｃ２＝２ｖが供給される。このとき、ノードＮＤ４１の電位は、ロウレベルであり、インバータＩＮＶ４１からのリセット信号ＲＥＳはハイレベルとなる。
【００２６】
また、その外部電源電圧Ｖｃｃ１＝３ｖはパワーオンクリア回路４０にも供給される。パワーオンクリア回路４０において、外部電源電圧Ｖｃｃ１＝３ｖがトランジスタＱ４１のソースに供給されると、トランジスタＱ４１のゲートは接地電位Ｇｎｄに接続されており、オンしたトランジスタＱ４１を介してコンデンサＣ４１が充電される。オンしたトランジスタＱ４１とコンデンサＣ４１とは積分回路を構成するため、ノードＮＤ４１の電位は、その後、トランジスタＱ４１のオン抵抗とコンデンサＣ４１の容量とによる時定数でＶｃｃ１＝３ｖに上昇する。ノードＮＤ４１の電位が、時刻Ｔ２にインバータＩＮＶ４１のしきい値電圧Ｖｔより上昇すると、インバータＩＮＶ４１からのリセット信号ＲＥＳがハイレベルからロウレベルに切り替わる。従って、パワーオンクリア回路４０において、時刻Ｔ１からＴ２に、リセット信号ＲＥＳのハイレベル期間（リセット期間）を持つ。
【００２７】
次に、半導体集積回路３００において、外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止し、その電圧供給が復帰した際のパワーオンクリア回路４０の動作について説明する。半導体集積回路３００への外部電源電圧Ｖｃｃ１＝３ｖの供給が時刻Ｔ３に停止し、Ｖｃｃ１＝０ｖになると、トランジスタＱ４１は瞬時にオフし、トランジスタＱ４１の寄生ダイオードによりノードＮＤ４１の電位は約０．６ｖになる。そして、半導体集積回路３００への外部電源電圧Ｖｃｃ１＝３ｖの供給が時刻Ｔ４に復帰されると、電圧レギュレータ２０のノードＮＤ２１からパワーオンクリア回路４０のインバータＩＮＶ４１の電源として内部電源電圧Ｖｃｃ２＝２ｖが供給される。このとき、ノードＮＤ４１の電位は、約０．６ｖで、インバータＩＮＶ４１のしきい値電圧Ｖｔより低く、インバータＩＮＶ４１からのリセット信号ＲＥＳはハイレベルとなる。
【００２８】
ノードＮＤ４１の電位は、その後、Ｖｃｃ１＝３ｖに上昇する。ノードＮＤ４１の電位が、時刻Ｔ５にインバータＩＮＶ４１のしきい値電圧Ｖｔに上昇すると、インバータＩＮＶ４１からのリセット信号ＲＥＳがハイレベルからロウレベルに切り替わる。従って、パワーオンクリア回路４０において、時刻Ｔ４からＴ５に、リセット信号ＲＥＳのハイレベル期間（リセット期間）を持つ。
【００２９】
以上のように、トランジスタＱ４１のソースに供給する電圧を、外部電源電圧Ｖｃｃ１＝０ｖにしても０ｖにならない電圧レギュレータ２０からの内部電源電圧Ｖｃｃ２ではなく、供給停止時に必ず０ｖとなる外部電源電圧Ｖｃｃ１としている。そのため、外部電源電圧Ｖｃｃ１の供給が停止したら瞬時にコンデンサＣ４１の蓄積電圧は約０．６ｖに低下し、その電圧供給が復帰した際には、ノードＮＤ４１の電位はインバータ４１のしきい値より低い、約０．６ｖからインバータ３１のしきい値より高い外部電源電圧Ｖｃｃ１となる。従って、半導体集積回路３００への外部電源電圧Ｖｃｃ１の供給が一時的（又は瞬間的）に停止した場合、その電圧供給が復帰した際にもパワーオンクリア回路４０はリセット期間をもつことができる。
【００３０】
尚、上記各実施の形態では、インバータを１段で説明したが、複数の奇数段で構成してもよい。また、第１実施形態ではパワーオンクリア回路からのリセット信号ＲＥＳのロウレベル期間をリセット期間とし、第２実施形態ではパワーオンクリア回路からのリセット信号ＲＥＳのハイレベル期間をリセット期間として説明したが、インバータを偶数段で構成して逆のレベルとすることもできる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態の半導体集積回路２００の回路図。
【図２】図１に示す半導体集積回路２００の動作を説明する波形図。
【図３】本発明の第２実施形態の半導体集積回路３００の回路図。
【図４】図３に示す半導体集積回路３００の動作を説明する波形図。
【図５】従来のパワーオンクリア回路１０の一例の回路図。
【図６】図５のパワーオンクリア回路１０を内蔵した半導体集積回路１００の回路図。
【図７】図６に示す半導体集積回路１００の動作を説明する波形図。
【符号の説明】
【００３２】
２０  電圧レギュレータ
２１  差動増幅器
２２  分圧回路
２３  基準電圧源
３０，４０  パワーオンクリア回路
２００，３００  半導体集積回路
Ｒ２１，Ｒ２２  分圧抵抗
Ｒ３１，Ｒ４１  抵抗
Ｃ３１，Ｃ４１  コンデンサ
Ｑ２１  出力用ＰチャネルＭＯＳトランジスタ
Ｑ３１  ＮチャネルＭＯＳトランジスタ
Ｑ４１  ＰチャネルＭＯＳトランジスタ
ＩＮＶ３１，ＩＮＶ４１  インバータ
【図１】
2006042218.tif 000003
【図２】
2006042218.tif 000004
【図３】
2006042218.tif 000005
【図４】
2006042218.tif 000006
【図５】
2006042218.tif 000007
【図６】
2006042218.tif 000008
【図７】
2006042218.tif 000009