(57)【要約】      （修正有）【課題】  アナログビデオ信号タイミングを導出するために、ビデオ同期信号をデジタル化及び分析する能力を有するアナログビデオ信号のデジタル化において最適標本遅延を決定する。【解決手段】  ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法であって、該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である。【選択図】        図２
2006042385.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）アナログビデオ信号における高速過渡を有するビデオ信号を生成すること、
（ｂ）該同期信号に関して、該標本化クロックの標本化遅延を設定すること、
（ｃ）該標本化クロックの所定の周波数における該ビデオ信号をデジタル画像信号にサンプル化すること、
（ｄ）該デジタル画像信号からグレースコアを計算すること、
（ｅ）少なくとも２つの異なった標本化遅延設定に対して（ｂ）−（ｄ）を繰り返すこと、
（ｆ）最適標本化遅延として、最適グレースコアに対応するものを選択することを含む、
ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法において、
該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である
ことを特徴とする最適標本遅延を決定する方法。
【請求項２】
該デジタル画像信号のために該グレースコアを計算する工程が、特定の標本化遅延設定に最も近い標本化遅延設定及び特定の標本化遅延設定に対応するグレースコアの重み付き総和として特定の標本化遅延設定のためのグレースコアを計算する工程を含む請求項１記載の最適標本遅延を決定する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログビデオ信号タイミングを導出するために、ビデオ同期信号をデジタル化及び分析する能力を有するアナログビデオ信号のデジタル化のためのシステムに関する。アナログビデオ信号は、白黒画像と、赤、緑と青に各一つの３つの単色チャネルを具備するカラー画像を表現することができ、低、中又は高ライン率アナログビデオ信号である。
【背景技術】
【０００２】
アナログビデオ信号のデジタル化のためのシステムは、ビデオフレームグラバーと呼ばれる。アナログビデオ信号は、画像がビデオモニターにおいて直接に視覚化されるように画像についての情報を担う。デジタル化は、デジタルフォーマットの画像を獲得するために必要である。デジタルフォーマットにおいて、画像は、容易に処理及び記憶され、そして種々の形式のハードコピー装置に正確に送信及び再生される。ＣＴ及びＭＲスキャナーと超音波装置の如く放射線医学診断のための医療システムを含む多数のシステムは、観察対象の電子画像を発生し、ビデオモニターにおいて人による解釈のための画像を表示する。通常、それらは、ハードコピー装置へのデジタル画像伝送手段を有さない。これらの場合に、アナログビデオデータを画像のデジタル表現に変換するビデオフレームグラバーにアナログビデオ信号を分岐することが可能である。こうして獲得されたデジタル画像信号は、白黒写真透明フィルムの如く、ハードコピーに観察対象の画像を記録するために使用される。
【０００３】
ビデオフィルムグラバーは、７５オームの特性インピーダンスを有する同軸ＢＮＣケーブル又はファイバーオプティックケーブルの如く、バイポーラ素子又は物理的伝送媒体におけるアナログ電圧を標本し、デジタル画像信号を記憶し、その値は、例えば、バイポーラ素子における信号の電圧振幅に比例する。アナログビデオ信号は、画像を表現する。最も簡単な場合に、全画像は、最先ラインから始まって各ライン毎にアナログビデオ信号によって与えられる。各画像ラインごとに、まず、最左データが与えられ、所与のデータの右側のデータが続けられる。同一画像は、主に、ビデオモニターにおける連続的な視覚化のために、繰り返して連続的に送信される。全画像のデータが開始する位置と画像の新ラインが開始する位置を指示するために、特別な信号が、画像を表現するアナログデータとともに、送信される。これらの特別な信号は、同期信号と呼ばれ、”ｓｙｎｃ”信号と略記される。基本的に、図１に示された如く、画像の第１ラインが続くことを指示するＶＳＹＮＣと呼ばれる垂直同期信号と、次のラインのビデオデータが続くことを指示するＨＳＹＮＣと呼ばれる水平同期信号とがある。ＶＳＹＮＣ信号は、垂直ドライブと呼ばれる異なる物理的伝送媒体で送信することができる。通常、これは、絶えず、高電圧レベルと、垂直同期の瞬間と一致する立下り縁と、立下り縁の直後の立上り縁とを有する２進信号である。垂直同期信号の２つの立下り縁の間の時間は、フレーム周期と呼ばれる。垂直同期信号の立下り縁と立下り縁の後に生ずる立上り縁の間の時間は、垂直同期チップ幅と呼ばれる。
【０００４】
分離ＶＳＹＮＣの場合に、ＨＳＹＮＣ信号も水平ドライブと呼ばれるさらに別の物理的伝送媒体で送信される。ＨＳＹＮＣもまた、水平同期の瞬間と一致する立下り縁と立下り縁の直後の立上り縁を有する２進信号である。水平同期信号の２つの立下り縁の間の時間は、ライン周期と呼ばれる。水平同期信号の立下り縁と立下り縁の後に生ずる立上り縁の間の時間は、水平同期チップ幅と呼ばれる。それから、画像を表現するアナログビデオ信号は、第３物理的伝送媒体において搬送され、デジタル画像信号を発生するためにデジタル化される。両同期信号は、アナログビデオ信号の標本化動作を同期化するために使用さ
れる。
【０００５】
ＨＳＹＮＣ及びＶＳＹＮＣ信号はまた、一つの物理的伝送媒体において組み合わされ、ＣＳＹＮＣ（複合同期）信号と呼ばれる。ＣＳＹＮＣ信号におけるＨＳＹＮＣ及びＶＳＹＮＣ信号の間の差は、垂直及び水平同期チップ幅の間の幅差により示される。産業用ビデオフォーマットにおいて、垂直同期チップ幅は３ライン周期の大きさである。通常、垂直同期チップ幅は、半ライン周期の鋸歯状パルスが導入されるために、半ライン周期の最小持続時間を有し、一方、水平同期チップ幅は、ライン周期のほんの小部分の持続時間を有する。ビデオフレームグラバーは、ＶＳＹＮＣ信号からＨＳＹＮＣ信号を区別することができなければならない。このため、フレームグラバーは、種々の同期チップの持続時間についての情報を有さなければならない。分離ＣＳＹＮＣと純アナログビデオ信号の場合に、２つの物理的伝送媒体が、ビデオ画像を十分に規定するために必要である。
【０００６】
ＣＳＹＮＣ信号はまた、純アナログビデオ信号と組み合わされる。その場合に、唯一の物理的伝送媒体が、「複合ビデオ」と呼ばれる必要なビデオ情報のすべてを搬送する。このため、利用可能な電圧範囲は、２つの小範囲に分離される。第１小範囲は、通常０ｍＶ〜３００ｍＶの低電圧であり、同期信号のために確保される。他方の小範囲は、通常３００ｍＶ〜１０００ｍＶの高電圧であり、純アナログビデオ信号のために確保される。複合ビデオ信号が設けられるならば、ビデオフレームグラバーは、ビデオデータにおける立下り縁が水平又は垂直同期信号に対して取られない如く、ビデオ信号からＣＳＹＮＣ信号を分離することができることは重要である。このため、ビデオフレームグラバーは、上記の電圧小範囲についての知識を有さなければならない。
【０００７】
医療応用における多くのアナログビデオ信号は、フレーム記憶メモリにおけるデジタル画像から導出され、視覚的解釈のためのビデオモニターにおいて連続的に表示されなければならない。フレーム記憶は、フレーム記憶内の固定ベースクロックから導出された率においてアナログ信号を発生する。このベースクロックは、システムのピクセルクロックと呼ばれる。アナログビデオ画像のライン内で、ピクセルクロックの周期毎に、デジタル画像における対応するラインの次のピクセルが、例えば８ビットのデジタル信号からアナログ信号例えばアナログ電圧に、デジタル対アナログ変換器によって変換される。全システムの帯域幅により、アナログ信号は、新ピクセル値がアナログ対デジタル変換器に設けられた後、ピクセルクロック周期の部分においてその目標値に達する。アナログビデオ信号、例えば、連続ピクセルに対して全範囲オン／オフパターンを表現する信号に対して、実最小及び最大目標値は、帯域幅制限により達せられないが、２つのピクセルオンに２つのピクセルオフが続くパターンに対して、目標値は達せられる。
【０００８】
通常、フレーム記憶は、同一ベースクロックから同期信号ＨＳＹＮＣとＶＳＹＮＣを導出する。このため、ライン周期は、多くの場合に、ピクセルクロック周期の整数倍であり、そしてフレーム周期は、ライン周期の整数倍であるが、ライン周期がピクセル周期のそのような倍数ではないアナログビデオ信号を生成するシステムが存在する。
【０００９】
上記の如く、ビデオフレームグラバーは、同期チップ幅、ＣＳＹＮＣのための電圧小範囲、及び純アナログビデオ信号、等についての知識を有さなければならない。一つの特定ビデオ標準、例えばＣＣＩＲ６２５に対して、これらのパラメータのすべては、十分に規定され、ビデオフレームグラバーにおいて一定である。そのような形式のビデオフレームグラバーは、この標準により、アナログビデオ信号をデジタル化することができる。医療応用において、主に画像の特性により、アナログビデオ信号と同期信号は、上記のパラメータに対して特定の設定を有する。このため、これらのパラメータは、ビデオフレームグラバーに対して調整され、実装され、又は通知されなければならない。これらのパラメータの幾つかは、フレーム記憶の製造業者により周知であり、幾つかは、現実に、実装依存
性である。さらに、種々の製造業者からフレーム記憶についての情報を収集し、ビデオフレームグラバーを実装する技術者にこの情報を提供することは、かなり不便である。通常、ビデオタイミングの判定は、共通ビデオ信号でトリガーすることができる汎用オシロスコープを使用して手動で行われる。これは、非常にめんどうな作業であり、操作者の多大な熟練を必要とし、幾つかのビデオ信号に対して、オシロスコープの４００ＭＨｚの帯域幅を必要とする。幾つかのパラメータに対して最も最適な設定を見付けるために、透明写真フィルムの如く、高品質ハードコピーにおいてデジタル画像を再生することが、しばしば必要であった。幾つかの試みが、最適設定を見付けるために必要であった。試みの数が低下されるならば、パラメータの最適下限設定が行われた。これは、ある状況において、正しい設定に達することを非常に困難又は非常に高価にし、デジタル像の品質を低下させた。これらの画像が、白黒透明写真フィルムの如く、高感光性のハードコピーにおいて再生されるならば、悪いパラメータ設定が、画像の診断品質を劣化させる明らかな見掛けの人為物を生ずる。
【００１０】
このため、広範囲のアナログビデオフォーマットに対してビデオタイミングを決定することができるシステムを提供することが、発明の第１目的である。
【００１１】
デジタル化プロセスに対して必要なパラメータを測定することができる、アナログビデオ信号をデジタル化するためのシステムを提供することが、発明の第２目的である。
【００１２】
他の目的は、以後の説明から明らかになるであろう。
【発明の開示】
【課題を解決するための手段】
【００１３】
本発明に従うと、
（ａ）アナログビデオ信号における高速過渡を有するビデオ信号を生成すること、
（ｂ）該同期信号に関して、該標本化クロックの標本化遅延を設定すること、
（ｃ）該標本化クロックの所定の周波数における該ビデオ信号をデジタル画像信号にサンプル化すること、
（ｄ）該デジタル画像信号からグレースコアを計算すること、
（ｅ）少なくとも２つの異なった標本化遅延設定に対して（ｂ）−（ｄ）を繰り返すこと、
（ｆ）最適標本化遅延として、最適グレースコアに対応するものを選択することを含む、
ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法において、
該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である
ことを特徴とする最適標本遅延を決定する方法
が提供される。
【発明を実施するための最良の形態】
【００１４】
本発明は、添付の図面を参照して実施例により以後記載される。
【００１５】
図２において、本発明によるビデオフレームグラバーシステムのブロック図が示される。２つの最も重要な構成ブロックは、アナログビデオデジタイザー３３と同期信号デジタイザー４３である。アナログビデオデジタイザー３３は、アナログビデオ信号を受信し、標本し、デジタル化し、デジタル画像信号を送出しなければならない。ビデオフレームグラバーシステムに設けられるアナログビデオ信号は、図２の上半分のブロックによって示唆された、いくつかの変換を優先的に受ける。まず第１に、アナログビデオ信号は、アナ
ログビデオデジタイザー３３の作用可能領域に縮小されなければならない。デジタイザーは、−２Ｖの低電圧と０Ｖの高電圧を期待する。純アナログビデオ信号の電圧範囲が２ボルトでないならば、ビデオ利得回路３０は、その範囲内に純アナログビデオ信号を入れるために調整される。優先的に、ビデオ利得回路３０は、アナログビデオ信号の振幅を増幅又は低減する。ビデオ利得因子は、こうして、可変でなければならない。好ましい実施態様において、ビデオ利得因子は、０〜２５５の値を記憶することができる８ビットレジスターによって電子的に設定され、デジタル値に関して線形的に変化する電圧を送り出すためにデジタル対アナログ変換器に結合される。値０において、ビデオ利得回路３０内の掛算器（不図示）は、０．３Ｖの電圧を供給され、そして２５５において、１．３Ｖを供給される。ビデオ利得回路３０によってリサイズされるアナログビデオ信号は、その後、アナログフィルター回路３１に送信される。アナログビデオ信号の使用帯域幅により、特定アナログ低域フィルターが、リサイズされたアナログビデオ信号を濾波するために選択される。好ましい実施態様において、フィルター選択は省かれ、濾波効果を与えず、８０ＭＨｚ、４０ＭＨｚ又は１２ＭＨｚの遮断周波数を有する低域フィルターが、選択される。ビデオ信号の使用帯域幅は、優先的に、アナログビデオ信号が発生される推定ピクセルクロック周波数から導出される。アナログビデオ信号を濾波する利点は、システムに付加された高周波数雑音が、相当に低減される事実にある。濾波されたアナログビデオ信号は、それから、最低アナログビデオレベルにクランプするユニットに送信される。これは、バックポーチクランピング回路３２によって概略される。この回路は、濾波されたアナログビデオ信号と、同期信号から導出された信号とを取り入れる。最終信号は、ビデオ信号のバックポーチが標本される瞬間を指示するために使用される。バックポーチのレベルは、他のアナログビデオレベルが参照されなければならない絶対レベルである。バックポーチクランピング回路内に、２つのレジスター（不図示）が設置され、第１レジスターは、バックポーチを標本する前に導入されなければならないＨＳＹＮＣ信号に関する遅延を指示し、そして第２レジスターは、標本が行われなければならない時間区間を指示する。技術において公知の如く、幾つかのビデオフォーマットは、絶対ブランクを表現するブランキングレベルの上の設定レベルを有する。設定レベルに関してすべてのアクティブビデオ信号を参照するために、ビデオオフセット因子が、バックポーチクランピング回路３２において実装される。優先的に、８ビットのデジタルレジスターは、０〜２５５の値を含む。該レジスターに結合されたデジタル対アナログ変換器は、濾波されたアナログビデオ信号に印加される設定レベルにデジタル値を変換する。バックポーチクランピング回路３２は、アナログビデオデジタイザー３３によってデジタル化される純アナログビデオ信号を出力する。優先的に、これは、８ビットのアナログ対デジタル変換器であり、１２０ＭＨｚの最大標本周波数を有する。アナログビデオデジタイザー回路３３の標本周波数は、標本化クロック発生器４２によって課せられ、アナログビデオ信号がデジタル化されなければならない各時点において立上りクロック信号を発生する。アナログビデオデジタイザー回路の出力は、優先的に、８ビットデジタル画像信号であり、後の処理のためにデジタルメモリユニット３５に記憶される。デジタルメモリユニット３５は、ランダムアクセスメモリ（ＲＡＭ）、ハードディスク、磁気テープ、等である。デジタルメモリ３５内に記憶されたデジタル画像信号は、Ａｇｆａ−Ｇｅｖａｅｒｔ  Ｎ．Ｖ．、Ｍｏｒｔｓｅｌ、Ｂｅｌｇｉｕｍによって販売されるＡｇｆａ  ＬＲ  ３０００レーザー記録器システムの如く、ハードコピー装置に送信され、写真フィルムの如くハードコピーにおいてアクセスビデオ信号によって表現された画像を再生する。
【００１６】
同期信号は、異なるパスに従う。それらは、アナログビデオ信号から導出され、この場合、これらの信号は、伝統的な白黒モニター用の如く、複合ビデオ信号である。これらの信号は、ビデオ利得回路３０におけるビデオ利得リサイズの後獲得される。その場合、ビデオ利得回路はまた、同期利得回路として使用される。ＲＧＢカラー画像に対する３つの分離アナログビデオ信号の場合に、同期信号は、緑チャネルであるが、赤チャネルは、デジタル化されなければならない。その場合に、緑アナログビデオ信号は、赤チャネルとは
別の利得因子を必要とし、これは、外部同期利得回路３６において為される。また、垂直駆動信号又は分離ＨＳＹＮＣ及びＶＳＹＮＣ信号は、一様なＣＳＹＮＣを発生するために、同期選択及び分離回路３７において選択される。アナログＣＳＹＮＣ信号は、優先的に、高周波数雑音を除去するために、アナログ低域フィルター３１とは異なる低域フィルター（不図示）によって濾波される。アナログＣＳＹＮＣ信号は、比較器回路３８に供給され、アナログＣＳＹＮＣ信号を値０又は１を有する２進デジタル信号に変換する。低アナログＣＳＹＮＣレベルは、レベル０に変換されるが、高アナログＣＳＹＮＣレベルは、レベル１に変換される。どのアナログＣＳＹＮＣレベルが低又は高であるかの判別は、比較器回路内の同期しきい値設定によって行われる。優先的に、同期しきい値は、０〜２５５の値を含む、８ビットレジスターによって設定される。このレジスターは、アナログＣＳＹＮＣ値が比較されるしきいレベルにデジタル値を変換するデジタル対アナログ変換器に結合される。比較器回路３８からのデジタル信号は、同期信号デジタイザー４３に送られる。このデジタイザーは、標本化クロック発生器４２によって駆動され、標本化クロック信号の各立上り縁毎に比較器回路３８からのデジタル値をデジタルメモリ３５に記憶する。どのデジタル値が記憶されなければならないかをデジタルメモリ３５に指示するために、ビデオ又は同期デジタル化選択回路３４が、アナログビデオデジタイザー回路と同期信号デジタイザーの間に実装される。
【００１７】
代替的に、アナログＣＳＹＮＣ信号はまた、アナログビデオデジタイザー回路３３に直接に送信され、ここで、セレクタは、純アナログビデオ信号又はアナログＣＳＹＮＣ信号のいずれがデジタル化されなければならないかを選定する。
【００１８】
比較器回路３８のための同期しきい値と外部同期利得回路３６のための同期利得因子は、以下に議論される如く、しきい値がアナログＣＳＹＮＣ信号の立上り又は立下り縁の中央に位置するように設定される。同期利得因子と同期しきい値の自由な選択は、同期タイミングが最も正確に知られる如く、アナログ同期レベルが標本されるという利点を有する。これは、同期信号デジタイザーにおける同期信号の標本と、デジタルＣＳＹＮＣ信号から獲得されたＨＳＹＮＣ信号からそのベースクロックを導出するアナログビデオデジタイザー３３の標本化クロック発生器４２のために利点を有する。デジタル化ＣＳＹＮＣ信号はまた、ＨＳＹＮＣ信号の立下り縁を指示するＨＳＹＮＣ信号を主に発生するデジタル同期分析回路３９に送られる。これらのＨＳＹＮＣ信号は、標本化クロック発生回路４２のためのベースクロック信号として役立つためにベースクロック選定回路４０によって選定される。ベースクロック選定回路４０は、約６０ｋＨｚの一定周波数を有する、本実施態様において、一定システムベースクロック４１を選定する。この一定ベースクロック４１は、同期信号がデジタル化されなければならない時、ベースクロックとして役立つために主に使用される。その時、ベースクロック信号は、プログラマブル遅延回路２７によって遅延され、以下に議論される如く、最適時においてアナログビデオ信号を標本する。デジタル画像信号に対してメモリ空間と伝送時間を節約するために、アクティブウインドウ画定回路４４が実装され、アナログビデオ信号がアクティブウインドウの外側にある限り、標本化クロック発生器４２からアナログビデオデジタイザー３３への標本化クロック信号を抑止する。これは、特に、ＨＳＹＮＣ及びＶＳＹＮＣ信号がアナログビデオ信号において発生する期間に対して正しい。アクティブウインドウ画定回路４４は、ＨＳＹＮＣ信号における立下り縁が発生する毎にピクセルカウンターをリセットしなければならない。標本化クロック信号の立下り縁の瞬間と立上り縁の瞬間は、相互に一致する又は臨界的に接近するために、ＨＲＥＦ（水平基準）遅延が、ＨＲＥＦ調整回路４５によってＨＳＹＮＣ信号に導入される。優先的に、ＨＲＥＦ調整回路は、１ナノ秒の増分において７〜１４ナノ秒の範囲の可変遅延時間でＨＳＹＮＣ信号を遅延させる。次の節において、高品質デジタル画像信号を与えるために、各種の設定が、幾つかのビデオタイミングに基づいていかに最適に選定されるかを議論する。
【００１９】
幾つかのビデオタイミングの決定に対して、同期信号をデジタル化し分析することは都合が良い。上記の如く、同期信号は、別個にＶＳＹＮＣとＨＳＹＮＣとして、ＶＳＹＮＣとＨＳＹＮＣを組み合わせる複合ＣＳＹＮＣとして、又は複合ビデオ信号におけるアナログビデオデータとともに与えられる。好ましい実施態様において、別個のＶＳＹＮＣとＨＳＹＮＣが、ＣＳＹＮＣに組み合わされ、所与のＣＳＹＮＣは不変にされ、そして複合ビデオ信号において、同期信号は、孤立されるか、又は同期分離回路３７によって取り除かれる。同期分離回路の入力は、複合ビデオ信号であり、出力はＣＳＹＮＣ信号である。
【００２０】
こうして、優先的に、３つの可能状況が、同期セレクタと同期発生回路３７においてＣＳＹＮＣ信号が利用可能になる状況まで縮小される。
【００２１】
システムは、標本化クロック発生器４２を具備し、即ち、図３に示された如く優先的に実現される。標本化クロック発生器は、周波数ｆＢを有する低周波数ベースクロック信号を受信し、周波数ｆＳを有する高周波数標本化クロック信号を送り出すシステムである。標本化クロック周波数ｆＳは、ベースクロック周波数ｆＢの整数倍である。即ち、ｆＳ＝Ｎ＊ｆＢである。本発明のシステムにおいて、ベースクロック信号は、一定ベースクロック４１又はＨＳＹＮＣ信号の立下り縁によって発生される。標本化クロック発生器４２は、電圧制御発振器ＶＣＯ２１、オプションの周波数プリスケーラ回路２２、標本カウンター回路２３と位相差及び周波数検出器２４を具備する、図３に示された如く、位相同期ループシステムとして優先的に実現される。標本化クロック発生回路４２の動作は次の如くである。以下に記載される如く、位相差及び周波数検出器２４は、電圧△Ｖを発生する。この電圧は、ＶＣＯ２１に印加される。ＶＣＯ２１に印加された電圧により、ＶＣＯは、その出力において発振信号を発生し、その周波数は、印加電圧△Ｖに比例する。この周波数は、一般に６０〜１２０ＭＨｚである。ＶＣＯ２１からの発振出力信号は、オプションの周波数プリスケーラ回路２２に印加される。この回路は、ある入力周波数において発振信号を受信し、そして同一入力周波数又は２、４又は８の因子で分割した入力周波数において出力発振信号を送信する。標本化クロック信号は、こうして、６０／８＝７．５ＭＨｚ〜１２０ＭＨｚの範囲を取る周波数ｆｓを有する。オプションの周波数プリスケーラ回路２２は、こうして、ＶＣＯ回路の範囲を低周波数に広げる。分割因子は、優先的に、可能な値１、２、４又は８の間で容易に変化される。好ましい実施態様において、周波数の分割因子は、優先的にマイクロプロセッサー手段の制御下で、電子的にセットされる。標本化クロック信号ｆＳは、今、標本カウンター回路２３を介して回路において帰還される。この回路は、その入力に印加された発振パルスの数又は立上り縁の数を計数し、そして所定数Ｎが達するとすぐにその出力において一つの立上り縁を発生し、その後、カウンターをゼロにリセットする。出力信号は、立上り縁の直後に降下される。標本カウンター２３からの出力信号Ａは、標本クロック発生器４２の入力におけるベースクロック信号Ｂに非常に類似し、そして正確にｆＡ＝ｆＳ／Ｎの周波数において発生する。カウンター値Ｎは、一ライン周期内の標本周期数を指示する。優先的に、この値は、マイクロプロセッサー手段の制御下で自由にセットされる。位相差及び周波数検出器２４は、分割標本化クロック信号Ａとベースクロック信号Ｂの両方を受信し、そして分割標本化クロック信号Ａの立上り縁がベースクロック信号Ｂの立上り縁と一致しないならば、その出力電圧△Ｖを修正する。電圧△Ｖは、２つの立上り縁の間の時間差が減少するという意味においてＶＣＯの出力周波数を修正する。いったん２つの立上り縁が一致したならば、ＶＣＯ２１の周波数出力は、変化されず、従って、ｆＡ＝ｆＢである。ｆＡ＝ｆＳ／Ｎであるために、ｆＳ＝Ｎ＊ｆＢである。
【００２２】
本発明によるシステムにおいて、ベースクロック信号は、ＨＳＹＮＣ信号又は一定ベースクロックによって発生される。後者は、ビデオタイミングが知られない時、優先的に使用される。初期的に、同期信号は、所定の標本化クロック率において標本され、標本当たり単一ビットデジタル又は２進値にデジタル化される。上記の如く、同期信号は、高電圧
レベルと低レベルを有する。電子回路の特性は、例えば、２進値が高信号レベルに対して１であり、低信号レベルに対して０である如くである。その時、デジタル化２進信号における１から０への遷移は、同期信号の立下り縁を指示する。電子回路において、同期信号の同期利得を調整するための手段と同期しきいレベルを調整するための手段が包含される。同期利得は、図２において２つの位置に組み込まれる。ＣＳＹＮＣ信号が、アナログビデオ信号から同期選択及び分離回路３７によって導出されるならば、同期利得が、ビデオ利得回路３０によって実現される。アナログビデオ信号に対する良好な利得因子の実装は、複合同期レベルに対する良好な利得レベルを生ずる。カラーＲＧＢ信号において、赤信号がデジタル化されなければならない状況における場合の如く、ＣＳＹＮＣレベルが、外部源から同期選択及び分離回路３７によって導出されるならば、複合ビデオ信号は、緑アナログビデオ信号においてのみ存在する。その場合に、外部同期利得回路３６によって、緑信号から外部複合ビデオ信号における特定利得因子を実装することが必要である。利得を調整するための手段は、種々の形式の同期信号のレベルを０ｍＶ〜６００ｍＶの標準範囲にする。前述の如く、アナログビデオ信号に伴う同期信号は、複合ビデオ信号、分離複合同期信号又は水平駆動信号ＨＳＹＮＣから検索される。複合同期信号において、低同期レベルは、通常０Ｖであり、高同期レベルは一般に３００ｍＶである。その場合に、同期信号は、減衰してはならず、そして最大利得値が実装される。利得を調整するための手段は、８ビットレジスターを具備する。このように、０〜２５５の値が、このレジスターに入れられる。値２５５は、同期信号が減衰しないことを意味する。１．３Ｖの電圧は、ビデオ利得回路３０内の掛算回路（不図示）に供給される。０のデジタル値に対して、０．３Ｖの電圧が、掛算回路に供給される。他の値Ｎは、同期信号が減衰することを意味する。分離ＣＳＹＮＣ同期信号又は水平駆動信号は、通常、ＴＴＬ信号である。これは、０Ｖ〜５Ｖの範囲を取る。０Ｖ〜６００ｍＶにこの範囲を縮小するために、値Ｎ＝３０が、外部同期利得回路３６において実装される。また、外部同期信号は、画像のデジタル化のために使用しないことが可能である。その場合に、利得値は、ゼロにセットされる。ゼロ設定は、同期信号によってシステムに導入される雑音を低減させる。
【００２３】
いったん利得値Ｎがセットされるならば、同期レベルに対する比較器回路３８内のしきい値が決定される。しきい値は、ある電圧レベルに対応する。このしきい電圧の上の標本利得補正同期信号は、値１にデジタル化されるが、このレベルの下の同期信号は、値０にデジタル化される。優先的に、しきいレベル電圧は、０ｍＶ〜４００ｍＶで変化される。正確な設定が、８ビットの別のレジスターによって為され、０〜２５５の値が実装可能である。０の値は、０ｍＶのしきいレベルに対応し、２５５の値は４００ｍＶのしきいレベルに対応する。通常、値９６は、１５０ｍＶのしきい電圧レベルに対応して実装される。この値は、主に同期縁の上側及び下側部分においてに実際に雑音のないシステムにする。３００ｍＶ高の同期パルスに対して、１５０ｍＶのしきい電圧レベルは、この高さの半分である。
【００２４】
優先的に、次の自動化手順が、比較器回路３８における同期しきいレベルと、ビデオ利得回路３０又は外部同期利得回路３６における同期利得因子を決定するために順守される。一定しきいレベルは、優先的に値９６に対応して実装される。このしきいレベルは、全手順に対して一定に保たれる。利得因子は、しきいレベルをブランキングレベルに一致させる利得因子が見附られるまで、最大因子からより小因子に変化される。手順は、例えば利得数２５５に対応する最大利得因子で開始される。図４に示された如く、この大きな利得因子ｇａｉｎ１は、確実に一定しきいレベルの下の、約０ボルトに同期チップの最低電圧を保ち、一方、ブランキングレベル、設定レベルとアクティブビデオレベルは、一定しきいレベルの十分に上にある。同期信号は、一定ベースクロックから導出された標本化クロックにより標本される。本実施態様における一定ベースクロックは、約６０ｋＨｚの周波数を有する。優先的に、一定ベースクロック、周波数プリスケーラ値（１、２、４又は８）及び標本化クロック発生器４２内の標本カウンター値は、標本化クロックが、一フレ
ーム周期に対して約１００万標本を発生する如く選択される。フレーム周期は、一般に１”／２５又は４０ｍｓである。４０ナノ秒当たり一標本が、２５ＭＨｚの標本化クロックで、取得される。しきいレベルの下のすべての利得補正アナログ同期信号は、デジタル化され、デジタル値０を与え、そしてしきい値よりも上のすべての信号は、値１を生ずる。図４における高同期利得設定ｇａｉｎ１により、同期チップのみが、０になり、すべての他のレベルは、陰領域によって示された如く１になる。この最大利得設定ｇａｉｎ１により、値１を有する標本の第１のパーセントＰ１が記録される。図４において、このパーセントは、例えば、９１．６％である。このパーセントＰ１は、他のパーセントに関する絶対基準に対して保たれる。利得設定は、図４の次の図に示された如くｇａｉｎ２に減少され、同期信号は、再びデジタル化され、そして値１を有する標本の第２のパーセントＰ２が、記録される。利得がｇａｉｎ２に減少する時、同期信号のブランキングレベルは減少し、しきいレベルに近付く。ブランキングレベルが、利得設定ｇａｉｎ２に対してしきいレベルよりもさらに高いならば、第２のパーセントＰ２は、傾斜同期縁により、低下し、例えば９１．３％であるが、第１のパーセントＰ１とはあまり異ならない。その場合に、利得設定は、利得因子ｇａｉｎ３にさらに減少され、そして同期信号をデジタル化した後、第３のパーセントＰ３が計算される。ブランキングレベルがしきい値よりも下であるならば、同期チップはゼロデジタル値になるばかりでなく、水平同期信号のフロントポーチ及びバックポーチの如く、アナログビデオ信号のレベルは、ブランキングレベルにある。両方のフロント及びバックポーチは、通常、極めて大きく、そして全ライン周期の約４％をともに占有する。その場合、デジタル値１のパーセントＰ３は、Ｐ１よりも相当に低い。図４の第３ダイヤグラムにおいて、このパーセントは５０％である。そのパーセントＰ３がＰ１よりも４％低いならば、利得補正ブランキングレベルは、しきいレベルよりも低いこと想定する。ｇａｉｎ４とｇａｉｎ５によりダイヤグラムによって例証された２進探索により、パーセントＰｃが最初にかなり変化する利得レベルＧＣを見付ける。それから、この利得設定は１．６７の因子を掛算され、図４において「同期利得」を与え、利得補正同期チップレベルとブランキングレベルの間にしきいレベルを位置付ける。
【００２５】
いったん作用可能な同期利得及び同期しきい値が実装されるならば、デジタル化同期信号は、ライン周期とフレーム周期を見付けるために使用される。この目的のために、立下り縁又はデジタル化同期標本における１から０への遷移がつき止められ、そして各２つの連続遷移の間の距離が、距離クラスにおいて記録される。距離は、２つの遷移の間の標本数である。距離クラスは、２つの限界の間のすべての距離を収集する。最も密集したクラスは、水平同期信号によって生じた距離のクラスである。標本化クロック信号の標本周期とともに、このクラス内の平均距離は、ライン周期又は相互的にビデオ信号のライン率の良好な近似を与える。水平同期の開始は、このクラスに属する前及び次遷移への距離を有する１から０の遷移において位置する。このように、すべての水平同期信号がつき止められる。垂直同期信号は、水平同期チップよりも相当に大きい垂直同期チップを有する。水平同期チップの幅は、最初の０から１への遷移を探索することにより見付けられる。垂直同期チップの全幅は、少なくとも垂直同期から次の０から１への遷移への距離である。低レベル垂直同期チップ内で、狭い高レベル鋸歯状パルスが、ビデオモニターの安定化目的のために導入される。これは、垂直同期後の半又は全ライン周期に発生する。２つ以上のフレームがデジタル化されるならば、２つの垂直同期信号がつき止められ、そしてフレーム周期が相応して導出される。ライン周期によって導出されたフレーム周期は、ビデオフォーマットにおいてフォーマット当たりのライン数を与える。６２５／５０Ｈｚ  ＣＣＩＲ標準フォーマットから導出された産業用ビデオフォーマットに対して、本発明のシステムは、６４．２マイクル秒の近似ライン時間を見いだし、１５ｋＨｚのライン率を与える。ＨＳＹＮＣチップは、４．８マイクル秒の幅を有するように測定される。垂直同期中の鋸歯状パルスがないことにより、システムは、ビデオフォーマットが産業形式であることを導出するが、標準ＣＣＩＲフォーマットは、垂直同期周期中ライン周波数の２倍において鋸歯状パルスを有する。鋸歯状パルスの存在又は不在により、回路（不図示）は、標本
化クロック発生器４２内でセットされ、標本化クロック発生回路内の周波数補正回路をそれぞれ使用可能又は使用禁止にする。鋸歯状パルスが存在しないならば、標本化クロック発生器４２は、「休止」モードにおいてセットされる。即ち、電圧制御発振器は、垂直同期周期が検出される時からこの周期の終了まで周波数偏移を補正されない。ライン周期とフレーム周期から計算されたライン数は、０．１％以上の精度で６２４ラインを与える。いっそうの分析は、ビデオフォーマットが非インターレースであり、フレーム当たり３１２ラインの２つのフレームを有する。ライン時間の最良推定は、６４．１３５マイクロ秒であり、対応して、１５．５９２ｋＨｚのライン率である。観察されたフレーム時間は、２０．０１０ミリ秒である。システムは、さらに、デジタル化同期信号から、ビデオフォーマットが、３つのラインに対応する１９２．４マイクロ秒のＶＳＹＮＣチップ幅を有することを導出する。
【００２６】
フレーム当たりのライン数は、ビデオフォーマットについての指示を与える。フレーム当たりのライン数が高ければ、ビデオデータが発生されたピクセルクロックはより高くなる。ライン数は、逐次離散セットにおいて配置される。各セット毎に、周波数区間［ｆＬＯＷ、ｆＨＩＧＨ］が、関連される。フレーム当たりの特定ライン数を有するビデオフォーマットは、関連周波数区間内のみのピクセル周波数を有することを仮定する。種々のセットに対する周波数区間は、重なる周波数を有する。セット及び周波数区間は、内部テーブルにおいて記憶され、そして周波数区間は、フレーム当たりのライン数が知られるとすぐに検索される。上記の例において、ライン数は６２４であることが判明した。従って、水平ライン周期当たりに発生される標本化クロック信号の数は、区間［４８１、１１００］にあると推定される。１５ｋＨｚの検出ライン率により、これは、区間［７．２ＭＨｚ、１６．５ＭＨｚ］において可能な標本化周波数を生ずる。
【００２７】
水平同期チップ幅とライン周期の知識により、同期チップが水平同期として及び垂直同期として考えられなければならない時の条件を同期分析回路３５にセットすることができる。上記の例に対して、ＶＳＹＮＣ検出設定が、１１．６マイクロ秒として実装される。これは、同期チップが推定水平同期チップ幅よりも大きなほぼ２．５倍である１１．６マイクロ秒よりも大きな幅を有するならば、同期分析回路３５は同期チップを水平同期よりも垂直同期として考えることを意味する。同期分析回路３５において実装される別のパラメータは、半ラインロックアウト周期である。多くのビデオフォーマットは、垂直同期の前後に、２つの水平同期信号の間のちょうど中央において多数の前置等化及び後置等化同期信号を有する。これらの信号が水平同期信号として考察され、標本化クロック発生器の挙動を乱すのを避けるために、同期信号の検出は、半ラインロックアウト周期と呼ばれるライン周期のある部分に対して使用禁止にされる。一つの例において、ライン周期は、６４．２マイクロ秒と推定された。半ラインロックアウト周期は、相応して５０．４マイクロにセットされる。
【００２８】
上記のビデオタイミングパラメータを設定した後、画像が、捕獲され、正しいピクセルクロックが知られていないにも拘わらず、同期式にデジタル化される。ビデオ利得及びビデオオフセット回路の目的は、その全範囲においてアナログビデオデジタイザー回路３３においてアナログデジタル変換器（ＡＤＣ）を使用することである。最小指定電圧ＶＭＩＮがＡＤＣに印加されるならば、それは、デジタル値０を出力する。最大指定電圧ＶＭＡＸがＡＤＣに印加されるならば、それは、８ビットＡＤＣに対するデジタル値２５５を出力する。しかし、アナログビデオ信号の電圧Ｕは、ＵＭＩＮからＵＭＡＸの範囲を取り、ＡＤＣに対する上記の指定電圧とは異なる。区間［ＵＭＩＮ、ＵＭＡＸ］は、区間［ＶＭＩＮ、ＶＭＡＸ］に線形に写像されなければならない。ビデオ利得は、優先的に、フレームグラバーシステムの入力において直接に組み込まれるが、ビデオオフセットは、優先的にバックポーチクランピング回路において組み込まれる。プログラマブル遅延とともに、ＳＹＮＣ信号を分析することにより同期分析回路３９において獲得されたＨＳＹＮＣ信号
は、バックポーチが開始する場所を指示する。ブランキングレベルは、プログラマブル平均周期で標本され、直流分再生を行うバックポーチクランピング回路によって記憶される。すべてのアナログビデオ信号は、このレベルに関して参照される。ビデオフォーマットがブランキングレベルを越える０Ｖの設定レベルを有するならば、ゼロビデオオフセットが、バックポーチ回路３２において設定される。しかし、ビデオフォーマットが０Ｖよりも高い設定レベルを有するならば、ゼロビデオオフセット設定は、ＡＤＣの部分範囲のみの使用となる。本実施態様において、最低ビデオ信号は、ゼロよりも高いデジタル値にデジタル化される。ビデオ源の全動的範囲を使用する画像を表現するアナログビデオ信号のデジタル化が、ゼロよりも高い最小値を有するデジタル画像を生ずるならば、これは、ビデオフォーマットがビデオオフセット因子によって補正されなければならない実質的な設定レベルを有する指示となる。
【００２９】
ビデオ利得因子とビデオオフセットの最適設定を見付けるために、ビデオフレームグラバーに送信されたアナログビデオ信号は、ビデオレベルの全範囲を覆うことが必要である。これは、例えば、黒画像を白テキスト又は図形で表示し又はその逆で表示し、あるいは、最高及び最低ビデオレベルを含むＳＭＰＴＥテスト画像のようなテスト画像を表示することにより達成される。
【００３０】
対話プロセスにおいて、ビデオフォーマットのアクティブウインドウが、ビデオ利得回路３０におけるビデオ利得とバックポーチクランピングユニット３２におけるビデオオフセットに対する最適設定とともに、決定される。アクティブウインドウは、関連画像情報を実際に担うビデオラインとビデオライン内のピクセルによって規定される。通常、アクティブウインドウに属さないラインのアナログビデオ信号は、ビデオフォーマットの設定レベルに等しいレベルに対応する黒を表示するためにセットされる。また、アクティブビデオ信号に先行及び後行する各ラインにおけるビデオ信号は、設定レベルに近いレベルを有する。このため、アクティブウインドウの外側のすべてのデータは、ビデオモニターにおいて黒で表示される。さらに、アクティブウインドウを見付けるために、アクティブウインドウを満たす画像に対応するアナログビデオ信号が発生されなければならない。画像の最上及び最下ラインは、少なくともグレー又は白ピクセルを含まなければならない。またアクティブライン内の少なくとも一つのラインの最左及び最右ピクセルは、グレー又は白でなければならない。画像は、正しいビデオ利得及びビデオオフセット設定を見付けるために、完全に暗い領域と完全に白い領域を含まなければならない。
【００３１】
まず、画像は、アクティブビデオライン数とアクティブビデオピクセル数の最大可能設定で捕獲される。これらの設定は、アクティブウインドウ画定回路４４において実装される。０のビデオオフセットは、バックポーチクランピング回路３２において実装され、０のビデオ利得は、掛算回路に供給された０．３Ｖの電圧に対応するビデオ利得回路３０において実装される。画像は、デジタル値においてデジタル化され、そしてデジタル値の最大値が探索される。上記の例において、これらの設定に対して、１０４の最大デジタル値を見付けた。新ビデオ利得設定は、最大デジタル値が２２０に近いように計算される。ビデオオフセットが０にある間、２５５の設定がビデオ利得回路３０内の掛算回路に１．３Ｖの電圧を供給することを考慮することにより、８１のビデオ利得設定を見いだす。同一アナログビデオ信号は、これらの新設定でデジタル化され、そして検出された最大デジタル値は、今２１９である。ビデオ利得及びオフセットにおける第１反復に対して、これらの値は満足される。それから、アクティブビデオウインドウを見付ける第１反復が、開始される。デジタル画像信号内で、第１ビデオラインのデジタル値が検査される。デジタル画像の第１ラインが、画像内の最大値（２１９）の３分の１であるデジタル値７３を有する少なくとも３つのピクセルを含まないならば、このラインは、アクティブウインドウから削除される。同一方法は、７３よりも大きな少なくとも３つのデジタル値を有するラインが見付けられるまで、次のデジタルラインに適用される。３２の先頭ラインは、アクテ
ィブビデオウインドウに属さないことを見いだす。同一方法は、下部ラインから開始して適用される。本例に対して、２８の底部ラインが、アクティブウインドウの外側にあることが見いだされる。３１２ラインのフレームは、この場合、２５２のアクティブラインを生ずる。残りの各アクティブライン内で、７３よりも大きな値を有する第１ピクセル数が見いだされる。すべてのアクティブビデオラインでのこれらの数の最小値は、各ラインにおける第１アクティブピクセルに取られる。上記の例は、アクティブウインドウに属さない２３２の開始ピクセルを生ずる。同一方法は、各ビデオラインの後ピクセルに適用され、そして８４のピクセルが、アクティブウインドウの外側にあることを見いだされる。アクティブウインドウを画定する検出値は、アクティブウインドウ画定回路４４において実装され、そして同一アナログビデオ信号が、第１反復において見いだされたビデオ利得因子ｇａｉｎ１とビデオオフセットｏｆｆｓｅｔ１により、上記で決定された周波数区間から最高周波数レベルｆＨＩＧＨにおいてアクティブビデオウインドウ内で捕獲される。デジタル化データは、最小デジタル化値ＤＭＩＮと最大デジタル化値ＤＭＡＸを見付けるために分析される。ｇａｉｎ１とｏｆｆｓｅｔ１の設定と、値ＤＭＩＮ及びＤＭＡＸに基づいて、ｇａｉｎ２とｏｆｆｓｅｔ２の新設定が計算され、画像の新捕獲において、ＤＭＩＮがＡＤＣの最低可能出力値に近いがなお高く、そしてＤＭＡＸがＡＤＣの最高可能出力値に近いがなお低い如く、ビデオフレームグラバーにおいて実装される。このプロセスは、ＤＭＩＮとＤＭＡＸがＡＤＣの最小及び最大可能出力レベルに正確に一致する如く、ビデオ利得及びビデオオフセットが実装されるまで、反復される。上記の例において、ビデオオフセット値０とビデオ利得因子１０７により、最大デジタル値レベルは２５３であり、そして最小レベルは０である。これらのビデオ利得及びビデオオフセット設定は、ビデオパラメータを確立するための手順における次の段階に対して適切になる。
【００３２】
次の段階は、アナログビデオ信号を発生するピクセル周波数を決定することを意図される。ベースクロック選択回路４０におけるＨＳＹＮＣ信号をベースクロック信号として選択することにより、標本化クロック発生器４２は、ライン周波数の倍数である周期を有する標本化クロック信号を発生する。上記の如く、これは、標本カウンター回路において整数値ｎを実装することにより獲得される。アナログビデオ信号のライン周期が、アナログビデオ信号を発生するフレーム記憶によって課せられたピクセルクロック周期の正確に整数倍Ｍであり、実装されたカウンター値ＮがＭに等しいならば、ビデオフレームグラバーの標本化クロック周期は、フレーム記憶のピクセルクロック周期に等しくされ、そしてアナログビデオ信号は正しく標本される。標本化クロック発生器内のカウンター回路に実装された整数値Ｎが一小さいＮ＝Ｍ−１であるならば、一つの画像ライン内のアナログ信号の幾つかは、それらが安定化される前に、立上り時間中デジタル化されるが、他の信号は正しい瞬間に標本され、他の信号は立下り縁において標本される。これは、一般にモアレと呼ばれる人為物を導入する。これらの人為物は、整数値Ｎが正しい値Ｍとは２単位異なるならば、一つの画像ライン内でより頻繁に発生する。これらの人為物を回避するために、ピクセル数／ラインと呼ばれるこの整数値を正確に決定することが、最も重要である。
【００３３】
このため、一つライン内又は連続ライン内に実質量の高速過渡を有する画像が伝送されなければならない。ビデオ信号における高速過渡は、画像内のテキストライン、テスト画像及び図形の特定部分において存在する。高速過渡又は大きなランプを有するラインは、完全な画像又は画像の部分のアナログビデオ信号を−優先的にアクティブビデオウインドウ内で−比較的高い周波数、優先的にｆＨＩＧＨにおいて標本し、あるしきい値よりも上のクラスター内の最小及び最大デジタル値の間の差を有する４つの連続ピクセルから成るデジタル化ピクセルクラスターの量をビデオライン毎に計数することにより自動的につき止められる。最大量のピクセルクラスターを有するラインは、最も多くの過渡を表現するとして選択される。本例のアナログビデオ信号に対して、ライン５、８、２４８、２４９及び２５０が最も多くの過渡を含むことが分かる。
【００３４】
標本化は、ビデオ信号と同期して行われる。このため、図２において、ＨＳＹＮＣ信号は、標本化クロック発生器４２のためのベースクロック信号として選択される。実標本化クロック周波数ｆＳは、図３における周波数プリスケーラ回路２２と標本カウンター回路２３の設定により決定される。ビデオフレームグラバーは、さらに、ベースクロック信号を数ナノ秒で遅延するプログラマブル遅延回路２７を具備する。この遅延回路２７の目的は、いったん最適標本化クロックが確立されたならば、入りアナログビデオ信号の位相と内部で発生された標本化クロック信号の位相を整合させることである。優先的に、ベースクロック信号は、０．５ナノ秒の増分による０ナノ秒〜１２８ナノ秒の範囲で幾つかの遅延時間で遅延される。プログラマブル遅延回路２７は、これがピクセルクロック周波数に整合しないとしても、標本化クロック周波数を事実上増大させることができる。例えば、標本化クロック発生器４２が５０ＭＨｚにおいて標本化クロックを発生するならば、２０ナノ秒毎に、純アナログビデオ信号からの標本が、デジタル画像信号の第１セットにおいてデジタル化される。プログラマブル遅延回路が１０ナノ秒でベースクロック信号を遅延させるようにセットされるならば、標本化クロック信号はまた、１０ナノ秒だけ遅延され、そして同一アナログビデオ信号が、デジタル画像信号の第２セットにおいてデジタル化され、デジタル画像信号の第１及び第２セットは、１０ナノ秒毎に標本を与えるセットに組み合わされ、こうして事実上１００ＭＨｚにおいて標本されるデジタル画像信号を表現する。デジタル画像信号の第３及び第４セットを獲得するために、時間遅延を５及び１５ナノ秒にセットすることにより、これらの最後の２つのセットのデジタル画像信号は、事実上２００ＭＨｚにおいて標本される信号を表現するために最初の２つのセットと組み合わされる。優先的に、位相シフトの数は、仮想周波数が、実標本化クロック周波数ｆＨＩＧＨよりも約２０倍高い如く選択される。位相シフトは０．５ナノ秒の精度で実装されるが、異なるセットの標本の間の実時間オフセットは、正確には実装された位相シフト差ではない。これは、水平同期があるしきいレベルに交差する正確な時点と、標本化クロック発生器のわずかな周波数変動による。これらのランダム変動を縮小するために、選択ビデオラインが、同一位相シフト設定により数回デジタル化される。各セットにおいて獲得されたデジタル値は、集合で平均化される。本例において、ビデオ画像は、標本化クロック発生器に１０８２の値を実装することにより標本される。ライン率は１５．５９２ｋＨｚであるために、これは、１６．８７ＭＨｚの標本化周波数又は５９．２７ナノ秒のピクセル周期に対応する。
【００３５】
デジタル画像信号の組み合わせセットにおいて、高速過渡が、最急峻な勾配の位置を探索することによりつき止められる。各立上り縁における特定中間デジタル値例えば１２８の位置が、推定される。優先的に、画像ライン内の最小ＤＭＩＮ及び最大ＤＭＡＸデジタルピクセル値が見いだされ、そして中間デジタル値が、ＤＭＩＮとＤＭＡＸの平均値であるように選定される。立上り縁の間のピクセルの距離は、標本化クロック周波数と導入された幾つかの位相シフトの知識により、時間区間に換算される。代替的に、過渡の立下り縁の間の時間区間が確立される。見いだされた各時間区間は、ピクセル周波数ｆＰの逆数であるピクセル周期の整数倍でなければならない。これらの倍数から、正確なピクセル周波数ｆＰに対する候補周波数ｆｉのリストが導出される。このリストは、一般に、ｆｉ＝ｆＰ、ｆＰ＊２を含み、そして時々、主にライン内の図形パターンにより、ｆＰ／２、３＊ｆＰ／２、等を含み、正確な値における小変動を有する。本例に対して、６７の立上り過渡縁と６７の立下り過渡縁が見いだされる。第１候補周波数は、ライン周期当たり７２０標本化クロック信号を有し、別の候補周波数は、１０７２〜１０８６の間で変化され、又は約３／２＊７２０である。変動は大きすぎたために、これらの最後の候補は、後の検査からすでに除去された。
【００３６】
これらの小さな変動により、候補周波数の値、上記の例における７２０標本化クロック周期／ライン周期が、最適化されなければならない。各候補周波数ｆｉ（例えば、７２０と１０８０）が、周波数プリスケーラ回路２２をセットし、標本カウンター回路２３にお
けるカウンター値を変化させることにより、別々に最適化される。候補周波数が６０ＭＨｚよりも高いならば、周波数プリスケーラ回路は、１の分周値をセットされる。ｆｉが［３０ＭＨｚ、６０ＭＨｚ］にあるならば、分周値は、２にセットされ、［１５ＭＨｚ、３０ＭＨｚ］では値４をセットされ、そして［７．５ＭＨｚ、１５ＭＨｚ］では、プリスケーラ値８が実装される。候補カウンター値Ｎｉは、既知のＨＳＹＮＣ周波数ｆＨと候補ピクセル周波数ｆｉ：Ｎｉ＝ｆｉ／ｆＨから計算される。改良カウンター値Ｎ’ｉは、次の如く、候補カウンター値Ｎｉから導出される。多数の近隣カウンター値Ｎｉ＋ｊ、ここでｊは正及び負整数値、に対して、適応度スコアＳｊが計算される。この目的のために、カウンター値Ｎｉ＋ｊが、標本カウンター回路２３において実装される。また、第１位相シフト値が、プログラマブル遅延回路２７において実装される。最大量の高速過渡を含む一つ又は数個のビデオラインが、これらの設定でデジタル化される。こうして獲得されたデジタル画像信号に対して、第１グレースコアが計算される。グレースコアは、中間グレーレベル値の数が、デジタル画像信号における低及び高グレーレベル値の数をしのぐならば、大きな値を有する。このグレースコアＧＳは、優先的に、変換デジタルグレーレベル値の合計として計算される。変換デジタルグレーレベル値は、それらが中間グレーレベルに対応するならば高い値を得るが、極端な高又は低グレーレベルに対応する時、低い値を得る。このため、全デジタル化画像又はデジタル化ラインに対する最小ＤＭＩｎ及び最大ＭＡＸデジタル値が探索される。画像は、多分、最大信号値を有する一つのビデオラインと最低信号値を有する同ビデオラインにおいて連続ピクセルを含むために、標本化クロック及び位相遅延設定がどのようであろうとも、デジタル化値ＤＭＩＮとＤＭＡＸは、デジタル化のための標本化クロック及び位相遅延がどのようであろうとも、全画像を表現する。優先的に、ＤＭＩＮは、［ＤＭＩＮ、ＤＭＡＸ］区間のあるパーセントだけ増分され、そしてＤＭＡＸは、同一量だけ減少され、最適位相設定においてさえも最大又は最低レベルに達しないピクセルが悪いスコアを取ることを回避する。このパーセントは、例えば１２％である。平均値ＤＭＩｎ＝（ＤＭＩｎ＋ＤＭＡＸ）／２がまた、計算される。ＤＭＩｎ〜ＤＭＡＸの範囲を取るデジタル画像信号に対して、ＤＭＩｎからＤＭＩＤのレベルＬが、０から１００に線形変換され、ＤＭＩｎからＤＭＡＸのレベルが、１００から０に線形変換される。ＤＭＩｎよりも下又はＤＭＡＸよりも上のすべてのデジタルレベルが、０に変換される。グレースコアＧＳは、優先的に上記の規則によりデジタル画像信号を変換するために発生される索引テーブルを使用することにより、計算される。索引テーブルは、ＤＭＩＮよりも大きくないすべてのデジタル値を０に変換し、ＤＭＡＸよりも小さくないすべてのデジタル値を０に変換し、デジタル値（ＤＭＩＮ＋ＤＭＡＸ）／２を１００に変換し、ＤＭＩＮ〜ＤＭＡＸのすべてのデジタル値を、２つの線形関数が確立される如く変換する。索引テーブルは、雑音、オーバーシュート及びアンダーシュートによって生ずるＤＭＩＮとＤＭＡＸからの小偏移が、立上り又は立下り縁における標本化により、大きな差分ほどには重要ではないように構成される。第１位相設定Φ１が第１グレースコアＧＳ１を与えると同様にして、第２位相設定Φ２は、第２グレースコアＧＳ２等を与える。約２０個の位相設定が、標本化周波数の逆数である標本化周期に均等に分散される。約２０個の異なる位相設定に対して見いだされた最大ＧＳＭＡＸ及び最小ＧＳＭＩＮグレースコアＧＳが選択される。選択されたカウンター値Ｎｉ＋ｊに対する適応度スコアＳｊは、最大及び最小グレースコアの間の差Ｓｊ＝ＧＳＭＡＸ−ＧＳＭＩＮとして計算される。最大適応度スコアＳｋを与えるカウンター値Ｎｉ＋ｋは、候補周波数ｆｉによる近隣カウンター値に対する最適選定として選択される。最適化周波数は、こうして、ｆ’ｉ＝（Ｎｉ＋ｋ）＊ｆＨであり、ここで、ｆＨは、水平同期周波数である。この基準に対する基礎は、正しいピクセルクロックに対して、正しい位相で高速過渡を標本する時のグレー量（ほとんど無グレー）と最悪の位相（各縁においてグレー）の間に大きな差があることに注目することにより説明される。高速過渡が悪いピクセルクロックにおいて標本される時、各位相設定においてグレーがあり、「最良」及び「最悪」位相の間の差はあまり明白ではない。例において、７１７．．７２３標本／ライン周期に対して見いだされたスコアは、それぞれ、４０６８、６２４７、６７４１、２４７１４、１０８３６、６４３２及び４７７１
である。７２０標本／ライン周期に対応する２４７１４の最高スコアは、明確に最良選定である。１５．５９２ｋＨｚのライン率では、標本化周波数は、こうして１１．２ＭＨｚである。カウンター値範囲［１０７２、１０８６］が処理されたならば、多分１０８０が、最良カウンター値として見いだされる。
【００３７】
いったん最適化周波数ｆ’ｉの行が確立される（例えば、７２０及び１０８０標本）ならば、これらの一つは、最も確かなピクセル周波数として確立されなければならない。この目的のために、最高速過渡を有するビデオラインが、第１選択最適化周波数ｆ’１と標本化周期に均一に分散された一定量の種々の位相設定に対して、再びデジタル化される。各位相設定Φｊに対して、グレースコアＧＳｊが、上記と同様にして計算される。最小グレースコアＧＳＭＩＮ，１は、この最適周波数ｆ’１に対する最も確かな正しい位相設定に対応する。この値ＧＳＭＩＮ，１は、標本当たりのグレーの平均量を与える現ラインにおける標本数Ｎ’ｉにより割算される。この手順は、任意の他の最適化周波数ｆ’ｉに対して反復され、そして標本当たりの最小グレー量ＧＳＭＩＮ，ｉ／Ｎ’ｉを与える周波数ｆ’ｉは、標本化クロック周波数に対する最適選定として選択される。候補周波数ｆｉは、一般に、ライン当たりの標本数と可能全グレー量が各周波数に対して極めて異なる如く、極めて異なるために、標本当たりのグレー量を計算することが重要である。この手順によって見いだされる標本化周波数は、アナログビデオ信号が発生されたピクセルクロック周波数に対して見いだされる最良一致である。今後、この標本化周波数は、アナログビデオ信号を標本するために使用される。ライン周期がピクセル周期の整数倍ではなく、例えばＭ＝７２８．３３３．．である場合にも、本発明の方法は、２つの候補Ｎ１＝７２８とＮ２＝７２９を見いだす。第１候補Ｎ１は、最高スコアを取得し、そしてアナログビデオ信号を標本するために行われる実際の最良一致である。
【００３８】
前述の如く、アナログビデオ信号は、各新ピクセル値がアナログビデオ信号を発生するフレーム記憶におけるアナログデジタル変換器に設けられた後、ピクセルクロック周期の部分においてその目標値に達する。このため、標本化クロック周期中正しい瞬間においてフレームグラバーにおいてアナログビデオ信号を標本することが重要である。この瞬間又は標本化クロックの立上り縁に関する時間遅延は、一般に位相と呼ばれる。位相がアナログ信号の標本に対して悪くセットされるならば、アナログ信号はその立上り時間中標本することができる。例えば、鋭い縁の存在、黒背景における白図形又はその逆、あるいはさらに具体的には、画像におけるテキストにより生じた画像における高速過渡は、立上り時間又は立下り時間において標本されるならば劣化される。高アナログレベル又は低レベルを排他的に標本する代わりに、中間レベルが標本され、対照する黒又は白の代わりに、グレー系色調に対応するデジタル化画像において値を与える。優先的に、すべての標本は、同一位相遅延で取られる。図２に示されたプログラマブル回路２７は、すべての標本に対する一定位相シフトを可能にする。位相シフトレジスターは、０．５ナノ秒の増分による最高１２８ナノ秒の時間遅延で標本化クロック信号を遅延させる。最適位相設定は、反復性手順により見いだされる。再び、高速かつ相当な過渡を有する少なくとも一つのビデオラインを含むアナログビデオ信号が伝送されることが必要である。優先的に、少なくとも５つのラインが、そのような過渡を含まなければならない。これは、オン／オフパターンを含むテスト画像を表現するか、又は図形又はテキストを含む画像を表現するアナログビデオ信号を伝送することにより実現される。優先的に、最高量の過渡を有する５つのビデオラインが、上記の如く手順により選択される。これらのラインは、標本化クロック発生器４２によって課せられた標本化率においてアナログビデオデジタイザー３３によってデジタル化される。デジタル化画像信号は、デジタイザー３３のデジタル出力に結合されたデジタルメモリ３５に記憶される。メモリ３５におけるデジタル画像信号から、最低デジタル値ＤＭＩＮと最高デジタル値ＤＭＡＸが決定される。これらの値は、一般に、極めて異なる。高速過渡が、プログラマブル遅延回路２７における良位相設定でデジタル化されるならば、デジタル値ＤＭＩＮとＤＭＡＸは、デジタルメモリ３５において支配的に存在
する。悪い位相設定に対して、過渡の幾つかは、ＤＭＩＮとＤＭＡＸの間の立上り又は立下り縁において標本され、ＤＭＩＮとＤＭＡＸの間のデジタル信号値を生ずる。
【００３９】
最適位相を自動的に選択するために、選択ビデオラインは、異なる位相設定で多数回デジタル化され、そして上記の如く、グレースコアＧＳが、各位相設定に対して計算される。最低グレースコアＧＳを有する位相は、最適位相設定として選択される。
【００４０】
０ナノ秒の遅延（無位相遅延）の第１位相設定は、プログラマブル遅延回路２７において実装される。他の位相設定の決定に対して、標本化周波数の逆数である標本化周期は、２０の因子により割算される。この時間は、次に高い半ナノ秒まで丸められ、そして異なる位相設定Φｉに対する位相増分として確立され、上記の如く計算されたグレースコアＧＳｉを各々に与える。選択されたビデオラインがデジタル化された後、デジタル画像信号の各々は、個々のデジタル信号に対するグレースコアを規定する索引テーブルを通過され、そして出力値が合計される。この合計は、特定の位相Φｉに対して、グレースコアＧＳｉである。このグレースコアは、デジタル化されたグレー過渡の量を指示する。各位相設定Φｉに対して、対応するグレースコアＧＳｉが記憶される。
【００４１】
理論において、最良位相Φｉは、最低グレースコアＧＳＭＩＮを有するものである。しかし、現実に、位相設定が数ナノ秒内で正しい如く、水平同期信号においてジッターがある。最低グレースコアＧＳＭＩＮを取ると、大きなグレースコアＧＳ２を有する第２位相設定Φ２とはほんの数ナノ秒異なる第１位相設定Φ１を選択することになり、水平同期信号における小さなジッターは非常に悪い画像を生ずる。この問題を解決するために、近隣位相設定のグレースコアがまた考察される。各位相設定に対して、グレースコアの重み付き総和である位相スコアが計算される。位相設定ΦＸに対して位相スコアを計算するために、位相設定Φｉから獲得されたグレースコアＧＳｉに対する重みは、絶対位相差△Φ＝｜ΦＸ−Φｉ｜とともに減少する。好ましい重み関数は、ｗｉ＝２［ΔΦ］によって与えられ、ここで、ΔΦは、ナノ秒において表され、そして［ｘ］は、ｘを越えない最大整数値を意味する。重みは、こうして、０〜１ナノ秒の間の位相差に対して１であり、１〜２ナノ秒に対して１／２、等である。７ナノ秒よりも大きな位相差に対して、グレースコアは、無視される。これらの重みは、位相ΦＸからほんの数ナノ秒である高グレースコアが、位相ΦＸからより離れた位相よりも位相スコアにさらに寄与することを確実にする。高速過渡が急峻であり、多数の逐次位相設定が良好なグレースコアを有する時、良好なグレースコアの広がりの中心に最も近い位相は、最低位相スコアを得る。
【００４２】
各位相設定ΦＸに対して、位相スコアは、上記の如く計算及び記憶される。いったんすべての位相設定に対する位相スコアが評価されたならば、最低位相スコアが選択され、そして対応する位相設定は、最適位相として考えられる。この最適位相設定は、プログラマブル遅延回路２７において実装される。上記の例に対して、９０ナノ秒の標本化周期に均一に分散された２０の異なる位相設定に対して、グレースコアが計算される。各新計算に対して、標本化遅延又は位相は、９のデジタル値に対応する４．５ナノ秒で増分される。次のスコアが、見いだされる。即ち、１８、９、２、０、０、０、０、０、０、０、６、１８、２８、５４、７６、１００、９１、７８、３９、２３である。第４のゼロに対応する位相設定が選択され、６＊４．５＝２７ナノ秒に対応する。本例においてアナログビデオ信号を標本するための最適位相設定は、こうして２７ナノ秒である。
【００４３】
上記の如く、アナログビデオ信号は、標本化クロック信号の各立上り縁において標本される。しかし、アナログ信号は、アクティブライン時間外にある限り、標本されない。アクティブライン時間の開始は、常に、ＨＳＹＮＣ信号の立下り縁から一定時間後である。２つの連続標本化クロック信号の間の時間区間が一定であるために、標本化は、水平同期信号の立下り縁から一定数の標本化クロックサイクル後に開始される。この目的のために
、アクティブウインドウ画定回路４４内のカウンターは、水平同期信号の立下り縁によって発生された信号によってリスタートされる。カウンターは、標本化クロック信号の立上り縁を計数する。一定数の立上り縁がカウンターによって検出されるとすぐに、カウンターは、アクティブビデオライン内の第１信号をデジタル化するアナログビデオデジタイザー回路３３への標本化クロック信号を使用可能にする。標本化クロック信号の立上り縁が水平同期信号の立下り縁に非常に近いならば、カウンターは、標本化クロック信号の該立上り縁の直前又は直後に開始することが可能である。図５の左側において、カウンターは、標本化クロック信号の立上り縁９１の直前でリセットされ、そしてこの立上り縁は、標本番号１を与えられる。アクティブライン時間が標本番号４において開始するならば、第１低レベル値９２が標本される。図５の右側において、ＳＹＮＣ信号を指示する太線は、標本化クロック信号に関する同一位置を有する。しかし、水平同期信号の信号形状における小変動、この信号における小さな時間遅延Δｔ又は標本化クロック周期の集積された小変動により、ＨＳＹＮＣ信号の立下り縁は、理論的位置のすぐ後に、点線９３において検出することができる。カウンターは、標本化クロック信号の立上り縁９４の直後に相応してリセットされ、そしてカウンターは、標本化クロック信号の次の立上り縁において計数を開始する。アクティブラインビデオが開始することが想定される第４ピクセルは、一標本化クロック周期遅く位置することは明らかである。この効果は、また別の観点からも見られる。ＨＳＹＮＣ信号の立下り縁の前に発生する標本化クロック信号のすべては、ビデオラインＮに属するデジタルピクセル値を発生するが、ＨＳＹＮＣ信号の立下り縁の後に発生する標本化クロック信号のすべては、ビデオラインＮ＋１に属するデジタルピクセル値を発生する。ＨＳＹＮＣ信号の立下り縁が標本化クロック信号の立上り縁に近いならば、ラインＮは、ＨＳＹＮＣ信号の立下り縁における−しばしばジッターと呼ばれる−小さな時間変動により、Ｍ＝１０又はＭ＋１＝１１ピクセルを含む。ラインＮとラインＮ＋１がビデオモニターにおいて表示されるか、又はハードコピーにおいて結像されるならば、ピクセルシフトが、明確に可視になる。連続ラインにおいて、この効果は、カウンターリセット信号が、標本化クロック信号の時として直前、時として直後に発生する時、非常に明らかになる。垂直ラインとテキストは、そのような画像において非常にとげとげしく出現する。この問題を解決するために、ＨＲＥＦ調整回路４５が、遅延水平同期信号９５を生成するために実装される。遅延同期信号は、遅延ＨＳＹＮＣ信号の立下り縁９６が、標本化クロック信号の立上り縁９７から十分に遠く離れて保たれる如く、カウンターをトリガーする。図５において、同一信号が示され、これから、標本化クロック信号の立上り縁に関する水平同期信号の立下り縁の関連位置における相当な変動８８、８９は、カウンターにより標本化クロック信号の番号付けに影響しないことは明らかである。前節では、水平同期信号の立下り縁に関する標本化クロック信号の関連位置又は位相が、プログラマブル遅延回路���７によって変化されることを記載した。それは、図５において、標本化クロック信号が、右側にシフトし、そして図５に関連して描写された状況は、再び可能であることを意味する。このため、発明の好ましい実施態様において、ＨＲＥＦ位相シフトレジスターは、１ナノ秒の精度で、優先的に７〜１４ナノ秒の可変ＨＲＥＦ位相シフトを導入する。このＨＲＥＦ位相シフトは、上記の問題が発生しない如く設定されなければならない。標本化クロック信号の立上り縁の位置に関するＨＳＹＮＣ信号の立下り縁の位置は、この相対位置が理論的に計算するのが難しい如く、標本化周波数、プリスケーラ等の如く幾つかのパラメータによって影響される。このため、実験によるＨＲＥＦ遅延の最適設定を確立することがより良い。
【００４４】
いったん標本化周波数と位相設定が最適に実装されたならば、アナログビデオ信号−優先的に高速過渡を含む−は、ＨＲＥＦ位相シフトのすべての可能設定によりデジタル化される。ＨＲＥＦ位相シフトの第１設定に対して、アナログビデオ信号が、２回以上デジタル化され、そしてこのように獲得されたデジタル画像は、相互に比較される。第１画像からの各デジタル化ビデオラインは、第２画像からの対応ビデオラインと比較され、そして適用可能であるならば、他のデジタル化画像と比較される。それらはまた、１ピクセル分
シフトされた対応するデジタル化ビデオラインと比較される。ピクセルシフトによる対応するラインの少なくとも幾つかが非シフト一致よりもより良く一致するならば、ＨＲＥＦ位相シフト設定は、低スコアを得る。最高スコアは、第２以降の画像のすべてのラインが第１画像の対応する非シフトラインに一致するならば、達せられる。各可能ＨＲＥＦ位相設定に対して、スコアが計算され、そして最大スコア又は代替的に最小スコアとは最も遠いスコアが、決定される。対応する位相設定は、ＨＲＥＦ位相シフトレジスターに実装される。
【００４５】
代替的に、実質量の高速過渡を具備するアナログビデオ信号が、第１デジタル画像を与えるために、最低ＨＲＥＦ位相設定により最初にデジタル化され、そして同一アナログビデオ信号が、第２デジタル画像を与えるために、最高ＨＲＥＦ位相設定により２回目にデジタル化される。第１及び第２デジタル画像からの対応する画像ラインは、最初はピクセルシフトなしに、２回目はピクセルシフトにより、個別的に相互に比較される。第１比較における一致が、幾つかのビデオラインに対して第２比較における一致よりも正しくないならば、ＨＲＥＦ位相の中間設定に対して、標本化クロック信号の立上り縁が、ＨＲＥＦ信号の立下り縁とほぼ一致することは、ほぼ確実である。この臨界的なＨＲＥＦ位相設定を見付けるために、同一アナログビデオ信号は、３回目にデジタル化され、そして一致は、第１及び第２画像の間に探求される。第３画像が第２画像に最も一致するならば、臨界的なＨＲＥＦ位相設定が、さらに、第１及び第３ＨＲＥＦ位相シフト設定の間に探求される。最も臨界的なＨＲＥＦ位相設定がつき止められるとすぐに、臨界的なＨＲＥＦ位相設定に関して最大時間差を有するＨＲＥＦ位相設定が実装される。また、臨界的なＨＲＥＦ位相設定が、標本化クロック周波数の逆数である標本周期によって反復されるという事実を考慮しなければならない。
【００４６】
最適ＨＲＥＦ位相設定を実験的に決定する第３方法は、一定ＨＲＥＦ位相シフト設定ＨＲＥＦ１に対応する臨界的な位相シフト設定Φ１が見いだされるまで、ある設定ＨＲＥＦ１においてそれを固定し、プログラマブル遅延回路２７において遅延設定を変化させ、高速過渡を含むアナログビデオ信号をデジタル化することである。遅延設定が臨界的であるか否かを評定するために、画像内に最大数の過渡を含み前位相設定でデジタル化された一つのビデオラインのデジタル値が、現位相設定でデジタル化された同一ビデオラインのデジタル値に対して比較される。優先的に、標本化周期が、約２０の等しい小周期に分割される。そのような小周期は位相遅延回路の解像度よりも小さいならば、小周期は、その解像度に等しく取られる。０ナノ秒の第１位相シフトが実装され、そして非常に多数の過渡を含む一つのビデオラインのアナログビデオ信号が、上記の手順により見いだされた最適標本化クロック周期により第１デジタルラインＤＬ１にデジタル化される。それから、上記の小周期に等しい位相遅延が、実装され、そして同一ビデオラインが、第２デジタルラインＤＬ２に一度デジタル化される。ラインＤＬ１とＤＬ２のデジタル値は、ＤＬ１とＤＬ２の間のデジタル値差のすべての対応するピクセルで第１総和ＳＵＭ１を取ることにより、相互に比較される。第２総和ＳＵＭ２は、ラインＤＬ１のピクセル１とラインＤＬ２のピクセル２の間、ラインＤＬ１のピクセル２とラインＤＬ２のピクセル３の間、等の差の絶対値を加算することにより計算される。ＳＵＭ１がＳＵＭ２よりも小さいならば、ピクセルシフトは発生していない。他の場合に、ピクセルシフトは発生し、そして現位相は、一定ＨＲＥＦ１位相設定に関して臨界的としてフラッグを立てられる。第３位相遅延が実装され、そして同一ビデオラインが、ＤＬ３において標本され、総和が、ＤＬ２における標本に関して計算され、新値ＳＵＭ１とＳＵＭ２を与える。両方の総和は、連続ピクセル過渡内にアナログビデオ信号を標本する現位相設定により相当に大きい。このため、第２一定ＨＲＥＦ２位相設定がまた、以下に記載される如く実装される。
【００４７】
ＨＲＥＦ１＝７ナノ秒に対して、上記のビデオフォーマットにおいて、５１．５ナノ秒の臨界的な位相設定が見いだされる。位相対応の精度を推定するために、優先的に第１Ｈ
ＲＥＦ位相設定ＨＲＥＦ１とは最も異なる第２設定ＨＲＥＦ２が固定され、そして再び、ＨＲＥＦ位相設定ＨＲＥＦ２に対応する臨界的な位相シフト設定Φ２が、見いだされる。同一ビデオフォーマットに対して、ＨＲＥＦ２＝１４ナノ秒では、Φ２＝６０．５ナノ秒の臨界的な位相設定が見いだされる。ＨＲＥＦ２−ＨＲＥＦ１＝７ナノ秒とΦ２−Φ１＝９ナノ秒のために、測定値は、正しいと推定される。アナログビデオ設定を標本するための最適位相設定は２７ナノ秒であり、ＨＲＥＦ２は最も遠い臨界的な位相設定Φ２＝６０．５ナノ秒を与えるために、ＨＲＥＦ位相設定は、値ＨＲＥＦ２にセットされる。
【００４８】
標本化クロックと標本遅延が最適にセットされた後、アナログビデオ信号と最適利得及びオフセット設定のアクティブウインドウが、再び、より正確に決定される。アクティブウインドウに先行する標本数は、最適標本化クロック周期に関して表現される。最小及び最大輝度領域を有する最広幅画像が、伝送されなければならない。画像の回りの黒境界線−即ち、ビデオ設定レベルに近いアナログビデオ信号−は、標本される各続く画像から切断される部分を画定する。第１デジタル化は、０．３Ｖ利得因子に対応するビデオ利得レベル０と、ビデオ設定レベル０で為される。本例において、デジタル画像内の最大デジタル値は、１００であることが見いだされる。この最大値に基づいて、新利得レベルが、約２１４の最大レベルに達するように計算される。デジタル利得因子０に対して０．３Ｖ、そしてデジタル利得因子２５５に対して１．３Ｖを供給されるビデオ利得回路３０における掛算器により、利得因子は、こうして、（０．６４２−０．３０）＊２５５＝８７のビデオ利得レベルに対応する０．３Ｖ＊２１４／１００＝０．６４２Ｖでなければならない。８７のビデオ利得レベルと０のビデオオフセットがセットされ、アナログ信号がデジタル化され、そして２１８の新最大デジタル値が、見いだされる。再び、２１８／３＝７２よりも大きなデジタル値又は画像における最大デジタル値の３分の１を有する少なくとも３つのピクセルを有する第１ビデオラインが見いだされる。同じことは、底部のビデオラインに対して為される。それ自体、上部における２９ラインと下部における２９ラインは、アクティブウインドウなしでは落下すると推定される。アクティブウインドウ内のこれらのラインで、７２よりも大きなデジタル値を有する最左及び最右ピクセルが見いだされる。今度は、左側における１４６ピクセルと右側における５１ピクセルが、アクティブウインドウの外側にあることが見いだされる。これらの値は、主に、水平ライン周期当たりの標本数が今７２０であり、以前約１１００であったために、以前に見いだされた２３２と８４の値よりも相当に低い。
【００４９】
アクティブウインドウに対して見いだされた値は、アクティブウインドウ画定回路４４に実装され、そして取得デジタル値は、アクティブウインドウ内の標本に限定される。アナログビデオ信号は、ビデオ利得因子８７とビデオオフセット設定０で再びデジタル化される。最大デジタル値は、今、２１７である。新利得因子は、２５５の最大デジタル値に達するように計算される。利得レベル０が最大デジタル値１００を生じ、利得レベル８７が最大デジタル値２１７を生ずることを知ると、簡単な線形補外法により、利得レベル１１７が最大デジタル値２５５を生ずることを見いだす。オフセット値０とともにビデオ利得レベル１１７がセットされ、そしてアナログビデオ信号は、再びデジタル化され、最小デジタル値０と最大デジタル値２５５を与える。
【００５０】
インターレースビデオフォーマットにおいて、アクティブ水平ライン時間の開始は、捕獲される第１ピクセルを与え、水平ライン時間の終了は、捕獲される最終ピクセルを与え、これは両フレームに対して同一である。垂直アクティブフレームは、捕獲される第１ラインと捕獲される最終ラインを与える。これらのライン番号は、インターレース画像の第１及び第２フィールドに対して異なる。アクティブウインドウ画定回路４４におけるカウンターは、アクティブウインドウ内のアナログビデオ信号のみをデジタル化するために、相応して実装される。
【００５１】
本発明によりビデオフレームグラバーに電子的にセットされる上記のパラメータの一つ以上に対する最適設定が、いったん見いだされたならば、この設定は、回路に直接に組み込まれ、そして画像を表現するアナログビデオ信号が、デジタル化され、対応するデジタル画像信号は、後の処理のためにデジタルメモリに記憶される。代替的に、これらのパラメータ設定は、不揮発性メモリにデジタルで記憶され、各回に一つ検索され、又はアナログビデオ信号によって表現された一連の画像は、ビデオフレームグラバーによって取得されなければならない。
【００５２】
本発明が好ましい実施態様を参照して記載されたが、技術における当業者は、発明の精神と範囲に反することなく、変更が形態と詳細において為されることを認識するであろう。
【００５３】
本発明の主なる特徴及び態様は以下のとおりである。
【００５４】
１．純アナログビデオ信号と同期信号から成るビデオ信号からデジタル画像信号を獲得するためのビデオフレームグラバーシステムにおいて、
該純アナログビデオ信号をデジタル画像信号にデジタル化するためのアナログビデオデジタイザー手段と、
該同期信号をデジタル同期信号にデジタル化するための同期信号デジタイザー手段とを具備するビデオフレームグラバーシステム。
【００５５】
２．該デジタル画像信号又は該デジタル同期信号の記憶のためのデジタルメモリ手段と、
該デジタル画像信号又は画像デジタル化同期信号のいずれかを該デジタルメモリ手段に選択的に記憶するためのメモリ選択手段とをさらに具備する上記１に記載のシステム。
【００５６】
３．該アナログビデオデジタイザー手段と該同期信号デジタイザー手段が、一つのアナログ対デジタル変換器手段に組み込まれる上記１に記載のシステム。
【００５７】
４．該ビデオ信号から該同期信号を抽出するための手段をさらに具備する上記１に記載のシステム。
【００５８】
５．該ビデオ信号が、さらに、
該純アナログビデオ信号とは異なり、かつ、
該同期信号とともに複合ビデオ信号を形成する他の純アナログビデオ信号を具備し、
この場合、該システムは、さらに、該複合ビデオ信号から該同期信号を抽出するための手段を具備する上記１に記載のシステム。
【００５９】
６．該ビデオ信号が、純アナログビデオ信号と複合同期信号を具備し、この場合、該システムが、さらに、該複合同期信号から該同期信号を抽出するための手段を具備する上記１に記載のシステム。
【００６０】
７．該ビデオ信号が、純アナログビデオ信号、水平同期信号及び垂直同期信号を具備し、この場合、該システムが、さらに、該水平同期信号と該垂直同期信号から同期信号を抽出するための手段を具備する上記１に記載のシステム。
【００６１】
８．該アナログビデオデジタイザーのための標本化クロック信号を発生する標本化クロック発生器と、
該標本化クロック発生器のためのベースクロック信号を発生するベースクロック手段と、該同期信号又は該一定ベースクロック手段のいずれかから抽出された該標本化クロック発
生器のためにベースクロック信号を選択するための一定ベースクロック手段とベースクロック選択手段と、
ベースクロック信号周波数に関して標本化クロック信号周波数を調整するための該標本化クロック発生器内の標本カウンター手段とをさらに具備する上記１に記載のシステム。
【００６２】
９．該同期信号デジタイザーのための標本化クロック信号を発生する標本化クロック発生器と、
該標本化クロック発生器のためのベースクロック信号を発生する一定ベースクロック手段と、
該同期信号又は該一定ベースクロック手段のいずれかから抽出された該標本化クロック発生器のためにベースクロック信号を選択するためのベースクロック選択手段と、
ベースクロック信号周波数に関して標本化クロック信号周波数を調整するための該標本化クロック発生器内の標本カウンター手段とをさらに具備する上記１に記載のシステム。
【００６３】
１０．電子的に可変である因子による該同期信号の振幅の増幅又は低減のための同期利得手段をさらに具備する上記１に記載のシステム。
【００６４】
１１．電子的に可変である同期しきいレベルによる高レベル及び低レベル同期信号の間の判別のための同期しきい手段をさらに具備する上記１に記載のシステム。
【００６５】
１２．該純アナログビデオ信号のデジタル化を矩形ウインドウへ制限するためのビデオウインドウ画定手段をさらに具備し、この場合、該ウインドウの位置及びサイズが、電子的に可変である上記１に記載のシステム。
【００６６】
１３．電子的に可変である所定の時間遅延だけ該同期信号を遅延させるために、該ウインドウ画定手段に結合された同期遅延手段をさらに具備する上記１２に記載のシステム。
【００６７】
１４．電子的に可変である所定の時間遅延だけ該ベースクロック信号を遅延させるための遅延手段をさらに具備する上記８に記載のシステム。
【００６８】
１５．該同期信号又は該ビデオ信号を濾波するためのアナログ信号フィルター手段をさらに具備し、該フィルター手段は、電子的低域フィルターであり、この場合、該フィルターの遮断周波数が電子的にセットされる上記１に記載のシステム。
【００６９】
１６．該ビデオ信号の振幅の増幅又は低減のためのビデオ利得手段をさらに具備し、この場合、該ビデオ利得手段の増幅又は低減因子が電子的に可変である上記１に記載のシステム。
【００７０】
１７．該ビデオ信号に所定のオフセットレベルを加算又は減算するためのビデオオフセット手段をさらに具備し、この場合、該オフセットレベルが電子的に可変である上記１に記載のシステム。
【００７１】
１８．ビデオ信号の同期信号をデジタル化するための同期信号デジタイザー手段を具備するシステムにおいて、
同期信号のレベルを標本のデジタルシーケンスにデジタル化する段階と、
該シーケンスを幾つかのサブシーケンスに分割し、ほぼ同一レベルに対応する標本を分類する段階と、
該サブシーケンスの長さとほぼ同一長のサブシーケンスの間の距離を分析する段階と、
そのような分析から該ビデオ信号に対応するビデオタイミングを導出する段階とを具備する方法。
【００７２】
１９．該ビデオタイミングが、水平同期周期、垂直同期周期、ビデオフレーム周期、ライン数／ビデオフレーム、水平同期チップ幅、垂直同期チップ幅、鋸歯状パルスの存在、等化信号の存在、及びビデオインターレースの少なくとも一つを具備する上記１８に記載の方法。
【００７３】
２０．ビデオ信号に対応する同期信号のレベルの増幅又は低減のための可変同期利得手段と、増幅又は低減された同期信号をデジタル化するための同期信号デジタイザー手段とを具備するシステムにおいて、
（ａ）該同期利得手段において同期利得因子を実装する段階と、
（ｂ）少なくとも２つの異なるデジタルレベルＡとＢを有するデジタル標本に該増幅又は低減された同期信号をデジタル化する段階と、
（ｃ）少なくとも一つの該デジタルレベルに対して標本数を計数する段階と、
（ｄ）少なくとも２つの異なる同期利得因子に対して段階（ａ）〜（ｃ）を繰り返す段階と、
（ｅ）最大同期利得設定に対応する標本カウントとか少なくとも規定差異なる対応する標本カウントを有する最大利得設定を選択する段階とを具備する、該可変同期利得手段内の最適同期利得因子の決定のための方法。
【００７４】
２１．該標本カウントが、一定しきいレベルの上の増幅又は低減された同期信号レベルに対応し、標本カウント差が、４％である上記２０に記載の方法。
【００７５】
２２．ビデオ利得因子による増幅又は低減により該ビデオ信号をリサイズするためのビデオ利得手段を具備するビデオ信号をデジタル化するためのシステムにおいて、
（ａ）アナログビデオ信号レベルの使用範囲を覆うビデオ信号を発生する段階と、（ｂ）該ビデオ利得手段においてビデオ利得因子を設定する段階と、
（ｃ）該リサイズされたビデオ信号をデジタル画像信号にデジタル化する段階と、（ｄ）該デジタル画像信号のデジタル極値−最大又は最小−を検出する段階と、（ｅ）少なくとも２つの異なるビデオ利得因子設定に対して段階（ｂ）〜（ｄ）を繰り返す段階と、
（ｆ）該デジタル画像信号に対するデジタル値の可能範囲内に位置するデジタル極値に対応する最大ビデオ利得因子以上の最適ビデオ利得因子を選択する段階とを具備する最適ビデオ利得因子の決定のための方法。
【００７６】
２３．該ビデオ信号が、所定の周波数においてデジタル化され、
該周波数が、該ビデオ信号に対応するライン率とビデオライン数から導出され、アナログビデオ信号の標本化が、矩形ウインドウに限定され、
矩形ウインドウが、
該最適ビデオ利得因子で該ビデオ信号をデジタル化する段階と、
所定の差よりも小さい該対応するデジタル極値からの差によりせいぜい所定数のデジタル画像信号値を各々有する先頭及び最終ビデオラインを該ウインドウから削除する段階と、所定差よりも大きな該対応するデジタル極値からの差をすべて有する各ビデオラインにおける先頭及び最終標本の最小値を該ウインドウから削除する段階とを具備する方法によって決定される上記２２に記載の方法。
【００７７】
２４．ビデオフレームグラバーにおいて最適標本化周波数を決定する方法において、
高速過渡を有するビデオ信号を発生する段階と、
画像信号をデジタル化するために、標本化クロック信号の所定の周波数において該ビデオ信号を標本する段階と、
該デジタル画像信号内で該高速過渡をつき止める段階と、
該過渡の位置から少なくとも一つの候補標本化周波数を導出する段階とを具備する方法。
【００７８】
２５．該所定周波数が、該ビデオ信号におけるライン周期とビデオライン数から導出され、
該ビデオ信号が、該ビデオ信号に対応する同期信号に関して標本化クロック信号の複数の異なる時間遅延で標本され、そして合成デジタル画像信号は、より高い周波数において事実上標本されたデジタル画像と組み合わされる上記２４に記載の方法。
【００７９】
２６．該過渡位置が、該事実上標本されたデジタル画像内から過渡形式の推定値によって見いだされ、
各候補標本化周波数が、
（ａ）標本化周波数を設定する段階と、
（ｂ）該標本化周波数に対してスコアを計算する段階と、
（ｃ）該候補周波数に近い標本化周波数の限定セットに対して段階（ａ）と（ｂ）を繰り返す段階と、
（ｄ）最良スコアを有する周波数を選択する段階とを具備する方法によって最適化される上記２５に記載の方法。
【００８０】
２７．ビデオ信号に対応する同期信号に関して標本化クロックの最適標本化遅延をビデオフレームグラバーにおいて決定する方法において、
（ａ）高速過渡を有するビデオ信号を発生する段階と、
（ｂ）該同期信号に関して該標本化クロックの標本化遅延を設定する段階と、
（ｃ）デジタル画像信号への該標本化クロックの所定の周波数において該ビデオ信号を標本する段階と、
（ｄ）該デジタル画像信号からグレースコアを計算する段階と、
（ｅ）少なくとも２つの異なる標本化遅延設定に対して段階（ｂ）〜（ｄ）を繰り返す段階と、
（ｆ）最良グレースコアに対応するものを最適標本化遅延として選択する段階とを具備する方法。
【００８１】
２８．特定標本化遅延設定のためのグレースコアの第２セットを、該特定標本化遅延設定に最も近い標本化遅延設定に対応するグレースコアの重み付き総和として計算する段階をさらに具備する上記２７に記載の方法。
【００８２】
２９．各ビデオライン内の標本化クロック信号をトリガーするために、ビデオ信号に対応する時間遅延同期信号を発生するための最適時間遅延をビデオフレームグラバーにおいて決定する方法において、
（ａ）高速過渡を有するビデオ信号を発生する段階と、
（ｂ）該遅延同期信号を発生するために時間遅延を設定する段階と、
（ｃ）該同期信号に関して該標本化クロックのための第１標本化遅延を設定する段階と、（ｄ）第１デジタル画像信号に対して標本化クロック信号の該所定周波数において該ビデオ信号を標本する段階と、
（ｅ）該同期信号に関して該標本化クロックのための第２標本化遅延を設定する段階と、（ｆ）第２デジタル画像信号に対して標本化クロック信号の所定周波数において該ビデオ信号を標本する段階と、
（ｇ）該第１及び第２デジタル画像信号の間の第１差分スコアを計算する段階と、（ｈ）一つの標本によってオフセットされた、該第１デジタル画像信号と該第２デジタル画像信号の間の第２差分スコアを計算する段階と、
（ｉ）少なくとも２つの最初の標本化遅延設定に対して段階（ｃ）〜（ｈ）を繰り返す段階と、
（ｊ）標本オフセットを指示する第１及び第２差分スコアに対応する第１標本化遅延設定
を臨界第１標本化遅延設定として設定する段階と、
（ｋ）臨界第１標本化遅延設定が、アナログ信号がデジタル化される標本化遅延設定とは最も異なる如く、時間遅延を選択する段階とを具備する方法。
【図面の簡単な説明】
【００８３】
【図１】ＨＳＹＮＣ、ＶＳＹＮＣ及びＣＳＹＮＣ信号における複合アナログビデオ信号及びタイミングの波形を示す。
【図２】本発明によりビデオフレームグラバーシステムのブロック図を示す。
【図３】標本化クロック発生器の詳細を示す。
【図４】種々の利得設定においてアナログ複合ビデオ信号を示す。
【図５】標本化の番号付けにおける同期遅延の影響を示す。
【符号の説明】
【００８４】
３０  ビデオ利得回路
３３  アナログビデオデジタイザー
３５  デジタルメモリユニット
３６  外部同期利得回路
３８  比較器回路
４３  同期信号デジタイザー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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