(57)【要約】【課題】正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出する。【解決手段】所定周期で変化する第１の信号と、第１の基準信号とが交差したことを検出するゼロクロス検出回路において、前記第１の信号と、前記第１の基準信号との比較結果信号を出力する第１の比較回路と、前記第１の信号と逆相ではない位相差を有する第２の信号と、前記第２の信号と交差する第２の基準信号との比較結果信号を出力する第２の比較回路と、前記第１の比較回路にヒステリシスを付与するヒステリシス回路と、前記第１の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、を備える。【選択図】  図１
2006234749.tif 000002
【特許請求の範囲】
【請求項１】
所定周期で変化する第１の信号と、第１の基準信号とが交差したことを検出するゼロクロス検出回路において、
前記第１の信号と、前記第１の基準信号との比較結果信号を出力する第１の比較回路と、
前記第１の信号と逆相ではない位相差を有する第２の信号と、前記第２の信号と交差する第２の基準信号との比較結果信号を出力する第２の比較回路と、
前記第１の比較回路にヒステリシスを付与するヒステリシス回路と、
前記第１の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、
を備えることを特徴とするゼロクロス検出回路。
【請求項２】
請求項１に記載のゼロクロス検出回路であって、
前記第１の比較回路は、
前記ヒステリシス回路が動作していない場合は前記第１の信号と前記第１の基準信号とが等しい点を境に比較結果信号が反転する回路であり、
前記ヒステリシス回路は、
前記第１の信号が前記第１の基準信号よりも第１の電圧だけ大きい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第１のヒステリシス回路と、
前記第１の信号が前記第１の基準信号よりも第２の電圧だけ小さい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第２のヒステリシス回路と、
を有し、
前記ヒステリシス制御回路は、
前記第１の比較回路の比較結果信号が前記第１の信号の方が大きいことを示す一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路の動作を停止させる第１のヒステリシス制御回路と、
前記第１の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路の動作を停止させる第２のヒステリシス制御回路と、
を有することを特徴とするゼロクロス検出回路。
【請求項３】
請求項２に記載のゼロクロス検出回路であって、
前記第１の比較回路は、
第１の電流源と、
前記第１の電流源から電流が供給され、前記第１の信号と前記第１の基準信号との大小に応じて動作する差動回路と、
前記差動回路の一方の出力からの電流が供給されて動作する第１の電流ミラー回路と、
前記第１の電流ミラー回路の動作に応じて、前記第１の信号と前記第１の基準信号との比較結果信号を出力する出力回路と、
を有し、
前記第１のヒステリシス回路は、
第２の電流源と、
前記第２の電流源から電流が供給され、前記差動回路の一方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第１の電圧だけ大きい点を境に前記差動回路の動作を切り替える第２の電流ミラー回路と、
を有し、
前記第２のヒステリシス回路は、
第３の電流源と、
前記第３の電流源から電流が供給され、前記差動回路の他方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第２の電圧だけ小さい点を境に前記差動回路の動作を切り替える第３の電流ミラー回路と、
を有することを特徴とするゼロクロス検出回路。
【請求項４】
請求項３に記載のゼロクロス検出回路であって、
前記第１のヒステリシス制御回路は、
前記第２の電流源から電流が供給される第１のトランジスタと、
前記第１の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオフすることによって前記第１の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオンすることによって前記第１の電流ミラー回路の動作を停止させる第１の制御回路と、
を有し、
前記第２のヒステリシス制御回路は、
前記第３の電流源から電流が供給される第２のトランジスタと、
前記第１の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオフすることによって前記第２の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオンすることによって前記第２の電流ミラー回路の動作を停止させる第２の制御回路と、
を有することを特徴とするゼロクロス検出回路。
【請求項５】
請求項１〜４の何れか一項に記載のゼロクロス検出回路であって、
前記第１の信号が、３相ブラシレスモータの第１の相のホール素子から出力される一方の正弦波信号であり、
前記第１の基準信号が前記第１の相のホール素子から出力される前記第１の信号とは逆相の正弦波信号であり、
前記第２の信号が、前記第１の相とは別の第２の相のホール素子から出力される一方の正弦波信号であり、
前記第２の基準信号が前記第２の相のホール素子から出力される前記第２の信号とは逆相の正弦波信号であること、
を特徴とするゼロクロス検出回路。
【請求項６】
請求項１〜４の何れか一項に記載のゼロクロス検出回路であって、
前記第１の信号が、センサレス３相ブラシレスモータの第１の相のコイル電圧であり、
前記第２の信号が、前記第１の相とは別の第２の相のコイル電圧であり、
前記第１の基準信号および前記第２の基準信号が、３相のコイルの中性点電圧であること、
を特徴とするゼロクロス検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正弦波信号等の所定周期で変化する信号のゼロクロスを検出するゼロクロス検出回路に関する。
【背景技術】
【０００２】
例えば、３相ブラシレスモータにおいては、ホール素子から出力される一方の正弦波信号と他方の正弦波信号とをコンパレータを用いて比較し、その比較結果に基づいてロータの位置を判定することによってモータの回転を制御している。図１６は、ホール素子から出力される一方の正弦波信号Ｈ１と他方の正弦波信号Ｈ２の波形、および、正弦波信号Ｈ１，Ｈ２を比較するコンパレータの出力波形を示す図である。なお、正弦波信号Ｈ２の波形は正弦波信号Ｈ１の逆相の正弦波であるが、簡略化して直線で表示している。図に示すように、正弦波信号Ｈ１，Ｈ２が交差する点、つまり、正弦波信号Ｈ１のゼロクロスの点を境に、コンパレータの出力が反転する。
【０００３】
ところで、ホール素子から出力される正弦波信号にはノイズが含まれるため、ゼロクロスの際（例えば、時刻ｔ１，ｔ２）に、コンパレータの出力がばたつく現象であるチャタリングが発生する可能性がある。そこで、ゼロクロス時のチャタリングを防止するため、ヒステリシスコンパレータを用いることが一般的に行われている（例えば、特許文献１）。図１７は、ヒステリシスコンパレータの出力波形を示す図である。図に示すように、正弦波信号Ｈ１は、正弦波信号Ｈ２にヒステリシスを付与したＨ２’と比較される。したがって、ヒステリシスコンパレータの出力は、正弦波信号Ｈ１，Ｈ２が交差する点とは異なる点（例えば、時刻ｔ３，ｔ４）で反転する。
【特許文献１】特開２００４−１５３９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ヒステリシスコンパレータを用いる場合、正弦波信号Ｈ１，Ｈ２が交差する際のチャタリングの影響は受けないものの、正弦波信号Ｈ１のゼロクロスを正確に検出することができず、モータの回転制御の精度が低下してしまう原因となっていた。
【０００５】
本発明は上記課題を鑑みてなされたものであり、正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出するゼロクロス検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明のゼロクロス検出回路は、所定周期で変化する第１の信号と、第１の基準信号とが交差したことを検出するゼロクロス検出回路において、前記第１の信号と、前記第１の基準信号との比較結果信号を出力する第１の比較回路と、前記第１の信号と逆相ではない位相差を有する第２の信号と、前記第２の信号と交差する第２の基準信号との比較結果信号を出力する第２の比較回路と、前記第１の比較回路にヒステリシスを付与するヒステリシス回路と、前記第１の比較回路の比較結果信号が反転すると、前記ヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が反転すると、前記ヒステリシス回路の動作を停止させるヒステリシス制御回路と、を備えることとする。
【０００７】
また、前記第１の比較回路は、前記ヒステリシス回路が動作していない場合は前記第１の信号と前記第１の基準信号とが等しい点を境に比較結果信号が反転する回路であり、前記ヒステリシス回路は、前記第１の信号が前記第１の基準信号よりも第１の電圧だけ大きい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第１のヒステリシス回路と、前記第１の信号が前記第１の基準信号よりも第２の電圧だけ小さい点を境に前記第１の比較回路の比較結果信号が反転するように動作する第２のヒステリシス回路と、を有し、前記ヒステリシス制御回路は、前記第１の比較回路の比較結果信号が前記第１の信号の方が大きいことを示す一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が一方の論理値から他方の論理値に反転すると、前記第１のヒステリシス回路の動作を停止させる第１のヒステリシス制御回路と、前記第１の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路を動作させ、前記第２の比較回路の比較結果信号が、前記他方の論理値から前記一方の論理値に反転すると、前記第２のヒステリシス回路の動作を停止させる第２のヒステリシス制御回路と、を有することとすることができる。
【０００８】
さらに、前記第１の比較回路は、第１の電流源と、前記第１の電流源から電流が供給され、前記第１の信号と前記第１の基準信号との大小に応じて動作する差動回路と、前記差動回路の一方の出力からの電流が供給されて動作する第１の電流ミラー回路と、前記第１の電流ミラー回路の動作に応じて、前記第１の信号と前記第１の基準信号との比較結果信号を出力する出力回路と、を有し、前記第１のヒステリシス回路は、第２の電流源と、前記第２の電流源から電流が供給され、前記差動回路の一方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第１の電圧だけ大きい点を境に前記差動回路の動作を切り替える第２の電流ミラー回路と、を有し、前記第２のヒステリシス回路は、第３の電流源と、前記第３の電流源から電流が供給され、前記差動回路の他方の出力からの電流を吸い取ることにより、前記第１の信号が前記第１の基準信号よりも前記第２の電圧だけ小さい点を境に前記差動回路の動作を切り替える第３の電流ミラー回路と、を有することとすることができる。
【０００９】
そして、さらに、前記第１のヒステリシス制御回路は、前記第２の電流源から電流が供給される第１のトランジスタと、前記第１の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオフすることによって前記第１の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が、前記一方の論理値から前記他方の論理値に反転すると、前記第１のトランジスタをオンすることによって前記第１の電流ミラー回路の動作を停止させる第１の制御回路と、を有し、前記第２のヒステリシス制御回路は、前記第３の電流源から電流が供給される第２のトランジスタと、前記第１の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオフすることによって前記第２の電流ミラー回路を動作させ、前記第２の比較回路の比較結果信号が前記他方の論理値から前記一方の論理値に反転すると、前記第２のトランジスタをオンすることによって前記第２の電流ミラー回路の動作を停止させる第２の制御回路と、を有することとすることができる。
【００１０】
また、前記第１の信号が、３相ブラシレスモータの第１の相のホール素子から出力される一方の正弦波信号であり、前記第１の基準信号が前記第１の相のホール素子から出力される前記第１の信号とは逆相の正弦波信号であり、前記第２の信号が、前記第１の相とは別の第２の相のホール素子から出力される一方の正弦波信号であり、前記第２の基準信号が前記第２の相のホール素子から出力される前記第２の信号とは逆相の正弦波信号であることとすることができる。
【００１１】
また、前記第１の信号が、センサレス３相ブラシレスモータの第１の相のコイル電圧であり、前記第２の信号が、前記第１の相とは別の第２の相のコイル電圧であり、前記第１の基準信号および前記第２の基準信号が、３相のコイルの中性点電圧であることとすることができる。
【発明の効果】
【００１２】
正弦波信号等の所定周期で変化する信号のゼロクロスを、チャタリングを防止した上で正確に検出することができる。
【発明を実施するための最良の形態】
【００１３】
＝＝ゼロクロス検出回路の構成＝＝
図１は、本発明の一実施形態であるゼロクロス検出回路１の構成を示す回路図である。ゼロクロス検出回路１には、信号Ｕ１，Ｕ２，Ｖ１，Ｖ２，Ｗ１，Ｗ２が入力され、信号Ｕ１，Ｕ２の比較結果信号Ｕｏ、信号Ｖ１，Ｖ２の比較結果信号Ｖｏ、信号Ｗ１，Ｗ２の比較結果信号Ｗｏが出力される。
【００１４】
図２は、ゼロクロス検出回路１に入力される信号、および、出力される比較結果信号の波形を示す図である。図２に示すように、信号Ｕ１，Ｖ１，Ｗ１は、例えば正弦波信号等の所定周期で変化する信号である。そして、信号Ｕ１，Ｖ１，Ｗ１は互いに逆相でなく、例えば互いに１２０度の位相差を有している。そして、信号Ｕ２，Ｖ２，Ｗ２は、信号Ｕ１，Ｖ１，Ｗ１の中間値と交差する信号であり、例えば、信号Ｕ１，Ｖ１，Ｗ１と逆相の正弦波信号とすることができる。なお、簡略的に、信号Ｕ２，Ｖ２，Ｗ２は、信号Ｕ１，Ｖ１，Ｗ１の中間値を通る直線として表示している。
【００１５】
そして、図２に示すように、ゼロクロス検出回路１から出力される比較結果信号Ｕｏ，Ｖｏ，Ｗｏは、信号Ｕ１，Ｖ１，Ｗ１が信号Ｕ２，Ｖ２，Ｗ２より大きい時は、一方の論理値である例えばハイレベルを出力し、信号Ｕ１，Ｖ１，Ｗ１が信号Ｕ２，Ｖ２，Ｗ２より小さい時は、他方の論理値である例えばローレベルを出力する。つまり、信号Ｕ１，Ｖ１，Ｗ１が信号Ｕ２，Ｖ２，Ｗ２と交差した点、つまり、ゼロクロスの点で、比較結果信号Ｕｏ，Ｖｏ，Ｗｏが反転する。
【００１６】
図１に示したゼロクロス検出回路１の回路構成について説明する。ゼロクロス検出回路１は、電流源１１〜１４（ｕｖｗ）、ＰＮＰ型トランジスタ１５，１６（ｕｖｗ）、ＮＰＮ型トランジスタ１７〜２３（ｕｖｗ）、Ｎ型ＭＯＳＦＥＴ２４，２５（ｕｖｗ）、インバータ２６（ｕｖｗ）、ＮＡＮＤ回路２７，２８（ｕｖｗ）を備えている。
【００１７】
このゼロクロス検出回路１の構成のうち、信号Ｕ１（第１の信号），Ｕ２（第１の基準信号）の比較結果信号Ｕｏを出力するための構成について説明する。ＰＮＰ型トランジスタ１５ｕ，１６ｕのエミッタには、電流源１２ｕ（第１の電流源）が接続されている。そして、ＰＮＰ型トランジスタ１５ｕのベースには、信号Ｕ１が印加され、ＰＮＰ型トランジスタ１６ｕのベースには、信号Ｕ２が印加されている。つまり、ＰＮＰ型トランジスタ１５ｕ，１６ｕは信号Ｕ１，Ｕ２の大小に応じて動作する差動回路を構成している。
【００１８】
ＮＰＮ型トランジスタ１９ｕ，２０ｕは電流ミラー回路（第１の電流ミラー回路）を構成しており、ダイオード接続されたＮＰＮ型トランジスタ１９ｕのコレクタがＰＮＰ型トランジスタ１６ｕのコレクタと接続され、もう一方のＮＰＮ型トランジスタ２０ｕのコレクタがＰＮＰ型トランジスタ１５ｕのコレクタと接続されている。そして、ＮＰＮ型トランジスタ１９ｕ，２０ｕのエミッタは接地されている。つまり、第１の電流ミラー回路は、ＰＮＰ型トランジスタ１６ｕがオンの場合は動作し、ＰＮＰ型トランジスタ１６ｕがオフの場合は動作しないこととなる。
【００１９】
ＮＰＮ型トランジスタ２３ｕは、ベースがＰＮＰ型トランジスタ１５ｕとＮＰＮ型トランジスタ２０ｕとの接続点に接続され、コレクタが電流源１４ｕに接続され、エミッタが接地されている。電流源１４ｕおよびＮＰＮ型トランジスタ２３ｕは出力回路を構成しており、ＮＰＮ型トランジスタ２３ｕのコレクタ電圧が比較結果信号Ｕｏとなっている。したがって、ＰＮＰ型トランジスタ１６ｕがオンの場合、つまり、第１の電流ミラー回路が動作している場合、ＮＰＮ型トランジスタ２３ｕはオフとなり、比較結果出力信号Ｕｏはハイレベルとなる。一方、ＰＮＰ型トランジスタ１５ｕがオンの場合、つまり、第１の電流ミラー回路が動作していない場合は、ＮＰＮ型トランジスタ２３ｕはオンとなり、比較結果出力信号Ｕｏはローレベルとなる。
【００２０】
つまり、電流源１２ｕ、ＰＮＰ型トランジスタ１５ｕ，１６ｕによる差動回路、ＮＰＮ型トランジスタ１９ｕ，２０ｕによる電流ミラー回路、電流源１４ｕ及びＮＰＮ型トランジスタ２３ｕによる出力回路によって、信号Ｕ１と信号Ｕ２との比較結果信号Ｕｏを出力する第１の比較回路が構成されている。なお、同様に、電流源１２ｖ、ＰＮＰ型トランジスタ１５ｖ，１６ｖによる差動回路、ＮＰＮ型トランジスタ１９ｖ，２０ｖによる電流ミラー回路、電流源１４ｖ及びＮＰＮ型トランジスタ２３ｖによる出力回路によって、信号Ｖ１と信号Ｖ２との比較結果信号Ｖｏを出力する第２の比較回路が構成されている。
【００２１】
ＮＰＮ型トランジスタ１７ｕ，１８ｕは電流ミラー回路（第２の電流ミラー回路）を構成しており、ダイオード接続されたＮＰＮ型トランジスタ１７ｕのコレクタが電流源１１ｕ（第２の電流源）に接続され、もう一方のＮＰＮ型トランジスタ１８ｕのコレクタがＰＮＰ型トランジスタ１６ｕとＮＰＮ型トランジスタ１９ｕとの接続点に接続されている。そして、ＮＰＮ型トランジスタ１７ｕ，１８ｕのエミッタは接地されている。
【００２２】
また、ＮＰＮ型トランジスタ２１ｕ，２２ｕは電流ミラー回路（第３の電流ミラー回路）を構成しており、ダイオード接続されたＮＰＮ型トランジスタ２２ｕのコレクタが電流源１３ｕ（第３の電流源）に接続され、もう一方のＮＰＮ型トランジスタ２１ｕのコレクタがＰＮＰ型トランジスタ１５ｕとＮＰＮ型トランジスタ２０ｕとの接続点に接続されている。そして、ＮＰＮ型トランジスタ２１ｕ，２２ｕのエミッタは接地されている。
【００２３】
なお、電流源１１ｕ、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる電流ミラー回路によって第１のヒステリシス回路が構成され、電流源１３ｕ、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる電流ミラー回路によって第２のヒステリシス回路が構成されている。
【００２４】
Ｎ型ＭＯＳＦＥＴ２４ｕ（第１のトランジスタ）は、ドレインが電流源１１ｕとＮＰＮ型トランジスタ１７ｕとの接続点に接続され、ソースが接地されている。そして、ＮＡＮＤ回路２７ｕには、比較結果信号Ｕｏをインバータ２６ｕによって反転した信号と、比較結果信号Ｖｏとが入力され、ＮＡＮＤ回路２７ｕの出力がＮ型ＭＯＳＦＥＴ２４ｕのゲートに接続されている。したがって、ＮＡＮＤ回路２７ｕの出力がハイレベルの場合、Ｎ型ＭＯＳＦＥＴ２４ｕがオンとなり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる電流ミラー回路がオフとなる。一方、ＮＡＮＤ回路２７ｕの出力がローレベルの場合、Ｎ型ＭＯＳＦＥＴ２４ｕがオフとなり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる電流ミラー回路がオンとなる。なお、インバータ２６ｕ、ＮＡＮＤ回路２７ｕによって第１の制御回路が構成されている。そして、当該第１の制御回路と、Ｎ型ＭＯＳＦＥＴ２４ｕ（第１のトランジスタ）によって、第１のヒステリシス制御回路が構成されている。
【００２５】
また、Ｎ型ＭＯＳＦＥＴ２５ｕ（第２のトランジスタ）は、ドレインが電流源１３ｕとＮＰＮ型トランジスタ２２ｕとの接続点に接続され、ソースが接地されている。そして、ＮＡＮＤ回路２８ｕには、比較結果信号Ｕｏと、比較結果信号Ｖｏをインバータ２６ｖによって反転した信号と、が入力され、ＮＡＮＤ回路２８ｕの出力がＮ型ＭＯＳＦＥＴ２５ｕのゲートに接続されている。したがって、ＮＡＮＤ回路２８ｕの出力がハイレベルの場合、Ｎ型ＭＯＳＦＥＴ２５ｕがオンとなり、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる電流ミラー回路がオフとなる。一方、ＮＡＮＤ回路２８ｕの出力がローレベルの場合、Ｎ型ＭＯＳＦＥＴ２５ｕがオフとなり、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる電流ミラー回路がオンとなる。なお、インバータ２６ｖ、ＮＡＮＤ回路２８ｕによって第２の制御回路が構成されている。そして、当該第２の制御回路と、Ｎ型ＭＯＳＦＥＴ２５ｕ（第２のトランジスタ）によって、第２のヒステリシス制御回路が構成されている。
【００２６】
ここで、第１の比較回路の動作について説明する。図３は、第１及び第２のヒステリシス回路が動作していない場合、つまり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる第２の電流ミラー回路およびＮＰＮ型トランジスタ２１ｕ，２２ｕによる第３の電流ミラー回路が動作していない場合の第１の比較回路の動作を示す図である。第１の電流源１２ｕの電流をＩとすると、信号Ｕ１と信号Ｕ２とが等しい場合にＰＮＰ型トランジスタ１５ｕ，１６ｕがともにオンとなる。この場合、ＰＮＰ型トランジスタ１５ｕ，１６ｕを流れる電流はともにＩ／２となり、第１の電流ミラー回路を構成するＮＰＮ型トランジスタ１９ｕ，２０ｕを流れる電流はＩ／２となる。
【００２７】
図４は、第１及び第２のヒステリシス回路が動作していない場合の比較結果信号Ｕｏの出力波形を示す図である。図に示すように、Ｕ１＞Ｕ２となると、ＰＮＰ型トランジスタ１５ｕがオフ、ＰＮＰ型トランジスタ１６ｕがオンとなり、比較結果信号Ｕｏがハイレベルとなり、Ｕ１＜Ｕ２となると、ＰＮＰ型トランジスタ１５ｕがオン、ＰＮＰ型トランジスタ１６ｕがオフとなり、比較結果信号Ｕｏがローレベルとなる。つまり、第１の比較回路においては、第１及び第２のヒステリシス回路が動作していない場合は、信号Ｕ１と信号Ｕ２とが等しい点を境に比較結果信号Ｕｏが反転することとなる。
【００２８】
図５は、第１のヒステリシス回路が動作している場合、つまり、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる第２の電流ミラー回路３０ｕが動作している場合の第１の比較回路の動作を示す図である。第１の電流源１２ｕの電流をＩ、第２の電流ミラー回路３０ｕの電流をｉとすると、第２の電流ミラー回路３０ｕが電流ｉを吸い取るため、ＰＮＰ型トランジスタ１５ｕよりもＰＮＰ型トランジスタ１６ｕの方に多く電流が流れる点でＰＮＰ型トランジスタ１５ｕ，１６ｕがともにオンとなる。具体的には、ＰＮＰ型トランジスタ１６ｕを流れる電流がＩ／２＋ｉ／２、ＰＮＰ型トランジスタ１５ｕを流れる電流がＩ／２−ｉ／２となると、第１の電流ミラー回路を構成するＮＰＮ型トランジスタ１９ｕ，２０ｕを流れる電流がともにＩ／２−ｉ／２となり、釣り合うこととなる。この場合の信号Ｕ１と信号Ｕ２との差（Ｕ１−Ｕ２）をα（第１の値）とする。
【００２９】
図６は、第１のヒステリシス回路が動作している場合の比較結果信号Ｕｏの出力波形を示す図である。図に示すように、Ｕ１＞Ｕ２’（＝Ｕ２＋α）となると、ＰＮＰ型トランジスタ１５ｕがオフ、ＰＮＰ型トランジスタ１６ｕがオンとなり、比較結果信号Ｕｏがハイレベルとなる。また、Ｕ１＜Ｕ２’となると、ＰＮＰ型トランジスタ１５ｕがオン、ＰＮＰ型トランジスタ１６ｕがオフとなり、比較結果信号Ｕｏがローレベルとなる。つまり、第１の比較回路においては、第１のヒステリシス回路が動作している場合は、信号Ｕ１が信号Ｕ２よりもαだけ大きい点を境に比較結果信号Ｕｏが反転することとなる。換言すると、第１のヒステリシス回路が動作している場合は、第１の比較回路において信号Ｕ１に対する上側のヒステリシスが付与されていることとなる。
【００３０】
図７は、第２のヒステリシス回路が動作している場合、つまり、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる第３の電流ミラー回路３１ｕが動作している場合の第１の比較回路の動作を示す図である。第１の電流源１２ｕの電流をＩ、第３の電流ミラー回路３１ｕの電流をｉとすると、第３の電流ミラー回路３１ｕが電流ｉを吸い取るため、ＰＮＰ型トランジスタ１６ｕよりもＰＮＰ型トランジスタ１５ｕの方に多く電流が流れる点でＰＮＰ型トランジスタ１５ｕ，１６ｕがともにオンとなる。具体的には、ＰＮＰ型トランジスタ１５ｕを流れる電流がＩ／２＋ｉ／２、ＰＮＰ型トランジスタ１６ｕを流れる電流がＩ／２−ｉ／２となると、第１の電流ミラー回路を構成するＮＰＮ型トランジスタ１９ｕ，２０ｕを流れる電流がともにＩ／２−ｉ／２となり、釣り合うこととなる。この場合の信号Ｕ１と信号Ｕ２との差（Ｕ２−Ｕ１）をβ（第２の値）とする。
【００３１】
図８は、第２のヒステリシス回路が動作している場合の比較結果信号Ｕｏの出力波形を示す図である。図に示すように、Ｕ１＞Ｕ２’（＝Ｕ２−β）となると、ＰＮＰ型トランジスタ１５ｕがオフ、ＰＮＰ型トランジスタ１６ｕがオンとなり、比較結果信号Ｕｏがハイレベルとなる。また、Ｕ１＜Ｕ２’となると、ＰＮＰ型トランジスタ１５ｕがオン、ＰＮＰ型トランジスタ１６ｕがオフとなり、比較結果信号Ｕｏがローレベルとなる。つまり、第１の比較回路においては、第２のヒステリシス回路が動作している場合は、信号Ｕ１が信号Ｕ２よりもβだけ小さい点を境に比較結果信号Ｕｏが反転することとなる。換言すると、第２のヒステリシス回路が動作している場合は、第１の比較回路において信号Ｕ１に対する下側のヒステリシスが付与されていることとなる。
【００３２】
なお、ゼロクロス検出回路１のうち、信号Ｕ１，Ｕ２の比較結果信号Ｕｏを出力するための構成について説明したが、信号Ｖ１，Ｖ２の比較結果信号Ｖｏを出力するための構成、および、信号Ｗ１，Ｗ２の比較結果信号Ｗｏを出力するための構成についても同様である。
【００３３】
つまり、信号Ｖ１（第１の信号），Ｖ２（第１の基準信号）の比較結果信号Ｖｏを出力するために、電流源１２ｖ，１４ｖ、ＰＮＰ型トランジスタ１５ｖ，１６ｖ、ＮＰＮ型トランジスタ１９ｖ，２０ｖ，２３ｖによって第１の比較回路が構成され、電流源１２ｗ，１４ｗ、ＰＮＰ型トランジスタ１５ｗ，１６ｗ、ＮＰＮ型トランジスタ１９ｗ，２０ｗ，２３ｗによって第２の比較回路が構成されている。そして、電流源１１ｖ、ＮＰＮ型トランジスタ１７ｖ，１８ｖによって第１のヒステリシス回路が構成され、電流源１３ｖ、ＮＰＮ型トランジスタ２１ｖ，２２ｖによって第２のヒステリシス回路が構成され、Ｎ型ＭＯＳＦＥＴ２４ｖ、インバータ２６ｖ、ＮＡＮＤ回路２７ｖによって第１のヒステリシス制御回路が構成され、Ｎ型ＭＯＳＦＥＴ２５ｖ、インバータ２６ｗ、ＮＡＮＤ回路２８ｖによって第２のヒステリシス制御回路が構成されている。
【００３４】
また、信号Ｗ１（第１の信号），Ｗ２（第１の基準信号）の比較結果信号Ｗｏを出力するために、電流源１２ｗ，１４ｗ、ＰＮＰ型トランジスタ１５ｗ，１６ｗ、ＮＰＮ型トランジスタ１９ｗ，２０ｗ，２３ｗによって第１の比較回路が構成され、電流源１２ｕ，１４ｕ、ＰＮＰ型トランジスタ１５ｕ，１６ｕ、ＮＰＮ型トランジスタ１９ｕ，２０ｕ，２３ｕによって第２の比較回路が構成されている。そして、電流源１１ｗ、ＮＰＮ型トランジスタ１７ｗ，１８ｗによって第１のヒステリシス回路が構成され、電流源１３ｗ、ＮＰＮ型トランジスタ２１ｗ，２２ｗによって第２のヒステリシス回路が構成され、Ｎ型ＭＯＳＦＥＴ２４ｗ、インバータ２６ｗ、ＮＡＮＤ回路２７ｗによって第１のヒステリシス制御回路が構成され、Ｎ型ＭＯＳＦＥＴ２５ｗ、インバータ２６ｕ、ＮＡＮＤ回路２８ｗによって第２のヒステリシス制御回路が構成されている。
【００３５】
＝＝ゼロクロス検出回路の動作＝＝
次に、ゼロクロス検出回路１において、信号Ｕ１のゼロクロスを検出する動作について説明する。図９は、ゼロクロス検出回路１に入力される信号Ｕ１，Ｕ２，Ｖ１，Ｖ２、及び比較結果信号Ｕｏ，Ｖｏの波形を示す図である。また、信号Ｕ２’は、信号Ｕ２にヒステリシスを加味した信号であり、第１の比較回路は、信号Ｕ１と信号Ｕ２’との大小によって比較結果信号Ｕｏを出力する。なお、第２の比較回路からの比較結果信号Ｖｏは、チャタリングの影響を受けずに信号Ｖ１のゼロクロスで反転することとする。
【００３６】
まず、時刻Ｔ１においては、Ｕ１＞Ｕ２’、Ｖ１＞Ｖ２であるため、比較結果信号Ｕｏ，Ｖｏともにハイレベルとなっている。したがって、ＮＡＮＤ回路２７ｕ，２８ｕの出力はともにハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２４ｕ，２５ｕがともにオンとなる。そのため、ＮＰＮ型トランジスタ１７ｕ，１８ｕによる第２の電流ミラー回路、および、ＮＰＮ型トランジスタ２１ｕ，２２ｕによる第３の電流ミラー回路がともにオフとなり、第１の比較回路にはヒステリシスが付与されていない。
【００３７】
そして、時刻Ｔ２になると、信号Ｕ１と信号Ｕ２’とが交差するため、比較結果信号Ｕｏがハイレベルからローレベルに反転する。このとき、第１の比較回路にはヒステリシスが付与されておらず、Ｕ２’＝Ｕ２である。したがって、信号Ｕ１と信号Ｕ２とが交差する点、すなわち信号Ｕ１のゼロクロスの点で、比較結果信号Ｕｏが反転する。
【００３８】
さらに、比較結果信号Ｕｏがローレベルに変わると、ＮＡＮＤ回路２７ｕの出力がローレベル、ＮＡＮＤ回路２８ｕの出力がハイレベルとなり、第２の電流ミラー回路がオン、第３の電流ミラー回路がオフとなり、第１の比較回路に上側のヒステリシスが付与される。つまり、Ｕ２’＝Ｕ２＋α（第１の値）となり、信号Ｕ１と信号Ｕ２’との差が大きくなるため、時刻Ｔ２のゼロクロス後において、信号Ｕ１に含まれるノイズによるチャタリングを防止することができる。
【００３９】
続いて、上側のヒステリシスが付与された状態で時刻Ｔ３になると、信号Ｖ１と信号Ｖ２とが交差するため、比較結果信号Ｖｏがハイレベルからローレベルに反転する。したがって、ＮＡＮＤ回路２７ｕ，２８ｕの出力はともにハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２４ｕ，２５ｕがともにオンとなり、第２及び第３の電流ミラー回路がともにオフとなる。つまり、動作していた第２の電流ミラー回路がオフとなることにより、第１の比較回路に付与されていた上側のヒステリシスが解除される。
【００４０】
そして、時刻Ｔ４になると、信号Ｕ１と信号Ｕ２’とが交差するため、比較結果信号Ｕｏがローレベルからハイレベルに反転する。このとき、第１の比較回路にはヒステリシスが付与されておらず、Ｕ２’＝Ｕ２である。したがって、信号Ｕ１と信号Ｕ２とが交差する点、すなわち信号Ｕ１のゼロクロスの点で、比較結果信号Ｕｏが反転する。
【００４１】
さらに、比較結果信号Ｕｏがハイレベルに変わると、ＮＡＮＤ回路２７ｕの出力がハイレベル、ＮＡＮＤ回路２８ｕの出力がローレベルとなり、第２の電流ミラー回路がオフ、第３の電流ミラー回路がオンとなり、第１の比較回路に下側のヒステリシスが付与される。つまり、Ｕ２’＝Ｕ２−β（第２の値）となり、信号Ｕ１と信号Ｕ２’との差が大きくなるため、時刻Ｔ４のゼロクロス後において、信号Ｕ１に含まれるノイズによるチャタリングを防止することができる。
【００４２】
続いて、下側のヒステリシスが付与された状態で時刻Ｔ５になると、信号Ｖ１と信号Ｖ２とが交差するため、比較結果信号Ｖｏがローレベルからハイレベルに反転する。したがって、ＮＡＮＤ回路２７ｕ，２８ｕの出力はともにハイレベルとなり、Ｎ型ＭＯＳＦＥＴ２４ｕ，２５ｕがともにオンとなり、第２及び第３の電流ミラー回路がともにオフとなる。つまり、動作していた第３の電流ミラー回路がオフとなることにより、第１の比較回路に付与されていた下側のヒステリシスが解除される。
【００４３】
このように、信号Ｕ１のゼロクロスにより第１の比較回路にヒステリシスを付与し、信号Ｕ１と位相差のある信号Ｖ１のゼロクロスにより第１の比較回路のヒステリシスを解除することにより、信号Ｕ１のゼロクロスを、チャタリングを防止した上で正確に検出することができる。
【００４４】
なお、ゼロクロス検出回路１における信号Ｕ１のゼロクロスを検出する動作について説明したが、信号Ｖ１，Ｗ１のゼロクロスを検出する動作についても同様である。つまり、信号Ｖ１のゼロクロスの検出においては、信号Ｖ１のゼロクロスによりヒステリシスを付与し、信号Ｗ１のゼロクロスによりヒステリシスを解除することとなる。また、信号Ｗ１のゼロクロスの検出においては、信号Ｗ１のゼロクロスによりヒステリシスを付与し、信号Ｕ１のゼロクロスによりヒステリシスを解除することとなる。
【００４５】
また、本実施形態においては、信号Ｕ１のゼロクロスを検出する際におけるヒステリシスを解除するための信号として、信号Ｕ１と位相差が１２０度の信号Ｖ１を用いることとしたが、位相差は逆相でなければ１２０度に限られない。図１０は、信号Ｕ１のゼロクロスを検出する際におけるヒステリシスを解除するための信号として、信号Ｕ１と位相差２４０度を有する信号Ｗ１を用いる場合の波形を示す図である。図に示すように、時刻Ｔ６，Ｔ８にＵ１がゼロクロスすることによりヒステリシスを付与し、時刻Ｔ７，Ｔ９にＷ１がゼロクロスすることによりヒステリシスを解除することにより、信号Ｕ１のゼロクロスを、チャタリングを防止した上で正確に検出することができる。その他の位相差の場合においても、同様にヒステリシスの付与および解除を制御することができる。
【００４６】
＝＝モータ駆動回路への適用例１＝＝
次に、本実施形態のゼロクロス検出回路１をモータ駆動回路に適用する例について説明する。図１１は、ゼロクロス検出回路１を適用した、ホール素子を有する３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。
【００４７】
Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３は、スター結線されるとともに電気角１２０度の位相差を有してステータに巻回されたものである。
【００４８】
ＮＰＮ型トランジスタ５４は、電源ＶｃｃからＵ相コイル５１へコイル電流を供給するためのソーストランジスタであり、ＮＰＮ型トランジスタ５５は、Ｕ相コイル５１から接地Ｖｓｓへコイル電流を供給するためのシンクトランジスタである。これらのＮＰＮ型トランジスタ５４，５５のコレクタエミッタ路は電源Ｖｃｃと接地Ｖｓｓの間に直列接続され、これらのＮＰＮ型トランジスタ５４，５５のコレクタエミッタ接続部はＵ相コイル５１の一端と接続されている。
【００４９】
また、ＮＰＮ型トランジスタ５６は、電源ＶｃｃからＶ相コイル５２へコイル電流を供給するためのソーストランジスタであり、ＮＰＮ型トランジスタ５７は、Ｖ相コイル５２から接地Ｖｓｓへコイル電流を供給するためのシンクトランジスタである。これらのＮＰＮ型トランジスタ５６、５７のコレクタエミッタ路は電源Ｖｃｃと接地Ｖｓｓの間に直列接続され、これらのＮＰＮ型トランジスタ５６，５７のコレクタエミッタ接続部はＶ相コイル５２の一端と接続されている。
【００５０】
さらに、ＮＰＮ型トランジスタ５８は、電源ＶｃｃからＷ相コイル５３へコイル電流を供給するためのソーストランジスタであり、ＮＰＮ型トランジスタ５９は、Ｗ相コイル５３から接地Ｖｓｓへコイル電流を供給するためのシンクトランジスタである。これらのＮＰＮ型トランジスタ５８，５９のコレクタエミッタ路は電源Ｖｃｃと接地Ｖｓｓの間に直列接続され、これらのＮＰＮ型トランジスタ５８，５９のコレクタエミッタ接続部はＷ相コイル５３の一端と接続されている。
【００５１】
そして、ＮＰＮ型トランジスタ５４〜５９が適宜のタイミングでオンオフすると、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３にコイル電流が供給されて、予め定められた方向へモータが回転（例えば正転）することとなる。これにより、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３の一端には電気角１２０度の位相差を有するコイル電圧が現れることとなる。なお、ソーストランジスタおよびシンクトランジスタとして、バイポーラトランジスタのみならず、ＭＯＳＦＥＴを使用することも可能である。
【００５２】
ホール素子６１〜６３は、電気角１２０度の位相差を生じるロータの外周位置に設けられており、ロータが回転したときの磁極の変化に応じて、電気角１２０度の位相差を有する正弦波形のホール信号を出力するものである。図１２は、ホール素子６１〜６３から出力されるホール信号の波形を示す図である。図に示すように、ホール素子６１〜６３から出力される一方の信号ＨＵ１，ＨＶ１，ＨＷ１は互いに１２０度の位相差を有しており、また、他方の信号ＨＵ２，ＨＶ２，ＨＷ２とは逆相の関係にある。
【００５３】
そして、ホール素子６１〜６３から出力される信号ＨＵ１，ＨＵ２，ＨＶ１，ＨＶ２，ＨＷ１，ＨＷ２が、ゼロクロス検出回路１に信号Ｕ１，Ｕ２，Ｖ１，Ｖ２，Ｗ１，Ｗ２として入力される。図１３は、ゼロクロス検出回路１に入力される信号ＨＵ１，ＨＵ２，ＨＶ１，ＨＶ２、及び比較結果信号Ｕｏ，Ｖｏの波形を示す図である。なお、信号ＨＵ２，ＨＶ２は信号ＨＵ１，ＨＶ１と逆相の正弦波信号であるが、簡略的に、信号ＨＵ１，ＨＶ１の中間値を通る直線として表示している。また、信号ＨＵ２’は、信号ＨＵ２にヒステリシスを加味した信号である。
【００５４】
前述したように、ゼロクロス検出回路１の信号ＨＵ１，ＨＵ２を比較する回路においては、信号ＨＵ１がゼロクロスするタイミング（例えば、時刻Ｔ１０）でヒステリシスを付与し、信号ＨＶ１がゼロクロスするタイミング（例えば、時刻Ｔ１１）でヒステリシスを解除する。したがって、ホール素子６１から出力される信号ＨＵ１のゼロクロスを、チャタリングを防止した上で正確に検出することができる。同様に、ホール素子６２，６３から出力される信号ＨＶ１，ＨＷ１のゼロクロスについても、チャタリングを防止した上で正確に検出することができる。
【００５５】
このように、ゼロクロス検出回路１は、信号ＨＵ１と信号ＨＵ２、信号ＨＶ１と信号ＨＶ２、信号ＨＷ１と信号ＨＷ２の大小を比較し、ロータの回転位置を示す比較結果信号Ｕｏ，Ｖｏ，Ｗｏを確実に出力することができる。
【００５６】
駆動ロジック回路６５は、マイクロコンピュータ等からの指示に応じて、モータに正転トルクを与えるための正転ロジックまたはモータに逆転トルクを与えるための逆転ロジックの一方が設定される。詳しくは、駆動ロジック回路６５は、正転ロジックが設定されているとき、ロータの回転位置を示すゼロクロス検出回路１からの比較結果信号Ｕｏ，Ｖｏ，Ｗｏに応じて、モータに正転トルクを与える適宜の順序でＮＰＮ型トランジスタ５４〜５９をオンオフするための駆動信号を出力する。また、駆動ロジック回路６５は、逆転ロジックが設定されているとき、ロータの回転位置を示す比較結果信号Ｕｏ，Ｖｏ，Ｗｏに応じて、モータに逆転トルクを与える適宜の順序でＮＰＮ型トランジスタ５４〜５９をオンオフするための駆動信号を出力する。これにより、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３へコイル電流が供給されることとなる。
【００５７】
＝＝モータ駆動回路への適用例２＝＝
図１４は、ゼロクロス検出回路１を適用した、センサレス３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。
【００５８】
駆動回路の構成は、図１１に示したホール素子を用いた３相ブラシレスモータの駆動回路からホール素子６１〜６３を除いたものとなっている。なお、Ｕ相コイル５１の一端に生じるコイル電圧Ｖｕ、Ｖ相コイル５２の一端に生じるコイル電圧Ｖｖ、Ｗ相コイル５３の一端に生じるコイル電圧Ｖｗが、ゼロクロス検出回路１に信号Ｕ１，Ｖ１，Ｗ１として入力される。また、Ｕ相コイル５１、Ｖ相コイル５２、Ｗ相コイル５３の中性点電圧Ｖｃｏｍが、ゼロクロス検出回路１に信号Ｕ２，Ｖ２，Ｗ２として入力される。
【００５９】
図１５は、ゼロクロス検出回路１に入力される信号Ｖｕ，Ｖｖ，Ｖｗ，Ｖｃｏｍ、及び比較結果信号Ｕｏ，Ｖｏ，Ｗｏの波形を示す図である。なお、信号Ｖｃｏｍ’は、信号Ｖｃｏｍにヒステリシスを加味した信号である。
【００６０】
前述したように、ゼロクロス検出回路１の信号Ｖｕ，Ｖｃｏｍを比較する回路においては、信号Ｖｕがゼロクロスするタイミング（例えば、時刻Ｔ１２）でヒステリシスを付与し、信号Ｖｖがゼロクロスするタイミング（例えば、時刻Ｔ１３）でヒステリシスを解除する。したがって、Ｕ相コイル５１のコイル電圧Ｖｕのゼロクロスを、チャタリングを防止した上で正確に検出することができる。同様に、Ｖ相コイル５２，Ｗ相コイル５３のコイル電圧Ｖｖ，Ｖｗのゼロクロスについても、チャタリングを防止した上で正確に検出することができる。
【００６１】
このように、ゼロクロス検出回路１は、コイル電圧Ｖｕ，Ｖｖ，Ｖｗと中性点電圧Ｖｃｏｍの大小を比較し、ロータの回転位置を示す比較結果信号Ｕｏ，Ｖｏ，Ｗｏを確実に出力することができる。
【００６２】
以上、本実施形態のゼロクロス検出回路１、および、ゼロクロス検出回路１のモータ駆動回路への適用例について説明した。前述したように、ゼロクロス検出回路１は、第１の比較回路の比較結果信号が反転すると、ヒステリシス回路を動作させ、第２の比較回路の比較結果信号が反転すると、ヒステリシス回路の動作を停止させる。これにより、第１の信号のゼロクロスを、チャタリングを防止した上で正確に検出することができる。
【００６３】
なお、ヒステリシス回路は、第１の比較回路に上側のヒステリシスを付与する第１のヒステリシス回路と、第１の比較回路に下側のヒステリシスを付与する第２のヒステリシス回路を有することとすることができる。そして、第１の比較回路の比較結果信号が反転するタイミングで、第１のヒステリシス回路または第２のヒステリシス回路を適宜動作させ、第２の比較回路の比較結果信号が反転するタイミングで、第１のヒステリシス回路または第２のヒステリシス回路の動作を停止する。これにより、第１の信号がゼロクロスした直後に第１の比較回路に上側又は下側のヒステリシスを付与し、第１の信号がゼロクロスする前にはそのヒステリシスを解除することが可能となる。
【００６４】
さらに、第１及び第２のヒステリシス回路は、第１の比較回路を構成する差動回路から出力される電流を吸い取る第２及び第３の電流ミラー回路により構成することができる。つまり、電流ミラー回路を用いて差動回路から出力される電流を吸い取り、差動回路の動作が切り替わるタイミングを変化させることにより、上側又は下側のヒステリシスを付与することが可能となる。
【００６５】
なお、第１及び第２のヒステリシス回路の動作を制御する第１及び第２のヒステリシス制御回路は、第１及び第２の比較回路から出力される比較結果信号に応じてオンオフするトランジスタを用いて構成することができる。
【００６６】
また、ゼロクロス検出回路１を、ホール素子を有する３相ブラシレスモータの駆動回路に用いることができる。これにより、ホール素子から出力される信号のゼロクロスを、チャタリングの影響を防止した上で正確に検出することができ、ロータの回転位置制御の精度を向上させることができる。
【００６７】
同様に、ゼロクロス検出回路１を、センサレス３相ブラシレスモータの駆動回路に用いることができる。これにより、３相のコイルから出力されるコイル電圧のゼロクロスを、チャタリングの影響を防止した上で正確に検出することができ、ロータの回転位置制御の精度を向上させることができる。
【００６８】
以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００６９】
例えば、本実施形態のゼロクロス検出回路１においては、第２の比較回路から出力される比較結果信号はゼロクロスのタイミングで反転し、チャタリングの影響を受けないこととしているが、これに限られない。例えば、第２の比較回路として、通常のコンパレータを用い、第２の比較回路からの比較結果信号にはチャタリングが含まれることとしてもよい。つまり、第１の比較信号の次のゼロクロスのタイミングまでに第２の比較回路からの比較結果信号が反転すれば、第１の比較信号の次のゼロクロスのタイミングではヒステリシスが解除されているため、正確にゼロクロスを検出することができる。同様に、第２の比較回路として、通常のヒステリシスコンパレータを用いることも可能である。
【００７０】
また、例えば、ホール素子を有する単相ブラシレスモータの駆動回路において、ホール素子から出力される信号のゼロクロスを検出するために本発明のゼロクロス検出回路を用いることも可能である。この場合、ホール素子から出力される一方の正弦波信号を第１の信号、他方の正弦波信号を第１の基準信号とし、第１の信号及び第１の基準信号からある位相差を有する第２の信号及び第２の基準信号を生成し、前述と同様の手順により第１の比較結果信号を生成する。これにより、単相ブラシレスモータの場合であっても、ホール素子から出力される正弦波信号のゼロクロスを、チャタリングを防止した上で正確に検出することが可能となる。
【００７１】
また、モータの駆動回路に限らず、所定周期で変化する信号のゼロクロスを検出することが必要な回路に本発明のゼロクロス検出回路を用いることが可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態であるゼロクロス検出回路の構成を示す回路図である。
【図２】ゼロクロス検出回路に入力される信号、および、出力される比較結果信号の波形を示す図である。
【図３】第１及び第２のヒステリシス回路が動作していない場合の第１の比較回路の動作を示す図である。
【図４】第１及び第２のヒステリシス回路が動作していない場合の比較結果信号の出力波形を示す図である。
【図５】第１のヒステリシス回路が動作している場合の第１の比較回路の動作を示す図である。
【図６】第１のヒステリシス回路が動作している場合の比較結果信号の出力波形を示す図である。
【図７】第２のヒステリシス回路が動作している場合の第１の比較回路の動作を示す図である。
【図８】第２のヒステリシス回路が動作している場合の比較結果信号の出力波形を示す図である。
【図９】ゼロクロス検出回路１に入力される信号、及び比較結果信号の波形を示す図である。
【図１０】信号Ｕ１と位相差２４０度を有する信号Ｗ１を用いる場合の波形を示す図である。
【図１１】ゼロクロス検出回路を適用した、ホール素子を有する３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。
【図１２】ホール素子から出力されるホール信号の波形を示す図である。
【図１３】ゼロクロス検出回路に入力される信号、及び比較結果信号の波形を示す図である。
【図１４】ゼロクロス検出回路を適用した、センサレス３相ブラシレスモータを駆動するための駆動回路の回路ブロック図である。
【図１５】ゼロクロス検出回路に入力される信号、及び比較結果信号の波形を示す図である。
【図１６】従来のコンパレータの出力波形を示す図である。
【図１７】従来のヒステリシスコンパレータの出力波形を示す図である。
【符号の説明】
【００７３】
１  ゼロクロス検出回路
１１〜１４（ｕｖｗ）  電流源
１５，１６（ｕｖｗ）  ＰＮＰ型トランジスタ
１７〜２３（ｕｖｗ）  ＮＰＮ型トランジスタ
２４，２５（ｕｖｗ）  Ｎ型ＭＯＳＦＥＴ
２６（ｕｖｗ）  インバータ
２７，２８（ｕｖｗ）  ＡＮＤ回路
３０ｕ  第２の電流ミラー回路
３１ｕ  第３の電流ミラー回路
５１  Ｕ相コイル
５２  Ｖ相コイル
５３  Ｗ相コイル
５４〜５９  ＰＮＰ型トランジスタ
６５  駆動ロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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