(57)【要約】【課題】  先行技術のパワーゲーティング回路で引起こされる、パワーゲーティングのスイッチングトランジスタに印加される過剰電圧による信頼性の問題に対処するような、集積回路で使用するための簡潔なパワーゲーティング回路を提供する。【解決手段】  パワーゲーティング回路は、ＶＣＣに結合したソースと、第１の昇圧された、または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＣＣ電圧を形成するドレインとを有するＰチャネルトランジスタを含む。Ｎチャネルトランジスタは、ＶＳＳに結合したソースと、第２の昇圧された、または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＳＳ電源を形成するドレインとを有する。パワーゲーティング回路は、スタンバイモードの間、第１および第２の内部電源電圧を中間点基準電圧に強制するための回路をさらに含む。【選択図】        図３      
2006042304.tif 000002
【特許請求の範囲】
【請求項１】
パワーゲーティング回路であって、
第１の電圧源に結合したソースと、第１の制御信号を受取るためのゲートと、第１のゲーティングされたノードを形成するドレインとを有するＰチャネルトランジスタと、
第２の電圧源に結合したソースと、第２の制御信号を受取るためのゲートと、第２のゲーティングされたノードとを形成するドレインとを有するＮチャネルトランジスタと、
第１のゲーティングされたノードに結合した第１のパワーノードと、第２のゲーティングされたノードに結合した第２のパワーノードとを有する制御された回路と、
スタンバイモードの間、第１および第２のゲーティングされたノードを中間点基準電圧に強制するための手段を含む、パワーゲーティング回路。
【請求項２】
第１の制御信号はスタンバイモードの間、第１の電圧源のレベルより高く昇圧された、請求項１に記載のパワーゲーティング回路。
【請求項３】
第２の制御信号はスタンバイモードの間、第２の電圧源のレベルより低く降圧された、請求項１に記載のパワーゲーティング回路。
【請求項４】
制御された回路はセンスアンプを含む、請求項１に記載のパワーゲーティング回路。
【請求項５】
強制手段は、
電流経路が第１のゲーティングされたノードおよび中間点基準電圧源の間に結合され、ゲートを有する第１のトランジスタと、
電流経路が第２のゲーティングされたノードおよび中間点基準電圧源の間に結合され、ゲートを有する第２のトランジスタとを含み、
第１および第２のトランジスタのゲートはゲート制御信号を受取るために互いに結合する、請求項１に記載のパワーゲーティング回路。
【請求項６】
ゲート制御信号は第１の制御信号を含む、請求項５に記載のパワーゲーティング回路。
【請求項７】
中間点基準電圧はビット線基準電圧を含む、請求項１に記載のパワーゲーティング回路。
【請求項８】
第１のパワーノードと第２のパワーノードとを有する回路のためのパワーゲーティング方法であって、
アクティブモードの間、第１および第２のパワーノードに電力を供給するステップと、
スタンバイモードの間、電力をターンオフし、かつ第１および第２のパワーノードを中間点基準電圧に強制するステップとを含む、パワーゲーティング方法。
【請求項９】
センスアンプのためのパワーゲーティング回路であって、
センスアンプ制御信号を受取るための入力を有し、第１のラッチ信号を与えるための第１のインバータ経路と、
センスアンプ制御信号を受取るための入力を有し、第２のラッチ信号を与えるための第２のインバータ経路とを含み、
第１および第２のインバータ経路は、スタンバイモードの間中間点基準電圧レベルをとるゲーティングされた電源によって供給される、パワーゲーティング回路。
【請求項１０】
第１のインバータ経路は、
第１のゲーティングされた電源と第２のゲーティングされた電源との間に結合された第１のインバータと昇圧された電源と第２のゲーティングされた電源との間に結合された直
列結合の第２のインバータとを含む、請求項９に記載のパワーゲーティング回路。
【請求項１１】
第１のゲーティングされた電源はアクティブモードの間ＶＣＣの値を有し、かつスタンバイモードの間中間点基準電圧レベルを有する、請求項１０に記載のパワーゲーティング回路。
【請求項１２】
第２のゲーティングされた電源はアクティブモードの間ＶＳＳの値を有し、かつスタンバイモードの間中間点基準電圧レベルを有する、請求項１０に記載のパワーゲーティング回路。
【請求項１３】
昇圧された電源はアクティブモードの間ＶＣＣの値を有し、かつスタンバイモードの間ＶＣＣ＋増分電圧の値を有する、請求項１０に記載のパワーゲーティング回路。
【請求項１４】
増分電圧は０．４ボルトに等しい、請求項１３に記載のパワーゲーティング回路。
【請求項１５】
第２のインバータ経路は、
第１のゲーティングされた電源と接地との間に結合された第１のインバータと、
第１のゲーティングされた電源と第２のゲーティングされた電源との間に結合された直列結合の第２のインバータと、
第１のゲーティングされた電源と昇圧された電源との間に結合された直列結合の第３のインバータとを含む、請求項９に記載のパワーゲーティング回路。
【請求項１６】
第１のゲーティングされた電源はアクティブモードの間ＶＣＣの値を有し、かつスタンバイモードの間中間点基準電圧レベルを有する、請求項１５に記載のパワーゲーティング回路。
【請求項１７】
第２のゲーティングされた電源はアクティブモードの間ＶＳＳの値を有し、かつスタンバイモードの間中間点基準電圧レベルを有する、請求項１５に記載のパワーゲーティング回路。
【請求項１８】
昇圧された電源電圧はアクティブモードの間ＶＳＳの値を有し、かつスタンバイモードの間ＶＳＳ−増分電圧の値を有する、請求項１０に記載のパワーゲーティング回路。
【請求項１９】
増分電圧は０．４ボルトに等しい、請求項１８に記載のパワーゲーティング回路。
【請求項２０】
第１および第２のラッチ信号は、スタンバイモードの間、昇圧された電圧レベルを達成する、請求項９に記載のパワーゲーティング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
本発明は、一般に、集積回路メモリなどの集積回路のパワーゲーティング分野に関する。より特定的には本発明は、動作モードがスタンバイモードの間、スイッチングされた内部電源電圧レールが中間点電圧で固定される、パワーゲーティングの方法と装置とに関する。
【背景技術】
【０００２】
過去には、低リークのスタンバイモードの間、内部の、またはパワーゲーティングされた内部電源の電圧レールが浮動できるような、多様なアプローチがパワーゲーティングに関して使われてきた。浮動電圧は制御されないため、内部電源電圧はＶＣＣ電源からＶＳＳ電源まで全電圧範囲を横断し得る。代替的に、他の先行技術のアプローチでは、スタンバイモードの間、内部レールを反対側の電源電圧に強制する。たとえば、内部ＶＣＣレールは、ＶＳＳまたはＶＳＳ付近の電圧まで強制され、内部ＶＳＳレールは、ＶＣＣまたはＶＣＣ付近の電圧まで強制される。
【０００３】
これら２つのパワーゲーティングのアプローチではいずれも、パワーゲーティングのスイッチングトランジスタのゲート酸化物での過剰電圧が、信頼性について問題を起こし得る。薄い酸化物デバイスにおいては、この過剰電圧のために絶縁破壊や他の信頼性の問題を起こしかねない。またこれら２つのパワーゲーティングのアプローチでは、薄いゲート酸化物が好ましいのに、より厚いゲート酸化物を必要とすることにより、製造容易性とコストとの両面で懸念を生みかねない。
【０００４】
典型的な先行技術のパワーゲーティング回路を図１に示す。パワーゲーティング回路１０は、ＶＣＣ電源に結合したソースと、アクティブモードとスタンバイモードとの間でスイッチングするためのＰＰＧ制御信号を受取るためのゲートと、スイッチングされたＰＧＶＣＣ内部電源電圧を与えるためのドレインとを有する、ＰチャネルトランジスタＭ１を含む。パワーゲーティング回路１０は、さらに、ＶＳＳ電源または接地に結合したソースと、アクティブモードとスタンバイモードとの間をスイッチングするためのＮＰＧ制御信号を受取るためのゲートと、スイッチングされたＶＰＧＶＳＳ内部電源電圧を与えるためのドレインとを有する、ＮチャネルトランジスタＭ２を含む。電力制御された回路１２の電源端子はトランジスタＭ１およびＭ２のドレインによって与えられた内部電源に結合している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここに引用により援用する、２００２年１２月１９日に出願された、「昇圧された、および負の電圧を使用したパワーゲート制御」と題された同時係属出願の米国特許出願第１０／３２５，５２４号で教示されているように、もしＰＰＧおよびＮＰＧ制御信号が昇圧された電圧レベルにあれば、上述の信頼性の問題は悪化しかねない。図２を参照すると、スタンバイモードの間、ＰＧＶＣＣがＶＳＳもしくはその付近に達し、または、ＰＧＶＳＳがＶＣＣもしくはその付近まで達する。図２でＰＧＶＣＣ電圧は望ましくないが中間点電圧１４より下に延びていることを示す。図２で同様に、ＰＧＶＳＳ電圧は望ましくないが中間点電圧１４の上に延びていることを示す。ＰＰＧ制御信号はＶＣＣより高い電圧となることがあり、ＮＰＧ制御信号は接地またはＶＳＳより低い電圧となることがある。この場合にはトランジスタＭ１またはＭ２のゲート酸化物の電圧（具体的にはゲート‐ドレイン間電圧）は大きくなりすぎて絶縁破壊を起こしかねない。
【０００６】
先行技術のパワーゲーティング回路で引起こされる、パワーゲーティングのスイッチングトランジスタに印加される過剰電圧による信頼性の問題に対処するような、集積回路で使用するための簡潔なパワーゲーティング回路が望まれる。
【課題を解決するための手段】
【０００７】
発明の概要
本発明の一実施例によるパワーゲーティング回路は、ＶＣＣに結合したソースと第１の昇圧または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＣＣ電源を形成するドレインとを有するＰチャネルトランジスタを含む。Ｎチャネルトランジスタは、ＶＳＳに結合したソースと、第２の昇圧または非昇圧のパワーゲーティング制御信号を受取るためのゲートと、スイッチングされた内部ＶＳＳ電源を形成するドレインとを有する。ＣＭＯＳ回路またはセンスアンプなどの制御された回路は、内部ＶＣＣ電源に結合した第１のパワーノードと、内部ＶＳＳ電源に結合した第２のパワーモードとを有する。本発明のパワーゲーティング回路は、スタンバイモードの間、第１および第２の内部電源電圧を中間点基準電圧に強制する回路をさらに含む。
【０００８】
本発明の一実施例によれば、スタンバイモードの間、第１および第２の内部電源電圧を中間点基準電圧に強制するための回路は、内部ＶＣＣ電源と中間点基準電圧源との間に結合した電流経路を有する、第１のＮチャネルトランジスタを含む。第２のＮチャネルトランジスタは内部ＶＳＳ電源と中間点基準電圧源との間に結合した電流経路を有する。第１および第２のトランジスタゲートは、望ましくは第１のパワーゲーティング制御信号であるゲート制御信号を受取るために互いに結合する。理想的には中間点基準電圧源は、集積メモリ回路で容易に入手可能な、ビット線基準電圧源である。
【０００９】
本発明の一実施例によれば、内部のパワーゲーティングされた供給源は、既存の中間点電源を利用して、ＶＣＣとＶＳＳとの間の既知の電圧レベルに強制されることで、先行技術のパワーゲーティング回路設計で見られた、過剰なゲート電圧およびその結果としての信頼性の問題を回避する。
【００１０】
本発明の他の実施例によると、センスアンプのラッチノードを駆動するために回路が設けられ、ここで駆動回路に結合した内部電源は、スタンバイモードまたは低電力モードの間、中間点基準レベルにスイッチングされる。
【００１１】
本発明の上述および他の特徴および目的、ならびにこれらを達成する態様がより明らかとなり、かつ本発明自体が最もよく理解されるように、以下の好ましい実施例の説明を添付の図面との関連で参照する。
【発明を実施するための最良の形態】
【００１２】
詳細な説明
本発明の一実施例によるパワーゲーティング回路３０を図３に示す。パワーゲーティング回路３０は、ＶＣＣ電源に結合したソースと、アクティブモードとスタンバイモードとの間をスイッチングするためのＰＰＧ制御信号を受取るためのゲートと、スイッチングされたＰＧＶＣＣ内部電源電圧を与えるためのドレインとを有するＰチャネルトランジスタＭ１を含む。パワーゲーティング回路３０は、さらに、ＶＳＳ電源または接地に結合したソースと、アクティブモードとスタンバイモードとの間をスイッチングするためのＮＰＧ制御信号を受取るためのゲートと、スイッチングされたＰＧＶＳＳ内部電源電圧を与えるためのドレインとを有するＮチャネルトランジスタＭ２を含む。電力制御された回路１２の電源端子は、トランジスタＭ１およびＭ２のドレインによって与えられる内部電源に結合している。パワーゲーティング回路３０は、ＰＧＶＣＣおよびＰＧＶＳＳの内部スイッ
チングされた電源間に直列結合された電流経路を有する、ＮチャネルトランジスタＭ３およびＭ４をさらに含む。トランジスタＭ３およびＭ４のコモンソース・ドレインは、理想的にはＶＣＣ電源とＶＳＳ電源との中間に設定された電圧に結合する。容易に入手可能であるビット線基準電圧ＢＬＲＥＦが中間点基準電圧に使用される。トランジスタＭ３およびＭ４のゲートは互いに結合してＰＰＧ制御信号を受取る。
【００１３】
図４を参照すると、図３の回路におけるＰＰＧ、ＮＰＧ、ＰＧＶＣＣおよびＰＧＶＳＳの波形が示される。スタンバイモードの間、ＰＧＶＣＣ波形はＶＳＳ電圧に到達しないよう抑制され、ＢＬＲＥＦ電圧に設定された中間点電圧１４でクランプされる。ＢＬＲＥＦは典型的には（ＶＣＣ＋ＶＳＳ）／２に設定される。同様にＰＧＶＳＳ電圧も、ＶＣＣ電圧に到達しないよう抑制され、中間点電圧１４でクランプされる。通常のスタンバイモードの動作では、トランジスタＭ１およびＭ２のゲート酸化物での電圧は、（ＶＣＣ−ＢＬＲＥＦ）または（ＢＬＲＥＦ−ＶＳＳ）を超えないように抑制され、絶縁破壊が防止される。ゲート酸化物でのこれらの電圧は、昇圧された制御信号ＰＰＧおよびＮＰＧが使用されるとわずかに増加するが、それでも信頼性の向上は実現される。
【００１４】
今日のＤＲＡＭのほとんどは多くのセンスアンプの列を含む。典型的なＤＲＡＭ集積回路のセンスアンプの数を考慮すると、低電力モードまたはスタンバイモードの間の漏れ電力を低減することが重要である。
【００１５】
単一のセンスアンプ５０および関連の回路を図５に示す。センスアンプ５０は交差結合されたＰチャネルトランジスタＭ２およびＭ３と、交差結合されたＮチャネルトランジスタＭ４およびＭ８と、ＰチャネルラッチトランジスタＭ１と、ＮチャネルラッチトランジスタＭ５とを含む。トランジスタＭ１はＶＣＣ電源に結合し、ＬＰＢラッチ信号を受取る。トランジスタＭ５はＶＳＳ電源に結合し、ＬＮＢラッチ信号を受取る。ラッチ信号は典型的にはトランジスタＭ１およびＭ５をターンオンするために使われるが、それによってトランジスタＭ２、Ｍ３、Ｍ４およびＭ８は、ＢＬおよびＢＬＢビット線上に現われたデータ状態を解消する。センスアンプ５０は、ラッチされたデータをＹ制御信号の制御下でＤＬおよびＤＬＢデータラインに伝達するためのトランジスタＭ６およびＭ９を含む。トランジスタＭ７、Ｍ１０およびＭ１１はＳＨ制御信号の制御下でビット線をＢＬＲＥＦ中間点電圧レベルにイコライズするために使われる。
【００１６】
センスアンプ５０の電力を低減するために、ＬＮＢおよびＮＰＢノードをそれぞれＶＳＳより低く、およびＶＣＣより高くして、トランジスタＭ１およびＭ５のＶGS電圧が負になるようにする方法がある。このような電圧を与えるためのパワーゲーティングされた回路６０を図６に示す。回路６０は、アクティブラッチングモードとスタンバイまたはパワーダウンモードとの間で、前述したＬＰＢおよびＬＮＢ信号を介してセンスアンプ５０をスイッチングするためのＳＥＮＢ制御信号を含む。第１のインバータ経路は直列接続されたインバータＭ１／Ｍ４およびＭ２／Ｍ３を含む。インバータＭ１／Ｍ４はＰＧＶＣＣとＶＳＳまたは接地との間に結合する。インバータＭ２／Ｍ３はＰＰＤＶＣＣ電源とＰＧＶＳＳ内部電源との間に結合する。ＰＰＤＶＣＣ電源は通常動作の間ＶＣＣ値を有し、スタンバイモードで動作中はＶＣＣ＋０．４ボルトの値を有する。トランジスタＭ１およびＭ４は、０．０７μの長さを有する薄い酸化物トランジスタである。トランジスタＭ２およびＭ３は、０．２２μの長さを有するより厚い酸化物トランジスタである。第２のインバータ経路は直列接続されたインバータＭ５／Ｍ６、Ｍ７／Ｍ８およびＭ９／Ｍ１０を含む。インバータＭ５／Ｍ６はＰＧＶＣＣとＶＳＳまたは接地との間に結合する。インバータＭ７／Ｍ８はＶＣＣとＰＧＶＳＳとの間に結合する。インバータＭ９／Ｍ１０はＰＧＶＣＣとＮＰＤＶＳＳ電源との間に結合する。ＮＰＤＶＳＳ電源は、通常動作の間は０ボルトの値を有し、スタンバイモードで動作中は負の０．４ボルトの値を有する。トランジスタＭ５、Ｍ６、Ｍ７およびＭ８は０．０７μの長さを有する薄い酸化物トランジスタである
。トランジスタＭ９およびＭ１０は０．２２μの長さを有するより厚い酸化物トランジスタである。あくまで本発明の一実施例による代表的な製造技術では、より厚いトランジスタのゲート酸化層の厚さは約３５オングストロームであり、より薄いトランジスタのゲート酸化層は約１７オングストロームの厚さである。
【００１７】
図７はＰＧＶＣＣおよびＰＧＶＳＳの内部スイッチングされた電源電圧を与えるための回路７２および７４を示す。回路７２はＰチャネルトランジスタＭ１７であって、そこではソースおよびボディコンタクトがＶＣＣに結合しており、ゲートがＰＰＧパワーゲーティング制御信号を受取り、ドレインがスイッチングされたＰＧＶＣＣ供給電圧を与える。回路７４はＮチャネルトランジスタＭ１８であって、ソースおよびボディコンタクトがＶＳＳに結合しており、ゲートがＮＰＧパワーゲーティング制御信号を受取り、ドレインがスイッチングされたＰＧＶＳＳ供給電圧を与える。回路７２および７４のトランジスタはいずれも薄い酸化物トランジスタであってもよい。
【００１８】
図６に戻ると、ＰＰＤＶＣＣがＶＣＣ＋０．４ＶとなってＬＰＢを昇圧されたレベルにすると、トランジスタＭ２のＶGSが大きくなりすぎて薄い酸化物Ｐ型デバイスが使えなくなり、より厚い酸化物デバイスを使わなければならない。同じ理由で、トランジスタＭ３、Ｍ９およびＭ１０もより厚い酸化物デバイスでなくてはならない。これらの厚い酸化物デバイスはより長いトランジスタのゲート長を必要とし、より薄い酸化物およびデバイスより遅い。
【００１９】
本発明の一実施例による向上したセンスアンプ駆動回路８０を図８に示すが、ここではＰＧＶＣＣおよびＰＧＶＳＳ電圧は、スタンバイまたはパワーダウンモードの間、ＢＬＲＥＦ中間点電圧でクランプする。
【００２０】
回路８０は、センスアンプ５０をＬＰＢおよびＬＮＢ信号を介して、アクティブラッチングモードとスタンバイまたはパワーダウンモードとの間でスイッチングするためのＳＥＮＢ制御信号を含む。第１のインバータ経路は、直列接続したインバータＭ１／Ｍ４およびＭ２／Ｍ３を含む。インバータＭ１／Ｍ４はＰＧＶＣＣおよびＰＧＶＳＳの間に結合する。インバータＭ２／Ｍ３はＰＰＧＶＣＣ電源およびＰＧＶＳＳの間に結合する。トランジスタＭ１、Ｍ２、Ｍ３およびＭ４はすべて０．０７μの長さを有する薄い酸化物トランジスタである。第２のインバータ経路は直列接続したインバータＭ５／Ｍ６、Ｍ７／Ｍ８およびＭ９／Ｍ１０を含む。インバータＭ５／Ｍ６はＰＧＶＣＣおよびＶＳＳまたは接地の間に結合する。インバータＭ７／Ｍ８はＰＧＶＣＣおよびＰＧＶＳＳの間に結合する。インバータＭ９／Ｍ１０はＰＧＶＣＣおよびＮＰＤＶＳＳ電源の間に結合する。トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９およびＭ１０はすべて０．０７μの長さを有する薄い酸化物トランジスタである。
【００２１】
図９では、本発明の一実施例により、ＰＧＶＣＣおよびＰＧＶＳＳの内部スイッチングされた電源電圧を与えるための回路９２および９４を示すが、そこで電源電圧はスタンバイモードの間ＢＬＲＥＦ中間点基準電圧に強制される。
【００２２】
回路９２はＰチャネルトランジスタＭ１７であって、そこではソースおよびボディコンタクトがＶＣＣに結合しており、ゲートがＰＰＧパワーゲーティング制御信号を受取り、ドレインがスイッチングされたＰＧＶＣＣ供給電圧を与える。加えて回路９２は、ＢＬＲＥＦ基準電圧を受取るためのソース／ドレインと、接地またはＶＳＳに結合するボディコンタクトと、ＰＰＧ制御信号を受取るためのゲートと、ＰＧＶＣＣに結合する他のソース／ドレインとを有するＮチャネルトランジスタＭ２２を含む。
【００２３】
回路９４はＮチャネルトランジスタＭ１８であって、そこではソースおよびボディコン
タクトがＶＳＳに結合しており、ゲートがＮＰＧパワーゲーティング制御信号を受取り、ドレインがスイッチングされたＰＧＶＳＳ供給電圧を与える。加えて回路９４は、ＢＬＲＥＦ基準電圧を受取るためのソース／ドレインと、接地またはＶＳＳに結合するボディコンタクトと、ＰＰＧ制御信号を受取るためのゲートと、ＰＧＶＳＳに結合する他のソース／ドレインとを有するＮチャネルトランジスタＭ２３を含む。
【００２４】
回路９２および９４のトランジスタはすべて、昇圧された、または非昇圧の動作条件下で、薄い酸化物トランジスタでもよい。
【００２５】
図８に戻ると、ＰＰＤＶＣＣがＶＣＣ＋０．４ＶとなることによってＬＰＢを昇圧されたレベルにすると、ゲートがＢＬＲＥＦ基準電圧でクランプするので、薄い酸化物Ｐ型デバイスが使えないほどトランジスタＭ２のＶGSが大きくなりすぎない。同じ理由で、トランジスタＭ３、Ｍ９およびＭ１０も、より薄い酸化物デバイスでよい。
【００２６】
トランジスタＭ４およびＭ７のソースをパワーゲーティングされた供給源に変え、次いでＰＧＶＣＣおよびＰＧＶＳＳをパワーダウン中にＢＬＲＥＦに強制することで、ノードＮ３およびＮ２は接地またはＶＣＣになる代わりに、ＢＬＲＥＦになる。これによりトランジスタＭ２、Ｍ３、Ｍ９およびＭ１０で電界が低くなり、これらのデバイスは薄い酸化物デバイスであり得る。したがって、回路８０は回路６０より小さく、かつ高速にすることができるが、これは薄いデバイスの最小の長さが、中程度のまたは厚いデバイスの最小の長さよりも小さいからである。薄い酸化物デバイスの幅も、駆動力が大きいため、かなり小さくできる。追加的に必要な回路は、図９に示す、トランジスタＭ２２およびＭ２３のみである。図８に示すトランジスタＭ１０およびＭ２で駆動が低減されるが、これはスタンバイ条件において起こるので、許容される。さらにＬＮＢおよびＬＰＢノードがＰＰＤＶＣＣおよびＮＰＤＶＳＳレベルに達するまでに長い時間がかかっても許容される。トランジスタＭ９およびＭ３での０ボルトのＶＧＳも許容される。なぜならそのボディコンタクトはＶＣＣおよびＶＳＳまたはＰＰＤＶＣＣおよびＮＰＤＶＳＳに保たれており、したがって大きなバックゲート効果により、そのしきい値電圧が上げられるからである。
【００２７】
上述のように、本発明を具体的な構成要素、回路およびバイアス技術に関連付けて記載したが、上の発明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に上の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴の代わりにまたはこれに加えて用いられ得る、他の特徴をも含み得る。本願の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者には明らかとなるであるような、明示的または黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、またここで、このようなものが、ここにある請求項のいずれかで請求されるのと同じ発明に関するものであるか否かにはかかわらず、かつ本発明が直面するのと同じ技術的課題のいずれか、またはこれらのすべてを軽減するか否かにはかかわらないことを理解すべきである。出願人は、この出願またはこれから派生するさらなるどの出願の手続中にも、このような特徴および／またはこのような特徴の組合せに対して、新たな請求項を作成する権利を持つ。
【図面の簡単な説明】
【００２８】
【図１】先行技術のパワーゲーティング回路の概略図である。
【図２】図１のパワーゲーティング回路に関連する多様な波形を示すタイミング図である。
【図３】本発明の実施例によるパワーゲーティング回路の概略図である。
【図４】図３のパワーゲーティング回路に関連する多様な波形を示すタイミング図である。
【図５】センスアンプ回路および関連する回路を示す概略図である。
【図６】センスアンプのラッチノードを駆動するための回路を示す概略図である。
【図７】図６の回路に内部スイッチングされたＶＣＣおよびＶＳＳ電源電圧を与えるための回路を示す概略図である。
【図８】本発明の実施例による、センスアンプのラッチノードを駆動するための回路を示す概略図である。
【図９】図８の回路に、内部スイッチングされたＶＣＣおよびＶＳＳ電源電圧を与えるための回路であって、スタンバイモードの間に固定ビット線基準電圧を供給するものを示す概略図である。
【符号の説明】
【００２９】
１２  電力制御された回路、３０  パワーゲーティング回路
【図１】
2006042304.tif 000003
【図２】
2006042304.tif 000004
【図３】
2006042304.tif 000005
【図４】
2006042304.tif 000006
【図５】
2006042304.tif 000007
【図６】
2006042304.tif 000008
【図７】
2006042304.tif 000009
【図８】
2006042304.tif 000010
【図９】
2006042304.tif 000011