(57)【要約】【課題】  軽負荷時の効率を改善した電源装置を提供する。【解決手段】  電源装置１０００の制御回路１００において、ＰＷＭ変調器１０は、デューティ比が所定の最小値以上となるようにＰＷＭ信号Ｖｐｗｍを生成する。第１電圧比較器２０、第２電圧比較器２２および出力部３０は、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔ’が、その目標値となる基準電圧Ｖｒｅｆより高く設定される第１しきい値電圧Ｖｔｈに達してから、第１しきい値電圧Ｖｔｈより低く設定される第２しきい値電圧Ｖｔｈ２（＝Ｖｒｅｆ）に降下するまでの期間、スイッチングレギュレータ２００の駆動を停止する。【選択図】  図１
2006174630.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御方法であって、
デューティ比が所定の最小値以上となるように前記駆動信号を生成し、
かつ前記スイッチング電源の出力電圧が、その目標値となる基準電圧より高く設定される第１しきい値電圧に達してから、前記第１しきい値電圧より低く設定される第２しきい値電圧に降下するまでの期間、前記スイッチング電源の駆動を停止することを特徴とする制御方法。
【請求項２】
パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御回路であって、
前記スイッチング電源の出力電圧と、その目標値となる基準電圧との誤差電圧にもとづき、最小デューティ比が固定されたパルス幅変調信号を生成する変調器と、
前記出力電圧と、前記基準電圧より高く設定される第１しきい値電圧を比較する第１電圧比較器と、
前記出力電圧と、前記第１しきい値電圧より低く設定される第２しきい値電圧を比較する第２電圧比較器と、
前記第１、第２電圧比較器の出力信号にもとづき、前記出力電圧が、前記第１しきい値電圧に達してから、前記第２しきい値電圧に降下するまでの期間、前記スイッチング電源の駆動を停止する出力部と、
を備えることを特徴とする制御回路。
【請求項３】
前記出力部は、前記第１、第２電圧比較器の出力信号にもとづきセット、リセットされるフリップフロップを備え、
前記フリップフロップの出力信号にもとづき、前記スイッチング電源の駆動を停止することを特徴とする請求項２に記載の制御回路。
【請求項４】
前記第１電圧比較器と前記第２電圧比較器は、前記第１しきい値電圧と前記第２しきい値電圧をしきい値電圧として有するヒステリシスコンパレータとして構成され、
前記出力部は、前記ヒステリシスコンパレータの出力信号にもとづき、前記スイッチング電源の駆動を停止することを特徴とする請求項２に記載の制御回路。
【請求項５】
スイッチング電源と、
前記スイッチング電源を駆動する請求項２から４のいずれかに記載の制御回路と、
を備えることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、特にスイッチング電源の制御方法に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｃｅ）等の情報端末においては、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするデバイスが使用される。このように、電池電圧よりも高い、もしくは低い電圧が必要とされる場合には、スイッチングレギュレータ等を用いた電源装置を利用して電池電圧を昇圧、もしくは降圧し、各デバイスに供給すべき適切な電圧を生成している。
【０００３】
このような電源装置は、スイッチングレギュレータのスイッチング素子のオンオフを制御するための制御回路を備える。この制御回路がスイッチング素子を制御する方法としては、スイッチングレギュレータの出力電圧と目標値となる基準電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調方式が広く用いられている（特許文献１）。
【０００４】
パルス幅変調方式によれば、スイッチング素子がオンするオン時間、すなわちデューティ比を変化させることにより、電池電圧に応じて昇圧率を変化させ、出力電圧を一定に保つことができる。
【０００５】
【特許文献１】特開２００３−１８９５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のパルス幅変調方式では、スイッチングレギュレータにより駆動される負荷回路が軽負荷となった場合にも、スイッチング素子をオンオフし続けるため、効率の改善の余地があった。
【０００７】
本発明はこうした課題に鑑みてなされたものであり、その目的は、軽負荷時の効率を改善した電源装置の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、スイッチング電源の制御方法に関する。この制御方法は、パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御方法であって、デューティ比が所定の最小値以上となるように駆動信号を生成し、かつスイッチング電源の出力電圧が、その目標値となる基準電圧より高く設定される第１しきい値電圧に達してから、第１しきい値電圧より低く設定される第２しきい値電圧に降下するまでの期間、スイッチング電源の駆動を停止する。
【０００９】
スイッチング電源に接続される負荷回路に流れる電流が減少する軽負荷時などにおいては、駆動信号のデューティ比が小さくなるが、デューティ比は所定の最小値以下とならないため出力電圧は上昇する。出力電圧が第１しきい値電圧まで達すると、スイッチング電源の駆動が停止されるため、出力電圧は低下し、第２しきい値電圧まで下降した時点で、パルス幅変調された駆動信号による駆動を再開する。
この態様によると、スイッチング電源の駆動が停止される期間、スイッチング電源における電力損失を減少させることができるため、効率を改善することができる。
このとき、スイッチング電源を制御する制御回路内部で不要な回路ブロックをオフしてもよい。不要な回路ブロックをオフすることによりさらに消費電流を低減し、効率を改善することができる。
【００１０】
本発明の別の態様は、制御回路である。この制御回路は、パルス幅変調された駆動信号を生成し、スイッチング電源を駆動する制御回路であって、スイッチング電源の出力電圧と、その目標値となる基準電圧との誤差電圧にもとづき、最小デューティ比が固定されたパルス幅変調信号を生成する変調器と、出力電圧と、基準電圧より高く設定される第１しきい値電圧を比較する第１電圧比較器と、出力電圧と、第１しきい値電圧より低く設定される第２しきい値電圧を比較する第２電圧比較器と、第１、第２電圧比較器の出力信号にもとづき、出力電圧が、第１しきい値電圧に達してから、第２しきい値電圧に降下するまでの期間、スイッチング電源の駆動を停止する出力部と、を備える。
【００１１】
この態様によると、第１電圧比較器および第２電圧比較器によって、出力電圧をモニタすることにより、出力電圧が、第１しきい値電圧に達してから、第２しきい値電圧に降下するまでの期間、スイッチング電源の駆動を停止することができ、効率を改善することができる。
【００１２】
出力部は、第１、第２電圧比較器の出力信号にもとづきセット、リセットされるフリップフロップを備えてもよい。フリップフロップの出力信号にもとづき、スイッチング電源の駆動を停止してもよい。
【００１３】
第１、第２電圧比較器の出力によりフリップフロップをセット、リセットすることにより、出力電圧が、第１しきい値電圧に達してから、第２しきい値電圧に降下するまでの期間、フリップフロップの出力信号が非アクティブとなるため、スイッチング電源の駆動を好適に停止することができる。
【００１４】
第１電圧比較器と第２電圧比較器は、第１しきい値電圧と第２しきい値電圧をしきい値電圧として有するヒステリシスコンパレータとして構成され、出力部は、ヒステリシスコンパレータの出力信号にもとづき、スイッチング電源の駆動を停止してもよい。
【００１５】
出力信号の状態に応じてしきい値電圧が変化するヒステリシスコンパレータを用いることにより、第１、第２電圧比較器を共通化することができる。
【００１６】
本発明のさらに別の態様は、電源装置である。この装置は、スイッチング電源と、スイッチング電源を駆動する上記の制御回路と、を備える。
【００１７】
この態様によると、スイッチング電源の駆動を停止する期間、スイッチング電源の各素子および制御回路での電力消費が低減し、高効率化を図ることができる。
【００１８】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明に係る制御回路および電源装置によれば、電源装置の軽負荷時の効率を改善することができる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明の実施の形態に係る電源装置１０００の構成を示す。
【００２１】
本実施の形態に係る電源装置１０００は、制御回路１００と、スイッチングレギュレータ２００の２つのブロックから構成されるＤＣ／ＤＣコンバータである。この電源装置１０００は、入力端子１００２、出力端子１００４を備え、それぞれの端子に印加され、または現れる電圧をそれぞれ入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔという。出力端子１００４には負荷回路３００が接続されている。
電源装置１０００は、入力端子１００２に入力された入力電圧Ｖｉｎを降圧して出力端子１００４に出力電圧Ｖｏｕｔを出力する。
【００２２】
スイッチングレギュレータ２００は、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力インダクタＬ１、出力キャパシタＣ１を含む。
スイッチングトランジスタＭ１は、Ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であって、ゲート端子に印加されるパルス幅変調された駆動信号Ｖｄｒｖによりオン、オフされるスイッチング素子として機能する。
【００２３】
入力端子１００２と出力端子１００４の間には、スイッチングトランジスタＭ１と出力インダクタＬ１が直列に接続されている。
【００２４】
スイッチングトランジスタＭ１と出力インダクタＬ１の接続点には、整流ダイオードＤ１のカソード端子が接続され、そのアノード端子は接地されている。出力端子１００４と接地電位間には出力キャパシタＣ１が設けられいる。
【００２５】
スイッチングレギュレータ２００において、スイッチングトランジスタＭ１がオンのとき、入力端子１００２から、スイッチングトランジスタＭ１および出力インダクタＬ１を介して電流が流れ、出力キャパシタＣ１が充電される。
スイッチングトランジスタＭ１がオフすると、出力インダクタＬ１はスイッチングトランジスタＭ１がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードＤ１を介して電流が流れることになる。このとき、整流ダイオードＤ１を介して流れる電流により出力キャパシタＣ１が充電される。
【００２６】
このように、スイッチングトランジスタＭ１のオンオフを繰り返すことによって、出力インダクタＬ１と出力キャパシタＣ１の間でエネルギの変換が行われて、入力電圧Ｖｉｎが降圧され、出力キャパシタＣ１によって平滑化された出力電圧Ｖｏｕｔが出力される。
【００２７】
制御回路１００は、スイッチングトランジスタＭ１のゲート端子に、そのスイッチング動作を制御する駆動信号Ｖｄｒｖを出力する。駆動信号Ｖｄｒｖは、ハイレベルとローレベルが交互に繰り返される信号であり、ハイレベルの期間とローレベルの期間に応じてスイッチングトランジスタＭ１のオン、オフの時間が制御されて、スイッチングレギュレータ２００が駆動される。
【００２８】
制御回路１００は、駆動信号出力端子１０２から駆動信号Ｖｄｒｖを出力し、その帰還端子１０４には、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが帰還される。
この制御回路１００は、抵抗Ｒ１〜Ｒ４、ＰＷＭ変調器１０、第１電圧比較器２０、第２電圧比較器２２、出力部３０、基準電圧源４０、第１しきい値電圧源４２を含む。
【００２９】
ＰＷＭ変調器１０は、帰還端子１０４から帰還されるスイッチングレギュレータ２００の出力電圧Ｖｏｕｔと、その目標値の誤差電圧にもとづき、最小デューティ比が固定されたパルス幅変調信号を生成する。このＰＷＭ変調器１０は、誤差増幅器１２、電圧源１４、発振器１６、電圧比較器１８を含む。
【００３０】
誤差増幅器１２には、出力電圧Ｖｏｕｔが抵抗Ｒ１、Ｒ２によって分圧された出力電圧Ｖｏｕｔ’＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｏｕｔが入力される。誤差増幅器１２は、分圧された出力電圧Ｖｏｕｔ’（以下、単に出力電圧Ｖｏｕｔ’という）と基準電圧源４０により生成される基準電圧Ｖｒｅｆを比較し、その誤差を増幅して誤差電圧Ｖｅｒｒを出力する。この基準電圧Ｖｒｅｆはスイッチングレギュレータ２００の出力電圧Ｖｏｕｔの目標値を決定する電圧である。この誤差増幅器１２によって、出力電圧Ｖｏｕｔ’と基準電圧Ｖｒｅｆの誤差が最小となるように帰還がかかり誤差電圧Ｖｅｒｒが生成される。
【００３１】
発振器１６は、一定の周波数をもつのこぎり波状の周期電圧Ｖｏｓｃを生成する。電圧源１４は、所定の最小デューティクランプ電圧Ｖｍｉｎを生成する。
電圧比較器１８には、誤差電圧Ｖｅｒｒ、周期電圧Ｖｏｓｃ、最小デューティクランプ電圧Ｖｍｉｎが入力されている。図２は、ＰＷＭ変調器１０の各電圧の関係を示す図である。
電圧比較器１８は、誤差電圧Ｖｅｒｒと最小デューティクランプ電圧Ｖｍｉｎのうち高い方の電圧をＶｘとすると、Ｖｘ＞Ｖｏｓｃのときハイレベルを、Ｖｘ＜Ｖｏｓｃのときローレベルを出力する。
その結果、電圧比較器１８は、Ｖｅｒｒ＞Ｖｍｉｎのとき、誤差電圧Ｖｅｒｒによってデューティ比が変化するパルス幅変調されたＰＷＭ信号Ｖｐｗｍを生成し、Ｖｅｒｒ＜Ｖｍｉｎのとき、最小デューティクランプ電圧Ｖｍｉｎで定まる最小デューティ比をもつパルス幅変調されたＰＷＭ信号Ｖｐｗｍを出力する。本実施の形態では、最小デューティ比は数十％程度となるように最小デューティクランプ電圧を設定しておく。
【００３２】
このようにして、ＰＷＭ変調器１０からは、スイッチング周波数が発振器１６の発振周波数に固定され、オン時間Ｔｏｎが変化するＰＷＭ信号Ｖｐｗｍが生成される。このＰＷＭ信号Ｖｐｗｍのオン時間Ｔｏｎは、誤差増幅器１２によって出力電圧Ｖｏｕｔ’と基準電圧Ｖｒｅｆの誤差が０に近づくようにフィードバックされるため、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの間に、Ｖｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｅｆが成り立つように帰還がかかり、出力電圧Ｖｏｕｔが安定化される。
【００３３】
帰還端子１０４に帰還されるスイッチングレギュレータ２００の出力電圧Ｖｏｕｔは、抵抗Ｒ３、Ｒ４により分圧され、分圧された出力電圧Ｖｏｕｔ’’＝Ｒ４／（Ｒ３＋Ｒ４）×Ｖｏｕｔ（以下、単に出力電圧Ｖｏｕｔ’’という）が第１電圧比較器２０に入力される。本実施の形態において、各抵抗値は、Ｒ３＝Ｒ１、Ｒ４＝Ｒ２となるように設定されており、Ｖｏｕｔ’＝Ｖｏｕｔ’’が成り立っている。
【００３４】
第１しきい値電圧源４２は、基準電圧ＶｒｅｆよりもΔＶ高い第１しきい値電圧Ｖｔｈ１＝Ｖｒｅｆ＋ΔＶを生成する。
第１電圧比較器２０は、出力電圧Ｖｏｕｔ’’と第１しきい値電圧Ｖｔｈ１を比較する。第１電圧比較器２０は、Ｖｏｕｔ’’＞Ｖｒｅｆのときハイレベルを、Ｖｏｕｔ’’＜Ｖｒｅｆのときローレベルを出力する。
【００３５】
第２電圧比較器２２には、出力電圧Ｖｏｕｔ’および第２しきい値電圧Ｖｔｈ２が入力されている。本実施の形態では、第２しきい値電圧Ｖｔｈ２は、基準電圧Ｖｒｅｆに設定されている。
第２電圧比較器２２は、出力電圧Ｖｏｕｔ’と、基準電圧Ｖｒｅｆを比較し、Ｖｒｅｆ＞Ｖｏｕｔ’のときハイレベルを、Ｖｒｅｆ＜Ｖｏｕｔ’のときローレベルを出力する。
【００３６】
第１電圧比較器２０および第２電圧比較器２２の出力信号は、出力部３０に入力される。
出力部３０は、第１電圧比較器２０、第２電圧比較器２２の出力信号にもとづき、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔ’が、第１しきい値電圧Ｖｔｈ１に達してから、第２しきい値電圧である基準電圧Ｖｒｅｆに降下するまでの期間、スイッチングレギュレータ２００の駆動を停止する。
【００３７】
出力部３０は、フリップフロップ２４、ＡＮＤ回路２６、ドライバ２８を含む。
フリップフロップ２４は、リセット端子に第１電圧比較器２０の出力信号が入力され、セット端子に第２電圧比較器２２の出力信号が入力されている。
ＡＮＤ回路２６は、フリップフロップ２４の出力信号Ｑと、ＰＷＭ変調器１０から出力されるＰＷＭ信号Ｖｐｗｍの論理和を出力する。ドライバ２８は、ＡＮＤ回路２６の出力信号にもとづいて駆動信号Ｖｄｒｖを生成し、スイッチングレギュレータ２００のスイッチングトランジスタＭ１のゲート電圧を変化させることにより降圧動作を制御する。
【００３８】
以上のように構成された電源装置１０００の動作について説明する。
図３は、電源装置１０００の通常動作時の各電圧波形を示す図である。同図において、縦軸および横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
出力端子１００４に接続される負荷回路３００が通常動作するとき、出力電圧Ｖｏｕｔと、入力電圧Ｖｉｎとの間には、Ｖｏｕｔ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）×Ｖｉｎの関係が成り立つ。ここで、Ｔｏｎは、スイッチングトランジスタＭ１のオン時間、ＴｏｆｆはスイッチングトランジスタＭ１のオフ時間であり、Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）はデューティ比を表している。
【００３９】
図３に示すように、電源装置１０００が定常状態で動作するとき、出力電圧Ｖｏｕｔ’と基準電圧Ｖｒｅｆが近づくように制御回路１００により駆動信号Ｖｄｒｖが生成される。スイッチングトランジスタＭ１がオンするオン時間Ｔｏｎにおいて出力電圧Ｖｏｕｔ’は上昇し、オフ時間Ｔｏｆｆにおいて出力電圧Ｖｏｕｔ’は下降する。この出力電圧Ｖｏｕｔの変動幅ΔＶｏｕｔは、非常に小さな電圧を拡大して示すものである。
【００４０】
第２電圧比較器２２の出力信号、すなわちフリップフロップ２４のセット信号Ｓは、Ｖｏｕｔ’＞Ｖｒｅｆのときローレベルに、Ｖｏｕｔ’＜Ｖｒｅｆのときハイレベルとなり、フリップフロップ２４は、一周期ごとにセットされる。
【００４１】
第１電圧比較器２０の出力信号、すなわちフリップフロップ２４のリセット信号Ｒは、Ｖｏｕｔ’＞Ｖｔｈのときハイレベルに、Ｖｏｕｔ’＜Ｖｔｈのときローレベルとなる。電源装置１０００が定常状態で安定動作するとき、出力電圧Ｖｏｕｔ’は、基準電圧Ｖｒｅｆ付近に安定化されるため、出力電圧Ｖｏｕｔ’は第１しきい値電圧Ｖｔｈ１まで上昇しない。逆にいえば、第１しきい値電圧Ｖｔｈ１は、出力電圧Ｖｏｕｔ’の変動量ΔＶｏｕｔを考慮し、定常状態においてＶｏｕｔ’＞Ｖｔｈ１とならないように設定しておく。
その結果、第１電圧比較器２０の出力信号、すなわちフリップフロップ２４のリセット信号Ｒは、出力電圧Ｖｏｕｔ’の変動にかかわらずローレベルを保持し続ける。
【００４２】
フリップフロップ２４の出力信号Ｑは、一度セット信号Ｓによりハイレベルに設定された後、リセットされないため、出力電圧Ｖｏｕｔ’の変動にかかわらず、ハイレベルを保持し続ける。
【００４３】
フリップフロップ２４の出力信号Ｑがハイレベルのとき、ＡＮＤ回路２６は、ＰＷＭ変調器１０により生成されるＰＷＭ信号Ｖｐｗｍをそのまま出力し、ドライバ２８は、ＰＷＭ信号Ｖｐｗｍにもとづいて駆動信号Ｖｄｒｖを生成し、スイッチングレギュレータ２００を駆動する。
【００４４】
つぎに、電源装置１０００の軽負荷時の動作について説明する。図４は、電源装置１０００の軽負荷時の各電圧波形を示す図である。同図において、縦軸および横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００４５】
出力端子１００４から負荷回路３００に流れる負荷電流が減少する軽負荷時には、スイッチングトランジスタＭ１がオフするオフ時間における出力電圧Ｖｏｕｔの低下幅が小さくなる。
このとき、ＰＷＭ変調器１０は、スイッチングトランジスタＭ１がオンするオン時間が短くなるように、すなわち、ＰＷＭ信号Ｖｐｗｍのデューティ比が低くなるようにＰＷＭ信号Ｖｐｗｍを生成する。ここで、上述のように、ＰＷＭ変調器１０により生成されるＰＷＭ信号Ｖｐｗｍのデューティ比は、最小デューティクランプ電圧Ｖｍｉｎで定まる最小デューティ比以下には下がらない。
【００４６】
図４に示すように、時刻Ｔ０にＶｏｕｔ’＜Ｖｒｅｆとなると、フリップフロップ２４のセット信号Ｓがハイレベルとなり、その出力信号Ｑがハイレベルとなる。
フリップフロップ２４の出力信号Ｑがハイレベルのとき、出力部３０からはＰＷＭ変調器１０により生成されたＰＷＭ信号Ｖｐｗｍにもとづき生成される駆動信号Ｖｄｒｖが出力される。このＰＷＭ信号Ｖｐｗｍのデューティ比は、軽負荷時には最小デューティ比となる。
軽負荷時に、出力電圧Ｖｏｕｔ’をその目標値である基準電圧Ｖｒｅｆに近づけるためには、最小デューティ比より低いデューティ比でスイッチングトランジスタＭ１を駆動する必要がある。しかし、そのデューティ比は、最小デューティ比で固定されるため、出力電圧Ｖｏｕｔ’は上昇を開始する。
【００４７】
時刻Ｔ１にＶｏｕｔ’＞Ｖｔｈとなると、第１電圧比較器２０の出力信号がハイレベルとなり、フリップフロップ２４がリセットされ、出力信号Ｑがローレベルとなる。時刻Ｔ１から時刻Ｔ２の期間、ＡＮＤ回路２６の出力はローレベルに固定されるため、スイッチングトランジスタＭ１のスイッチング動作が停止する。
【００４８】
スイッチングトランジスタＭ１のスイッチング動作が停止すると、出力キャパシタＣ１への電流供給が停止するため、出力電圧Ｖｏｕｔ’が徐々に低下する。その後、時刻Ｔ２にＶｏｕｔ’＜Ｖｒｅｆとなると、フリップフロップ２４がセットされ、出力信号Ｑがハイレベルとなり、スイッチングトランジスタＭ１のスイッチング動作が再開され、出力電圧Ｖｏｕｔ’が上昇を開始する。
【００４９】
このように、本実施の形態に係る制御回路１００は、デューティ比が所定の最小値以上となるように駆動信号であるＰＷＭ信号Ｖｐｗｍを生成し、かつスイッチングレギュレータ２００の出力電圧Ｖｏｕｔ’が、その目標値Ｖｒｅｆより高く設定される第１しきい値電圧Ｖｔｈ１に達してから、前記第１しきい値電圧より低く設定される第２しきい値電圧Ｖｒｅｆに降下するまでの期間、スイッチングレギュレータ２００の駆動を停止する。
その結果、軽負荷時において、スイッチングレギュレータ２００を最小デューティ比で駆動する期間と、駆動を停止する期間を間欠的に繰り返すことになる。
【００５０】
本実施の形態に係る制御回路１００および電源装置１０００によれば、軽負荷時にスイッチングレギュレータ２００の駆動を間欠的に停止することにより、スイッチングトランジスタＭ１および出力インダクタＬ１、出力キャパシタＣ１の抵抗成分による消費電力を低減することができる。また、制御回路１００の消費電流も低減することができる。
【００５１】
制御回路１００は、図５に示すように構成してもよい。図５は、電源装置１０００の変形例を示す回路図である。以降の図において、図１と同一の構成要素には同一の符号を付し、共通部分については適宜説明を省略し、相違点について説明する。
【００５２】
図５の変形例において、出力部３０以外は図１と同様に構成される。図５の出力部３０は、フリップフロップ２４とドライバ２８を含む。ドライバ２８はイネーブル端子を備えており、イネーブル端子にはフリップフロップ２４の出力信号Ｑが入力される。ドライバ２８は、イネーブル端子に入力される信号がローレベルとなると、休止状態となり駆動信号Ｖｄｒｖを固定する。
【００５３】
図５の電源装置１０００によれば、フリップフロップ２４の出力信号Ｑがハイレベルの期間、ドライバ２８は、ＰＷＭ変調器１０から出力されるＰＷＭ信号Ｖｐｗｍにもとづいて駆動信号Ｖｄｒｖを生成し、出力信号Ｑがローレベルの期間、駆動信号Ｖｄｒｖをハイレベルに固定し、スイッチングトランジスタＭ１をオフすることにより、スイッチングレギュレータ２００の駆動を停止する。
【００５４】
この変形例によれば、フリップフロップ２４の出力信号Ｑがローレベルの期間、ドライバ２８を停止するため、さらに消費電力を低減し、高効率化を図ることができる。
【００５５】
図６は、電源装置１０００の別の変形例を示す回路図である。本変形例においては、図１の第１電圧比較器２０、第２電圧比較器２２がヒステリシスコンパレータ５０に置換され、出力部３０の一部として形成される。
【００５６】
ヒステリシスコンパレータ５０は、出力の状態によって電圧比較のしきい値電圧が変化する電圧比較器であって、たとえば通常の電圧比較器に正帰還をかけることにより構成することができる。
【００５７】
ヒステリシスコンパレータ５０には、出力電圧Ｖｏｕｔ’と、基準電圧Ｖｒｅｆが入力されている。このヒステリシスコンパレータ５０は、その出力がハイレベルのとき、しきい値電圧が第１しきい値電圧Ｖｔｈ１＝Ｖｒｅｆ＋ΔＶに設定され、Ｖｏｕｔ＞Ｖｔｈのとき出力がローレベルに遷移する。
一方、その出力がローレベルのとき、しきい値電圧は第２しきい値電圧Ｖｔｈ＝Ｖｒｅｆに設定され、Ｖｏｕｔ＜Ｖｒｅｆのときその出力がハイレベルに遷移する。
【００５８】
このように、ヒステリシスコンパレータ５０を用いることにより、第１電圧比較器２０、第２電圧比較器２２、フリップフロップ２４の機能を一体に構成することができ、回路を簡略化することができる。
【００５９】
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６０】
実施の形態においては、第２しきい値電圧Ｖｔｈ２と基準電圧Ｖｒｅｆが等しい場合について説明したが、必ずしも等しく設定する必要はなく、基準電圧Ｖｒｅｆより低く設定してもよい。
【００６１】
図１において、ＰＷＭ変調器１０の誤差増幅器１２と、第２電圧比較器２２を別々に構成したが、誤差増幅器と電圧比較器はいずれの入力段にも差動増幅器が設けられる場合が多いため、その入力段を共通となるように構成して出力段を変形することにより、回路を簡素化することができる。
【００６２】
本実施の形態において、制御回路１００あるいは電源装置１０００を構成する素子はすべて一体集積化されていてもよく、その一部がディスクリート部品で構成されていてもよい。制御回路１００が一つのＩＣ回路として形成され、スイッチングトランジスタＭ１はディスクリート部品により構成される場合や、制御回路１００とスイッチングトランジスタＭ１が一体集積化される場合もあり、どの部分をどの程度集積化するかは、コストや占有面積などによって決めればよい。
【００６３】
そのほか、スイッチングレギュレータ２００のスイッチングトランジスタＭ１は、Ｎ型のＭＯＳＦＥＴであってもよいし、整流ダイオードＤ１に代えて、同期整流用のスイッチングトランジスタを設けてもよい。
さらに、実施の形態において、スイッチングレギュレータ２００は降圧型のスイッチング電源の場合について説明したが、これには限定されず、昇圧型のスイッチングレギュレータであってもよい。
【図面の簡単な説明】
【００６４】
【図１】実施の形態に係る電源装置の構成を示す図である。
【図２】図１のＰＷＭ変調器の各電圧の関係を示す図である。
【図３】図１の電源装置の通常動作時の各電圧波形を示す図である。
【図４】図１の電源装置の軽負荷時の各電圧波形を示す図である。
【図５】図１の電源装置の変形例を示す回路図である。
【図６】図１の電源装置の別の変形例を示す回路図である。
【符号の説明】
【００６５】
１０００  電源装置、  １００  制御回路、  １８  電圧比較器、  ２０  第１電圧比較器、  ２２  第２電圧比較器、  ２４  フリップフロップ、  ３０  出力部、  ５０  ヒステリシスコンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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