(57)【要約】      （修正有）【課題】シングルエンドの、非差動のスイッチキャパシタ回路に関して、同相雑音の影響を取り除くこと。【解決手段】安定した、雑音のない同相電圧（Ｖｃｏｍ）信号を発生するために、サンプリングキャパシタＣｓを用いて容量分配を形成する。形成されると直ちに、前記Ｖｃｏｍ信号は、大きな同相容量Ｃｃｏｍ間に結合され、Ｃｃｏｍはその値を更に制御するために望ましくは外部にある。その後、電圧Ｖｃｏｍは、データが分離される間に、安定させられうる。この方法で、電圧Ｖｃｏｍ信号は回路に供給されない代わりに、必要とされる時に回路自体で雑音なく発生する。その後、発生したＶｃｏｍ信号は、非差動出力電圧Ｖｏｕｔを発生するために、積分キャパシタＣ１に平行する。次に、サンプリングキャパシタＣｓはそれらを放電するために短絡され、処理が繰り返される。【選択図】図５Ａ
2006081165.tif 000002
【特許請求の範囲】
【請求項１】
第一の動作相の間に少なくとも一つの第一のサンプリングキャパシタの第一の面に結合されている第一のデータ経路、及び該第一の動作相の間に少なくとも一つの第二のサンプリングキャパシタの第一の面に結合されている第二のデータ経路を有し、該第一及び第二のサンプリングキャパシタの第二の面は、該第一の動作相の間に結合され、
演算増幅器の両端に結合され、第二の動作相の間に該少なくとも一つの第一のサンプリングキャパシタに並列に結合されている積分キャパシタを有することを特徴とするスイッチキャパシタ回路。
【請求項２】
該演算増幅器は、単一の非差動出力を有することを特徴とする、請求項１記載の回路。
【請求項３】
同相キャパシタを更に有し、該同相キャパシタは、前記第一の動作相の少なくとも一部分の間、前記第二の面に結合されていることを特徴とする請求項１又は２記載の回路。
【請求項４】
前記第一のデータ経路は、前記第一の動作相の間に、論理値を少なくとも一つの第一のサンプリングキャパシタの第一の面に結合し、前記第二の経路は、該第一の動作相の間に、該論理の論理逆値を少なくとも一つの第二のサンプリングキャパシタの第一の面に結合することを特徴とする請求項１乃至３のうちいずれか一項記載の回路。
【請求項５】
該第二のデータ経路は、前記第二の動作相の間、結合されていないことを特徴とする、請求項１乃至４のうちいずれか一項記載の回路。
【請求項６】
前記データ経路は、前記第一の動作相の少なくともある部分の間又は前記第一の動作相の一部分のみの間、フィルター処理された電源電圧を有することを特徴とする、請求項１記載の回路。
【請求項７】
該回路は集積回路であって、該集積回路に外部から結合されている前記同相キャパシタを含まないことを特徴とする、請求項３乃至６のうちいずれか一項記載の回路。
【請求項８】
前記積分キャパシタは、前記演算増幅器の第一の入力に結合されることを特徴とする、請求項１乃至７のうちいずれか一項記載の回路。
【請求項９】
該演算増幅器の第二の入力は、同相電圧に結合されることを特徴とする、請求項８記載の回路。
【請求項１０】
前記同相キャパシタは、前記第一の動作相の一部分のみの間、前記第二の面に結合されていることを特徴とする、請求項３乃至９のうちいずれか一項記載の回路。
【請求項１１】
第一の動作相の間、論理値を少なくとも一つの第一のサンプリングキャパシタの第一の面に結合する一方で、該論理値の論理逆値を少なくとも一つの第二のサンプリングキャパシタの第一の面に結合し、それによって該第一及び第二のキャパシタに共通の結節点で電圧を発生し、
同相キャパシタを該結節点に結合し、
単一の非差動出力電圧を発生する演算増幅器の両端に結合されている積分キャパシタの両端に該結節点を結合することを特徴とするスイッチキャパシタ回路の動作方法。
【請求項１２】
該結節点は、該第一及び第二のサンプリングキャパシタの第二の面に共通していることを特徴とする、請求項１１記載の方法。
【請求項１３】
前記第二のサンプリングキャパシタは、前記結節点が前記積分キャパシタの両端に結合されている時、前記回路に結合されていないことを特徴とする、請求項１１又は１２記載の方法。
【請求項１４】
前記論理値及び前記論理逆値は、前記第一の動作相の少なくともある部分の間又は前記第一の動作相の一部分のみの間、フィルター処理された電源電圧を有することを特徴とする、請求項１１乃至１３のうちいずれか一項記載の方法。
【請求項１５】
前記同相キャパシタは、前記第一の動作相の少なくとも一部分の間、前記第二の面に結合されていることを特徴とする、請求項１１乃至１４のうちいずれか一項記載の方法。
【請求項１６】
更に、前記結節点を前記積分キャパシタの両端に結合する前に、前記論理値を少なくとも一つの第一のサンプリングキャパシタの前記第一の面から分離し、前記論理逆値を少なくとも一つの第二のサンプリングキャパシタの前記第一の面から分離することを特徴とする、請求項１１乃至１５のうちいずれか一項記載の方法。
【請求項１７】
更に、該結節点を該積分キャパシタの両端に結合した後、該サンプリングキャパシタを放電することを特徴とする、請求項１１乃至１６のうちいずれか一項記載の方法。
【請求項１８】
第一の動作相の間に、データ値を少なくとも一つのサンプリングキャパシタの第一の面に結合し、それによって該サンプリングキャパシタの第二の面に結合されている結節点で電圧を発生し、
同相キャパシタを該結節点に結合し、
単一の非差動出力電圧を発生する演算増幅器の両端に結合されている積分キャパシタの両端に該結節点を結合することを特徴とするスイッチキャパシタ回路の動作方法。
【請求項１９】
該データ値は、該第一の動作相の少なくともある部分の間又は該第一の動作相の一部分のみの間、フィルター処理された電源電圧を有することを特徴とする、請求項１１又は１８記載の方法。
【請求項２０】
前記同相キャパシタは、該第一の動作相の少なくとも一部分の間、前記第二の面に結合されていることを特徴とする、請求項１８記載の方法。
【請求項２１】
前記回路は集積回路であって、該集積回路に外部から結合されている前記同相キャパシタを含まないことを特徴とする、請求項１１又は１８記載の方法。
【請求項２２】
前記結節点の前記積分キャパシタの両端への結合は、該結節点を前記演算増幅器の第一の入力に結合することを特徴とする、請求項１１又は１８記載の方法。
【請求項２３】
更に、該演算増幅器の第二の入力を同相電圧に結合することを特徴とする、請求項２２記載の方法。
【請求項２４】
更に、前記結節点を前記積分キャパシタの両端に結合する前に、前記データ値を少なくとも一つのサンプリングキャパシタの前記第一の面から分離することを特徴とする、請求項１８記載の方法。
【請求項２５】
更に、前記結節点を前記積分キャパシタの両端に結合した後、前記少なくとも一つのサンプリングキャパシタを放電することを特徴とする、請求項１８記載の方法。
【請求項２６】
前記同相キャパシタは、データが少なくとも一つのサンプリングキャパシタの前記第一の面に結合されている時とは異なる時間で、前記結節点に結合されていることを特徴とする、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に電気回路、特にスイッチキャパシタ用途での使用のための基準電圧回路に関する。
【背景技術】
【０００２】
通常、音声データを取り扱うことが可能なコンピュータシステムは、アナログ音声データをデジタル音声データに変換し、逆もまた同様に行う能力を有する符号器及び復号器を含む。一般的に、このようなコーデックは、基準電圧から操作するデジタル／アナログ変換器（ＤＡＣ）及びアナログ／デジタル変換器（ＡＤＣ）を必要とする。例えば、スイッチキャパシタ・ローパスフィルターは、基準電圧Ｖｒｅｆ＋及びＶｒｅｆ−を入力として使用するＤＡＣで使用されても良い。このようなローパスフィルター回路は、コーデックでのこのような回路の使用の背景に関する更なる詳細と同様に、米国特許Ｎｏ．６，１４７，５２２（“‘５２２特許”）で開示されており、この点でその全体に盛り込まれており、当然よく知られる。
【０００３】
従来のスイッチキャパシタ回路１０が、図１に示されている。基準入力Ｖｒｅｆ＋及びＶｒｅｆ−の夫々は、電源（又はＶｄｄ若しくは論理‘１’）及び接地（又は０Ｖ若しくは論理‘０’）のフィルター処理された変形を表わし、既知のデルタ‐シグマ変調装置（図示せず）の１ビット出力（Δ）によって選択的に動かされるスイッチを介して回路１０に入力される。１ビット出力は簡単化のために示されるに過ぎない。複数ビットも使用可能であり、通常、高度な実際のコーデック用途では使用される。
【０００４】
図１の回路において、基準電圧は、図１のタイミング図で示されるような、様々なスイッチ（例えば、トランジスタ又はパスゲート）を選択的に閉じるクロックφ１及びφ２を用いて、回路に供給される。φ１である間、約１０ｐＦの固有値を有するサンプリングキャパシタＣｓは、データΔに従って充電される。特に、サンプリングキャパシタＣｓはＶｉｎ−Ｖｃｏｍまで充電される。Ｖｉｎは、サンプリングキャパシタの一つに対してＶｒｅｆ＋に、及び他のサンプリングキャパシタに対してＶｒｅｆ−に等しい。Ｖｃｏｍは同相電圧を表わし、通常１／２Ｖｄｄ以外の如何なる値も取りうる。φ２である間、サンプリングキャパシタＣｓに蓄えられた充電は、通常約１００ｐＦを示す積分キャパシタＣ１に並列に（故に、それらの充電を共有して）結合される。共有された充電はまた、所望の差動アナログ出力Ｖｏｕｔを発生するため、演算増幅器の差動入力に供給される。クロック信号φ１及びφ２の遅延した信号（即ち、φ１ｄ及びφ２ｄ）の供給は、図３で示されているように、整然と、雑音の少ない形式で、様々なキャパシタへ、及びキャパシタからの充電を結合することによって、この仕組みを改善する。
【０００５】
図１は、異なる立場での演算増幅器１５の使用を表わし、結果として、Ｖｃｏｍに存在する雑音は、出力Ｖｏｕｔでほとんど影響を与えない。しかし、シングルエンド構造が、図２で示されているように更に可能である。このスイッチキャパシタ回路２０は、図１で開示されているものと似ているが、演算増幅器２５へのデータ経路は一つのみであり、演算増幅器の他方の入力はＶｃｏｍに結合されている。事実上はより簡易化されているが、このシングルエンドの仕組みでのＶｃｏｍの雑音は、出力電圧Ｖｏｕｔに直接的に影響を与え、それ故、欠点の対象となる。示されていないが、クロック信号φ１及びφ２の遅延した信号（即ち、図３で示されているようなφ１ｄ及びφ２ｄ）は、図２のシングルエンドの仕組みでもよく使用されうるが、簡単化のために示されない。
【０００６】
上記で参照されている‘５２２特許で開示されているような図４のスイッチキャパシタ回路は、サンプリングキャパシタＣｓの面へのデータ伝送を担う遅延クロック信号（φ１ｄ）の二つの形によって、図３の異なる仕組みにおいて更に改善する。特に、遅延信号φ１ｄは、付属のタイミング図で示されているように、“未処理の”（φ１ｄｒ）及び“処理済の”（φ１ｄｆ）部分に分けられる。未処理のタイミング信号φ１ｄｒは、Ｖｄｄ及び接地をサンプリングキャパシタに送るために使用される。この信号伝送は、有利、且つ不利でもある。なぜなら、これら未処理の電源電圧がうまく働く一方で、それらは雑音を有し、フィルター処理されない傾向があるからである。しかし、これら電源電圧の値がＶｒｅｆ＋及びＶｒｅｆ−に近いので、それらは、サンプリングキャパシタＣｓを適切な値まで充電する良好な開始点である。この初期充電の後、処理済のタイミング信号φ１ｄｆは、サンプリングキャパシタを所望のフィルター処理された基準電圧Ｖｒｅｆ＋及びＶｒｅｆ−に結合するために使用される。示されないが、図４の回路もまた、簡単化のためにシングルエンド化、即ち図２で示されたものと相似でありうる。
【０００７】
更に、図４において、基準電圧Ｖｒｅｆ＋とＶｒｅｆ−との間に挟まったキャパシタＣｒｅｆが示されている。キャパシタＣｒｅｆは、お互いから基準電圧を分離する役割を果たし、Ｖｒｅｆ＋及びＶｒｅｆ−が、積極的に発生することとは対照的に、回路によって消極的に発生させられる。それは通常、約１０ｎＦから１０μＦ、あるいは、一般的にサンプリングキャパシタの１０００から１００万倍と非常に大きいので、通常スイッチキャパシタ回路４０及び関連する電子機器（デルタ‐シグマ変調装置等）を有する集積回路の“外部”に置かれる。特に、キャパシタＣｒｅｆは、通常、集積回路が実装されたプリント基板又は他の回路基板に置かれる。
【０００８】
従って、従来技術は、多種多様な電圧回路及び仕組みを与える。しかし、これら従来のアプローチは最適ではない。図２で示されているようなシングルエンドの仕組みは、前述されているように、電圧Ｖｃｏｍの雑音に敏感である。しかし、図１、３及び４で開示されているような差動出力を有する差動の仕組みは、単一の出力のみを扱うべきであることを望む消費者達によって望まれていない。
【０００９】
要するに、雑音に敏感でないシングルエンドの仕組みが当該技術に有益であり、本開示はこのような改善された仕組みの一例を与える。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
シングルエンドの、非差動のスイッチキャパシタ回路に関して、同相雑音の影響を取り除くことが開示される。
【課題を解決するための手段】
【００１１】
この目的のため、当該回路は、安定した、雑音のない同相電圧（Ｖｃｏｍ）信号を発生するために、サンプリングキャパシタＣｓを用いて容量分配を形成する。形成されると直ちに、前記Ｖｃｏｍ信号は、大きな同相容量Ｃｃｏｍの両端に結合され、Ｃｃｏｍはその値を更に制御するために望ましくは外部にある。その後、電圧Ｖｃｏｍは、データが分離される間に、安定させられうる。この方法で、電圧Ｖｃｏｍ信号は回路に供給されない代わりに、必要とされる時に回路自体で雑音なく発生する。その後、発生したＶｃｏｍ信号は、非差動出力電圧Ｖｏｕｔを発生するために、積分キャパシタＣ１に平行する。次に、サンプリングキャパシタＣｓはそれらを放電するために短絡され、処理が繰り返される。
【００１２】
本開示の発明性のある特徴の実施例は、以下の詳細な記述を参照して、添付の図と共に読まれる時、最もよく理解される。
【発明を実施するための最良の形態】
【００１３】
図５Ａは、改善されたスイッチキャパシタ回路５０の模範的な実施例を示す。回路５０は、図４のスイッチキャパシタ回路４０とある点で似ているが、ある点で異なってもいる。第一に、回路５０は、演算増幅器５５への入力の一つがＶｃｏｍＯｐＡｍｐ（電圧分配回路５１によって明らかなように約１／２Ｖｄｄ）で保たれるという事実によって明らかなように、シングルエンドである。故に、演算増幅器５５は一つの出力のみを有する。第二に、付加的な同相フィルターキャパシタＣｃｏｍは、同相電圧Ｖｃｏｍと下側基準電圧Ｖｒｅｆ−との間に加えられている。キャパシタＣｃｏｍは、基準電圧キャパシタＣｒｅｆの大きさと同様に、やはり非常に大きく、故に基準電圧キャパシタＣｒｅｆのように、望ましくはプリント基板の外部に置かれる。しかし、この配置は、ＣｃｏｍとＣｒｅｆの両方が、十分な空間がそれらに対して存在する場合に集積回路に置かれることを完全に必要としないわけではない。第三に、付加的なスイッチは、以下で更に詳細に説明されるように、回路５０の一部分が如何なる所定の時間で動作することに影響を与えるように、加えられている。
【００１４】
図５Ａのスイッチキャパシタ回路５０への基本的なアプローチは、図２の回路のアプローチを妨げるような同相雑音の影響を取り除く、シングルエンドの、非差動の解決法を提供することである。この目的のために、図５Ａの回路は、実際には、安定した、雑音のないＶｃｏｍ信号を発生するために、サンプリングキャパシタＣｓを用いて容量分配を形成する。形成されると直ちに、このＶｃｏｍ信号は、その値を更に制御する大きな容量Ｃｃｏｍの両端に結合され、その後、データが分離される間に、安定させられうる。従って、Ｖｃｏｍ信号は回路５０に供給されない代わりに、必要とされる時に回路５０自体で雑音なく発生する。その後、発生したＶｃｏｍ信号は、非差動出力電圧Ｖｏｕｔを発生するために、積分キャパシタＣ１に平行する。次に、サンプリングキャパシタＣｓはそれらを放電するために短絡され、処理が繰り返される。
【００１５】
図５Ａの回路の様々なスイッチを閉じるために使用される模範的なタイミング信号が、図５Ｂに示されている。相１の信号（即ちφ１ｘ）及び相２の信号（即ちφ２ｘ）は、従来技術と同じように大部分は動作する。相１の信号はサンプリングキャパシタＣｓを充電し、相２の信号はサンプリングキャパシタＣｓと積分キャパシタＣ１との間で充電を共有するように作動する。しかし、回路に対する他の変更は、以下で論じられるように、従来技術に対する有利な変形を構成する。
【００１６】
図６Ａから６Ｅは、図５Ｂの様々なタイミング信号によって様々な点で動かされる、図５Ａの回路の一部分を表わす。特に示されている部分は、相１未処理（φ１ｄｒ）、相１処理済（φ１ｄｆ）、相１安定（φ１ｓ）、相２（φ２ｄの起動を有するφ２）、及び相３（φ３）である。
【００１７】
相１未処理（φ１ｄｒ）の間、図６Ａを参照すると、サンプリングキャパシタＣｓは、電源電圧Ｖｄｄ及び接地から直接的に取られるような、デルタ‐シグマ変調装置（図示せず）からのデータで表わされる。このデータのこの表現は、キャパシタＣｓが、高い電流及び良好な駆動能力を有するにも関わらず、相対的にノイズも有する信号によって最初に充電されることを許容する。同相電圧Ｖｃｏｍは、回路内にはない。代わりに、二つのサンプリングキャパシタ間の結節点は、おおよそ電源電圧の中間値（即ち１／２Ｖｄｄ）に結合される。この値はデータ（Δ）、及びデルタ‐シグマ変調装置からのデータ出力のビット数（やはり、一つのビットのみが便宜上この点に対して表わされる）に従って変化する。
【００１８】
相１処理済（φ１ｄｆ）の間、図６Ｂを参照すると、フィルター処理された基準電圧Ｖｒｅｆ＋及びＶｒｅｆ−が代わって、サンプリングキャパシタＣｓに対して供給される。更に、キャパシタＣｃｏｍは、結節点５２に並列に置かれ、付加的な容量を結節点に加える。サンプリングキャパシタＣｓに蓄えられた電圧は、安定しており、雑音もなく、適切に制御されるので、電圧Ｖｃｏｍは、特にキャパシタＣｃｏｍによって供給された付加的な容量によって援助されるように、同様の特徴を有する。従って、シングルエンド構造の使用は、Ｖｃｏｍの雑音に敏感であるという、類似のアプローチ（例えば図２）によって被った欠点を伴わずに可能にされる。
【００１９】
しかし、結節点５２での電圧がその電圧分配値に対して安定することを可能にするために、安定な相（φ１ｓ）は、図６Ｃで表わされるように、相１に組み込まれる。この安定した相の間、サンプリングキャパシタは、それらのデータ入力から分離されている。図６Ｃにおいて点線で示されているのは、複数データビットのデルタ‐シグマ変調装置からの多数のデータ入力を有する回路５０に与えられる付加的なサンプリングキャパシタである。例えば、４ビット出力が使用された場合、夫々のブランチは四つのサンプリングキャパシタを有する。安定した相の間、回路５０の下側のブランチは、必要とされないので、望ましくは分離されている。故に、それは、相２の間、積分キャパシタＣ１を充電するために使用されない。
【００２０】
相２（φ２及びφ２ｄ）の間、図６Ｄで示されるように、サンプリングキャパシタＣｓ（又は複数ビットシステムでのキャパシタ）は、更に容易に説明されるように、積分キャパシタＣ１にそれを充電するために並列にされる。
【００２１】
その後、相３（φ３）の間、サンプリングキャパシタＣｓに前もって蓄えられた充電は、キャパシタの両方の面を共に短絡することによって放電される。
【００２２】
信号の存続期間及び信号間の遅延を幾らか正確に表示する図５Ｂに注意が払われている一方で、これら信号の存続期間及び遅延は、単に模範的であり、使用者の好み並びに他の回路の変数及び構成要素の値に従って変化する。更に、図示されているように、回路は、遅延した相１及び２の信号形式（図３参照）を用いており、サンプリングキャパシタＣｓをフィルター処理されていない電源レベル（図４参照）まで最初に充電する仕組みを用いている。しかし、このような仕組み及び改善の使用は、有益で、好ましい一方で、本発明の全ての有利な実施で必要とされない。従って、様々な相での遅延信号の利用は必要とされず、更に、サンプリングキャパシタＣｓを、Ｖｒｅｆ＋及びＶｒｅｆ−が電源電圧によって積極的に動かされることを確実にするフィルター処理されていない電源レベルまで最初に充電する仕組みでもなく、更にｓｅｔｔｌｉｎｇでもない。従って、本発明のこのような簡易化した使用は、図７Ａの簡易化した回路、及び図７Ｂのそれに対応する簡易化したタイミング図で示されている。
【００２３】
この点で開示されている本発明の概念は、多数の変更に利用可能であることが理解されるべきである。このような変更の範囲が請求項及びそれらと同等なものの適用範囲内に含まれるために、それらは本発明の対象とされるように意図されている。
【図面の簡単な説明】
【００２４】
【図１】従来のスイッチキャパシタ回路を表わす図である。
【図２】従来のスイッチキャパシタ回路を表わす図である。
【図３】従来のスイッチキャパシタ回路を表わす図である。
【図４】従来のスイッチキャパシタ回路を表わす図である。
【図５Ａ】開示された改善されたシングルエンド・スイッチキャパシタ回路の実施例を表わす図である。
【図５Ｂ】図５Ａの回路に印加されるべきタイミング信号を表わす図である。
【図６Ａ】その動作での様々な点での、特に相１大まかの間の図５Ａの回路を表わす図である。
【図６Ｂ】その動作での様々な点での、特に相１厳密の間の図５Ａの回路を表わす図である。
【図６Ｃ】その動作での様々な点での、特に相１確定の間の図５Ａの回路を表わす図である。
【図６Ｄ】その動作での様々な点での、特に相２の間の図５Ａの回路を表わす図である。
【図６Ｅ】その動作での様々な点での、特に相３の間の図５Ａの回路を表わす図である。
【図７Ａ】図５Ａで示されている回路図の代わりの更に簡易化した実施例を表わす図である。
【図７Ｂ】５Ｂで示されているタイミング図の代わりの更に簡易化した実施例を表わす図である。
【符号の説明】
【００２５】
Ｖｒｅｆ＋、Ｖｒｅｆ−、  基準電圧
Ｖｃｏｍ  同相電圧
Ｖｏｕｔ  出力電圧
Ｖｄｄ  電源電圧
ＧＮＤ  接地
１０、２０、３０、４０、５０  スイッチキャパシタ回路
１５、２５、３５、５５  演算増幅器
５１  電圧分配回路
５２  結節点
φ１、φ１ｄ、φ１ｆ、φ１ｓ、φ１ｄｒ、φ１ｄｆ、φ１ｒ＆ｆ、φ１ｆ＆ｓ、φ２、φ２ｄ、φ３  クロック信号
Ｃｓ  サンプリングキャパシタ
Ｃｒｅｆ  基準電圧キャパシタ
Ｃｃｏｍ  同相フィルターキャパシタ
Δ  １ビット出力
【図１】
2006081165.tif 000003
【図２】
2006081165.tif 000004
【図３】
2006081165.tif 000005
【図４】
2006081165.tif 000006
【図５Ａ】
2006081165.tif 000007
【図５Ｂ】
2006081165.tif 000008
【図６Ａ】
2006081165.tif 000009
【図６Ｂ】
2006081165.tif 000010
【図６Ｃ】
2006081165.tif 000011
【図６Ｄ】
2006081165.tif 000012
【図６Ｅ】
2006081165.tif 000013
【図７Ａ】
2006081165.tif 000014
【図７Ｂ】
2006081165.tif 000015