(57)【要約】【課題】 固体撮像素子においてオンチップソースフォロア型アンプのゲインを向上する。【解決手段】固体撮像素子は、ドライバトランジスタと、前記ドライバトランジスタに接続される負荷回路とを有するソースフォロア型アンプを備え、前記負荷回路は、ゲートが所定電位の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースに接続された負荷素子とから構成されている。また、ソースフォロア型アンプの負荷回路を、直列接続された複数のＭＯＳトランジスタで構成する。または、カレントミラー回路で構成することにより、負荷コンダクタンスを低減する。【選択図】 図３
2006042302.tif 000002
【特許請求の範囲】
【請求項１】
ドライバトランジスタと、前記ドライバトランジスタに接続される負荷回路とを有するソースフォロア型アンプを備え、
前記負荷回路は、ゲートが所定電位の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースに接続された負荷素子とから構成されている
ことを特徴とする固体撮像素子。
【請求項２】
前記負荷素子は抵抗素子であることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記負荷素子は第２のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとが接続されていることを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインおよびゲートとが接続されていることを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記第２のＭＯＳトランジスタのゲートの電位は固定されていることを特徴とする請求項３記載の固体撮像素子。
【請求項６】
前記固体撮像素子は、縦続接続された複数段のソースフォロア型アンプを有し、前記複数段のソースフォロア型アンプの少なくとも１つの負荷回路は、前記第１のＭＯＳトランジスタを有する請求項１から５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記負荷素子は、ドレインとソースが互いに直列接続された複数のＭＯＳトランジスタを含むことを特徴とする請求項１記載の固体撮像素子。
【請求項８】
ドレインとソースが互いに直列接続された前記複数のＭＯＳトランジスタは、（ａ）それぞれのゲートとドレインとが接続されている、および（ｂ）それぞれのゲートが固定電位である、のいずれかである
ことを特徴とする請求項７記載の固体撮像素子。
【請求項９】
前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート長は、前記第１のＭＯＳトランジスタのゲート長より長いことを特徴とする請求項３から８のいずれか１項に記載の固体撮像素子。
【請求項１０】
前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのしきい値電圧は、前記第１のＭＯＳトランジスタのしきい値電圧より高いことを特徴とする請求項３から８のいずれか１項に記載の固体撮像素子。
【請求項１１】
前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート絶縁膜厚は、前記第１のＭＯＳトランジスタのゲート絶縁膜厚より厚いことを特徴とする請求項３から８のいずれか１項に記載の固体撮像素子。
【請求項１２】
前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート長、しきい値電圧、およびゲート絶縁膜厚は、前記第１のＭＯＳトランジスタのゲート長、しきい値電圧、およびゲート絶縁膜厚にそれぞれ等しいことを特徴とする請求項３から８のいずれか１項に記載の固体撮像素子。
【請求項１３】
前記第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタのソースに接続されたＭＯＳトランジスタのチャネル幅とは等しいことを特徴とする請求項３から１２のいずれか１項に記載の固体撮像素子。
【請求項１４】
ドライバトランジスタと、前記ドライバトランジスタに接続される負荷回路とを有するソースフォロア型アンプを備え、
前記負荷回路は、ドレインとソースが互いに直列接続された複数のＭＯＳトランジスタを含むカレントミラー回路で構成されていることを特徴とする固体撮像素子。
【請求項１５】
前記カレントミラー回路はカスコード型であることを特徴とする請求項１４記載の固体撮像素子。
【請求項１６】
前記カレントミラー回路においてゲート同士が互いに接続されたＭＯＳトランジスタは、ＭＯＳトランジスタのチャネル長が同じである
ことを特徴とする請求項１４または請求項１５記載の固体撮像素子。
【請求項１７】
前記カレントミラー回路においてドレインとソースが互いに直列接続されたＭＯＳトランジスタはほぼ等しいチャネル幅を有する
ことを特徴とする請求項１４または請求項１５記載の固体撮像素子。
【請求項１８】
前記カスコード型カレントミラー回路は、
前記ドライバトランジスタのソースに直列接続された複数のＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、
直列接続された複数のＭＯＳトランジスタからなり、これに所定電流を流すことで複数の基準電位を生成し、前記複数の基準電位を前記第１のＭＯＳトランジスタ群の各ＭＯＳトランジスタのゲートに供給する第２のＭＯＳトランジスタ群とを有し、
第１のＭＯＳトランジスタ群のうちソースとドレインが直接接続される２つのＭＯＳトランジスタと対応してゲート同士が接続される第２のＭＯＳトランジスタ群のうちの２つのＭＯＳトランジスタの間に、前記第１のＭＯＳトランジスタ群と接続されない少なくとも一つのＭＯＳトランジスタが接続されていることを特徴とする請求項１５記載の固体撮像素子。
【請求項１９】
前記第１のＭＯＳトランジスタ群と接続されない少なくとも一つのＭＯＳトランジスタは、ドレインとゲートとが接続されていることを特徴とする請求項１８記載の固体撮像素子。
【請求項２０】
前記カスコード型カレントミラー回路は、
前記ドライバトランジスタのソースに直列接続された複数のＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、
直列接続された複数のＭＯＳトランジスタからなり、これに所定電流を流すことで複数の基準電位を生成し、前記複数の基準電位を前記第１のＭＯＳトランジスタ群の各ＭＯＳトランジスタのゲートに供給する第２のＭＯＳトランジスタ群とを有し、
第１のＭＯＳトランジスタ群のうちソースとドレインが直接接続される２つのＭＯＳトランジスタと対応してゲート同士が接続される第２のＭＯＳトランジスタ群のうちの２つのＭＯＳトランジスタの間に、抵抗素子が従属接続されていることを特徴とする請求項１５記載の固体撮像素子。
【請求項２１】
前記カスコード型カレントミラー回路は、
前記ドライバトランジスタのソースに直列接続された複数のＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、
直列接続された複数のＭＯＳトランジスタからなり、これに所定電流を流すことで複数の基準電位を生成し、前記複数の基準電位を前記第１のＭＯＳトランジスタ群の各ＭＯＳトランジスタのゲートに供給する第２のＭＯＳトランジスタ群とを有し、
第１のＭＯＳトランジスタ群のうちソースとドレインが直接接続される２つのＭＯＳトランジスタと対応してゲート同士が接続される第２のＭＯＳトランジスタ群のうちの２つのＭＯＳトランジスタの間に、ダイオード素子が従属接続されていることを特徴とする請求項１５記載の固体撮像素子。
【請求項２２】
請求項１から２１のいずれか１項に記載の固体撮像素子を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はソースフォロア型アンプを有する固体撮像素子およびカメラに関し、特に光電変換部で発生した信号電荷を電圧に変換して出力する出力アンプの改良に関する。
【背景技術】
【０００２】
固体撮像素子は、電荷転送素子（ＣＣＤ）型固体撮像素子を例にとると、光電変換部、電荷転送部、および信号電荷を電圧信号に変換し増幅して出力する出力アンプを備える。出力アンプとしては、信号電荷を電圧に変換するために電荷検出容量として機能する浮遊拡散層と、これに接続されたソースフォロア型アンプとからなる浮遊拡散アンプが広く用いられている。固体撮像素子の高出力、高ＳＮ比を実現するため、出力アンプにおいては一層のゲイン向上が求められている。
【０００３】
従来の出力アンプの技術として、図１２に示した回路が知られている。（例えば非特許文献１参照。）図に示すように、出力アンプは３段のソースフォロア型アンプであり、各段は１つのＭＯＳ型ドライバトランジスタと１つのＭＯＳ型ロードトランジスタとから構成されている。また、図１３は増幅型固体撮像素装置の出力回路としてカレントミラー回路を適用したものであり、特許文献１に開示されている。また、出力バッファ回路にカスコード用ＦＥＴを設けた半導体装置（特許文献２）も知られている。
【特許文献１】特開２０００−２７８６０８号
【特許文献２】特開平６−２３２６５６号
【非特許文献１】安藤隆男、菰淵寛仁著、"固体撮像素子の基礎"（７９頁）、１９９９年、日本理工出版会
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ソースフォロア型アンプの小信号電圧ゲインＧは、次式で与えられる。
Ｇ＝ｇｍ／（ｇｍ＋ｇｄｓ＋ｇｍｂ＋ｇｌ）・・・・・（１）
ここで、ｇｍはドライバトランジスタの相互コンダクタンス、ｇｄｓはドライバトランジスタのドレインコンダクタンス、ｇｍｂはドライバトランジスタのバックゲートコンダクタンス、ｇｌは負荷回路のコンダクタンスである。
【０００５】
従来の出力アンプでは、負荷回路のコンダクタンスｇｌは、ロードトランジスタのドレインコンダクタンスとなるが、これをドライバトランジスタの相互コンダクタンスｇｍに比較して十分小さくすることができず、小信号電圧ゲインＧを低下させる一つの要因となっていた。特に、ＣＣＤ型固体撮像素子では、出力アンプの電源電圧は、フォトダイオードからＣＣＤへの電荷の読み出しパルスの電圧と共通に設定される場合が多く、１０ないし１５Ｖの比較的高い電圧値に設定されるため、これに伴いロードトランジスタのソース−ドレイン間にも１０Ｖ程度の高電圧がかかり、ドレインコンダクタンスを低減することが困難であった。
【０００６】
また、ロードトランジスタのソース−ドレイン間電圧が高電圧となった場合、ロードトランジスタのチャネル内ドレイン近傍での電界増大によりホットキャリアが発生し、キャリアの衝突電離に伴って発光するという不具合がおこる可能性がある。発光光線が撮像素子の撮像部に到達した場合は、撮像素子からの出力信号の偽信号となり、撮像特性を劣化させることになる。
【０００７】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、負荷回路のコンダクタンスｇｌを抑制して高ゲインを実現するとともに、ホットキャリアの発生による撮像特性の劣化を防止できるソースフォロア型アンプを備えた固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため本発明の固体撮像素子は、ドライバトランジスタと、前記ドライバトランジスタに接続される負荷回路とを有するソースフォロア型アンプを備え、前記負荷回路は、ゲートが所定電位の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースに接続された負荷素子とから構成されている。
【０００９】
この構成によれば、ソースフォロア型アンプの負荷回路が、第１のＭＯＳトランジスタと負荷素子から構成されているため、第１のＭＯＳトランジスタのソース−ドレイン間電圧が低減され、負荷回路のコンダクタンスｇｌが抑制されることにより、ゲイン向上を図ることができる。
【００１０】
また、第１のＭＯＳトランジスタのソース−ドレイン間電圧が低減されるため、第１のＭＯＳトランジスタのドレイン近傍での電界が緩和され、ホットキャリアの発生に起因する発光を未然に防止でき、撮像特性の劣化を防止することができる。
【００１１】
また、負荷素子の効果により、第１のＭＯＳトランジスタのゲートに印加される定電圧の電圧変動に対する電流変動を抑制することができる。
【００１２】
ここで、前記負荷素子は抵抗素子である構成としてもよい。
ここで、前記負荷素子は第２のＭＯＳトランジスタを含む構成としてもよい。
【００１３】
ここで、前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとが接続される構成としてもよい。
【００１４】
ここで、前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインおよびゲートとが接続される構成としてもよい。
【００１５】
ここで、前記第２のＭＯＳトランジスタのゲートの電位は固定されている構成としてもよい。
【００１６】
ここで、前記固体撮像素子は、縦続接続された複数段のソースフォロア型アンプを有し、前記複数段のソースフォロア型アンプの少なくとも１つの負荷回路は、前記第１のＭＯＳトランジスタを有する構成としてもよい。
【００１７】
ここで、前記負荷素子は、ドレインとソースが互いに直列接続された複数のＭＯＳトランジスタを含む構成としてもよい。
【００１８】
ここで、ドレインとソースが互いに直列接続された前記複数のＭＯＳトランジスタは、（ａ）それぞれのゲートとドレインとが接続されている、および（ｂ）それぞれのゲートが固定電位である、のいずれかである構成としてもよい。
【００１９】
上記の構成によれば、負荷素子は、ポリシリコン等の抵抗素子で構成する場合と、ＭＯＳトランジスタのチャネル抵抗を用いて構成する場合がある。ポリシリコン等の抵抗素子のシート抵抗値は、一般にＭＯＳトランジスタのチャネル抵抗のシート抵抗値より低いため、ソースフォロア型アンプに流れる電流値が比較的大電流であり、負荷素子として比較的低い抵抗値が必要な場合には抵抗素子で構成した方が素子内の占有面積を小さくでき、一方、ソースフォロア型アンプに流れる電流値が比較的小電流であり、負荷素子として比較的高い抵抗値が必要な場合にはＭＯＳトランジスタを用いて構成した方が素子内の占有面積を小さくできるという利点がある。
【００２０】
また、負荷素子をＭＯＳトランジスタのチャネル抵抗を用いて構成する際、ＭＯＳトランジスタのゲートとドレインとを接続した構成とすることにより、ソース−ドレイン間に印加する電圧とドレイン電流との関係がほぼ比例する特性が得られ、ゲートに印加する電圧を発生するための電圧源を必要としない。一方、ＭＯＳトランジスタのゲートに所定電圧を印加する場合は、ゲートに印加する電圧を発生するための電圧源が必要となるが、動作点をＭＯＳトランジスタの飽和領域に設定できるため、負荷回路全体のコンダクタンスをより低減でき、一層ゲインを向上することができる。
【００２１】
ここで、前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート長は、前記第１のＭＯＳトランジスタのゲート長より長いように構成としてもよい。
【００２２】
この構成によれば、第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート長を長くし、他のＭＯＳトランジスタのチャネル抵抗を増加させることにより、第１のＭＯＳトランジスタのソース−ドレイン間電圧を一層低減でき、負荷回路のコンダクタンスｇｌを一層抑制できる。
【００２３】
ここで、前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのしきい値電圧は、前記第１のＭＯＳトランジスタのしきい値電圧より高いように構成してもよい。
【００２４】
ここで、前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート絶縁膜厚は、前記第１のＭＯＳトランジスタのゲート絶縁膜厚より厚いように構成してもよい。
【００２５】
この構成によれば、第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート絶縁膜厚を厚くする、またはその他の手段で他のＭＯＳトランジスタのしきい値電圧を増加させることにより、第１のＭＯＳトランジスタのソース−ドレイン間電圧を一層低減でき、負荷回路のコンダクタンスｇｌを一層抑制できる。
【００２６】
ここで、前記第１のＭＯＳトランジスタの他のＭＯＳトランジスタのゲート長、しきい値電圧、およびゲート絶縁膜厚は、前記第１のＭＯＳトランジスタのゲート長、しきい値電圧、およびゲート絶縁膜厚にそれぞれ等しいように構成してもよい。
【００２７】
この構成によれば、第１のＭＯＳトランジスタの他のＭＯＳトランジスタと第１のＭＯＳトランジスタの特性が等しくなり、設計が容易となる。
【００２８】
ここで、前記第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタのソースに接続されたＭＯＳトランジスタのチャネル幅とは等しいように構成してもよい。
【００２９】
この構成によれば、直列接続された複数のＭＯＳトランジスタのチャネル幅をほぼ等しくすることにより、電流値変更のための設計変更の際、複数のＭＯＳトランジスタのチャネル幅を同じ比率で変更すれば、チャネルの電流密度一定の条件で容易に設計変更可能という利点をもつ。直列接続された複数のＭＯＳトランジスタを単位モジュールとし、この単位モジュールを並列接続する個数を変更することにより所望の電流を得るということも可能であり、この場合は、配線工程の変更で対応可能であるため、より設計が容易となる。
【００３０】
ここで、前記負荷回路は、ドレインとソースが互いに直列接続された複数のＭＯＳトランジスタを含むカレントミラー回路で構成するようにしてもよい。
【００３１】
ここで、前記カレントミラー回路はカスコード型であってもよい。
ここで、前記カレントミラー回路においてゲート同士が互いに接続されたＭＯＳトランジスタは、ＭＯＳトランジスタのチャネル長が同じであるようにしてもよい。
【００３２】
ここで、前記カレントミラー回路においてドレインとソースが互いに直列接続されたＭＯＳトランジスタはほぼ等しいチャネル幅を有する構成としてもよい。
【００３３】
上記の構成によれば、負荷回路を、ウイルソン型カレントミラー回路やカスコード型カレントミラー回路等のように、カレントミラー回路であって、かつドライバトランジスタに接続される電流経路に沿った部分を、直列接続された複数のＭＯＳトランジスタで構成することにより、一層負荷回路のコンダクタンスｇｌを抑制することができ、ゲイン向上を図ることができる。
【００３４】
ここで、前記カスコード型カレントミラー回路は、前記ドライバトランジスタのソースに直列接続された複数のＭＯＳトランジスタを含む第１のＭＯＳトランジスタ群と、直列接続された複数のＭＯＳトランジスタを有し、これに所定電流を流すことで複数の基準電位を生成し、前記複数の基準電位を前記第１のＭＯＳトランジスタ群の各ＭＯＳトランジスタのゲートに供給する第２のＭＯＳトランジスタ群とを有し、第１のＭＯＳトランジスタ群のうちソースとドレインが直接接続される２つのＭＯＳトランジスタと対応してゲート同士が接続される第２のＭＯＳトランジスタ群のうちの２つのＭＯＳトランジスタの間に、前記第１のＭＯＳトランジスタ群と接続されない少なくとも一つのＭＯＳトランジスタが接続されて構成としてもよい。
【００３５】
この構成によれば、カスコード型カレントミラー回路の段数を複数段にしているので、より一層の負荷コンダクタンスを低減することができる。また、ホットキャリアの発生に起因する撮像特性の劣化をより防止することができる。
【００３６】
また、本発明のカメラについても、上記固体撮像素子と同様の構成を備える。
【発明の効果】
【００３７】
上記したように、本発明の固体撮像素子によれば、負荷回路のコンダクタンスｇｌが抑制されることにより、ゲイン向上を図ることが可能となり、ホットキャリアの発生に起因する発光を未然に防止でき、撮像特性の劣化を防止することができる。
【００３８】
また、負荷回路の構成要素である負荷素子を適宜抵抗素子またはＭＯＳトランジスタで構成することにより、素子内の占有面積を小さくできる。
【００３９】
また、負荷素子を構成するＭＯＳトランジスタのゲート長を長くする、またはゲート絶縁膜厚を厚くする等によりしきい値電圧を増加させることにより、一層のゲイン向上を図ることができ、撮像特性の劣化の防止もより容易となる。
【００４０】
また、負荷回路において直列接続された複数のＭＯＳトランジスタのチャネル幅をほぼ等しくすることにより、電流値変更のための設計変更が容易となる。
【００４１】
さらに、負荷回路を、カレントミラー回路であって、かつドライバトランジスタに接続される電流経路に沿った部分を、直列接続された複数のＭＯＳトランジスタで構成することにより、一層のゲイン向上を図ることができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施形態における固体撮像素子について図面を参照して説明する。
以下に説明するすべての実施形態において、ソースフォロア型アンプを構成するＭＯＳトランジスタはすべてＮ型ＭＯＳトランジスタであるが、Ｐ型ＭＯＳトランジスタに置き換えた構成も可能である。
【００４３】
図１は、本発明の第１の実施形態における固体撮像素子に備えられる出力アンプの回路図である。同図の出力アンプは、ソースフォロア型アンプが３段の従続接続により構成されている。もちろん１段構成であっても、異なる段数の従続接続されている構成であってもよい。本アンプは、固体撮像素子の出力アンプである浮遊拡散アンプの構成要素である。初段ドライバトランジスタＭ１１のゲート入力ＶＩＮは、信号電荷を電圧に変換する電荷検出容量として機能する浮遊拡散層に接続されている。また、３段目の出力は素子外部に出力される。
【００４４】
図１において、初段ソースフォロア型アンプの負荷回路は、ゲートが電位ＶＬＧ２に固定された第１のＭＯＳトランジスタＭ１２と、第１のＭＯＳトランジスタＭ１２のソースに接続された負荷素子ＬＤ１とから構成されている。本実施形態では、電位ＶＬＧ２は、抵抗Ｒ１と抵抗Ｒ２により電源電圧ＶＤＤを抵抗分割することにより発生される。この電位ＶＬＧ２は、抵抗分割による固定電位ではなく、素子外部から印加する構成とし必要に応じて電位を変更することもできる。
【００４５】
２段目ソースフォロア型アンプも、同様にゲートが電位ＶＬＧ２に固定されたＭＯＳトランジスタＭ２２とＭＯＳトランジスタＭ２２のソースに接続された負荷素子ＬＤ２とから構成される。３段目ソースフォロア型アンプも、同様にゲートが電位ＶＬＧ２に固定されたＭＯＳトランジスタＭ３２とＭＯＳトランジスタＭ３２のソースに接続された負荷素子ＬＤ３とから構成されている。
【００４６】
本実施形態では、ＭＯＳトランジスタＭ１２、Ｍ２２、Ｍ３２のチャネル長は１０ないし２０ミクロン程度、チャネル幅は、初段のＭ１２が１０ないし２０ミクロン程度、２段目のＭ２２が３０ないし１００ミクロン程度、３段目のＭ３２が２００ないし５００ミクロン程度である。動作状態での電圧設定は、電源電圧ＶＤＤが１２Ｖ、浮遊拡散層に接続されているドライバトランジスタＭ１１のゲートの電位は１１Ｖ程度、ＭＯＳトランジスタＭ１２、Ｍ２２、Ｍ３２のゲートに印加される電圧ＶＬＧ２は３ないし６Ｖ程度である。このとき、ＭＯＳトランジスタＭ１２、Ｍ２２、Ｍ３２のソース電位は、２ないし４Ｖ程度となり、ＭＯＳトランジスタＭ１２、Ｍ２２、Ｍ３２のソースドレイン間電圧は３ないし８Ｖとなる。従来の単一のトランジスタ構成の場合、ソースドレイン間電圧は７ないし１０Ｖであり、これと比較して、ソースドレイン間電圧を低減されているため、ＭＯＳトランジスタのドレインコンダクタンスが１／１０程度に低減され、ソースフォロア型アンプのゲインが３ないし５％程度向上した。
【００４７】
また、ＭＯＳトランジスタＭ１２のソース−ドレイン間電圧が低減されるため、ドレイン近傍での電界が緩和され、ホットキャリアの発生に起因する発光を未然に防止でき、撮像特性の劣化を防止することができた。
【００４８】
また、負荷素子ＬＤ１の効果により、第１のＭＯＳトランジスタのゲートに印加される定電圧ＶＬＧ２の電圧変動に対する電流変動を抑制することができる。
【００４９】
各段のソースフォロア型アンプにはチャネル幅１ミクロン当たり１０マイクロアンペア程度の電流が流れる。すなわち、初段には１００ないし２００マイクロアンペア程度、２段目には３００マイクロアンペアないし１ミリアンペア程度、３段目には２ミリアンペアないし５ミリアンペア程度の電流が流れる。
【００５０】
負荷素子ＬＤ１、ＬＤ２、ＬＤ３を抵抗素子で構成する場合、ＬＤ１、ＬＤ２、およびＬＤ３の抵抗値は、それぞれ数１０キロオーム程度、数キロないし１０キロオーム程度、および数１００ないし数キロオーム程度となる。これらの抵抗素子をシート抵抗５０オーム線幅２ミクロンのポリシリコン抵抗で形成すると、ＬＤ１の線長は数１００ミクロン程度、ＬＤ２の線長は１００ミクロン程度、ＬＤ３の線長は１０ミクロン程度必要となり、特にＬＤ１用のポリシリコン抵抗を形成するために必要な素子内の占有面積が大きくなる。
【００５１】
本実施形態は、３段従続接続された各段の負荷素子ＬＤ１、ＬＤ２、ＬＤ３は個別に設けられているため、各段毎に負荷素子ＬＤ１、ＬＤ２、ＬＤ３の抵抗値を最適設計できるという利点がある。
【００５２】
図２は、本発明の第２の実施形態における固体撮像素子に備えられる出力アンプの回路図である。第１の実施形態との相違点は、ソースフォロア型アンプの負荷回路が、直列接続された２個のＭＯＳトランジスタにより構成されている点にある。すなわち、初段ソースフォロア型アンプの負荷回路がＭＯＳトランジスタＭ１２およびＭ１３から構成される。２段目ソースフォロア型アンプの負荷回路がＭＯＳトランジスタＭ２２およびＭ２３から構成される。３段目ソースフォロア型アンプの負荷回路がＭＯＳトランジスタＭ３２およびＭ３３から構成されている。ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のそれぞれは、図１における各段の負荷素子ＬＤ１、ＬＤ２、およびＬＤ３に相当する。また、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のそれぞれは、ゲートとドレインが接続されている。
【００５３】
本実施形態では、ＭＯＳトランジスタＭ１２、Ｍ２２、Ｍ３２、Ｍ１３、Ｍ２３、Ｍ３３のチャネル長は１０ないし２０ミクロン程度、チャネル幅は、初段のＭ１２およびＭ１３が１０ないし２０ミクロン程度、２段目のＭ２２およびＭ２３が３０ないし１００ミクロン程度、３段目のＭ３２およびＭ３３が２００ないし５００ミクロン程度である。
【００５４】
動作状態での電圧設定および電流値は、ほぼ第１の実施形態と同等であり、ゲイン向上の効果、撮像特性の劣化防止の効果、電流変動の抑制効果ともほぼ第１の実施形態と同等であった。
【００５５】
さらに、本実施形態では、第１の実施形態と比較して、比較的小電流であり、負荷素子として比較的高い抵抗値が必要なＬＤ１に関して、素子内の占有面積を小さくできている。
【００５６】
図３は、図２における初段ソースフォロア型アンプの負荷回路を構成する２個のＭＯＳトランジスタＭ１２およびＭ１３の平面図である。同図においてチャネル幅は縦方向、チャネル長は横方向である。ＭＯＳトランジスタＭ１２のソース拡散層はＭＯＳトランジスタＭ１３のドレイン拡散層と共通の構造となっており、Ｍ１２とＭ１３のチャネル幅は同一の設計となっている。２段目ソースフォロア型アンプの負荷回路を構成する２個のＭＯＳトランジスタＭ２２およびＭ２３のチャネル幅、および３段目ソースフォロア型アンプの負荷回路を構成する２個のＭＯＳトランジスタＭ３２およびＭ３３のチャネル幅もそれぞれ図３と同一の設計でよい。電流値変更のための設計変更の際、チャネル幅を同じ比率で変更すれば、チャネルの電流密度一定の条件で容易に設計変更可能という利点をもつ。
【００５７】
図４は、本発明の第３の実施形態における固体撮像素子に備えられる出力アンプの回路図である。第２の実施形態との相違点は、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のゲートが抵抗分割により発生された電位ＶＬＧ３に接続されている点にある。
【００５８】
動作状態でのＶＬＧ３以外の電圧設定および電流値は、ほぼ第２の実施形態と同等であるが、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のゲートが電位ＶＬＧ３に固定されているために、負荷コンダクタンスが一層低減され、さらにゲインが向上した。ゲイン以外の撮像特性の劣化防止の効果、電流変動の抑制効果は、ほぼ第２の実施形態と同等であった。
【００５９】
上記した第２または第３の実施形態において、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のゲート長をＭＯＳトランジスタＭ１２、Ｍ２２、およびＭ３２のゲート長より長くしてチャネル抵抗を増加させることにより、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３における電圧降下を増加させ、ＭＯＳトランジスタＭ１２、Ｍ２２、およびＭ３２のソース−ドレイン間電圧を一層低減させて、負荷回路のコンダクタンスｇｌを一層抑制できる。
【００６０】
また、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のゲート絶縁膜厚をＭＯＳトランジスタＭ１２、Ｍ２２、およびＭ３２のゲート絶縁膜厚より厚くしてしきい値電圧を増加させることにより、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３における電圧降下を増加させ、ＭＯＳトランジスタＭ１２、Ｍ２２、およびＭ３２のソース−ドレイン間電圧を一層低減させて、負荷回路のコンダクタンスｇｌを一層抑制することもできる。ＣＣＤ型固体撮像素子においては、ＣＣＤの転送電極におけるゲート絶縁膜には酸化膜−窒化膜−酸化膜構造（ＯＮＯ構造）が、また出力アンプのドライバトランジスタにおけるゲート絶縁膜には酸化膜が広く用いられ、一般に転送電極におけるゲート絶縁膜厚の方が出力アンプのドライバトランジスタにおけるゲート絶縁膜厚より厚い。従って、ＭＯＳトランジスタＭ１２、Ｍ２２、およびＭ３２のゲート絶縁膜を出力アンプのドライバトランジスタにおけるゲート絶縁膜と同じ酸化膜とし、ＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のゲート絶縁膜をＣＣＤの転送電極と同じＯＮＯ構造とすることにより、容易に実現できる。
【００６１】
図５は、本発明の第４の実施形態における固体撮像素子に備えられる出力アンプの回路図である。上記した第２または第３の実施形態では、負荷素子を構成するＭＯＳトランジスタの個数は各段１個ずつであるが、図５に示した実施形態では負荷素子を構成するＭＯＳトランジスタの個数が各段２個となっている。個数を増加すると、電流源として機能するＭＯＳトランジスタのソース−ドレイン間電圧をさらに低減でき、負荷回路のコンダクタンスｇｌをさらに抑制できる。
【００６２】
図６は、本発明の第５の実施形態における固体撮像素子に備えられる出力アンプの回路図である。図４に示した実施形態との相違点は、電位ＶＬＧ２、ＶＬＧ３を発生するためにＭＯＳトランジスタＭ４２、Ｍ４３が設けられ、カスコード型カレントミラー回路を構成している点にある。すなわち、ＭＯＳトランジスタＭ４２のゲートとドレインが接続され、さらにＭＯＳトランジスタＭ１２、Ｍ２２、およびＭ３２のゲートに接続される。また、ＭＯＳトランジスタＭ４３のゲートとドレインが接続され、さらにＭＯＳトランジスタＭ１３、Ｍ２３、およびＭ３３のゲートに接続される。ＭＯＳトランジスタＭ４２のドレインと電源ＶＤＤ間には、ＭＯＳトランジスタＭ４２およびＭ４３と共に参照電流を規定するためのＭＯＳトランジスタおよび抵抗Ｒ１が設けられる。Ｍ４２と電源間に設けられる素子は、抵抗のみまたはＭＯＳトランジスタのみでもよい。
【００６３】
さらに、本実施形態では、ソースフォロア型アンプの負荷となるＭＯＳトランジスタＭ１２、Ｍ２２、Ｍ３２、およびＭ４２の４個のトランジスタは、構造およびチャネル長が同一の設計であり、ＭＯＳトランジスタＭ１３、Ｍ２３、Ｍ３３、およびＭ４３の４個のトランジスタは、構造およびチャネル長が同一の設計である。また、Ｍ４２とＭ４３はチャネル幅がほぼ等しい。これにより、各段のソースフォロア型アンプに流れる電流と参照電流との比が、上記ＭＯＳトランジスタのチャネル幅の比で定まる。
【００６４】
初段を例にとり、動作点におけるＭＯＳトランジスタＭ１２のドレインコンダクタンスをｇｄｓ１２、相互コンダクタンスをｇｍ１２、Ｍ１３のドレインコンダクタンスをｇｄｓ１３とすると、初段電流源の負荷コンダクタンスは次式で与えられる。
【００６５】
ｇｌ＝ｇｄｓ１２×ｇｄｓ１３／ｇｍ１２
従来の固体撮像素子の回路における負荷コンダクタンスは、ｇｌ＝ｇｄｓ１２であるから、適用することにより負荷コンダクタンスは（ｇｄｓ１３／ｇｍ１２）倍となる。一般に、ｇｄｓ１３をｇｍ１２の１／１０程度以下に設計することは容易であり、一層の負荷コンダクタンスの低減が可能となる。
【００６６】
図７および図８は、本発明の第６および第７の実施形態における固体撮像素子に備えられる出力アンプの回路図である。図６に示した実施形態が基本的なカスコード型カレントミラー回路を適用しているのに対し、本実施形態では、それぞれ３段および５段のカスコード型カレントミラー回路を適用している。カスコード型カレントミラー回路の段数を増加する利点の第一は、段数を増加するほど一層の負荷コンダクタンスの低減が可能となることである。
【００６７】
もう一点は、ホットキャリアの発生に起因する撮像特性の劣化をより防止することができることである。図７および図８において、参照電流を規定する電流経路に沿って直列接続されたＭＯＳトランジスタ群Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃ、Ｍ４Ｄ、Ｍ４Ｅ、Ｍ４Ｆ、Ｍ４Ｇはすべて同一の構造をもち、電源電圧ＶＤＤが１２Ｖの時、それぞれのトランジスタにおける電圧降下は約１．５Ｖに設定される。したがって、図７において、トランジスタＭ１２、Ｍ２２、およびＭ３２のソース電位は約３Ｖに設定され、その結果、Ｍ１２、Ｍ２２、およびＭ３２のソースドレイン間電圧は５ないし７Ｖ程度となる。一方、図８においては、トランジスタＭ１２、Ｍ２２、およびＭ３２のソース電位は約６Ｖに設定され、その結果、Ｍ１２、Ｍ２２、およびＭ３２のソースドレイン間電圧は２ないし４Ｖ程度となる。すなわち、段数を増加するほどソース−ドレイン間電圧が低減され、ドレイン近傍での電界が緩和されるため、ホットキャリアの発生に起因する発光を未然に防止でき、撮像特性の劣化を防止することができる。
【００６８】
図９は、本発明の第８の実施形態における固体撮像素子に備えられる出力アンプの回路図である。第６の実施形態との相違点は、トランジスタＭ１２、Ｍ２２、およびＭ３２のゲートに接続されるのがトランジスタＭ４ＥではなくＭ４Ｃのゲートおよびドレインとなっている点、およびトランジスタＭ１３、Ｍ２３、およびＭ３３のゲートに接続されるのがトランジスタＭ４ＦではなくＭ４Ｅのゲートおよびドレインとなっている点である。別の見方をすれば、第８の実施形態は、第７の実施形態から、Ｍ１３、Ｍ２３、Ｍ３３、Ｍ１５、Ｍ２５、Ｍ３５を削除し、削除したそれぞれのトランジスタのソースとドレインであった部分を接続したものということもできる。その結果、参照電流を規定する電流経路に沿って直列接続されたＭＯＳトランジスタ群Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃ、Ｍ４Ｄ、Ｍ４Ｅ、Ｍ４Ｆ、Ｍ４Ｇのうち他のＭＯＳトランジスタに接続されないトランジスタがＭ４Ａ、Ｍ４Ｂ、Ｍ４Ｄ、Ｍ４Ｆの４個存在し、さらにその中で、Ｍ４Ｄは、他のトランジスタに接続されるＭ４ＣとＭ４Ｅの間に挿入され、また、Ｍ４Ｆは、他のトランジスタに接続されるＭ４EとＭ４Ｇの間に挿入されている。
【００６９】
第８の実施形態においても、参照電流を規定する電流経路に沿って直列接続されたＭＯＳトランジスタ群Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃ、Ｍ４Ｄ、Ｍ４Ｅ、Ｍ４Ｆ、Ｍ４Ｇはすべて同一の構造をもち、電源電圧ＶＤＤが１２Ｖの時、それぞれのトランジスタにおける電圧降下は約１．５Ｖに設定される。したがって、トランジスタＭ１２、Ｍ２２、およびＭ３２のソース電位は、図（追加２）と同様に約６Ｖに設定され、その結果、Ｍ１２、Ｍ２２、およびＭ３２のソースドレイン間電圧は２ないし４Ｖ程度となる。すなわち、第８の実施形態においては、第６の実施形態に示した３段のカスコード型カレントミラー回路と同じトランジスタの個数を用いながら、第７の実施形態に示した５段のカスコード型カレントミラー回路と同等のホットキャリア防止効果、撮像特性劣化防止を得ることが可能である。同等の撮像特性劣化防止を得るために必要なトランジスタ個数を減らすことができ、チップサイズ縮小にも貢献できる。
【００７０】
図１０は、本発明の第９の実施形態における固体撮像素子に備えられる出力アンプの回路図である。第８の実施形態との相違点は、第８の実施形態のトランジスタＭ４ＤおよびＭ４Ｆが抵抗素子Ｒ４ＤおよびＲ４Ｆに置換されている点にある。抵抗素子Ｒ４ＤおよびＲ４Ｆの値をＭ４ＤおよびＭ４Ｆのチャネル抵抗と同等の値に設定することにより、第８の実施形態とほぼ同等の負荷コンダクタンスの低減効果、およびホットキャリア防止効果、撮像特性劣化防止を得ることが可能である。
【００７１】
また、抵抗素子Ｒ４ＤおよびＲ４Ｆは、同等の電圧降下が得られるダイオード素子などに置き換えることも可能である。図１１にその回路例を示す。
【００７２】
なお、上記のカレントミラー回路は、カスコード型カレントミラー回路に限らずウイルソン型カレントミラー回路であってもよく、ドライバトランジスタに接続される電流経路に沿った部分を、直列接続された複数のＭＯＳトランジスタで構成すればよい。これにより、一層負荷回路のコンダクタンスｇｌを抑制することができ、ゲイン向上を図ることができる。また、本発明にかかる固体撮像素子は、ＣＣＤ型固体撮像素子に限らず、ＭＯＳ型、ＡＭＩ型等、増幅型固体撮像素子等において適用可能である。
【００７３】
なお、本発明にかかるカメラは上記各実施形態に示した固体撮像素子を備え、上記と同様の構成、作用、効果を奏する。
【産業上の利用可能性】
【００７４】
本発明は、ソースフォロア型アンプを有する固体撮像素子およびカメラに適しており、例えば、イメージセンサー、デジタルスチルカメラ、カメラ付き携帯電話機、ノートパソコンに備えられるカメラ、情報処理機器に接続されるカメラユニット等に適している。
【図面の簡単な説明】
【００７５】
【図１】第１の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図２】第２の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図３】ＭＯＳトランジスタＭ１２、Ｍ１３の平面図である。
【図４】第３の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図５】第４の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図６】第５の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図７】第６の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図８】第７の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図９】第８の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図１０】第９の実施形態の固体撮像素子に備えられる出力アンプの回路図である。
【図１１】第９の実施形態の固体撮像素子に備えられる出力アンプの変形例の回路図である。
【図１２】従来の固体撮像素子の回路図である。
【図１３】増幅型固体撮像素装置の出力回路としてカレントミラー回路を適用した図である。
【符号の説明】
【００７６】
Ｍ１１、Ｍ２１、Ｍ３１  ドライバトランジスタ
ＬＤ１、ＬＤ２、ＬＤ３  負荷素子
Ｍ１２、Ｍ２２、Ｍ３２、Ｍ１３、Ｍ２３、Ｍ３３  負荷用ＭＯＳトランジスタ
【図１】
2006042302.tif 000003
【図２】
2006042302.tif 000004
【図３】
2006042302.tif 000005
【図４】
2006042302.tif 000006
【図５】
2006042302.tif 000007
【図６】
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【図７】
2006042302.tif 000009
【図８】
2006042302.tif 000010
【図９】
2006042302.tif 000011
【図１０】
2006042302.tif 000012
【図１１】
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【図１２】
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【図１３】
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