(57)【要約】  【課題】  電源が投入された二つの装置間に電力伝送経路及び基準電位点接続経路を相互接続する際に，その電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止することができる装置間接続方式の低コスト化及び汎用化を実現すること。  【解決手段】  コンパレータ３０は，伝送ライン１３の他端から入力される電圧と一定の電圧１Ｖのスレッシュ電圧とを比較することにより，グランドライン３１Ｇ及びグランドライン１２Ｇで構成される基準電位点接続経路の状態を検出することにより，信号伝送ライン３１Ａ及び信号伝送ライン１２Ａで構成される電力伝送経路上における過電圧の発生を検出する。前記コンパレータ３０により，前記電力伝送経路上における過電圧の発生が検出されると，前記信号伝送ライン１２Ａ上の通電がＦＥＴ４０により遮断される。【選択図】  図１
2006304499.tif 000002
【特許請求の範囲】
【請求項１】
電源が投入された二つの装置間を少なくとも電力又は信号を伝送する電力伝送経路と前記電力伝送経路上の電圧値の増減に伴って電位が変動する基準電位点を接続する基準電位点接続経路とで相互接続する装置間接続方式であって，
前記基準電位点接続経路の状態を検出する状態検出手段と，
前記状態検出手段による検出結果に基づいて前記電力伝送経路上の通電を制御する通電制御手段と，
を備えてなることを特徴とする装置間接続方式。
【請求項２】
前記状態検出手段が，前記基準電位点接続経路の接続が確立しているか否かの状態を検出するものであって，
前記通電制御手段が，前記基準電位点接続経路の接続が確立していることを条件に前記電力伝送経路上の通電を確立し，前記基準電位点接続経路の接続が確立していないことを条件に前記電力伝送経路を遮断するものである請求項１に記載の装置間接続方式。
【請求項３】
前記電力伝送経路上の電力又は信号の伝送を遅延させる伝送遅延手段を更に備えてなる請求項１又は２のいずれかに記載の装置間接続方式。
【請求項４】
前記伝送遅延手段が，抵抗及びコンデンサを備えてなり，前記電力伝送経路で伝送される電圧の上昇を遅延させるものである請求項３に記載の装置間接続方式。
【請求項５】
前記状態検出手段が，前記装置のいずれか一方における前記基準電位点接続経路の電位が既定の電位以上であるか否かの状態を検出するものであって，
前記通電制御手段が，前記基準電位点接続経路の電位が前記既定の電位未満であることを条件に前記電力伝送経路上の通電を確立し，前記基準電位点接続経路の電位が前記既定の電位以上であることを条件に前記電力伝送経路を遮断するものである請求項３又は４のいずれかに記載の装置間接続方式。
【請求項６】
前記通電制御手段が，電界効果トランジスタである請求項１〜５のいずれかに記載の装置間接続方式。
【請求項７】
前記二つの装置が，画像形成装置及び該画像形成装置に接続されるオプション装置である請求項１〜６のいずれかに記載の装置間接続方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電源が投入された二つの装置間を信号ライン等の電力伝送経路と基準電位点（グランド）を接続する基準電位点接続経路（グランドライン）とで相互接続する装置間接続方式に関し，特に，その接続時に発生する過電圧による電子部品の破損や故障を防止する技術に関するものである。
【背景技術】
【０００２】
一般に，画像形成機能を有する画像形成装置にＦＡＸ機能やスキャナ機能などのオプション機能を追加する際には，これらの機能を実現する電子回路が実装されたオプション基板（オプション装置）がその画像形成装置に接続される。このとき，そのオプション基板の接続は，画像形成装置内の回路基板（以下「メイン基板」という）へのコネクタ接続によって行われる。なお，メイン基板とオプション基板とを接続するコネクタには，信号を伝送する信号伝送ラインや基準電位を統一するためのグランドラインが含まれる。
ところで，オプション基板にメモリ用の電池（電源）が実装されている場合には，画像形成装置の電源が投入された状態で，そのオプション基板がメイン基板にコネクタが傾いたまま差し込まれ，基準電位を統一するグランドラインよりも先に信号を伝送する信号ラインが接続された場合には，その接続時の突入電圧として不測の過電圧が生じて各装置に設けられた電子回路（電子部品），特にＩＣ等の集積回路に破損や故障が生じるおそれがある。そのため，通常，オプション基板は，画像形成装置の電源を切った状態でメイン基板に接続され，これにより各基板の電子回路（電子部品）の破損や故障が防止されている。
しかし，作業者の作業ミスなどにより画像形成装置の電源が投入された状態でオプション基板が接続された場合には，メイン基板上の電子回路に破損や故障が生じることが危惧される。また，画像形成装置の動作を停止して一時的に使用不能な状態とすることはユーザにとって好ましくなく，画像形成装置の動作を継続した状態でオプション基板の接続が可能であることが望ましい。そこで，電子回路への過電流の印加を防止する従来周知の過電流防止回路（例えば，特許文献１）をメイン基板に利用することにより，オプション基板接続時に発生する過電圧から該メイン基板上の電子部品を保護し，画像形成装置の動作中におけるオプション基板の接続を可能とすることが考えられる。
【０００３】
ここで，図４を用いて，従来周知の過電圧保護回路１１５が実装されたメイン基板Ｘ１１にオプション基板Ｘ１２が接続される際の前記過電圧保護回路１１５の動作について説明する。ここに，図４は，前記過電圧保護回路１１５の概念図である。
図４に示すように，メイン基板Ｘ１１は，オプション基板Ｘ１２とコネクタ１０３ａ及び１０３ｂを介して接続される。オプション基板Ｘ１２側のコネクタ１０３ａには，信号生成回路１３１で生成される信号Ａを伝送するための信号伝送ライン１３１Ａと，一端がオプション基板Ｘ１２の基準電位点（グランド）に接続された伝送ライン１３１Ｇとが接続されている。
このコネクタ１０３ａがメイン基板Ｘ１１側のコネクタ１０３ｂに接続されると，信号伝送ライン１３１Ａが，メイン基板Ｘ１１に配設されたＩＣ（集積回路）１１１に続く信号伝送ライン１１２Ａに接続され，伝送ライン１３１Ｇがメイン基板Ｘ１１のグランドに続くグランドライン１１２Ｇに接続される。なお，前記コネクタ１０３ａ及び１０３ｂに含まれる他の配線に関する説明は省略する。
一方，メイン基板Ｘ１１の信号伝送ライン１１２Ａ上には，信号伝送ライン１１２Ａ上に過電圧が発生しているか否かを検出する過電圧検出回路１１３と，該過電圧検出回路１１３により過電圧の発生が検出された場合に信号伝送ライン１１２Ａを遮断する遮断回路１１４と，を備えた過電圧保護回路１１５が設けられている。
このように構成された過電圧保護回路１１５を有するメイン基板Ｘ１１では，例えばオプション基板Ｘ１２側のコネクタ１０３ａが傾いた状態でコネクタ１０３ｂに接続されることにより，伝送ライン１３１Ｇがグランドライン１１２Ｇに接続される前に信号伝送ライン１３１Ａが信号伝送ライン１１２Ａに接続されて該信号伝送ライン１１２Ａ上に過電圧が発生した場合であっても，その信号伝送ライン１１２Ａ上の過電圧の発生が過電圧検出回路１１３により検出され，遮断回路１１４によって信号伝送ライン１１２Ａが遮断される。これにより，ＩＣ１１１への過電圧の印加が防止され，該ＩＣ１１１の破損や故障が防止される。
【特許文献１】特開平１１−２７８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら，前記メイン基板Ｘ１１に実装されたＩＣ１１１の耐電圧値はその仕様によって異なるため，前記過電圧検出回路１１３において過電圧の発生を判断するための電圧値を，使用するＩＣ１１１毎の仕様に応じて設定する必要があり，汎用性に劣るという問題がある。また，前記信号伝送ライン１１２Ａ上に発生する過電圧は，その電圧値が不測なものであるため，前記過電圧検出回路１１３や前記遮断回路１１４を実現するために搭載される各種の電子部品に十分な耐電圧値を有するものを用いる必要が有り，コストが高くなるという問題もある。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，電源が投入された二つの装置間に電力伝送経路及び基準電位点接続経路を相互接続する際に，その電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止することができる装置間接続方式の低コスト化及び汎用化を実現することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明は，電源が投入された二つの装置間を少なくとも電力又は信号を伝送する電力伝送経路と前記電力伝送経路上の電圧値の増減に伴って電位が変動する基準電位点を接続する基準電位点接続経路とで相互接続する装置間接続方式に適用されるものであって，前記基準電位点接続経路の状態を検出し，その検出結果に基づいて前記電力伝送経路上の通電を制御することを特徴とする装置間接続方式として構成される。この発明は，前記基準電位点の電位が前記電力伝送経路上の電圧値の増減に伴って変動するという電気的な関係，特に，前記電力伝送経路上に過電圧が発生すると前記基準電位点の電位が上昇するという電気的な関係を現に見出しているために実現される。
このように，本発明は，従来の過電圧保護回路（例えば上述の過電圧保護回路１１５）のように過電圧の電圧値を検出する必要が無い構成であるため，前記電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止するための構成を具現する電子部品に，耐電圧の低い簡素なものを用いることができ，低コスト化を実現することができる。さらに，本発明は，前記基準電位点接続経路の状態を検出することにより，後述するように前記電力伝送経路上で過電圧が発生するおそれがあるか否か，或いは既に前記電力伝送経路上で過電圧が発生しているか否かを判定する構成であるため汎用が可能である。
【０００６】
より具体的には，前記基準電位点接続経路の接続が確立しているか否かの状態を検出し，前記基準電位点接続経路の接続が確立していることを条件に前記電力伝送経路上の通電を確立し，前記基準電位点接続経路の接続が確立していないことを条件に前記電力伝送経路を遮断することが考えられる。
これにより，前記基準電位点接続経路の接続が確立しておらず，前記各装置間の基準電位が統一されていないおそれがある場合，即ち前記電力伝送経路が接続された場合に該電力伝送経路上に過電圧が発生するおそれがある場合に，前記電力伝送経路が遮断されるため，前記電力伝送経路上に発生する過電圧の装置への印加の危険性を低減することができる。なお，前記基準電位点接続経路の接続が確立されて前記各装置間の基準電位が統一されている可能性が高い状態，即ち，前記電力伝送経路の接続時に過電圧が発生しない可能性が高い場合には，前記電力伝送経路上の通電が確立される。
ところで，前記基準電位点接続経路の接続が確立されていたとしても，前記装置間の基準電位が統一されるまでの間に前記電力伝送経路上が接続された場合には，該電力伝送経路上において過電圧が発生する危険性が否めない。そこで，前記電力伝送経路上の電力又は信号の伝送を遅延させる伝送遅延手段を備える構成が望ましい。これにより，前記電力伝送経路が遮断されていない状態で該電力伝送経路上の接続が確立されたとしても，前記基準電位が統一されるまでの間，前記電力伝送経路上に発生した過電圧の装置への印加の危険性がより低減される。
なお，この伝送遅延手段は，例えば，抵抗及びコンデンサを用いて前記電力伝送経路で伝送される電圧の上昇を遅延させる簡素で安価なものであってよい。
【０００７】
また，前記伝送遅延手段が設けられている場合には，前記基準電位点接続経路の電位が前記電力伝送経路上の電圧値の増減に伴って変動することに鑑みて，前記装置のいずれか一方における前記基準電位点接続経路の電位が既定の電位以上であるか否かの状態を検出し，前記基準電位点接続経路の電位が前記既定の電位未満であることを条件に前記電力伝送経路上の通電を確立し，前記基準電位点接続経路の電位が前記既定の電位以上であることを条件に前記電力伝送経路を遮断することによって，前記電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止することが可能である。即ち，前記基準電位点接続経路の電位が前記既定の電位以上である場合には，既に前記電力伝送経路上で過電圧が発生している可能性が高いため前記電力伝送経路を遮断するように構成される。このように，前記電力伝送経路上に発生した過電圧に比べて変動幅が非常に小さい前記基準電位点接続経路の電位に基づいて前記電力伝送経路の通電を制御する構成は，過電圧と判断するための電圧値を当該構成が適用される装置に応じて変更する必要が少なく汎用に好適である。また，前記基準電位点接続経路の電位が前記既定の電位以上であるか否かを判定するコンパレータ等の電子部品に，耐電圧の低い簡素で安価なものを用いることが可能である。
ところで，前記電力伝送経路上の通電を制御する手段（通電制御手段），例えば前記電力伝送経路上の通電の確立と遮断とを切り換える手段（通電制御手段）は，リレー（継電器）やトランジスタ等のスイッチング素子であっても良いが，動作速度（スイッチング速度）の観点からは電界効果トランジスタ（ＦＥＴ）であることが望ましい。
なお，上述の構成は，電源が投入された画像形成装置及び該画像形成装置に接続されるオプション機器間を接続する装置間接続方式に好適に用いられる。
【発明の効果】
【０００８】
本発明によれば，基準電位点接続経路の接続が確立しているか否か，或いは基準電位点接続経路の電位が既定の電位以上であるか否かなど，基準電位点接続経路の状態に基づいて電力伝送経路の通電を制御することにより，電源が投入された二つの装置間の電力伝送経路及び基準電位点接続経路を接続する際に電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止することのできる装置間接続方式を，低コスト且つ汎用性に富んだ構成で実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は，本発明の実施の形態に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板Ｘ１の回路構成を示す回路図，図２は前記メイン基板Ｘ１に実装された過電圧保護回路５０の動作を説明するためのタイミングチャートである。
【００１０】
まず，本発明の実施の形態に係る装置間接続方式が採用された画像形成装置の概略構成について説明する。
当該画像形成装置は，帯電器により所定電位に一様に帯電された感光体ドラム（像担持体の一例）にレーザ光を照射して原稿画像に対応した静電潜像を前記感光体ドラムの表面上に形成する露光処理を経て，現像装置による現像により前記静電潜像が可視化されたトナー像を給紙カセット等から供給された記録紙に転写，定着させることにより該記録紙に前記原稿画像を形成する画像形成機能を有する画像形成装置である。
前記画像形成装置には，前記各構成要素を制御することにより前記画像形成機能を実現する電子回路が実装された回路基板Ｘ１（図１参照，以下「メイン基板Ｘ１」という）が搭載されている。また，前記メイン基板Ｘ１には，ＦＡＸ機能やスキャナ機能などのオプション機能を実現する電子回路が実装されたオプション基板Ｘ２（図１参照，オプション装置の一例）が接続される。なお，前記メイン基板Ｘ１における前記画像形成機能を実現する電子回路及び前記オプション基板Ｘ２における前記オプション機能を実現する電子回路については従来と異なることろがないため，その説明を省略する。
【００１１】
ここで，図１の回路図を用いて，前記メイン基板Ｘ１及び前記オプション基板Ｘ２について説明する。
図１の回路図に示すように，前記メイン基板Ｘ１及び前記オプション基板Ｘ２は，コネクタ３ａ及び３ｂを介して相互接続される。
前記オプション基板Ｘ２側のコネクタ３ａには，前記メイン基板Ｘ１に伝送する各種の信号を生成する信号生成回路３１で生成される信号Ａを前記メイン基板Ｘ１に伝送するための信号伝送ライン３１Ａと，一端が当該オプション基板Ｘ２における基準電位点に相当するＧＮＤ（グランド）に接続されたグランドライン３１Ｇと，が接続されている。
一方，前記メイン基板Ｘ１側のコネクタ３ｂには，前記信号伝送ライン３１Ａから伝送される前記信号Ａなどの各種の信号の入力に応じて各種の処理を実行するＩＣ１１に続く信号伝送ライン１２Ａと，一端が当該メイン基板Ｘ１における基準電位点に相当するＧＮＤ（グランド）に接続されたグランドライン１２Ｇと，が接続されている。なお，前記コネクタ３ａ及び前記コネクタ３ｂにはここで説明しない他の配線も接続される。
前記コネクタ３ａが前記コネクタ３ｂに接続されると，前記信号伝送ライン３１Ａが前記信号伝送ライン１２Ａに接続され，前記グランドライン３１Ｇが前記グランドライン１２Ｇに接続される。これにより，前記信号伝送ライン３１Ａ及び前記信号伝送ライン１２Ａによって前記メイン基板Ｘ１及び前記オプション基板Ｘ２間で前記信号Ａを伝送する信号伝送経路（電力伝送経路に相当）が確立され，前記グランドライン３１Ｇ及び前記グランドライン１２Ｇによって前記メイン基板Ｘ１のＧＮＤと前記オプション基板Ｘ２のＧＮＤとを接続する基準電位点接続経路が確立される。なお，前記信号Ａの伝送は，前記信号伝送経路上の電圧値の増減（変動）によって実現される。また，本実施の形態では，電力伝送経路の一例として前記信号Ａを伝送する前記信号伝送経路を例に挙げて説明するが，前記電力伝送経路は，前記メイン基板Ｘ１及び前記オプション基板Ｘ２間で電力を伝送する電源ライン等として捉えることが可能である。
【００１２】
図１に示すように，前記メイン基板Ｘ１には，不図示の商用交流電源からの交流電源が整流されたＤＣ５Ｖの直流電源（Ｖｃｃ−ＧＮＤ間）が投入されており，前記オプション基板Ｘ２には，電池などの電源によりＤＣ７Ｖの直流電源（Ｖｃｃ−ＧＮＤ間）が投入されている。なお，前記オプション基板Ｘ側の電源は，電池に限られず，商用交流電源からの供給電源であることも考えられる。
前記画像形成装置に電源が投入された状態，即ち前記メイン基板Ｘ１及び前記オプション基板Ｘ２に共に電源が投入された状態で，前記メイン基板Ｘ１と前記オプション基板Ｘ２とが接続される際に，前記グランドライン３１Ｇと前記グランドライン１２Ｇとの接続によりグランド電位（グランドレベル）が統一される前に前記信号伝送ライン３１Ａと前記信号伝送ライン１２Ａとの接続が確立された場合には，前述したように，前記信号伝送ライン３１Ａ上及び前記信号伝送ライン１２Ａ上に過電圧が発生する危険性がある。なお，ここにいう過電圧とは，例えば前記ＩＣ１１の耐電圧を超過する電圧をいう。
ここで，前述したように，前記信号伝送ライン３１Ａ上で過電圧が発生した場合には，その過電圧の発生に伴って前記グランドライン３１Ｇの電位が若干上昇することを現に見出している。具体的には，本来０Ｖであるべき前記グランドライン３１Ｇの電位が１Ｖ以上に上昇する。本実施の形態に係る前記メイン基板Ｘ１では，前記信号伝送ライン３１Ａ上での過電圧の発生により前記グランドライン３１Ｇの電位が上昇することに鑑みて構成された後述の過電圧保護回路５０が実装されることにより，前記信号伝送ライン１２Ａ上に発生する過電圧が前記ＩＣ１１に印加されることによる該ＩＣ１１の破損や故障が防止されている。
【００１３】
続いて，図１の回路図を用いて，前記メイン基板Ｘ１に実装された前記過電圧保護回路５０について詳説する。
図１の回路図に示すように，前記メイン基板Ｘ１に実装された過電圧保護回路５０は，遅延回路２０と，コンパレータ３０と，ＦＥＴ（電界効果トランジスタ）４０と，を備えて構成されている。
前記遅延回路２０では，前記信号伝送ライン１２Ａ上に伝送される前記信号Ａにより前記信号伝送ライン１２Ａ上に印加される電圧値の上昇が，前記遅延回路２０において前記抵抗２１の抵抗値と前記コンデンサ２２の静電容量との積から求まる時定数に応じた時間だけ遅延される。ここでは，前記抵抗２１の抵抗値は１ｋΩ，前記コンデンサ２２の静電容量は２２ｕＦであって，これらの積（１ｋΩ×２．２ｕＦ）から時定数が２．２ｍｓとなる場合を例に説明を続ける。なお，前記遅延回路２０は，本発明に係る伝送遅延手段の一例であって，ここで説明するものに限られず，前記信号伝送ライン１２Ａ上の電力や信号の伝送を遅延する他の回路を用いてもかまわない。
【００１４】
前記コンパレータ３０は，一端が前記グランドライン１２Ｇに接続された伝送ライン１３の他端から入力される電圧と，不図示の電源回路から伝送ライン１４を介して印加されるスレッシュ電圧とを比較することにより，前記グランドライン３１Ｇ及び前記グランドライン１２Ｇで構成される前記基準電位点接続経路の状態を検出する状態検出手段の一例である。このスレッシュ電圧は，前記グランドライン１２Ｇの電位が，前記信号伝送経路上における過電圧の発生に伴って変動して所定の電位以上に高くなったか否かを判定するために前記コンパレータ３０に入力されるものであって，例えば，一定の電圧１Ｖに設定される。即ち，前記コンパレータ３０は，前記信号伝送ライン１２Ａ上で発生する過電圧の電圧値を検出する従来の構成とは異なり，前記グランドライン１２Ｇの電位と前記スレッシュ電圧（１Ｖ）との比較結果により前記信号伝送ライン１２Ａ上の過電圧の発生の有無を検出するものである。したがって，前記スレッシュ電圧を前記過電圧保護回路５０が実装される装置に応じて変更する必要が少なく汎用に好適である。また，前記コンパレータ３０に，過電圧に耐え得る耐電圧の高い電子部品を用いる必要は無く，前記グランドライン１２Ｇの若干の電位変動に耐え得るものであればよいため，当該過電圧保護回路５０の構成は，従来の過電圧保護回路１１５（図４参照）に比べて使用する電子部品の部品コストが低減される。
前記コンパレータ３０は，前記比較の結果，前記伝送ライン１３の電位が前記スレッシュ電圧（１Ｖ）以上である場合にＨｉｇｈ信号を出力し，前記伝送ライン１３の電位が前記スレッシュ電圧未満である場合にＬｏｗ信号を出力する。したがって，前記コンパレータ３０からＨｉｇｈ信号が出力された場合には，前記直流電源から供給される電圧（５Ｖ）がプルアップ抵抗４１及び伝送ライン１６を介して前記ＦＥＴ４０のゲート電極Ｇに導かれることにより前記ＦＥＴ４０のゲート電極ＧへＨｉｇｈ信号が入力される。一方，前記コンパレータ３０からＬｏｗ信号が出力された場合には，前記直流電源から供給される電圧（５Ｖ）がプルアップ抵抗４１，伝送ライン１５及びコンパレータ２０を介してＧＮＤに導かれることにより前記ＦＥＴ４０のゲート電極ＧへＬｏｗ信号が入力される。
【００１５】
前記ＦＥＴ４０のドレイン電極Ｄは，前記信号伝送ライン１２Ａにおける前記遅延回路２０と前記ＩＣ１１との間に伝送ライン１７で接続され，ソース電極Ｓは，伝送ライン１８を介してＧＮＤに接続されている。
このＦＥＴ４０は，前記ゲート電極Ｇに入力される信号に応じて前記信号伝送ライン１２Ａ上の通電を制御する通電制御手段の一例であって，前記ゲート電極ＧにＨｉｇｈ信号が入力された場合に前記ドレイン電極Ｄ−ソース電極Ｓ間の通電（チャネル）を確立して前記信号伝送ライン１２Ａ上に印加される電圧を前記伝送ライン１８及び１７を介してＧＮＤに導くことにより前記信号伝送ライン１２Ａを遮断し，前記ゲート電極ＧにＬｏｗ信号が入力された場合に前記ドレイン電極Ｄ−ソース電極Ｓ間の通電（チャネル）を遮断して前記信号伝送ライン１２Ａによる前記ＩＣ１１への通電を確立するように動作する，所謂エンハンスメント形のＮ型ＭＯＳ−ＦＥＴである。なお，前記ＦＥＴ４０に代えて他の種別のＦＥＴを用いる場合には，上記動作が達成される回路構成をそのＦＥＴの種別に応じて設計すればよい。
【００１６】
以下，図２のタイミングチャートを参照しつつ，上述のように構成されたメイン基板Ｘ１のコネクタ３ｂに，前記オプション基板Ｘ２のコネクタ３ａが傾いた状態で接続されたために，前記グランドライン３１Ｇが，前記信号伝送ライン３１Ａの前記信号伝送ライン１２Ａへの接続よりも０．８ｍｓ遅れて，前記グランドライン１２Ｇに接続された場合の前記過電圧保護回路５０の動作について説明する。ここに，図２の（ａ）は前記コンパレータ３０からの出力信号，（ｂ）はＦＥＴ４０のゲート電極Ｇの入力信号，（ｃ）はＦＥＴ４０のドレイン電極Ｄ−ソース電極Ｓ間の通電の有無，（ｄ）は前記ＩＣ１１への入力電圧を示している。
まず，前記コネクタ３ａが前記コネクタ３ｂに接続される前の時点（図２のＰ１以前）では，前記コンパレータ３０において，前記伝送ライン１３から入力される電圧が前記スレッシュ電圧（１Ｖ）以下であることが検出されるため，前記コンパレータ３０からはＬｏｗ信号が出力され（図２（ａ）），前記ＦＥＴ４０のゲート電極ＧにＬｏｗ信号が入力される（図２（ｂ））。したがって，前記信号伝送ライン１２Ａは，前記信号Ａの伝送が可能な状態，即ち前記信号伝送ライン１２Ａ上の通電が確立された状態にある。
【００１７】
そして，前記コネクタ３ａが前記コネクタ３ｂに傾いた状態で接続され，前記信号伝送ライン３１Ａが，前記グランドライン３１Ｇの前記グランドライン１２Ｇへの接続よりも先に前記信号伝送ライン１２Ａに接続されると，前記信号伝送ライン１２Ａ上に過電圧が発生する（図２のＰ１の時点）。
しかし，図２（ｄ）に示すように，前記信号伝送ライン１２Ａ上に発生する過電圧は，前記ＩＣ１１に伝送されるまでの間に前記遅延回路２０を経由するため，前記過電圧により前記ＩＣ１１に印加される電圧は該遅延回路２０によりその上昇が遅延され，緩やかに上昇することとなる。なお，本実施の形態では，前記遅延回路２０における時定数が２．２ｍｓであるため，前記過電圧の電圧の上昇は通常よりも２．２ｍｓ遅延される。したがって，この時点から２．２ｍｓの経過までの間は前記ＩＣ１１に過電圧が印加されず，該ＩＣ１１の破損や故障が防止されている。
このとき，前記グランドライン３１Ｇの電位は，前述したように，前記信号伝送ライン３１Ａ及び前記信号伝送ライン１２Ａで構成される前記信号伝送経路上の過電圧の発生に伴って１Ｖ以上に上昇する。
【００１８】
次に，電位が１Ｖ以上に上昇した前記グランドライン３１Ｇが，前記信号伝送ライン３１Ａの前記信号伝送ライン１２Ａへの接続よりも０．８ｍｓ遅れて，前記グランドライン１２Ｇに接続されると，前記コンパレータ３０において，前記グランドライン３１Ｇの電位が前記スレッシュ電位（１Ｖ）以上であることが検出される（図２のＰ２の時点）。そのため，前記コンパレータ３０からＨｉｇｈ信号が出力され（図２（ａ）），前記ＦＥＴ４０のゲート電極ＧにＨｉｇｈ信号が入力される（図２（ｂ））。これにより，前記ＦＥＴ４０のドレイン電極Ｄ−ソース電極Ｓ間の通電が確立され（図２（ｃ）），前記信号伝送ライン１２上の電力や信号の伝送が遮断された状態に切り換えられるため（図２のＰ３の時点），図２（ｄ）に示すように，前記ＩＣ１１への過電圧の印加が防止される。
ここで，前記信号伝送ライン１２の遮断は，前記コンパレータ３０による信号の切り替え時間を０．２ｍｓとして，前記ＦＥＴ４０による前記信号伝送経路の状態の切り替え時間を０．２ｍｓとして考慮したとしても，前記信号伝送ライン３１Ａの前記信号伝送ライン１２Ａへの接続からの遅れ０．８ｍｓと合わせて該接続から１．２ｍｓ後に行われる（図２のＰ３の時点）。即ち，前記信号伝送ライン１２の遮断は，前記遅延回路２０により過電圧の印加が防止されている時間（２．２ｍｓ）内に行われるため，前記遅延回路２０による遅延時間経過後の前記ＩＣ１１への過電圧の印加を防止することができ，該ＩＣ１１の破損や故障を防止することができる。ここで，前記信号伝送ライン１２Ａ上の通電を制御する前記ＦＥＴ４０は，バイポーラトランジスタやリレー（継電器）などに代えることも可能であるが，前記ＩＣ１１への過電圧の印加をより確実に防止するためには，動作速度（スイッチング速度）の速い前記ＦＥＴ４０を用いることが最も望ましい。
【００１９】
そして，前記メイン基板Ｘ１と前記オプション基板Ｘ２とのグランド電位が概ね統一されて，前記信号伝送経路上の過電圧の発生しなくなると（図２のＰ４の時点），前記伝送ライン１３の電位が前記スレッシュ電位（１Ｖ）未満になり，前記コンパレータ３０からＬｏｗ信号が出力される（図２（ａ））。そのため，前記ＦＥＴ４０のゲート電極ＧにＬｏｗ信号が入力され（図２（ｂ）），前記ＦＥＴ４０のドレイン電極Ｄ−ソース電極Ｓ間の通電が遮断される（図２（ｃ））。これにより，前記信号伝送ライン１２Ａの遮断が解除されて，図２（ｄ）に示すように，前記信号伝送ライン１２Ａ上の通電が確立される（図２のＰ５の時点）。即ち，前記コンパレータ３０により前記グランドライン１３Ｇの電位が前記スレッシュ電位（１Ｖ）以下となる図２に示すＰ３〜Ｐ５の間については，前記信号伝送ライン１２Ａ上の通電が遮断されている。
【実施例】
【００２０】
前記実施の形態では，前記伝送ライン１３の電位が前記スレッシュ電位以上であるか否かの検出結果に基づいて前記信号伝送ライン１２Ａ上の通電を制御する例について説明したが，他の実施例として，前記グランドライン３１Ｇが前記グランドライン１２Ｇに接続されていることが検出されている場合には，その後に或いは同時に前記信号伝送ライン３１Ａと前記信号伝送ライン１２Ａとが接続されたとしても，前記信号伝送ライン１２Ａ上に過電圧が発生する危険性が低いことに鑑みて，前記グランドライン３１Ｇが前記グランドライン１２Ｇに接続されているか否かの状態に応じて前記信号伝送ライン１２Ａ上の通電を制御することが考えられる。
ここに，図３は，本発明の実施例に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板Ｘ１´の回路構成を示す回路図である。なお，前記メイン基板Ｘ１と同様の構成要素には同じ符号を付し，その説明を省略する。
図３に示すように，前記メイン基板Ｘ１´には，前記メイン基板Ｘ１におけるコンパレータ６０に代えて，導通検出回路６０が実装されている。
前記導通検出回路６０は，前記メイン基板Ｘ１´側の伝送ライン１９と前記オプション基板Ｘ２側の伝送ライン３２，前記グランドライン３１Ｇと前記グランドライン１２Ｇの各々が接続されているか否かを，前記伝送ライン１９と前記グランドライン１２Ｇとの間の抵抗値に基づいて検出する。具体的には，前記伝送ライン１９と前記グランドライン１２Ｇとの抵抗値が所定の閾値以上であれば，前記グランドライン３１Ｇと前記グランドライン１２Ｇとが接続されていないと判断し，前記伝送ライン１９と前記グランドライン１２Ｇとの抵抗値が所定の閾値未満であれば，前記グランドライン３１Ｇと前記グランドライン１２Ｇとが接続されていると判断する。
そして，前記グランドライン３１Ｇと前記グランドライン１２Ｇとの導通が検出された場合には，前記ＦＥＴ４０のゲート電極ＧにＨｉｇｈ信号を出力し，前記グランドライン３１Ｇと前記グランドライン１２Ｇとの導通が検出されない場合には，前記ＦＥＴ４０のゲート電極ＧにＬｏｗ信号を出力する。即ち，前記グランドライン３１Ｇと前記グランドライン１２Ｇとで構成される前記基準電位点接続経路の接続が確立していることを条件に前記信号伝送ライン１２Ａ上の通電が確立され，前記基準電位点接続経路の接続が確立していないことを条件に前記信号伝送ライン１２Ａが遮断される。
なお，前記導通検出回路６０は，前記グランドライン３１Ｇと前記グランドライン１２Ｇとが導通しているか否かを検出する従来周知の断線検出回路などを用いればよい。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板Ｘ１の回路構成を示す回路図。
【図２】本発明の実施例に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板Ｘ１に実装された過電圧保護回路５０の動作を説明するためのタイミングチャート。
【図３】本発明の実施例に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板Ｘ１´の回路構成を示す回路図。
【図４】従来の過電圧保護回路の概念図。
【符号の説明】
【００２２】
Ｘ１…メイン基板
Ｘ２…オプション基板
３ａ，３ｂ…コネクタ
１１…ＩＣ
１２Ａ，３１Ａ…信号伝送ライン（電力伝送経路の一例）
１２Ｇ，３１Ｇ…グランドライン（基準電位点接続経路の一例）
１３〜１９，３２…伝送ライン
２０…遅延回路（伝送遅延手段の一例）
２１…抵抗
２２…コンデンサ
３０…コンパレータ（状態検出手段の一例）
４０…ＦＥＴ（通電制御手段の一例）
５０…過電圧保護回路
【図１】
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【図２】
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【図３】
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【図４】
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