(57)【要約】【課題】  金属配線およびコンタクト抵抗に優れると同時に、後続の熱処理工程が行われても素子特性の低下を防止することを可能とするフラッシュメモリ素子のソースコンタクト形成方法を提供する。【解決手段】  本発明のフラッシュメモリ素子のソースコンタクト形成方法は、セル領域のＳＳＬ用ゲート電極パターンに備えられた接合領域が形成された半導体基板の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングし、前記ＳＳＬ用ゲート電極パターンの一側で前記接合領域を露出させるソースコンタクトホールを形成する段階と、前記ソースコンタクトホールの形成された結果物の全面にタングステンシリサイド膜の含まれた膜を形成し、前記層間絶縁膜が露出するまで平坦化工程を行い、前記ソースコンタクトホール内にのみ前記タングステンシリサイド膜の含まれた膜が埋め立てられてソースコンタクトを形成する段階とを含む。【選択図】  図２
2006121036.tif 000002
【特許請求の範囲】
【請求項１】
セル領域のＳＳＬ用ゲート電極パターンに備えられた接合領域が形成された半導体基板の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングして、前記ＳＳＬ用ゲート電極パターンの一側で前記接合領域を露出させるソースコンタクトホールを形成する段階と、
前記ソースコンタクトホールの形成された結果物の全面にタングステンシリサイド膜の含まれた膜を形成し、前記層間絶縁膜が露出するまで平坦化工程を行って前記ソースコンタクトホール内にのみ前記タングステンシリサイド膜の含まれた膜が埋め立てられてソースコンタクトを形成する段階とを含むことを特徴とするフラッシュメモリ素子のソースコンタクト形成方法。
【請求項２】
前記タングステンシリサイド膜の含まれた膜は、タングステンシリサイド膜、タングステンシリサイド膜／ポリシリコン膜、ポリシリコン膜／タングステンシリサイド膜、およびタングステンシリサイド膜の二重膜のいずれか一つで形成することを特徴とする請求項１記載のフラッシュメモリ素子のソースコンタクト形成方法。
【請求項３】
前記タングステンシリサイド膜は、ＭＳ（ＳｉＨ４）またはＤＳＣ（ＳｉＨ２Ｃｌ２）−ｂａｓｅｄＷＳｉｘ膜を用いてＣＶＤ法によって温度３３０℃以上且つ４５０℃以下または５５０℃以上且つ６００℃以下、圧力０．４Ｔｏｒｒ以上且つ３Ｔｏｒｒ以下の工程条件で形成することを特徴とする請求項１または２記載のフラッシュメモリ素子のソースコンタクト形成方法。
【請求項４】
前記ソースコンタクトの形成された結果物の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングして、周辺回路領域の周辺回路用ゲート電極パターンに形成された前記接合領域を露出させる段階と、
前記周辺回路領域の周辺回路用ゲート電極パターンに形成された前記接合領域が露出した結果物の全面にイオン注入工程を行い、熱処理工程を行って前記接合領域に熱処理済みの接合領域を形成する段階とをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子のソースコンタクト形成方法。
【請求項５】
前記熱処理工程は、８５０℃以上且つ１０００℃以下の温度範囲で約２０分間以上且つ４０分間以下行われる工程条件、または９００℃以上且つ１０００℃以下の温度範囲で約１０秒間以上且つ２０秒間以下行われる条件とすることを特徴とする請求項４記載のフラッシュメモリ素子のソースコンタクト形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子のソースコンタクト形成方法に関する。
【背景技術】
【０００２】
一般に、半導体素子の製造方法において、フラッシュメモリ素子のソースコンタクト形成の際にポリシリコン膜またはタングステン膜が使用される。
【０００３】
前記ポリシリコン膜がソースコンタクトに使用される場合は、埋め立て特性に優れるが、熱処理工程を使用すると、多くの工程時間がかかり、金属配線およびコンタクト抵抗が高くなるという問題点が発生する。
【０００４】
また、前記タングステン膜がソースコンタクトに使用される場合は、金属配線およびコンタクト抵抗がポリシリコン膜に比べて優れるが、４００℃程度の温度で酸化し易く、６００℃程度の温度でシリサイド膜が形成され、酸化膜または窒化膜に対しては接着力が悪くて接合層の蒸着工程が追加されるべきである。
【０００５】
前記接合層としてチタニウム膜を形成する場合、タングステンの反応ガスとの反応性が高いチタニウム膜の結合を防止するために、金属拡散防止膜を形成しなければならない工程がさらに追加されるべきという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、金属配線およびコンタクト抵抗に優れると同時に、後続の熱処理工程が行われても素子特性の低下を防止することを可能とするフラッシュメモリ素子のソースコンタクト形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、セル領域のＳＳＬ用ゲート電極パターンに備えられた接合領域が形成された半導体基板の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングし、前記ＳＳＬ用ゲート電極パターンの一側で前記接合領域を露出させるソースコンタクトホールを形成する段階と、前記ソースコンタクトホールの形成された結果物の全面にタングステンシリサイド膜の含まれた膜を形成し、前記層間絶縁膜が露出するまで平坦化工程を行い、前記ソースコンタクトホール内にのみ前記タングステンシリサイド膜の含まれた膜が埋め立てられてソースコンタクトを形成する段階とを含む、フラッシュメモリ素子のソースコンタクト形成方法を提供する。
【０００８】
前記タングステンシリサイド膜が含まれた膜は、タングステンシリサイド膜、タングステンシリサイド膜／ポリシリコン膜、ポリシリコン膜／タングステンシリサイド膜、およびタングステンシリサイド膜の二重膜のいずれかで形成することが好ましく、前記タングステンシリサイド膜は、ＭＳ（ＳｉＨ４）またはＤＳＣ（ＳｉＨ２Ｃｌ２）−ｂａｓｅｄＷＳｉｘ膜を用いてＣＶＤ(Chemical Vapor Deposition；化学的気相成長）法によって温度３３０℃以上且つ４５０℃以下または５５０℃以上且つ６００℃以下、圧力０．４Ｔｏｒｒ以上且つ３Ｔｏｒｒ以下の工程条件に形成することが好ましい。
【０００９】
前記ソースコンタクトの形成された結果物の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングして、前記周辺回路領域の周辺回路用ゲート電極パターンに形成された前記接合領域を露出させる段階と、前記周辺回路領域の周辺回路用ゲート電極パターンに形成された前記接合領域が露出した結果物の全面にイオン注入工程を行い、熱処理工程を行って前記接合領域に熱処理済みの接合領域を形成する段階とをさらに含む。
【００１０】
前記熱処理工程は、８５０℃以上且つ１０００℃以下の温度範囲で約２０分間以上且つ４０分間以下行われる工程条件、または９００℃以上且つ１０００℃以下の温度範囲で約１０秒間以上且つ２０秒間以下行われる条件とすることが好ましい。
【発明の効果】
【００１１】
本発明によれば、タングステンシリサイド膜で形成されたソースコンタクトを形成することにより、既存のポリシリコン膜で形成されたソースコンタクトより配線およびコンタクト抵抗に優れるうえ、酸化膜または窒化膜との接着力にも優れて接合層が不要となるという効果がある。
【００１２】
また、本発明によれば、タングステンシリサイド膜で形成されたソースコンタクトを形成することにより、半導体基板との接触の際に接合層と金属拡散防止膜がなくてもオームコンタクトが可能となり、タングステンシリサイド膜の埋め立て後に後続の工程で熱処理を行うと、シリコン基板との接触抵抗を減少させると同時に、安定な相に再結晶化されながら比抵抗を減少させることができるという効果がある。
【００１３】
また、本発明によれば、タングステンシリサイド膜で形成されたソースコンタクトを形成することにより、後続の熱処理の際に残留酸素によって、第１金属配線が露出したコンタクトに異常酸化が発生しても、後続の第１金属配線工程で除去が可能であり、タングステンシリサイド膜自体の化学的雰囲気中で安定になるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜あるいは半導体基板の「上」に在るあるいは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
【００１５】
図１〜図６は本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【００１６】
図１を参照すると、セル領域Ａと周辺回路領域Ｂに区分された半導体基板１０上にトンネル酸化膜用絶縁膜１４、フローティングゲート電極用第１ポリシリコン膜１６、ＯＮＯ(oxide nitride oxide)膜１８、コントロールゲート電極用第２ポリシリコン膜２０およびタングステンシリサイド膜２２を順次形成する。
【００１７】
前記タングステンシリサイド膜２２上にゲート電極用フォトレジストパターン（図示せず）を形成し、これをエッチングマスクとして前記タングステンシリサイド膜２２、コントロールゲート電極用第２ポリシリコン膜２０、ＯＮＯ膜１８、フローティングゲート電極用第１ポリシリコン膜１６、トンネル酸化膜用絶縁膜１４をエッチングしてパターニングし、ゲート電極パターンを形成する。
【００１８】
前記ゲート電極パターンは、前記セル領域ＡにはセルトランジスタＣＴ、ＳＳＬ用ゲート電極パターンＳＳＬ、ＤＳＬ用ゲート電極パターンＤＳＬが形成され、前記周辺回路領域Ｂには周辺回路用ゲート電極パターンＰＴが形成される。
【００１９】
前記ゲート電極パターンが形成された結果物の全面にイオン注入工程を行い、第１接合領域２４ａを形成する。
【００２０】
前記電極パターンが形成された結果物の全面に窒化膜を形成した後、前記窒化膜にエッチバック工程を行い、前記周辺回路用ゲート電極パターンＰＴの両側壁、ＤＳＬ(drain select line)用ゲート電極パターンＤＳＬの一側壁、ＳＳＬ(source select line)用ゲート電極パターンＳＳＬの一側壁にスペーサ２６を形成する。また、前記窒化膜は、セルトランジスタとセルトランジスタとの間、ＤＳＬ用ゲート電極パターンＤＳＬの一側壁とセルトランジスタとの間、およびＳＳＬ用ゲート電極パターンＳＳＬの一側壁とセルトランジスタとの間に埋め立てられ、これらの間を絶縁させる。
【００２１】
前記スペーサ２６が備えられた結果物の全面にイオン注入工程を行い、第２接合領域２４ｂを形成する。
【００２２】
次に、前記周辺回路用ゲート電極パターン（ＰＴ）をエッチングしてバッティング(butting)コンタクトホールを形成するためのフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとしてエッチング工程を行い、ＯＮＯ膜が露出するバッティングコンタクトホールを形成する。前記フォトレジストパターン（図示せず）を除去するアッシング工程を行う。
【００２３】
前記周辺回路用ゲート電極パターンにバッティングコンタクトホールが形成された結果物の全面に酸化工程を行ってバッファ酸化膜（図示せず）を形成し、前記バッファ酸化膜（図示せず）にＳＡＣ(sacrificial；犠牲)用窒化膜２８を形成する。
【００２４】
前記形成されたバッファ酸化膜（図示せず）およびＳＡＣ用窒化膜２８が形成された結果物の全面にＨＤＰ(High Density Plasma)酸化膜のような第１層間絶縁膜３０を形成し、トレンチ型のソースコンタクトが定義されるように前記ＨＤＰ酸化膜のような第１層間絶縁膜３０の上部にフォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとしてエッチング工程を行ってパターニングすることにより、第２接合領域２４ｂが露出するトレンチ型のソースコンタクトホールＳＣＨを形成する。前記フォトレジストパターン（図示せず）を除去するアッシング工程を行う。
【００２５】
図２を参照すると、前記ソースコンタクトホールＳＣＨが形成された結果物の全面に、タングステンシリサイド膜の含まれた膜を形成し、第１層間絶縁膜３０が露出するまでＣＭＰ工程などの平坦化工程を行い、ソースコンタクトホールＳＣＨ内にのみタングステンシリサイド膜の含まれた膜が埋め立てられてソースコンタクト３２を形成する。
【００２６】
前記ソースコンタクトにはタングステンシリサイド膜の含まれた膜が使用されるが、これは、タングステンシリサイド膜、タングステンシリサイド膜／ポリシリコン膜、ポリシリコン膜／タングステンシリサイド膜、およびタングステンシリサイド膜の二重膜のいずれか一つを形成することができる。
【００２７】
前記タングステンシリサイド膜は、ステップカバレージに優れたＣＶＤ方式を用いるが、ＭＳ（ＳｉＨ４）またはＤＳＣ（ＳｉＨ２Ｃｌ２）−ｂａｓｅｄ  ＷＳｉｘ膜を用いて３３０℃以上且つ４５０℃以下または５５０℃以上且つ６００℃以下程度の温度範囲、０．４Ｔｏｒｒ以上且つ３Ｔｏｒｒ以下程度の圧力で形成する。
【００２８】
前記タングステンシリサイド膜で形成されたソースコンタクト３２は、既存のポリシリコン膜で形成されるソースコンタクトに比べて配線およびコンタクト抵抗を減少させることができ、前記タングステンシリサイド膜は、グルー層(glue layer)または拡散防止膜なしでも蒸着が可能であり、熱処理工程なしでもシリコンの半導体基板とのオームコンタクトが可能である。
【００２９】
図３を参照すると、前記ソースコンタクト３２の形成された結果物の全面に第２層間絶縁膜３４およびエッチング停止膜３８を形成し、トレンチ型のドレインコンタクトが定義されるように前記エッチング停止膜３８上にフォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとしてエッチング工程を行い、第２層間絶縁膜３４をパターニングして周辺回路領域Ｂの周辺回路用ゲート電極パターンＰＴに形成された第２接合領域２４ｂが露出するトレンチ型のドレインコンタクトホール（図示せず）を形成する。前記フォトレジストパターン（図示せず）を除去するアッシング工程を行う。前記ドレインコンタクトホールの形成された結果物の全面に金属物質を形成し、エッチング停止膜３８が露出するまでＣＭＰ工程などの平坦化工程を行い、ドレインコンタクト３６を形成する。
【００３０】
図４を参照すると、前記ドレインコンタクト３６が備えられた結果物の全面に第３層間絶縁膜４０を形成する。前記第３層間絶縁膜４０上に、前記セル領域Ａのドレインコンタクト３６、ソースコンタクト３２、前記周辺回路領域Ｂの第２接合領域２４ｂおよびバッティングコンタクトホールを露出させるフォトレジストパターン（図示せず）を形成する。これをエッチングマスクとしてエッチング工程を行って第１ビアホールＭ１を形成する。前記フォトレジストパターン（図示せず）を除去するアッシング工程を行う。
【００３１】
図５を参照すると、前記第１ビアホールＭ１の形成された結果物の全面に、第２接合領域２４ｂのみを露出させるフォトレジストパターン４２を形成する。前記フォトレジストパターン４２をイオン注入マスクとしてイオン注入工程を行い、前記周辺回路領域Ｂの第２接合領域２４ｂに第３接合領域２４ｃを形成する。前記第３接合領域２４ｃの形成された結果物の全面に熱処理工程を行う。そして接合領域に熱処理済みの接合領域を形成する。
【００３２】
前記熱処理工程は、８５０℃以上且つ１０００℃以下程度の温度で約２０分間以上且つ４０分間以下行われる工程条件、または９００℃以上且つ１０００℃以下程度の温度で約１０秒間以上且つ２０秒間以下行われる工程条件とする。
【００３３】
前記タングステンシリサイド膜のソースコンタクトが形成された後熱処理工程を行うと、シリコンの半導体基板との接触抵抗が減少するうえ、安定な相に再結晶化されながら比抵抗が減少する。
【００３４】
図６を参照すると、前記第３接合領域２４ｃの備えられた結果物の側壁に沿って拡散防止膜４４を形成し、前記結果物の全面に金属物質を形成した後、前記拡散防止膜４４が露出するまでＣＭＰ工程などの平坦化工程を行って第２金属配線４６の形成を完了する。
【００３５】
本発明によれば、タングステンシリサイド膜で形成されたソースコンタクトを形成することにより、既存のポリシリコン膜で形成されたソースコンタクトより配線およびコンタクト抵抗に優れるうえ、酸化膜または窒化膜との接着力にも優れて接合層が不要となる。
【００３６】
また、タングステンシリサイド膜で形成されたソースコンタクトを形成することにより、半導体基板との接触の際に接合層と金属拡散防止膜がなくてもオームコンタクトが可能となり、タングステンシリサイド膜の埋め立て後後続の工程で熱処理を行うと、シリコン基板との接触抵抗が減少するとともに、安定な相に再結晶化しながら比抵抗が減少する。
【００３７】
また、タングステンシリサイド膜で形成されたソースコンタクトを形成することにより、後続の熱処理時に残留酸素によって、第１金属配線が露出したコンタクトに異常酸化が発生しても、後続の第１金属配線工程で除去が可能であり、タングステンシリサイド膜自体の化学的雰囲気中で安定となる。
【００３８】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは本発明の属する分野の当業者には明らかなことであり、そのような変形または変更は本発明の特許請求の範囲に属すると言える。
【産業上の利用可能性】
【００３９】
本発明の活用例として、半導体素子の製造方法に適用出来、さらに詳しくは、フラッシュメモリ素子のソースコンタクト形成方法に適用出来る。
【図面の簡単な説明】
【００４０】
【図１】本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【図２】本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【図３】本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【図４】本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【図５】本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【図６】本発明に係るフラッシュメモリ素子のソースコンタクト形成方法を説明するための断面図である。
【符号の説明】
【００４１】
ＳＳＬ    ＳＳＬ用ゲート電極パターン
ＤＳＬ    ＤＳＬ用ゲート電極パターン
ＣＴ    セルトランジスタ
ＰＴ    周辺回路用ゲート電極パターン
２４    接合領域
３２    ソースコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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