(57)【要約】      （修正有）【課題】複数の半導体チップを含む積層型の半導体パッケージであって、半導体チップの放熱の影響による動作の信頼性の低下を抑制し、かつ多ピン化にも対応可能な積層型の半導体パッケージを提供する。【解決手段】絶縁層７０１と、前記絶縁層７０１に埋設される第１の半導体チップ７１５と、前記第１の半導体チップ７１５に接続される配線と、前記配線に接続される、前記絶縁層７０１の第１の側に形成された第１の接続部および前記第１の側の反対側の第２の側に形成された第２の接続部と、を有する第１のパッケージ７００と、第２の半導体チップ６０２，６０３と該第２の半導体チップ６０２，６０３に接続される第３の接続部とを有する第２のパッケージ６００と、を有し、前記第１のパッケージ７００と前記第２のパッケージ６００が積層され、前記第２の接続部と前記第３の接続部が接続される構造を有する積層型半導体パッケージ５００。【選択図】図３
2006351565.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層に埋設される第１の半導体チップと、
前記第１の半導体チップに接続される配線と、
前記配線に接続される、前記絶縁層の第１の側に形成された第１の接続部および前記第１の側の反対側の第２の側に形成された第２の接続部と、を有する第１のパッケージと、
第２の半導体チップと該第２の半導体チップに接続される第３の接続部とを有する第２のパッケージと、を有し、
前記第１のパッケージと前記第２のパッケージが積層され、前記第２の接続部と前記第３の接続部が接続される構造を有する積層型半導体パッケージ。
【請求項２】
前記第２のパッケージは、前記第２の半導体チップに積層される半導体チップをさらに有することを特徴とする請求項１記載の積層型半導体パッケージ。
【請求項３】
前記第３の接続部は、グリッドアレイ状に設置されていることを特徴とする請求項１または２記載の積層型半導体パッケージ。
【請求項４】
前記第２のパッケージは、ボールグリッドアレイ、またはピングリッドアレイであることを特徴とする請求項３記載の積層型半導体パッケージ。
【請求項５】
前記第１の半導体チップはロジックデバイスを含む半導体チップであり、前記第２の半導体チップはメモリデバイスを含む半導体チップであることを特徴とする請求項１乃至４のうち、いずれか１項記載の積層型半導体パッケージ。
【請求項６】
前記第２の接続部が、少なくとも前記第１の半導体チップ上に形成されていることを特徴とする請求項１乃至５のうち、いずれか１項記載の積層型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージに係り、特には半導体チップのパッケージを積層した積層型半導体パッケージに関する。
【背景技術】
【０００２】
近年、所定のシステムを１パッケージで実現するために、複数の半導体チップが１つのパッケージに搭載されたＳｉＰ（システム・イン・パッケージ）が様々に提案されている。
【０００３】
例えば、図１は、ＳｉＰの形態の１つである３チップスタックのＦ−ＢＧＡ（ボール・グリッド・アレイ）の構成を模式的に示した図である。
【０００４】
図１を参照するに、本図に示すパッケージ１００は、例えば有機材料よりなるインターボーザー１０１に、半導体チップ１０２、１０３、１０５が積層されてモールド樹脂１０７により封止された構造を有している。また、前記半導体チップ１０３、１０５の間には、スペーサ１０４が挿入されている。
【０００５】
前記インターボーザー１０１上に設置された前記半導体チップ１０２は、例えばロジックデバイスを含む半導体チップであり、前記半導体チップ１０３はＤＲＡＭを含む半導体チップ、前記半導体チップ１０５はフラッシュメモリを含む半導体チップより構成されている。すなわち、ロジックデバイスを含む半導体チップに、メモリデバイスを含む半導体チップが積層された構造となっている。
【特許文献１】特開２００１−３６０００号公報
【特許文献２】特開２００５−７２５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、一般的にロジックデバイスを含む半導体チップは、発熱量が大きい問題を有しているため、特に上記のパッケージでは下段側の半導体チップ（半導体チップ１０２）からの発熱の影響を、上段側の半導体チップ（半導体チップ１０３、１０５）が受けてしまう問題が生じていた。そのため、システムの動作の信頼性が低下してしまう懸念が生じていた。
【０００７】
そのため、例えばロジックデバイスを含む半導体チップと、メモリデバイスを含む半導体チップをそれぞれ別のパッケージに搭載し、それぞれのパッケージを積層する積層型パッケージを形成することが考えられる。
【０００８】
図２は、積層型パッケージの構造の一例である。図２を参照するに、本図に示す積層型パッケージ（これをパッケージ・オン・パッケージ、ＰｏＰと呼ぶ場合もある）４００は、例えば、フリップチップ型のチップ搭載基板であるパッケージ３００上に、Ｆ−ＢＧＡのパッケージ３００が積層された、積層型のパッケージである。
【０００９】
前記パッケージ３００は、コア基板３０１の両面に多層配線が形成されている。当該多層配線の一方の側には半導体チップが搭載されており、他方にはマザーボードに接続するための接続部が形成されている。
【００１０】
前記コア基板３０１には、該コア基板３０１を貫通するビアホールが形成され、該ビアホールにはビアプラグ３０８が形成されている。さらに、前記コア基板３０１の第１の側（上側）には、絶縁層３０２、３０３、３０４が積層され、これらの絶縁層中、または絶縁層上に、パターン配線やビアプラグからなる配線構造３０９、３１０、３１１が積層され、多層配線構造を構成している。
【００１１】
また、当該多層配線の最上層である前記配線構造３１１上には、開口部を有するソルダーレジスト層３０４が形成されている。さらに、前記ソルダーレジスト層３０４の開口部より露出する前記配線構造３１１に、半導体チップ３１６に接続されるバンプ３１８が設置されるとともに、前記パッケージ２００のはんだボール２０５が接続されている。
【００１２】
また、前記コア基板３０１の前記第１の側の反対側の第２の側（下側）には、上側と同様な構造が形成されており、絶縁層３０５、３０６、３０７が積層され、これらの絶縁層中、または絶縁層上に、パターン配線やビアプラグからなる配線構造３１２、３１３、３１４が積層され、多層配線構造を構成している。
【００１３】
また、当該多層配線の最下層である前記配線構造３１４上を覆うように、開口部を有するソルダーレジスト層３０７が形成されている。さらに、前記ソルダーレジスト層３０４の開口部より露出する前記配線構造３１４に、例えばマザーボードに接続するためのはんだボール３１５が接続されている。
【００１４】
一方、前記パッケージ２００は、例えばＦ−ＢＧＡよりなり、インターポーザー２０１上に半導体チップ２０２、２０３が積層されて搭載され、該半導体チップ２０２、２０３は、モールド樹脂２０４によって封止されている。また、前記インターボーザー２０１の下には、搭載された半導体チップに電気的に接続されるはんだボール２０５が形成されている。
【００１５】
上記の積層型パッケージ４００においては、例えば前記半導体チップ３１６がロジックデバイスを含む半導体チップよりなり、前記半導体チップ２０２、２０３はメモリデバイスを含む半導体チップより構成されている。
【００１６】
このため、ロジックデバイスを含む半導体チップからの発熱がメモリデバイスを含む半導体チップに及ぼす影響が低減され、従来のＳｉＰに比べてシステムの安定性が良好となっている。
【００１７】
しかし、上記の積層型パッケージ４００においては、例えば前記パッケージ２００に搭載される半導体チップの多ピン化に対応が困難である問題を有していた。前記積層型パッケージ４００では、下段側の前記パッケージ３００上にフリップチップ構造で半導体チップが搭載されると共に、前記パッケージ２００が積層されている。このため、半導体チップが搭載されている面には上下のパッケージを接続するための接続部を形成することが構造上困難となっている。
【００１８】
近年、例えばメモリ系の半導体チップであっても多ピン化が進んでおり、前記パッケージ４００の構造では上記の多ピン化に対応できない可能性がある。また、ロジックデバイスを含む多ピン化された半導体チップを上段側に搭載する場合には、上記の積層型パッケージでは対応が困難となる問題があった。
【００１９】
そこで、本発明は、上記の問題を解決した、新規で有用な積層型半導体パッケージを提供することを統括的課題としている。
【００２０】
本発明の具体的な課題は、複数の半導体チップを含む積層型の半導体パッケージであって、半導体チップの放熱の影響による動作の信頼性の低下を抑制し、かつ多ピン化にも対応可能な積層型の半導体パッケージを提供することである。
【課題を解決するための手段】
【００２１】
本発明は、上記の課題を、絶縁層と、前記絶縁層に埋設される第１の半導体チップと、前記第１の半導体チップに接続される配線と、前記配線に接続される、前記絶縁層の第１の側に形成された第１の接続部および前記第１の側の反対側の第２の側に形成された第２の接続部と、を有する第１のパッケージと、第２の半導体チップと該第２の半導体チップに接続される第３の接続部とを有する第２のパッケージと、を有し、前記第１のパッケージと前記第２のパッケージが積層され、前記第２の接続部と前記第３の接続部が接続される構造を有する積層型半導体パッケージにより、解決する。
【００２２】
本発明によれば、半導体チップが異なるパッケージにより分離されて積層されるため、半導体チップの放熱の影響による動作の信頼性の低下が抑制されるとともに、半導体チップの多ピン化にも対応可能な特徴を有している。
【００２３】
また、前記第２のパッケージは、前記第２の半導体チップに積層される半導体チップをさらに有することを特徴とすると、複数の半導体チップを前記第１のパッケージ上に積層することが可能となり、好適である。
【００２４】
また、前記第３の接続部は、グリッドアレイ状に設置されていることを特徴とすると、多ピン化に対応可能であり、好適である。
【００２５】
また、前記第２のパッケージは、ボールグリッドアレイ、またはピングリッドアレイであってもよい。
【００２６】
また、前記第１の半導体チップはロジックデバイスを含む半導体チップであり、前記第２の半導体チップはメモリデバイスを含む半導体チップであることを特徴とすると、発熱量が多いロジックデバイスを含む半導体チップを熱的に分離することが可能となり、好適である。
【００２７】
また、前記第２の接続部が、少なくとも前記第１の半導体チップ上に形成されていることを特徴とすると、第１のパッケージと第２のパッケージの接続部が形成される領域が広くなり、半導体チップの多ピン化に対応することが可能となる。
【発明の効果】
【００２８】
本発明によれば、複数の半導体チップを含む積層型の半導体パッケージであって、半導体チップの放熱の影響による動作の信頼性の低下を抑制し、かつ多ピン化にも対応可能な積層型の半導体パッケージを提供することが可能となる。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の実施の形態に関して説明する。
【実施例１】
【００３０】
図３は、本発明の実施例１による積層型半導体パッケージ５００を模式的に示した図である。
【００３１】
図３を参照するに、前記積層型半導体パッケージ５００は、例えば半導体チップ内蔵基板よりなるパッケージ７００上に、例えばＦ−ＢＧＡよりなるパッケージ６００が積層された構造を有している。
【００３２】
前記パッケージ７００は、例えばエポキシなどの樹脂材料よりなる絶縁層７０１に、半導体チップ７１５が埋設された構造となっている。さらに、前記絶縁層７０１には、前記半導体チップ７１５に接続される、ビアプラグ７０３、７０５、７０７、７０９と、パターン配線７０４、７０６、７０８、７１０よりなる配線構造が形成されている。
【００３３】
また、上記のパターン配線のうち、最上層（パッケージ６００が積層される側）の前記パターン配線７１０上には、開口部を有するソルダーレジスト層７１１が形成され、該開口部より露出する該パターン配線７１０上には、前記パッケージ６００と接続されるための接続層７１２が形成されている。前記接続層７１２は、例えばＡｕ／Ｎｉ層よりなる。
【００３４】
上記のビアプラグのうち、最下層（パッケージ６００が積層される側の反対側）のビアプラグ７０３の下側の面には、例えばマザーボードなどの接続対象と接続するための接続層７０２が形成されている。前記接続層７０２は、例えばＮｉ／Ａｕ層よりなる。また、前記接続層７０２が露出するように開口部が形成されたソルダーレジスト層７１３が、当該接続層７０２の周囲の絶縁層７０１を覆うように形成されている。さらに、当該接続層７０２には、必要に応じてはんだボール７１４が形成されて、接続対象との電気的な接続が容易になるように構成されている。
【００３５】
前記絶縁層７０１と、該絶縁層７０１に埋設される配線構造は、例えば、一般的な公知の方法であるビルドアップ法により形成することが可能である。当該配線構造を形成する場合には、例えば、まず、絶縁層にビアホールを形成し、その後に、当該ビアホールに前記ビアプラグ７０３と、当該絶縁層上にパターン配線７０４とを、Ｃｕメッキにより一体的に形成する。次に、当該パターン配線７０４上に新たに絶縁層を形成し、同様にしてビアプラグ７０５、パターン配線７０６を形成する。以下同様にして、絶縁層を積層すると共に、前記ビアプラグ７０７と前記パターン配線７０８、および前記ビアプラグ７０９と前記パターン配線７１０を順次形成すればよい。また、積層された絶縁層は渾然一体となり、前記絶縁層７０１を構成する。
【００３６】
また、前記半導体チップ７１５は、前記パターン配線７０６を形成した後に、該パターン配線７０６上に設置される。この場合、前記半導体チップ７１５と前記パターン配線７０６は、接続手段７１７により電気的に接続の確実性が良好にされる。前記接続手段７１７は、例えば半導体チップ側に形成されたＡｕスタッドバンプと、パターン配線側に形成されたはんだ層より構成される。また、前記半導体チップ７１５の下にはアンダーフィル層７１６を形成してもよい。
【００３７】
一方、上記のパッケージ７００上に積層されるパッケージ６００は、例えば有機材料よりなるインターボーザー６０１上に、半導体チップ６０２が設置され、モールド樹脂６０４により封止された構造となっている。また、本図に示すように、前記半導体チップ６０２上に、さらに半導体チップ６０３が積層されるような構造（ＭＣＰ）とすることも可能である。この場合、積層される半導体チップは２層に限らず、さらに積層することも可能であり、高密度に半導体チップを実装することが可能になる。
【００３８】
前記インターボーザー６０１の下側（前記パッケージ７００に面する側）の面には、該インターボーザー６０１に搭載される半導体チップと前記パッケージ７００を接続するための接続部である、はんだボール６０５が形成されている。前記はんだボール６０５は、グリッドアレイ状に形成されており、搭載する半導体チップの多ピン化に対応が可能になっている。例えば、前記パッケージ６００は、典型的にはＢＧＡよりなるが、ＢＧＡに限定されず、例えばＰＧＡ（ピングリッドアレイ）でもよい。
【００３９】
また、例えばロジックデバイスを含む半導体チップと、メモリデバイスを含む半導体チップを積層する場合には、ロジックデバイスを含む半導体チップを前記パッケージ７００に搭載（半導体チップ７１５）し、メモリデバイスを含む半導体チップを前記パッケージ６００に搭載（半導体チップ６０２、６０３）することが好ましい。この場合、発熱量が大きいロジックデバイスを含む半導体チップを分離して、発熱の影響が上層の半導体チップに及ぶことを抑制することが可能となり、動作の信頼性が良好となる。例えば、前記パッケージ６００に搭載する半導体チップとしては、ＤＲＡＭ，フラッシュメモリを含む半導体チップなどがある。
【００４０】
また、ロジックデバイスを含む半導体チップを下段側のパッケージ（パッケージ７００）に搭載することで、ＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）対応が容易になる効果を奏する。
【００４１】
さらに、本実施例による積層型半導体パッケージでは、下段側のパッケージが半導体チップ内蔵型となっているため、上段側と下段側のパッケージの接続部を形成する場合、従来のＰｏＰ構造に比べて接続部が形成可能な領域が大きくなる効果を奏する。例えば、本実施例によるパッケージでは、前記半導体チップ７１５上に、上段側のパッケージと下段側のパッケージを接続するための接続部を形成することが可能になっている。
【００４２】
そのため、パッケージの設計の自由度が広がると共に、接続ピン数の多い、いわゆる多ピンデバイスにも対応することが可能になり、特に上段側に接続されるデバイスの多ピン化に対応することが可能になる。また、上段側に搭載するデバイスが多ピンデバイスであった場合に限らず、上段側に搭載する半導体チップの数が多い場合にも上記の構造は有効である。
【００４３】
上記の積層型半導体パッケージ５００は、以下に示す方法により、形成することができる。
【００４４】
図４は、実施例１による積層型半導体パッケージ５００の製造方法を示すフローチャートである。図４を参照するに、まず、ステップ１（図中Ｓ１と表記、以下同様）において、下側のパッケージである、前記パッケージ７００を、例えば定法であるビルドアップ法により、作成し、ステップ２においては、必要に応じて前記はんだボール７１４を形成する。
【００４５】
次に、ステップ３において、上側のパッケージである前記パッケージ６００を定法により、形成する。この場合、前記インターポーザー６０１上に半導体チップ６０２、６０３をマウントし、例えばワイヤボンディングにより（図３には図示せず）インターポーザーとの電気的な接続を行う。また、ステップ４では、前記はんだボール６０５を形成する。
【００４６】
次に、ステップ５において、前記パッケージ７００上に前記パッケージ６００を積層し、実装／フラックス塗布／リフロー／フラックス洗浄の工程を順次行って、図３に示す積層型半導体パッケージ５００を形成する。
【００４７】
また、前記パッケージ６００とパッケージ７００の製造の順番は入れ替えてもよい。
【００４８】
また、上記に示した材料や、配線構造は本発明の一例であり、特許請求の範囲に記載された範囲において様々に変形・変更することが可能である。
【００４９】
例えば、一例としてパッケージに搭載される半導体チップの数や種類などは様々に変更することが可能であり、また、多層配線構造の層数は任意に変更することが可能である。
【産業上の利用可能性】
【００５０】
本発明によれば、複数の半導体チップを含む積層型の半導体パッケージであって、半導体チップの放熱の影響による動作の信頼性の低下を抑制し、かつ多ピン化にも対応可能な積層型の半導体パッケージを提供することが可能となる。
【図面の簡単な説明】
【００５１】
【図１】従来の半導体パッケージの一例を示す図である。
【図２】積層型半導体パッケージの一例を示す図である。
【図３】実施例１による積層型半導体パッケージを示す図である。
【図４】図１の積層型半導体パッケージの製造方法を示す図である。
【符号の説明】
【００５２】
１００，２００，３００，４００，５００，６００，７００  パッケージ
１０１，２０１，６０１  インターポーザー
１０２，１０３，１０５，２０２，２０３，３１６，７１５，６０２，６０３  半導体チップ
１０６，２０５，３１５，３１８，６０５，７１４  はんだボール
１０７，２０４，６０４  モールド樹脂
３０１  コア基板
３０９，３１０，３１１，３１２，３１３，３１４  配線構造
３０２，３０３，３０５，３０６，７０１  絶縁層
３０４，３０７，７１２，７１３  ソルダーレジスト層
３１７，７１６  アンダーフィル層
７０２，７１２  接続層
７０３，７０５，７０７，７０９  ビアプラグ
７０４，７０６，７０８，７１０  パターン配線
【図１】
2006351565.tif 000003
【図２】
2006351565.tif 000004
【図３】
2006351565.tif 000005
【図４】
2006351565.tif 000006