(57)【要約】【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、選択ゲートトランジスタの水平方向のゲート長を小さくできるようにする。【解決手段】たとえば、メモリセルアレイは、マトリクス状に配置された複数のメモリセルユニットを備える。各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。選択ゲートトランジスタＳＧＳは、ゲート電極部ＧＥ２の一部が、シリコン基板１１の表面部に設けられた溝部１２内に埋め込まれている。【選択図】      図３
2006351951.tif 000002
【特許請求の範囲】
【請求項１】
電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタが列方向に接続されたメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線に接続され、他端が第２の選択ゲートトランジスタを介してソース線に接続された複数のメモリセルユニットがマトリクス状に配置されてなるメモリセルアレイを具備した不揮発性半導体記憶装置であって、
前記第１、あるいは第２の選択ゲートトランジスタのゲート電極の少なくとも一部は、基板の表面部に、ワード線と並行する方向に沿って形成された溝部内に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１あるいは第２の選択ゲートトランジスタは、前記ゲート電極が前記基板の前記溝部と前記基板の表面部との段差部分にわたって設けられていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記段差部分の、前記溝部と前記基板の上面とのなす角度が２０度以上、１６０度以下であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１、あるいは第２の選択ゲートトランジスタのゲート絶縁膜は、前記所定個のメモリセルトランジスタのゲート絶縁膜とは膜厚もしくは材料が異なることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルユニットは、前記所定個のメモリセルトランジスタが列方向に直列に接続された、ＮＡＮＤ型構造を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するもので、特に、所定個のメモリセルトランジスタを列方向に直列に接続してなるメモリセルユニットを有する、ＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
周知のように、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置は、不揮発性でありながら、データの電気的な書き換え（書き込みおよび消去）が可能であるとして重宝されている。しかも、高集積化が可能であり、年々、装置の小面積化（トランジスタサイズの縮小化）が図られている。
【０００３】
このような状況の中で、メモリセルトランジスタのゲート電極をトレンチ型構造とし、メモリセルトランジスタのサイズを大幅に縮小できるようにした不揮発性半導体記憶装置が既に提案されている（たとえば、特許文献１参照）。この提案の不揮発性半導体記憶装置によれば、垂直方向のチャネル成分をもつメモリセルトランジスタを形成することにより、ゲート長のスケーリングにともなうＳＣＥ（ショートチャネル効果）対策も実現できる。
【０００４】
しかしながら、従来の不揮発性半導体記憶装置においては、メモリセルトランジスタよりも、選択ゲートトランジスタの方が、ゲート長のスケーリングが困難であるという欠点がある。これは、書き込み禁止（または、非書き込みもしくは非選択）動作時に選択ゲートトランジスタによってカットオフされるチャネル電圧は、スケーリングにより低下しないためである。つまり、選択ゲートトランジスタのゲート長をスケーリングによって小さくすると、昇圧したチャネル電圧を充分にカットオフできなくなる。このように、選択ゲートトランジスタの非スケーリング性が、今後のスケーリングにおいて、装置の小面積化のリミッティングファクターになりつつあるという問題があった。
【０００５】
上記したように、装置の小面積化の要求から、今後は、選択ゲートトランジスタのゲート長もスケーリングによって小さくしていく必要があり、そのための最良の方法が模索されている。
【特許文献１】特開２００１−２７４３６６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、カットオフ特性を損なうことなしに、選択ゲートトランジスタのゲート長を小さくでき、いっそうの小面積化が可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタが列方向に接続されたメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線に接続され、他端が第２の選択ゲートトランジスタを介してソース線に接続された複数のメモリセルユニットがマトリクス状に配置されてなるメモリセルアレイを具備した不揮発性半導体記憶装置であって、前記第１、あるいは第２の選択ゲートトランジスタのゲート電極の少なくとも一部は、基板の表面部に、ワード線と並行する方向に沿って形成された溝部内に設けられていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
上記の構成により、選択ゲートトランジスタの非スケーリング性を改善できるようになる結果、カットオフ特性を損なうことなしに、選択ゲートトランジスタのゲート長を小さくでき、いっそうの小面積化が可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
［第１の実施の形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（セルアレイの等価回路）を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたＮＡＮＤ構造のメモリセルユニットを備える、ＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）を例に説明する。
【００１１】
図１に示すように、このメモリセルアレイＭＣＡには、複数のメモリセルユニット（ＮＡＮＤ列）ＭＣＵが設けられている。各メモリセルユニットＭＣＵの一端はビット線ＢＬに接続され、他端は共通ソース線ＳＬに接続されている。
【００１２】
各メモリセルユニットＭＣＵは、第１，第２の選択ゲートトランジスタＳＧＤ，ＳＧＳと、メモリセル列ＭＣＬとによって構成されている。つまり、所定個（たとえば、１６個）のユニットセルであるメモリセルトランジスタＭＣが列方向に直列に接続されて、各メモリセル列ＭＣＬが構成されている。各メモリセル列ＭＣＬの、その一端が第１の選択ゲートトランジスタＳＧＤを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介して共通ソース線ＳＬに共通に接続されて、それぞれのメモリセルユニットＭＣＵが構成されている。また、このような構成の複数のメモリセルユニットＭＣＵがマトリクス状に配置されて、上記メモリセルアレイＭＣＡが実現されている。
【００１３】
メモリセルトランジスタＭＣは、それぞれ、制御ゲートＣＧとシリコン基板（Ｓｉ基板）との間に浮遊ゲートＦＧが設けられた二重ゲート構造（スタック構造）のゲート電極部を有し、浮遊ゲートＦＧ内の電荷の有無によってデータの電気的な書き換え（電気的なデータの書き込みおよび消去）が行われる。各メモリセルトランジスタＭＣの制御ゲートＣＧは、行方向に対し、それぞれ共通に接続されて、ワード線ＷＬとなる。
【００１４】
選択ゲートトランジスタＳＧＤは、それぞれ、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、ドレイン側が上記ビット線ＢＬに接続されている。選択ゲートトランジスタＳＧＳは、それぞれ、ＭＯＳトランジスタであり、ソース側が上記共通ソース線ＳＬに接続されている。選択ゲートトランジスタＳＧＤ，ＳＧＳの各ゲート電極部は、行方向に対し、それぞれ共通に接続されて、選択ゲート線ＳＧＤＬ，ＳＧＳＬとなる。
【００１５】
図２は、図１に示したメモリセルアレイＭＣＡのレイアウト例を示すものである。なお、ここでは一部を透過して示している。すなわち、隣接する各メモリセルユニットＭＣＵにおいて、選択ゲートトランジスタＳＧＤのドレイン側は、それぞれ、ビット線コンタクトＢＣを介して、ビット線ＢＬに接続されている。選択ゲートトランジスタＳＧＳのソース側は、それぞれ、ソース線コンタクトＳＣを介して、共通ソース線ＳＬに接続されている。
【００１６】
図３は、上記したメモリセルアレイＭＣＡの断面構造を示すものである。なお、ここでは、図２のIII − III線に沿う断面を模式的に示している。たとえば図３に示すように、シリコン基板１１の表面部には、所定の深さの溝部１２が選択的に形成されている。溝部１２は、ワード線ＷＬに並行する、行方向に沿って設けられている。また、溝部１２の対向する各段差部分は、上記シリコン基板１１の上面（水平面）に対してほぼ直角（９０度）となっている。
【００１７】
溝部１２を除く、上記シリコン基板１１の表面部には、それぞれ、各メモリセルユニットＭＣＵにおける複数のメモリセルトランジスタＭＣが形成されている。各メモリセルトランジスタＭＣは、ゲート絶縁膜（たとえば、薄いトンネル酸化膜）１３を介して、ゲート電極部ＧＥ１としての、浮遊ゲートＦＧと、インターポリ絶縁膜１４と、制御ゲートＣＧとを備えている。制御ゲートＣＧはワード線ＷＬとして、つまり、行方向の複数の制御ゲートＣＧを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、各ゲート電極部ＧＥ１の両側部に対応する、上記シリコン基板１１の表面部には、それぞれ、メモリセルトランジスタＭＣのソースまたはドレインとなる拡散層１５が形成されている。
【００１８】
一方、上記シリコン基板１１上の上記溝部１２には、列方向に隣接する、各メモリセルユニットＭＣＵにおける選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２が、それぞれ対向するようにして形成されている。ここで、各選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２は、たとえば、メモリセルトランジスタＭＣのゲート電極部ＧＥ１とほぼ同一構造とされ、ほぼ同様の工程により、同時に形成される。すなわち、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２は、ゲート絶縁膜１３を介して、浮遊ゲートＦＧを形成するための導電膜と、インターポリ絶縁膜１４を形成するための絶縁膜（たとえば、ＯＮＯ膜もしくはｈｉｇｈ−ｋ膜）と、制御ゲートＣＧを形成するための導電膜とから構成されている。ただし、各選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２は基本的には単層ゲート構造であり、スタックゲート構造となるのを避けるため、インターポリ絶縁膜１４となる絶縁膜の一部が除去されて、浮遊ゲートＦＧとなる導電膜と制御ゲートＣＧとなる導電膜とが導通（電気的に接続）されている。
【００１９】
溝部１２に対応する上記シリコン基板１１の、上記ゲート電極部ＧＥ２の相互間には、選択ゲートトランジスタＳＧＳのソースとなる拡散層１６が形成されている。選択ゲートトランジスタＳＧＳのドレインは、隣接するメモリセルトランジスタＭＣの拡散層１５と兼用されている。
【００２０】
本実施形態の場合、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２は、上記溝部１２の対向する各段差部分に、それぞれ、少なくとも一部が対応するようにして形成されている。すなわち、溝部１２内に、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２の少なくとも一部が埋め込まれている。これにより、シリコン基板１１の垂直方向に対して、ゲート電極部ＧＥ２の長さ（ゲート長）を稼ぐことが可能となる。つまり、水平方向のゲート長をスケーリングによって小さくする場合にも、ＳＣＥ対策として、選択ゲートトランジスタＳＧＳに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置（ＮＡＮＤ型フラッシュメモリ）の小面積化において、従来は不可能であった、選択ゲートトランジスタＳＧＳの水平方向のゲート長をスケーリングによって十分に小さくできる。
【００２１】
特に、ＮＡＮＤ型フラッシュメモリの場合、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２には高電圧がかからない。よって、選択ゲートトランジスタＳＧＳのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜１３の信頼性などの問題は回避できる。
【００２２】
しかも、本実施形態においては、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２を、メモリセルトランジスタＭＣのゲート電極部ＧＥ１とほぼ同一構造とし、ほぼ同様の工程により、同時に形成できるようにしている。その結果、特別に複雑な工程を必要とすることもなく、より具体的には、溝部１２を形成する工程およびインターポリ絶縁膜１４の一部を除去する工程などを追加することのみにより、簡単に実現できる。
【００２３】
上記メモリセルトランジスタＭＣのゲート電極部ＧＥ１の相互間には、第１の層間絶縁膜１７が埋め込まれている。また、上記選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２の対向する側面には、それぞれ、上記第１の層間絶縁膜１７と同一の材料からなる側壁絶縁膜１８が形成されている。さらに、上記メモリセルトランジスタＭＣのゲート電極部ＧＥ１の上面、上記第１の層間絶縁膜１７の上面、並びに、上記選択ゲートトランジスタＳＧＳの上記ゲート電極部ＧＥ２の上面および相互間には、それぞれ、バリア用絶縁膜（たとえば、ＳｉＮ膜）１９を介して、第２の層間絶縁膜２０が堆積されている。
【００２４】
そして、上記選択ゲートトランジスタＳＧＳの上記ゲート電極部ＧＥ２の相互間には、ソース線コンタクトＳＣが形成されている。このソース線コンタクトＳＣの一端は、上記第２の層間絶縁膜２０、上記バリア用絶縁膜１９、および、上記ゲート絶縁膜１３を貫通し、上記拡散層１６に接続されている。ソース線コンタクトＳＣの他端は、上記第２の層間絶縁膜２０の上面に、行方向に設けられた共通ソース線ＳＬに接続されている。この共通ソース線ＳＬ上には、第３の層間絶縁膜２１を介して、上記共通ソース線ＳＬに直交する方向（列方向）に走るビット線ＢＬが設けられている。
【００２５】
なお、図示していないが、ビット線コンタクトＢＣを介して、上記ビット線ＢＬにつながる選択ゲートトランジスタＳＧＤも、上記した選択ゲートトランジスタＳＧＳとほぼ同様の構成とされている。
【００２６】
上記したように、シリコン基板１１の表面部に溝部１２を形成し、その溝部１２内に、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート電極部ＧＥ２の少なくとも一部を形成するようにしている。これにより、シリコン基板１１の垂直方向において、溝部１２の深さに応じて、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート長を稼ぐことが可能となるとともに、ＳＣＥ対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタＳＧＤ，ＳＧＳを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタＳＧＤ，ＳＧＳの水平方向のゲート長をスケーリングにより小さくでき、ＮＡＮＤ型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【００２７】
以下に、図４〜図１２を参照して、上記した構成のＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）の製造方法について説明する。ここでは、選択ゲートトランジスタＳＧＳを例に示している。なお、各図面において、図（ａ）は平面図であり、図（ｂ）はビット線方向（セルのゲート長Ｌ方向）に沿う断面図であり、図（ｃ）はワード線方向（セルのゲート幅Ｗ方向）に沿う断面図である。
【００２８】
まず、たとえば図４（ａ），（ｂ），（ｃ）に示すように、シリコン基板１１の表面部に、選択ゲートトランジスタＳＧＳの形成部に対応させて、それぞれ、所定の深さの溝部１２を形成する。次いで、シリコン基板１１の上面に、全面的に、ゲート絶縁膜１３を形成する。
【００２９】
次に、たとえば図５（ａ），（ｂ），（ｃ）に示すように、ゲート絶縁膜１３の上面に、全面的に、浮遊ゲートＦＧとなる導電膜３１ａをデポジット（以下、単にデポという）する。この導電膜３１ａは、たとえばエッチバックにより、溝部１２に沿ってほぼ均一な膜厚となるように形成される。
【００３０】
次に、たとえば図６（ａ），（ｂ），（ｃ）に示すように、上記導電膜３１ａの上面に、全面的に、マスク材となるシリコン窒化膜（以下、ＳｉＮ膜と略記する）３２をほぼ均一な膜厚となるようにデポする。
【００３１】
次に、たとえば図７（ａ），（ｂ），（ｃ）に示すように、ＳｉＮ膜３２を加工して、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域３３を形成するためのマスクパターン３２ａを形成する。マスクパターン３２ａは、たとえば、ビット線に沿う方向にストライプ状に設けられる。そして、そのマスクパターン３２ａにしたがって、その下層の、導電膜３１ａ、ゲート絶縁膜１３、および、シリコン基板１１をエッチングして、複数のトレンチ３３ａを形成する。続いて、各トレンチ３３ａ内を素子分離用絶縁膜（たとえば、酸化膜）３３ｂにより埋め込んだ後、上記マスクパターン３２ａをストッパに、素子分離用絶縁膜３３ｂの上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化し、ＳＴＩ構造の素子分離領域３３を完成させる。
【００３２】
次に、たとえば図８（ａ），（ｂ），（ｃ）に示すように、マスクパターン３２ａを剥離した後、さらに、素子分離領域３３の上面をエッチバックなどして高さを調節し、導電膜３１ａの上面の高さに合わせる。
【００３３】
次に、たとえば図９（ａ），（ｂ），（ｃ）に示すように、導電膜３１ａの上面に、全面的に、インターポリ絶縁膜１４となる絶縁膜３４および制御ゲートＣＧとなる１層目の導電膜３１ｂを順にデポする。
【００３４】
次に、たとえば図１０（ａ），（ｂ），（ｃ）に示すように、溝部１２に対応する、上記導電膜３１ｂおよび絶縁膜３４の一部をフォトリソグラフィなどにより開孔し、その下層の導電膜３１ａの上面を露出させる。
【００３５】
次に、たとえば図１１（ａ），（ｂ），（ｃ）に示すように、導電膜３１ｂの上面に、全面的に、制御ゲートＣＧとなる２層目の導電膜３１ｃをデポする。この導電層３１ｃの一部は、上記開孔を介して、下層の導電膜３１ａと電気的に接続される。
【００３６】
次に、たとえば図１２（ａ），（ｂ），（ｃ）に示すように、導電層３１ｃ，３１ｂ，３１ａおよび絶縁膜３４を加工して、上記シリコン基板１１の表面上に、メモリセルトランジスタＭＣのゲート電極部ＧＥ１を形成する。また、溝部１２の対向する各段差部分に、たとえば、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２を同時に形成する。この実施形態の場合、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２は垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部ＧＥ２の水平方向のゲート長を十分に小さくできる。
【００３７】
続いて、各ゲート電極部ＧＥ１の両側部に対応する、上記シリコン基板１１の表面部に、それぞれゲート絶縁膜１３を介して、メモリセルトランジスタＭＣのソースまたはドレインとなる拡散層１５を、イオン注入法などにより形成する。また、たとえば、溝部１２に対応する上記シリコン基板１１の、上記ゲート電極部ＧＥ２の相互間に、選択ゲートトランジスタＳＧＳのソースとなる拡散層１６を同時に形成する。なお、選択ゲートトランジスタＳＧＳのドレインは、隣接するメモリセルトランジスタＭＣの拡散層１５と兼用されている。こうして、メモリセルユニットＭＣＵにおけるメモリセルトランジスタＭＣ、および、垂直方向のチャネル成分をもつ選択ゲートトランジスタＳＧＳが形成される。
【００３８】
この後、全面的に第１の層間絶縁膜１７をデポし、メモリセルトランジスタＭＣの各ゲート電極部ＧＥ１の相互間を埋め込むとともに、その第１の層間絶縁膜１７をエッチバックなどして、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２の対向する側面に、それぞれ、側壁絶縁膜１８を形成する。
【００３９】
さらに、バリア用絶縁膜１９および第２の層間絶縁膜２０を全面的にデポした後、上記第２の層間絶縁膜２０の上面を平坦化する。そして、選択ゲートトランジスタＳＧＳのゲート電極部ＧＥ２の相互間に、上記第２の層間絶縁膜２０、上記バリア用絶縁膜１９、および、上記ゲート絶縁膜１３を貫通し、上記拡散層１６につながるソース線コンタクトＳＣを形成する。また、第２の層間絶縁膜２０の上面に、上記ソース線コンタクトＳＣにつながる共通ソース線ＳＬを形成した後、全面的に、第３の層間絶縁膜２１を形成する。そして、この第３の層間絶縁膜２１の上面に、図示していない選択ゲートトランジスタＳＧＤにつながるビット線ＢＬを形成する。これにより、図３に示した断面構造を有するメモリセルアレイＭＣＡが完成する。
【００４０】
なお、選択ゲートトランジスタＳＧＤに関しては、上記したように、選択ゲートトランジスタＳＧＳとほぼ同一の工程により、ほぼ同時に形成される。選択ゲートトランジスタＳＧＳの形成と異なるのは、第２の層間絶縁膜２０の上面を平坦化した後に、ソース線コンタクトＳＣの形成を行うことなく、上記第３の層間絶縁膜２１の形成が行われる。そして、上記第３の層間絶縁膜２１、上記第２の層間絶縁膜２０、上記バリア用絶縁膜１９、および、上記ゲート絶縁膜１３を貫通し、拡散層１６につながるビット線コンタクトＢＣが形成される。この後、第３の層間絶縁膜２１の上面に、上記ビット線コンタクトＢＣにつながるビット線ＢＬが形成される。
【００４１】
また、上述した本実施形態においては、溝部１２の対向する各段差部分をほぼ直角とした場合を例に説明したが、これに限らず、たとえば図１３に示すように、シリコン基板１１の上面とのなす角度θが２０度以上、もしくは、たとえば図１４に示すように、１６０度以下であれば同様の効果が期待できる。
【００４２】
［第２の実施の形態］
図１５は、本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（セルアレイの断面構造）を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたＮＡＮＤ構造のメモリセルユニットを備える、ＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）を例に説明する。なお、本図は図２のIII − III線に沿う断面に対応するもので、図３と同一箇所には同一符号を付して、詳しい説明は割愛する。
【００４３】
たとえば図１５に示すように、シリコン基板１１の表面部には、所定の深さの溝部１２が選択的に形成されている。溝部１２は、ワード線ＷＬに並行する、行方向に沿って設けられている。また、溝部１２の対向する各段差部分は、上記シリコン基板１１の上面（水平面）に対してほぼ直角（９０度）となっている。
【００４４】
溝部１２を除く、上記シリコン基板１１の表面部には、それぞれ、各メモリセルユニットＭＣＵにおける複数のメモリセルトランジスタＭＣが形成されている。各メモリセルトランジスタＭＣは、ゲート絶縁膜（たとえば、薄いトンネル酸化膜）１３を介して、ゲート電極部ＧＥ１としての、浮遊ゲートＦＧと、インターポリ絶縁膜（たとえば、ＯＮＯ膜もしくはＡｌ2 Ｏ3 またはＨｆＯｘなどのｈｉｇｈ−ｋ膜）１４と、制御ゲートＣＧとを備えている。制御ゲートＣＧはワード線ＷＬとして、つまり、行方向の複数の制御ゲートＣＧを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、各ゲート電極部ＧＥ１の両側部に対応する、上記シリコン基板１１の表面部には、それぞれ、メモリセルトランジスタＭＣのソースまたはドレインとなる拡散層１５が形成されている。
【００４５】
一方、上記シリコン基板１１上の上記溝部１２には、列方向に隣接する、各メモリセルユニットＭＣＵにおける選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａが、それぞれ対向するようにして形成されている。ここで、各選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａは基本的には単層ゲート構造とされ、その直下のゲート絶縁膜４１が、たとえば、メモリセルトランジスタＭＣのゲート電極部ＧＥ１の直下のゲート絶縁膜１３とは異なる膜種もしくは異なる膜厚により形成されている。すなわち、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａは、ゲート絶縁膜（たとえば、インターポリ絶縁膜１４を形成するための絶縁膜）４１上に設けられた、制御ゲートＣＧを形成するための導電膜を主体に構成されている。ただし、各選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａには、製造工程上、浮遊ゲートＦＧを形成するための導電膜が存在する。この導電膜（ＦＧ）へのホットキャリアの注入が十分に小さければ、実用上、問題はない。
【００４６】
溝部１２に対応する上記シリコン基板１１の、上記ゲート電極部ＧＥ２ａの相互間には、選択ゲートトランジスタＳＧＳａのソースとなる拡散層１６が形成されている。選択ゲートトランジスタＳＧＳａのドレインは、隣接するメモリセルトランジスタＭＣの拡散層１５と兼用されている。
【００４７】
本実施形態の場合、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａは、上記溝部１２の対向する各段差部分に、それぞれ、少なくとも一部が対応するようにして形成されている。すなわち、溝部１２内に、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａの少なくとも一部が埋め込まれている。これにより、シリコン基板１１の垂直方向に対して、ゲート電極部ＧＥ２ａの長さ（ゲート長）を稼ぐことが可能となる。つまり、ゲート長をスケーリングによって小さくする場合にも、ＳＣＥ対策として、選択ゲートトランジスタＳＧＳａに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置（ＮＡＮＤ型フラッシュメモリ）の小面積化において、従来は不可能であった、選択ゲートトランジスタＳＧＳａの水平方向のゲート長をスケーリングによって十分に小さくできる。
【００４８】
しかも、本実施形態においては、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａの直下のゲート絶縁膜４１の膜種および膜厚を、メモリセルトランジスタＭＣのゲート電極部ＧＥ１の直下のゲート絶縁膜１３と異ならせることが容易に可能である。よって、選択ゲートトランジスタＳＧＳａのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜４１の信頼性などの問題は回避できる。
【００４９】
上記メモリセルトランジスタＭＣのゲート電極部ＧＥ１の相互間には、第１の層間絶縁膜１７が埋め込まれている。また、上記選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａの対向する側面には、それぞれ、上記第１の層間絶縁膜１７と同一の材料からなる側壁絶縁膜１８が形成されている。さらに、上記メモリセルトランジスタＭＣのゲート電極部ＧＥ１の上面、上記第１の層間絶縁膜１７の上面、並びに、上記選択ゲートトランジスタＳＧＳａの上記ゲート電極部ＧＥ２ａの上面および相互間には、それぞれ、バリア用絶縁膜（たとえば、ＳｉＮ膜）１９を介して、第２の層間絶縁膜２０が堆積されている。
【００５０】
そして、上記選択ゲートトランジスタＳＧＳａの上記ゲート電極部ＧＥ２ａの相互間には、ソース線コンタクトＳＣが形成されている。このソース線コンタクトＳＣの一端は、上記第２の層間絶縁膜２０、上記バリア用絶縁膜１９、および、上記ゲート絶縁膜４１を貫通し、上記拡散層１６に接続されている。ソース線コンタクトＳＣの他端は、上記第２の層間絶縁膜２０の上面に、行方向に設けられた共通ソース線ＳＬに接続されている。この共通ソース線ＳＬ上には、第３の層間絶縁膜２１を介して、上記共通ソース線ＳＬに直交する方向（列方向）に走るビット線ＢＬが設けられている。
【００５１】
なお、図示していないが、ビット線コンタクトＢＣを介して、上記ビット線ＢＬにつながる選択ゲートトランジスタ（ＳＧＤａ）も、上記した選択ゲートトランジスタＳＧＳａとほぼ同様の構成とされている。
【００５２】
上記したように、シリコン基板１１の表面部に溝部１２を形成し、その溝部１２内に、選択ゲートトランジスタＳＧＤａ，ＳＧＳａのゲート電極部ＧＥ２ａの少なくとも一部を形成するようにしている。これにより、シリコン基板１１の垂直方向において、溝部１２の深さに応じて、選択ゲートトランジスタＳＧＤａ，ＳＧＳａのゲート長を稼ぐことが可能となるとともに、ＳＣＥ対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタＳＧＤａ，ＳＧＳａを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタＳＧＤａ，ＳＧＳａの水平方向のゲート長をスケーリングにより小さくでき、ＮＡＮＤ型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【００５３】
以下に、図１６〜図２１を参照して、上記した構成のＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）の製造方法について説明する。ここでは、選択ゲートトランジスタＳＧＳａを例に示している。なお、各図面において、図（ａ）は平面図であり、図（ｂ）はビット線方向（セルのゲート長Ｌ方向）に沿う断面図であり、図（ｃ）はワード線方向（セルのゲート幅Ｗ方向）に沿う断面図である。
【００５４】
まず、たとえば図１６（ａ），（ｂ），（ｃ）に示すように、シリコン基板１１の上面に、全面的に、ゲート絶縁膜１３を形成する。
【００５５】
次に、たとえば図１７（ａ），（ｂ），（ｃ）に示すように、上記ゲート絶縁膜１３の上面に、全面的に、浮遊ゲートＦＧとなる導電膜３１ａをデポする。
【００５６】
次に、上記導電膜３１ａの上面に、全面的に、マスク材となるＳｉＮ膜をほぼ均一な膜厚となるようにデポする。この後、たとえば図１８（ａ），（ｂ），（ｃ）に示すように、ＳｉＮ膜を加工して、ＳＴＩ構造の素子分離領域３３を形成するためのマスクパターン３２ａを形成する。マスクパターン３２ａは、たとえば、ビット線に沿う方向にストライプ状に設けられる。そして、そのマスクパターン３２ａにしたがって、その下層の、導電膜３１ａ、ゲート絶縁膜１３、および、シリコン基板１１をエッチングして、複数のトレンチ３３ａを形成する。続いて、各トレンチ３３ａ内を素子分離用絶縁膜（たとえば、酸化膜）３３ｂにより埋め込んだ後、上記マスクパターン３２ａをストッパに、素子分離用絶縁膜３３ｂの上面をＣＭＰ法などにより平坦化し、ＳＴＩ構造の素子分離領域３３を完成させる。
【００５７】
次に、マスクパターン３２ａを剥離した後、さらに、素子分離領域３３の上面をエッチバックなどして高さを調節し、導電膜３１ａの上面の高さに合わせる。続いて、上記導電膜３１ａおよび上記素子分離領域３３の上面に、全面的に、マスク材となるＳｉＮ膜をほぼ均一な膜厚となるように再デポする。この後、たとえば図１９（ａ），（ｂ），（ｃ）に示すように、ＳｉＮ膜を加工して、所定の深さの溝部１２を形成するためのマスクパターン４２ａを形成する。そして、そのマスクパターン４２ａにしたがって、その下層の、導電膜３１ａ、ゲート絶縁膜１３、素子分離領域３３、および、シリコン基板１１をエッチングして、選択ゲートトランジスタＳＧＳａの形成部に対応させて、溝部１２を形成する。
【００５８】
次に、マスクパターン４２ａを剥離した後、たとえば図２０（ａ），（ｂ），（ｃ）に示すように、全面的に、インターポリ絶縁膜１４となる絶縁膜３４および制御ゲートＣＧとなる導電膜３１ｂを順にデポする。
【００５９】
次に、たとえば図２１（ａ），（ｂ），（ｃ）に示すように、導電層３１ｂ，３１ａおよび絶縁膜３４を加工して、上記シリコン基板１１の表面上に、メモリセルトランジスタＭＣのゲート電極部ＧＥ１を形成する。また、溝部１２の対向する各段差部分に、たとえば、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａを同時に形成する。この実施形態の場合、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａは垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部ＧＥ２ａの水平方向のゲート長を十分に小さくできる。
【００６０】
続いて、各ゲート電極部ＧＥ１の両側部に対応する、上記シリコン基板１１の表面部に、それぞれゲート絶縁膜１３を介して、メモリセルトランジスタＭＣのソースまたはドレインとなる拡散層１５を、イオン注入法などにより形成する。また、たとえば、溝部１２に対応する上記シリコン基板１１の、上記ゲート電極部ＧＥ２の相互間に、選択ゲートトランジスタＳＧＳａのソースとなる拡散層１６を同時に形成する。なお、選択ゲートトランジスタＳＧＳａのドレインは、隣接するメモリセルトランジスタＭＣの拡散層１５と兼用されている。こうして、メモリセルユニットＭＣＵにおけるメモリセルトランジスタＭＣ、および、垂直方向のチャネル成分をもつ選択ゲートトランジスタＳＧＳａが形成される。
【００６１】
この後、全面的に第１の層間絶縁膜１７をデポし、メモリセルトランジスタＭＣの各ゲート電極部ＧＥ１の相互間を埋め込むとともに、その第１の層間絶縁膜１７をエッチバックなどして、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａの対向する側面に、それぞれ、側壁絶縁膜１８を形成する。
【００６２】
さらに、バリア用絶縁膜１９および第２の層間絶縁膜２０を全面的にデポした後、上記第２の層間絶縁膜２０の上面を平坦化する。そして、選択ゲートトランジスタＳＧＳａのゲート電極部ＧＥ２ａの相互間に、上記第２の層間絶縁膜２０、上記バリア用絶縁膜１９、および、上記ゲート絶縁膜４１を貫通し、上記拡散層１６につながるソース線コンタクトＳＣを形成する。また、第２の層間絶縁膜２０の上面に、上記ソース線コンタクトＳＣにつながる共通ソース線ＳＬを形成した後、全面的に、第３の層間絶縁膜２１を形成する。そして、この第３の層間絶縁膜２１の上面に、図示していない選択ゲートトランジスタ（ＳＧＤａ）につながるビット線ＢＬを形成する。これにより、図１５に示した断面構造を有するメモリセルアレイＭＣＡが完成する。
【００６３】
なお、選択ゲートトランジスタＳＧＤａに関しては、上記したように、選択ゲートトランジスタＳＧＳａとほぼ同一の工程により、ほぼ同一の形状を有して形成される。選択ゲートトランジスタＳＧＳａの形成と異なるのは、第２の層間絶縁膜２０の上面を平坦化した後に、ソース線コンタクトＳＣの形成を行うことなく、上記第３の層間絶縁膜２１の形成が行われる。そして、上記第３の層間絶縁膜２１、上記第２の層間絶縁膜２０、上記バリア用絶縁膜１９、および、上記ゲート絶縁膜４１を貫通し、拡散層１６につながるビット線コンタクトＢＣが形成される。この後、第３の層間絶縁膜２１の上面に、上記ビット線コンタクトＢＣにつながるビット線ＢＬが形成される。
【００６４】
また、上述した本実施形態においても、溝部１２の対向する各段差部分をほぼ直角とした場合を例に説明したが、これに限らず、たとえば図１３に示すように、シリコン基板１１の上面とのなす角度θが２０度以上、もしくは、たとえば図１４に示すように、１６０度以下であれば同様の効果が期待できる。
【００６５】
［第３の実施の形態］
図２２は、本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（セルアレイの断面構造）を示すものである。ここでは、所定個のメモリセルトランジスタが列方向に直列に接続されたＮＡＮＤ構造のメモリセルユニットを備える、ＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）を例に説明する。なお、本図は図２のIII − III線に沿う断面に対応するもので、図３と同一箇所には同一符号を付して、詳しい説明は割愛する。
【００６６】
たとえば図２２に示すように、シリコン基板１１の表面部には、それぞれ、各メモリセルユニットＭＣＵにおける複数のメモリセルトランジスタＭＣが形成されている。各メモリセルトランジスタＭＣは、ゲート絶縁膜（たとえば、薄いトンネル酸化膜）１３を介して、ゲート電極部ＧＥ１としての、浮遊ゲートＦＧと、インターポリ絶縁膜（たとえば、ＯＮＯ膜もしくはｈｉｇｈ−ｋ膜）１４と、制御ゲートＣＧとを備えている。制御ゲートＣＧはワード線ＷＬとして、つまり、行方向の複数の制御ゲートＣＧを互いに接続するように、図面の手前から奥に向かって連続的に設けられている。また、列方向の各ゲート電極部ＧＥ１の両側部に対応する、上記シリコン基板１１の表面部には、それぞれ、メモリセルトランジスタＭＣのソースまたはドレインとなる拡散層１５が形成されている。
【００６７】
一方、上記シリコン基板１１上の所定箇所、たとえば、列方向に隣接する、各メモリセルユニットＭＣＵにおけるメモリセル列ＭＣＬの相互間（端部）には、それぞれ、選択ゲートトランジスタＳＧＳｂが形成されている。ここで、各選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂは、基本的には、トレンチゲート構造とされている。上記ゲート電極部ＧＥ２ｂは、その一部が、上記シリコン基板１１の表面部に埋め込まれている。すなわち、各選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂは、シリコン基板１１の上面に設けられる第２の層間絶縁膜２０およびバリア用絶縁膜（たとえば、ＳｉＮ膜）１９を貫通し、かつ、シリコン基板１１の表面部に形成されたトレンチ５１内に、ゲート絶縁膜５２を介して、ポリシリコン膜もしくは金属膜などが埋め込まれてなる構成とされている。
【００６８】
なお、ゲート絶縁膜５２は、上記第２の層間絶縁膜２０の上面および上記トレンチ５１の内面に沿って一体的に設けられている。ゲート絶縁膜５２としては、たとえば、酸化もしくはデポにより、メモリセルトランジスタＭＣのゲート電極部ＧＥ１の直下のゲート絶縁膜１３とは異なる膜種もしくは異なる膜厚により形成することが可能である。また、トレンチ５１の底面に対応する、上記シリコン基板１１の界面に対し、必要に応じて、しきい値調整用のチャネル・インプランテーションを行うことも可能である。
【００６９】
選択ゲートトランジスタＳＧＳｂが対応する、上記シリコン基板１１の表面部には、バリア用絶縁膜１９を介して、選択ゲートトランジスタＳＧＳｂのソースまたはドレインとなる拡散層１６が形成されている。選択ゲートトランジスタＳＧＳｂのドレインは、隣接するメモリセルトランジスタＭＣのソースと兼用されている。
【００７０】
本実施形態の場合、上記シリコン基板１１の表面部に、それぞれ、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂの少なくとも一部が埋め込まれている。これにより、シリコン基板１１の垂直方向に対して、ゲート電極部ＧＥ２ｂの長さ（ゲート長）を稼ぐことが可能となる。つまり、水平方向のゲート長をスケーリングによって小さくする場合にも、ＳＣＥ対策として、選択ゲートトランジスタＳＧＳｂに垂直方向のチャネル成分をもたせることが可能となる。したがって、装置（ＮＡＮＤ型フラッシュメモリ）の小面積化において、従来は不可能であった、選択ゲートトランジスタＳＧＳｂの水平方向のゲート長をスケーリングによって十分に小さくできる。
【００７１】
しかも、本実施形態においては、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂにおけるゲート絶縁膜５２の膜種および膜厚を、メモリセルトランジスタＭＣのゲート電極部ＧＥ１の直下のゲート絶縁膜１３と異ならせることが容易に可能である。よって、選択ゲートトランジスタＳＧＳｂのゲート長をスケーリングした場合にも、電界集中の問題や、ゲート絶縁膜５２の信頼性などの問題は回避できる。
【００７２】
上記メモリセルトランジスタＭＣのゲート電極部ＧＥ１の相互間には、第１の層間絶縁膜１７が埋め込まれている。また、上記ゲート電極部ＧＥ１の、上記選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂと対向する側面には、それぞれ、上記第１の層間絶縁膜１７と同一の材料からなる側壁絶縁膜１８が形成されている。さらに、上記メモリセルトランジスタＭＣのゲート電極部ＧＥ１の上面、上記第１の層間絶縁膜１７の上面、並びに、上記拡散層１６に対応する、上記シリコン基板１１の表面上には、それぞれ、バリア用絶縁膜１９を介して、たとえばプリメタルデュレクトリック（ＰＭＤ）法により第２の層間絶縁膜２０が堆積されている。
【００７３】
そして、上記選択ゲートトランジスタＳＧＳｂの上記ゲート電極部ＧＥ２ｂの相互間には、ソース線コンタクトＳＣが形成されている。このソース線コンタクトＳＣの一端は、上記第２の層間絶縁膜２０および上記バリア用絶縁膜１９を貫通し、上記拡散層１６に接続されている。ソース線コンタクトＳＣの他端は、上記第２の層間絶縁膜２０および上記ゲート絶縁膜５２を貫通し、行方向に設けられた共通ソース線ＳＬに接続されている。この共通ソース線ＳＬ上には、第３の層間絶縁膜２１を介して、上記共通ソース線ＳＬに直交する方向（列方向）に走るビット線ＢＬが設けられている。
【００７４】
なお、図示していないが、ビット線コンタクトＢＣを介して、上記ビット線ＢＬにつながる選択ゲートトランジスタ（ＳＧＤｂ）も、上記した選択ゲートトランジスタＳＧＳｂとほぼ同様の構成とされている。
【００７５】
上記したように、シリコン基板１１の表面部に、トレンチゲート構造を有して、選択ゲートトランジスタＳＧＤｂ，ＳＧＳｂのゲート電極部ＧＥ２ｂを形成するようにしている。これにより、シリコン基板１１の垂直方向において、ゲート電極部ＧＥ２ｂの埋め込みの深さに応じて、選択ゲートトランジスタＳＧＤｂ，ＳＧＳｂのゲート長を稼ぐことが可能となるとともに、ＳＣＥ対策として、垂直方向のチャネル成分をもつ選択ゲートトランジスタＳＧＤｂ，ＳＧＳｂを形成することが可能となる。したがって、カットオフ特性を損なうことなく、選択ゲートトランジスタＳＧＤｂ，ＳＧＳｂの水平方向のゲート長をスケーリングにより小さくでき、ＮＡＮＤ型フラッシュメモリの面積をいっそう小さくすることが可能となる。
【００７６】
以下に、図２３〜図２７を参照して、上記した構成のＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）の製造方法について説明する。ここでは、選択ゲートトランジスタＳＧＳｂを例に示している。なお、各図面において、図（ａ）は平面図であり、図（ｂ）はビット線方向（セルのゲート長Ｌ方向）に沿う断面図であり、図（ｃ）はワード線方向（セルのゲート幅Ｗ方向）に沿う断面図である。
【００７７】
まず、シリコン基板１１の上面に、全面的に、ゲート絶縁膜１３を形成する。次いで、ゲート絶縁膜１３の上面に、全面的に、浮遊ゲートＦＧとなる導電膜をデポする。次いで、浮遊ゲートＦＧとなる導電膜、上記ゲート絶縁膜１３、および、シリコン基板１１を加工して、ビット線ＢＬ方向に沿う、複数のＳＴＩ構造の素子分離領域３３を形成するとともに、それぞれ、メモリセルトランジスタＭＣのゲート電極部ＧＥ１の浮遊ゲートＦＧを形成する。次いで、素子分離領域３３の上面をエッチバックなどして高さを調節した後、素子分離領域３３および浮遊ゲートＦＧの上面に、全面的に、インターポリ絶縁膜１４となる絶縁膜および制御ゲートＣＧとなる導電膜を順にデポする。次いで、インターポリ絶縁膜１４となる絶縁膜および制御ゲートＣＧとなる導電膜を加工して、上記シリコン基板１１の表面上に、それぞれ、メモリセルトランジスタＭＣのゲート電極部ＧＥ１を完成させる。次いで、各ゲート電極部ＧＥ１の列方向の両側部に対応する、上記シリコン基板１１の表面部に、それぞれ、メモリセルトランジスタＭＣのソースまたはドレインとなる拡散層１５を、イオン注入法などにより形成する。また、たとえば、選択ゲートトランジスタＳＧＳｂに対応する、上記シリコン基板１１の表面部に、選択ゲートトランジスタＳＧＳｂのソースまたはドレインとなる拡散層１６を同時に形成する。なお、選択ゲートトランジスタＳＧＳｂのドレインは、隣接するメモリセルトランジスタＭＣのソースと兼用されている。
【００７８】
こうして、メモリセルユニットＭＣＵにおける複数のメモリセルトランジスタＭＣが形成された状態において、全面的に第１の層間絶縁膜１７をデポし、メモリセルトランジスタＭＣの各ゲート電極部ＧＥ１の相互間を埋め込むとともに、その第１の層間絶縁膜１７をエッチバックなどして、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂに対向する、上記ゲート電極部ＧＥ１の側面にそれぞれ側壁絶縁膜１８を形成する。次いで、上記側壁絶縁膜１８などを含む、上記シリコン基板１１の上面に、全面的に、バリア用絶縁膜１９をデポする（以上、図２３（ａ），（ｂ），（ｃ）参照）。
【００７９】
次に、たとえば図２４（ａ），（ｂ），（ｃ）に示すように、上記バリア用絶縁膜１９の上面に、全面的に、第２の層間絶縁膜２０をデポした後、上記第２の層間絶縁膜２０の上面をＣＭＰ法などにより平坦化する。
【００８０】
次に、たとえば図２５（ａ），（ｂ），（ｃ）に示すように、選択ゲートトランジスタＳＧＳｂの形成位置に対応させて、所定の深さのトレンチ５１を形成する。トレンチ５１は、たとえば、上記第２の層間絶縁膜２０および上記バリア用絶縁膜１９を貫通し、かつ、拡散層１６よりも深く、上記シリコン基板１１の表面部を掘り込むようにして形成される。
【００８１】
次に、たとえば図２６（ａ），（ｂ），（ｃ）に示すように、上記トレンチ５１の内面をそれぞれ含む、上記第２の層間絶縁膜２０の上面に、たとえば、酸化もしくはデポにより、ゲート絶縁膜５２を形成する。
【００８２】
次に、たとえば図２７（ａ），（ｂ），（ｃ）に示すように、上記トレンチ５１内にポリシリコン膜もしくは金属膜などを埋め込んで、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂを形成する。これにより、垂直方向のチャネル成分をもつ選択ゲートトランジスタＳＧＳｂが実現される。
【００８３】
すなわち、本実施形態においては、シリコン基板１１の表面部に、少なくとも一部が埋め込まれた、トレンチゲート構造を有する、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂを形成するようにしている。この場合、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂは垂直方向のチャネル成分をもつため、従来に比べ、ゲート電極部ＧＥ２ｂの水平方向のゲート長を十分に小さくできる。
【００８４】
この後、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂの相互間に、上記ゲート絶縁膜５２、上記第２の層間絶縁膜２０、および、上記バリア用絶縁膜１９を貫通し、上記拡散層１６につながるソース線コンタクトＳＣを形成する。また、第２の層間絶縁膜２０の上面に、上記ゲート絶縁膜５２を貫通して、上記ソース線コンタクトＳＣにつながる共通ソース線ＳＬを形成した後、全面的に、第３の層間絶縁膜２１を形成する。そして、この第３の層間絶縁膜２１の上面に、図示していない選択ゲートトランジスタＳＧＤｂにつながるビット線ＢＬを形成する。これにより、図２２に示した断面構造を有するメモリセルアレイＭＣＡが完成する。
【００８５】
なお、選択ゲートトランジスタＳＧＤｂに関しては、上記したように、選択ゲートトランジスタＳＧＳｂとほぼ同一の工程により、ほぼ同時に形成される。選択ゲートトランジスタＳＧＳｂの形成と異なるのは、ゲート電極部ＧＥ２ｂを形成した後に、ソース線コンタクトＳＣの形成を行うことなく、上記第３の層間絶縁膜２１の形成が行われる。そして、上記第３の層間絶縁膜２１、上記ゲート絶縁膜５２、上記第２の層間絶縁膜２０、および、上記バリア用絶縁膜１９を貫通し、拡散層１６につながるビット線コンタクトＢＣが形成される。この後、第３の層間絶縁膜２１の上面に、上記ビット線コンタクトＢＣにつながるビット線ＢＬが形成される。
【００８６】
また、上述した本実施形態においては、選択ゲートトランジスタＳＧＳｂのゲート電極部ＧＥ２ｂとは別工程により、ソース線コンタクトＳＣを形成するようにした場合を例に説明したが、これに限らず、たとえばゲート電極部ＧＥ２ｂと同一工程により、ソース線コンタクトＳＣの形成を行うようにすることもできる。
【００８７】
また、本実施形態としては、共通ソース線ＳＬを特に設けることなく、ソース線コンタクトＳＣを、共通ソース線ＳＬを兼用させた構成とすることも可能である。
【００８８】
さらに、上記した第１〜第３の実施形態においては、いずれも、ＮＡＮＤ型フラッシュメモリに適用した場合を例に説明した。これに限らず、たとえば図２８に示すように、所定個のメモリセルトランジスタＭＣが列方向に並列に接続されたＡＮＤ構造のメモリセルユニットＭＣＵを備える、ＡＮＤ型フラッシュメモリにも同様に適用できる。
【００８９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（ＮＡＮＤ型フラッシュメモリにおけるセルアレイの等価回路）を示す回路図。
【図２】図１に示したセルアレイのレイアウト例を示す平面図。
【図３】図１に示したセルアレイの断面構造を示す要部の断面図。
【図４】図３に示したセルアレイの製造方法について説明するために示す図。
【図５】図３に示したセルアレイの製造方法について説明するために示す図。
【図６】図３に示したセルアレイの製造方法について説明するために示す図。
【図７】図３に示したセルアレイの製造方法について説明するために示す図。
【図８】図３に示したセルアレイの製造方法について説明するために示す図。
【図９】図３に示したセルアレイの製造方法について説明するために示す図。
【図１０】図３に示したセルアレイの製造方法について説明するために示す図。
【図１１】図３に示したセルアレイの製造方法について説明するために示す図。
【図１２】図３に示したセルアレイの製造方法について説明するために示す図。
【図１３】図３に示したセルアレイにおいて、シリコン基板の上面と溝部とのなす角度θの一例について示す断面図。
【図１４】図３に示したセルアレイにおいて、シリコン基板の上面と溝部とのなす角度θの他の例について示す断面図。
【図１５】本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（ＮＡＮＤ型フラッシュメモリにおけるセルアレイの断面構造）を示す要部の断面図。
【図１６】図１５に示したセルアレイの製造方法について説明するために示す図。
【図１７】図１５に示したセルアレイの製造方法について説明するために示す図。
【図１８】図１５に示したセルアレイの製造方法について説明するために示す図。
【図１９】図１５に示したセルアレイの製造方法について説明するために示す図。
【図２０】図１５に示したセルアレイの製造方法について説明するために示す図。
【図２１】図１５に示したセルアレイの製造方法について説明するために示す図。
【図２２】本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（ＮＡＮＤ型フラッシュメモリにおけるセルアレイの断面構造）を示す要部の断面図。
【図２３】図２２に示したセルアレイの製造方法について説明するために示す図。
【図２４】図２２に示したセルアレイの製造方法について説明するために示す図。
【図２５】図２２に示したセルアレイの製造方法について説明するために示す図。
【図２６】図２２に示したセルアレイの製造方法について説明するために示す図。
【図２７】図２２に示したセルアレイの製造方法について説明するために示す図。
【図２８】本発明の他の実施形態にしたがった、不揮発性半導体記憶装置の基本構成（ＡＮＤ型フラッシュメモリにおけるセルアレイの等価回路）を示す回路図。
【符号の説明】
【００９１】
１１…シリコン基板、１２…溝部、１３…ゲート絶縁膜、１４…インターポリ絶縁膜、１５，１６…拡散層、１７…第１の層間絶縁膜、１８…側壁絶縁膜、１９…バリア用絶縁膜、２０…第２の層間絶縁膜、２１…第３の層間絶縁膜、ＭＣＡ…メモリセルアレイ、ＭＣＵ…メモリセルユニット（ＮＡＮＤ列）、ＢＬ…ビット線、ＳＬ…共通ソース線、ＳＧＤ，ＳＧＳ，ＳＧＳａ，ＳＧＳｂ…選択ゲートトランジスタ、ＭＣ…メモリセルトランジスタ、ＣＧ…制御ゲート、ＦＧ…浮遊ゲート、ＷＬ…ワード線、ＢＣ…ビット線コンタクト、ＳＣ…ソース線コンタクト、ＧＥ１，ＧＥ２，ＧＥ２ａ，ＧＥ２ｂ…ゲート電極部。
【図１】
2006351951.tif 000003
【図２】
2006351951.tif 000004
【図３】
2006351951.tif 000005
【図４】
2006351951.tif 000006
【図５】
2006351951.tif 000007
【図６】
2006351951.tif 000008
【図７】
2006351951.tif 000009
【図８】
2006351951.tif 000010
【図９】
2006351951.tif 000011
【図１０】
2006351951.tif 000012
【図１１】
2006351951.tif 000013
【図１２】
2006351951.tif 000014
【図１３】
2006351951.tif 000015
【図１４】
2006351951.tif 000016
【図１５】
2006351951.tif 000017
【図１６】
2006351951.tif 000018
【図１７】
2006351951.tif 000019
【図１８】
2006351951.tif 000020
【図１９】
2006351951.tif 000021
【図２０】
2006351951.tif 000022
【図２１】
2006351951.tif 000023
【図２２】
2006351951.tif 000024
【図２３】
2006351951.tif 000025
【図２４】
2006351951.tif 000026
【図２５】
2006351951.tif 000027
【図２６】
2006351951.tif 000028
【図２７】
2006351951.tif 000029
【図２８】
2006351951.tif 000030