(57)【要約】【課題】  単一導電型のトランジスタで構成されるシフトレジスタにおいて、回路の小型化及び低消費電力化を図る。【解決手段】  第１の接点（ノードＮ１）の電圧が電源電圧よりも高くあるいは低くなることで出力に電源電圧の電圧を出力するブートストラップ回路を含んだシフトレジスタであって、前記第１の接点に２個以上直列接続されたトランジスタ（Ｔｒ１、Ｔｒ２）と、前期トランジスタのドレイン・ソース間電圧が電源電圧以下となるように前記トランジスタ間の第２の接点（ノードＮ２）に電圧を供給する手段と、前記第１の接点に接続されゲート電極が第１の入力端子に接続された第１の入力トランジスタ（Ｔｒ３）と、出力端子とクロック信号に接続されかつゲート電極に前記第１の接点が接続された出力トランジスタ（Ｔｒ７）を有し、出力トランジスタのゲート電極はブートストラップする期間以外、開放状態にならない。【選択図】      図３
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【特許請求の範囲】
【請求項１】
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、前記出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路において、
前記出力用トランジスタにオン電圧を印加するとき以外は当該出力用トランジスタにオフ電圧を印加し続ける制御手段を有し、
前記制御手段は、出力トランジスタのゲート電極にオフ電圧を印加する少なくとも２個以上直列接続されたトランジスタと、前記複数のトランジスタ同士の接続点にドレイン・ソース間電圧が電源電圧範囲内となるような電圧を印加する電圧供給手段を有することを特徴とするブートストラップ回路。
【請求項２】
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、前記出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路と、
前記出力用トランジスタにオン電圧を印加するとき以外は当該出力用トランジスタにオフ電圧を印加し続ける制御手段を有し、
前記制御手段は、出力トランジスタのゲート電極にオフ電圧を印加する少なくとも２個以上直列接続されたトランジスタと、前記複数のトランジスタ同士の接続点にドレイン・ソース間電圧が電源電圧範囲内となるような電圧を印加する電圧供給手段を有し、
前段のシフトレジスタからデータ信号を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段のシフトレジスタに出力することを特徴とするシフトレジスタ。
【請求項３】
前記データ信号は、第１及び第２のレベル電圧の信号からなり、
前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第２のレベル電圧を出力し、
前記制御手段は、前記複数のトランジスタからなる第１の制御用トランジスタと、第２及び第３の制御用トランジスタを有し、
前記第２の制御用トランジスタは、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなり、前記第１の制御用トランジスタにオフ電圧を印加し、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなり、前記第１の制御用トランジスタにオン電圧を印加し、前記後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなり、前記第１の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第１の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記電圧供給手段は、第４の制御用トランジスタを有し、
前記第４の制御用トランジスタは、前記出力用トランジスタと同時にオンすることにより、前記複数のトランジスタ同士の接続点に前記電源電圧の範囲内の電圧を印加することを特徴とする請求項２に記載のシフトレジスタ。
【請求項５】
前記出力用トランジスタを第１の出力用トランジスタとしたとき、前記第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタを更に備え、前記第２の出力用トランジスタのゲートには、前記第１の出力用トランジスタに供給されるクロック信号と位相の異なるクロック信号が入力されることを特徴とする請求項２に記載のシフトレジスタ。
【請求項６】
前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに前記第２のレベル電圧を出力する複数のトランジスタから成ることを特徴とする請求項２に記載のシフトレジスタ。
【請求項７】
前記電圧供給手段は、前記出力用トランジスタが前記データ信号を出力する出力端子に、前記複数のトランジスタ同士の接続点が接続されたことを特徴とする請求項２に記載のシフトレジスタ。
【請求項８】
前記出力用トランジスタを第１の出力用トランジスタとしたとき、前記第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタを更に備え、
前記第２の制御用トランジスタは、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオフ電圧を印加し、前段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第２の出力用トランジスタは、オン電圧が印加されているときにオンとなって、前記第１の出力用トランジスタが前記データ信号を出力する出力端子に第１のレベル電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力端子に印加されている前記データ信号の電圧を維持することを特徴とする請求項３に記載のシフトレジスタ。
【請求項９】
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号に代えてクロック信号を用いることを特徴とする請求項３または請求項８に記載のシフトレジスタ。
【請求項１０】
前段のシフトレジスタの出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを更に備え、前記第１及び第２のトランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加することを特徴とする請求項３に記載のシフトレジスタ。
【請求項１１】
前記第２の制御用トランジスタに代えて、前段のシフトレジスタの出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを備え、
前記第１及び第２のトランジスタがともにオンになったときに、前記第１の制御用トランジスタにオフ電圧を印加し、前記第１及び第２のトランジスタの少なくとも一方がオフになったときに、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持することを特徴とする請求項３に記載のシフトレジスタ。
【請求項１２】
前記出力用トランジスタのゲート電圧の変動を抑えるコンデンサを更に備えたことを特徴とする請求項２に記載のシフトレジスタ。
【請求項１３】
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、当該出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路において、
電源電圧の範囲外のオン電圧が印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタを備え、
前記第１及び第２の入力用トランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加することを特徴とするブートストラップ回路。
【請求項１４】
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、当該出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路と、
電源電圧の範囲外のオン電圧が印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタを備え、
前記第１及び第２の入力用トランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加し、
前段のシフトレジスタの出力トランジスタのゲート電圧を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段へ出力することを特徴とするシフトレジスタ。
【請求項１５】
前記データ信号は、第１及び第２のレベル電圧の信号からなり、
前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第２のレベル電圧を出力し、
前記制御手段は、第１乃至第３の制御用トランジスタを有し、前記第２の制御用トランジスタは、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第１の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とする請求項１４に記載のシフトレジスタ。
【請求項１６】
前記第１の制御用トランジスタは、ソース・ドレインが直列に接続された複数のトランジスタからなり、
前記制御手段は、第４の制御用トランジスタを更に有し、
前記第４の制御用トランジスタは、前記出力用トランジスタと同時にオンすることにより、前記複数のトランジスタ同士の接続点に前記電源電圧の範囲内の電圧を印加することを特徴とする請求項１５に記載のシフトレジスタ。
【請求項１７】
前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに前記第２のレベル電圧の信号を出力する複数のトランジスタから成ることを特徴とする請求項１４に記載のシフトレジスタ。
【請求項１８】
前記第１の制御用トランジスタは、ソース・ドレインが直列に接続された複数のトランジスタから成り、
前記出力用トランジスタは、前記データ信号を出力する出力端子に、前記複数のトランジスタ同士の接続点が接続されたことを特徴とする請求項１５に記載のシフトレジスタ。
【請求項１９】
前記出力用トランジスタを第１の出力用トランジスタとしたとき、前記第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタを更に備え、
前記第２の制御用トランジスタは、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオフ電圧を印加し、前段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第２の出力用トランジスタは、オン電圧が印加されているときにオンとなって、前記第１の出力用トランジスタが前記データ信号を出力する出力端子に第１のレベル電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力端子に印加されている前記データ信号の電圧を維持することを特徴とする請求項１５に記載のシフトレジスタ。
【請求項２０】
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号に代えてクロック信号を用いることを特徴とする請求項１５に記載のシフトレジスタ。
【請求項２１】
前記第２の制御用トランジスタに代えて、前段のシフトレジスタの出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを備え、前記第１及び第２のトランジスタがともにオンになったときに、前記第１の制御用トランジスタにオフ電圧を印加し、前記第１及び第２のトランジスタの少なくとも一方がオフになったときに、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持することを特徴とする請求項１５に記載のシフトレジスタ。
【請求項２２】
前記出力用トランジスタのゲート電圧の変動を抑えるコンデンサを更に備えたことを特徴とする請求項１４に記載のシフトレジスタ。
【請求項２３】
前記第１もしくは第２の入力トランジスタと出力トランジスタのゲート電極間に第５の制御トランジスタを接続し、
第５の制御トランジスタは、前記出力トランジスタのゲート電極に電源電圧の範囲外のオン電圧が印加されるときにオフになることを特徴とする請求項１３に記載のブートストップ回路。
【請求項２４】
トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、当該出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路と、
電源電圧の範囲外のオン電圧が印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタを備え、
前記第１及び第２の入力用トランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加するものであり、
さらに、前記第１もしくは第２の入力トランジスタと出力トランジスタのゲート電極間に第５の制御トランジスタを接続し、
第５の制御トランジスタは、前記出力トランジスタのゲート電極に電源電圧の範囲外のオン電圧が印加されるときにオフになるものであり、
前段のシフトレジスタからデータ信号を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段のシフトレジスタに出力することを特徴とするシフトレジスタ。
【請求項２５】
前記データ信号は、第１及び第２のレベル電圧の信号からなり、
前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第２のレベル電圧を出力し、
前記制御手段は、第１乃至第３の制御用トランジスタを有し、
前記第２の制御用トランジスタは、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオフ電圧を印加し、前段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第１の制御用トランジスタは、オン電圧が印加されているときにオンとなって、第５の制御トランジスタを介して前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、第５の制御トランジスタを介して前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持することを特徴とする請求項２４に記載のシフトレジスタ。
【請求項２６】
前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに前記第２のレベル電圧を出力する複数のトランジスタからなることを特徴とする請求項２４に記載のシフトレジスタ。
【請求項２７】
前記出力用トランジスタを第１の出力用トランジスタとしたとき、前記第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタを更に備え、
前記第２の制御用トランジスタは、前段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオフ電圧を印加し、前段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持し、
前記第２の出力用トランジスタは、オン電圧が印加されているときにオンとなって、前記第１の出力用トランジスタが前記データ信号を出力する出力端子に第１のレベル電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力端子に印加されている前記データ信号の電圧を維持することを特徴とする請求項２５に記載のシフトレジスタ。
【請求項２８】
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号に代えてクロック信号を入力信号とすることを特徴とする請求項２５に記載のシフトレジスタ。
【請求項２９】
前記第２の制御用トランジスタに代えて、前段のシフトレジスタの出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを備え、
前記第１及び第２のトランジスタがともにオンになったときに、前記第１の制御用トランジスタにオフ電圧を印加し、前記第１及び第２のトランジスタの少なくとも一方がオフになったときに、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持することを特徴とする請求項２５に記載のシフトレジスタ。
【請求項３０】
前記出力用トランジスタのゲート電圧の変動を抑えるコンデンサを更に備えたことを特徴とする請求項２４に記載のシフトレジスタ。
【請求項３１】
回路を構成する前記トランジスタが薄膜トランジスタであることを特徴とする請求項２乃至１２、請求項１４乃至２２、請求項２４乃至３０のいずれか一項に記載のシフトレジスタ。
【請求項３２】
請求項２乃至１２、請求項１４乃至２２、請求項２４乃至３１のいずれかに記載のシフトレジスタを用いたことを特徴とする走査回路。
【請求項３３】
走査する方向が両方向であることを特徴とする請求項３２に記載の走査回路。
【請求項３４】
請求項３２乃至３３の走査回路を用いたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置や有機ＥＬ表示装置などの表示装置の駆動回路に好適なブートストラップ回路等に関する。
【背景技術】
【０００２】
近年、各画素にアクティブ素子である薄膜トランジスタを集積したアクティブマトリクス型表示装置の普及が進んでいる。中でも、携帯電話等の携帯機器においては、ポリシリコントランジスタを用いたアクティブ型の液晶表示装置が、装置の小型化が可能なことから、広く使用されるようになってきた。ポリシリコン薄膜トランジスタは、アモルファスシリコン薄膜トランジスタよりも移動度が高いため、画素を構成する画素トランジスタの他に駆動回路まで、画素部の周辺に同一の製造プロセスによって形成することが容易である。駆動回路には、相互に直交した複数の走査線（ゲート線）及び複数の信号線（ソース線）をそれぞれ駆動するゲート線駆動回路及びソース線駆動回路がある。前記ゲート線駆動回路及び前記ソース線駆動回路には、複数のシフトレジスタで構成された走査回路が使用されている。
【０００３】
このような走査回路を構成するシフトレジスタには、一般にｎチャネル型トランジスタとｐチャネル型トランジスタとを組み合わせたＣＭＯＳ回路が使用されている。
【０００４】
しかし、ＣＭＯＳの製造プロセスは、ｎチャネル型トランジスタとｐチャネル型トランジスタとの両方を作成するため、プロセス工程数が多くなるという欠点を持つ。
【０００５】
そこで、ＣＭＯＳよりも製造工程を短縮し製造コストを下げるために、ｐチャネル型又はｎチャネル型のいずれか一方の導電型のトランジスタ（単一導電型トランジスタ）だけで構成する回路が提案されている。
【０００６】
図２８は、特許文献１に記載の従来のシフトレジスタを用いた走査回路である。走査回路は複数のシフトレジスタで構成されるが、同図ではｎ番目及びｎ＋１番目の２個のシフトレジスタを一例として示してある。ｎ−１段目の出力信号ＯＵＴがｎ段目のシフトレジスタの入力ＩＮに、ｎ段目の出力信号ＯＵＴがｎ＋１段目のシフトレジスタの入力ＩＮにそれぞれ入力される構成になっている。また、図示していないが、１段目のシフトレジスタには、外部から入力されるスタート信号が入力される構成になっている。
【０００７】
図２８に示す従来のシフトレジスタは、６個のｎチャネル型トランジスタＴｒ１０１，Ｔｒ１０２，１０３，Ｔｒ１０４，１０５，１０６、及びＴｒ１１１，Ｔｒ１１２，Ｔｒ１１３，Ｔｒ１１４，Ｔｒ１１５，Ｔｒ１１６から構成され、各信号入力用トランジスタＴｒ１０１，Ｔｒ１１１に入力された入力信号ＩＮの位相をシフトさせて出力する構成になっている。
【０００８】
このため、複数のシフトレジスタをシリアルに接続することによって、スタート信号を順々に位相シフトさせた出力を行う走査回路を構成することができる。
【０００９】
図２９は、図２８に示した従来のシフトレジスタの動作を示すタイミングチャートである。図２８及び図２９を参照しながら、回路の動作について説明する。
【００１０】
まず、時刻ｔ１において、ｎ段目の入力信号ＩＮであるｎ−１段目の出力信号ＯＵＴがハイレベルになると、トランジスタＴｒ１０１が導通状態になり、トランジスタＴｒ１０１とトランジスタＴｒ１０２のノードＮ１０１にＶｄｄ−Ｖｔの電圧が設定されて、保持容量Ｃ１０１に電圧が保持される。ＶＤＤは電源電圧、ＶｔはトランジスタＴｒ１０１のしきい値電圧である。このとき、トランジスタＴｒ１０４も導通状態となるが、クロック信号ＣＬ１がローレベルであるため、出力信号ＯＵＴ＿ｎはローレベルを維持したままになる。また、トランジスタＴｒ１０６も導通状態になるが、出力信号ＯＵＴ＿ｎがローレベルであるため、ノードＮ１０２は、ローレベルを維持した状態になる。
【００１１】
次に時刻ｔ２のタイミングで、入力ＩＮがハイレベルからローレベルに変化すると、トランジスタＴｒ１０１が非導通状態になり、ノードＮ１０１はフローティングの状態になる。このとき、クロック信号ＣＬ１もローレベルからハイレベルに変化するので、保持容量Ｃ１０１、トランジスタＴｒ１０４のゲート・ドレイン間容量及びゲート・ソース間容量を介したブートストラップ効果によって、ノードＮ１０１の電位がＶｄｄ−Ｖｔよりも高い電圧に上昇する。このため、トランジスタＴｒ１０４は、十分なゲート・ソース間電圧が加わる状態になるので、ハイレベルのクロック信号ＣＬ１がトランジスタＴｒ１０４に流れ、出力信号ＯＵＴ＿ｎがハイレベルになる。また、このときトランジスタＴｒ１０６も導通状態になっているので、ハイレベルのクロック信号ＣＬ１がトランジスタＴｒ１０４，Ｔｒ１０６を介して流れ、ノードＮ１０２もハイレベルになる。
【００１２】
次の時刻ｔ３のタイミングでは、ｎ＋１段目の出力信号ＯＵＴ＿ｎ＋１がハイレベルに変化するので、トランジスタＴｒ１０２，Ｔｒ１０３が導通状態になって、ノードＮ１０１はローレベルになる。この時、クロック信号ＣＬ２によってトランジスタＴｒ１０５も導通状態になるので、出力信号ＯＵＴ＿ｎもローレベルになる。この結果、保持容量Ｃ１０１に保持されていた電圧はゼロになる。
【００１３】
次の時刻ｔ４のタイミングでは、クロック信号ＣＬ１がハイレベルになるが、トランジスタＴｒ１０４のゲート・ドレイン間容量Ｃ１０２よりも保持容量Ｃ１０１を大きな値にしておくことで、トランジスタＴｒ１０４は非導通状態を維持して、出力信号ＯＵＴ＿ｎはローレベルを維持する。
【００１４】
時刻ｔ５のタイミング以降は、クロック信号ＣＬ２はハイレベルのときにトランジスタＴｒ１０５が導通状態となって出力ＯＵＴ＿ｎをローレベルに維持し、クロック信号ＣＬ１がハイレベルのときは、保持容量Ｃ１０１を大きな値にしておくことで、トランジスタＴｒ１０４は非導通状態を維持して、出力信号ＯＵＴ＿ｎはローレベルを維持する。
【００１５】
以上の動作によって、ｎ−１段目の出力信号がクロック信号ＣＬ１，ＣＬ２の半周期分位相シフトした出力信号ＯＵＴ＿ｎが得られる。
【００１６】
ｎ＋１段目についても、トランジスタＴｒ１１１〜Ｔｒ１１６がそれぞれトランジスタＴｒ１０１〜Ｔｒ１０６と同じ働きをするので、ｎ段目と同様の動作原理によって、出力信号ＯＵＴ＿ｎ＋１が得られる。ただし、図２８に示すように、ｎ＋１段目は、ｎ段目におけるクロック信号ＣＬ１，ＣＬ２の接続を逆にする。こうすることで、同様の動作になる。すなわち、偶数段と奇数段とによってクロック信号ＣＬ１，ＣＬ２の接続を変えることで、順々に位相シフトした出力が得られる。
【００１７】
このシフトレジスタを液晶表示装置のゲート線を駆動する走査回路に適用した場合を考えると、出力端ＯＵＴに大きなゲート線の負荷が接続されるため、トランジスタＴｒ１０４，Ｔｒ１０５のチャネル幅を大きくして駆動能力を高くする必要が生じる。通常、これらは、トランジスタＴｒ１０１〜１０３，１０６よりも１桁以上大きなチャネル幅に設定されるので、トランジスタサイズが大きくなる。トランジスタＴｒ１０４，１０５のチャネル幅を大きくすると、それに比例して保持容量Ｃ１０１の容量も大きくしなければならないので、保持容量Ｃ１０１は、大きな面積を持つことになる。保持容量Ｃ１０１が小さいと、クロック信号ＣＬ１がローレベルからハイレベルに変化したときにトランジスタＴｒ１０４のゲート・ドレイン間容量Ｃ１０２によって、トランジスタＴｒ１０４のゲート電圧が上昇し、トランジスタＴｒ１０４が導通状態になってしまう。トランジスタＴｒ１０４が導通状態になると、ハイレベルのクロック信号ＣＬ１が出力信号ＯＵＴ＿ｎとして出力されることになる。
【００１８】
図２８は、従来のシフトレジスタをＮチャネル型のトランジスタで構成した例を示したが、Ｐチャネル型のトランジスタでも構成することができる。図３０は、Ｐチャネル型のトランジスタで構成したときの回路図であり、図３１は、図３０に示す回路におけるタイミングチャートである。Ｐチャネル型トランジスタを用いた場合の大きな違いは、図３１に示すように、図２９のタイミングチャートに対して極性が反転した波形になることにある。
【００１９】
さらに、特開２００３−１６７９４号公報にも、Ｎチャネル型のトランジスタで構成されたシフトレジスタの他の例が示されている。
【００２０】
図３２は、特開２００３−１６７９４号公報に記載されているシフトレジスタの回路図であり、図３３は、シフトレジスタの動作を示すタイミングチャートである。
【００２１】
図３２に示された回路では、トランジスタ２２のゲート電圧（Ｆ点）をトランジスタ３４とトランジスタ３３で生成している。これによって、図３３のタイミングチャートに示すように、時刻ｔ２〜ｔ０までＦ点の電位がハイレベルになり、トランジスタ２２が導通状態となるので、Ａ点の電位は、この期間ローレベルとなる。Ａ点の電位が、この期間ローレベルになることで、トランジスタ２４は非導通状態とすることができる。このため、図２８の回路に存在した保持容量Ｃ１０１がなくても、トランジスタ２４を前記期間中に非導通状態とすることができる。
【００２２】
しかし、この構成では、時刻ｔ０〜ｔ２の期間Ａ点の電位がハイレベルの時、正電源DD端子〜トランジスタ２６〜トランジスタ２３〜負電源ＳＳ端子間に電流が流れる。
【００２３】
このため、保持容量Ｃ１０１を充放電する電力消費はないが、この電流に対する電力が消費電力を増大させる要因となる。さらに、時刻ｔ１〜ｔ２の間、Ａ点の電圧はブートストラップ効果によって正電源ＤＤ電圧よりも高い電圧になるため、トランジスタ２１及びトランジスタ２２のドレイン・ソース間には電源電圧以上の電圧が印加されることになる。
【特許文献１】特許第２９２１５１０号公報（図１等）
【特許文献２】特開２００３-１６７９４号公報（図１０等）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
このような走査回路を搭載した液晶表示装置は、近年画面の解像度が著しく向上している。これに伴って、走査回路も小型にできる回路が望まれている。
【００２５】
しかし、特許第２９２１５１０号に記載の従来のシフトレジスタでは、チャネル幅の大きいトランジスタＴｒ１０４のゲート・ドレイン間容量Ｃ１０２よりも更に大きな保持容量Ｃ１０１をトランジスタＴｒ１０４のゲート・ソース間に接続する必要がある。
【００２６】
そのため、回路面積が大きくなって、回路の小型化が難しいという問題があった。また、容量の大きな保持容量Ｃ１０１を充放電するために、その分消費電力が増大してしまう問題があった。
【００２７】
また、特開２００３-１６７９４号に記載のシフトレジスタでは、保持容量を形成する必要がないが、正電源（ＤＤ端子）からトランジスタ２６、２３を介して負電源（ＳＳ端子）へ電流が流れてしまうため、前述の従来例と同様消費電力が増大する。さらには、Ａ点の電圧がブートストラップ効果によって正電源ＤＤ電圧よりも高い電圧になるため、トランジスタ２１及びトランジスタ２２のドレイン・ソース間には電源電圧以上の電圧が印加されることになり、トランジスタの信頼性が低下するという問題がある。
【００２８】
また、従来のシフトレジスタでは、出力を次段の入力に使用しているため、トランジスタ特性が変動（駆動能力が低く）した時に、出力信号の電圧振幅が低下するという問題がある。この結果、従来のシフトレジスタで構成した走査回路では、段数が進むにつれて、出力振幅の減衰が大きくなり、最終的にシフト動作ができなくなるという問題がある。
【００２９】
本発明の目的は、表示装置の小型化が可能なシフトレジスタ等を提供すること、及び低消費電力な回路を提供することにある。更には、トランジスタに印加される電圧を低減することによって、トランジスタの信頼性を高め、牽いては回路を搭載した表示装置の信頼性を向上させることにある。さらに、トランジスタ特性が変動した場合でも、確実にシフト動作を行うことができる走査回路を提供することにある。
【課題を解決するための手段】
【００３０】
前記目的を達成するため、本発明に係るブートストラップ回路（実施形態１）は、トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、当該出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路において、前記出力用トランジスタにオン電圧を印加するとき以外は当該出力用トランジスタにオフ電圧を印加し続ける制御手段を有し、前記制御手段は出力トランジスタのゲート電極にオフ電圧を印加する少なくとも２個以上直列接続されたトランジスタと、前記複数のトランジスタ同士の接続点にドレイン・ソース間電圧が電源電圧範囲内となるような電圧を印加する電圧供給手段を有することを特徴とするものである。
【００３１】
本発明では、前記出力用トランジスタにオン電圧を印加するとき以外は当該出力用トランジスタにオフ電圧を印加し続ける制御手段を備えているので、出力用トランジスタは、オン電圧が印加されるとき以外もオフ電圧が印加され続けるので、ゲートがフローティング状態になることがない。そのため、動作が安定化し、かつゲート・ソース間の容量を形成する必要もない。さらに、制御手段は出力トランジスタのゲート電極にオフ電圧を印加する少なくとも２個以上直列接続されたトランジスタを有し、制御手段は前記複数のトランジスタ同士の接続点にドレイン・ソース間電圧が電源電圧範囲内となるような電圧を印加する電圧供給手段を備えるので、トランジスタのドレイン・ソース間に電源電圧以上の電圧が印加されることを防止する。なお、電源電圧の範囲外のオン電圧とは、出力用トランジスタがＮチャネル型であれば電源電圧の上限を越えるオン電圧のことであり、出力用トランジスタがＰチャネル型であれば電源電圧の下限を下回るオン電圧のことである。
【００３２】
本発明に係るシフトレジスタは、本発明に係るブートストラップ回路を含み、前段からデータ信号を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段のシフトレジスタに出力するものである。本発明に係るブートストラップ回路を用いることにより、小型で、トランジスタ印加が低く、安定したブートストラップ動作が可能なシフトレジスタを構成できる。
【００３３】
本発明に係るシフトレジスタ（実施形態１）においては、前記データ信号は、第１及び第２のレベル電圧から成り、前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第２のレベル電圧を出力し、前記制御手段は、前記複数のトランジスタからなる第１の制御用トランジスタと第２、第３の制御用トランジスタを有し、前記第２の制御用トランジスタは、前記前段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、
前記第３の制御用トランジスタは、後段のシフトレジスタから入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオン電圧を印加し、後段のシフトレジスタから入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、前記第１の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。
【００３４】
シフトレジスタは、前段のシフトレジスタからデータ信号（第１のレベル電圧又は第２のレベル電圧）を入力し、一定時間遅らせて当該データ信号を出力用トランジスタから後段へ出力する。ここで、前段のシフトレジスタから第２のレベル電圧が出力されると、第２の制御用トランジスタはオンとなって第１の制御用トランジスタにオフ電圧を印加する。すると、第１の制御用トランジスタは、オフとなって出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。一方、前段から第２のレベル電圧が出力されると、一定時間後に出力用トランジスタにオン電圧が印加されることにより、出力用トランジスタから第２のレベル電圧が後段のシフトレジスタに出力される。更に一定時間後に、後段のシフトレジスタから第２のレベル電圧が出力されると、第３の制御用トランジスタはオンとなって第１の制御用トランジスタにオン電圧を印加する。すると、第１の制御用トランジスタは、オンとなって出力用トランジスタにオフ電圧を印加する。続いて、後段及び前段のシフトレジスタから第１のレベル電圧が出力されて、第１乃至第３の制御用トランジスタがオフになっても、出力用トランジスタに印加されたオフ電圧は維持される。したがって、この状態が続く限り、出力用トランジスタはオフ電圧が印加され続けるので、出力用トランジスタのゲートはフローティング状態にならない。
【００３５】
本発明のシフトレジスタ（実施形態１）においては、前記電圧供給手段は、第４の制御用トランジスタ（Ｔｒ８）を更に有し、前記第４の制御用トランジスタは、前記出力用トランジスタと同時にオンすることにより、前記複数のトランジスタ同士の接続点に前記電源電圧の範囲内の電圧を印加するというものである。この場合は、第１の制御用トランジスタのソース・ドレイン間に印加される電圧を下げることができる（例えば、電源電圧の範囲外の電圧が印加されることがない）。
【００３６】
本発明のシフトレジスタ（実施形態２）は、前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに前記第２のレベル電圧を出力する複数のトランジスタ（Ｔｒ７，Ｔｒ１０）から成るというものである。この場合は、トランジスタ配置の自由度が増すので、レイアウト設計が容易になる。
【００３７】
本発明のシフトレジスタ（実施形態３）は、前記出力用トランジスタが前記データ信号を出力する出力端子に、前記複数のトランジスタ同士の接続点が接続された、というものである。この場合は、新たなトランジスタを追加することなく、第１の制御用トランジスタのソース・ドレイン間に、電源電圧の範囲外の電圧が印加されることを防げる。
【００３８】
本発明のシフトレジスタ（実施形態４及び実施形態７）は、前記出力用トランジスタを第１の出力用トランジスタとしたとき、この第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタを更に備え、前記第２の制御用トランジスタは、前記前段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオフ電圧又はオン電圧を維持し、前記第３の制御用トランジスタは、前記後段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオン電圧を印加し、前記後段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持し、前記第２の出力用トランジスタは、オン電圧が印加されているときにオンとなって、前記第１の出力用トランジスタが前記データ信号を出力する出力端子に第１のレベル電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力端子に印加されている前記データ信号の電圧を維持する。この場合は、出力端子もフローティング状態にならないので、更に動作が安定化する。
【００３９】
本発明のシフトレジスタ（実施形態５）においては、前記第３の制御用トランジスタは、前記後段から入力した前記データ信号に代えてクロック信号を用いる、というものである。クロック信号を用いると、データ信号を用いた場合に比べて、第３の制御用トランジスタのオフ時間を短くできる。したがって、第３の制御用トランジスタの漏れ電流の影響が少なくなるので、より動作が安定化する。
【００４０】
本発明のシフトレジスタ（実施形態６）は、前段のシフトレジスタの出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタ（Ｔｒ３）と、クッロク信号がゲートに印加される第２の入力用トランジスタ（Ｔｒ１１）とを更に備え、前記第１及び第２のトランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加する、というものである。この構成のシフトレジスタは、第１の入力用トランジスタには、電源電圧範囲外のゲート電圧が印加され、第２の入力用トランジスタには、外部から電圧レベルの安定したクロック信号が入力されるので、トランジスタ特性に変動があっても、出力振幅の低下が抑制されて動作不良を防止できる。
【００４１】
本発明のシフトレジスタ（実施形態６）は、前記第２の制御用トランジスタに代えて、前段の出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを備え、前記第１及び第２のトランジスタがともにオンになったときに、前記第１の制御用トランジスタにオフ電圧を印加し、前記第１及び第２のトランジスタの少なくとも一方がオフになったときに、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持する、というものである。この構成のシフトレジスタも、請求項２記載のシフトレジスタと同じように動作する。
【００４２】
本発明のシフトレジスタ（実施形態８）は、前記出力用トランジスタのゲート電圧の変動を抑えるコンデンサを更に備えたというものである。この場合は、出力用トランジスタのゲート電圧の変動を抑えられるので、より動作が安定化する。また、トランジスタのゲート・ドレイン間に印加される電圧を低減することができる。
【００４３】
本発明のブートストラップ回路は、トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、当該出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路において、電源電圧の範囲外のオン電圧が印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタを備え、前記第１及び第２の入力用トランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加することを特徴とするものである。
【００４４】
本発明のシフトレジスタは、前記ブートストラップ回路を含み、前段のシフトレジスタから前段のシフトレジスタの出力トランジスタのゲート電圧を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段へ出力することを特徴とするものである。
【００４５】
本発明のブートストラップ回路（実施形態６）は、トランジスタがオンとなるゲート電圧をオン電圧とし、トランジスタがオフとなるゲート電圧をオフ電圧としたとき、出力用トランジスタのゲート・ドレイン間の容量を利用して、当該出力用トランジスタに電源電圧の範囲外のオン電圧を印加するブートストラップ回路において、電源電圧の範囲外のオン電圧が印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタを備え、前記第１及び第２の入力用トランジスタがともにオンになったときに、自段の前記の出力用トランジスタにオン電圧を印加することを特徴とするものである。
【００４６】
第１の入力用トランジスタには、電源電圧の範囲外のオン電圧が印加され、第２の入力用トランジスタには、外部から電圧レベルの安定したクロック信号が入力される。このため、トランジスタ特性に変動があっても、オン状態とすることができるので、出力振幅が低下することを抑制できる。すなわち、トランジスタ特性変動の影響を受けにくい回路である。
【００４７】
本発明に係るシフトレジスタは、前記ブートストラップ回路を含み、前段のシフトレジスタから前段のシフトレジスタの出力トランジスタのゲート電圧を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段のシフトレジスタに出力するものである。本発明に係るブートストラップ回路を用いることにより、小型でかつトランジスタ特性変動の影響を受けずにブートストラップ動作が可能なシフトレジスタを構成できる。
【００４８】
本発明に係るシフトレジスタにおいては、前記データ信号は、第１及び第２のレベル電圧から成り、前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第２のレベル電圧を出力し、前記制御手段は、第１の制御用トランジスタと第２、第３の制御用トランジスタを有し、前記第２の制御用トランジスタは、前記前段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、  前記第３の制御用トランジスタは、前記後段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオン電圧を印加し、前記後段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、前記第１の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。
【００４９】
シフトレジスタは、前段からデータ信号（第１のレベル電圧又は第２のレベル電圧）を入力し、一定時間遅らせて当該データ信号を出力用トランジスタから後段へ出力する。ここで、前段から第２のレベル電圧が出力されると、第２の制御用トランジスタはオンとなって第１の制御用トランジスタにオフ電圧を印加する。すると、第１の制御用トランジスタは、オフとなって出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。一方、前段から第２のレベル電圧が出力されると、一定時間後に出力用トランジスタにオン電圧が印加されることにより、出力用トランジスタから第２のレベル電圧が後段へ出力される。更に一定時間後に、後段から第２のレベル電圧が出力されると、第３の制御用トランジスタはオンとなって第１の制御用トランジスタにオン電圧を印加する。すると、第１の制御用トランジスタは、オンとなって出力用トランジスタにオフ電圧を印加する。続いて、後段及び前段から第１のレベル電圧が出力されて、第１乃至第３の制御用トランジスタがオフになっても、出力用トランジスタに印加されたオフ電圧は維持される。したがって、この状態が続く限り、出力用トランジスタはオフ電圧が印加され続けるので、出力用トランジスタのゲートはフローティング状態にならない。
【００５０】
本発明のシフトレジスタにおいては、前記第１の制御用トランジスタは、ソース・ドレインが直列に接続された複数のトランジスタから成り、前記制御手段は、第４の制御用トランジスタ（Ｔｒ８）を更に有し、前記第４の制御用トランジスタは、前記出力用トランジスタと同時にオンすることにより、前記複数のトランジスタ同士の接続点に前記電源電圧の範囲内の電圧を印加する、というものである。この場合は、第１の制御用トランジスタのソース・ドレイン間に印加される電圧を下げることができる（例えば、電源電圧の範囲外の電圧が印加されることがない）。
【００５１】
本発明のシフトレジスタにおいては、前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに前記第２のレベル電圧を出力する複数のトランジスタ（Ｔｒ７，Ｔｒ１０）から成る、というものである。この場合は、トランジスタ配置の自由度が増すので、レイアウト設計が容易になる。
【００５２】
本発明のシフトレジスタにおいては、前記第１の制御用トランジスタは、ソース・ドレインが直列に接続された複数のトランジスタからなり、前記出力用トランジスタが前記データ信号を出力する出力端子に、前記複数のトランジスタ同士の接続点が接続されたというものである。この場合は、新たなトランジスタを追加することなく、第１の制御用トランジスタのソース・ドレイン間に、電源電圧の範囲外の電圧が印加されることを防げる。
【００５３】
本発明のシフトレジスタは、前記出力用トランジスタを第１の出力用トランジスタとしたとき、この第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタ（Ｔｒ６）を更に備えたものである。前記第２の制御用トランジスタは、前記前段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオフ電圧又はオン電圧を維持する。前記第３の制御用トランジスタは、前記後段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオン電圧を印加し、前記後段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。前記第２の出力用トランジスタは、オン電圧が印加されているときにオンとなって、前記第１の出力用トランジスタが前記データ信号を出力する出力端子に第１のレベル電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力端子に印加されている前記データ信号の電圧を維持する。この場合は、出力端子もフローティング状態にならないので、更に動作が安定化する。
【００５４】
本発明のシフトレジスタにおいては、前記第３の制御用トランジスタは、前記後段から入力した前記データ信号に代えてクロック信号を用いる、というものである。クロック信号を用いると、データ信号を用いた場合に比べて、第３の制御用トランジスタのオフ時間を短くできる。したがって、第３の制御用トランジスタの漏れ電流が少なくなるので、より動作が安定化する。
【００５５】
本発明のシフトレジスタにおいては、前記第２の制御用トランジスタに代えて、前段の出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを備え、前記第１及び第２のトランジスタがともにオンになったときに、前記第１の制御用トランジスタにオフ電圧を印加し、前記第１及び第２のトランジスタの少なくとも一方がオフになったときに、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持する、というものである。
【００５６】
本発明のシフトレジスタは、前記出力用トランジスタのゲート電圧の変動を抑えるコンデンサを更に備えたというものである。この場合は、出力用トランジスタのゲート電圧の変動を抑えられるので、より動作が安定化する。
【００５７】
本発明のブートストラップ回路（実施形態９）は、前記第１もしくは第２の入力トランジスタと出力トランジスタのゲート電極間に第５の制御トランジスタ（トランジスタＴｒ１２）を接続したことを特徴とする。第５の制御トランジスタは前記出力トランジスタのゲートに電源電圧の範囲外のオン電圧が印加されるときにオフになるので、前記出力トランジスタのゲートには電源電圧の範囲外の電圧が印加されるが、前記第１もしくは第２の入力トランジスタ側には、電源電圧範囲内の電圧しか印加されない。このため、トランジスタのゲート・ドレイン間あるいはゲート・ソース間に印加される電圧が低減される。
【００５８】
本発明に係るシフトレジスタは、前記ブートストラップ回路を含み、前段のシフトレジスタからデータ信号を入力し、一定時間遅らせて当該データ信号を前記出力用トランジスタから後段のシフトレジスタに出力するものである。本発明に係るブートストラップ回路を用いることにより、小型で、トランジスタ印加電圧が低く、トランジスタ特性変動の影響を受けずにブートストラップ動作が可能なシフトレジスタを構成できる。
【００５９】
本発明のシフトレジスタは、前記シフトレジスタにおいて、前記データ信号は、第１及び第２のレベル電圧から成り、前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに、前記第２のレベル電圧を出力し、前記制御手段は、第１の制御用トランジスタと第２、第３の制御用トランジスタを有し、前記第２の制御用トランジスタは、前記前段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持し、  前記第３の制御用トランジスタは、前記後段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第１の制御用トランジスタにオン電圧を印加し、前記後段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第１の制御用トランジスタに印加されているオン電圧又はオフ電圧を維持し、前記第１の制御用トランジスタは、オン電圧が印加されているときにオンとなって、前記出力用トランジスタにオフ電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。
【００６０】
シフトレジスタは、前段からデータ信号（第１のレベル電圧又は第２のレベル電圧）を入力し、一定時間遅らせて当該データ信号を出力用トランジスタから後段へ出力する。ここで、前段から第２のレベル電圧が出力されると、第２の制御用トランジスタはオンとなって第１の制御用トランジスタにオフ電圧を印加する。すると、第１の制御用トランジスタは、オフとなって出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。一方、前段から第２のレベル電圧が出力されると、一定時間後に出力用トランジスタにオン電圧が印加されることにより、出力用トランジスタから第２のレベル電圧が後段へ出力される。更に一定時間後に、後段から第２のレベル電圧が出力されると、第３の制御用トランジスタはオンとなって第１の制御用トランジスタにオン電圧を印加する。すると、第１の制御用トランジスタは、オンとなって出力用トランジスタにオフ電圧を印加する。続いて、後段及び前段から第１のレベル電圧が出力されて、第１乃至第３の制御用トランジスタがオフになっても、出力用トランジスタに印加されたオフ電圧は維持される。したがって、この状態が続く限り、出力用トランジスタはオフ電圧が印加され続けるので、出力用トランジスタのゲートはフローティング状態にならない。
【００６１】
本発明のシフトレジスタは、前記シフトレジスタにおいて、前記出力用トランジスタは、電源電圧の範囲外のオン電圧が印加されたときに前記第２のレベル電圧を出力する複数のトランジスタ（Ｔｒ７，Ｔｒ１０）から成る、というものである。この場合は、トランジスタ配置の自由度が増すので、レイアウト設計が容易になる。
【００６２】
本発明のシフトレジスタは、前記シフトレジスタにおいて、前記出力用トランジスタを第１の出力用トランジスタとしたとき、この第１の出力用トランジスタにソース・ドレインが直列に接続された第２の出力用トランジスタ（Ｔｒ６）を更に備えたものである。前記第２の制御用トランジスタは、前記前段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオフ電圧を印加し、前記前段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオフ電圧又はオン電圧を維持する。前記第３の制御用トランジスタは、前記後段から入力した前記データ信号が前記第２のレベル電圧であるときにオンとなって、前記第２の出力用トランジスタにオン電圧を印加し、前記後段から入力した前記データ信号が前記第１のレベル電圧であるときにオフとなって、前記第２の出力用トランジスタに印加されているオン電圧又はオフ電圧を維持する。前記第２の出力用トランジスタは、オン電圧が印加されているときにオンとなって、前記第１の出力用トランジスタが前記データ信号を出力する出力端子に第１のレベル電圧を印加し、オフ電圧が印加されているときにオフとなって、前記出力端子に印加されている前記データ信号の電圧を維持する。この場合は、出力端子もフローティング状態にならないので、更に動作が安定化する。
【００６３】
本発明のシフトレジスタにおいては、前記シフトレジスタにおいて、前記第３の制御用トランジスタは、前記後段から入力した前記データ信号に代えてクロック信号を用いる、というものである。クロック信号を用いると、データ信号を用いた場合に比べて、第３の制御用トランジスタのオフ時間を短くできる。したがって、第３の制御用トランジスタの漏れ電流が少なくなるので、より動作が安定化する。
【００６４】
本発明のシフトレジスタは、前記シフトレジスタにおいて、前記第２の制御用トランジスタに代えて、前段の出力用トランジスタのゲート電圧がゲートに印加される第１の入力用トランジスタと、クッロク信号がゲートに印加される第２の入力用トランジスタとを備え、前記第１及び第２のトランジスタがともにオンになったときに、前記第１の制御用トランジスタにオフ電圧を印加し、前記第１及び第２のトランジスタの少なくとも一方がオフになったときに、前記第１の制御用トランジスタに印加されているオフ電圧又はオン電圧を維持するというものである。
【００６５】
本発明のシフトレジスタは、前記シフトレジスタにおいて、前記出力用トランジスタのゲート電圧の変動を抑えるコンデンサを更に備えた、というものである。この場合は、出力用トランジスタのゲート電圧の変動を抑えられるので、より動作が安定化する。
【００６６】
本発明のシフトレジスタは、前記シフトレジスタにおいて、回路を構成する前記トランジスタが薄膜トランジスタである、というものである。薄膜トランジスタの材料は、キャリア移動度の点からポリシリコンが好ましいが、キャリア移動度を問題にしなければアモルファスシリコンや有機物でもよい。
【００６７】
本発明に係る走査回路は、本発明に係るシフトレジスタを用いたものである。走査回路は、例えばゲート線駆動回路やソース線駆動回路などである。本発明に係る表示装置は、本発明に係る走査回路を用いたものである。表示装置は、例えば液晶ディスプレイやＥＬディスプレイなどである。
【００６８】
本発明のシフトレジスタは、走査する方向を両方向行うことができる。例えばゲート線駆動回路に適用した表示装置の場合、装置の上下を反転した場合でも同様の反転していないときと同様の表示ができる。
【発明の効果】
【００６９】
本発明によれば、出力トランジスタのゲート電極に容量の大きな保持容量を持たせる必要がなく、かつ正電源側（ハイレベル）からトランジスタを介して負電源側（ローレベル）へ電流が流れてしまうこともないでので、消費電力を低減することができる。この結果、本発明のシフトレジスタを表示装置に適用した場合、装置の消費電力を低減することができる。
【００７０】
第２の効果は、容量の大きな保持容量を無くすことができるので、回路を小型化できる。この結果、本発明のシフトレジスタを表示装置に適用した場合、画面の解像度が高い表示装置に適用できる。
【００７１】
第３の効果は、トランジスタのソース・ドレイン間、ゲート・ソース間、ゲート・ドレイン間に印加される電圧を低減できるため、トランジスタの信頼性を向上させることができる。この結果、表示装置等に適用した場合、装置の信頼性を向上させることができる。
【００７２】
第４の効果は、トランジスタ特性に変動がある場合でも、出力振幅の低下を抑えることができる。このため、走査回路を構成した場合に、段数が一段進む毎に振幅低下が悪化して最終的にはシフト動作ができなくなる動作不良を抑制できる。また、表示装置等に適用した場合、動作不良が抑制されるので、装置の信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００７３】
次に、本発明の実施形態を図に基づいて詳細に説明する。
【００７４】
（実施形態１）
図１に示すように、本発明の実施形態を適用する液晶表示装置は、画素部１と、ゲート線駆動回路２と、ソース線駆動回路３を有しており、これらの画素部１，ゲート線駆動回路２及びソース線駆動回路３は、同一のガラス基板上に形成されている。
【００７５】
前記画素部１には、相互に直交したゲート線Ｇ１〜Ｇｎとソース線Ｓ１〜Ｓｍが形成されている。前記ゲート線Ｇ１〜Ｇｎには、前記ゲート線駆動回路２の対応した端子がそれぞれ接続されている。また前記ソース線Ｓ１〜Ｓｍには、前記ソース線駆動回路３の対応した端子がそれぞれ接続されている。また前記画素部１内における前記ゲート線Ｇ１〜Ｇｎと前記ソース線Ｓ１〜Ｓｍとの各交点には、ポリシリコントランジスタである画素トランジスタ４と、画素蓄積容量５と、液晶からなる画素容量６とから構成される画素回路が配置されている。
【００７６】
前記ゲート線駆動回路２は走査回路で構成されており、前記走査回路は、画素トランジスタ４と同一の製造プロセスで作成されたトランジスタで構成されている。前記ゲート線駆動回路２を構成する前記走査回路には、垂直スタートパルスＳＴ及びクロック信号が外部から入力され、前記走査回路が前記垂直スタートパルス信号ＳＴをクロック信号に同期して１段ずつ位相シフトさせた出力信号を出力することにより、共通のゲート線に接続された画素回路が導通状態となってソース線に出力される映像信号が画素回路に取り込まれる。
【００７７】
前記ソース線駆動回路３は、走査回路、データラッチ回路、Ｄ／Ａ変換器、アナログスイッチから構成され、前記ソース線駆動回路３には、外部から水平スタートパルス、クロック信号、映像信号、アナログスイッチ制御信号が入力される。通常、前記アナログスイッチは、画素トランジスタ４と同一の製造プロセスで作成されたトランジスタで構成され、その他の回路は、単結晶シリコンＩＣで構成され、前記ＩＣはガラス基板上にＣＯＧ（チップオングラス）実装される。
【００７８】
前記ソース線駆動回路３の走査回路は、水平スタートパルスをクロック信号に同期して、１段ずつ位相シフトさせながら出力する。前記データラッチ回路は、前記走査回路の出力によって映像信号をサンプリングしてラッチする。ラッチされた映像信号は、前記Ｄ／Ａ変換器に送られアナログ信号に変換されたあと、各ソース線に設けられた前記アナログスイッチを介してソース線に出力される。
【００７９】
カラーを表示する液晶表示装置では、通常１水平期間を３分割し、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の順に映像信号が送られてきて、前記データラッチ回路、前記Ｄ／Ａ変換器を経た後、前記アナログスイッチで切り替えが行われ、ゲート線駆動回路２によって導通状態になっている画素回路に、アナログの映像信号が書き込まれる。
【００８０】
次に、本発明の実施形態に係るゲート線駆動回路２の走査回路の構成を図２に示す。図２に示すゲート線駆動回路２の走査回路には、外部から２本のクロック信号ＣＬ１，ＣＬ２と垂直スタートパルス信号ＳＴが入力される。
【００８１】
図２に示すゲート線駆動回路２の走査回路は、直列に接続された複数のシフトレジスタ１０（ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・）で構成されている。
【００８２】
初段のシフトレジスタＳＲ１には、垂直スタートパルス信号ＳＴが入力端子ＩＮに入力され、２段目以降のシフトレジスタＳＲ２，ＳＲ３，ＳＲ４・・・には、前段の出力信号ＯＵＴが入力端子ＩＮに入力される。また、各シフトレジスタ１０には、２本のクロック信号ＣＬ１，ＣＬ２が入力される。
【００８３】
初段のシフトレジスタＳＲ１は、垂直スタートパルス信号ＳＴを位相シフトした出力信号ＯＵＴ１をクロック信号ＣＬ１によって出力する。次のシフトレジスタＳＲ２は、前記シフトレジスタＳＲ１の出力を位相シフトした出力信号ＯＵＴ２をクロック信号Ｃ２によって出力する。以下、同様にクロック信号に同期して出力が位相シフトされて、順々に垂直スタートパルス信号ＳＴが転送されていく。
【００８４】
次に本発明の実施形態１に係るシフトレジスタＳＲ１の内部回路を図３に示す。図３には、初段のシフトレジスタＳＲ１を図示したが、これ以降の段のシフトレジスタＳＲ２，ＳＲ３，ＳＲ４・・・の構成は、入力される信号が変更されるだけであり、回路の構成は図３のシフトレジスタＳＲ１と同じである。具体的には、シフトレジスタＳＲ２では、垂直スタートパルス信号ＳＴの代わりに前段の出力信号ＯＵＴ１が入力端子ＩＮに入力し、クロック信号ＣＬ１の代わりにクロック信号ＣＬ２、クロック信号ＣＬ２の代わりにクロック信号ＣＬ１が入力する。以降のシフトレジスタは、前段の出力信号ＯＵＴが入力端子ＩＮに入力し、１段進む毎にクロック信号が入れ変わりながら入力される。
【００８５】
図３に示すシフトレジスタＳＲ１は、８個のＰチャネル型トランジスタＴｒ１〜Ｔｒ８で構成される。トランジスタＴｒ３は、入力端子ＩＮに入力する垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、ＶＳＳ電源の電圧をノードＮ１に供給する。ＶＳＳ電源の電圧がローレベルの電圧と同じ場合には、ノードＮ１には、ローレベルからしきい値Ｖｔ分上がった電圧が供給される。ここでは、ＶＳＳ電源の電圧は、ローレベルと同じ電圧としたが、違う電圧であっても良い。また、ＶＳＳ電源の電圧の代わりに、トランジスタＴｒ３のゲート電極（入力端子ＩＮ）に入力する垂直スタートパルス信号ＳＴであっても良い。
【００８６】
トランジスタＴｒ５は、後段のシフトレジスタＳＲ２からの出力信号ＯＵＴ２がローレベルの時に導通状態となり、ノードＮ３には、ローレベルからしきい値Ｖｔ分上がった電圧が供給される。トランジスタＴｒ６は、クロック信号ＣＬ２がローレベルの時に導通状態となり、出力信号ＯＵＴ１としてハイレベルの電圧（ＶＤＤ電源の電圧）が供給される。トランジスタＴｒ７は、ノードＮ１の電圧が低い電圧（ＶＳＳ＋Ｖｔ又はローレベルより更に低いブートストラップ電圧）の時に導通状態となり、出力信号ＯＵＴ１としてクロック信号ＣＬ１の電圧が供給される。
【００８７】
トランジスタＴｒ６，Ｔｒ７は、シフトレジスタＳＲ１の出力端子に接続される容量性の負荷を駆動するので、その他のトランジスタＴｒ１〜Ｔｒ５よりも一桁以上チャネル幅を大きく設定し、電流駆動能力を高くする。トランジスタＴｒ４は、垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、ノードＮ３には、ハイレベルの電圧が供給される。トランジスタＴｒ１，Ｔｒ２は、ノードＮ３の電圧がＶＳＳ＋Ｖｔの時に導通状態となり、ノードＮ１には、ハイレベルの電圧が供給される。トランジスタＴｒ８は、ノードＮ１の電圧が低い電圧（ＶＳＳ＋Ｖｔ又はローレベルより更に低いブートストラップ電圧）の時に導通状態となり、トランジスタＴｒ１，Ｔｒ２の接続ノードであるノードＮ２には、出力信号ＯＵＴ１としての電圧が供給される。
【００８８】
トランジスタＴｒ８によって、出力ＯＵＴ１の電圧がノードＮ２に供給されることにより、トランジスタＴｒ１，Ｔｒ２のソース・ドレイン間に印加される電圧が電源電圧以下（＝ハイレベルとローレベルの電圧差）になる。その他のトランジスタＴｒ３〜Ｔｒ８のソース・ドレイン間に印加される電圧は、電源電圧以下であるので、全てのトランジスタＴｒ１〜Ｔｒ８において電源電圧以下が満たされる。
【００８９】
図３に示したゲート線駆動回路２の走査回路の回路構成は、図１に示すソース線駆動回路３側の走査回路にも同様に適用可能である。
【００９０】
次に、本発明の実施形態１に係るシフトレジスタの動作を説明する。図４は、本発明の実施形態１に係るシフトレジスタの動作を示すタイミングチャートである。図４において、クロック信号ＣＬ１，ＣＬ２及び垂直スタートパルス信号ＳＴのハイレベル電圧はＶＤＤであり、ローレベル電圧はＶＳＳである。
【００９１】
図４を参照してシフトレジスタＳＲ１の動作について説明する。まず、図４の時刻ｔ１において、垂直スタートパルス信号ＳＴがローレベルになると、トランジスタＴｒ３，Ｔｒ４が導通状態になる。これに伴って、ノードＮ１の電圧は、垂直スタートパルス信号ＳＴのローレベル電圧からしきい値Ｖｔ上がった電圧に変化する。また、ノードＮ３はハイレベルになる。
【００９２】
このとき、トランジスタＴｒ７が導通状態になるが、クロック信号ＣＬ１がハイレベルであるため、出力信号ＯＵＴ１はハイレベルを維持したままとなる。また、クロック信号ＣＬ２がローレベルであるので、トランジスタＴｒ６の方からもハイレベルの電圧が供給される。
【００９３】
その後時刻ｔ２になると、クロック信号ＣＬ１がローレベルに変化する。すると、トランジスタＴｒ７のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＳＳ＋Ｖｔから更に低い電圧に下げられて、ローレベルよりも低い電圧になる。この結果、トランジスタＴｒ７のゲート・ソース間には、しきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ７は導通状態を維持し続けて、出力信号ＯＵＴ１としてクロック信号ＣＬ１のローレベル電圧を供給する。
【００９４】
その後時刻ｔ３になると、後段の出力信号ＯＵＴ２がローレベルに変化する。すると、トランジスタＴｒ５が導通状態になり、ノードＮ３の電圧は、ローレベル電圧からＶｔ分上がったＶＳＳ＋Ｖｔの電圧にハイレベル電圧から変化する。この結果、トランジスタＴｒ１，Ｔｒ２が導通状態となり、ノードＮ１の電圧がローレベルからハイレベルに変化する。この時、トランジスタＴｒ７のゲート・ソース間電圧差はゼロになるので、トランジスタＴｒ７は非導通状態となる。
【００９５】
時刻ｔ３以降、クロック信号ＣＬ２が一定の周期でトランジスタＴｒ６に入力されるので、出力信号ＯＵＴ１はハイレベルを維持する。また、次のローレベルの垂直スタートパルス信号ＳＴが入力されるまで、ノードＮ３の電圧は、トランジスタＴｒ１，Ｔｒ２のゲート容量によってＶＳＳ＋Ｖｔの電圧に維持するので、トランジスタＴｒ１，Ｔｒ２は導通状態になっている。このため、ノードＮ１の電圧は、次のローレベルの垂直スタートパルス信号ＳＴが入力される時刻ｔ３から次の時刻ｔ１までハイレベルの電圧にあるので、トランジスタＴｒ７のゲート・ソース間電圧はゼロに設定され、トランジスタＴｒ７は非導通状態になっている。
【００９６】
以上説明したように、本発明の実施形態１では、すべての時刻において、正電源（ハイレベル）から負電源（ローレベル）側に電流が流れる経路が存在しないので、低消費電力な回路になっている。
【００９７】
以上、シフトレジスタＳＲ１の動作について説明したが、シフトレジスタＳＲ１以外のシフトレジスタＳＲ２，ＳＲ３，ＳＲ４・・・においても、入力される信号は変わるが、全てシフトレジスタで同様の動作が実行される。この結果、シフトレジスタによって垂直スタートパルス信号ＳＴが順々に位相シフトされて出力されていくことになる。
【００９８】
（実施形態２）
次に、本発明の実施形態２に係る走査回路の構成を図５に示し、前記走査回路を構成するシフトレジスタの構成を図６に示している。
【００９９】
図５に示すように、本発明の実施形態２に係る走査回路は、直列接続された複数のシフトレジスタ１１から構成されている。前記シフトレジスタ１１は図６に示すように、図３に示すシフトレジスタ１０の回路におけるトランジスタＴｒ６及びＴｒ７の後段にトランジスタＴｒ９及びＴｒ１０を追加したものである。本発明の実施形態２は、前記トランジスタＴｒ９及びＴｒ１０を追加することにより、出力信号ＯＵＴＡ（走査出力信号ＯＵＴＡ）を出力するタイミングで、次段への転送出力となる転送出力信号ＯＵＴＢを出力することを特徴とするものである。なお、図６は、初段のシフトレジスタ１１の構成を示したが、初段以降のシフトレジスタ１１の構成は、入力される信号が変更されるだけであり、回路の構成は図６に示すシフトレジスタと同じである。
【０１００】
図６において、トランジスタＴｒ９は、トランジスタＴｒ６と同様に動作するものであり、クロック信号ＣＬ２がローレベルの時に導通状態となり、転送出力信号ＯＵＴＢとしてハイレベルのＶＤＤ電源の電圧を供給する。トランジスタＴｒ１０は、トランジスタＴｒ７と同様に動作するものであり、ノードＮ１の電圧が低い電圧（ＶＳＳ＋Ｖｔ又はローレベルより更に低いブートストラップ電圧）の時に導通状態となり、転送出力信号ＯＵＴＢとしてクロック信号ＣＬ１の電圧を供給する。
【０１０１】
前記実施形態１で説明したように、トランジスタＴｒ６，Ｔｒ７は、出力信号ＯＵＴ１を出力する出力端子に接続される容量性の負荷を駆動するため、その他のトランジスタＴｒ１〜Ｔｒ５よりも一桁以上チャネル幅が大きい。そのため、トランジスタのレイアウト位置は、出力信号ＯＵＴ１が出力される出力端子の配線近くに置かざるを得ず、レイアウトの自由度が低い。一方、トランジスタＴｒ９，１０のトランジスタサイズは、トランジスタＴｒ６，Ｔｒ７のように大きなサイズにする必要がない。それは、転送出力信号ＯＵＴＢが出力される出力端子には、後段のトランジスタＴｒ３，Ｔｒ４のゲート電極が接続されるだけであるので、前記出力端子の負荷は、走査出力信号ＯＵＴＡが出力される出力端子に接続される負荷よりも軽いためである。なお、２段目以降の転送出力信号ＯＵＴＢが出力される出力端子には、後段のトランジスタＴｒ３，Ｔｒ４と前段のトランジスタＴｒ５とのゲート電極に接続される。
【０１０２】
トランジスタＴｒ９，Ｔｒ１０はトランジスタのサイズが小さいので、トランジスタの配置に自由度があり、レイアウト設計を容易に行うことができる。本発明の実施形態２では、新たに、トランジスタＴｒ９，Ｔｒ１０が追加されているが、トランジスタＴｒ９，Ｔｒ１０はトランジスタのサイズ（チャネル幅）が小さくて良い。
【０１０３】
図５に示す垂直スタートパルス信号ＳＴが入力する初段のシフトレジスタ１１以降のシフトレジスタ１１は、入力される信号が変更されるだけで、回路の構成は図６と同じである。初段のシフトレジスタ１１に接続される後段のシフトレジスタ１１では、垂直スタートパルス信号ＳＴの代わりに前段の転送出力信号ＯＵＴＢが入力端子ＩＮに入り、クロック信号ＣＬ１の代わりにクロック信号ＣＬ２、クロック信号ＣＬ２の代わりにクロック信号ＣＬ１がそれぞれ入力される。以降のシフトレジスタ１１には、前段の出力信号ＯＵＴＢが入力され、１段進む毎にクロック信号が入れ変わりながら入力される。
【０１０４】
（実施形態３）
次に、本発明の実施形態３に係るシフトレジスタの構成を図７に示す。図７に示すシフトレジスタを複数組み合わせて構成される走査回路の構成は、図２と同じであり、そのタイミングチャートは図４と同じである。
【０１０５】
図７に示す本発明の実施形態３に係るシフトレジスタは、図３に示す実施形態１のシフトレジスタの回路構成からトランジスタＴｒ８を削除し、ノードＮ２を、出力信号ＯＵＴが出力される出力端子に直接接続したことを特徴とするものである。
【０１０６】
したがって、図７に示す本発明の実施形態３によれば、図２に示す実施形態１のシフトレジスタと比較して、トランジスタの総数を削減することができ、回路の小型化を図ることができるという利点を有している。本発明の実施形態３に係るシフトレジスタの動作は、図４のタイミングチャートに基づいて行われる。
【０１０７】
なお、図７は、本発明の実施形態３における初段のシフトレジスタ１１の構成を示すものであるが、この初段のシフトレジスタ１１に接続される後段のシフトレジスタ１１の回路構成は、入力される信号が変更されるだけで、図７と同じである。初段のシフトレジスタ１１に接続される後段のシフトレジスタでは、その入力端子ＩＮに、垂直スタートパルス信号ＳＴの代わりに前段のシフトレジスタ１１から出力される出力信号ＯＵＴ１が入力し、クロック信号Ｃ１の代わりにクロック信号Ｃ２、クロック信号Ｃ２の代わりにクロック信号Ｃ１がそれぞれ入力する。前記後段のシフトレジスタ１１は、前段の出力ＯＵＴが入力端子ＩＮに入り、１段進む毎にクロック信号が入れ変わりながら入力される。
【０１０８】
（実施形態４）
次に、本発明の実施形態４に係るシフトレジスタの構成を図８に示す。図８に示す本発明の実施形態４に係るシフトレジスタを複数組み合わせた走査回路の構成は図２と同じであり、そのタイミングチャートは図４と同じである。図８は、図２に示すシフトレジスタＳＲ２を変更した本発明の実施形態４に係る初段のシフトレジスタの構成を示している。前記シフトレジスタに接続される後段のシフトレジスタは、入力される信号が変更されるだけで、回路の構成は図８と同じである。具体的に説明すると、図８に示すシフトレジスタ１０では、垂直スタートパルス信号ＳＴに代えて、前段のシフトレジスタから出力される出力信号ＯＵＴ１が入力端子ＩＮに入り、クロック信号Ｃ１に代えてクロック信号Ｃ２、クロック信号Ｃ２に代えてクロック信号Ｃ１がそれぞれ入る。後段のシフトレジスタは、前段のシフトレジスタから出力される出力信号ＯＵＴが入力端子ＩＮに入り、１段進む毎にクロック信号が入れ変わりながら入力される。
【０１０９】
本発明の実施形態４に係るシフトレジスタは、図７に示す実施形態３に係るシフトレジスタのトランジスタＴｒ１のゲート電極がノードＮ３に接続されているのに対して、トランジスタＴｒ１のゲート電極にクロック信号ＣＬ２を入力させている。さらに、本発明の実施形態４に係るシフトレジスタは、図７に示す実施形態３に係るトランジスタＴｒ６のゲート電極にクロック信号ＣＬ２を入力させるのに対して、トランジスタＴｒ６のゲート電極を、トランジスタＴｒ４のドレイン電極に接続したノードＮ３に接続している。
【０１１０】
したがって、本発明の実施形態４に係るシフトレジスタにおいては、クロック信号ＣＬ２がハイレベルでトランジスタＴｒ１が非導通状態の時でも、トランジスタＴｒ６が導通状態になっているので、図４における時刻ｔ３から次の時刻ｔ１までノードＮ２には、ハイレベルの信号が供給された状態になる。したがって、トランジスタＴｒ２を介したノードＮ１にも、ハイレベルの信号が供給された状態になる。また駆動能力に高いトランジスタＴｒ６によって、ハイレベルの信号が供給された状態であるので、実施形態１と比較して、ノードＮ１に接続されたトランジスタＴｒ７は、より低インピーダンスで駆動された状態にすることができる。トランジスタＴｒ１とトランジスタＴｒ６の両方のゲート電極にノードＮ３を接続すれば、さらにノードＮ１に接続されたトランジスタＴｒ７を低インピーダンスで駆動することができる。
【０１１１】
また本発明の実施形態３及び実施形態４において、トランジスタＴｒ１のドレイン電極とトランジスタＴｒ６のドレイン電極とを接続するノードＮ２から出力信号ＯＵＴを出力する構成とすることにより、少なくともトランジスタＴｒ１のゲート電極又はトランジスタＴｒ６のゲート電極のどちらか一方に、ノードＮ３のハイレベルの信号を供給すれば、ノードＮ１を時刻ｔ３から次の時刻ｔ１までノードＮ１にハイレベルの信号を供給した状態にできる。
【０１１２】
（実施形態５）
次に、本発明の実施形態５に係るシフトレジスタの構成を図１０に示す。図９は、図１０に示す本発明の実施形態５に係るシフトレジスタを複数組み合わせた走査回路の構成を示している。図１１は、本発明の実施形態５に係る走査回路を動作させるタイミングチャートである。図１０に示す本発明の実施形態５に係るシフトレジスタ１２は、図９に示す走査回路のうち初段のシフトレジスタＳＲ１に対応するものである。図９に示す初段のシフトレジスタＳＲ１以外の後段のシフトレジスタＳＲ２，ＳＲ３・・・の構成は、図１０に示すシフトレジスタ１２の構成と同じ構成であり、入出力の信号が相違する。初段のシフトレジスタ１２に接続される次段のシフトレジスタＳＲ２では、垂直スタートパルス信号ＳＴの代わりに、前段のシフトレジスタＳＲ１から出力される出力信号ＯＵＴ１が入力端子ＩＮに入力し、クロック信号Ｃ１の代わりにクロック信号Ｃ２、クロック信号Ｃ２の代わりにクロック信号Ｃ３がそれぞれ入力する。前記シフトレジスタＳＲ２以降のシフトレジスタＳＲ３，ＳＲ４・・・は、前段のシフトレジスタから出力される出力信号ＯＵＴが入力端子ＩＮに入力し、１段進む毎に１つ位相が進んだクロック信号が入力される。
【０１１３】
図２に示す実施形態１では、走査回路のシフトレジスタに２本のクロック信号ＣＬ１，ＣＬ２を入力させているが、図９に示す実施形態５では、走査回路のシフトレジスタに４本のクロック信号ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４を入力させている。また図３に示す実施形態では、初段のシフトレジスタＳＲ１のトランジスタＴｒ５に、次段のシフトレジスタＳＲ２から出力される出力信号ＯＵＴ２を入力するが、図１０に示す実施形態５に係る初段のシフトレジスタのトランジスタＴｒ５に、クロック信号ＣＬ２を入力させている。
【０１１４】
図３に示すシフトレジスタのトランジスタＴｒ４及びＴｒ５の非導通状態時のリーク電流が大きいと、ノードＮ３の電圧がローレベルから徐々に上昇し、トランジスタＴｒ１，Ｔｒ２が非導通状態になってしまう。
【０１１５】
これに対して、図１０に示す実施形態５の構成によれば、クロック周期でトランジスタＴｒ５が導通状態となるので、トランジスタＴｒ４，Ｔｒ５の非導通状態時のリーク電流が大きい場合でも、トランジスタＴｒ１，Ｔｒ２が非導通状態になってしまうことを抑制することができる。この結果、図１１における時刻ｔ３から次の時刻ｔ１まで、常にノードＮ１にハイレベルの信号を供給した状態にすることができる。
【０１１６】
図１２は、図１０に示す本発明の実施形態５に係るシフトレジスタを動作させるための図１１に示すタイミングチャートを変更した例を示すものである。図１２に示すタイミングチャートは、トランジスタＴｒ５，Ｔｒ６に、クロック信号ＣＬ２に代えてクロック信号ＣＬ３を入力させる場合のタイミングチャートである。
【０１１７】
図１２において、クロック信号ＣＬ３がローレベルになるタイミングで、トランジスタＴｒ５によってノードＮ３の電圧をローレベルにする。この場合、時刻ｔ３から時刻ｔ４まではトランジスタＴｒ７が導通状態であるので、ハイレベルのクロック信号ＣＬ１が出力信号ＯＵＴ１として出力されることになる。但し、出力信号ＯＵＴ１の波形は、図１１と同様の波形になる。
【０１１８】
図９に示す本発明の実施形態５においては、４本のクロック信号ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４を用いたが、５本以上のクロック信号を用いても良く、また３本のクロック信号でも良い。本発明の実施形態５において、３本のクロック信号を用いる場合は、本発明の実施形態５に係るシフトレジスタは図１０に示す回路構成となり、図１０に示すシフトレジスタは、図１３に示すタイミングチャートに基づいて動作される。
【０１１９】
（実施形態６）
次に、本発明の実施形態６を図１４及び図１５に基づいて説明する。本発明の実施形態６に係る走査回路は図１４に示す回路として構成され、図１６に示すタイミングチャートに基づいて動作される。本発明の実施形態６に係る走査回路を構成するシフトレジスタは、図１４に示すシフトレジスタＳＲ３を例にとって説明すると、図１５に示す回路として構成される。
【０１２０】
図１５に示す本発明の実施形態６に係るシフトレジスタ１３（ＳＲ３）は、トランジスタＴｒ３に直列にトランジスタＴｒ１１が接続され、トランジスタＴｒ３のゲート電極には、前段のシフトレジスタＳＲ２におけるノードＮ１の信号が入力され、トランジスタＴｒ１１のゲート電極には、クロック信号ＣＬ２が入力される。
【０１２１】
図１６に示すように、実施形態６では、トランジスタＴｒ３が時刻ｔ０から時刻ｔ２まで導通状態になり、トランジスタＴｒ１１が時刻ｔ１から時刻ｔ２まで導通状態になる。したがって、時刻ｔ１から時刻ｔ２まで、ローレベルの信号がノードＮ１に供給されるので、図４に示したタイミングチャートにおける出力信号ＯＵＴと同様の出力信号ＯＵＴが実施形態６でも得られる。
【０１２２】
図１５に示す本発明の実施形態６では、図３に示す実施形態１に係るシフトレジスタのトランジスタＴｒ３に新たなトランジスタＴｒ１１が接続されている。実施形態６で追加されたトランジスタＴｒ１１は、トランジスタのサイズ（チャネル幅）が小さくて良い。図１５に示すトランジスタＴｒ３のゲート電極にはクロック信号ＣＬ２が入力され、図１５に示すトランジスタＴｒ１１のゲート電極には、前段のシフトレジスタのノードＮ１がそれぞれ入力されていても良い。
【０１２３】
従来例及び実施形態１では、前段のシフトレジスタからの出力信号を次段のシフトレジスタに入力する構成をとっている。この場合、トランジスタ特性に変動（しきい値Vtが大：低駆動能力）が生じたときに、出力信号ＯＵＴの振幅が低下する状態が起こる。特に、図２８の従来例を例にとれば、トランジスタＴｒ１０１及びＴｒ１０４の特性変動の影響が大きい。すなわち、出力トランジスタ及び出力トランジスタのゲートにオン電圧を印加するためのトランジスタの影響が大きいと言える。トランジスタ特性が変動し、しきい値が大きくなると、トランジスタＴｒ１０４のゲートに印加される電圧が下がる。そうなると、ブートストラップした後の出力トランジスタのゲート電圧もそれに比例して下がる。この時、出力トランジスタの特性をしきい値も大きいと、ハイレベルの出力信号を出力できず、振幅低下となる。出力信号ＯＵＴの振幅が低下すると、走査回路においては、段数が一段進む毎に出力信号ＯＵＴの振幅低下の度合いが増していく。これは、次段のトランジスタＴｒ１１１のゲート電圧に振幅の低下した信号が入力されることで、トランジスタＴｒ１１４のゲートには前段よりもされに下がったゲート電圧が入力され、トランジスタＴｒ１１４の出力も前段よりさらに低下した電圧を出力することによる。最終的には、トランジスタがオンできなくなって、シフト動作ができなくなる。
【０１２４】
図２８の従来例のように、Ｎチャネル型トランジスタを使用した場合、ハイレベル側の電圧が下降することで出力信号ＯＵＴの振幅が低下するが、Ｐチャネル型トランジスタであれば、逆にローレベル側が上昇して出力信号ＯＵＴの振幅が低下する。図３２に示す従来例では、該当するトランジスタはトランジスタ２１と２４になる。
【０１２５】
これに対して、実施形態６では、ローレベルよりもさらに低い電圧になる前段シフトレジスタのノードＮ１からの出力信号をトランジスタＴｒ３に入力し、トランジスタＴｒ１１には、外部から電圧レベルの安定したクロック信号を入力としている。追加されたトランジスタＴｒ１１には、外部から電圧レベルの安定したクロック信号が入力されるため、トランジスタ特性が変化（しきい値Vtが大）した場合でも、トランジスタＴｒ３に対して、安定した電圧を印加することができる。また、トランジスタＴｒ３には、出力信号ＯＵＴよりも電圧の低いゲート電圧が印加されるので、トランジスタ特性が変化（しきい値Vtが大）した場合でも、トランジスタＴｒ１１から供給される安定した電圧を、確実にトランジスタＴｒ７のゲートに供給することができる。このため、従来例及び実施形態１のような出力信号を入力とするトランジスタで構成した回路構成よりも、トランジスタＴｒ７のゲート電圧に低い電圧を供給することが可能となり、トランジスタ特性の変動による出力信号の振幅低下を抑制できる。このため、走査回路を形成した場合でも、シフト動作不良を防止できる。
【０１２６】
回路シミュレーションの結果では、実施形態１の回路に対して実施形態６の回路構成は、電源電圧（ハイレベル−ローレベル）が１６Ｖの場合において、トランジスタのしきい値（Vt）で約２Ｖ動作範囲が広くなる結果が得られた。
【０１２７】
また、実施形態６における初段のシフトレジスタＳＲ１は次のように変更してもよいものである。図１５に基づいて説明すると、初段のシフトレジスタＳＲ１は前段のシフトレジスタが存在しないので、入力端子ＩＮ１だけでなく入力端子ＩＮ２が存在するので、２つの入力端子ＩＮ１，ＩＮ２に同じ垂直スタートパルス信号ＳＴを入力させてもよいものである。初段のシフトレジスタＳＲ１以外は、図１５に示したシフトレジスタＳＲ３と同様の接続であり、１段進む毎にクロック信号が入れ変わりながら入力される。なお、トランジスタＴｒ４に直列にトランジスタを挿入して、それぞれのゲート電極にクロック信号ＣＬ２と、前段のシフトレジスタのノードＮ１からの出力信号を入力するようにしてもよいものである。
【０１２８】
（実施形態７）
次に、本発明の実施形態７を図１７に基づいて説明する。本発明の実施形態７に係る走査回路は図２に示すように複数のシフトレジスタを組み合わせた構成として構築される。本発明の実施形態７に係る走査回路は、図４のタイミングチャートに基づいて動作される。図１７に示す本発明の実施形態７に係るシフトレジスタ１０は、図２のうち初段のシフトレジスタＳＲ１に対応する回路構成であり、ノードＮ３の信号をトランジスタＴｒ６のゲート電極に入力させる回路構成として構築したものである。図１７に示す初段のシフトレジスタ１０以外の後段のシフトレジスタＳＲ２，ＳＲ３・・・は、入力される信号が変更されるだけであり、本発明の実施形態７における後段のシフトレジスタＳＲ２，ＳＲ３・・・は図６に示す回路構成として構築される。シフトレジスタＳＲ２では、垂直スタートパルスＳＴの代わりに、前段のシフトレジスタＳＲ１から出力される出力信号ＯＵＴ１が入力端子ＩＮに入力し、クロック信号Ｃ１の代わりにクロック信号Ｃ２、クロック信号Ｃ２の代わりにクロック信号Ｃ１がそれぞれ入力する。前記シフトレジスタＳＲ２以降のシフトレジスタＳＲ３，ＳＲ４・・・は、前段のシフトレジスタからの出力信号ＯＵＴが入力端子ＩＮに入力し、１段進む毎にクロック信号が入れ変わりながら入力される。
【０１２９】
図１７に示す実施形態７に係るシフトレジスタ１０では、図３に示す実施形態１に係るシフトレジスタ１０と比べて、トランジスタＴｒ６のゲート電極に入る信号が異なっているので、トランジスタＴｒ６の動作が異なっている。
【０１３０】
すなわち、図３に示す実施形態１では、トランジスタＴｒ６のゲート電極にクロック信号ＣＬ２を入力していたため、クロック信号ＣＬ２がローレベルのとき、ハイレベルの出力信号ＯＵＴが出力されているが、クロック信号ＣＬ２がハイレベルのとき、出力信号ＯＵＴがフローティングになる。
【０１３１】
液晶表示装置では、トランジスタが形成されたガラス基板と対向電極が設けられた対向基板との間に液晶が狭持された構造であるため、液晶表示装置のゲート線に出力信号ＯＵＴを出力するシフトレジスタの出力端子には、容量を介して対向電極が接続された状態になっている。そのため、上述したようにシフトレジスタからの出力信号ＯＵＴがフローティングのときに、前記対向電極の電圧が変動すると、前記出力信号ＯＵＴの電圧も変動することになる。また、液晶表示装置のゲート線とソース線の間にも容量が形成されるので、前記ソース線の電圧が変動した場合にも、出力信号ＯＵＴの電圧が変動する。前記液晶表示装置のゲート線に入力する出力信号ＯＵＴの電圧が、対向電極及びソース線の電圧変動によって変化すると、本来非導通状態でなければならない画素トランジスタが導通状態になり、不正な信号が画素回路に書き込まれ、正常な表示ができないという問題が発生する。
【０１３２】
これに対して、図１７に示す本発明の実施形態７によれば、トランジスタＴｒ６のゲート電極にノードＮ３が接続されているので、図４のタイミングチャートにおける時刻ｔ３から次の時刻ｔ１までトランジスタＴｒ６は導通状態を維持することとなり、出力信号ＯＵＴがフローティングになることがない。したがって、実施形態１の効果（ノードＮ１がブートストラップ期間：時刻ｔ２から時刻ｔ３まで）に加えて、出力信号ＯＵＴがフローティングになることを防止できるという利点がある。
【０１３３】
（実施形態８）
次に、本発明の実施形態８を図１８に基づいて説明する。本発明の実施形態８に係る走査回路は、図２に示す回路構成であり、図４のタイミングチャートに基づいて動作される。
【０１３４】
図１８に示す本発明の実施形態８に係るシフトレジスタ１０は、図２のうち初段のシフトレジスタＳＲ１に対応する回路構成であり、ノードＮ３の信号をトランジスタＴｒ７のゲート電極に静電容量Ｃ１が接続された回路構成として構築したものである。図１８に示す初段のシフトレジスタＳＲ１以外の後段のシフトレジスタＳＥＲ２，ＳＲ３・・・は、入力される信号が変更されるだけで、回路の構成は図１８と同じである。
【０１３５】
後段のシフトレジスタＳＲ２では、垂直スタートパルスＳＴの代わりに、初段のシフトレジスタＳＲ１からの出力信号ＯＵＴ１が入力端子ＩＮに入力し、クロック信号Ｃ１の代わりにクロック信号Ｃ２、クロック信号Ｃ２の代わりにクロック信号Ｃ１がそれぞれ入力する。前記シフトレジスタＳＲ２以降のシフトレジスタＳＲ３，ＳＲ４・・・は、前段のシフトレジスタの出力信号ＯＵＴが入力端子ＩＮに入力し、１段進む毎にクロック信号が入れ変わりながら入力される。
【０１３６】
図１８において、静電容量Ｃ１が無い場合、ノードＮ１には、トランジスタＴｒ７，Ｔｒ８のゲート電極間のゲート容量が付加される。この場合、クロック信号ＣＬ１の電圧レベルがハイレベルからローレベルに変化してブートストラップする時刻ｔ２で、ノードＮ１の電圧はＶＳＳ＋Ｖｔの電圧から（ＶＤＤ−ＶＳＳ）×Ｃｇ＿Ｔｒ７／（Ｃｇ＿Ｔｒ７＋Ｃｇ＿Ｔｒ８）分下がった電圧になる。ここで、Ｃｇ＿Ｔｒ７はトランジスタＴｒ７のゲート容量、Ｃｇ＿Ｔｒ８はトランジスタＴｒ８のゲート容量である。トランジスタＴｒ７の方がトランジスタＴｒ８よりもトランジスタサイズ（チャネル幅）が１桁以上大きいので、トランジスタＴｒ７のゲート容量の方がトランジスタＴｒ８のゲート容量よりも大きい。そのため、ほぼ（ＶＤＤ-ＶＳＳ）の電圧分下がることになるので、ノードＮ１に接続されたトランジスタＴｒ２，Ｔｒ３のゲート・ドレイン間に大きな電圧が印加される。
【０１３７】
これに対して、図１８に示すように静電容量Ｃ１が存在すると、同時刻でノードＮ１の電圧はＶＳＳ＋Ｖｔの電圧から（ＶＤＤ-ＶＳＳ）×Ｃｇ＿Ｔｒ７／（Ｃ１＋Ｃｇ＿Ｔｒ７＋Ｃｇ＿Ｔｒ８）下がった電圧になるので、静電容量Ｃ１がある分、電圧変化を小さくできる。したがって、トランジスタＴｒ２，Ｔｒ３のゲート・ドレイン間に大きな電圧が印加されることを抑制できる。静電容量Ｃ１は回路面積が大きくならない程度に入れることが望ましい。図１８では、静電容量Ｃ１を電源電圧ＶＳＳと接続したが、これに限らずＶＳＳではない電源に接続しても良い。
【０１３８】
以上のとおり、各実施形態は全てＰチャネル型トランジスタで構成したシフトレジスタであったが、Ｎチャネル型トランジスタでも同様の回路を構成することができる。また、実施形態１から実施形態８までの要部同士を組み合わせた構成にすることもできる。
【０１３９】
（実施形態９）
次に、本発明の実施形態９を図１９に基づいて説明する。本発明の実施形態９に係る走査回路は、図１４に示す回路構成として構築され、図２０に示すタイミングチャートに基づいて動作される。
【０１４０】
図１９に示す本発明の実施形態９に係るシフトレジスタ１３は、図１４のうちシフトレジスタＳＲ３に対応する回路構成であり、図１５に示すトランジスタＴｒ２を削除し、ノードＮ１とトランジスタＴｒ７のゲート電極に接続するノードＮＢの間にトランジスタＴｒ１２が接続され、トランジスタＴｒ１２のゲート電極に電源ＶＳＳが接続されている。さらに、トランジスタＴｒ１１に直列に接続されたトランジスタＴｒ３のゲート電極には、前段のシフトレジスタＳＲ２のノードＮＢの信号が入力され、トランジスタＴｒ１１のゲート電極には、クロック信号ＣＬ２が入力される。なお、トランジスタＴｒ３のゲート電極にはクロック信号ＣＬ２が入力され、トランジスタＴｒ１１のゲート電極には前段のシフトレジスタＳＲ２のノードＮＢの信号が入力されるようにしてもよい。
【０１４１】
図２０を参照して、図１９に示す本発明の実施形態９に係るシフトレジスタの動作について説明する。
【０１４２】
まず図２０における時刻t０において、前段のシフトレジスタＳＲ２のノードＮＢの電圧がローレベルよりもＶｔ上がった電圧（ＶＳＳ＋Ｖｔ）になると、トランジスタＴｒ３が導通状態となるが、トランジスタＴｒ１１が非導通状態なので、ノードＮ１の電圧はハイレベルは維持される。
【０１４３】
その後時刻ｔ１になると、クロック信号ＣＬ２がローレベルになって、トランジスタＴｒ１１が導通状態となる。そうすると、トランジスタＴｒ３、トランジスタＴｒ１２も導通状態なので、ノードＮ１及びノードＮＢの電圧は、ＶＳＳ＋Ｖｔの電圧になる。この時、前段のシフトレジスタＳＲ２からの出力信号ＯＵＴもローレベルなので、トランジスタＴｒ４が導通状態となって、ノードＮ３の電圧をローレベルからハイレベルに変化させる。この結果、トランジスタＴｒ１は非導通状態に変化する。
【０１４４】
その後時刻ｔ２になると、クロック信号ＣＬ１がローレベルに変化する。すると、トランジスタＴｒ７のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮＢの電圧がＶＳＳ＋Ｖｔから更に低い電圧に下げられて、ローレベルよりも低い電圧になる。この結果、トランジスタＴｒ７のゲート・ソース間電圧はしきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ７は導通状態を維持し続けて、シフトレジスタ１０（ＳＲ３）からの出力信号ＯＵＴ３として、ローレベルのクロック信号ＣＬ１が出力する。この時、トランジスタＴｒ１２は非導通状態になるので、ノードＮ１はノードＮＢと切り離されてブートストラップの影響を受けない。そのため、ノードＮ１の電圧はＶＳＳ＋Ｖｔ近くの電圧を維持する。
【０１４５】
その後時刻ｔ３になると、後段のシフトレジスタＳＲ４からの出力信号ＯＵＴ４がローレベルに変化する。すると、トランジスタＴｒ５が導通状態になり、ノードＮ３の電圧は、ローレベルからＶｔ上がったＶＳＳ＋Ｖｔの電圧にハイレベルから変化する。この結果、トランジスタＴｒ１が導通状態となり、ノードＮ１の電圧がローレベルからハイレベルに変化する。また、トランジスタＴｒ１２も導通状態になり、ノードＮＢの電圧もハイレベルに変化する。トランジスタＴｒ７のゲート・ソース間の電圧差はゼロになるので、トランジスタＴｒ７は非導通状態となる。
【０１４６】
時刻ｔ３以降、クロック信号ＣＬ２が一定の周期でトランジスタＴｒ６に入力されるので、シフトレジスタ１３（ＳＲ３）からの出力信号ＯＵＴ３はハイレベルを維持する。また、次の時刻ｔ１までトランジスタＴｒ１のゲート容量によってノードＮ３の電圧はＶＳＳ＋Ｖｔの電圧になるので、トランジスタＴｒ１は導通状態を維持する。このため、ノードＮ１及びノードＮＢの電圧は、時刻ｔ３から次の時刻ｔ１までハイレベルとなるので、トランジスタＴｒ７のゲート・ソース間電圧はゼロとなり、トランジスタＴｒ７は非導通状態になっている。
【０１４７】
本発明の実施形態９では、ブートストラップされるノードがノードＮＢであり、トランジスタＴｒ１及びトランジスタＴｒ３に接続されるノードＮ１とは異なる。そのため、ノードＮＢの電圧はブートストラップ効果によって、ローレベル以下の電圧に下がるが、ノードＮ１の電圧はブートストラップの影響がないため、ローレベル以下の電圧にならない。
【０１４８】
実施形態９においては、ノードＮＢとノードＮ１は、トランジスタＴｒ１２によって切り離されている。このため、トランジスタＴｒ１及びトランジスタＴｒ３のソース・ドレイン間はもちろん、ゲート・ドレイン、ゲート・ソース間に印加される電圧が電源電圧以下となる。このため、トランジスタのゲート・ドレイン間あるいはゲート・ソース間に印加される電圧が実施形態６よりも低減されるので、実施形態６よりもトランジスタの経時劣化が抑制され、信頼性の高い回路を構成することが可能となる。
【０１４９】
図１９に示す本発明の実施形態９においても、前段のシフトレジスタのブートストラップのノードＮＢを入力とするトランジスタＴｒ３と、クロック信号を入力とするトランジスタＴｒ１１の構成となっているので、実施形態６の場合と同様にトランジスタ特性変動の影響を受けにくいという効果が得られる。
【０１５０】
なお、実施形態９と、実施形態２、実施形態５、実施形態７又は実施形態８との要部同士を組み合わせた構成にすることもできる。
【０１５１】
（実施形態１０）
次に、本発明の実施形態１０を図２１及び図２２に基づいて説明する。本発明の実施形態１０に係る走査回路は図２１に示すように、複数のシフトレジスタ１４を組み合わせて構成され、実施形態５と同様に４本のクロック信号を用いると共に、順方向（Ｆｏｗａｒｄ）と逆方向（Ｒｅｖｅｒｓｅ）の双方向に走査出力信号ＯＵＴ１，ＯＵＴ２・・・を出力する構成に構築されている。本発明の実施形態９に係る走査回路を構成するシフトレジスタ１４のうち、シフトレジスタＳＲ３（１４）を例にとって図２２に基づいて説明する。
【０１５２】
図２２において、外部から入力され電圧レベルの安定したＦＷ信号とＲＶ信号がトランジスタＴｒ２１とＴｒ２２のゲート電極に入力すると、前記トランジスタＴｒ２１とＴｒ２２によって、順方向であれば、前段のシフトレジスタＳＲ２から出力される出力信号ＯＵＴ２が選択され、逆方向であれば、後段のシフトレジスタＳＲ４の出力信号ＯＵＴ４が選択され、その選択された信号がトランジスタＴｒ３１のゲート電極に入力する。同様に、ＦＷ信号とＲＶ信号がトランジスタＴｒ２９とＴｒ２６に入力すると、前記トランジスタＴｒ２９とＴｒ２６によって、順方向であればトランジスタＴｒ２８、トランジスタＴｒ２９、トランジスタＴｒ３０側の回路が働き、逆方向であれば、トランジスタＴｒ２５、トランジスタＴｒ２６、トランジスタＴｒ２７側の回路が働く。同様に、ＦＷ信号とＲＶ信号がトランジスタＴｒ３５とＴｒ３３のゲート電極に入力すると、前記トランジスタＴｒ３５とＴｒ３３によって、順方向であればトランジスタＴｒ３５、トランジスタＴｒ３６の回路が働き、逆方向であればトランジスタＴｒ３３、トランジスタＴｒ３４側の回路が働く。
【０１５３】
図２３Ａが順方向（Ｆｏｒｗａｒｄ）に走査するときのタイミングチャート、図２３Ｂが逆方向（Ｒｅｖｅｒｓｅ）に走査するときのタイミングチャートである。方向の制御はＦＷとＲＶの両信号で行われる。図２３Ａ、図２３Ｂに示すように、順方向に走査するときはＦＷ信号をローレベル、ＲＶ信号をハイレベルに設定する。反対に逆方向に走査するときには、ＦＷ信号をハイレベル、ＲＶ信号をローレベルに設定する。
【０１５４】
まず図２３Ａを参照して、順方向に走査するときのシフトレジスタの動作について説明する。
【０１５５】
時刻t０において、前段のシフトレジスタＳＲ２のノードＮ１の電圧がローレベルよりもＶｔ上がった電圧（ＶＳＳ＋Ｖｔ）になると、図２２に示すシフトレジスタ１４のトランジスタＴｒ２８が導通状態になると共に、トランジスタＴｒ２９が導通状態にあるが、クロック信号ＣＬ４がハイレベルのため、トランジスタＴｒ３０が非導通状態となり、ノードＮ１の電圧はハイレベルに維持される。
【０１５６】
その後時刻ｔ１になると、クロック信号ＣＬ４がローレベルになって、トランジスタＴｒ３０が導通状態となる。そうすると、トランジスタＴｒ２８及びトランジスタＴｒ２９が導通状態なので、ノードＮ１の電圧は、ＶＳＳ＋Ｖｔの電圧になる。この時、前段のシフトレジスタＳＲ２からの出力信号ＯＵＴがローレベルなので、トランジスタＴｒ２１を通じてトランジスタＴｒ３１のゲート電極にローレベルからＶｔ分上がった電圧が入力され、トランジスタＴｒ３１は導通状態になる。この結果、ノードＮ３の電圧をローレベルからＶｔ上がった電圧からハイレベルの電圧に変化させる。この結果、トランジスタＴｒ２３及びＴｒ２４は非導通状態に変化する。
【０１５７】
その後時刻ｔ２になると、クロック信号ＣＬ１がローレベルに変化する。すると、トランジスタＴｒ３８のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＳＳ＋Ｖｔから更に低い電圧に下げられて、ローレベルよりも低い電圧になる。この結果、トランジスタＴｒ３８のゲート・ソース間には、しきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ３８は導通状態を維持し続けて、出力信号ＯＵＴ３として、ローレベルのクロック信号ＣＬ１を出力する。この時、トランジスタＴｒ３２が導通状態であって、出力信号ＯＵＴ３がノードＮ２に供給されるので、ノードＮ１の電圧がローレベルよりもさらに低い電圧になっていても、トランジスタＴｒ２３及びＴｒ２４のソース・ドレイン間に印加される電圧は電源電圧以下（＝ハイレベルとローレベルの電圧差）になる。
【０１５８】
その後時刻ｔ３になると、クロック信号ＣＬ２がローレベルになる。すると、トランジスタＴｒ３６が導通状態になり、トランジスタＴｒ３５が導通状態なので、ノードＮ３の電圧は、ハイレベルからローレベルからＶｔ上がったＶＳＳ＋Ｖｔの電圧に変化する。この結果、トランジスタＴｒ２３及びトランジスタＴｒ２４が導通状態となり、ノードＮ１の電圧がハイレベルに変化する。この結果、トランジスタＴｒ３８のゲート・ソース間の電圧差はゼロになるので、トランジスタＴｒ３８は非導通状態となる。この時、ノードＮ３の電圧はＶＳＳ＋Ｖｔの電圧であるため、トランジスタＴｒ３７が導通状態となり、ハイレベルの出力信号ＯＵＴ３が出力される。
【０１５９】
時刻ｔ３以降、クロック信号ＣＬ２がローレベルになる度に、ノードＮ３にＶＳＳ＋Ｖｔの電圧が供給されて、次の時刻ｔ１までノードＮ３の電圧はＶＳＳ＋Ｖｔの電圧に維持される。この結果、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ３７は導通状態を維持し、ノードＮ１の電圧はハイレベルに維持されるので、トランジスタＴｒ３８は非導通状態を維持する。
【０１６０】
以上、シフトレジスタＳＲ３の動作について説明したが、シフトレジスタＳＲ３以外のシフトレジスタにおいても入力される信号は変わるが、全てのシフトレジスタにおいて同様の動作が実行される。走査方向の次の段では、図２３Ａのタイミングチャートに基づいて、トランジスタＴｒ３０、Ｔｒ３６、Ｔｒ３８に位相が一つ進んだクロック信号をそれぞれ入力してやればよい。この結果、出力信号ＯＵＴが順々に順方向へ位相シフト（走査）されて出力されていく。
【０１６１】
逆方向の走査では、クロック信号ＣＬ１〜ＣＬ４の位相関係がかわり、後段のシフトレジスタからの出力信号ＯＵＴが入力となり、自身の出力信号ＯＵＴが前段のシフトレジスタに出力される。
【０１６２】
図２３Ｂを参照して、逆方向走査時のシフトレジスタの動作について説明する。
【０１６３】
時刻t０において、後段のシフトレジスタのノードＮ１の電圧がローレベルよりもＶｔ上がった電圧（ＶＳＳ＋Ｖｔ）になると、トランジスタＴｒ２５が導通状態となると共に、トランジスタＴｒ２６が導通状態になるが、クロック信号ＣＬ２がハイレベルのため、トランジスタＴｒ２７が非導通状態となり、ノードＮ１の電圧はハイレベルに維持される。
【０１６４】
その後時刻ｔ１になると、クロック信号ＣＬ２がローレベルになって、トランジスタＴｒ２７が導通状態となる。そうすると、トランジスタＴｒ２５、トランジスタＴｒ２６が導通状態なので、ノードＮ１の電圧は、ＶＳＳ＋Ｖｔの電圧になる。この時、後段のシフトレジスタからの出力信号ＯＵＴもローレベルなので、トランジスタＴｒ２２を通じてトランジスタＴｒ３１のゲート電極にローレベルからＶｔ分上がった電圧が入力され、トランジスタＴｒ３１は導通状態になる。この結果、ノードＮ３の電圧をローレベルからＶｔ上がった電圧からハイレベルの電圧に変化させる。この結果、トランジスタＴｒ２３及びＴｒ２４は非導通状態に変化する。
【０１６５】
その後時刻ｔ２になると、クロック信号ＣＬ１がローレベルに変化する。すると、トランジスタＴｒ３８のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＳＳ＋Ｖｔから更に低い電圧に下げられて、ローレベルよりも低い電圧になる。この結果、トランジスタＴｒ３８のゲート・ソース間電圧は、しきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ３８は導通状態を維持し続けて、出力信号ＯＵＴ３として、ローレベルのクロック信号ＣＬ１が出力する。この時、トランジスタＴｒ３２が導通状態で出力信号ＯＵＴ３がノードＮ２に供給されるので、ノードＮ１の電圧がローレベルよりもさらに低い電圧になっていても、トランジスタＴｒ２３，Ｔｒ２４のソース・ドレイン間に印加される電圧は、電源電圧以下（＝ハイレベルとローレベルの電圧差）になる。
【０１６６】
その後時刻ｔ３になると、クロック信号ＣＬ４がローレベルになる。すると、トランジスタＴｒ３４が導通状態になり、トランジスタＴｒ３３が導通状態なので、ノードＮ３の電圧は、ハイレベルからローレベルからＶｔ上がったＶＳＳ＋Ｖｔの電圧に変化する。この結果、トランジスタＴｒ２３及びトランジスタＴｒ２４が導通状態となって、ノードＮ１の電圧がハイレベルに変化する。この結果、トランジスタＴｒ３８のゲート・ソース間の電圧差はゼロになるので、トランジスタＴｒ３８は非導通状態となる。この時、ノードＮ３の電圧は、ＶＳＳ＋Ｖｔの電圧なので、トランジスタＴｒ３７が導通状態となって、ハイレベルの出力信号ＯＵＴ３が出力する。
【０１６７】
時刻ｔ３以降、クロック信号ＣＬ４がローレベルになる度に、ノードＮ３にＶＳＳ＋Ｖｔの電圧が供給されて、次の時刻ｔ１までノードＮ３の電圧は、ＶＳＳ＋Ｖｔの電圧に維持される。この結果、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ３７は導通状態を維持し、ノードＮ１の電圧はハイレベルに維持されるので、トランジスタＴｒ３８は非導通状態に維持される。
【０１６８】
以上、シフトレジスタＳＲ３の動作について説明したが、シフトレジスタＳＲ３以外のシフトレジスタにおいても入力される信号は変わるが、全てのシフトレジスタにおいて同様の動作が実行される。走査方向の次の段では、図２３Bのタイミングチャートに基づいて、トランジスタＴｒ２７、Ｔｒ３４、Ｔｒ３８に位相が一つ進んだクロック信号を入力してやればよい。この結果、出力信号ＯＵＴが順々に逆方向へ位相シフト（走査）されて出力されていく。
【０１６９】
図２２に示す実施形態１０においても、ブートストラップのノードＮ１の信号を入力とするトランジスタＴｒ２５もしくはトランジスタＴｒ２８と、クロック信号を入力とするトランジスタＴｒ２７もしくはＴｒ３０の構成となっているので、実施形態６の場合と同様の効果が得られる。
【０１７０】
なお、実施形態１０と、実施形態１〜実施形態８の要部同士とを組み合わせた構成にすることもできる。
【０１７１】
（実施形態１１）
次に、本発明の実施形態１１を図２４に基づいて説明する。本発明の実施形態１１に係る走査回路は、図２１の回路構成として構築され、実施形態１０と同様に、順方向（Ｆｏｗａｒｄ）と逆方向（Ｒｅｖｅｒｓｅ）の双方向に走査出力信号を出力する構成になっている。
【０１７２】
本発明の実施形態１１に係る走査回路を構成するシフトレジスタ１４のうち、シフトレジスタＳＲ３（１４）を例にとって図２４に基づいて説明する。図２４に示す本発明の実施形態１１に係るシフトレジスタ１４は、図２２に示す実施形態１０のトランジスタＴｒ２４を削除し、トランジスタＴｒ３９を追加した点が実施形態１０と相違する。この点は、実施形態６を実施形態９に変更した構成と共通している。
【０１７３】
したがって、本発明の実施形態１１に係るシフトレジスタ１４は、双方向走査の機能を有することに加えて、実施形態９で説明した効果を有する。
【０１７４】
なお、実施形態１１と、実施形態２、実施形態５、実施形態７、実施形態８の要部同士とを組み合わせた構成にすることもできる。また、実施形態１０及び実施形態１１においては、４本のクロック信号を用いた例を示したが、クロック信号は５本以上あってもよく、３本のクロック信号でも良い。また、２本のクロック信号を用いた構成とすることもできる。実施形態１０のシフトレジスタにおいて、２本クロック信号を用いる場合は、図２６に示す回路構成とすれば良く、また、実施形態１１のシフトレジスタにおいて、２本クロック信号を用いる場合は、図２７に示す回路構成とすれば良い。なお、図２６及び図２７のシフトレジスタ用いた走査回路は、図２５の回路構成となる。
【０１７５】
以上説明した各実施形態とも、正電源側（ハイレベル）から負電源側（ローレベル）へトランジスタを介して電流が流れることがないので、消費電力を低くすることができるという利点を有している。
【０１７６】
以上好ましい実施の形態について説明したが、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、各実施形態は全てＰチャネル型トランジスタで構成したシフトレジスタであったが、Ｎチャネル型トランジスタでも同様の回路を構成することができる。また、トランジスタを新たに追加して、同様の動作を行う構成としても良い。
【産業上の利用可能性】
【０１７７】
以上説明したように本発明によれば、出力トランジスタのゲート電極に容量の大きな保持容量を持たせる必要がなく、かつ正電源側（ハイレベル）からトランジスタを介して負電源側（ローレベル）へ電流が流れてしまうこともないでので、消費電力を低減することができる。この結果、本発明のシフトレジスタを表示装置に適用した場合、装置の消費電力を低減することができる。
【図面の簡単な説明】
【０１７８】
【図１】液晶表示装置を示すブロック図である。
【図２】本発明の実施形態１に係る走査回路を示すブロック図である。
【図３】本発明の実施形態１におけるシフトレジスタを示す回路図である。
【図４】本発明の実施形態１におけるシフトレジスタの動作を示すタイミングチャートである。
【図５】本発明の実施形態２に係る走査回路を示すブロック図である。
【図６】本発明の実施形態２に係るシフトレジスタを示す回路図である。
【図７】本発明の実施形態３に係るシフトレジスタを示す回路図である。
【図８】本発明の実施形態４に係るシフトレジスタを示す回路図である。
【図９】本発明の実施形態５に係る走査回路を示すブロック図である。
【図１０】本発明の実施形態５におけるシフトレジスタを示す回路図である。
【図１１】本発明の実施形態５におけるシフトレジスタの動作を示すタイミングチャートである。
【図１２】本発明の実施形態５の変形例におけるシフトレジスタの動作を示すタイミングチャートである。
【図１３】本発明の実施形態５の変形例におけるシフトレジスタの動作を示すタイミングチャートである。
【図１４】本発明の実施形態６における走査回路を示すブロック図である。
【図１５】本発明の実施形態６におけるシフトレジスタを示す回路図である。
【図１６】本発明の実施形態６におけるシフトレジスタの動作を示すタイミングチャートである。
【図１７】本発明の実施形態７におけるシフトレジスタを示す回路図である。
【図１８】本発明の実施形態８におけるシフトレジスタを示す回路図である。
【図１９】本発明の実施形態９におけるシフトレジスタを示す回路図である。
【図２０】本発明の実施形態９におけるシフトレジスタの動作を示すタイミングチャートである。
【図２１】本発明の実施形態１０における走査回路を示すブロック図である。
【図２２】本発明の実施形態１０におけるシフトレジスタを示す回路図である。
【図２３Ａ】本発明の実施形態１０におけるシフトレジスタの動作を示すタイミングチャートである。
【図２３Ｂ】本発明の実施形態１０におけるシフトレジスタの動作を示すタイミングチャートである。
【図２４】本発明の実施形態１１におけるシフトレジスタを示す回路図である。
【図２５】本発明の実施形態１２における走査回路を示すブロック図である。
【図２６】本発明の実施形態１２におけるシフトレジスタを示す回路図である。
【図２７】本発明の実施形態１３におけるシフトレジスタを示す回路図である。
【図２８】従来のシフトレジスタの構成を示す回路図である。
【図２９】従来のシフトレジスタの動作示すタイミングチャートである。
【図３０】従来のシフトレジスタをＰチャネル型トランジスタで構成した回路図である。
【図３１】従来のＰチャネル型トランジスタで構成されたシフトレジスタの動作を示すタイミングチャートである。
【図３２】他の従来のシフトレジスタの構成を示す回路図である。
【図３３】他の従来のシフトレジスタの動作示すタイミングチャートである。
【符号の説明】
【０１７９】
１画素部
４  画素トランジスタ
５  画素蓄積容量
６  画素容量
１０，１１，１３，１５  ２相クロック型シフトレジスタ
１２，１４  ４相クロック型シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006351165.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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