(57)【要約】【課題】  NAND型フラッシュメモリのブロックコピーの高速化を実現すること。【解決手段】  本発明の不揮発性半導体記憶装置は，ビット線の電位を維持，固定する回路を有しており，偶数ビット線又は奇数ビット線の何れか一方に当該回路が接続されている。偶数ビット線にビット線電位固定回路が接続されている場合，ブロックコピーを行う際に，まず偶数ビット線にデータを出力し，偶数ビット線の電位が確定したところでビット線電位固定回路を動作させる。その後，偶数ビット線の電位をビット線電位固定回路からバイアスし，ビット線の電位を維持，固定すると同時に，奇数ビット線にデータを出力し，奇数ビット線の電位を確定する。続いて，選択ワード線に書き込み電圧を印加し，偶数ビット線に接続されているメモリセルと奇数ビット線に接続されているメモリセルとに同時にデータの書き込み（プログラム）を行う。【選択図】  図３
2006107546.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線及び前記第１のビット線に隣接する第２のビット線にデータをロードする回路と，
前記第１のビット線の電位を固定する回路と，
を有する不揮発性半導体記憶装置。
【請求項２】
第１のビット線及び前記第１のビット線に隣接する第２のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
を有する不揮発性半導体記憶装置であって，
前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１のビット線及び第２のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
を有する不揮発性半導体記憶装置であって，
前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記データをロードする回路は，前記第１のビット線及び前記第２のビット線それぞれの一端に接続され，前記電位を固定する回路は，前記第１のビット線の他端に接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の回路は，前記第１のビット線及び前記第２のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続されていることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の電位は，高電位又は低電位であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項８】
第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする回路と，
前記第１のビット線の電位を固定する回路と，
前記第３のビット線の電位を固定する回路と，
を有する不揮発性半導体記憶装置。
【請求項９】
第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
前記第３のビット線の電位を固定する第３の回路と，
を有する不揮発性半導体記憶装置であって，
前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，
前記第３のビット線の電位を前記第３の回路により固定し一定にした後，前記第４のビット線の電位を一定にし，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込みむことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
前記第３のビット線の電位を固定する第３の回路と，
を有する不揮発性半導体記憶装置であって，
前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，
前記第１の回路により前記第３のビット線にデータをロードし，前記第３のビット線を第３の電位にした後，前記第３の回路により前記第３のビット線の電位を前記第３の電位に固定し，続いて前記第１の回路により前記第４のビット線にデータをロードし，前記第４のビット線を第４の電位にした後，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記データをロードする回路は，前記第１のビット線，前記第２のビット線，前記第３のビット線及び前記第４のビット線それぞれの一端に接続され，前記第１のビット線の電位を固定する回路は，前記第１のビット線の他端に接続され，前記第３のビット線の電位を固定する回路は，前記第３のビット線の他端に接続されていることを特徴とする請求項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１の回路は，前記第１のビット線，前記第２のビット線，前記第３のビット線及び前記第４のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続され，前記第３の回路は，前記第３のビット線の他端に接続されていることを特徴とする請求項９又は１０に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１の電位及び前記第３の電位は，高電位又は低電位であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１の電位及び前記第３の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１５】
第１のビット線及び前記第１のビット線に隣接する第２のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
を有する不揮発性半導体記憶装置の動作方法であって，
前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項１６】
第１のビット線及び第２のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
を有する不揮発性半導体記憶装置の動作方法であって，
前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項１７】
前記第１の回路は，前記第１のビット線及び前記第２のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続されていることを特徴とする請求項１５又は１６に記載の不揮発性半導体記憶装置の動作方法。
【請求項１８】
前記第１の電位は，高電位又は低電位であることを特徴とする請求項１７に記載の不揮発性半導体記憶装置の動作方法。
【請求項１９】
前記第１の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位であることを特徴とする請求項１７に記載の不揮発性半導体記憶装置の動作方法。
【請求項２０】
第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
前記第３のビット線の電位を固定する第３の回路と，
を有する不揮発性半導体記憶装置の動作方法であって，
前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，
前記第３のビット線の電位を前記第３の回路により固定し一定にした後，前記第４のビット線の電位を一定にし，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込みむことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項２１】
第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，
前記第３のビット線の電位を固定する第３の回路と，
を有する不揮発性半導体記憶装置の動作方法であって，
前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，
前記第１の回路により前記第３のビット線にデータをロードし，前記第３のビット線を第３の電位にした後，前記第３の回路により前記第３のビット線の電位を前記第３の電位に固定し，続いて前記第１の回路により前記第４のビット線にデータをロードし，前記第４のビット線を第４の電位にした後，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項２２】
前記第１の回路は，前記第１のビット線，前記第２のビット線，前記第３のビット線及び前記第４のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続され，前記第３の回路は，前記第３のビット線の他端に接続されていることを特徴とする請求項２０又は２１に記載の不揮発性半導体記憶装置の動作方法。
【請求項２３】
前記第１の電位及び前記第３の電位は，高電位又は低電位であることを特徴とする請求項２２に記載の不揮発性半導体記憶装置の動作方法。
【請求項２４】
前記第１の電位及び前記第３の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位であることを特徴とする請求項２２に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に書替え可能な不揮発性半導体記憶装置に関する。不揮発性半導体記憶装置の中でも，特に，NAND型フラッシュメモリに関する。
【背景技術】
【０００２】
近年，小型で大容量な不揮発性半導体記憶装置の需要が急増し，中でも従来のＮＯＲ型フラッシュメモリと比較して，高集積化，大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。
【０００３】
NAND型フラッシュメモリは，その回路構成上，高集積化，大容量化が実現できるというメリットを有する一方，データを消去する場合，ブロック単位で行う必要があるというデメリットを有している。このため，一部のメモリセルのデータを消去する場合であっても，そのメモリセルを含むブロック全体を消去しなければならない。よって，消去動作を行う前に，消去するブロック内において必要なデータを他のブロックにコピーしておく必要がある（以下，このデータのコピー動作を「ブロックコピー」という。）。この消去動作前のブロックコピーに要する時間が律速となっており，NAND型フラッシュメモリのシステム全体の高速化の妨げとなっている。近年，市場におけるNANDフラッシュメモリの高速化の要求が高まってきており，特にこのブロックコピーの高速化の要求が高まってきている。
【０００４】
ここで，従来のNANDフラッシュメモリの構成について説明する。図１０を参照する。図１０には，従来のNANDフラッシュメモリ１０００の概略構成図が示されている。１００１はメモリセルアレイ，１００２はコマンド入力バッファ，１００３は制御回路，１００４はロウデコーダ，１００５はアドレス入力バッファ，１００６はカラムデコーダ，１００７はセンスアンプとラッチからなるデータキャッシュ，１００８はデータ出力バッファである。外部から入力されるコマンドがコマンド入力バッファ１００２を通して制御回路１００３へ入力される。制御回路１００３は，アドレス入力バッファ１００５にアドレス情報を出力し，アドレス入力バッファ１００５は，ロウデコーダ１００４及びカラムデコーダ１００６にメモリセルに対するアクセス情報を出力し，ロウデコーダ１００４及びカラムデコーダ１００６は，当該アクセス情報に基づき，該当するメモリセルをアクティブにする。メモリセルアレイの各ビット線に接続されたデータキャッシュ１００７は，センスアンプでビット線の電位を検出し，ラッチで保持し，データ出力バッファ１００８に出力する。データ出力バッファ１００８は，データを外部回路へ出力する。
【０００５】
図１１には，メモリセルアレイ１００１，ロウデコーダ１００４，データキャッシュ１００７及びデータ出力バッファ１００８の概略構成図が示されている。図１１に示すような従来のNAND型フラッシュメモリでは，一対の偶数ビット線及び奇数ビット線（例えば，BLe0_0とBLo0_0）ごとにセンスアンプ（S/A）とラッチ回路でなるデータキャッシュ（DC）を備えていることから，S/Aの消費電流を小さくするためビット線の電荷を検知する「電圧センス方式」が採用されている。
【０００６】
図１２には，従来の電圧センス方式のNAND型フラッシュメモリの詳細な回路構成が示されている。図１２に示すとおり，センスアンプとラッチ回路（Latch）とが組み合わされ，データキャッシュ回路（DC）１００７を構成している。図１２に示すように，従来の電圧センス方式のNAND型フラッシュメモリにおいては，ビット線にあらかじめ電荷を蓄えておく（プリチャージ）。（１）NANDメモリセルがオンすれば，プリチャージされた電荷がNANDメモリセルを通して抜けるため，ビット線の電位はVSSになる（ディスチャージ）。（２）NANDメモリセルがオンしなければ，プリチャージされた電荷は引き抜かれないため，ビット線の電位はプリチャージした電位が保たれる。この場合，ビット線はフローティングになっている。ディスチャージが終了したタイミングで，ビット線の電圧レベルをセンスアンプで検出する。
【０００７】
ところで，フラッシュメモリにおいては，チップシュリンクが進むにつれ，ビット線間隔が縮まり，ビット線の隣接容量が大きくなってきている。最近では，隣接ビット線容量はビット線全容量の80%にも及んでいる。今後もフラッシュメモリの大容量化に伴い，益々チップシュリンクが進み，隣接ビット線容量が大きくなって行くと考えられる。
【０００８】
隣接ビット線容量が大きくなったことにより，上述の（２）の状態（NANDメモリセルがオンしていない状態）にあるフローティング状態のビット線の隣接ビット線において，（１）のビット線のディスチャージがおこなわれた場合，ビット線の隣接容量の影響を受け，フローティングのビット線の電位も下がってしまう，所謂「カップリング」現象が生じる。本来，上述の（２）の状態では，ビット線の電位がプリチャージしたレベルに保たれるはずが，カップリングの影響でビット線の電位が下がってしまい，誤センスを引き起こしてしまうことになる。よって，正確な読み出し動作を行うことができなくなる場合がある。このカップリングの影響による誤センスを回避するために，最近では隣接するビット線をシールドする手法が採用されている。
【０００９】
この隣接するビット線をシールドする手法においては，図１２に示すとおり，１つのセンスアンプ回路が２本のビット線によって共有されている。つまり，隣接するビット線を偶数（Even）と奇数（Odd）とに分類し，隣接する偶数（Even）と奇数（Odd）のビット線が１つのセンスアンプを共有している構成を採用している。
【００１０】
読み出し動作においては，偶数（Even）本目のビット線のデータを読み出す場合には，偶数ビット線用トランスファゲート（BLSe）をオンし，偶数ビット線をセンスアンプに接続する。この時，奇数ビット線は接地用トランジスタ（BIASo）をオンすることにより接地電位（VSS）にする。一方，奇数（Odd）ビット線のデータを読み出す場合には，奇数ビット線用トランスファゲート（BLSo）をオンし，奇数ビット線をセンスアンプに接続する。この時，偶数ビット線は接地用トランジスタ（BIASe）により接地電位（VSS）にする。このように，読出し動作時に隣接の非選択ビット線を接地状態にすることにより，隣接するビット線信号の影響を低減することが可能となる。
【００１１】
また，消去動作前のブロックコピーの際には，隣接するビット線をEven/Oddに分類して，同一ブロック内のEven/Oddビット線を，それぞれ，別のページのEven/Oddビット線に割り当てる構成にしている。
【００１２】
なお，隣り合ったメモリセルのウェルを電気的に完全に分離することはできないので，消去動作（ブロック単位の消去動作）時においては，このEven/Oddビット線の両方とも一括で消去動作が行われるため，消去動作前のブロックコピーの際には，Even/Oddの両方のページをコピーしなくてはならない。このブロックコピー動作のフローチャートを図１３に示す。
【００１３】
図１３に示すとおり，まず，Even Page0のページコピーが行われる。Even Page0のページコピーにおいては，まず（１）Even Page0のページリードを行う。（２）Evenビット線にデータを出力（ロード）する。このとき，データが“０”の場合は，Evenビット線の電位はVDDとなり，一方，データが“１”の場合は，Evenビット線の電位はVSSとなる。次に，（３）データをコピーするメモリセルの選択ワード線WLに書き込み電圧（VPGM）を印加して，当該メモリセルにデータの書き込みを行う。そして，（４）Even Page0のベリファイ動作を行い，書き込みが完了してなければ，（２）の動作へ戻り，完了していれば，Even Page0のページコピーが終了する。
【００１４】
次に，Even Page0のページコピーと同様に，Odd Page0のページコピーが行われる。Odd Page0のページコピーが終了すると，Page0のページコピーが終了する。引き続き，Page1（Even Page1及びOdd Page1）〜Page End（Even PageEnd及びOdd PageEnd）のページコピーが順に行われる。このようにしてブロックコピーが行われる。
【００１５】
以上説明したとおり，ブロックコピーの際には，Even/Oddの両方のページを順にコピーする必要があり，NAND型フラッシュメモリのシステム全体の高速化の妨げとなっている。また，ビット線の長さが長いために負荷容量が大きく，プリチャージやディスチャージに長い時間を要するといった問題もある。
【００１６】
以下の特許文献１には，読み出し動作とベリファイ動作については，偶数ビット線と奇数ビット線とに分けて行い，書き込み動作については，偶数ビット線と奇数ビット線とを同時に行うフラッシュメモリが開示されている。
【００１７】
また，以下の特許文献２には，読み出し動作においては，複数行のグローバルデータ線を対応するセンスラッチに順次接続することによって，逐次的に行い，
書き込み動作及び消去動作は，複数行のセンスラッチを用いて並列的に一括して行うフラッシュメモリが開示されている。
【００１８】
そこで，NANDフラッシュメモリにおいて，Even/Oddの両方のページを同時に読み書きする方法として，図１４に示すようなビット線の両側にデータキャッシュを配置する構成が採用されている。図１４に示すNAND型フラッシュメモリにおいては，隣接するビット線の影響を受けないようにするため，ビット線がフローティングにならないように電流を流しながらビット線の電位を検知する「電流センス方式」が採用されている。図１４に示す電流センス方式を用いたNAND型フラッシュメモリにおいては，読み出し動作及び書き込み動作をEven/Odd同時に行うことが可能になり，ブロックコピーを高速化することが可能となる。
【特許文献１】特開平９−３５４８６号公報
【特許文献２】特開平８−１４７９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら，NAND型フラッシュメモリにおいては，大容量化のため，ビット線数（ページ長）は益々大きくなる傾向にあり，ビット線に接続するデータキャッシュの数も増加の一途をたどっている。図１４に示すNAND型フラッシュメモリにおいては，ブロックコピーの高速化が図れる一方，電流センス方式を用いる以上，動作電流が非常に大きくなり，また，データキャッシュをビット線の両側に配置しているため，チップ面積が増大するという問題がある。よって，図１４に示すNAND型フラッシュメモリにおいては，大容量化のためにデータキャッシュの数を安易に増加させることは出来ない。
【００２０】
そこで，本発明は，上述の問題を鑑みてなされたものであり，電流センス方式を用いずに，電圧センス方式を用いて，チップ面積を殆ど増大させることなく高速ブロックコピーを実現できる不揮発性半導体記憶装置であるNAND型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の不揮発性半導体記憶装置は，ビット線の電位を維持，固定する回路（以下，「ビット線電位固定回路」という。）を有しており，偶数ビット線又は奇数ビット線の何れか一方に当該回路が接続されている。例えば，偶数ビット線にビット線電位固定回路が接続されている場合，ブロックコピーを行う際に，まず偶数ビット線にデータをロードする回路からデータを出力し，偶数ビット線の電位が確定したところでビット線電位固定回路を動作させる。その後，偶数ビット線の電位をビット線電位固定回路からバイアスし，ビット線の電位を維持，固定すると同時に，奇数ビット線にデータをロードする回路からデータを出力し，奇数ビット線の電位を確定する。続いて，選択ワード線に書き込み電圧を印加し，偶数ビット線に接続されているメモリセルと奇数ビット線に接続されているメモリセルとに同時にデータの書き込み（プログラム）を行う。
【００２２】
このように，本発明の不揮発性半導体記憶装置においては，ブロックコピーの際に，偶数ビット線と奇数ビット線とに同時にデータを書き込むことができる。
【００２３】
本発明の不揮発性半導体記憶装置は，第１のビット線及び前記第１のビット線に隣接する第２のビット線にデータをロードする回路と，前記第１のビット線の電位を固定する回路と，を有していることを特徴としている。
【００２４】
また，本発明の不揮発性半導体記憶装置は，第１のビット線及び前記第１のビット線に隣接する第２のビット線にデータをロードする第１の回路と，前記第１のビット線の電位を固定する第２の回路と，を有する不揮発性半導体記憶装置であって，前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴としている。
【００２５】
また，本発明の不揮発性半導体記憶装置は，第１のビット線及び第２のビット線にデータをロードする第１の回路と，前記第１のビット線の電位を固定する第２の回路と，を有する不揮発性半導体記憶装置であって，前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴としている。
【００２６】
また，前記データをロードする回路は，前記第１のビット線及び前記第２のビット線それぞれの一端に接続され，前記電位を固定する回路は，前記第１のビット線の他端に接続されているようにしてもよい。
【００２７】
また，前記第１の回路は，前記第１のビット線及び前記第２のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続されているようにしてもよい。
【００２８】
また，前記第１の電位は，高電位又は低電位の２種類の電位であってもよい。
【００２９】
また，前記第１の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位の３種類であってもよい。
【００３０】
また，本発明の不揮発性半導体記憶装置は，第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする回路と，前記第１のビット線の電位を固定する回路と，前記第３のビット線の電位を固定する回路と，
を有することを特徴としている。
【００３１】
また，本発明の不揮発性半導体記憶装置は，第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，前記第１のビット線の電位を固定する第２の回路と，前記第３のビット線の電位を固定する第３の回路と，を有する不揮発性半導体記憶装置であって，前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，前記第３のビット線の電位を前記第３の回路により固定し一定にした後，前記第４のビット線の電位を一定にし，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込みむことを特徴とする。
【００３２】
また，本発明の不揮発性半導体記憶装置は，第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，前記第１のビット線の電位を固定する第２の回路と，前記第３のビット線の電位を固定する第３の回路と，を有する不揮発性半導体記憶装置であって，前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，前記第１の回路により前記第３のビット線にデータをロードし，前記第３のビット線を第３の電位にした後，前記第３の回路により前記第３のビット線の電位を前記第３の電位に固定し，続いて前記第１の回路により前記第４のビット線にデータをロードし，前記第４のビット線を第４の電位にした後，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする。
【００３３】
また，前記データをロードする回路は，前記第１のビット線，前記第２のビット線，前記第３のビット線及び前記第４のビット線それぞれの一端に接続され，前記第１のビット線の電位を固定する回路は，前記第１のビット線の他端に接続され，前記第３のビット線の電位を固定する回路は，前記第３のビット線の他端に接続されているようにしてもよい。
【００３４】
また，前記第１の回路は，前記第１のビット線，前記第２のビット線，前記第３のビット線及び前記第４のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続され，前記第３の回路は，前記第３のビット線の他端に接続されているようにしてもよい。
【００３５】
また，前記第１の電位及び前記第３の電位は，高電位又は低電位の２種類の電位であるようにしてもよい。
【００３６】
また，前記第１の電位及び前記第３の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位の３種類の電位であるようにしてもよい。
【００３７】
また，本発明の不揮発性半導体記憶装置の動作方法は，第１のビット線及び前記第１のビット線に隣接する第２のビット線にデータをロードする第１の回路と，前記第１のビット線の電位を固定する第２の回路と，を有する不揮発性半導体記憶装置の動作方法であって，前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする。
【００３８】
また，本発明の不揮発性半導体記憶装置の動作方法は，第１のビット線及び第２のビット線にデータをロードする第１の回路と，前記第１のビット線の電位を固定する第２の回路と，を有する不揮発性半導体記憶装置の動作方法であって，前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする。
【００３９】
前記第１の回路は，前記第１のビット線及び前記第２のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続されているようにしてもよい。
【００４０】
前記第１の電位は，高電位又は低電位の２種類の電位であるようにしてもよい。
【００４１】
前記第１の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位の３種類の電位であるようにしてもよい。
【００４２】
また，本発明の不揮発性半導体記憶装置の動作方法は，第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，前記第３のビット線の電位を固定する第３の回路と，を有する不揮発性半導体記憶装置の動作方法であって，前記第１のビット線の電位を前記第２の回路により固定し一定にした後，前記第２のビット線の電位を一定にし，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，前記第３のビット線の電位を前記第３の回路により固定し一定にした後，前記第４のビット線の電位を一定にし，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込みむことを特徴とする。
【００４３】
また，本発明の不揮発性半導体記憶装置の動作方法は，第１のビット線及び前記第１のビット線に隣接する第２のビット線，並びに第３のビット線及び前記第３のビット線に隣接する第４のビット線にデータをロードする第１の回路と，
前記第１のビット線の電位を固定する第２の回路と，前記第３のビット線の電位を固定する第３の回路と，を有する不揮発性半導体記憶装置の動作方法であって，前記第１の回路により前記第１のビット線にデータをロードし，前記第１のビット線を第１の電位にした後，前記第２の回路により前記第１のビット線の電位を前記第１の電位に固定し，続いて前記第１の回路により前記第２のビット線にデータをロードし，前記第２のビット線を第２の電位にした後，前記第１のビット線に接続されたメモリセル及び前記第２のビット線に接続されたメモリセルに同時にデータを書き込み，前記第１の回路により前記第３のビット線にデータをロードし，前記第３のビット線を第３の電位にした後，前記第３の回路により前記第３のビット線の電位を前記第３の電位に固定し，続いて前記第１の回路により前記第４のビット線にデータをロードし，前記第４のビット線を第４の電位にした後，前記第３のビット線に接続されたメモリセル及び前記第４のビット線に接続されたメモリセルに同時にデータを書き込むことを特徴とする。
【００４４】
また，前記第１の回路は，前記第１のビット線，前記第２のビット線，前記第３のビット線及び前記第４のビット線それぞれの一端に接続され，前記第２の回路は，前記第１のビット線の他端に接続され，前記第３の回路は，前記第３のビット線の他端に接続されているようにしてもよい。。
【００４５】
また，前記第１の電位及び前記第３の電位は，高電位又は低電位の２種類の電位であるようにしてもよい。
【００４６】
また，前記第１の電位及び前記第３の電位は，高電位，低電位又は前記高電位及び前記低電位の中間電位の３種類の電位であるようにしてもよい。
【発明の効果】
【００４７】
本発明の不揮発性半導体記憶装置及びその動作方法においては，ブロックコピーの際に，偶数ビット線と奇数ビット線とに同時に書き込むことができ，ブロックコピーの高速化を実現できる。また，従来，ビット線の両端にデータキャッシュを配置していた場合と比較して，ビット線電位固定回路とデータを保持する２つのラッチ回路とが増えるだけであるので，チップ面積の増加は殆ど無く，ブロックコピーの際に偶数ビット線と奇数ビット線とを同時に書き込むことを実現できる。
【発明を実施するための最良の形態】
【００４８】
図１には，本発明の不揮発性半導体記憶装置の一実施形態である不揮発性半導体記憶装置１００の概略構成図が示されている。本実施形態に係る不揮発性半導体記憶装置１００は，メモリセルアレイ１０１，コマンド入力バッファ１０２，制御回路１０３，ロウデコーダ１０４，アドレス入力バッファ１０５，カラムデコーダ１０６，センスアンプとラッチを有するデータキャッシュ１０７，データ出力バッファ１０８，ビット線電位固定回路１１０を有している。
【００４９】
本実施形態の不揮発性半導体記憶装置１００においては，外部から入力されるコマンドがコマンド入力バッファ１０２を通して制御回路１０３へ入力される。制御回路１０３は，アドレス入力バッファ１０５，データキャッシュ１０７及びビット線電位固定回路１１０の動作を制御する。制御回路１０３は，アドレス入力バッファ１０５にアドレス情報を出力し，アドレス入力バッファ１０５は，ロウデコーダ１０４及びカラムデコーダ１０６に対してメモリセルに対するアクセス情報を出力する。ロウデコーダ１０４及びカラムデコーダ１０６は，当該アクセス情報に基づき，データの読み出し，書き込み，又は消去を行うメモリセルをアクティブにする。メモリセルアレイの各ビット線に接続されたデータキャッシュ１０７は，センスアンプでビット線の電位を検出し，ラッチで保持する。また，データキャッシュ１０７は，ビット線へデータをロードする。回路からビット線電位固定回路１１０は，メモリセルアレイの偶数ビット線に接続されており，偶数ビット線の電位を保持，固定する。データ出力バッファ１０８は，データキャッシュ１０７からのデータを外部回路へ出力する。
【００５０】
なお，本実施形態の不揮発性半導体記憶装置１００においては，ビット線電位固定回路１１０がメモリセルアレイの偶数ビット線に接続されているようにしたが，奇数ビット線に接続されているようにしてもよい。
【００５１】
次に図２，図３及び図４を参照し，本実施形態に係る不揮発性半導体記憶装置１００のメモリセルアレイ１０１周辺の回路構成について詳細に説明する。
【００５２】
図２には，メモリセルアレイ１０１，データキャッシュ１０７及びビット線電位固定回路並びに奇数ビット線に接続されているバイアストランジスタ（ＢＩＡＳトランジスタ）の回路ブロック図が示されている。図２に示すとおり，本実施形態に係る不揮発性半導体記憶装置１００のメモリセルアレイ１０１は，ブロック０〜ブロック１０２３でなるメモリブロック群Ｄ（メモリブロック群Ｄｏｗｎ）１０１−１及びブロック１０２４〜ブロック２０４７でなるメモリブロック群Ｕ（メモリブロック群Ｕｐ）１０１−２を有している。また，１つのメモリブロックにおいては，NANDメモリセルのストリング長を３２（ＷＬ０〜ＷＬ３１）とし，ページ長（ビット線数）は，２kbyteとした。なお，本実施形態に係る本発明の不揮発性半導体記憶装置１００のメモリブロック数，NANDメモリセルのストリング長及びページ長は，本実施形態の数に限定されるわけではなく，所望の記憶容量に応じて適時変更すればよい。
【００５３】
本実施形態においては，メモリブロック群Ｄ１０１−１及びメモリブロック群Ｕ１０１−２が１つのデータキャッシュ１０７を共有している。換言すると，ビット線の中央部分に１つのデータキャッシュ１０７を有する構成を採っている。こうすることにより，データキャッシュをビット線の両端に配置した従来例と比較して，ビット線の容量を１／２としている。但し，ビット線の片端のみにデータキャッシュを設けるようにしても良いし，ビット線の両側にデータキャッシュを設けるようにしてもよい。
【００５４】
図２に示すとおり，本実施形態の不揮発性半導体記憶装置１００は，ビット線電位固定回路１１０（１１０−１及び１１０−２）を有しており，メモリセルブロック群１０１−１及びメモリセルブロック群１０１−２の偶数ビット線の一端に，ビット線電位固定回路１１０−１及び１１０−２がそれぞれ接続されている。また，本実施形態の不揮発性半導体記憶装置１００は，ＢＩＡＳトランジスタ（バイアストランジスタ）１１１−１及び１１１−２を有しており，メモリセルブロック群１０１−１及びメモリセルブロック群１０１−２の奇数ビット線の一端に，ＢＩＡＳトランジスタ１１１−１及び１１１−２がそれぞれ接続されている。
【００５５】
なお，本実施形態の不揮発性半導体記憶装置１００においては，メモリセルを構成する２つのブロック群（メモリブロック群Ｄ１０１−１，メモリブロック群Ｕ１０１−２）が１つのデータキャッシュ１０７を共有する構成を採用したので，回路レイアウト配置の都合上，ビット線電位固定回路１１０−１及び１１０−２をそれぞれビット線の両端に配置する構成を採用している。但し，回路レイアウト上の問題がなければ，データキャッシュ１０７と同様，１つのビット線電位固定回路をビット線の中央部分に配置し，メモリセルを構成する２つのブロック群（メモリブロック群Ｄ１０１−１，メモリブロック群Ｕ１０１−２）が１つのビット線電位固定回路を共有するようにしてもよい。 また，ビット線の片端のみにデータキャッシュを設け，その同じ側又は反対側にビット線電位固定回路を設けるようにしてもよい。このように，データキャッシュとビット線電位固定回路の数，配置は，メモリセルアレイの容量，レイアウト配置に応じて適時変更可能である。
【００５６】
次に，図３及び図４を参照する。図３には，本実施形態のメモリセルアレイ１０１，データキャッシュ１０７，ビット線電位固定回路１１０−１及び１１０−２並びにＢＩＡＳトランジスタ１１１−１及び１１１−２の回路図が示されている。また，図４には，本実施形態のビット線電位固定回路１１０−１及び１１０−２の回路図が示されている。なお，図３においては，図面の都合上，一対の偶数ビット線及び奇数ビット線に関する回路構成が図示されており，またメモリブロック群Ｄ１０１―１のブロックｍ（偶数ビット線に接続された回路のみ）及びメモリブロック群Ｕ１０１−２のブロックｎについて，その回路構成が示されている。図面の都合上，メモリブロック群Ｄ１０１―１のブロックｍについては，偶数ビット線に接続された回路のみを示したが，奇数ビット線に接続されている回路は，偶数ビット線に接続されている回路と同様である。
【００５７】
図３に示すとおり，メモリブロックｎにおいては，直列に接続された３２個のメモリトランジスタ（MTr）列（NANDメモリストリング）の一端が，選択ゲートトランジスタSTr1uを介して偶数ビット線BLeuに接続されている。また，この３２個のメモリトランジスタ（MTr）列の他端は，選択ゲートトランジスタSTr2uを介してソース線CELSRCに接続されている。また，これら３２個のメモリトランジスタ（MTr）の制御ゲート電極には，それぞれ，ワード線WL0u〜WL31uが接続されている。また，選択ゲートトランジスタSTr1u及びSTr2uのゲート電極は，それぞれ，選択ゲート線SGD，SGSに接続されている。偶数ビット線BLeuの一端は，ビット線電位固定回路１１０−２に接続されており，その他端は，ビットライン選択トランジスタSTr5uを介してメモリブロック群Ｄ１０１−１の偶数ビット線BLedに接続されている。
【００５８】
また，図３に示すとおり，メモリブロックｎにおいては，直列に接続された３２個のメモリトランジスタ（MTr）列（NANDメモリストリング）の一端が，選択ゲートトランジスタSTr3uを介して奇数ビット線Blouに接続されている。また，この３２個のメモリトランジスタ（MTr）列の他端は，選択ゲートトランジスタSTr4uを介してソース線CELSRCに接続されている。また，これら３２個のメモリトランジスタ（MTr）の制御ゲート電極には，それぞれ，ワード線WL0u〜WL31uが接続されている。また，選択ゲートトランジスタSTr3u及びSTr4uのゲート電極は，それぞれ，選択ゲート線SGD，SGSに接続されている。奇数ビット線Blouの一端は，BIASトランジスタSTr7uを介してビット線シールド電源（BLCRL）に接続されており，その他端は，ビットライン選択トランジスタSTr6uを介してメモリブロック群Ｄ１０１−１の奇数ビット線BLodに接続されている。
【００５９】
なお，メモリブロックｍについても，図３に示すとおり，メモリブロックｎと同様，偶数ビット線BLedと奇数ビット線BLodにそれぞれNANDメモリストリングが接続された構成を採る。偶数ビット線BLedの一端は，ビット線電位固定回路１１０−１に接続されており，その他端は，ビットライン選択トランジスタSTr5dを介してメモリブロック群Ｄ１０１−１の偶数ビット線BLeuに接続されている。また，奇数ビット線BLodの一端は，BIASトランジスタSTr7dを介してビット線シールド電源（BLCRL）に接続されており，その他端は，ビットライン選択トランジスタSTr6dを介してメモリブロック群Ｄ１０１−２の奇数ビット線BLouに接続されている。
【００６０】
また，データキャッシュ回路１０７は，トランジスタSTr8〜STr16，及びラッチ回路（Latch1〜5）を有している。本実施形態に係る本発明の不揮発性半導体記憶装置１００においては，偶数/奇数ビット線の同時書き込み実現のため，奇数ビット線側のデータを保持するため，ノードPDCoに接続されたラッチ回路（Latch2）とノードSDCoに接続されたラッチ回路（Latch1）を備えている。
【００６１】
次に，図４を参照して，本実施形態のビット線電位固定回路１１０−１及び１１０−２の回路構成について説明する。図４には，偶数ビット線BLeuに接続されたビット線電位固定回路１１０−２を示すが，偶数ビット線BLeoに接続されたビット線電位固定回路１１０−１も同じ回路構成である。ビット線電位固定回路１１０−１及び１１０−２は，偶数ビット線の電位を検知して電位を保持，固定するものであり，できるだけ面積の小さいものが望ましい。
【００６２】
本実施形態のビット線電位固定回路１１０−２は，図４に示すとおり，転送ゲートトランジスタTr0と２つのPチャネル型トランジスタ及び２つのNチャネル型トランジスタからなるラッチ回路１１２を有している。SW1によって転送ゲートトランジスタTr0のオン，オフが制御される。ラッチ回路１１２には，VDD（高電位）とVSS（低電位）の２電源が接続されており，本実施形態の不揮発性半導体記憶装置１００においては，偶数ビット線BLeuの電位はVDDとVSSの２電位であるので，転送ゲートトランジスタTr0がオンされたとき，偶数ビット線BLeuの電位がVDDであれば，ラッチ回路１１２によって偶数ビット線BLeu の電位がVDDに保持，固定される。一方，転送ゲートトランジスタTr0がオンされたとき，偶数ビット線BLeuの電位がVSSであれば，ラッチ回路１１２によって偶数ビット線BLeu の電位がVSSに保持，固定される。このようにして，偶数ビット線BLeuの電位がVDD又はVSSに保持，固定される。
【００６３】
なお，本実施形態においては，図４に記載したビット線電位固定回路１１０−１及び１１０−２を用いたが，本発明の不揮発性半導体記憶装置１００に用いるビット線電位固定回路は，これに限定されるわけではない。
【００６４】
次に，図５を参照して，本実施形態に係る不揮発性半導体記憶装置１００のブロックコピー動作について説明する。
【００６５】
図５に示すとおり，始めにPage0のページコピーが行われる。Page0のページコピーにおいては，まず（１）外部からEvenページデータをデータキャッシュ１０７のSDCeにロードし，Even Page0のページリードを行う。次に，（２）外部からOddページデータをデータキャッシュ１０７のSDCoへロード（出力）し，Odd Page0のページリードを行う。引き続き，（３）SDCeのデータをPDCeへ転送し，BLC1e，BLCLAMP，BLSeuをオンし（STr13，STr8，STr5uをオンし），Evenビット線にデータをロードする。データが“０”の場合は，Evenビット線の電位はVDDとなり，一方，データが“１”の場合は，Evenビット線の電位はVSSとなる。Evenビット線の電位が確定したところで，ビット線電位固定回路１１０−２を動作させる。次に，（４）BLSeuをオフし（STr5uをオフし），Evenビット線の電位をビット線電位固定回路１１０−２からバイアスすると同時に，SDCoのデータをPDCoに転送し，BLC1o，BLCLAMP，BLSouをオンし（STr11，STr8，STr6uをオンし），Oddビット線にデータをロードする。データが“０”の場合は，Oddビット線の電位はVDDとなり，一方，データが“１”の場合は，Oddビット線の電位はVSSとなる。次に，（５）選択WLに書き込み電圧（VPGM）を印加し，Even/Oddビット線の書き込みを同時に行う。そして，Even/Odd両方のビット線をVSSにし，（６）Evenビット線側のベリファイを行い，その結果をPDCe/SDCeへ転送する。次に，（７）Oddビット線側のベリファイを行い，その結果をPDCo/SDCoへ転送する。そして，Even/Oddビット線が両方とも書き込みが完了していれば終了する。完了していなければ上記（３）の動作に戻る。このようにして，Page0のページコピーが終了する。
【００６６】
引き続き，Page0のページコピーと同様に， Page1（Even Page1及びOdd Page1）〜Page End（Even PageEnd及びOdd PageEnd）のページコピーが順に行われる。このようにしてブロックコピーが行われる。本実施形態の不揮発性半導体記憶装置においては，上述の一連の動作がメモリブロック群Ｄ１０１−１及びメモリブロック群Ｄ１０１−２で行われる。
【００６７】
なお，上述したとおり，回路レイアウト上の問題がなければ，データキャッシュ１０７と同様，１つのビット線電位固定回路をビット線の中央部分に配置し，メモリセルを構成する２つのブロック群（メモリブロック群Ｄ１０１−１，メモリブロック群Ｕ１０１−２）が１つのビット線電位固定回路を共有するようにしてもよい。この場合は，図４で説明したビット線電位固定回路を偶数ビット線BLeu及びBLedに接続し，そのまま用いても良いし，図８に示すように，SW2によって制御されるTr２を設け，SW1をオンするによって偶数ビット線BLeuの電位を保持し，またSW2をオンするによって偶数ビット線BLeoの電位を保持するようにしてもよい。
【００６８】
本実施形態の不揮発性半導体記憶装置１００においては，NANDストリング長が３２であり，２つのメモリブロック群（メモリブロック群D１０１−１とメモリブロック群U１０１−２）に分かれており，且つ偶数／奇数ビット線が別ページになるため，１ブロックは１２８ページから構成されることになる。従来では，書き込み動作時及び読み込み動作時には偶数／奇数ビット線を別々に処理していたため，ブロックコピーでは書き込み１２８回，ベリファイでは１２８回行われていた。一方，本実施形態に係る本発明の不揮発性半導体記憶装置１００においては，ブロックコピーにおいては，書き込みを偶数／奇数ビット線と同時に行うことができるため，書き込みは６４回，ベリファイは１２８回行われることになる。このように，従来と比較して書き込み回数を半分にすることができ，ブロックコピーの高速化を図ることができる。
【００６９】
また，本実施形態に係る本発明の不揮発性半導体記憶装置１００は，図４で示したビット線の両側にデータキャッシュを配置した従来のものと比較して，データキャッシュに偶数ビット線側のラッチ２個（Latch1，Latch2）及びビット線電位固定回路を追加しただけなので，チップ面積を殆ど増大させることなく，偶数／奇数ビット線の同時書き込みを実現できる。
【００７０】
また，本実施形態に係る本発明の不揮発性半導体記憶装置１００は，ビット線の中央部にデータキャッシュを配置し，上下のビット線が当該データキャッシュを共有する構成としているので，ビット線の負荷容量を半減することができ，書き込み速度，読み出し速度の高速化を図ることができる。
【実施例１】
【００７１】
本実施例においては，本発明の不揮発性半導体記憶装置に用いるビット線電位固定回路の別の例について説明する。
【００７２】
図７には，本実施例のビット線電位固定回路が示されている。本実施例のビット線電位固定回路は，偶数ビット線の電位レベルがVDD，VSS，VDDとVSSの中間電位VQPW（例えば1V等）の３種類の場合に用いることができる。この中間電位VQPWは，メモリセルのしきい値分布を狭くするために用いられる。メモリセルの書き込みでは，メモリセルのしきい値が予め設定されたしきい値から大きく外れている場合，メモリセルのしきい値の移動量を大きくしなければならない。一方，メモリセルのしきい値が予め設定されたしきい値に近い場合，メモリセルのしきい値の移動量を小さくすることが望ましい。メモリセルのしきい値の移動量を選択的に小さくするには，メモリセルのしきい値の移動量を小さくしたいセルに接続しているビット線の電位をVSSから中間電位VQPW（1V等）に上昇させることによって可能となる。
【００７３】
図７に示すとおり，本実施例のビット線電位固定回路は，７個のNチャネル型トランジスタTr1，Tr2，Tr4，Tr5，Tr7，Tr8及びTr9，４個のＰチャネル型トランジスタTr3，Tr6，Tr10及びTr11，並びに容量C1及びC2を有している。また，本実施例のビット線電位固定回路は，VDD，VSS，及びVDDとVSSの中間電位VQPWに接続されている。
【００７４】
次に，本実施例のビット線電位固定回路の動作について説明する。（１）PRE1，PRE2をオンし（Tr10及びTr11をオンし），容量C1及びC2をVDDに充電する。（２）SW1，SW2をオンし（Tr8及びTr9をオンし），偶数ビット線BLeuの電位をノードA1及びA2に転送する。
【００７５】
ここで，偶数ビット線BLeuの電位がVDDの場合，ノードA1の電位はVDDとなり，Tr1及びTr2がオンし，容量C1が放電されてTr3がオンする。また，ノードA2の電位もVDDであるので，Tr4がオンし，容量C2が放電されてTr7がオフ且つTr5がオンする。よって，偶数ビット線BLeuはTr3がオンすることによりVDDに保持，固定される。
【００７６】
また，偶数ビット線BLeuの電位がVSSの場合，ノードA1の電位はVSSとなり，Tr1がオフし，容量C1は放電せず，Tr3はオフとなる。ノードA2の電位もVSSであるので，Tr4がオフし，容量C2も放電せず，Tr7がオンする。よって，偶数ビット線Bleuの電位はTr7がオンすることによりVSSに保持，固定される。
【００７７】
また，偶数ビット線BLeuの電位がVQPW（例えば1V）の場合，ノードA1の電位は1Vとなり，Tr1がオンし，Tr2はオフとなり，容量C1は放電せず，Tr3はオフとなる。ノードA2の電位も1Vとなり，Tr4はオンし，容量C2は放電され，Tr6がオンし，且つTr5がオンする。よって，偶数ビット線BLeuはTr5及びTr6がオンすることによりVQPW（1V）に保持，固定される。
【００７８】
このように，本実施例のビット線電位固定回路は，偶数ビット線がVDD，VSS，中間電位の何れであっても，その電位を保持，固定することができる。
【００７９】
なお，上述の実施形態において説明したとおり，回路レイアウト上の問題がなければ，データキャッシュ１０７と同様，１つのビット線電位固定回路をビット線の中央部分に配置し，メモリセルを構成する２つのブロック群（メモリブロック群Ｄ１０１−１，メモリブロック群Ｕ１０１−２）が１つのビット線電位固定回路を共有するようにしてもよい。この場合は，図７で説明したビット線電位固定回路を偶数ビット線BLeu及びBledに接続し，そのまま用いても良いし，図８に示すように，SW3及びSW4によってそれぞれ制御されるTr12及びTr２を設け，SW3をオンすることによって偶数ビット線BLeuの電位を保持し，またSW4をオンするによって偶数ビット線Bledの電位を保持するようにしてもよい。
【００８０】
本実施例のビット線データ固定回路を用いた本発明の不揮発性半導体記憶装置は，ビット線の電位レベルが３種類である場合であっても，従来と比較してチップ面積を殆ど増大させることなく，偶数／奇数ビット線の同時書き込みを行うことが出来るので，書き込み回数を半分にすることができブロックコピーの高速化を実現することができる。
【実施例２】
【００８１】
本実施形態においては，メモリブロック群を４つ有し，一部のビット線固定回路を共有する本発明の不揮発性半導体記憶装置について説明する。図９を参照する。図９には，本発明の不揮発性半導体記憶装置のメモリセルアレイ周辺の回路ブロック図が示されている。
【００８２】
本実施例の不揮発性半導体記憶装置のメモリセルアレイ２０１は，ブロック０〜ブロック１０２３でなるメモリブロック群ＤＤ２０１−１，ブロック１０２４〜ブロック２０４７でなるメモリブロック群ＤＵ２０１−２，ブロック２０４８〜ブロック３０７１でなるメモリブロック群ＵＤ２０１−３，及びブロック３０７２〜ブロック４０９５でなるメモリブロック群ＵＵ２０１−４を有している。また，１つのメモリブロックにおいては，NANDメモリセルのストリング長を３２（ＷＬ０〜ＷＬ３１）とし，ページ長（ビット線数）は，2kbyteとした。なお，本発明の不揮発性半導体記憶装置１００のメモリブロック数，NANDメモリセルのストリング長及びページ長は，本実施例の数に限定されるわけではなく，所望の記憶容量に応じて適時変更すればよい。
【００８３】
本実施形態においては，メモリブロック群ＤＤ２０１−１及びメモリブロック群ＤＵ２０１−２が１つのデータキャッシュ２０７−１を共有し，且つメモリブロック群ＵＤ２０１−３及びメモリブロック群ＵＵ２０１−４が１つのデータキャッシュ２０７−２を共有している。こうすることにより，データキャッシュをビット線の両端に配置した従来例と比較して，ビット線の容量を１／２としている。また，メモリブロック群ＤＤ２０１−１の偶数ビット線には，それらの電位を保持，固定するビット線電位固定回路２１０−１が接続されており，その奇数ビット線には，ＢＩＡＳトランジスタ２１１−１が接続されている。また，メモリブロック群ＤＤ２０１−２の偶数ビット線及びメモリブロック群ＤＤ２０１−３の偶数ビット線には，それらの電位を保持，固定するビット線電位固定回路２１０−２が接続されており，それらの奇数ビット線には，ＢＩＡＳトランジスタ２１１−２が接続されている。即ち，メモリブロック群ＤＤ２０１−２とメモリブロック群ＤＤ２０１−３とが，１つのビット線電位固定回路２１０−２及び１つのＢＩＡＳトランジスタ２１１−２を共有している構成を採っている。さらに，メモリブロック群ＤＤ２０１−４の偶数ビット線には，それらの電位を保持，固定するビット線電位固定回路２１０−３が接続されており，その奇数ビット線には，ＢＩＡＳトランジスタ２１１−３が接続されている。
【００８４】
このように，本実施例の不揮発性半導体記憶装置においては，４つのメモリブロック群に対して２つのデータキャッシュ，３つのビット線電位固定回路および３つのＢＩＡＳトランジスタを設けている。よって，メモリ容量を大きくしてブロック群の数を多くした場合であっても，ビット線電位固定回路及びＢＩＡＳトランジスタを２つのブロック群で共有することができ，面積の増大を抑えることが出来る。
【産業上の利用可能性】
【００８５】
本発明の不揮発性半導体記憶装置は，チップ面積を殆ど増大させることなく，従来，律速であったブロックコピーの高速化を実現でき，NAND型フラッシュメモリのシステム全体の高速化を実現できる。よって，本発明によると，より安価で，小型，高速且つ大容量の不揮発性半導体記憶装置が実現できる。本発明の不揮発性半導体記憶装置は，コンピュータを始めとし，ディジタルカメラ，携帯電話，家電製品等の電子機器の記憶装置として用いることができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ周辺の回路ブロック図である。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０１，データキャッシュ１０７，ビット線電位固定回路１１０−１及び１１０−２並びにＢＩＡＳトランジスタ１１１−１及び１１１−２の回路図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置のビット線電位固定回路の回路図である。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置のブロックコピー動作のフローチャートである。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置のビット線電位固定回路の回路図である。
【図７】本発明の一実施例に係る不揮発性半導体記憶装置のビット線電位固定回路の回路図である。
【図８】本発明の一実施例に係る不揮発性半導体記憶装置のビット線電位固定回路の回路図である。
【図９】本発明の一実施例に係る不揮発性半導体記憶装置のメモリセルアレイ周辺の回路ブロック図である。
【図１０】従来のNAND型フラッシュメモリの概略構成図である。
【図１１】従来のNAND型フラッシュメモリのメモリセルアレイ周辺の概略回路図である。
【図１２】従来のNAND型フラッシュメモリのメモリセルアレイ周辺の（A）回路図及び（B）回路ブロック図である。
【図１３】従来のNAND型フラッシュメモリのブロックコピー動作のフローチャートである。
【図１４】従来のNAND型フラッシュメモリのメモリセルアレイ周辺の（A）回路図及び（B）回路ブロック図である。
【符号の説明】
【００８７】
１００  不揮発性半導体記憶装置
１０１  メモリセルアレイ
１０２  コマンド入力バッファ
１０３  制御回路
１０４  ロウデコーダ
１０５  アドレス入力バッファ
１０６  カラムデコーダ
１０７  データキャッシュ
１０８  データ出力バッファ
１１０  ビット線電位固定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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