(57)【要約】【課題】ゼロクロスタイミングとリセット解除タイミングとの時間位置を一定にして周波数特性を良好にする。【解決手段】コンパレータ２０７は、直線補間回路２０６の信号Ｓ１１がゼロ電圧をクロスしたときに、Ｈレベルの信号Ｓ１２をＰＬＬ回路１の位相比較器１０１に出力する。リセット制御部２０９は、リセット部２０８を制御して直線補間回路２０６をリセットする。Ｎ分周カウンタ１０４は、ＶＣＯ１０３のクロックVCO_CLKを分周し、パルス信号Ｐnをタイミング設定部１０５に供給する。同時に、Ｎ分周カウンタ１０４は、リセットを解除するためのパルス信号Ｐnをリセット制御部２０９に出力する。一方、タイミング設定部１０５は、リセット解除タイミングをゼロクロスタイミングより前に設定するため、予め設定された遅延時間経過後に、信号Ｓvを位相比較器１０１に出力する。【選択図】図１
2006174297.tif 000002
【特許請求の範囲】
【請求項１】
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザにおいて、
前記基準信号の位相を示す位相データの差分データを順次、アナログデータに変換するデジタル・アナログ変換部と、
前記デジタル・アナログ変換部が変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成する電圧信号生成部と、
前記電圧信号生成部が生成した電圧信号の信号レベルと予め設定された設定電圧とが交差する交差タイミングで、前記基準信号の特定位相を示す基準タイミング信号を出力する基準タイミング信号出力部と、
前記基準タイミング信号出力部が前記基準タイミング信号を出力したときに前記電圧信号生成部が生成した電圧信号を前記設定電圧にリセットし、リセット解除信号が供給されて前記リセットを解除するリセット制御部と、
前記交差タイミングと前記リセットを解除するリセット解除タイミングとの時間が一定になるように、前記リセット解除タイミングを、前記基準タイミング信号出力部が出力した基準タイミング信号に基づいて設定するタイミング設定部と、
前記タイミング設定部が設定したリセット解除タイミングで前記リセット解除信号を前記リセット制御部に供給するリセット解除信号供給部と、
を備えた、
ことを特徴とする周波数シンセサイザ。
【請求項２】
前記基準タイミング信号出力部が出力する前記基準タイミング信号の出力タイミングと前記同期信号に基づいて生成された比較タイミング信号の出力タイミングとを比較し、両信号の出力タイミング差を信号レベルで示す位相差信号を出力する位相比較部と、
前記位相比較部が出力する前記位相差信号の信号レベルに基づいて周波数を修正設定し、修正設定した周波数の前記同期信号を生成する同期信号生成部と、を備え、
前記タイミング設定部は、前記同期信号生成部が生成した同期信号に基づいて前記リセット解除信号を生成して前記リセット制御部に供給し、
前記タイミング設定部は、前記同期信号生成部が生成した同期信号に基づいて生成した信号を遅延させ、遅延させた信号を前記比較タイミング信号として前記位相比較部に出力することにより、前記リセット解除タイミングを前記交差タイミングよりも一定時間前に設定する、
ことを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザの基準信号位相設定方法であって、
前記基準信号の位相を示す位相データの差分データを、順次、アナログデータに変換するステップと、
前記変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成するステップと、
前記生成した電圧信号と予め設定された設定電圧とが交差したときに、前記基準信号の特定位相を示す基準タイミング信号を出力するステップと、
前記基準タイミング信号が出力されたときに前記電圧信号を前記設定電圧にリセットするステップと、
前記交差タイミングと前記リセットを解除するリセット解除タイミングとの時間が一定になるように、前記リセット解除タイミングを、前記基準タイミング信号に基づいて設定するステップと、
前記設定されたタイミングで前記リセットを解除することにより、前記基準信号の位相を設定するステップと、を備えた、
ことを特徴とする周波数シンセサイザの基準信号位相設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザ及びその基準信号位相設定方法に関するものである。
【背景技術】
【０００２】
従来より、ＰＬＬ（Phase Locked Loop）回路を用いて基準信号に同期した信号を出力する周波数シンセサイザが知られている。また、デジタル周波数シンセサイザとして、ＤＤＳ（Direct Digital Synthesizer）を用いたデジタル式のものもある。かかる周波数シンセサイザは、ＲＯＭ（Read Only Memory）に三角関数のデータを記憶し、このデータを読み出して直接、正弦波を生成するようにしたものである。
【０００３】
さらには、正弦波の代わりに三角波データを用い、直線補間を行うことにより、ＲＯＭを用いることなく基準信号に同期した信号を出力する周波数シンセサイザもある（例えば、特許文献１参照）。
【０００４】
この周波数シンセサイザでは、ＲＯＭを備える必要がなく、また、折り返しスペクトルも発生しないため、この折り返しスペクトルを除去するためのフィルタも不要となる。このため、この周波数シンセサイザでは、回路規模の縮小が期待される。
【０００５】
かかるデジタル周波数シンセサイザは、基準信号生成部と、ＰＬＬ回路と、を備える。また、基準信号生成部は、三角波変換回路と、Ｄ／Ａ変換器と、直線補間回路と、コンパレータと、を備える。三角波変換回路は基準信号の位相に対応した三角波データを生成し、Ｄ／Ａ変換器は、生成された三角波の隣接サンプル間差分データをアナログデータに変換する。
【０００６】
直線補間回路は、このアナログデータをサンプルホールドして積分する。そして、コンパレータは、直線補間回路の出力電圧のゼロクロスタイミングを検出する。そして、ＰＬＬ回路は、コンパレータが検出したゼロクロスタイミングの位相とＰＬＬ回路の出力信号の位相とを比較して、基準信号の位相に位相が同期した周波数の信号を出力する。
【０００７】
この基準信号生成部には、システムクロックが供給され、基準信号生成部は、システムクロックに同期して直線補間回路をリセットし、リセットを解除する。
【特許文献１】特開平５−２０６７３２号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、基準信号生成部が備えるＤ／Ａ変換器にオフセット誤差が生じる場合がある。このオフセット誤差による出力電圧のゼロクロスタイミングのずれは、リセットタイミングからの時間が経過するに従って大きくなる。従来の周波数シンセサイザでは、システムクロックに同期して直線補間回路をリセットしている。通常、システムクロックとゼロクロスタイミングとの相対位置は常に変動しており、そのため、リセットタイミングとゼロクロスタイミングとの時間間隔も常に変動している。従って、このＤ／Ａ変換器にこのオフセット誤差があるとき得られるゼロクロスタイミングと、正規のゼロクロスタイミングとの時間ずれの大きさも変動することになる。このようなゼロクロスタイミングから作成された基準タイミング信号によって制御されたＰＬＬ回路のＶＣＯ（Voltage Controlled Oscillators）制御電圧は、図７に示すように変動する。
【０００９】
これに伴って、出力信号の周波数も変動する。このときの周波数変動特性のシミュレーション結果を図８に示す。尚、このシミュレーションの条件は、位相比較周波数８０５１ｋＨｚ、ＰＬＬ回路の周波数を５０分周、Ｄ／Ａ変換器のオフセット誤差０．３％、２次歪み０．３％である。周波数の変動幅は、２．９μｓ周期で、２１３ｋＨｚになる。また、このときの周波数スペクトルは、図９に示すような特性になり、周波数特性に妨害（雑音）スペクトルが含まれてしまい、周波数特性が低下する。
【００１０】
ＤＤＳを用いた周波数シンセサイザでも、Ｄ／Ａ変換器に非直線性のオフセット誤差が存在する場合、高調波歪みスペクトルは発生する。しかし、このスペクトルは、アナログフィルタを用いることにより、除去されることが可能となる。
【００１１】
一方、三角波データを用いた周波数シンセサイザでは、このようなアナログフィルタを用いることができないので、Ｄ／Ａ変換器のオフセット誤差によるアナログデータの非直線性を修正することはできない。従って、この周波数シンセサイザでは、Ｄ／Ａ変換器に高い精度が要求されることになる。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたもので、周波数特性を良好にすることが可能な周波数シンセサイザ及びその基準信号位相設定方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この目的を達成するため、本発明の第１の観点に係る周波数シンセサイザは、
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザにおいて、
前記基準信号の位相を示す位相データの差分データを順次、アナログデータに変換するデジタル・アナログ変換部と、
前記デジタル・アナログ変換部が変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成する電圧信号生成部と、
前記電圧信号生成部が生成した電圧信号の信号レベルと予め設定された設定電圧とが交差する交差タイミングで、前記基準信号の特定位相を示す基準タイミング信号を出力する基準タイミング信号出力部と、
前記基準タイミング信号出力部が前記基準タイミング信号を出力したときに前記電圧信号生成部が生成した電圧信号を前記設定電圧にリセットし、リセット解除信号が供給されて前記リセットを解除するリセット制御部と、
前記交差タイミングと前記リセットを解除するリセット解除タイミングとの時間が一定になるように、前記リセット解除タイミングを、前記基準タイミング信号出力部が出力した基準タイミング信号に基づいて設定するタイミング設定部と、
前記タイミング設定部が設定したリセット解除タイミングで前記リセット解除信号を前記リセット制御部に供給するリセット解除信号供給部と、を備えたことを特徴とする。
【００１４】
前記基準タイミング信号出力部が出力する前記基準タイミング信号の出力タイミングと前記同期信号に基づいて生成された比較タイミング信号の出力タイミングとを比較し、両信号の出力タイミング差を信号レベルで示す位相差信号を出力する位相比較部と、
前記位相比較部が出力する前記位相差信号の信号レベルに基づいて周波数を修正設定し、修正設定した周波数の前記同期信号を生成する同期信号生成部と、を備え、
前記タイミング設定部は、前記同期信号生成部が生成した同期信号に基づいて前記リセット解除信号を生成して前記リセット制御部に供給し、
前記タイミング設定部は、前記同期信号生成部が生成した同期信号に基づいて生成した信号を遅延させ、遅延させた信号を前記比較タイミング信号として前記位相比較部に出力することにより、前記リセット解除タイミングを前記交差タイミングよりも一定時間前に設定するようにしてもよい。
【００１５】
本発明の第２の観点に係る周波数シンセサイザの基準信号位相設定方法は、
基準信号の位相に位相を同期させた同期信号を出力する周波数シンセサイザの基準信号位相設定方法であって、
前記基準信号の位相を示す位相データの差分データを、順次、アナログデータに変換するステップと、
前記変換したアナログデータを積分することによって、前記位相データに対応した信号レベルと信号レベルとの間を補間した電圧信号を生成するステップと、
前記生成した電圧信号と予め設定された設定電圧とが交差したときに、前記基準信号の特定位相を示す基準タイミング信号を出力するステップと、
前記基準タイミング信号が出力されたときに前記電圧信号を前記設定電圧にリセットするステップと、
前記交差タイミングと前記リセットを解除するリセット解除タイミングとの時間が一定になるように、前記リセット解除タイミングを、前記基準タイミング信号に基づいて設定するステップと、
前記設定されたタイミングで前記リセットを解除することにより、前記基準信号の位相を設定するステップと、を備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、周波数特性を良好にすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る装置を図面を参照して説明する。
本実施形態に係る周波数シンセサイザの構成を図１に示す。
本実施形態に係る周波数シンセサイザは、ＰＬＬ回路１と、基準信号生成部２と、を備える。
【００１８】
この周波数シンセサイザは、ＤＤＳ（Direct Digital Synthesizer）の代わりに、基準信号を直線補間した図２に示すような電圧信号を用い、基準信号の位相に同期信号としてのクロックVCO_CLKの位相を同期させるようにしたものである。
【００１９】
また、この周波数シンセサイザは、図２に示すようにゼロクロスのタイミングｔ１２から、予め設定された時間ＴＸだけ前の時刻ｔ１１において、リセットを解除するように構成されている。
【００２０】
即ち、この周波数シンセサイザは、リセット解除タイミングと交差タイミングとしてのゼロクロスタイミングとの時間を一定にするように構成され、Ｄ／Ａ変換器２０４のオフセット誤差による影響を受けないようにしている。
【００２１】
図１に示すＰＬＬ回路１は、基準信号生成部２が出力した基準信号の位相に位相が同期した同期信号を生成するものである。ＰＬＬ回路１は、位相比較器１０１と、ＬＰＦ（Low Pass Filter）１０２と、ＶＣＯ１０３と、Ｎ分周カウンタ１０４と、タイミング設定部１０５と、を備える。
【００２２】
位相比較器１０１は、基準信号生成部２が出力する基準タイミング信号の出力タイミングとタイミング設定部１０５が出力する比較タイミング信号の出力タイミングとを比較し、両信号の出力タイミング差を信号レベルで示す位相差位相差信号を生成するものである。
【００２３】
ＬＰＦ１０２は、位相比較器１０１が生成した位相差信号の予め設定されたカットオフ周波数よりも高域成分を除去するものである。
【００２４】
ＶＣＯ１０３は、高域成分が除去された位相差信号の信号レベルに基づいて、周波数を修正設定し、修正設定した周波数の同期信号として、周波数foutのクロックVCO_CLKを生成するものであり、周波数シンセサイザは、このＶＣＯ１０３が生成したクロックVCO_CLKを出力する。
【００２５】
Ｎ分周カウンタ１０４は、ＶＣＯ１０３が出力するクロックVCO_CLKをカウントし、Ｎ個カウントする毎にパルス信号Ｐnを生成することにより、クロックVCO_CLKをＮ分周するものである。Ｎ分周カウンタ１０４は、生成したパルス信号Ｐnをタイミング設定部１０５に供給する。また、Ｎ分周カウンタ１０４は、パルス信号Ｐnをリセット解除信号として基準信号生成部２に供給する。
【００２６】
タイミング設定部１０５は、ゼロタイミングとリセット解除タイミングとの時間が一定になるように、リセット解除タイミングを、基準信号生成部２が出力した基準タイミング信号に基づいて設定するものである。
【００２７】
タイミング設定部１０５は、パルス信号Ｐnを遅延させ、遅延させた信号を比較タイミング信号として、信号Ｓvを位相比較器１０１に出力する。尚、信号Ｓ１２は、ゼロクロスタイミングで出力され、パルス信号Ｐnの周期は、信号Ｓ１２の周期によって決定される。このため、タイミング設定部１０５は、基準タイミング信号に基づいて、ゼロクロスタイミングよりも一定時間前にリセット解除タイミングを設定することになる。
【００２８】
タイミング設定部１０５は、ＤＦＦ５−１〜５−ｐ（ｐは、自然数）を備える。ＤＦＦ５−１〜５−ｐは、Ｎ分周カウンタ１０４が出力したパルス信号Ｐnを、ＶＣＯ１０３が出力したクロックVCO_CLKに同期して、順次、遅延出力するものである。
【００２９】
ＤＦＦ５−１の入力端は、Ｎ分周カウンタ１０４の出力端に接続され、ＤＦＦ５−２〜５−ｐの入力端は、順次、ＤＦＦ５−１〜５−（ｐ−１）の出力端に接続される。そして、ＤＦＦ５−ｐの出力端は、位相比較器１０１の一方の入力端に接続される。
【００３０】
ＤＦＦ５−１〜５−ｐは、それぞれ、入力端に信号が供給されると、次のクロックVCO_CLKの立ち上がりタイミングで入力端に供給された信号を出力端から出力する。
【００３１】
このように、タイミング設定部１０５は、ＤＦＦ５−１〜５−ｐを備えることにより、Ｎ分周カウンタ１０４からパルス信号Ｐnが供給されると、パルス信号Ｐnを、予め設定された時間ＴＸだけ遅延させる。そして、タイミング設定部１０５は、基準タイミング信号としての信号Ｓ１２の出力タイミングと比較するための比較タイミング信号として、信号Ｓvを生成し、生成した信号Ｓvを位相比較器１０１に供給する。尚、ＤＦＦ５−１〜５−ｐの個数ｐは、時間ＴＸとＶＣＯ１０３のクロックVCO_CLKの周期Ｔvcoとに基づいて予め設定される。
【００３２】
基準信号生成部２は、供給されたシステムクロックCLKに同期して動作し、ＰＬＬ回路１に供給する基準タイミング信号を生成するものである。基準信号生成部２は、位相発生部２０１と、遅延回路部２０２と、減算器２０３と、Ｄ／Ａ変換器２０４と、電流源２０５と、直線補間回路２０６と、コンパレータ２０７と、リセット部２０８と、リセット制御部２０９と、ゼロクロス検出器２１０と、ＤＦＦ２１１と、を備える。
【００３３】
位相発生部２０１は、周波数データｄ１と変調データｄ２とが供給されて、システムクロックCLKに同期して、基準信号生成用の位相データを生成するものであり、位相アキュムレータ２２１と加算器２２２とからなる。
【００３４】
位相アキュムレータ２２１は、供給された周波数データｄ１を積分するものであり、加算器２２３と遅延器２２４とからなる。
【００３５】
加算器２２３は、供給された周波数データｄ１と遅延器２２４の出力データとを加算して、積分データを生成するものである。遅延器２２４は、加算器２２３が出力した積分データを加算器２２３に供給するものである。
【００３６】
尚、加算器２２３は、予め設定されたビット数を有するものであり、積分データは、このビット数を超えるとオーバーフローする。従って、位相アキュムレータ２２１が出力するデータによる波形は鋸波状になる。
【００３７】
加算器２２２は、周波数データｄ１と変調データｄ２とに基づいて位相データｄ１１を生成する。位相発生部２０１は、生成した一連の位相データｄ１１を位相データ列として遅延回路部２０２に供給する。
【００３８】
遅延回路部２０２は、ゼロクロスタイミングとゼロクロス検出器２１０の位相反転の検出タイミングとを対応させるために、位相データを遅延させるものである。遅延回路部２０２は、レジスタ（図中、「ＲＥＧ」と記す。）２３１〜２３５を備える。
【００３９】
レジスタ２３１〜２３５は、それぞれ、供給された位相データｄ１１〜ｄ１５を位相データｄ１２〜ｄ１６として次のシステムクロックCLKの立ち上がりに同期して出力するものである。レジスタ２３１の入力端は、加算器２２２の出力端に接続され、レジスタ２３２〜２３５の入力端は、それぞれ、レジスタ２３１〜２３４の出力端に接続されている。
【００４０】
減算器２０３は、レジスタ２３４が出力した位相データｄ１５からレジスタ２３５が出力した位相データｄ１６を減算して、両位相データの差分データｄ１７を取得するためのものである。減算器２０３は、レジスタ２３４の出力端とレジスタ２３５の出力端との間に接続される。そして、減算器２０３は、取得した差分データｄ１７をＤ／Ａ変換器２０４に供給する。
【００４１】
Ｄ／Ａ変換器２０４は、減算器２０３から供給された差分データｄ１７をアナログデータに変換するものである。
【００４２】
電流源２０５と直線補間回路２０６は、Ｄ／Ａ変換器２０４が変換したアナログデータを積分することによって、位相データｄ１１に対応した信号レベルと信号レベルとの間を直線補間した電圧信号を生成するものである。
【００４３】
電流源２０５は、Ｄ／Ａ変換器２０４が変換したアナログデータに対応する電流値の電流を生成して直線補間回路２０６に供給するものである。直線補間回路２０６は、基準信号の信号レベルを時間軸上で直線補間して電圧信号としての信号Ｓ１１を生成するものである。
【００４４】
コンパレータ２０７は、直線補間回路２０６が出力した信号Ｓ１１の電圧と予め設定されたゼロ電圧とを比較することにより、信号Ｓ１１の信号レベルとゼロ電圧とが交差するゼロクロスタイミングで、基準タイミング信号としての信号Ｓ１２を出力するものである。この基準タイミング信号は、基準信号の特定位相を示す信号である。コンパレータ２０７は、直線補間回路２０６から出力された信号Ｓ１１の負の電圧が、設定電圧としてのゼロ電圧と交差したときにＨ（ハイ）レベルの信号Ｓ１２を出力する。
【００４５】
尚、コンパレータ２０７の出力端には、信号Ｓ１１がゼロクロスタイミング近傍以外でゼロ電圧を越えても信号Ｓ１２の信号レベルがＨレベルにならないように、信号Ｓ１２をマスクするマスク回路（図示せず）が接続される。
【００４６】
リセット部２０８は、オンして直線補間回路２０６の信号Ｓ１１の電圧をゼロ電圧にリセットするためのものである。
【００４７】
リセット制御部２０９は、コンパレータ２０７から、Ｈレベルの信号Ｓ１２が出力されたときに信号Ｓ１１をゼロ電圧にリセットし、ＰＬＬ回路１のＮ分周カウンタ１０４から、Ｈレベルのパルス信号Ｐnが出力されたときにリセットを解除するものである。
【００４８】
リセット制御部２０９は、コンパレータ２０７から出力された信号Ｓ１２がＨレベルになったときにリセット部２０８をオンして信号Ｓ１１の電圧をゼロ電圧にリセットする。
【００４９】
リセット制御部２０９は、ＰＬＬ回路１のＮ分周カウンタ１０４から出力されたパルス信号ＰnがＨレベルに立ち上がったとき、リセット部２０８をオフしてリセットを解除する。
【００５０】
ゼロクロス検出器２１０は、位相データｄ１２，ｄ１３を比較して両位相の反転を検出することにより、信号Ｓ１１のゼロクロスタイミングを予測するものである。ゼロクロス検出器２１０は、位相データｄ１２，ｄ１３がそれぞれ、正、負のときに、ゼロクロスタイミングになると予測する。
【００５１】
ＤＦＦ２１１は、ゼロクロス検出器２１０がゼロクロスタイミングを予測したときに、リセット信号をシステムクロックCLKの次の立ち上がりに同期させてレジスタ２３４〜２３５に出力するものである。ＤＦＦ２１１の入力端は、ゼロクロス検出器２１０の出力端に接続され、ＤＦＦ２１１の出力端は、レジスタ２３４〜２３５のリセット端子に接続される。
【００５２】
ゼロクロス検出器２１０は、ゼロクロスタイミングを検出すると、ＤＦＦ２１１を介してレジスタ２３４〜２３５をリセットする。
【００５３】
次に本実施形態に係る周波数シンセサイザの動作を説明する。
位相発生部２０１は、システムクロックCLKに同期して図３に示すような位相データｄ１１のデータ列を遅延回路部２０２に出力するものとする。尚、添字−、＋は、それぞれ、位相データの正、負を示す。
【００５４】
時刻ｔ２１において、レジスタ２３２が位相データｄ１３＝Ｂ−を出力し、レジスタ２３１が位相データｄ１２＝Ｃ＋を出力したとき、ゼロクロス検出器２１０は、ゼロクロスタイミングを検出する。
【００５５】
時刻ｔ２２において、システムクロックCLKが立ち上がると、ゼロクロス検出器２１０は、ＤＦＦ２１１を介してレジスタ２３４〜２３５をリセットする。Ｄ／Ａ変換器２０４がリセットされると、位相データｄ１７は０となる。
【００５６】
時刻ｔ２３において、システムクロックCLKが立ち上がると、減算器２０３は、レジスタ２３４が出力した位相データｄ１５＝Ｂ−からレジスタ２３５が出力した位相データｄ１６＝０を減算し、差分データｄ１７＝Ｂ−を生成してＤ／Ａ変換器２０４に供給する。Ｄ／Ａ変換器２０４は、位相データｄ１７＝Ｂ−をアナログデータに変換する。
【００５７】
電流源２０５は、図４に示すように、このアナログデータに対応する電流値の電流を直線補間回路２０６に供給する。データＢは、負なので、直線補間回路２０６の信号Ｓ１１の電圧は、下降する。
【００５８】
図３に示すように、時刻ｔ２４において、システムクロックCLKが立ち上がると、減算器２０３は、レジスタ２３４が出力した位相データｄ１５＝Ｃ＋からレジスタ２３５が出力した位相データｄ１６＝Ｂ−を減算し、差分データｄ１７＝Ｃ＋−Ｂ−を生成してＤ／Ａ変換器２０４に供給する。Ｄ／Ａ変換器２０４は、位相データｄ１７＝Ｃ＋−Ｂ−をアナログデータに変換する。
【００５９】
図４に示すように、電流源２０５は位相データｄ１７＝Ｃ＋−Ｂ−に対応した電流値の電流を直線補間回路２０６に供給し、信号Ｓ１１の電圧は上昇する。
【００６０】
信号Ｓ１１の電圧がゼロ電圧を超えると、コンパレータ２０７は、Ｈレベルの信号Ｓ１２を、基準信号の特定位相を示す信号として位相比較器１０１に出力する。また、コンパレータ２０７は、Ｈレベルの信号Ｓ１２をリセット信号として、リセット制御部２０９にも出力する。
【００６１】
リセット制御部２０９は、コンパレータ２０７からＨレベルの信号Ｓ１２が供給されると、Ｈレベルの信号Ｓ１３をリセット部２０８に出力してリセット部２０８をオンし、信号Ｓ１１の電圧をゼロ電圧にリセットする。信号Ｓ１１の電圧がゼロ電圧にリセットされると、コンパレータ２０７は、信号Ｓ１２の信号レベルをＬレベルとする。従って、コンパレータ２０７は、パルス状の信号Ｓ１２を位相比較器１０１に出力する。
【００６２】
一方、Ｎ分周カウンタ１０４は、クロックVCO_CLKのクロック数をＮ個カウントすると、Ｈレベルのパルス信号Ｐnをリセット制御部２０９に供給する。
【００６３】
リセット制御部２０９は、Ｎ分周カウンタ１０４からＨレベルのパルス信号Ｐnが供給されると、リセット部２０８にＬレベルの信号Ｓ１３を供給してリセット部２０８をオフし、信号Ｓ１１のリセットを解除する。
【００６４】
また、Ｎ分周カウンタ１０４は、クロックVCO_CLKのクロック数をＮ個カウントすると、パルス信号Ｐnをタイミング設定部１０５に出力する。
【００６５】
タイミング設定部１０５は、パルス信号Ｐnが供給されてから時間ＴＸ＝Ｔvco×ｐだけ経過すると、Ｈレベルの信号Ｓvを位相比較器１０１に出力する。
【００６６】
位相比較器１０１は、コンパレータ２０７が出力した信号Ｓ１２の立ち上がりタイミングと信号Ｓvの立ち上がりタイミングとを比較する。位相比較器１０１は、比較の結果、両信号のタイミング差を信号レベルで示す位相差信号をＬＰＦ１０２に出力する。信号Ｓ１２の位相が信号Ｓvの位相よりも進んでいる場合、位相比較器１０１は、ＶＣＯ発信周波数を上げて信号Ｓvの位相を進めるような位相差信号をＬＰＦ１０２に出力する。
【００６７】
また、信号Ｓvの位相が信号Ｓ１２の位相よりも進んでいる場合、ＶＣＯ発信周波数を下げて信号Ｓvの位相を遅らせるような位相差信号をＬＰＦ１０２に出力する。ＬＰＦ１０２は、位相比較器１０１が出力した位相差信号のカットオフ周波数よりも高域成分を除去する。
【００６８】
ＶＣＯ１０３は、位相差信号が示す位相差に基づいて周波数foutを設定し、クロックVCO_CLKを出力する。
【００６９】
直線補間回路２０６のリセットが解除されると、図４に示すように、直線補間回路２０６の出力信号Ｓ１１の信号レベルは、Ｄ／Ａ変換器２０４の誤差により徐々に上昇する。また、信号Ｓ１１の信号レベルが上昇すると、Ｄ／Ａ変換器２０４に誤差がないときのゼロクロスタイミングを正規タイミングとして、Ｄ／Ａ変換器２０４に誤差があるときのゼロクロスタイミングは、正規タイミングよりも早くなってしまう。
【００７０】
しかし、Ｄ／Ａ変換器２０４に誤差があるときのゼロクロスタイミングから、予め設定された時間ＴＸだけ前のタイミングで信号Ｓ１１のリセットを解除することにより、ゼロクロスタイミングの正規タイミングからのずれ量は一定になる。
【００７１】
この場合の周波数変動特性をシミュレーションしてみると、周波数変動特性は、図５に示すような特性になる。尚、このシミュレーションの条件は、従来と同様に、位相比較周波数８０５１ｋＨｚ、ＰＬＬ回路の周波数を５０分周、Ｄ／Ａ変換器のオフセット誤差０．３％、２次歪み０．３％である。
【００７２】
従来の周波数シンセサイザの周波数変動のシミュレーション結果は、図６に示すように、2.9μsの周期で最大213kHzであったのに対し、本実施形態の周波数変動のシミュレーション結果は、最大４８kHzである。
【００７３】
以上説明したように、本実施形態によれば、Ｎ分周カウンタ１０４がリセット制御部２０９に、信号Ｓ１１のリセットを解除させるためのパルス信号Ｐnを出力する。タイミング設定部１０５は、このときにＮ分周カウンタ１０４が出力したパルス信号Ｐnを所定時間遅延させて、遅延させた信号Ｓvを位相比較器１０１に出力するようにした。
【００７４】
従って、ゼロクロスタイミングよりもこの遅延時間だけ前に信号Ｓ１１のリセットが解除されることになり、Ｄ／Ａ変換器２０４の誤差にかかわらず、リセット解除タイミングとゼロクロスタイミングとの時間位置を一定にすることができる。このため、ＶＣＯ１０３の制御電圧の変動による妨害（雑音）スペクトルを低減することができ、周波数特性を良好にすることができる。
【００７５】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、上記実施の形態では、交差電圧をゼロ電圧として説明した。しかし、交差電圧は、ゼロ電圧でなくてもよく、所望の電圧に設定されてもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態に係る周波数シンセサイザの構成を示すブロック図である。
【図２】本実施形態に係る周波数シンセサイザの動作の概要を示す図である。
【図３】本実施形態に係る周波数シンセサイザの動作を示すタイミングチャートである。
【図４】本実施形態に係る周波数シンセサイザの詳細な動作を示すタイミングチャートである。
【図５】本実施形態に係る周波数シンセサイザの周波数変動のシミュレーション結果を示す図である。
【図６】図５に示す周波数変動をスペクトルで表したシミュレーション結果を示す図である。
【図７】従来の周波数シンセサイザのＶＣＯの制御電圧を示す図である。
【図８】従来の周波数シンセサイザの周波数変動のシミュレーション結果を示す図である。
【図９】図８に示す周波数変動をスペクトルで表したシミュレーション結果を示す図である。
【符号の説明】
【００７７】
１    ＰＬＬ回路
２    基準信号生成部
１０１  位相比較器
１０３  ＶＣＯ
１０４  Ｎ分周カウンタ
１０５  タイミング設定部
２０１  位相発生部
２０２  遅延回路部
２０４  Ｄ／Ａ変換器
２０６  直線補間回路
２０７  コンパレータ
２０８  リセット部
２０９  リセット制御部
２１０  ゼロクロス検出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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