(57)【要約】【課題】ＭＩＭ型容量素子において、ヴィアホールのエッチング時に上部電極と下部電極ではコンタクト深さが異なるため、上部電極及び容量誘電膜の突き抜けによるリーク不良が発生する。【解決手段】基板上に下部電極１２ａ及び上部電極引き出し層１２ｂを同一配線層に形成し、下部電極１２ａ上にのみ容量絶縁膜１３を形成し、容量絶縁膜１３上から上部電極引き出し層１２ｂを覆う上部電極１４を形成し、上部電極１４と上部電極引き出し層１２ｂを電気的に接続することにより、ＭＩＭ型容量素子を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＭＩＭ型容量素子を有する半導体装置であって、
半導体基板上に設けた絶縁膜上に形成された第１の金属膜からなる下部電極、上部電極引き出し層及び配線層と、
前記下部電極を覆うように形成された容量絶縁膜と、
前記容量絶縁膜上から前記上部電極引き出し層を覆うように形成された第２の金属膜からなる上部電極とを備えることを特徴とする半導体装置。
【請求項２】
前記絶縁膜上に形成された前記第１の金属膜からなるインダクタ下層部と、該インダクタ下層部を覆うように形成された前記第２の金属膜からなるインダクタ上層部からなる積層型インダクタ素子を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＭＩＭ型容量素子を有する半導体装置の製造方法であって、
半導体基板上に設けた絶縁膜上に第１の金属膜を堆積した後、パターンニングして下部電極、上部電極引き出し層及び配線層を形成する第１の工程と、
前記第１の金属膜上に絶縁膜を堆積した後、パターンニングして前記下部電極を覆う容量絶縁膜を形成する第２の工程と、
前記容量絶縁膜上に第２の金属膜を堆積した後、パターンニングして該容量絶縁膜上から前記上部電極引き出し層を覆う上部電極を形成する第３の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の工程では、前記第１の金属膜からなるインダクタ下層部を更に形成し、
前記第３の工程では、前記インダクタ下層部を覆う前記第２の金属膜からなるインダクタ上層部を更に形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に半導体集積回路などに使用するＭＩＭ（Metal-Insulator-Metal）型容量素子の構造及びその形成方法に関するものである。
【背景技術】
【０００２】
アナログまたはアナログ・デジタルＬＳＩにおいて、基板ノイズの影響を避けるために半導体基板から離れた多層配線構造上に容量素子を形成し、またプロセスとの整合性を図る上でも金属膜−絶縁膜−金属膜の３層膜で構成されたＭＩＭ型容量素子を形成することが一般的に行われている（例えば、特許文献１参照）。
【０００３】
以下、従来のＭＩＭ型容量素子の製造工程について図面を参照しながら説明する。図３は従来のＭＩＭ型容量素子の製造工程を示す断面図である。
【０００４】
まず、図３（ａ）に示すように、半導体基板上に第１層目のＡｌ膜を堆積した後、Ａｌ膜をパターンニングして下部電極２１を形成する。この時、同時に他の領域に素子電極や下部配線が形成される。その後、下部電極２１上にＳｉＮ膜とＴｉＮ膜を連続して堆積する。その後、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、ＳｉＮ膜とＴｉＮ膜を同時にパターンニングして容量絶縁膜２２と上部電極２３を形成する。
【０００５】
次に、図３（ｂ）に示すように、下部電極２１、容量絶縁膜２２及び上部電極２３を被覆するように層間絶縁膜２６を形成する。その後、下部電極２１及び上部電極２３の表面が露出されるようなヴィアホール２４、２７をＲＩＥにより層間絶縁膜２６に形成する。その後、ヴィアホール２４、２７中にタングステンを埋め込んで第１の引き出し電極２５及び第２の引き出し電極２８を形成する。最後に、層間絶縁膜２６上に第２層目のＡｌ膜を堆積した後、Ａｌ膜をパターンニングして第１の引き出し電極２５及び第２の引き出し電極２８と接続する上層電極配線２９を形成し、ＭＩＭ型容量素子が完成する。
【特許文献１】特開２００１−２０３３２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来例において上部電極２３上のヴィアホール２４と下部電極２１上のヴィアホール２７のコンタクト深さが異なるため、両者を同時にエッチングした場合、上部電極２３には上部電極２３の膜厚分と容量絶縁膜２２の膜厚分との過剰なエッチング負荷がかかる。そのため、ヴィアホール２４のエッチングにおいては上部電極２３を突き抜けて容量絶縁膜２２までエッチングしてしまい、リーク不良が発生することによりＭＩＭ型容量素子の歩留まり低下を引き起こすという課題が発生する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る半導体装置は、ＭＩＭ型容量素子を有する半導体装置であって、半導体基板上に設けた絶縁膜上に形成された第１の金属膜からなる下部電極、上部電極引き出し層及び配線層と、下部電極を覆うように形成された容量絶縁膜と、容量絶縁膜上から上部電極引き出し層を覆うように形成された第２の金属膜からなる上部電極とを備えることを特徴とする。
【０００８】
上記の構成において、絶縁膜上に形成された第１の金属膜からなるインダクタ下層部と、該インダクタ下層部を覆うように形成された第２の金属膜からなるインダクタ上層部と、からなる積層型インダクタ素子を更に備えることが好ましい。
【０００９】
また、本発明に係る半導体装置の製造方法は、ＭＩＭ型容量素子を有する半導体装置の製造方法であって、半導体基板上に設けた絶縁膜上に第１の金属膜を堆積した後、パターンニングして下部電極、上部電極引き出し層及び配線層を形成する第１の工程と、第１の金属膜上に絶縁膜を堆積した後、パターンニングして下部電極を覆う容量絶縁膜を形成する第２の工程と、容量絶縁膜上に第２の金属膜を堆積した後、パターンニングして該容量絶縁膜上から上部電極引き出し層を覆う上部電極を形成する第３の工程とを備えることを特徴とする。
【００１０】
上記の構成において、第１の工程では、第１の金属膜からなるインダクタ下層部を更に形成し、第３の工程では、インダクタ下層部を覆う第２の金属膜からなるインダクタ上層部を更に形成することが好ましい。
【発明の効果】
【００１１】
本発明に係る半導体装置及びその製造方法によると、引き出し電極を形成することなくＭＩＭ型容量素子を形成することが可能となるため、引き出し電極形成時の過剰なエッチングによるリーク不良を起こすことなく、高歩留まりなＭＩＭ型容量素子を実現することができる。また、インダクタ素子を積層構造にすることによりインダクタの配線抵抗が低減され、Ｑ値が向上する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１３】
（第１の実施形態）
図１は第１の実施形態に係る半導体装置の製造工程を示す断面図であり、ＭＩＭ型容量素子と一般の配線部分を示してある。図１において、１０は素子が形成された半導体基板、１１はプラズマＴＥＯＳ膜等からなる層間絶縁膜、１２ａは下部電極用金属膜、１２ｂは上部電極引き出し層用金属膜、１２ｃは配線用金属膜、１３は容量絶縁膜、１４は上部電極用金属膜、１５はプラズマ酸化膜等からなる保護絶縁膜である。
【００１４】
以下、図１（ａ）〜（ｃ）に従って本実施形態における半導体装置の製造方法について説明する。
【００１５】
まず、図１（ａ）に示すように、半導体基板１０上に設けた層間絶縁膜１１上にアルミ合金膜等からなる第１の金属膜を全面に膜厚約５００〜２０００ｎｍで堆積した後、所望の形状にパターンニングして下部電極用金属膜１２ａ、上部電極引き出し層用金属膜１２ｂ及び配線用金属膜１２ｃを形成する。
【００１６】
次に、図１（ｂ）に示すように、プラズマ窒化膜等からなる容量絶縁膜を全面に膜厚約３０〜６０ｎｍで堆積した後、所望の形状にパターンニングして、下部電極用金属膜１２ａと配線用金属膜１２ｃの上に容量絶縁膜１３が存在し、上部電極引き出し層用金属膜１２ｂ上には容量絶縁膜１３が存在しないように形成する。
【００１７】
次に、図１（ｃ）に示すように、アルミ合金膜等からなる第２の金属膜を全面に膜厚約５００〜２０００ｎｍで堆積した後、所望の形状にパターンニングして上部電極用金属膜１４を形成する。最後に、保護絶縁膜１５を形成する。
【００１８】
以上のように、第１の実施形態によると、下部電極１２ａ及び上部電極引き出し層１２ｂを同一配線層に形成し、下部電極１２ａを覆う容量絶縁膜１３を形成し、容量絶縁膜１３上から上部電極引き出し層１２ｂを覆う上部電極１４を形成し、上部電極１４と上部電極引き出し層１２ｂを電気的に接続することにより、従来例のように層間絶縁膜１５に形成され、上部電極１４と下部電極１２ａに電気的に接続する引き出し電極（Ｗプラグ）を形成しないＭＩＭ型容量素子を形成することが可能となる。このため、引き出し電極形成時の過剰なエッチングによるリーク不良を起こすことがない。
【００１９】
（第２の実施形態）
図２は第２の実施形態に係る半導体装置の製造工程を示す断面図であり、ＭＩＭ型容量素子と積層型インダクタ素子と一般の配線部分を示している。図２において、１０は素子が形成された半導体基板、１１はプラズマＴＥＯＳ膜等からなる層間絶縁膜、１２ａは下部電極用金属膜、１２ｂは上部電極引き出し層用金属膜、１２ｃは配線用金属膜、１３は容量絶縁膜、１４は上部電極用金属膜、１５はプラズマ酸化膜等からなる保護絶縁膜、１６ａはインダクタ下層用金属膜、１６ｂはインダクタ上層用金属膜である。
【００２０】
以下、図２（ａ）〜（ｂ）に従って本実施形態における半導体装置の製造方法について説明する。
【００２１】
まず、図２（ａ）に示すように、層間絶縁膜１１上にアルミ合金膜等からなる第１の金属膜を全面に膜厚約５００〜２０００ｎｍで堆積した後、所望の形状にパターンニングして下部電極用金属膜１２ａ、上部電極引き出し層用金属膜１２ｂ、配線用金属膜１２ｃ及びインダクタ下層用金属膜１６ａを形成する。
【００２２】
その後、プラズマ窒化膜等からなる容量絶縁膜を全面に膜厚約３０〜６０ｎｍで堆積した後、所望の形状にパターンニングして、下部電極用金属膜１２ａと配線用金属膜１２ｃの上に容量絶縁膜１３が存在し、上部電極引き出し層用金属膜１２ｂとインダクタ下層用金属膜１６ａの上には容量絶縁膜１３が存在しないように形成する。
【００２３】
次に、図２（ｂ）に示すように、アルミ合金膜等からなる第２の金属膜を全面に膜厚約５００〜２０００ｎｍで堆積した後、所望の形状にパターンニングして上部電極用金属膜１４とインダクタ上層用金属膜１６ｂを形成する。最後に、保護絶縁膜１５を形成する。
【００２４】
その際、インダクタ上層用金属膜１６ｂはインダクタ下層用金属膜１６ａを覆うように形成させ、積層構造の接触面が大きくなるようにする。これは、容量絶縁膜１３のエッチング時にインダクタ下層用金属膜１６ａの上面はエッチングダメージを受けるために表面あれが発生するが、下層用金属膜１６ａの側面でも接触させることにより、上層用金属膜１６ｂと下層用金属膜１６ａとの接触抵抗を低減することができる。
【００２５】
以上のように、第２の実施形態によると、多層配線の最上層配線層でＭＩＭ型容量素子の下部電極１２ａ、上部電極引き出し層１２ｂ及び積層型インダクタ下層部１６ａを同一配線層で形成し、下部電極１２ａを覆う容量絶縁膜１３を形成し、容量絶縁膜１３上から上部電極引き出し層１２ｂを覆う上部電極１４と積層型インダクタ下層部１６ａを覆うインダクタ上層部１６ｂとを形成し、上部電極１４と上部電極引き出し層１２ｂを電気的に接続することにより、第１の実施形態と同様に、引き出し電極（Ｗプラグ）を形成しないＭＩＭ型容量素子と積層型インダクタ素子とを同時に、しかも簡便な製造工程で形成することが可能となる。このため、引き出し電極形成時の過剰なエッチングによるリーク不良を起こすことがない上に、インダクタ素子を積層構造にすることによりインダクタの配線抵抗が低減される。
【００２６】
なお、上記の実施形態において、第１及び第２の金属膜はアルミ合金膜を用いて説明したが、銅、タングステン、チタン、タンタル等の金属膜、或いは窒化チタン、窒化タンタル等の導電体膜を用いてもよい。また、容量絶縁膜はプラズマ窒化膜に代えて、プラズマ酸化膜、プラズマ酸化窒化膜等の誘電体膜、或いは酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム等の高誘電体膜を用いてもよい。
【産業上の利用可能性】
【００２７】
以上に説明したように、本発明は、ＭＩＭ型容量素子を搭載した半導体集積回路等に有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係わるＭＩＭ型容量素子の製造工程を示す断面図
【図２】本発明の第２の実施形態に係わるＭＩＭ型容量素子の製造工程を示す断面図
【図３】従来のＭＩＭ型容量素子の製造工程を示す断面図
【符号の説明】
【００２９】
１０  半導体基板
１１  層間絶縁膜
１２ａ  下部電極用金属膜
１２ｂ  上部電極引き出し層用金属膜
１２ｃ  配線用金属膜
１３  容量絶縁膜
１４  上部電極用金属膜
１５  保護絶縁膜
１６ａ  インダクタ下層用金属膜
１６ｂ  インダクタ上層用金属膜
【図１】
2006351748.tif 000003
【図２】
2006351748.tif 000004
【図３】
2006351748.tif 000005