(57)【要約】 【課題】  ディスターブが生じる可能性のあるメモリセルを効率よく判定することができ、不良品を判定できる半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。ＢＩＳＴモジュールは、全部のメモリセル２１を「１」のデータとした後、メモリセル２１の読出時間とほぼ同じ時間幅のパルス形状の電圧を、同時期に所定時間、印加する。そして、印加前後でデータが変化したメモリセル２１を特定することにより、ディスターブが生じるメモリセルを判定する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のメモリセルを備えた半導体記憶装置の試験方法であって、
前記複数のメモリセルの所定の端子に、このメモリセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を、同時期に所定時間、印加する段階と、
前記印加の後で、各メモリセルのデータを読み出し、前記印加の前のメモリセルの初期データと比較する段階と、
前記印加の前後でデータが一致しないメモリセルを、ディスターブが生じるメモリセルと判定する段階と
を含むことを特徴とする半導体記憶装置の試験方法。
【請求項２】
請求項１に記載の半導体記憶装置の試験方法において、
前記印加の前に、すべてのメモリセルにおいて、同じデータを初期データとして書き込む段階を更に含むことを特徴とする半導体記憶装置の試験方法。
【請求項３】
請求項１又は２に記載の半導体記憶装置の試験方法において、
前記メモリセルの所定の端子に印加されるパルス形状の電圧として、前記メモリセルのデータの読み出しに印加する電圧よりも高い電圧に用いることを特徴とする半導体記憶装置の試験方法。
【請求項４】
複数のメモリセルを備えた半導体記憶装置の試験を行なうための試験プログラムであって、
コンピュータを、
前記複数のメモリセルの所定の端子に、このメモリセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を、同時期に所定時間、印加する手段、
前記印加の後で、各メモリセルのデータを読み出し、前記印加の前のメモリセルの初期データと比較する手段、及び
前記印加の前後でデータが一致しないメモリセルを、ディスターブが生じるメモリセルと判定する手段
として機能させることを特徴とする試験プログラム。
【請求項５】
複数のメモリセルを備えた半導体記憶装置であって、
前記メモリセルに対して、動作チェックを行なうための電圧及び信号を供給するテスト実行手段を備え、
このテスト実行手段は、電圧を印加する前記メモリセルの端子を選択して、この端子に、このメモリセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を、複数のメモリセルに同時期に所定時間、印加することを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記テスト実行手段は、前記メモリセルのデータの読み出しに用いる電圧よりも高い電圧を、前記メモリセルの端子に印加することを特徴とする半導体記憶装置。
【請求項７】
請求項５又は６に記載の半導体記憶装置において、
前記テスト実行手段が、テストを実行するために内蔵された自己診断回路であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリなどの半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置に関する。
【背景技術】
【０００２】
近年、データを保存する半導体記憶装置が多様な場所で利用されている。このように利用される半導体記憶装置は、不具合のある製品を出荷しないために出荷前に検査が行なわれている。この検査方法の１つにバーンイン試験がある。このバーンイン試験は、半導体記憶装置に高温（例えば、１２５℃）のストレスを加えた環境下で、半導体記憶装置に電圧を印加して、半導体記憶装置の初期不良を検出するためのテストである。
【０００３】
例えば、複数のメモリセルがマトリックス状に配置されて構成された半導体記憶装置（メモリ）の場合、ビット線（Bit Line）とワード線（Word Line）によって選択されたセ
ルに対して、消去／書込動作が行なわれる。ところが、データの消去／書込動作を繰り返している間に、選択セル以外にもバイアス電圧が印加されることで、電子トンネリング現象などの理由により、メモリセルのソースドレインとフローティングゲート間で電子の移動が生じ、しきい値電圧Ｖｔが変化してしまい、データが書き換わってしまうデータディスターブ現象が生じる場合がある。この現象による不具合があるか否かを判断するためのディスターブストレス試験が行なわれている。
【０００４】
このディスターブストレス試験は、ビット線とワード線への印加電圧を外部から制御できるテストモードを備えたデバイスにおいて、印加電圧を制御してデータの変化を評価する。更に、ディスターブ量及びディスターブマージンを正確に短時間で試験評価することができる半導体不揮発性メモリの試験方法も提案されている（例えば、特許文献１参照。）。この特許文献１に記載の技術では、まず、ディスターブストレス印加処理として、ワード線毎に階段状となるパルス列を印加する。そして、各ワード線において最もディスターブを受けたメモリセルの閾値を測定し、この閾値と消去状態の読み出し限界の閾値との差をディスターブマージンとして求める。このディスターブマージンが良否判定値より大きい場合には良品と判断している。
【特許文献１】特開２００２−５６６９８号公報（図４〜図６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載の技術では、ディスターブストレスを受けてデータが変化したメモリセルの閾値に基づいて、そのメモリセルがデータディスターブを生じている可能性を把握し、半導体記憶装置の不良品を検出している。しかし、この試験方法では、ワード線毎に階段状となるパルス列を印加するため、データディスターブを生じる不良品を効率よく判定することができなかった。また、使用するパルス幅,印加回数は通常書き込み
を行う時間をもとに発生させているため本手法による完全な不具合品のスクリーニングには限界がある。
【０００６】
本発明は、上述した課題に鑑みてなされ、その目的は、ディスターブが生じる可能性のあるメモリセルを効率よく判定することができ、不良品か否かを効率よく判定できる半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記問題点を解決するために、本発明は、複数のメモリセルを備えた半導体記憶装置の
試験方法であって、前記複数のメモリセルの所定の端子に、このメモリセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を、同時期に所定時間、印加する段階と、前記印加の後で、各メモリセルのデータを読み出し、前記印加の前のメモリセルの初期データと比較する段階と、前記印加の前後でデータが一致しないメモリセルを、ディスターブが生じるメモリセルと判定する段階とを含むことを要旨とする。これにより、データディスターブを起こして不具合が生じるメモリセルの初期データが変化するので、ディスターブが生じるメモリセルを効率よく判定することができ、半導体記憶装置が不良品か否かを効率よく判定できる。なお、ここで「同時期」とは、複数のメモリセルの所定の端子に同時に印加する場合だけでなく、時間的に多少のずれがあっても、試験対象となるメモリセルに一度にパルス電圧を印加している場合も含む。
【０００８】
本発明の半導体記憶装置の試験方法において、前記印加の前に、すべてのメモリセルにおいて、同じデータを初期データとして書き込む段階を更に含むことを要旨とする。印加前にすべてのデータを同じにするので、印加後に変化があったデータを容易に把握することができ、ディスターブが生じるメモリセルを効率よく判定することができる。
【０００９】
本発明の半導体記憶装置の試験方法において、前記メモリセルの所定の端子に印加されるパルス形状の電圧として、前記メモリセルのデータの読み出しに印加する電圧よりも高い電圧に用いることを要旨とする。このため、不具合が生じるメモリセルのデータが早期に変化するため、早期に、ディスターブが生じるメモリセルを判定することができ、半導体記憶装置が不良品か否かを効率よく判定できる。
【００１０】
上記問題点を解決するために、本発明は、複数のメモリセルを備えた半導体記憶装置の試験を行なうための試験プログラムであって、コンピュータを、前記複数のメモリセルの所定の端子に、このメモリセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を、同時期に所定時間、印加する手段、前記印加の後で、各メモリセルのデータを読み出し、前記印加の前のメモリセルの初期データと比較する手段、及び前記印加の前後でデータが一致しないメモリセルを、ディスターブが生じるメモリセルと判定する手段として機能させることを要旨とする。これにより、データディスターブを起こして不具合が生じるメモリセルの初期データが変化するので、ディスターブが生じるメモリセルを効率よく判定することができ、半導体記憶装置が不良品か否かを効率よく判定できる。
【００１１】
上記問題点を解決するために、本発明は、複数のメモリセルを備えた半導体記憶装置であって、前記メモリセルに対して、動作チェックを行なうための電圧及び信号を供給するテスト実行手段を備え、このテスト実行手段は、電圧を印加する前記メモリセルの端子を選択して、この端子に、このメモリセルの読出時間と同じ又は近似する時間幅のパルス形状の電圧を、複数のメモリセルに同時期に所定時間、印加することを要旨とする。これにより、データディスターブを起こして不具合が生じるメモリセルの初期データが変化するので、ディスターブが生じるメモリセルを効率よく判定することができ、半導体記憶装置が不良品か否かを効率よく判定できる。
【００１２】
本発明の半導体記憶装置において、前記テスト実行手段は、前記メモリセルのデータの読み出しに用いる電圧よりも高い電圧を、前記メモリセルの端子に印加することを要旨とする。このため、不具合が生じるメモリセルのデータが早期に変化するため、早期に、ディスターブが生じるメモリセルを判定することができ、半導体記憶装置が不良品か否かを効率よく判定できる。
【００１３】
本発明の半導体記憶装置において、前記テスト実行手段が、テストを実行するために内蔵された自己診断回路であることを要旨とする。従って、従来から他の試験を実行するために内蔵されている自己診断回路を用いて、ディスターブが生じるメモリセルを判定する
ことができ、半導体記憶装置が不良品か否かを効率よく判定できる。
【発明の効果】
【００１４】
本発明によれば、ディスターブが生じる可能性のあるメモリセルを効率よく判定することができ、不良品を判定できる。
【発明を実施するための最良の形態】
【００１５】
本発明は、動作不良を生じたメモリに対して、後述する「ショートパルスディスターブストレス試験」（以下、「ＳＰＤストレス試験」という。）を行なうことにより、データディスターブが生じるメモリセルと、データディスターブが生じないメモリセルとを識別することができるという現象を本願発明者が発見し、この新たな知見に基づいて提案されたものである。このＳＰＤストレス試験においては、従来のディスターブ試験よりも短いパルス幅（読出時間とほぼ同じ時間幅のパルス）の電圧をメモリセルに印加する試験である。
【００１６】
図１には、ＳＰＤストレス試験を行なった時間と、データの変化により不具合が判明した累積不具合ビット率を示している。ここでは、不具合のあった５個の半導体記憶装置（Ａ〜Ｅ）と不具合のなかった２つの良品（Ｆ，Ｇ）とを用いてＳＰＤストレス試験を行なった。ＳＰＤストレス試験以外の他の試験方法では、半導体記憶装置（Ａ〜Ｅ）と半導体記憶装置（Ｆ，Ｇ）との間には有意な違いを検出できなかった。しかし、ＳＰＤストレス試験を適用した場合、図１に示すように半導体記憶装置（Ａ〜Ｅ）は、累積不具合ビット率が高くなっている。一方、半導体記憶装置（Ｆ，Ｇ）は、このＳＰＤストレス試験においても累積不具合ビット率として「０」を維持している。すなわち、ＳＰＤストレス試験を行なうことにより、不良品を顕在化させることができるという知見が得られた。
【００１７】
また、本願発明者によれば、このＳＰＤストレス試験において、メモリセル２１のゲート端子に印加する電圧を、メモリセル２１のデータの読み出しに用いる電圧よりも高い電圧にすることにより、データディスターブを生じるメモリセル２１のデータが早期に変化するという知見も得られた。
【００１８】
以下、本発明を具体化した一実施形態について図２〜図５に基づいて説明する。
本実施形態の半導体記憶装置は、チップ上に不揮発性メモリを内蔵している。具体的には、図２及び図３に示すように、本実施形態の半導体記憶装置１０は、メモリセルアレイ１１、Ｘデコーダ１２及びＹデコーダ１３を有している。このメモリセルアレイ１１は、図３に示すように、マトリックス状に配置されたメモリセル２１から構成されている。本実施形態では、メモリセル２１は、ＮＯＲ型のフラッシュメモリである。このメモリセル２１のゲート端子は、行毎に１つのラインに接続されており、各ラインはＸデコーダ１２によって制御される。また、メモリセル２１のソース端子及びドレイン端子は、それぞれ列毎にラインに接続されており、各ラインはＹデコーダ１３によって制御される。
【００１９】
Ｘデコーダ１２は、データの書き込みや読み出しを行なうメモリセル２１のゲート端子が接続されたラインを選択し、選択したラインを所定の電圧にする。また、Ｙデコーダ１３は、データの書き込みや読み出しを行なうメモリセル２１のソース端子及びドレイン端子が接続されたラインを選択し、選択したラインを所定の電圧にする。
【００２０】
本実施形態の半導体記憶装置１０には、Ｘデコーダ１２及びＹデコーダ１３に指示を与えるＢＩＳＴ（自己診断回路；ビルトインセルフテスト）モジュール１５が内蔵されている。このＢＩＳＴモジュール１５はテスト実行手段として機能し、外部から入力されるコマンド信号に応じて、Ｘデコーダ１２及びＹデコーダ１３に信号を出力し、メモリセル２１に印加する電圧やその時間及びタイミングを制御している。このＢＩＳＴモジュール１
５には、半導体記憶装置１０に形成された図示しない電圧発生回路から、テスト用電圧Ｖｐｐが供給されている。このテスト用電圧Ｖｐｐは、本実施形態では、メモリセル２１のデータの書き込み又は読み出しに用いる電圧の２倍程度の電圧（例えば１０Ｖ）を用いる。
【００２１】
また、ＢＩＳＴモジュール１５には、図示しない制御回路からクロック信号及び動作指示を示すコマンド信号が入力される。ＢＩＳＴモジュール１５は、入力されるクロック信号に基づいて、Ｘデコーダ１２及びＹデコーダ１３を介したメモリセル２１に印加する電圧のタイミングを決定する。更に、ＢＩＳＴモジュール１５は、コマンド信号に応じた処理が予め設定されており、例えば「００」のコマンド信号を受信した場合には「書込」を行なったり、「０１」のコマンド信号を受信した場合には「消込」を行なったりする。また、ＢＩＳＴモジュール１５は、制御回路に対して、試験における判定結果データ信号及び試験が完了したことを示す完了信号を出力する。
【００２２】
ＢＩＳＴモジュール１５には、本発明に関わるＳＰＤストレス試験を実行するためのプログラムが設定されている。本実施形態では、このプログラムによって、ＢＩＳＴモジュール１５は、後述するように３つの処理を順番に行なって、メモリセルのデータが反転してディスターブを生じるか否かの判定を行なう。なお、このプログラムの開始の際には、ＢＩＳＴモジュール１５は、制御回路から「ＳＰＤストレス試験の実行」を意味するコマンド信号を受信する。
【００２３】
次に、本発明に関わるＳＰＤストレス試験の手順について、図４及び図５を用いて説明する。本実施形態では、このＳＰＤストレス試験は、バーンイン試験中に行なわれる。
半導体記憶装置１０は、１２５℃の高温の雰囲気中に置かれる。そして、半導体記憶装置１０のＢＩＳＴモジュール１５は、図示しない制御回路からテスト開始信号を受信すると（ステップＳ１）、公知のディスターブ試験を行なう。この公知のディスターブ試験では、例えば、メモリセル２１のゲート端子、ソース端子及びドレイン端子に対して所定の電圧の印加を継続する。
【００２４】
そして、ＢＩＳＴモジュール１５は、制御回路からＳＰＤストレス試験の実行のコマンド信号を受信する（ステップＳ２）と、記憶されているプログラムに基づいて処理を行なう。
【００２５】
まず、ＢＩＳＴモジュール１５は、メモリセルアレイ１１の各メモリセル２１を消去状態に設定する（ステップＳ３）。具体的には、ＢＩＳＴモジュール１５は、Ｘデコーダ１２及びＹデコーダ１３に信号を供給して、すべてのメモリセル２１におけるデータが「１」である消去状態にする。なお、図５（ａ）は、すべて消去状態にしてときのアドレス「Ｃ０００」〜「Ｃ１ＦＦ」までのデータ状態を示している。各アドレスは、２バイトの「ＦＦ」（２進数（ビット）表示では「１１１１１１１１」）で示されている。
【００２６】
上述したＳＰＤストレス試験の実行というコマンド信号に続けて、ＢＩＳＴモジュール１５は、制御回路から、ＳＰＤストレス試験におけるパルス幅、電圧振幅やパルス数（印加時間）に関するデータを受信する（ステップＳ４）。本実施形態では、数μｓ程度でそれぞれ「Ｌ」レベル（０Ｖ）との「Ｈ」レベル（Ｖｐｐ）とを交互に繰り返すパルス電圧を用い、印加時間として例えば約２時間とする。
【００２７】
そこで、ＢＩＳＴモジュール１５は、入力されているクロック信号及びテスト用電圧Ｖｐｐを用いて、受信したデータに対応するパルス電圧を生成する。そして、ＢＩＳＴモジュール１５は、この生成したパルス電圧をＸデコーダ１２に供給して、すべてのメモリセル２１のゲート端子に発生したパルス電圧を、ほぼ同時（同時期）に印加する（ステップ
Ｓ５）。なお、このとき、ＢＩＳＴモジュール１５は、Ｙデコーダ１３を制御して、すべてのメモリセル２１のソース端子及びドレイン端子が０Ｖとなるようにする。
【００２８】
その後、ＢＩＳＴモジュール１５は、パルス数を計数し、所定時間（例えば２時間程度）の経過を監視する。そして、ＳＰＤストレス試験を開始してから所定時間が経過した場合には、ＢＩＳＴモジュール１５は、完了信号及び判定結果を出力する（ステップＳ６）。
【００２９】
図５（ｂ）は、このＳＰＤストレス試験を行なった後の判定結果である。このとき、アドレスＣ０Ｃ２のデータが「７Ｆ」（２進数（ビット）表示では「０１１１１１１１」）に変化している。すなわち、「１１１１１１１１」から「０１１１１１１１」に変化しており、このアドレスＣ０Ｃ２の最上位ビットを記録するメモリセル２１においてデータが変化している。このことは、このメモリセル２１がデータディスターブを生じる可能性があることを示唆している。
【００３０】
また、上述のように、このＳＰＤストレス試験において、メモリセル２１のゲート端子に印加する電圧を、メモリセル２１のデータの読み出しに用いる電圧よりも高い電圧を印加することにより、データディスターブを生じるメモリセル２１のデータが早期に変化する。従って、ＳＰＤストレス試験において、メモリセル２１のゲート端子に、読み出しに用いる電圧よりも高い電圧を印加することにより、データディスターブを生じるメモリセル２１を早期に判定することができる。
【００３１】
本実施形態によれば、以下のような効果を得ることができる。
○  本実施形態では、メモリセル２１に記憶されるデータを読み出す時間と同じ又は近似する時間のパルス幅を有するパルス電圧を連続して、すべてのメモリセル２１のゲート端子に同時期に印加する。そして、このパルス電圧の印加を所定時間、継続して行なうことにより、データディスターブを生じる可能性のあるメモリセル２１のデータは変化する。このデータの変化により、不具合があるメモリセル２１を判定することができる。従って、データディスターブが生じるメモリセルを効率よく判定することができ、不良品を効率よく除去することができる。
【００３２】
○  本実施形態のＳＰＤストレス試験においては、メモリセル２１のデータを読み出すときに用いる電圧よりも高い電圧のパルス電圧を印加する。このため、不具合が生じるメモリセル２１のデータが早期に変化するため、半導体記憶装置１０に、ディスターブを起こすメモリセル２１が含まれているか否かを早期に判定することができる。
【００３３】
○  本実施形態のＳＰＤストレス試験においては、メモリセル２１のゲート端子にパルス電圧を印加する前に、すべてのメモリセル２１の「１」を書き込み、図５（ａ）に示すように全アドレスのデータを「ＦＦ」とする。このため、パルス電圧を印加した後に、「ＦＦ」以外になっているアドレスを検知することにより、変化があったメモリセル２１を、効率よく判定することができる。
【００３４】
また、上記実施形態は以下のように変更してもよい。
・  上記実施形態においては、ＳＰＤストレス試験においてパルス電圧を２時間程度印加した。これに限らず、図１に示す知見によれば、パルス電圧を印加する時間は、もっと短い時間であってもよい。
【００３５】
・  上記実施形態においては、「１」のデータとした消去状態にして、パルス電圧を印加して、メモリセル２１のデータの変化に基づいて、メモリセル２１がディスターブを生じるか否かを判定した。これに限らず、「０」のデータを書き込んだ状態にして、「０」
としたパルス電圧を印加して、メモリセル２１のデータの変化に基づいて、メモリセル２１がディスターブを生じるか否かを判定できる可能性もある。
【００３６】
・  上記実施形態においては、ＳＰＤストレス試験を行なった半導体記憶装置１０は、ＮＯＲ型フラッシュメモリとしたが、他の種類の半導体記憶装置においても同様に、ディスターブを生じるメモリセル２１を検出できる可能性がある。また、半導体記憶装置１０の種類によっては、メモリセル２１のゲート端子にパルス電圧を印加せずに、ソース端子又はゲート端子に印加することにより、ディスターブが生じる可能性のある半導体記憶装置を検出できる可能性がある。
【００３７】
・  上記実施形態においては、半導体記憶装置１０に内蔵しているＢＩＳＴ回路において発生させたパルス電圧を、メモリセル２１のゲート端子に印加した。これに限らず、半導体記憶装置１０に内蔵しない試験用回路（ビルトアウトストレステスト回路；ＢＯＳＴ回路）から、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて、同様なＳＰＤストレス試験を行なってもよい。また、試験用回路を用いなくても、制御回路（コンピュータ）によりパルス電圧をメモリセル２１に印加して、ディスターブ試験を行なってもよい。この場合には、試験プログラムを実行することにより、制御回路は、メモリセルの読出時間と同等の時間幅のパルス形状の電圧を印加する手段、メモリセルの初期データと比較する手段、及びディスターブが生じるメモリセルを判定する手段等して機能する。
【図面の簡単な説明】
【００３８】
【図１】ショートパルスストレス試験時間と累積不具合ビット率を示す図。
【図２】本発明の実施形態における半導体記憶装置の構成を示すブロック図。
【図３】本発明の実施形態における半導体記憶装置の要部のブロック図。
【図４】本発明のショートパルスストレス試験の処理手順を説明する流れ図。
【図５】本発明のショートパルスストレス試験を行なう前の前後のメモリセルのデータの状態を説明する図であり、（ａ）はパルス電圧を印加する前の消去状態のデータ、（ｂ）はパルス電圧を印加した後の試験完了状態のデータである。
【符号の説明】
【００３９】
１０…半導体記憶装置、１５…ＢＩＳＴ（自己診断回路）モジュール、２１…メモリセル。
【図１】
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【図２】
2006351088.tif 000004
【図３】
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【図４】
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【図５】
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