(57)【要約】【課題】  出力電流能力と低消費電流とを両立しながら、定常動作時にはオフセットが少なく、過渡応答時において高速動作を可能にする。【解決手段】  電流増幅器は、入力信号ＩＮ（＋）の基準信号ＩＮ（−）からの差分に応じて信号を増幅する信号増幅回路１０と、出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力回路１１と、電流出力回路１１からの出力電流を検出して二値信号を出力する出力電流検出回路２１と、出力電流検出回路２１から出力される二値信号に応じてバイアス電流を切り換えて信号増幅回路１０に出力するバイアス電流出力回路２２とからなるバイアス電流回路２０とから構成され、出力電流検出回路２１の二値信号をスイッチ２３に出力し、バイアス電流出力回路２２から信号増幅回路１０に出力されるバイアス電流Ｉｂを増加させる。【選択図】  図１
2006174035.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の基準信号からの差分に応じて信号電流を増幅する信号増幅部、および出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力部からなる増幅器のバイアス電流回路において、
前記電流出力部からの出力電流を検出して二値信号を出力する出力電流検出部と、
前記出力電流検出部から出力される前記二値信号に応じてバイアス電流を切り換えて前記信号増幅部に出力するバイアス電流出力部と、
を具備したことを特徴とするバイアス電流回路。
【請求項２】
前記出力電流検出部は、
前記出力ソーストランジスタと前記出力シンクトランジスタに対して、それぞれカレントミラー接続された第１、および第２のトランジスタ回路からなることを特徴とする請求項１記載のバイアス電流回路。
【請求項３】
前記バイアス電流出力部は、
第１、第２の定電流源、および前記第１、第２のトランジスタ回路の互いに接続された出力側節点の電位レベルに応じて前記第１、第２の定電流源のいずれか一方もしくは双方のいずれかにバイアス電流を切り換えて前記信号増幅部に出力するスイッチ回路からなることを特徴とする請求項２記載のバイアス電流回路。
【請求項４】
前記出力電流検出部は、
さらに、前記バイアス電流出力部の前記スイッチ回路に対して前記二値信号を反転して出力するインバータ回路を備えていることを特徴とする請求項３記載のバイアス電流回路。
【請求項５】
前記バイアス電流出力部の前記スイッチ回路は、
キャパシタ、前記キャパシタを所定の速度で充電する第３の定電流源、前記キャパシタに充電された電荷を放電する第１のスイッチ素子、および前記第１、第２の定電流源のいずれかを遮断制御する第２のスイッチ素子からなることを特徴とする請求項３記載のバイアス電流回路。
【請求項６】
前記出力電流検出部の前記第１、または第２のトランジスタ回路のいずれか一方を、第４の定電流源を構成する第３のトランジスタ回路に替えたことを特徴とする請求項２記載のバイアス電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力信号の差分に応じた電流を出力する電流出力段を有する増幅器に接続されるバイアス電流回路に関し、とくに増幅器の出力電流不足を検出して、一時的にバイアス電流を増加させるようにした増幅器のバイアス電流回路に関する。
【背景技術】
【０００２】
演算増幅器などにおいて、出力振幅を電源電圧範囲にまで広げて出力電流能力を確保しながら回路の電流消費を抑える方策として、出力段のソース・シンク側ともにＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）で構成した演算増幅器が提案されている。これにより、出力段トランジスタをバイポーラトランジスタで構成した場合の出力振幅の制限を排除しながら、ソース・シンク側の何れか一方を定電流源回路で構成し、あるいはバイポーラトランジスタで構成した場合に必要となる多大なバイアス電流を不要として、出力電流能力と低消費電流との両立を図っている。
【０００３】
図７は、入力信号の基準信号からの差分に応じて電流信号を出力する電流増幅器を示す回路図である。
この電流増幅器は、入力信号ＩＮ（＋）の基準信号ＩＮ（−）からの差分に応じて電流信号を増幅する信号増幅回路１０と、出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力回路１１とによって構成されている。
【０００４】
電流出力回路１１では、Ｐチャネル型のＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという。）Ｍ１が高電位側の電源ＶＤＤに接続された出力ソーストランジスタであり、ソース端子が接地（低電位側の電源）されたＮチャネル型のＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという。）Ｍ２は出力シンクトランジスタであって、これらトランジスタのドレイン端子は互いに接続されて、その共通する節点からは出力信号ＯＵＴが取り出される。
【０００５】
信号増幅回路１０では、ＰＭＯＳトランジスタＭ３はそのゲート端子に基準信号ＩＮ（＋）が供給される入力トランジスタであって、そのドレイン端子が能動負荷を構成するＮＭＯＳトランジスタＭ４を介して接地されている。そして、このＰＭＯＳトランジスタＭ３にソース端子が共通に接続されているＰＭＯＳトランジスタＭ５は、そのゲート端子に入力信号ＩＮ（−）が供給され、ドレイン端子は能動負荷を構成するＮＭＯＳトランジスタＭ６を介して低電位側の電源となる接地電位（ＧＮＤ）に接続されている。また、ＮＭＯＳトランジスタＭ４のゲート端子は、電流出力回路１１のＮＭＯＳトランジスタＭ２のゲート端子と接続され、ＮＭＯＳトランジスタＭ６のゲート端子はＮＭＯＳトランジスタＭ７のゲート端子と接続されている。
【０００６】
さらに、ＰＭＯＳトランジスタＭ９，Ｍ１０は入力バイアス部を構成するトランジスタであって、いずれもソース端子が電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭ８は、ゲート端子とドレイン端子がともにＮＭＯＳトランジスタＭ７のドレイン端子に接続され、ＰＭＯＳトランジスタＭ９のドレイン端子はＰＭＯＳトランジスタＭ３，Ｍ５の各ソース端子に接続されている。ＰＭＯＳトランジスタＭ１０は、ゲート端子とドレイン端子がともにＰＭＯＳトランジスタＭ９のゲート端子に接続されるとともに、定電流源Ｉｂに接続されている。
【０００７】
ここでは、ＰＭＯＳトランジスタＭ９に流れるバイアス電流（定電流源Ｉｂにより定まる定電流）とＰＭＯＳトランジスタＭ５に流れる信号電流との差電流がＰＭＯＳトランジスタＭ３に流れることで、電流出力回路１１には入力信号ＩＮ（＋）の基準信号ＩＮ（−）からの差分に応じた出力電流が流れて、それが出力信号ＯＵＴとして取り出される。
【０００８】
このような電流増幅器では、その電流出力回路１１にキャパシタを接続して誤差増幅器として用いる場合、カレントミラー回路を構成するＮＭＯＳトランジスタＭ２とＭ４、Ｍ６とＭ７、およびＰＭＯＳトランジスタＭ１とＭ８のミスマッチから入力オフセット電圧（電流入力の場合は、入力オフセット電流）が生じる。そして、この入力オフセット電圧を低減するために、定電流源Ｉｂによるバイアス電流を減らす必要がある。また、消費電流を減らす観点からみても、信号増幅回路１０におけるバイアス電流は少ないほうがよい。
【０００９】
下記の特許文献１には、出力電流能力と低消費電流とを両立させながら、オフセットが少なく、過渡応答時において高速動作が可能な演算増幅器等を実現するために好適な能動負荷回路の発明が記載されている。
【００１０】
この能動負荷回路は２つの差動入力電流を有し、当該差動入力電流が差動成分を有すると、差動入力電流の大きい側（メイン回路）に接続されているインピーダンス回路での電圧降下が他方（サブ回路）のインピーダンス回路での電圧降下より大きくなる。これにより、メイン回路のインピーダンス回路に接続されているサブ回路の出力電流側トランジスタのソース端子には、メイン回路における出力電流側トランジスタ（サブ回路のインピーダンス素子に接続されている）のソース端子の端子電圧より低い電圧が印加される。そのため、サブ回路の出力電流側トランジスタの電流駆動能力を低減させることができるので、カレントミラー回路のミラー比で規定される電流比以上に、差動入力電流における差動成分の大きさに応じて増幅された差動出力電流が得られることになる。
【００１１】
したがって、この特許文献１の能動負荷回路は、演算増幅器の能動負荷回路として使用した場合には、演算増幅器が過渡状態となり差動入力電流が差動成分を有する場合にのみ差動出力電流を増幅することができ、過渡応答特性の高速性を実現することができるというものである。
【特許文献１】特開２００２−９４３４１号公報（第２図、段落番号〔０００７〕、〔００２０〕〜〔００２３〕など）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、一般には増幅器の最大出力ソース電流がバイアス電流で決まるため、大きな信号変化に対する応答は、その伝達関数から予測される値よりも遅くなるという問題があった。
【００１３】
とくに、誤差増幅器のような用途では、制御系の状態が変化した場合にのみ、大きな出力電流を必要とする。その後、出力電流は系の伝達関数によっては対数減衰率にしたがって振動が減少し、やがて出力電流は０に戻る。したがって、バイアス電流を通常は小さい値にしておき、必要時に素早く応答してバイアス電流を増加させるとともに系の振動周期よりも緩やかに減少させることが望ましい。
【００１４】
また、特許文献１の能動負荷回路では、メイン回路の出力電流側トランジスタの電流駆動能力を増大させるのではなく、サブ回路の出力電流側トランジスタの電流駆動能力を減少させているだけであるから、バイアス電流を充分に増加させることができなかった。
【００１５】
本発明はこのような点に鑑みてなされたものであり、出力電流能力と低消費電流とを両立しながら、定常動作時にはオフセットが少なく、過渡応答時において高速動作が可能なバイアス電流回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では、上記問題を解決するために、入力信号の基準信号からの差分に応じて信号電流を増幅する信号増幅部、および出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力部からなる増幅器のバイアス電流回路が提供される。このバイアス電流回路は、前記電流出力部からの出力電流を検出して二値信号を出力する出力電流検出部と、前記出力電流検出部から出力される前記二値信号に応じてバイアス電流を切り換えて前記信号増幅部に出力するバイアス電流出力部とを具備したことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、定常時には低入力オフセット電圧であり、過渡時には高速応答可能なバイアス電流回路を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
最初に、出力ソース電流の不足を検出して、バイアス電流を増加させるバイアス電流回路について説明する。図１は、実施の形態１に係るバイアス電流回路を備えた電流増幅器を示す回路図である。なお、図１において、図７に示した電流増幅器の構成要素と同じ要素については同じ符号を付してある。
【００１９】
この電流増幅器は、入力信号ＩＮ（＋）の基準信号ＩＮ（−）からの差分に応じて信号を増幅する信号増幅回路１０と、出力ソーストランジスタと出力シンクトランジスタの節点から出力電流を所定の大きさで出力する電流出力回路１１と、さらに電流出力回路１１からの出力電流を検出して二値信号を出力する出力電流検出回路２１と、出力電流検出回路２１から出力される二値信号に応じてバイアス電流を切り換えて信号増幅回路１０に出力するバイアス電流出力回路２２とからなるバイアス電流回路２０によって構成されている。
【００２０】
出力電流検出回路２１は、高電位側の電源ＶＤＤと接地（ＧＮＤ）間に直列に接続されたＰＭＯＳトランジスタＭ１ＡとＮＭＯＳトランジスタＭ２Ａを備え、また、バイアス電流出力回路２２は、ＰＭＯＳトランジスタＭ１ＡとＮＭＯＳトランジスタＭ２Ａの互いに接続された出力側節点Ｘの電位レベルに応じてオンオフ動作するスイッチ２３と２つの定電流源２４，２５を備えている。出力電流検出回路２１のＰＭＯＳトランジスタＭ１Ａは、電流出力回路１１のＰＭＯＳトランジスタＭ１とゲート端子が共通に接続され、ソース側カレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ２Ａは、電流出力回路１１のＮＭＯＳトランジスタＭ２とゲート端子が共通に接続され、シンク側カレントミラー回路を構成している。そして、バイアス電流出力回路２２では、スイッチ２３がオン状態であれば２つの定電流源２４，２５の双方からバイアス電流（Ｉｂ１＋Ｉｂ２）が信号増幅回路１０に出力され、スイッチ２３がオフ状態になると一方の定電流源２３が遮断されて、他方の定電流源２５からだけバイアス電流Ｉｂ２が信号増幅回路１０に出力されるように構成されている。
【００２１】
このように、電流出力回路１１と並列に構成された出力電流検出回路２１では、そのＰＭＯＳトランジスタＭ１Ａ、ＮＭＯＳトランジスタＭ２Ａを用いて、電流出力回路１１の出力信号ＯＵＴとして出力されるソース電流（ＰＭＯＳトランジスタＭ１Ａに流れる電流がＮＭＯＳトランジスタＭ２Ａに流れる電流より大きい場合の出力電流）がバイアス電流に対して一定割合以上になったかどうかを判断して、スイッチ２３のオンオフ状態を切り換えるようにしている。ソース側カレントミラー回路を構成するＰＭＯＳトランジスタＭ１とＭ１Ａのミラー比ＭＲ１（Ｍ１Ａの電流／Ｍ１の電流）を、シンク側カレントミラー回路のＮＭＯＳトランジスタＭ２とＭ２Ａのミラー比ＭＲ２（Ｍ２Ａの電流／Ｍ２の電流）より小さく設定することで、出力されるソース電流のバイアス電流に対する比率がＭＲ１とＭＲ２により定まる所定比率を超えた時点で、出力電流検出回路２１から出力される二値信号をハイレベル（Ｈレベル）とすることが可能になる。そして、出力電流検出回路２１の二値信号をスイッチ２３に出力しそれがオン状態になれば、バイアス電流出力回路２２から信号増幅回路１０に出力されるバイアス電流Ｉｂを増加させることができる。
【００２２】
その後に、出力電流検出回路２１の二値信号がロウレベル（Ｌレベル）に戻ると、このスイッチ２３はオフ状態となって、信号増幅回路１０でのバイアス電流Ｉｂも最初の状態に復帰する。このとき必要に応じて、出力電流検出回路２１の二値信号がオフ状態に復帰するまでにある程度の時間を持たせることにより、バイアス電流回路２０によって制御されるバイアス電流Ｉｂを、この電流増幅器を含む制御系の振動周期よりも緩やかに減少させることができる。
【００２３】
図２は、本発明のバイアス電流回路の変形例を示す回路図である。
ここでは、出力ソース電流の不足を検出する手段として、出力電流検出回路２１に代えて、ＰＭＯＳトランジスタＭ１ＢとＮＭＯＳトランジスタＭ２Ｂからなる出力電流検出回路２６が用いられている。この出力電流検出回路２６では、ＰＭＯＳトランジスタＭ１Ｂが信号増幅回路１０の入力バイアス部を構成するＰＭＯＳトランジスタＭ９，Ｍ１０とゲート端子が共通に接続されることによって、ＰＭＯＳトランジスタＭ１Ｂだけを定電流源としてソース電流の不足を検出するようにしている。
【００２４】
このように構成された実施の形態１のバイアス電流回路２０によれば、入力信号ＩＮ（＋）の基準信号ＩＮ（−）からの差分に応じて信号電流を増幅する信号増幅回路１０、およびＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の節点から出力電流を所定の大きさで出力する電流出力回路１１からなる増幅器のバイアス電流回路において、電流出力回路１１からの出力電流を検出して二値信号を出力する出力電流検出回路２１（あるいは２６）と、この出力電流検出回路２１（あるいは２６）から出力される二値信号に応じてバイアス電流を切り換えて信号増幅回路１０に出力するバイアス電流出力回路２２とを備えているので、出力電流能力と低消費電流とを両立しながら、定常動作時にはオフセットが少なく、過渡応答時において高速動作が可能なバイアス電流回路を実現できる。
【００２５】
なお、実施の形態１では、出力ソース電流の不足を検出してバイアス電流Ｉｂを増加させるバイアス電流回路２０について説明したが、後述する実施の形態３に示すように、電流出力回路１１のＮＭＯＳトランジスタＭ２に流れる電流がＰＭＯＳトランジスタＭ１に流れる電流より大きい場合の出力電流（出力シンク電流）の不足を出力電流検出回路２１あるいは２６などによって検出することもでき、その動作原理は上述した実施の形態１と同様に説明できる。
【００２６】
（実施の形態２）
図３は、本発明の実施の形態２に係るバイアス電流回路を示す回路図である。この実施の形態２では、出力ソース電流の不足を検出して、バイアス電流を増加させるバイアス電流回路２０の具体的な構成について説明する。
【００２７】
なお、図３において図１，図２に示した構成要素と同じ要素については、同じ符号を付してその詳細な説明は省略する。
バイアス電流回路２０は、出力電流検出回路２１とバイアス電流出力回路２２とから構成されている。バイアス電流出力回路２２は、５つのＰＭＯＳトランジスタＭ１１〜１４，Ｍ１６と、３つのＮＭＯＳトランジスタＭ１５，Ｍ１７，Ｍ１８と、キャパシタＣ１とから構成されている。また、出力電流検出回路２１は電流出力回路１１のＰＭＯＳトランジスタＭ１とゲート端子が共通に接続されたＰＭＯＳトランジスタＭ１９と、ＮＭＯＳトランジスタＭ２とゲート端子が共通に接続されたＮＭＯＳトランジスタＭ２０とから構成されている。
【００２８】
このうち、バイアス電流出力回路２２では、ＰＭＯＳトランジスタＭ１１とＭ１２によってキャパシタＣ１を所定の速度で充電する定電流源が構成され、ＰＭＯＳトランジスタＭ１３とＭ１４がそれぞれ図１，図２の第１、第２の定電流源２４，２５に相当するものである。また、ＮＭＯＳトランジスタＭ１５はゲート端子が出力電流検出回路２１の出力側節点Ｘに接続されるとともに、キャパシタＣ１に充電された電荷を放電するように、キャパシタＣ１と並列に接続されている。さらに、ＰＭＯＳトランジスタＭ１２のドレイン端子とＰＭＯＳトランジスタＭ１６のゲート端子とが接続され、キャパシタＣ１の充電電圧に応じてＰＭＯＳトランジスタＭ１３に流れるバイアス電流Ｉｂ１を遮断制御するように構成されている。ＮＭＯＳトランジスタＭ１７とＭ１８は、それらのゲート端子がＰＭＯＳトランジスタＭ１４，Ｍ１６のドレイン端子に共通に接続され、それぞれＰＭＯＳトランジスタＭ１３とＭ１４を流れるバイアス電流Ｉｂ１とＩｂ２のうちの一方のバイアス電流（Ｉｂ２）、あるいは双方のバイアス電流（Ｉｂ１＋Ｉｂ２）を信号増幅回路１０に出力するように機能する。
【００２９】
また、出力電流検出回路２１のソース側カレントミラー回路を構成するＰＭＯＳトランジスタＭ１９と電流出力回路１１のＰＭＯＳトランジスタＭ１のミラー比は１：４となっており、シンク側カレントミラー回路を構成するＮＭＯＳトランジスタＭ２０と電流出力回路１１のＮＭＯＳトランジスタＭ２のミラー比は１：１に設定されている。
【００３０】
したがって、出力電流検出回路２１では、電流出力回路１１からの出力電流を検出して、これに応じてＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０の動作状態が定まる。すなわち、出力信号ＯＵＴとして吐き出されるソース電流が電流出力回路１１のＰＭＯＳトランジスタＭ１を流れる電流の７５％をこえると、ＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０で構成されるインバータがその状態を反転して、出力側節点Ｘの電位レベルが電源ＶＤＤ（Ｈレベル）になる。
【００３１】
このときバイアス電流出力回路２２では、ＮＭＯＳトランジスタＭ１５がオン状態になり、キャパシタＣ１を瞬時に放電させ、その結果、ＰＭＯＳトランジスタＭ１６がオン状態となる。ＮＭＯＳトランジスタＭ１７に流れている電流は、通常、ＰＭＯＳトランジスタＭ１４を経由するもののみであるが、ＰＭＯＳトランジスタＭ１６がオンになることで、ＰＭＯＳトランジスタＭ１３を経由する電流も加わる。これらの電流は、ＮＭＯＳトランジスタＭ１８を通じて電流増幅器の信号増幅回路１０に供給される。その後、出力電流検出回路２１の出力側節点ＸがＬレベルになると、ＮＭＯＳトランジスタＭ１５がオフ状態になるため、キャパシタＣ１はＰＭＯＳトランジスタＭ１２を通じて供給される定電流で充電されて、徐々にＰＭＯＳトランジスタＭ１６がオフ状態へと復帰する。
【００３２】
図６には、バイアス電流回路２０を構成する各素子のパラメータ値を示している。
ＰＭＯＳトランジスタＭ１とＭ１９のアスペクト比（ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比：Ｗ／Ｌ）は、それぞれ２４／６と６／６に形成されている。したがって、ＰＭＯＳトランジスタＭ１９とＰＭＯＳトランジスタＭ１のミラー比は１：４になっている。また、ＮＭＯＳトランジスタＭ２とＭ２０のアスペクト比は、いずれも１６／６に形成されており、そのミラー比は１：１である。
【００３３】
電流出力回路１１のソース電流がＰＭＯＳトランジスタＭ１に流れる電流の７５％のとき、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の電流比が４：１になる。したがって、出力電流検出回路２１のＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０の電流比が１：１となり、インバータ動作の切り換え点になる。
【００３４】
（実施の形態３）
図４は、本発明の実施の形態３に係るバイアス電流回路を示す回路図である。この実施の形態３では、出力シンク電流の不足を検出して、バイアス電流を増加させるバイアス電流回路３０の具体的な構成について説明する。
【００３５】
なお、図４において図３に示した構成要素と同じ要素については、同じ符号を付してその詳細な説明は省略する。
バイアス電流回路３０は、出力電流検出回路３１とバイアス電流出力回路３２とから構成されている。出力電流検出回路３１に関しては、ＰＭＯＳトランジスタＭ２９とＮＭＯＳトランジスタＭ３０は実施の形態２におけるＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０に対応するものであるが、ＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２からなるインバータ回路が追加されている点で、実施の形態２で説明したバイアス電流回路２０とは構成が異なっている。また、バイアス電流出力回路３２の５つのＰＭＯＳトランジスタＭ２１〜２４，Ｍ２６と、３つのＮＭＯＳトランジスタＭ２５，Ｍ２７，Ｍ２８は、それぞれＰＭＯＳトランジスタＭ１１〜１４，Ｍ１６とＮＭＯＳトランジスタＭ１５，Ｍ１７，Ｍ１８に対応する。
【００３６】
また、出力電流検出回路３１のソース側カレントミラー回路を構成するＰＭＯＳトランジスタＭ２９とＰＭＯＳトランジスタＭｌのミラー比は１：１に設定され、シンク側カレントミラー回路を構成するＮＭＯＳトランジスタＭ３０とＮＭＯＳトランジスタＭ２のミラー比は１：４に設定されている。したがって、出力信号ＯＵＴに流れ込むシンク電流が電流出力回路１１のＮＭＯＳトランジスタＭ２を流れる電流の７５％をこえると、ＰＭＯＳトランジスタＭ２９とＮＭＯＳトランジスタＭ３０で構成されるインバータがその状態を反転して、出力側節点Ｘの電位レベルが接地電位（Ｌレベル）になり、したがって、インバータ回路のＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２の出力側節点Ｘ*が電源ＶＤＤと等しい電位（Ｈレベル）になる。
【００３７】
このときバイアス電流出力回路３２では、ＮＭＯＳトランジスタＭ２５がオン状態となり、キャパシタＣ１を瞬時に放電させ、その結果、ＰＭＯＳトランジスタＭ２６がオン状態となる。ＮＭＯＳトランジスタＭ２７に流れている電流は、通常、ＰＭＯＳトランジスタＭ２４を経由するもののみであるが、ＰＭＯＳトランジスタＭ２６がオンになることで、ＰＭＯＳトランジスタＭ２３を経由する電流も加わる。これらの電流は、ＮＭＯＳトランジスタＭ２８を通じて電流増幅器の信号増幅回路１０に供給される。その後、出力電流検出回路３１の出力側節点Ｘ*がＬレベルとなると、ＮＭＯＳトランジスタＭ２５がオフ状態になるため、キャパシタＣ１はＰＭＯＳトランジスタＭ２２を通じて供給される定電流で充電されて、徐々にＰＭＯＳトランジスタＭ２６がオフ状態へと復帰する。
【００３８】
なお、図６にはバイアス電流回路３０を構成する各素子のパラメータ値を示している。
ＰＭＯＳトランジスタＭ１とＭ２９のアスペクト比は、いずれも２４／６に形成されている。したがって、ＰＭＯＳトランジスタＭ２９とＰＭＯＳトランジスタＭ１のミラー比は１：１である。また、ＮＭＯＳトランジスタＭ２とＭ３０のアスペクト比は、それぞれ１６／６と４／６に形成されているので、これらのミラー比は４：１になる。
【００３９】
（実施の形態４）
図５は、本発明の実施の形態４に係るバイアス電流回路を示す回路図である。この実施の形態４では、出力ソース電流、出力シンク電流の両方の不足を検出して、バイアス電流を増加させるバイアス電流回路４０の具体的な構成について説明する。なお、図５において、図３、図４に示した構成要素と同じ要素については同じ符号を付して、その詳細な説明は省略する。
【００４０】
バイアス電流回路４０は、出力ソース電流の不足を検出してバイアス電流を増加させるバイアス電流部４１と、出力シンク電流の不足を検出するバイアス電流部４２とから構成されている。バイアス電流部４２は、電流出力回路１１のＰＭＯＳトランジスタＭ１とゲート端子が共通に接続されたＰＭＯＳトランジスタＭ２９、ＮＭＯＳトランジスタＭ２とゲート端子が共通に接続されたＮＭＯＳトランジスタＭ３０、インバータ回路を構成するＰＭＯＳトランジスタＭ３１とＮＭＯＳトランジスタＭ３２、およびインバータ回路の出力側節点Ｘ*２にゲート端子が接続されるＮＭＯＳトランジスタＭ２５によって構成されている。そして、バイアス電流部４２では、実施の形態３のバイアス電流回路３０における残りの素子機能がバイアス電流部４１を構成する各素子と共通化されている。
【００４１】
すなわち、バイアス電流部４１では、ＮＭＯＳトランジスタＭ１５のゲート端子がＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０の接続点である出力側節点Ｘ１に接続され、バイアス電流部４２のＮＭＯＳトランジスタＭ２５とともに、キャパシタＣ１に充電された電荷を放電するように、キャパシタＣ１と並列に接続されている。したがって、このバイアス電流回路４０によって出力ソース電流、出力シンク電流の両方の不足を検出して、バイアス電流を増加させることができる。
【００４２】
なお、このバイアス電流回路４０を構成する各素子の具体的特性は、図６に示すとおりである。
以上、本発明のバイアス電流回路をその好適な実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。たとえば上述の実施の形態における具体的な回路構成において、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタにするようにトランジスタの極性をすべて反対にして電源ＶＤＤと接地電位（電源ＶＳＳ）とを入れ替えた回路構成としても実施可能である。また、ＭＯＳトランジスタをバイポーラトランジスタなどＭＯＳトランジスタと同じような特性の能動素子を使用しても実現できる。
【００４３】
また、入力信号ＩＮ（−）を基準信号としたが、これを第２の入力信号としてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１に係るバイアス電流回路を備えた電流増幅器を示す回路図である。
【図２】本発明のバイアス電流回路の変形例を示す回路図である。
【図３】本発明の実施の形態２に係るバイアス電流回路を示す回路図である。
【図４】本発明の実施の形態３に係るバイアス電流回路を示す回路図である。
【図５】本発明の実施の形態４に係るバイアス電流回路を示す回路図である。
【図６】図３ないし図５のバイアス電流回路を構成する各素子のパラメータ値を示す図である。
【図７】従来の電流増幅器の一例を示す回路図である。
【符号の説明】
【００４５】
１０  信号増幅回路
１１  電流出力回路
２０，３０，４０  バイアス電流回路
２１，３１，４１，４２  出力電流検出回路
２２，３２  バイアス電流出力回路
２３  スイッチ
２４，２５  定電流源
２６  出力電流検出回路
Ｃ１  キャパシタ
Ｉｂ１，Ｉｂ２  バイアス電流
Ｍ１，Ｍ１Ａ，Ｍ１１〜１４，Ｍ１６，Ｍ１９  ＰＭＯＳトランジスタ
Ｍ２，Ｍ２Ａ，Ｍ１５，Ｍ１７，Ｍ１８，Ｍ２０  ＮＭＯＳトランジスタ
ＶＤＤ  高電位側の電源
Ｘ  出力側節点
【図１】
2006174035.tif 000003
【図２】
2006174035.tif 000004
【図３】
2006174035.tif 000005
【図４】
2006174035.tif 000006
【図５】
2006174035.tif 000007
【図６】
2006174035.tif 000008
【図７】
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