(57)【要約】 【課題】  電源ノイズ等の比較的小さな電源変動によって保護回路に誤動作を生じ難くする。【解決手段】  保護回路は、電源配線（３）とグランド配線（４）の間に直列接続された第１抵抗（１０）及び容量（１１）と、第１抵抗と容量との間に入力が接続されたインバータ（１２）と、インバータの出力をゲート電極に受けドレイン電極とソース電極が電源配線とグランド配線に接続されたＭＯＳトランジスタ（１３）とを有する。高電圧変動が電源配線に印加されると、第１抵抗と容量との接続点のレベル変化はその時定数に従って遅延する。この遅延によってインバータの出力を受けるＭＯＳトランジスタが一時的にオン状態にされ、高電圧をグランド配線に逃がす。インバータの出力は第２抵抗（１４）を介してグランド配線にプルダウンされているから、インバータの出力が不所望に変動しても、ＭＯＳトランジスタのゲート入力が変動するのは抑制される。【選択図】        図１
2006121007.tif 000002
【特許請求の範囲】
【請求項１】
電源配線とグランド配線の間に高電圧変動に対する保護回路を有する半導体集積回路であって、
前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、
前記第１抵抗と容量との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタとを有し、
前記グランド配線に第２抵抗を介して前記ＭＯＳトランジスタのゲート電極が接続された半導体集積回路。
【請求項２】
前記ＭＯＳトランジスタが形成されている基板領域に前記ＭＯＳトランジスタのゲート電極が接続された請求項１記載の半導体集積回路。
【請求項３】
前記第１抵抗と容量との間に入力が接続された別のインバータと、
前記ＭＯＳトランジスタが形成されている基板領域に前記別のインバータの出力が接続され、
前記グランド配線に第３抵抗を介して前記別のインバータの出力が接続された請求項１記載の半導体集積回路。
【請求項４】
電源配線とグランド配線の間に高電圧変動に対する保護回路を有する半導体集積回路であって、
前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、
前記第１抵抗と容量との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタとを有し、
前記グランド配線に第２抵抗を介して前記ＭＯＳトランジスタのゲート電極が接続され、
前記電源配線とグランド配線の間にアノードとカソードが接続され、前記ＭＯＳトランジスタのゲート電極にトリガ電極が接続されたサイリスタを有する半導体集積回路。
【請求項５】
電源配線とグランド配線の間に高電圧変動に対する保護回路を有する半導体集積回路であって、
前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、
前記第１抵抗と容量との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタとを有し、
前記ＭＯＳトランジスタが形成されている基板領域に前記ＭＯＳトランジスタのゲート電極が接続された半導体集積回路。
【請求項６】
電源配線とグランド配線の間に高電圧変動に対する保護回路を有する半導体集積回路であって、
前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、
前記第１抵抗と容量との間に入力が接続された第１インバータと、
前記第１インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタと、
前記第１抵抗と容量との間に入力が接続され、前記ＭＯＳトランジスタが形成されている基板領域に出力が接続された第２インバータとを有する半導体集積回路。
【請求項７】
電源配線とグランド配線の間に高電圧変動に対する保護回路を有する半導体集積回路であって、
前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、
前記第１抵抗と容量との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタと、
前記電源配線とグランド配線の間にアノードとカソードが接続され、前記ＭＯＳトランジスタのゲート電極にトリガ電極が接続されたサイリスタとを有する半導体集積回路。
【請求項８】
前記保護回路は外部電源パッド近傍の電源配線と外部グランドパッド近傍のグランド配線との間に配置される請求項１乃至７の何れか１項記載の半導体集積回路。
【請求項９】
前記保護回路は所定の複数の回路モジュールの夫々の近傍で電源配線とグランド配線との間に配置される請求項８記載の半導体集積回路。
【請求項１０】
前記保護回路は外部電源電圧を基に形成された内部電源電圧の電源配線とグランド配線との間に配置される請求項８又は９記載の半導体集積回路。
【請求項１１】
外部入出力パッドと入力回路の間に高電圧変動に対する入力保護回路を有する請求項８又は９記載の半導体集積回路。
【請求項１２】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に結合され、前記第１配線と前記第２配線との電位差が所定値以上となった場合に動作する保護回路とを含み、
前記保護回路は、
前記第１配線と前記第２配線との間に直列接続された第１抵抗素子と容量素子と、
出力端子、及び前記第１抵抗素子と前記容量素子との間に接続された入力端子を有するインバータと、
前記インバータの前記出力端子に結合されたゲート電極、前記第１配線に結合されたドレイン電極、及び前記第２配線に結合されたソース電極を有するＭＯＳトランジスタとを有し、
前記ＭＯＳトランジスタの前記ゲート電極は、前記第２配線に第２抵抗素子を介して結合される半導体集積回路。
【請求項１３】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に結合され、前記第１配線と前記第２配線との電位差が所定値以上となった場合に動作する保護回路とを含み、
前記保護回路は、
前記第１配線と前記第２配線との間に直列接続された第１抵抗素子と容量素子と、
出力端子、及び前記第１抵抗素子と前記容量素子との間に接続された入力端子を有するインバータと、
前記インバータの前記出力端子に結合されたゲート電極、前記第１配線に結合されたドレイン電極、及び前記第２配線に結合されたソース電極を有するＭＯＳトランジスタと、
前記第１配線に結合されたアノード、前記第２配線に結合されたカソード、及び前記ＭＯＳトランジスタの前記ゲート電極に結合されたトリガ電極を有するサイリスタと、を含む半導体集積回路。
半導体集積回路。
【請求項１４】
前記ＭＯＳトランジスタの前記ゲート電極と前記第１配線との間に結合された第２抵抗素子をさらに含む請求項１３記載の半導体集積回路。
【請求項１５】
半導体基板に形成された半導体集積回路であって、
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に結合され、前記第１配線と前記第２配線との電位差が所定値以上となった場合に動作する保護回路とを含み、
前記保護回路は、
前記第１配線と前記第２配線との間に直列接続された第１抵抗素子及び容量素子と、
出力端子、及び前記第１抵抗素子と前記容量素子との間に接続された入力端子とを有するインバータと、
前記インバータの前記出力端子に結合されたゲート電極、前記第１配線に結合されたドレイン電極、及び前記第２配線に結合されたソース電極を有するＭＯＳトランジスタとを有し、
前記半導体基板の前記ＭＯＳトランジスタの基板ゲートを構成する半導体領域に、前記ＭＯＳトランジスタのゲート電極が結合された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の入力端子や電源端子に対する静電気放電（Electrostatic Discharge：ＥＳＤ）等による高電圧変動によって内部回路が破壊するのを抑制するための保護回路に関する。
【背景技術】
【０００２】
上記ＥＳＤに対する保護回路として特許文献１には、電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、前記抵抗素子と容量素子との間に入力が接続されたＣＭＯＳインバータと、前記ＣＭＯＳインバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたｎチャンネル型のクランプＭＯＳトランジスタとを有する構成が示される。通常の状態ではＣＭＯＳインバータの出力がローレベルにされ、これをゲートに受けるクランプＭＯＳトランジスタはオフ状態にされている。ＥＳＤによる高電圧変動が電源配線に印加されると前記抵抗素子及び容量素子との接続点のレベル変化はその時定数に従って遅延し、ＣＭＯＳインバータの動作電源側のレベル上昇に対してＣＭＯＳインバータの入力レベルの上昇が遅延し、これによって所定期間ＣＭＯＳインバータの出力がハイレベルにされ、この期間だけクランプＭＯＳトランジスタがオン状態にされて、電源配線の高電圧がグランド配線に逃がされる。
【０００３】
【特許文献１】特開２００４−１４９２９号公報（図１、段落００６０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は上記保護回路について検討した。第１に、通常の状態においてＣＭＯＳインバータの出力が電源ノイズに過剰反応してクランプＭＯＳトランジスタのゲート入力が不安定になってクランプＭＯＳトランジスタにリークを生ずる虞のあることが本発明者によって明らかにされた。このようなリークは無駄な電力消費となる。
【０００５】
第２に、クランプ回路の動作を向上させて低面積化することについての検討である。保護回路によるクランプ動作速度、すなわちクランプＭＯＳトランジスタによる高電圧の引き抜き速度は、クランプＭＯＳトランジスタのサイズが大きいほど早くなり、それに従って面積も大きくなる。保護回路は面積的に許される限り多く配置するのが効果的である。したがって、面積を大きくせずにクランプ速度を向上させることが高電圧変動による半導体集積回路の破壊防止に効果的であることが明らかになった。
【０００６】
第３には、半導体集積回路の低電圧化に対してクランプ電圧を低電圧化する必要があることである。
【０００７】
本発明の目的は、電源ノイズ等の比較的小さな電源変動によって保護回路に誤動作を生じ難い半導体集積回路を提供することにある。
【０００８】
本発明の別の目的は、保護回路によるクランプ動作速度の向上によって保護回路の低面積化を実現することができる半導体集積回路を提供することにある。
【０００９】
本発明の更に別の目的は保護回路によるクランプ電圧を低電圧化することができる半導体集積回路を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕本発明に係る半導体集積回路は、第１配線としての電源配線（３）と第２配線としてのグランド配線（４）の間の電位差が所定値以上になったとき動作する保護回路、すなわち、電源配線（３）とグランド配線（４）の間高電圧変動に対する保護回路を有する。前記保護回路は、電源配線とグランド配線の間に直列接続された抵抗素子としての第１抵抗（１０）及び容量素子としての容量（１１）と、前記第１抵抗と容量との間に入力が接続されたインバータ（１２）と、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタ（１３）とを有し、前記グランド配線に第２抵抗素子としての第２抵抗（１４）を介して前記ＭＯＳトランジスタのゲート電極が接続される。
【００１３】
通常の状態では前記インバータの出力をゲートに受ける前記ＭＯＳトランジスタはオフ状態にされる。ＥＳＤ等による高電圧変動が電源配線に印加されると、それに追従して前記インバータの動作電源側のレベルは高電圧の印加に追従して直接的に変化されるが、前記第１抵抗及び容量との接続点（Ｎ３）のレベル変化はその時定数に従って遅延する。この遅延によって所定期間前記インバータの出力を受けるＭＯＳトランジスタがオン状態にされて、電源配線の高電圧がグランド配線に逃がされることになる。その後は通常状態と同じように前記ＭＯＳトランジスタはオフ状態にされる。前記ＭＯＳトランジスタがオフ状態にされているとき、電源ノイズによってグランド配線のレベルが浮いたり、電源配線のレベルが低下したりすると、インバータの動作電源の変化に対して前記第１抵抗及び容量との接続点のレベル変化がその時定数に従って遅延する。これによって前記インバータの出力が変動すると、前記ＭＯＳトランジスタに不所望な電流が流れる虞がある。このとき、インバータの出力は第２抵抗を介してグランド配線にプルダウンされているから、インバータの出力が不所望に変動したとき、それによってＭＯＳトランジスタのゲート入力が変動するのを抑制することができる。
【００１４】
〔２〕本発明の具体的な形態として、前記ＭＯＳトランジスタが形成されている基板領域（２０）に前記ＭＯＳトランジスタのゲート電極が接続される。電源配線の高電圧をグランド配線に逃がすとき、前記ＭＯＳトランジスタに流れる一つの電流はゲート入力に応答するチャネル電流である。ここでは更に前記ＭＯＳトランジスタの寄生バイポーラトランジスタに着目する。寄生バイポーラトランジスタがオン動作するには前記ＭＯＳトランジスタが形成されるウェル領域のような基板領域とソースとの間に順方向電圧（ＶＦ）以上の電位差が形成されることである。上記手段によれば、前記ＭＯＳトランジスタが形成されている基板領域に前記ＭＯＳトランジスタのゲート電極が接続されている。従って、前記ＭＯＳトランジスタにはそのゲート入力に応答してチャネル電流が流れ始めると、寄生バイポーラトランジスタのオン動作による電流もソース・ドレイン間に流れるようになり、高電圧をグランド配線に流す動作（クランプ動作）を高速化することができる。
【００１５】
〔３〕本発明の別の具体的な形態として上記〔１〕において前記第１抵抗と容量との間に入力が接続された別のインバータ（４０）を設け、前記ＭＯＳトランジスタが形成されている基板領域に前記別のインバータの出力を接続し、前記グランド配線に第３抵抗（４１）を介して前記別のインバータの出力を接続する。前記ＭＯＳトランジスタ（１２）のゲート入力を直接当該ＭＯＳトランジスタの基板領域に接続すると、そのＭＯＳトランジスタ（１２）の基板領域とソースとの接合部分に形成される寄生ダイオードの作用により、ＭＯＳトランジスタ（１２）をオン動作させるときのゲート入力がその寄生ダイオードの順方向電圧（ＶＦ）分だけレベル低下して、当該ＭＯＳトランジスタのゲート入力をフルスイングすることができない。このとき、ＭＯＳトランジスタに対するゲート入力とその基板領域のバイアスとを相互に異なるインバータ（１２，４０）で行うことにより、ＭＯＳトランジスタをオン動作させるときのゲート入力をフルスイングすることができ、結果として、クランプ動作の高速化に資することができる。
【００１６】
〔４〕本発明の更に別の具体的な形態として、上記〔１〕において前記電源配線とグランド配線の間にアノードとカソードが接続され、前記ＭＯＳトランジスタのゲート電極にトリガ電極が接続されたサイリスタ（５０）を配置する。ここでは、前記ＭＯＳトランジスタ（５１）は、サイリスタを動作させるトリガ用にも機能される。高電圧を逃がす初期的なクランプ動作は前記ＭＯＳトランジスタ（５１）が担う。主なクランプ動作はサイリスタ（５０）が担う。前記サイリスタのトリガ電極にはＭＯＳトランジスタのゲート電極が接続され、ＭＯＳトランジスタのウェル領域のような基板領域は前記ゲート電極に接続さ荒れてバイアスされている。サイリスタをターンオンさせるアノード・カソード間の電圧（ターンオン電圧）に対し、トリガ電極に印加してサイリスタをターンオンさせる電圧はホールド電圧（サイリスタのターンオン状態を維持させる最低電圧）よりある程度高ければよい。正規の電源電圧はこのホールド電圧よりも低くなければならない。高電圧をクランプした後でサイリスタがオフしなければならないからである。ＥＳＤ等による高電圧が印加されると、前述のようにＭＯＳトランジスタ（５１）にはゲート入力に応答するチャネル電流と、寄生バイポーラトランジスタによるチャネル電流が流れ始める。この電流がサイリスタのトリガ電極に作用して、サイリスタをターンオンさせ、ＥＳＤ等による高電圧はサイリスタによっても電源配線からグランド配線に引き抜かれる。この構成の保護回路では、通常状態で電源配線に供給される電源電圧は前記サイリスタのホールド電圧より低くなければならない。したがってこの発明は、電源電圧が前記サイリスタのホールド電圧より低い低電圧電源の半導体集積回路に適用される。これによれば、低電圧電源の半導体集積回路において高電圧変動に対するクランプ動作を高速化することができる。
【００１７】
〔５〕本発明の別の観点による半導体集積回路は、電源配線とグランド配線の間に高電圧変動に対する保護回路を有し、前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、前記第１抵抗と容量との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタとを有し、前記ＭＯＳトランジスタが形成されている基板領域に前記ＭＯＳトランジスタのゲート電極が接続される。上記クランプ用のＭＯＳトランジスタの基板領域をゲートバイアスすることにより、前述の如く、前記ＭＯＳトランジスタにはそのゲート入力に応答するチャネル電流と共に、寄生バイポーラトランジスタのオン動作による電流もソース・ドレイン間に流れるようになり、クランプ動作を高速化することができる。
【００１８】
〔６〕本発明の別の観点による半導体集積回路は、電源配線とグランド配線の間に高電圧変動に対する保護回路を有し、前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、前記第１抵抗と容量との間に入力が接続された第１インバータと、前記第１インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタと、前記第１抵抗と容量との間に入力が接続され、前記ＭＯＳトランジスタが形成されている基板領域に出力が接続された第２インバータとを有する。上述の如く、ＭＯＳトランジスタに対するゲート入力とその基板領域のバイアスとを相互に異なるインバータで行うことにより、ＭＯＳトランジスタをオン動作させるときのゲート入力をフルスイングすることができ、結果として、クランプ動作の高速化に資することができる。
【００１９】
〔７〕本発明の別の観点による半導体集積回路は、電源配線とグランド配線の間に高電圧変動に対する保護回路を有し、前記保護回路は、電源配線とグランド配線の間に直列接続された第１抵抗及び容量と、前記第１抵抗と容量との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受けドレイン電極とソース電極が前記電源配線とグランド配線に接続されたＭＯＳトランジスタと、前記電源配線とグランド配線の間にアノードとカソードが接続され、前記ＭＯＳトランジスタのゲート電極にトリガ電極が接続されたサイリスタとを有する。上述の如く、低電圧電源の半導体集積回路において高電圧変動に対するクランプ動作を高速化することができる。
【００２０】
〔８〕前記保護回路は外部電源パッド（５）近傍の電源配線（３）と外部グランドパッド（６）近傍のグランド配線４との間に配置される。半導体集積回路の外部端子近傍で高電圧変動による高電圧を吸収するためである。前記所定の回路モジュールとは例えば外部グランドパッドまでの配線抵抗が比較的大きなグランド配線に接続される回路モジュールである。また、前記保護回路は所定の複数の回路モジュール（７０，７１）の夫々の近傍で電源配線とグランド配線との間に配置される。半導体集積回路の内部に高電圧が侵入してもこれを内部回路モジュールの直前で吸収するためである。また、前記保護回路は外部電源電圧を基に形成された内部電源電圧（ＶＣＣ１，ＶＣＣ２）の電源配線とグランド配線との間に配置される。内部電源電圧の電源配線に到達した高電圧も引き抜き可能にするためである。また、外部入出力パッド（３３）と入力回路（３９）の間に高電圧変動に対する入力保護回路（３０）を有する。外部入出パッドに印加される高電圧によって入力回路が破壊されるのを抑制するためである。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、クランプ用のＭＯＳトランジスタのゲートとグランド配線を高抵抗でショートすることにより、電源ノイズによって保護回路のクランプ動作に誤動作を生ずるのを防止することができる。
【００２３】
電源配線とグランド配線の間に直列接続された抵抗と容量の接続ノード電圧に基づいてクランプ用ＭＯＳトランジスタの基板領域をバイアスすることによりクランプ電圧の低電圧化とクランプ動作の高速化に資することができる。
【００２４】
クランプ回路の最終段にサイリスタとＭＯＳトランジスタを並列に採用することにより低電圧動作される半導体集積回路において高電圧変動に対するクランプ速度を高速化することができる。
【発明を実施するための最良の形態】
【００２５】
《クランプＭＯＳに対するゲートバイアスとウェルバイアス》
図１には本発明に係る半導体集積回路が備える保護回路の一例が示される。同図に示される保護回路１は例えば単結晶シリコンのような1個の半導体基板にＣＭＯＳ集積回路製造技術によって形成されたマイクロコンピュータなどの論理ＬＳＩ、メモリＬＳＩなどの半導体集積回路２に搭載され、第１配線としての電源配線３と第２配線としてのグランド配線４の間に配置されてＥＳＤなどによる高電圧の印加に応答してそれを一方から他方へ逃がすように機能する。ここでは、電源配線３は外部電源パッド５に結合される電源主幹線、グランド配線４は外部グランドパッド６に結合されるグランド主幹線とされる。外部電源パッド５には電源電圧ＶＣＣが供給され、グランドパッド６には回路のグランド電圧ＶＳＳが供給される。
【００２６】
前記保護回路１は、電源配線３とグランド配線４の間に直列接続された第１抵抗１０及び容量１１と、前記第１抵抗１０と容量１１との間に入力が接続されたＣＭＯＳインバータ１２と、前記ＣＭＯＳインバータ１２の出力をゲート電極に受けドレイン電極とソース電極が前記電源配線３とグランド配線４に接続されたｎチャンネル型のクランプＭＯＳトランジスタ１３とを有し、前記グランド配線４に第２抵抗１４を介して前記クランプＭＯＳトランジスタ１３のゲート電極が接続される。ＣＭＯＳインバータ１２はｐチャンネル型ＭＯＳトランジスタ１５とｎチャンネル型ＭＯＳトランジスタ１６から成る。また、電源配線３とグランド配線４の間にダイオード１７が接続される。抵抗１０はＭＯＳ抵抗（ｐチャンネル型ＭＯＳトランジスタのゲートを常時オンにして構成することができる）や、ウェル、拡散層、ポリシリコン抵抗などで構成することができる。容量１１はＭＯＳ容量、配線間容量などで構成することができる。
【００２７】
前記第１抵抗１０及び容量１１による時定数は２００ナノ秒〜４００ナノ秒程度とされる。これはＥＳＤによるサージのインパルスを考慮したものである。すなわち、半導体集積回路の静電破壊耐圧評価方法として、ＨＢＭ（Human Body Model）、ＭＭ(Machine Model)方式、及びＣＤＭ(Charged Device Model)方式が知られている。ＢＭ方式は、人間にたまった静電気が半導体集積回路に放出される場合の波形をシミュレーションする方式であり、ＭＭ方式は、機械にたまった静電気が半導体集積回路に放出される場合の波形をシミュレーションする方式であり、ＣＤＭ方式は、半導体集積回路のパッケージにたまった静電気が放出される状態をシミュレーションする方式である。其れによる放電モデルを考慮し、ＥＳＤによる高電圧印加に際してＣＭＯＳインバータ１２の電源電位（ＭＯＳトランジスタ１５のソース電位）と入力電位に電位差が生ずるように上記時定数を決定する。例えば記第１抵抗１０は１００キロΩ、容量１１は１０ピコＦとされる。前記第２抵抗１４はＭＯＳトランジスタ１３のゲート電圧を回路のグランド電位にバイアスし、例えば１０キロΩのような高抵抗とされる。
【００２８】
なお、第１抵抗１０は、ＭＯＳトランジスタで構成することができるる。例えば、第１抵抗１０をｎチャネル型ＭＯＳトランジスタで構成する場合、そのゲート電極を電源配線３に接続して、抵抗素子として動作させることが出来る。また、第１抵抗１０をｐチャネル型MOSトランジスタで構成する場合、そのゲート電極をグランド配線４に接続して、抵抗素子として動作させることが出来る。この様に、第１抵抗１０をＭＯＳトランジスタとして構成することによって、抵抗１０のレイアウト面積乃至保護回路１のレイアウト面積を低減することが出来る。同様に、第２抵抗１４も、上記のように、ＭＯＳトランジスタで構成することが出来る。さらに、容量１１も、ＭＯＳトランジスタ等を利用して構成することが出来る。
【００２９】
図２には前記保護回路１におけるＭＯＳトランジスタ１３のデバイス構造的な平面図が例示される。図３には図２のＩＩＩ−ＩＩＩ断面の概略が例示される。２０はｐ型ウェル領域（ＰＷ）、２１、２３はｎ型半導体領域（Ｎ）、２２はｐ型半導体領域（Ｐ）、２４はゲート電極を構成するポリシリコン層である。半導体領域２３はＭＯＳトランジスタ１３のドレイン電極、半導体領域２１はＭＯＳトランジスタ１３のソース電極とされ、ドレイン電極はコンタクトを介して電源配線３に、ソース電極はコンタクトを介してグランド配線４に接続される。ｐ型半導体領域２２はｎ型半導体領域２１を取り囲むようにしてウェル領域２０にＭＯＳトランジスタ１３のゲート電圧を供給する。ＭＯＳトランジスタ１３のゲート電極はノードＮ１から第２抵抗１４を介してグラン配線４に接続される。第２抵抗１４は例えばウェル抵抗で構成することができる。すなわち、グランド配線４は図示を省略するコンタクトを介してウェル領域２０に結合される。例えばその結合点はｐ型半導体領域２２の外側に位置する。
【００３０】
前記保護回路１の動作を説明する。電源配線３及びグランド配線４に高電圧が印加されていない通常の状態では前記インバータ１２の出力をゲートに受ける前記クランプＭＯＳトランジスタ１３はオフ状態にされる。ＥＳＤによる高電圧がグランド配線４に印加されると、クランプＭＯＳトランジスタ１３の寄生ダイオード１７がオンして高電圧が電源配線３に逃がされる。ＥＳＤによる高電圧が電源配線３に印加されると、それに追従して前記インバータの動作電源ノードＮ２のレベルは高電圧の印加に追従して直接的に変化される（図４のＡ）。このとき、前記第１抵抗１０及び容量１２との接続点（ノードＮ３）のレベル変化はその時定数に従って遅延する（図４のＢ）。この遅延によって前記インバータ１２を構成するｐチャンネル型ＭＯＳトランジスタ１５のゲート・ソース間に一時的に電位差（Ｖｇｓ）を生じ、ＭＯＳトランジスタ１５がオン動作する。これに応答してノードＮ１のレベルは一時的にローレベルからハイレベルに変化し（図４のＣ）、このノードＮ１のゲート電位の変化に伴ってＭＯＳトランジスタ１３がオン状態にされ、電源配線３の高電圧がグランド配線４に逃がされることになる（図４のＤ）。その後は通常状態と同じように前記ＭＯＳトランジスタ１３はオフ状態にされる。前記ＭＯＳトランジスタ１３がオフ状態にされているとき、電源ノイズによってグランド配線４のレベルが浮いたり、電源配線３のレベルが低下したりすると、インバータ１２の動作電源の変化に対して前記第１抵抗１０及び容量１１との接続点のレベル変化がその時定数に従って遅延する。これによって前記ＣＭＯＳインバータ１２の出力が変動すると、前記ＭＯＳトランジスタ１３に不所望な電流が流れる虞がある。このとき、ＣＭＯＳインバータ１２の出力は第２抵抗１４を介してグランド配線４にプルダウンされているから、ＣＭＯＳインバータ１２の出力が不所望に変動したとき、それによってＭＯＳトランジスタ１３のゲート入力が変動するのを抑制することができる。
【００３１】
前記ＭＯＳトランジスタ１３が形成されているウェル領域２０に前記ＭＯＳトランジスタ１３のゲート電極が接続される。電源配線３の高電圧をグランド配線４に逃がすとき、前記ＭＯＳトランジスタ１３に流れる一つの電流はゲート入力に応答するチャネル電流である。ここでは更に前記ＭＯＳトランジスタ１３の寄生バイポーラトランジスタ（図３では参照符号２６を付して一つを例示している）に着目する。寄生バイポーラトランジスタ２６がオン動作するには前記ＭＯＳトランジスタ１３が形成されるウェル領域２０とソール領域（半導体領域２１）との間に順方向電圧（ＶＦ）以上の電位差が形成されることである。上述のように、前記ＭＯＳトランジスタ１３が形成されているウェル領域２０に前記ＭＯＳトランジスタ１３のゲート電極が接続されている。従って、前記ＭＯＳトランジスタ１３にはそのゲート入力によってチャネル電流が流れると共に前記寄生バイポーラトランジスタ２６のオン動作による電流もソース・ドレイン間に流れるようになり、高電圧をグランド配線４に流す動作（クランプ動作）を高速化することができる。
【００３２】
図５にはクランプＭＯＳトランジスタ１３に対する上記ゲートバイアスとウェルバイアスによって得られる特性が例示される。縦軸はクランプＭＯＳトランジスタ１３のドレイン・ソース電流を示し、横軸は電源配線の電圧を示す。Ｃ１はクランプＭＯＳトランジスタ１３のゲートをソースに固定した回路形式（図示せず）を採用したときの特性、Ｃ２はクランプＭＯＳトランジスタ１３のゲートにＣＭＯＳインバータ１２の出力を供給するようにしたときの特性、Ｃ３はクランプＭＯＳトランジスタ１３のウェル領域をゲート電圧でバイアスしたときの特性を示す。ＢＤＧにおけるクランプ動作の主な放電は寄生バイポーラによるバイポーラ放電、ＭＤＧにおけるクランプ動作の主な放電はＭＯＳトランジスタ１３のチャンネル電流によるＭＯＳ電流放電とされる。例えばＥＳＤによる高電圧（高圧サージ）が５．５Ｖ以下のときは主にクランプＭＯＳトランジスタ１３のチャンネル電流で高圧サージを放電させる。ＥＳＤによる高電圧（高圧サージ）が５．５Ｖ以上のときは主にクランプＭＯＳトランジスタ１３のチャンネル電流と共に前記寄生バイポーラトランジスタ２６によって高圧サージを放電させる。
【００３３】
図１には前記保護回路１とは別に入力保護回路３０が設けられている。すなわち、図１の例では入出力バッファ３１の入出力端子から外部入出力パッド３３の間の信号経路３４に拡散抵抗３５が配置され、ＥＳＤにより外部入出力パッド３３に印加された正極性高電圧をダイオード３６を介して電源配線３に逃がし、外部入出力パッド３３に印加された負極性高電圧をダイオード３７を介してグランド配線４に逃がすようになっている。入出力バッファ３１は出力インバータ３８と入力回路３９を有している。
【００３４】
以上説明したように、クランプＭＯＳトランジスタ１３のゲート電極と低電圧側電源であるグランド配線との間を抵抗１４でショートすることにより、ＤＣ的にクランプＭＯＳトランジスタ１３のゲート電圧を常にローレベルに保つことができ、高電源側のＥＳＤサージのような大きな電圧変動に対しては動作するが、必要以下の小さな電圧変動（例えば、電源のノイズ）に対しては動作しないように制御できる。これにより、半導体集積回路製品の取り扱い易さを向上させることができる。例えば、製品や基板、システムから発生するノイズに対しての製品動作マージン耐性を向上させることができる。要するに、微小ノイズに対しＥＳＤ保護回路が誤動作することがなくなる。電源投入時の貫通電流値を低減することができる。また、保護回路１の最終段のクランプＭＯＳトランジスタ１３のゲート入力でウェル領域２０をバイアスすることで、高電位側電源（電源配線３）と低電位側電源（グランド配線４）との間に不所望なレベルの電圧が加わった際（たとえばＥＳＤサージ）、ウェル・ソース間が順バイアスされ、クランプＭＯＳトランジスタ１３のチャネル電流による放電と、ドレイン・ソース間の寄生バイポーラトランジスタ動作による放電とによって、速やかに高電位側電源と低電位側電源との間の電圧をクランプすることができる。
【００３５】
なお、図１に示される保護回路１の変形例として、ｎチャネル型ＭＯＳトランジスタ１６を削除した保護回路の構成としてもよく、この場合保護回路１の回路素子数を低減できるのでレイアウト面積を低減できる。また、図１に示される保護回路１のさらに他の変形例として、ｎチャネル型ＭＯＳトランジスタ１６を削除し、かつ、ｎチャネルMOSトランジスタ１３のゲート電極とウェル領域２０とを非接続とした構成でも構わない。
【００３６】
《クランプＭＯＳに対するゲートバイアスとウェルバイアスの経路分離》
図６には保護回路の別の例が示される。図６に示される保護回路１Ａと図１との相違点はクランプＭＯＳトランジスタ１３に対するゲートバイアス経路とウェルバイアス経路とを分離したことである。すなわち、前記第１抵抗１０と容量１１との間に入力が接続された別のＣＭＯＳインバータ４０を設け、前記クランプＭＯＳトランジスタ１３が形成されているウェル領域に前記ＣＭＯＳインバータ４０の出力を接続し、前記グランド配線４に第３抵抗４１を介して前記ＣＭＯＳインバータ４０の出力を接続する。前記ＣＭＯＳインバータ１２の出力はクランプＭＯＳトランジスタ１３のゲートに結合されると共に第２抵抗１４を介してグランド配線４に接続される。
【００３７】
図１で説明したように前記クランプＭＯＳトランジスタ１３のゲート入力を直接当該ＭＯＳトランジスタ１３のウェル領域２０に接続すると、そのＭＯＳトランジスタ１３のウェル領域２０とソースとの接合部分に形成される寄生ダイオード４３の作用により、ＭＯＳトランジスタ１３をオン動作させるときのゲート入力がその寄生ダイオード４３の順方向電圧（ＶＦ）分だけレベル低下して、当該ＭＯＳトランジスタ１３のゲート入力をフルスイングすることができない。このとき、ＭＯＳトランジスタ１３に対するゲート入力とそのウェル領域２０のバイアスとを相互に異なるＣＭＯＳインバータ１２，４０で行うことにより、クランプＭＯＳトランジスタ１３をオン動作させるときのゲート入力をフルスイングすることができ、結果として、クランプ動作の高速化に資することができる。保護回路１Ａのその他の動作は図１の構成と同様であるからここではその詳細な説明を省略する。
【００３８】
図７には前記保護回路１におけるＭＯＳトランジスタ１３のデバイス構造的な平面図が例示される。図８には図７のＶＩＩＩ−ＶＩＩＩ断面の概略が例示される。図２、図３と同一の構成要素には同一符号を付してその詳細な説明を省略する。前記第３抵抗４１についても第２抵抗１４と同じようにウェル抵抗を用いて構成してもよいが、その他拡散層抵抗、ポリシリコン抵抗でも構わない。
【００３９】
図６の保護回路１Ａは特に、クランプＭＯＳトランジスタ１３に対するゲートバイアスとは別の独立したウェルバイアス回路４０を設けたから、前述の如く、最終段の放電用のクランプＭＯＳトランジスタ１３のゲートをフルスイングさせることができ、寄生バイポーラ放電能力の小さいデバイスに効果的である。
【００４０】
なお、図６に示される保護回路１Ａの変形例として、ＣＭＯＳインバータ１２を構成するｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタの内、ＣＭＯＳインバータ１２を構成するｎチャネル型ＭＯＳトランジスタが削除された保護回路の構成とされてもよい。この場合も、保護回路１Ａの回路素子数を低減できるのでレイアウト面積を低減できる。
【００４１】
第１抵抗１０は、ＭＯＳトランジスタで構成することが出来る。例えば、第１抵抗１０をｎチャネル型ＭＯＳトランジスタで構成する場合、そのゲート電極を電源配線３に接続して、抵抗素子として動作させることが出来る。また、第１抵抗１０をｐチャネル型ＭＯＳトランジスタで構成する場合、そのゲート電極をグランド配線４に接続して、抵抗素子として動作させることが出来る。この様に、第１抵抗１０をＭＯＳトランジスタとして構成することによって、抵抗１０のレイアウト面積乃至保護回路１のレイアウト面積を低減することが出来る。同様に、第２抵抗１４及び第３抵抗４１も、上記のように、ＭＯＳトランジスタで構成することが出来る。さらに、容量１１も、ＭＯＳトランジスタ等を利用して構成することが出来る。
【００４２】
《放電素子にサイリスタを用いた保護回路》
図９には保護回路の更に別の例が示される。図９に示される保護回路１Ｂは、放電素子としてクランプＭＯＳトランジスタ５１に並列にサイリスタ５０を採用し、ＭＯＳトランジスタ５１をサイリスタ５０のトリガ電極の駆動にも用いる。前記電源配線３とグランド配線４の間にアノードとカソードが接続され、前記ＭＯＳトランジスタ５１のゲート電極にトリガ電極が接続されたサイリスタ５０を配置する。サイリスタ５０はＰＮＰバイポーラトランジスタ５０ＡとＮＰＮバイポーラトランジスタ５０Ｂによって構成される。ＭＯＳトランジスタ５１のゲートは、前述同様にＣＭＯＳインバータ１２の出力に結合され、第２抵抗１４を介してグランド配線４に接続される。ここでは、前記ＭＯＳトランジスタ５１はクランプ用だけではなく、サイリスタをターンオンさせるトリガ動作にも用いられる。そのトランジスタサイズは前記クランプＭＯＳトランジスタ１３と同じであってもよいが、小さくすることも可能である。高圧電圧を逃がす初期的な動作は前記ＭＯＳトランジスタ５１行い、主なクランプ動作はサイリスタ５０が行う。前記サイリスタ５０のトリガ電極にはＭＯＳトランジスタ５１のゲート電極が接続され、ＭＯＳトランジスタ５１のウェル領域は前記ゲート電極に接続されてバイアスされている。５３はサイリスタのｐウェル・ｎウェル間の寄生ダイオードであり、図１の寄生ダイオード１７と同じ機能を有する。
【００４３】
なお、図９に示される保護回路１Ｂの変形例として、ＣＭＯＳインバータ１２の出力をｎチャネル型ＭＯＳトランジスタ５１のみに供給する構成としても構わない。
【００４４】
図１０には前記サイリスタのデバイス構造的な断面図が例示される。ｐ型ウェル領域（ＰＷ）６０にＭＯＳトランジスタ５１が形成され、前記ｐ型ウェル領域６０とｎ型ウェル領域（ＮＷ）６１とに前記サイリスタ５０が形成される。
【００４５】
サイリスタにおいてはこれをターンオンさせるアノード・カソード間の電圧（ターンオン電圧）に対し、トリガ電極に印加してサイリスタをターンオンさせる電圧はサイリスタのターンオン状態を維持させる最低電圧であるホールド電圧よりある程度高ければよい。例えば電源配線３に高電圧が印加されると、ＭＯＳトランジスタ５１はそのＭＯＳチャネル電流と寄生バイポーラトランジスタ電流によって速やかにチャネル電流を流す。ＭＯＳトランジスタ５１のチャネル電流は抵抗Ｒ２を通ってグランド配線４に流れる。この抵抗Ｒ２に電流が流れることで、トランジスタ５０Ｂのベース（ｐ型ウェル領域６０）の電位が上がり、トランジスタ５０Ｂのベースとエミッタ（ｎ型拡散層６２）が順にバイアスされてトランジスタ５０Ｂがオンする。これによってトランジスタ５０Ａの抵抗Ｒ１に電流が流れ、トランジスタ５０Ａのベース（ｎ型ウェル領域６１）の電位が上がり、トランジスタ５０Ａのベースとコレクタ（ｐ型ウェル領域６０すなわちトランジスタ５０Ｂのベース）が順にバイアスされてトランジスタ５０Ａがオンするから、高電圧はサイリスタ５０を介してグランド配線4に引き抜かれる。一方、グランド配線４に高電圧が印加されたときは寄生ダイオード５３によってサージが吸収される。
【００４６】
上述の如く、ｐ型ウェル領域６０が自らのゲート電圧にバイアスされたＭＯＳトランジスタ５１はサイリスタ５０をターンオンさせるトリガトランジスタとしても利用され、ＥＳＤによる高電圧が印加されたとき最初にＭＯＳトランジスタ５１に流れ始めると、これがサイリスタ５０のトリガ電極に作用してサイリスタ５０をターンオンさせ、サイリスタ５０を介する高電圧放電が開始される。この構成において、通常状態で電源配線３に供給される電源電圧ＶＣＣは前記サイリスタ５０のホールド電圧より低くなければならない。したがって、この発明は、電源電圧が前記サイリスタ５０のホールド電圧より低い低電圧電源の半導体集積回路に適用される。これによれば、低電圧電源の半導体集積回路において高電圧変動に対するクランプ動作を高速化することができる。
【００４７】
図１１にはＭＯＳトランジスタ５１とサイリスタ５０による放電電流特性が例示される。縦軸は放電電流を示し、横軸は電源配線の電圧を示す。Ｗ１はトリガＭＯＳトランジスタ５１のゲートにＣＭＯＳインバータ１２の出力を供給すると共にトリガＭＯＳトランジスタ５１のウェル流域をゲート電圧でバイアスしたときの放電特性を示す。Ｗ２はトリガＭＯＳトランジスタ５１のゲートをソースに固定した回路形式（図示せず）を採用したときの放電特性を示す。波形ＭＤＧの部分はＭＯＳトランジスタ５１のゲート入力に応答するＭＯＳチャネル電流に起因する放電電流特性を示す。波形ＢＤＧの部分はＭＯＳトランジスタ５１の寄生バイポーラによるバイポーラ放電に起因する放電電流特性を示す。ＳＤＧはサイリスタのターンオン以降における放電電流特性を示す。
【００４８】
このように、保護回路の最終段の放電素子をＭＯＳトランジスタからサイリスタ５０とし、その隣に共通のｐ型ウェル領域６０を用いたＭＯＳトランジスタ５１を配置することにより、ＥＳＤサージを最初にＭＯＳトランジスタで流した後、クランプ電圧が２Ｖ程度以上になると、隣接したサイリスタ５０でサージを流すことができる。その結果、ＥＳＤサージ（不所望なレベルの電圧）を従来のＭＯＳのドレイン・ソース横型寄生バイポーラのクランプ電圧（３．３Ｖデバイスでは約５Ｖ程度）より低い電圧（サイリスタ動作時のクランプ電圧は約２Ｖ）でクランプすることが可能となる。
【００４９】
図１２には半導体集積回路において高圧サージに対する保護回路の電源ネットが例示される。前記保護回路１は電源パッド５とグランドパッド６に近いところ、所定の複数の回路モジュール７０，７１の夫々の近傍に配置される。前記所定の回路モジュールとは例えば外部グランドパッドまでの配線抵抗が比較的大きなグランド配線に接続される回路モジュールである。配線抵抗はＲ１，Ｒ２で代表して示している。アナログ用の電源パッド７３及ぶグランドパッド７２に対しても同様に保護回路１を配置する。また、外部電源ＶＣＣに基づいて形成された内部電源ＶＣＣ１，ＶＣＣ２の電源配線７４，７５に関しても同様に保護回路１を設ける。保護回路１はチップ面積に余裕がある限り多く配置することが望ましい。仮に内部電源配線にサージが乗ったとしても、保護回路１を介して主グランド幹線４を経てグランドパッド６に高電圧を逃がすことができる。
【００５０】
以上説明した保護回路によれば以下の作用効果を得ることができる。
【００５１】
クランプ用のＭＯＳトランジスタのゲートとグランド配線を高抵抗でショートすることにより、電源ノイズによって保護回路のクランプ動作に誤動作を生ずるのを防止することができる。
【００５２】
電源配線とグランド配線の間に直列接続された抵抗と容量の接続ノード電圧に基づいてクランプ用ＭＯＳトランジスタの基板領域をバイアスすることによりクランプ電圧の低電圧化とクランプ動作の高速化に資することができる。
【００５３】
クランプ回路の最終段にサイリスタとＭＯＳトランジスタを並列に採用することにより低電圧動作される半導体集積回路において高電圧変動に対するクランプ速度を高速化することができる。
【００５４】
方電圧変動をより低いクランプ電圧で放電しやすくするので、半導体集積回路の高電圧変動に対する耐性を向上することができる。また、高電圧変動に対する保護回路の放電能力を向上することができるので、従来より小さな面積で半導体集積回路に必要な高電圧変動に対する耐性を満足することができ、ひいては半導体集積回路の面積低減、コスト低減に資することができる。
【００５５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５６】
例えば、図１においてクランプＭＯＳトランジスタ１３に対するゲート入力のグランドバイアス、クランプＭＯＳトランジスタ１３のゲート入力電圧によるウェル領域に対するバイアスの何れか一方だけを採用するようにしてもよい。また、図６の構成ではゲート入力とウェルバイアスに対するグラン配線へのプルダウンを省略することも可能である。
【図面の簡単な説明】
【００５７】
【図１】クランプＭＯＳトランジスタに対するゲートバイアスとウェルバイアスの双方を行う保護回路の一例を示す回路図である。
【図２】図1の保護回路におけるクランプＭＯＳトランジスタのデバイス構造的な平面図である。
【図３】図２のＩＩＩ−ＩＩＩ縦断面図である。
【図４】保護回路の動作説明図である。
【図５】クランプＭＯＳトランジスタに対するゲートバイアスとウェルバイアスによって得られる放電特性を例示する特性図である。
【図６】クランプＭＯＳに対するゲートバイアスとウェルバイアスの経路分離を行った別の保護回路を例示する回路図である。
【図７】図６の保護回路におけるＭＯＳトランジスタのデバイス構造的な平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ断面図である。
【図９】放電素子にサイリスタを用いた更に別の保護回路を例示する断面図である。
【図１０】サイリスタのデバイス構造的な断面図である。
【図１１】ＭＯＳトランジスタとサイリスタによる放電電流特性を例示する特性図である。
【図１２】半導体集積回路において高圧サージに対する保護回路の電源ネットを例示する説明図である。
【符号の説明】
【００５８】
１，１Ａ，１Ｂ  保護回路
２  半導体集積回路
３  電源配線
４  グランド配線
５  外部電源パッド
６  外部グランドパッド
ＶＣＣ  電源電圧
ＶＳＳ  グランド電圧
１０  第1抵抗
１１  容量
１２  ＣＭＯＳインバータ
１３  クランプＭＯＳトランジスタ
１４  第３抵抗
１７  寄生ダイオード
２０ウェル領域
２６  寄生バイポーラトランジスタ
３０  入力保護回路
３３  外部入出力パッド
３１  入出力バッファ
４０  ＣＭＯＳインバータ
４１  第３抵抗
４３  寄生ダイオード
５０  サイリスタ
５０Ａ  ＰＮＰバイポーラトランジスタ
５０Ｂ  ＮＰＮバイポーラトランジスタ
５１  ＭＯＳトランジスタ
６０  ｐ型ウェル領域
６１  ｎ型ウェル領域
７０，７１  回路モジュール
【図１】
2006121007.tif 000003
【図２】
2006121007.tif 000004
【図３】
2006121007.tif 000005
【図４】
2006121007.tif 000006
【図５】
2006121007.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006121007.tif 000012
【図１１】
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【図１２】
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