(57)【要約】【課題】  ＳＷＴを採用しつつ、リソグラフィのピッチ幅よりも狭いピッチ幅を有し、かつ均一な幅を有するＦｉｎを形成することができる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、リソグラフィで形成可能な最小ピッチ幅よりも狭いピッチ幅で配列され半導体材料から成る複数のＦｉｎ５０を絶縁層４上に形成し、複数のＦｉｎの側壁にゲート絶縁膜６０を形成し、Ｆｉｎの配列方向に延び、Ｆｉｎとは電気的に絶縁され、かつＦｉｎに共通のゲート電極７０９を、ゲート絶縁膜上に形成し、ゲート電極をマスクとして用いて該ゲート電極の両側に延在するＦｉｎの部分に不純物を注入することによりソース・ドレイン層１００を形成し、Ｆｉｎのゲート電極を挟んだ両側に絶縁膜を介して導電体材料を堆積することにより、複数のＦｉｎを接続することを具備する。【選択図】  図７
2006351683.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料から成る複数のＦｉｎを絶縁層上に形成し、
前記複数のＦｉｎの側壁にゲート絶縁膜を形成し、
前記複数のＦｉｎの配列方向に延び、前記複数のＦｉｎとは電気的に絶縁され、かつ前記複数のＦｉｎに共通のゲート電極を、前記ゲート絶縁膜上に形成し、
少なくとも前記ゲート電極をマスクとして用いて該ゲート電極の両側に延在する前記複数のＦｉｎの各部分に不純物を注入することによりソース・ドレイン拡散層を形成し、
前記複数のＦｉｎのゲート電極を挟んだ両側に、絶縁膜を介して導電体材料を堆積することにより、前記複数のＦｉｎを接続することを具備した半導体装置の製造方法。
【請求項２】
前記複数のＦｉｎを前記絶縁層上に形成するときに、
前記絶縁層上に半導体層を備えた半導体基板を準備し、
前記半導体層上に絶縁体から成るマスク材料を堆積し、
リソグラフィで形成可能な最小ピッチ幅で配列する複数のダミーパターンを前記マスク材料上に形成し、
前記ダミーパターン上に該ダミーパターンとは異なる材質の側壁材料を堆積し、
前記側壁材料を異方的にエッチングすることによって、前記ダミーパターンのそれぞれの両側面に側壁パターンを形成し、
前記側壁パターンを残存させつつ、前記ダミーパターンを選択的にエッチングし、
前記側壁パターンをマスクとして前記マスク材料をエッチングし、
前記マスク材料をマスクとして前記半導体層をエッチングすることによって前記複数のＦｉｎを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数のＦｉｎを前記絶縁層上に形成するときに、
前記絶縁層上に半導体層を備えた半導体基板を準備し、
前記半導体層上に絶縁体から成るマスク材料を堆積し、
リソグラフィで形成可能な最小ピッチ幅で配列する複数のダミーパターンを前記マスク材料上に形成し、
前記ダミーパターン上に該ダミーパターンとは異なる材料からなる第1の側壁材料を堆積し、
前記第1の側壁材料を異方的にエッチングすることによって、前記ダミーパターンのそれぞれの両側面に第1の側壁パターンを形成し、
前記第1の側壁パターンを残存させつつ、前記ダミーパターンを選択的にエッチングし、
前記第1の側壁パターン上に前記第1の側壁材料とは異なる材料からなる第２の側壁材料を堆積し、
前記第２の側壁材料を異方的にエッチングすることによって、前記第1の側壁パターンのそれぞれの両側面に第２の側壁パターンを形成し、
前記第２の側壁パターンを残存させつつ、前記第1の側壁パターンを選択的にエッチングし、
前記第２の側壁パターンをマスクとして前記マスク材料をエッチングし、
前記マスク材料をマスクとして前記半導体層をエッチングすることによって前記複数のＦｉｎを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
絶縁層と、
リソグラフィで形成可能な最小ピッチ幅よりも狭いピッチ幅で前記絶縁層上に配列され、半導体材料から成る複数のＦｉｎと、
前記複数のＦｉｎの側壁に設けられたゲート絶縁膜と、
前記複数のＦｉｎの配列方向に延び、前記複数のＦｉｎとは電気的に絶縁され、かつ前記複数のＦｉｎに共通のゲート電極と、
前記ゲート電極を挟んで両側にある前記複数のＦｉｎの部分に設けられたソース・ドレイン層と、
前記複数のＦｉｎの前記ソース・ドレイン層の上面または側面に接し、前記Ｆｉｎ同士を接続する金属または金属シリサイドを具備した半導体装置。
【請求項５】
前記複数のＦｉｎのピッチ幅は、前記リソグラフィで形成可能な最小ピッチ幅の１／２、１／４、１／８・・・１／２ｎ（ｎは自然数）のいずれかであることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｆｉｎ型トランジスタのＦｉｎ部分を形成する方法として、スペーサ−リソグラフィ技術が提案されている。スペーサ−リソグラフィ技術として、サイドウォール・パターン・トランスファ（SideWall pattern Transfer（ＳＷＴ））技術が知られている。
【０００３】
ＳＷＴは、Ｆｉｎ部分をリソグラフィのピッチ幅よりも狭いピッチ幅に形成することができる方法である。従来のＳＷＴは、次のような方法で実行されていた。まず、ＳＯＩ（Silicon On Insulator）上にシリコン窒化膜を堆積する。さらに、Ｆｉｎを形成する領域においては、シリコン窒化膜上にＴＥＯＳ膜などのハードマスクを形成する。Ｆｉｎ領域以外の領域（例えば、隣り合うＦｉｎ同士を接続するためのソース・ドレイン電極のパッド領域）においては、シリコン窒化膜上にフォトレジストマスクを形成する。これらのハードマスクおよびフォトレジストマスクをマスクとして用いて、シリコン窒化膜をＲＩＥ（Reactive Ion Etching）で同時にエッチングする。パターニング後のシリコン窒化膜は、その下のＳＯＩ層をエッチングするときのマスクとして用いられる。エッチングされたＳＯＩ層がＦｉｎとして用いられる。
【０００４】
このように、従来のＳＷＴは、ハードマスクおよびフォトレジストマスクの両方をマスクとしてシリコン窒化膜をＲＩＥでエッチングしていた。ＲＩＥの異方性を高めてシリコン窒化膜をエッチングした場合、フォトレジストマスクがハードマスクよりも速くエッチングされてしまう。即ち、この場合、ハードマスクおよびフォトレジストマスクの両方とシリコン窒化膜との選択比を確保することが困難であった。
【０００５】
一方で、ＲＩＥの異方性を低下させてエッチングした場合、ハードマスクをマスクとしてエッチングされたシリコン窒化膜の側壁形状がテーパー化してしまう。即ち、パターニング後のシリコン窒化膜の側壁の垂直性が悪化する。これにより、シリコン窒化膜をマスクとして形成されるＦｉｎの幅が不均一になる、あるいは、所望の幅より太くなるという問題が生じる。
【０００６】
従って、ハードマスクおよびフォトレジストマスクの両方をマスクとすると、リソグラフィのピッチ幅よりも狭いピッチ幅を有し、かつ均一な幅を有するＦｉｎを形成することは困難であった。
【非特許文献１】Yang-Kyu Choi et al. “A spacer Patterning Technology for Nanoscale CMOS” IEEE Transaction on Eledtron Devices, vol.49, No.3, March 2002, pp.436-441
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、ＳＷＴを採用しつつ、リソグラフィのピッチ幅よりも狭いピッチ幅を有し、かつ均一な幅を有するＦｉｎを形成することができる半導体装置の製造方法およびそのようなＦｉｎを備えた半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体装置の製造方法は、リソグラフィで形成可能な最小ピッチ幅よりも狭いピッチ幅で配列され半導体材料から成る複数のＦｉｎを絶縁層上に形成し、前記複数のＦｉｎの側壁にゲート絶縁膜を形成し、前記複数のＦｉｎの配列方向に延び、前記複数のＦｉｎとは電気的に絶縁され、かつ前記複数のＦｉｎに共通のゲート電極を、前記ゲート絶縁膜上に形成し、少なくとも前記ゲート電極をマスクとして用いて該ゲート電極の両側に延在する前記複数のＦｉｎの各部分に不純物を注入することによりソース・ドレイン拡散層を形成し、前記複数のＦｉｎのゲート電極を挟んだ両側に、絶縁膜を介して導電体材料を堆積することにより、前記複数のＦｉｎを接続することを具備する。
【０００９】
本発明に係る実施形態に従った半導体装置は、絶縁層と、リソグラフィで形成可能な最小ピッチ幅よりも狭いピッチ幅で前記絶縁層上に配列され、半導体材料から成る複数のＦｉｎと、前記複数のＦｉｎの側壁に設けられたゲート絶縁膜と、前記複数のＦｉｎの配列方向に延び、前記複数のＦｉｎとは電気的に絶縁され、かつ前記複数のＦｉｎに共通のゲート電極と、前記ゲート電極を挟んで両側にある前記複数のＦｉｎの部分に設けられたソース・ドレイン層と、前記複数のＦｉｎの前記ソース・ドレイン層の上面または側面に接し、前記Ｆｉｎ同士を接続する金属または金属シリサイドとを具備する。
【発明の効果】
【００１０】
本発明による半導体装置の製造方法は、ＳＷＴを採用しつつ、リソグラフィのピッチ幅よりも狭いピッチ幅を有し、かつ均一な幅を有するＦｉｎを備えた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１から図７は、本発明に係る第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法の流れを示す図である。図１および図２は断面図であり、図３から図７は斜視図である。
【００１３】
まず、図１に示すように、シリコン基板２、ＢＯＸ（Buried Oxide）層４およびＳＯＩ層６から成るＳＯＩ基板１０を準備する。ＳＯＩ層６の厚みは約５０ｎｍである。次に、ハードマスク用の材料としてシリコン窒化膜２０をＳＯＩ層６上に堆積する。シリコン窒化膜２０の厚みは約７０ｎｍである。
【００１４】
次に、シリコン窒化膜２０の上にダミーパターン用のＴＥＯＳ（tetraethoxysilane）膜を堆積する。ＴＥＯＳ膜の厚みは約１００ｎｍである。このＴＥＯＳ膜をリソグラフィ技術でパターニングすることによって、ダミーパターン３０を形成する。複数のダミーパターン３０が、リソグラフィで形成可能な最小ピッチ幅Ｐ０で配列するように形成される。図１では、２つのダミーパターン３０が図示されているが、３つ以上のダミーパターン３０が配列するようにパターニングしてもよい。ここで、ピッチ幅は、配線幅と配線間隔との和、即ち、ラインアンドスペースを意味する。
【００１５】
次に、ＣＶＤ（Chemical Vapor Deposition）を用いて、ダミーパターン３０上に側壁材料としてアモルファス・シリコンを堆積する。アモルファス・シリコンの厚みは約２０ｎｍである。このアモルファス・シリコンを異方的にエッチングすることによって、ダミーパターン３０のそれぞれの両側面にハードマスクとして側壁パターン４０を残留させる。
【００１６】
続いて、図２に示すように、側壁パターンを残存させたまま、ウェットエッチングによってダミーパターン３０を選択的にエッチングする。これにより、複数の側壁パターン４０は、リソグラフィで形成可能な最小ピッチ幅Ｐ０のほぼ半分のピッチ幅Ｐ１で配列するように形成される。
【００１７】
次に、側壁パターン４０をマスクとして用いてＲＩＥによってシリコン窒化膜２０をエッチングする。さらに、エッチング後のシリコン窒化膜４０をマスクとしてＳＯＩ層６をエッチングする。これにより図３に示す構造を得ることができる。このように、島状または凸状の半導体部をＦｉｎと呼び、本実施形態では、例えば、パターニングされたＳＯＩ層６がＦｉｎに該当する。シリコン窒化膜２０はＦｉｎ加工用ハードマスクと呼ばれる。ここで、ＳＯＩ層６、あるいは、シリコン窒化膜２０およびＳＯＩ層６をまとめてＦｉｎ５０と言うことにする。図３では、４つのＦｉｎ５０がその端部で２つずつ接続されている。これらのＦｉｎ５０のピッチ幅は、側壁パターン４０のピッチ幅とほぼ同じＰ１である。尚、図１および図２は、図３のＡ−Ａ線に沿った断面図に相当する。
【００１８】
次に、Ｆｉｎ５０の側壁にゲート絶縁膜６０を形成する。ゲート絶縁膜６０は、例えば、ＨｆＳｉＯＮ等の高誘電体材料でよい。続いて、ゲート電極用の第1層目のポリシリコンを堆積する。このポリシリコンの厚みは約２５０ｎｍである。このとき、ポリシリコンはＦｉｎ５０およびＢＯＸ層４の表面上に堆積されるので、ポリシリコンの表面には大きな段差が形成される。この段差を平坦化するために、ポリシリコンをＣＭＰ（Chemical Mechanical Polishing）でシリコン窒化膜２０が露出するまで研磨する。さらに、ゲート電極用の第２層目のポリシリコンを堆積する。このポリシリコンの厚みは約５０ｎｍである。第１層目および第２層目のポリシリコンは、この両者を併せてゲート電極材料に用いられる。
【００１９】
次に、ポリシリコン上にハードマスクとしてシリコン窒化膜を堆積する。このシリコン窒化膜の厚みは約１２０ｎｍである。続いて、ＳＷＴプロセス等を用いて、シリコン窒化膜上に、例えば、ＴＥＯＳにより形成されたゲートマスクパターンを形成する。ゲートマスクパターンでシリコン窒化膜をパターニングし、フッ酸でゲートマスクパターンを除去する。これにより、図４に示すように、シリコン窒化膜から成るハードマスク８０がポリシリコン上に形成される。さらに、ハードマスク８０をマスクとして用いてＲＩＥでポリシリコンをパターニングする。これにより、図４に示すように、ゲート電極７０が形成される。ゲート電極７０は、複数のＦｉｎ５０の配列方向に延在しており、これらのＦｉｎ５０に対して共通のゲート電極として機能する。また、ゲート電極７０は、ゲート絶縁膜６０およびシリコン窒化膜２０によって複数のＦｉｎ５０と電気的に絶縁されている。
【００２０】
次に、ゲート側壁材料として、例えば、ＴＥＯＳ膜を堆積する。このＴＥＯＳ膜の厚みは約４０ｎｍである。さらに、ＲＩＥを用いてＴＥＯＳ膜を異方的にエッチングすることによって、図５に示すようにゲート側壁膜９０がゲート電極７０の側壁に形成される。このとき、Ｆｉｎ５０のうちゲート電極７０の両側に延在する領域のシリコン窒化膜２０を、ＲＩＥでＴＥＯＳ膜と同時に除去する。ゲート電極７０上にあるハードマスク８０は約３０ｎｍ残留させる。Ｆｉｎ５０のうちゲート電極７０の両側に延在する領域は、後にソース・ドレイン層を形成する領域である。
【００２１】
次に、図６に示すように、Ｆｉｎ５０のゲートの両側部分の上面および側面に導電体材料を堆積する。より詳細には、Ｆｉｎ５０の上面および側面からシリコン１１０をエピタキシャル成長させる。このシリコン１１０によって隣り合うＦｉｎ５０を電気的に接続する。
【００２２】
その後、Ｆｉｎ５０のうちソース・ドレイン形成領域にイオン注入法、プラズマドーピング法または固相拡散を用いて不純物を導入する。これにより、ソース・ドレイン層（１００および１１０の一部または全部）を形成する。ソース・ドレイン層（１００および１１０の一部または全部）の不純物濃度は、約１×１０２１ｃｍ−３である。
【００２３】
次に、図７に示すように、ゲート電極７０上にあるハードマスク８０をウェットエッチングで除去する。さらに、ゲート電極７０およびエピタキシャルシリコン１１０上に金属を堆積する。金属は、例えば、ニッケルである。続いて、熱処理を行なうことによって、ゲート電極７０およびエピタキシャルポリシリコン１１０の少なくとも上部がシリサイド化される。これによりゲート電極７０の全体またはその一部がニッケルシリサイド１２０になり、エピタキシャルポリシリコン１１０の全体またはその一部がニッケルシリサイド１３０になる。エピタキシャルポリシリコン１１０、ニッケルシリサイド１３０およびソース・ドレイン拡散層（１００および１１０の一部）は、ソース・ドレイン電極として機能する。このとき、ゲート電極７０をフルシリサイド化してメタルゲートとしてもよい。この場合は、Ｆｉｎ型ＦＥＴの閾値電圧を調整するために、ポリシリコンからなるゲート電極７０へ予め不純物を導入しておくことが好ましい。その後、従来の工程を用いてＦｉｎ型ＦＥＴが完成する。
【００２４】
第１の実施形態によれば、Ｆｉｎ５０を形成した後に、ソース・ドレイン電極（１００、１１０、１３０）を形成している。従って、マスク材料としてのシリコン窒化膜２０をエッチングする際には、フォトレジストマスクを用いることなく、ハードマスク（４０）のみを用いてエッチングすることができる。従って、ハードマスクおよびフォトレジストマスクの両方とシリコン窒化膜とのエッチング選択比を考慮する必要が無い。また、エッチング後のシリコン窒化膜２０の側壁にはテーパーが形成されず、その側壁の垂直性は良好である。その結果、リソグラフィのピッチ幅よりも狭いピッチ幅を有し、かつ均一な幅を有するＦｉｎ５０を製造することができる。
【００２５】
上述の第１の実施形態では、ＳＷＴを１回だけ行った。従って、Ｆｉｎ５０のピッチ幅は、リソグラフィで形成可能な最小ピッチ幅Ｐ０の半ピッチＰ１であった。しかし、第１の実施形態は、シリコン窒化膜２０をエッチングする際に、フォトレジストマスクを用いず、ハードマスク（４０）のみをマスクとして用いる。従って、ＲＩＥの垂直性および選択比を確保することができる。そのため、何回もＳＷＴを繰り返すことが可能となる。即ち、ピッチ幅Ｐ１よりもさらに狭いピッチ幅でＦｉｎを形成することが可能である。これを、便宜的に、マルチＳＷＴと呼ぶ。
【００２６】
（マルチＳＷＴプロセス）
図８および図９は、マルチＳＷＴの流れを示す断面図である。図１、図２、図８および図９を参照して、マルチＳＷＴを詳細に説明する。図１および図２までは第１の実施形態と同様である。ただし、図２の４０は第１の側壁材料からなる第1の側壁パターンとする。第１の側壁材料は、例えば、ポリシリコン膜である。第1の側壁パターン４０の形成後、さらに、第1の側壁パターン４０とは異なる材料からなる第２の側壁材料を堆積する。第２の側壁材料は、例えば、約２０ｎｍの厚みのＴＥＯＳ膜である。第２の側壁材料を異方的にエッチングすることによって、図８に示すように、第1の側壁パターン４０のそれぞれの両側面に第２の側壁パターン１３０を形成する。
【００２７】
次に、第２の側壁パターン１３０を残存させたまま、第1の側壁パターン４０を選択的にウェットエッチングする。これにより、第２の側壁パターン１３０は、第１の側壁パターン４０のピッチ幅Ｐ１の半ピッチＰ２になる。即ち、第２の側壁パターン１３０のピッチ幅Ｐ２は、リソグラフィで形成可能な最小ピッチ幅Ｐ０の４分の１である。
【００２８】
第２の側壁パターン１３０をマスクとして、シリコン窒化膜２０をＲＩＥでエッチングした場合、ピッチ幅Ｐ２を有するハードマスクが形成される。その後、エッチング後のシリコン窒化膜２０をハードマスクとして用いてＳＯＩ層６をＲＩＥでエッチングする。これによって、ピッチ幅Ｐ２を有するＦｉｎ５０（図３参照）が形成される。その後の工程は、第１の実施形態と同様でよい。
【００２９】
これにより、Ｆｉｎ５０のピッチ幅がさらに狭いＦｉｎ型ＦＥＴを形成することができる。Ｆｉｎ５０のピッチ幅を狭くすることによって、Ｆｉｎ構造をさらに微細化し、かつ高密度にすることができる。これは、狭い領域内に、チャネル幅の大きなＦｉｎ型ＦＥＴを形成可能であることを意味する。また、Ｆｉｎ５０のピッチ幅が狭いと、Ｆｉｎ５０とＦｉｎ５０との間の距離が狭くなるため、比較的少量のシリコンをエピタキシャル成長させるだけでＦｉｎ５０とＦｉｎ５０との間を接続することができる。これにより、エピタキシャル成長したシリコンがソース・ドレイン電極とゲート電極とを短絡してしまうようなブリッジング不良を抑制することができる。
【００３０】
上述のマルチＳＷＴは、２回ＳＷＴ工程を繰り返したが、ＳＷＴ工程を３回以上繰り返すことも可能である。これによって、Ｆｉｎ５０のピッチ幅をさらに狭くすることが可能である。例えば、ＳＷＴ工程を３回繰り返す場合、ピッチ幅Ｐ２を有する第２の側壁パターン１３０上に、第２の側壁材料とは異なる材料からなる第３の側壁材料を堆積する。第３の側壁材料は、例えば、約２０ｎｍの厚みのポリシリコン膜である。第３の側壁材料を異方的にエッチングすることによって、第２の側壁パターン１３０のそれぞれの両側面に第３の側壁パターン（図示せず）を形成する。
【００３１】
次に、第３の側壁パターンを残存させたまま、第２の側壁パターン１３０を選択的にウェットエッチングする。これにより、第３の側壁パターンは、第２の側壁パターン１３０のピッチ幅Ｐ２の半ピッチ、即ち、ピッチ幅Ｐ０の８分の１のピッチ幅Ｐ３になる。
【００３２】
第３の側壁パターンをマスクとして、シリコン窒化膜２０をＲＩＥでエッチングすると、ピッチ幅Ｐ３を有するハードマスクが形成される。次に、エッチング後のシリコン窒化膜２０をハードマスクとして用いてＳＯＩ層６をＲＩＥでエッチングする。これによって、ピッチ幅Ｐ３を有するＦｉｎ５０が形成される。
【００３３】
このようにＳＷＴを繰り返すことによって、さらに微細なピッチ幅で多数のＦｉｎ５０を配列させることができる。
【００３４】
（第２の実施形態）
図１０から図１２は、本発明に係る第２の実施形態に従ったＦｉｎ型ＦＥＴの製造方法の流れを示す斜視図である。第２の実施形態は、ソース・ドレイン領域の形成工程において第１の実施形態と異なる。従って、第２の実施形態は、図５まで第１の実施形態と同様の方法で形成される。
【００３５】
図１０に示すように、Ｆｉｎ５０を被覆するように、シリコン酸化膜１４０をＨＤＰ（High Density Plasma）−ＣＶＤ法で堆積する。シリコン酸化膜１４０の厚みは約４００ｎｍである。シリコン酸化膜１４０をＣＭＰで平坦化後、ゲート電極７０上のハードマスク８０が露出するまでシリコン酸化膜１４０をフッ酸等でエッチバックする。次に、ウェットエッチングによりハードマスク８０を除去し、ポリシリコンから成るゲート電極７０の上面を露出させる。ゲート電極７０上に金属、例えば、ニッケルを堆積する。これを熱処理することによって、ゲート電極７０をフルシリサイド化し、図１１に示すようにニッケルシリサイド１２０が形成される。
【００３６】
次に、リソグラフィおよびＲＩＥを用いてソース・ドレイン領域のシリコン酸化膜を除去する。これにより、トレンチ内にＦｉｎ５０の上面および側面の一部を露出させる。次に、図１２に示すように、例えば、タングステン（Ｗ）または窒化チタン（ＴｉＮ）等の金属をコンタクトプラグ１５０としてトレンチ内に埋め込む。コンタクトプラグ１５０により、隣り合うＦｉｎ５０を電気的に接続する。その後、従来の製造方法を用いてＦｉｎ型ＦＥＴが完成する。
【００３７】
第２の実施形態によれば、金属から成るコンタクトプラグ１５０によって、複数のＦｉｎ５０を容易に接続することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。勿論、第２の実施形態に上述のマルチＳＷＴを適用することができる。
【００３８】
第２の実施形態によって製造されたＦｉｎ型ＦＥＴは、図１２に示すように、絶縁層としてのＢＯＸ層４と、複数のＦｉｎ５０と、ゲート絶縁膜６０と、ゲート電極７０、１２０と、ソース・ドレイン層１００と、ソース・ドレインを接続する導電材料としてコンタクトプラグ１５０とを備えている。
【００３９】
Ｆｉｎ５０は、半導体材料から成り、リソグラフィで形成可能な最小ピッチ幅よりも小さいピッチ幅Ｐ１またはＰ２でＢＯＸ層４０上に配列されている。ゲート絶縁膜６０は、Ｆｉｎ５０の側壁とゲート電極７０との間に設けられている。ゲート電極７０は、Ｆｉｎ５０の配列方向に延び、Ｆｉｎ５０とは電気的に絶縁されている。さらに、ゲート電極７０は、複数のＦｉｎ５０に対して共通に用いられる。ソース・ドレイン層１００は、Ｆｉｎ５０のうちゲート電極７０の両側の部分に設けられている。ソース・ドレインを接続する導電材料１５０は、Ｆｉｎのうちソース・ドレイン層の上面または側面に接している。
【００４０】
コンタクトプラグ１５０は、Ｆｉｎ５０の側面の全体と接触していてもよいが、必ずしもその側面の全体に接触している必要は無く、コンタクトプラグ１５０は、Ｆｉｎ５０の上半分だけと接触していてもよい。
【００４１】
第２の実施形態による半導体装置の製造方法によれば、このようなＦｉｎ型ＦＥＴを製造することができる。
【００４２】
（第３の実施形態）
図１３は、本発明に係る実施形態に従ったＦｉｎ型ＦＥＴの斜視図である。第１および第２の実施形態ではＳＯＩ基板を用いていたが、第３の実施形態はバルクシリコン基板３を用いる。従って、シリコン基板３上にハードマスク用のシリコン窒化膜２０を堆積する。シリコン窒化膜２０に対してＳＷＴまたはマルチＳＷＴを適用することによって、リソグラフィで形成可能な最小ピッチ幅Ｐ０よりも狭いピッチ幅を有するハードマスクを形成する。このハードマスクを用いて、シリコン基板３０をＲＩＥでエッチングする。これにより、ピッチ幅Ｐ０よりも狭いピッチ幅を有するＦｉｎ５０が形成される。このとき、Ｆｉｎ５０とＦｉｎ５０との間には、トレンチが形成される。このトレンチの下部にのみシリコン酸化膜５を充填する。これにより、ＳＴＩ（Shallow Trench Isolation）が形成される。トレンチの上部にはシリコン酸化膜が堆積されないので、図１３に示すようにシリコン酸化膜５上にＦｉｎ５０が突出した構造になる。
【００４３】
その後、第１の実施形態または第２の実施形態と同様の工程を経てＦＩｎ型ＦＥＴが完成する。尚、図１３では、第１の実施形態と同様に、エピタキシャル成長させたシリコンをソース・ドレイン領域に設けている。これに代えて、第２の実施形態のように、金属から成るプラグコンタクト１５０をソース・ドレイン領域に設けてもよい。
【００４４】
第３の実施形態は、バルクシリコン基板３を用いているが、第１または第２の実施形態と同様の効果を得ることができる。第３の実施形態は、バルクシリコン基板３を用いているので、ＳＯＩ基板を用いた場合よりも低コストで製造することができる。
【００４５】
（第４の実施形態）
図１４（Ａ）および図１４（Ｂ）は、本発明に係る第４の実施形態に従ったＦｉｎ型ＦＥＴの斜視図である。第４の実施形態は、ｎＭＯＳとｐＭＯＳとで異なる材料をゲート電極として用いている。第４の実施形態のその他の構成は、第１または第２の実施形態と同様でよい。
【００４６】
第４の実施形態において、ｎＭＯＳのゲート電極１２１の材料は、シリコンのバンドギャップの中央レベルよりも伝導帯に近い仕事関数（仕事関数が４．６ｅＶ以下）を有する材料である。例えば、ゲート電極１２１の材料は、ＹｂＳｉ２−Ｘ、ＥｒＳｉ２−Ｘ、ＴｂＳｉ２−ＸおよびＤｙＳｉ２−Ｘのいずれかでよい。
【００４７】
ｐＭＯＳのゲート電極１２２の材料は、シリコンのバンドギャップの中央レベルよりも価電子帯に近い仕事関数（仕事関数が４．６ｅＶ以上）を有する材料である。例えば、ゲート電極１２２の材料は、ＰｔＳｉでよい。
【００４８】
第４の実施形態によれば、ｎＭＯＳゲート電極１２１の仕事関数がシリコンの伝導帯に近く、ｐＭＯＳゲート電極１２２の仕事関数がシリコンの価電子帯に近いので、例えば、０．１５Ｖ程度の低い閾値電圧を実現することができる。
【００４９】
さらに、ｎＭＯＳのソース・ドレイン電極１３１をゲート電極１２１と同じ材料とし、ｐＭＯＳのソース・ドレイン電極１３２をゲート電極１２２と同じ材料とした場合、ソース・ドレイン層１００のシリコンとソース・ドレイン電極１３１、１３２のシリサイドとの界面におけるコンタクト抵抗が低減する。したがって、本実施形態によるＦｉｎ型ＦＥＴは、高い駆動電流を得ることができ、かつ、高速に動作することができる。
【００５０】
（第５の実施形態）
図１５（Ａ）および図１５（Ｂ）は、本発明に係る第５の実施形態に従ったＦｉｎ型ＦＥＴの斜視図である。第５の実施形態は、ダマシンプロセスを用いてゲート電極にメタルゲートを採用している。第５の実施形態のその他の構成は、第２の実施形態と同様でよい。また、第５の実施形態の製造方法は、図１０まで第２の実施形態の製造方法と同様でよい。
【００５１】
図１０に示すハードマスク８０を除去した後に、ＲＩＥまたはウェットエッチングを用いて、ゲート電極領域にあるポリシリコン（７０）およびゲート絶縁膜領域にあるシリコン酸化膜（６０）を除去する。このとき、ゲート電極領域に溝が形成される。次に、ゲート絶縁膜として、例えば、ＨｆＳｉＯＮ等の高誘電体材料を堆積し、続いて、ダマシンプロセスを用いて金属をゲート電極領域（溝）に埋め込む。
【００５２】
その後、第２の実施形態と同様にソース・ドレイン領域にコンタクトプラグを形成する。
【００５３】
ｎＭＯＳのゲート電極およびコンタクトプラグ１５３の材料は、シリコンのバンドギャップの中央レベルよりも伝導帯に近い仕事関数を有する（仕事関数が４．６ｅＶ以下の）材料であることが好ましい。例えば、ＲｕＴａ、Ｔａ、Ｈｆ−ＡｌＮ、ＴａＮ、（Ａｒイオン注入された）Ｍｏ、Ｔｉ、Ｅｒ等がｎＭＯＳのゲート電極およびコンタクトプラグ１５３に採用され得る。
【００５４】
ｐＭＯＳのゲート電極およびコンタクトプラグ１５４の材料は、シリコンのバンドギャップの中央レベルよりも価電子帯に近い仕事関数を有する（仕事関数が４．６ｅＶ以上の）材料であることが好ましい。例えば、Ｒｕ、Ｔａ−ＡｌＮ、Ｍｏ、ＮｉＧｅ、Ｐｔ、Ｎｉ、Ｗ等がｐＭＯＳのゲート電極およびコンタクトプラグ１５０に採用され得る。
【００５５】
第５の実施形態によれば、メタルゲート電極を用いているので、Ｆｉｎ型ＦＥＴの動作時にゲート電極内の空乏化がなくなる。また、第５の実施形態は、第４の実施形態と同様にｎＭＯＳゲート電極の仕事関数およびｐＭＯＳゲート電極の仕事関数を設定しているので、低い閾値電圧を実現することができる。
【００５６】
さらに、第５の実施形態は、ｎＭＯＳおよびｐＭＯＳのそれぞれのソース・ドレイン領域の仕事関数を適切に設定している。これにより、寄生抵抗がさらに低減される。その結果装置を微細化し、かつ、装置の動作を高速化することができる。さらに、第５の実施形態は、第２の実施形態と同様の効果を得ることができる。
【００５７】
第１から第５の実施形態において、複数のＦｉｎ５０を電気的に接続する工程およびソース・ドレイン拡散層（１００および１１０の一部または全部）を形成する工程は、その処理順序を入れ替えてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図２】図１に続く第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図３】図２に続く第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図４】図３に続く第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図５】図４に続く第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図６】図５に続く第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図７】図６に続く第１の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す図。
【図８】マルチＳＷＴを示す断面図。
【図９】図８に続く、マルチＳＷＴを示す断面図。
【図１０】本発明に係る第２の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１１】図１０に続く、第２の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１２】図１０に続く、第２の実施形態に従ったＦｉｎ型ＦＥＴの製造方法を示す斜視図。
【図１３】本発明に係る実施形態に従ったＦｉｎ型ＦＥＴの斜視図。
【図１４】本発明に係る第４の実施形態に従ったＦｉｎ型ＦＥＴの斜視図。
【図１５】本発明に係る第５の実施形態に従ったＦｉｎ型ＦＥＴの斜視図。
【符号の説明】
【００５９】
２  シリコン基板
４  ＢＯＸ層
６  ＳＯＩ層
１０  ＳＯＩ基板
２０  シリコン窒化膜
３０  ダミーパターン
４０  側壁パターン
５０  Ｆｉｎ
６０  ゲート絶縁膜
７０  ゲート電極
８０  ハードマスク
９０  ゲート側壁膜
１００  ソース・ドレイン層
１１０、１３０  ソース・ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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