(57)【要約】【課題】ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を提供すること。【解決手段】制御ゲート（ＷＬ）は、インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜と、を含む。第１スタックゲート構造と第２スタックゲート構造との間を絶縁する層間絶縁膜は、浮遊ゲート（ＦＧ）間、及び制御ゲート（ＷＬ）の一部分間を絶縁する第１の絶縁膜と、制御ゲート（ＷＬ）の他部分間を絶縁する第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に設けられ、第１、第２の絶縁膜に対してエッチング選択比をとれる第３の絶縁膜と、を含む。【選択図】図３２
2006351789.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第１スタックゲート構造と、
前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第２スタックゲート構造と、
前記第１スタックゲート構造と前記第２スタックゲート構造との間を絶縁する層間絶縁膜と、を備え、
前記制御ゲートは、前記インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜と、を含み、
前記層間絶縁膜は、前記浮遊ゲート間、及び前記制御ゲートの一部分間を絶縁する第１の絶縁膜と、前記制御ゲートの他部分間を絶縁する第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に設けられ、前記第１、第２の絶縁膜に対してエッチング選択比をとれる第３の絶縁膜と、を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記第１の導電膜の厚さは、前記第１の導電膜のゲート幅方向に沿った幅、及びゲート長方向に沿った幅の双方に対して１．５倍以下であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の導電膜のトップ幅をＬ１とし、前記第２の導電膜のトップ幅をＬ２とし、前記第２の導電膜のボトム幅をＬ３としたとき、“Ｌ２＞Ｌ３”、かつ、“Ｌ１＞Ｌ３”であることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記第１の導電膜は、ワード線方向に沿ったメモリセルトランジスタ毎に分離しており、
前記第２の導電膜は、ワード線方向に沿ったメモリセルトランジスタで共通であることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
【請求項５】
前記第１、第２のスタックゲート構造のビット線方向に沿った断面におけるアスペクト比は、７．５を超えることを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、不揮発性半導体記憶装置を有した半導体集積回路装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭは、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成される。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなるスタックゲート構造のＭＯＳトランジスタを用いる。特に、ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側にブロック選択トランジスタが配置された構造を有する。また、メモリセルのアクティブエリアに対して素子分離領域が並行して配置され、メモリセルアレイを構成する。
【０００３】
一般的に、ワード線は、その低抵抗化を図るため、導電性ポリシリコンと金属シリサイドとの積層膜、又は導電性ポリシリコンと金属との積層膜とされる。そのようなＮＡＮＤ型フラッシュメモリは、例えば、特許文献１に記載される。
【０００４】
ＮＡＮＤ型フラッシュメモリは大規模容量化が進んでおり、これに伴って、メモリセルトランジスタの急速なシュリンクが進展中である。特に、メモリセルトランジスタのチャネル長、及びチャネル幅の短縮は著しい。その反面、シュリンクした場合においても、ワード線の抵抗値は高めたくないのが実情である。ＮＡＮＤ型フラッシュメモリの動作の高速性を維持する観点からである。この結果、メモリセルトランジスタのゲート構造、いわゆるスタックゲート構造は、縦方向に長くなりつつある。これを、スタックゲート構造の高アスペクト比化という。現状では、スタックゲート構造のアスペクト比は、７〜７．５に及ぶ。
【０００５】
このように、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めるために、スタックゲート構造の高アスペクト比化が進みつつある。しかしながら、高アスペクト比化は、スタックゲート構造の加工を難しくする、という一面も持っている。
【特許文献１】特開２００３−７８７０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第１スタックゲート構造と、前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第２スタックゲート構造と、前記第１スタックゲート構造と前記第２スタックゲート構造との間を絶縁する層間絶縁膜と、を備え、前記制御ゲートは、前記インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜と、を含み、前記層間絶縁膜は、前記浮遊ゲート間、及び前記制御ゲートの一部分間を絶縁する第１の絶縁膜と、前記制御ゲートの他部分間を絶縁する第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に設けられ、前記第１、第２の絶縁膜に対してエッチング選択比をとれる第３の絶縁膜と、を含む。
【発明の効果】
【０００８】
この発明によれば、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
また、以下に示す第１乃至第３実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１実施形態）
この発明の第１実施形態を、その製造方法とともに説明する。
【００１２】
図１Ａ〜図１１Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図１Ｂ〜図１１Ｂは図１Ａ〜図１１Ａ中のＢ−Ｂ線に沿う断面図であり、図１Ｃ〜図１１Ｃは図１Ａ〜図１１Ａ中のＣ−Ｃ線に沿う断面図である。図１Ｄ〜図１１Ｄは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。本例では、ＮＡＮＤ型フラッシュメモリを示すが、本明細書で説明する全ての実施形態は、ＮＡＮＤ型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも適用することができる。
【００１３】
まず、図１Ａ〜図１Ｄに示すように、半導体基板（もしくはウェル）、例えば、Ｐ型シリコン基板（もしくはＰ型ウェル）１の表面上に、ゲート絶縁膜２を形成する。ゲート絶縁膜２の一例は、例えば、二酸化シリコン膜であり、例えば、シリコン基板１の表面を熱酸化することで形成される。
【００１４】
次に、図２Ａ〜図２Ｄに示すように、ゲート絶縁膜２上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜３を形成する。導電性ポリシリコン膜３は、後にメモリセルトランジスタの浮遊ゲートとなる。
【００１５】
次に、図３Ａ〜図３Ｄに示すように、導電性ポリシリコン膜３上に、キャップ膜、本例では、窒化シリコン膜４を形成する。キャップ膜は、例えば、基板１に、シャロートレンチを形成するときにはエッチングのマスクとなり、また、シャロートレンチに絶縁物を埋め込むときにはポリッシングのストッパにもなる。このため、その材料には、基板１、及びシャロートレンチに埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜３上に、例えば、窒化シリコンを堆積し、窒化シリコン膜４を形成する。
【００１６】
次に、図４Ａ〜図４Ｄに示すように、窒化シリコン膜４上に、フォトレジストを塗布し、フォトレジスト膜（図示せず）を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、ＳＴＩ（Shallow Trench Isolation）形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜４をパターニングし、窒化シリコン膜４をアクティブエリア形成パターンに応じたパターンとする。ここで、メモリセルトランジスタの最小加工寸法をＬ１とする。本例では、窒化シリコン膜４の、ゲート幅方向（本例ではワード線方向）に沿った幅（これは、浮遊ゲートのゲート幅方向に沿った幅と等価である）は、最小加工寸法Ｌ１とされる。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜４をマスクに用いて、導電性ポリシリコン膜３、ゲート絶縁膜２、及び基板１をエッチングし、基板１にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板１の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜４をストッパに用いて、二酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）し、シャロートレンチを二酸化シリコンによって埋め込む。これにより、ＳＴＩが形成される。
【００１７】
次に、図５Ａ〜図５Ｄに示すように、窒化シリコン膜４を除去し、次いで、導電性ポリシリコン膜をマスクに用いて、ＳＴＩをエッチバックし、導電性ポリシリコン膜３の側壁を露出させる。
【００１８】
次に、図６Ａ〜図６Ｄに示すように、図５Ａ〜図５Ｄに示す構造上に、インターゲート絶縁膜５を形成する。インターゲート絶縁膜５の一例は、二酸化シリコン／窒化シリコン／二酸化シリコンの積層膜、いわゆるＯＮＯ膜である。次いで、インターゲート絶縁膜５に、開孔７を形成する。開孔７は、ブロック選択トランジスタ、及び周辺トランジスタにおいて、導電性ポリシリコン膜３とその上方の導電膜とを接続するための孔である。次いで、開孔７が形成されたインターゲート絶縁膜７上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜６を形成する。本例における導電性ポリシリコン膜６の厚さ、例えば、アクティブエリア上方における厚さは、Ｈ１である。本例では、厚さＨ１を、図４Ｃに示した最小加工寸法Ｌ１の１．５倍以下（Ｈ１≦１．５Ｌ１）とする。これは、後述するが、ゲート加工のしやすさをねらっての設定である。即ち、導電性ポリシリコン膜６の、アクティブエリア上方における厚さＨ１を、最小加工寸法Ｌ１の１．５倍以下とすることで、スタックゲート構造の高アスペクト比化を抑制する。次いで、導電性ポリシリコン膜６上に、キャップ膜を形成する。キャップ膜は、例えば、スタックゲート構造を加工するときにはエッチングのマスクとなり、また、スタックゲート構造間に絶縁物を埋め込むときにはエッチングのストッパとなる。このため、その材料には、スタックゲート構造に含まれる導電物、及びスタックゲート構造間に埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。また、スタックゲート構造間において、ＳＴＩの不用意な後退を防ぐために、ＳＴＩに含まれる絶縁物に対してもエッチング選択比をとれるものが選ばれるのが良い。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜６上に、例えば、窒化シリコンを堆積し、キャップ膜として窒化シリコン膜８を形成する。
【００１９】
なお、図６Ａ〜図６Ｄに示す工程は、図３０Ａ〜図３０Ｅに示す工程に変形することも可能である。
【００２０】
図３０Ａは、図２Ｂに示す断面と同じ断面である。まず、図３０Ａに示す構造上に、インターゲート絶縁膜５を形成し、続いて、インターゲート絶縁膜５上に、第１の薄い導電膜、例えば、第１の薄い導電性ポリシリコン膜６-１を形成する（図３０Ｂ）。次いで、第１の薄い導電性ポリシリコン膜６-１、及びインターゲート絶縁膜５に対して、開孔７を形成する（図３０Ｃ）。次いで、図３０Ｃに示す構造上に、第２の薄い導電膜、例えば、第２の薄い導電性ポリシリコン膜６-２を形成する（図３０Ｄ）。これにより、薄い膜６-１、６-２の積層膜からなる導電性ポリシリコン膜６が形成される。次いで、導電性ポリシリコン膜６上に、キャップ膜、例えば、窒化シリコン膜８を形成する。
【００２１】
この変形例によれば、インターゲート絶縁膜５に薄い導電性ポリシリコン膜６-１を被せ、この状態で、インターゲート絶縁膜５に開孔７を形成する。このため、例えば、インターゲート絶縁膜５上に、フォトレジスト膜が直接に形成されることが無く、インターゲート絶縁膜５の膜質の劣化を抑制できる、という利点を得ることができる。この変形例は、本第１実施形態に限らず、後述する第２、第３実施形態にも適用することができる。
【００２２】
なお、本変形例においても、図３０Ｅに示す導電性ポリシリコン膜６の、アクティブエリア上方における厚さＨ１は、図６Ａ〜図６Ｄに示したように、例えば、最小加工寸法Ｌ１の１．５倍以下とされると良い。スタックゲート構造の高アスペクト比化を抑制できるからである。
【００２３】
次に、図７Ａ〜図７Ｄに示すように、窒化シリコン膜８上に、フォトレジストを塗布し、フォトレジスト膜（図示せず）を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜を、ワード線形成パターン、ブロック選択線形成パターン、及び周辺トランジスタのゲート形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜８、導電性ポリシリコン膜６、インターゲート絶縁膜５、及び導電性ポリシリコン膜３を、ＲＩＥ（Reactive Ion Etching）し、第１のスタックゲート構造を形成する。次いで、フォトレジスト膜を剥離する。
【００２４】
なお、本例では、窒化シリコン膜８の、ゲート長方向（本例ではビット線方向）に沿った幅（これは、制御ゲートのゲート長方向に沿った幅、及び浮遊ゲートのゲート長方向に沿った幅と等価である）は、最小加工寸法Ｌ１とされる。
【００２５】
次に、図８Ａ〜図８Ｄに示すように、第１のスタックゲート構造、及びＳＴＩをマスクに用いて、基板１に対して反対導電型、本例ではＮ型の不純物、例えば、リン、あるいは砒素をイオン注入し、Ｎ型拡散層９を形成する。次いで、Ｎ型拡散層９を形成した後の構造上に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜１０を形成する。次いで、二酸化シリコン膜１０をＲＩＥし、二酸化シリコン膜１０を、第１のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、二酸化シリコン膜１０によって埋め込まれる。次いで、第１のスタックゲート構造、二酸化シリコン膜１０、及びＳＴＩをマスクに用いて、基板１に対して反対導電型、本例ではＮ型の不純物、例えば、リン、あるいは砒素をイオン注入し、Ｎ型拡散層１１を形成する。次いで、Ｎ型拡散層１１を形成した後の構造上に、絶縁物、本例では、窒化シリコンを堆積し、窒化シリコン膜１２を形成する。この絶縁物は、ＳＴＩに対してエッチング選択比をとれる材料とするのが良い。これは、ビット線コンタクト等の基板１に達する開孔を形成する際に、絶縁物をエッチングのストッパとして利用できるからである。さらに、本例では、次に形成される第１層層間絶縁膜に対してエッチング選択比をとれる材料とするのが良い。これは、絶縁物を、ワード線、ブロック選択線、及び周辺トランジスタのゲートそれぞれを構成する導電物を埋め込む溝を形成する際に、同様にエッチングのストッパとして利用できるからである。これらの双方の要求を満足する材料の一例が、窒化シリコンである。次いで、窒化シリコン膜１２上に、絶縁物、例えば、二酸化シリコンを堆積し、第１層層間絶縁膜１３を形成する。
【００２６】
次に、図９Ａ〜図９Ｄに示すように、次いで、第１層層間絶縁膜１３上に、フォトレジストを塗布し、フォトレジスト膜（図示せず）を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜に、ワード線、ブロック選択線、及び周辺トランジスタのゲートそれぞれを構成する導電物を埋め込むための溝パターンを形成する。次いで、フォトレジスト膜をマスクに用いて、第１層層間絶縁膜１３を、エッチング、例えば、ＲＩＥする。このエッチングは、第１層層間絶縁膜１３をエッチングし易く、窒化シリコン膜１２をエッチングし難い条件とされる。本例では、二酸化シリコンをエッチングし易く、窒化シリコンをエッチングし難い条件とする。これにより、エッチングを、窒化シリコン膜１２の部分において止めることができる。
【００２７】
引き続き、エッチングを続行し、窒化シリコン膜１２、及び窒化シリコン膜８を除去する（図１０Ａ〜図１０Ｄ参照）。これにより、配線溝１４が形成される（図９Ａ〜図９Ｄ参照）。このエッチングは、窒化シリコン膜１２、及び窒化シリコン膜８をエッチングし易く、第１層間絶縁膜１３、及び二酸化シリコン膜１０をエッチングし難い条件とされる。本例では、窒化シリコンをエッチングし易く、二酸化シリコンをエッチングし難い条件とする。これにより、配線溝１４が、例えば、第１層層間絶縁膜１３の部分において不用意に拡大することを抑制できる。さらには、配線溝１４が二酸化シリコン膜１０の部分に重なった場合においても、例えば、浮遊ゲートに達してしまうような穴が形成されることを抑制できる（ワード線と浮遊ゲートとの短絡抑制）。
【００２８】
なお、図９Ａ〜図９Ｄ、及び図１０Ａ〜図１０Ｄに示す工程は、図３１Ａ〜図３１Ｃに示す工夫を施すことも可能である。
【００２９】
図３１Ａは、図９Ｂに示す第１のスタックゲート構造の一つを拡大した断面である。まず、図３１Ａに示す構造の第１層層間絶縁膜１３に対して、第１の配線溝１４-１を形成する。この際、第１の配線溝１４-１の上部の幅（トップ幅）Ｗｔｏｐを、その下部の幅（ボトム幅）Ｗｂｔｍよりも狭くする。つまり、第１の配線溝１４-１に対して、深くなるにつれて先細りするテーパをつける（図３１Ｂ）。テーパは、例えば、エッチングの条件、例えば、搬送ガスと反応ガスとの流量比を調節すれば、制御できる。この後、窒化シリコン膜１２、及び８に対して第２の配線溝１４-２を形成する。この場合にも、深くなるにつれて先細りするテーパをつけても良い（図３１Ｃ）。これもまた、例えば、搬送ガスと反応ガスとの流量比を調節すれば、制御できる。
【００３０】
このように配線溝１４に対し、深くなるにつれて先細りするテープをつける工夫によれば、例えば、図３１Ｄ、あるいは図３１Ｅに示すように、フォトマスクの合わせずれが発生した場合においても、例えば、配線溝１４の底が、導電性ポリシリコン膜６の上面から外れないようにできる。これによる利点は、まず、配線溝１４と導電性ポリシリコン膜６との接触面積のばらつきが小さくなることであり、それ故、ワード線や、ブロック選択線の抵抗値のばらつきを小さくできる。また、配線溝１４の底が、導電性ポリシリコン膜６の上面から外れないから、二酸化シリコン膜１０の不用意なエッチングが無く、ワード線と浮遊ゲートとの短絡防止を、さらに強化することができる。この工夫は、本第１実施形態に限らず、後述する第２、第３実施形態にも適用することができる。
【００３１】
配線溝１４を形成した後、図１０Ａ〜図１０Ｄに示すように、配線溝１４が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜１５を形成する。次いで、タングステン膜１５をＣＭＰし、タングステン膜１５を配線溝１４に埋め込む。
【００３２】
なお、導電物は、配線溝１４の底に露出する導電物を種結晶に用いた選択的エピタキシャル成長法によって形成することも可能である。
【００３３】
次に、図１１Ａ〜図１１Ｄに示すように、タングステン膜１５を配線溝１４に埋め込んだ構造上に、絶縁物、例えば、二酸化シリコンを堆積し、第２層層間絶縁膜１６を形成する。次いで、第２層層間絶縁膜１６に、タングステン膜１５に達する開孔を形成し、また、第２層層間絶縁膜１６及び第１層層間絶縁膜１３に、拡散層１１に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜１７、１８によって埋め込む。
【００３４】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第１実施形態に係る半導体集積回路装置が完成する。
【００３５】
図３２は、実施形態に係る装置と、典型例に係る装置とを比較して示す断面図である。なお、この断面はワード線方向に沿ったものである。
【００３６】
典型例に係る装置は、浮遊ゲート（ＦＧ）、インターゲート絶縁膜、及び制御ゲート（ＷＬ）を含むスタックゲート構造を、一度の加工で形成する。
【００３７】
対して、実施形態に係る装置は、上記スタックゲート構造を段階的に形成する。本例では、スタックゲート構造を、二度の加工で形成する。
【００３８】
このため、実施形態に係る装置は、典型例に係る装置に比較して、各加工段階におけるスタックゲート構造のアスペクト比を低くできる、という利点を得ることができる。このため、実施形態に係る装置は、典型例に係る装置に比較して、加工しやすい。
【００３９】
例えば、典型例に係る装置は、スタックゲート構造を一度の加工で形成するため、そのアスペクト比は、量産上、７．５が限界である。これを超えるアスペクト比とすると、歩留りの悪化が避けられず、量産には適さない。
【００４０】
対して、実施形態に係る装置は、各加工段階におけるスタックゲート構造のアスペクト比を７．５としながら形成すれば、スタックゲート構造のアスペクト比を、７．５を超えるものとできる。即ち、７．５を超えるアスペクト比を持つスタックゲート構造を、量産に適した状態で形成することができる。７．５を超えるアスペクト比を持つスタックゲート構造は、例えば、ワード線の断面積を大きくでき、その抵抗値の増大の抑制に有利である。
【００４１】
また、典型例に係る装置に示されるように、スタックゲート構造間の開口のアスペクト比も、量産上、７．５が限界である。これを超えるアスペクト比とすると、メモリセルトランジスタをワード線方向に沿ってより稠密に配置できるが、上述の通り、歩留りの悪化が避けられず、量産には適さない。
【００４２】
対して、実施形態に係る装置は、開口のアスペクト比についても、量産に適した状態で７．５を超えることができる。従って、実施形態に係る装置によれば、典型例に係る装置に比較し、量産に適した状態でメモリセルトランジスタをワード線方向に沿ってより稠密に配置することも可能である。
【００４３】
また、実施形態に係る装置は、スタックゲート構造間を絶縁する層間絶縁膜が階層的構造を有する。本例の層間絶縁膜は、第１〜第３の絶縁膜の３階層構造である。第１の絶縁膜は、浮遊ゲート間、及び制御ゲートの一部分間を絶縁する。第２の絶縁膜は、制御ゲートの他部分間を絶縁する。そして、第１の絶縁膜と第２の絶縁膜との間に、第３の絶縁膜が設けられる。第３の絶縁膜は、第１、第２の絶縁膜に対してエッチング選択比をとれる材料が選ばれる。
【００４４】
このため、実施形態に係る装置は、第２の絶縁膜に、制御ゲートを形成するための溝を形成する際、この溝を第３の絶縁膜の部分において止めることができる。つまり、溝が第１の絶縁膜にまで進んで形成されることを抑制できる。溝が第１の絶縁膜にまで進んで形成されると、制御ゲートと浮遊ゲートとが短絡する。この事情を、実施形態では解消でき、加工しやすい構造である。
【００４５】
また、実施形態に係る装置の制御ゲートは、インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜とを含む。
【００４６】
そして、第１の導電膜の厚さ（図６Ａ〜図６Ｄ中の参照符号Ｈ１）を、第１の導電膜のゲート幅方向に沿った幅（図４Ａ〜図４Ｄ中の参照符号Ｌ１）、及びゲート長方向に沿った幅（図７Ａ〜図７Ｄ中の参照符号Ｌ１）の双方に対して１．５倍以下としても良い。
【００４７】
これによれば、スタックゲート構造の加工段階、例えば、最初の加工段階において、アスペクト比の増大を抑制できる。よって、加工しやすい。また、アスペクト比を固定、例えば、図３２に示すように、７．５に固定した場合には、浮遊ゲートの厚さを厚くできる。浮遊ゲートを厚くできると、例えば、図５Ａ〜図５Ｄに示した浮遊ゲートの側壁を露出させる工程において、側壁を露出させやすい構造とできる。あるいは側壁の露出面積を大きくすることも可能であるので、制御ゲートと浮遊ゲートとの結合容量の増加に有利な構造とできる。
【００４８】
また、第１の導電膜のトップ幅をＬ１とし、第２の導電膜のトップ幅をＬ２とし、第２の導電膜のボトム幅をＬ３としたとき、“Ｌ２＞Ｌ３”、かつ、“Ｌ１＞Ｌ３”としても良い。
【００４９】
これによれば、フォトマスクの合わせずれが発生した場合においても、例えば、第２の導電膜が、第１の導電膜の上面から外れないようにできる。これによる利点は、図３１Ａ〜図３１Ｅを参照して説明した通りである。
【００５０】
このように、実施形態に係る装置によれば、制御ゲート（ワード線）の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供できる。
【００５１】
（第２実施形態）
第２実施形態が第１実施形態と異なるところは、浮遊ゲートの側壁を、ＳＴＩから露出させないことにある。
【００５２】
以下、この発明の第２実施形態を、その製造方法とともに説明する。
【００５３】
図１２Ａ〜図１９Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図１２Ｂ〜図１９Ｂは図１２Ａ〜図１９Ａ中のＢ−Ｂ線に沿う断面図であり、図１２Ｃ〜図１９Ｃは図１２Ａ〜図１９Ａ中のＣ−Ｃ線に沿う断面図である。図１２Ｄ〜図１９Ｄは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。
【００５４】
まず、図１Ａ〜図４Ｄを参照して説明した方法により、図１２Ａ〜図１２Ｄに示す構造得る。
【００５５】
次に、図１３Ａ〜図１３Ｄに示すように、窒化シリコン膜４上に、フォトレジストを塗布し、フォトレジスト膜（図示せず）を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、ＳＴＩ形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜４をパターニングし、窒化シリコン膜４をアクティブエリア形成パターンに応じたパターンとする。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜４をマスクに用いて、基板１をエッチングし、基板１にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板１の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜４をストッパに用いて、二酸化シリコン膜をＣＭＰし、シャロートレンチを二酸化シリコンによって埋め込む。これにより、ＳＴＩが形成される。
【００５６】
次に、図１４Ａ〜図１４Ｄに示すように、図１３Ａ〜図１３Ｄに示す構造上に、インターゲート絶縁膜５を形成する。本例のインターゲート絶縁膜５は、第１実施形態におけるインターゲート絶縁膜５よりも、誘電率の高い絶縁物が選ばれる。例えば、ＯＮＯ膜よりも誘電率が高い絶縁物が選ばれる。そのような絶縁物の一例は、アルミナである。
【００５７】
これ以降の工程は、例えば、第１実施形態と同様で良い。よって、簡単に説明する。
【００５８】
インターゲート絶縁膜５を形成した後、インターゲート絶縁膜５に、開孔７を形成する。次いで、開孔７が形成されたインターゲート絶縁膜７上に、導電性ポリシリコン膜６を形成する。次いで、導電性ポリシリコン膜６上に、キャップ膜、本例では、窒化シリコン膜８を形成する。
【００５９】
次に、図１５Ａ〜図１５Ｄに示すように、窒化シリコン膜８、導電性ポリシリコン膜６、インターゲート絶縁膜５、及び導電性ポリシリコン膜３を、ＲＩＥし、第１のスタックゲート構造を形成する。
【００６０】
次に、図１６Ａ〜図１６Ｄに示すように、第１のスタックゲート構造、及びＳＴＩをマスクに用いて、基板１に、Ｎ型の不純物、例えば、リン、あるいは砒素をイオン注入し、Ｎ型拡散層９を形成する。次いで、Ｎ型拡散層９を形成した後の構造上に、二酸化シリコン膜１０を形成する。次いで、二酸化シリコン膜１０をＲＩＥし、二酸化シリコン膜１０を、第１のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、第１実施形態と同様に、二酸化シリコン膜１０によって埋め込まれる。次いで、第１のスタックゲート構造、二酸化シリコン膜１０、及びＳＴＩをマスクに用いて、基板１に、Ｎ型の不純物、例えば、リン、あるいは砒素をイオン注入し、Ｎ型拡散層１１を形成する。次いで、Ｎ型拡散層１１を形成した後の構造上に、窒化シリコン膜１２を形成する。次いで、窒化シリコン膜１２上に、絶縁物、例えば、二酸化シリコンを堆積し、第１層層間絶縁膜１３を形成する。
【００６１】
次に、図１７Ａ〜図１７Ｄに示すように、第１層層間絶縁膜１３に、配線溝１４を形成する。引き続きエッチングを続行し、窒化シリコン膜１２、及び窒化シリコン膜８を除去する（図１８Ａ〜図１８Ｄ参照）。これにより、第１層層間絶縁膜１３、窒化シリコン膜１２、及び窒化シリコン膜８に、配線溝１４を形成する。
【００６２】
次に、図１８Ａ〜図１８Ｄに示すように、配線溝１４が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜１５を形成する。次いで、タングステン膜１５をＣＭＰし、タングステン膜１５を配線溝１４に埋め込む。
【００６３】
次に、図１９Ａ〜図１９Ｄに示すように、タングステン膜１５を配線溝１４に埋め込んだ構造上に、第２層層間絶縁膜１６を形成する。次いで、第２層層間絶縁膜１６に、タングステン膜１５に達する開孔を形成し、また、第２層層間絶縁膜１６及び第１層層間絶縁膜１３に、拡散層１１に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜１７、１８によって埋め込む。
【００６４】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第２実施形態に係る半導体集積回路装置が完成する。
【００６５】
第２実施形態においても、第１実施形態と同様の利点を得ることができる。
【００６６】
（第３実施形態）
第３実施形態が第１実施形態と異なるところは、第１の導電膜（導電性ポリシリコン膜６）を、ワード線方向に沿ったメモリセルトランジスタ毎に分離することにある。
【００６７】
以下、この発明の第３実施形態を、その製造方法とともに説明する。
【００６８】
図２０Ａ〜図２９Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図２０Ｂ〜図２９Ｂは図２０Ａ〜図２９Ａ中のＢ−Ｂ線に沿う断面図であり、図２０Ｃ〜図２９Ｃは図２０Ａ〜図２９Ａ中のＣ−Ｃ線に沿う断面図である。図２０Ｄ〜図２９Ｄは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。
【００６９】
まず、図１Ａ〜図２Ｄを参照して説明した方法により、図２０Ａ〜図２０Ｄに示す構造得る。
【００７０】
次に、図２１Ａ〜図２１Ｄに示すように、導電性ポリシリコン膜３上に、インターゲート絶縁膜５を形成する。インターゲート絶縁膜５の一例は、二酸化シリコン／窒化シリコン／二酸化シリコンの積層膜、いわゆるＯＮＯ膜である。次いで、インターゲート絶縁膜５に、開孔７を形成する。次いで、開孔７が形成されたインターゲート絶縁膜７上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜６を形成する。次いで、導電性ポリシリコン膜６上に、キャップ膜、本例では、窒化シリコン膜４を形成する。キャップ膜は、例えば、基板１に、シャロートレンチを形成するときにはエッチングのマスクとなり、また、シャロートレンチに絶縁物を埋め込むときにはポリッシングのストッパにもなる。このため、その材料には、基板１、及びシャロートレンチに埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜６上に、例えば、窒化シリコンを堆積し、窒化シリコン膜４を形成する。
【００７１】
次に、図２２Ａ〜図２２Ｄに示すように、窒化シリコン膜４上に、フォトレジストを塗布し、フォトレジスト膜（図示せず）を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、ＳＴＩ形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜４をパターニングし、窒化シリコン膜４をアクティブエリア形成パターンに応じたパターンとする。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜４をマスクに用いて、導電性ポリシリコン膜６、インターゲート絶縁膜５、導電性ポリシリコン膜３、ゲート絶縁膜２、及び基板１をエッチングし、基板１にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板１の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜４をストッパに用いて、二酸化シリコン膜をＣＭＰし、シャロートレンチを二酸化シリコンによって埋め込む。これにより、ＳＴＩが形成される。
【００７２】
次に、図２３Ａ〜図２３Ｄに示すように、窒化シリコン膜４を除去した後、ＳＴＩをＣＭＰし、その表面を平坦化する。
【００７３】
次に、図２４Ａ〜図２４Ｄに示すように、ＳＴＩの表面を平坦化した構造上に、キャップ膜を形成する。キャップ膜は、例えば、スタックゲート構造を加工するときにはエッチングのマスクとなり、また、スタックゲート構造間に絶縁物を埋め込むときにはエッチングのストッパとなる。このため、その材料には、スタックゲート構造に含まれる導電物、及びスタックゲート構造間に埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。また、スタックゲート構造間において、ＳＴＩの不用意な後退を防ぐために、ＳＴＩに含まれる絶縁物に対してもエッチング選択比をとれるものが選ばれるのが良い。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜６上、及びＳＴＩ上に、例えば、窒化シリコンを堆積し、キャップ膜として窒化シリコン膜８を形成する。次いで、窒化シリコン膜８上に、フォトレジストを塗布し、フォトレジスト膜（図示せず）を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜を、ワード線形成パターン、ブロック選択線形成パターン、及び周辺トランジスタのゲート形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜８を、ＲＩＥする。次いで、フォトレジスト膜を剥離する。
【００７４】
次に、図２５Ａ〜図２５Ｄに示すように、次いで、窒化シリコン膜８をマスクに用いて、導電性ポリシリコン膜６、インターゲート絶縁膜５、及び導電性ポリシリコン膜３を、ＲＩＥし、第１のスタックゲート構造を形成する。
【００７５】
これ以降の工程は、例えば、第１実施形態と同様で良い。よって、簡単に説明する。
【００７６】
次に、図２６Ａ〜図２６Ｄに示すように、第１のスタックゲート構造、及びＳＴＩをマスクに用いて、基板１に、Ｎ型の不純物、例えば、リン、あるいは砒素をイオン注入し、Ｎ型拡散層９を形成する。次いで、Ｎ型拡散層９を形成した後の構造上に、二酸化シリコン膜１０を形成する。次いで、二酸化シリコン膜１０をＲＩＥし、二酸化シリコン膜１０を、第１のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、第１、第２実施形態と同様に、二酸化シリコン膜１０によって埋め込まれる。次いで、第１のスタックゲート構造、二酸化シリコン膜１０、及びＳＴＩをマスクに用いて、基板１に、Ｎ型の不純物、例えば、リン、あるいは砒素をイオン注入し、Ｎ型拡散層１１を形成する。次いで、Ｎ型拡散層１１を形成した後の構造上に、窒化シリコン膜１２を形成する。次いで、窒化シリコン膜１２上に、絶縁物、例えば、二酸化シリコンを堆積し、第１層層間絶縁膜１３を形成する。
【００７７】
次に、図２７Ａ〜図２７Ｄに示すように、第１層層間絶縁膜１３に、配線溝１４を形成する。引き続きエッチングを続行し、窒化シリコン膜１２、及び窒化シリコン膜８を除去する（図２８Ａ〜図２８Ｄ参照）。これにより、第１層層間絶縁膜１３、窒化シリコン膜１２、及び窒化シリコン膜８に、配線溝１４を形成する。
【００７８】
次に、図２８Ａ〜図２８Ｄに示すように、配線溝１４が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜１５を形成する。次いで、タングステン膜１５をＣＭＰし、タングステン膜１５を配線溝１４に埋め込む。
【００７９】
次に、図２９Ａ〜図２９Ｄに示すように、タングステン膜１５を配線溝１４に埋め込んだ構造上に、第２層層間絶縁膜１６を形成する。次いで、第２層層間絶縁膜１６に、タングステン膜１５に達する開孔を形成し、また、第２層層間絶縁膜１６及び第１層層間絶縁膜１３に、拡散層１１に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜１７、１８によって埋め込む。
【００８０】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第２実施形態に係る半導体集積回路装置が完成する。
【００８１】
第３実施形態においても、第１実施形態と同様の利点を得ることができる。
【００８２】
さらに、第３実施形態によれば、第１の導電膜（導電性ポリシリコン膜６）を、ワード線方向に沿ったメモリセルトランジスタ毎に分離する。このため、第１の導電膜と浮遊ゲート（導電性ポリシリコン膜３）との間にあるインターゲート絶縁膜５を、ワード線方向に沿ったメモリセルトランジスタ毎に分離することができる。従って、浮遊ゲートからの、インターゲート絶縁膜５を介した電荷のリークを抑制することができる。よって、第３実施形態は、第１実施形態に比較して、電荷保持特性が良い、という利点を、さらに、得ることができる。
【００８３】
以上、この発明を第１〜第３実施形態により説明したが、この発明は、上記第１〜第３実施形態に限られるものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００８４】
また、上記実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００８５】
また、上記実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。例えば、ＡＮＤ型、ＮＯＲ型等である。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００８６】
【図１】図１Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１Ｂは図１Ａ中のＢ−Ｂ線に沿う断面図、図１Ｃは図１Ａ中のＣ−Ｃ線に沿う断面図、図１Ｄは周辺トランジスタの断面図
【図２】図２Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２Ｂは図２Ａ中のＢ−Ｂ線に沿う断面図、図２Ｃは図２Ａ中のＣ−Ｃ線に沿う断面図、図２Ｄは周辺トランジスタの断面図
【図３】図３Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図３Ｂは図３Ａ中のＢ−Ｂ線に沿う断面図、図３Ｃは図３Ａ中のＣ−Ｃ線に沿う断面図、図３Ｄは周辺トランジスタの断面図
【図４】図４Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図４Ｂは図４Ａ中のＢ−Ｂ線に沿う断面図、図４Ｃは図４Ａ中のＣ−Ｃ線に沿う断面図、図４Ｄは周辺トランジスタの断面図
【図５】図５Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図５Ｂは図５Ａ中のＢ−Ｂ線に沿う断面図、図５Ｃは図５Ａ中のＣ−Ｃ線に沿う断面図、図５Ｄは周辺トランジスタの断面図
【図６】図６Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図６Ｂは図６Ａ中のＢ−Ｂ線に沿う断面図、図６Ｃは図６Ａ中のＣ−Ｃ線に沿う断面図、図６Ｄは周辺トランジスタの断面図
【図７】図７Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図７Ｂは図７Ａ中のＢ−Ｂ線に沿う断面図、図７Ｃは図７Ａ中のＣ−Ｃ線に沿う断面図、図７Ｄは周辺トランジスタの断面図
【図８】図８Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図８Ｂは図８Ａ中のＢ−Ｂ線に沿う断面図、図８Ｃは図８Ａ中のＣ−Ｃ線に沿う断面図、図８Ｄは周辺トランジスタの断面図
【図９】図９Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図９Ｂは図９Ａ中のＢ−Ｂ線に沿う断面図、図９Ｃは図９Ａ中のＣ−Ｃ線に沿う断面図、図９Ｄは周辺トランジスタの断面図
【図１０】図１０Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１０Ｂは図１０Ａ中のＢ−Ｂ線に沿う断面図、図１０Ｃは図１０Ａ中のＣ−Ｃ線に沿う断面図、図１０Ｄは周辺トランジスタの断面図
【図１１】図１１Ａはこの発明の第１実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１１Ｂは図１１Ａ中のＢ−Ｂ線に沿う断面図、図１１Ｃは図１１Ａ中のＣ−Ｃ線に沿う断面図、図１１Ｄは周辺トランジスタの断面図
【図１２】図１２Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１２Ｂは図１２Ａ中のＢ−Ｂ線に沿う断面図、図１２Ｃは図１２Ａ中のＣ−Ｃ線に沿う断面図、図１２Ｄは周辺トランジスタの断面図
【図１３】図１３Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１３Ｂは図１３Ａ中のＢ−Ｂ線に沿う断面図、図１３Ｃは図１３Ａ中のＣ−Ｃ線に沿う断面図、図１３Ｄは周辺トランジスタの断面図
【図１４】図１４Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１４Ｂは図１４Ａ中のＢ−Ｂ線に沿う断面図、図１４Ｃは図１４Ａ中のＣ−Ｃ線に沿う断面図、図１４Ｄは周辺トランジスタの断面図
【図１５】図１５Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１５Ｂは図１５Ａ中のＢ−Ｂ線に沿う断面図、図１５Ｃは図１５Ａ中のＣ−Ｃ線に沿う断面図、図１５Ｄは周辺トランジスタの断面図
【図１６】図１６Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１６Ｂは図１６Ａ中のＢ−Ｂ線に沿う断面図、図１６Ｃは図１６Ａ中のＣ−Ｃ線に沿う断面図、図１６Ｄは周辺トランジスタの断面図
【図１７】図１７Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１７Ｂは図１７Ａ中のＢ−Ｂ線に沿う断面図、図１７Ｃは図１７Ａ中のＣ−Ｃ線に沿う断面図、図１７Ｄは周辺トランジスタの断面図
【図１８】図１８Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１８Ｂは図１８Ａ中のＢ−Ｂ線に沿う断面図、図１８Ｃは図１８Ａ中のＣ−Ｃ線に沿う断面図、図１８Ｄは周辺トランジスタの断面図
【図１９】図１９Ａはこの発明の第２実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図１９Ｂは図１９Ａ中のＢ−Ｂ線に沿う断面図、図１９Ｃは図１９Ａ中のＣ−Ｃ線に沿う断面図、図１９Ｄは周辺トランジスタの断面図
【図２０】図２０Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２０Ｂは図２０Ａ中のＢ−Ｂ線に沿う断面図、図２０Ｃは図２０Ａ中のＣ−Ｃ線に沿う断面図、図２０Ｄは周辺トランジスタの断面図
【図２１】図２１Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２１Ｂは図２１Ａ中のＢ−Ｂ線に沿う断面図、図２１Ｃは図２１Ａ中のＣ−Ｃ線に沿う断面図、図２１Ｄは周辺トランジスタの断面図
【図２２】図２２Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２２Ｂは図２２Ａ中のＢ−Ｂ線に沿う断面図、図２２Ｃは図２２Ａ中のＣ−Ｃ線に沿う断面図、図２２Ｄは周辺トランジスタの断面図
【図２３】図２３Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２３Ｂは図２３Ａ中のＢ−Ｂ線に沿う断面図、図２３Ｃは図２３Ａ中のＣ−Ｃ線に沿う断面図、図２３Ｄは周辺トランジスタの断面図
【図２４】図２４Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２４Ｂは図２４Ａ中のＢ−Ｂ線に沿う断面図、図２４Ｃは図２４Ａ中のＣ−Ｃ線に沿う断面図、図２４Ｄは周辺トランジスタの断面図
【図２５】図２５Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２５Ｂは図２５Ａ中のＢ−Ｂ線に沿う断面図、図２５Ｃは図２５Ａ中のＣ−Ｃ線に沿う断面図、図２５Ｄは周辺トランジスタの断面図、図２５Ｅは図２５Ａ中のＥ−Ｅ線に沿う断面図
【図２６】図２６Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２６Ｂは図２６Ａ中のＢ−Ｂ線に沿う断面図、図２６Ｃは図２６Ａ中のＣ−Ｃ線に沿う断面図、図２６Ｄは周辺トランジスタの断面図
【図２７】図２７Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２７Ｂは図２７Ａ中のＢ−Ｂ線に沿う断面図、図２７Ｃは図２７Ａ中のＣ−Ｃ線に沿う断面図、図２７Ｄは周辺トランジスタの断面図
【図２８】図２８Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２８Ｂは図２８Ａ中のＢ−Ｂ線に沿う断面図、図２８Ｃは図２８Ａ中のＣ−Ｃ線に沿う断面図、図２８Ｄは周辺トランジスタの断面図
【図２９】図２９Ａはこの発明の第３実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図２９Ｂは図２９Ａ中のＢ−Ｂ線に沿う断面図、図２９Ｃは図２９Ａ中のＣ−Ｃ線に沿う断面図、図２９Ｄは周辺トランジスタの断面図
【図３０】図３０Ａ〜図３０Ｅはこの発明の実施形態の変形例を示す断面図
【図３１】図３１Ａ〜図３１Ｅはこの発明の実施形態の工夫を示す断面図
【図３２】図３２は実施形態に係る装置と典型例に係る装置とを比較して示す断面図
【符号の説明】
【００８７】
１…シリコン基板（半導体基板）、３…導電性ポリシリコン膜（浮遊ゲート）、５…インターゲート絶縁膜、６…導電性ポリシリコン膜（第１の導電膜）、１０、１３…二酸化シリコン膜（第１、第２の絶縁膜）、１２…窒化シリコン膜（第３の絶縁膜）、１５…タングステン膜（第２の導電膜）。
【図１】
2006351789.tif 000003
【図２】
2006351789.tif 000004
【図３】
2006351789.tif 000005
【図４】
2006351789.tif 000006
【図５】
2006351789.tif 000007
【図６】
2006351789.tif 000008
【図７】
2006351789.tif 000009
【図８】
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【図９】
2006351789.tif 000011
【図１０】
2006351789.tif 000012
【図１１】
2006351789.tif 000013
【図１２】
2006351789.tif 000014
【図１３】
2006351789.tif 000015
【図１４】
2006351789.tif 000016
【図１５】
2006351789.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2006351789.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2006351789.tif 000029
【図２８】
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【図２９】
2006351789.tif 000031
【図３０】
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【図３１】
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【図３２】
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