(57)【要約】【課題】  遅延偏差を吸収すると共に、ＡＤ変換器へのサンプリングクロックの位相を制御することによって、回路規模の増大を抑え、コストを低減した受信機を提供する。【解決手段】  制御部５０が、温度情報及びキャリア周波数情報を基に、ＡＤ変換器２０へ入力されるサンプリングクロックの位相を制御し、当該サンプリングクロックでＡＤ変換器２０でのサンプリングを行い、位相調整部４１に書き込み、位相調整部４１から標準クロックでデータを出力するようにしているので、遅延偏差を吸収し、更に回路規模の増大を抑え、コストを低減できる受信機である。【選択図】        図１
2006174228.tif 000002
【特許請求の範囲】
【請求項１】
複数のキャリア信号の受信を行う受信機であって、
アンテナによって受信され、当該受信信号の帯域外信号を減衰し、希望信号のレベルに調整し、無線周波数を中間周波数へ変換する無線部と、
該無線部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換器と、
標準クロックで動作し、該ＡＤ変換器から出力されるデジタル信号を同相成分と直交成分に直交検波し、信号を復元する復調部と、
標準クロックを生成するクロック生成部と、
入力される温度情報及びキャリア周波数情報を基に、該クロック生成部から入力された標準クロックを正転又は反転してサンプリングクロックとして該ＡＤ変換器に出力する制御部とを有し、
前記復調部の入力部分に該サンプリングクロックで前記ＡＤ変換器からの信号を読み込み、標準クロックで該信号を読み出す位相調整部を設けたことを特徴とする受信機。
【請求項２】
複数のキャリア信号の受信を行う受信機であって、
アンテナによって受信され、当該受信信号の帯域外信号を減衰し、希望信号のレベルに調整し、無線周波数を中間周波数へ変換する無線部と、
該無線部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換器と、
標準クロックで動作し、該ＡＤ変換器から出力されるデジタル信号を同相成分と直交成分に直交検波し、信号を復元する復調部と、
標準クロックを生成するクロック生成部と、
入力される温度情報及びキャリア周波数情報を基に、該クロック生成部から入力された標準クロックの位相を制御してサンプリングクロックとして該ＡＤ変換器に出力する位相制御部とを有し、
前記復調部の入力部分に該サンプリングクロックで前記ＡＤ変換器からの信号を読み込み、標準クロックで該信号を読み出す位相調整部を設けたことを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信システムの受信機に係り、特に、ＡＤ変換器への入力クロックの位相を制御することで、マルチキャリア処理の遅延時間偏差を低コストで解消する受信機に関する。
【背景技術】
【０００２】
ＣＤＭＡ（符号分割多元接続方式：Code Division Multiple Access）システムにおける従来の受信機について図５を参照しながら説明する。図５は、従来例に係る受信機の構成ブロック図である。
【０００３】
従来例に係る受信機は、図５に示すように、無線部１０と、アナログ／デジタル変換器（ＡＤＣ）２０と、クロック生成部３０と、復調部４０とから構成されている。
尚、受信機にはベースバンド信号処理部１００が接続されている。
【０００４】
そして、無線部１０は、アンテナ１１と、プリセレクティング・フィルタ１２と、低雑音増幅器１３と、周波数変換部１４と、局部発振器１５と、ＩＦフィルタ１６と、自動利得制御部１７とから構成されている。
また、復調部４０は、直交検波部４２と、ベースバンドフィルタ４３とから構成されている。
【０００５】
尚、マルチキャリア信号を受信する場合には、アンテナ１１、プリセレクティング・フィルタ１２と低雑音増幅器１３は共通に利用することができるが、その他の構成部分はキャリア毎に必要になる。
【０００６】
受信機における動作を説明する。
無線部１０のアンテナ１１は、到来した電波を受信し、プリセレクティング・フィルタ１２は、アンテナ１１から入力された信号について帯域外信号を減衰する。
低雑音増幅器１３は、プレセレクティング・フィルタ１２からの出力信号を出来るだけノイズが付加しないようにし、希望の信号レベルを上げる。
【０００７】
周波数変換部１４は、低雑音増幅器１３から出力される無線周波数（ＲＦ）と局部発振器１５から出力される搬送周波数（ＬＯ）の信号とを混合して無線信号をより低い中間周波数（ＩＦ）に変換する。
【０００８】
ＩＦフィルタ（中間周波数フィルタ）１６は、周波数変換部１４によって生成された不要の周波数成分と隣接周波数チャネルからの信号を減衰する。
自動利得制御部１７は、ＩＦフィルタ１６からの出力に対して、受信アンテナ１１に入力される広範囲の信号レベルを制御するために自動利得の制御を行う。
【０００９】
ＡＤ変換器（ＡＤコンバータ：ＡＤＣ）２０は、クロック生成部３０から入力されるクロック（ＣＬＫ）に基づいて自動利得制御部１７から出力されるアナログ信号をデジタル信号に変換する。
【００１０】
復調部４０における直交検波部４２は、デジタル直交検波を行い、ＡＤコンバータ２０からの出力をＩ成分（同相成分）とＱ成分（直交成分）に分離し、ベースバンドフィルタ４３は、元の信号を復元し、ベースバンド信号処理部１００に伝送する。
そして、ベースバンド信号処理部１００は、Ｉ，Ｑ成分のデータを信号処理する。
【００１１】
クロック生成部３０は、ベースバンド信号処理部１００からのタイミング信号を基にＡＤコンバータ２０及び復調部４０にクロック（ＣＬＫ）を供給する。
【００１２】
上記受信機を備えるＣＤＭＡシステムにおいて、近年、受信機とベースバンド信号処理部１００とのインターフェイスにて、マルチキャリア処理(複数のキャリアを受信処理して、ベースバンド信号処理部へ伝送する処理)に、遅延時間偏差が規定される場合が発生することが判明した。
【００１３】
具体的には、ベースバンド信号処理部１００にとってみれば、各キャリア毎に遅延時間が異なるのは、処理の都合上好ましくない。なぜなら、ベースバンド処理部１００では各キャリア間の遅延時間差が把握できないためである。
【００１４】
また、仮にその遅延時間差が把握できたとしても、キャリア間の遅延時間偏差をベースバンド信号処理部にて複雑な補正をする必要がある。
この場合、ベースバンド処理部１００とのインターフェイスは、低価格化及び小型化のため、可能な限り低速な周波数でインターフェイスを実現するのが一般的であるから、低速なサンプリング周波数では、時間分解能が足らず、複雑な信号処理を実現するには、低速の周波数を高い周波数に上昇してキャリア間の遅延時間偏差に基づき補正する必要がある。当然のことながら、これではベースバンド処理部が高額／大規模回路化するものである。
【００１５】
尚、キャリア毎の遅延時間偏差が発生する原因を説明すると、一般に、アナログ部品では、固体ばらつきや温度変化により必ず遅延偏差を持つ。ｃｄｍａ２０００受信機で使用するデバイスの遅延時間偏差を一例として挙げると、デュプレクサ（プリセレクティング・フィルタ）では±５０ｎｓｅｃ、ＳＡＷ（Surface Acoustic Wave：弾性表面波）フィルタ（ＩＦフィルタ）では、＋６０ｎｓｅｃ／−５０ｎｓｅｃ（２段構成時）となっており、最悪想定遅延偏差は、＋１１０ｎｓｅｃ／−１００ｎｓｅｃとなる。これは、ＣＰＲＩ（Common Public Radio Interface）と呼ばれる、送受信機能を備えた送信増幅装置のインターフェイス世界規格（±１０２ｎｓｅｃ＠ｃｄｍａ２０００）を理論上超えてしまうことになる。
【００１６】
そこで、従来技術では、キャリア毎に生じる遅延偏差を低減するために、各アナログ部品を高額化・大規模化させなければならないという問題があった。
例えばＳＡＷフィルタでは、所望帯域近傍の帯域外減衰量が多い（フィルタ特性が急峻である）場合に、遅延偏差を大きくしていることから、その対策として帯域外減衰量を緩和（フィルタ特性をなだらかに）することが考えられる。
【００１７】
但し、帯域外減衰量を緩和すると、当該システムが要求する減衰量が足らず、ＳＡＷフィルタを更にもう1つ、場合によってはもう2つと数を増やさなければならず、回路規模が増大するものとなっていた。
【００１８】
尚、ベースバンド信号復調装置としては、特開平６−２１６８９６号公報がある。
【００１９】
【特許文献１】特開平６−２１６８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そのため、上述したアナログ領域における遅延偏差を規格内に収めるために、何らかの手段にて遅延偏差を吸収する必要がある。デジタル信号領域で実現する遅延時間調整の方法として、第１の解決策（解決策１）として、ＡＤコンバータのサンプリング周波数を上げること、第２の解決策（解決策２）として、シフトレジスタを使用すること、第３の解決策（解決策３）として、復調部におけるベースバンドフィルタの係数を変えることである。
【００２１】
以下、各解決策について説明する。
解決策１として、ＡＤコンバータのサンプリング周波数を上げることが考えられる。サンプリング周波数が上がると、周波数の逆数に応じて、遅延時間の分解能が向上し、遅延偏差を吸収できる。
しかしながら、高速サンプリングのＡＤコンバータを使用すると、ＡＤコンバータ及び後段回路のコストが上昇し、回路規模が増大する傾向にある。
【００２２】
解決策２として、ＡＤコンバータからの出力信号を分岐して、一方をシフトレジスタを用いて遅延させ、他方を遅延させず、両信号について温度情報、周波数情報によりいずれかを選択して直交検波部に出力することで、遅延偏差を吸収するものである。
【００２３】
解決策２について、図６を参照しながら説明する。図６は、解決策２に係る受信機の構成ブロック図である。尚、図５と同様の構成部分については同様の符号を付し、説明を省略する。
解決策２に係る受信機は、図６に示すように、図５と相違する構成部分が復調部４０である。
図６の復調部４０は、シフトレジスタ４４と、セレクタ４５と、直交検波部４２と、ベースバンドフィルタ４３とから構成されている。尚、直交検波部４２及びベースバンドフィルタ４３は、図５のものと同様である。
【００２４】
ＡＤコンバータ（ＡＤＣ）２０から出力されたデジタル信号は、分岐されてシフトレジスタ４４とセレクタ４４の一方の入力端子に入力される。
シフトレジスタ４４は、ＡＤコンバータ２０からのデジタル信号を遅延させ、セレクタ４４の他方の入力端子に出力する。
【００２５】
セレクタ４４は、図示していない制御部（ＣＰＵ）から温度情報、周波数情報に基づく選択信号が入力され、当該選択信号によりＡＤコンバータ２０からのデジタル信号又はシフトレジスタ４４からのデジタル信号のいずれかを選択して直交検波部４２に出力する。
シフトレジスタ４４、直交検波部４２及びベースバンドフィルタ４３は、クロック生成部３０からのクロック（ＣＬＫ）によって動作する。
【００２６】
尚、制御部は、機器の温度情報をセンサ等から入力し、受信信号の周波数情報を検波器等で入力して、遅延偏差を発生させる温度、周波数の変動がある場合には、セレクタ４４にシフトレジスタ４４から入力される信号を選択するよう選択信号を出力し、遅延偏差が発生するものでない場合にはＡＤコンバータ２０から入力される信号を選択するよう選択信号を出力する。
【００２７】
図６に示したような復調部４０の構成及び動作により、遅延設定が可能となり、遅延偏差を吸収可能となるが、シフトレジスタ４４の動作クロック以下での遅延時間の制御は不可能であり、精度の高い遅延設定ができないものとなっていた。
【００２８】
解決策３として、復調部４０におけるベースバンドフィルタ４３の係数を変えることで、遅延偏差を吸収することが考えられる。
復調部４０において、ベースバンドフィルタ部はＦＩＲ（有限長インパルス応答：Finite Impulse Response）フィルタの構成で実現されるが、フィルタ係数の変更により遅延時間を調整することが可能である。
【００２９】
実現例として図７に２種類の異なるフィルタ係数のインパルス応答を示す。図７は、ベースバンドフィルタのインパルス応答を示す図である。また、各係数のインパルス応答に対応した周波数特性を図８に、遅延時間特性を図９に示す。図８は、ベースバンドフィルタの周波数特性を示す図であり、図９は、ベースバンドフィルタの遅延時間特性を示す図である。
【００３０】
図８を参照すると、２つのインパルス応答に対応するフィルタの周波数特性は等しものの、図９を参照すると、２つのインパルス応答に対応するフィルタの遅延時間は異なる。図９では、係数１の遅延時間が小さく、係数２の遅延時間が大きくなっている。つまり、フィルタ係数の設定により遅延時間の制御が可能なことを示している。
【００３１】
しかしながら、ＦＩＲフィルタをＬＳＩ（大規模集積回路：Large Scale Integrated Circuit）やＦＰＧＡ（プログラム可能なゲートアレー：Field Programmable Logic Device）のようなハードで実現する場合、フィルタ係数を固定値にしたり、フィルタ係数として左右対称な係数を選択することにより、ハード規模の低減が実現できたが、フィルタ係数を可変にすると上記制約が不可能となり、回路規模の増大は、結果として、装置としてコスト増加につながるものである。
【００３２】
上記解決策１〜３では、遅延偏差を吸収することが技術的には可能であるが、コストの上昇や回路規模の増大といった問題が生じてしまう。
【００３３】
本発明は上記実情に鑑みて為されたもので、遅延偏差を吸収すると共に、ＡＤ変換器への入力クロック（サンプリングクロック）の位相を制御することによって、回路規模の増大を抑え、コストを低減した受信機を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記従来例の問題点を解決するための本発明は、複数のキャリア信号の受信を行う受信機であって、アンテナによって受信され、受信信号の帯域外信号を減衰し、希望信号のレベルに調整し、無線周波数を中間周波数へ変換する無線部と、無線部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換器と、標準クロックで動作し、ＡＤ変換器から出力されるデジタル信号を同相成分と直交成分に直交検波し、信号を復元する復調部と、標準クロックを生成するクロック生成部と、入力される温度情報及びキャリア周波数情報を基に、クロック生成部から入力された標準クロックを正転又は反転してサンプリングクロックとしてＡＤ変換器に出力する制御部とを有し、復調部の入力部分に該サンプリングクロックでＡＤ変換器からの信号を読み込み、標準クロックで該信号を読み出す位相調整部を設けたことを特徴とする。
【００３５】
本発明は、複数のキャリア信号の受信を行う受信機であって、アンテナによって受信され、受信信号の帯域外信号を減衰し、希望信号のレベルに調整し、無線周波数を中間周波数へ変換する無線部と、無線部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換器と、標準クロックで動作し、ＡＤ変換器から出力されるデジタル信号を同相成分と直交成分に直交検波し、信号を復元する復調部と、標準クロックを生成するクロック生成部と、入力される温度情報及びキャリア周波数情報を基に、クロック生成部から入力された標準クロックの位相を制御してサンプリングクロックとしてＡＤ変換器に出力する位相制御部とを有し、復調部の入力部分にサンプリングクロックでＡＤ変換器からの信号を読み込み、標準クロックで該信号を読み出す位相調整部を設けたことを特徴とする。
【発明の効果】
【００３６】
本発明によれば、複数のキャリア信号の受信を行う受信機であって、アンテナによって受信され、受信信号の帯域外信号を減衰し、希望信号のレベルに調整し、無線周波数を中間周波数へ変換する無線部と、無線部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換器と、標準クロックで動作し、ＡＤ変換器から出力されるデジタル信号を同相成分と直交成分に直交検波し、信号を復元する復調部と、標準クロックを生成するクロック生成部と、入力される温度情報及びキャリア周波数情報を基に、クロック生成部から入力された標準クロックを正転又は反転してサンプリングクロックとしてＡＤ変換器に出力する制御部とを有し、復調部の入力部分に該サンプリングクロックでＡＤ変換器からの信号を読み込み、標準クロックで該信号を読み出す位相調整部を設けた受信機としているので、遅延偏差を吸収すると共に、ＡＤ変換器へのサンプリングクロックの位相を制御することによって、回路規模の増大を抑え、コストを低減できる効果がある。
【００３７】
本発明によれば、複数のキャリア信号の受信を行う受信機であって、アンテナによって受信され、受信信号の帯域外信号を減衰し、希望信号のレベルに調整し、無線周波数を中間周波数へ変換する無線部と、無線部から出力されるアナログ信号をデジタル信号に変換するＡＤ変換器と、標準クロックで動作し、ＡＤ変換器から出力されるデジタル信号を同相成分と直交成分に直交検波し、信号を復元する復調部と、標準クロックを生成するクロック生成部と、入力される温度情報及びキャリア周波数情報を基に、クロック生成部から入力された標準クロックの位相を制御してサンプリングクロックとしてＡＤ変換器に出力する位相制御部とを有し、復調部の入力部分にサンプリングクロックでＡＤ変換器からの信号を読み込み、標準クロックで該信号を読み出す位相調整部を設けた受信機としているので、遅延偏差を吸収すると共に、ＡＤ変換器へのサンプリングクロックの位相を制御することによって、回路規模の増大を抑え、コストを低減できる効果がある。
【発明を実施するための最良の形態】
【００３８】
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る受信機は、温度情報及びキャリア周波数情報を基に、ＡＤ変換器へ入力されるサンプリングクロックの位相を制御し、当該サンプリングクロックでＡＤ変換及び位相調整部の書き込みを行い、位相調整部から標準クロックでデータを出力するようにしているので、遅延偏差を吸収し、更に回路規模の増大を抑え、コストを低減できるものである。
【００３９】
本発明の第１の実施の形態に係る受信機について図１を参照しながら説明する。図１は、本発明の第１の実施の形態に係る受信機の構成ブロック図である。尚、図６と同様の構成をとる部分については同一の符号を付して説明する。
本発明の第１の実施の形態に係る受信機（第１の受信機）は、図１に示すように、無線部１０と、アナログ／デジタル変換器（ＡＤＣ）２０と、クロック生成部３０と、復調部４０と、制御部５０とから構成されている。
尚、受信機にはベースバンド信号処理部１００が接続されている。
【００４０】
そして、無線部１０は、アンテナ１１と、プリセレクティング・フィルタ１２と、低雑音増幅器１３と、周波数変換部１４と、局部発振器１５と、ＩＦフィルタ１６と、自動利得制御部１７とから構成されている。
また、復調部４０は、位相調整部４１と、直交検波部４２と、ベースバンドフィルタ４３とから構成されている。
【００４１】
尚、マルチキャリア信号を受信する場合には、アンテナ１１、プリセレクティング・フィルタ１２と低雑音増幅器１３は共通に利用することができるが、その他の構成部分はキャリア毎に必要になる。
【００４２】
次に、第１の受信機の各部を具体的に説明する。
無線部１０のアンテナ１１は、到来した電波を受信する。
プリセレクティング・フィルタ１２は、アンテナ１１から入力された信号について帯域外信号を減衰する。
低雑音増幅器１３は、プレセレクティング・フィルタ１２からの出力信号にノイズが付加しないように希望の信号レベルに増幅する。
【００４３】
周波数変換部１４は、低雑音増幅器１３から出力される無線周波数（ＲＦ）と局部発振器１５から出力される搬送周波数（ＬＯ）の信号とを混合して無線信号をより低い中間周波数（ＩＦ）に変換する。
局部発振器１５は、搬送周波数（ＬＯ）の信号を周波数変換部１４に出力する。
【００４４】
ＩＦフィルタ（中間周波数フィルタ）１６は、周波数変換部１４によって生成された不要の周波数成分と隣接周波数チャネルからの信号を減衰する。
自動利得制御部１７は、ＩＦフィルタ１６からの出力に対して、受信アンテナ１１に入力される広範囲の信号レベルを制御するために自動利得の制御を行う。
【００４５】
ＡＤ変換器（ＡＤコンバータ：ＡＤＣ）２０は、制御部５０から入力されるＡＤコンバータのサンプリングクロック（ＡＤＣＬＫ）に基づいて自動利得制御部１７から出力されるアナログ信号をデジタル信号に変換する。
【００４６】
復調部４０における位相調整部４１は、制御部５０からのＡＤＣＬＫを入力して当該ＡＤＣＬＫに同期するＡＤコンバータ２０からの出力を入力し、クロック生成部３０からのクロック（ＣＬＫ）を入力して当該ＣＬＫに同期した信号に変換して直交検波部４２に出力する。ここで、ＡＤＣＬＫと明確に区別するために、クロック生成部３０からのクロックを基準クロック（基準ＣＬＫ）と呼ぶことにする。
【００４７】
位相調整部４１は、例えば、ＦＩＦＯ（First In First Out）メモリ等によって実現される。特に、信号データの入力はＡＤＣＬＫに基づき、データの出力は基準ＣＬＫに基づいて為される。
【００４８】
直交検波部４２は、クロック生成部３０からの標準ＣＬＫで動作し、デジタル直交検波を行い、位相調整部４１からの出力をＩ成分（同相成分）とＱ成分（直交成分）に分離し、ベースバンドフィルタ４３に出力する。
【００４９】
ベースバンドフィルタ４３は、クロック生成部３０からの標準ＣＬＫで動作し、元の信号に復元し、ベースバンド信号処理部１００に伝送する。
そして、ベースバンド信号処理部１００は、Ｉ，Ｑ成分のデータを信号処理する。
【００５０】
クロック生成部３０は、ベースバンド信号処理部１００からのタイミング信号を基に制御部５０、位相調整部４１、直交検波部４２及びベースバンドフィルタ４３に標準クロック（標準ＣＬＫ）を供給する。
【００５１】
制御部５０は、外部から入力される温度情報及び周波数情報を基に、クロック生成部３０から出力される標準ＣＬＫの正転又は反転を選択し、そのクロックをＡＤコンバータのサンプリングクロック（ＡＤＣＬＫ）としてＡＤコンバータ２０と位相調整部４１に出力する。
【００５２】
例えば、制御部５０は、無線周波数、中間周波数を介してＡＤコンバータ２０に入力されるアナログ信号の遅延時間を監視し、その遅延時間が設定値（遅延偏差許容値）の範囲内であれば、ＣＬＫを正転して出力する。
設定値は、予め実験又はシミュレーションを行って測定等した値である。
【００５３】
また、制御部５０は、ＡＤコンバータ２０に入力される信号が、温度特性及び周波数特性によって設定値よりも遅れた場合であって、更に１／２クロック（０．５クロック）周期以上遅れた場合は、以下の計算を行い、特定の場合にＣＬＫを反転して出力する。
【００５４】
設定値（遅延偏差許容値）をＹとし、ＡＤコンバータ２０に入力されるアナログ信号の遅延偏差をＸとした場合に、Ｘ−０．５クロック周期  ＜  Ｙ  であれば、ＣＬＫを反転して出力する。反転クロックによりサンプリングした方が遅延量を吸収できるからである。
但し、Ｘ−０．５クロック周期  ≧  Ｙ  であれば、ＣＬＫを正転して出力する。これは、遅延偏差Ｘが十分大きく、基準ＣＬＫの１クロック周期に近い遅れであるときに、正転クロックによりサンプリングした方が遅延量を吸収できるからである。
【００５５】
第１の受信機の動作について図２を参照しながら説明する。図２は、第１の受信機の動作タイムチャートである。
図２に示すように、まず１段目に、ベースバンド信号処理部１００から出力される基準タイミング信号を示している。基準タイミング信号の周期は、１０ｍｓｅｃとなっている。
２段目には、基準タイミング信号に基づいてクロック生成部３０で生成される基準クロックが示されている。本実施の形態では、基準タイミング信号の立ち上がりに同期するように基準クロックを生成する。
【００５６】
その下の段で図２の上半分には、ケース１（ｃａｓｅ１）として、遅延がない基準の場合を示している。
遅延がないため、制御部５０では、クロック生成部３０からの標準クロックを正転して、つまり、基準クロックと同じクロック（ＡＤＣＬＫ）がＡＤコンバータ２０に入力され、サンプリングが行われる。
【００５７】
ＡＤＣＬＫの下段にＡＤコンバータ２０への入力信号を示し、その下段にＡＤコンバータ２０の出力信号を、更に標準クロックで信号を出力する位相調整部４１からの出力信号を示している。
【００５８】
また、図２の下半分には、ケース２（ｃａｓｅ２）として、許容遅延偏差を超える場合を示している。このケース２では、ＡＤコンバータ２０への入力信号が無線系デバイスの温度、周波数特性、固体ばらつきにより遅延量Ｘが遅延偏差の許容値Ｙを超えた場合（Ｙ＜Ｘ＜１クロック周期）であって、Ｘ−０．５クロック周期＜Ｙの場合である。但し、Ｙは、ＣＰＲＩの基準を満たすために、１１０ｎｓｅｃ以下の値とする。
【００５９】
上記のケースの場合、制御部は、ＡＤサンプリングクロックとして基準クロックの反転を使用する。よって、ＡＤコンバータ２０では、反転クロックをＡＤＣＬＫとしてＡＤコンバータ入力信号をサンプリングする。
ＡＤコンバータ２０の出力データと標準クロックで信号を出力する位相調整部４１からの出力信号を図２の最下部に示している。
【００６０】
これにより、受信機出力における遅延偏差を許容値内に収めることができる。
上記許容値Ｙを満たさない場合は、例えば、ｎ段シフトレジスタと併用する。このシフトレジスタは、位相調整部４１の前段に設置しても後段に設置してもよい。シフトレジスタの使用により、Ｘ−０．５クロック周期−１クロック周期＊ｎ（ｎは整数）＜Ｙの関係を保つことができ、遅延偏差が１クロック周期を超えて大きい場合にも、遅延偏差を吸収できる。
【００６１】
第１の受信機によれば、ＡＤコンバータ２０に入力されるアナログ信号が温度特性及び周波数特性によって遅延している場合に、位相調整部４１が、受信信号をＡＤサンプリングクロック（ＡＤＣＬＫ）から基準クロックに載せ替えることにより、１／２クロックの分解能で遅延量を吸収することができる。
【００６２】
尚、第１の受信機での動作を更に単純化することも考えられる。例えば、遅延偏差Ｘが、０≦Ｘ＜１／４クロック周期で正転クロックを、１／４クロック周期≦Ｘ＜３／４クロック周期で反転クロックを、３／４クロック周期≦Ｘ＜１クロック周期で正転クロックを制御部５０が出力するようにしてもよい。
【００６３】
次に、本発明の第２の実施の形態に係る受信機（第２の受信機）について図３を参照しながら説明する。図３は、本発明の第２の実施の形態に係る受信機の構成ブロック図である。
第２の受信機は、図３に示すように、基本的には第１の受信機と同様であるが、相違するのは、制御部５０の代わりに位相制御部６０が設けられている点である。
第２の受信機では、第１の受信機と相違する点を説明することとし、同様の構成及び動作については省略する。
【００６４】
位相制御部６０は、外部から入力される温度情報及びキャリア周波数情報を基に、クロック生成部３０から出力される標準クロックの位相を制御し、ＡＤコンバータ２０のサンプリングクロック（ＡＤＣＬＫ）として出力する。
【００６５】
位相制御部６０を、例えば、ＰＬＬ（Phase Locked Loop）を用いて実現する場合、無線周波数、中間周波数を介してＡＤコンバータ２０に入力されるアナログ信号の遅延時間が基準値の場合（遅延がない場合）、ＣＬＫの位相シフト量０（ゼロ）でクロックを出力する。
【００６６】
また、ＡＤコンバータ２０に入力される信号が、温度特性及び周波数特性によって遅延時間が基準値よりも遅延量Ｘ（Ｘ＜１クロック周期）以上遅れた場合は、位相制御量をＰＬＬに設定しクロック出力する。
具体的には、ＰＬＬにＡＤコンバータ２０に入力される信号の遅延量に応じて予め位相制御量をＰＬＬに設定しておき、実際の入力信号の遅延量に対応した位相制御量に従ってクロックを出力するものである。
【００６７】
第２の受信機の動作について図４を参照しながら説明する。図４は、第２の受信機の動作タイムチャートである。
図４の上段のケース１（ｃａｓｅ１）は、遅延のない状態を示し、図２のケース１と同様である。
【００６８】
図４の下段が第２の受信の動作の特徴部分であり、位相制御部６０は、ＡＤコンバータ２０への入力信号の遅延量（遅延偏差Ｘ）に応じてＡＤコンバータ動作クロック（ＡＤＣＬＫ）の位相を制御している。
また、ＡＤコンバータ２０の出力信号は、上記ＡＤＣＬＫの立ち上がりに同期して位相調整部に出力される。そして、位相調整部４１は、標準クロックのタイミングで信号を出力している。
【００６９】
第２の受信機では、遅延偏差Ｘ−ＰＬＬ位相制御量＜遅延偏差許容量Ｙの関係を保持することが可能であり、許容値Ｙを満たさない場合には、第１の受信機と同様に、例えばｎ段のシフトレジスタと併用する。すると、Ｘ−ＰＬＬ位相制御量−１クロック周期＊ｎ（ｎは整数）＜遅延偏差許容量Ｙの関係を保持でき、遅延偏差が１クロック周期を超える程大きくても遅延偏差を吸収できるものである。
【００７０】
第２の受信機では、第１の受信機に比べＰＬＬの位相制御可能な分解能まで遅延時間を調整することが可能になり、精度の高いものとすることができる。
【産業上の利用可能性】
【００７１】
本発明は、遅延偏差を吸収すると共に、ＡＤ変換器におけるサンプリングクロックの位相を制御することによって、回路規模の増大を抑え、コストを低減する受信機に好適である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る受信機の構成ブロック図である。
【図２】第１の受信機の動作タイムチャートである。
【図３】本発明の第２の実施の形態に係る受信機の構成ブロック図である。
【図４】第２の受信機の動作タイムチャートである。
【図５】従来例に係る受信機の構成ブロック図である。
【図６】解決策２に係る受信機の構成ブロック図である。
【図７】ベースバンドフィルタのインパルス応答を示す図である。
【図８】ベースバンドフィルタの周波数特性を示す図である。
【図９】ベースバンドフィルタの遅延時間特性を示す図である。
【符号の説明】
【００７３】
１０…無線部、  １１…アンテナ、  １２…プリセレクティング・フィルタ、  １３…低雑音増幅器、  １４…周波数変換部、  １５…局部発振器、  １６…ＩＦフィルタ、  １７…自動利得制御部、  ２０…ＡＤ変換器（ＡＤＣ：ＡＤコンバータ）、  ３０…クロック生成部、  ４０…復調部、  ４１…位相調整部、  ４２…直交検波部、  ４３…ベースバンドフィルタ、  ４４…シフトレジスタ、  ４５…セレクタ、  ５０…制御部、  ６０…位相制御部、  １００…ベースバンド信号処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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