(57)【要約】【課題】  電源電圧を降圧すると共に省電力化できる電圧変換回路、半導体集積回路装置および携帯端末を実現する。【解決手段】  電源からの直流をスイッチングパルス信号に基づき断接して断接信号として出力するためのスイッチ回路１０５を設ける。上記断接信号を平滑化により所望の出力電圧値Ｖｉｎｔに変換して出力するフィルタ回路１０６を設ける。上記スイッチングパルス信号の基準となる基準パルス信号を生成する基準パルス信号生成回路１０１を設ける。出力電圧値Ｖｉｎｔにおける比較電圧値に対する高低を示すイネーブル信号Ｐｅｎｂを生成するイネーブル信号生成回路１０３を設ける。基準パルス信号をイネーブル信号Ｐｅｎｂにより断接してスイッチングパルス信号を生成するスイッチ制御回路１０４を設ける。【選択図】  図１
2006081254.tif 000002
【特許請求の範囲】
【請求項１】
電源からの直流を、スイッチングパルス信号に基づき断接して断接信号として出力するためのスイッチ部と、
上記断接信号を平滑化により所望の出力電圧値に変換して出力する平滑化部と、
上記スイッチングパルス信号の基準となる基準パルス信号を生成するための基準パルス信号生成部と、
上記出力電圧値および比較電圧値を互いに比較して、上記出力電圧値における、比較電圧値に対する高低を示すイネーブル信号を生成するためのイネーブル信号生成部と、
上記イネーブル信号と基準パルス信号とから、上記スイッチングパルス信号を生成するスイッチ制御部と、を含むことを特徴とする電圧変換回路。
【請求項２】
前記スイッチ制御部は、前記基準パルス信号を前記イネーブル信号により断接して、前記スイッチングパルス信号を生成するものである、請求項１に記載の電圧変換回路。
【請求項３】
前記イネーブル信号生成部は、
前記出力電圧値の許容範囲の上限値および下限値が設定され、上記出力電圧値が上限値を越えた場合および下限値を下回った場合に、それぞれの状態を示す検出信号を出力する出力電圧検出回路を備え、
上記検出信号によりイネーブル信号を生成するものである請求項１または２に記載の電圧変換回路。
【請求項４】
前記出力電圧検出回路には、前記出力電圧値により駆動され、入力信号を遅延して出力信号として出力するクリティカルパス回路が、上記出力電圧値の変動に応じて上記遅延時間を変化するように設けられ、
上記遅延時間の変化により、上記出力電圧値への変換動作状態を検出するための動作状態検出部が設けられている、請求項３に記載の電圧変換回路。
【請求項５】
前記クリティカルパス回路は、前記遅延時間の初期値を前記出力電圧値が電源として供給される内部集積回路の最大遅延パスに対応するように設定されている、請求項４に記載の電圧変換回路。
【請求項６】
前記クリティカルパス回路は、互いに相違する複数の遅延時間を有し、
前記動作状態検出部は、上記クリティカルパス回路への入力信号および複数の遅延時間の各出力信号とから３以上の動作状態を検出して出力するようになっている、請求項４または５に記載の電圧変換回路。
【請求項７】
前記動作状態検出部は、
前記クリティカルパス回路の入力信号およびクリティカルパス回路の各出力信号をラッチするための第１のトリガ信号および第２のトリガ信号を生成する動作状態検出パルス生成回路と、
前記クリティカルパス回路の出力信号をラッチする、第１のラッチ回路、第２のラッチ回路および第３のラッチ回路と、を備え、
前記クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路とを互いにシリーズに接続して備え、
前記第１のラッチ回路は、前記第１のトリガ信号により、前半クリティカルパス回路の出力信号をラッチし、
前記第２のラッチ回路は、前記第１のトリガ信号により、後半クリティカルパス回路の出力信号をラッチし、
前記第３のラッチ回路は、前記第２のトリガ信号により、後半クリティカルパス回路の出力信号をラッチし、
前記第１、第２および第３の各ラッチ回路の出力信号が、前記クリティカルパス回路の、入力信号に対する動作状態を示す、請求項６に記載の電圧変換回路。
【請求項８】
前記前半クリティカルパス回路と、後半クリティカルパス回路とは、遅延時間が互いに相違するように設定されている、請求項７に記載の電圧変換回路。
【請求項９】
請求項１ないし８の何れか１項に記載の電圧変換回路を備えていることを特徴とする、半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置を備えていることを特徴とする、携帯端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の動作に最適な電源電圧値を供給する電圧変換回路およびこれを備えている半導体集積回路装置、並びにそれを有する携帯端末に関するものである。
【背景技術】
【０００２】
従来、携帯電話やノート型パソコンやＰＤＡ（Personal Digital Assistance）といった携帯端末には、小型化のために集積回路（ＬＳＩ）を多用した半導体集積回路装置が用いられている。
【０００３】
一般に、動作クロックに従って演算処理等を実行する集積回路には、製造プロセスのばらつきや電源変動、或いは温度変化等が生じても常に正常な動作を行えるように、大きな設計マージンが設けられている。つまり、上記した各種変動等によって集積回路の処理において遅延時間が増大した場合であっても、前記集積回路全体の動作が前記動作クロックの１クロック内に収まるように設計されている。また、上記した全ての条件が最悪の状態となっても正常な動作を行えるように、前記集積回路に対しては十分高い電圧値の電源電流が印加されている。
【０００４】
これらの大きな設計マージンや高い電源電圧値の印加は、集積回路の高速化や低消費電力化の妨げとなる。そこで、集積回路の動作状況を検知して集積回路の動作に必要最低限の駆動電圧値を与えられるように、電源電圧値の制御を行う電圧変換回路の開発が進められている。
【０００５】
そのような電圧変換回路の一例としては、図２０の概略構成図にて示す、特許文献１に開示されている電圧変換回路が知られている。図２０に示すように、この電圧変換回路は、デューティ比制御回路９０１、バッファ回路９０２、フィルタ回路９０３、クリティカルパス回路９０４、遅延回路９０５、正否判定回路９０６、および加算回路９０７を有している。
【０００６】
デューティ比制御回路９０１はバッファ回路９０２における出力電圧の可変動作を制御する回路であり、カウンタ９０１ａと比較回路９０１ｂとを有している。カウンタ９０１ａは０〜２n−１（例えば、ｎ＝６の場合は０〜６３）までの数を、供給されたクロック信号（図示せず）の周期毎に１ずつカウントアップし、そのカウント数をｎビットの信号ＮＡとして比較回路９０１ｂに送出する。なお、カウント数２n−１の次は０となるように設定されている。また、比較回路９０１ｂには信号ＮＡの他に、加算回路９０７からｎビットの信号ＮＢが入力されている。
【０００７】
比較回路９０１ｂはバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２のオン／オフ制御を行う回路であり、各トランジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、比較回路９０１ｂは信号ＮＡが０となったときに制御信号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レベルをＨレベルとする。
【０００８】
バッファ回路９０２を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（ここでは接地電圧）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはバッファ回路９０２の出力端とされている。
【０００９】
従って、制御信号Ｘ１、Ｘ２がＬレベルである場合、ＰＭＯＳトランジスタＭ１はオンとなり、ＮＭＯＳトランジスタＭ２はオフとなるので、バッファ回路９０２の出力電圧は第１電源電圧に等しくなる。一方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジスタＭ２はオンとなるので、バッファ回路９０２の出力電圧は第２電源電圧値（接地電圧値）に等しくなる。すなわち、バッファ回路９０２の出力電圧は信号ＮＡが０のときに立ち上がり、信号ＮＡが信号ＮＢに等しくなったときに立ち下がるパルス状のチョッパ（交流）信号Ｙとなる。
【００１０】
このチョッパ信号Ｙは、インダクタンスＬ１およびキャパシタＣ１から成るフィルタ回路９０３によって平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一基板上に形成された内部回路（図示しないが、前述の集積回路や、それを用いた半導体集積回路装置に相当）に対して供給され、前記内部回路の駆動電圧として利用される。また、出力電圧Ｚはクリティカルパス回路９０４の電源としても利用される。
【００１１】
上記したバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトランジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトランジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とすると、フィルタ回路９０３の出力電圧Ｚは一般に、次の（１）式によって求めることができる。
【００１２】
Ｚ＝（Ｔ１／（Ｔ１＋Ｔ２））＊Ｖｄｄ      …（１）
ここで、上記式（１）中のオン時間Ｔ１（右辺分子）はチョッパ信号Ｙのパルス幅を表しており、オン時間Ｔ１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）はチョッパ信号Ｙのパルス周期を表している。すなわち、出力電圧Ｚを制御するためには、チョッパ信号Ｙにおけるパルス幅とパルス周期との比（以下、デューティ比と呼ぶ）を制御すればよいことが分かる。
【００１３】
上記構成から成る電圧変換回路では、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力されるチョッパ信号Ｙのデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｚ）を制御することができる（以下では、このようなデューティ比制御方式をパルス幅可変方式と呼ぶ）。また、信号ＮＢを最適値に設定する手段としては、クリティカルパス回路９０４の動作速度を検出する方法が採用されている。
【００１４】
クリティカルパス回路９０４は、出力電圧Ｚが供給される内部回路の中でも信号の遅延が最も大きいと考えられるパス回路を複製した回路である。前述した通り、このクリティカルパス回路９０４の電源電圧としてはフィルタ回路９０３の出力電圧Ｚが印加されている。すなわち、電源供給の対象となる内部回路への駆動電圧がクリティカルパス回路９０４によってモニタされることになる。なお、ここでは、クリティカルパス回路９０４の動作可能電圧が前記内部回路の動作可能電圧であると仮定している。
【００１５】
フィルタ回路９０３の出力電圧Ｚによってクリティカルパス回路９０４が動作可能である場合、クリティカルパス回路９０４は正否判定回路９０６に対して所定のデータを送出する。このとき、正否判定回路９０６にはクリティカルパス回路９０４から送出された前記データが直接入力されるだけでなく、遅延回路９０５によって前記データを所定時間だけ遅延させた遅延データも入力される。
【００１６】
正否判定回路９０６に対してクリティカルパス回路９０４から直接データが入力されない場合、正否判定回路９０６は対象としている内部回路が正常に動作していない、すなわち前記内部回路の駆動電圧（フィルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆動電圧を上げるために、信号ＮＢの値を１だけ増加する信号Ｓ１を加算回路９０７に送出する。
【００１７】
また、正否判定回路９０６に対して遅延回路９０５を介した遅延データが入力された場合、正否判定回路９０６は対象としている内部回路に遅延を与えても正常に動作している、すなわち前記内部回路の駆動電圧値は高過ぎると判断し、駆動電圧を下げるために信号ＮＢの値を１だけ減少させる信号Ｓ２を加算回路９０７に送出する。
【００１８】
また、正否判定回路９０６に対してクリティカルパス回路９０４から直接データは入力されるが、遅延回路９０５を介した遅延データは入力されない場合、正否判定回路９０６は対象としている内部回路には最適な駆動電圧が供給されていると判断して、加算回路９０７には信号Ｓ１、Ｓ２を送出しない。
【００１９】
正否判定回路９０６から信号Ｓ１が送出された場合、加算回路９０７は信号ＮＢの現在値に１を加えた値をデューティ比制御回路９０１に供給する。一方、正否判定回路９０６から信号Ｓ２が送出された場合、加算回路９０７は信号ＮＢの現在値に−１を加えた値をデューティ比制御回路９０１に供給する。
【００２０】
このように、上記構成から成る電圧変換回路においては、クリティカルパス回路９０４、遅延回路９０５、および正否判定回路９０６によって電源供給の対象としている内部回路の動作速度を検出し、検出した動作速度が速過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を下げるように、逆に、検出した動作速度が遅過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を上げるように、チョッパ信号Ｙのデューティ比を制御している。
【特許文献１】特開平１０−２４２８３１号公報（公開日：１９９８年９月１１日）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
たしかに、上記構成から成る電圧変換回路であれば、集積回路を構成する内部回路の動作状況を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。また、出力電圧Ｚの可変範囲も広いため、一般的な集積回路の降圧回路として有益であることが分かる。
【００２２】
ところで、前記内部回路のさらなる低消費電力化を図るためには、前記内部回路を構成するデバイス自体の電源電圧を低減することが極めて有効である。例えば、電源電圧０．５Ｖで駆動するデバイスを用いた内部回路の消費電力は、電源電圧３Ｖで駆動するデバイスを用いた内部回路の消費電力に比べて１／３６となる。このように、前記内部回路の電源電圧や負荷電流を低減することによって、さらなる低消費電力化を実現することができる。
【００２３】
一方、前記内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記電圧変換回路の消費電力比率は相対的に増大する。そのため、集積回路全体のさらなる低消費電力化を実現するためには、前記電圧変換回路自体の消費電力も低減する必要がある。
【００２４】
ここで、上記構成から成る電圧変換回路自体の消費電力を低減する手段としては、出力電圧Ｚの可変範囲を制限することで制御の簡略化を図り、デューティ比制御回路９０１や加算回路９０７等の規模を縮小することが考えられる。
【００２５】
例えば、３Ｖ程度の外部電源電圧が供給される電圧変換回路から０．５Ｖ駆動の内部回路に対して電源供給を行う場合、前記入力電圧に近い高電圧を前記内部回路に対して出力する必要はない。また、前記内部回路を構成するデバイスには最適な動作電圧が存在し、プロセスばらつきや動作環境の変化に対応するとしても、前記出力電圧の可変範囲は前記動作電圧の近傍に制限することができる。このように、出力電圧Ｚの可変範囲を制限すれば電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【００２６】
しかしながら、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力されるチョッパ信号Ｙのデューティ比を制御するパルス幅可変方式の電圧変換回路では、たとえ出力電圧Ｚの可変範囲を制限したとしても、高速で動作するカウンタ９０１ａを設ける必要がある。
【００２７】
例えば、上記した従来構成の電圧変換回路において、カウンタ９０１ａはチョッパ信号Ｙの２n倍（ｎ＝６の場合は６４倍）の周波数で動作する。このように高速で動作するカウンタ９０１ａは電圧変換回路自体の消費電力増加を招いてしまうが、出力電圧Ｚを高精度に変化させるためにはカウンタ９０１ａの動作速度を高速に維持せざるを得ない。
【００２８】
従って、従来構成から成るパルス幅可変方式の電圧変換回路では、低電圧駆動が可能な内部回路に対する出力電圧Ｚの可変範囲を制限したとしても、カウンタ９０１ａの動作速度は高速に維持する必要があるため、電圧変換回路自体の消費電力を十分に低減することができない。
【００２９】
本発明は上記の問題点に鑑み、出力電圧の低電圧化に適した電圧変換回路、およびこれを備えた半導体集積回路装置や携帯端末を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明の電圧変換回路は、電源からの直流を、スイッチングパルス信号に基づき断接して断接信号として出力するためのスイッチ部と、上記断接信号を平滑化により所望の出力電圧値に変換して出力する平滑化部と、上記スイッチングパルス信号の基準となる基準パルス信号を生成するための基準パルス信号生成部と、上記出力電圧値および比較電圧値を互いに比較して、上記出力電圧値における、比較電圧値に対する高低を示すイネーブル信号を生成するためのイネーブル信号生成部と、上記イネーブル信号と基準パルス信号とから、上記スイッチングパルス信号を生成するスイッチ制御部と、を含むことを特徴としている。
【００３１】
上記電圧変換回路においては、前記スイッチ制御部は、前記基準パルス信号を前記イネーブル信号により断接して、前記スイッチングパルス信号を生成することが好ましい。
【００３２】
上記構成によれば、単なる比較により得られたイネーブル信号と基準パルス信号とによって、例えば基準パルス信号を前記イネーブル信号により断接することによってスイッチングパルス信号が得られて、所望する出力電圧値に変換できる。
【００３３】
この結果、上記構成は、従来、必要とした高速なカウンタといった、消費電力の大きな回路を省けるので、従来の構成に比べて回路構成を簡素化でき、かつ、電圧変換回路自体の低消費電力化を図ることができる。
【００３４】
上記電圧変換回路では、前記イネーブル信号生成部は、前記出力電圧値の許容範囲の上限値および下限値が設定され、上記出力電圧値が上限値を越えた場合および下限値を下回った場合に、それぞれの状態を示す検出信号を出力する出力電圧検出回路を備え、上記検出信号によりイネーブル信号を生成するものであってもよい。
【００３５】
上記構成によれば、上限値や下限値との比較によって出力電圧値における、基準電圧値に対する高低の検出を容易化することができ、出力電圧値を制御するための回路構成をより簡素化できる。
【００３６】
上記電圧変換回路においては、前記出力電圧検出回路には、前記出力電圧値により駆動され、入力信号を遅延して出力信号として出力するクリティカルパス回路が、上記出力電圧値の変動に応じて上記遅延時間を変化するように設けられ、上記遅延時間の変化により、上記出力電圧値への変換動作状態を検出するための動作状態検出部が設けられていてもよい。
【００３７】
上記電圧変換回路では、前記クリティカルパス回路は、前記遅延時間の初期値を前記出力電圧値が電源として供給される内部集積回路の最大遅延パスに対応するように設定されていることが望ましい。
【００３８】
上記電圧変換回路においては、前記クリティカルパス回路は、互いに相違する複数の遅延時間を有し、前記動作状態検出部は、上記クリティカルパス回路への入力信号および複数の遅延時間の各出力信号とから３以上の動作状態を検出して出力するようになっていてもよい。
【００３９】
上記電圧変換回路では、前記動作状態検出部は、前記クリティカルパス回路の入力信号およびクリティカルパス回路の各出力信号をラッチするための第１のトリガ信号および第２のトリガ信号を生成する動作状態検出パルス生成回路と、前記クリティカルパス回路の出力信号をラッチする、第１のラッチ回路、第２のラッチ回路および第３のラッチ回路と、を備え、前記クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路とを互いにシリーズに接続して備え、前記第１のラッチ回路は、前記第１のトリガ信号により、前半クリティカルパス回路の出力信号をラッチし、前記第２のラッチ回路は、前記第１のトリガ信号により、後半クリティカルパス回路の出力信号をラッチし、前記第３のラッチ回路は、前記第２のトリガ信号により、後半クリティカルパス回路の出力信号をラッチし、前記第１、第２および第３の各ラッチ回路の出力信号が、前記クリティカルパス回路の、入力信号に対する動作状態を示すものであってもよい。
【００４０】
上記構成によれば、前記クリティカルパス回路の動作状態を少なくとも４つに分類することができるので、前記内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【００４１】
上記電圧変換回路においては、前記前半クリティカルパス回路と、後半クリティカルパス回路とは、遅延時間が互いに相違するように設定されていることが好ましい。
【００４２】
本発明の半導体集積回路装置は、前記目的を達成するために、上記の何れかに記載の電圧変換回路を備えていることを特徴としている。
【００４３】
近年、前記半導体集積回路装置を構成する内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記降圧回路の消費電力比率が相対的に増大している。そこで、本発明による電圧変換回路を前記降圧回路として採用することにより、前記降圧回路自体の消費電力を低減できるので、前記内部回路の低消費電力性を損なうことがなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【００４４】
本発明の携帯端末は、前記目的を達成するために、上記の半導体集積回路装置を備えていることを特徴としている。
【００４５】
近年、携帯端末の駆動時間の長時間化への要求は高まるばかりである。そこで、本発明による電圧変換回路を前記降圧回路として用いた前記半導体集積回路装置を、信号処理ＬＳＩ等として採用すると、前記半導体集積回路装置自体の消費電力を低減できるので、前記携帯端末全体の低消費電力化に貢献することができる。
【発明の効果】
【００４６】
以上のように、本発明による電圧変換回路は、電源からの直流を、スイッチングパルス信号に基づき断接して断接信号として出力するためのスイッチ部と、上記断接信号を平滑化により所望の出力電圧値に変換して出力する平滑化部と、上記スイッチングパルス信号の基準となる基準パルス信号を生成するための基準パルス信号生成部と、上記出力電圧値および比較電圧値を互いに比較して、上記出力電圧値における、比較電圧値に対する高低を示すイネーブル信号を生成するためのイネーブル信号生成部と、上記イネーブル信号と基準パルス信号とから、上記スイッチングパルス信号を生成するスイッチ制御部と、を含む構成である。
【００４７】
それゆえ、このような構成を採ることにより、従来、必要とした高速なカウンタといった、消費電力の大きな回路を省けるので、従来の構成に比べて回路構成を簡単にすることができ、電圧変換回路自体の低消費電力化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４８】
本発明に係る電圧変換回路の実施の各形態として、本明細書では、半導体集積回路装置を構成する内部回路に対して駆動電圧を電源として供給する電圧変換回路（降圧回路）の各例に挙げ、図１ないし図１９に基づいて以下に説明する。上記半導体集積回路装置は、集積回路を１以上含む回路装置であって、携帯電話やパーソナルコンピュータ（ノート型を含む）やＰＤＡ（Portable Digital Assistance）といった携帯端末に用いられるものである。
【００４９】
（実施の第一形態）
続いて、本発明による電圧変換回路の実施の第一形態について図面を参照して説明する。本実施の各形態では、外部電源の電圧値をＶｄｄ、内部電源用の出力電圧値をＶｉｎｔとする。図１に本発明による電圧変換回路の実施の第一形態の構成を示す。
【００５０】
本実施の形態の電圧変換回路は、基準パルス信号生成回路（基準パルス信号生成部）１０１と、出力電圧検出回路（イネーブル信号生成部）１０２、イネーブル信号生成回路（イネーブル信号生成部）１０３、スイッチ制御回路（スイッチ制御部）１０４、スイッチ回路（スイッチ部）１０５と、フィルタ回路（平滑化部）１０６を備えている。上記電圧変換回路は、同期整流方式のバックコンバータ回路と呼ばれ、降圧回路である低出力電圧コンバータの高効率化に有効な回路形式である。
【００５１】
基準パルス信号生成回路１０１は、前記スイッチ回路１０５に入力されるスイッチングパルス信号の基準となる基準パルス信号を生成するための回路である。出力電圧検出回路１０２は、当該電圧変換回路の出力電圧値を検出する回路である。
【００５２】
イネーブル信号生成回路１０３は、前記出力電圧検出回路１０２の出力信号から、当該電圧変換回路の出力電圧値における、基準電圧値に対する高低を示すイネーブル信号を生成する回路である。上記イネーブル信号は、上記基準信号の周期より大きな間隔にて”Ｈ”または”Ｌ”の二レベルの間で交互に遷移する信号であって、基準信号を断接するためのものである。
【００５３】
スイッチ制御回路１０４は、スイッチ回路１０５のＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのそれぞれのゲート端子に入力する制御信号（スイッチングパルス信号）をそれぞれ生成する回路である。
【００５４】
スイッチ回路１０５は、スイッチング素子としてＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを有しているが、Ｐ型とＮ型とを互いに入れ換えても構成でき、さらに、他のスイッチング素子、例えばバイポーラトランジスタ等も使用できる。スイッチ回路１０５を構成するＰＭＯＳトランジスタＭＰのソース端子は外部電源の電圧値Ｖｄｄに、ＮＭＯＳトランジスタＭＮのソース端子は接地ＧＮＤにそれぞれ接続されている。
【００５５】
また、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのドレイン端子は、フィルタ回路１０６のインダクタンスＬＦの一方の端子に接続されている。インダクタンスＬＦの他方の端子はフィルタ回路１０６のキャパシタＣＦの一方の端子と接続され、キャパシタＣＦの他方の端子は接地ＧＮＤに接続されている。このフィルタ回路１０６は、ＬＣ回路による低域通過フィルタ（以下、ＬＰＦ）、つまりチョッパ信号といった交流信号を直流に変換・整流する平滑化回路である。本実施の形態では、ＬＰＦとしてＬＣ回路を用いているが、もちろん、平滑化できればＲＣ回路や、整流ダイオードと平滑コンデンサとを組み合わせた整流回路等どのような構成でも構わない。
【００５６】
スイッチ制御回路１０４から入力されたスイッチングパルス信号によって、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮは、交互に排他的にオンオフ動作を行い、その出力電流（パルス電流、交流）をフィルタ回路１０６により平滑化を行って、所望電圧値の内部電源用の出力電圧値Ｖｉｎｔが得られる。
【００５７】
次に、本発明による電圧変換回路の基本動作を説明する。図２に、本電圧変換回路の動作時の信号波形模式図を示す。基準パルス信号生成回路１０１で生成される基準パルス信号Ｐｒｅｆは、インバータチェーン等の発振回路を用いて生成したパルス信号である。もちろん、内部回路などに使用されている動作クロック信号を分周させるなどして生成しても構わない。図中ではデューティ比固定（５０％）のパルス信号として描かれているが、デューティ比は任意である。
【００５８】
出力電圧検出回路１０２では、上限電圧値ＶＨと下限電圧値ＶＬとが設定され、電圧変換回路の出力電圧値Ｖｉｎｔが上限電圧値ＶＨを上回った場合および下限電圧値ＶＬを下回った場合にその状態を示す信号をそれぞれ出力するようになっている。
【００５９】
イネーブル信号生成回路１０３は、出力電圧検出回路１０２の出力信号の遷移に応じ、イネーブル信号Ｐｅｎｂを遷移させる。スイッチ制御回路１０４は、基準パルス信号Ｐｒｅｆおよびイネーブル信号Ｐｅｎｂから、スイッチ回路１０５の各トランジスタのスイッチングパルス信号を生成するようになっており、また、上記スイッチングパルス信号による各トランジスタの駆動力を高める（出力インピーダンスを小さくする）バッファ回路を備えている。
【００６０】
出力電圧検出回路１０２において出力電圧値Ｖｉｎｔを検出し、その出力電圧値Ｖｉｎｔが下限電圧値ＶＬを下回った場合、イネーブル信号生成回路１０３はイネーブル信号Ｐｅｎｂを”Ｈ”レベルに遷移させる。
【００６１】
このとき、スイッチ制御回路１０４では、基準パルス信号Ｐｒｅｆを内部のバッファへ入力して駆動力を高めた上で、スイッチ回路１０５に対し、イネーブル信号Ｐｅｎｂが”Ｈ”レベルの期間だけ出力される。すると、スイッチ回路１０５では、上記期間にてスイッチング動作が行われ、内部回路用電圧である出力電圧値Ｖｉｎｔが上昇する。
【００６２】
一方、出力電圧検出回路１０２において出力電圧値Ｖｉｎｔを検出し、出力電圧値Ｖｉｎｔが上限電圧値ＶＨを上回った場合、イネーブル信号生成回路１０３はイネーブル信号Ｐｅｎｂを”Ｌ”に遷移させる。
【００６３】
このとき、スイッチ制御回路１０４では、基準パルス信号Ｐｒｅｆと内部のバッファとの接続が遮断される。上記接続の遮断は、上記バッファへの電源電圧の遮断であってもよい。このように遮断されると、スイッチ回路１０５には、スイッチングパルス信号が伝達されないので、スイッチ回路１０５でのスイッチング動作が停止し、出力電圧値Ｖｉｎｔが降下する。
【００６４】
以上のように、スイッチ制御回路１０４の内部バッファへの入力信号ＰＯは、基準のスイッチングパルスである基準パルス信号Ｐｒｅｆを、イネーブル信号Ｐｅｎｂが”Ｌ”レベル期間によって間引いた信号（断接信号）であり、本発明の電圧変換回路は、入力信号ＰＯに基づいてスイッチング動作を行うことにより、出力電圧値Ｖｉｎｔを所定の電源電圧値の範囲内に維持されるように制御するものである。
【００６５】
なお、イネーブル信号生成回路１０３において、外部から強制的にイネーブル信号Ｐｅｎｂを”Ｈ”とするような信号端子を設けておけば、基準パルス信号Ｐｒｅｆのデューティ比に基づいた出力電圧値Ｖｉｎｔを常に得ることができる。また、上記では、イネーブル信号Ｐｅｎｂが”Ｌ”レベル期間のとき、基準パルス信号Ｐｒｅｆを間引く構成を挙げたが、イネーブル信号Ｐｅｎｂが”Ｈ”レベル期間のとき、基準パルス信号Ｐｒｅｆを間引く構成とすることもできる。
【００６６】
次に、本発明による電圧変換回路における、出力電圧検出回路１０２の具体的構成例を示す。図３に出力電圧検出回路１０２の基本構成を示す。出力電圧検出回路１０２は、第１の基準電圧源Ｖｒｅｆ１と、第２の基準電圧源Ｖｒｅｆ２と、第１の比較器ＣＯＭＰ１と、第２の比較器ＣＯＭＰ２とを備えている。
【００６７】
第１の基準電圧源Ｖｒｅｆ１の出力電圧値を高電圧値である上限電圧値ＶＨとし、第２の基準電圧源Ｖｒｅｆ２の出力電圧値を上記上限電圧値ＶＨより低い電圧値の下限電圧値ＶＬとする。第１の比較器ＣＯＭＰ１への入力として当該電圧変換回路の出力電圧値Ｖｉｎｔおよび第１の基準電圧源Ｖｒｅｆ１の出力電圧値である上限電圧値ＶＨをそれぞれ印加する。第２の比較器ＣＯＭＰ２の入力として当該電圧変換回路の出力電圧値Ｖｉｎｔおよび第２の基準電圧源Ｖｒｅｆ２の出力電圧値である下限電圧値ＶＬを印加する。
【００６８】
第１の比較器ＣＯＭＰ１は、出力電圧値Ｖｉｎｔが上限電圧値ＶＨを上回った場合に”Ｈ”レベルの信号を出力するよう構成する。また、第２の比較器ＣＯＭＰ２は、出力電圧値Ｖｉｎｔが下限電圧値ＶＬを下回った場合に”Ｈ”レベルの信号を出力するよう構成する。
【００６９】
以上のことから、出力電圧値Ｖｉｎｔの値による各比較器の出力信号をまとめると、下記の通りとなる。出力電圧値Ｖｉｎｔが上限電圧値ＶＨを上回った場合、第１の比較器ＣＯＭＰ１の出力は”Ｈ”で、第２の比較器ＣＯＭＰ２の出力は”Ｌ”となる。出力電圧値Ｖｉｎｔが上限電圧値ＶＨと下限電圧値ＶＬとの間にある場合、第１の比較器ＣＯＭＰ１の出力は”Ｌ”で、第２の比較器ＣＯＭＰ２の出力は”Ｌ”となる。出力電圧値Ｖｉｎｔが下限電圧値ＶＬを下回った場合、第１の比較器ＣＯＭＰ１の出力は”Ｌ”で、第２の比較器ＣＯＭＰ２の出力は”Ｈ”となる。
【００７０】
このように、出力電圧値Ｖｉｎｔの値によって各比較器の出力が遷移するので、上記の出力電圧検出回路１０２により、当該電圧変換回路の出力電圧値Ｖｉｎｔの電圧変動を、臨界値である上記上限電圧値ＶＨと下限電圧値ＶＬとにより検出することができる。
【００７１】
本発明による電圧変換回路における、出力電圧検出回路１０２の別の具体的構成例を以下に示す。図４に出力電圧検出回路１０２の基本構成を示す。出力電圧検出回路１０２は、動作状態検出パルス生成回路２０１と、クリティカルパス回路２０２と、ラッチ回路２０３とを備えている。
【００７２】
出力電圧検出回路１０２は、動作状態検出パルス生成回路２０１で生成したパルス信号がクリティカルパス回路２０２に入力され、クリティカルパス回路２０２から出力されたパルス信号がラッチ回路２０３でラッチされて、ラッチ回路２０３の出力信号を動作状態信号としてイネーブル信号生成回路１０３に送出するものである。
【００７３】
動作状態検出パルス生成回路２０１は、後述するクリティカルパス回路２０２に入力するパルス信号を生成する回路であり、前述の内部回路を駆動する所望の動作クロック信号からパルス信号を生成する。上記内部回路とは、本発明の電圧変換回路からの出力電圧を電源として供給される、集積回路を備えた半導体集積回路装置や、携帯端末をいう。
【００７４】
クリティカルパス回路２０２は、内部回路のクリティカルパス、すなわち信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、内部回路と同一のプロセス技術を用いて作成される。
【００７５】
そのため、クリティカルパス回路２０２の電源電圧値としては、当該電圧変換回路の出力電圧値Ｖｉｎｔが印加される。つまり、クリティカルパス回路２０２は、内部回路の動作状態を検出するための回路であるが、クリティカルパス回路２０２に対し電源として供給されている出力電圧値Ｖｉｎｔの変動に応じて、上記クリティカルパス回路２０２の遅延時間が比例的に変化するように設定できるので、内部回路の電源である出力電圧値Ｖｉｎｔをモニタする回路として用いることが可能となる。
【００７６】
なお、クリティカルパス回路２０２で用いる回路としては、インバータ回路を複数個直列接続した、いわゆる、インバータチェーンが好適であるが、インバータ回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いても構わない。上記各インバータ回路などの各回路に対し、駆動電源として出力電圧値Ｖｉｎｔがそれぞれ印加されている。
【００７７】
図５に、上記出力電圧検出回路１０２におけるさらに具体的構成例を示す。動作状態検出パルス生成回路２０１は、動作クロック信号ＥＣＬＫに同期する３つの各フリップフロップ２０４ａ、２０４ｂ、２０４ｃと、２つの各ＡＮＤ回路を有している。ラッチ回路２０３は、各ラッチ回路２０３ａ、２０３ｂ、２０３ｃを備えている。
【００７８】
一般に、クリティカルパス回路は、所望の時間、即ち、動作クロック信号の周波数の１周期間内に、パルス信号を出力できるかどうかをモニタし、パルス信号が検出できれば「動作可能」（以下”ＯＫ”）を示す信号を出力し、検出できなければ「動作不可」（以下”ＮＧ”）を示す信号を出力する。
【００７９】
本発明では、より最適な制御を目指すために、クリティカルパス回路の動作速度が速すぎる状態である「速度超過」（以下”Ｆａｓｔ”）と、僅かな環境変化で動作時に”ＮＧ”が出力される可能性があると判断される状態である「危険」（以下”Ｗａｒｎ”）の検出を追加し、”ＯＫ”、”ＮＧ”、”Ｆａｓｔ”、”Ｗａｒｎ”の４状態を検出することとした。
【００８０】
上記の４つの動作状態の検出を行うために、遅延時間を１（動作クロック信号の周波数の１周期間後に、ちょうどパルス信号を出力する遅延時間）としたクリティカルパス回路２０２を、前半クリティカルパス回路２０２ａと後半クリティカルパス回路２０２ｂとを、２つに分割して、互いにシリーズに接続されており、また、それぞれの遅延時間を０．５＋αと０．５−α（αは０．５未満に設定）とする。つまり、前半クリティカルパス回路２０２ａの遅延時間が後半クリティカルパス回路２０２ｂの遅延時間よりも若干長くするように（より好ましくは、０＜α＜０．１にて）分割する。
【００８１】
図６に動作状態検出パルス生成回路２０１の信号波形を示す。まず、動作状態を検出するために一定のタイミング間隔で生成される信号ＲｅｐＥｎｂを、内部回路の動作クロック信号である動作クロック信号ＥＣＬＫで駆動するフリップフロップに２０４ａに入力する。フリップフロップ２０４ａの出力信号ＲＰＬは、クリティカルパス回路２０２に入力される一方、内部回路の動作クロック信号ＥＣＬＫで駆動するネガティブエッジトリガフリップフロップ２０４ｂと、上記動作クロック信号ＥＣＬＫで駆動するポジティブエッジトリガフリップフロップ２０４ｃとにそれぞれ入力される。
【００８２】
ネガティブエッジトリガフリップフロップ２０４ｂの出力である信号Ｎ１は、信号ＲＰＬに対して動作クロック信号ＥＣＬＫの半周期分遅延して反転した信号であり、フリップフロップ２０４ｃの出力である信号Ｎ２は、信号ＲＰＬに対して動作クロック信号ＥＣＬＫの１周期分遅延して反転した信号である。
【００８３】
信号Ｎ１と、信号ＲＰＬとのＡＮＤ回路による論理積信号は、内部回路の動作クロック信号ＥＣＬＫにおける半周期分のパルス幅を有するパルス信号ＥＶ１となる。また、信号Ｎ２と、信号ＲＰＬとのＡＮＤ回路による論理積信号は、内部回路の動作クロック信号ＥＣＬＫの１周期分に相当するパルス幅を有するパルス信号ＥＶ２となる。
【００８４】
パルス信号ＥＶ１とパルス信号ＥＶ２とは、前半クリティカルパス回路２０２ａおよび後半クリティカルパス回路２０２ｂの出力信号ＲＡおよびＲＢをラッチする信号としてそれぞれ用いられる。
【００８５】
最終的に、出力電圧検出回路１０２は、ラッチ回路２０３ａで、信号ＲＡをパルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＡと、ラッチ回路２０３ｂで、信号ＲＢをパルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＢと、ラッチ回路２０３ｃで、信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチした信号ＬＣを、イネーブル信号生成回路１０３に出力する。
【００８６】
図７に出力電圧検出回路１０２における、各動作状態の検出時の信号波形を示す。まず、”Ｆａｓｔ”と判定される場合を示す（図７（ａ））。前半クリティカルパス回路２０２ａの出力は、遅延の程度が小さいので、昇圧した信号ＲＡが、パルス信号ＥＶ１の立下りエッジにより、ラッチ回路２０３ａで”Ｈ”レベルにラッチされる。また、後半クリティカルパス回路２０２ｂの出力は、信号ＲＡより遅延するが、その遅延の程度が小さいので、昇圧した信号ＲＢが、パルス信号ＥＶ１の立下りエッジによって、ラッチ回路２０３ｂで”Ｈ”レベルにラッチされる。そして、昇圧している信号ＲＢがパルス信号ＥＶ２の立下りエッジにより、ラッチ回路２０３ｃで”Ｈ”レベルにラッチされる。
【００８７】
この状態は、クリティカルパス回路２０２の遅延時間が動作クロック信号ＥＣＬＫの半周期分未満であり、充分過ぎるほど高速に動作していると判断できる。そこで、この状態を”Ｆａｓｔ”と判断する。この時、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣは、それぞれ”Ｈ”、”Ｈ”、”Ｈ”となる。
【００８８】
次に、”ＯＫ”と判定される場合を示す（図７（ｂ））。前半クリティカルパス回路２０２ａの出力の昇圧した信号ＲＡがパルス信号ＥＶ１の立下りエッジにより、ラッチ回路２０３ａで”Ｈ”レベルにラッチされる。また、後半クリティカルパス回路２０２ｂの出力における昇圧する前の信号ＲＢがパルス信号ＥＶ１の立下りエッジにより、ラッチ回路２０３ｂで”Ｌ”レベルにラッチされる。そして、昇圧した信号ＲＢがパルス信号ＥＶ２の立下りエッジにより、ラッチ回路２０３ｃで”Ｈ”レベルにラッチされる。
【００８９】
この状態は、前半クリティカルパス回路２０２ａが、動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作し、また、クリティカルパス回路２０２全体も、動作クロック信号ＥＣＬＫの半周期分より長く、動作クロック信号ＥＣＬＫの１周期分よりも短い遅延時間で動作していることを示している。そこで、この状態をＯＫと判断する。この時、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣは、それぞれ”Ｈ”、”Ｌ”、”Ｈ”となる。
【００９０】
次に、”Ｗａｒｎ”と判定される場合を示す（図８（ａ））。前半クリティカルパス回路２０２ａの出力における昇圧する前の信号ＲＡがパルス信号ＥＶ１の立下りエッジにより、ラッチ回路２０３ａで”Ｌ”レベルにラッチされる。また、後半クリティカルパス回路２０２ｂの出力における昇圧する前の信号ＲＢがパルス信号ＥＶ１の立下りエッジにより、ラッチ回路２０３ｂで”Ｌ”レベルにラッチされる。そして、昇圧した信号ＲＢがパルス信号ＥＶ２の立下りエッジにより、ラッチ回路５１３ｃで”Ｈ”レベルにラッチされる。
【００９１】
この状態は、前半クリティカルパス回路２０２ａの遅延時間が動作クロック信号ＥＣＬＫの半周期分以内には収まらないが、クリティカルパス回路２０２全体は、動作クロック信号ＥＣＬＫの１周期分よりも短い遅延時間で動作していることを示している。図８（ａ）からも明らかなように、動作マージンに余裕が無い状態であり、わずかな環境変化等により動作しなくなる可能性が高いことから、この状態を”Ｗａｒｎ”（危険領域）と判断する。この時、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣは、それぞれ”Ｌ”、”Ｌ”、”Ｈ”となる。
【００９２】
最後に、”ＮＧ”と判定される場合を示す（図８（ｂ））。前半クリティカルパス回路２０２ａの出力における昇圧する前の信号ＲＡがパルス信号ＥＶ１の立下りエッジにより、ラッチ回路２０３ａで”Ｌ”レベルにラッチされる。また、後半クリティカルパス回路２０２ｂの出力における昇圧する前の信号ＲＢがパルス信号ＥＶ２の立下りエッジにより、ラッチ回路２０３ｂで”Ｌ”レベルにラッチされる。そして、遅延により昇圧する前の信号ＲＢがパルス信号ＥＶ２の立下りエッジにより、ラッチ回路２０３ｃで”Ｌ”レベルにラッチされる。
【００９３】
この状態は、クリティカルパス回路２０２の遅延時間が動作クロック信号ＥＣＬＫの１周期分を越えることを示し、内部回路が動作しない可能性が極めて高いので、この状態を”ＮＧ”と判断する。この時、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣは、それぞれ”Ｌ”、”Ｌ”、”Ｌ”となる。
【００９４】
以上のように、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣの組み合わせにより４つの動作状態を表すことができ、図９で示す表にまとめられる。この時、上記に示されていない各出力ＬＡ、ＬＢ、ＬＣの組み合わせ、例えば、”Ｌ”、”Ｈ”、”Ｌ”などは、クリティカルパス回路２０２自体が適切に動作していない可能性が極めて高いので、”ＮＧ”と判断することにしている（「動作しているが、間に合っていない」という上記例と区別するために、図中では”（ＮＧ）”と表記している）。
【００９５】
図１０にイネーブル信号生成回路１０３の具体的な構成例を示す。イネーブル信号生成回路１０３は、出力電圧検出回路１０２の出力信号Ｓｄｅｔを入力とする各論理回路３０１、３０２と、ＳＲラッチ回路３０３とを備えている。もちろん、ＳＲラッチ回路３０３以外のラッチ回路を用いてもよい。
【００９６】
論理回路３０１は、出力電圧検出回路１０２の各出力信号Ｓｄｅｔの内、出力電圧値Ｖｉｎｔの下限値を検出する信号から、”Ｌ”レベルの信号を出力する。一方、論理回路３０２は、出力電圧検出回路１０２の各出力信号Ｓｄｅｔの内、出力電圧値Ｖｉｎｔの上限値を検出する信号から、”Ｌ”レベルの信号を出力する。
【００９７】
図１０に記載のＳＲラッチ回路３０３は、論理回路３０１の出力をセット信号、論理回路３０２の出力をリセット信号とする回路である。論理回路３０１の出力が”Ｌ”で、論理回路３０２の出力が”Ｈ”の場合、ＳＲラッチ回路３０３の出力、すなわちイネーブル信号Ｐｅｎｂは”Ｈ”となる。一方、論理回路３０１の出力が”Ｈ”で、論理回路３０２の出力が”Ｌ”の場合、イネーブル信号Ｐｅｎｂは”Ｌ”となる。また、各論理回路３０１、３０２の各出力が共に”Ｈ”の場合、イネーブル信号Ｐｅｎｂの値は維持される。
【００９８】
これらのことから、イネーブル信号Ｐｅｎｂは、出力電圧値Ｖｉｎｔの下限値を検出した場合、”Ｌ”から”Ｈ”に、出力電圧値Ｖｉｎｔの下限値を検出した場合に、”Ｈ”から”Ｌ”に、それぞれ遷移する信号となる。
【００９９】
図１１にイネーブル信号生成回路１０３の別の具体的構成例を示す。図１１のイネーブル信号生成回路１０３は、前記論理回路３０１として３入力のＮＡＮＤ回路３１１を、前記論理回路３０２として３入力のＮＡＮＤ回路３２１をそれぞれ備えている。図１１に示したイネーブル信号生成回路１０３は、図５で示した、３つの各出力を有する出力電圧検出回路１０２と接続するのに好適なイネーブル信号生成回路である。
【０１００】
ＮＡＮＤ回路３１１は、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣがそれぞれ、”Ｌ”、”Ｌ”、”Ｈ”となる場合に出力が”Ｌ”となる。これは、クリティカルパス回路２０２が”Ｗａｒｎ”状態にあることを示し、すなわち、出力電圧値Ｖｉｎｔの上昇を促すため、イネーブル信号ＰｅｎｂはＳＲラッチ回路３０３を通じ、”Ｌ”から”Ｈ”に遷移する。
【０１０１】
一方、ＮＡＮＤ回路３２１は、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣがそれぞれ、”Ｈ”、”Ｈ”、”Ｈ”となる場合に出力が”Ｌ”となる。これは、クリティカルパス回路２０２が”Ｆａｓｔ”状態にあることを示し、すなわち、出力電圧値Ｖｉｎｔの下降を促すため、イネーブル信号ＰｅｎｂはＳＲラッチ回路３０３を通じ、”Ｈ”から”Ｌ”に遷移する。
【０１０２】
また、出力電圧検出回路１０２の各出力ＬＡ、ＬＢ、ＬＣが上記以外の場合は、各ＮＡＮＤ回路３１１、３２１の各出力は共に”Ｈ”となるので、ＳＲラッチ回路３０３の出力は維持される。
【０１０３】
次に、イネーブル信号生成回路１０３の信号波形図を図１２に示し、その動作を説明する。内部回路の電源電圧値である上記出力電圧値Ｖｉｎｔの判定は、出力電圧検出回路１０２で記述した信号ＲｅｐＥｎｂ毎に行われる。出力電圧値Ｖｉｎｔが”Ｗａｒｎ”と判定された場合、イネーブル信号Ｐｅｎｂを”Ｈ”とする。すると、スイッチ回路１０５でスイッチング動作が行われ、出力電圧値Ｖｉｎｔが上昇する。上昇した出力電圧値Ｖｉｎｔが”Ｆａｓｔ”と判定されると、イネーブル信号Ｐｅｎｂを”Ｌ”とし、スイッチ回路１０５でのスイッチング動作を停止させ、出力電圧値Ｖｉｎｔの降下を促す。
【０１０４】
続いて、図１３にスイッチ制御回路１０４の具体的な構成例を示す。スイッチ制御回路１０４には、基準パルス信号生成回路１０１から出力される基準パルス信号Ｐｒｅｆとイネーブル信号生成回路１０３から出力されるイネーブル信号Ｐｅｎｂとが入力され、それらの入力の論理積を得るＡＮＤ回路４２１と、ＡＮＤ回路４２１で生成したパルス信号である入力信号ＰＯに、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのゲート端子を駆動するのに充分な駆動力をそれぞれ与えるための、各バッファ回路ＢＵＦ１、ＢＵＦ２とを備えている。よって、ＡＮＤ回路４２１は、スイッチングパルス信号を生成するための回路である。これにより、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮは、入力信号ＰＯに基づくスイッチングパルス信号に応じたスイッチング動作を確実に行うことができる。
【０１０５】
以上のように、本発明による電圧変換回路は、従来技術における加算回路やカウンタなどの制御回路を用いることなく、内部回路の電源である出力電圧値Ｖｉｎｔの制御を行うことが可能である。よって、従来に比べて電圧変換回路の回路規模縮小を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【０１０６】
ところで、一般に、集積回路の消費電力は電源電圧値の二乗に比例するため、内部回路が０．５Ｖという低電源電圧値で動作するような場合、内部回路の消費電力は大幅に削減できる。その場合、内部回路の低消費電力性を損なうことが無いよう、電圧変換回路自体の消費電力も削減する必要がある。
【０１０７】
（実施の第二形態）
そこで、本実施の第二形態では、出力電圧値Ｖｉｎｔの検知回路であるところの出力電圧検出回路１０２のクリティカルパス回路２０２のみを出力電圧値Ｖｉｎｔで駆動するのではなく、電圧変換回路の基準パルス信号生成回路１０１から昇圧レベルシフタの前段のインバータ回路までの制御回路部分を、低電圧（例えば０．５Ｖといった）である出力電圧値Ｖｉｎｔにて駆動することとした。これにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体としても、低消費電力となる。
【０１０８】
上記の方針に従って内部回路および電圧変換回路を設計する場合において好適な、スイッチ制御回路１０４の具体的構成例を図１４に示す。スイッチ制御回路１０４には、基準パルス信号生成回路１０１の出力である基準パルス信号Ｐｒｅｆとイネーブル信号生成回路１０３の出力であるイネーブル信号Ｐｅｎｂが入力され、それらの入力の論理積を得るＡＮＤ回路４２１、スイッチタイミング制御回路４０１、各昇圧レベルシフタ４０２ａ、４０２ｂ、各起動制御回路４０３ａ、４０３ｂ、起動信号生成回路４０５、各バッファ回路４０４ａ、４０４ｂが設けられている。
【０１０９】
まず、上記スイッチタイミング制御回路４０１について、その具体的な構成例を図１５に、スイッチタイミング制御回路４０１の動作例を示す各信号波形を図１６に、それぞれ示す。スイッチタイミング制御回路４０１は、２つの各遅延回路４１１ａ、４１１ｂと、インバータ回路ＩＮＶと、ＮＯＲ回路ＮＯＲとを有している。
【０１１０】
スイッチタイミング制御回路４０１は、パルス信号を入力信号ＰＯとし、入力信号ＰＯを遅延回路４１１ａによって遅延させ、その出力信号Ｄａをインバータ回路ＩＮＶにより論理否定した信号ｐｌｓｉを昇圧レベルシフタ４０２ａに出力する一方、遅延回路４１１ａの出力信号Ｄａを遅延回路４１１ｂによってさらに遅延させ、その出力信号Ｄｂと入力信号ＰＯとをＮＯＲ回路ＮＯＲによりＮＯＲ演算を行い、その出力ｎｌｓｉを昇圧レベルシフタ４０２ｂに出力する回路である。
【０１１１】
図１６には、各信号のパルス波形をそれぞれ示している。ここで、各遅延回路４１１ａ、４１１ｂの遅延時間をそれぞれＤＴとする。ＰＭＯＳトランジスタＭＰがオンするのは、そのゲート入力信号が”Ｌ”の時であるので、ＰＭＯＳトランジスタＭＰがオンするのは、信号Ｓ２の期間のみである。一方、ＮＭＯＳトランジスタＭＮがオンするのは、そのゲート入力信号が”Ｈ”の時であるので、ＮＭＯＳトランジスタＭＮがオンするのは、各信号Ｓ０、Ｓ０´の各期間のみである。また、各信号Ｓ１、Ｓ１´の各期間においては、両方の各トランジスタＭＰ、ＭＮは共にオフしている。
【０１１２】
このように、ＰＭＯＳトランジスタＭＰがオンする期間とＮＭＯＳトランジスタＭＮがオンする期間の間に、両方のトランジスタがオフする期間を設けて、両方のトランジスタが同時にオンする期間を無くすことにより、スイッチ回路１０５に貫通電流が流れることを防ぐことができ、それにより、余分な電力消費を抑えることができる。なお、上記遅延回路４１１ａ、４１１ｂは入力された信号を遅延させる機能を有する回路であればどのような回路でも構わない。
【０１１３】
次に、昇圧レベルシフタ４０２ａ、４０２ｂの具体的な構成例を図１７に示す。ここでは、低電圧側回路を構成するトランジスタとして、ＤＴＭＯＳ（Dynamic Threshold ＭＯＳ）トランジスタを用いている。このようなＤＴＭＯＳトランジスタといった回路素子は、０．５Ｖ程度の電源電圧値で動作するため、この回路素子を用いて集積回路を作製すると、低消費電力化が実現できる。
【０１１４】
本発明による電圧変換回路においても、昇圧レベルシフタ４０２ａ、４０２ｂのみならず、基準パルス信号生成回路１０１等についてＤＴＭＯＳトランジスタを用いて作製すれば、低消費電力化が図れる。もちろん、低電圧動作回路素子として、どのような回路素子を用いても構わない。
【０１１５】
続いて、図１８に各起動制御回路４０３ａ、４０３ｂおよび各バッファ回路４０４ａ、４０４ｂの具体的な構成例を示す。起動制御回路４０３ａは、昇圧レベルシフタ４０２ａの出力信号ｐｌｓｏを入力とするインバータ回路と、そのインバータ回路の出力信号と起動信号生成回路４０５の出力信号を入力信号とするＮＡＮＤ回路とを備えている。バッファ回路４０４ａは、ＰＭＯＳトランジスタＭＰのゲート駆動用のインバータ回路である。
【０１１６】
また、起動制御回路４０３ｂは、昇圧レベルシフタ４０２ｂの出力信号ｎｌｓｏを入力とするインバータ回路と、そのインバータ回路の出力信号と起動信号生成回路４０５の出力信号を入力信号とするＮＡＮＤ回路とを有している。バッファ回路４０４ｂは、ＮＭＯＳトランジスタＭＮのゲート駆動用のインバータ回路である。
【０１１７】
各バッファ回路４０４ａ、４０４ｂは、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのゲート端子を駆動するのに充分な駆動力を与えるために備えられており、これにより、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮは、パルス信号である入力信号ＰＯに応じたスイッチングパルス信号によりスイッチング動作を、より確実に行うことができる。
【０１１８】
起動信号生成回路４０５のリセット信号ＲＳＴＨの出力値がＶｄｄレベルに等しいとき、それぞれのＮＡＮＤ回路における出力信号の振る舞いは、各信号ｐｌｓｏ、ｎｌｓｏのそれと一致する。その一方、起動信号生成回路４０５のリセット信号ＲＳＴＨの出力値がＧＮＤレベルに等しいとき、それぞれのＮＡＮＤ回路の出力信号は、信号ｐｌｓｏ、ｎｌｓｏに関わらず、Ｖｄｄレベルと一致する。各起動制御回路４０３ａ、４０３ｂの出力信号は、バッファ回路４０４ａ、４０４ｂでそれぞれ駆動能力が高められた上で、それぞれＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのゲート端子を駆動する。
【０１１９】
次に、図１９に起動信号生成回路４０５の具体的な構成例を示す。ここでは、Ｖｄｄの立ち上がりを捉えてＲＣの時定数分だけ出力をＧＮＤレベルにする回路を示している。これはリセット信号ＲＳＴＨを生成するＲＣによるパワーオンリセット回路である。この回路の場合、リセット信号ＲＳＴＨのリセット期間Ｔｒｓｔｈは、ＲおよびＣの値によって決められる。起動信号生成回路４０５は、図１９で示したようなＲＣ回路のみならず、タイマ回路や、オシレータとカウンタの組み合わせなど、どのような回路を用いても構わない。
【０１２０】
次に、起動時における各起動制御回路４０３ａ、４０３ｂおよび起動信号生成回路４０５の振る舞いについて説明する。起動時においては、出力電圧値Ｖｉｎｔは０Ｖであるため、基準パルス信号生成回路１０１等は動作できない。一方、起動制御回路４０３ａ、４０３ｂやバッファ回路４０４ａ、４０４ｂおよび起動信号生成回路４０５には、外部電源の電圧値Ｖｄｄが供給され始めるので、動作を開始する。
【０１２１】
起動信号生成回路４０５から出力されたリセット信号ＲＳＴＨによって、スイッチ回路１０５の出力は、リセット期間Ｔｒｓｔｈの間、Ｖｄｄレベルになる。この間、フィルタ回路１０６からの出力電圧値Ｖｉｎｔは上昇を続け、基準パルス信号生成回路１０１等が動作を行うことが可能となるレベルに達すると、基準パルス信号生成回路１０１等は動作を開始する。
【０１２２】
リセット信号ＲＳＴＨがリセット期間Ｔｒｓｔｈを終えると、出力電圧値Ｖｉｎｔは徐々に低下するが、基準パルス信号生成回路１０１等は動作を続け、パルス信号である各信号ｐｌｓｏ、ｎｌｓｏを連続的に出力する。その結果、スイッチ回路１０５の出力信号が所望のパルス信号となれば、この電圧変換回路は、安定動作状態となる。
【０１２３】
本発明の電圧変換回路は、ソース端子に第１の電源電圧が印加されるＰＭＯＳトランジスタと、ドレイン端子が前記ＰＭＯＳトランジスタのドレイン端子に接続され、ソース端子に第２の電源電圧が印加されるＮＭＯＳトランジスタとを有し、共通に接続されたドレイン端子から電圧を出力するスイッチ回路と、前記スイッチ回路に入力されるスイッチングパルスの基準となるパルス信号を生成する基準パルス信号生成回路と、当該電圧変換回路の出力電圧値を検出する出力電圧検出回路と、前記出力電圧検出回路の出力信号から、基準パルス信号に対するイネーブル信号を生成するイネーブル信号生成回路と、前記イネーブル信号と基準パルス信号とから、前記ＰＭＯＳトランジスタのゲート端子に印加する第１の制御信号および、前記ＮＭＯＳトランジスタのゲート端子に印加する第２の制御信号を生成するスイッチ制御回路と、前記スイッチ回路の出力電圧を平滑化する平滑化回路と、を有し、前記平滑化回路によって平滑化されて得られた出力電圧値の電圧を出力することを特徴とするものであってもよい。
【０１２４】
また、前記構成から成る電圧変換回路において、前記出力電圧検出回路が、出力電圧の許容範囲の上限および下限を設定し、出力電圧が上限を越えた場合および下限を下回った場合に、それぞれの状態を示す信号を出力することを特徴とする。
【０１２５】
また、前記構成から成る電圧変換回路において、前記出力電圧検出回路が、前記電圧変換回路の出力が駆動電圧として供給され、内部集積回路の最大遅延パスと同等の遅延を行うクリティカルパス回路と、クリティカルパス回路の入力信号およびクリティカルパス回路の出力信号をラッチするための第１のトリガ信号および第２のトリガ信号を生成する動作状態検出パルス生成回路と、クリティカルパス回路の出力信号をラッチする第１のラッチ回路および第２のラッチ回路および第３のラッチ回路と、を備え、また、クリティカルパス回路は、前半クリティカルパス回路と、後半クリティカルパス回路を接続したものであり、前記第１のラッチ回路は、前記第１のトリガ信号により、前半クリティカルパス回路の出力信号をラッチし、前記第２のラッチ回路は、前記第１のトリガ信号により、後半クリティカルパス回路の出力信号をラッチし、前記第３のラッチ回路は、前記第２のトリガ信号により、後半クリティカルパス回路の出力信号をラッチし、前記第１および第２および第３のラッチ回路の出力信号が、前記クリティカルパス回路の、入力信号に対する動作状態を示すことを特徴とする。
【０１２６】
また、上記構成から成る電圧変換回路は、半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。
【０１２７】
また、上記構成から成る電圧変換回路を降圧回路として用いた半導体集積回路装置を、携帯端末の構成要素として用いるとよい。
【産業上の利用可能性】
【０１２８】
本発明の電圧変換回路は、例えば電源電圧の電圧値を他の電圧値（特に低電圧値）に変換する効率を向上できるので、携帯端末などの半導体集積回路装置に用いるとそれを省電力化でき、省電力化が求められる通信分野やコンピュータ等の情報分野といった電子機器の電源回路の用途に好適に利用できる。
【図面の簡単な説明】
【０１２９】
【図１】本発明に係る電圧変換回路の実施の第一形態の基本構成を示す回路ブロック図である。
【図２】上記電圧変換回路の基本動作を示す各信号波形図である。
【図３】上記電圧変換回路の出力電圧検出回路の一具体例を示す回路図である。
【図４】上記電圧変換回路の出力電圧検出回路の別の具体例を示すブロック図である。
【図５】上記電圧変換回路の出力電圧変換回路のさらに別の具体例を示す回路図である。
【図６】上記出力電圧変換回路における、動作状態検出パルス生成回路の動作を示す各信号波形図である。
【図７】上記出力電圧検出回路における４つの各基本動作の内の２つの動作を示す各信号波形図である。
【図８】上記出力電圧検出回路における４つの各基本動作の内の他の２つの動作を示す各信号波形図である。
【図９】上記出力電圧検出回路の各動作状態と各出力信号との関係を示す表である。
【図１０】上記電圧変換回路における、イネーブル信号生成回路の基本構成を示すブロック図である。
【図１１】上記電圧変換回路における、イネーブル信号生成回路の一具体例を示す回路図である。
【図１２】上記イネーブル信号生成回路の動作例を示す各信号波形図である。
【図１３】上記電圧変換回路におけるスイッチ制御回路の一具体例を示す回路図である。
【図１４】本発明に係る電圧変換回路の実施の第二形態のスイッチ制御回路の具体例を示す回路図である。
【図１５】上記スイッチ制御回路における、スイッチタイミング制御回路の一具体例を示す回路図である。
【図１６】上記スイッチタイミング制御回路の動作を示す各信号波形図である。
【図１７】上記スイッチ制御回路における、昇圧レベルシフタの一具体例を示す回路図である。
【図１８】上記スイッチ制御回路における、起動制御回路およびバッファ回路の一具体例を示す回路図である。
【図１９】上記スイッチ制御回路における、起動信号生成回路の一具体例を示す回路図である。
【図２０】従来技術における電圧変換回路の一構成例を示す回路図である。
【符号の説明】
【０１３０】
１０１   基準パルス信号生成回路
１０２   出力電圧検出回路
１０３   イネーブル信号生成回路
１０４   スイッチ制御回路
１０５   スイッチ回路
１０６    フィルタ回路
２０１   動作状態検出パルス生成回路
２０２   クリティカルパス回路
２０２ａ  前半クリティカルパス回路
２０２ｂ  後半クリティカルパス回路
２０３    ラッチ回路
２０３ａ、２０３ｂ、２０３ｃ       ラッチ回路
２０４ａ、２０４ｂ、２０４ｃ       ラッチ回路
３０１、３０２  論理回路
３１１、３２１  ＮＡＮＤ回路
４０１            スイッチタイミング制御回路
４０２ａ、４０２ｂ  昇圧レベルシフタ
４０３ａ、４０３ｂ  起動制御回路
４０４ａ、４０４ｂ  バッファ回路
４０５            起動信号生成回路
４１１ａ、４１１ｂ  遅延回路
９０１   デューティ比制御回路
９０１ａ  カウンタ
９０１ｂ  比較回路
９０２   バッファ回路
９０３    フィルタ回路
９０４   クリティカルパス回路
９０５   遅延回路
９０６   正否判定回路
９０７   加算回路
【図１】
2006081254.tif 000003
【図２】
2006081254.tif 000004
【図３】
2006081254.tif 000005
【図４】
2006081254.tif 000006
【図５】
2006081254.tif 000007
【図６】
2006081254.tif 000008
【図７】
2006081254.tif 000009
【図８】
2006081254.tif 000010
【図９】
2006081254.tif 000011
【図１０】
2006081254.tif 000012
【図１１】
2006081254.tif 000013
【図１２】
2006081254.tif 000014
【図１３】
2006081254.tif 000015
【図１４】
2006081254.tif 000016
【図１５】
2006081254.tif 000017
【図１６】
2006081254.tif 000018
【図１７】
2006081254.tif 000019
【図１８】
2006081254.tif 000020
【図１９】
2006081254.tif 000021
【図２０】
2006081254.tif 000022