(57)【要約】      （修正有）【課題】不揮発性メモリに関し、特に、ワンチップ型マイクロコントローラなどのＳＯＣ素子に内蔵される埋め込みＥＥＰＲＯＭを提供すること。【解決手段】ＥＥＰＲＯＭせるであって、ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加されるドレイン選択信号を受信し、１ビットデータを記録するためのフラッシュセルＭＯＳと、ソースとが互いに接続されて、対称構造をなす高電圧用ＭＯＳとを備える記録端と、ゲートが下記第２のセンシングＭＯＳのドレインに接続され、ドレインが前記フラッシュセルＭＯＳのドレインに接続されることができる第１のセンシングＭＯＳと、ゲートが前記第１のセンシングＭＯＳのドレインに接続され、ドレインが前記高電圧用ＭＯＳのドレインに接続されることができる第２のセンシングＭＯＳとを備えるセンシング端とを含むことを特徴とする。【選択図】図３
2006351176.tif 000002
【特許請求の範囲】
【請求項１】
ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加されるドレイン選択信号を受信し、１ビットデータを記録するためのフラッシュセルＭＯＳと、
ゲートで前記ゲート選択信号を受信し、前記フラッシュセルＭＯＳとソースとが互いに接続されて、対称構造をなす高電圧用ＭＯＳと
を備える記録端と、
ソースが電源電圧端に接続され、ゲートが下記の第２のセンシングＭＯＳのドレインに接続され、ドレインが前記フラッシュセルＭＯＳのドレインに接続されることができる第１のセンシングＭＯＳと、
ソースが電源電圧端に接続され、ゲートが前記第１のセンシングＭＯＳのドレインに接続され、ドレインが前記高電圧用ＭＯＳのドレインに接続されることができる第２のセンシングＭＯＳと
を備えるセンシング端とを含み、
前記第１のセンシングＭＯＳのゲート電圧を正（＋）出力信号に、前記第２のセンシングＭＯＳのゲート電圧を負（−）出力信号に出力することを特徴とするＥＥＰＲＯＭセル。
【請求項２】
ゲートで外部から印加される読み出しイネーブル信号を受信し、ドレインが前記第１のセンシングＭＯＳのドレインに接続され、ソースが前記フラッシュセルＭＯＳのドレインに接続される第１の遮断ＭＯＳと、
ゲートで外部から印加される読み出しイネーブル信号を受信し、ドレインが前記第２のセンシングＭＯＳのドレインに接続され、ソースが前記高電圧用ＭＯＳのドレインに接続される第２の遮断ＭＯＳと
を備える高電圧保護端をさらに含むことを特徴とする請求項１に記載のＥＥＰＲＯＭセル。
【請求項３】
ゲートで外部から印加される読み出しイネーブル信号を受信し、ドレインが前記フラッシュセルＭＯＳのソース及び前記高電圧用ＭＯＳのソースに接続され、ソースが接地電圧端に接続されるイネーブルＭＯＳをさらに含むことを特徴とする請求項１に記載のＥＥＰＲＯＭセル。
【請求項４】
ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加される第１のドレイン選択信号を受信し、１ビットデータを記録するための第１のフラッシュセルＭＯＳと、
ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加される第２のドレイン選択信号を受信し、前記第１のフラッシュセルＭＯＳに記録されるデータと相補的なデータを記録するための第２のフラッシュセルＭＯＳと
を備える記録端と、
ソースが電源電圧端に接続され、ゲートが下記第２のセンシングＭＯＳのドレインに接続され、ドレインが前記第１のフラッシュセルＭＯＳのドレインに接続されることができる第１のセンシングＭＯＳと、
ソースが電源電圧端に接続され、ゲートが前記第１のセンシングＭＯＳのドレインに接続され、ドレインが前記第２のフラッシュセルＭＯＳのドレインに接続されることができる第２のセンシングＭＯＳと
を備えるセンシング端を含み、
前記第１のセンシングＭＯＳのゲート電圧を正（＋）出力信号に、前記第２のセンシングＭＯＳのゲート電圧を負（−）出力信号に出力することを特徴とするＥＥＰＲＯＭセル。
【請求項５】
ゲートで外部から印加される読み出しイネーブル信号を受信し、ドレインが前記第１のセンシングＭＯＳのドレインに接続され、ソースが前記第１のフラッシュセルＭＯＳのドレインに接続される第１の遮断ＭＯＳと、
ゲートで外部から印加される読み出しイネーブル信号を受信し、ドレインが前記第２のセンシングＭＯＳのドレインに接続され、ソースが前記第２のフラッシュセルＭＯＳのドレインに接続される第２の遮断ＭＯＳと
を備える高電圧保護端をさらに含むことを特徴とする請求項４に記載のＥＥＰＲＯＭセル。
【請求項６】
ゲートで外部から印加される読み出しイネーブル信号を受信し、ドレインが前記第１のフラッシュセルＭＯＳ及び第２のフラッシュセルＭＯＳのソースに接続され、ソースが接地電圧端に接続されるイネーブルＭＯＳをさらに含むことを特徴とする請求項４に記載のＥＥＰＲＯＭセル。
【請求項７】
フラッシュメモリ内で読み出しイネーブル信号が活性化されたとき、フラッシュセルＭＯＳのゲートに読み出しバイアス電圧を印加するためのバイアス電圧生成器において、
一端が電源電圧端側に接続される第１の分圧抵抗と、
一端が前記第１の分圧抵抗の他端に接続され、他端が接地電圧端側に接続される第２の分圧抵抗と、
前記読み出しイネーブル信号を受信し、ドレインが前記第１の分圧抵抗の他端に接続され、ソースで生成したバイアス電圧が出力される出力ＭＯＳと、
前記読み出しイネーブル信号に応じて、前記第１の分圧抵抗及び第２の分圧抵抗と電源電圧端及び／または接地電圧端の接続をスイッチングするための電源制御部と
を含むことを特徴とするバイアス電圧生成器。
【請求項８】
前記電源制御部が、
ゲートで前記読み出しイネーブル信号の反転信号を受信し、ドレインが前記第１の分圧抵抗の一端に接続され、ソースが電源電圧端に接続される第１の電源制御ＭＯＳと、
ゲートで前記読み出しイネーブル信号を受信し、ドレインが前記第２の分圧抵抗の他端に接続され、ソースが接地電圧端に接続される第２の電源制御ＭＯＳと
を含むことを特徴とする請求項７に記載のバイアス電圧生成器。
【請求項９】
請求項４〜６のいずれか１項の構成を有するＥＥＰＲＯＭセルと、
請求項７または８の構成を有し、読み出しの際、前記ＥＥＰＲＯＭセルのフラッシュセルＭＯＳのコントロールゲート電圧を生成するバイアス電圧生成器と、
前記ＥＥＰＲＯＭセルの出力データを一時的にラッチするラッチ部と、
プログラムまたは消去の際、前記ＥＥＰＲＯＭセルのフラッシュセルＭＯＳのドレイン電圧を生成するドレインレベルシフタと、
プログラムまたは消去の際、前記ＥＥＰＲＯＭセルのフラッシュセルＭＯＳのコントロールゲート電圧を生成するゲートレベルシフタと
を含むことを特徴とするＥＥＰＲＯＭブロック。
【請求項１０】
請求項１〜３のいずれか１項の構成を有するＥＥＰＲＯＭセルと、
請求項７または８の構成を有し、読み出しの際、前記ＥＥＰＲＯＭセルの第１のフラッシュセルＭＯＳ及び第２のフラッシュセルＭＯＳのコントロールゲート電圧を生成するバイアス電圧生成器と、
前記ＥＥＰＲＯＭセルの出力データを一時的にラッチするラッチ部と、
プログラムまたは消去の際、前記ＥＥＰＲＯＭセルの第１のフラッシュセルＭＯＳ及び第２のフラッシュセルＭＯＳのドレイン電圧を生成するドレインレベルシフタと、
プログラムまたは消去の際、前記ＥＥＰＲＯＭセルの第１のフラッシュセルＭＯＳ及び第２のフラッシュセルＭＯＳのコントロールゲート電圧を生成するゲートレベルシフタと
を含むことを特徴とするＥＥＰＲＯＭブロック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電源が遮断された状態で格納された情報を維持できる不揮発性メモリに関し、特に、ワンチップ型マイクロコントローラなどの素子に内蔵される埋め込みＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭは、ＭＯＳトランジスタ素子型のフラッシュセルＭＯＳトランジスタのフローティングゲートに電荷を蓄電してデータを記録する電子回路である。ここで、フローティングゲートは誘電体で形成される。ＥＥＰＲＯＭは、独立したチップ素子で製作してコンピュータシステムなどで１つの補助メモリ手段として使用するように実現することもでき、ワンチップ型マイクロコントローラにおいて電源が遮断された状態で格納すべきデータの格納手段として内蔵される埋め込み（embedded）型で実現することもできる。
【０００３】
一般的な汎用マイクロコントローラやスマートカード用スマートチップの場合、埋め込みＥＥＰＲＯＭとして数キロバイト以上の容量を必要とするため、独立した素子の場合と類似するように特定セルの読み出し／書き込みアクセスのために、ロー／カラムデコーダを使用し、各単位フラッシュセルは、セレクショントランジスタを備えるようになり、読み出し／書き込みするとき、それぞれ２つの電源が供給されなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＬＣＤドライバーにおいてディスプレイパネルの階調値を補正する用途や発振器の周波数を補正する用途などに使用するための埋め込みＥＥＰＲＯＭの場合は、僅か数十バイト以内のセルのみが要求されるが、このような分野で従来の技術のように、ロー／カラムデコーダ及びセレクショントランジスタを使用する構造は非効率的で、非経済的であるという問題があった。
【０００５】
本発明は、上記した従来の技術の問題を解決するために提案されたものであって、その目的は、全体チップの製作費用を低減できる埋め込みＥＥＰＲＯＭセル及びこれを含むＥＥＰＲＯＭブロックを提供することにある。
【０００６】
また、本発明の他の目的は、設計負担を減らすことのできる構造のＥＥＰＲＯＭセル及びこれを含むＥＥＰＲＯＭブロックを提供することにある。
【０００７】
なお、本発明のさらに他の目的は、ノイズに対する抵抗力を強化し、信頼性を向上させた構造のＥＥＰＲＯＭセル及びこれを含むＥＥＰＲＯＭブロックを提供することにある。
【課題を解決するための手段】
【０００８】
そこで、上記の目的を達成するための本発明のＥＥＰＲＯＭセルは、ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加されるドレイン選択信号を受信し、１ビットデータを記録するためのフラッシュセルＭＯＳと、ゲートで前記ゲート選択信号を受信し、前記フラッシュセルＭＯＳとソースとが互いに接続されて、対称構造をなす高電圧用ＭＯＳとを備える記録端と、ソースが電源電圧端に接続され、ゲートが下記第２のセンシングＭＯＳのドレインに接続され、ドレインが前記フラッシュセルＭＯＳのドレインに接続されることができる第１のセンシングＭＯＳと、ソースが電源電圧端に接続され、ゲートが前記第１のセンシングＭＯＳのドレインに接続され、ドレインが前記高電圧用ＭＯＳのドレインに接続されることができる第２のセンシングＭＯＳとを備えるセンシング端とを含み、前記第１のセンシングＭＯＳのゲート電圧を正（＋）出力信号に、前記第２のセンシングＭＯＳのゲート電圧を負（−）出力信号に出力することを特徴とする。
【発明の効果】
【０００９】
本発明は、ＳＯＣチップなどに、本発明に係る埋め込みＥＥＰＲＯＭを行うことにより、全体チップの製作費用及び／または面積を低減できるという効果がある。
【００１０】
また、本発明に係る埋め込みＥＥＰＲＯＭは、これを内蔵するＳＯＣチップなどの設計負担を減らすことができるという効果もある。
【００１１】
なお、本発明に係る埋め込みＥＥＰＲＯＭは、ノイズに対する抵抗力を強化して信頼性を向上するという効果もある。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００１３】
（第１の実施形態）
図３に示すような本実施形態のＥＥＰＲＯＭセルは、ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加されるドレイン選択信号を受信し、１ビットデータを記録するためのフラッシュセルＭＯＳ（ＭＣ）と、ゲートで前記ゲート選択信号を受信し、前記フラッシュセルＭＯＳ（ＭＣ）とソースとが互いに接続されて、対称構造をなす高電圧用ＭＯＳ（ＭＨ１）を備える記録端３２０と、ソースが電源電圧端に接続され、ゲートが下記第２のセンシングＭＯＳ（ＭＰ２）のドレインに接続され、ドレインが前記フラッシュセルＭＯＳのドレインに接続されることができる第１のセンシングＭＯＳ（ＭＰ１）と、ソースが電源電圧端に接続され、ゲートが前記第１のセンシングＭＯＳ（ＭＰ１）のドレインに接続され、ドレインが前記高電圧用ＭＯＳ（ＭＨ１）のドレインに接続されることができる第２のセンシングＭＯＳ（ＭＰ２）を備えるセンシング端３４０とを含む。
【００１４】
前記高電圧用ＭＯＳ（ＭＨ１）は、前記フラッシュセルＭＯＳ（ＭＣ）が有することのできるしきい電圧値の最小値及び最大値間の中間付近値のしきい電圧値を有する。一般的なフラッシュセルＭＯＳは、フローティングゲートが蓄電されて、約４Ｖ放電されたとき、約−３Ｖのしきい電圧を有するので、前記電圧比較のための高電圧用ＭＯＳ（ＭＨ１）のしきい電圧は、４＋（−３）／２＝０．５Ｖを有することが好ましいが、一般的な高電圧用ＭＯＳのしきい電圧が約１Ｖであることに鑑みても、十分なマージンがあるため、一般的な高電圧用ＭＯＳをそのまま使用することもできる。この時、高電圧用ＭＯＳトランジスタ素子を使用することは、データのプログラムの際、ドレインに印加される約１４Ｖくらいの高電圧に耐えるようにするためである。
【００１５】
図示した第１の遮断ＭＯＳ（ＭＨ２）及び第２の遮断ＭＯＳ（ＭＨ３）は、プログラミングの際、前記センシング端３４０によるセンシング作用を防止する役割を果たし、また、高電圧用ＭＯＳトランジスタからなって、プログラミングの際、ドレインラインに印加される高電圧が前記センシング端３４０に伝えられることを遮断する役割も果たす。
【００１６】
図示したセンシング端３４０が各メモリセルごとに存在することは、本発明の特徴部のうち１つをなすが、これは、前記センシング端３４０に高電圧が印加されることが遮断されるので、センシングＭＯＳ（ＭＰ１，ＭＰ２）を低電圧用素子で実現して面積を減らすことができ、本実施形態で実現する埋め込みＥＥＰＲＯＭは、その容量が小さいため、１つのセンスアンプと、これを接続するためのデコーディング手段を備えることよりは、図示したように、各セルごとにセンシング端３４０を実現するのが一層簡便な点ということを活用したものである。
【００１７】
本実施形態のＥＥＰＲＯＭメモリセルは、１組の出力ラインを介して外部フリップフロップに読み出したデータを伝送するが、前記第１のセンシングＭＯＳ（ＭＰ１）のゲート電圧を正（＋）出力信号（Ｄ０）とし、前記第２のセンシングＭＯＳ（ＭＰ２）のゲート電圧を負（−）出力信号（Ｄ０ｂ）として、前記フリップフロップに出力する。
【００１８】
図４は、図３のＥＥＰＲＯＭメモリセルを含むＥＥＰＲＯＭメモリのブロック構造を図示している。図示したように、１つのビットを格納する単位格納構造は、図３のＥＥＰＲＯＭメモリセル３００と、該メモリセル３００から格納データを受信しラッチするためのラッチ部４００と、プログラムの際、データを印加するためのドレインレベルシフタ８００とを含む。
【００１９】
前記ラッチ部４００は、本発明のＥＥＰＲＯＭメモリが内蔵されるチップ内の演算装置などがデータを読み出すことができるようにフリップフロップで実現することができ、前記演算装置が、各格納位置別に識別値（例えば、アドレス）を付与する場合、前記識別値で複数個の前記フリップフロップのうち１つを選択するように実現できる。
【００２０】
前記ドレインレベルシフタ８００は、プログラムの際、（すなわち、セルデータの書き込み時）各桁のビット値に応じて１４Ｖまたは０Ｖの電位を印加する。もし、本実施形態のＥＥＰＲＯＭがプログラムの際に「１」値の記録をＥＥＰＲＯＭセルＭＯＳのフローティングゲートに陰電荷の蓄電として表示する場合なら、前記ドレインレベルシフタは、「１」のビット値が入力されれば、１４Ｖの電位を出力し、「０」のビット値が入力されれば、０Ｖの電位を出力する。
【００２１】
図示したＥＥＰＲＯＭセル３００の全ての単位格納構造に共通的に印加される信号として、書き込みイネーブル信号（Ｗ／Ｅ）と読み出しイネーブル信号（Ｒｅｎ）とがある。前記書き込みイネーブル信号（Ｗ／Ｅ）は、各ＥＥＰＲＯＭセル３００のコントロールゲートに印加されるが、図示した構造では、プログラム（ｗｒｉｔｅ）の際、前記コントロールゲートに印加する高電位を生成するためのゲートレベルシフタ９００と、読み出しの際、前記コントロールゲートに印加する低電位（１．２Ｖ）を生成するためのバイアス電圧生成器５００を備える。前記バイアス電圧生成器５００には、プログラムの際に印加され得る高電圧を遮断するための装置がなければならない。前記ゲートレベルシフタ９００は、活性化された書き込みイネーブル信号に対応して高電位の出力を生成するものであって、当業界において自明なので、その説明を省略する。
【００２２】
図５は、前記バイアス電圧生成器５００の一実施形態を示している。図示したバイアス電圧生成器５００は、一端が電源電圧端側に接続される第１の分圧抵抗（Ｒ１）と、一端が前記第１の分圧抵抗（Ｒ１）の他端に接続され、他端が接地電圧端側に接続される第２の分圧抵抗（Ｒ２）と、前記読み出しイネーブル信号（Ｒｅｎ）を受信し、ドレインが前記第１の分圧抵抗（Ｒ１）の他端に接続され、ソースで生成したバイアス電圧が出力される出力端ＭＯＳ（ＭＨ４）と、前記読み出しイネーブル信号（Ｒｅｎ）に応じて、前記第１の分圧抵抗（Ｒ１）及び第２の分圧抵抗（Ｒ２）と電源電圧端及び／または接地電圧端の接続をスイッチングするための電源制御部（ＭＰ３、ＭＮ２）とを含む。
【００２３】
前記第１の分圧抵抗（Ｒ１）及び第２の分圧抵抗（Ｒ２）によるバイアス電圧生成は、自明な公知技術であるため、その説明を省略する。前記電源制御部は、ゲートで前記読み出しイネーブル信号の反転信号を受信し、ドレインが前記第１の分圧抵抗（Ｒ１）の一端に接続され、ソースが電源電圧端に接続される第１の電源制御ＭＯＳ（ＭＰ３）と、ゲートで前記読み出しイネーブル信号を受信し、ドレインが前記第２の分圧抵抗（Ｒ２）の他端に接続され、ソースが接地電圧端に接続される第２の電源制御ＭＯＳ（ＭＰ４）とを含む。前記電源制御部は、バイアス電圧の生成が必要ない区間、すなわち、読み出しイネーブル信号（Ｒｅｎ）が不活性化された区間において前記第１の分圧抵抗（Ｒ１）及び第２の分圧抵抗（Ｒ２）に供給される電源を遮断するための構成であり、節電が重要でない場合には省略することもできる。
【００２４】
前記出力端ＭＯＳ（ＭＨ４）は、読み出しイネーブル信号（Ｒｅｎ）の活性化時のみに生成されたバイアス電圧を出力する役割を果たすだけでなく、プログラムの際、出力ラインに載せられる高電圧（約１４Ｖ）がバイアス電圧生成器の内部に流入されることを遮断する役割も果たす。したがって、高電圧を遮断するのに十分な高電圧用ＭＯＳトランスタで実現することが好ましい。
【００２５】
図６は、書き込みイネーブル信号（Ｗ／Ｅ）及び読み出しイネーブル信号（Ｒｅｎ）と、各ビット別データ信号（０）の消去、プログラム、読み出しの際の論理状態を示したものである。より具体的なレベル値として、各動作別に前記ＥＥＰＲＯＭメモリセルに対する各入力ラインに印加される電圧を説明すれば、プログラムの際には、「Ｏｎ」のビット値が入力されるメモリセルの場合、ＶＣＧ＝０、Ｒｅｎ＝０、ＤＲ１＝１４Ｖの電圧レベルが印加され、消去の際には、ＶＣＧ＝１４Ｖ、Ｒｅｎ＝０、ＤＲ１＝０の電圧レベルが印加され、読み出しの際には、ＶＣＧ＝１．２Ｖ、Ｒｅｎ＝ｈｉｇｈ（２．４Ｖ）、ＤＲ１＝ｆｌｏａｔｉｎｇの電圧レベルが印加される。
【００２６】
以下、図３〜図５を参照して、本実施形態のＥＥＰＲＯＭメモリセル３００の動作を説明する。
【００２７】
前記ＥＥＰＲＯＭメモリセルを構成するフラッシュセルＭＯＳのプログラミング／読み出し条件は、次の通りである。フラッシュセルＭＯＳに書き込むためには、コントロールゲートに０Ｖを印加し、ドレインに高電圧（例えば、１４Ｖ）を印加する。この時、書き込まれたフラッシュセルＭＯＳのしきい電圧は、約−３Ｖくらいで、一般的な高電圧ＮＭＯＳ素子より相当低くなる。それに対して、消去するためには、コントロールゲートに高電圧を印加し、ドレインには、０Ｖを印加する。この時、消去されたセルのしきい電圧は、約４Ｖくらいで、一般的な高電圧ＮＭＯＳ素子より相当高くなる。このように、プログラムされたセルを読み出す時には、コントロールゲートに低電圧（１．２Ｖ）、ドレインに１．２Ｖを加えた後、セルの電流を読んで、基準値以上であれば（ここでは、約５０マイクロＡ）、プログラムされたセル（ハイ値）に認識し、電流がほとんど流れないと、プログラムされなかったセル（ロー値）に認識する。
【００２８】
読み出しイネーブル信号（Ｒｅｎ）が活性化されたとき形成されるセンスアンプ構造は、記録端３２０に属する１つのメモリセルＭＯＳと１つの一般高電圧ＮＭＯＳ素子とが互いになす差動増幅対構造である。高電圧保護スイッチである第１の遮断ＭＯＳ（ＭＨ２）と第２の遮断ＭＯＳ（ＭＨ３）とを除いては、一般的なレベルシフタの構造と同じである。すなわち、フラッシュセルＭＯＳ（ＭＰ１）がプログラムされていると、高電圧用ＭＯＳ（ＭＨ１）に比べてしきい電圧が相当低くなっているため、フラッシュセルＭＯＳ（ＭＰ１）と高電圧用ＭＯＳ（ＭＨ２）とが互いにファイティング（fighting）して、出力（Ｄ０）は、ＶＤＤに近づく。読み出しイネーブル信号（Ｒｅｎ）は、読み出しの際に活性化状態となり、前記センスアンプ構造の電源電圧と接地電圧とのバランスを取る役割を果たす。プログラミングの際、読み出しイネーブル信号（Ｒｅｎ）は、ロー状態となり、センシング端３４０及び記録端３２０を電源電圧端と接地電圧端とからフローティングさせる。第１の遮断ＭＯＳ（ＭＨ２）と第２の遮断ＭＯＳ（ＭＨ３）とは、プログラミングの際、メモリセルのドレインに加えられる高電圧から低電圧ＰＭＯＳトランジスタ素子であるセンシング端１４０を保護するための保護スイッチとして機能する。
【００２９】
バイアス電圧生成器５００は、コントロールゲートに低電圧を印加するためのバイアス生成器回路である。コントロールゲートには高電圧が掛かるため、バイアス電圧生成器５００にも高電圧を遮断するための手段が備えられなければならず、本実施形態では、出力端ＭＯＳ（ＭＨ４）を高電圧用ＭＯＳトランジスタで実現した。読み出しの際、コントロールゲート電圧（１．２Ｖ）を生成するために、本実施形態のバイアス電圧生成器５００は、第１の分圧抵抗（Ｒ１）及び第２の分圧抵抗（Ｒ２）を備える。読み出しの際、読み出しイネーブル信号（Ｒｅｎ）がハイ状態となって、第１の電源制御ＭＯＳ（ＭＮ２）及び第２の電源制御ＭＯＳ（ＭＰ３）がターンオンされ、Ｒ１＝Ｒ２であれば、コントロールゲート＝０．５＊Ｖｄｄ（２．４Ｖ）＝１．２Ｖに該当する電圧が生成される。プログラミングの際は、読み出しイネーブル信号（Ｒｅｎ）がロー状態となって、第１の分圧抵抗（Ｒ１）及び第２の分圧抵抗（Ｒ２）には、貫通電流が全く流れないようになる。
【００３０】
（第２の実施形態）
図７に示すような本実施形態のＥＥＰＲＯＭセル７００は、ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加されるドレイン選択信号を受信し、１ビットデータを記録するためのフラッシュセルＭＯＳ（ＭＣ０）と、ゲートで外部から印加されるゲート選択信号を受信し、ドレインで外部から印加される第２のドレイン選択信号を受信し、前記第１のフラッシュセルＭＯＳ（ＭＣ０）に記録されるデータと相補的なデータを記録するための第２のフラッシュセルＭＯＳ（ＭＣ１）とを備える記録端７２０と、ソースが電源電圧端に接続され、ゲートが下記第２のセンシングＭＯＳ（ＭＰ４）のドレインに接続され、ドレインが前記フラッシュセルＭＯＳ（ＭＣ０）のドレインに接続されることができる第１のセンシングＭＯＳ（ＭＰ３）と、ソースが電源電圧端に接続され、ゲートが前記第１のセンシングＭＯＳ（ＭＰ３）のドレインに接続され、ドレインが第２のフラッシュセルＭＯＳ（ＭＣ１）のドレインに接続されることができる第２のセンシングＭＯＳ（ＭＰ４）とを備えるセンシング端７４０とを含む。
【００３１】
本実施形態では、前記第１のフラッシュセルＭＯＳ（ＭＣ０）及び第２のフラッシュセルＭＯＳ（ＭＣ１）に互いに相補的な関係でデータをプログラミングする。すなわち、記録される論理値に応じていずれか一方のフラッシュセルＭＯＳのフローティングゲートのみに電荷を注入するようになる。したがって、センシングマージンが従来の技術及び前記第１の実施形態の場合に比べて２倍に増加され、この点を除いた他の構成は、前記第１の実施形態と同様であるので、その説明を省略する。
【００３２】
図８は、図７のＥＥＰＲＯＭメモリセル７００を含むＥＥＰＲＯＭメモリのブロック構造を示している。図示したように、１つのビットを格納する単位格納構造は、図７のＥＥＰＲＯＭメモリセル７００と、該メモリセル７００から格納データを受信しラッチするためのラッチ部４００と、前記メモリセル７００の非反転データ端子にプログラムの際、データを印加するためのドレインレベルシフタ８００と、プログラムの際、前記ドレインレベルシフタ９００の出力信号の反転信号を前記メモリセル７００の非反転データ端子に印加するための反転入力器８０２とを含む。
【００３３】
本実施形態では、前記反転入力器８０２を、書き込みイネーブル信号Ｗ／Ｅ及び前記ドレインレベルシフタ９００の出力信号を受信し、ＮＯＲ演算した結果値を、前記メモリセル７００の非反転データ端子に出力するＮＯＲゲートで実現した。前記反転入力器８０２の出力信号は、プログラム時に合せて高電圧（１４Ｖ）の論理レベルを有しなければならない。前記反転入力器８０２を除いた構成は、前記第１の実施形態の場合と同じであるので、その説明を省略する。
【００３４】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３５】
【図１】従来の技術によるＥＥＰＲＯＭセル及びそのセンスアンプ構造を示した回路図である。
【図２】図１のＥＥＰＲＯＭフラッシュセル構造を示した回路図である。
【図３】本発明の一実施形態に係るＥＥＰＲＯＭセルの構造を示した回路図である。
【図４】図３のＥＥＰＲＯＭセルを含むＥＥＰＲＯＭブロックの構造を示したブロック図である。
【図５】図４のバイアス電圧生成器の構造を示した回路図である。
【図６】本発明のＥＥＰＲＯＭセルに加えられる信号などの波形を示したフローチャートである。
【図７】本発明の他の実施形態に係るＥＥＰＲＯＭブロックの構造を示したブロック図である。
【図８】図７のＥＥＰＲＯＭセルを含むＥＥＰＲＯＭブロックの構造を示したブロック図である。
【符号の説明】
【００３６】
３００、７００      ＥＥＰＲＯＭセル
３２０、７２０      記録端
３４０、７４０      センシング端
４００      ラッチ部
５００      バイアス電圧生成器
８００      ドレインレベルシフタ
９００      ゲートレベルシフタ
【図１】
2006351176.tif 000003
【図２】
2006351176.tif 000004
【図３】
2006351176.tif 000005
【図４】
2006351176.tif 000006
【図５】
2006351176.tif 000007
【図６】
2006351176.tif 000008
【図７】
2006351176.tif 000009
【図８】
2006351176.tif 000010