(57)【要約】      （修正有）【課題】過渡回復を出来る限り速く行う。【解決手段】遅延ロックループは、入力部（９）と直列接続遅延セル（３０，５０，７０，９０）と出力部（１０）とを有し、出力部では、遅延鎖（１）により遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給される。遅延ロックループは位相検出器構造（２）を含み、位相検出器構造は入力側において遅延鎖（１）の出力部（１０）と遅延鎖（１）の遅延セル（３０，５０，７０，９０）のうちの１つの出力部とに結合される第２位相検出器セル（３１，５１，７１，９１）と、遅延鎖（１）の出力部（１０）と遅延鎖（１）の入力部（９）とに結合された位相検出器とを備える。位相検出器構造（２）、位相検出器（３）は制御ユニット（４）に接続される。制御ユニット（４）は遅延セル（３０，５０，７０，９０）のうちの個数Ｚを、遅延を行うように起動することにより遅延鎖（１）の遅延時間（Ｔｋ）を設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号（Ｂ）を取り入れるための入力部（９）と、複数の第１直列接続遅延セル（３０、５０、７０、９０）と、出力部（１０）とを有し、前記出力部には、遅延鎖（１）によって遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給され、上記出力部は第１ノード（１１）に結合されており、前記第１ノードには、第１信号（Ａ）が供給される、遅延鎖（１）と、
上記第１ノード（１１）に結合された第１位相検出器入力部（１６）と、遅延鎖（１）の入力部（９）に結合された第２位相検出器入力部（１７）と、位相検出器出力部（１８）とを含んでいる、位相検出器（３）と、
上記遅延鎖（１）の遅延時間（Ｔｋ）を設定するために、入力側では位相検出器（３）に結合されており、出力側では遅延鎖（１）に結合されている、制御ユニット（４）と、
位相検出器構造（２）とを含む遅延ロックループであって、
前記位相検出器構造（２）は、第１入力部（３２、５２、７２、９２）において第１ノード（１１）に接続されかつ第２入力部（３３、５３、７３、９３）において遅延鎖（１）の遅延セル（３０、５０、７０、９０）のうちの１つの出力部（３５、５５、７５、９５）に接続されている複数の第２位相検出器セル（３１、５１、７１，９１）を備えており、
前記位相検出器構造（２）は、制御ユニット（４）に結合されており、制御ユニット（４）は、直列接続遅延セル（３０、５０、７０、９０）の第１の個数Ｚを遅延のために起動することにより遅延鎖（１）の遅延時間（Ｔｋ）を設定するように設計されている、遅延ロックループ。
【請求項２】
上記位相検出器構造（２）の上記複数の位相検出器セル（３１，５１，７１，９１）のうちの１つは、上記位相検出器セル（３１，５１，７１，９１）の出力部（３４，５４，７４，９４）に信号を出力するように設計されており、
上記信号は、上記第１ノード（１１）に現れる上記第１信号（Ａ）の位相と上記各遅延セル（３０，５０，７０，９０）の上記出力部（３５，５５，７５，９５）に現れる信号の位相とによって決まる相対的な位相情報の項目を含んでいる、請求項１に記載の遅延ロックループ。
【請求項３】
上記制御ユニット（４）は、上記信号に応じて、上記遅延鎖（１）の上記遅延時間（Ｔｋ）を大まかに設定するように設計されており、
上記信号は、上記位相検出器セル（３１，５１，７１，９１）の上記出力部（３４，５４，７４，９４）においてタップオフされ得るものであり、上記制御ユニット（４）の入力側に提供されるものである、請求項１または２に記載の遅延ロックループ。
【請求項４】
上記位相検出器（３）は、上記位相検出器出力部（１８）を介して、信号を出力するように設計されており、
上記信号は、上記第１ノード（１１）に現れる上記第１信号（Ａ）の上記位相と上記遅延鎖（１）に現れる上記入力信号（Ｂ）の位相とに応じた相対的な位相情報の項目を含んでいる、請求項１〜３のいずれか１項に記載の遅延ロックループ。
【請求項５】
上記制御ユニット（４）と上記遅延鎖（１）とは、上記位相検出器出力部（１８）においてタップオフされ得る上記信号に応じて、上記遅延鎖（１）の上記遅延時間（Ｔｋ）を精密に設定するように設計されている、請求項４に記載の遅延ロックループ。
【請求項６】
上記制御ユニット（４）は、
第１動作状態において、上記遅延セル（３０，５０，７０，９０）の第２の個数Ｍを起動して遅延を行うことにより、上記遅延鎖（１）の上記遅延時間（Ｔｋ）を第１の値に設定するように設計されており、
第２動作状態において、上記遅延セル（３０，５０，７０，９０）の上記第２の個数Ｍよりも小さい上記第１の個数Ｚを起動して遅延を行うことにより、上記遅延鎖（１）の上記遅延時間（Ｔｋ）を上記第１の値よりも小さい第２の値におおまかに設定するように設計されている、請求項１〜５のいずれか１項に記載の遅延ロックループ。
【請求項７】
上記遅延鎖（１）の上記第１出力部（１０）は、遅延素子（６）によって、上記第１ノード（１１）に結合されている、請求項１〜６のいずれか１項に記載の遅延ロックループ。
【請求項８】
上記遅延素子（６）は、入力バッファ（５）と、バッファ（１５）と、配線と、出力ドライバセル（１４）とを備えるデータ経路によって生じた遅延時間を有している、請求項７に記載の遅延ロックループ。
【請求項９】
上記遅延鎖（１）の上記入力部（９）は、入力バッファ（５）を介して、クロック入力部（７）からクロック信号（ＣＬＫ）を取り入れる、請求項１〜８のいずれか１項に記載の遅延ロックループ。
【請求項１０】
上記遅延鎖（１）の上記第１出力部（１０）には、遅延された信号（Ｓｔｒｏｂｅ）を出力するために用いられるクロック出力部（１３）が、経路を介して接続されている、請求項１〜９のいずれか１項に記載の遅延ロックループ。
【請求項１１】
上記クロック出力部（１３）を上記遅延鎖（１）の上記第１出力部（１０）に接続する上記経路は、少なくとも１つの信号線と、少なくとも１つのバッファ（１５）と、出力ドライバ（１４）とを備えている、請求項１０に記載の遅延ロックループ。
【請求項１２】
上記複数の位相検出器セル（３１，５１，７１，９１）の１つは、フリップフロップ（１１０）、排他的ＯＲゲート（１１３）、または、比較器（１１４）を備えている、請求項１〜１１のいずれか１項に記載の遅延ロックループ。
【請求項１３】
上記位相検出器（３）は、フリップフロップ（１１０）、排他的ＯＲゲート（１１３）、または、比較器（１１４）を備えている、請求項１〜１２のいずれか１項に記載の遅延ロックループ。
【請求項１４】
上記制御ユニット（４）と上記位相検出器（３）との結合は、周波数選択フィルタ（１２０）を含んでいる、請求項１〜１３のいずれか１項に記載の遅延ロックループ。
【請求項１５】
上記複数の遅延セル（３０，５０，７０，９０）の１つは、被遅延信号を取り入れるための第１入力部（３６，５６，７６，９６）と、出力部（３５，５５，７５，９５）と、上記被遅延信号を遅延し、遅延した信号を上記出力部（３５，５５，７５，９５）に出力するための遅延回路（３８，５８，７８，９８）とを備えている、請求項１〜１４のいずれか１項に記載の遅延ロックループ。
【請求項１６】
上記遅延鎖（１）の上記入力部（９）に現れる上記入力信号（Ｂ）は、上記遅延鎖（１）の第１遅延セル（３０）の第１入力部（３６）に供給され、
上記第１の複数の遅延セル（３０，５０，７０，９０）は、直列接続されており、
上記制御ユニット（４）によって駆動されるマルチプレクサ（１６５）は、上記遅延セル（３０，５０，７０，９０）の１つの上記出力部（３５，５５，７５，９５）を選択し、上記遅延鎖（１）の上記出力部（１０）に接続する、請求項１５に記載の遅延ロックループ。
【請求項１７】
上記複数の遅延セル（３０，５０，７０，９０）の各々は、マルチプレクサ（３９，５９，７９，９９）を備え、
マルチプレクサ（３９，５９，７９，９９）の上記第１入力部は、上記遅延セル（３０，５０，７０，９０）の上記第１入力部（３６，５６，７６，９６）を形成し、
マルチプレクサ（３９，５９，７９，９９）の上記第２入力部は、上記遅延セル（３０，５０，７０，９０）の第２入力部を形成し、
上記遅延セル（３０，５０，７０，９０）の第２入力部に、上記遅延鎖（１）の上記入力部（９）に現れる上記入力信号（Ｂ）が転送され、
上記遅延セル（３０，５０，７０，９０）の上記出力部（３５，５５，７５，９５）は、後段に接続された上記遅延セル（３０，５０，７０，９０）の上記第１入力部（３６，５６，７６，９６）に接続されており、
上記制御ユニット（４）によって、上記マルチプレクサ（３９，５９，７９，９９）の１つは、上記遅延鎖（１）の上記入力部（９）に現れる上記入力信号（Ｂ）を上記遅延回路（３８，５８，７８，９８）に供給するように、設定され、
上記マルチプレクサ（３９，５９，７９，９９）のうちのその他のマルチプレクサは、後段に接続された上記遅延セル（３０，５０，７０，９０）の上記出力部（３５，５５，７５，９５）に現れる信号を上記遅延回路（３８，５８，７８，９８）に供給するように設定され、
最後のセル（９０）の出力部（９５）は、上記遅延鎖（１）の上記出力部（１０）に接続されている、請求項１５に記載の遅延ロックループ。
【請求項１８】
上記複数の遅延セル（３０，５０，７０，９０）の少なくとも最初の１つは、上記被遅延信号を第１遅延時間だけ遅延するための第１遅延回路（３８，５８，７８，９８）を備え、
上記複数の遅延セル（３０，５０，７０，９０）の少なくとも２番目の１つは、上記被遅延信号を上記第１時間よりも短い第２遅延時間だけ遅延するための第２遅延回路（３８，５８，７８，９８）を備えている、請求項１５〜１７のいずれか１項に記載の遅延ロックループ。
【請求項１９】
第１動作状態で、遅延鎖（１）の複数の第１直列接続遅延セル（３０、５０、７０、９０）の第２の個数Ｍを、遅延に対して有効であるように接続するステップと、
第１動作状態で、位相検出器構造（２）の複数の第２位相検出器セル（３１、５１、７１、９１）の出力部（３４、５４、７４、９４）において相対的な位相情報の複数の第２項目を出力し、上記相対的な位相情報の複数の第２項目が、遅延鎖（１）の出力部（１０）に結合された第１ノード（１１）に供給される第１信号（Ａ）の位相と、複数の第１遅延セル（３０、５０、７０、９０）のうちの１つの第１遅延セルの出力部（３５、５５、７５、９５）に供給される信号の位相とに応じて形成される、ステップと、
続く第２動作状態で、複数の第１遅延セル（３０、５０、７０、９０）の第１の個数Ｚを遅延に対して有効であるように接続し、第１の個数Ｚが、第２の個数Ｍよりも小さく、第１の個数Ｚは、第１動作状態で第２の複数の相対的な位相情報項目から決定されるステップとを含む、遅延鎖の設定方法。
【請求項２０】
上記第１ノード（１１）に現れる上記第１信号（Ａ）の上記位相と上記遅延鎖（１）に現れる上記入力信号（Ｂ）の上記位相とに基づいて、位相検出器（３）によって、相対的な位相情報の項目を確認するステップと、
上記相対的な位相情報に基づいて、上記遅延鎖（１）を設定するステップとを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループ、および、遅延鎖の設定方法に関するものである。
【背景技術】
【０００２】
遅延ロックループ（ＤＬＬ）は、多くの場合、半導体集積回路においてクロック信号を遅延するために用いられている。このような制御ループは、複数のクロック信号を同じ位相角にするために、デジタル動作回路において用いられている。
【０００３】
ここでは、例えばデータの有効性を検査するクロック信号の立ち上がりエッジおよび立ち下がりエッジにおいてデータが有効である同期動作半導体集積メモリを取り上げる。この半導体集積メモリは、倍データ転送速度同期ダイナミックランダムアクセスメモリ（ＤＤＲ  ＳＤＲＡＭ）と呼ばれている。遅延ロックループは、ここでは、ＤＤＲ  ＳＤＲＡＭがクロック信号に同期してデータを供給し、構成素子に与えるために用いられる。このために、供給されたクロック信号から、データをＤＤＲ  ＳＤＲＡＭのデバイス端子でのクロック信号と同期させることができる位相角を有する内部遅延信号を、生成する必要がある。そうするためには、内部遅延ロックループは、内部信号伝播時間について考慮する必要がある。
【０００４】
通常の遅延ロックループは、デバイスに供給されたクロック信号を、遅延ロックループによって生成された遅延信号と比較し、この遅延を遅延鎖において、位相差ができるかぎり０になるように調整する。
【特許文献１】ＷＯ  ２００４／１０７５７９
【特許文献２】ＤＥ  １０１４９５８４
【非特許文献１】Lee, J.-H. et al.:”A 330MHz Low-Jitter and Fast-Locking Direct Skew Compensation DLL” 2000 IEEE international Solid-State Circuits Conference
【非特許文献２】Kim, J.J. et al.:”A Low- Jitter Mixed-Mode DLL for High-Speed DRAM Applications” IEEE Journal of Solid-State Circuits, vol. 35, no. 10, October 2000
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＤＲ  ＳＤＲＡＭの通常の動作周波数は、５００メガヘルツである。知られている遅延ロックループは、遅延鎖と、位相検出器と、制御ユニットとを備えており、遅延鎖の遅延時間を設定する前にクロックサイクルを比較的多く必要とするという不都合を有している。ＤＤＲ  ＳＤＲＡＭは様々な周波数で用いられるので、遅延ロックループが周波数値が低くても高くても完全な状態で位相角と同期できるように、該遅延ロックループを柔軟に設計する必要がある。
【０００６】
本発明の目的は、過渡回復をできる限り速く行う遅延ロックループを提示することにある。さらに、本発明の目的は、遅延鎖の設定方法を提示することにある。
【課題を解決するための手段】
【０００７】
本発明では、上記構成に関する上記目的を、遅延鎖と、位相検出器と、制御ユニットと、位相検出器構造とを含む遅延ロックループによって達成する。この遅延鎖は、入力信号を取り入れるための入力部と、第１の複数の直列接続遅延セルと、出力部とを有している。該出力部では、遅延鎖によって遅延時間だけ遅延される信号が用いられる。上記出力部は第１ノードに結合されており、前記第１ノードでは、第１信号が用いられる。位相検出器は、第１ノードに結合された第１位相検出器入力部と、遅延鎖の入力部に結合された第２位相検出器入力部と、位相検出器出力部とを有している。制御ユニットは、遅延鎖の遅延時間を設定するために、入力側では位相検出器に結合されており、出力側では遅延鎖に結合されている。位相検出器構造は、第２の複数の位相検出器セルを備えている。各第２位相検出器セルは、第１入力部において第１ノードに接続されており、第２入力部において遅延鎖の遅延セルのうちの１つの出力部に接続されている。また、位相検出器構造は制御ユニットに結合されており、該制御ユニットは、遅延鎖の遅延時間を設定するように設計されており、これにより、遅延セルの最初のＺ個が、遅延のために起動される。
【０００８】
遅延ロックループは、入力部と、第１の複数の直列接続遅延セルと、出力部とを有する遅延鎖を含んでいる。この入力部は、入力信号を送信するために用いられる。遅延鎖によって遅延時間だけ遅延された信号は、出力部において用いられる。遅延鎖の出力部は、第１信号が用いられる第１ノードに結合されている。
【０００９】
さらに、遅延ロックループは、位相検出器を備えている。この位相検出器は、第１位相検出器入力部と、第２位相検出器入力部と、さらに、位相検出器出力部とを含んでいる。第１位相検出器入力部は、第１ノードに結合されている。第２位相検出器入力部は、遅延鎖の入力部に結合されている。
【００１０】
さらに、遅延ロックループは、制御ユニットを備えている。この制御ユニットの入力部は、位相検出器出力部に結合されている。制御ユニットは、さらに、出力部において、遅延鎖の遅延時間を設定するための遅延鎖に接続されている。
【００１１】
遅延ロックループは、さらに、位相検出器構造を含んでいる。この位相検出器構造は、第２の複数の位相検出器セルを含んでいる。これらの各位相検出器セルは、第１ノードに接続された第１入力部と、遅延鎖の遅延セルのうちの１つの遅延セルの出力部に接続された第２入力部とを有している。
【００１２】
遅延ロックループは、さらに、位相検出器構造の制御ユニットの入力部への結合を含んでいる。位相検出器セルの出力側に現れた信号は、制御ユニットに送信される。制御ユニットは、遅延セルの最初のＺ個同士が遅延に効果的に用いられるように接続されることによって遅延鎖の遅延時間を設定できるように、構成されている。
【００１３】
この構成では、入力信号は、複数の直列接続遅延セルを通過する。位相検出器構造に用いられる、各遅延セルの出力部に接続された位相検出器セルを用いて、第１ノードから出力される第１信号の位相角に対する、遅延鎖を通過する入力信号の位相角を決定できる。この第１ノードは、遅延鎖の出力部に結合されている。
【００１４】
位相検出器構造から制御ユニットに情報が流れるので、制御ユニットは、遅延を行うように起動される遅延セルの最初のＺ個を設定できる。
【００１５】
この遅延ロックループの１つの利点は、遅延を行うように起動される遅延セルの最初のＺ個を、非常に速く確認できることである。この速さは、異なる遅延セルによって遅延される入力信号の位相角が、遅延鎖の下流に生じる第１信号とのみ比較されることにより、生じる。このために必要なクロックサイクルはごく僅かである。
【００１６】
もし、例えば、遅延を効果的に行うように設定された全部で３０個の遅延セルの中で、遅延を効果的に行うように設定された１０番目の遅延セルの出力部に供給された信号の位相角が、第１信号と一致する場合、他の動作中に遅延セルの２０個を、遅延を行うように起動できることが有効である。
【００１７】
一形態では、位相検出器構造の複数の位相検出器セルのうちの１つは、出力部を有している。この出力部は、相対的な位相情報の項目を表す、第１ノードに現れる第１信号の位相と各遅延セルの出力部に現れる信号の位相とによって決まる信号、を出力するために構成されている。したがって、上記位相、または、出力側に位置する位相検出器構造によって用いられるこれら２つの信号の位相差を一致させることができることが、有効である。
【００１８】
一形態では、制御ユニットは、遅延鎖の遅延時間の大まかな設定を位相検出器セルの出力部における信号に結びつけることができるように、設計されている。本形態の１つの利点は、制御ユニットと、遅延鎖と、位相検出器構造との３つのモジュールのみが遅延時間の大まかな設定に用いられるという点にある。
【００１９】
有効な一形態では、位相検出器は、第１ノードに現れる第１信号の位相と遅延鎖に現れる信号の位相とに応じた相対的な位相情報の項目を出力する信号、が出力される位相検出器出力部を有している。
【００２０】
位相検出器は、複数の位相検出器セルのうちの１つとして構成されていてもよい。この位相検出器は、位相検出器セルとは異なるように実現されて、複数の位相検出器セルのうちの１つとして正確度の比較的高い相対的な位相情報を用いることができるように設計されていることが有効である。
【００２１】
有効な一形態では、制御ユニットは、遅延鎖の遅延時間を微調整するために設計されている。制御ユニットによって出力される信号は、位相検出器出力部から出力される信号に応じて調整される。この形態では、遅延鎖は、遅延時間を微調整できるように、設計されている。
【００２２】
第１の複数の直列接続遅延セルが、第３の数Ｎ個であってもよい。
【００２３】
一形態では、制御ユニットは、第１動作状態において遅延を行うように遅延セルの第２の個数Ｍを効果的に設定するように設計されている。これにより、遅延鎖の遅延時間は、第１の値に設定される。第２の数Ｍは第３の数Ｎ以下であってもよい。
【００２４】
制御ユニットは、第２動作状態において遅延を行うように遅延セルの最初のＺ個を起動するように設計されていてもよい。これにより、遅延鎖の遅延時間は、第１の値未満である第２の値に大まかに設定される。本形態の１つの利点は、非常に短時間の間供給される第１動作状態において、第２の個数Ｍ個の遅延セルが、第２動作状態において動作可能に結合される遅延セルの第１の個数Ｚを決定するために動作可能に結合され、同期されるべき信号の位相角が、第２動作状態において概略一致するという点である。
【００２５】
第１動作状態では、遅延セルの第２の個数Ｍの値を、第３の個数Ｎよりも著しく小さくなるように動作可能に結合してもよい。
【００２６】
遅延を行うように起動される遅延セルの第１の個数Ｚの値が直前の設定プロセスから制御ユニットに供給されている場合、第３の個数Ｎよりも小さい第２の個数Ｍの値を設定することが有効である。
【００２７】
有効な一形態では、より以前の設定動作において決定された第１の個数Ｚのために、メモリが備えられている。
【００２８】
有効な一形態では、遅延鎖の遅延セルの第３の個数Ｎは、この遅延ロックループを含むデバイスが規定される最も低い動作周波数においても、入力信号または遅延された入力信号の、少なくとも１つのエッジが第１動作状態で遅延鎖の遅延セルのうちの１遅延セルの領域にあるように設定されている。このような形態の遅延鎖では、デバイスの動作周波数がより高い場合、入力信号の２つ以上のエッジが、遅延鎖の遅延セルの領域に位置していてもよい。
【００２９】
遅延鎖に第１動作状態で複数の入力信号がある場合、遅延セルの第１の個数Ｚおよび他の第１の個数Ｚを、制御ユニットによって、遅延を行うように効果的に設定してもよい。制御ユニットは、最小の第１の個数Ｚが設定されるように設計されていることが有効である。これにより、本形態の１つの利点は、遅延信号と入力信号との間の同期可能な最小差が設定される点にある。
【００３０】
遅延鎖の第１出力部は、経路を介して、構成素子（ＤＱＳと呼ばれることもある）のデータクロック出力部に接続されている。このデータクロック出力部は、遅延信号を出力するために用いられる。
【００３１】
位相検出器出力部は、配線を介して、制御ユニットの入力部に直接接続されていてもよい。この位相検出器出力部は、周波数選択フィルタによって、制御ユニットの入力部に接続されていることが有効である。
【００３２】
この周波数選択フィルタは、ハイパスフィルタであってもよいし、帯域フィルタであってもよい。有効な一形態では、このフィルタは、ローパスフィルタとして形成されている。この形態の１つの利点は、遅延鎖での遅延時間の揺らぎを抑えることができる点にある。
【００３３】
一形態では、遅延セルは、それぞれ、同一に設計および構成されていてもよく、また、同一の遅延時間を有していてもよい。第１遅延セルの入力部は、遅延鎖の入力部に接続されていてもよい。第１遅延セルの出力部は、第２遅延セルの入力部に接続されていてもよい。これと同じく、他の遅延セルも直列に接続されていてもよい。最後の遅延セルの出力部は、遅延鎖の出力部に接続されていてもよい。本形態では、制御ユニットは、遅延鎖の始端部において起動される遅延セルの第１の個数Ｚを起動するために、または、遅延鎖の終端部で上記第１の個数Ｚを起動するために、設計されていてもよい。
【００３４】
一発展形態では、遅延セルの第４の個数は、遅延セルの第４の個数が起動される遅延時間が、遅延セルの第５の個数が起動される遅延時間よりも長いという点において、遅延セルの第５の個数とは異なるように設計されている。したがって、遅延時間の大まかな設定および精密な設定を、互いに異なる遅延セルの起動により実行できることが有効である。
【００３５】
本発展形態の一形態では、短い遅延時間を有する遅延セルの第５の個数の遅延時間の合計は、第５の個数のセルのうちの１セルの長い遅延時間よりも長い。短い遅延時間を有する遅延セルの中には、第１動作状態の間に起動されることが有効であるものもある。
【００３６】
一形態では、第１の複数の直列接続遅延セルが、第２の複数の位相検出器セルと同じであってもよい。他の形態では、第２の複数の位相検出器セルよりも大きい第１の複数の直列接続遅延セルの値を提示できる。本形態では、遅延セルの全てが位相検出器セルに接続されているわけではない。本形態では、位相検出器構造により、遅延時間を大まかに設定できる。遅延時間の精密な設定を、位相検出器によって利用できる位相情報に関連付けてもよい。その結果として、本形態の１つの利点は、位相検出器構造を実現するための集積素子の所要面積が小さくなり、動作中の遅延ロックループの電力消費量が低減される点にある。
【００３７】
遅延ロックループの他の発展形態については、従属請求項を参照されたい。
【００３８】
この方法に関して、この目的を、‐第１動作状態で、遅延鎖の第１の複数の直列接続遅延セルの第２の個数Ｍを、遅延に効果的であるように接続するステップと、‐第１動作状態で、位相検出器構造の第２の複数の位相検出器セルの出力部に位置する相対的な位相情報の複数の第２項目を出力し、上記相対的な位相情報の複数の第２項目が、遅延鎖の出力部に結合された第１ノードに供給される第１信号の位相と、複数の第１遅延セルのうちの１つの第１遅延セルの出力部に供給される信号の位相とに応じて形成される、ステップと、‐続く第２動作状態で、複数の第１遅延セルの第１の個数Ｚを遅延に効果的であるように接続し、第１の個数Ｚが第２の個数Ｍよりも小さく、第１の個数Ｚは、第１動作状態で相対的な位相情報の複数の第２項目から決定されるステップとを含む、遅延鎖の調整方法によって達成する。
【００３９】
したがって、遅延鎖の設定は、遅延を行うように起動されるように第１動作状態で遅延鎖の一部である遅延セルの第２の個数Ｍを設定するように、行われる。第１動作状態では、相対的な位相情報の複数の第２項目が得られる。相対的な位相情報の複数の第２項目は、位相検出器構造を形成する第２の複数の位相検出器セルによって出力される。位相情報の項目は、遅延鎖の出力部に接続された第１ノードに供給される第１信号の位相と、複数の第１遅延セルの出力部に供給される信号の位相とに応じて形成される。
【００４０】
続く動作状態である第２動作状態では、この方法を用いて、遅延セルの第１の個数Ｚを遅延に効果的であるように設定する。この第１の個数Ｚは、第１動作状態で確認される相対的な位相情報の複数の第２項目の関数である。
【００４１】
本方法の１つの利点は、起動される遅延セルの第１の個数Ｚが非常に短い第１動作状態で決定されるという点である。
【００４２】
一発展形態では、第１ノードに供給される第１信号の位相と、遅延鎖に供給される入力信号の位相との関数である相対的な位相情報の項目が、位相検出器によって確認される。遅延鎖は、相対的な位相情報に応じて設定される。
【００４３】
第１信号の位相が入力信号の位相に先んじているということが、位相検出器によって確認されると、本形態では、遅延を行うように起動される遅延セルの第１の個数Ｚを増加させることができる。第１信号の位相が入力信号の位相に対して遅れているということが、位相検出器によって確認されると、本形態では、遅延を行うように起動される遅延セルの第１の個数Ｚを低減できる。
【００４４】
遅延セルの遅延時間は、同じであってもよい。一発展形態では、遅延セルの第４の個数の遅延時間は、遅延セルの第５の個数の遅延時間よりも短くてもよい。本形態では、遅延鎖を精密に設定できるように、位相検出器によって、遅延に効果的であるように設定される短い遅延時間を有する遅延セルの数を調整できることが有効である。
【００４５】
好ましい一形態では、制御ユニットは、起動された遅延セルの第１の個数Ｚが、ゼロに向かって、または現在の遅延セルの数である第３の個数Ｎに向かって変化しているか否かを確認する。本形態では、起動すべき遅延セルを新たに大まかに設定できる。そのために、構成素子を第１動作状態にしてもよい。
【００４６】
有効な１つの発展形態では、信号のエッジが上記遅延セルの入力部に現れないときに、遅延セルのうちの１つの設定が実行される。遅延セルの出力部において遅延信号を出力した直後に、設定を変えることが有効である。
【００４７】
したがって、本方法では、初めに、遅延を行うように起動される遅延セルが全体的に合計として獲得する遅延時間を、大まかに設定する。遅延時間の精密設定が直後になされることにより、遅延ロックループは安定した状態になる。
【００４８】
要約すると、提案した原理は、以下の利点を有している。‐遅延時間を高速に設定する。‐遅延時間を正確に設定し、これに関連して、同期されるべき信号を正確に同期する。‐集積素子の供給された動作周波数に柔軟に応答する遅延時間を設定する。‐例えば上記動作周波数におけるドリフトに遅延時間を適応させるために、動作中に遅延時間を追跡する。‐起動すべき遅延セルを決定するための素子上に、追加の領域を必要とする追加の遅延鎖を必要としない遅延ロックループ。
【発明を実施するための最良の形態】
【００４９】
以下では、本発明を、複数の実施形態を用いて図面を参照しながら詳述する。機能的または動作的に同一の構成要素には同一の参照符号を付している。
【００５０】
図１は、本発明の遅延ロックループの一例を示す図である。
【００５１】
図２Ａ〜図２Ｄは、遅延セル、および遅延セルを有する遅延鎖の一例を示す図である。
【００５２】
図３Ａ〜図３Ｃは、位相検出器の一例を示す図である。
【００５３】
図１は、本発明の遅延ロックループの一例示的形態を示す。この遅延ロックループは、遅延鎖１と、位相検出器構造２と、位相検出器３と、制御ユニット４とを備えている。
【００５４】
この例示的形態では、遅延鎖１は、第１遅延セル３０と、第２遅延セル５０と、第３遅延セル７０と、最後の遅延セル９０とを備えている。これらの４つの遅延セル３０・５０・７０・９０は、第１入力部３６・５６・７６・９６と、出力部３５・５５・７５・９５とをそれぞれ備えている。遅延セル３０・５０・７０・９０は、直列接続されており、制御入力部３７・５７・７７・９７を備えている。制御入力部３７・５７・７７・９７を介して、制御ユニット４は、制御信号を、４つの遅延セル３０・５０・７０・９０に供給する。
【００５５】
位相検出器構造２は、４つの位相検出器セル３１・５１・７１・９１を備えている。位相検出器セル３１・５１・７１・９１は、その第２入力部３３・５３・７３・９３を介して、遅延セル３０・５０・７０・９０の出力部３５・５５・７５・９５にそれぞれ接続されている。４つの位相検出器セル３１・５１・７１・９１は、その第１入力部３２・５２・７２・９２を介して、第１ノード１１に接続されている。上記第１ノードに、第１信号Ａが現れる。
【００５６】
４つの位相検出器セル３１・５１・７１・９１の出力部３４・５４・７４・９４は、その第１入力部３２・５２・７２・９２とその第２入力部３３・５３・７３・９３とに現れる信号の相対的な位相情報の項目を出力するために、制御ユニット４の入力部にリンクされている。
【００５７】
遅延鎖１の出力部１０は、第１ノード１１に結合されている。この結合は、例えば信号線によって行われている。他の実施形態では、この結合を、遅延素子６によって実現してもよい。
【００５８】
遅延鎖１と、位相検出器構造２と、位相検出器３と、制御ユニット４と、遅延素子６とは、例えば基準電位端子８と、供給電圧ＵＣを取り入れるための電圧供給端子１２とに接続されていてもよい。このことは、簡潔化のため図１には記載されていない。
【００５９】
遅延鎖１の出力部１０において、信号ＰｒｅＳｔｒｏｂｅをタップオフすることができる。信号ＰｒｅＳｔｒｏｂｅは、メモリ構成素子、ランダムアクセスメモリー（ＲＡＭ）では、例えば、正しい位相で、すなわち、正しい時点で、メモリ構成素子のデータ端子に出力用データ信号を提供する機能を果たす。
【００６０】
信号ＰｒｅＳｔｒｏｂｅは、経路を介して、構成素子のクロック出力部１３に供給される。経路には、図１の実施形態では、例えばバッファ１５と出力ドライバ１４とが備えられている。他の例示的形態では、経路に、回路素子がさらに備えられていてもよい。結果的に、クロック出力部１３に、出力信号Ｓｔｒｏｂｅが現れる。
【００６１】
位相検出器３の第１位相検出器入力部１６は、第１ノード１１に現れる第１信号Ａを取り入れるために、第１ノード１１に接続されている。
【００６２】
遅延鎖１の入力部９は、遅延鎖の入力部９に現れる入力信号Ｂを転送するために、第２位相検出器入力部１７に接続されている。位相検出器３は、位相検出器出力部１８を介して、制御ユニット４に接続されている。位相検出器出力部１８は、第１位相検出器入力部１６と第２位相検出器入力部１７とにおける信号間の（すなわち、第１信号Ａと入力信号Ｂとの間の）相対的な位相情報の項目を出力するように設計されている。
【００６３】
クロック入力部７は、入力バッファ５によって、遅延鎖１の入力部９にリンクされている。遅延鎖１の入力部９において、入力信号Ｂをタップオフすることができる。遅延鎖１の入力部９に現れる入力信号Ｂは、クロック入力部７に現れるクロック信号ＣＬＫから形成されている。一例示的形態では、クロック入力部７とクロック出力部１３とは、例えば集積構成素子のパッドとして実施されている。
【００６４】
信号ＰｒｅＳｔｒｏｂｅは、遅延鎖１の出力部１０に現れる。ｔ＋Ｔｋ時点でのＰｒｅＳｔｒｏｂｅ信号は、ｔ時点の入力信号と同一である。
【００６５】
第１ノード１１に、第１信号Ａが現れる。クロック出力部１３は、遅延ロックループの出力信号Ｓｔｒｏｂｅを出現させる。
【００６６】
したがって、遅延鎖１には、入力信号Ｂが供給される。入力信号Ｂは、直列接続されたセル３０・５０・７０・９０を通過する。位相検出器セル３１・５１・７１・９１を用いて、遅延鎖１を伝播する信号の位相と、第１ノード１１に現れる第１信号Ａの位相とを比較する。
【００６７】
遅延セル３０・５０・７０・９０が、第１動作状態において遅延を行うように起動されている場合は、同期化のために遅延を行うように起動される遅延セルの数を、位相検出器セル３１・５１・７１・９１の１つにおける位相信号の照合によって読み取ることができる。
【００６８】
一実施形態では、上記位相検出器セルに接続された遅延セルと、遅延鎖１の出力部との間に位置する他の遅延セル３０・５０・７０・９０を、他の動作状態において起動してもよい。この実施形態では、遅延鎖１の入力部９と、位相照合を行う位相検出器セルの接続されている遅延セルとの間にある遅延セルを、上記他の動作状態においては遅延を行わないように接続することができる。
【００６９】
他の実施形態では、遅延鎖１の終了部における第１の個数Ｚの遅延セル５０・７０・９０を起動する代わりに、遅延鎖１の開始部における第１の個数Ｚの遅延セル３０・５０・７０を起動することもできる。他の実施形態では、遅延鎖１に分配されている遅延セル３０・５０・７０・９０を選択して起動することができる。したがって、以下の式となる：Ｚ・ＤＥＬ＋ＴＦＢ≒ｘ・ＴＣＫ
この場合、Ｚは、遅延起動された遅延セル３０・５０・７０・９０の第１の個数である。ＤＥＬは、遅延セル３０・５０・７０・９０の１つによって達成される遅延時間である。ＴＦＢは、遅延素子６によって達成される遅延時間である。Ｘは、サイクルの数であり、クロック出力部１３の出力信号Ｓｔｒｏｂｅは、クロック入力部７におけるクロック信号ＣＬＫよりもこのサイクルの数だけ遅れている。ＴＣＫは、クロック信号ＣＬＫの周期である。
【００７０】
上記の式が、ほぼ等しい、という符号を有しているのは、第１の個数Ｚの値が整数値のみを含むからである。なぜなら、第１の個数Ｚは、起動される遅延セル３０・５０・７０・９０の数だからである。遅延セル３０・５０・７０・９０の第１の個数Ｚが起動されている場合に遅延鎖１によって達成される遅延時間Ｔｋは、ＤＥＬ＊Ｚである。
【００７１】
遅延素子６によって達成される遅延時間ＴＦＢは、データ経路によって引き起こされる遅延を再現するように設定される。データ経路は、例えば他の入力バッファ５と他の出力ドライバ１４とを備えている。さらに、少なくとも１つのバッファまたは少なくとも１つの信号線によって引き起こされる遅延時間も、遅延時間ＴＦＢの定義に含めてもよい。
【００７２】
クロック信号ＣＬＫの周期は、第１信号Ａの周期、遅延信号ＰｒｅＳｔｒｏｂｅの周期、および、出力信号Ｓｔｒｏｂｅの周期に等しい。
【００７３】
同期化のために起動すべき遅延セルの数を、図１の遅延ロックループの構造によって非常に迅速に特定できることが有利である。
【００７４】
図２Ａに、半導体遅延セル１９の一例示的形態を示す。半導体遅延セル１９は、例えば図１における遅延鎖１の複数の遅延セル３０・５０・７０・９０の１つとして使用される。機能または動作の同じ構成要素には同じ参照番号が付されている。
【００７５】
半導体遅延セル１９は、被遅延信号を取り入れるための入力部１３６と、半導体遅延セル１９によって遅延された信号を出力するための出力部１３５とを備えている。半導体遅延セル１９は、さらに、制御入力部１３７を備えている。半導体遅延セル１９は、遅延回路２０と、２つのスイッチ２１・２２とをさらに備えている。
【００７６】
半導体遅延セル１９の出力部１３５は、スイッチ２２を介して、半導体遅延セル１９の入力部１３６に接続されている。出力部１３５は、遅延回路２０とスイッチ２１とを含む直列回路を介して、半導体遅延セル１９の入力部１３６に接続されている。
【００７７】
スイッチ２２が閉鎖されている場合は、半導体遅延セル１９は、その入力部１３６に現れる信号を、半導体遅延セル１９の出力部１３５へ通過させる。このため、スイッチ２１を開に設定する。
【００７８】
遅延を起動するために、スイッチ２１を閉鎖し、スイッチ２２を開に設定する。この場合、入力部１３６に現れる被遅延信号を、遅延回路２０によって遅延し、半導体遅延セル１９の出力部１３５においてタップオフすることができる。
【００７９】
制御入力部１３７は、２つのスイッチ２１・２２に接続されている。一実施形態では、２つのスイッチ２１・２２は、制御入力部１３７に現れる制御信号によって制御される。この実施形態では、半導体遅延セル１９は、一定の遅延時間を有している。
【００８０】
スイッチ２１・２２の開閉によって、半導体遅延セル１９を、遅延を行うように起動することもできるし、遅延を行うように起動しないこともできる、ということが有利である。
【００８１】
他の実施形態では、遅延回路２０の入力部２３は、さらに、制御線に接続されている。このことは、遅延回路２０の遅延時間を設定する役割を果たす。この有利な実施形態では、半導体遅延セル１９により有効となる遅延時間を精密に設定することもできる。
【００８２】
図２Ｂに、半導体遅延セル２９の他の例示的形態を示す。この半導体遅延セル２９は、例えば図１の遅延鎖１の複数の遅延素子３０・５０・７０・９０の１つとして使用される。
【００８３】
図２Ｂの半導体遅延セル２９は、図２Ａの半導体遅延セル１９と同様に構成されており、遅延回路２０の一例示的形態が、図２Ｂに示されている。
【００８４】
図２Ａの半導体遅延セル１９の遅延回路２０は、図２Ｂの半導体遅延セル２９では、２つのインバーター２４・２５によって置換されている。半導体遅延セル２９の入力部１３６に現れる信号は、スイッチ２１を介して、インバーター２４の入力部に供給される。インバーター２４の出力部は、他のインバーター２５の入力部に結合されている。インバーター２５の出力部は、半導体遅延セル２９の出力部１３５に接続されている。
【００８５】
一発展形態では、２つのインバーター２４・２５の間に位置するノードは、電界効果トランジスタを介して、コンデンサ２７の第１電極に接続されていることもある。コンデンサ２７の第２電極は、基準電位端子８に接続されている。この場合、電界効果トランジスタは、可変レジスタとしての機能を果たす。
【００８６】
コンデンサ２７の充電時間を、電界効果トランジスタ２６の抵抗を設定することによって、設定することができる。半導体遅延セル２９の遅延時間を結果として設定できる、ということが有利である。
【００８７】
図２Ｃに、遅延構造１６０の一例示的形態を示す。遅延構造１６０は、例えば図１の遅延鎖１として使用される。
【００８８】
遅延構造１６０は、図１の遅延鎖１の４つの遅延セル３０・５０・７０・９０に対応する４つのセル１６１・１６２・１６３・１６４を備えている。セル１６１は、その第１入力部３６を介して、遅延鎖の入力部９に接続されている。入力信号Ｂは、遅延鎖の入力部に現れる。セル１６１の出力部３５は、セル１６２の第１入力部５６に接続されている。同じく、セル１６１の出力部３５は、位相検出器構造２の位相検出器セル３１・５１・７１・９１の最初の１つの第２入力部（図２Ｃには示さず）に接続されている。セル１６１は、遅延回路３８を備え、この遅延回路３８は、セル１６１の第１入力部３６に現れる信号を遅延し、セル１６１の出力部３５に出力する。セル１６１の出力部３５は、マルチプレクサ１６５の入力部に接続されている。
【００８９】
セル１６２・１６３は、前段のセルおよび後段のセルと、マルチプレクサ１６５と、位相検出器構造２とに同様にリンクされている。
【００９０】
最後のセル１６４は、その第１入力部９６を介して、最後から２番目のセルの出力部に接続されている。最後のセル１６４は、その出力部９５を介して、位相検出器セルの第２入力部とマルチプレクサ１６５の他の入力部とに接続されている。最後のセル１６４は、同じく、その第１入力部９６に現れる信号を遅延するための遅延回路９８を備えている。
【００９１】
その結果、セル１６１・１６２・１６３・１６４の出力部３５・５５・７５・９５に現れる信号は、マルチプレクサ１６５の入力側に供給される。マルチプレクサの出力部は、遅延鎖の出力部１０に接続されている。
【００９２】
遅延鎖の入力部９に現れる信号Ｂは、遅延構造１６０における様々なセル１６１・１６２・１６３・１６４を通過し、その過程において遅延される。
【００９３】
制御ユニット４（図２Ｃには示さず）の提供する制御信号に応じて、セル１６１・１６２・１６３・１６４の出力部３５・５５・７５・９５の１つがマルチプレクサ１６５によって選択される。その結果、この出力部３５・５５・７５・９５の信号は、マルチプレクサ１６５の出力部に切り替えられる。したがって、選択された信号は、遅延鎖１の出力部１０に現れる信号ＰｒｅＳｔｒｏｂｅである。
【００９４】
マルチプレクサ１６５は、信号ＰｒｅＳｔｒｏｂｅとしてタップオフされ得る信号であって、遅延ロックループの設けられている構成素子に提供可能な信号を選択する機能を果たす。
【００９５】
制御ユニット４の出力する制御信号に応じて、セル１６１・１６２・１６３・１６４の第１の個数Ｚは、信号ＰｒｅＳｔｒｏｂｅを生成するように有効に設定される。これらは、遅延構造１６０の開始部におけるセル１６１・１６２・１６３・１６４である。
【００９６】
しかしながら、他のセル１６１・１６２・１６３・１６４は、同じく動作中であり、それらの入力部に現れる信号を遅延する。その結果、任意の時点で、位相検出器構造２を用いて、セル１６１・１６２・１６３・１６４の出力部３５・５５・７５・９５の１つに入力側においてリンクされているどの位相検出器セル３１・５１・７１・９１において、第１ノード１１に現れる信号Ａの位相と、セル１６１・１６２・１６３・１６４の１つの出力部３５・５５・７５・９５における信号の位相とが一致しているかを確認することができる。
【００９７】
その結果、どの新しい値Ｚが設定されるかを任意の時点で決定することできる、ということが有利である。このことは、主に、第１の個数Ｚが、値ゼロに、または、存在するセル１６１・１６２・１６３・１６４の合計数である値Ｎに近似する場合に有利である。
【００９８】
一発展形態では、セル１６１・１６２・１６３・１６４の少なくとも１つは、遅延時間を精密に設定するために設計されていてもよい。このために、セル１６１・１６２・１６３・１６４の少なくとも１つの遅延回路２０は、制御ユニット４によって信号線を用いて駆動される。したがって、遅延時間を精密に設定できる、ということが有利である。
【００９９】
図２Ｄに、遅延構造１４０の他の一例示的形態を示す。この遅延構造１４０は、例えば図１の遅延鎖１として使用される。
【０１００】
この例示的な図では、遅延構造１４０は、図１の遅延鎖１の遅延セル３０・５０・７０・９０に相当する４つのセル１４１・１４２・１４３・１４４を備えている。これらのセル１４１・１４２・１４３・１４４は、マルチプレクサ３９・５９・７９・９９をそれぞれ備えている。マルチプレクサ３９・５９・７９・９９の出力部は、遅延回路３８・５８・７８・９８の入力部に接続されている。遅延回路３８・５８・７８・９８は、一実施形態では、例えば図２Ａまたは図２Ｂの遅延回路２０である。遅延回路３８・５８・７８・９８の出力部は、セル１４１・１４２・１４３・１４４の出力部３５・５５・７５・９５に接続されている。出力部３５・５５・７５・９５は、位相検出器構造２の位相検出器セル３１・５１・７１・９１の１つの第２入力部（図２Ｄには示さず）と、後段のセル１４２・１４２・１４４の第１入力部５６・７６・９６とに結合されている。セル１４１・１４２・１４３・１４４の第１入力部は、各マルチプレクサ３９・５９・７９・９９の第１入力部に接続されている。
【０１０１】
入力信号Ｂを、遅延構造１４０に、その入力部９を介して供給することができる。信号Ｂは、セル１４１・１４２・１４３・１４４に、その第２入力部を介して供給される。なお、セル１４１・１４２・１４３・１４４の第２入力部は、マルチプレクサ３９・５９・７９・９９の第２入力部にそれぞれ接続されている。
【０１０２】
セル１４１の第１入力部３６は、適切な態様で終わっている。このことは、例えば、基準電位端子８へ接続することによって行われてもよい。
【０１０３】
最後のセル１４４の出力部９５は、遅延鎖の出力部１０にリンクされている。信号ＰｒｅＳｔｒｏｂｅは、遅延構造１４０から、遅延鎖の上記出力部１０に出力される。マルチプレクサ３９・５９・７９・９９は、信号線を介して、制御ユニット４（図２Ｄには図示せず）に接続されている。
【０１０４】
制御信号に応じて、マルチプレクサ３９・５９・７９・９９の１つでは、第２入力部の信号Ｂが、マルチプレクサの出力部に接続される。全ての他のマルチプレクサ３９・５９・７９・９９では、セル１４１・１４２・１４３・１４４またはマルチプレクサ３９・５９・７９・９９の第１入力部が、マルチプレクサ３９・５９・７９・９９の出力部にリンクされる。その結果、遅延することを意図された入力信号Ｂは、セル１４１・１４２・１４３・１４４の１つを通して転送される。上記信号は、さらに転送され、最後のセル１４４までの後段のセルを介して遅延され、その結果、遅延構造１４０の出力部１０に、信号ＰｒｅＳｔｒｏｂｅとして出力される。
【０１０５】
したがって、遅延構造１４０では、最後のセルが遅延を行うように起動される、ということが有利である。
【０１０６】
一発展形態では、遅延回路３８・５８・７８・９８の少なくとも１つは、例えば遅延時間Ｔｋをより細かく設定するための制御ユニット４にリンクされていることが有利である。
【０１０７】
図３Ａ〜図３Ｃに、例えば図１の位相検出器構造２における位相検出器３または位相検出器セル３１・５１・７１・９１として使用される位相検出器デバイス１３０・１３１・１３６の例示的形態を示す。
【０１０８】
図３Ａに、フリップフロップ１１０を含む位相検出器デバイス１３０を示す。位相検出器デバイス１３０は、さらに、設定入力部Ｓと、リセット入力部Ｒと、出力部Ｑとを備えている。設定入力部Ｓとリセット入力部Ｒとは、例えば位相検出器３または位相検出器セル３１・５１・７１・９１の第１入力部および第２入力部としてそれぞれ使用される。位相検出器デバイス１３０の出力部Ｑは、位相検出器セル３１・５１・７１・９１の出力部３４・５４・７４・９４として使用されてもよいし、または、位相検出器３の位相検出器出力部１８として使用されてもよい。
【０１０９】
図３Ｂに、位相検出器デバイス１３１を示す。この位相検出器デバイス１３１は、例えば図１の位相検出器構造２の位相検出器セル３１・５１・７１・９１の１つとして、または、位相検出器３として使用される。
【０１１０】
位相検出器デバイス１３１は、排他的ＯＲゲート（ＸＯＲと略す）１１３と、２つの入力部１３２・１３３と、出力部１３４とを備えている。２つの入力部１３２・１３３は、図１の位相検出器セル３１・５１・７１・９１の第１入力部３２・５２・７２・９２および第２入力部３３・５３・７３・９３としてそれぞれ使用されてもよいし、または、位相検出器３の第１位相検出器入力部１６および第２位相検出器入力部１７として使用されてもよい。位相検出器デバイス１３１の出力部１３４は、同じく、図１の位相検出器構造２の位相検出器セル３１・５１・７１・９１の出力部３４・５４・７４・９４の１つとして使用されてもよいし、または、位相検出器３の位相検出器出力部１８として使用されてもよい。
【０１１１】
排他的ＯＲゲート１１３は、出力部１３４を、位相検出器デバイス１３１の２つの入力部１３２・１３３に接続している。位相検出器デバイス１３１の出力部１３４は、入力部１３２だけに信号１の印加される場合、または、入力部１３３だけに信号１の印加される場合のみ、値１を有している。
【０１１２】
したがって、位相検出器構造２の位相検出器セル３１・５１・７１・９１の１つが位相検出器デバイス１３１として形成されている場合は、「第１ノード１１においてタップオフされ得る第１信号Ａが信号１を有しているのと同時に、遅延鎖１の遅延セル３０・５０・７０・９０の１つのどの出力部３５・５５・７５・９５（図３Ｂには示さず）が、信号１を有しているのか」を決定することができる、ということが有利である。この場合、位相検出器デバイス１３１の出力部１３４は、値０を有している。
【０１１３】
図３Ｃに、位相検出器デバイス１３６を示す。この位相検出器デバイス１３６は、例えば図１の遅延ロックループにおける位相検出器セル３１・５１・７１・９１の１つまたは位相検出器３として使用される。
【０１１４】
位相検出器デバイス１３６は、比較器１１４を備えている。上記比較器１１４は、増幅器１１９と、４つの抵抗器１１５・１１６・１１７・１１８とを備えている。
【０１１５】
位相検出器デバイス１３６の入力部１３２は、抵抗器１１５を介して、増幅器１１９の反転入力部１２１に接続されている。位相検出器セルデバイス１３６の出力部１３５は、同じく、増幅器１１９の出力部１２２に接続されている。増幅器１１９の出力部１２２は、抵抗器１１６を介して、増幅器１１９の反転入力部１２１に接続されている。
【０１１６】
位相検出器デバイス１３６の他の入力部１３３は、抵抗器１１７を介して、増幅器１１９の非反転入力部１２０に接続されている。増幅器１１９の非反転入力部１２０は、抵抗器１１８を介して、基準電位端子８に接続されている。増幅器１１９は、基準電位端子８と、供給電位ＵＣを取り入れるための電圧供給端子１２とに接続されている。
【０１１７】
位相検出器デバイス１３６の出力部１３５においてタップオフされ得る電圧Ｕ３は、位相検出器デバイス１３６の４つの抵抗器１１５・１１６・１１７・１１８と、入力部１３２に供給される電圧Ｕ１と、入力部１３３に供給される電圧Ｕ２との関数である。２つの抵抗器１１５・１１７が同じ抵抗値を有しており、２つのレジスタ１１６・１１８が同じ抵抗値を有している場合は、位相検出器デバイス１３６の出力部１３５においてタップオフされ得る電圧Ｕ３は、電圧Ｕ２の値と、抵抗器１１７の値に対する抵抗器１１８の値の抵抗比によって掛け算された電圧Ｕ１の値との間の差に等しい。
【０１１８】
したがって、電圧Ｕ３によって、位相検出器デバイス１３６の２つの入力部１３２・１３３における２つの電圧のどちらが大きいかを確認することができる。
【０１１９】
電圧Ｕ２に関する電圧Ｕ１の相対的な位相角を、このことから非常に正確に決定できる、ということが有利である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の遅延ロックループの一例を示す図である。
【図２Ａ】遅延セルの一例を示す図である。
【図２Ｂ】遅延セルの一例を示す図である。
【図２Ｃ】遅延セルおよび遅延セルを有する遅延鎖の一例を示す図である。
【図２Ｄ】遅延セルおよび遅延セルを有する遅延鎖の一例を示す図である。
【図３Ａ】位相検出器の一例を示す図である。
【図３Ｂ】位相検出器の一例を示す図である。
【図３Ｃ】位相検出器の一例を示す図である。
【符号の説明】
【０１２１】
１    遅延鎖
２    位相検出器構造
３    位相検出器
４    制御ユニット
５    入力バッファ
６    遅延素子
７    クロック入力部
８    基準電位端子
９    遅延鎖の入力部
１０    遅延鎖の出力部
１１    第１ノード
１２    電圧供給端子
１３    クロック出力部
１４    出力ドライバ
１５    バッファ
１６    第１位相検出器入力部
１７    第２位相検出器入力部
１８    位相検出器出力部
１９，２９    半導体遅延セル
２０    遅延回路
２１，２２    スイッチ
２３    精密設定のための制御入力部
２４，２５    インバーター
２６    電界効果トランジスタ
２７    コンデンサ
３０    第１遅延セル
３１    第１位相検出器セル
５０    第２遅延セル
５１    第２位相検出器セル
７０    第３遅延セル
７１    第３位相検出器セル
９０    最後の遅延セル
９１    最後の位相検出器セル
３２，５２，７２，９２    第１入力部
３３，５３，７３，９３    第２入力部
３４，５４，７４，９４    出力部
３５，５５，７５，９５，１３５，１５５    出力部
３６，５６，７６，９６，１３６，１５６    入力部
３７，５７，７７，９７，１３７，１５７    制御入力部
３８，５８，７８，９８    遅延回路
３９，５９，７９，９９    マルチプレクサ
１１０    フリップフロップ
１１１，１１２    ＮＯＲゲート
１１３    排他的ＯＲゲート
１１４    コンデンサ
１１５，１１６，１１７，１１８    抵抗器
１１９    増幅器
１２０，１２１    増幅器の入力部
１２２    増幅器の出力部
１２３    フィルタ
１３０，１３１，１３６    位相検出器デバイス
１３２，１３３    入力部
１３４    出力部
１４０，１６０    遅延構造
１４１，１４２，１４３，１４４    セル
１６５    マルチプレクサ
１６１，１６２，１６３，１６４    セル
Ａ    第１信号
Ｂ    入力信号
ＣＬＫ    クロック信号
ＰｒｅＳｔｒｏｂｅ    遅延された信号
Ｑ    出力部
Ｒ    リセット入力部
Ｓ    設定入力部
Ｓｔｒｏｂｅ    出力信号
Ｔｋ    遅延時間
ＵＣ    供給電圧
Ｕ１，Ｕ２，Ｕ３    電圧
【図１】
2006333472.tif 000003
【図２Ａ】
2006333472.tif 000004
【図２Ｂ】
2006333472.tif 000005
【図２Ｃ】
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【図２Ｄ】
2006333472.tif 000007
【図３Ａ】
2006333472.tif 000008
【図３Ｂ】
2006333472.tif 000009
【図３Ｃ】
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