(57)【要約】【課題】  浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ、且つコンタクト抵抗も低く保つ。【解決手段】  シリコン基板１０１上にゲート絶縁膜２００を介して形成されたゲート電極３００と、ゲート電極３００下のチャネル領域を挟んで基板１０１の表面部に形成されたソース，ドレインのエクステンション領域１３１，１３２と、エクステンション領域１３１，１３２の外側に形成されたソース，ドレイン領域１４１，１４２と、ソース，ドレイン領域１４１，１４２上に形成されたシリサイド層６３１，６３２とを備えた電界効果型トランジスタであって、シリサイド層６３１，６３２のチャネル領域側の端部近傍に、ＡｓとＯをそれぞれ１０19ｃｍ-3以上の濃度で含む拡散抑制領域１５１，１５２が形成されている。【選択図】      図１１
2006121103.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に形成されたソース，ドレインのエクステンション領域と、前記エクステンション領域の外側に形成されたソース，ドレイン領域と、前記ソース，ドレイン領域上に形成されたシリサイド層とを備えた電界効果型トランジスタであって、
前記シリサイド層の前記チャネル領域側の端部近傍に、ＡｓとＯをそれぞれ１０19ｃｍ-3以上の濃度で含む拡散抑制領域が形成されていることを特徴とする電界効果型トランジスタ。
【請求項２】
シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極下のチャネル領域を挟んで該基板の表面部に、ソース，ドレインのエクステンション領域とその外側のソース，ドレイン領域を形成する工程と、
前記ゲート電極，エクステンション領域，及びソース，ドレイン領域が形成された基板上の全面にシリコン酸化膜を形成する工程と、
前記酸化膜上に、前記ソース，ドレイン領域上に開口を有するマスクを形成する工程と、
前記基板の表面に対し斜め方向からの前記酸化膜を通してのＡｓイオンの注入により、前記ソース，ドレイン領域の前記チャネル領域側の端部近傍に、金属原子の拡散を抑制する拡散抑制層を形成する工程と、
前記酸化膜を除去した後に前記ソース，ドレイン領域上にシリサイド層を形成する工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積化半導体装置、特にシリサイド化されたソース，ドレインを有し、素子底部に絶縁膜を備えた高速微細電界効果型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化及びその大規模集積化に対する要求は時を追って増大している。特に、半導体素子の主要な構成要素である電界効果型トランジスタ（ＭＯＳＦＥＴ）の微細化が重要となっている。
【０００３】
ＭＯＳＦＥＴでは、微細化によりチャネル長が短くなるとしきい値電圧が下降する、いわゆる短チャネル効果が生じる。短チャネル効果の影響を回避するためにソース，ドレイン領域のｐｎ接合を浅くすると、ソース，ドレイン領域の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。また、基板上に酸化膜のような絶縁体を設け、この上部に形成した薄い単結晶半導体層（ＳＯＩ：Silicon On Insulator）に半導体素子を加工形成し、この薄いシリコン層膜厚で浅いソース，ドレイン接合位置を規定することで、短チャネル効果を抑制することもできる（ＦＤ型ＳＯＩ−ＭＯＳＦＥＴ：Fully-Depleted SOI MOSFET）。しかし、この場合も極めて薄いシリコン層のみでソース，ドレイン領域を形成することになるので、この部分の電気的抵抗が増大し、やはり素子を伝わる信号の高速伝達を阻害することに変わりはない。
【０００４】
ソース，ドレイン領域の低抵抗化を図るために、ソース，ドレイン領域の上部をＣｏなどの金属と化合（シリサイド化）させる方法がある。しかし、シリサイドを形成した場合、金属原子がソース，ドレイン領域を形成するシリコン中を急速に拡散し、浅い接合を形成した場合に接合部分にまで到達してしまうため、接合のリークをもたらす。ＳＯＩ−ＭＯＳＦＥＴの場合でいえば、金属原子がソース，ドレイン領域とチャネル領域との接合を破壊することになるので、素子の正常な動作が損なわれてしまう。
【０００５】
この金属原子の拡散は極めて高速で、Ｃｏの場合、シリサイド化を行うために８００℃，３０ｓｅｃの急速熱処理を行っただけで１５０ｎｍの深さにまで達してしまうほどである。図２に、接合深さを変えたｎ+／ｐ接合上に、Ｃｏシリサイドを３５ｎｍ形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ１５０ｎｍ付近で、既に接合リークが発生していることが分かる。これは、Ｃｏ原子が基板中に拡散した結果である。
【０００６】
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン領域内を素速く移動する金属原子により、シリコン禁止帯中にリークの生成を媒介する準位が形成される。当然ソース，ドレイン接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース，ドレイン接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。論理回路の形成に際しても、待機電力の上昇など、半導体装置に要求される仕様を満たせなくなってしまう。
【０００７】
このような問題に対処するため、ソース，ドレイン領域を形成しようとする半導体基板表面上部に選択的に半導体物質を追加形成し、この領域の表面をもともとの半導体表面（即ちチャネルの形成される面）より上方に移動させ、追加形成された表面を通じてソース，ドレインのｐｎ接合の形成、及びシリサイド層の形成を行うＥＳＤ（Elevated source drain）構造が用いられてきた。
【０００８】
この手法において、最終的に形成されるべきソース，ドレインのｐｎ接合位置は、本来の半導体表面（即ちチャネルの形成される面）、或いはこれより若干下方に極めて精度良く調整されなければならない。ところが、追加形成するシリコンの膜厚は、その下方にある基板表面の荒れや結晶構造によって変わってくる。また、その膜質（欠陥の有無）も表面の形状により異なってくる可能性がある。そして、追加形成されるシリコン膜厚が不均一であると、ｐｎ接合の接合部分を本来の半導体基板表面（即ちチャネルの形成される面）付近に形成することが極めて困難となる。
【０００９】
ＦＤ型ＳＯＩ−ＭＯＳＦＥＴの形成に際してＥＳＤ構造を用いる場合でも、追加形成したシリコン層の膜厚や膜質が不均一であると、せっかくソース，ドレインを追加形成しても、膜厚の薄いところや膜質の悪いところから金属原子が突出的に拡散し、容易にソース−ドレイン／チャネル接合面に達してしまう。その結果、接合リークが発生してしまう。さらに、結晶中の金属の拡散はそれ自体極めて急速であるため、追加形成するシリコン層は極めて厚くしなければならないが、例えば１５０ｎｍにも及ぶ極めて厚い選択シリコン成長を均一に行うことは殆ど不可能である。
【００１０】
また、ＭＯＳＦＥＴの更なる微細化を達成しようとした場合、ソース，ドレイン領域のシリサイド化に付随したリーク電流の発生のほかに、ソース，ドレイン領域と素子間配線とのコンタクト抵抗の増加も問題となってくる。即ち、素子の微細化に伴いソース，ドレイン領域の面積も縮小することになり、従ってシリコンと金属の間の界面の面積が減少し、これらの物質間のコンタクト抵抗は界面面積の減少に反比例する形で増大する。このようなコンタクト抵抗の増加は、素子の高速動作を確保する上で避けなければならない大きな課題となってくる。しかしながら、現状ではサリサイド技術を用いて、ソース，ドレイン領域上部を全てシリサイド層に変換しているので、コンタクト面積は既に最大となっており、このコンタクト抵抗をこれ以上低減することはできない。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように従来、ソース，ドレイン領域の接合位置を浅く保ちつつソース，ドレインの電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えることが困難になっている。また、ＭＯＳＦＥＴの更なる微細化を達成しようとした場合、ソース，ドレインを形成するシリコン領域と配線金属領域（シリサイド領域）との界面面積が減少し、コンタクト抵抗の増大により素子の高速動作を確保するのが難しくなってくる。
【００１２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース，ドレイン領域上にシリサイドを形成した構造において、浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ、且つコンタクト抵抗も低く保つことのできる電界効果型トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１４】
即ち、本発明の一態様は、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に形成されたソース，ドレインのエクステンション領域と、前記エクステンション領域の外側に形成されたソース，ドレイン領域と、前記ソース，ドレイン領域上に形成されたシリサイド層とを備えた電界効果型トランジスタであって、前記シリサイド層の前記チャネル領域側の端部近傍に、ＡｓとＯをそれぞれ１０19ｃｍ-3以上の濃度で含む拡散抑制領域が形成されていることを特徴とする。
【００１５】
また、本発明の他の一態様は、電界効果型トランジスタの製造方法であって、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極下のチャネル領域を挟んで該基板の表面部に、ソース，ドレインのエクステンション領域とその外側のソース，ドレイン領域を形成する工程と、前記ゲート電極，エクステンション領域，及びソース，ドレイン領域が形成された基板上の全面にシリコン酸化膜を形成する工程と、前記酸化膜上に、前記ソース，ドレイン領域上に開口を有するマスクを形成する工程と、前記基板の表面に対し斜め方向からの前記酸化膜を通してのＡｓイオンの注入により、前記ソース，ドレイン領域の前記ゲート電極側の端部近傍に、金属原子の拡散を抑制する拡散抑制層を形成する工程と、前記酸化膜を除去した後に前記ソース，ドレイン領域上にシリサイド層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ソース，ドレイン領域とチャネル領域との近傍において、シリサイド層にＡｓとＯを高濃度に含む拡散抑制領域を形成することにより、シリサイド中の金属のチャネル領域への拡散を抑制することができる。これにより、シリサイドの形成に伴う接合リークの低減をはかることが可能となる。従って、浅いソース，ドレイン接合位置を保ちつつ接合リークを低く抑えることができ、素子の高速動作を確保できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの素子構造を示す断面図である。この実施形態は、ソース，ドレイン領域がＢＯＸ絶縁膜内に食い込んだリセスドＳ／Ｄ構造のサリサイド型ＳＯＩ−ＭＯＳＦＥＴである。
【００１９】
単結晶シリコン基板１０１上に絶縁膜１０２を介して第１の単結晶シリコン層ＳＯＩ層）１０３を形成することによりＳＯＩ基板１００が構成され、このＳＯＩ基板１００にＭＯＳＦＥＴが形成されている。
【００２０】
シリコン層１０３上にゲート絶縁膜２００を介してゲート電極３００が形成され、ゲート電極３００の側部に側壁絶縁膜３０１，３０２が形成されている。側壁絶縁膜３０１，３０２を含んだゲート部以外でゲート絶縁膜２００及びシリコン層１０３は除去されている。シリコン層１０３のチャネル長方向の両端部で、絶縁膜１０２がエッチングされて溝が形成されている。この溝の底面及び側面には第２の単結晶シリコン層６００が形成されており、第２のシリコン層６００は溝の側面で第１のシリコン層１０３と接している。これにより、ＳＯＩ−ＭＯＳＦＥＴのソース領域６０１及びドレイン領域６０２の底部はチャネル領域１０３よりも下方に位置するように設けられ、チャネル領域１０３の端部とソース，ドレイン領域６０１，６０２とが垂直面で接続されている。
【００２１】
ソース，ドレイン領域６０１，６０２となる第２のシリコン層６００上には、ＣｏＳｉ2 層６３１，６３２が形成されている。ゲート電極３００上にもＣｏＳｉ2 層６３３が形成されている。ソース，ドレイン領域６０１，６０２とチャネル領域１０３との接続部６１１，６１２において、シリサイド層６３１，６３２にはＡｓとＯが１０19ｃｍ-3以上の含まれた拡散抑制領域が形成されている。なお、図中の４００は層間絶縁膜を示している。
【００２２】
このような構成であれば、次のような効果が得られる。
【００２３】
第１に、ソース，ドレイン領域６０１，６０２の垂直面６１１，６１２と水平面の和が、ソース，ドレイン領域６０１，６０２を水平面に射影した領域の面積より大きくなるようにすることができる。さらに、ソース，ドレイン領域６０１，６０２の垂直面と水平面上にＣｏＳｉ2 層６３１，６３２を形成することで、シリコン／シリサイド界面面積を、同一平面上にシリサイド層を形成した場合に達成される界面面積よりも増大させることができる。従って、シリコン／シリサイドのコンタクト抵抗を低減できる。これにより、素子の高速動作を確保できる。
【００２４】
第２に、ＢＯＸ絶縁膜１０２に食い込む形で、ソース，ドレイン領域６０１，６０２を追加形成するので、ＳＯＩの厚みに関係なく、ソース，ドレイン領域６０１，６０２の厚みを十分確保しつつ、しかもゲート電極３００とソース，ドレイン領域６０１，６０２との重なりを最小限に抑制できる。この結果、ゲート電極３００とソース，ドレイン領域６０１，６０２との電気的容量結合が低減され、素子の高速動作を確保できる。さらに、サリサイド工程時にゲートとソース，ドレインの電気的絶縁を保つことが容易になる。
【００２５】
第３に、ソース，ドレイン領域６０１，６０２が、チャネルを形成する表面ＳＯＩ層に接した垂直面６１１，６１２を有しているために、斜めイオン注入を用いて、自己整合的にＡｓとＯを垂直面に選択的に導入することが可能になる。この結果、シリサイド化に伴うリーク電流の発生を抑制しつつ、且つコンタクト抵抗の増大を回避できる。よって、半導体回路の待機電力を低減し、記憶素子も情報喪失を回避し、しかも、素子の高速動作を確保できる。
【００２６】
第３に指摘した作用をさらに明確にするために、以下ＡｓとＯによるシリサイド化に伴うリーク電流発生の抑制について、図２〜６を用いて詳しく説明する。
【００２７】
図２は、接合深さを変えたｎ+／ｐ接合上に、Ｃｏシリサイドを３５ｎｍ形成したときの接合リークＩR の値を、シリサイドを施さなかった接合の参照データと共に接合深さＸj の関数として示した図である。なお、接合リーク測定のための印加電圧は４Ｖとした。この図から分かるように、ＣｏＳｉ2 をシリコン上に形成する場合、Ｃｏ原子がシリコン中に高速拡散し、大きな接合リークを生じてしまう。本発明者らは、シリサイド化反応に先立ち、金属を堆積する直前に、シリコン表面にイオン注入を行うことで、このリークの発生を抑制できることを確認した。
【００２８】
図３に、シリサイド化に先立ち、酸化膜を介してＡｓイオンを注入した場合（ａ）とＧｅイオンを注入した場合（ｂ）の夫々に対し、３５ｎｍのＣｏＳｉ2 を形成した後の接合深さ１００ｎｍでのｐｎ接合のリーク電流ＩR を、注入量Φに対する関数として示す。図には、イオン注入後、Ｃｏ堆積に先立ち熱処理を加えた場合のリーク電流も参照のため示してある（点線）。リークを抑制するためには、イオン注入後に熱処理を加えてはならないことが分かる。これは、イオン注入によって生じたアモルファス層が熱処理によって消滅してしまうためである。さらに、（ａ）と（ｂ）を比較することにより、リーク電流抑制能力は注入イオン種に大きく依存し、ＡｓはＧｅに対し、２桁以上リーク抑制能力が勝っていることが分かる。Ａｓの場合、リーク電流は注入量と共に単調減少し、１×１０14ｃｍ-2でシリサイド化に伴う接合リークはほぼ消滅する。
【００２９】
図４に、イオン注入を酸化膜を介して行った場合と、酸化膜を介さず行った場合のイオン注入量１×１０14ｃｍ-2でのリーク電流（接合深さ１００ｎｍ）を、イオン注入を行わなかった場合のリーク電流（reference）と比較して示してある。Ｇｅイオン注入の場合、酸化膜を介して注入を行う場合と、酸化膜なしで注入を行う場合で、リーク電流に殆ど差はない。しかしながら、Ａｓイオン注入の場合、酸化膜を介して注入を行う方が、酸化膜なしで注入を行う場合に比べ、リーク電流が２桁程度抑制される。
【００３０】
シリサイド化金属堆積の直前に、Ａｓを酸化膜を介してイオン注入することで、結晶欠陥及び注入イオンが酸化膜中の酸素をはじき出すことによる“ｋｎｏｃｋ−ｏｎ”酸素がソース，ドレイン領域表面に導入される。結晶欠陥（及び結晶欠陥によって生じるアモルファス層）は、引き続くシリサイド化工程の反応過程を変調し、これに伴うシリサイド化金属のシリコン基板への拡散を抑制する（図３の熱処理有り無しの差を参照）。さらに、Ａｓと“ｋｎｏｃｋ−ｏｎ”酸素が混在することで、図４に示す通り、シリサイド化金属のシリコン基板への拡散は、さらに著しく抑制されるようになる。
【００３１】
図５に、Ａｓイオン注入（注入量１×１０14ｃｍ-2）を酸化膜を介して行った後に、ＣｏＳｉ2 を形成した時の、ＡｓとＯの分布をＳＩＭＳ分析した結果を示してある。シリサイド化反応に伴い、ＡｓとＯはシリサイド層中に取り込まれ、シリサイド層のほぼ中央付近に好んで偏析し、ＡｓとＯを１×１０19ｃｍ-3以上の高濃度で含む領域が形成され、Ｃｏの拡散を抑制していることが分かる。
【００３２】
図６に、Ａｓイオン注入を酸化膜を介して行った場合（ａ）と、酸化膜を介さず行った場合（ｂ）での、形成されたＣｏＳｉ2 とｐ型シリコン拡散層とのコンタクト抵抗の値を様々な開口径のコンタクトに対して、イオン注入量の関数として示してある。Ａｓイオンを酸化膜を介さず注入した場合、リーク電流の発生を抑止できる注入量（１×１０14ｃｍ-2）では、コンタクト抵抗が大きく上昇してしまうことが分かる。これに対し、酸化膜を介してイオン注入を行った場合は、コンタクト抵抗の上昇が、酸化膜を介さず注入を行った場合に比べ顕著に抑制されている。
【００３３】
以上説明したように、シリサイド化に先立ち、Ａｓを酸化膜を介してイオン注入し、ＡｓとＯを含む層をシリコン表面に形成し、この後にシリサイド化を行えば、リーク電流の発生を著しく抑制できると共に、Ａｓの導入に伴うｐ型シリコン層とのコンタクト抵抗の上昇も１．５倍程度に止められる。
【００３４】
しかしながら、素子の微細化に伴い、コンタクト面積が減少しているので、これに加えて、Ａｓイオン注入によりコンタクト抵抗が上昇するのは好ましいことではない。そこで、リークの発生に関わるチャネルを形成する表面ＳＯＩ層に隣接したソース，ドレイン部分にのみ選択的にＡｓとＯを含む層を形成する。これにより、ソース，ドレイン領域とチャネル領域との接合部近傍におけるリークの発生を抑制し、その他のソース，ドレイン部分には、むしろイオン注入を行わず、コンタクト抵抗の増加を抑制することができる。
【００３５】
これを実現するために本実施形態のように、ＳＯＩ−ＭＯＳＦＥＴのソース，ドレイン領域６０１，６０２を、その底部が表面ＳＯＩ層１０３の底部より下方に位置するように、一部ＢＯＸ絶縁膜１０２を侵食して形成し、チャネルを形成する表面ＳＯＩ層１０３とソース，ドレイン領域６０１，６０２との接続部が垂直面を有するように形成すれば、チャネルを形成する表面ＳＯＩ層１０３に接した垂直面に、斜めイオン注入を用いて自己整合的にＡｓとＯを選択的に導入することが可能になる。この結果、シリサイド化に伴うリーク電流の発生を抑制しつつ、且つコンタクト抵抗の増大を回避できる。よって、半導体回路の待機電力を低減し、記憶素子も情報喪失を回避し、しかも素子の高速動作を確保できる。
【００３６】
（第２の実施形態）
図７〜図８は、本発明の第２の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。素子構造は第１の実施形態と同様であり、ソース，ドレイン領域がＢＯＸ絶縁膜内に食い込んだリセスドＳ／Ｄ構造のサリサイド型ＳＯＩ−ＭＯＳＦＥＴの製造工程である。
【００３７】
まず、図７（ａ）に示すように、単結晶シリコン基板１０１上に形成されたシリコン酸化膜（ＢＯＸ）１０２、さらにその上部に形成された素子形成用単結晶シリコン層（ＳＯＩ層）１０３からなるＳＯＩ基板１００を用意する。そして、ＳＯＩ層１０３の表面にシリコン酸化膜からなるゲート絶縁膜２００を形成し、さらにその上にポリシリコンからなるゲート電極３００を加工形成する。そして、ゲート電極３００上に第１の絶縁膜としての酸化膜３１０と第２の絶縁膜としての窒化膜３２０を形成する。より具体的には、ゲート絶縁膜２００上にポリシリコン膜，酸化膜，窒化膜を堆積した後に、フォトリソグラフィによりゲート電極パターンにレジストを形成し、このレジストをマスクに窒化膜，酸化膜，ポリシリコン膜をゲートパターンに選択エッチングする。
【００３８】
続いて、ゲート電極３００をマスクとして、これに隣接したＳＯＩ層１０３に導電性不純物、例えばＢを導入しソース，ドレインのエクステンション領域を形成する。
【００３９】
次いで、図７（ｂ）に示すように、ゲート電極３００の左右にシリコン窒化膜からなるゲート側壁絶縁膜３０１，３０２を形成し、同時にこの加工工程を利用して、公知の技術の効果的な方法、例えばＲＩＥ（Reactive Ion Etching）法などを用いて、ゲート酸化膜２００及びＳＯＩ層１０３を除去する。この結果、ＳＯＩ層１０３はゲート下でチャネルを形成する部分（ソース，ドレインのエクステンション領域を含む）のみが残存することになる。
【００４０】
次いで、図７（ｃ）に示すように、図７（ｂ）の構造上に、層間絶縁膜４００、例えばシリコン酸化膜を公知の技術のうちの効果的な方法、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて堆積し、これを公知の技術のうちの効果的な方法、例えばＣＭＰ（Chemical Mechanical Polishing）法などを用いて平坦化する。さらに、素子形成予定領域に開口を持ったレジストマスク５００を、公知の技術のうちの効果的な方法、例えばフォトリソグラフィ法などを用いて形成する。なお、このフォトリソグラフィには、ゲート電極との精密な位置合わせを行う必要はない。
【００４１】
次いで、図８（ｄ）に示すように、レジストマスク５００を利用して、同時にゲート電極部をマスクとしつつ、この開口部に、公知の技術の効果的な方法、例えばＲＩＥ法などを用いて、層間絶縁膜４００を貫き、ＢＯＸ絶縁膜１０２の上部をエッチングすることにより凹部４０１，４０２をゲート電極の左右に形成する。ここで、ゲート電極部をマスクとして、自己整合的に凹部４０１，４０２を形成するので、レジストマスク５００の開口に際して厳しい位置合わせ精度が要求されなくなっている。
【００４２】
次いで、図８（ｅ）に示すように、凹部４０１，４０２を覆うように、アモルファスシリコン層６００を、所望するソース，ドレイン領域の厚さと同じ膜厚で、基板の表面に一様に堆積させる。このシリコン層の堆積は、公知の技術の範囲内であり、例えば０．２Torr，４００℃でＳｉＨ4 ガスを使用することで容易に形成することができる。また、ＳｉＨ4 ガスにＢ2 Ｈ6 などを混入させ、アモルファスシリコン層６００をソース，ドレインのエクステンションと同じ導電性にしておいてもよい。また、Ｂなどの導電性不純物をイオン注入法で導入してもよいことは言うまでもない。
【００４３】
このとき、チャネルを形成するＳＯＩ層１０３はシリコン層６００と両端部１１１，１１２で接続している。従って、引き続き、例えば窒素雰囲気中で６００℃，３０ｓｅｃで熱処理することにより、両端部１１１、１１２のシリコンを種として、これに隣接したアルファスシリコン層を結晶化することができる。ここで、ソース、ドレイン領域の厚みは、シリコン層６００によって正確に規定され、選択的エピタキシャル成長法に見られる膜厚のばらつきを回避できている。
【００４４】
次いで、図８（ｆ）に示すように、酸化膜７００を、公知の技術のうちの効果的な方法、例えばＣＶＤ法などを用いて、例えば２０ｎｍの膜厚で全面に堆積する。次いで、レジストを全面に塗布した後、これを、公知の技術のうちの効果的な方法、例えば電子ビーム照射法によりエッチバックし、凹部４０１，４０２の底部にのみレジスト５０１，５０２が残存するようにする。このときのエッチバック量は、レジストの上部位置が、チャネルを形成するＳＯＩ層１０３表面の上方にくるように調節することが好ましい。
【００４５】
次いで、図９（ｇ）に示すように、レジスト５０１，５０２上に露出したシリコン酸化膜７００を、レジストをマスクとして、例えばＨＦ溶液に漬けることにより選択的に除去し、さらにこれによって露出した部分のシリコン層６００を、公知の技術のうちの効果的な方法、例えばＣＤＥ（Chemical Dry Etching）法などの等方的エッチング方を用いて選択的に除去する。このとき、凹部４０１，４０２の底部のレジスト５０１，５０２は残存する。
【００４６】
これらの処理により、ソース，ドレイン領域を構成すべきシリコン領域６０１，６０２が、凹部４０１，４０２の底部に、チャネルを形成するＳＯＩ層１０３と電気的に接続されたまま、その底部が１０３より下方に位置しつつ、一部ＢＯＸ絶縁膜１０２を侵食する形で構成できる（リセスドＳ／Ｄ構造）。しかも、所望のソース，ドレイン領域の厚さを確保しながら、ゲート電極との重なりを小さく保てるので、これらの間の電気的容量結合が低減され、素子の高速動作を可能になる。
【００４７】
また、ゲート電極に自己整合的に形成された凹部４０１，４０２に、やはり自己整合的にソース，ドレイン領域６０１，６０２が形成できることになる。加えて、チャネルを形成するＳＯＩ層１０３とソース，ドレイン領域６０１，６０２の接続部には、垂直面６１１，６１２が形成される。このため、ソース，ドレイン領域６０１，６０２の垂直面と水平面６２１，６２２の和が、ソース，ドレイン領域６０１，６０２を水平面に射影した領域の面積より大きくなるようにすることができる。
【００４８】
次いで、図９（ｈ）に示すように、凹部４０１，４０２の底部に残存するレジスト５０１，５０２の上部を、公知の技術のうちの効果的な方法、例えば電子ビーム照射法によりさらに後退させ、ソース，ドレイン領域６０１，６０２の垂直面６１１，６１２の上部を露出させる。この露出した垂直面にＡｓを斜めから、残存した酸化膜７００越に、例えば加速電圧５０ＫＶ，注入量２×１０14ｃｍ-2の条件でイオン注入する。このとき露出した垂直面６１１，６１２の上部には、注入元素であるＡｓと同時にシリコン酸化膜中の酸素原子が自己整合的に“ｋｎｏｃｋ−ｏｎ”され、導入される。
【００４９】
その結果、垂直面６１１，６１２の上部表面には結晶欠陥を生成し、アモルファス化する。このとき、イオン注入原子の飛程は、その後にこの上に形成するシリサイド層の膜厚程度に設定することが好ましい。このように、リーク電流の発生が懸念されるチャネルを形成するＳＯＩ層１０３の端部１１１，１１２に最近接した、垂直面６１１，６１２の上部には、ＡｓとＯが同時に且つ簡便に導入できる。
【００５０】
これに対し、レジスト５０１，５０２によって保護されたソース，ドレイン領域６０１，６０２の水平面６２１，６２２にはイオン注入が行われないことになる。勿論、Ａｓのイオン注入と同時に酸素のイオン注入を行い、ＡｓとＯを含む垂直面６１１，６１２を形成してもよいことは言うまでもない。また、ここで、垂直面へのＡｓとＯの選択的導入は、リセスドＳ／Ｄの形成に伴い、何らのフォトリソグラフィを必要とせず、電子ビーム照射とイオン注入のみによって簡便に達成されている。
【００５１】
次いで、図９（ｉ）に示すように、レジスト５０１，５０２、残存した酸化膜７００、ゲート電極上の第１、第２の絶縁膜３１０，３２０を除去する。ここでは、以下のことに注目すべきである。ＡｓとＯを含む層は、チャネルを形成するＳＯＩ層１０３の端部１１１，１１２に最近接した、垂直面６１１，６１２の上部に導入されている。従って、第１の実施形態において詳しく説明したとおり、ソース，ドレイン領域をシリサイド化する時に、これらのＡｓとＯにより、金属原子が拡散しチャネルを形成するＳＯＩ層１０３に達するのを阻止できる。
【００５２】
その結果、リーク電流は発生しない。一方、ソース，ドレイン領域６０１，６０２の水平面６２１，６２２にはイオン注入が行われない。従って、第１の実施形態において指摘したように、この部分でのＡｓのイオン注入に伴うコンタクト抵抗の上昇が回避される。
【００５３】
これ以降は、半導体基板上に、公知の技術のうち効果的な方法、例えばスパッタ法で、Ｃｏを例えば１０ｎｍの厚さで全面に堆積する。次いで、この半導体基板を、例えば５００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。シリサイド領域が、ソース上６３１、ゲート上６３３、ドレイン上６３２に形成される。この場合、最終的なシリサイド層の厚さは３５ｎｍ程度となる。未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。さらに、例えば８００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏシリサイドの電気抵抗をさらに低減する。これにより、前記図１に示す構造が得られる。
【００５４】
また、これに引き続き、公知の技術を用いて、層間膜とこれを通じた各電極へのコンタクトの形成、さらには配線工程，実装工程などを経て、半導体装置を完成させる。このようにして、シリサイド化に伴うリーク電流の発生を抑制し、コンタクト抵抗を低く保ち、ゲート電極との電気的容量結合を低減し、ソース，ドレイン領域がＢＯＸ内に食い込んだリセスドＳ／Ｄ構造のサリサイド型ＳＯＩ−ＭＯＳＦＥＴが、ゲート電極と自己整合的に実現される。
【００５５】
このように本実施形態によれば、所望するソース，ドレイン領域の厚さと同じ膜厚で堆積したシリコン層６００により、ソース，ドレイン領域６０１，６０２を形成するため、ソース，ドレイン領域６０１，６０２の厚みは正確に規定され、選択的エピタキシャル成長法に見られる膜厚のばらつきを回避できる。
【００５６】
レジストのエッチバックを用いることで、ゲート電極に自己整合的に形成された溝４０１，４０２内に、やはり自己整合的にソース，ドレイン領域６０１，６０２が容易に形成できる。ソース，ドレイン領域６０１，６０２が、水平面と垂直面を有しているために、斜めイオン注入を用いて、自己整合的にＡｓやＯを垂直面のみに選択的に導入することが可能になる。
【００５７】
ＡｓとＯを同時に含む拡散抑制領域をシリサイドに先立ち形成することで、極めて効果的に金属原子の拡散を抑制できる。ＡｓとＯを含む拡散抑制領域は、チャネルを形成するＳＯＩ層の端部に最近接した、垂直面の上部に導入されているので、ソース，ドレイン電極をシリサイド化する時に、リーク電流が発生するのを阻止できる。
【００５８】
ソース，ドレイン領域６０１，６０２の水平面にはイオン注入が行われないので、この部分でのＡｓのイオン注入に伴うコンタクト抵抗の上昇が回避される。この結果、シリサイド化に伴うリーク電流の発生を抑制しつつ、コンタクト抵抗の増大を回避できる。よって、半導体回路の待機電力を低減し、記憶素子も情報喪失を回避し、しかも、素子の高速動作を確保できる。
【００５９】
（第３の実施形態）
図１０及び図１１は、本発明の第３の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図である。
【００６０】
本実施形態は、シリサイド化直前に、ＡｓとＯを含む表面層をゲート電極に隣接した部分にのみ導入することで、Ｃｏ原子の基板への拡散を抑制し、ソース，ドレイン領域の少なくとも一部にはシリサイド化直前のイオン注入を行わないことで、コンタクト抵抗が抑制されたサリサイド型ＭＯＳＦＥＴの簡略な製造工程を具現する。
【００６１】
図１０（ａ）は、公知の技術の効果的な方法で形成したシリコン基板１０１、素子分離領域１２１，１２２、及びシリコン基板の表面に形成されたゲート絶縁膜２００、例えばシリコン酸化膜、さらにその上に形成されたゲート電極３００、例えばポリシリコンを示している。また、ゲート電極の左右には、ソース，ドレインのエクステンション領域となる基板と逆の導電性、例えばｐ型導電性を有した浅い拡散層１３１，１３２、及びソース，ドレイン領域となる基板と逆の導電性、例えばｐ型導電性を有した拡散層１４１，１４２が形成されている。さらにゲート電極３００の左右にはゲート側壁絶縁膜３０１，３０２、例えばシリコン窒化膜が形成されている。
【００６２】
次いで、図１０（ｂ）に示すように、シリコン酸化膜７００を、公知の技術のうちの効果的な方法、例えばＣＶＤ法などを用いて、例えば２０ｎｍの膜厚で、全面に堆積する。
【００６３】
次いで、図１０（ｃ）に示すように、ソース，ドレイン領域に開口を持ったレジストマスク５００を、公知の技術のうちの効果的な方法、例えばフォトリソグラフィ法などを用いて形成する。引き続き、Ａｓを斜めから酸化膜７００越しに、例えば加速電圧５０ＫＶ，注入量２×１０14ｃｍ-2の条件でイオン注入する。このとき、レジスト５００の高さ及びイオン注入角度は、レジストとゲート電極が共にマスクとして働き、ソース，ドレイン領域へのイオン注入がゲート電極に隣接したソース，ドレイン領域の一部１５２にのみ行われるように調節する。この結果、ソース，ドレインのエクステンション領域１３２に隣接した領域１５２の表面には結晶欠陥を生成し、ＡｓとＯを含んだアモルファス層が生じる。このとき、イオン注入原子の飛程は、その後にこの上に形成するシリサイド層の膜厚程度に設定することが好ましい。このように、リーク電流の発生が懸念されるソース，ドレインのエクステンション領域に隣接した領域に、ＡｓとＯが同時に且つ簡便に導入できる。そしてこの場合、ソース，ドレイン領域の少なくとも一部にはイオン注入が行われない。
【００６４】
同様の斜めイオン注入を左右から行い、酸化膜７００を剥離することで、図１１（ｄ）に示すように、リーク電流の発生が懸念されるソース，ドレインのエクステンション領域１３１，１３２に隣接した領域１５１，１５２の表面には、ＡｓとＯを含んだアモルファス層が生じる。従って、第１の実施形態において詳しく説明したとおり、ソース，ドレイン領域をシリサイド化する時に、これらのＡｓとＯにより金属原子が拡散しソース，ドレインのエクステンション近傍の浅い接合面に達するのを阻止できる。この結果、リーク電流は発生しない。一方、接合が深くリークの発生の恐れが少ない、ソース，ドレイン領域部分（レジストマスクとイオン注入角度によって規定され、ゲート電極からほぼゲート電極の高さ程度の距離を置いて形成されている）には、不必要なイオン注入が行われない。従って、第１の実施形態において指摘したように、この部分でのＡｓのイオン注入に伴うコンタクト抵抗の上昇が回避される。
【００６５】
次いで、図１１（ｅ）に示すように、半導体基板上に、公知の技術のうち効果的な方法、例えばスパッタ法でＣｏを、例えば１０ｎｍの厚さで全面に堆積する。次いで、この半導体基板を、例えば５００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。シリサイド領域が、ソース上６３１、ゲート上６３３、ドレイン上６３２に形成される。この場合、最終的なシリサイド層の厚さは３５ｎｍ程度となる。未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。さらに、例えば８００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏシリサイドの電気抵抗をさらに低減する。
【００６６】
これ以降は、公知の技術を用いて、層間膜とこれを通じた各電極へのコンタクトの形成、さらには配線工程，実装工程などを経て、半導体装置を完成させる。このようにして、シリサイド化に伴うリーク電流の発生を抑制し、しかも、コンタクト抵抗を低く保った、サリサイド型ＭＯＳＦＥＴが実現される。
【００６７】
このように本実施形態によれば、サリサイド型ＭＯＳＦＥＴを形成するにあたって、リーク電流の発生が懸念されるソース，ドレインのエクステンション領域に隣接したソース，ドレイン領域の表面のみにＡｓとＯを含んだアモルファス層を形成することで、シリサイド化に伴うリーク電流の発生を阻止できる。これと同時に、接合が深くリークの発生の恐れが少ないソース，ドレイン領域部分には、不必要なイオン注入が行わないことで、Ａｓのイオン注入に伴うコンタクト抵抗の上昇を抑制できる。
【００６８】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、単一のＭＯＳＦＥＴを用いて説明してきたが、上記手法が複数の素子に対しても同様に適応可能であるのは勿論のことである。さらに、半導体装置の一部を形成する素子群に対して選択的に適応すること、或いは異なる導電性のＭＯＳＦＥＴに対しても応用できることは言うまでもない。
【００６９】
また、シリサイド中に形成する拡散抑制領域は、シリサイド中のＣｏのシリコン層への拡散を十分に抑制するものであればよく、このために必要なＡｓとＯの濃度は１×１０19ｃｍ-3以上であればよい。さらに、この濃度の拡散抑制領域を形成するためには、酸化膜を介してイオン注入するＡｓのイオン注入量は１×１０14ｃｍ-2以上であればよい。ＡｓとＯのドープは酸化膜を介してＡｓをイオン注入するのが効果的であるが、必ずしもこの手法に限らず、結果的にＡｓとＯを同時にドープできる手法であれば用いることができる。
【００７０】
また、シリサイド化金属は必ずしもＣｏに限定されるものではなく、この代わりにＴｉやＮｉなどを用いることも可能である。即ち本発明は、アモルファス化によって、その拡散が低減される一方、コンタクト抵抗の上昇が生じる、いかなる金属物質をソース，ドレイン上に形成する場合にも有効である。
【００７１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００７２】
【図１】第１の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの素子構造を示す断面図。
【図２】Ｃｏシリサイドの有無による接合深さと接合リーク電流との関係を示す図。
【図３】Ａｓ，Ｇｅのドーズ量と接合リーク電流との関係を示す図。
【図４】イオン注入を酸化膜を介して行った場合と、酸化膜を介さず行った場合のリーク電流を、イオン注入を行わなかった場合のリーク電流と比較して示す。
【図５】酸化膜を介してＡｓイオン注入を行った後にシリサイドを形成した時の、シリサイド内及びシリコン中のＡｓとＯの分布をＳＩＭＳ分析した結果を示す図。
【図６】Ａｓイオン注入を酸化膜を介して行った場合と、酸化膜を介さず行った場合での、形成されたＣｏＳｉ2 とｐ型シリコン拡散層とのコンタクト抵抗の値を様々な開口径のコンタクトにたいして、イオン注入量の関数として示した図。
【図７】第２の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図８】第２の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図９】第２の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】第３の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図１１】第３の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図。
【符号の説明】
【００７３】
１００…ＳＯＩ基板
１０１…単結晶シリコン基板
１０２…シリコン酸化膜（ＢＯＸ絶縁膜）
１０３…単結晶シリコン層（ＳＯＩ層）
１１１，１１２…ＳＯＩ層の両端部
１２１，１２２…素子分離領域
１３１，１３２…エクステンション領域となる浅い拡散層
１４１，１４２…ソース，ドレイン領域となる拡散層
１５１，１５２…ＡｓとＯを含んだアモルファス層
２００…ゲート絶縁膜
３００…ゲート電極
３０１，３０２…ゲート側壁絶縁膜
３１０…ゲート電極上の第１の絶縁膜
３２０…ゲート電極上の第２の絶縁膜
４００…層間絶縁膜
４０１，４０２…凹部
５００，５０１，５０２…レジストマスク
６００…アモルファスシリコン層
６０１，６０２…ソース，ドレイン領域
６１１，６１２…ソース，ドレイン領域６０１，６０２の垂直面
６２１，６２２…ソース，ドレイン領域６０１，６０２の水平面
６３１，６３２，６３３…ＣｏＳｉ2 層
７００…シリコン酸化膜
【図１】
2006121103.tif 000003
【図２】
2006121103.tif 000004
【図３】
2006121103.tif 000005
【図４】
2006121103.tif 000006
【図５】
2006121103.tif 000007
【図６】
2006121103.tif 000008
【図７】
2006121103.tif 000009
【図８】
2006121103.tif 000010
【図９】
2006121103.tif 000011
【図１０】
2006121103.tif 000012
【図１１】
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