(57)【要約】  【課題】  複数のスイッチング素子を個別的に制御するために、複数のＤＳＰを組み合わせて使用することができる電源回路を提供する。  【解決手段】  この電源回路は、複数のパワーステージを含むパワーブロックと、第１のパワーステージにおける電流等を検出する第１群の検出回路と、第２のパワーステージにおける電流等を検出する第２群の検出回路と、第１群の検出回路の検出データに基づいて第１のパワーステージを制御する第１のＤＳＰ７１と、第２群の検出回路の検出データに基づいて第２のパワーステージを制御する第２のＤＳＰ７２と、第１のＤＳＰと第２のＤＳＰとの間で通信を行うために設けられた通信回線７３とを具備し、第２のＤＳＰが、第２群の検出回路の内の少なくとも１つから出力される検出データに基づいて負荷状態を判定し、負荷状態に対応するモード情報を第１のＤＳＰに送信する。【選択図】  図１
2006304430.tif 000002
【特許請求の範囲】
【請求項１】
昇圧又は降圧を行い又は直流電圧から交流電圧を生成する複数のパワーステージを含むパワーブロックと、
第１のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第１群の検出回路と、
前記第１のパワーステージよりも後段に位置する第２のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第２群の検出回路と、
前記第１群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより前記第１のパワーステージを制御する第１のディジタル信号プロセッサと、
前記第２群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより前記第２のパワーステージを制御する第２のディジタル信号プロセッサと、
前記第１のディジタル信号プロセッサと前記第２のディジタル信号プロセッサとの間で通信を行うために設けられた通信回線と、
を具備し、前記第２のディジタル信号プロセッサが、前記第２群の検出回路の内の少なくとも１つから出力される検出データに基づいて負荷状態を判定し、負荷状態に対応するモード情報を前記第１のディジタル信号プロセッサに送信することを特徴とする電源回路。
【請求項２】
前記第２のディジタル信号プロセッサが、前記第２群の検出回路の内の少なくとも１つから出力される検出データによって表される値をしきい値と比較することにより負荷状態を判定する、請求項１記載の電源回路。
【請求項３】
前記第１のディジタル信号プロセッサが、前記第２のディジタル信号プロセッサから送信されるモード情報に従って、前記第１のパワーステージの動作モードを、通常モードと待機モードとの内のいずれか１つ、又は、通常モードと停止モードとの内のいずれか１つ、又は、通常モードとテストモードとの内のいずれか１つに設定する、請求項１又は２記載の電源回路。
【請求項４】
前記第１のディジタル信号プロセッサが、前記第２のディジタル信号プロセッサから送信されるモード情報に従って前記第１のパワーステージの動作モードを変更する手順と、新たに設定された動作モードで前記第１のパワーステージを制御するための演算を行う手順と、以前の設定状態と新たな設定状態とに関する情報を保存する手順とをＣＰＵに実行させる制御プログラムを格納する格納手段を有する、請求項３記載の電源回路。
【請求項５】
スイッチング素子を用いて昇圧又は降圧を行い又は直流電圧から交流電圧を生成する複数のパワーステージを含むパワーブロックと、
第１のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第１群の検出回路と、
第２のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第２群の検出回路と、
前記第１群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより前記第１のパワーステージのスイッチング素子を駆動すると共に、前記第１のパワーステージにおけるスイッチング動作により発生するパルス電流に同期した第１の同期信号を生成する第１のディジタル信号プロセッサと、
前記第２群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより前記第２のパワーステージのスイッチング素子を駆動すると共に、前記第２のパワーステージにおけるスイッチング動作により発生するパルス電流に同期した第２の同期信号を生成する第２のディジタル信号プロセッサと、
前記第１のディジタル信号プロセッサと前記第２のディジタル信号プロセッサとの間で通信を行うために設けられた通信回線と、
を具備し、前記第１及び第２のディジタル信号プロセッサが第１及び第２の同期信号を互いに送信することにより、前記第１のディジタル信号プロセッサが第２の同期信号に基づいて前記第１群の検出回路の検出結果を所定の期間マスキングし、及び／又は、前記第２のディジタル信号プロセッサが第１の同期信号に基づいて前記第２群の検出回路の検出結果を所定の期間マスキングすることを特徴とする電源回路。
【請求項６】
前記第１のディジタル信号プロセッサが、第１の周波数を有する第１の駆動信号を生成して前記第１のパワーステージのスイッチング素子に供給し、
前記第２のディジタル信号プロセッサが、第２の周波数を有する第２の駆動信号を生成して前記第２のパワーステージのスイッチング素子に供給し、
第１の周波数が第２の周波数の整数倍であり、前記第１及び第２のディジタル信号プロセッサが、第１の駆動信号に同期した第１及び第２の同期信号をそれぞれ生成する、
請求項５記載の電源回路。
【請求項７】
前記第１及び第２のディジタル信号プロセッサの各々が、個別のパッケージにモールドされて独立して交換可能である、請求項１〜６のいずれか１項記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電子機器において用いられる電源回路に関し、特に、スイッチング動作によって昇圧又は降圧を行ったり交流電圧を生成したりする電源回路に関する。
【背景技術】
【０００２】
近年においては、電子機器の小型軽量化に伴い、小型軽量で効率良く電力を取り出すことのできる電源として、スイッチング動作によって昇圧又は降圧を行うスイッチング電源や、スイッチング動作によって交流電圧を生成するインバータが広く使用されている。このようなスイッチング動作を行う電源においては、スイッチング素子に対する高速かつ高精度な制御が求められており、従来のアナログ回路を用いた制御に替わって、ディジタル回路を用いた制御が検討されている。
【０００３】
ディジタル回路を用いることにより、制御信号の周波数帯域が制限されたり量子化誤差が発生したりするというデメリットがあるものの、制御回路をＤＳＰ（digital signal processor：ディジタル信号プロセッサ）として集積化することにより、制御回路の小型化が容易である。また、制御アルゴリズムを一般化することにより制御回路に汎用性を持たせることができるので、電源回路に対する様々な要求に応じて、同一の制御回路を能力の異なる複数種類のスイッチング素子と組み合わせることが容易となる。さらに、電源回路において複数のスイッチング素子を用いる場合には、それぞれのスイッチング素子に対して個別的に制御を行うために、複数のＤＳＰを組み合わせて使用することも考えられる。
【０００４】
関連する技術として、下記の特許文献１には、フレームメモリに記憶された２次元画像データを読み出す際に、画像データの読出し順序を操作することにより画像を所望角度回転させる方法において、比較的小記憶容量のフレームメモリを利用可能とした上で、フレームメモリへのデータ書込み及び読出しを渋滞させずに画像回転可能とする画像回転の制御方法が開示されている。
【０００５】
この制御方法においては、第２ＤＳＰによるフレームメモリからの２次元画像データの読出しと並行して、その読出し順序と同様に書込み順序を設定して、第１ＤＳＰによりこのフレームメモリに新規な２次元画像データを書き込む。その読出しの順序操作による画像回転角度をデータメモリに記憶させ、次に、上記新規な２次元画像データを読み出す際に、ＣＰＵにより所望の画像回転角度と上記データメモリに記憶された回転角度との和を求め、画像データの読出し順序操作による画像回転角度を上記和の角度に設定する。しかしながら、特許文献１には、複数のスイッチング素子を用いる電源回路を制御するために複数のＤＳＰを組み合わせて使用することは開示されていない。
【特許文献１】特開平５−１２８２４６号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、電源回路において複数のスイッチング素子を用いる場合に、それぞれのスイッチング素子に対して個別的に制御を行うために、複数のＤＳＰを組み合わせて使用することができる電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１の観点に係る電源回路は、昇圧又は降圧を行い又は直流電圧から交流電圧を生成する複数のパワーステージを含むパワーブロックと、第１のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第１群の検出回路と、第１のパワーステージよりも後段に位置する第２のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第２群の検出回路と、第１群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより第１のパワーステージを制御する第１のディジタル信号プロセッサと、第２群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより第２のパワーステージを制御する第２のディジタル信号プロセッサと、第１のディジタル信号プロセッサと第２のディジタル信号プロセッサとの間で通信を行うために設けられた通信回線とを具備し、第２のディジタル信号プロセッサが、第２群の検出回路の内の少なくとも１つから出力される検出データに基づいて負荷状態を判定し、負荷状態に対応するモード情報を第１のディジタル信号プロセッサに送信する。
【０００８】
また、本発明の第２の観点に係る電源回路は、スイッチング素子を用いて昇圧又は降圧を行い又は直流電圧から交流電圧を生成する複数のパワーステージを含むパワーブロックと、第１のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第１群の検出回路と、第２のパワーステージの所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第２群の検出回路と、第１群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより第１のパワーステージのスイッチング素子を駆動すると共に、第１のパワーステージにおけるスイッチング動作により発生するパルス電流に同期した第１の同期信号を生成する第１のディジタル信号プロセッサと、第２群の検出回路から出力される検出データに基づいてディジタル信号処理を行うことにより第２のパワーステージのスイッチング素子を駆動すると共に、第２のパワーステージにおけるスイッチング動作により発生するパルス電流に同期した第２の同期信号を生成する第２のディジタル信号プロセッサと、第１のディジタル信号プロセッサと第２のディジタル信号プロセッサとの間で通信を行うために設けられた通信回線とを具備し、第１及び第２のディジタル信号プロセッサが第１及び第２の同期信号を互いに送信することにより、第１のディジタル信号プロセッサが第２の同期信号に基づいて第１群の検出回路の検出結果を所定の期間マスキングし、及び／又は、第２のディジタル信号プロセッサが第１の同期信号に基づいて第２群の検出回路の検出結果を所定の期間マスキングする。
【発明の効果】
【０００９】
本発明の第１の観点によれば、第２のディジタル信号プロセッサが、第２群の検出回路の内の少なくとも１つから出力される検出データに基づいて負荷状態を判定し、負荷状態に対応するモード情報を第１のディジタル信号プロセッサに送信することにより、複数のディジタル信号プロセッサが、異常の発生、待機モードへの切換え、特性評価又は試運転等に際して円滑な連動を行うことができる。ここで、負荷状態とは、負荷が重いか軽いかという状態や、負荷が接続されていない状態等を含めて、電源回路の負荷がどのような状態にあるかをいうものとする。
【００１０】
また、本発明の第２の観点によれば、第１及び第２のディジタル信号プロセッサが第１及び第２の同期信号を互いに送信して、第１のディジタル信号プロセッサが第２の同期信号に基づいて第１群の検出回路の検出結果を所定の期間マスキングし、及び／又は、第２のディジタル信号プロセッサが第１の同期信号に基づいて第２群の検出回路の検出結果を所定の期間マスキングすることにより、複数のディジタル信号プロセッサがそれぞれのスイッチング制御を安全確実に行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る電源回路の構成を示す図である。この電源回路は、昇圧又は降圧を行い又は直流電圧から交流電圧を生成する複数のパワーステージ（図１においては、ＰＦＣステージ２０及びＤＣ／ＤＣコンバータステージ４０を示す）を含むパワーブロックと、ＰＦＣステージ２０の所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第１群の検出回路６１〜６３と、ＤＣ／ＤＣコンバータステージ４０の所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第２群の検出回路６４〜６６と、パワーブロックを制御する制御ブロック７０とを有している。
【００１２】
パワーブロックは、入力端子１及び２から供給される交流電圧を直流電圧に変換する際に、入力電圧及び入力電流における波形及び位相を合わせて力率を改善するＰＦＣ（power factor controller：力率改善コントロール）ステージ２０と、ＰＦＣステージ２０から出力される電圧を平滑するコンデンサ３０と、コンデンサ３０によって平滑された直流電圧を昇圧又は降圧して直流電圧を出力するＤＣ／ＤＣコンバータステージ４０と、ＤＣ／ＤＣコンバータステージ４０から出力される電圧を平滑するコンデンサ５０とを有している。コンデンサ５０は、直流電圧の出力端子３及び４に接続されている。
【００１３】
ＰＦＣステージ２０は、例えば、ダイオードブリッジによって構成される整流回路１０と、インダクタ２１と、整流回路１０からインダクタ２１を介して供給される電圧をスイッチングするスイッチング素子２２と、駆動信号Ａに基づいてスイッチング素子２２を駆動するドライバ２３と、スイッチングによって発生する交流電圧を整流するダイオード２４とを含んでいる。スイッチング素子としては、駆動信号がゲートに印加されてドレイン・ソース間でスイッチング動作を行うＭＯＳＦＥＴの他に、リレーや各種のアクチュエータを使用することができる。コンデンサ３０は、ダイオード２４によって整流された電圧を平滑して直流電圧を生成する。
【００１４】
第１群の検出回路は、電流検出回路６１と、電圧検出回路６２と、温度センサ６３とを含んでいる。電流検出回路６１は、整流回路１０の入力電流を検出し、検出信号をＡ／Ｄ変換することにより検出データを出力する。電圧検出回路６２は、整流回路１０によって整流された電圧を検出し、検出信号をＡ／Ｄ変換することにより検出データを出力する。温度センサ６３は、ＰＦＣステージ２０の温度を検出し、検出信号をＡ／Ｄ変換することにより検出データを出力する。なお、検出回路の種類や数は、必要に応じて適宜変更することができる。
【００１５】
ＤＣ／ＤＣコンバータステージ４０は、スイッチングによって発生する１次側の矩形波電圧を昇圧又は降圧して２次側に出力するトランス４１と、トランスの１次側巻線に直列に接続され、スイッチング動作を行うことによってトランスの１次側巻線に電流を流すスイッチング素子４２と、駆動信号Ｂに基づいてスイッチング素子４２を駆動するドライバ４３と、トランスの２次側巻線に発生する交流電圧を半波整流するダイオード４４とを含んでいる。コンデンサ５０は、ダイオード４４によって整流された電圧を平滑して直流電圧を生成する。
【００１６】
図１に示すようなフライバック型のＤＣ／ＤＣコンバータステージ４０においては、トランス４１の１次側巻線と２次側巻線とが逆極性の関係となっており、スイッチング素子４２がオンしている間は、トランス４１の１次側電流は増加するが、トランス４１の２次側においてはダイオード４４で逆バイアスされているので２次側電流は流れない。トランス４１は、スイッチング素子４２がオンしている時に、コアにエネルギーを蓄える。
【００１７】
次に、スイッチング素子４２がオフすると、磁場が電流を維持しようとするので、トランス４１の電圧極性が反転して、トランス４１の２次側において電流が流れる。トランス４１の２次側電流は、直列接続されたダイオード４４を介してコンデンサ５０に充電されることにより、出力端子３及び４の間に直流電圧を発生させる。
【００１８】
第２群の検出回路は、電流検出回路６４と、電圧検出回路６５と、温度センサ６６とを含んでいる。電流検出回路６４は、トランス４１の１次側巻線に流れる電流を検出し、検出信号をＡ／Ｄ変換して検出データを出力する。電圧検出回路６５は、コンデンサ５０によって平滑された電圧を検出し、検出信号をＡ／Ｄ変換することにより検出データを出力する。温度センサ６３は、ＤＣ／ＤＣコンバータステージ４０の温度を検出し、検出信号をＡ／Ｄ変換することにより検出データを出力する。なお、検出回路の種類や数は、必要に応じて適宜変更することができる。
【００１９】
ダイナミックに変動する負荷に対する応答性を良くするためには、高い利得のフィードバック制御が必要となるが、従来のアナログ電源回路においては、これを実現するために増幅回路が複雑になると共に、動作が不安定になるおそれがあった。これに対し、ＤＳＰを用いることにより、フィードバック制御が高速演算処理によって実現されるので応答性が良くなると共に、増幅回路が不要となるので安定性も優れたものになる。また、従来のアナログ電源回路における制御は、検出電圧に基づいて行われるか検出電流に基づいて行われるかのいずれかであったが、ディジタル信号処理を用いることにより、検出電力に基づいて電源回路の制御を行うことも可能となる。
【００２０】
本実施形態においては、ＰＦＣステージ２０に設けられているスイッチング素子２２とＤＣ／ＤＣコンバータステージ４０に設けられているスイッチング素子４２とを個別に制御（ＰＷＭ制御やＰＦＭ制御等）するために、複数のＤＳＰが専用に設けられている。一方、異常の発生や待機モードへの切換えに際しては、それらのＤＳＰの間で相互に通信を行うことにより、円滑な連動を行うようにしている。
【００２１】
制御ブロック７０は、第１群の検出回路６１〜６３から出力される検出データに基づいてディジタル信号処理を行うことによりＰＦＣステージ２０を制御する第１のＤＳＰ７１と、第２群の検出回路６４〜６６から出力される検出データに基づいてディジタル信号処理を行うことによりＤＣ／ＤＣコンバータステージ４０を制御する第２のＤＳＰ７２と、ＤＳＰ７１とＤＳＰ７２との間で通信を行うために設けられた通信回線７３とを含んでいる。通信回線７３としては、第１のＤＳＰ７１が第２のＤＳＰ７２に対して信号を送信するための回線と、第１のＤＳＰ７１が第２のＤＳＰ７２から信号を受信するための回線とを別個に設けても良いし、汎用のバスラインを使用しても良い。
【００２２】
図２は、制御ブロックの構成要素が基板に実装された状態を示す図である。図２に示すように、回路基板７８には、図１に示すＰＦＣステージ２０のスイッチング素子２２を駆動するための駆動信号Ａを生成する第１のＤＳＰ７１と、ＰＦＣステージ２０における第１群の検出回路６１〜６３のＡ／Ｄ変換器部分７４と、ＰＦＣステージ２０のドライバ２３に駆動信号Ａを出力する出力回路７５と、ＤＣ／ＤＣコンバータステージ４０のスイッチング素子４２を駆動するための駆動信号Ｂを生成する第２のＤＳＰ７２と、ＤＣ／ＤＣコンバータステージ４０における第２群の検出回路６４〜６６のＡ／Ｄ変換器部分７６と、ＤＣ／ＤＣコンバータステージ４０のドライバ４３に駆動信号Ｂを出力する出力回路７７とが実装されている。
【００２３】
ＤＳＰ７１及び７２は、個別のパッケージにモールドされて独立して交換可能であり、ソフトウェア（制御プログラム）や各種のしきい値が格納された不揮発性記憶回路としてのフラッシュメモリ７１ａ及び７２ａと、データを一時的に格納するＲＡＭ７１ｂ及び７２ｂとをそれぞれ内蔵している。また、ＤＳＰ７１及び７２は、５Ｖと３．３Ｖの電源電位ラインに接続されると共に、０Ｖの基準電位（接地電位）ラインに接続されている。あるいは、第１のＤＳＰ７１と第２のＤＳＰ７２とに、異なる電源電位を供給するようにしても良い。
【００２４】
スイッチングノイズ発生時にＡ／Ｄ変換器７４及び７６に入力されるアナログ検出信号をミュートするために、ＤＳＰ７１及び７２からＡ／Ｄ変換器７４及び７６にブランク信号がそれぞれ供給される。また、ＤＳＰ７１及び７２には、ＤＳＰ７１及び７２を外部から制御するために用いられる外部コントロール端子が接続されている。
【００２５】
ＤＣ／ＤＣコンバータステージ４０を制御する第２のＤＳＰ７２は、第２群の検出回路６４〜６６の内の少なくとも１つから出力される検出データに基づいて、電源回路が接続される負荷に対応してどのような運転状態にあるかを検知することができ、その負荷状態を判定して、ＤＣ／ＤＣコンバータステージ４０の動作モードを、通常モードと待機モードとの内のいずれか１つ、又は、通常モードと停止モードとの内のいずれか１つ、又は、通常モードとテストモードとの内のいずれか１つに設定すると共に、負荷状態に対応するモード情報（モード切換信号及び／又はモード切換情報）を第１のＤＳＰ７１に送信する。
【００２６】
具体的には、第２のＤＳＰ７２は、第２群の検出回路６４〜６６の内の少なくとも１つから出力される検出データによって表される値をフラッシュメモリ７２ａに格納されているしきい値と比較することにより負荷状態を判定する。
【００２７】
また、第１のＤＳＰ７１は、第２のＤＳＰ７２から送信されるモード情報に従って、ＰＦＣステージ２０の動作モードを、通常モードと待機モードとの内のいずれか１つ、又は、通常モードと停止モードとの内のいずれか１つ、又は、通常モードとテストモードとの内のいずれか１つに設定する。ここで、１つのモードから他のモードに移行する際に、第１のＤＳＰ７１のフラシュメモリ７１ａに格納されている制御プログラムは、第２のＤＳＰ７２から送信されるモード情報に従ってＰＦＣステージ２０の動作モードを変更する手順と、新たに設定された動作モードでＰＦＣステージ２０を制御するための演算を行う手順と、以前の設定状態と新たな設定状態とに関する情報を保存する手順とを第１のＤＳＰ７１のＣＰＵに実行させることにより、シーケンス動作が行われる。
【００２８】
ところで、パワーステージにおけるスイッチング動作には、スイッチングノイズの発生が付きものである。複数のＤＳＰが並列的に複数のパワーステージのスイッチング制御を行うと、一方のパワーステージにおけるスイッチング動作によって発生するノイズが他方のパワーステージにおけるアナログ検出信号に悪影響を与えて、正常なスイッチング制御ができなくなるおそれがある。
【００２９】
そこで、本実施形態においては、ＤＳＰ７１及び７２の各々が、スイッチング動作に伴う同期信号（パルス信号）を生成して互いに送信することにより、この同期信号を他方のＤＳＰに接続されたＡ／Ｄ変換器７６及び７４にブランク信号として供給して、他方のパワーステージにおける検出結果のマスキング（又はブランキング又はインヒビット）を行っている。
【００３０】
即ち、第１のＤＳＰ７１は、第１群の検出回路６１〜６３から出力される検出データに基づいてディジタル信号処理を行うことにより、ＰＦＣステージ２０のスイッチング素子２２を駆動する際に、ＰＦＣステージ２０におけるスイッチング動作により発生するパルス電流に同期した第１のブランク信号を生成する。
【００３１】
また、第２のＤＳＰ７２は、第２群の検出回路６４〜６６から出力される検出データに基づいてディジタル信号処理を行うことにより、ＤＣ／ＤＣコンバータステージ４０のスイッチング素子４２を駆動する際に、ＤＣ／ＤＣコンバータステージ４０におけるスイッチング動作により発生するパルス電流に同期した第２のブランク信号を生成する。
【００３２】
さらに、ＤＳＰ７１及び７２は、第１及び第２のブランク信号を互いに送信する。第１のＤＳＰ７１は、ＤＳＰ７２から受信した第２のブランク信号をＡ／Ｄ変換器７４に供給することにより、Ａ／Ｄ変換器７４に入力されるアナログ検出信号をミュートする。その結果、第２のブランク信号に基づいて、第１群の検出回路６１〜６３の検出結果が所定の期間マスキングされる。それと共に、又は、それに替えて、第２のＤＳＰ７２は、ＤＳＰ７１から受信した第１のブランク信号をＡ／Ｄ変換器７６に供給することにより、Ａ／Ｄ変換器７６に入力されるアナログ検出信号をミュートするようにしても良い。その結果、第１のブランク信号に基づいて、第２群の検出回路６４〜６６の検出結果が所定の期間マスキングされる。これにより、複数のＤＳＰが並列的に複数のパワーステージのスイッチング制御を行う際に、それぞれのスイッチング制御を安全確実に行うことができる。
【００３３】
ここで、第１のＤＳＰ７１が、第１の周波数を有する第１の駆動信号を生成してＰＦＣステージ２０のスイッチング素子２２に供給し、第２のＤＳＰ７２が、第２の周波数を有する第２の駆動信号を生成してＤＣ／ＤＣコンバータステージ４０のスイッチング素子４２に供給する場合に、第１の周波数が第２の周波数の整数倍となるようにこれらの周波数の比を設定し、ＤＳＰ７１及び７２が、第１の駆動信号に同期した第１及び第２のブランク信号をそれぞれ生成するようにしても良い。その場合には、ＰＦＣステージ２０とＤＣ／ＤＣコンバータステージ４０とにおいてノイズの発生タイミングを揃えると共に、第１及び第２のブランク信号の周波数を統一することができる。
【００３４】
次に、図１に示す電源回路の第１の動作例について、図１及び図３を参照しながら説明する。図３は、図１に示す電源回路の第１の動作例を示すフローチャートである。
図３に示すように、まず、ステップＳ１１において、第２のＤＳＰ７２が、ＤＣ／ＤＣコンバータステージ４０の検出データによって表される値を第１のしきい値と比較して、検出データによって表される値が第１のしきい値を超えているか否かを判定する。検出データによって表される値が第１のしきい値を超えていないと判定された場合には、ステップＳ１１を繰り返し、検出データによって表される値が第１のしきい値を超えていると判定された場合には、処理がステップＳ１２に移行する。
【００３５】
ステップＳ１２において、第２のＤＳＰ７２が、ＤＣ／ＤＣコンバータステージ４０の運転を停止すると共に、第１のＤＳＰ７１にモード情報を送信する。これに応答して、ステップＳ１３において、第１のＤＳＰ７１が、フラッシュメモリ７１ａに予め格納されている制御プログラムを起動する。
【００３６】
ステップＳ１４において、第２のＤＳＰ７２が、検出データによって表される値を第２のしきい値と比較して、ＤＣ／ＤＣコンバータステージ４０の運転停止だけで良いか否かを判定する。ＤＣ／ＤＣコンバータステージ４０の運転停止だけで良いと判定された場合には、処理がステップＳ１５に移行し、ＤＣ／ＤＣコンバータステージ４０の運転停止だけでは不十分であると判定された場合には、処理がステップＳ１７に移行する。
【００３７】
ステップＳ１５において、第２のＤＳＰ７２が、ＰＦＣステージ２０の運転継続を表すモード情報を第１のＤＳＰ７１に送信する。制御プログラムを実行している第１のＤＳＰ７１は、モード情報に従って、ＰＦＣステージ２０の運転を継続する。さらに、ステップＳ１６において、第２のＤＳＰ７２が、外部コントロール端子に供給される命令に従って、及び／又は、検出データ（例えば温度データ）によって表される値を第３のしきい値と比較することにより、ＤＣ／ＤＣコンバータステージ４０の運転を再開するか否か判定する。
【００３８】
ＤＣ／ＤＣコンバータステージ４０の運転を再開すると判定された場合には、ステップＳ１７において第２のＤＳＰ７２がＤＣ／ＤＣコンバータステージ４０の運転を再開した後に、処理がステップＳ１１に戻る。一方、ＤＣ／ＤＣコンバータステージ４０を再開しないと判定された場合には、ステップＳ１６を繰り返す。
【００３９】
ステップＳ１４においてＤＣ／ＤＣコンバータステージ４０の運転停止だけでは不十分であると判定された場合には、第２のＤＳＰ７２が、ＰＦＣステージ２０の運転停止を表すモード情報を第１のＤＳＰ７１に送信する。制御プログラムを実行している第１のＤＳＰ７１は、モード情報に従って、ＰＦＣステージ２０の運転停止のためのシーケンス動作を行う（ステップＳ１８）。その結果、ステップＳ１９において、第２のＤＳＰ７２に遅れて、第１のＤＳＰ７１が、ＰＦＣステージ２０の運転を停止する。
【００４０】
次に、図１に示す電源回路の第２の動作例について、図１及び図４を参照しながら説明する。図４は、図１に示す電源回路の第２の動作例を示すフローチャートである。
図４に示すように、まず、ステップＳ２１において、第１のＤＳＰ７１が、ＰＦＣステージ２０の検出データによって表される値を第４のしきい値と比較して、検出データによって表される値が第４のしきい値を超えているか否かを判定する。検出データによって表される値が第４のしきい値を超えていないと判定された場合には、ステップＳ２１を繰り返し、検出データによって表される値が第４のしきい値を超えていると判定された場合には、処理がステップＳ２２に移行する。
【００４１】
検出データによって表される値が第４のしきい値を超えた場合には、電源回路の異常が原因なのか、あるいは、外部からＡＣラインに重畳されたスパイクノイズ等が原因なのか不明であるので、直ちに電源回路の運転を停止することはせずに、所定の期間において電源回路の警戒運転を継続する。その際に、第１のＤＳＰ７１の制御情報を第２のＤＳＰ７２に緊急コピーさせるべく、第１のＤＳＰ７１が、第１のＤＳＰ７１の制御情報を第２のＤＳＰ７２に送信する（ステップＳ２２）。第１のＤＳＰ７１は、所定の期間において、第１のしきい値を超えた検出データ（異常データ）の替わりに、直近データに基づいて警戒運転を継続する（ステップＳ２３）。
【００４２】
ステップＳ２４において、第１のＤＳＰ７１が、異常状態が依然として継続しているか否かを判定する。異常状態が依然として継続していると判定された場合には、処理がステップＳ２５に移行し、異常状態が終了したと判定された場合には、処理がステップＳ２８に移行する。
【００４３】
ステップＳ２５において、第１のＤＳＰ７１が、警報を発報すると共に、ＰＦＣステージ２０の運転をアラーム運転に移行する。ステップＳ２６において、第１のＤＳＰ７１が、検出データによって表される値を第５のしきい値と比較して、ＰＦＣステージ２０の通常運転を再開するか否かを判定する。ＰＦＣステージ２０の通常運転を再開すると判定された場合には、処理がステップＳ２７に移行し、ＰＦＣステージ２０の通常運転を再開しないと判定された場合には、ステップＳ２６を繰り返す。
【００４４】
ステップＳ２７において、第１のＤＳＰ７１の要求に基づいて、第２のＤＳＰ７２が、第１のＤＳＰ７１の制御情報を第１のＤＳＰ７１に戻す。さらに、ステップＳ２８において、第１のＤＳＰ７１が、ＰＦＣステージ２０の通常運転を再開する。その後、処理がステップＳ２１に戻る。
【００４５】
ステップＳ２４において異常状態が終了したと判定された場合には、ステップＳ２９において、第１のＤＳＰ７１の要求に基づいて、第２のＤＳＰ７２が、第１のＤＳＰ７１の制御情報を第１のＤＳＰ７１に戻す。さらに、ステップＳ３０において、第１のＤＳＰ７１が、ＰＦＣステージ２０の警戒運転をリセットして通常運転を再開する。その後、処理がステップＳ２１に戻る。
【００４６】
次に、本発明の第２の実施形態について説明する。
図５は、本発明の第２の実施形態に係る電源回路の構成を示す図である。この電源回路は、昇圧又は降圧を行い又は直流電圧から交流電圧を生成する複数のパワーステージ（図１においては、ＰＦＣステージ２０及びインバータステージ８０を示す）を含むパワーブロックと、ＰＦＣステージ２０の所定の箇所における電流又は電圧又は温度を検出して検出信号をＡ／Ｄ変換する第１群の検出回路６１〜６３と、インバータステージ８０の所定の箇所における電流又は温度を検出して検出信号をＡ／Ｄ変換する第２群の検出回路６７及び６８と、パワーブロックを制御する制御ブロック７０とを有している。
【００４７】
パワーブロックは、入力端子１及び２から供給される交流電圧を直流電圧に変換する際に、入力電圧及び入力電流における波形及び位相を合わせて力率を改善するＰＦＣ（power factor controller：力率改善コントロール）ステージ２０と、ＰＦＣステージ２０から出力される電圧を平滑するコンデンサ３０と、コンデンサ３０によって平滑された直流電圧をスイッチングして、モータを駆動するための３相交流電圧を出力端子５〜７に供給するインバータステージ８０とを有している。
【００４８】
インバータステージ８０は、Ｕ相の出力端子５に接続されるスイッチング素子８１及び８２と、Ｖ相の出力端子６に接続されるスイッチング素子８３及び８４と、Ｗ相の出力端子７に接続されるスイッチング素子８５及び８６と、スイッチング素子８１〜８６に駆動信号を供給するドライバ８７とを含んでいる。スイッチング素子８１〜８６は、それぞれの駆動信号に従って、入力される直流電圧とＵ相〜Ｗ相の出力端子５〜７との間でスイッチング動作を行うことにより、出力端子５〜７に３相交流電圧を供給する。これらのスイッチング素子としては、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）にダイオードが並列に接続されたものを使用することができる。
【００４９】
第２群の検出回路は、電流検出回路６７と、温度センサ６８とを含んでいる。電流検出回路６７は、インバータステージ８０に入力される電流を検出し、検出信号をＡ／Ｄ変換して検出データを出力する。温度センサ６８は、インバータステージ８０の温度を検出し、検出信号をＡ／Ｄ変換することにより検出データを出力する。なお、検出回路の種類や数は、必要に応じて適宜変更することができる。
【００５０】
本実施形態においては、ＰＦＣステージ２０に設けられているスイッチング素子２２とインバータステージ８０に設けられているスイッチング素子８１〜８６とを個別に制御（ＰＷＭ制御やＰＦＭ制御等）するために、複数のＤＳＰが専用に設けられている。一方、異常の発生や待機モードへの切換えに際しては、それらのＤＳＰの間で相互に通信を行うことにより、円滑な連動を行うようにしている。
【００５１】
制御ブロック７０は、第１群の検出回路６１〜６３から出力される検出データに基づいてディジタル信号処理を行うことによりＰＦＣステージ２０を制御する第１のＤＳＰ７１と、第２群の検出回路６７及び６８から出力される検出データに基づいてディジタル信号処理を行うことによりインバータステージ８０を制御する第２のＤＳＰ７２と、ＤＳＰ７１とＤＳＰ７２との間で通信を行うために設けられた通信回線７３とを含んでいる。
【００５２】
図２において、回路基板７８には、図１に示すＰＦＣステージ２０のスイッチング素子２２を駆動するための駆動信号Ａを生成する第１のＤＳＰ７１と、ＰＦＣステージ２０における第１群の検出回路６１〜６３のＡ／Ｄ変換器部分７４と、ＰＦＣステージ２０のドライバ２３に駆動信号Ａを出力する出力回路７５と、インバータステージ８０のスイッチング素子８１〜８６を駆動するための駆動信号Ｂを生成する第２のＤＳＰ７２と、インバータステージ８０における第２群の検出回路６７及び６８のＡ／Ｄ変換器部分７６と、インバータステージ８０のドライバ８７に駆動信号Ｂを出力する出力回路７７とが実装されている。
【００５３】
Ａ／Ｄ変換器７４及び７６に入力されるアナログ検出信号をミュートするために、ＤＳＰ７１及び７２からＡ／Ｄ変換器７４及び７６にブランク信号がそれぞれ供給される。また、ＤＳＰ７１及び７２には、ＤＳＰ７１及び７２を外部から制御するために用いられる外部コントロール端子が接続されている。
【００５４】
本実施形態においては、ＤＳＰ７１及び７２の各々が、スイッチング制御に伴う同期信号（パルス信号）を生成して互いに送信することにより、この同期信号を他方のＤＳＰに接続されたＡ／Ｄ変換器７６及び７４にブランク信号として供給して、他方のパワーステージにおける検出結果のマスキングを行っている。
【００５５】
図６に、図５に示す電源回路における各部の波形を示す。インバータステージ８０のドライバ８７は、例えば、図６の（ａ）に示すように、２０ｋＨｚ〜２５ｋＨｚ程度の周波数を有する駆動信号をスイッチング素子８２に出力する。これにより、スイッチング素子８２の出力側の電位Ｖ８２は、図６の（ｂ）に示すように変化する。また、電源回路の負荷がモータの巻線であり、インダクタンス成分を有するので、スイッチング素子８２に流れる電流Ｉ８２は、図６の（ｃ）に示すように変化する。その結果、図６の（ｄ）に示すように、電流Ｉ８２のパルスの立ち上がり部分及び／又は立ち下がり部分においてスイッチングノイズが発生する。
【００５６】
第１のＤＳＰ７１は、図６の（ｅ）に示すように、電流Ｉ８２のパルスの立ち上がり部分及び／又は立ち下がり部分に同期した第１のブランク信号を生成する。この第１のブランク信号は、電流Ｉ８２のパルスによって発生するスイッチングノイズをカバーする期間において活性化される。
【００５７】
また、ＰＦＣステージ２０のドライバ２３は、例えば、図６の（ｆ）に示すように、１００ｋＨｚ程度の周波数を有する駆動信号をスイッチング素子２２に出力する。これにより、スイッチング素子２２のホット側の電位Ｖ２２は、図６の（ｇ）に示すように変化する。また、スイッチング素子２２のホット側にはインダクタ２１が接続されているので、スイッチング素子８２に流れる電流Ｉ２２は、図６の（ｈ）に示すように変化する。その結果、図６の（ｉ）に示すように、電流Ｉ２２のパルスの立ち上がり部分及び／又は立ち下がり部分においてスイッチングノイズが発生する。
【００５８】
第２のＤＳＰ７２は、図６の（ｊ）に示すように、電流Ｉ２２のパルスの立ち上がり部分及び／又は立ち下がり部分に同期した第２のブランク信号を生成する。この第２のブランク信号は、電流Ｉ２２のパルスによって発生するスイッチングノイズをカバーする期間において活性化される。
【００５９】
図２において、ＤＳＰ７１及び７２は、第１及び第２のブランク信号を互いに送信する。第１のＤＳＰ７１は、ＤＳＰ７２から受信した第２のブランク信号をＡ／Ｄ変換器７４に供給することにより、Ａ／Ｄ変換器７４に入力されるアナログ検出信号をミュートする。その結果、第２のブランク信号に基づいて、第１群の検出回路６１〜６３の検出結果が所定の期間マスキングされる。それと共に、又は、それに替えて、第２のＤＳＰ７２は、ＤＳＰ７１から受信した第１のブランク信号をＡ／Ｄ変換器７６に供給することにより、Ａ／Ｄ変換器７６に入力されるアナログ検出信号をミュートするようにしても良い。その結果、第１のブランク信号に基づいて、第２群の検出回路６７及び６８の検出結果が所定の期間マスキングされる。これにより、複数のＤＳＰが並列的に複数のパワーステージのスイッチング制御を行う際に、それぞれのスイッチング制御を安全確実に行うことができる。
【００６０】
ここで、第１のＤＳＰ７１が、第１の周波数を有する第１の駆動信号を生成してＰＦＣステージ２０のスイッチング素子２２に供給し、第２のＤＳＰ７２が、第２の周波数を有する第２の駆動信号を生成してインバータステージ８０のスイッチング素子４２に供給する場合に、第１の周波数が第２の周波数の整数倍となるようにこれらの周波数の比を設定し、ＤＳＰ７１及び７２が、第１の駆動信号に同期した第１及び第２のブランク信号をそれぞれ生成するようにしても良い。例えば、ＰＦＣステージ２０のドライバ２３が生成する駆動信号の周波数が１００ｋＨｚである場合には、インバータステージ８０のドライバ８７が生成する駆動信号の周波数を、１００ｋＨｚの１／４である２５ｋＨｚ、又は、１００ｋＨｚの１／５である２０ｋＨｚとする。その場合には、ＰＦＣステージ２０とインバータステージ８０とにおいてノイズの発生タイミングを揃えると共に、第１及び第２のブランク信号の周波数を統一することができる。
【産業上の利用可能性】
【００６１】
本発明は、スイッチング動作によって昇圧又は降圧を行ったり交流電圧を生成したりする電源回路において利用することが可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る電源回路の構成を示す図である。
【図２】制御ブロックの構成要素が基板に実装された状態を示す図である。
【図３】図１に示す電源回路の第１の動作例を示すフローチャートである。
【図４】図１に示す電源回路の第２の動作例を示すフローチャートである。
【図５】本発明の第２の実施形態に係る電源回路の構成を示す図である。
【図６】図５に示す電源回路における各部の波形を示す図である。
【符号の説明】
【００６３】
１、２  交流入力端子
３、４  直流出力端子
５〜７  ３相交流出力端子
１０  整流回路
２０  ＰＦＣステージ
２１  インダクタ
２２、４２、８１〜８６  スイッチング素子
２３、４３、８７  ドライバ
２４、４４  ダイオード
３０、５０  コンデンサ
４０  ＤＣ／ＤＣコンバータステージ
４１  トランス
６１、６４、６７  電流検出回路
６２、６５  電圧検出回路
６３、６６、６８  温度センサ
７０  制御ブロック
７１、７２  ＤＳＰ
７１ａ、７２ａ  フラッシュメモリ
７１ｂ、７２ｂ  ＲＡＭ
７３  通信回線
７４、７６  Ａ／Ｄ変換器
７５  駆動信号Ａの出力回路
７７  駆動信号Ｂの出力回路
７８  回路基板
８０  インバータステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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