(57)【要約】【課題】  電源投入時の周波数制御信号の電圧レベルに関わらず、ＰＬＬ回路のロック動作を補償するＰＬＬ回路を提供する。【解決手段】  基準クロック信号を基に所定の信号を出力する位相比較器（１）と、位相比較器（１）から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプ（２）と、アナログ信号を平滑化し、周波数制御信号を出力するループフィルタ（３）と、周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器（４）と、出力クロック信号を分周する分周器（５）と、を有し、ゲイン制御回路（６）から入力される切替信号を基に、電圧制御発振器（４）内の遅延回路の遅延値を制御し、発振周波数特性を小さな値から大きな値に段階的に切り替える。【選択図】  図３
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【特許請求の範囲】
【請求項１】
外部より入力される基準クロック信号を基に所定の信号を出力する位相比較器と、前記位相比較器から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプと、前記チャージポンプから出力される前記アナログ信号を平滑化し、周波数制御信号を出力するループフィルタと、前記ループフィルタから出力される前記周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器と、前記電圧制御発振器から出力される出力クロック信号を分周する分周器と、を有し、前記基準クロック信号に対して同期した逓倍クロック信号を出力するＰＬＬ回路であって、
前記電圧制御発振器は、
外部から入力する切替信号を基に、前記電圧制御発振器内の遅延回路の遅延値を制御し、前記発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするＰＬＬ回路。
【請求項２】
前記発振周波数特性を制御する複数ビットの切替信号を出力するエンコーダ回路を有し、
前記電圧制御発振器は、
前記エンコーダ回路から出力される前記切替信号を基に、前記発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記エンコーダ回路は、
外部から入力される制御信号を基に、小さな値から大きな値に段階的に切り替えて前記切替信号を出力し、
前記電圧制御発振器は、
前記エンコーダ回路から出力される前記切替信号を基に、前記発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
特定の時刻に前記制御信号を前記エンコーダ回路に出力するタイマー回路を有することを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
外部より入力される基準クロック信号を基に所定の信号を出力する位相比較器と、前記位相比較器から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプと、前記チャージポンプから出力される前記アナログ信号を平滑化し、周波数制御信号を出力するループフィルタと、前記ループフィルタから出力される前記周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器と、前記電圧制御発振器から出力される出力クロック信号を分周する分周器と、を有し、前記基準クロック信号に対して同期した逓倍クロック信号を出力するＰＬＬ回路の制御方法であって、
外部から入力する切替信号を基に、前記電圧制御発振器内の遅延回路の遅延値を制御し、前記発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするＰＬＬ回路の制御方法。
【請求項６】
前記発振周波数特性を制御する複数ビットの切替信号を基に、前記発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とする請求項５記載のＰＬＬ回路の制御方法。
【請求項７】
小さな値から大きな値に段階的に切り替わる前記切替信号を基に、前記発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とする請求項６記載のＰＬＬ回路の制御方法。
【請求項８】
特定の時刻に出力される制御信号を基に、前記切替信号を小さな値から大きな値に段階的に切り替えることを特徴とする請求項７記載のＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内のクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関し、特に、制御電圧に対する発振周波数特性を可変する電圧制御発振器を用いたＰＬＬ回路及びその制御方法に関するものである。
【背景技術】
【０００２】
従来のＰＬＬ回路を図１に示す。従来のＰＬＬ回路は、基準クロック信号を入力とする位相比較器（１）と、位相比較器（１）から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプ（２）と、チャージポンプ（２）から出力されるアナログ信号を平滑化して周波数制御信号を出力するループフィルタ（３）と、ループフィルタ（３）から出力される周波数制御信号に応じた周波数のクロック信号を出力する電圧制御発振器（４）と、電圧制御発振器（４）から出力されるクロック信号を分周する分周器（５）と、を有して構成される。
【０００３】
従来のＰＬＬ回路は、分周器（５）から出力される出力クロック信号を位相比較器（１）の他方に入力し、帰還ループを構築している。なお、電圧制御発振器（４）から出力するクロック信号の周波数は、基準クロック信号の周波数に対し、分周器（５）の分周数倍に逓倍されることになる。
【０００４】
ＰＬＬ回路は、チャージポンプ（２）の充放電電流値、ループフィルタ（３）の抵抗値及び容量値、電圧制御発振器（４）の制御電圧に対する発振周波数特性（ＶＣＯゲイン）、分周器（５）の分周数等によりループ特性が決定される。
【０００５】
このため、ＬＳＩ等の電源投入時からＰＬＬ回路がロックするまでの出力クロックの周波数変動は、ループ特性によって、例えば、図２に示すように、目的の周波数に対してオーバーシュートが発生することがある。これは、ＰＬＬ回路を高速にロックさせるために、設計時にオーバーシュートがわずかに発生するようにループ特性を設定する場合や、チャージポンプ（２）の充放電電流値や、ループフィルタ（３）の抵抗値及び容量値、電圧制御発振器（４）の制御電圧に対する発振周波数特性の製造ばらつき等に起因してループ特性が変動する場合があるためである。なお、図２は、ＰＬＬ回路のロック過程を示す図であり、横軸は時間（Ｔｉｍｅ）を示し、縦軸は、周波数（Ｆｒｅｑｕｅｎｃｙ）を示す。
【０００６】
なお、本発明より先に出願された技術文献として、データセパレート回路を位相比較器１０、チャージ・ポンプ１１、フィルタ回路１２、ゲイン切り換え型電圧制御発振回路（ＶＣＯ）１３、分周回路１４、ゲイン切り換え回路１５、データ・セパレータ１６で構成し、ゲインの切り換えは、ゲイン切り換え回路１５からの同期した場合に出力されるゲイン切り換え信号をゲイン切り換え型制御発振回路（ＶＣＯ）１３で受け、ゲイン切り換え型制御発振回路（ＶＣＯ）１３のコントロール電圧に対する発振周波数の変化の特性を切り換えることで実現し、１系統のフィルタ回路で構成できるデータセパレート回路がある（例えば、特許文献１参照）。
【０００７】
また、電源投入時には磁極信号を出力し、所定時間以降はインクリメンタル信号に出力信号を切り替えることで、信号線数を少なくした磁極信号とインクリメンタル信号を有するブラシレスサーボモータ及びその制御装置において、エンコーダへの電力給電を一時遮断及び再投入できる機能、所定電圧で信号を出力する電圧監視回路、信号切り替え時間を計数できるタイマを持ち、電力を再投入し、所定電圧に到達した後、タイマを動作させ所定時間を計数できるように構成したものがある（例えば、特許文献２参照）。
【特許文献１】特開平６−３４２５６６号公報
【特許文献２】特開２０００−２７０５８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＰＬＬ回路のロック過程で生じる周波数のオーバーシュートは、電圧制御発振器（４）の発振周波数が、分周器（５）を通って位相比較器（１）へフィードバックするパスの周波数帯域を一時的に超えてしまう可能性があり、パスの周波数帯域を超えてしまうと、フィードバックパス上でクロック信号が消失してしまうことになる。位相比較器（１）にフィードバックが戻らないと、周波数が上がりすぎていることが検出できなくなり、そのままではＰＬＬ回路をロックすることができない状態となる。
【０００９】
また、ＬＳＩ等の電源投入時に周波数制御信号がグランドレベルではなく、電源レベルになっている可能性があり、この場合は、電圧制御発振器（４）が動作限界である最大周波数で周波数を発振し始めてしまうことになり、発振周波数特性によっては、フィードバックパスの周波数帯域を超えてしまい、ＰＬＬ回路をロックすることができない状態になる。
【００１０】
なお、上記特許文献１には、ゲイン切り換え型制御発振回路（ＶＣＯ）１３のコントロール電圧に対する発振周波数の変化の特性を切り換えることが開示されているが、発振周波数の変化の特性を段階的に切り替えることについては何ら示唆されていない。また、上記特許文献２にも、発振周波数の変化の特性を段階的に切り替えることについては何ら示唆されていない。
【００１１】
本発明は上記事情に鑑みてなされたものであり、ＰＬＬ回路のロック過程で生じる周波数のオーバーシュートを極力押さえ、電源投入時の周波数制御信号の電圧レベルに関わらず、ＰＬＬ回路のロック動作を補償するＰＬＬ回路及びその制御方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
かかる目的を達成するために、本発明は以下の特徴を有することとする。
【００１３】
本発明にかかるＰＬＬ回路は、外部より入力される基準クロック信号を基に所定の信号を出力する位相比較器と、位相比較器から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプと、チャージポンプから出力されるアナログ信号を平滑化し、周波数制御信号を出力するループフィルタと、ループフィルタから出力される周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器と、電圧制御発振器から出力される出力クロック信号を分周する分周器と、を有し、基準クロック信号に対して同期した逓倍クロック信号を出力するＰＬＬ回路であって、電圧制御発振器は、外部から入力する切替信号を基に、電圧制御発振器内の遅延回路の遅延値を制御し、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【００１４】
また、本発明にかかるＰＬＬ回路は、発振周波数特性を制御する複数ビットの切替信号を出力するエンコーダ回路を有し、電圧制御発振器は、エンコーダ回路から出力される切替信号を基に、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【００１５】
また、本発明にかかるＰＬＬ回路において、エンコーダ回路は、外部から入力される制御信号を基に、小さな値から大きな値に段階的に切り替えて切替信号を出力し、電圧制御発振器は、エンコーダ回路から出力される切替信号を基に、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【００１６】
また、本発明にかかるＰＬＬ回路は、特定の時刻に制御信号をエンコーダ回路に出力するタイマー回路を有することを特徴とするものである。
【００１７】
また、本発明にかかるＰＬＬ回路の制御方法は、外部より入力される基準クロック信号を基に所定の信号を出力する位相比較器と、位相比較器から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプと、チャージポンプから出力されるアナログ信号を平滑化し、周波数制御信号を出力するループフィルタと、ループフィルタから出力される周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器と、電圧制御発振器から出力される出力クロック信号を分周する分周器と、を有し、基準クロック信号に対して同期した逓倍クロック信号を出力するＰＬＬ回路の制御方法であって、外部から入力する切替信号を基に、電圧制御発振器内の遅延回路の遅延値を制御し、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【００１８】
また、本発明にかかるＰＬＬ回路の制御方法は、発振周波数特性を制御する複数ビットの切替信号を基に、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【００１９】
また、本発明にかかるＰＬＬ回路の制御方法は、小さな値から大きな値に段階的に切り替わる切替信号を基に、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【００２０】
また、本発明にかかるＰＬＬ回路の制御方法は、特定の時刻に出力される制御信号を基に、切替信号を小さな値から大きな値に段階的に切り替えることを特徴とするものである。
【発明の効果】
【００２１】
本発明にかかるＰＬＬ回路及びその制御方法は、ＬＳＩの電源投入時に周波数制御信号が電源レベルになるようなことがあっても、電圧制御発振器の発振周波数がフィードバックパスの周波数帯域を超えることなく、ＰＬＬ回路を正常にロックすることが可能となる。
【発明を実施するための最良の形態】
【００２２】
まず、図３を参照しながら、本実施形態におけるＰＬＬ回路の特徴について説明する。
【００２３】
本実施形態におけるＰＬＬ回路は、外部より入力される基準クロック信号を基に所定の信号を出力する位相比較器（１）と、位相比較器（１）から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプ（２）と、チャージポンプ（２）から出力されるアナログ信号を平滑化し、周波数制御信号を出力するループフィルタ（３）と、ループフィルタ（３）から出力される周波数制御信号に応じた発振周波数特性のクロック信号を出力する電圧制御発振器（４）と、電圧制御発振器（４）から出力される出力クロック信号を分周する分周器（５）と、を有し、基準クロック信号に対して同期した逓倍クロック信号を出力するＰＬＬ回路であって、電圧制御発振器（４）は、外部のゲイン制御回路（６）から入力される切替信号を基に、電圧制御発振器（４）内の遅延回路の遅延値を制御し、発振周波数特性を小さな値から大きな値に段階的に切り替えることを特徴とするものである。このように、本実施形態におけるＰＬＬ回路は、発振周波数特性を可変にした電圧制御発振器（４）を用い、ＰＬＬ回路のロック過程で、その発振周波数特性を小さな設定から大きな設定へ段階的に切り替えることで、ＰＬＬ回路のロック過程で生じる周波数のオーバーシュートを極力押さえ、電源投入時の周波数制御信号の電圧レベルに関わらず、ＰＬＬ回路のロック動作を補償することが可能となる。以下、添付図面を参照しながら、本実施形態におけるＰＬＬ回路について詳細に説明する。
【００２４】
まず、図３を参照しながら、本実施形態におけるＰＬＬ回路の回路構成について説明する。なお、図３は、本実施形態におけるＰＬＬ回路のブロック図である。
【００２５】
本実施形態におけるＰＬＬ回路は、図３に示すように、基準クロック信号を入力とする位相比較器（１）と、位相比較器（１）から出力される出力信号のパルス幅に応じたアナログ信号を出力するチャージポンプ（２）と、アナログ信号を平滑化して周波数制御信号を出力するループフィルタ（３）と、周波数制御信号に応じた周波数のクロック信号を出力する電圧制御発振器（４）と、電圧制御発振器（４）の出力クロック信号を分周する分周器（５）と、電圧制御発振器（４）の発振周波数特性を制御する複数ビットのゲイン切替信号を出力するゲイン制御回路（６）と、を有して構成される。
【００２６】
なお、ゲイン制御回路（６）は、複数ビットのゲイン切替信号を生成するエンコーダ回路（６１）と、エンコーダ回路（６１）において生成したゲイン切替信号の出力タイミングを制御するタイマー回路（６２）と、を有して構成される。また、分周器（５）から出力される出力クロック信号を位相比較器（１）の他方に入力し、ＰＬＬ回路としての帰還ループを構築することになる。
【００２７】
次に、図４、図５を参照しながら、図３に示す電圧制御発振器（４）の構成について説明する。なお、図４は、電圧制御発振器（４）の回路構成を示すブロック図であり、図５は、図４の電圧制御発振器（４）を構成する各遅延回路の回路図を示す。
【００２８】
電圧制御発振器（４）は、図４に示すように、複数段の遅延回路を輪状に接続し、該接続した複数段の遅延回路のうち、１箇所の遅延回路の極性を反転させることで周波数を発振することになる。なお、電圧制御発振器（４）の発振周波数特性は、輪を構成する遅延回路の遅延値によって決定される。遅延回路の遅延値は、ループフィルタ（３）の出力信号である周波数制御信号により制御されることになる。
【００２９】
電圧制御発振器（４）を構成する遅延回路は、図５に示すように、差動の入力信号をゲートで受けるトランジスタＭ１／Ｍ２と、トランジスタＭ１／Ｍ２のドレインと電源線に接続された抵抗Ｒ１／Ｒ２と、トランジスタＭ１／Ｍ２のソースに接続された電流源回路Ｉ１／Ｉ２と、電流源回路Ｉ１／Ｉ２のそれぞれの電流パスをオン／オフさせるスイッチＳ１／Ｓ２と、から構成され、トランジスタＭ１／Ｍ２のドレインを出力端子とする。
【００３０】
図５に示すように、ループフィルタ（３）の出力信号である周波数制御信号は電流源回路Ｉ１／Ｉ２に入力され、該入力された周波数制御信号の電圧が低い時には電流値が小さくなり、該入力された周波数制御信号の電圧が高い時には電流値が大きくなる。
【００３１】
なお、遅延回路の遅延値は、電流値に依存して変化することになり、電流値が小さい場合には遅延回路の遅延値が大きくなる。すなわち、電圧制御発振器（４）の発振周波数が低くなる。また、電流値が大きい場合には遅延回路の遅延値が小さくなる。すなわち、電圧制御発振器（４）の発振周波数が高くなる。
【００３２】
なお、本実施形態における遅延回路は、電流源回路Ｉ１／Ｉ２と、スイッチＳ１／Ｓ２からなる電流パスを複数並列に接続し、各電流パスのスイッチＳ１／Ｓ２を、ゲイン制御回路（６）から出力されるゲイン切替信号を基に制御し、遅延回路に流れる総電流値を可変させ、遅延回路の遅延値の設定範囲を可変させることになる。これにより、電源制御発振器（４）における発振周波数特性を可変させることが可能となる。なお、図５では２ビットのゲイン切替信号と２本の電流パスの構成を示したが、ゲイン切替信号をビット数をＮビットとし、遅延回路の電流パスをＮ本にすることで、電圧制御発振器（４）における発振周波数特性を２のＮ乗通りに設定することが可能となる。
【００３３】
このように、本実施形態における電圧制御発振器（４）は、ゲイン制御回路（６）の出力信号である複数ビットのゲイン切替信号を基に、電流値を制御する電流パスのオン／オフの切り替え制御を行うことで、電圧制御発振器（４）の発振周波数特性を段階的に切り替えることが可能となる。
【００３４】
次に、図６、図７を参照しながら、本実施形態におけるＰＬＬ回路における処理動作について説明する。なお、図６は、電圧制御発振器（４）の発振周波数特性のグラフにＰＬＬ回路のロック状態を重ね書きした図であり、図７は、本実施形態におけるＰＬＬ回路のロック過程を表す図である。
【００３５】
まず、エンコーダ回路（６１）は、ＬＳＩの電源投入時を含めたＰＬＬ回路の初期化時に、電圧制御発振器（４）の発振周波数特性が最小となるゲイン切替信号を出力することになる。なお、この電源投入時において、エンコーダ回路（６１）が出力するゲイン切替信号は、ＧＡＩＮ１，２＝［０，０］という設定であり、図６に示すように、発振周波数特性は、ターゲット周波数に届いていないことになる。
【００３６】
この時、本実施形態におけるＰＬＬ回路は、外部から入力する基準クロック信号に対し、分周器（５）の出力であるフィードバッククロック信号の周波数が遅いため、周波数をさらに上げるように、周波数制御信号のレベルを上昇させるように動作することになる。このため、電圧制御発振器（４）は、ＧＡＩＮ１，２＝［０，０］という設定時では最大周波数で発振し続けることになる。
【００３７】
次に、タイマー回路（６２）は、ＰＬＬ回路の初期化時から一定時間（Ｔ１）が経過したと判断した際に、ゲイン切替信号の出力タイミングを制御する制御信号をエンコーダ回路（６１）に出力することになる。なお、タイマー回路（６２）において計測する一定時間とは、ＰＬＬ回路がロックして安定動作するまでに必要な時間である。
【００３８】
タイマー回路（６２）から制御信号が入力されたエンコーダ回路（６１）は、ゲイン切替信号を１段階上げて、ＧＡＩＮ１，２＝［１，０］という設定に変更し、該変更したゲイン切替信号を出力することになる。なお、このＧＡＩＮ１，２＝［１，０］という設定では、図６に示すように、電圧制御発振器（４）の動作周波数範囲内にターゲット周波数が入っているため、ＰＬＬ回路がロックすることになる。
【００３９】
次に、タイマー回路（６２）は、再び一定時間が経過し、時刻Ｔ２になったと判断した際に、ゲイン切替信号の出力タイミングを制御する制御信号をエンコーダ回路（６１）に出力することになる。エンコーダ回路（６１）は、タイマー回路（６２）から制御信号が入力されると、ゲイン切替信号を１段階上げて、ＧＡＩＮ１，２＝［０，１］という設定に変更し、該変更したゲイン切替信号を出力することになる。なお、このＧＡＩＮ１，２＝［０，１］という設定でも、図６に示すように、電圧制御発振器（４）の動作周波数範囲内にターゲット周波数が入っているため、ＰＬＬ回路がロックすることになる。
【００４０】
次に、タイマー回路（６２）は、再び一定時間が経過し、時刻Ｔ３になったと判断した際に、ゲイン切替信号の出力タイミングを制御する制御信号をエンコーダ回路（６１）に出力することになる。エンコーダ回路（６１）は、タイマー回路（６２）から制御信号が入力されると、ゲイン切替信号を１段階上げて、ＧＡＩＮ１，２＝［１，１］という設定に変更し、該変更したゲイン切替信号を出力することになる。なお、このＧＡＩＮ１，２＝［１，１］という設定でも、図６に示すように、電圧制御発振器（４）の動作周波数範囲内にターゲット周波数が入っているため、ＰＬＬ回路がロックすることになる。
【００４１】
本実施形態におけるＰＬＬ回路は、上述した処理動作を、所望の発振周波数特性になるまで繰り返すことで、図７に示すように、オーバーシュートが少ないロック過程を実現することが可能となる。なお、図７は、ＰＬＬ回路のロック過程を示す図であり、横軸は時間（Ｔｉｍｅ）を示し、縦軸は、周波数（Ｆｒｅｑｕｅｎｃｙ）を示す。
【００４２】
このように、本実施形態におけるＰＬＬ回路は、発振周波数特性を可変にした電圧制御発振器（４）を用い、ＰＬＬ回路のロック過程で、発振周波数特性を小さな設定から大きな設定へ段階的に切り替えることで、ＬＳＩの電源投入時に周波数制御信号が電源レベルになるようなことがあっても、電圧制御発振器（４）の発振周波数がフィードバックパスの周波数帯域を超えることなく、ＰＬＬ回路を正常にロックすることが可能となる。また、ゲイン切替信号の設定の仕方を調整することで、ＰＬＬ回路のループ特性を最適にすることが可能となり、より低ジッタのクロック信号を生成することが可能となる。
【００４３】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
【図面の簡単な説明】
【００４４】
【図１】従来のＰＬＬ回路の構成を示すブロック図である。
【図２】従来のＰＬＬ回路のロック過程を示す図である。
【図３】本実施形態におけるＰＬＬ回路の構成を示すブロック図である。
【図４】図３に示すＰＬＬ回路を構成する電圧制御発振器（４）の回路構成を示す図である。
【図５】図４に示すＰＬＬ回路を構成する電圧制御発振器（４）を構成する遅延回路の回路構成を示す図である。
【図６】電圧制御発振器（４）の発振周波数特性グラフにＰＬＬ回路の状態遷移を示した図である。
【図７】本実施形態におけるＰＬＬ回路のロック過程を示す図である。
【符号の説明】
【００４５】
１    位相比較器（ＰＦＤ）
２    チャージポンプ（ＣＰ）
３    ループフィルタ（ＬＦ）
４    電圧制御発振器（ＶＣＯ）
５    分周器（ＤＩＶ）
６    ゲイン制御回路
６１    エンコーダ回路（ＥＮＣＯＤＥＲ）
６２    タイマー回路（ＴＩＭＥＲ）
【図１】
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【図２】
2006174243.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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