(57)【要約】【課題】消費電力が大幅に低減される記憶装置を提供する【解決手段】  外部電源から外部電源電圧が供給される記憶装置であって、複数のビットラインと複数のワードラインとにより規定される複数のメモリセルを含むメモリセルアレイであり、各々のメモリセルは、所定のビットラインと所定のワードラインに対応するところのメモリセルアレイと、プリチャージ過程において前記複数のビットラインを均等化する均等化回路と、前記複数のビットラインのうち少なくとも１のビットラインを選択する多重回路と、前記複数のワードラインのうち１のワードラインの選択を制御する複数のワードライン制御回路と、第１の電源電圧を前記複数のワードライン制御回路へ供給する第１の電圧発生器と、前記第１の電源電圧より低い第２の電源電圧を前記均等化回路及び前記多重回路へ供給する第２の電圧発生器とを有する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
外部電源から外部電源電圧が供給される記憶装置であって、
複数のビットラインと複数のワードラインとにより規定される複数のメモリセルを含むメモリセルアレイであり、各々のメモリセルは、所定のビットラインと所定のワードラインに対応するところのメモリセルアレイと、
プリチャージ（ｐｒｅｃｈａｒｇｅ）過程において前記複数のビットラインを均等化する均等化回路と、
前記複数のビットラインのうち少なくとも１のビットラインを選択する多重回路と、
前記複数のワードラインのうち１のワードラインの選択を制御する複数のワードライン制御回路と、
第１の電源電圧を、前記複数のワードライン制御回路へ供給する第１の電圧発生器と、
前記第１の電源電圧より低い第２の電源電圧を、前記均等化回路及び前記多重回路へ供給する第２の電圧発生器と
を有する
記憶装置。
【請求項２】
前記第２の電源電圧は、前記外部電源電圧より高い
請求項１に記載の記憶装置。
【請求項３】
前記外部電源電圧は１．８Ｖであり、前記第１の電源電圧は３．２Ｖであり、前記第２の電源電圧は２．５Ｖである
請求項１に記載の記憶装置。
【請求項４】
前記第１の電圧発生器はブースター回路又はパンプ回路を含む
請求項１に記載の記憶装置。
【請求項５】
前記第２の電圧発生器はブースター回路又はパンプ回路を含む
請求項１に記載の記憶装置。
【請求項６】
前記第１の電圧発生器と前記第２の電圧発生器は、前記外部電源と接続可能である
請求項１に記載の記憶装置。
【請求項７】
前記外部電源と接続可能であり、前記外部電源電圧より低い第３の電源電圧を、前記均等化回路へ供給する第３の電圧発生器を更に有する
請求項１に記載の記憶装置。
【請求項８】
内部電源と接続可能な周辺回路を更に有する
請求項１に記載の記憶装置。
【請求項９】
前記内部電源からの内部電源電圧を、前記周辺回路へ供給する第４の電圧発生器を更に有する
請求項８に記載の記憶装置。
【請求項１０】
前記内部電源電圧は、前記外部電源電圧以下である
請求項８に記載の記憶装置。
【請求項１１】
外部電源からの外部電源電圧が供給され、複数のビットラインと複数のワードラインとにより規定される複数のメモリセルを含むメモリセルアレイであり、各々のメモリセルは、所定のビットラインと所定のワードラインに対応するところのメモリセルアレイと、プリチャージ（ｐｒｅｃｈａｒｇｅ）過程において前記複数のビットラインを均等化する均等化回路と、前記複数のビットラインのうち少なくとも１のビットラインを選択する多重回路と、前記複数のワードラインのうち１のワードラインの選択を制御する複数のワードライン制御回路とを有する記憶装置の操作方法であって、
第１の電源電圧を、前記複数のワードライン制御回路へ供給する工程と、
前記第１の電源電圧より低い第２の電源電圧を、前記均等化回路及び前記多重回路へ供給する工程と
を有する
記憶装置の操作方法。
【請求項１２】
前記第２の電源電圧は、前記外部電源電圧より高い
請求項１１に記載の記憶装置の操作方法。
【請求項１３】
前記外部電源電圧は１．８Ｖであり、前記第１の電源電圧は３．２Ｖであり、前記第２の電源電圧は２．５Ｖである
請求項１１に記載の記憶装置の操作方法。
【請求項１４】
ブースター回路又はパンプ回路を用い、前記第１の電源電圧を供給する
請求項１１に記載の記憶装置の操作方法。
【請求項１５】
ブースター回路又はパンプ回路を用い、前記第２の電源電圧を供給する
請求項１１に記載の記憶装置の操作方法。
【請求項１６】
前記外部電源電圧より低い第３の電源電圧を、前記均等化回路へ供給する工程を更に有する
請求項１１に記載の記憶装置の操作方法。
【請求項１７】
前記記憶装置は、内部電源と接続可能な周辺回路を更に有する
記憶装置の操作方法は、前記内部電源からの内部電源電圧を、前記周辺回路へ供給する工程を更に有する
請求項１１に記載の記憶装置の操作方法。
【請求項１８】
前記内部電源電圧は、前記外部電源電圧以下である
請求項１７に記載の記憶装置の操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置に関し、特に、低消費電力記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は移動電話に広く応用されており、そのため、消費電力の低い電源が要求されている。例えば、移動電話に適したＤＲＡＭの外部電源電圧ＶＥＸＴは１．８Ｖであるのに対して、通常のＤＲＡＭの動作電圧は２．５Ｖである。一方、ＤＲＡＭの記憶セルに記憶されている情報の損失を防ぐために、ＤＲＡＭを定期的にリフレッシュしなければならない。如何に低消費電力及び低リフレッシュ電流を実現するかは、ＤＲＡＭ回路設計分野において焦点となっている。
【０００３】
次に、図１を参照し、従来のＤＲＡＭ回路及びその動作電圧を説明する。
【０００４】
図１は、従来のＤＲＡＭ１００の一部を示す回路図である。
【０００５】
ＤＲＡＭ１００は、メモリセルアレイと、複数のビットラインと、複数のワードラインとを備えている。各メモリセルは、１つのビットライン及び１つのワードラインに対応し、また、各メモリセルは、当該ビットライン及びワードラインに接続するＭＯＳトランジスタ、及び当該ＭＯＳトランジスタに接続するキャパシタから構成される。当該キャパシタに蓄積されている電荷は、対応するメモリセルの状態を表す。ＤＲＡＭ１００の周辺回路は、ＭＯＳトランジスタを通じてメモリセルに対して読み出し、消去、書き込みを行う。
【０００６】
図１において、２つのセル１０２と１０４は示されており、セル１０２は、ビットラインＢＬ１とワードラインＷＬ１に対応し、セル１０４は、ビットラインＢＬ２とワードラインＷＬ２に対応する。セル１０２は、ＮＭＯＳトランジスタ１０６及びキャパシタ１０８を有し、セル１０４は、ＮＭＯＳトランジスタ１１０及びキャパシタ１１２を有する。ＮＭＯＳトランジスタ１０６と１１０は、それぞれ、ゲート、ソース、及びドレインを有する。キャパシタ１０８と１１２は、それぞれ第１の端子と第２の端子を有する。キャパシタ１０８と１１２のそれぞれの第１の端子は、電源電圧ＶＰＬに接続し、キャパシタ１０８の第２の端子は、ＮＭＯＳトランジスタ１０６のソースに接続し、キャパシタ１１２の第２の端子は、ＮＭＯＳトランジスタ１１０のソースに接続する。ＮＭＯＳトランジスタ１０６のゲートは、ワードラインＷＬ１に接続し、ドレインは、ビットラインＢＬ１に接続する。ＮＭＯＳトランジスタ１１０のゲートは、ワードラインＷＬ２に接続し、ドレインは、ビットラインＢＬ２に接続する。
【０００７】
また、図１において、プリチャージ（ｐｒｅｃｈａｒｇｅ）過程においてビットラインＢＬ１とビットラインＢＬ２とを均等化するための均等化回路１１４、プリチャージ過程を制御する均等化制御回路１１６、少なくとも１のビットラインを選択する多重回路１１８、ビットラインの選択を制御する多重制御回路１２０、及びワードラインＷＬ１とＷＬ２の選択を制御するワードライン制御回路１２２と１２４は示されている。
【０００８】
均等化回路１１４は、互いに結合されているＭＯＳトランジスタ１２６、１２８、及び１３０を有し、多重回路１１８は、互いに結合されているＭＯＳトランジスタ１３２と１３４を有する。また、均等化回路１１４は、ビットライン均等化電圧ＶＢＬＥＱに結合し、ワードライン制御回路１２２と１２４は電源電圧ＶＰＰに結合する。
【０００９】
ＤＲＡＭ１００は、他の周辺回路をさらに有し、図１において、この他の周辺回路をまとめて内部回路１３６として示される。内部回路１３６は内部電源ＶＩＮＴにより電源が供給される。通常、ＶＢＬＥＱは外部電源電圧ＶＥＸＴより低く、ＶＰＰはＶＥＸＴより高く、ＶＩＮＴはＶＥＸＴ以下である。
【００１０】
図１において、均等化回路１１４に供給される電源電圧はＶＥＱＬと記され、多重回路１１８に供給される電源電圧はＶＭＵＸと記される。
【００１１】
通常、ＶＩＮＴを均等化制御回路１１６に供給し、さらに、均等化制御回路１１６は、均等化回路１１４に電圧ＶＥＱＬを供給する。
【００１２】
ＤＲＡＭ１００において、ビットラインロジック信号のフルレベルを検出するための検出アンプ（図示されていない）に対して、ＶＭＵＸはＶＢＬ（ｍａｘ）＋Ｖｔｈｎより高い必要がある。ここで、ＶＢＬ（ｍａｘ）は、ビットライン（例えば、ＢＬ１、或いは、ＢＬ２）上の電圧の最大値である。通常、図１に示ように、ＶＭＵＸはＶＰＰより得られ、また、ＶＭＵＸはＶＥＸＴより高い。よって、図２に示すように、ＶＥＱＬのレベルは、ＶＩＮＴと０の間にあり、ＶＭＵＬのレベルは、ＶＰＰとＶＩＮＴの間にあり、ＶＷＬのレベルは、ＶＰＰと０の間にある。ここで、ＶＷＬは、ワードライン（例えば、ＷＬ１、或いは、ＷＬ２）上の電圧値を示す。
【００１３】
図１に示すように、電源電圧ＶＢＬＥＱ、ＶＰＰ、及びＶＩＮＴは、外部電源電圧ＶＥＸＴより、ＶＢＬＥＱ発生器１３８、ＶＰＰ発生器１４０、及びＶＩＮＴ発生器１４２においてそれぞれ生成される。
【００１４】
ＶＢＬＥＱ発生器１３８及びＶＩＮＴ発生器１４２は、例えば、周知の分圧器または基準電圧発生器である。しかし、通常、ＶＰＰはＶＥＸＴより高いので、ＶＰＰ発生器１４０は、昇圧回路（例えば、ブースター回路、または、パンプ回路）である必要がある。これらの回路は周知であり、詳細な説明を省略する。
【００１５】
従来のＤＲＡＭの応用において、ＶＰＰを生成する昇圧回路は効率が低く、これにより、消費電力が高い。たとえば、一の応用例において、ＶＩＮＴ＝ＶＥＸＴ＝２．５Ｖ、ＶＰＰ＝３．２Ｖ、ＶＢＬＥＱ＝０．８Ｖ、ＶＰＰを生成する際の昇圧効率は４５％である。ここで、昇圧効率は、生成されたＶＰＰが消費する電流と、外部電源電圧ＶＥＸＴが消費する電流との比であると定義されている。即ち、ＶＰＰは１ｍＡを消費すると、外部電源電圧ＶＥＸＴは１ｍＡ／４５％＝２．２ｍＡを消費する。
【００１６】
また、ＤＲＡＭの公称電源電圧は１．８Ｖである応用例において、通常、ＤＲＡＭは外部電源電圧ＶＥＸＴ＝１．６Ｖ位で動作する必要がある。この場合、ＶＰＰは３．２Ｖであるとすると、ＶＰＰを生成する際の昇圧効率は２８％である。即ち、ＶＰＰは１ｍＡを消費すると、外部電源電圧ＶＥＸＴは１ｍＡ／２８％＝３．５７ｍＡを消費する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、上記の問題を解決し、消費電力の低い記憶装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の記憶装置は、外部電源から外部電源電圧が供給される記憶装置であって、複数のビットラインと複数のワードラインとにより規定される複数のメモリセルを含むメモリセルアレイであり、各々のメモリセルは、所定のビットラインと所定のワードラインに対応するところのメモリセルアレイと、プリチャージ（ｐｒｅｃｈａｒｇｅ）過程において前記複数のビットラインを均等化する均等化回路と、前記複数のビットラインのうち少なくとも１のビットラインを選択する多重回路と、前記複数のワードラインのうち１のワードラインの選択を制御する複数のワードライン制御回路と、第１の電源電圧を前記複数のワードライン制御回路へ供給する第１の電圧発生器と、前記第１の電源電圧より低い第２の電源電圧を前記均等化回路及び前記多重回路へ供給する第２の電圧発生器とを有する。
【００１９】
また、本発明の記憶装置の操作方法は、外部電源からの外部電源電圧が供給され、複数のビットラインと複数のワードラインとにより規定される複数のメモリセルを含むメモリセルアレイであり、各々のメモリセルは、所定のビットラインと所定のワードラインに対応するところのメモリセルアレイと、プリチャージ（ｐｒｅｃｈａｒｇｅ）過程において前記複数のビットラインを均等化する均等化回路と、前記複数のビットラインのうち少なくとも１のビットラインを選択する多重回路と、前記複数のワードラインのうち１のワードラインの選択を制御する複数のワードライン制御回路とを有する記憶装置の操作方法であって、第１の電源電圧を、前記複数のワードライン制御回路へ供給する工程と、前記第１の電源電圧より低い第２の電源電圧を、前記均等化回路及び前記多重回路へ供給する工程とを有する。
【発明の効果】
【００２０】
以上の本発明により、記憶装置の消費電力が大幅に低減される。
【発明を実施するための最良の形態】
【００２１】
次に、添付した図面を参照しながら、本発明の記憶装置の好適な実施形態を詳細に説明する。以下の説明において、同一の要素について同一の参照番号を用いる。
【００２２】
図３は本発明に係るＤＲＡＭ３００の一部を示す回路図である。
【００２３】
ＤＲＡＭ３００は、外部電源と接続し、外部電源電圧Ｖｅｘｔが供給される。ＤＲＡＭ３００は、メモリセルを含むメモリセルアレイと、複数のビットラインと、複数のワードラインとを備えており、当該メモリセルアレイは、当該複数のビットラインとワードラインとにより規定され、各々のメモリセルは、所定のビットラインと所定のワードラインに対応する。
【００２４】
図３において、２つのセル３０２と３０４は示されており、セル３０２は、ビットラインＢＬ１、ワードラインＷＬ１に対応し、セル３０４は、ビットラインＢＬ２、ワードラインＷＬ２に対応する。
【００２５】
セル３０２は、ＮＭＯＳトランジスタ３０６及びキャパシタ３０８を有し、セル３０４は、ＮＭＯＳトランジスタ３１０及びキャパシタ３１２を有する。ＮＭＯＳトランジスタ３０６と３１０は、それぞれ、ゲート、ソース、及びドレインを有する。キャパシタ３０８と３１２は、それぞれ第１の端子と第２の端子を有する。キャパシタ３０８と３１２のそれぞれの第１の端子は、電源電圧ＶＰＬに接続し、キャパシタ３０８の第２の端子は、ＮＭＯＳトランジスタ３０６のソースに接続し、キャパシタ３１２の第２の端子は、ＮＭＯＳトランジスタ３１０のソースに接続する。ＮＭＯＳトランジスタ３０６のゲートは、ワードラインＷＬ１に接続し、ＮＭＯＳトランジスタ３０６のドレインは、ビットラインＢＬ１に接続する。ＮＭＯＳトランジスタ３１０のゲートは、ワードラインＷＬ２に接続し、ＮＭＯＳトランジスタ３１０のドレインは、ビットラインＢＬ２に接続する。
【００２６】
また、ＤＲＡＭ３００は、プリチャージ過程においてビットラインＢＬ１とビットラインＢＬ２とを均等化するための均等化回路３１４、プリチャージ過程を制御する均等化制御回路３１６、少なくとも１のビットラインを選択する多重回路３１８、ビットラインの選択を制御する多重制御回路３２０、及びワードラインＷＬ１とＷＬ２の選択を制御するワードライン制御回路３２２と３２４を備えている。
【００２７】
均等化回路３１４は、互いに結合されている３つのＭＯＳトランジスタ３２６、３２８、及び３３０を有し、多重回路３１８は、互いに結合されているＭＯＳトランジスタ３３２と３３４を有する。
【００２８】
また、均等化回路３１４は、ビットライン均等化電圧ＶＢＬＥＱに結合し、ワードライン制御回路３２２と３２４は電源電圧ＶＰＰに結合する。
【００２９】
また、ＤＲＡＭ３００は、まとめて内部回路３３６として示されている他の周辺回路をさらに有し、内部回路３３６は内部電源により内部電源電圧ＶＩＮＴが供給される。
【００３０】
通常、ＶＢＬＥＱは外部電源電圧ＶＥＸＴより低く、電源電圧ＶＰＰは外部電源電圧ＶＥＸＴより高く、内部電源電圧ＶＩＮＴは外部電源電圧ＶＥＸＴ以下である。
【００３１】
図３において、均等化回路３１４に供給される電源電圧はＶＥＱＬと記され、多重回路３１８に供給される電源電圧はＶＭＵＸと記される。
【００３２】
１対のビットライン間に均等化を維持するために、ＶＥＱＬは、ＶＢＬＥＱ＋Ｖｔｈｎより高いである必要がある。ここで、Ｖｔｈｎは、ＭＯＳトランジスタ３２６、３２８の閾値電圧である。
【００３３】
ＤＲＡＭ３００において、ビットラインロジック信号のフルレベルを検出するための検出アンプ（図示されていない）について、ＶＭＵＸはＶＢＬ（ｍａｘ）＋Ｖｔｈｎより高い必要がある。ここで、ＶＢＬ（ｍａｘ）は、ビットライン（例えば、ＢＬ１、或いは、ＢＬ２）上の電圧の最大値である。従って、ＶＥＱＬとＶＭＵＸは、通常ＶＥＸＴより高い。
【００３４】
図３に示すように、電源電圧ＶＢＬＥＱ、ＶＰＰ、及びＶＩＮＴは、外部電源電圧ＶＥＸＴより、ＶＢＬＥＱ発生器３３８、ＶＰＰ発生器３４０、及びＶＩＮＴ発生器３４２においてそれぞれ生成される。
【００３５】
ＶＢＬＥＱ発生器３３８及びＶＩＮＴ発生器３４２は、例えば、分圧器または基準電圧発生器である。ＶＰＰ発生器３４０は、ブースター回路、または、パンプ回路である。これらの回路は周知であり、詳細な説明を省略する。
【００３６】
ＶＢＬＭＵＸ発生器３４４により生成した電源電圧ＶＢＬＭＵＸは均等化制御回路３１６及び多重制御回路３２０へ供給される。均等化回路３１４と多重回路３１８へ供給される電源電圧ＶＥＱＬとＶＭＵＸは、それぞれ、均等化制御回路３１６と多重制御回路３２０へ供給される電源電圧のレベルに達してもよい。例えば、ＶＢＬＭＵＸはＶＩＮＴより高くＶＰＰより低い。また、ＶＢＬＭＵＸ発生器３４４はブースター回路、または、パンプ回路である。
【００３７】
図４は、電圧ＶＥＱＬ、ＶＭＵＸ、及びＶＷＬの波形を示す。
【００３８】
図４に示すように、ＶＥＱＬのレベルは、ＶＢＬＭＵＸと０の間にあり、ＶＭＵＬのレベルは、ＶＢＬＭＵＸとＶＩＮＴの間にあり、ＶＷＬのレベルは、ＶＰＰと０の間にある。ここで、ＶＷＬは、ワードライン（例えば、ＷＬ１、或いは、ＷＬ２）上の電圧レベルを示す。
【００３９】
ＶＰＰより低いものの、均等化回路３１４と多重回路３１８に対して十分な電源電圧を供給することにより、ＤＲＡＭ３００の消費電力が従来（例えば、図１に示すＤＲＡＭ１００）より低減される。例えば、ＶＥＸＴは約１．８Ｖ、ＶＰＰは約３．２Ｖである応用において、ＶＢＬＭＵＸは、約２．５Ｖとする。この場合は、ＶＢＬＭＵＸ発生器３４４の昇圧効率は約４１％である（実際のＶＥＸＴは１．６Ｖであるとする）、ＶＰＰを生成する際の昇圧効率２８％より高い。即ち、ＶＢＬＭＵＸは１ｍＡを消費すると、外部電源電圧ＶＥＸＴは１ｍＡ／４１％＝２．４４ｍＡを消費する。
【００４０】
なお、ＶＥＱＬ、ＶＭＵＬ、ＶＢＬＭＵＸ、ＶＰＰ、ＶＩＮＴ、及びＶＥＸＴ、上記の例として取り上げたレベル値に限定されず、他の値を取ってもよい。
【００４１】
均等化回路３１４と多重回路３１８は、メモリセルにおけるキャパシタよりサイズの大きいキャパシタを有しているので、より大きな電流を消費する。そこで、ＶＰＰではなく、ＶＢＬＭＵＸを均等化回路３１４と多重回路３１８に供給することにより、ＤＲＡＭ３００の消費電力が大幅に低減される。
【００４２】
以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。
【図面の簡単な説明】
【００４３】
【図１】従来のＤＲＡＭの一部を示す回路図である。
【図２】従来のＤＲＡＭにおける複数の電源電圧の波形を示す図である。
【図３】本発明に係るＤＲＡＭの一部を示す回路図である。
【図４】本発明のＤＲＡＭにおける複数の電源電圧の波形を示す図である。
【符号の説明】
【００４４】
３００  ＤＲＡＭ
３０２、３０４  メモリセル
３０６、３１０  ＮＭＯＳトランジスタ
３０８、３１２  キャパシタ
３１４  均等化回路
３１６  均等化制御回路
３１８  多重回路
３２０  多重制御回路
３２２、３２４  ワードライン制御回路
３２６、３２８、３３０  ＭＯＳトランジスタ
３３２、３３４  ＭＯＳトランジスタ
３３６  内部回路
３３８  ＶＢＬＥＱ発生器
３４０  ＶＰＰ発生器
３４２  ＶＩＮＴ発生器
３４４  ＶＢＬＭＵＸ発生器
【図１】
2006134401.tif 000003
【図２】
2006134401.tif 000004
【図３】
2006134401.tif 000005
【図４】
2006134401.tif 000006