(57)【要約】【課題】  回路規模を大幅に増加させることなく微小ヒステリシスを設定し得るコンパレータを提供する。【解決手段】  コンパレータ２０では、出力制御回路２５からＨｉレベルの出力電圧Ｖoutが出力された場合には、定電流供給回路２７により、トランジスタＱ３またはトランジスタＱ４のうちのカレントミラー入力側トランジスタに所定の定電流Ｉ５が供給されるので、カレントミラー回路２３に入力される差動出力がこの定電流Ｉ５のぶんだけ多くなる。これにより、カレント入力から電流を取り出すためのカレントミラー回路を必要とすることなく、微小ヒステリシスを可能にするので、回路規模を大幅に増加させることなく微小ヒステリシス特性を得ることができる。【選択図】  図１
2006121492.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧をベースに入力可能な第１導電型の第１トランジスタと基準電圧をベースに入力可能な第１導電型の第２トランジスタとを有し、これら第１トランジスタおよび第２トランジスタのエミッタをそれぞれ定電流源に接続した差動増幅回路と、
前記第１トランジスタのコレクタに接続される第２導電型の第３トランジスタと前記第２トランジスタのコレクタに接続される第２導電型の第４トランジスタとを有し、前記差動増幅回路による差動出力に基づいた電流を出力可能なカレントミラー回路と、
前記カレントミラー回路から出力される前記出力電流に基づいて高低２値の出力電圧を出力制御可能な出力制御回路と、
所定の定電流を供給可能な定電流供給回路で、前記出力制御回路から高い方の出力電圧が出力された場合に、前記第３トランジスタまたは前記第４トランジスタのうちのカレントミラー入力側トランジスタに前記所定の定電流を供給可能な定電流供給回路と、
を備えることを特徴とするコンパレータ。
【請求項２】
入力電圧をベースに入力可能な第１導電型の第１トランジスタと基準電圧をベースに入力可能な第１導電型の第２トランジスタとを有し、これら第１トランジスタおよび第２トランジスタのエミッタをそれぞれ定電流源に接続した差動増幅回路と、
前記第１トランジスタのコレクタに接続される第２導電型の第３トランジスタと前記第２トランジスタのコレクタに接続される第２導電型の第４トランジスタとを有し、前記差動増幅回路による差動出力に基づいた電流を出力可能なカレントミラー回路と、
前記カレントミラー回路から出力される前記出力電流に基づいて高低２値の出力電圧を出力制御可能な出力制御回路と、
所定の定電流を供給可能な定電流供給回路で、前記出力制御回路から低い方の出力電圧が出力された場合に、前記第３トランジスタまたは前記第４トランジスタのうちのカレントミラー出力側トランジスタに前記所定の定電流を供給可能な定電流供給回路と、
を備えることを特徴とするコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小ヒステリシスを設定可能なコンパレータに関するものである。
【背景技術】
【０００２】
微小ヒステリシスを設定可能なコンパレータとして、例えば、下記特許文献１に開示される「ヒステリシスコンパレータ」がある。図５に示すように、例えばこの種のコンパレータ１００では、トランジスタＱ91、Ｑ92、抵抗Ｒ91、Ｒ92からなる差動増幅回路と、この差動増幅回路に定電流を供給するトランジスタＱ101、抵抗Ｒ101からなる定電流源と、この差動増幅回路の差動負荷でトランジスタＱ93、Ｑ94、抵抗Ｒ93、Ｒ94からなるカレントミラー回路と、このカレントミラー回路から出力される出力電流に基づいて高低２値の出力電圧を出力可能なトランジスタＱ95、Ｑ103からなる出力制御回路と、を備え、さらにカレントミラー回路から定電流を取り出し可能に構成されるスイッチング素子ＳＷとカレントミラー回路αとを備えることで、微小ヒステリシスを設定可能に構成している。なお「微小ヒステリシス」とは、入力電圧の変動に対し１０ｍＶオーダの電圧幅で、出力電圧に与え得るヒステリシス特性のことである。
【０００３】
ここで、図５に示すコンパレータ１００の回路図と特許文献１の図１に示す回路図との対応関係を説明すると、特許文献１の図１中のトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、それぞれコンパレータ１００のトランジスタＱ91、Ｑ92、Ｑ93、Ｑ94に対応し、また同図に示すしきい値ＶTHの電圧源２１はコンパレータ１００の基準電圧Ｖrefに、さらに定電流回路２３はコンパレータ１００のトランジスタＱ101および抵抗Ｒ101に、それぞれ相当する。また同図に示す定電流回路２５は、特許文献１の図２に示す電流源Ｉ2 およびカレントミラー回路２９により構成され、コンパレータ１００のトランジスタＱ102、抵抗Ｒ102およびトランジスタＱ96、Ｑ97に相当する。さらに同図に示すスイッチ回路２７は、コンパレータ１００のスイッチング素子ＳＷに相当する。
【０００４】
即ち、コンパレータ１００では、差動増幅回路の差動負荷に相当するカレントミラー回路の入力側から所定の定電流を取り出し可能なカレントミラー回路αを、トランジスタＱ96とトランジスタＱ97とにより構成し、当該カレントミラー回路αの出力側をスイッチング素子ＳＷを介してトランジスタＱ93のコレクタまたはベースに接続する。また、このカレントミラー回路αの入力側には、トランジスタＱ102と抵抗Ｒ102とからなる定電流源を接続する。これにより、基準電圧Ｖrefよりも入力電圧Ｖinの方が高い場合には（Ｖin＞Ｖref）、トランジスタＱ92に流れる電流Ｉ94の方がトランジスタＱ91に流れる電流Ｉ93よりも多くなることから、トランジスタＱ95をオンにしてＬｏレベルの電圧を出力電圧Ｖoutとして出力する。このときスイッチング素子ＳＷはオンされないのでオフ状態を維持する。
【０００５】
これに対し、基準電圧Ｖrefよりも入力電圧Ｖinの方が低い場合には（Ｖin＜Ｖref）、トランジスタＱ92に流れる電流Ｉ94の方がトランジスタＱ91に流れる電流Ｉ93よりも少なくなることから、トランジスタＱ95をオフにしてＨｉレベルの電圧を出力電圧Ｖoutとして出力すると同時に、スイッチング素子ＳＷをオフ状態からオン状態に移行させる。これにより、カレントミラー回路の入力側（トランジスタＱ91のコレクタ）とカレントミラー回路αの入力側とスイッチング素子ＳＷを介して導通させるので、トランジスタＱ91を流れていた電流Ｉ93から、カレントミラー回路αを流れる定電流Ｉ92分だけ電流がアース側に流れ出ることとなり、トランジスタＱ91を流れる電流はＩ93−Ｉ92となる。
【０００６】
つまり、出力電圧ＶoutがＬｏレベルからＨｉレベルに移行することによって、トランジスタＱ91に流れる電流Ｉ93がカレントミラー回路αを流れる電流Ｉ92だけ減少するので、トランジスタＱ91のベース−エミッタ間電圧ＶBE91とトランジスタＱ92のベース−エミッタ間電圧ＶBE92との関係がＶBE91＞ＶBE92になる。これを利用してコンパレータ１００では、微小ヒステリシス特性を実現可能にしている（特許文献１；段落番号００４３〜００５４）。
【特許文献１】特開２００１−２３７６７６号公報（第６頁〜第８頁、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図５に示すようなコンパレータ１００によると、差動増幅回路の差動負荷に相当するカレントミラー回路の入力側から所定の定電流Ｉ92を取り出す必要上、トランジスタＱ96、Ｑ97によるカレントミラー回路αを構成している。そのため、トランジスタ２個分相当の基板面積を必要とする以上に、ＰＮＰバイアス部を折り返して構成する必要等から回路面積の増大を招いている。また、カレントミラー回路の特質上所定の定電流Ｉ92以上の電流消費を避けることはできない。したがって、このようなカレントミラー回路αの存在が、回路規模の縮減や消費電力の低減を妨げてしまうという技術的な課題を招来している。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、回路規模を大幅に増加させることなく微小ヒステリシス特性を得るコンパレータを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、特許請求の範囲に記載の請求項１のコンパレータ［２０］では、入力電圧［Ｖin］をベースに入力可能な第１導電型の第１トランジスタ［Ｑ１］と基準電圧［Ｖref］をベースに入力可能な第１導電型の第２トランジスタ［Ｑ２］とを有し、これら第１トランジスタ［Ｑ１］および第２トランジスタ［Ｑ２］のエミッタをそれぞれ定電流源［２２］に接続した差動増幅回路［２１］と、前記第１トランジスタ［Ｑ１］のコレクタに接続される第２導電型の第３トランジスタ［Ｑ３］と前記第２トランジスタ［Ｑ２］のコレクタに接続される第２導電型の第４トランジスタ［Ｑ４］とを有し、前記差動増幅回路［２１］による差動出力に基づいた電流を出力可能なカレントミラー回路［２３］と、前記カレントミラー回路［２３］から出力される前記出力電流に基づいて高低２値［Ｈｉ，Ｌｏ］の出力電圧［Ｖout］を出力制御可能な出力制御回路［２５］と、所定の定電流［Ｉ５］を供給可能な定電流供給回路［２７］で、前記出力制御回路［２５］から高い方［Ｈｉ］の出力電圧［Ｖout］が出力された場合に、前記第３トランジスタ［Ｑ３］または前記第４トランジスタ［Ｑ４］のうちのカレントミラー入力側トランジスタに前記所定の定電流［Ｉ５］を供給可能な定電流供給回路［２７］と、を備えることを技術的特徴とする。なお、［  ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号に対応し得るものである（以下同じ）。
【００１０】
また、上記目的を達成するため、特許請求の範囲に記載の請求項２のコンパレータ［２０’］では、入力電圧［Ｖin］をベースに入力可能な第１導電型の第１トランジスタ[Ｑ１]と基準電圧［Ｖref］をベースに入力可能な第１導電型の第２トランジスタ[Ｑ２]とを有し、これら第１トランジスタ[Ｑ１]および第２トランジスタ[Ｑ２]のエミッタをそれぞれ定電流源[２２]に接続した差動増幅回路[２１]と、前記第１トランジスタ[Ｑ１]のコレクタに接続される第２導電型の第３トランジスタ[Ｑ３]と前記第２トランジスタ[Ｑ２]のコレクタに接続される第２導電型の第４トランジスタ[Ｑ４]とを有し、前記差動増幅回路[２１]による差動出力に基づいた電流を出力可能なカレントミラー回路[２３]と、前記カレントミラー回路[２３]から出力される前記出力電流に基づいて高低２値[Ｈｉ，Ｌｏ]の出力電圧[Ｖout]を出力制御可能な出力制御回路[２５]と、所定の定電流［Ｉ５］を供給可能な定電流供給回路[２７’]で、前記出力制御回路[２５]から低い方[Ｌｏ]の出力電圧［Ｖout］が出力された場合に、前記第３トランジスタ[Ｑ３]または前記第４トランジスタ[Ｑ４]のうちのカレントミラー出力側トランジスタに前記所定の定電流［Ｉ５］を供給可能な定電流供給回路[２７]と、を備えることを技術的特徴とする。
【発明の効果】
【００１１】
請求項１の発明では、定電流供給回路［２７］により、出力制御回路［２５］から高い方［Ｈｉ］の出力電圧［Ｖout］が出力された場合に第３トランジスタ［Ｑ３］または第４トランジスタ［Ｑ４］のうちのカレントミラー入力側トランジスタに所定の定電流［Ｉ５］が供給されるので、カレントミラー回路［２３］に入力される差動出力がこの定電流［Ｉ５］のぶんだけ多くなる。このため、例えば、基準電圧［Ｖref］よりも高い入力電圧［Ｖin］が差動増幅回路［２１］に入力されることで出力制御回路［２５］から高い方の出力電圧［Ｖout］が出力されている場合には、基準電圧［Ｖref］よりもさらに当該定電流［Ｉ５］に基づく電圧ぶん低い入力電圧［Ｖin］が入力されないと、出力制御回路［２５］からは低い方［Ｌｏ］の出力電圧［Ｖout］が出力されない。
【００１２】
また、例えば、基準電圧［Ｖref］よりも低い入力電圧［Ｖin］が差動増幅回路［２１］に入力されることで出力制御回路［２５］から高い方［Ｈｉ］の出力電圧［Ｖout］が出力されている場合には、基準電圧[Ｖref]よりもさらに当該定電流［Ｉ５］に基づく電圧ぶん高い入力電圧［Ｖin］が入力されないと、出力制御回路［２５］からは低い方［Ｌｏ］の出力電圧［Ｖout］が出力されない。これにより、カレント入力から電流を取り出すためのカレントミラー回路（図５に示すα）を必要とすることなく、微小ヒステリシスを可能にする。したがって、回路規模を大幅に増加させることなく微小ヒステリシス特性を得ることができる。
【００１３】
請求項２の発明では、定電流供給回路［２７］により、出力制御回路［２５］から低い方［Ｌｏ］の出力電圧［Ｖout］が出力された場合に第３トランジスタ［Ｑ３］または第４トランジスタ［Ｑ４］のうちのカレントミラー出力側トランジスタに所定の定電流［Ｉ５］が供給されるので、カレントミラー回路［２３］に入力される差動出力がこの定電流［Ｉ５］のぶんだけ多くなる。このため、例えば、基準電圧［Ｖref］よりも低い入力電圧［Ｖin］が差動増幅回路［２１］に入力されることで出力制御回路［２５］から低い方［Ｌｏ］の出力電圧［Ｖout］が出力されている場合には、基準電圧［Ｖref］よりもさらに当該定電流［Ｉ５］に基づく電圧ぶん高い入力電圧［Ｖin］が入力されないと、出力制御回路［２５］からは高い方［Ｈｉ］の出力電圧［Ｖout］が出力されない。
【００１４】
また、例えば、基準電圧［Ｖref］よりも高い入力電圧［Ｖin］が差動増幅回路［２１］に入力されることで出力制御回路［２５］から低い方［Ｌｏ］の出力電圧［Ｖref］が出力されている場合には、基準電圧［Ｖref］よりもさらに当該定電流［Ｉ５］に基づく電圧ぶん低い入力電圧［Ｖin］が入力されないと、出力制御回路［２５］からは高い方［Ｈｉ］の出力電圧［Ｖout］が出力されない。これにより、カレント入力から電流を取り出すためのカレントミラー回路（図５に示すα）を必要とすることなく、微小ヒステリシスを可能にする。したがって、回路規模を大幅に増加させることなく微小ヒステリシス特性を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のコンパレータの実施形態について図を参照して説明する。まず、コンパレータ２０の回路構成を図１に基づいて説明する。
図１に示すように、コンパレータ２０は、微小ヒステリシスを設定可能なもので、主に、差動増幅回路２１、定電流源２２、カレントミラー回路２３、出力制御回路２５、定電流供給回路２７から構成されている。
【００１６】
差動増幅回路２１は、入力電圧Ｖinをベースに入力可能なＰＮＰ型のトランジスタＱ１と基準電圧Ｖrefをベースに入力可能なＰＮＰ型のトランジスタＱ２とを有し、これらトランジスタＱ１、Ｑ２のエミッタをそれぞれ定電流源２２に接続した構成をとっている。即ち、Ｖinm端子から入力される電圧を抵抗Ｒ１を介してトランジスタＱ１のベースに入力可能に構成するとともに、Ｖinp端子から入力される電圧を抵抗Ｒ２を介してトランジスタＱ２のベースに入力可能に構成している。また、次に説明する定電流源２２から出力される定電流Ｉ１を両トランジスタＱ１、Ｑ２のエミッタに供給可能に構成している。なお、Ｖinm端子およびＶinp端子は、いずれか一方に入力電圧Ｖin、他方に基準電圧Ｖrefをそれぞれ入力可能に構成されている。これにより、Ｖinm端子とＶinp端子とに入力される電圧の差に応じて両トランジスタＱ１、Ｑ２のコレクタ−エミッタ間を流れる電流Ｉ３、Ｉ４が決定される。
【００１７】
定電流源２２は、トランジスタＱ12、抵抗Ｒ12からなり、所定の定電流Ｉ１を出力可能に構成されている。即ち、ＶＳ端子から供給される電源電圧を抵抗Ｒ12を介してトランジスタＱ12のエミッタに入力可能するとともに、ＶＢ端子から供給される一定のバイアス電流をトランジスタＱ12のベースに入力可能に構成することで、トランジスタＱ12のコレクタから定電流Ｉ１を出力し得る。これにより、差動増幅回路２１に定電流Ｉ１を供給可能にしている。
【００１８】
カレントミラー回路２３は、トランジスタＱ１のコレクタに接続されるＮＰＮ型のトランジスタＱ３とトランジスタＱ２のコレクタに接続されるＮＰＮ型のトランジスタＱ４とを有し、差動増幅回路２１による差動出力に基づいた電流を出力可能に構成されている。即ち、カレント入力側のトランジスタＱ３のコレクタを、差動増幅回路２１の一方の差動出力（トランジスタＱ１のコレクタ）に接続するとともに当該コレクタをベースにも接続する。またトランジスタＱ３のエミッタを抵抗Ｒ３を介してアースに接続する。一方、カレント出力側のトランジスタＱ４のコレクタを差動増幅回路２１の一方の差動出力（トランジスタＱ２のコレクタ）に接続するとともにトランジスタＱ４のエミッタを抵抗Ｒ４を介してアースに接続する。また、両トランジスタＱ３、Ｑ４のベースを互いに接続する。
これにより、トランジスタＱ３のコレクタ−エミッタ間を流れる電流Ｉ３と同一値の電流Ｉ４をトランジスタＱ４のコレクタ−エミッタ間に流すことを可能にしている。
【００１９】
出力制御回路２５は、カレントミラー回路２３から出力される出力電流に基づいてＨｉレベルおよびＬｏレベルからなる２値の出力電圧を出力制御可能なもので、トランジスタＱ13、Ｑ５により構成されている。即ち、ＶＳ端子から供給される電源電圧をトランジスタＱ13のエミッタに入力可能するとともに、ＶＢ端子から供給される一定のバイアス電流をトランジスタＱ13のベースに入力可能に構成することで、トランジスタＱ13のコレクタから定電流Ｉ２を出力可能する。一方、トランジスタＱ５は、カレントミラー回路２３のカレント出力側（トランジスタＱ４のコレクタ）にベースを接続し、エミッタをアースに接続する。また、トランジスタＱ５のコレクタをトランジスタＱ13のコレクタおよびＶＯ端子に接続する。これにより、カレントミラー回路２３から出力される出力電流に基づいてＨｉレベルおよびＬｏレベルの２値の出力電圧ＶoutをＶＯ端子から出力することが可能となる。
【００２０】
定電流供給回路２７は、所定の定電流Ｉ５を供給可能な回路で、出力制御回路２５からＨｉレベルの出力電圧Ｖoutが出力された場合に、トランジスタＱ３またはトランジスタＱ４のうちのカレントミラー入力側トランジスタに所定の定電流Ｉ５を供給可能に構成されるもので、本実施形態ではＭＯＳトランジスタＱ６を介してトランジスタＱ３に所定の定電流Ｉ５を供給可能している。即ち、ＶＳ端子から抵抗Ｒ11を介して供給される電源電圧をトランジスタＱ11のエミッタに入力可能するとともに、ＶＢ端子から供給される一定のバイアス電流をトランジスタＱ11のベースに入力可能に構成することで、トランジスタＱ11のコレクタから定電流Ｉ５を出力可能する。一方、Ｎチャネル型のＭＯＳトランジスタＱ６は、カレントミラー回路２３のカレント入力側（トランジスタＱ３のコレクタ）にドレインに接続し、ゲートをトランジスタＱ５のコレクタに接続する。また、ＭＯＳトランジスタＱ６のソースをトランジスタＱ11のコレクタまたはＶＯ端子に接続する。
【００２１】
これにより、ＶＯ端子からＨｉレベルの出力電圧Ｖoutが出力される場合には、ＭＯＳトランジスタＱ６のゲートにもＨｉレベルの出力電圧Ｖoutが印加されるため、当該ＭＯＳトランジスタＱ６のオン状態に移行させることができる。このため、当該ＭＯＳトランジスタＱ６のソース−ドレイン間を導通状態にするので、トランジスタＱ11から出力される所定の定電流Ｉ５をカレントミラー回路２３のカレント入力側（トランジスタＱ３のコレクタ）に供給することが可能になる。つまり、出力電圧ＶoutがＬｏレベルからＨｉレベルに移行することによって、カレントミラー回路２３のカレント入力側には定電流Ｉ５が注入されるため、カレント入力の電流を定電流Ｉ５ぶんだけ増加させることができる。
【００２２】
次に、コンパレータ２０の動作を、図２に示す入出力特性を参照しながら説明する。なお、図２(A) には、Ｖinp端子に入力電圧Ｖin、Ｖinm端子に基準電圧Ｖrefをそれぞれ入力した場合の入出力特性が示されており、また図２(B) には、Ｖinm端子に入力電圧Ｖin、Ｖinp端子に基準電圧Ｖrefをそれぞれ入力した場合の入出力特性が示されている。
【００２３】
図２(A) に示すように、コンパレータ２０のＶinp端子に入力電圧Ｖin、Ｖinm端子に基準電圧Ｖrefがそれぞれ入力されている場合には、入力電圧Ｖinが基準電圧Ｖrefを超えると、それまでＬｏレベルだった出力電圧ＶoutがＨｉレベルに移行するが、一旦Ｈｉレベルに移行した後においては、入力電圧Ｖinが基準電圧Ｖrefを下回っても基準電圧Ｖrefからさらにヒステリシス幅Ｈyswぶんの電圧を下回らなければＬｏレベルに移行しない。つまり、コンパレータ２０では、電圧幅Ｈyswのヒステリシス特性を持つ。
【００２４】
即ち、Ｖinp端子に入力される入力電圧Ｖinが、Ｖinm端子に入力される基準電圧Ｖrefよりも低い場合には、トランジスタＱ２を流れる電流Ｉ４の方がトランジスタＱ１を流れる電流Ｉ３よりも多くなる。このため、トランジスタＱ５のベースに電流が供給されるのでトランジスタＱ５がオン状態に移行してコレクタ−エミッタ間が導通状態になって、ＶＯ端子はアース側に電位が下がり、それと同時にＭＯＳトランジスタＱ６のゲートもアース側に電位が下がる。したがって、ＭＯＳトランジスタＱ６のソース−ドレイン間は遮断状態になるので、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５は供給されことなく、電流Ｉ３のまま維持される。つまり、入力電圧Ｖin＜基準電圧Ｖrefの場合には、ＶＯ端子からＬｏレベルの出力電圧Ｖoutが出力される。
【００２５】
これに対し、Ｖinp端子に入力される入力電圧Ｖinが、Ｖinm端子に入力される基準電圧Ｖrefを超えて高くなった場合には、トランジスタＱ１を流れる電流Ｉ３の方がトランジスタＱ２を流れる電流Ｉ４よりも多くなる。このため、トランジスタＱ５のベースには、電流が供給されなくなり、トランジスタＱ５がオン状態からオフ状態に移行する。すると、それまで導通状態であったコレクタ−エミッタ間が遮断状態になるので、ＶＯ端子は電源電圧側に電位が上がってＨｉレベルの出力電圧Ｖoutが出力され、それと同時にＭＯＳトランジスタＱ６のゲートに電源電圧相当が印加される。これにより、ＭＯＳトランジスタＱ６のソース−ドレイン間は遮断状態から導通状態に移行するため、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５が供給され、当該定電流Ｉ５ぶんカレント入力も増加する。
【００２６】
つまり、入力電圧Ｖin＞基準電圧Ｖrefの場合には、カレントミラー回路２３のトランジスタＱ３には、電流（Ｉ３＋Ｉ５）が流れるため、この定電流Ｉ５のぶんトランジスタＱ１を流れる電流が増加して基準電圧Ｖrefがヒステリシス幅Ｈyswだけ減少したように動作する。したがって、一旦、ＬｏレベルからＨｉレベルに移行した後には、Ｖinp端子に入力される入力電圧Ｖinが、Ｖinm端子に入力される基準電圧Ｖrefよりも低くなっても、基準電圧Ｖref−ヒステリシス幅Ｈyswを下回ることがなければＶＯ端子からＨｉレベルの出力電圧Ｖoutが出力され続けるので、ヒステリシス特性を得ることができる。
【００２７】
なお、このヒステリシス幅Ｈyswは、Ｈysw＝ＶＴ×ｌｎ（（Ｉ１＋Ｉ５）／（Ｉ１−Ｉ５））により算出される。なお、ＶＴは熱電圧で、ＶＴ＝ｋＴ／ｑ；ｋはボルツマン定数（１．３８０６６×１０ー２３、Ｔは絶対温度、ｑは電子電荷（１．６０２１８×１０ー１９クーロン）で表される。当該式の導出等については、上記特許文献１（特開２００１−２３７６７６号公報）に詳述されているのでそちらを参照されたい。
【００２８】
次に、図２(B) に示すように、コンパレータ２０のＶinp端子に基準電圧Ｖref、Ｖinm端子に入力電圧Ｖinがそれぞれ入力されている場合には、入力電圧Ｖinが基準電圧Ｖrefを下回ると、それまでＬｏレベルだった出力電圧ＶoutがＨｉレベルに移行するが、一旦Ｈｉレベルに移行した後においては、入力電圧Ｖinが基準電圧Ｖrefを超えても基準電圧Ｖrefからさらにヒステリシス幅Ｈyswぶんの電圧を超えなければＬｏレベルに移行しない。つまり、Ｖinp端子に基準電圧Ｖref、Ｖinm端子に入力電圧Ｖinがそれぞれ入力されているコンパレータ２０では、図２(A) に示す入出力特性を逆向きのヒステリシス特性を持つ。
【００２９】
即ち、Ｖinm端子に入力される入力電圧Ｖinが、Ｖinp端子に入力される基準電圧Ｖrefよりも高い場合には、トランジスタＱ２を流れる電流Ｉ４の方がトランジスタＱ１を流れる電流Ｉ３よりも多くなる。このため、トランジスタＱ５のベースに電流が供給されるのでトランジスタＱ５がオン状態に移行してコレクタ−エミッタ間が導通状態になって、ＶＯ端子はアース側に電位が下がり、それと同時にＭＯＳトランジスタＱ６のゲートもアース側に電位が下がる。したがって、ＭＯＳトランジスタＱ６のソース−ドレイン間は遮断状態になるので、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５は供給されことなく、電流Ｉ３のまま維持される。つまり、入力電圧Ｖin＞基準電圧Ｖrefの場合には、ＶＯ端子からＬｏレベルの出力電圧Ｖoutが出力される。
【００３０】
これに対し、Ｖinm端子に入力される入力電圧Ｖinが、Ｖinp端子に入力される基準電圧Ｖrefを下回って低くなった場合には、トランジスタＱ１を流れる電流Ｉ３の方がトランジスタＱ２を流れる電流Ｉ４よりも多くなる。このため、トランジスタＱ５のベースには、電流が供給されなくなり、トランジスタＱ５がオン状態からオフ状態に移行する。すると、それまで導通状態であったコレクタ−エミッタ間が遮断状態になるので、ＶＯ端子は電源電圧側に電位が上がってＨｉレベルの出力電圧Ｖoutが出力され、それと同時にＭＯＳトランジスタＱ６のゲートに電源電圧相当が印加される。これにより、ＭＯＳトランジスタＱ６のソース−ドレイン間は遮断状態から導通状態に移行するため、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５が供給され、当該定電流Ｉ５ぶんカレント入力も増加する。
【００３１】
つまり、入力電圧Ｖin＜基準電圧Ｖrefの場合には、カレントミラー回路２３のトランジスタＱ３には、電流（Ｉ３＋Ｉ５）が流れるため、この定電流Ｉ５のぶんトランジスタＱ１を流れる電流が増加して基準電圧Ｖrefがヒステリシス幅Ｈyswだけ増加したように動作する。したがって、一旦、ＬｏレベルからＨｉレベルに移行した後には、Ｖinm端子に入力される入力電圧Ｖinが、Ｖinp端子に入力される基準電圧Ｖrefよりも高くなっても、基準電圧Ｖref＋ヒステリシス幅Ｈyswを超えることがなければＶＯ端子からＨｉレベルの出力電圧Ｖoutが出力され続けるので、ヒステリシス特性を得ることができる。
【００３２】
このように、本実施形態に係るコンパレータ２０では、出力制御回路２５からＨｉレベルの出力電圧Ｖoutが出力された場合には、定電流供給回路２７により、トランジスタＱ３またはトランジスタＱ４のうちのカレントミラー入力側トランジスタに所定の定電流Ｉ５が供給されるので、カレントミラー回路２３に入力される差動出力がこの定電流Ｉ５のぶんだけ多くなる。このため、基準電圧Ｖrefよりも高い入力電圧Ｖinが差動増幅回路２１に入力されることで出力制御回路２５からＨｉレベルの出力電圧Ｖoutが出力されている場合には（図２(A) ）、基準電圧Ｖrefよりもさらに当該定電流Ｉ５に基づく電圧ぶん低い入力電圧Ｖinが入力されないと、出力制御回路２５からはＬｏレベルの出力電圧Ｖoutが出力されない。また、基準電圧Ｖrefよりも低い入力電圧Ｖinが差動増幅回路２１に入力されることで出力制御回路２５からＨｉレベルの出力電圧Ｖoutが出力されている場合には（図２(B) ）、基準電圧Ｖrefよりもさらに当該定電流Ｉ５に基づく電圧ぶん高い入力電圧Ｖinが入力されないと、出力制御回路２５からはＬｏレベルの出力電圧Ｖoutが出力されない。これにより、カレント入力から電流を取り出すためのカレントミラー回路（図５に示すα）を必要とすることなく、微小ヒステリシスを可能にする。したがって、回路規模を大幅に増加させることなく微小ヒステリシス特性を得ることができる。
【００３３】
ここで、本実施形態に係るコンパレータの他の例としてコンパレータ２０’の構成例を図３に基づいて説明する。図３に示すコンパレータ２０’では、定電流供給回路２７’による所定の定電流Ｉ５’をカレントミラー回路２３のカレント入力側ではなく、カレント出力側に供給している点が前述したコンパレータ２０と異なるところである。このため、既に説明したコンパレータ２０と実質的に同一の構成部分については、図１に示すコンパレータ２０と同一符号を付しそれらの説明を省略する。
【００３４】
図３に示すように、コンパレータ２０’の定電流供給回路２７’は、Ｎチャネル型のＭＯＳトランジスタＱ６に代えてＰチャネル型のＭＯＳトランジスタＱ６’を用いている。これは、次述するように、出力電圧Ｖoutの電位がアース側に下がった場合に当該ＭＯＳトランジスタＱ６’をオンにする必要があるからである。
【００３５】
ここで、コンパレータ２０’の動作を、図４に示す入出力特性を参照しながら説明する。なお、図４(A) には、Ｖinp端子に入力電圧Ｖin、Ｖinm端子に基準電圧Ｖrefをそれぞれ入力した場合の入出力特性が示されており、また図４(B) には、Ｖinm端子に入力電圧Ｖin、Ｖinp端子に基準電圧Ｖrefをそれぞれ入力した場合の入出力特性が示されている。
【００３６】
図４(A) に示すように、コンパレータ２０’のＶinp端子に入力電圧Ｖin、Ｖinm端子に基準電圧Ｖrefがそれぞれ入力されている場合には、入力電圧Ｖinが基準電圧Ｖrefを下回ると、それまでＨｉレベルだった出力電圧ＶoutがＬｏレベルに移行するが、一旦Ｌｏレベルに移行した後においては、入力電圧Ｖinが基準電圧Ｖrefを超えても基準電圧Ｖrefからさらにヒステリシス幅Ｈyswぶんの電圧を超えなければＨｉレベルに移行しない。つまり、このコンパレータ２０’では、電圧幅Ｈyswのヒステリシス特性を持つ。
【００３７】
即ち、Ｖinp端子に入力される入力電圧Ｖinが、Ｖinm端子に入力される基準電圧Ｖrefよりも高い場合には、トランジスタＱ１を流れる電流Ｉ３の方がトランジスタＱ２を流れる電流Ｉ４よりも多くなる。このため、トランジスタＱ５のベースには、電流が供給されず、トランジスタＱ５がオフ状態に移行してコレクタ−エミッタ間が遮断状態になるので、ＶＯ端子は電源電圧側に電位が上がってＨｉレベルの出力電圧Ｖoutが出力され、それと同時にＭＯＳトランジスタＱ６’のゲートも電源電圧側に電位が上がる。したがって、ＭＯＳトランジスタＱ６’のソース−ドレイン間は遮断状態になるので、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５は供給されことなく、電流Ｉ３のまま維持される。つまり、入力電圧Ｖin＞基準電圧Ｖrefの場合には、ＶＯ端子からＨｉレベルの出力電圧Ｖoutが出力される。
【００３８】
これに対し、Ｖinp端子に入力される入力電圧Ｖinが、Ｖinm端子に入力される基準電圧Ｖrefを下回って低くなった場合には、トランジスタＱ２を流れる電流Ｉ４の方がトランジスタＱ１を流れる電流Ｉ３よりも多くなる。このため、トランジスタＱ５のベースに電流が供給されるのでトランジスタＱ５がオン状態に移行してコレクタ−エミッタ間が導通状態になって、ＶＯ端子はアース側に電位が下がり、それと同時にＭＯＳトランジスタＱ６’のゲートもアース側に電位が下がる。これにより、ＭＯＳトランジスタＱ６’のソース−ドレイン間は遮断状態から導通状態に移行するため、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５が供給され、当該定電流Ｉ５ぶんカレント入力も増加する。
【００３９】
つまり、入力電圧Ｖin＜基準電圧Ｖrefの場合には、カレントミラー回路２３のトランジスタＱ３には、電流（Ｉ３＋Ｉ５）が流れるため、この定電流Ｉ５のぶんトランジスタＱ１を流れる電流が増加して基準電圧Ｖrefがヒステリシス幅Ｈyswだけ増加したように動作する。したがって、一旦、ＨｉレベルからＬｏレベルに移行した後には、Ｖinp端子に入力される入力電圧Ｖinが、Ｖinm端子に入力される基準電圧Ｖrefよりも高くなっても、基準電圧Ｖref＋ヒステリシス幅Ｈyswを超えることがなければＶＯ端子からＬｏレベルの出力電圧Ｖoutが出力され続けるので、ヒステリシス特性を得ることができる。なお、このヒステリシス幅Ｈyswは、前述したコンパレータ２０と同様に算出される。
【００４０】
次に、図４(B) に示すように、コンパレータ２０’のＶinp端子に基準電圧Ｖref、Ｖinm端子に入力電圧Ｖinがそれぞれ入力されている場合には、入力電圧Ｖinが基準電圧Ｖrefを超えると、それまでＨｉレベルだった出力電圧ＶoutがＬｏレベルに移行するが、一旦Ｌｏレベルに移行した後においては、入力電圧Ｖinが基準電圧Ｖrefを下回っても基準電圧Ｖrefからさらにヒステリシス幅Ｈyswぶんの電圧を下回ることがなければＨｉレベルに移行しない。つまり、Ｖinp端子に基準電圧Ｖref、Ｖinm端子に入力電圧Ｖinがそれぞれ入力されているコンパレータ２０’では、図４(A) に示す入出力特性を逆向きのヒステリシス特性を持つ。
【００４１】
即ち、Ｖinm端子に入力される入力電圧Ｖinが、Ｖinp端子に入力される基準電圧Ｖrefよりも低い場合には、トランジスタＱ１を流れる電流Ｉ３の方がトランジスタＱ２を流れる電流Ｉ４よりも多くなる。このため、トランジスタＱ５のベースには、電流が供給されず、トランジスタＱ５がオフ状態に移行してコレクタ−エミッタ間が遮断状態になるので、ＶＯ端子は電源電圧側に電位が上がってＨｉレベルの出力電圧Ｖoutが出力され、それと同時にＭＯＳトランジスタＱ６’のゲートも電源電圧側に電位が上がる。したがって、ＭＯＳトランジスタＱ６’のソース−ドレイン間は遮断状態になるので、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５は供給されことなく、電流Ｉ３のまま維持される。つまり、入力電圧Ｖin＞基準電圧Ｖrefの場合には、ＶＯ端子からＨｉレベルの出力電圧Ｖoutが出力される。
【００４２】
これに対し、Ｖinm端子に入力される入力電圧Ｖinが、Ｖinp端子に入力される基準電圧Ｖrefを超えて高くなった場合には、トランジスタＱ２を流れる電流Ｉ４の方がトランジスタＱ１を流れる電流Ｉ３よりも多くなる。このため、トランジスタＱ５のベースに電流が供給されるのでトランジスタＱ５がオン状態に移行してコレクタ−エミッタ間が導通状態になって、ＶＯ端子はアース側に電位が下がり、それと同時にＭＯＳトランジスタＱ６’のゲートもアース側に電位が下がる。これにより、ＭＯＳトランジスタＱ６’のソース−ドレイン間は遮断状態から導通状態に移行するため、カレントミラー回路２３の入力側にはトランジスタＱ11から定電流Ｉ５が供給され、当該定電流Ｉ５ぶんカレント入力も増加する。
【００４３】
つまり、入力電圧Ｖin＞基準電圧Ｖrefの場合には、カレントミラー回路２３のトランジスタＱ３には、電流（Ｉ３＋Ｉ５）が流れるため、この定電流Ｉ５のぶんトランジスタＱ１を流れる電流が増加して基準電圧Ｖrefがヒステリシス幅Ｈyswだけ減少したように動作する。したがって、一旦、ＨｉレベルからＬｏレベルに移行した後には、Ｖinm端子に入力される入力電圧Ｖinが、Ｖinp端子に入力される基準電圧Ｖrefよりも低くなっても、基準電圧Ｖref−ヒステリシス幅Ｈyswを下回ることがなければＶＯ端子からＬｏレベルの出力電圧Ｖoutが出力され続けるので、ヒステリシス特性を得ることができる。
【００４４】
このように、本実施形態に係るコンパレータ２０’では、出力制御回路２５からＬｏレベルの出力電圧Ｖoutが出力された場合には、定電流供給回路２７により、トランジスタＱ３またはトランジスタＱ４のうちのカレントミラー入力側トランジスタに所定の定電流Ｉ５が供給されるので、カレントミラー回路２３に入力される差動出力がこの定電流Ｉ５のぶんだけ多くなる。このため、基準電圧Ｖrefよりも低い入力電圧Ｖinが差動増幅回路２１に入力されることで出力制御回路２５からＬｏレベルの出力電圧Ｖoutが出力されている場合には（図４(A) ）、基準電圧Ｖrefよりもさらに当該定電流Ｉ５に基づく電圧ぶん高い入力電圧Ｖinが入力されないと、出力制御回路２５からはＨｉレベルの出力電圧Ｖoutが出力されない。また、基準電圧Ｖrefよりも高い入力電圧Ｖinが差動増幅回路２１に入力されることで出力制御回路２５からＬｏレベルの出力電圧Ｖoutが出力されている場合には（図４(B) ）、基準電圧Ｖrefよりもさらに当該定電流Ｉ５に基づく電圧ぶん低い入力電圧Ｖinが入力されないと、出力制御回路２５からはＨｉレベルの出力電圧Ｖoutが出力されない。これにより、カレント入力から電流を取り出すためのカレントミラー回路（図５に示すα）を必要とすることなく、微小ヒステリシスを可能にする。したがって、回路規模を大幅に増加させることなく微小ヒステリシス特性を得ることができる。
【００４５】
なお、上述した実施形態では、トランジスタＱ１、Ｑ２として、ＰＮＰ型（第１導電型）のトランジスタを用い、トランジスタＱ３、Ｑ４として、ＮＰＮ型（第２導電型）のトランジスタを用いたが、本発明ではこれに限られることはなく、トランジスタＱ１、Ｑ２として、ＮＰＮ型（第１導電型）のトランジスタを用い、トランジスタＱ３、Ｑ４として、ＰＮＰ型（第２導電型）のトランジスタを用いて構成しても、上述と同様の作用および効果を得ることができる。また、ＰＮＰ型トランジスタの代わりにＮチャネル型のＭＯＳトランジスタを用い、ＮＰＮ型トランジスタの代わりにＰチャネル型のＭＯＳトランジスタを用いても良く、この場合も上述と同様の作用および効果を得ることができる。。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るコンパレータの構成例を示す回路図である。
【図２】図１に示すコンパレータの入出力特性を示す特性図で、図２(A) は、Ｖinp端子に入力電圧Ｖin、Ｖinm端子に基準電圧Ｖrefをそれぞれ入力した場合のもの、図２(B) は、Ｖinm端子に入力電圧Ｖin、Ｖinp端子に基準電圧Ｖrefをそれぞれ入力した場合のものである。
【図３】本発明の他の実施形態に係るコンパレータの構成例を示す回路図である。
【図４】図３に示すコンパレータの入出力特性を示す特性図で、図４(A) は、Ｖinp端子に入力電圧Ｖin、Ｖinm端子に基準電圧Ｖrefをそれぞれ入力した場合のもの、図４(B) は、Ｖinm端子に入力電圧Ｖin、Ｖinp端子に基準電圧Ｖrefをそれぞれ入力した場合のものである。
【図５】従来のコンパレータの構成例を示す回路図である。
【符号の説明】
【００４７】
２０、２０’…コンパレータ
２１…差動増幅回路
２２…定電流源
２３…カレントミラー回路
２５…出力制御回路
２７…定電流供給回路
Ｑ１…トランジスタ（第１トランジスタ）
Ｑ２…トランジスタ（第２トランジスタ）
Ｑ３…トランジスタ（第３トランジスタ）
Ｑ４…トランジスタ（第４トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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