(57)【要約】【課題】フォトレジスト膜の除去の際の洗浄における半導体層上のシミのない半導体装置の製造方法を提供する。【解決手段】露出している半導体層の表面部を酸化して、アッシング酸化膜１７を形成した後、ＣＶＤ酸化膜を堆積する。ＣＶＤ酸化膜の上に形成したフォトレジスト膜９をマスクとする気相フッ酸処理により、アッシング酸化膜１７は残したままでＣＶＤ酸化膜を部分的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成する。フォトレジスト膜９を除去した後、アッシング酸化膜１７を除去し、乾燥処理を行なった後、基板上に金属膜を堆積する。そして、半導体層と金属膜との反応により、高濃度ソース・ドレイン領域１１などの半導体層の上部にシリサイド層１２を形成する。【選択図】図２
2006121102.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有する基板上に、被覆絶縁膜を形成する工程（ａ）と、
上記被覆絶縁膜の上に、一部を覆い上記半導体層の上方を開口したフォトレジスト膜を形成する工程（ｂ）と、
上記フォトレジスト膜をマスクとして、上記被覆絶縁膜をウエットエッチングする工程（ｃ）と、
上記工程（ｃ）と連続して、酸化性水溶液による処理により、露出している上記半導体層の表面部にシミ防止用酸化膜となる薬液酸化膜を形成する工程（ｄ）と、
アッシング及び洗浄により上記フォトレジスト膜を除去した後、上記シミ防止用酸化膜を除去する工程（ｅ）と
を含む半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記工程（ｄ）では、オゾン水処理又は過酸化水素水処理により、上記薬液酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
上記工程（ｅ）の後、上記半導体層の上部をシリサイド化する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
上記半導体層は、基板上のシリサイド形成領域のＭＩＳＦＥＴのソース・ドレイン領域であり、
上記工程（ｃ）では、上記フォトレジスト膜によって覆われる上記一部は基板上の非シリサイド形成領域であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法において、
上記半導体層は、ポリメタルゲート構造又はメタルゲート構造を有するＭＩＳＦＥＴのソース・ドレイン領域であり、
上記工程（ｅ）では、プラズマによるアッシングと水酸化テトラメチルアンモニウム液による洗浄とを行なって、上記フォトレジスト膜を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サリサイド構造を有する半導体装置の製造方法に係り、特に、汚染の防止対策に関する。
【背景技術】
【０００２】
近年、半導体装置内のＭＩＳＦＥＴの微細化に伴う短チャネル効果等を抑制するために、ＭＩＳＦＥＴのソース・ドレイン領域等になっている不純物拡散層をできるだけ浅く形成する構造が採られている。反面、不純物拡散層を浅くすると、不純物拡散層のシート抵抗が増大するので、高速、低消費電力の半導体装置を製造することが困難になる。
【０００３】
そこで、最近では、ソース・ドレイン領域の上部を、ＳｉとＴｉとの化合物であるＴｉＳｉ2 膜や、ＳｉとＣｏとの化合物膜であるＣｏＳｉ2 膜など、リフラクトリ金属とシリコンとの化合物であるシリサイド膜に変化させるサリサイド処理を行なうことが多くなっている。
【０００４】
一方、Ｉ／Ｏ部に用いるＭＩＳＦＥＴにおいては、ゲート酸化膜の耐性、ＥＳＤ耐性を確保するために、ソース・ドレイン領域の上部にシリサイド膜を形成しないのが一般的である。つまり、１つの半導体基板上に、シリサイド形成領域と非サリサイド形成領域とがあることになる。
【０００５】
図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、１つの半導体基板上にシリサイド形成領域と非シリサイド形成領域とを有する半導体装置についての従来の製造方法を示す断面図である。
【０００６】
まず、図４（ａ）に示す工程で、Ｓｉ基板１０１にシャロートレンチ分離１０２を形成した後、フォトリソグラフィー工程及びイオン注入工程とにより、シリサイド形成領域ＲscのＮウェル１０３ａ及びＰウェル１０３ｂと、非シリサイド形成領域Ｒnsのウェル１０３ｃとを形成する。なお、非シリサイド形成領域Ｒnsにおいても、ＰウェルとＮウェルとが存在するが、便宜上、１つのウェルのみを図示している。その後、各ウェル１０３ａ，１０３ｂ，１０３ｃにしきい値制御用不純物の注入や、チャネルストッパー用不純物の注入を行なう。
【０００７】
次に、熱酸化法により、Ｓｉ基板１０１の表面上にシリコン酸化膜１０４を形成し、さらに、ノンドープのポリシリコン膜１０５ａを堆積する。そして、フォトリソグラフィー工程とイオン注入工程とにより、ノンドープポリシリコン膜１０５ａのうち、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロン（Ｂ）を、ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素（Ａｓ）をそれぞれ導入する。さらに、ポリシリコン膜１０５ａの上に、ＴｉＮ（窒化チタン）などのバリア導体膜１０５ｂと、Ｗ（タングステン）などからなる金属膜１０５ｃと、シリコン窒化膜１０６とを順次堆積する。
【０００８】
次に、図４（ｂ）に示す工程で、フォトリソグラフィー工程とドライエッチング工程とにより、シリコン窒化膜１０６，金属膜１０５ｃ，バリア導体膜１０５ｂ，ポリシリコン膜１０５ａ及びシリコン酸化膜１０４をパターニングして、ＭＩＳＦＥＴのゲート絶縁膜１１３，ゲート電極１１５及びゲート上保護膜１１４を形成する。さらに、フォトリソグラフィー工程及びイオン注入工程により、シリサイド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの双方において、フォトレジストマスクとゲート電極１１５とをマスクとして、ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロンイオン（Ｂ+ ）をそれぞれ注入して、ゲート電極に対して自己整合的にエクステンション領域１１０を形成する。
【０００９】
次に、図４（ｃ）に示す工程で、基板上に、ＣＶＤ酸化膜を堆積した後、異方性エッチングによりエッチバックして、ゲート絶縁膜１１３，ゲート電極１１５及びゲート上保護膜１１４の側面上に酸化膜サイドウォール１１６を形成する。さらに、フォトリソグラフィー工程及びイオン注入工程により、シリサイド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの双方において、フォトレジストマスクとゲート電極１１５及び酸化膜サイドウォール１１６とをマスクとして、ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロンイオン（Ｂ+ ）をそれぞれ注入して、エクステンション領域１１０の外側に高濃度ソース・ドレイン領域１１１を形成する。
【００１０】
次に、図５（ａ）に示す工程で、基板上に、ＣＶＤ酸化膜を堆積した後、ＣＶＤ酸化膜の上に非シリサイド領域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォトレジスト膜１０９を形成する。そして、このフォトレジスト膜１０９をマスクとするフッ酸溶液を用いたウエットエッチングにより、ＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する部分を選択的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１１８を形成する。
【００１１】
次に、図５（ｂ）に示す工程で、プラズマアッシング処理、硫酸過水液及びアンモニア過水液による洗浄処理により、フォトレジスト膜１０９を除去する。
【００１２】
次に、図５（ｃ）に示す工程で、サリサイド工程を行なう。その際、希釈フッ酸（ＤＨＦ）等による洗浄によって残渣を除去してから、基板上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）などの金属膜を堆積する。そして、Ｎ2 雰囲気中で熱処理を施し、ＣｏとＳｉとを反応させて、高濃度ソース・ドレイン領域１１１の上部にシリサイド層１１２を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記半導体装置の製造方法においては、図５（ａ）に示す工程で、ＣＶＤ酸化膜を希釈フッ酸（ＤＨＦ）によりエッチングしてパターニングした後に乾燥すると、基板上、特に高濃度ソース・ドレイン領域１１１上にシミが発生し、このシミの上には良好なシリサイド層が形成されないという不具合があった。シミが発生すると、図５（ｃ）に示すＣｏ膜（あるいはＴｉ膜）を堆積する前のＤＨＦにおいて過度のエッチングを行わないと除去できないが、過度のエッチングを行なうことにより、シャロートレンチ分離部の酸化膜や、非サリサイド領域を覆う反応防止用酸化膜がエッチングされ、別の不具合を招くおそれがある。
【００１４】
つまり、フォトレジスト膜を除去した後のエッチングなどの処理によってこのようなシミが発生すると、その後の各種の処理を適正に行なうことができなくなるおそれがあった。
【００１５】
本発明の目的は、フォトレジスト膜の除去処理の後におけるシミの発生を防止する手段を講ずることにより、サリサイド工程などの各種処理を適正に行ないうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、半導体層を有する基板上に、被覆絶縁膜を形成する工程（ａ）と、上記被覆絶縁膜の上に、一部を覆い上記半導体層の上方を開口したフォトレジスト膜を形成する工程（ｂ）と、上記フォトレジスト膜をマスクとして、上記被覆絶縁膜をウエットエッチングする工程（ｃ）と、上記工程（ｃ）と連続して、酸化性水溶液による処理により、露出している上記半導体層の表面部にシミ防止用酸化膜となる薬液酸化膜を形成する工程（ｄ）と、アッシング及び洗浄により上記フォトレジスト膜を除去した後、上記シミ防止用酸化膜を除去する工程（ｅ）とを含んでいる。
【００１７】
この方法により、被覆絶縁膜をウエットエッチングによりパターニングしてから薬液酸化膜を形成するまでは連続して行なわれて、乾燥することがないので、その間に半導体層の上にシミが発生するのを回避できる。また、薬液酸化膜を形成した後は、半導体層の表面が親水性の状態で後の工程が進められる。したがって、半導体層の上にシミが残ることに起因して後工程が不適正に行なわれるのを回避することができる。
【００１８】
上記工程（ｄ）では、オゾン水処理又は過酸化水素水処理により、上記薬液酸化膜を形成することができる。
【００１９】
上記工程（ｅ）の後、上記半導体層の上部をシリサイド化する工程をさらに含むことにより、シミの存在による不十分なシリサイド化部分の発生のない適正なシリサイド層を形成することが可能になる。
【００２０】
上記半導体層は、基板上のシリサイド形成領域のＭＩＳＦＥＴのソース・ドレイン領域であり、上記工程（ｃ）では、上記フォトレジスト膜によって覆われる上記一部は基板上の非シリサイド形成領域であることにより、上記被覆絶縁膜をサリサイド工程における非シリサイド形成領域を覆う反応防止膜として用いることができる。
【００２１】
上記半導体層は、ポリメタルゲート構造又はメタルゲート構造を有するＭＩＳＦＥＴのソース・ドレイン領域である場合、上記工程（ｅ）では、プラズマによるアッシングと水酸化テトラメチルアンモニウム液による洗浄とを行なって、上記フォトレジスト膜を除去することにより、メタル部分に悪影響を与えることなく、フォトレジスト膜の除去を行なうことができる。
【発明の効果】
【００２２】
本発明の半導体装置の製造方法によると、半導体層の上に開口部を有するフォトレジスト膜の除去のための処理を、半導体層の表面状態を親水性に保持しつつ進めるようにしたので、シミに起因する各種の不具合のない半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００２４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）を参照しながら説明する。図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る、半導体基板上にシリサイド形成領域と非シリサイド形成領域とを有する半導体装置の製造方法を示す断面図である。
【００２５】
まず、図１（ａ）に示す工程で、Ｓｉ基板１にシャロートレンチ分離２を形成した後、フォトリソグラフィー工程及びイオン注入工程とにより、シリサイド形成領域ＲscのＮウェル３ａ及びＰウェル３ｂと、非シリサイド形成領域Ｒnsのウェル３ｃとを形成する。なお、非シリサイド形成領域Ｒnsにおいても、ＰウェルとＮウェルとが存在するが、便宜上、１つのウェルのみを図示している。その後、各ウェル３ａ，３ｂ，３ｃにしきい値制御用不純物の注入や、チャネルストッパー用不純物の注入を行なう。
【００２６】
次に、熱酸化法により、Ｓｉ基板１の表面上にシリコン酸化膜４を形成し、さらに、下部ゲート電極となるノンドープのポリシリコン膜５ａを堆積する。そして、フォトリソグラフィー工程とイオン注入工程とにより、ノンドープポリシリコン膜５ａのうち、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロン（Ｂ）を、ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素（Ａｓ）をそれぞれ導入する。さらに、ポリシリコン膜５ａの上に、ＴｉＮ（窒化チタン）などのバリア導体膜５ｂと、上部ゲート電極となるＷ（タングステン膜）などからなる金属膜５ｃと、シリコン窒化膜６とを順次堆積する。
【００２７】
次に、図１（ｂ）に示す工程で、フォトリソグラフィー工程とドライエッチング工程とにより、シリコン窒化膜６，金属膜５ｃ，バリア導体膜５ｂ，ポリシリコン膜５ａ及びシリコン酸化膜４をパターニングして、ＭＩＳＦＥＴのゲート絶縁膜１３，ゲート電極１５及びゲート上保護膜１４を形成する。さらに、フォトリソグラフィー工程及びイオン注入工程により、シリサイド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの双方において、フォトレジストマスクとゲート電極１５とをマスクとして、ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロンイオン（Ｂ+ ）をそれぞれ注入して、ゲート電極に対して自己整合的にエクステンション領域１０を形成する。
【００２８】
次に、図１（ｃ）に示す工程で、基板上に、ＣＶＤ酸化膜を堆積した後、異方性エッチングによりエッチバックして、ゲート絶縁膜１３，ゲート電極１５及びゲート上保護膜１４の側面上に酸化膜サイドウォール１６を形成する。さらに、フォトリソグラフィー工程及びイオン注入工程により、シリサイド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの双方において、フォトレジストマスクとゲート電極１５及び酸化膜サイドウォール１６とをマスクとして、ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロンイオン（Ｂ+ ）をそれぞれ注入して、エクステンション領域１０の外側に高濃度ソース・ドレイン領域１１を形成する。
【００２９】
次に、図２（ａ）に示す工程で、基板上に、酸素雰囲気中でプラズマを用いた酸化処理、つまりフォトレジスト膜を除去するためのアッシングと同じ処理により、露出しているシリコン層の表面部を酸化して、厚みが約５ｎｍのアッシング酸化膜１７を形成し、さらに、基板上に、常圧ＣＶＤ法により厚みが約５０ｎｍのＣＶＤ酸化膜を堆積する。その結果、シリサイド形成領域Ｒsc及び非シリサイド形成領域Ｒnsの高濃度ソース・ドレイン領域１１の上には、アッシング酸化膜１７とＣＶＤ酸化膜とからなる２層膜が形成される。
【００３０】
次に、ＣＶＤ酸化膜の上に非シリサイド領域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォトレジスト膜９を形成する。続いて、フォトレジスト膜９をマスクとする気相フッ酸処理により、アッシング酸化膜１７は残したままでＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する部分のみを選択的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成する。このとき、高濃度ソース・ドレイン領域１１の上には、アッシング酸化膜１７が残っており、アッシング酸化膜１７の表面は親水状態で洗浄，乾燥されるので、高濃度ソース・ドレイン領域１１の上におけるシミの発生を抑制することができる。なお、気相フッ酸処理によるアッシング酸化膜１７とＣＶＤ酸化膜からなる反応防止用酸化膜１８とのエッチング選択比は１００以上あるので、選択エッチにおける時間マージンを十分に確保することができる。
【００３１】
次に、図２（ｂ）に示す工程で、フォトレジスト膜９をプラズマアッシング及びＴＭＡＨ液（水酸化テトラメチルアンモニウム液）によって除去する。ＴＭＡＨ液による洗浄によると、硫酸過水液及びアンモニア過水液を用いたときのごとくポリメタルを溶解することなく、灰化したレジスト残渣を除去することが可能である。したがって、本実施形態のようなゲート上保護膜１４が設けられていない場合でも、不具合は生じない。
【００３２】
次に、図２（ｃ）に示す工程で、ＤＨＦ液（Ｈ2 Ｏ：５０％ＨＦ＝５００：１）を用いたエッチングにより、シリサイド形成領域Ｒscにおいてアッシング酸化膜１７を除去し、ＩＰＡ液による乾燥処理により、高濃度ソース・ドレイン領域１１の表面を清浄にした後、基板上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）などの金属膜を堆積する。そして、Ｎ2 雰囲気中で熱処理を施し、ＣｏとＳｉとを反応させて、高濃度ソース・ドレイン領域１１の上部にシリサイド層１２を形成する。
【００３３】
本実施形態の製造方法によると、図２（ａ）に示す工程で、高濃度ソース・ドレイン領域１１の表面上にアッシング酸化膜１７を形成し、その上に、反応防止用酸化膜１８となるＣＶＤ酸化膜を形成していて、高濃度ソース・ドレイン領域１１の上にはアッシング酸化膜１７とＣＶＤ酸化膜との積層膜を形成している。そして、フォトレジスト膜９をマスクとする気相フッ酸処理により、アッシング酸化膜１７は残したままでＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する部分のみを選択的に除去することにより、反応防止用酸化膜１８を形成しているので、高濃度ソース・ドレイン領域１１の上には、アッシング酸化膜１７が残っている。したがって、その後、洗浄，乾燥工程が行なわれても、アッシング酸化膜１７の表面が親水状態で洗浄，乾燥される。したがって、その後、シリサイド形成領域Ｒscにおいてアッシング酸化膜１７を除去してから、シミのない高濃度ソース・ドレイン領域１１の上に、シミによる不完全なシリサイド化部分などのほとんどない、適正なシリサイド層１２を形成することができる。
【００３４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図３（ａ）〜（ｃ）を参照しながら説明する。図３（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【００３５】
本実施形態においても、第１の実施形態と同様に、図１（ａ）〜（ｃ）に示す工程を行なう。
【００３６】
その後、図３（ａ）に示す工程で、基板上に、常圧ＣＶＤ法により厚みが約５０ｎｍのＣＶＤ酸化膜を堆積する。次に、ＣＶＤ酸化膜の上に非シリサイド領域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォトレジスト膜９を形成する。続いて、フォトレジスト膜９をマスクとするフッ酸処理により、ＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する部分のみを選択的に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成する。さらに、水洗した後、Ｏ3 水（オゾン水）又は過酸化水素水（Ｈ2 Ｏ2 ）により洗浄する。フッ酸処理からＯ3 水処理（又は過酸化水素水処理）までは、同一のスピンエッチ装置内で連続に行なう。
【００３７】
このとき、Ｏ3 水処理（又は過酸化水素水処理）を行なうことにより、高濃度ソース・ドレイン領域１１の上には、厚みが約１ｎｍの薬液酸化膜１９が形成される。この薬液酸化膜１９の表面は親水状態で洗浄，乾燥されるので、高濃度ソース・ドレイン領域１１の上におけるシミの発生を抑制することができる。
【００３８】
次に、図３（ｂ）に示す工程で、フォトレジスト膜９をプラズマアッシング及びＴＭＡＨ液によって除去する。ＴＭＡＨ液による洗浄によると、硫酸過水液及びアンモニア過水液を用いたときのごとくポリメタルを溶解することなく、灰化したレジスト残渣を除去することが可能である。したがって、本実施形態のようなゲート上保護膜１４が設けられていない場合でも、不具合は生じない。
【００３９】
次に、図３（ｃ）に示す工程で、ＤＨＦ液（Ｈ2 Ｏ：５０％ＨＦ＝５００：１）を用いたエッチングにより、シリサイド形成領域Ｒscにおいて薬液酸化膜１９を除去し、ＩＰＡ液による乾燥処理により、高濃度ソース・ドレイン領域１１の表面を清浄にした後、基板上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）などの金属膜を堆積する。そして、Ｎ2 雰囲気中で熱処理を施し、ＣｏとＳｉとを反応させて、高濃度ソース・ドレイン領域１１の上部にシリサイド層１２を形成する。
【００４０】
本実施形態の製造方法によると、図３（ａ）に示す工程で、ＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する部分のみを選択的に除去した後、同一のスピンエッチ装置内で、連続的にＯ3 水処理（又は過酸化水素水処理）を行なって、高濃度ソース・ドレイン領域１１の上に薬液酸化膜１９を形成しているので、その間に高濃度ソース・ドレイン領域１１の上にはシミが発生することがない。さらに、その後の工程で、洗浄，乾燥工程が行なわれても、この薬液酸化膜１９の表面は親水状態で洗浄，乾燥されるので、高濃度ソース・ドレイン領域１１の上におけるシミの発生を抑制することができる。したがって、その後、シリサイド形成領域Ｒscにおいて薬液酸化膜１９を除去してから、シミのない高濃度ソース・ドレイン領域１１の上に、シミによる不完全なシリサイド化部分などのほとんどない、適正なシリサイド層１２を形成することができる。
【００４１】
なお、上記各実施形態では、ソース・ドレイン領域１１のみにシリサイド層１２を設けたが、上部ゲート電極を金属膜５ｃではなくシリサイド膜により構成してもよい。その場合、ゲート上保護膜１４は設けずに、下部ゲート電極を構成するポリシリコン膜５ａの上部をソース・ドレイン領域１１のシリサイド化工程と同時にシリサイド化してもよいし、ソース・ドレイン領域１１のシリサイド化工程とは別の時点でポリシリコン膜５ａの上部をシリサイド化する工程を行なってから、このポリサイド膜をパターニングして上部ゲート電極と下部ゲート電極とからなるゲート電極を形成してもよい。
【００４２】
さらに、本発明のシミ防止用酸化膜であるアッシング酸化膜１７や薬液酸化膜１９の形成工程は、ソース・ドレイン領域１１の上にシリサイド層１２を形成する場合に限定されるものではなく、例えばウェル注入のマスクとなるフォトレジスト膜や、デュアルゲート形成のためのイオン注入のマスクとなるフォトレジスト膜の形成前あるいは形成後の処理に応用することができる。
【００４３】
また、上記各実施形態においては、配線層を形成するための工程については説明及び図示を省略したが、層間絶縁膜を形成した後に、コンタクトをゲート電極に対してセルフアラインに形成するいわゆるＳＡＣ構造を採ることができる。いずれの実施形態においても、シリコン窒化膜からなるゲート上保護膜１４と、酸化膜サイドウォール１６とが設けられているからである。
【００４４】
なお、上記各実施形態においては、いずれもＬＤＤ領域１０と高濃度ソース・ドレイン領域１１とを有するいわゆるＬＤＤ構造のＭＩＳＦＥＴについて説明したが、本発明は係る実施形態に限定されるものではなく、単一のソース・ドレイン領域を有する半導体装置についても適用しうる。
【産業上の利用可能性】
【００４５】
本発明は、フォトレジスト膜の除去後に行うエッチング・洗浄などの処理の際に、基板上にシミが発生することを防止することができるので、半導体装置の製造方法に有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態における半導体装置の製造工程のうち高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造工程のうちＣＶＤ酸化膜をパターニングして反応防止用膜を形成し、さらに、シミ防止用酸化膜を形成してからシリサイド層を形成するまでの工程を示す断面図である。
【図３】本発明の第２の実施形態における半導体装置の製造工程のうちＣＶＤ酸化膜をパターニングして反応防止用膜を形成し、さらに、シミ防止用酸化膜を形成してからシリサイド層を形成するまでの工程を示す断面図である。
【図４】従来の半導体装置の製造工程のうち高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図５】従来の半導体装置の製造工程のうちＣＶＤ酸化膜をパターニングして反応防止用膜を形成してからシリサイド層を形成するまでの工程を示す断面図である。
【符号の説明】
【００４７】
１                Ｓｉ基板
２                シャロートレンチ分離
３ａ              Ｎウェル
３ｂ              Ｐウェル
３ｃ              ウェル
４                シリコン酸化膜
５ａ              ポリシリコン膜
５ｂ              バリア導体膜
５ｃ              金属膜
６                シリコン窒化膜
９                フォトレジスト膜
１０              エクステンション領域
１１              高濃度ソース・ドレイン領域
１２              シリサイド層
１３              ゲート絶縁膜
１４              ゲート上保護膜
１５              ゲート電極
１６              酸化膜サイドウォール
１７              アッシング酸化膜
１８              反応防止用酸化膜
１９              薬液酸化膜
【図１】
2006121102.tif 000003
【図２】
2006121102.tif 000004
【図３】
2006121102.tif 000005
【図４】
2006121102.tif 000006
【図５】
2006121102.tif 000007