(57)【要約】【課題】マイクロコンピュータチップの面積の増大を抑制し、また、マイクロコンピュータの開発コストを削減すること【解決手段】マイクロコンピュータチップ１０は、チップ周縁部に配置された複数の第１電極パッド１１と、その複数の第１電極パッド１１より内側に配置された複数の第２電極パッド１２と、エミュレーション時に外部とのインターフェースを果たすエミュレーション回路７とを備える。このエミュレーション回路７は、複数の第２電極パッド１２に接続されており、その複数の第２電極パッド１２は、エミュレーション時に専用に用いられる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
チップ周縁部に配置された複数の第１電極パッドと、
前記複数の第１電極パッドより内側に配置された複数の第２電極パッドと、
前記複数の第２電極パッドに接続され、エミュレーション時に外部とのインターフェースを果たすエミュレーション回路とを備える
マイクロコンピュータチップ。
【請求項２】
チップ周縁部に配置された複数の第１電極パッドと、
エミュレーション時のみボンディングされる複数の第２電極パッドとを備え、
前記複数の第２電極パッドは、前記複数の第１電極パッドより内側に配置された
マイクロコンピュータチップ。
【請求項３】
請求項１又は２に記載のマイクロコンピュータチップであって、
前記複数の第２電極パッドは、機能回路が形成された領域の上に配置された
マイクロコンピュータチップ。
【請求項４】
請求項１乃至３のいずれかに記載のマイクロコンピュータチップであって、
前記複数の第２電極パッドは、前記複数の第１電極パッドの一部に沿って配置された
マイクロコンピュータチップ。
【請求項５】
請求項４に記載のマイクロコンピュータチップであって、
前記複数の第２電極パッドは、チップの一辺に沿って配置された
マイクロコンピュータチップ。
【請求項６】
請求項４又は５に記載のマイクロコンピュータチップであって、
前記複数の第１電極パッドと前記複数の第２電極パッドは、千鳥状に配置された
マイクロコンピュータチップ。
【請求項７】
請求項１乃至６のいずれかに記載のマイクロコンピュータチップが搭載された
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記複数の第２電極パッドが、前記マイクロコンピュータチップ外部にボンディングされた
半導体装置。
【請求項９】
請求項８に記載の半導体装置と、
前記半導体装置に接続される制御装置とを備え、
前記制御装置は、前記半導体装置の前記複数の第２電極パッドを介して、エミュレーションを制御する
エミュレータ。
【請求項１０】
（Ａ）チップ周縁部に配置された複数の第１電極パッドと、前記複数の第１電極パッドより内側に配置された複数の第２電極パッドと、前記複数の第２電極パッドに接続され、エミュレーション時に外部とのインターフェースを果たすエミュレーション回路とを備えるマイクロコンピュータチップを提供するステップと、
（Ｂ）前記複数の第１電極パッド及び前記複数の第２電極パッドを外部にボンディングし、開発用のパッケージを得るステップと、
（Ｃ）前記開発用のパッケージを用いてエミュレーションを行うことにより、マイクロコンピュータに搭載されるソフトウェアを開発するステップと、
（Ｄ）前記開発されたソフトウェアを前記マイクロコンピュータチップ内の記憶領域に書き込むステップと、
（Ｅ）前記複数の第１電極パッドのみを外部にボンディングし、製品用のパッケージを得るステップと
を備えることを特徴とする
マイクロコンピュータの開発方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータに関し、特に、エミュレーションをサポートする機能が組み込まれたマイクロコンピュータチップ、そのマイクロコンピュータチップが搭載された半導体装置、及びそのマイクロコンピュータチップのエミュレーションを行うエミュレータに関する。
【背景技術】
【０００２】
プログラム格納用メモリ（ＲＯＭ、書き換え可能な不揮発性メモリ）を搭載したマイクロコンピュータ（以下、シングルチップマイコンと参照される）においては、搭載されるソフトウェアを開発する必要がある。そのソフトウェアを開発・解析するために、従来、「エミュレータ」が用いられている。このエミュレータは、マイクロプロセッサの機能を代替（エミュレート）すると共に、ソフトウェアのデバッグやハードウェアの動作確認が行われ得る環境を提供する。そのため、エミュレータは、製品の機能を代替するチップと、それを制御する「エバチップ（Evaluation Chip）」を備えている。エミュレータとしては、例えば、「ＩＣＥ（In-Circuit Emulator；登録商標）」が知られている。また、このようにエミュレータを用いてソフトウェアの開発・解析（デバッグ）を行う行為は、「エミュレーション」と呼ばれている。
【０００３】
エミュレータを構成する際、製品の機能を代替するチップが必要になるが、それを製品チップと別に開発することは費用対効果の観点から好ましくない。そのため、量産用の製品チップに、エミュレーションをサポートする機能を組み込む技術が提案されている。ここで、この機能は、製品として出荷する段階では不要であるため、その機能を追加することによるチップ面積の増大を抑制することができる技術が望まれている。
【０００４】
チップ面積の増大を抑制することを目的とした一般的な技術として、以下のものが知られている。
【０００５】
特許文献１は、チップの周縁部に外部端子と電気的に接続されるパッドが配置されている半導体集積回路装置を開示している。この半導体集積回路装置において、上記パッドは、複数かつチップの縁に向かって、二重以上の列に並んで配置される。且つ、パッドと内部回路とを電気的に接続する内部配線を構成する配線層が、チップの厚さ方向に、少なくとも２層以上設けられている。また、この特許文献１には、最も外側に存在する列に配置されたパッドより内側のパッドが、テスト端子として用いられる例が開示されている。ここで、そのテスト端子は、ウエハ段階で、ＬＳＩの機能をテストするために用いられる。そのため、そのテスト端子にボンディングワイヤは接続されない。最も外側に存在する列に配置されたパッドだけが、外部端子と電気的に接続されることが示唆されている。
【０００６】
また、特許文献２に開示された半導体素子によれば、集積回路が形成されている半導体ウエハの集積回路の一部構成要素上に、電極パッドが配置・形成されている。このような構造は、「ＣＵＰ（Circuit Under Pad）」と呼ばれている。
【０００７】
【特許文献１】特開平３−１７３４３３号公報
【特許文献２】特開２００２−２９９５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のようにエミュレーションをサポートする機能が組み込まれたマイクロコンピュータは、パッケージされた後、エミュレータと接続される。つまり、このマイクロコンピュータは、少なくとも、エミュレータとのインターフェースを果たす回路を有する。この回路と外部のエミュレータとを接続するための電極パッドは、「エミュレーションパッド」と参照される。一方、通常時（製品時）に用いられる電極パッドは、「製品パッド」と参照される。
【０００９】
ここで、チップ面積の増大を抑制するために、製品パッドをエミュレーションパッドとして兼用することが考えられる。この兼用される電極パッドは、スイッチ回路に接続されており、制御信号によってその電極パッドは、通常の回路かエミュレーション用の回路のいずれか一方に接続されるように制御される。例えば、第１パッドがスイッチ回路に接続されたマイクロコンピュータチップが用意されたとする。この場合、ソフトウェア開発時において、その第１パッドは、エミュレーション用の回路に接続される。従って、通常時に第１パッドに接続されるポートの機能を確認することができなくなる。その第１パッドに接続されるポートの機能を確認するためには、第１パッドと異なる第２パッドがスイッチ回路に接続されたマイクロコンピュータチップを別に用意する必要がある。このように、電極パッドを兼用する場合には、チップ面積の増加は避けられるが、用意するべきチップの種類が増加してしまうという問題がある。つまり、無駄が生じる。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明に係るマイクロコンピュータチップ（１０）は、チップ周縁部に配置された複数の第１電極パッド（１１）と、その複数の第１電極パッド（１１）より内側に配置された複数の第２電極パッド（１２）と、エミュレーション時に外部とのインターフェースを果たすエミュレーション回路（７）とを備える。このエミュレーション回路（７）は、複数の第２電極パッド（１２）に接続されており、その複数の第２電極パッド（１２）は、エミュレーション時に専用に用いられる。つまり、エミュレーション時は、複数の第１電極パッド（１１）及び第２電極パッド（１２）が、マイクロコンピュータチップ（１０）の外部端子としてボンディングされる。
【００１２】
このように、エミュレーションパッド（１２）と製品パッド（１１）を兼用する必要がないので、マイクロコンピュータ開発時に無駄が生じることが防止される。すなわち、開発コストが削減される。また、エミュレーションパッド（１２）と製品パッド（１１）を兼用する必要がないので、マイクロコンピュータ（１）のパフォーマンスが低下することが防止される。更に、エミュレーションパッド（１２）が製品パッド（１１）の内側に配置されるので、製品を製造する際に、エミュレーションパッド（１２）が邪魔にならない。
【００１３】
複数の第２電極パッド（１２）は、機能回路（２２）が形成された領域の上に配置されると好ましい。すなわち、このマイクロコンピュータチップ（１０）は、ＣＵＰ（Circuit Under Pad）構造を有していると好ましい。これにより、マイクロコンピュータチップ（１０）の面積が増大することが抑制される。
【００１４】
複数の第２電極パッド（１２）は、複数の第１電極パッド（１１）の一部に沿って配置されると好ましい。これにより、マイクロコンピュータチップ（１０）の面積が増大することが抑制される。また、複数の第２電極パッド（１２）は、チップの一辺に沿って一方向に配置されると更に好ましい。この場合、エミュレーション用のパッケージ（３０）を製造する際に、ボンディングワイヤがたわまないように樹脂を注入することが容易になる。これにより、ボンディングワイヤ同士の接触が防止される。また、複数の第２電極パッド（１２）のそれぞれは、隣接する２つの第１電極パッド（１１）の間に対応するように配置されてもよい。つまり、複数の第１電極パッド（１１）と複数の第２電極パッド（１２）は、千鳥状に（ジグザグに）配置されてもよい。これにより、マイクロコンピュータチップ（１０）の面積が増大することが更に抑制される。
【発明の効果】
【００１５】
本発明に係るマイクロコンピュータチップ、半導体装置、及びエミュレータによれば、マイクロコンピュータの開発コストが削減される。
【００１６】
本発明に係るマイクロコンピュータチップ、及び半導体装置によれば、マイクロコンピュータのパフォーマンスが低下することが防止される。
【００１７】
本発明に係るマイクロコンピュータチップ、及び半導体装置によれば、チップの面積の増大が抑制される。
【００１８】
本発明に係るマイクロコンピュータチップ、及び半導体装置によれば、ボンディングワイヤ同士の接触が防止される。
【発明を実施するための最良の形態】
【００１９】
添付図面を参照して、本発明によるマイクロコンピュータチップ、半導体装置、及びエミュレータを説明する。
【００２０】
図１は、本発明に係るマイクロコンピュータの構成を示すブロック図である。このマイクロコンピュータ１は、バス２に接続されたＣＰＵ３、ＲＯＭ（Random Access Memory）４、周辺回路５、入出力ポート６、及びエミュレーション回路７を備えている。入出力ポート６は、通常時（製品時）に、外部とのインターフェースを果たす通常のポートである。ＲＯＭ４には、このマイクロコンピュータ１の目的に応じたソフトウェア・プログラムが格納される。製品としてのマイクロコンピュータ１においては、ＣＰＵ３が、ＲＯＭ４に格納されたプログラムを読み出し、そのプログラムを実行する。これにより、その目的に応じた機能が実現される。
【００２１】
マイクロコンピュータ１の開発時において、このＲＯＭ４に格納されるソフトウェアの開発が行われる。このプログラムの開発には、ソフトウェアのデバッグやハードウェアの動作確認が行われ得る環境を提供する「エミュレータ」が用いられる。エミュレーション時、そのエミュレータは、マイクロコンピュータ１のエミュレーション回路７に接続される。すなわち、エミュレーション回路７は、少なくともＩ／Ｏバッファを含み、エミュレーション時に外部とのインターフェースを果たす機能を提供する。エミュレーション回路７を介して、ＣＰＵ３やＲＯＭ４の代わりに周辺回路５にコマンドを与えたり、周辺回路５の状態をモニターしたりすることにより、ソフトウェアのデバッグやハードウェアの動作確認が行われる。
【００２２】
このように、本発明に係るマイクロコンピュータ１には、エミュレーションをサポートする機能が組み込まれている。よって、このマイクロコンピュータ１は、製品として出荷され得るだけでなく、エミュレーションにも用いられ得る。本発明に係るマイクロコンピュータ１とエミュレータとによって、エミュレーション環境が構築される。
【００２３】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係るマイクロコンピュータチップ１０を示す平面図である。このマイクロコンピュータチップ１０は、複数の第１電極パッド１１と複数の第２電極パッド１２とを備えている。
【００２４】
複数の第１電極パッド１１は、通常時（製品時）及びエミュレーション時に用いられる電極パッド（製品パッド）であり、それぞれ対応する入出力ポート６に接続される。図２に示されるように、これら複数の第１電極パッド１１は、チップの４辺に沿って単列に配置されている。つまり、これら複数の第１電極パッド１１は、チップ周縁部に単列に配置されている。複数の第１電極パッド１１は、チップ外部のリードにボンディングされる。製品時のボンディングの観点から、複数の第１電極パッド１１は、チップ周縁部において等間隔に配置されていることが好ましい。第１電極パッド１１の数としては、６４個が例示される（図２においては省略されている）。
【００２５】
複数の第２電極パッド１２は、エミュレーション時に専用に用いられる電極パッド（エミュレーションパッド）であり、上記エミュレーション回路７に接続される。よって、これら複数の第２電極パッド１２は、エミュレーション時のみに外部配線とボンディングされる。図２に示されるように、これら複数の第２電極パッド１２は、複数の第１電極パッド１１より内側に配置されている。よって、第２電極パッド１２が、製品時の第１電極パッド１１に対するボンディングの邪魔になることが防止される。第２電極パッド１２の数は、必要最小限でよく、１０〜２０個が例示される。そのため、図２に示されるように、複数の第２電極パッド１２は、複数の第１電極パッド１１の一部に沿って配置されている。
【００２６】
以上のように、本発明に係るマイクロコンピュータチップ１０によれば、エミュレーション専用の第２電極パッド１２が配置される。エミュレーションパッドと製品パッド（第１電極パッド１１）を兼用する必要がないので、マイクロコンピュータ開発時に、２種類以上のチップを用意する必要がなくなる。すなわち、無駄が省かれ、開発コストが削減される。また、エミュレーションパッドと製品パッドを兼用する必要がないので、マイクロコンピュータ１のパフォーマンスが低下することが防止される。
【００２７】
更に、本発明によれば、エミュレーション専用の第２電極パッド１２は、第１電極パッド１１の内側に配置される。第２電極パッド１２は、第１電極パッド１１が配置された列に追加されないので、チップ面積の増大が抑制される。また、このような複数の第２電極パッド１２の配置は、複数の第１電極パッド１１の配置に影響を与えない。よって、製品を製造する際に、複数の第２電極パッド１２は邪魔にならない。本発明に係るマイクロコンピュータチップ１０は製品としても用いられるので、これらのことは好適である。
【００２８】
また、図２に示されるように、第１電極パッド１１と第２電極パッド１２は、「千鳥状（ジグザグに）」に配置されてもよい。つまり、複数の第２電極パッド１２のそれぞれは、隣接する２つの第１電極パッド１１の間に対応するように配置されてもよい。これにより、第１電極パッド１１と第２電極パッド１２に接続される内部配線を、チップ内部において効率良く配置することが可能となる。従って、チップ１０の面積を縮小することが可能となる。
【００２９】
図３は、図２に示されたマイクロコンピュータチップ１０の線Ａ−Ａ’に沿った構造を示す断面図である。このマイクロコンピュータチップ１０において、ウエハ２１上に、例えば、入出力バッファ２２が形成されている。その入出力バッファ２２の上層には、層間絶縁膜２３を介して所定の配線２４が形成されている。その配線２４の上層には、上述の第２電極パッド１２が形成されている。そして、第２電極パッド１２と入出力バッファ２２は、配線２４とビア２５を介して、電気的に接続されている。
【００３０】
ここで、複数の第２電極パッド１２は、機能回路が形成された領域の上に配置される。例えば、図３に示されるように、第２電極パッド１２は、入出力バッファ２２の上部に形成されている。すなわち、このマイクロコンピュータチップ１０は、ＣＵＰ（Circuit Under Pad）構造を有している。これにより、マイクロコンピュータチップ１０の面積は、更に低減される。尚、第２電極パッド１２と同様に、第１電極パッド１１も集積回路領域の上に形成されていてもよい。この場合、マイクロコンピュータチップ１０の面積は、更に低減される。
【００３１】
図４は、本実施の形態に係るマイクロコンピュータ開発システム１００の構成を示す概念図である。このマイクロコンピュータ開発システム１００は、エミュレータ５０と端末（ＰＣ）６０を含んでいる。エミュレータ５０は、ソフトウェアのデバッグやハードウェアの動作確認がなされる環境を提供する。具体的には、このエミュレータ５０は、開発されるマイクロコンピュータチップ１０が搭載される「品種ボード３１」と、エミュレーションに必要な共通の機能（ＣＰＵ／ＲＯＭの代替、状態モニタ等）を提供するエバチップ４０等が搭載される「共通ボード４１」を備えている。これら品種ボード３１及び共通ボード４１によって、エミュレーション環境が構築される。尚、品種ボード３１は、差し換え可能である。また、品種ボード３１には、ケーブルを介してユーザシステムが接続される。
【００３２】
端末６０は、エミュレータ５０と接続可能であり、ユーザインターフェースを提供する。この端末６０には、配布されるソフトウェア開発サポートソフトウェア７０がインストールされる。ユーザは、このソフトウェア開発サポートソフトウェア７０を実行し、端末６０の表示部に表示される情報を参照しながら、エミュレータ５０に各種指示を与えることができる。エミュレータ５０は、ユーザからの指示に従って、エミュレーションを実行する。
【００３３】
ソフトウェアの開発時、本発明に係るマイクロコンピュータチップ１０の複数の第１電極パッド１１と複数の第２電極パッド１２が、リード（外部配線）にボンディングされる。その後、樹脂封入工程を経て、パッケージ３０が得られる。この時のパッケージ３０としては、ＢＧＡ（Ball Grid Array）が例示される。このＢＧＡパッケージは、チップを搭載する基板の自由度が比較的高いので、第１電極パッド１１と第２電極パッド１２の両方に対してボンディングすることが容易となる。このように形成されたパッケージ３０が、上記品種ボード３１に搭載される。
【００３４】
パッケージ３０に含まれるチップ１０の複数の第２電極パッド１２は、共通ボード４１上のエバチップ（制御装置）４０に接続される。つまり、開発されるマイクロコンピュータチップ１０のエミュレーション回路７は、所定の配線を介して、エバチップ４０に接続される。エバチップ４０は、ユーザからの指示に従って各種コマンドを出力する。出力されたコマンドは、複数の第２電極パッド１２、エミュレーション回路７を介して、直接周辺回路５に供給される。ここで、複数の第２電極パッド１２の数は、例えば１０個であり、エバチップ４０からのコマンドはパラレルに供給される。このようにして、エバチップ４０は、エミュレーションの制御を行う。ユーザは、このエミュレータ５０を用いることによって、効率良くソフトウェアを開発することが可能となる。
【００３５】
ソフトウェアが開発された後、製品としてのパッケージが製造される。この製品としても、同じマイクロコンピュータチップ１０が用いられる。但し、製品時においては、複数の第１電極パッド１１のみがリード（外部配線）にボンディングされる。その後、樹脂封入工程を経て、製品用のパッケージが製造される。この時のパッケージとしては、ＱＦＰ（Quad Flat Package）が例示される。このように、開発時と製品時において、用いられるマイクロコンピュータチップ１０は同一であるが、パッケージが異なり得る。
【００３６】
図５は、本発明に係るマイクロコンピュータの開発方法を要約して示すフローチャートである。まず、図２に示されたマイクロコンピュータチップ１０が提供される（ステップＳ１）。次に、ＲＯＭ４に格納されるソフトウェアの開発が行われる。そのために、開発用のパッケージ、例えばＢＧＡタイプのパッケージが用いられる。ここで、第１電極パッド１１及び第２電極パッド１２が、外部配線にボンディングされている（ステップＳ２）。次に、その開発用のパッケージ３０と図４に示されたマイクロコンピュータ開発システム１００を利用することによって、エミュレーションが行われる。このようにして、ソフトウェアが開発される（ステップＳ３）。
【００３７】
続いて、製品が製造される。具体的には、同じマイクロコンピュータチップ１０が提供され、上記ステップで開発されたソフトウェアがＲＯＭ４（記憶領域）に書き込まれる（ステップＳ４）。次に、製品用のパッケージが作成される。例えばＱＦＰタイプのパッケージが用いられる。また、ここでは、第１電極パッド１１のみが、外部配線にボンディングされている（ステップＳ５）。このようにして、製品が完成する（ステップＳ６）。
【００３８】
（第２の実施の形態）
図２において、複数の第２電極パッド１２は、チップ１０の四辺に沿って配置されているが、それら複数の第２電極パッド１２の配置は、それに限られない。
【００３９】
図６は、本発明の第２の実施の形態に係るマイクロコンピュータチップ１０の一例を示す平面図である。第１の実施の形態と同様に、複数の第２電極パッド１２は、複数の第１電極パッド１１の内側に配置されている。ここで、複数の第２電極パッド１２は、分散されずに、所定の領域に集中して配置される。従って、第２電極パッド１２に接続されるエミュレーション回路７の構成要素を、一箇所に集中させることが容易になる。これにより、エミュレーション時のみに用いられるエミュレーション回路７が、メインの回路を圧迫することが防止される。これにより、チップ面積の増大が抑制される。
【００４０】
図７は、マイクロコンピュータチップ１０の他の例を示す平面図である。第一の実施の形態と同様に、複数の第２電極パッド１２は、複数の第１電極パッド１１の内側に配置されている。また、図６における場合と同様に、複数の第２電極パッド１２は、一箇所に集中して配置されている。更に、この例においては、複数の第２電極パッド１２は、チップの一辺に沿って一方向に配置されている。これによる効果は以下の通りである。
【００４１】
上述の通り、エミュレーション用のパッケージ３０を製造する際、第１電極パッド１１と第２電極パッド１２の両方が、リードにボンディングされる。従って、ワイヤボンディングの場合、第１電極パッド１１にボンディングされるワイヤと、第２電極パッドにボンディングされるワイヤが接触しやすくなる。特に、樹脂封入工程時、注入される樹脂によって、ボンディングワイヤがたわみ、隣接するワイヤに接触しやすくなる。この例によれば、複数の第２電極パッド１２が一方向に沿って配置されている。このため、樹脂の注入方向を調整することによって、ボンディングワイヤがたわまないように樹脂を注入することが可能となる。これにより、ボンディングワイヤ同士の接触が防止され、短絡が防止される。
【００４２】
尚、本実施の形態においても、第１電極パッド１１と第２電極パッド１２が「千鳥状」に配置されることが好ましい。また、マイクロコンピュータチップ１０が、図３に示されたＣＵＰ構造を有していることが好ましい。これにより、マイクロコンピュータチップ１０の面積の増大が抑制される。
【００４３】
以上に説明されたように、本発明によれば、マイクロコンピュータの開発コストが削減される。また、マイクロコンピュータのパフォーマンスが低下することが防止される。更に、チップの面積の増大が抑制される。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明に係るマイクロコンピュータの構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態に係るマイクロコンピュータチップを示す平面図である。
【図３】図３は、図２に示されたマイクロコンピュータチップの線Ａ−Ａ’に沿った構造を示す断面図である。
【図４】図４は、本発明の第１の実施の形態に係るマイクロコンピュータ開発システムの構成を示す概念図である。
【図５】図５は、本発明の第１の実施の形態に係るマイクロコンピュータ開発方法を示すフローチャートである。
【図６】図６は、本発明の第２の実施の形態に係るマイクロコンピュータチップの一例を示す平面図である。
【図７】図７は、本発明の第２の実施の形態に係るマイクロコンピュータチップの他の例を示す平面図である。
【符号の説明】
【００４５】
１    マイクロコンピュータ
２    バス
３    ＣＰＵ
４    ＲＯＭ
５    周辺回路
６    入出力ポート
７    エミュレーション回路
１０    マイクロコンピュータチップ
１１    第１電極パッド
１２    第２電極パッド
２１    ウエハ
２２    入出力バッファ
２３    層間絶縁膜
２４    配線
２５    ビア
３０    パッケージ
３１    品種ボード
４０    エバチップ
４１    共通ボード
５０    エミュレータ
６０    端末
７０    ソフトウェア開発サポートソフトウェア
１００    マイクロコンピュータ開発システム
【図１】
2006134107.tif 000003
【図２】
2006134107.tif 000004
【図３】
2006134107.tif 000005
【図４】
2006134107.tif 000006
【図５】
2006134107.tif 000007
【図６】
2006134107.tif 000008
【図７】
2006134107.tif 000009