(57)【要約】      （修正有）【課題】制御端子の本数の増加を防止すると共に,消費電流を大幅に低減する。【解決手段】共通端子RF_COM,端子RF_1〜RF_3,接地端子GND_1〜GND_3,制御端子Cont_1〜Cont_3,共通端子RF_COMと端子RF_1〜RF_3との間に直列に接続され,抵抗RT_1〜RT_3を介してゲートが制御端子Cont_1〜Cont_3に結合されたスルーFETQ_1〜Q_3,端子RF_1〜RF_3と接地端子GND_1〜GND_3との間にそれぞれ並列に接続されたシャントFET Q_S1A及びQ_S1B,Q_S1A及びQ_S1B,Q_S3A及びQ_S3Bとを備え、シャントFET Q_S1A及びQ_S1B,Q_S2A及びQ_S2B,Q_S3A及びQ_S3Bのゲートがそれぞれ抵抗R_S1A及びR_S1B,R_S2A及びR_S2B,R_S3A及びR_S3Bを介して対応する制御端子Cont_1〜Cont_3に結合されており,１つの制御端子にのみハイレベルが供給され他の制御端子にはローレベルが供給されて,共通端子と対応する１つの端子との間のみが導通状態となり,かつこの端子を除く他の端子と共通端子との間が遮断状態となる。【選択図】図１
2006121187.tif 000002
【特許請求の範囲】
【請求項１】
共通端子と、
第１の端子、第２の端子、…、第ｎ（ｎは３以上の自然数）の端子と、
第１の接地端子、第２の接地端子、…、第ｎの接地端子と、
第１の制御端子、第２の制御端子、…、第ｎの制御端子と、
前記共通端子と前記第１の端子との間にソース、ドレインが直列に接続され、第１の抵抗を介してゲートが前記第１の制御端子に結合された第１のスルーＦＥＴと、
前記共通端子と前記第２の端子との間にソース、ドレインが直列に接続され、第２の抵抗を介してゲートが前記第２の制御端子に結合された第２のスルーＦＥＴと、
…          …
前記共通端子と前記第ｎの端子との間にソース、ドレインが直列に接続され、第ｎの抵抗を介してゲートが前記第ｎの制御端子に結合された第ｎのスルーＦＥＴと、
前記第１の端子と前記第１の接地端子との間にソース、ドレインがそれぞれ並列に接続された第１１、第１２、…、第１（ｎ−１）のシャントＦＥＴと、
前記第２の端子と前記第２の接地端子との間にソース、ドレインがそれぞれ並列に接続された第２１、第２２、…、第２（ｎ−１）のシャントＦＥＴと、
…          …
前記第ｎの端子と前記第ｎの接地端子との間にソース、ドレインがそれぞれ並列に接続された第ｎ１、第ｎ２、…、第ｎ（ｎ−１）のシャントＦＥＴと、
を備え、
前記第１１〜第１（ｎ−１）のシャントＦＥＴのゲートが、それぞれ第１１〜第１（ｎ−１）の抵抗を介して、前記第１の制御端子を除く前記第２〜第ｎの制御端子のそれぞれに結合され、
前記第２１〜第２（ｎ−１）のシャントＦＥＴのゲートが、それぞれ第２１〜第２（ｎ−１）の抵抗を介して、前記第２の制御端子を除く前記第１の制御端子、前記第３〜第ｎの制御端子のそれぞれに結合され、
…          …
前記第ｎ１〜第ｎ（ｎ−１）のシャントＦＥＴのゲートが、それぞれ第ｎ１〜第ｎ（ｎ−１）の抵抗を介して、前記第ｎの制御端子を除く前記第１〜第ｎ−１の制御端子のそれぞれに結合されており、
第Ｊ（Ｊは１以上、ｎ以下の自然数）の制御端子にのみ第１の電位が供給され、他の前記制御端子には前記第１の電位より低い第２の電位が供給されたときに、前記共通端子と第Ｊの端子との間が導通状態となり、
かつ、前記第１の端子から前記第ｎの端子のうち前記第Ｊの端子を除くものと前記共通端子との間が遮断状態となることを特徴とする半導体切替回路。
【請求項２】
前記第１〜第ｎのスルーＦＥＴ、および前記第１１〜第１（ｎ−１）、第２１〜第２（ｎ−１）、…、第ｎ１〜第ｎ（ｎ−１）のシャントＦＥＴは、複数のゲートを有するマルチゲートＦＥＴであることを特徴とする請求項１記載の半導体切替回路。
【請求項３】
前記共通端子と第１〜第ｎのスルーＦＥＴのソース又はドレインとの間にそれぞれ接続された第１の容量と、
前記第１の端子と前記１（ｎ−１）のＦＥＴのソース又はドレインとの間に接続された第１Ａの容量と、
前記第２の端子と前記２（ｎ−１）のＦＥＴのソース又はドレインとの間に接続された第２Ａの容量と、
…          …
前記第ｎの端子と前記ｎ（ｎ−１）のＦＥＴのソース又はドレインとの間に接続された第ｎＡの容量と、
前記第１の接地端子と前記１（ｎ−１）のＦＥＴのドレイン又はソースとの間に接続された第１Ｂの容量と、
前記第２の接地端子と前記２（ｎ−１）のＦＥＴのドレイン又はソースとの間に接続された第２Ｂの容量と、
…          …
前記第ｎの接地端子と前記ｎ（ｎ−１）のＦＥＴのドレイン又はソースとの間に接続された第ｎＢの容量と、
をさらに備えることを特徴とする請求項第１又は２記載の半導体切替回路。
【請求項４】
前記第１〜第ｎのスルーＦＥＴのソースあるいはドレインと、前記共通端子との接続点に、抵抗素子を介して結合された電源端子をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の半導体切替回路。
【請求項５】
前記第１〜第ｎのスルーＦＥＴ、および前記第１１〜第１（ｎ−１）、第２１〜第２（ｎ−１）、…、第ｎ１〜第ｎ（ｎ−１）のシャントＦＥＴは、化合物半導体基板上に形成されたＦＥＴであることを特徴とする請求項１乃至４のいずれかに記載の半導体切替回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体切替回路に係わり、例えばＳＰｎＴ（Single-Pole n-Throw）切替スイッチに好適なものに関する。
【背景技術】
【０００２】
例えば、携帯電話機において１つのアンテナで高周波信号の送受信の切り替えを行うための切替スイッチとして、ＳＰ３Ｔスイッチが幅広く用いられている。
【０００３】
このような１ＧＨｚ以上の高周波スイッチは、多くの場合、高い電子移動度を有し高周波領域で優れた特性を有するＧａＡｓ等の化合物半導体で構成される。
【０００４】
しかし、化合物半導体では、ＰチャネルＦＥＴは実現困難である。よって、スイッチングの制御に必要なロジック回路をＯＲ回路を用いて構成しようとした場合、ＮチャネルＦＥＴのみ、あるいはＮチャネルＦＥＴと抵抗、あるいはＮチャネルＦＥＴとダイオード等で構成することとなり、いずれの場合にも待機時に消費電流が生じる。
【０００５】
待機時の消費電流をゼロにする必要がある場合は、ロジック回路を外付けのＣＭＯＳ回路で構成しなければならない。しかしその場合、制御端子が６本必要となる。
【０００６】
これにより、パッド数が増加し必然的にチップサイズが大きくなり、低コスト化が厳しく要求されるスイッチＩＣにおいて致命的な問題となる。
【０００７】
また、実装基板上に多くの配線の引き回しが必要になると共に、制御用のロジックＩＣが別途必要になるということで、実装面積が増大すると共にコストも増加することとなる。
【０００８】
そこで、従来のＳＰ３Ｔスイッチでは、ＯＲ回路を内蔵せざるを得ず、その結果消費電流の増大を招いていた。
【０００９】
このように、従来のシャント型ＳＰ３Ｔスイッチでは、制御端子を３本以内に抑えつつ待機時の消費電流を減少させることは困難であった。
【００１０】
以下、従来の半導体切替回路を開示する文献を記載する。
【特許文献１】特開２０００−６８８０７号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記事情に鑑み、制御端子の増加を抑制すると共に、待機時の消費電流の低減が可能な半導体切替回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体切替回路は、
共通端子と、
第１の端子、第２の端子、…、第ｎ（ｎは３以上の自然数）の端子と、
第１の接地端子、第２の接地端子、…、第ｎの接地端子と、
第１の制御端子、第２の制御端子、…、第ｎの制御端子と、
前記共通端子と前記第１の端子との間にソース、ドレインが直列に接続され、第１の抵抗を介してゲートが前記第１の制御端子に結合された第１のスルーＦＥＴと、
前記共通端子と前記第２の端子との間にソース、ドレインが直列に接続され、第２の抵抗を介してゲートが前記第２の制御端子に結合された第２のスルーＦＥＴと、
…          …
前記共通端子と前記第ｎの端子との間にソース、ドレインが直列に接続され、第ｎの抵抗を介してゲートが前記第ｎの制御端子に結合された第ｎのスルーＦＥＴと、
前記第１の端子と前記第１の接地端子との間にソース、ドレインがそれぞれ並列に接続された第１１、第１２、…、第１（ｎ−１）のシャントＦＥＴと、
前記第２の端子と前記第２の接地端子との間にソース、ドレインがそれぞれ並列に接続された第２１、第２２、…、第２（ｎ−１）のシャントＦＥＴと、
…          …
前記第ｎの端子と前記第ｎの接地端子との間にソース、ドレインがそれぞれ並列に接続された第ｎ１、第ｎ２、…、第ｎ（ｎ−１）のシャントＦＥＴとを備え、
前記第１１〜第１（ｎ−１）のシャントＦＥＴのゲートが、それぞれ第１１〜第１（ｎ−１）の抵抗を介して、前記第１の制御端子を除く前記第２〜第ｎの制御端子のそれぞれに結合され、
前記第２１〜第２（ｎ−１）のシャントＦＥＴのゲートが、それぞれ第２１〜第２（ｎ−１）の抵抗を介して、前記第２の制御端子を除く前記第１の制御端子、前記第３〜第ｎの制御端子のそれぞれに結合され、
…          …
前記第ｎ１〜第ｎ（ｎ−１）のシャントＦＥＴのゲートが、それぞれ第ｎ１〜第ｎ（ｎ−１）の抵抗を介して、前記第ｎの制御端子を除く前記第１〜第ｎ−１の制御端子のそれぞれに結合されており、
第Ｊ（Ｊは１以上、ｎ以下の自然数）の制御端子にのみ第１の電位が供給され、他の前記制御端子には前記第１の電位より低い第２の電位が供給されたときに、前記共通端子と第Ｊの端子との間が導通状態となり、
かつ、前記第１の端子から前記第ｎの端子のうち前記第Ｊの端子を除くものと前記共通端子との間が遮断状態となることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体切替回路によれば、制御端子の増加を招くことなく、待機時における消費電流を低減することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態による半導体切替回路について、図面を参照して説明する。
【００１５】
（１）実施の形態１
本実施の形態１は、図１に示されるように、１つの共通の高周波信号用端子ＲＦ_ＣＯＭ、３つの高周波信号用端子ＲＦ_１、ＲＦ_２、ＲＦ_３、３つの制御端子Ｃｏｎｔ_１、Ｃｏｎｔ_２、Ｃｏｎｔ_３、３つの高周波接地端子ＧＮＤ_１、ＧＮＤ_２、ＧＮＤ_３、さらに３つのスルーＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｔ３、３つのシャントＦＥＴ  Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａ、３つのシャントＦＥＴ  Ｑ_Ｓ１Ｂ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ３Ｂ、３組ずつの抵抗Ｒ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔ３、抵抗Ｒ_Ｓ１Ａ、Ｒ_Ｓ２Ａ、Ｒ_Ｓ３Ａ、抵抗Ｒ_Ｓ１Ｂ、Ｒ_Ｓ２Ｂ、Ｒ_Ｓ３Ｂを有する。
【００１６】
そして、上記回路要素の接続関係は以下の通りである。
【００１７】
端子ＲＦ_ＣＯＭと端子ＲＦ_１端子、端子ＲＦ_ＣＯＭと端子ＲＦ_２端子、端子ＲＦ_ＣＯＭと端子ＲＦ_３端子との間には、それぞれスルーＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｔ３のドレイン、ソースが直列に接続されており、それぞれのゲートは高抵抗Ｒ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔ３を介して制御端子Ｃｏｎｔ_１、Ｃｏｎｔ_２、Ｃｏｎｔ_３に結合されている。
【００１８】
端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３との間には、それぞれシャントＦＥＴ  Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａのドレイン、ソースが直列に接続されている。
【００１９】
シャントＦＥＴ  Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａとそれぞれ並列に、端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３との間には、それぞれシャントＦＥＴ  Ｑ_Ｓ１Ｂ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ３Ｂのドレイン、ソースが直列に接続されている。
【００２０】
シャントＦＥＴ Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａのそれぞれのゲートは、高抵抗Ｒ_Ｓ１Ａ、Ｒ_Ｓ２Ａ、Ｒ_Ｓ３Ａを介して制御端子Ｃｏｎｔ_３、Ｃｏｎｔ_１、Ｃｏｎｔ_１に結合されている。
【００２１】
シャントＦＥＴ Ｑ_Ｓ１Ｂ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ３Ｂのそれぞれのゲートは、高抵抗Ｒ_Ｓ１Ｂ、Ｒ_Ｓ２Ｂ、Ｒ_Ｓ３Ｂを介して制御端子Ｃｏｎｔ_２、Ｃｏｎｔ_３、Ｃｏｎｔ_２に結合されている。
【００２２】
このように、本実施の形態１では、端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３との間に、シャントＦＥＴ  Ｑ_Ｓ１Ａ及びＱ_Ｓ１Ｂ、Ｑ_Ｓ２Ａ及びＱ_Ｓ２Ｂ、Ｑ_Ｓ３Ａ及びＱ_Ｓ３Ｂが対になって並列に接続されている。
【００２３】
そして、各制御端子Ｃｏｎｔ_１、Ｃｏｎｔ_２、Ｃｏｎｔ_３の電位により、次の３つのモードを切り替えることができる。
【００２４】
（Ａ）制御端子Ｃcont_１＝ハイレベル、Ｃcont_２＝ローレベル、Ｃcont_３＝ローレベルの時；
オン状態となるＦＥＴは、Ｑ_Ｔ１、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａであり、オフ状態となるＦＥＴは、Ｑ_Ｔ２、Ｑ_Ｔ３、Ｑ_Ｓ１Ａ、Ｑ_Ｓ１Ｂである。
【００２５】
よって、端子ＲＦ_ＣＯＭと端子ＲＦ_１との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間、および端子ＲＦ_ＣＯＭと端子ＲＦ_３との間は遮断状態となる。
【００２６】
（Ｂ）制御端子Ｃcont_２＝ハイレベル、Ｃcont_１＝ローレベル、Ｃcont_３＝ローレベルの時；
オン状態となるＦＥＴは、Ｑ_Ｔ２、Ｑ_Ｓ１Ｂ、Ｑ_Ｓ３Ｂであり、オフ状態となるＦＥＴは、Ｑ_Ｔ１、Ｑ_Ｔ３、Ｑ_Ｓ２Ａ、Ｑ_Ｓ２Ｂである。
【００２７】
これにより、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_１の間、および端子ＲＦ_ＣＯＭと端子ＲＦ_３との間は遮断状態となる。
【００２８】
（Ｃ）制御端子Ｃcont_３＝ハイレベル、Ｃcont_１＝ローレベル、Ｃcont_２＝ローレベルの時；
オン状態となるＦＥＴは、Ｑ_Ｔ３、Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ｂであり、オフ状態となるＦＥＴは、Ｑ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｓ３Ａ、Ｑ_Ｓ３Ｂである。
【００２９】
この時、端子ＲＦ_ＣＯＭと端子ＲＦ_３との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_１の間、および端子ＲＦ_ＣＯＭと端子ＲＦ_２との間は遮断状態となる。
【００３０】
このように、遮断状態ではスルーＦＥＴがオフとなり、シャントＦＥＴがオンとなることにより、２端子間のアイソレーションを高めている。
【００３１】
ここで、それぞれのＦＥＴのゲートに接続されている抵抗は、すべて高周波信号が漏れないように十分な高い抵抗値を有しており、各抵抗におけるゲートに接続されない側の端子は、上記機能が実現されるように制御端子に接続されている。
【００３２】
また、接地端子ＧＮＤ_１、ＧＮＤ_２、ＧＮＤ_３は、本実施の形態をチップ化した際にその外部で高周波信号が洩れないように接地されることが望ましい。
【００３３】
ここで、上記回路を製品化する際には、接地端子ＧＮＤ_１、ＧＮＤ_２、ＧＮＤ_３はボンディングワイヤで外部端子に接続される。このボンディングワイヤには寄生インダクタンスが存在し、完全に接地された状態ではない。よって、これら３本の接地端子を集積回路内で束ねてしまうと、その経路を通じて高周波信号の漏れが生じ、端子ＲＦ_１、ＲＦ_２、ＲＦ_３の相互間におけるアイソレーション特性が劣化するおそれがある。
【００３４】
そこで、上述したように、各シャントＦＥＴ対、即ちＦＥＴ  Ｑ_Ｓ１Ａ及びＱ_Ｓ１Ｂ、Ｑ_Ｓ２Ａ及びＱ_Ｓ２Ｂ、Ｑ_Ｓ３Ａ及びＱ_Ｓ３Ｂが、それぞれ独立した高周波信号用の接地端子ＧＮＤ_１、ＧＮＤ_２、ＧＮＤ_３に接続されている点は重要である。
【００３５】
但し、バンプ実装等によって、接地端子ＧＮＤ_１、ＧＮＤ_２、ＧＮＤ_３が理想的な高周波信号対応型の接地端子とみなし得る場合には、集積回路内部において共通接続してもよい。
【００３６】
本実施の形態１によれば、消費電流を要するロジック回路等で構成された制御回路は実質的に存在しないにも拘らず、制御端子は３本のみでＳＰ３Ｔスイッチを実現することができる。
【００３７】
尚、ＦＥＴのゲートに逆方向リーク電流が生じる場合にのみ、消費電流を発生させる要因となる。しかし、その場合の電流値は極めて僅かであり、実質的には殆ど無視し得る程度であるので、事実上消費電流がゼロであるＳＰ３Ｔを実現することが可能である。
【００３８】
ここで、上記実施の形態１と対比するため、比較例によるＳＰ３Ｔスイッチの構成を図２に示す。
【００３９】
この比較例では、上記実施の形態１と異なり、端子ＲＦ_１、ＲＦ_２、ＲＦ_３と、共通接続された接地端子とのそれぞれの間に、一つのシャントＦＥＴ  Ｑ_Ｓ１、Ｑ_Ｓ２、Ｑ_Ｓ３が接続されている。
【００４０】
そして、上記実施の形態１における対のシャントＦＥＴの替わりに、制御回路として３つの２入力ＯＲ回路が用いられている。即ち、スルーＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｔ３と、シャントＦＥＴ  Ｑ_Ｓ１、Ｑ_Ｓ２、Ｑ_Ｓ３との間に、ＯＲ回路ＯＲ_１、ＯＲ_２、ＯＲ_３が設けられている。
【００４１】
例えば、制御端子Ｃcont_１がハイレベル、Ｃcont_２がローレベル、Ｃcont_３がローレベルの場合を例にとると、オン状態となるＦＥＴはＱ_Ｔ１、Ｑ_Ｓ２、Ｑ_Ｓ３であり、オフ状態となるＦＥＴはＱ_Ｔ２、Ｑ_Ｔ３、Ｑ_Ｓ１である。
【００４２】
これにより、端子ＲＦ_ＣＯＭと端子ＲＦ_１との間のみが導通状態となり、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間、および端子ＲＦ_ＣＯＭと端子ＲＦ_３との間は遮断状態となる。
【００４３】
このように比較例では、スイッチングの制御に必要なロジック回路をＯＲ回路を用いて構成しており、さらに待機時に消費電流が生じないように、このＯＲ回路を外付けのＣＭＯＳ回路で構成している。しかし、上述したように、制御端子が少なくとも６本必要となり、チップサイズの増加及びコストの増大を招くこととなる。
【００４４】
これに対し上記実施の形態１によれば、制御端子の増加を防止し、かつ待機時における消費電流を実質的にゼロにすることが可能である。
【００４５】
（２）実施の形態２
本発明の実施の形態２によるＳＰ３Ｔスイッチ回路の構成を図３に示す。
【００４６】
本実施の形態２は上記実施の形態１と比較し、端子ＲＦ_ＣＯＭとスルーＦＥＴ  Ｑ_Ｔ１〜Ｑ_Ｔ３のそれぞれの一端との間に、ＤＣ成分を除去するための容量Ｃ１が接続され、さらに端子ＲＦ_１〜ＲＦ_３、ＧＮＤ_１〜ＧＮＤ_３と、それぞれ接続されているシャントＦＥＴ  Ｑ_Ｓ１Ｂ〜Ｑ_Ｓ３Ｂとの間に、ＤＣ成分を除去するための容量Ｃ２〜Ｃ７が接続されている点で相違する。
【００４７】
ここで重要な点は、上記実施の形態１において説明したように、端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３との間に、シャントＦＥＴ  Ｑ_Ｓ１Ａ及びＱ_Ｓ１Ｂ、Ｑ_Ｓ２Ａ及びＱ_Ｓ２Ｂ、Ｑ_Ｓ３Ａ及びＱ_Ｓ３Ｂが対になって並列に接続されているが、各端子ＲＦ_１〜ＲＦ_３、ＧＮＤ_１〜ＧＮＤ_３と、それぞれ接続されているシャントＦＥＴ  Ｑ_Ｓ１Ｂ〜Ｑ_Ｓ３Ｂとの間に、独立して容量Ｃ２〜Ｃ７がそれぞれ設けられている点である。これにより、それぞれの端子毎にＤＣ成分を除去し、高周波特性を向上させることができる。
【００４８】
尚、このようなＤＣ成分除去用の容量は必要であるため、上記実施の形態１では集積回路の外部に容量を設けることになる。これに対し、本実施の形態２では容量Ｃ１〜Ｃ７が回路内に設けられているので、外付けの必要が無く、装置面積の縮小及びコスト低減に寄与することができる。
【００４９】
なお、容量Ｃ１〜Ｃ７の具体的な構成については限定しないが、例えばＭＩＭ（金属−絶縁体−金属）容量により形成した場合には、容量の値を高精度に設定することができる。
【００５０】
これにより、容量の値を、ボンディングワイヤ等の外囲器の直列寄生インダクタンスと所望の周波数で直列共振する値に高い精度で調整することが可能となり、ＳＰ３Ｔスイッチとしての特性を十分に引き出すことが可能となる。
【００５１】
（３）実施の形態３
本発明の実施の形態３によるＳＰ３Ｔスイッチ回路の構成を図４に示す。
【００５２】
上記実施の形態２では、スルーＦＥＴ  Ｑ_Ｔ１〜Ｑ_Ｔ３、シャントＦＥＴ  Ｑ_Ｓ１Ａ〜Ｑ_Ｓ３Ａ、Ｑ_Ｓ１Ｂ〜Ｑ_Ｓ３ＢをシングルゲートＦＥＴにより構成している。これに対し、本実施の形態３ではこれらのＦＥＴを全てマルチゲートＦＥＴにより構成している点で相違する。
【００５３】
ここで、図４に示されたＦＥＴはトリプルゲートＦＥＴに相当するが、これに限らずゲートが２本以上存在するものであればよい。
【００５４】
このように、マルチゲートＦＥＴを用いて構成することにより、本実施の形態３によれば最大許容入力電力が大きくなる。本実施の形態のその他の構成、効果は上記実施の形態２と同様であり、説明を省略する。
【００５５】
（４）実施の形態４
本実施の形態４は、図３に示された上記実施の形態２におけるＳＰ３Ｔスイッチの構成を、ＳＰ４Ｔスイッチに適用した場合に相当し、その構成を図５に示す。
【００５６】
端子ＲＦ_ＣＯＭと端子ＲＦ_１端子、端子ＲＦ_ＣＯＭと端子ＲＦ_２端子、端子ＲＦ_ＣＯＭと端子ＲＦ_３端子、端子ＲＦ_ＣＯＭと端子ＲＦ_４端子との間には、それぞれスルーＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｔ３、Ｑ_Ｔ４のドレイン、ソースが直列に接続されており、それぞれのゲートは高抵抗Ｒ_Ｔ１、Ｒ_Ｔ２、Ｒ_Ｔ３、Ｒ_Ｔ４を介して制御端子Ｃｏｎｔ_１、Ｃｏｎｔ_２、Ｃｏｎｔ_３、Ｃｏｎｔ_４に結合されている。
【００５７】
端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３、端子ＲＦ_４と接地端子ＧＮＤ_４との間には、それぞれシャントＦＥＴ  Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａ、Ｑ_Ｓ４Ａのドレイン、ソースが直列に接続されている。
【００５８】
シャントＦＥＴ  Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａ、Ｑ_Ｓ４Ａとそれぞれ並列に、端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３、端子ＲＦ_４と接地端子ＧＮＤ_４との間には、それぞれシャントＦＥＴ  Ｑ_Ｓ１Ｂ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ３Ｂ、Ｑ_Ｓ４Ｂのドレイン、ソースが直列に接続されている。
【００５９】
シャントＦＥＴ  Ｑ_Ｓ１Ａ及びＱ_Ｓ１Ｂ、Ｑ_Ｓ２Ａ及びＱ_Ｓ２Ｂ、Ｑ_Ｓ３Ａ及びＱ_Ｓ３Ｂ、Ｑ_Ｓ４Ａ及びＱ_Ｓ４Ｂとそれぞれ並列に、端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３、端子ＲＦ_４と接地端子ＧＮＤ_４との間には、それぞれシャントＦＥＴ  Ｑ_Ｓ１Ｃ、Ｑ_Ｓ２Ｃ、Ｑ_Ｓ３Ｃ、Ｑ_Ｓ４Ｃのドレイン、ソースが直列に接続されている。
【００６０】
シャントＦＥＴ Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａ、Ｑ_Ｓ４Ａのそれぞれのゲートは、高抵抗Ｒ_Ｓ１Ａ、Ｒ_Ｓ２Ａ、Ｒ_Ｓ３Ａ、Ｒ_Ｓ４Ａを介して制御端子Ｃｏｎｔ_３、Ｃｏｎｔ_１、Ｃｏｎｔ_１、Ｃｏｎｔ_１に結合されている。
【００６１】
シャントＦＥＴ Ｑ_Ｓ１Ｂ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ３Ｂ、Ｑ_Ｓ４Ｂのそれぞれのゲートは、高抵抗Ｒ_Ｓ１Ｂ、Ｒ_Ｓ２Ｂ、Ｒ_Ｓ３Ｂ、Ｒ_Ｓ４Ｂを介して制御端子Ｃｏｎｔ_２、Ｃｏｎｔ_３、Ｃｏｎｔ_２、Ｃｏｎｔ_２に結合されている。
【００６２】
シャントＦＥＴ Ｑ_Ｓ１Ｃ、Ｑ_Ｓ２Ｃ、Ｑ_Ｓ３Ｃ、Ｑ_Ｓ４Ｃのそれぞれのゲートは、高抵抗Ｒ_Ｓ１Ｃ、Ｒ_Ｓ２Ｃ、Ｒ_Ｓ３Ｃ、Ｒ_Ｓ４Ｃを介して制御端子Ｃｏｎｔ_４、Ｃｏｎｔ_４、Ｃｏｎｔ_４、Ｃｏｎｔ_３に結合されている。
【００６３】
このように、本実施の形態４では、端子ＲＦ_１と接地端子ＧＮＤ_１、端子ＲＦ_２と接地端子ＧＮＤ_２、端子ＲＦ_３と接地端子ＧＮＤ_３、端子ＲＦ_４と接地端子ＧＮＤ_４との間に、シャントＦＥＴ  Ｑ_Ｓ１Ａ及びＱ_Ｓ１Ｂ及びＱ_Ｓ１Ｃ、Ｑ_Ｓ２Ａ及びＱ_Ｓ２Ｂ及びＱ_Ｓ２Ｃ、Ｑ_Ｓ３Ａ及びＱ_Ｓ３Ｂ及びＱ_Ｓ３Ｃがそれぞれ３組ずつ並列に接続されている。
【００６４】
そして、各制御端子Ｃｏｎｔ_１、Ｃｏｎｔ_２、Ｃｏｎｔ_３、Ｃｏｎｔ_４の電位により、次の４つのモードを切り替えることができる。
【００６５】
（Ａ）制御端子Ｃcont_１＝ハイレベル、Ｃcont_２＝ローレベル、Ｃcont_３＝ローレベル、Ｃcont_４＝ローレベルの時；
オン状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｓ２Ａ、Ｑ_Ｓ３Ａ、Ｑ_Ｓ４Ａであり、オフ状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ２、Ｑ_Ｔ３、Ｑ_Ｔ４、Ｑ_Ｓ１Ａ、Ｑ_Ｓ１Ｂ、Ｑ_Ｓ１Ｃである。
【００６６】
よって、端子ＲＦ_ＣＯＭと端子ＲＦ_１との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間、端子ＲＦ_ＣＯＭと端子ＲＦ_３との間、および端子ＲＦ_ＣＯＭと端子ＲＦ_４との間は遮断状態となる。
【００６７】
（Ｂ）制御端子Ｃcont_２＝ハイレベル、Ｃcont_１＝ローレベル、Ｃcont_３＝ローレベル、Ｃcont_４＝ローレベルの時；
オン状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ２、Ｑ_Ｓ１Ｂ、Ｑ_Ｓ３Ｂ、Ｑ_Ｓ４Ｂであり、オフ状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｔ３、Ｑ_Ｔ４、Ｑ_Ｓ２Ａ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ２Ｃである。
【００６８】
よって、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_１との間、端子ＲＦ_ＣＯＭと端子ＲＦ_３との間、および端子ＲＦ_ＣＯＭと端子ＲＦ_４との間は遮断状態となる。
【００６９】
（Ｃ）制御端子Ｃcont_３＝ハイレベル、Ｃcont_１＝ローレベル、Ｃcont_２＝ローレベル、Ｃcont_４＝ローレベルの時；
オン状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ３、Ｑ_Ｓ１Ａ、Ｑ_Ｓ２Ｂ、Ｑ_Ｓ４Ｃであり、オフ状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｔ４、Ｑ_Ｓ３Ａ、Ｑ_Ｓ３Ｂ、Ｑ_Ｓ３Ｃである。
【００７０】
よって、端子ＲＦ_ＣＯＭと端子ＲＦ_３との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_１との間、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間、および端子ＲＦ_ＣＯＭとＲＦ_４との間は遮断状態となる。
【００７１】
（Ｄ）制御端子Ｃcont_４＝ハイレベル、Ｃcont_１＝ローレベル、Ｃcont_２＝ローレベル、Ｃcont_３＝ローレベルの時；
オン状態となるＦＥＴは、ＦＥＴ  Ｑ_Ｔ４、Ｑ_Ｓ１Ｃ、Ｑ_Ｓ２Ｃ、Ｑ_Ｓ３Ｃであり、オフ状態となるＦＥＴはＱ_Ｔ１、Ｑ_Ｔ２、Ｑ_Ｔ３、Ｑ_Ｓ４Ａ、Ｑ_Ｓ４Ｂ、Ｑ_Ｓ４Ｃである。
【００７２】
この場合は、端子ＲＦ_ＣＯＭと端子ＲＦ_４との間が導通し、端子ＲＦ_ＣＯＭと端子ＲＦ_１との間、端子ＲＦ_ＣＯＭと端子ＲＦ_２との間、および端子ＲＦ_ＣＯＭと端子ＲＦ_３との間は遮断状態となる。
【００７３】
上記実施の形態１〜４と同様に、それぞれのＦＥＴのゲートに接続されている抵抗Ｒ_Ｔ１〜Ｒ_Ｔ４、Ｒ_Ｓ１Ａ〜Ｒ_Ｓ４Ａ、Ｒ_Ｓ１Ｂ〜Ｒ_Ｓ４Ｂ、Ｒ_Ｓ１Ｃ〜Ｒ_Ｓ４Ｃは、高周波信号が漏れないように十分に高い抵抗値を有しており、またＦＥＴのゲートに接続されていない側の端子は、上記スイッチング機能が実現されるようにいずれかの制御端子Ｃcont_１〜Ｃcont_４に接続されている。
【００７４】
尚、接地端子ＧＮＤ_１〜ＧＮＤ_４は、上記実施の形態１〜３と同様に、それぞれ集積回路の外部において高周波信号に漏れが生じないように接地されることが望ましい。
【００７５】
また、３つずつのシャントＦＥＴ、即ちＦＥＴ  Ｑ_Ｓ１Ａ〜Ｑ_Ｓ１Ｃ、ＦＥＴ  Ｑ_Ｓ２Ａ〜Ｑ_Ｓ２Ｃ、ＦＥＴ  Ｑ_Ｓ３Ａ〜Ｑ_Ｓ３Ｃ、ＦＥＴ  Ｑ_Ｓ４Ａ〜Ｑ_Ｓ４Ｃが、それぞれ異なる接地端子ＧＮＤ_１、ＧＮＤ_２、ＧＮＤ_３、ＧＮＤ_４に独立して接続されていることが高周波特性において重要である。
【００７６】
本実施の形態の回路は、消費電流を生じさせるロジック回路等で構成された制御回路を有することなく、４本の制御端子のみでＳＰ４Ｔスイッチを実現することができる。  
ここで、図５に示された構成では、ＤＣ成分を除去する容量は設けられておらず、また各ＦＥＴはシングルゲート構造を有する。
【００７７】
しかし、上記実施の形態２あるいは実施の形態３と同様に容量が設けられていてもよい。また、上記実施の形態３のようにマルチゲート構造のＦＥＴを用いてもよい。
【００７８】
上述した実施の形態はいずれも一例であって、本発明の技術的範囲内において変形することが可能である。
【００７９】
例えば、上記実施の形態１〜３はＳＰ３Ｔスイッチ、上記実施の形態４はＳＰ４Ｔスイッチに対して本発明を適用したものであるが、同様にＳＰｎＴスイッチ（ｎは３以上の自然数）に対して本発明を適用することができる。
【００８０】
そして、上述したように、本発明によればロジック回路を必要とすることなく、ＳＰｎＴスイッチをｎ本の制御端子で実現することが可能である。
【００８１】
また、ＤＣ成分を除去するための容量Ｃ１〜Ｃ７が設けられた上記実施の形態２の変形例として、図６に示されたように新たに電源端子Ｖｄｄを設け、この電源端子端子Ｖｄｄ端子と内部の信号線（スルーＦＥＴ  Ｑ_Ｔ１〜Ｑ_Ｔ３のソース又はドレイン）との間に、高周波信号が漏れないだけの抵抗値を有する抵抗素子Ｒ１を接続することによって、内部信号のＤＣ電位を所望の電源電圧Ｖｄｄに設定してもよい。
【００８２】
同様に、上記実施の形態３の変形例として、図７に示されたように新たに電源端子Ｖｄｄを設け、この電源端子端子Ｖｄｄ端子と内部の信号線（スルーＦＥＴ  Ｑ_Ｔ１〜Ｑ_Ｔ３のソース又はドレイン）との間に、高周波信号が漏れないだけの抵抗値を有する抵抗素子Ｒ２を接続することで、内部信号のＤＣ電位を電源電圧Ｖｄｄに設定することもできる。この場合も、上記実施の形態１〜４と同様の効果を奏することができる。
【００８３】
また、上記実施の形態におけるスルーＦＥＴおよびシャントＦＥＴは、それぞれ化合物半導体基板に形成されたＦＥＴであることが高周波特性上望ましい。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１による半導体切替回路の構成を示す回路図。
【図２】比較例による半導体切替回路の構成を示す回路図。
【図３】本発明の実施の形態２による半導体切替回路の構成を示す回路図。
【図４】本発明の実施の形態３による半導体切替回路の構成を示す回路図。
【図５】本発明の実施の形態４による半導体切替回路の構成を示す回路図。
【図６】本発明の実施の形態２による半導体切替回路の変形例の構成を示す回路図。
【図７】本発明の実施の形態３による半導体切替回路の変形例の構成を示す回路図。
【符号の説明】
【００８５】
Ｒ_Ｔ１〜Ｒ_Ｔ４  高周波信号遮断用抵抗
Ｃ１〜Ｃ４  ＤＣ成分除去用容量
Ｑ_Ｔ１〜Ｑ_Ｔ４  スルーＦＥＴ
Ｑ_Ｓ１Ａ〜Ｑ_Ｓ４Ａ、Ｑ_Ｓ１Ｂ〜Ｑ_Ｓ４Ｂ、Ｑ_Ｓ１Ｃ〜Ｑ_Ｓ４Ｃ  シャントＦＥＴ
ＲＦ_ＣＯＭ  共通端子
ＲＦ_１〜ＲＦ_４  端子
ＧＮＤ_１〜ＧＮＤ_４  接地端子
Ｃcont_１〜Ｃcont４  制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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