(57)【要約】【課題】  読み取り特性を向上させることができる不揮発性メモリ装置の共通ソースライン制御スキームを提供する。【解決手段】  ここに開示される不揮発性メモリ装置は各々が複数のワードラインを有するメモリブロックを含む。メモリブロックに共有されるように共通ソースラインが配列されている。共通ソースラインには第１トランジスタが連結され、第２トランジスタは読み取り動作の間第１トランジスタを基準電圧に連結する。読み取り動作の間第１トランジスタのゲートには電源電圧より高い高電圧が印加される。【選択図】  図４
2006107709.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数のワードラインを有するメモリブロックを含む不揮発性メモリ装置において、
前記メモリブロックに共有されるように配列された共通ソースラインと、
前記共通ソースラインに連結された第１トランジスタと、
読み取り動作の間前記第１トランジスタを基準電圧に連結する第２トランジスタと
を含み、
前記読み取り動作の間前記第１トランジスタのゲートには電源電圧より高い高電圧が印加されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１トランジスタは空乏型ＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第１トランジスタのゲートはプログラム動作の間前記電源電圧が供給され、消去動作の間前記基準電圧として接地電圧が供給されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
メモリブロックと、
前記メモリブロックによって共有されるように配列された共通ソースラインと、
前記共通ソースラインを駆動する共通ソースライン駆動回路と
を含み、
前記共通ソースライン駆動回路は
動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、
前記制御信号によって制御され、前記共通ソースラインに連結された空乏型ＭＯＳトランジスタと、
読み取り動作の間前記空乏型ＭＯＳトランジスタを基準電圧に連結するＮＭＯＳトランジスタと
を含み、
前記制御信号は前記読み取り動作の間電源電圧より高い高電圧を有することを特徴とする不揮発性メモリ装置。
【請求項６】
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記メモリブロックの各々はＮＡＮＤセルストリングを含むことを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項８】
前記制御信号はプログラム動作の間電源電圧を、そして消去動作の間前記基準電圧として接地電圧を有することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項９】
メモリブロックと、前記メモリブロックによって共有されるように配列された共通ソースラインと、前記共通ソースラインを駆動する共通ソースライン駆動回路とを含む不揮発性メモリ装置において、
前記共通ソースライン駆動回路は、
動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、
プログラム動作の間内部ノードを電源電圧に連結する第１トランジスタと、
読み取り動作の間前記内部ノードを接地電圧に連結する第２トランジスタと、
前記制御信号によって制御され、前記内部ノードと前記共通ソースラインとの間に連結された第１空乏型ＭＯＳトランジスタと、
前記共通ソースラインに連結された一端を有する抵抗器と、
前記抵抗器の他端に連結されたドレインと前記電源電圧に連結されたゲートを有する第２空乏型ＭＯＳトランジスタと、
消去動作の間前記第２空乏型ＭＯＳトランジスタのソースを前記接地電圧に連結する第３トランジスタと
を含み、
前記制御信号は前記読み取り動作の間前記電源電圧より高い高電圧、前記プログラム動作の間前記電源電圧、そして前記消去動作の間前記接地電圧を有することを特徴とする不揮発性メモリ装置。
【請求項１０】
前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２及び第３トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記信号発生器は
前記プログラム動作の間前記電源電圧を前記制御信号のラインに伝達するＰＭＯＳトランジスタと、
前記消去動作の間前記制御信号のラインを前記接地電圧に連結するＮＭＯＳトランジスタと、
前記読み取り動作の間前記制御信号のラインに前記高電圧を供給するスイッチポンプとを含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１２】
前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧であることを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記第１トランジスタと前記内部ノードとの間に連結される第３空乏型ＭＯＳトランジスタをさらに含み、
前記第３空乏型ＭＯＳトランジスタのゲートは接地されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１４】
メモリブロックと、
前記メモリブロックによって共有されるように配列された共通ソースラインと、
読み取り動作の間前記メモリブロックに印加される読み取り電圧を発生する読み取り電圧発生回路と、
前記読み取り電圧が供給され、前記共通ソースラインを駆動する共通ソースライン駆動回路と
を含み、
前記共通ソースライン駆動回路は
動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、
前記制御信号によって制御され、前記共通ソースラインに連結された空乏型ＭＯＳトランジスタと、
前記読み取り動作の間前記空乏型ＭＯＳトランジスタを基準電圧に連結するＮＭＯＳトランジスタと
を含み、
前記制御信号は前記読み取り動作の間電源電圧より高い前記読み取り電圧を有することを特徴とする不揮発性メモリ装置。
【請求項１５】
前記メモリブロックの各々はＮＡＮＤセルストリングを含むことを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記制御信号はプログラム動作の間前記電源電圧を、そして消去動作の間前記基準電圧として接地電圧を有することを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１７】
前記信号発生器は
プログラム動作の間前記電源電圧を前記制御信号のラインに伝達するＰＭＯＳトランジスタと、
消去動作の間前記制御信号のラインを前記基準電圧として接地電圧に連結するＮＭＯＳトランジスタと、
前記読み取り動作の間前記制御信号のラインに前記読み取り電圧を供給するスイッチポンプとを含むことを特徴とする請求項１４に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に係り、さらに具体的には読み取り特性を向上させることができる不揮発性メモリ装置の共通ソースライン制御スキームに関する。
【背景技術】
【０００２】
半導体メモリ装置に貯蔵されたデータのリフレッシュなしに電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が漸次的に増加している。また、メモリ装置の貯蔵容量及び集積度を高める傾向がある。貯蔵されたデータのリフレッシュなしに大容量及び高い集積度を提供する不揮発性メモリ装置の一例がＮＡＮＤ型フラッシュメモリ装置である。パワーオフ時さえデータをそのまま維持するので、そのようなフラッシュメモリ装置は電源が急に遮断されることができる電子装置（例えば、ポータブル端末機、ポータブルコンピュータなど）に幅広く使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような不揮発性メモリ装置はメモリセルとして電気的に消去及びプログラム可能なＲＯＭセル（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ ｃｅｌｌｓ）を含む。通常、メモリセルはセルトランジスタを含み、セルトランジスタは第１導電型（例えば、Ｐ型）の半導体基板（またはバルク）、互いに所定間隔離れた第２導電型（例えば、Ｎ型）のソース及びドレイン領域、ソース及びドレイン領域（ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ ｒｅｇｉｏｎｓ）の間のチャンネル領域上に位置し、電荷を貯蔵する浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）、および浮遊ゲート上に位置した制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を含む。
【０００４】
上述の構造を具備するメモリセルを有するメモリセルアレイを図１に示す。図１を参照すると、メモリセルアレイ１０はビットラインに各々対応する複数個のセルストリング１１ （またはＮＡＮＤセルストリングと呼ばれる）を含む。各セルストリング１１は第１選択トランジスタとしてストリング選択トランジスタＳＳＴ、第２選択トランジスタとして接地選択トランジスタＧＳＴ、および選択トランジスタＧＳＴ、ＳＳＴの間に直列連結された複数個のメモリセルＭＣ０〜ＭＣｍで構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、ストリング選択トランジスタＳＳＬのソース及び接地選択トランジスタＧＳＬのドレインの間には前記メモリセルＭＣｍ〜ＭＣ０が直列連結され、メモリセルＭＣｍ〜ＭＣ０は対応するワードラインＷＬｍ〜ＷＬ０に各々連結される。
【０００５】
図１に示したように、ビットラインＢＬ０〜ＢＬｎは対応するページバッファＰＢ０〜ＰＢｎに各々連結されている。よく知られたように、各ページバッファは読み取り動作時感知増幅器として、そして書き込み動作時書き込みドライバとして機能する。例示的なページバッファが特許文献１および２に記載されており、この出願の参照として組み込まれている。
【０００６】
共通ソースラインＣＳＬは共通ソースライン駆動回路（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ ｄｒｉｖｉｎｇ ｃｉｒｃｕｉｔ）２０に連結されている。図１に示した共通ソースライン駆動回路２０は特許文献３の図３に示される消去電圧調節手段１０の一部分に対応するものである。共通ソースライン駆動回路２０は空乏型ＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とを含む。トランジスタ２１、２２のチャンネルは共通ソースラインＣＳＬと接地電圧のような基準電圧との間に直列連結されている。空乏型ＭＯＳトランジスタ２１のゲートには電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタ２２のゲートには制御信号ＲＥＡＤが印加される。制御信号ＲＥＡＤは読み取り動作時ハイに活性化され、残りの動作ではローに非活性化される。ここで、読み取り動作は一般的な読み取り動作だけでなく、プログラム／消去検証読み取り動作を含む。空乏型ＭＯＳトランジスタ２１は共通ソースラインＣＳＬに高電圧が伝達されるとき、ＮＭＯＳトランジスタ２２が破壊されることを防止するためのものである。
【０００７】
図１に示したメモリセルアレイ１０はただ一つのメモリブロックを含む。しかし、メモリセルアレイ１０がより多いメモリブロックを含むことはこの分野の通常の知識を習得した者などに自明である。この際、共通ソースラインはメモリブロックに共有されるようにメモリセルアレイ１０に配置されるであろう。
【０００８】
よく知られたように、読み取り動作はプリチャージ区間（ｐｒｅｃｈａｒｇｅ ｉｎｔｅｒｖａｌ）、発展区間（ｄｅｖｅｌｏｐ ｉｎｔｅｒｖａｌ）、および感知区間（ｓｅｎｓｅ ｉｎｔｅｒｖａｌ）で区分される。プリチャージ区間ではビットラインＢＬ０〜ＢＬｎが対応するページバッファＰＢ０〜ＰＢｎによって所定のプリチャージ電圧に充電される。発展区間では選択されたメモリセルの状態に従ってビットラインの電位が低くなるか、そのまま維持される。例えば、選択されたメモリセルがオンセル（または消去されたメモリセル）の場合、ページバッファを通じて供給される感知電流は選択されたメモリセルを含んだセルストリングを通じて共通ソースラインＣＳＬに流れる。これはビットラインの電位が低くなるようにする。これに反して、選択されたメモリセルがオフセル（またはプログラムされたメモリセル）の場合、ページバッファを通じて供給される感知電流は選択されたメモリセル（すなわち、プログラムされたメモリセル）によって遮断される。これはビットラインの電位が維持されるようにする。感知区間では各ビットラインの電位が対応するページバッファによって感知される。読み取り動作時、図２に示したように、制御信号ＲＥＡＤはハイに活性化される。これは読み取り動作時セルストリングを通じて共通ソースラインＣＳＬに流れる電流が共通ソースライン駆動回路２０によって放電する。
【０００９】
読み取り動作時、図２に示したように、制御信号ＲＥＡＤがハイに活性化されてＮＭＯＳトランジスタ２２を通じて共通ソースラインＣＳＬの電流が放電する。よく知られたように、空乏型ＭＯＳトランジスタ２１の電流駆動能力は同一電圧条件でＮＭＯＳトランジスタのそれに及ばない。そのような理由によって、図１に示した共通ソースライン駆動回路２０の場合、共通ソースラインＣＳＬの電流放電はＮＭＯＳトランジスタ２２ではなくゲートが電源電圧ＶＤＤに連結された空乏型ＭＯＳトランジスタ２１によって制限される。発展区間の間多量の電流が同時に共通ソースラインＣＳＬへ流れるとき、図２に示したように、共通ソースラインＣＳＬの電位を接地電圧に維持することができない。これは電流駆動能力だけでなく、メモリセルアレイの全体に配列された共通ソースラインＣＳＬのＲＣローディングに起因する。
【００１０】
もし読み取り動作の発展区間の間共通ソースラインＣＳＬに流れる電流が十分に駆動回路２０を通じて放電されなければ、選択されたメモリセルの状態を判別することが難しい。これは選択されたメモリセルのプログラム／消去状態を感知するのに必要な時間が増加することができることを意味する。また、最悪の場合、オンセルがオフセルとして感知されることができる。結果的に、読み取り特性が悪くなる。
【特許文献１】米国特許第５，９３６，８９０号明細書
【特許文献２】米国特許第６，６７１，２０４号明細書
【特許文献３】米国特許第５，６９６，７１７号明細書
【特許文献４】米国特許第６，０４４，０１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は読み取り特性を向上させることができる不揮発性メモリ装置を提供することにある。
【００１２】
本発明の他の目的は読み取り動作時向上した電流駆動能力を有する共通ソースライン駆動回路を含む不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【００１３】
上述の諸般の目的を達成するために本発明の特徴によると、各々が複数のワードラインを有するメモリブロックを含む不揮発性メモリ装置は、前記メモリブロックに共有されるように配列された共通ソースラインと、前記共通ソースラインに連結された第１トランジスタと、読み取り動作の間前記第１トランジスタを基準電圧に連結する第２トランジスタとを含み、前記読み取り動作の間前記第１トランジスタのゲートには電源電圧より高い高電圧が印加される。
【００１４】
この実施形態において、前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧である。
【００１５】
この実施形態において、前記第１トランジスタは空乏型ＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタである。
【００１６】
この実施形態において、前記第１トランジスタのゲートはプログラム動作の間前記電源電圧が供給され、消去動作の間前記基準電圧として接地電圧が供給される。
【００１７】
本発明の他の特徴によると、不揮発性メモリ装置はメモリブロックと、前記メモリブロックによって共有されるように配列された共通ソースラインと、前記共通ソースラインを駆動する共通ソースライン駆動回路とを含む。前記共通ソースライン駆動回路は動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、前記制御信号によって制御され、前記共通ソースラインに連結された空乏型ＭＯＳトランジスタと、読み取り動作の間前記空乏型ＭＯＳトランジスタを基準電圧に連結するＮＭＯＳトランジスタを含み、前記制御信号は前記読み取り動作の間電源電圧より高い高電圧を有する。
【００１８】
この実施形態において、前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧である。
【００１９】
この実施形態において、前記メモリブロックの各々はＮＡＮＤセルストリングを含む。
【００２０】
この実施形態において、前記制御信号はプログラム動作の間電源電圧を、そして消去動作の間前記基準電圧として接地電圧を有する。
【００２１】
本発明のまた他の特徴によると、不揮発性メモリ装置はメモリブロックと、前記メモリブロックによって共有されるように配列された共通ソースラインと、前記共通ソースラインを駆動する共通ソースライン駆動回路とを含む。前記共通ソースライン駆動回路は動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、プログラム動作の間内部ノードを電源電圧に連結する第１トランジスタと、読み取り動作の間前記内部ノードを接地電圧に連結する第２トランジスタと、前記制御信号によって制御され、前記内部ノードと前記共通ソースラインとの間に連結された第１空乏型ＭＯＳトランジスタと、前記共通ソースラインに連結された一端を有する抵抗器と、前記抵抗器の他端に連結されたドレインと前記電源電圧に連結されたゲートを有する第２空乏型ＭＯＳトランジスタと、消去動作の間前記第２空乏型ＭＯＳトランジスタのソースを前記接地電圧に連結する第３トランジスタとを含み、前記制御信号は前記読み取り動作の間前記電源電圧より高い高電圧、前記プログラム動作の間前記電源電圧、そして前記消去動作の間前記接地電圧を有する。
【００２２】
この実施形態において、前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２及び第３トランジスタはＮＭＯＳトランジスタである。
【００２３】
この実施形態において、前記信号発生器は前記プログラム動作の間前記電源電圧を前記制御信号のラインに伝達するＰＭＯＳトランジスタと、前記消去動作の間前記制御信号のラインを前記接地電圧に連結するＮＭＯＳトランジスタと、前記読み取り動作の間前記制御信号のラインに前記高電圧を供給するスイッチポンプとを含む。
【００２４】
この実施形態において、前記高電圧は前記読み取り動作の間メモリブロックの非選択されたワードラインに供給される読み取り電圧である。
【００２５】
本発明のまた他の特徴によると、不揮発性メモリ装置はメモリブロックと、前記メモリブロックによって共有されるように配列された共通ソースラインと、読み取り動作の間前記メモリブロックに印加される読み取り電圧を発生する読み取り電圧発生回路と、前記読み取り電圧が供給され、前記共通ソースラインを駆動する共通ソースライン駆動回路とを含み、前記共通ソースライン駆動回路は動作モードに従って可変される電圧を有する制御信号を発生する信号発生器と、前記制御信号によって制御され、前記共通ソースラインに連結された空乏型ＭＯＳトランジスタと、前記読み取り動作の間前記空乏型ＭＯＳトランジスタを基準電圧に連結するＮＭＯＳトランジスタとを含み、前記制御信号は前記読み取り動作の間電源電圧より高い前記読み取り電圧を有する。
【００２６】
この実施形態において、前記メモリブロックの各々はＮＡＮＤセルストリングを含む。
【００２７】
この実施形態において、前記制御信号はプログラム動作の間前記電源電圧を、そして消去動作の間前記基準電圧として接地電圧を有する。
【００２８】
この実施形態において、前記信号発生器はプログラム動作の間前記電源電圧を前記制御信号のラインに伝達するＰＭＯＳトランジスタと、消去動作の間前記制御信号のラインを前記基準電圧として接地電圧に連結するＮＭＯＳトランジスタと、前記読み取り動作の間前記制御信号のラインに前記読み取り電圧を供給するスイッチポンプとを含む。
【発明の効果】
【００２９】
読み取り動作時共通ソースラインＣＳＬに連結される空乏型ＭＯＳトランジスタのゲートに電源電圧より高い読み取り電圧を供給することで共通ソースラインＣＳＬを接地電圧に維持することが可能である。結果的に、読み取り特性を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
以下本発明の例示的な実施形態が参照の図に基づいて詳細に説明される。
【００３１】
図３は本発明による不揮発性メモリ装置を概略的に示すブロック図である。本発明による不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ（登録商標）、ＮＯＲ型フラッシュメモリ装置、など）に適用されることができることは、この分野の通常の知識を習得した者などに自明である。
【００３２】
図３を参照すると、本発明による不揮発性メモリ装置１００はメモリセルアレイ１２０を含み、メモリセルアレイ１２０は複数個のメモリブロックＭＢ０〜ＭＢｉを有する。メモリブロックＭＢ０−ＭＢｉの各々は図１に示したものと実質的に等しく構成されるので、それに対する説明は省略する。メモリセルアレイ１２０にはメモリブロックＭＢ０〜ＭＢｉによって共有されるように共通ソースラインＣＳＬが配列されている。共通ソースラインＣＳＬには共通ソースライン駆動回路１４０が連結されており、読み取り電圧発生回路１６０は読み取り動作時任意のメモリブロックの非選択されたワードラインに供給される電圧Ｖｒｅａｄ（以下、読み取り電圧という）を発生する。共通ソースライン駆動回路１４０は読み取り動作時読み取り電圧発生回路１６０からの読み取り電圧に応答して共通ソースラインＣＳＬに伝達する電流を放電する。読み取り電圧ＶＲＥＡＤは、この分野の通常の知識を習得した者などによく知られたように、プログラムされたメモリセルが十分にターンオンされるように電源電圧ＶＤＤより高く設定される。
【００３３】
図４は図３に示した共通ソースライン駆動回路を示す回路図である。図４を参照すると、本発明による共通ソースライン駆動回路１４０は駆動器１４２及び制御信号発生器１４４を含む。駆動器１４２はＰＭＯＳトランジスタ ２０１、ＮＭＯＳトランジスタ２０２、２０６、抵抗器２０４、および空乏型ＭＯＳトランジスタ２０３、２０５、２１０を含む。ＰＭＯＳトランジスタ２０１は電源電圧ＶＤＤに連結されたソース、空乏型ＭＯＳトランジスタ２１０を通じてＮ１ノードに連結されたドレイン、および制御信号／ＰＧＭを受け入れるように連結されたゲートを有する。空乏型ＭＯＳトランジスタ２１０のゲートは接地電圧に連結されている。ＮＭＯＳトランジスタ２０２はＮ１ノードに連結されたドレイン、接地電圧に連結されたソース、および制御信号ＲＥＡＤを受け入れるように連結されたゲートを有する。空乏型ＭＯＳトランジスタ２０３はＮ１ノードと共通ソースラインＣＳＬとの間に連結され、信号発生器１４４からの制御信号ＤＥＰ＿ＣＮＴによって制御される。抵抗器２０４とトランジスタ２０５、２０６は共通ソースラインＣＳＬと接地電圧との間に直列連結されている。空乏型ＭＯＳトランジスタ２０５のゲートは電源電圧ＶＤＤに連結され、ＮＭＯＳトランジスタ２０６のゲートは制御信号ＥＲＡＳを受け入れるように連結されている。ＮＭＯＳトランジスタ２０６は高電圧に耐えることができるこの分野によく知られた高電圧トランジスタである。
【００３４】
続いて、図４を参照すると、信号発生器１４４はＰＭＯＳトランジスタ２０７、ＮＭＯＳトランジスタ２０８、およびスイッチポンプ２０９を含む。ＰＭＯＳトランジスタ２０７は電源電圧ＶＤＤに連結されたソース、制御信号ＤＥＰ＿ＣＮＴを出力するためのＮ２ ノードに連結されたドレイン、および制御信号／ＰＧＭを受け入れるように連結されたゲートを有する。ＮＭＯＳトランジスタ２０８はＮ２ノードに連結されたドレイン、接地電圧に連結されたソース、および制御信号ＥＲＡＳＥを受け入れるように連結されたゲートを有する。スイッチポンプ２０９は制御信号ＲＥＡＤに応答してＮ２ノードに読み取り電圧Ｖｒｅａｄを供給する。このような回路構成によると、制御信号ＤＥＰ＿ＣＮＴの電圧レベルは動作モードに従って相異なっているように設定される。
【００３５】
例示的なスイッチポンプは上記特許文献４に記載されており、この出願の参照として含まれる。
【００３６】
図５は本発明による不揮発性メモリ装置の動作を説明するためのタイミング図である。図５で、制御信号ＲＥＡＤは読み取り動作を示すフラグ信号であり、制御信号／ＰＧＭはプログラム動作を示すフラグ信号であり、制御信号ＥＲＡＳＥは消去動作を示すフラグ信号である。制御信号ＲＥＡＤ、ＥＲＡＳＥ、／ＰＧＭは、入力命令に応じて、不揮発性メモリ装置に提供される制御ロジック（図示しない）によって生成されることができる。以下、本発明による不揮発性メモリ装置の動作が参照の図に基づいて詳細に説明される。
【００３７】
読み取り動作が開始されれば、読み取り電圧発生回路１６０は読み取り電圧Ｖｒｅａｄを発生し、読み取り電圧Ｖｒｅａｄは任意のメモリブロックの非選択されたワードラインに供給される。読み取り動作のプリチャージ区間ではビットラインＢＬＯ〜ＢＬｎが対応するページバッファＰＢＯ〜ＰＢｎによって各々所定のプリチャージ電圧に充電される。発展区間ではビットラインＢＬ０〜ＢＬｎに対応するページバッファＰＢ０〜ＰＢｎから感知電流が供給され、感知区間ではビットラインＢＬ０〜ＢＬｎの各々の電位が対応するページバッファによって感知される。
【００３８】
一連の区間で共通ソースライン ＣＳＬに流れる電流は共通ソースライン駆動回路１４０を通じて放電される。共通ソースライン駆動回路１４０の放電動作を具体的に説明すれば、次のようである。読み取り動作の間、図５に示したように、制御信号ＲＥＡＤはハイに活性化され、制御信号／ＰＧＭ、ＥＲＡＳＥはハイとローに各々非活性化される。制御信号／ＰＧＭ、ＥＲＡＳＥが非活性化されることによって、信号発生器１４４のＰＭＯＳ及びＮＭＯＳトランジスタ２０７、２０８はターンオフされる。また、駆動器１４２のＰＭＯＳトランジスタ２０１は制御信号／ＰＧＭによってターンオフされ、ＮＭＯＳトランジスタ２０６は制御信号ＥＲＡＳＥによってターンオフされる。制御信号ＲＥＡＤがハイに活性化されることによって、スイッチポンプ２０９はＮ２ノードに読み取り電圧Ｖｒｅａｄを伝達する。すなわち、制御信号ＤＥＰ＿ＣＮＴは読み取り動作時読み取り電圧Ｖｒｅａｄを有する。読み取り電圧Ｖｒｅａｄを有する制御信号ＤＥＰ＿ＣＮＴは駆動器１４２の空乏型ＭＯＳトランジスタ２０３のゲートに印加される。これと同時に、駆動器１４２のＮＭＯＳトランジスタ２０２は制御信号ＲＥＡＤによってターンオンされる。読み取り動作の間空乏型ＭＯＳトランジスタ２０３のゲートに電源電圧ＶＤＤより高い読み取り電圧Ｖｒｅａｄが供給されることによって、空乏型ＭＯＳトランジスタ２０３の電流駆動能力は図１に示したものと比べるとき、向上することができる。すなわち、読み取り動作の発展区間で共通ソースラインＣＳＬに伝達された電流が本発明の駆動回路１４０を通じて円滑に放電され、その結果、共通ソースラインＣＳＬは接地電圧に維持される。したがって、図５に示したように、読み取り動作の間共通ソースラインＣＳＬが接地電圧に維持されることによって、読み取り特性が向上することができる。
【００３９】
プログラム動作の間、図５に示したように、制御信号／ＰＧＭはローに活性化され、制御信号ＲＥＡＤ、ＥＲＡＳＥはローに各々非活性化される。制御信号ＲＥＡＤ、ＥＲＡＳＥが非活性化されることによって、信号発生器１４４のＮＭＯＳトランジスタ２０８及びスイッチポンプ２０９はオフされる。また、駆動器１４２のＮＭＯＳトランジスタ２０２、 ２０６も制御信号ＲＥＡＤ、ＥＲＡＳＥによって各々ターンオフされる。制御信号／ＰＧＭがローに活性化されることによって、制御信号ＤＥＰ＿ＣＮＴは電源電圧ＶＤＤを有する。電源電圧ＶＤＤを有する制御信号ＤＥＰ＿ＣＮＴは駆動器１４２の空乏型ＭＯＳトランジスタ２０３のゲートに印加される。これと同時に、駆動器１４２のＰＭＯＳトランジスタ２０１は制御信号／ＰＧＭによってターンオンされる。したがって、プログラム動作の間空乏型ＭＯＳトランジスタ２０３のゲートには電源電圧ＶＤＤが供給され、図５に示したように、共通ソースラインＣＳＬは所定電圧Ｖｘ（Ｖｘは電源電圧より低い電圧）に駆動される。
【００４０】
消去動作の間、図５に示したように、制御信号ＥＲＡＳＥはハイに活性化され、制御信号ＲＥＡＤ、／ＰＧＭはロー及びハイに各々非活性化される。制御信号ＲＥＡＤ、／ＰＧＭが非活性化されることによって、信号発生器１４４のＰＭＯＳトランジスタ２０７及びスイッチポンプ２０９はオフされる。また、駆動器１４２のＰＭＯＳ及びＮＭＯＳトランジスタ２０１、２０２も制御信号／ＰＧＭ、ＲＥＡＤによって各々ターンオフされる。制御信号ＥＲＡＳＥがハイに活性化されることによって、制御信号ＤＥＰ＿ＣＮＴは接地電圧を有する。接地電圧を有する制御信号ＤＥＰ＿ＣＮＴは駆動器１４２の空乏型ＭＯＳトランジスタ２０３のゲートに印加される。これと同時に、駆動器１４２のＮＭＯＳトランジスタ２０６は制御信号ＥＲＡＳＥによってターンオンされる。消去動作の間空乏型ＭＯＳトランジスタ２０３のゲートには接地電圧が供給される。消去動作時共通ソースライン ＣＳＬはフローティングされる。
【００４１】
図３にはただ一つの共通ソースライン駆動回路１４０が配置されている。しかし、本発明による共通ソースライン駆動回路１４０が少なくとも２個以上メモリ装置に提供されることができる。例えば、図６に示したように、共通ソースラインＣＳＬに連結された４個の共通ソースライン駆動回路１４０ａ、１４０ｂ、１４０ｃ、１４０ｄがメモリ装置に提供されることができる。また、より多い共通ソースライン駆動回路がメモリ装置に提供されることはこの分野の通常の知識を習得した者などに自明である。
【００４２】
本発明による回路の構成及び動作を上述の説明及び図面によって示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００４３】
【図１】従来技術による不揮発性メモリ装置を示すブロック図である。
【図２】図１に示した不揮発性メモリ装置の読み取り動作を説明するためのタイミング図である。
【図３】本発明による不揮発性メモリ装置を概略的に示すブロック図である。
【図４】図３に示した共通ソースライン駆動回路を示す回路図である。
【図５】本発明による不揮発性メモリ装置の動作を説明するためのタイミング図である。
【図６】本発明の他の実施形態による不揮発性メモリ装置を概略的に示すブロック図である。
【符号の説明】
【００４４】
１００  不揮発性メモリ装置                   
１２０  メモリセルアレイ
１４０  共通ソースライン駆動回路             
１６０  読み取り電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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