(57)【要約】【課題】  半導体記憶装置の読出動作時におけるグラウンドレベルの変動による誤書き込みを防止する。【解決手段】  読出動作時に出力バッファ２０から出力される出力開始信号ＤＱＨと、この出力開始信号ＤＱＨを遅延回路４０で遅延させて生成した遅延信号ＤＱＤとの論理和をマスク信号ＤＱＨＷとして出力し、これを初段回路３０Ａに与える。初段回路３０Ａでは、マスク信号ＤＱＨＷが“Ｈ”の間、入出力制御回路２４に対して書込を禁止する旨の“Ｌ”の書込制御信号ＷＥ０が強制的に出力される。これにより、接地電位ＶＳＳの変動によって外部入力の書込制御信号／ＷＥが誤って“Ｌ”になっても、誤書き込みを防止することができる。【選択図】      図１
2006351108.tif 000002
【特許請求の範囲】
【請求項１】
書込動作時には入力バッファを介して与えられるデータをアドレス信号で指定された記憶領域に記憶し、読出動作時には該アドレス信号で指定された記憶領域のデータを出力バッファを介して出力するメモリセルアレイと、外部から与えられる書込制御信号と読出制御信号に基づいて前記入力バッファに対する入力許可信号と前記出力バッファに対する出力許可信号を生成して与える入出力制御回路とを備えた半導体記憶装置において、
読出動作時に前記出力バッファからデータの出力開始を示す出力開始信号が入力され、該出力開始信号が立ち上がったときはほぼ同時に立ち上がり、該出力開始信号が立ち下がったときには一定の遅延時間後に立ち下がる遅延信号を生成する遅延回路と、
前記出力開始信号と前記遅延信号の論理和をマスク信号として出力する論理ゲートと、  前記マスク信号が出力されていないときは前記書込制御信号を前記入出力制御回路に与え、該マスク信号が出力されているときには該入出力制御回路に書込を禁止する旨の書込制御信号を与える初段回路とを、
設けたことを特徴とする半導体記憶装置。
【請求項２】
書込動作時には入力バッファを介して与えられるデータをアドレス信号で指定された記憶領域に記憶し、読出動作時には該アドレス信号で指定された記憶領域のデータを出力バッファを介して出力するメモリセルアレイと、外部から与えられる書込制御信号と読出制御信号に基づいて前記入力バッファに対する入力許可信号と前記出力バッファに対する出力許可信号を生成して与える入出力制御回路とを備えた半導体記憶装置において、
前記出力許可信号が立ち上がったときはほぼ同時に立ち上がり、該出力開始信号が立ち下がったときには第１の遅延時間後に立ち下がる第１の遅延信号を生成する第１の遅延回路と、
読出動作時に前記出力バッファからデータの出力開始を示す出力開始信号が入力され、該出力開始信号が立ち上がったときはほぼ同時に立ち上がり、該出力開始信号が立ち下がったときには第２の遅延時間後に立ち下がる第２の遅延信号を生成する第２の遅延回路と、
前記第１及び第２の遅延信号の論理和をマスク信号として出力する論理ゲートと、
前記マスク信号が出力されていないときは前記書込制御信号を前記入出力制御回路に与え、該マスク信号が出力されているときには該入出力制御回路に書込を禁止する旨の書込制御信号を与える初段回路とを、
設けたことを特徴とする半導体記憶装置。
【請求項３】
前記遅延回路は、ヒューズ切断によって抵抗値を切り換えることができる抵抗と、ヒューズ切断によって容量値を切り換えることができるキャパシタとを備え、これらの抵抗とキャパシタによって遅延時間を切り換えることができるように構成したことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
請求項１、２または３記載の半導体記憶装置は、前記外部から与えられる書込制御信号の信号線が前記出力バッファに接近して配置され、該出力バッファからデータを出力する時に流れる電源電流で該書込制御信号にノイズが重畳するおそれがあることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のノイズ対策に関するものである。
【背景技術】
【０００２】
図２は、従来のＤＲＡＭ(Dynamic Random Access Memory)の概略の構成図である。
このＤＲＡＭは、アドレス信号ＡＤＲの内の列アドレスを保持する列アドレスバッファ１１と行アドレスを保持する行アドレスバッファ１２を有している。行アドレスバッファ１２には、保持された行アドレスを解読する行デコーダ１３が接続され、この行デコーダ１３の出力側には、ワード線ドライバ１４が接続されている。ワード線ドライバ１４は、行デコーダ１３のデコード結果に従ってメモリセルアレイ１５の対応するワード線を駆動するものである。
【０００３】
一方、列アドレスバッファ１１には、保持された列アドレスを解読する列デコーダ１６が接続され、この列デコーダ１６の出力側には、センスアンプ１７が接続されている。センスアンプ１７は、読み出し時にはメモリセルアレイ１５からビット線に読み出されたデータを増幅し、列デコーダ１６のデコード結果に従って入出力セレクタ１８に出力するものである。また、センスアンプ１７は、書き込み時には、入出力セレクタ１８から与えられるデータを、列デコーダ１６のデコード結果に従ってメモリセルアレイ１５に書き込むようになっている。入出力セレクタ１８には、外部との間でデータＤＱの入出力を行う入力バッファ１９と出力バッファ２０が接続されている。
【０００４】
更に、このＤＲＡＭは、ＲＡＳ(Row Address Strobe)信号とＣＡＳ(Column Address Strobe）信号に従ってタイミング信号を生成するタイミング生成回路２１、タイミング信号に基づいてメモリセルアレイ１５のリフレッシュ動作を制御するリフレッシュ制御回路２２及び内部アドレスカウンタ２３を有している。また、このＤＲＡＭは、ＲＡＳ信号、ＣＡＳ信号、読出制御信号ＯＥ及び書込制御信号ＷＥ０に基づいて、入力バッファ１９と出力バッファ２０に与える出力許可信号ＲＭＢを生成する入出力制御回路２４と、イニシャライズ信号ＩＮＩと書込制御信号／ＷＥに従って、この入出力制御回路２４に与える書込制御信号ＷＥ０を生成する初段回路３０を有している。
【０００５】
初段回路３０は、動作開始時にイニシャライズ信号ＩＮＩがレベル“Ｈ”の時には書込制御信号ＷＥ０をレベル“Ｌ”にして書込動作を停止させ、通常動作状態となってこのイニシャライズ信号ＩＮＩが“Ｌ”の時には書込制御信号／ＷＥを反転し、書込制御信号ＷＥ０として入出力制御回路２４に与えるものである。
【０００６】
次に動作を説明する。
読出動作モードでは、ＲＡＳ信号、ＣＡＳ信号、及び読出制御信号ＯＥが“Ｌ”、書込制御信号／ＷＥが“Ｈ”になる。書込制御信号／ＷＥは、初段回路３０で反転されて“Ｌ”の書込制御信号ＷＥ０が入出力制御回路２４に与えられる。これに従い、入出力制御回路２４から、出力バッファ２０に対して出力許可信号ＲＭＢが出力される。これにより、アドレス信号ＡＤＲで指定されたメモリセルアレイ１５の記憶領域からデータが読み出され、センスアンプ１７、入出力セレクタ１８、及び出力バッファ２０を介してデータＤＱとして外部に出力される。尚、図示していないが、出力バッファ２０は、外部にデータＤＱを出力すると同時に出力開始信号を出力するようになっている。
【０００７】
一方、書込動作モードでは、ＲＡＳ信号、ＣＡＳ信号、及び書込制御信号／ＷＥが“Ｌ”、読出制御信号ＯＥが“Ｈ”になる。書込制御信号／ＷＥは、初段回路３０で反転されて“Ｈ”の書込制御信号ＷＥ０が入出力制御回路２４に与えられる。これに従い、入出力制御回路２４から、入力バッファ１９に対して入力許可信号が出力される。これにより、外部から与えられたデータＤＱが、入力バッファ１９、入出力セレクタ１８、及びセンスアンプ１７を介して、アドレス信号ＡＤＲで指定されたメモリセルアレイ１５の記憶領域に書き込まれる。
【０００８】
【特許文献１】特開平６−２１７９２号公報
【０００９】
上記特許文献１には、セレクト信号切り換え時にグリッチノイズを発生せずに、回路の誤動作を引き起こさないことを目的として、セレクト信号によって入力信号Ａと入力信号Ｂのいずれかを選択するセレクタ回路に対して、入力信号Ａを遅延させるノイズマスク生成回路と、セレクタ回路の出力とこのノイズマスク生成回路の出力を合成するノイズマスク回路を設け、このノイズマスク回路からグリッチノイズの無い出力信号を得るように構成したセレクタ装置が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前記ＤＲＡＭでは、読出動作モードにおいて、書込制御信号／ＷＥを“Ｈ”に固定し、これを初段回路３０で反転して“Ｌ”の書込制御信号ＷＥ０を生成して入出力制御回路２４に与えるようにし、これによって入出力制御回路２４で書込動作を禁止して、出力許可信号ＲＭＢを出力させるようにしている。
【００１１】
しかしながら、ＤＲＡＭ等の半導体記憶装置の大容量化によって回路が微細化されると、出力バッファ２０からデータＤＱが出力されるときに、この出力バッファ２０に流れる大電流によって微細化された電源パターンにノイズが発生し、グラウンドレベル（＝ＶＳＳ）が変動する。これにより、外部から与えられる書込制御信号／ＷＥの配線パターンが接近していると、この書込制御信号／ＷＥに雑音が重畳し、書込制御信号ＷＥ０が間違って“Ｈ”と認識されてしまうおそれがあった。書込制御信号ＷＥ０が“Ｈ”と認識されると、入出力制御回路２４から入力バッファ１９に入力許可信号が出力され、メモリセルアレイ１５に誤ったデータが書き込まれるおそれがあった。
【００１２】
本発明は、半導体記憶装置の読出動作時におけるグラウンドレベルの変動による誤書き込みを防止することを目的としている。
【課題を解決するための手段】
【００１３】
本発明は、書込動作時には入力バッファを介して与えられるデータをアドレス信号で指定された記憶領域に記憶し、読出動作時には該アドレス信号で指定された記憶領域のデータを出力バッファを介して出力するメモリセルアレイと、外部から与えられる書込制御信号と読出制御信号に基づいて前記入力バッファに対する入力許可信号と前記出力バッファに対する出力許可信号を生成して与える入出力制御回路とを備えた半導体記憶装置において、読出動作時に前記出力バッファからデータの出力開始を示す出力開始信号が入力され、該出力開始信号が立ち上がったときはほぼ同時に立ち上がり、該出力開始信号が立ち下がったときには一定の遅延時間後に立ち下がる遅延信号を生成する遅延回路と、前記出力開始信号と前記遅延信号の論理和をマスク信号として出力する論理ゲートと、前記マスク信号が出力されていないときは前記書込制御信号を前記入出力制御回路に与え、該マスク信号が出力されているときには該入出力制御回路に書込を禁止する旨の書込制御信号を与える初段回路とを設けたことを特徴としている。
【発明の効果】
【００１４】
本発明では、読出動作時に、遅延回路と論理ゲートによって出力開始信号のパルス幅を一定時間だけ延長したマスク信号を発生させ、このマスク信号に基づいて入出力制御回路に書込を禁止する旨の書込制御信号を与えるようにしている。これにより、データの読出動作によって接地電位が変動しても、入出力制御回路に誤った書込制御信号が与えられるおそれがなくなり、グラウンドレベルの変動による誤書き込みを防止することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
出力許可信号が立ち上がったときはほぼ同時に立ち上がり、立ち下がったときには第１の遅延時間後に立ち下がる第１の遅延信号を生成する第１の遅延回路と、出力開始信号が立ち上がったときはほぼ同時に立ち上がり、立ち下がったときには第２の遅延時間後に立ち下がる第２の遅延信号を生成する第２の遅延回路と、これらの第１及び第２の遅延信号の論理和をマスク信号として出力する論理ゲートと、マスク信号が出力されているときには入出力制御回路に書込を禁止する旨の書込制御信号を与える初段回路を設ける。
【００１６】
また、遅延回路には、ヒューズ切断によって抵抗値を切り換えることができる抵抗と、ヒューズ切断によって容量値を切り換えることができるキャパシタを設け、これらの抵抗とキャパシタによって遅延時間を切り換えることができるように構成する。
【００１７】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１８】
図１は、本発明の実施例１を示すＤＲＡＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１９】
このＤＲＡＭは、アドレス信号ＡＤＲの内の列アドレスを保持する列アドレスバッファ１１と行アドレスを保持する行アドレスバッファ１２を有している。行アドレスバッファ１２には、保持された行アドレスを解読する行デコーダ１３が接続され、この行デコーダ１３の出力側には、ワード線ドライバ１４が接続されている。ワード線ドライバ１４は、行デコーダ１３のデコード結果に従ってメモリセルアレイ１５の対応するワード線を駆動するものである。
【００２０】
一方、列アドレスバッファ１１には、保持された列アドレスを解読する列デコーダ１６が接続され、この列デコーダ１６の出力側には、センスアンプ１７が接続されている。センスアンプ１７は、読み出し時にはメモリセルアレイ１５からビット線に読み出されたデータを増幅し、列デコーダ１６のデコード結果に従って入出力セレクタ１８に出力するものである。また、センスアンプ１７は、書き込み時には、入出力セレクタ１８から与えられるデータを、列デコーダ１６のデコード結果に従ってメモリセルアレイ１５に書き込むようになっている。入出力セレクタ１８には、外部の間でデータＤＱの入出力を行う入力バッファ１９と出力バッファ２０が接続されている。
【００２１】
また、このＤＲＡＭは、ＲＡＳ信号とＣＡＳ信号に従ってタイミング信号を生成するタイミング生成回路２１、タイミング信号に基づいてメモリセルアレイ１５のリフレッシュ動作を制御するリフレッシュ制御回路２２と内部アドレスカウンタ２３、及びＲＡＳ信号、ＣＡＳ信号、読出制御信号ＯＥ及び書込制御信号ＷＥ０に基づいて入力バッファ１９に与える入力許可信号と、出力バッファ２０に与える出力許可信号ＲＭＢを生成する入出力制御回路２４を有している。
【００２２】
更に、このＤＲＡＭは、上記の構成要素に加えて、初段回路３０Ａと、遅延回路４０と、ＯＲゲート４８を有している。
【００２３】
初段回路３０Ａは、マスク信号ＤＱＨＷと書込制御信号／ＷＥに従って入出力制御回路２４に与える書込制御信号ＷＥ０を生成するもので、ＣＭＯＳインバータを構成するＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）３１及びＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）３２と、スイッチ用のＰＭＯＳ３３及びＮＭＯＳ３４で構成されている。ＰＭＯＳ３１とＮＭＯＳ３２のゲートには書込制御信号／ＷＥが与えられ、これらのＰＭＯＳ３１とＮＭＯＳ３２のドレインが接続されるノードＮ３０から、反転された書込制御信号ＷＥ０が出力されるようになっている。ＰＭＯＳ３３は電源電位ＶＤＤとＰＭＯＳ３１のソースの間に、ＮＭＯＳ３４はノードＮ３０と接地電位ＶＳＳの間にそれぞれ接続され、同じマスク信号ＤＱＨＷによって相補的にオン・オフ制御されるようになっている。
【００２４】
遅延回路４０は、出力バッファ２０から出力される出力開始信号ＤＱＨが“Ｌ”から“Ｈ”に立ち上がったときには比較的速く追随し、“Ｈ”から“Ｌ”に立ち下がったときには設定可能な時定数に従って追随する遅延信号ＤＱＤを出力するものである。この遅延回路４０は、出力開始信号ＤＱＨを反転するインバータ４１を有し、このインバータ４１の出力側にＰＭＯＳ４２とＮＭＯＳ４３のゲートが接続されている。ＰＭＯＳ４２のソースは電源電位ＶＤＤに接続され、ドレインはノードＮ４０に接続されている。
【００２５】
ＮＭＯＳ４３のドレインは、ヒューズ切断によって抵抗値を切り換えることができる抵抗回路４４を介してノードＮ４０に接続され、ソースは接地電位ＶＳＳに接続されている。また、ノードＮ４０と接地電位ＶＳＳの間には、ヒューズ切断によって容量値を切り換えることができるキャパシタ回路４５が接続されている。更に、ノードＮ４０にはインバータ４６，４７が縦続して接続され、このインバータ４７から遅延信号ＤＱＤが出力されるようになっている。
【００２６】
遅延回路４０から出力される遅延信号ＤＱＤは、出力バッファ２０から出力される出力開始信号ＤＱＨと共に２入力のＯＲゲート４８に与えられ、このＯＲゲート４８によって論理和が取られてマスク信号ＤＱＨＷとして初段回路３０Ａに与えられるようになっている。
【００２７】
尚、このＤＲＡＭは、微細化によって信号線及び電源線のパターンが細く形成されると共に、外部から与えられる書込制御信号／ＷＥの信号線が出力バッファ２０に接近して配置され、この出力バッファ２０からデータを出力する時に流れる電源電流で、接地電位ＶＳＳが変動して書込制御信号／ＷＥにノイズが重畳するおそれがあるようなレイアウト構成になっているものとする。
【００２８】
図３は、図１の動作を示す信号波形図であり、読出動作時におけるノイズ除去の様子を示している。以下、この図３を参照しつつ、図１の動作を説明する。
【００２９】
読出動作モードでは、図３の時刻ｔ０で、ＲＡＳ信号、ＣＡＳ信号、及び読出制御信号ＯＥが“Ｌ”、書込制御信号／ＷＥが“Ｈ”になる。時刻ｔ０の直前には、マスク信号ＤＱＨＷは“Ｌ”となっているので、書込制御信号／ＷＥは初段回路３０Ａで反転されて“Ｌ”の書込制御信号ＷＥ０が入出力制御回路２４に与えられる。これに従い、入出力制御回路２４から、出力バッファ２０に対して出力許可信号ＲＭＢが出力される。
【００３０】
これにより、アドレス信号ＡＤＲで指定されたメモリセルアレイ１５の記憶領域からデータが読み出され、センスアンプ１７、入出力セレクタ１８、及び出力バッファ２０を介してデータＤＱとして外部に出力される。これと同時に、出力バッファ２０から出力開始信号ＤＱＨが出力される。一方、出力バッファ２０からデータＤＱが出力されると、このデータＤＱが安定するまでの間、接地電位ＶＳＳがノイズによって変動する。
【００３１】
一方、出力開始信号ＤＱＨは遅延回路４０に与えられ、インバータ４１，４６，４７の遅延時間とキャパシタ回路４５の充電時間だけ遅延され、時刻ｔ１において、この遅延回路４０から出力される遅延信号ＤＱＤが“Ｈ”となる。
【００３２】
時刻ｔ２において出力開始信号ＤＱＨが“Ｌ”に戻るが、抵抗回路４４とキャパシタ回路４５による積分回路の時定数のため、遅延信号ＤＱＤは“Ｈ”の状態を維持する。
【００３３】
時刻ｔ３において遅延信号ＤＱＤは“Ｌ”に戻るが、この遅延信号ＤＱＤのパルス幅は、遅延回路４０の抵抗回路４４とキャパシタ回路４５の時定数により、出力開始信号ＤＱＨに比べて広くなっている。遅延信号ＤＱＤと出力開始信号ＤＱＨはＯＲゲートによって論理和が取られてマスク信号ＤＱＨＷとなる。従って、マスク信号ＤＱＨＷは、時刻ｔ０〜ｔ３の間、“Ｈ”となる。
【００３４】
初段回路３０Ａでは、時刻ｔ０〜ｔ３の間、“Ｈ”のマスク信号ＤＱＨＷが与えられるので、ＰＭＯＳ３３はオフ状態、ＮＭＯＳ３４はオン状態となる。これにより、ノードＮ３０は接地電位ＶＳＳに接続され、このノードＮ３０から出力される書込制御信号ＷＥ０は、書込制御信号／ＷＥの変動によるかかわらず、時刻ｔ０〜ｔ３の間、“Ｌ”のレベルに維持される。
【００３５】
一方、書込動作モードでは、ＲＡＳ信号、ＣＡＳ信号、及び書込制御信号／ＷＥが“Ｌ”、読出制御信号ＯＥが“Ｈ”になる。書込制御信号／ＷＥは、初段回路３０Ａで反転されて“Ｈ”の書込制御信号ＷＥ０が入出力制御回路２４に与えられる。これに従い、入出力制御回路２４から、入力バッファ１９に対して入力許可信号が出力される。これにより、外部から与えられたデータＤＱが、入力バッファ１９、入出力セレクタ１８、及びセンスアンプ１７を介して、アドレス信号ＡＤＲで指定されたメモリセルアレイ１５の記憶領域に書き込まれる。
【００３６】
以上のように、この実施例１のＤＲＡＭは、出力バッファ２０から出力される出力開始信号ＤＱＨを遅延すると共にそのパルス幅を拡張した遅延信号ＤＱＤを生成する遅延回路４０と、この出力開始信号ＤＱＨと遅延信号ＤＱＤの論理和を取ってマスク信号ＤＱＨＷを出力するＯＲゲート４８と、マスク信号ＤＱＨＷが与えられている間、書込制御信号ＷＥ０を接地電位ＶＳＳ（“Ｌ”）にして書き込み動作を禁止する初段回路３０Ａを有している。これにより、データ読み出し時に接地電位ＶＳＳが変動して外部から入力される書込制御信号／ＷＥに雑音が重畳しても、初段回路３０Ａから出力される書込制御信号ＷＥ０は影響を受けないので、半導体記憶装置の読出動作時におけるグラウンドレベルの変動による誤書き込みを防止することができるという利点がある。
【００３７】
更に、遅延回路４０は、ヒューズ切断によってその遅延時間を切り換えることができるので、設計変更をせずに最適なタイミング設定をすることができるという利点がある。
【００３８】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ＤＲＡＭの構成は、図１に例示したものに限定されない。
（２）  初段回路３０Ａや遅延回路４０の具体的な回路構成は、例示したものに限定されない。
（３）  読み出しと書き込みを行うことができるメモリであれば、ＤＲＡＭ以外のメモリにも同様に適用することができる。
（４）  図３の信号波形のタイミング及びパルス幅は一例であり、これに限定されるものではない。
【実施例２】
【００３９】
図４は、本発明の実施例２を示すマスク信号生成回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４０】
このマスク信号生成回路は、図１中の遅延回路４０とＯＲゲート４８によるマスク信号ＤＱＨＷを生成する回路に代えて設けられるもので、遅延回路４０Ａ，４０ＢとＯＲゲート４８で構成されている。遅延回路４０Ａ，４０Ｂは、図１中の遅延回路４０と同一の構成である。
【００４１】
遅延回路４０Ａは、読出動作時に、入出力制御回路２４から出力される出力許可信号ＲＭＢを遅延させて、パルス幅を広げた遅延信号ＲＭＤを生成するものである。遅延回路４０Ｂは、出力許可信号ＲＭＢを受けて出力バッファ２０から出力される出力開始信号ＤＱＨを遅延させて、パルス幅を広げた遅延信号ＤＱＤを生成するものである。また、２つの遅延信号ＤＱＤ，ＲＭＤは、ＯＲゲート４８で論理和が取られてマスク信号ＤＱＨＷが生成され、初段回路３０Ａに与えられるようになっている。
【００４２】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
【００４３】
読出動作モードにおいて、時刻Ｔ１に出力制御回路２４から出力される出力許可信号ＲＭＢが“Ｈ”になると、時刻Ｔ２において、遅延回路４０Ａから出力される遅延信号ＲＭＤが“Ｈ”となる。また、出力許可信号ＲＭＢが与えられた出力バッファ２０からは、時刻Ｔ３に、データＤＱの出力が開始されると共に、出力開始信号ＤＱＨが“Ｈ”となる。出力開始信号ＤＱＨは遅延回路４０Ｂに与えられ、時刻Ｔ４において、この遅延回路４０Ｂから出力される遅延信号ＤＱＤが“Ｈ”となる。
【００４４】
時刻Ｔ５，Ｔ６において、出力許可信号ＲＭＢと出力開始信号ＤＱＨがそれぞれ“Ｌ”に戻ると、これより遅れて、時刻Ｔ７，Ｔ８において、遅延信号ＲＭＤ，ＤＱＤがそれぞれ“Ｌ”となる。
【００４５】
２つの遅延信号ＲＭＤ，ＤＱＤは、ＯＲゲート４８で論理和が取られるので、このＯＲゲート４８から出力されるマスク信号ＤＱＨＷは、時刻Ｔ２〜Ｔ８の間、“Ｈ”となる。初段回路３０Ａでは、時刻Ｔ２〜Ｔ８の間“Ｈ”のマスク信号ＤＱＨＷが与えられるので、この初段回路３０Ａから出力される書込制御信号ＷＥ０は、接地電位ＶＳＳの変動による書込制御信号／ＷＥの変動にかかわらず“Ｌ”のレベルに維持される。
【００４６】
以上のように、この実施例２のマスク信号生成回路は、出力バッファ２０から出力される出力開始信号ＤＱＨに基づいて遅延信号ＤＱＤを生成する遅延回路４０Ｂに加えて、この出力開始信号ＤＱＨに先立って入出力制御回路２４から出力される出力許可信号ＲＭＢに基づいて遅延信号ＲＭＤを生成する遅延回路４０Ａを有し、これらの遅延信号ＤＱＤ，ＲＭＤの論理和を取ってマスク信号ＤＱＨＷを生成している。これにより、出力開始信号ＤＱＨに先立ってマスク信号ＤＱＨＷを出力することができるので、プロセス変動等の要因で出力開始信号ＤＱＨの遅延が生じても、データＤＱの出力開始に伴う接地電位ＶＳＳの変動を確実にマスクすることができるという利点がある。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１を示すＤＲＡＭの概略の構成図である。
【図２】従来のＤＲＡＭの概略の構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示すマスク信号生成回路の構成図である。
【図５】図４の動作を示す信号波形図である。
【符号の説明】
【００４８】
１５    メモリセルアレイ
１９    入力バッファ
２０    出力バッファ
２４    入出力制御回路
３０Ａ    初段回路
４０，４０Ａ，４０Ｂ    遅延回路
４８    ＯＲゲート
【図１】
2006351108.tif 000003
【図２】
2006351108.tif 000004
【図３】
2006351108.tif 000005
【図４】
2006351108.tif 000006
【図５】
2006351108.tif 000007