(57)【要約】【課題】  ウェーハ状態で容易に高周波評価試験を行うことが可能な半導体切替回路およびその評価装置を提供する。【解決手段】  共通端子ＲＦ_ＣＯＭ、第１、第２の独立端子ＲＦ_１、ＲＦ_２、第１、第２の制御端子Ｖcont１、Ｖcont２、第１の独立端子と共通端子との間に、ソース、ドレインが直列に結合された第１のＦＥＴ  Ｔ１、第２の独立端子と共通端子との間に、ソース、ドレインが直列に結合された第２のＦＥＴ  Ｔ２、第１、第２のＦＥＴのゲートと、第１、第２の制御端子との間にそれぞれ接続された、第１、第２の抵抗素子Ｒｇｇ１、Ｒｇｇ２とを備え、第１、第２の制御端子と第１、第２の独立端子のうち、少なくともいずれか１組が隣接するように配置されており、第１、第２の制御端子は容量素子Ｃｘを介して接続されている。【選択図】  図１
2006121216.tif 000002
【特許請求の範囲】
【請求項１】
共通端子と、
第１、第２、…、第ｎ（ｎは２以上の整数）の独立端子と、
第１、第２、…、第ｎの制御端子と、
前記第１の独立端子と前記共通端子との間に、ソース、ドレインが直列に結合された第１のＦＥＴと、
前記第２の独立端子と前記共通端子との間に、ソース、ドレインが直列に結合された第２のＦＥＴと、
…          …
前記第ｎの独立端子と前記共通端子との間に、ソース、ドレインが直列に結合された第ｎのＦＥＴと、
前記第１、第２、…、第ｎのＦＥＴのゲートと、前記第１、第２、第ｎの制御端子との間にそれぞれ接続された、第１、第２、…、第ｎの抵抗素子と、
を備え、
前記第１〜第ｎの制御端子と前記第１〜第ｎの独立端子のうち、少なくともいずれか１組が隣接するように配置されており、
前記第１、第２、…、第ｎの制御端子のうち、少なくともいずれか２つは容量素子を介して接続されていることを特徴とする半導体切替回路。
【請求項２】
各々の前記第１、第２、…、第ｎのＦＥＴのうち、少なくとも１つのＦＥＴのソースとドレインとの間に並列に接続されたインダクタ素子をさらに備えることを特徴とする請求項１記載の半導体切替回路。
【請求項３】
前記第１、第２、…、第ｎのＦＥＴにおける前記共通端子に接続されたソース又はドレインに、抵抗素子を介して結合されたバイアス端子をさらに備えることを特徴とする請求項１又は２記載の半導体切替回路。
【請求項４】
前記第１の独立端子と前記第１のＦＥＴのソース又はドレインとの間に接続された第１ａの容量素子と、
前記共通端子と前記第１のＦＥＴのドレイン又はソースとの間に接続された第１ｂの容量素子と、
前記第２の独立端子と前記第２のＦＥＴのソース又はドレインとの間に接続された第２ａの容量素子と、
…          …
前記第ｎの独立端子と前記第ｎのＦＥＴのソース又はドレインとの間に接続された第ｎａの容量素子と、
をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の半導体切替回路。
【請求項５】
請求項１乃至４のいずれかに記載の半導体切替回路をウェーハ状態で評価する装置であって、
前記第１の独立端子に第１の信号用針が接触し、前記第１の制御端子に第１の接地用針が接触する第１のＳＧ型プローブヘッドと、
前記第２の独立端子に第２の信号用針が接触し、前記第２の制御端子に第２の接地用針が接触する第２のＳＧ型プローブヘッドと、
…        …
前記第ｎの独立端子に第ｎの信号用針が接触し、前記第ｎの制御端子に第ｎの接地用針が接触する第ｎのＳＧ型プローブヘッドと、
前記第１、第２、…、第ｎのＳＧ型プローブヘッドにそれぞれ接続された第１、第２、…、第ｎの同軸ケーブルと、
かつ、前記半導体切替回路が有する前記第１、第２、…、第ｎのＦＥＴのソース又はドレインにＤＣバイアス電位を供給するＤＣバイアス電位供給部と、
を備えることを特徴とする評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体切替回路およびその評価装置に関する。
【背景技術】
【０００２】
近年、無線ＬＡＮ等、例えば５ＧＨｚ帯の無線通信システムの開発が行われている。
【０００３】
そのような高周波無線通信システムのキーデバイスの１つとして、高周波スイッチがある。高周波スイッチの代表的な例として、送信モードと受信モードとを切り替えるＳＰＤＴ（Single-Pole Double-Throw）スイッチが存在する。
【０００４】
一般にスイッチに求められる特性として、導通モードにおける通過損失性と、遮断モードにおけるアイソレーション性が挙げられる。５ＧＨｚ程度の高い周波数において良好な特性を得るのに有力な回路方式として、いわゆる共振型ＳＰＤＴスイッチが用いられている。
【０００５】
しかし、従来のＳＰＤＴスイッチを評価しようとした場合、通常の評価装置ではウェーハ状態で評価することが困難であった。
【０００６】
これは、一般に高周波信号は信号線と接地線とが対となった伝送線路上でなければ伝播することはできないが、従来のＳＰＤＴスイッチの回路構成では、ウェーハ状態において接地線の経路が存在しないことにある。
【０００７】
そこで、従来はウェーハ状態での評価は行わずに、ＩＣチップを切り出して、パッケージやモジュール等に実装した後に良否判定試験を行っていた。
【０００８】
歩留りが１００％近く高い場合は問題はないが、歩留りが低い場合にはダイシングおよび実装に要する時間とコストとが無駄になるという問題があった。
【０００９】
以下、従来技術を開示する文献名を記載する。
【特許文献１】特開２００２−２８９７９０号公報。
【特許文献２】特開２００２−２３７５７４号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記事情に鑑み、ウェーハ状態で容易に高周波評価試験を行うことが可能な半導体切替回路およびその評価装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体切替回路は、
共通端子と、
第１、第２、…、第ｎ（ｎは２以上の整数）の独立端子と、
第１、第２、…、第ｎの制御端子と、
前記第１の独立端子と前記共通端子との間に、ソース、ドレインが直列に結合された第１のＦＥＴと、
前記第２の独立端子と前記共通端子との間に、ソース、ドレインが直列に結合された第２のＦＥＴと、
…          …
前記第ｎの独立端子と前記共通端子との間に、ソース、ドレインが直列に結合された第ｎのＦＥＴと、
前記第１、第２、…、第ｎのＦＥＴのゲートと、前記第１、第２、第ｎの制御端子との間にそれぞれ接続された、第１、第２、…、第ｎの抵抗素子とを備え、
前記第１〜第ｎの制御端子と前記第１〜第ｎの独立端子のうち、少なくともいずれか１組が隣接するように配置されており、
前記第１、第２、…、第ｎの制御端子のうち、少なくともいずれか２つは容量素子を介して接続されていることを特徴とする。
【００１２】
本発明の評価装置は、上記半導体切替回路をウェーハ状態で評価する装置であって、
前記第１の独立端子に第１の信号用針が接触し、前記第１の制御端子に第１の接地用針が接触する第１のＳＧ型プローブヘッドと、
前記第２の独立端子に第２の信号用針が接触し、前記第２の制御端子に第２の接地用針が接触する第２のＳＧ型プローブヘッドと、
…        …
前記第ｎの独立端子に第ｎの信号用針が接触し、前記第ｎの制御端子に第ｎの接地用針が接触する第ｎのＳＧ型プローブヘッドと、
前記第１、第２、…、第ｎのＳＧ型プローブヘッドにそれぞれ接続された第１、第２、…、第ｎの同軸ケーブルと、
かつ、前記半導体切替回路が有する前記第１、第２、…、第ｎのＦＥＴのソース又はドレインにＤＣバイアス電位を供給するＤＣバイアス電位供給部とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体切替回路によれば、ウェーハ状態で高周波特性について評価試験を行うことが可能であり、ウェーハ段階で不良が検出された場合はその後のダイシング、実装工程が不要となり、無駄な時間およびコストを削減することができる。
【発明を実施するための最良の形態】
【００１４】
（１）比較例による半導体切替回路
先ず、比較例としての共振型ＳＰＤＴスイッチの回路構成を図７に示す。
【００１５】
２つのスルーＦＥＴ  Ｔ１およびＴ２のソースまたはドレインが、共通のノードＮ_ｃｏｍに接続され、そのノードＮ_ｃｏｍが容量Ｃ３を介して共通ＲＦ端子ＲＦ_ｃｏｍに結合されている。また、ノードＮ_ｃｏｍは高抵抗Ｒｄｄを介して電源端子Ｖｄｄに結合されている。
【００１６】
ＦＥＴ  Ｔ１、Ｔ２におけるノードＮ_ｃｏｍに接続されていないドレインまたはソースは、それぞれ容量Ｃ１、Ｃ２を介して、独立したＲＦ端子ＲＦ_１、ＲＦ_２にそれぞれ結合されている。
【００１７】
また、ＦＥＴ  Ｔ１、Ｔ２のドレイン、ソース間には、並列に共振用インダクタＬ１、Ｌ２がそれぞれ接続されている。ＦＥＴ  Ｔ１、Ｔ２にはオフ状態においても容量が存在する。そこで、この容量を利用してインダクタＬ１、Ｌ２と組み合わせて共振させることにより、インピーダンスが理論上無限大となり、アイソレーション性を高めることができる。
【００１８】
ＦＥＴ  Ｔ１、Ｔ２のそれぞれのゲートは、高抵抗Ｒｇｇ１、Ｒｇｇ２を介して、制御端子Ｖcont１、Ｖcont２にそれぞれ結合されている。
【００１９】
このような構成を備えた比較例では、制御端子Ｖcont１、Ｖcont２に供給される電位によって次のような動作を行う。
【００２０】
Ａ１）Ｖcont１＝ハイレベル、Ｖcont２＝ローレベルの時
ＦＥＴ  Ｔ１が導通し、ＦＥＴ  Ｔ２は遮断状態となるので、端子ＲＦ_ｃｏｍと端子ＲＦ_１との間が導通状態となり、端子ＲＦ_ｃｏｍと端子ＲＦ_２との間は遮断状態となる。
【００２１】
尚、ＦＥＴ  Ｔ２のオフ容量およびインダクタＬ２は、端子ＲＦ_１から入力される高周波信号の搬送波の周波数において並列共振するように設計されている。このため、ＦＥＴ  Ｔ２のソース・ドレイン間のインピーダンスは非常に高く、よって端子ＲＦ_ｃｏｍと端子ＲＦ_２との間は高いアイソレーションが実現される。
【００２２】
Ａ２）Ｖcont１＝ローレベル、Ｖcont２＝ハイレベルの時
ＦＥＴ  Ｔ２が導通し、ＦＥＴ  Ｔ１は遮断状態となるので、端子ＲＦ_ｃｏｍと端子ＲＦ_２との間が導通状態となり、端子ＲＦ_ｃｏｍと端子ＲＦ_１との間が遮断状態となる。
【００２３】
尚、ＦＥＴ  Ｔ１のオフ容量およびインダクタＬ１は、端子ＲＦ_２から入力される高周波信号の搬送波の周波数において並列共振するように設計されている。これにより、ＦＥＴ  Ｔ１のソース・ドレイン間のインピーダンスは非常に高く、端子ＲＦ_ｃｏｍと端子ＲＦ_１との間は高いアイソレーションが実現される。
【００２４】
ここで、高周波信号のハイレベルは通常電源電圧Ｖｄｄに等しく、例えば３Ｖ程度であり、ローレベルは接地電圧Ｖｓｓ、即ち０Ｖであり、ＦＥＴ  Ｔ１およびＴ２の閾値電圧Ｖthは負であって、例えば−１Ｖ程度である。
【００２５】
この時、導通状態のＦＥＴのゲート・ソース間電圧Ｖgsは０Ｖとなり、Ｖgs−Ｖthの値は１Ｖとなる。
【００２６】
このＶgs−Ｖthの値が大きいと、オン抵抗は下がる。また、遮断状態のＦＥＴのＶgsは−３Ｖとなり、Ｖgs−Ｖthの値は−２Ｖとなる。この値が大きいと、最大許容入力電力は大きくなる。
【００２７】
高周波スイッチでは、それぞれのＲＦ端子ＲＦ_１、ＲＦ_２、ＲＦ_ｃｏｍにおいてＤＣ成分を除去する必要がある。そこで、回路内部においてＤＣ成分除去用の容量Ｃ１、Ｃ２、Ｃ３が設けられている。
【００２８】
また、ＦＥＴ  Ｔ１、Ｔ２のソースまたはドレインにＤＣバイアス電位を供給するため、高抵抗Ｒｄｄを介して電源端子Ｖｄｄが結合されている。
【００２９】
なお、このバイアス電位供給用の電源端子Ｖｄｄは、省略することも可能である。但し、電源端子Ｖｄｄが省略された場合は、ハイレベルの制御端子Ｖcont１又はＶcont２から、ローレベルの制御端子Ｖcont２又はＶcont１に微小電流が流れることにより、ノードＮ_ｃｏｍの電位が決定されることになる。
【００３０】
ここで、微小電流というのは、オフ状態にあるＦＥＴ  Ｔ１又はＴ２の逆方向ゲート・リーク電流Ｉ_leakである。
【００３１】
よって、ノードＮ_ｃｏｍの電位は、リーク電流Ｉ_leakの大きさと、オン状態のＦＥＴ  Ｔ１又はＴ２の順方向ゲート電流特性とによって決定され、一般にはノードＮ_ｃｏｍは電源電圧Ｖｄｄから０.５Ｖ程度下がった電位となる。
【００３２】
このため、電源端子Ｖｄｄが存在しない場合は、オン状態のＦＥＴ  Ｔ１又はＴ２のゲート・ソース間電圧Ｖgsは低下し、オン抵抗の値は若干低下する。しかし、オフ状態のＦＥＴ  Ｔ１又はＴ２のゲート・ソース間電圧Ｖgsは上昇するので、最大許容入力電力が低下することとなる。
【００３３】
ところで、このような従来のＳＰＤＴスイッチを評価しようとした場合、通常の評価装置ではウェーハ状態において評価することが困難である。
【００３４】
上述したように、一般に高周波信号は信号線と接地線とが対となった伝送線路上でなければ伝播することはできないが、図７に示されたＳＰＤＴスイッチの回路構成では、このような信号線と接地線とが対になった伝送線路が存在しないためである。
【００３５】
そこで、従来はウェーハ状態での評価は行わずに、ウェーハからＩＣチップを切り出して、パッケージやモジュールに実装した後に良否判定試験を行わざるを得なかった。
【００３６】
よって、上述したように歩留りが小さい場合には、特に、ウェーハ後工程および実装に要する時間およびコストが無駄になるという問題があった。
【００３７】
このような比較例による半導体切替回路に対し、以下に本発明の実施の形態による半導体切替回路について、図面を参照して説明する。
【００３８】
（１）実施の形態１
本発明の実施の形態１による共振型ＳＰＤＴスイッチの構成を図１に示す。本実施の形態１は、共振型ＳＰＤＴスイッチに本発明を適用したものである。
【００３９】
図７に示された比較例によるスイッチと比較して、以下のような相違がある。
【００４０】
（ａ）制御端子Ｖcont１と制御端子Ｖcont２との間が、容量素子Ｃｘを介して結合されている。このように、制御端子Ｖcont１と制御端子Ｖcont２とが容量Ｃｘを介して結合されているが、高周波信号を伝送させる際にはこの二つの端子Ｖcont１、Ｖcont２が短絡された状態と電気的に等価である。
【００４１】
（ｂ）ＲＦ端子ＲＦ_１のパッドと制御端子Ｖcont１のパッドとが、半導体ペレットにおける同一辺において、隣接するように配置されている。
【００４２】
（ｃ）ＲＦ端子ＲＦ_２のパッドと制御端子Ｖcont２のパッドとが、半導体ペレットにおける同一辺において、隣接するように配置されている。
【００４３】
このような回路構成、レイアウト構成とすることにより、信号線と接地線とが対になった伝送線路が存在するため、ウェーハ状態において評価試験を行うことが可能である。尚、上記比較例と同一の構成要素には同一の番号を付して、説明を省略する。
【００４４】
具体的には、電源端子Ｖｄｄに可変電圧源を接続し、制御端子Ｖcont１、Ｖcont２を高周波接地端子ＧＮＤに接続する。
【００４５】
そして、電源端子Ｖｄｄにバイアス電位として電源電圧Ｖｄｄを供給する。即ち、評価の際には制御端子Ｖcont１、Ｖcont２が共に接地電圧に固定されるので、外部から強制的にバイアス電位を電源端子Ｖｄｄに与えることで、ＲＦ端子ＲＦ_１とＲＦ端子ＲＦ_２との間の高周波２ポート評価が可能となる。
【００４６】
これにより、上記比較例のようにウェーハからＩＣチップを切り出してパッケージやモジュールに実装した後に良否判定試験を行っていた場合と比較し、特に歩留りが小さいような場合には、ウェーハ後工程および実装に要する時間およびコストを削減することが可能である。
【００４７】
評価方法および回路動作検証については、後述する実施の形態５において詳細に説明する。
【００４８】
尚、ＲＦ端子ＲＦ_２と制御端子Ｖcont１とが隣接し、ＲＦ端子ＲＦ_１と制御端子Ｖcont２とが隣接するように配置されていてもよい。
【００４９】
（２）実施の形態２
本発明の実施の形態２による共振型ＳＰＤＴスイッチの構成を図２に示す。
【００５０】
本実施の形態２は、上記実施の形態１における構成のうち、容量Ｃ１、Ｃ２、Ｃ３、および抵抗Ｒｄｄおよび電源端子Ｖｄｄを除いたものに相当する。ＤＣ成分を除去するための容量は、本実施の形態２では外付けにより対応する。上記実施の形態１と同一の構成要素には、同一の番号を付して説明を省略する。
【００５１】
本実施の形態２も上記実施の形態１と同様に、制御端子Ｖcont１およびＶcont２を高周波接地端子ＧＮＤとすることで、ＲＦ端子ＲＦ_１とＲＦ端子ＲＦ_２との間の高周波２ポート評価が可能となる。評価方法および回路動作検証の詳細については、実施の形態６において詳述する。
【００５２】
尚、本実施の形態２においても上記実施の形態１と同様に、ＲＦ端子ＲＦ_２と制御端子Ｖcont１とが隣接し、ＲＦ端子ＲＦ_１と制御端子Ｖcont２とが隣接するように配置されていてもよい。
【００５３】
（３）実施の形態３
本発明の実施の形態３による共振型ＳＰ３Ｔスイッチについて、その構成を図３に示して説明する。
【００５４】
本実施の形態３は、上記実施の形態１によるＳＰＤＴスイッチをＳＰ３Ｔスイッチに応用したものである。
【００５５】
本実施の形態３によるＳＰ３Ｔスイッチは、以下に示すように動作する。
【００５６】
Ｂ１）Ｖcont１＝ハイレベル、Ｖcont２＝ローレベル、Ｖcont３＝ローレベルの時
ＦＥＴ  Ｔ１が導通し、ＦＥＴ  Ｔ２およびＴ３は遮断状態となるので、端子ＲＦ_ｃｏｍと端子ＲＦ_１との間は導通状態となり、端子ＲＦ_ｃｏｍと端子ＲＦ_２との間、および端子ＲＦ_ｃｏｍと端子ＲＦ_３との間は遮断状態となる。
【００５７】
尚、ＦＥＴ  Ｔ２のオフ容量とインダクタＬ２、ＦＥＴ  Ｔ３のオフ容量とインダクタＬ３とは、それぞれ搬送波の周波数において並列共振するように設計されている。このため、ＦＥＴ  Ｔ２、Ｔ３のそれぞれのソース・ドレイン間のインピーダンスは非常に高く、端子ＲＦ_ｃｏｍと端子ＲＦ_２、端子ＲＦ_ｃｏｍと端子ＲＦ_３との間は高いアイソレーションが実現される。
【００５８】
Ｂ２）Ｖcont１＝ローレベル、Ｖcont２＝ハイレベル、Ｖcont３＝ローレベルの時
ＦＥＴ  Ｔ２が導通し、ＦＥＴ  Ｔ１およびＴ３は遮断状態となる。端子ＲＦ_ｃｏｍと端子ＲＦ_２との間は導通状態となり、端子ＲＦ_ｃｏｍと端子ＲＦ_１との間、および端子ＲＦ_ｃｏｍと端子ＲＦ_３との間は遮断状態となる。
【００５９】
尚、ＦＥＴ  Ｔ１のオフ容量とインダクタＬ１、ＦＥＴ  Ｔ３のオフ容量とインダクタＬ３とは、搬送波の周波数において並列共振するように設計されている。このため、ＦＥＴ  Ｔ１、Ｔ３のそれぞれのソース・ドレイン間のインピーダンスは非常に高く、端子ＲＦ_ｃｏｍと端子ＲＦ_１、端子ＲＦ_ｃｏｍと端子ＲＦ_３との間は高いアイソレーションが実現される。
【００６０】
Ｂ３）Ｖcont１＝ローレベル、Ｖcont２＝ローレベル、Ｖcont３＝ハイレベルの時
ＦＥＴ  Ｔ３が導通し、ＦＥＴ  Ｔ１、Ｔ２は遮断状態となるので、端子ＲＦ_ｃｏｍと端子ＲＦ_３との間は導通状態となり、端子ＲＦ_ｃｏｍと端子ＲＦ_１との間、端子ＲＦ_ｃｏｍと端子ＲＦ_２との間は遮断状態となる。
【００６１】
尚、ＦＥＴ  Ｔ１のオフ容量とインダクタＬ１、ＦＥＴ  Ｔ２のオフ容量とインダクタＬ２とは、それぞれ搬送波の周波数で並列共振するように設計されている。このため、ＦＥＴ  Ｔ１、Ｔ２のそれぞれのソース・ドレイン間のインピーダンスは非常に高く、端子ＲＦ_ｃｏｍと端子ＲＦ_１、端子ＲＦ_ｃｏｍと端子ＲＦ_２との間は、高いアイソレーションが実現される。
【００６２】
本実施の形態３には、以下のような構成上の特徴がある。
【００６３】
ａ）制御端子Ｖcont１と制御端子Ｖcont２の間に容量素子Ｃｘ１２、制御端子Ｖcont２と制御端子Ｖcont３との間に容量素子Ｃｘ２３、制御端子Ｖcont１と制御端子Ｖcont３との間に容量素子Ｃｘ１３が接続されている。
【００６４】
ｂ）ＲＦ端子ＲＦ_１のパッドと制御端子Ｖcont１のパッドは、半導体ペレットの同一辺において、隣接するように設けられている。
【００６５】
ｃ）ＲＦ端子ＲＦ_２のパッドと制御端子Ｖcont２のパッドは、半導体ペレットの同一辺において、隣接するように設けられている。
【００６６】
ｄ）ＲＦ端子ＲＦ_３のパッドと制御端子Ｖcont３のパッドは、半導体ペレットの同一辺において、隣接するように設けられている。
【００６７】
上記回路構成およびレイアウト構成とすることにより、電源端子Ｖｄｄに可変電圧源を接続し、制御端子Ｖcont１、Ｖcont２およびＶcont３を高周波接地端子ＧＮＤとし、ＲＦ端子ＲＦ_１とＲＦ端子ＲＦ_２との間、ＲＦ端子ＲＦ_２とＲＦ端子ＲＦ_３との間、またはＲＦ端子ＲＦ_１とＲＦ端子ＲＦ_３との間の高周波２ポート評価が可能となる。
【００６８】
尚、容量Ｃｘ１２、Ｃｘ２３、Ｃｘ１３のうちいずれか１つを省略した場合にも、同様の評価が可能である。
【００６９】
また、半導体ペレットにおいて同一辺で隣接するように配置される独立ＲＦ端子と制御端子との組み合わせは、必ずしも上記ｂ）〜ｄ）の組み合わせには限定されず、独立ＲＦ端子と制御端子の少なくともいずれか二組が隣接するように配置されていればよい。
【００７０】
さらに、本実施の形態３では、制御端子Ｖcont１と制御端子Ｖcont２とが容量Ｃｘ１２を介して結合され、制御端子Ｖcont２と制御端子Ｖcont３とが容量Ｃｘ２３を介して結合され、制御端子Ｖcont１と制御端子Ｖcon３２とが容量Ｃｘ１３を介して結合されている。しかし、全ての組の制御端子の間が容量を介して結合されている必要は必ずしもなく、少なくともいずれか一組の制御端子が容量を介して結合されていればよい。
【００７１】
（４）実施の形態４
本発明の実施の形態４による共振型ＳＰ３Ｔスイッチについて、その構成を示す図４を用いて説明する。
【００７２】
本実施の形態４は、上記実施の形態３から容量Ｃ１、Ｃ２、Ｃ３、Ｃ４、抵抗Ｒｄｄ、電源端子Ｖｄｄを除いたものに相当する。他の実施の形態３と同様の要素には、同一の番号を付して説明を省略する。
【００７３】
上記実施の形態３と同様に、制御端子Ｖcont１、Ｖcont２およびＶcont３を高周波接地端子ＧＮＤとし、電源端子Ｖｄｄに必要なバイアス電位として電源電圧Ｖｄｄを供給することにより、端子ＲＦ_１と端子ＲＦ_２との間、端子ＲＦ_２と端子ＲＦ_３との間、または端子ＲＦ_１と端子ＲＦ_３との間の高周波２ポート評価が可能となる。
【００７４】
本実施の形態４においても、上記実施の形態３と同様に、容量Ｃｘ１２、Ｃｘ２３、Ｃｘ１３のいずれかを除いても、同様の評価が可能である。
【００７５】
例えば、３つのＦＥＴ  Ｔ１、Ｔ２、Ｔ３のうちのＦＥＴ  Ｔ１および２のみを評価すれば十分である場合には、例えば容量Ｃｘ１２のみを設けて他の容量Ｃｘ２３、Ｃｘ１３を除去してもよい。
【００７６】
上記実施の形態１〜４は、ＳＰＤＴスイッチあるいはＳＰ３Ｔスイッチに関するものであるが、これに限らず、本発明は１対ｎ（ｎは２以上の整数）の切替スイッチ（ＳＰｎＴスイッチ）に適用することが可能である。
【００７７】
また、上記実施の形態１〜４において、ＦＥＴはシングルゲート構造を有する。しかし、マルチゲート構造を有するものであってもよい。また、ＦＥＴを直列に接続してもよい。なお、ＦＥＴがマルチゲート構造を有する場合、あるいはＦＥＴを複数段直列に接続する場合には、それぞれのゲート端子に独立して抵抗を接続し、それらの抵抗の他端を所望の制御端子に共通に接続すればよい。
【００７８】
（５）実施の形態５
本実施の形態５は、上記実施の形態１によるＳＰＤＴスイッチを、オンウェーハ状態で評価する際の評価装置を含めた全体のシステムに関し、その構成を図５に示す。
【００７９】
ウェーハ状態での上記実施の形態１によるＳＰＤＴスイッチ１１において、ＲＦ端子ＲＦ_１のパッドに、第１のＳＧタイプ高周波プローブヘッド１３の信号用針２１を接触させ、制御端子Ｖcont１のパッドに第１のＳＧタイプ高周波プローブヘッド１３の接地用針２２を接触させている。
【００８０】
また、ＲＦ端子ＲＦ_２のパッドに、第２のＳＧタイプ高周波プローブヘッド１５の信号用針２３を接触させ、制御端子Ｖcont２のパッドに第２のＳＧタイプ高周波プローブヘッド１５の接地用針２４を接触させている。
【００８１】
高周波プローブヘッド１３、１５は、それぞれ高周波同軸ケーブル１４、１６を介して、図示されていないネットワークアナライザ等の高周波評価装置に接続されている。
【００８２】
電源端子Ｖｄｄのパッドには、ＤＣバイアス電位供給部としてのＤＣプローブ針１２を介して、ＤＣバイアス電源Ｖ_ｔｅｓｔからのバイアス電位Ｖ_ｔｅｓｔが供給されている。
【００８３】
ＲＦ端子ＲＦ_１とＦＥＴ  Ｔ１のソース又はドレインとの間には容量Ｃ１が接続され、ＲＦ端子ＲＦ_２とＦＥＴ  Ｔ２のソース又はドレインとの間には容量Ｃ２が接続されている。
【００８４】
このため、ＲＦ端子ＲＦ_１、ＲＦ_２からＳＤＰＴスイッチ３１にはＤＣ電圧を供給することができない。そこで、電源端子ＶｄｄにＤＣプローブ針１２を介してＤＣ電圧を供給し、ＦＥＴ  Ｔ１、Ｔ２のオン／オフ状態を制御する。
【００８５】
ここで、通常動作では、ＦＥＴ  Ｔ１、Ｔ２のいずれか一方をオンさせ、他方をオフさせるが、評価試験においては共にオン又はオフさせた状態で試験を行う。
【００８６】
具体的には、可変電位Ｖ_ｔｅｓｔが例えば０Ｖの時と、−３Ｖの時のそれぞれのＳパラメータを評価する。
【００８７】
Ｃ１）Ｖ_ｔｅｓｔ＝０Ｖの時
２つのＦＥＴ  Ｔ１、Ｔ２はオン状態にあり、それぞれのソース・ドレイン間はオン抵抗Ｒｏｎでモデル化することができる。
【００８８】
よって、この時のＳパラメータと、オン抵抗Ｒｏｎでモデル化した回路を高周波回路シミュレーションでフィッティングすることにより、オン抵抗Ｒｏｎを導出することができる。
【００８９】
Ｃ２）Ｖ_ｔｅｓｔ＝−３Ｖの時
２つのＦＥＴ  Ｔ１、Ｔ２はオフ状態となり、それぞれのソース・ドレイン間はオフ容量Ｃｏｆｆでモデル化することができる。
【００９０】
よって、この時のＳパラメータと、容量Ｃｏｆｆでモデル化した回路を高周波回路シミュレーションでフィッティングすることにより、オフ容量Ｃｏｆｆを導出することができる。
【００９１】
なお、制御端子Ｖcont１と制御端子Ｖcont２のそれぞれにＤＣブローブ針を接触させ、その間に電位を与えて流れる電流をモニタし、また電源端子Ｖｄｄの電位をモニタすることも可能である。それによって、ＦＥＴ  Ｔ１、Ｔ２の順方向特性および逆方向特性を評価することが可能である。
【００９２】
本実施の形態５によれば、上記実施の形態１によるＳＰＤＴスイッチに対し、ウェーハ状態で評価試験を行うことができる。よって、特に歩留りが小さいような場合において、ウェーハ後工程および実装に要する時間およびコストを削減することが可能となる。
【００９３】
（６）実施の形態６
本実施の形態６は、上記実施の形態２によるＳＰＤＴスイッチを、オンウェーハ状態で評価する際の評価装置を含めた全体のシステムに関し、その構成を図６に示す。
【００９４】
ウェーハ状態での上記実施の形態２によるＳＰＤＴスイッチ３１において、ＲＦ端子ＲＦ_１のパッドに、第１のＳＧタイプ高周波プローブヘッド３２の信号用針５１を接触させ、制御端子Ｖcont１のパッドに第１のＳＧタイプ高周波プローブヘッド３２の接地用針５２を接触させている。
【００９５】
さらに、ＲＦ端子ＲＦ_２のパッドに、第２のＳＧタイプ高周波プローブヘッド３４の信号用針５３を接触させ、制御端子Ｖcont２のパッドに第２のＳＧタイプ高周波プローブヘッド３４の接地用針５４を接触させている。
【００９６】
高周波プローブヘッド３２、３４は、それぞれ高周波同軸ケーブル３３、３５を介して、図示されていないネットワークアナライザ等の高周波評価装置に接続されている。
【００９７】
上記実施の形態５と比較し、２つのＧＳタイプ高周波プローブヘッド３２、３４と図示されていない高周波評価装置との間に、ＤＣバイアス電位供給部としてのバイアス伝達部４１、４３がそれぞれ接続されている点が相違する。
【００９８】
このバイアス伝達部４１、４３のそれぞれのＤＣバイアス端子４２、４４をバイアス電源４５に接続し、ＤＣバイアス電位Ｖ_ｔｅｓｔをＲＦ端子ＲＦ_１およびＲＦ端子ＲＦ_２に供給している。ここで、バイアス伝達部４１、４３は、図６に示されるように、それぞれインダクタＬ１００、容量Ｃ１００を有している。これにより、ＤＣ電位をＳＰＤＴスイッチ３１に与えることができる。
【００９９】
他の構成は上記実施の形態５と同じであり、上記実施の形態５と同様な手順でＦＥＴ  Ｔ１およびＴ２のそれぞれのオン抵抗Ｒｏｎおよびオフ容量Ｃｏｆｆを抽出することが可能である。
【０１００】
これにより、上記実施の形態５と同様に本実施の形態６によれば、上記実施の形態２によるＳＰＤＴスイッチに対して、ウェーハ状態で評価試験を行うことができるため、特に歩留りが小さいような場合に、ウェーハ後工程および実装に要する時間およびコストを削減することが可能である。
【０１０１】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。また、ＦＥＴはＧａＡｓ系の半導体基板に限らず、シリコン等、他の半導体基板に形成してもよい。ＦＥＴは、閾値電圧が負のデプレッション型であればよく、ＭＥＳＦＥＴ（Metal Semiconductor Field-Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）等であってもよい。
【０１０２】
また、上記実施の形態において用いられている容量素子Ｃ１〜Ｃ２、Ｃｘ、Ｃ１３、Ｃ１２、Ｃ２３は、構造について限定はしないが、例えば金属材料／絶縁体／金属材料が積層された構成を有するものを用いることによって、良好な高周波特性を得ることができる。
【０１０３】
また、インダクタ素子Ｌ１〜Ｌ３の構成についても限定しないが、例えば半導体基板上に金属配線により形成されたスパイラルインダクタであってもよい。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施の形態１による半導体切替回路の構成を示す回路図。
【図２】本発明の実施の形態２による半導体切替回路の構成を示す回路図。
【図３】本発明の実施の形態３による半導体切替回路の構成を示す回路図。
【図４】本発明の実施の形態４による半導体切替回路の構成を示す回路図。
【図５】本発明の実施の形態５による半導体切替回路および評価試験を行う装置の構成を示す回路図。
【図６】本発明の実施の形態６による半導体切替回路および評価試験を行う装置の構成を示す回路図。
【図７】比較例による半導体切替回路の構成を示す回路図。
【符号の説明】
【０１０５】
Ｒｇｇ１〜Ｒｇｇ３  高周波信号遮断用ゲート抵抗
Ｒｄｄ  バイアス供給用抵抗
Ｖｄｄ  電源端子
Ｃ１〜Ｃ４  容量
Ｃｘ、Ｃｘ１２、Ｃｘ１３、Ｃｘ２３  制御端子間容量
Ｔ１、Ｔ２  ＦＥＴ
Ｌ１〜Ｌ３  インダクタ
ＲＦ_ｃｏｍ  共通ＲＦ端子
ＲＦ_１〜ＲＦ_３  独立ＲＦ端子
Ｖcont１〜Ｖcont３  制御端子
１１、３１  ＳＰＤＴスイッチ
１２  ＤＣプローブ針
１３、３２  第１のＳＧタイプ高周波プローブヘッド
１４、１６、３３、３４  高周波同軸ケーブル
１５、３５  第２のＳＧタイプ高周波プローブヘッド
２１、２３、５１、５３  信号用針
２２、２４、５２、５４  接地用針
４１、４３  バイアス伝達部
４２、４４  ＤＣバイアス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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