(57)【要約】    【課題】  電力消費量の節減が可能で、占有面積を減らすことができる２ビットのバイナリ比較器及び動作速度の向上が可能なバイナリ比較装置を提供すること。    【解決手段】  比較器は、第１及び第２ノードｎｏｄｅ１、２と、イネーブル信号入力端子ＥＮと、比較対象の第１及び第２の入力信号が入力される第１及び第２入力端子Ａ、Ｂと、ソース側が各々第１及び第２入力端子、ゲート側が相互に相手側のソース側に、ドレイン側が第１ノードに接続された第１及び第２ｐＭＯＳトランジスタＭＰ１、ＭＰ２と、一方側が第１ノードに、他方側が接地側に接続され、直列に接続された第１及び第２ｎＭＯＳトランジスタＭＮ１、ＭＮ２と、ソース側が第１ノードに、ドレイン側が第２ノードに接続された第３ｎＭＯＳトランジスタＭＮ３と、ソース側が電源電圧ＶＤＤ側に、ドレイン側が第２ノードに接続された第３ｐＭＯＳトランジスタＭＰ３とを備えている。【選択図】図３Ａ
2006042308.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２ノードと、
イネーブル信号が入力されるイネーブル信号入力端子と、
比較対象の第１及び第２の入力信号が入力される第１及び第２入力端子と、
ソース側が各々前記第１及び第２入力端子に接続され、ゲートが相互に相手側のソース側に接続され、ドレイン側が前記第１ノードに接続された第１及び第２ｐＭＯＳトランジスタと、
各々前記第１及び第２の入力信号に制御され、一方側が前記第１ノードに、他方側が接地側に接続されるとともに、直列に接続された第１及び第２ｎＭＯＳトランジスタと、
前記イネーブル信号によって制御され、ソース側が前記第１ノードに接続され、ドレイン側が前記第２ノードに接続された第３ｎＭＯＳトランジスタと、
前記イネーブル信号によって制御され、ソース側が電源電圧側に、ドレイン側が前記第２ノードに接続された第３ｐＭＯＳトランジスタと
を備えていることを特徴とする２ビットのバイナリ比較器。
【請求項２】
前記第２ノードの論理値を受信して反転させるインバータを、さらに含むことを特徴とする請求項１に記載の２ビットのバイナリ比較器。
【請求項３】
電源電圧をイネーブル信号として用いて、第１及び第２入力信号を論理結合する第１の２ビットのバイナリ比較器と、
該第１の２ビットのバイナリ比較器の出力をイネーブル信号として用いて、第３及び第４の入力信号を論理結合する第２の２ビットのバイナリ比較器とを含み、
前記第１及び第２の２ビットのバイナリ比較器が、請求項２に記載の２ビットのバイナリ比較器によって構成されていることを特徴とするバイナリ比較装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２ビットのバイナリ比較器及びこのバイナリ比較器を用いたバイナリ比較装置に関し、バイナリ比較装置は、デジタル論理回路の設計分野で利用されている。
【背景技術】
【０００２】
デジタル論理回路の設計に用いられるバイナリ比較装置は、設計者の意図に従って様々な構成を有している。
【０００３】
例えば、図１は、一般的なバイナリ比較装置の構成を示すブロック図である。このバイナリ比較装置は、並列に接続された複数の排他的否定論理和(ＸＮＯＲ)を論理結合、具体的には論理積するように構成されている。すなわち、バイナリ比較装置は、２つの信号Ａ０、Ｂ０が入力される第１ＥｘＮＯＲゲート(Exclusive NOR Gate)１１０、２つの信号Ａ１、Ｂ１が入力される第２ＥｘＮＯＲゲート１１１、２つの信号Ａ２、Ｂ２が入力される第３ＥｘＮＯＲゲート１１２、２つの信号Ａ３、Ｂ３が入力される第４ＥｘＮＯＲゲート１１３、第１及び第２ＥｘＮＯＲゲート１１０、１１１の出力信号が入力される第１ＡＮＤゲート１１５、第３及び第４ＥｘＮＯＲゲート１１２、１１３の出力信号が入力される第２ＡＮＤゲート１１６並びに第１及び第２ＡＮＤゲート１１５、１１６の出力信号が入力される第３ＡＮＤゲート１１７を備えている。
【０００４】
上記のように構成されたバイナリ比較装置では、各々の入力信号が遷移する時、全てのビットが一致しない場合でも、１つ以上のＥｘＮＯＲゲートの入力信号が一致すると、一致したＥｘＮＯＲゲートの出力信号のレベルが遷移して遷移電流が発生する。その際に、電力が消費されるという欠点がある。特に、比較しようとする信号が、カウンタから出力されるカウント信号のように周期的で順次変化する信号の場合には、全ての信号が一致しなくても、カウント信号が変わるたびに遷移電流が発生し、電力消費が発生するという問題点がある。
【０００５】
図２は、従来の２ビット比較器を示す回路図である（特許文献１）。上述の問題点を改善するために、図２に示されているように、イネーブル信号が入力される場合だけ、入力される２つの信号が比較されるようになっている。
【０００６】
すなわち、図２に示した２ビットの比較器の動作は、次の通りである。入力(CARRY IN)端子２１０の電圧が「Ｈ」の状態であれば、ＭＯＳＦＥＴ２１１及び２１７がターンオンされる。また、第１ビットＩＮ１が低電圧であれば、ＭＯＳＦＥＴ２２１がターンオフされ、ＭＯＳＦＥＴ２２６がターンオンされる。第２ビットＩＮ２の電圧が「Ｌ」の状態であれば、ＭＯＳＦＥＴ２２０及び２２５がターンオフされる。したがって、出力(CARRY OUT)端子２１２からは、トランジスタ２２６、２１７によって、ＩＮ２バーの高電圧に引き上げられた電圧が出力される。この場合には、回路は、ハイレベル信号を出力して、２つのビットが互いに同じであることを示している。
【０００７】
一方、第２ビットＩＮ２が「Ｈ」の状態であれば、ＭＯＳＦＥＴ２２０及び２２５がターンオンされ、ＩＮ２バーには低電位の電圧が印加される。したがって、出力(CARRY OUT)端子２１２は、３つのパス、すなわち、ＭＯＳＦＥＴ２２６と２１７、ＭＯＳＦＥＴ２２５と２１７、ＭＯＳＦＥＴ２１１と２２０を介して、接地電圧に接続され、出力(CARRY OUT)端子２１２の電圧は、接地電圧となる。この場合には、回路は、ローレベルの信号を出力して、２つのビットが互いに異なることを示している。
【０００８】
図２に示した２ビットの比較器の場合には、７個のＭＯＳトランジスタと１個のインバータが用いられている。１個のインバータには、２個のトランジスタが用いられるため、合計９個のトランジスタが用いられることになり、レイアウト上、トランジスタが占める面積が多いという問題点がある。
【０００９】
また、図１に示した構成の場合、全ての入力信号が一致すると、出力信号が複数の段を経ることによって、動作速度が低下するという問題点がある。
【特許文献１】米国特許第４，７９７，６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、電力の消費量を低減することができるとともに、占有する面積を狭くすることのできる２ビットのバイナリ比較器を提供することにある。
【００１１】
また、本発明の別の目的は、動作速度を改善することができるバイナリ比較装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明に係る２ビットのバイナリ比較器は、第１及び第２ノードと、イネーブル信号が入力されるイネーブル信号入力端子と、比較対象の第１及び第２の入力信号が入力される第１及び第２入力端子と、ソース側が各々前記第１及び第２入力端子に接続され、ゲートが相互に相手側のソース側に接続され、ドレイン側が前記第１ノードに接続された第１及び第２ｐＭＯＳトランジスタと、各々前記第１及び第２の入力信号に制御され、一方側が前記第１ノードに、他方側が接地側に接続されるとともに、直列に接続された第１及び第２ｎＭＯＳトランジスタと、前記イネーブル信号によって制御され、ソース側が前記第１ノードに接続され、ドレイン側が前記第２ノードに接続された第３ｎＭＯＳトランジスタと、前記イネーブル信号によって制御され、ソース側が電源電圧側に、ドレイン側が前記第２ノードに接続された第３ｐＭＯＳトランジスタとを備えていることを特徴としている。
【００１３】
上記の２ビットのバイナリ比較器は、前記第２ノードの論理値を受信して反転させるインバータを、さらに含むことが好ましい。
【００１４】
また、本願に係るバイナリ比較装置は、電源電圧をイネーブル信号として用いて、第１及び第２入力信号を論理結合する第１の２ビットのバイナリ比較器と、該第１の２ビットのバイナリ比較器の出力をイネーブル信号として用いて、第３及び第４の入力信号を論理結合する第２の２ビットのバイナリ比較器とを含み、前記第１及び第２の２ビットのバイナリ比較器が、請求項２に記載の２ビットのバイナリ比較器によって構成されていることを特徴としている。
【００１５】
上記のバイナリ比較装置は、本発明に係る２ビットのバイナリ比較器にイネーブル端子を追加することにより、前段の２ビットのバイナリ比較器の入力信号が一致しない場合には、比較動作が行われないようになっている。したがって、該当する２ビットのバイナリ比較器の入力ビットが一致したとしても、前段の２ビットのバイナリ比較器の入力ビットが一致していない場合には、比較器の出力が変化しない。そによって不必要な遷移電流の発生を防止することができる。また、最終段の比較器の出力が比較器全ての出力となるため、信号の伝達に遅延が生じることが改善される。
【発明の効果】
【００１６】
本発明に係る２ビットのバイナリ比較器を用いるバイナリ比較器は、上述のように構成されており、イネーブル信号を用いるようになっているため、不必要な遷移電流の発生を防止することができる。したがって、電力の消費量を低減することができるとともに、２ビットのバイナリ比較器を、６個のトランジスタと１個のインバータ、すなわち、合計８個のトランジスタによって構成することができる。そのため、バイナリ比較器が占める面積を狭くすることができる。また、本発明に係るバイナリ比較装置は、信号の伝達に遅延が生じることが改善されるので、動作速度が向上する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最も好ましい実施の形態に係るバイナリ比較器を、添付する図面を参照して詳細に説明する。
【００１８】
表１は、実施の形態に係る２ビットのバイナリ比較器の真理値表(Truth Table)である。
【００１９】
【表１】
2006042308.tif 000003
【００２０】
表１に示されているように、実施の形態に係る２ビットのバイナリ比較器は、比較動作の可能状態を示すイネーブル信号ＥＮが入力されない状態では出力信号Ｚがなく、イネーブル信号ＥＮが入力されるとはじめて、一般的なＥｘＯＲゲートＸＯＲと同様に動作する。すなわち、イネーブル信号ＥＮが「０」の場合、出力信号Ｚは常に「０」の状態に維持される。イネーブル信号ＥＮが「１」の場合には、出力信号Ｚは、２つの入力信号Ａ、Ｂの論理状態によって変わり、２つの入力信号Ａ、Ｂの論理状態が同じであれば「１」が出力され、２つの入力信号Ａ、Ｂの論理状態が異なれば「０」が出力される。
【００２１】
図３Ａは、実施の形態に係る２ビットのバイナリ比較器を具体的に示す回路図である。また、図３Ｂは、図３Ａの回路構成を示すブロック図である。図３Ａ及び３Ｂに示した２ビットのバイナリ比較器の構成及び動作は次の通りである。
【００２２】
第１及び第２ＰチャネルＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）３０１、３０２のソース側は、各々入力端子Ａ、Ｂと接続され、ゲートは相手側のソースと接続され、それぞれのドレイン側は第１ノードｎｏｄｅ１に接続されている。また、各々の入力信号Ａ、Ｂによって制御される直列に接続された第１及び第２ＮチャネルＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）３０３、３０４は、一方側が第１ノードｎｏｄｅ１、他方側が接地側に接続されている。イネーブル信号ＥＮによって制御される第３ＮチャネルＭＯＳＦＥＴ３０５は、ソース側が第１ノードｎｏｄｅ１に接続され、ドレイン側が第２ノードｎｏｄｅ２に接続されている。イネーブル信号ＥＮに制御される第３ＰチャネルＭＯＳＦＥＴ（ＭＰ３）３０６は、ソース側が電源電圧ＶＤＤ端子、ドレイン側が第２ノードｎｏｄｅ２に接続されている。そして、インバータ３０７は、第２ノードｎｏｄｅ２の論理値を受信して反転させ、反転させた信号を出力する。
【００２３】
イネーブル信号ＥＮが「０」の場合、第３ＮチャネルＭＯＳＦＥＴ（ＭＮ３）３０５及び第３ＰチャネルＭＯＳＦＥＴ３０６がターンオンされて、第２ノードｎｏｄｅ２が「１」となるため、出力Ｚは「０」となる。
【００２４】
イネーブル信号ＥＮが「１」の場合、第３ＮチャネルＭＯＳＦＥＴ３０５がターンオンされ、第３ＰチャネルＭＯＳＦＥＴ３０６がターンオフされるため、出力Ｚは、第１ノードｎｏｄｅ１の論理レベルによって決定される。例えば、２つの入力信号Ａ及びＢが「０」であれば、第１及び第２ＰチャネルＭＯＳＦＥＴ３０１、３０２がターンオンされ、第１及び第２ＮチャネルＭＯＳＦＥＴ３０３、３０４がターンオフされるため、第１ノードｎｏｄｅ１は「０」となり、出力Ｚは「１」となる。一方、２つの入力信号Ａ及びＢが各々「１」、「０」であれば、第１ＰチャネルＭＯＳＦＥＴ３０１がターンオン、第２ＰチャネルＭＯＳＦＥＴ３０２がターンオフ、第１ＮチャネルＭＯＳＦＥＴ３０３がターオンオフ、第２ＮチャネルＭＯＳＦＥＴ３０４がターンオンされるため、第１ノードｎｏｄｅ１は「１」となり、出力Ｚは「０」となる。また、２つの入力信号Ａ及びＢが「１」であれば、第１及び第２ＰチャネルＭＯＳＦＥＴ３０１、３０２がターンオフされ、第１及び第２ＮチャネルＭＯＳＦＥＴ３０３、３０４がターンオンされるため、第１ノードｎｏｄｅ１は「０」となり、出力Ｚは「１」となる。
【００２５】
図４は、実施の形態に係るバイナリ比較装置の構成を示す図である。図４に示したバイナリ比較装置は、電源電圧ＶＤＤによりイネーブルされ、第１及び第２入力信号Ａ１、Ｂ１を論理結合する第１の２ビットのバイナリ比較器４０１、第１の２ビットのバイナリ比較器４０１の出力信号ＥＮ１によってイネーブルされ、第３及び第４入力信号Ａ２、Ｂ２を論理結合する第２の２ビットのバイナリ比較器４０２を備えている。さらに、第３〜第ｎの２ビットのバイナリ比較器４０３、…、４０ｎを備えており、第２の２ビットのバイナリ比較器４０２と同様な機能を有している。
【００２６】
上記のように構成されたバイナリ比較装置の動作は、次の通りである。第１及び第２入力信号Ａ１、Ｂ１の論理状態が一致すると、第１の２ビットのバイナリ比較器４０１は「１」を出力し、第２の２ビットのバイナリ比較器４０２は、第１の２ビットのバイナリ比較器４０１の出力信号ＥＮ１をイネーブル信号として用いて、第３及び第４入力信号Ａ２、Ｂ２の論理状態が一致すると「１」を出力する。第３〜第ｎの２ビットのバイナリ比較器４０３、…、４０ｎも、第２の２ビットのバイナリ比較器４０２と同様に動作する。
【００２７】
したがって、全ての比較器の遷移動作数が減り、電力の消費量が減少する。特に、順次値が変わるアップ/ダウンカウンタから信号が入力される場合には、最適な動作状態が得られる。すなわち、アップカウンタから信号が入力される場合、最上位のビットが第１の２ビットのバイナリ比較器４０１に入力され、順に第２の２ビットのバイナリ比較器〜第ｎの２ビットのバイナリ比較器４０２〜４０ｎに入力されるようになる。そのため、最上位ビットから最下位ビットまで入力値が変わるため、最小ｎ番の比較器の遷移動作によって最終出力が得られる。したがって、迅速な比較動作が可能となる。
【００２８】
図５は、実施の形態に係る２ビットのバイナリ比較器に関するシミュレーション結果を示す波形図である。イネーブル信号ＥＮが「０」の場合には出力信号がなく、イネーブル信号ＥＮが「１」の場合には、出力信号があることが分かる。
【００２９】
なお、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３０】
【図１】従来の一般的なバイナリ比較装置の構成を示すブロック図である。
【図２】従来の２ビットの比較器を示す回路図である。
【図３Ａ】本発明の実施の形態に係る２ビットのバイナリ比較器を示す回路図である。
【図３Ｂ】図３Ａに示したバイナリ比較器の構成を示すブロック図である。
【図４】本発明の実施の形態に係るバイナリ比較装置の構成を示すブロック図である。
【図５】本発明の実施の形態に係る２ビットのバイナリ比較器に関するシミュレーション結果を示す波形図である。
【符号の説明】
【００３１】
１１０、１１２、１１３、１１４    第１、第２、第３、第４ＥｘＮＯＲゲート
１１５、１１６、１１７    第１、第２、第３ＡＮＤゲート
３０１、３０２    第１、第２ＰチャネルＭＯＳＦＥＴ
３０３、３０４、３０５    第１、第２、第３ＮチャネルＭＯＳＦＥＴ
３０６      第３ＰチャネルＭＯＳＦＥＴ
３０７      インバータ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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