(57)【要約】【課題】  受信機のイコライザを適応的に制御することができる回路と方法とを提供する。【解決手段】  イコライザは、イコライザ部と制御回路とを具備する。イコライザ部は、制御コードと入力データとに応答して等化された信号を発生させる。制御回路は、多重位相クロックの間の区間内にある入力データの遷移の数に対する情報を有している遷移情報信号に応答して制御コードを発生させる。イコライザ及びイコライズ方法は、入力データに含まれたジッタを容易に減少させることができ、高速に動作する受信機に適用が可能であり、デジタル制御が可能である。なお、イコライザ及びイコライズ方法は半導体集積回路において占有面積が小さく、電力消費が少ない。【選択図】    図３
2006042339.tif 000002
【特許請求の範囲】
【請求項１】
制御コードと入力データとに応答して等化された信号を発生させるイコライザ部と、
多重位相クロックの間の区間内にある入力データの遷移の数を示す遷移情報信号に応答して前記制御コードを発生させる制御回路を具備することを特徴とするイコライザ。
【請求項２】
前記入力データと前記等化された信号とは、それぞれ対で構成されることを特徴とする請求項１に記載のイコライザ。
【請求項３】
前記イコライザ部は、
前記入力データが印加されるゲートを有するトランジスタ対と、
前記トランジスタ対のソースの間に結合した少なくとも一つの抵抗又は少なくとも一つのキャパシタと、
前記キャパシタに連結されたインピーダンス調節部と、を具備することを特徴とする請求項１に記載のイコライザ。
【請求項４】
キャパシタが前記トランジスタ対のソースの間に結合されており、前記インピーダンス調節部が前記キャパシタに結合されており、
前記インピーダンス調節部は、
前記キャパシタの第１端子に連結された第１端子を有する制御抵抗と、
前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチを具備することを特徴とする請求項３に記載のイコライザ。
【請求項５】
前記スイッチそれぞれは、
前記制御コードのうち、１ビットが印加されるゲートを有するＭＯＳトランジスタを含むことを特徴とする請求項４に記載のイコライザ。
【請求項６】
前記制御トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項５に記載のイコライザ。
【請求項７】
前記制御抵抗は、同一の抵抗値を有することを特徴とする請求項４に記載のイコライザ。
【請求項８】
前記制御抵抗は、それぞれ加重値を有することを特徴とする請求項４に記載のイコライザ。
【請求項９】
抵抗が前記トランジスタ対の第１トランジスタのソースに結合されている第１端子を有し、キャパシタが前記抵抗の第２端子と前記トランジスタ対の第２トランジスタのソースとの間に結合されており、前記インピーダンス調節部が前記キャパシタに並列に結合されており、
前記インピーダンス調節部は、
前記キャパシタの第１端子に連結された第１端子を有する制御抵抗と、
前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチと、を具備することを特徴とする請求項３に記載のイコライザ。
【請求項１０】
前記スイッチは、それぞれ前記制御コードのうち、１ビットが印加されるゲートを有するトランジスタを含むことを特徴とする請求項９に記載のイコライザ。
【請求項１１】
前記制御抵抗は、同一の抵抗値を有することを特徴とする請求項９に記載のイコライザ。
【請求項１２】
前記制御抵抗のそれぞれに加重値が印加されることを特徴とする請求項９に記載のイコライザ。
【請求項１３】
抵抗が前記トランジスタ対のソースの間に結合されており、前記インピーダンス調節部が前記抵抗に結合されており、
前記インピーダンス調節部は、
前記抵抗の第１端子に連結された第１端子を有する制御キャパシタと、
前記複数の制御キャパシタそれぞれの第２端子と前記抵抗の第２端子との間に連結され、前記制御コードによって制御されるスイッチと、を具備することを特徴とする請求項３に記載のイコライザ。
【請求項１４】
前記スイッチは、それぞれ前記制御コードのうち、１ビットが印加されるゲートを有するトランジスタで構成されることを特徴とする請求項１３に記載のイコライザ。
【請求項１５】
前記制御キャパシタは、同一のキャパシタンスを有することを特徴とする請求項１３に記載のイコライザ。
【請求項１６】
前記制御キャパシタそれぞれに、加重値が印加されることを特徴とする請求項１３に記載のイコライザ。
【請求項１７】
第１抵抗が前記トランジスタ対の第１トランジスタのソースに結合されている第１端子を有し、第２抵抗が前記第１抵抗の第２端子と前記トランジスタ対の第２トランジスタのソースとの間に結合されており、前記インピーダンス調節部が前記第２抵抗に結合されており、
前記インピーダンス調節部は、
前記第２抵抗の第１端子に連結された第１端子を有する制御キャパシタと、
前記制御キャパシタそれぞれの第２端子と前記第２抵抗の第２端子との間に連結され、前記制御コードによって制御されるスイッチと、を具備することを特徴とする請求項３に記載のイコライザ。
【請求項１８】
前記スイッチは、それぞれ前記制御コードのうち、１ビットが印加されるゲートを有するトランジスタで構成されることを特徴とする請求項１７に記載のイコライザ。
【請求項１９】
前記制御回路は、前記遷移情報信号に基づいて多重位相クロックの間の区間中、入力データの遷移が発生したクロック区間の数をカウントし、制御コード値を変える作業を所定回数反復することを特徴とする請求項１に記載のイコライザ。
【請求項２０】
前記制御回路は、前記制御コード値が上部限界値に到達すると、前記入力データの遷移が発生するクロック区間の数が一番少ない場合の制御コードを最適制御コードとして設定することを特徴とする請求項１に記載のイコライザ。
【請求項２１】
遷移情報信号に応答して等化された信号対を発生させるイコライザと、
多重位相を有するクロック信号の制御下に前記等化された信号対をサンプリングし、サンプリングされた信号を出力するサンプラと、
前記サンプリングされた信号に応答して復元されたデータと復元されたクロック信号とを発生させ、多重位相クロックの間の区間内にある入力データの遷移の数を示す前記遷移情報信号を発生させる復元回路と、を具備することを特徴とする受信機。
【請求項２２】
前記イコライザは、
前記制御コードと前記入力データとに応答して等化された信号を発生させるイコライザ部と、
前記遷移情報信号に応答して前記制御コードを発生させる制御回路と、を具備することを特徴とする請求項２１に記載の受信機。
【請求項２３】
前記入力データと前記等化された信号は、それぞれ信号対を含むことを特徴とする請求項２４に記載の受信機。
【請求項２４】
前記イコライザ部は、
前記入力データが印加されるゲートを有するトランジスタ対と、
前記トランジスタ対のソースの間に結合された少なくとも一つの抵抗又は少なくとも一つのキャパシタと、
前記キャパシタに連結されたインピーダンス調節部と、を具備することを特徴とする請求項２２に記載の受信機。
【請求項２５】
キャパシタが前記トランジスタ対のソースの間に結合されており、前記インピーダンス調節部が前記キャパシタに結合されており、
前記インピーダンス調節部は、
前記キャパシタの第１端子に連結された第１端子を有する制御抵抗と、
前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチと、を具備することを特徴とする請求項２４に記載の受信機。
【請求項２６】
前記スイッチそれぞれは、前記制御コードの一つのビットを受信するためのゲートを有するトランジスタを具備することを特徴とする請求項２５に記載の受信機。
【請求項２７】
抵抗が前記トランジスタ対の第１トランジスタのソースに結合されている第１端子を有し、キャパシタが前記抵抗の第２端子と前記トランジスタ対の第２トランジスタのソースとの間に結合されており、前記インピーダンス調節部が前記キャパシタに並列に結合されており、
前記インピーダンス調節部は、
前記キャパシタの第１端子に連結された第１端子を有する制御抵抗と、
前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチと、を具備することを特徴とする請求項２４に記載の受信機。
【請求項２８】
抵抗が前記トランジスタのソースの間に結合されており、前記インピーダンス調節部が前記キャパシタに結合されており、
前記インピーダンス調節部は、前記抵抗の第１端子に連結された第１端子を有する制御抵抗と、
前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチを具備することを特徴とする請求項２４に記載の受信機。
【請求項２９】
前記制御回路は、前記遷移情報信号に基づいて、前記入力データの遷移が発生したクロック区間の数をカウントし、前記制御コードを変える作業を所定回数反復することを特徴とする請求項２２に記載の受信機。
【請求項３０】
前記制御回路は、前記制御コードが上部限界値に到達し、前記入力データの遷移が発生するクロック区間の数が最も少ないときに最適の制御コードを設定することを特徴とする請求項２２に記載の受信機。
【請求項３１】
イコライザ制御コードを初期化する段階と、
多重位相クロックの間の区間に対して入力データの遷移が発生するクロック区間数をカウントして記録する段階と、
前記イコライザ制御コード値が上部限界値に到達したかを判断する段階と、
前記イコライザ制御コード値が前記上部限界値に到達しないと、前記イコライザ制御コードを単位値増加させる段階と、
イコライザ制御コードが上部限界値に到達し、前記入力データの遷移が発生するクロック区間の数が最も少ないときに最適の制御コードを設定する段階と、を具備することを特徴とするイコライズ方法。
【請求項３２】
請求項３１に記載のイコライズ方法を行うことに適用されるイコライザ。
【請求項３３】
請求項３２に記載のイコライザを含むことを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イコライザ、受信機、及びイコライズ方法に関する。
信号の周波数スペクトラムは、一般的にケーブルなどの伝送媒体を通過するときに品質が低下する。このような品質の低下は、普通、信号の周波数スペクトラムにおいて高周波成分の減衰として示される。このような品質低下の結果、狭い信号パルスは、広い信号パルスより更に低いピーク振幅を有するようになるので、各パルスにインコードされたビット情報を復元しにくい。なお、伝送媒体を通過して受信機に流入される信号はジッタを含むことがある。また、ジッタを含む信号は復元しにくい。周波数の品質低下を補償するためにイコライゼーションという信号処理が行われる。イコライゼーションは、流入される信号のジッタを減少させ、減衰された周波数の成分をほぼ完璧に以前の振幅に戻す技術を称する。
【背景技術】
【０００２】
超高速シリアルインターフェースで主に用いられる送受信機において、シリアルデータの速度は次第に増加して、数Ｇｂｐｓ帯域以上に速くなっている。このように、データの伝送速度が増加することによって受信機のＣＤＲブロックでエラーなしにクロックとデータとの復元において、受信機のジッタノイズが主な要素として作用するようになる。長いケーブル又はＰＣＢラウティングを主媒体にする場合、ＩＳＩを減少させるために、受信機にイコライザを加える。
【０００３】
図１は、イコライザを有する従来の受信機を示すブロック図であって、特許文献１に開示されている。図１を参照すると、受信された信号は、まず、イコライザ３０によってイコライズされる。イコライズされた信号は、スライサ３２と適応回路４０とに入力される。スライサ３２は、イコライズされた信号をスライスし、クロック復元回路３４に出力する。クロック復元信号３４は、出力信号とデータロック信号とを出力する。適応回路４０は、コースアルゴリズムブロック３６とファインチューンアルゴリズムブロック３８とを含む。コースアルゴリズムブロック３６はコードの範囲を決定し、ファインチュームアルゴリズムブロック３８はデータロック信号に応答してコードの範囲から特別なコードを選択する。選択されたコードはイコライザ３０に印加される。
【０００４】
図１に示した従来のイコライザを有する無線受信機は、上限と下限とを用いてコードの範囲を決定し、このコードの範囲で特定コードを選択してイコライザ３０に印加する。もし、データロック信号がロックでない状態を示すとき、適応回路４０は、コードの範囲でコードを選択してイコライザ３０に提供する過程を反復する。また、データロック信号がロック状態を示すとき、適応回路４０は選択したコードを変えず、継続維持する。
【特許文献１】米国特許第６，５４６，０４７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高速動作する受信機に適用が可能であり、デジタル制御が可能なイコライザ回路を提供することにある。
本発明の他の目的は、半導体集積回路で占める面積が小さく、電力消費が少ないイコライザ回路を提供することにある。
本発明のまた他の目的は、高速に動作する受信機に適用が可能であり、デジタル制御が可能なイコライズ方法を提供することにある。
本発明のまた他の目的は、高速に動作する受信機を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明の一実施例によるイコライザは、イコライザ部と制御回路とを具備する。イコライザ部は、制御コードと入力データとに応答して等化された信号を発生させる。制御回路は多重位相クロックの間の区間内にある入力データの転移の数に対する情報を有している遷移情報信号に応答して前記制御コードを発生させる。
【０００７】
本発明の一実施例による受信機は、イコライザ、サンプラ、及び復元回路を具備する。イコライザは制御コードと入力データに応答して等化された信号対を発生させる。サンプラは多重位相を有するクロック信号に基づいて前記等化された信号対をサンプリングし、サンプリングされた信号を出力する。復元回路は、多重位相クロックの間にある各クロック周期内にある入力データの遷移の数を示す転移情報信号を発生させる。本発明の一つの実施例によるイコライズ方法は、イコライザ制御コードを初期化する段階と、多重位相クロックの間の区間に対して入力データの転移が発生するクロック区間の数をカウントし記録する段階と、前記イコライザ制御コードが上部限界値に到達したか否かを判断する段階と、前記イコライザ制御コード値が前記上部限界値に到達しないと、前記イコライザ制御コードを単位値増加させる段階と、イコライザ制御コードの値が上部限界値に到達し、前記入力データの遷移が発生するクロック区間の数が最も少ないとき、最適制御コードに設定する段階とを具備する。
【０００８】
本発明の実施例で、前記入力データと前記等化された信号とはそれぞれ信号対を含むことができる。
本発明の実施例で、イコライザ部は、トランジスタ対、少なくとも一つの抵抗、又は少なくとも一つのキャパシタ、及びインピーダンス調節部を含むことができる。
トランジスタ対は、前記入力データが印加されるゲートを有する。少なくとも一つの抵抗又は少なくとも一つのキャパシタは、前記トランジスタ対のソースの間に結合されている。インピーダンス調節部は前記キャパシタに連結される。
【０００９】
本発明の実施例で、キャパシタが前記トランジスタ対のソースの間に結合されており、前記インピーダンス調節部が前記キャパシタに結合されており、前記インピーダンス調節部は、前記キャパシタの第１端子に連結された第１端子を有する制御抵抗、及び前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチを具備することができる。
【００１０】
本発明の実施例で、スイッチそれぞれは、前記制御コードのうち、１ビットが印加されるゲートを有するトランジスタを含むことができる。
本発明の実施例で、前記制御抵抗は、同一の抵抗値を有することもでき、加重値を有することもできる。
【００１１】
本発明の実施例で、抵抗が前記トランジスタ対の第１トランジスタのソースに結合されている第１端子を有し、キャパシタが前記抵抗の第２端子と上記トランジスタ対の第２トランジスタのソースとの間に結合されており、前記インピーダンス調節部が前記キャパシタに並列に結合されており、前記インピーダンス調節部は前記キャパシタの第１端子に連結された第１端子を有する制御抵抗、及び前記制御抵抗それぞれの第２端子と前記キャパシタの第２端子との間に連結され、前記制御コードによって制御されるスイッチを具備することができる。
【００１２】
本発明の実施例で、抵抗が前記トランジスタ対のソースの間に結合されており、前記インピーダンス調節部が前記抵抗に結合されており、前記インピーダンス調節部は、前記抵抗の第１端子に連結された第１端子を有する制御キャパシタ、及び前記複数の制御キャパシタそれぞれの第２端子と前記抵抗の第２端子との間に連結され、前記制御コードによって制御されるスイッチを具備することができる。
【００１３】
本発明の実施例で、前記キャパシタに加重値を印加することができる。
本発明の実施例で、第１抵抗が前記トランジスタ対の第１トランジスタのソースに結合されている第１端子を有し、第２抵抗が前記第１抵抗の第２端子と前記トランジスタ対の第２トランジスタのソースとの間に結合されており、前記インピーダンス調節部が前記第２抵抗に結合されており、前記インピーダンス調節部は前記第２抵抗の第１端子に連結された第１端子を有する制御キャパシタ、及び前記制御キャパシタそれぞれの第２端子と前記第２抵抗の第２端子との間に連結され、前記制御コードによって制御されるスイッチを具備することができる。
【００１４】
本発明の実施例で、制御回路は前記遷移情報信号に基づいて多重位相クロックの間の区間中、入力データの遷移が発生したクロック区間の数をカウントし、前記制御コードの値を変える作業を所定回数を反復することができる。
本発明の実施例で、制御回路は前記制御コードの値が上部限界値に到達すると、前記入力データの遷移が発生するクロック区間の数が最も小さい場合の制御コードを最適制御コードとして設定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
図２は、受信機においてジッタを有するシリアル入力データとサンプリングクロックとの関係を示す概念図である。図２を参照すると、多重位相を有するクロック信号（ＣＬＯＣＫ）の間の区間（Ｐ１〜Ｐ４）のうち、シリアル入力データの遷移が発生する数が、区間（Ｐ１）では二つ、区間（Ｐ２）では二つ、区間（Ｐ３）では０、区間（Ｐ４）では０である。本発明では、イコライザ制御コードを調節しながら入力データの遷移が発生するクロック区間の数をカウントし、入力データの遷移が発生するクロック区間の数が最も少ない場合の制御データをイコライザの制御データとして設定する。
【００１６】
図３は、イコライザ１５０を有する本発明による受信機を示すブロック図である。図３を参照すると、受信機はイコライザ１５０、サンプラ１２０、クロック／データ復元回路１３０を具備する。イコライザ１５０は、イコライザ回路１１０と制御回路１４０とを具備することができる。イコライザ回路１１０は、入力信号対（ＲＸＰ，ＲＸＭ）とｎビットの制御コード（ＣＤ１〜ＣＤｎ）とに応答して等化された信号対（ＯＵＴＰ，ＯＵＴＭ）を出力する。サンプラ１２０は多重位相を有するクロック信号（ＣＬＯＣＫ）の制御下に等化された信号対（ＯＵＴＰ，ＯＵＴＭ）をサンプリングし、サンプリングされた信号（ＳＤＡＴＡ）を出力する。クロック／データ復元回路１３０は、サンプリングされた信号（ＳＤＡＴＡ）に応答して復元されたデータ（ＲＤＡＴＡ）と復元されたクロック信号（ＲＣＬＯＣＫ）とを発生させる。また、クロック／データ復元回路１３０は、多重位相クロックの間に存在する入力信号の遷移の位置と数とに対する情報を有する遷移情報信号（ＳＴＲＡＮ）を発生させる。制御回路１４０は、遷移情報信号（ＳＴＲＡＮ）に応答して制御コード（ＣＤ１〜ＣＤｎ）を発生させる。
【００１７】
図４は、図３の受信機内にあるイコライザ回路１１０の一例を示す図である。図４を参照すると、イコライザ回路１１０は、入力信号対（ＲＸＰ，ＲＸＭ）と出力信号対（ＯＵＴＰ，ＯＵＴＭ）とを有する。また、イコライザ回路１１０は、抵抗（Ｒ１〜Ｒ３）、キャパシタ（Ｃ１）、インピーダンス調節部１１２、ＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）、及び電流源（Ｉ１，Ｉ２）を含む。入力信号対（ＲＸＰ，ＲＸＭ）はＮＭＯＳトランジスタ（ＭＮ１）とＮＭＯＳトランジスタ（ＭＮ２）のゲートにそれぞれ印加される。ＮＭＯＳトランジスタ（ＭＮ１）のドレインと電源電圧（ＶＤＤ）との間に抵抗（Ｒ１）が連結されており、ＮＭＯＳトランジスタ（ＭＮ２）のドレインと電源電圧（ＶＤＤ）との間に抵抗（Ｒ２）が連結されている。抵抗（Ｒ３）の第１端子は、ＮＭＯＳトランジスタ（ＭＮ１）のソースに連結されている。抵抗（Ｒ３）の第２端子とＮＭＯＳトランジスタ（ＭＮ２）のソースとの間にキャパシタ（Ｃ１）が連結されている。ＮＭＯＳトランジスタ（ＭＮ１）のソースと接地電圧（ＧＮＤ）との間に電流源（Ｉ１）が連結されており、ＮＭＯＳトランジスタ（ＭＮ２）のソースと接地電圧（ＧＮＤ）との間に電流源（Ｉ２）が連結されている。キャパシタ（Ｃ１）の両端には、インピーダンス調節部１１２が連結されている。インピーダンス調節部１１２は、複数の抵抗（ＲＣ１〜ＲＣｎ）、及び複数の抵抗（ＲＣ１〜ＲＣｎ）それぞれに連結された複数のＮＭＯＳトランジスタ（Ｍ１〜Ｍｎ）を具備する。ＮＭＯＳトランジスタ（Ｍ１〜Ｍｎ）それぞれのゲートに制御コード（ＣＤ１〜ＤＣｎ）のうち、一つが印加される。図４の回路で、抵抗（Ｒ３）は必要によって省略することができる。
【００１８】
以下、図３と図４とを参照して、本発明によるイコライザの動作を説明する。
受信機の入力信号対（ＲＸＰ，ＲＸＭ）は、イコライザ回路１１０によってジッタが減少し、伝送媒体によって減衰された周波数成分が以前の振幅として復元される。ｎビットの制御コード（ＣＤ１〜ＣＤｎ）によってイコライザ回路１１０の周波数応答が異なるようになる。即ち、ｎビットの制御コード（ＣＤ１〜ＣＤｎ）によってイコライザ回路１１０の出力信号対（ＯＵＴＰ，ＯＵＴＭ）のジッタ量が異なるようになる。等化された信号対（ＯＵＴＰ，ＯＵＴＭ）は、サンプラ１２０において多重位相を有するクロック信号の制御下にサンプリングされる。サンプリングされた信号（ＳＤＡＴＡ）はクロック／データ復元回路１３０によって復元過程を経て復元されたデータ（ＲＤＡＴＡ）と復元されたクロック信号（ＲＣＬＯＣＫ）として出力される。クロック／データ復元回路１３０の制御回路、また他の出力信号である遷移情報信号（ＳＴＲＡＮ）は、各クロック周期内にある入力信号対（ＲＸＰ，ＲＸＭ）の遷移の位置と数とに対する情報を有している。制御回路１４０は、遷移情報信号（ＳＴＲＡＮ）に応答して制御コード（ＣＤ１〜ＣＤｎ）を発生させる。
【００１９】
制御回路１４０は、毎サイクルごとに制御コード（ＣＤ１〜ＣＤｎ）を１ずつ増加させ、イコライザ回路１１０に印加する。図４に示したように、制御コード（ＣＤ１〜ＣＤｎ）は各ビットごとにインピーダンス調節部１１２内にあるＮＭＯＳトランジスタ（Ｍ１〜Ｍｎ）のゲートに入力される。インピーダンス調節部１１２内にある抵抗（ＲＣ１〜ＲＣｎ）は、同一の値を有するように設計することもでき、加重値を加えて互いに異なる値を有するように設計することもできる。例えば、制御コード（ＣＤ１〜ＣＤｎ）が４ビットのデータであり、抵抗（ＲＣ１〜ＲＣ４）が加重値を有する場合、一番目のサイクルでの制御コードが０００１であれば、二番目のサイクルでの制御コードは００１０、三番目のサイクルでの制御コードが００１１とすることができる。例えば、制御コード（ＣＤ１〜ＣＤｎ）が４ビットのデータであり、抵抗（ＲＣ１〜ＲＣ４）が互いに同一の値を有する場合、一番目のサイクルでの制御コードが０００１であれば、二番目のサイクルでの制御コードは００１１、三番目のサイクルでの制御コードは０１１１とすることができる。
【００２０】
制御コード（ＣＤ１〜ＣＤｎ）の各ビットが「１」であれば、ＮＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍｎ）はオンされ、ここに直列連結された抵抗（ＲＣ１，ＲＣ２，ｏｒ  ＲＣｎ）はキャパシタ（Ｃ１）に並列連結される。制御コード（ＣＤ１〜ＣＤｎ）の各ビットが「０」であれば、ＮＭＯＳトランジスタ（Ｍ１，Ｍ２，ｏｒ  Ｍｎ）はオフされ、ここに直列連結された抵抗（ＲＣ１，ＲＣ２，ｏｒ  ＲＣｎ）はフローティングされる。即ち、制御コード（ＣＤ１〜ＣＤｎ）の各ビットが「１」であれば、キャパシタ（Ｃ１）に並列連結された抵抗値が増加し、制御コード（ＣＤ１〜ＣＤｎ）の各ビットが「０」であれば、キャパシタ（Ｃ１）に並列連結された抵抗値が減少する。入力信号対（ＲＸＰ，ＲＸＭ）が印加されるＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）のソースの間に連結されたインピーダンス値が変化すると、出力信号対（ＯＵＴＰ，ＯＵＴＭ）の周波数特性が異なるようになる。
【００２１】
制御信号１４０は、遷移情報信号（ＳＴＲＡＮ）に基づいて多重位相クロック（ＣＬＯＣＫ）の間の区間中、入力データの転移が発生したクロック区間の数をカウントし、制御コード（ＣＤ１〜ＣＤｎ）の値を変える作業を所定回数反復する。制御コード（ＣＤ１〜ＣＤｎ）の値が上部限界値に到達すると、入力データの遷移が発生するクロック区間の数が最も少ない場合の制御コードを最適の制御コードとして設定する。
【００２２】
図５は、図３の受信機を用いてイコライズする方法を示す流れ図である。図５を参照すると、本発明による受信機のイコライズ方法は、イコライザ制御コードを初期化する段階（Ｓ１）、入力データの遷移が発生するクロック区間の数をカウントして記録する段階（Ｓ２）、イコライザ制御コードの値が上部限界値に到達したかを判断する段階（Ｓ３）、イコライザ制御コード値が上部限界値に到達しなければイコライザ制御コードを１増加させる段階（Ｓ４）、及びイコライザ制御コード値が上部限界値に到達すれば入力データの遷移が発生するクロック区間の数が最も小さい場合のイコライザ制御コードを最適の制御コードとして設定する段階（Ｓ５）を具備する。
【００２３】
したがって、本発明による適応的イコライズ方法は、転移情報信号（ＳＴＲＡＮ）に基づいて多重位相クロック（ＣＬＯＣＫ）の間の区間中、入力データの遷移が発生したクロック区間の数をカウントし、制御コードの値を変える作業を所定回数を反復する。なお、本発明による適応的イコライズ方法は、制御コード（ＣＤ１〜ＣＤｎ）の値が上部限界値に到達すると、入力データの遷移が発生するクロック区間の数が最も少ない場合の制御コードを最適制御コードとして設定する。
【００２４】
図６は、図３の受信機内にあるイコライザの他の一例を示す図であって、インピーダンス調節部１１４が抵抗でないキャパシタで構成されるという点が図４のイコライザとは異なる。図６を参照すると、イコライザ回路１１０は、入力信号対（ＲＸＰ，ＲＸＭ）と出力信号対（ＯＵＴＰ，ＯＵＴＭ）とを有する。また、イコライザ回路１１０は、抵抗（Ｒ１〜Ｒ４）、インピーダンス調節部１１４、ＮＭＯＳトランジスタ（ＭＮ１，ＭＮ２）、及び電流源（Ｉ１，Ｉ２）を含む。入力信号対（ＲＸＰ，ＲＸＭ）は、ＮＭＯＳトランジスタ（ＭＮ１）とＮＭＯＳトランジスタ（ＭＮ２）のゲートにそれぞれ印加される。ＮＭＯＳトランジスタ（ＭＮ１）のドレインと電源電圧（ＶＤＤ）との間に抵抗（Ｒ１）が連結されており、ＮＭＯＳトランジスタ（ＭＮ２）のドレインと電源電圧（ＶＤＤ）との間に抵抗（Ｒ２）が連結されている。抵抗（Ｒ３）の第１端子はＮＭＯＳトランジスタ（ＭＮ１）のソースに連結されている。抵抗（Ｒ３）の第２端子とＮＭＯＳトランジスタ（ＭＮ２）のソースとの間に抵抗（Ｒ４）が連結されている。ＮＭＯＳトランジスタ（ＭＮ１）のソースと接地電圧（ＧＮＤ）との間に電流源（Ｉ１）が連結されており、ＮＭＯＳトランジスタ（ＭＮ２）のソースと接地電圧（ＧＮＤ）との間に電流源（Ｉ２）が連結されている。抵抗（Ｒ４）の両端には、インピーダンス調節部１１４が連結されている。インピーダンス調節部１１４は、複数のキャパシタ（ＣＣ１〜ＣＣｎ）、及び複数のキャパシタ（ＣＣ１〜ＣＣｎ）それぞれに直列連結された複数のＮＭＯＳトランジスタ（Ｍ１〜Ｍｎ）を具備する。ＮＭＯＳトランジスタ（Ｍ１〜Ｍｎ）それぞれのゲート制御コード（ＣＤ１〜ＣＤｎ）の一つが印加される。図６の回路図において、抵抗（Ｒ３）は必要によって省略することができる。
【００２５】
図６のイコライザ回路１１０は、図４の回路とは違って、インピーダンス調節部１１４のキャパシタンスを変化させることで、イコライザの周波数応答を変化させる。図６の回路の動作は図４の回路の動作と非常に類似であるので、その説明は省略する。
【産業上の利用可能性】
【００２６】
前述したように、本発明によるイコライザ及びイコライズ方法は、入力データに含まれたジッタを容易に減少させることができ、高速に動作する受信機に適用が可能であり、デジタル制御が可能である。また、本発明によるイコライザ、及びイコライズ方法は半導体集積回路において占有面積が小さく、電力消費が少ない。
【００２７】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００２８】
【図１】イコライザを有する従来の受信機を示すブロック図である。
【図２】受信機においてジッタを有するシリアル入力データとサンプリングクロックとの関係を示す概念図である。
【図３】制御回路を有する本発明による受信機を示すブロック図である。
【図４】図３の受信機内にあるイコライザの一例を示す図である。
【図５】図３の受信機を用いてイコライズする方法を示す流れ図である。
【図６】図３の受信機内にあるイコライザの他の一例を示す図である。
【符号の説明】
【００２９】
１１０    イコライザ
１１２，１１４    インピーダンス調節部
１２０    サンプラ
１３０    クロック／データ復元回路
１４０    制御回路
【図１】
2006042339.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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