(57)【要約】【課題】  改良されたインターリーブ装置を提供する。【解決手段】  インターリーブ部に、送信データが順次、入力されると、Ｓ２２の演算処理が、インターリーブ処理の単位となるビット数だけ繰り返され、インターリーブ済みデータが出力される（Ｓ２００〜Ｓ２０４）。Ｓ２２において、インターリーブ部は、入力データを、その記憶のために想定される入力インターリーバ行列の各要素に対応付ける。次に、インターリーブ部は、入力インターリーバ行列の各要素を、データの置換のために想定される出力インターリーバ行列の各要素に対応付ける。さらに、インターリーブ部は、出力インターリーバ行列の各要素を、データの出力に用いられる出力アドレスに対応付け、この出力アドレスに従って送信データを出力することにより、その順序の入れ替えを行う。【選択図】図７
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【特許請求の範囲】
【請求項１】
それぞれに第１のアドレスが付され、インターリーブの対象となる対象データをインターリーブするインターリーブ装置であって、
前記第１のアドレスそれぞれを、所定の配列において、前記対象データを記憶する位置を示す第２のアドレスそれぞれに変換するアドレス変換手段と、
前記変換の結果として得られた第２のアドレスに基づいて、順次、入力される前記対象データを、前記配列に記憶する記憶手段と、
前記配列に従って、前記記憶された対象データを、順次、出力することによりインターリーブするインターリーブ手段と
を有するインターリーブ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを並べ替えるインターリーブ装置に関する。
【背景技術】
【０００２】
例えば、特許文献１は、ディジタルデータをインターリーブするインターリーブ回路を開示する。
また、非特許文献１は、携帯電話のＷ−ＣＤＭＡ方式のデータ通信を高速化したＨＳＤＰＡ (High Speed Downlink Packet Access)方式を開示する。
【特許文献１】実開平７−４１６４０号公報
【非特許文献１】http://e-words.jp/w/HSDPA.html
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、上記背景からなされたものであり、ＨＳＤＰＡ方式によるデータ通信のために好適な改良されたインターリーブ装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明にかかるインターリーブ装置は、それぞれに第１のアドレスが付され、インターリーブの対象となる対象データをインターリーブするインターリーブ装置であって、前記第１のアドレスそれぞれを、所定の配列において、前記対象データを記憶する位置を示す第２のアドレスそれぞれに変換するアドレス変換手段と、前記変換の結果として得られた第２のアドレスに基づいて、順次、入力される前記対象データを、前記配列に記憶する記憶手段と、前記配列に従って、前記記憶された対象データを、順次、出力することによりインターリーブするインターリーブ手段とを有する。
【発明の効果】
【０００５】
本発明によれば、ＨＳＤＰＡ方式によるデータ通信のために好適な改良されたインターリーブ装置が提供される。
【発明を実施するための最良の形態】
【０００６】
［送信機１］
図１は、ＨＳＤＰＡ方式などによりデータを送信する送信機１の構成を示す図である。
図１に示すように、送信機１は、インターリーブ部１０２を含む符号化部１００、変調部１０４、スペクトラム拡散部１０６および送信部１０８から構成される。
送信機１は、これらの構成要素により、ＨＳＤＰＡ方式により送信データを送信する。
【０００７】
図２は、図１に示した送信機１のインターリーブ部１０２などのハードウエア構成を例示する図である。
送信機１の各構成部分は、それぞれ専用のハードウエアによって実現されうるが、これらの内、インターリーブ部１０２を含む符号化部１００、変調部１０４およびスペクトラム拡散部１０６の一部における演算処理は、図２に示すＤＳＰ回路１０によるソフトウエア的な処理によっても実現されうる。
図２に示すように、ＤＳＰ回路１０は、ディジタルシグナルプロセッサ（ＤＳＰ）１２、データの書き込みおよび読み出しが可能なＲＡＭ１４、および、インターリーブ処理などのためにＤＳＰ１２により実行されるプログラムを記憶するＲＯＭ１６などから構成される。
ＤＳＰ１２は、これらの構成部分により、入力データ（例えば送信データＺ；図１）に対して所定の演算処理（例えば、以下に示すインターリーブ処理）を行い、出力データ（例えば、以下に示すインターリーブ済みデータ）として出力する。
【０００８】
図３は、図２に示したＲＡＭ１４に設けられる記憶領域を例示する図である。
図３に示すように、インターリーブ部１０２の処理が、ＤＳＰ回路１０（図２）によりソフトウエア的に実現されるとき、ＲＡＭ１４には、例えば、順序を入れ替える前（置換前）の送信データを記憶する置換前記憶領域、置換後の送信データを記憶する置換後記憶領域、および、出力アドレス（後述するＡＤ＿ｏｕｔ）の順にインターリーブ済みのデータを記憶する出力用記憶領域１４８が、必要に応じて設けられる。
これらの記憶領域の内、置換前記憶領域は、２分割された送信データの一方がそれぞれ記憶される記憶領域１４０，１４２を含む。
また、置換後記憶領域は、２分割され、置換された送信データの一方がそれぞれ記憶される記憶領域１４４，１４６を含む。
【０００９】
送信機１（図１）において、符号化部１００は、誤り訂正符号生成処理とインターリーブ処理とを行い、これらの処理の結果として得られたデータを、インターリーブ済みデータを、変調部１０４に対して出力する。
なお、インターリーブ部１０２におけるインターリーブ処理の詳細は、図４〜図６などを参照して後述する。
変調部１０４は、インターリーブ済みデータを１６ＱＡＭ方式またはＱＰＳＫ方式により変調し、スペクトラム拡散部１０６に対して出力する。
スペクトラム拡散部１０６は、変調部１０４から入力されたデータを、ＤＳ(Direct Sequence)方式に基づいて周波数拡散し、送信信号として、送信部１０８に対して出力する。
送信部１０８は、スペクトラム拡散部１０６から入力された送信信号を、無線通信回線に対して送信する。
【００１０】
［第１のインターリーブ方法］
図４は、図１に示したインターリーブ部１０２による第１のインターリーブ処理（Ｓ１０）を示すフローチャートである。
図４に示すように、４ビット分の送信データがインターリーブ部１０２に入力されるたびに、ステップ１００（Ｓ１００）において、インターリーブ部１０２は、入力された４ビット分の送信データを、２ビットずつ、前半・後半の２つの部分に分割する。
これ以降、インターリーブ部１０２は、前半２ビットに対する置換処理（Ｓ１２）と、後半２ビットに対する置換処理（Ｓ１４）とを並行的に行う。
【００１１】
前半２ビットに対する置換処理（Ｓ１２）のステップ１２０（Ｓ１２０）において、インターリーブ部１０２は、前半の２ビットを、記憶領域１４０（図３）に記憶する。
ステップ１２２（Ｓ１２２）において、インターリーブ部１０２は、記憶領域１４０に記憶された前半２ビットに対して、ＨＳＤＰＡ方式あるいはＨＳ−ＤＳＣＨ方式に適合したインターリーブ処理のための置換処理を行う。
ステップ１２４（Ｓ１２４）において、インターリーブ部１０２は、置換後の前半２ビットを、記憶領域１４４に記憶する。
【００１２】
後半２ビットに対する置換処理（Ｓ１４）のステップ１４０（Ｓ１４０）において、インターリーブ部１０２は、後半の２ビットを、記憶領域１４２（図３）に記憶する。
ステップ１４２（Ｓ１４２）において、インターリーブ部１０２は、記憶領域１４２に記憶された後半２ビットに対して、ＨＳＤＰＡ方式などに適合したインターリーブ処理のための置換処理を行う。
ステップ１４４（Ｓ１４４）において、インターリーブ部１０２は、置換後の後半２ビットを、記憶領域１４６に記憶する。
ステップ１６０（Ｓ１６０）において、インターリーブ部１０２は、記憶領域１４４，１４６に記憶されたデータを、出力用記憶領域１４８に記憶し、インターリーブ済みデータとする。
【００１３】
［第２のインターリーブ方法］
図４に示した第１のインターリーブ方法は、インターリーブのための置換処理の前後でＲＡＭ１４にデータを記憶する必要があり、また、送信機１が送信するデータのデータ速度が速ければ速いほど、ＲＡＭ１４として、高速動作可能で高価なＲＡＭを用いる必要がある。
従って、ＲＡＭ１４に要求される記憶容量は、なるべく少ないことが好ましい。
以下に示す第２のインターリーブ方法は、このような要求に応えるためになされたものである。
【００１４】
図５は、本発明にかかる第２のインターリーブ方法を示す図であって、図１に示した送信機１のインターリーブ部１０２に入力される送信データ（入力データ）と、入力インターリーバ行列の各要素との対応関係を示す図である。
図６は、本発明にかかる第２のインターリーブ方法を示す図であって、図１に示した送信機１のインターリーブ部１０２から出力されるインターリーブ済みデータ（出力データ）と、出力インターリーバ行列の各要素との対応関係を示す図である。
なお、説明の具体化および明確化のために、図５，図６には、７２ビットの送信データを単位として第２のインターリーブ処理が行われ、また、第２のインターリーブ処理のための入力インターリーバ行列および出力インターリーバ行列が、それぞれ６×６行列を２つずつ含む場合が、具体例として示されている。
【００１５】
第２のインターリーブ方法を、以下の第１〜第３段階に分けて説明する。
第１段階：送信データ（入力データ）が、図５に示す入力インターリーバ行列（図５）の各要素とを対応付けられる。
第２段階：ＨＳＤＰＡ方式に固有の置換パターンに従って、入力インターリーバ行列の各要素に対応する送信データの各ビットが、行間および列間で置換される。
第３段階：置換された送信データの各ビットが、出力インターリーバ行列（図６）の各要素に対応付けられ、出力される。
【００１６】
まず、第１段階（送信データと入力インターリーバ行列（図５）との対応付け）について説明する。
インターリーブ部１０２は、順次、入力される送信データを、７２ビットずつ（第０〜第７１のビット；０〜７１は、入力アドレス（ＡＤ＿ｉｎ））インターリーブ処理する。
図５に示すように、送信データに含まれるＡＤ＿ｉｎ＝４ｎ，４ｎ＋１のビット（ｎ＝０〜１７）は、第１の入力インターリーバ行列（１／２）の各要素に対応付けられ、ＡＤ＿ｉｎ＝２ｎ＋２，２ｎ＋３のビットは、第２の入力インターリーバ行列（２／２）の各要素に対応付けられる。
つまり、第１，第２の入力インターリーバ行列と対応付けられる送信データのビットの入力アドレスＡＤ＿ｉｎが、２×行数だけ増加するたびに、その次の入力アドレスＡＤ＿ｉｎのビットは、これらの行列の新たな行の要素と対応付けられる。
【００１７】
従って、第１，第２の入力インターリーバ行列それぞれにおいて、行数をｒＭＡＸとし、同じく列数をｃＭＡＸとすると、入力アドレスＡＤ＿ｉｎのビットが対応付けられる行ｒ（ｒ＝０，１，．．．，ｒＭＡＸ−１）は、次式１に示すように求められる。
ただし、式１において、［ａ］’は、ａの小数点を切り捨てを意味する。
なお、式１の拘束条件は、０≦ＡＤ＿ｉｎ＜２（ｃＭＡＸ×ｒＭＡＸ）であり、これは、２つのインターリーバ行列に格納できる最大のデータ数よりもアドレスが小さければよいことを示す。
【００１８】
【数１】
2006042122.tif 000003
【００１９】
次に、第１の入力インターリーバ行列において、入力アドレスＡＤ＿ｉｎのビットが対応付けられる列ｃ（ｃ＝０，１，．．．，ｃＭＡＸ−１）を求める。
例えば、第１の入力インターリーバ行列の第０行には、入力アドレスＡＤ＿ｉｎ＝０，１，４，５，８，９のビットが対応付けられる。
つまり、第１の入力インターリーバ行列の第０行の列ｃと、入力アドレスＡＤ＿ｉｎとの関係は、下表１に示す通りとなる。
【００２０】
【表１】
2006042122.tif 000004
【００２１】
表１を参照して分かるように、第１の入力インターリーバ行列の第０行において、入力アドレスＡＤ＿ｉｎのビットは、ＡＤ＿ｉｎが偶数の時には第ＡＤ＿ｉｎ／２の列に対応付けられ、ＡＤ＿ｉｎが奇数の時には第（ＡＤ＿ｉｎ／２＋０．５）の列に対応付けられる。
つまり、入力アドレスＡＤ＿ｉｎのビットは、第１の入力インターリーバにおいて、下式２に示す列ｃに対応付けられる。
ただし、式２において、［ａ］”は、ａの小数点の切り上げを意味する。
なお、全般的には、ｒＭＡＸ，ｃＭＡＸは、それぞれ２の倍数である必要がある。
例えば、ここで説明する処理は、行列のデータを２ビットずつ処理するので、この処理に、３×３の形式のインターリーバ行列を用いることはできない。
なお、ＨＳＤＰＡ方式のＨＳ−ＤＳＣＨチャネルエンコード処理におけるＨＳ−ＤＳＣＨ  Ｉｎｔｅｒｌｅａｖｉｎｇでは、３２行×３０列のインターリーバ行列を用いて行われるように規格化されている。
【００２２】
【数２】
2006042122.tif 000005
【００２３】
次に、第２の入力インターリーバ行列において、入力アドレスＡＤ＿ｉｎのビットが対応付けられる列ｃを求める。
例えば、第２の入力インターリーバ行列の第０行には、入力アドレスＡＤ＿ｉｎ＝２，３，６，７，１０，１１のビットが対応付けられる。
つまり、第１の入力インターリーバ行列の第０行の列ｃと、入力アドレスＡＤ＿ｉｎとの関係は、下表２に示す通りとなる。
【００２４】
【表２】
2006042122.tif 000006
【００２５】
表２を参照して分かるように、第２の入力インターリーバ行列の第０行において、入力アドレスＡＤ＿ｉｎのビットは、ＡＤ＿ｉｎが偶数の時には第（ＡＤ＿ｉｎ−２）／２の列に対応付けられ、ＡＤ＿ｉｎが奇数の時には第（（ＡＤ＿ｉｎ−２）／２＋０．５）の列に対応付けられる。
つまり、入力アドレスＡＤ＿ｉｎのビットは、第２の入力インターリーバ行列において、下式３に示す列ｃに対応付けられる。
【００２６】
【数３】
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【００２７】
次に、第２段階（行間・列間の置換）について説明する。
入力インターリーバ行列の各要素を、行間および列間で置換することにより、入力インターリーバ行列の各要素に対応付けられた送信データの各ビットの順序が入れ替えられる。
なお、入力インターリーバ行列の各要素を、行間・列間で置換する態様は、通信方式などに従う。
例えば、入力インターリーバ行列の各要素を、行間・列間で置換するためには、行間置換関数Ｐｒ（ｒ）および列間置換関数Ｐｃ（ｃ）が用いられ、第１，第２の入力インターリーバ行列（図５）それぞれの各要素（ｒ、ｃ）を、これらの関数に代入することにより、第１，第２の入力インターリーバ行列それぞれの各要素が、第１，第２の出力インターリーバ行列（図６）それぞれの各要素（Ｐｒ（ｒ），Ｐｃ（ｃ））に置換される。
【００２８】
次に、第３段階（出力インターリーバ行列（図６）と出力アドレスとの対応付け）について説明する。
インターリーブ済みデータ（出力データ）のアドレスＡＤ＿ｏｕｔと、第１の出力インターリーバ行列の第０列の第ｒ行の要素との対応は、下表３に示す通である。
【００２９】
【表３】
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【００３０】
つまり、第１の出力インターリーバ行列の第０列において、第ｒ行の要素は、ｒが偶数のときには、出力アドレスＡＤ＿ｏｕｔ＝ｒ×２に対応付けられ、ｒが奇数のときにには、出力アドレスＡＤ＿ｏｕｔ＝ｒ×２＋１に対応付けられる。
従って、第１の出力インターリーバ行列の第ｃ列の第ｒ行の要素は、出力アドレスＡＤ＿ｏｕｔに、次式４に示すように対応付けられる。
【００３１】
【数４】
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【００３２】
第ｃ列の第ｒ＋１行の要素に対応付けられる出力アドレスＡＤ＿ｏｕｔは、第ｃ列の第ｒ行の要素に対応付けられる出力アドレスＡＤ＿ｏｕｔよりもｒＭＡＸ×２だけ大きいので、第１の出力インターリーバ行列の任意の第ｃ列の第ｒ行の要素は、次式５に示されるように、出力アドレスＡＤ＿ｏｕｔに対応付けられる。
式５中のｒをＰｒ（ｒ）に置換し、ｃをＰｃ（ｃ）に置換することにより、入力アドレスＡＤ＿ｉｎと、出力アドレスＡＤ＿ｏｕｔとを対応付けることができる。
【００３３】
【数５】
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【００３４】
また、インターリーブ済みデータ（出力データ）のアドレスＡＤ＿ｏｕｔと、第２の出力インターリーバ行列の第０列の第ｒ行の要素との対応は、下表４に示す通りである。
【００３５】
【表４】
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【００３６】
つまり、第２の出力インターリーバ行列の第ｃ列の第ｒ行の要素は、式５に示した第１の出力インターリーバ行列の第ｃ列の第ｒ行の要素に対応付けられる出力アドレスＡＤ＿ｏｕｔよりも２だけ大きい出力アドレスＡＤ＿ｏｕｔに対応付けられる。
つまり、第２の出力インターリーバ行列の第ｃ列の第ｒ行の要素は、次式６に示すように、出力アドレスＡＤ＿ｏｕｔに対応付けられる。
【００３７】
【数６】
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【００３８】
［インターリーブ部１０２の処理］
以下、第２のインターリーブ方法を実現するためのインターリーブ部１０２の処理を、さらに説明する。
図７，図８は、第２のインターリーブ方法を実現するためのインターリーブ部１０２の処理（Ｓ２０，Ｓ２２）を示す第１，第２のフローチャートである。
インターリーブ部１０２に、送信データが順次、入力されると、図７に示すように、Ｓ２２（図８）の処理が、インターリーブ処理の単位となるビット数だけ繰り返され、インターリーブ済みデータが、変調部１０４（図１）に対して出力される（Ｓ２００〜Ｓ２０２）。
【００３９】
図８に示すように、ステップ２２０（Ｓ２２０）において、インターリーブ部１０２は、未処理の入力アドレスを処理対象とする。
ステップ２２２（Ｓ２２２）において、インターリーブ部１０２は、図５に示した送信データの入力アドレスを、変数ＡＤ＿ｉｎに代入する。
ステップ２２４（Ｓ２２４）において、インターリーブ部１０２は、変数ｒに、ＡＤ＿ｉｎ／（ｃＭＡＸ×２）を代入する。
ステップ２２６（Ｓ２２６）において、インターリーブ部１０２は、変数ｘに、ＡＤ＿ｉｎ  ｍｏｄ  （ｃＭＡＸ×２）を代入する。
【００４０】
ステップ２２８（Ｓ２２８）において、インターリーブ部１０２は、ＡＤ＿ｉｎ  ｍｏｄ  ４について判断する。
インターリーブ部１０２は、ＡＤ＿ｉｎ  ｍｏｄ  ４  ＝  ０，１のときにはＳ２４の処理に進み、これ以外のときにはＳ２６の処理に進む。
【００４１】
ステップ２４０（Ｓ２４０）において、インターリーブ部１０２は、変数ｃに［ｘ／２］”を代入する。
ステップ２４２（Ｓ２４２）において、インターリーブ部１０２は、行間置換パターンに基づいて、置換後の列番号を変数ｃに代入する（ｃ＝Ｐｃ（ｃ））。
ステップ２４４（Ｓ２４４）において、インターリーブ部１０２は、行間置換パターンに基づいて、置換後の行番号を変数ｒに代入する（ｒ＝Ｐｒ（ｒ））。
ステップ２４６（Ｓ２４６）において、インターリーブ部１０２は、式５に従って、入力された送信データのビットを、出力アドレスＡＤ＿ｏｕｔに対応付ける。
【００４２】
ステップ２６０（Ｓ２６０）において、インターリーブ部１０２は、変数ｃに［（ｘ−２）／２］”を代入する。
ステップ２６２（Ｓ２６２）において、インターリーブ部１０２は、行間置換パターンに基づいて、置換後の列番号を変数ｃに代入する（ｃ＝Ｐｃ（ｃ））。
ステップ２６４（Ｓ２６４）において、インターリーブ部１０２は、行間置換パターンに基づいて、置換後の行番号を変数ｒに代入する（ｒ＝Ｐｒ（ｒ））。
ステップ２６６（Ｓ２６６）において、インターリーブ部１０２は、式６に従って、入力された送信データのビットを、出力アドレスＡＤ＿ｏｕｔに対応付ける。
【００４３】
ステップ２８０（Ｓ２８０）において、インターリーブ部１０２は、Ｓ２４６またはＳ２６６の処理により得られた出力アドレスＡＤ＿ｏｕｔに従って、送信データのビットを出力用記憶領域１４８（図３）に記憶し、インターリーブ済みデータとする。
【００４４】
［第２のインターリーブ方法の特長］
第１のインターリーブ方法（図４）の実現のためには、送信機１（図１）のインターリーブ部１０２のＲＡＭ１４（図２）に、記憶領域１４０〜１４８（図３）の全てを設ける必要がある。
これに対して、第２のインターリーブ方式（図７，図８）は、送信データを記憶せず、演算処理により、直接、インターリーブ済みデータに変換するので、記憶領域１４０〜１４８の内、記憶領域１４０〜１４６が不要である。
従って、第２のインターリーブ方式は、第１のインターリーブ方式に比べ、ＲＡＭ１４の記憶容量を大きく減らすことができる。
例えば、ＨＳＤＰＡ方式のＨＳ−ＤＳＣＨインターリーバに、第１のインターリーブ方式に代えて、第２のインターリーブ方式を採用することにより、入力インターリーバ行列および出力インターリーバ行列（図５，図６）を実際に作成する必要がなくなるので、ＲＡＭ１４の使用領域を１／３程度に減らすことができる。
【産業上の利用可能性】
【００４５】
本発明は、データの並び替えを行うインターリーブ装置として利用可能である。
【図面の簡単な説明】
【００４６】
【図１】ＨＳＤＰＡ方式などによりデータを送信する送信機の構成を示す図である。
【図２】図１に示した送信機のインターリーブ部などのハードウエア構成を例示する図である。
【図３】図２に示したＲＡＭに設けられる記憶領域を例示する図である。
【図４】図１に示したインターリーブ部による第１のインターリーブ処理（Ｓ１０）を示すフローチャートである。
【図５】本発明にかかる第２のインターリーブ方法を示す図であって、図１に示した送信機のインターリーブ部に入力される送信データ（入力データ）と、入力インターリーバ行列の各要素との対応関係を示す図である。
【図６】本発明にかかる第２のインターリーブ方法を示す図であって、図１に示した送信機のインターリーブ部から出力されるインターリーブ済みデータ（出力データ）と、出力インターリーバ行列の各要素との対応関係を示す図である。
【図７】第２のインターリーブ方法を実現するためのインターリーブ部（図１）の処理（Ｓ２０）を示すフローチャートである。
【図８】第２のインターリーブ方法を実現するためのインターリーブ部（図１）の処理（Ｓ２２）を示すフローチャートである。
【符号の説明】
【００４７】
１・・・送信機、
１００・・・符号化部
１０２・・・インターリーブ部、
１０・・・ＤＳＰ回路、
１２・・・ＤＳＰ、
１４・・・ＲＡＭ、
１４０〜１４８・・・記憶領域、
１６・・・ＲＯＭ、
１０４・・・変調部、
１０６・・・スペクトラム拡散部、
１０８・・・送信部、
【図１】
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【図２】
2006042122.tif 000014
【図３】
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【図４】
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【図５】
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【図６】
2006042122.tif 000018
【図７】
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【図８】
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