(57)【要約】【課題】  アナログ信号のレベルを検出できない場合でも、アナログ信号をデジタル信号に正しく変換でき、異常なデジタル信号が出力されてしまうような事情を抑制すること。【解決手段】  ＡＤ変換回路は、アナログ信号のレベルが基準信号のレベルより低い場合に、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路、及びアナログ信号のレベルが基準信号のレベルより高い場合に、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路の少なくともいずれか一つを含む。【選択図】      図１６
2006081203.tif 000002
【特許請求の範囲】
【請求項１】
基準信号に基いて、アナログ信号をその検出信号に変換するコンパレータと、
前記検出信号に基いて、前記アナログ信号をデジタル信号に変換し、前記デジタル信号をラッチするラッチと、
前記デジタル信号が出力されるデジタル出力線とを具備し、
前記デジタル信号の論理に応じた前記デジタル出力線の電位振幅を、前記コンパレータ、および前記ラッチの少なくとも一方の動作電圧より小さくしたことを特徴とするＡＤ変換回路。
【請求項２】
前記ラッチは複数のキャパシタを含み、
前記ラッチは、前記複数のキャパシタそれぞれの放電状態に基き、前記アナログ信号をデジタル信号に変換し、ラッチすることを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記ラッチは前記複数のキャパシタを充電する充電器と、
前記検出信号に応答して所定のキャパシタを放電する放電器とを含み、
前記充電器はアナログ信号入力期間以外に前記複数のキャパシタを充電し、前記アナログ信号入力期間中は動作しないことを特徴とする請求項２に記載のＡＤ変換回路。
【請求項４】
前記デジタル出力線に所定の電圧を供給する電源をさらに具備し、
前記電源の電圧は、前記コンパレータ、および前記ラッチの少なくとも一方の動作電圧よりも低いことを特徴とする請求項１乃至請求項３いずれか一項に記載のＡＤ変換回路。
【請求項５】
前記電源を前記デジタル出力線に接続する接続スイッチをさらに具備し、
前記接続スイッチは、前記デジタル信号が前記デジタル出力線に出力されているとき、前記電源を前記デジタル出力線に接続せず、
前記デジタル信号が前記デジタル出力線に出力されていない期間内に、前記電源を前記デジタル出力線に接続することを特徴とする請求項４に記載のＡＤ変換回路。
【請求項６】
基準信号に基いて、アナログ信号をその検出信号に変換するコンパレータと、
前記検出信号に基いて、前記アナログ信号をデジタル信号に変換し、前記デジタル信号をラッチするラッチと、
前記デジタル信号が出力されるデジタル出力線と、
前記アナログ信号のレベルが、デジタル信号変換期間中、前記基準信号のレベルより常に低い場合、このアナログ信号を第１の固定レベルのデジタル信号に変換させる第１のレベル固定回路、および前記アナログ信号のレベルが、前記デジタル信号変換期間中、前記基準信号のレベルより常に高い場合、このアナログ信号を第２の固定レベルのデジタル信号に変換させる第２のレベル固定回路の少なくともいずれかと
を具備することを特徴とするＡＤ変換回路。
【請求項７】
光をアナログ信号に変換する画素セルが複数配置され、少なくとも第１〜第ｍのアナログ信号を出力する画素領域と、
基準信号に基いて、第１〜第ｍのアナログ信号を第１〜第ｍの検出信号に変換するコンパレータと、
前記第１〜第ｍの検出信号に基いて、前記第１〜第ｍのアナログ信号を第１〜第ｍのデジタル信号に変換し、前記デジタル信号をラッチするラッチと、
前記第１〜第ｍのデジタル信号が順次出力されるデジタル出力線とを具備し、
前記第１〜第ｍのデジタル信号の論理に応じた前記デジタル出力線の電位振幅を、前記コンパレータ、および前記ラッチの少なくとも一方の動作電圧より小さくしたことを特徴とする固体撮像装置。
【請求項８】
前記ラッチは複数のキャパシタを含み、
前記ラッチは、前記複数のキャパシタそれぞれの放電状態に基き、前記アナログ信号をデジタル信号に変換し、ラッチすることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記ラッチは前記複数のキャパシタを充電する充電器と、
前記検出信号に応答して所定のキャパシタを放電する放電器とを含み、
前記充電器は水平ブランキング期間に前記複数のキャパシタを充電し、水平期間中は動作しないことを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記デジタル出力線に所定の電圧を供給する電源をさらに具備し、
前記電源の電圧は、前記コンパレータ、および前記ラッチの少なくとも一方の動作電圧よりも低いことを特徴とする請求項７乃至請求項９いずれか一項に記載の固体撮像装置。
【請求項１１】
前記電源を前記デジタル出力線に接続する接続スイッチをさらに具備し、
前記接続スイッチは、前記第１〜第ｍのデジタル信号が前記デジタル出力線に出力されているとき、前記電源を前記デジタル出力線に接続せず、
前記第１〜第ｍのデジタル信号が前記デジタル出力線に出力されていない期間内に、前記電源を前記デジタル出力線に接続することを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
光をアナログ信号に変換する画素セルが複数配置され、少なくとも第１〜第ｍのアナログ信号を出力する画素領域と、
基準信号に基いて、第１〜第ｍのアナログ信号を第１〜第ｍの検出信号に変換するコンパレータと、
前記第１〜第ｍの検出信号に基いて、前記第１〜第ｍのアナログ信号を第１〜第ｍのデジタル信号に変換し、前記デジタル信号をラッチするラッチと、
前記第１〜第ｍのデジタル信号が順次出力されるデジタル出力線と、
前記第１〜第ｍのアナログ信号のうち、少なくとも一つのアナログ信号のレベルが、デジタル信号変換期間中、前記基準信号のレベルより常に低い場合、このアナログ信号を第１の固定レベルのデジタル信号に変換させる第１のレベル固定回路、および前記第１〜第ｍのアナログ信号のうち、少なくとも一つのアナログ信号のレベルが、前記デジタル信号変換期間中、前記基準信号のレベルより常に高い場合、このアナログ信号を第２の固定レベルのデジタル信号に変換させる第２のレベル固定回路の少なくともいずれかと
を具備することを特徴とする固体撮像装置。
【請求項１３】
アナログ信号のレベルが基準信号のレベルより低い場合に、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路、及びアナログ信号のレベルが基準信号のレベルより高い場合に、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路の少なくともいずれか一つを含むことを特徴とするＡＤ変換回路。
【請求項１４】
光をアナログ信号に変換する画素セルが配置され、変換したアナログ信号を出力する画素領域と、
前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、を備え、
前記ＡＤ変換回路は、前記アナログ信号のレベルが基準信号のレベルより低い場合に、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路、及びアナログ信号のレベルが基準信号のレベルより高い場合に、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路の少なくともいずれか一つを含むことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＡＤ変換回路に係わり、特にイメージセンサなど、画像信号を出力する固体撮像装置に好適に使用されるＡＤ変換回路に関する。
【背景技術】
【０００２】
図２０は、従来のＡＤ変換回路の構成を示すブロック図である。
【０００３】
図２０に示すように、ＡＤ変換回路２００には、ｍ本のアナログ信号ＶSIG1〜ＶSIGmが入力される。アナログ信号ＶSIG1〜ＶSIGmはそれぞれ、ｍ個のコンパレータ（ＣＭＰ）２０１-1〜２０１-mに入力される。コンパレータ２０１-1〜２０１-mは各々、入力されたアナログ信号ＶSIG1〜ＶSIGmを基準信号ＶREFと比較する。基準信号ＶREFは、時間の経過とともに電圧が上昇していくランプ波である。コンパレータ２０１-1〜２０１-mは、アナログ信号ＶSIG1〜ＶSIGmの電圧が基準信号ＶREFの電圧とクロスしたときに、“Ｈ”レベルとなる検出パルスGATE1〜GATEmを出力する。
【０００４】
検出パルスGATE1〜GATEmはそれぞれ、ｍ個のラッチ(ＬＡＴ)２０２-1〜２０２-mに入力される。また、ラッチ２０２-1〜２０２-mにはそれぞれ、ｎビットのカウント出力CNTR[1:n]が入力される。ラッチ２０２-1〜２０２-mは各々、検出パルスGATE1〜GATEmが“Ｈ”レベルとなったときのカウント値により、アナログ信号ＶSIG1〜ＶSIGmを、ｎビットのデジタル信号DL1[1:n]〜DLm[1:n]に変換し、ラッチする。
【０００５】
デジタル信号DL1[1:n]〜DLm[1:n]はそれぞれ、ｍ個のスイッチ（ＳＷ）２０３-1〜２０３-mに入力される。スイッチ２０３-1〜２０３-mは各々、信号ＨＳ１〜ＨＳｍに応答して、デジタル信号DL1[1:n]〜DLm[1:n]を順次、ｎビットのデジタル出力線２０４-1〜２０４-nに出力する。デジタル出力線２０４-1〜２０４-nの電位振幅はそれぞれ、デジタル信号DL1[1:n]〜DLm[1:n]が順次出力される毎に、その論理に応じて変化し、ｎビットのデジタル出力OUT[1:n]として出力される。
【０００６】
上記ＡＤ変換回路では、デジタル信号DL1[1:n]〜DLm[1:n]が順次出力される毎に、デジタル出力線２０４-1〜２０４-nの電位振幅がそれぞれ、デジタル信号DL1[1:n]〜DLm[1:n]の論理に応じてランダムに変化する。そして、変化する毎に雑音を発生する。
【０００７】
このようなデジタル出力線２０４-1〜２０４-nが、コンパレータ２０１-1〜２０１-mの近くに配置されると、上記雑音がコンパレータ２０１-1〜２０１-mに飛び込む可能性が高まる。コンパレータ２０１-1〜２０１-mはそれぞれ、アナログ信号ＶSIG1〜ＶSIGmを、基準信号ＶREFと比較するアナログ系の回路である。このようなコンパレータ２０１-1〜２０１-mに、上記雑音が飛び込むと、そのＳＮ比が劣化し、精度の高いＡＤ変換が難しくなる。
【０００８】
また、固体撮像装置においては、ラッチ２０２-1〜２０２-mから、一水平ラインに対応したデジタル信号DL1[1:n]〜DLm[1:n]が順次出力されている間（水平期間）、コンパレータ２０１-1〜２０１-mがそれぞれ、他の水平ラインに対応したアナログ信号（画像信号）VSIG1〜ＶSIGmを基準信号ＶREFと比較していることがある。このような場合、上記雑音の飛び込みの影響は、特に大きい。
【０００９】
また、上記ＡＤ変換回路では、アナログ信号のレベルを検出できない場合がある。この場合、アナログ信号はデジタル信号に正しく変換することができず、異常なデジタル信号が出力されてしまうことがある。
【００１０】
ＡＤ変換回路を記載した公知文献としては、特許文献１〜３がある。
【特許文献１】特開平９−２４７４９４号公報
【特許文献２】特開平１１−８５４２号公報
【特許文献３】特開平７−１５４２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、ＳＮ比の劣化を抑制し、精度の高いＡＤ変換を可能とするＡＤ変換回路、およびそのＡＤ変換回路を具備し、精度の高い画像変換を可能とする固体撮像装置を提供する。
【００１２】
また、この発明は、アナログ信号のレベルを検出できない場合でも、アナログ信号をデジタル信号に正しく変換でき、異常なデジタル信号が出力されてしまうような事情を抑制できるＡＤ変換回路、およびそのＡＤ変換回路を具備し、精度の高い画像変換を可能とする固体撮像装置を提供する。
【課題を解決するための手段】
【００１３】
この発明に係るＡＤ変換回路は、基準信号に基いて、アナログ信号をその検出信号に変換するコンパレータと、前記検出信号に基いて、前記アナログ信号をデジタル信号に変換し、前記デジタル信号をラッチするラッチと、前記デジタル信号が出力されるデジタル出力線とを具備し、前記デジタル信号の論理に応じた前記デジタル出力線の電位振幅を、前記コンパレータ、および前記ラッチの少なくとも一方の動作電圧より小さくする。
【００１４】
このようなＡＤ変換回路によれば、デジタル信号の論理に応じたデジタル出力線の電位振幅を、コンパレータ、およびラッチの少なくとも一方の動作電圧より小さくする。このため、デジタル出力線の電位振幅に起因した雑音が低下し、コンパレータに飛び込む雑音量が減る。よって、コンパレータのＳＮ比が向上し、精度の高いＡＤ変換が可能になる。
【００１５】
また、前記ラッチは複数のキャパシタを含み、前記ラッチは、前記複数のキャパシタそれぞれの放電状態に基き、前記アナログ信号をデジタル信号に変換し、ラッチする。
【００１６】
このようなラッチを有したＡＤ変換回路によれば、キャパシタが放電するか否かで、アナログ信号をデジタル信号に変換するとともにラッチする。このため、たとえばトランジスタをオンさせ、電源電流が流れるか否かで、アナログ信号をデジタル信号に変換し、ラッチする場合に比べ、電源電流を流さずに済む分、雑音の発生を抑制できる。よって、ラッチの動作に起因した雑音が減り、コンパレータに飛び込む雑音量を、さらに減らすことができる。よって、コンパレータのＳＮ比が向上し、さらに精度の高いＡＤ変換が可能になる。
【００１７】
さらに、前記ラッチに、前記複数のキャパシタを充電する充電器と、前記検出信号に応答して所定のキャパシタを放電する放電器とを設けた場合、前記充電器はアナログ信号入力期間以外に前記複数のキャパシタを充電し、前記アナログ信号入力期間中は動作しないようにする。
【００１８】
このようにすると、アナログ信号入力期間中に、ラッチの動作に起因した雑音を、さらに減らすことができ、さらに精度の高いＡＤ変換が可能になる。
【００１９】
また、前記デジタル出力線に所定の電圧を供給する電源をさらに具備し、前記電源の電圧は、前記コンパレータ、および前記ラッチの少なくとも一方の動作電圧よりも低くする。
【００２０】
このようなＡＤ変換回路によれば、デジタル信号の論理に応じたデジタル出力線の電位振幅を、コンパレータ、およびラッチの少なくとも一方の動作電圧より低くする構成の具体的一例を実現できる。
【００２１】
さらに、前記電源を前記デジタル出力線に接続する接続スイッチを設け、この接続スイッチを、前記デジタル信号が前記デジタル出力線に出力されているとき、前記電源を前記デジタル出力線に接続せず、前記デジタル信号が前記デジタル出力線に出力されていない期間内に、前記電源を前記デジタル出力線に接続するようにする。
【００２２】
このようにすると、電源からデジタル出力線に対して、静的電流が流れることを抑制でき、消費電力を低く抑えることが可能になる。
【００２３】
また、ＡＤ変換回路は、アナログ信号のレベルが基準信号のレベルより低い場合に、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路、及びアナログ信号のレベルが基準信号のレベルより高い場合に、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路の少なくともいずれか一つを含む。
【００２４】
このような第１、第２のレベル固定回路の少なくともいずれかを有したＡＤ変換回路によれば、アナログ信号のレベルを基準信号によって検出できない場合でも、デジタル信号に変換できる。このため、異常なデジタル信号が出力されてしまうような事情を抑制できる。
【発明の効果】
【００２５】
この発明によれば、ＳＮ比の劣化を抑制し、精度の高いＡＤ変換を可能とするＡＤ変換回路、およびそのＡＤ変換回路を具備し、精度の高い画像変換を可能とする固体撮像装置を提供できる。
【００２６】
また、この発明によれば、アナログ信号のレベルを検出できない場合でも、アナログ信号をデジタル信号に正しく変換でき、異常なデジタル信号が出力されてしまうような事情を抑制できるＡＤ変換回路、およびそのＡＤ変換回路を具備し、精度の高い画像変換を可能とする固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【００２７】
以下、この発明の実施形態を、図面を参照して説明する。また、以下の説明は、この発明に係るＡＤ変換回路を固体撮像装置に適用した例により行うが、この発明に係るＡＤ変換回路は固体撮像装置以外の装置にも適用可能である。
【００２８】
［第１の実施形態］
図１は、この発明の第１の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一構成例を示すブロック図である。
【００２９】
図１に示すように、半導体チップ１上には画素領域２が設けられている。画素領域２には、光を信号電荷に変換する光電変換素子を含む画素セル３がアレイ状に配置されており、撮像部として機能する。垂直シフトレジスタ４は、信号ＬＳ１〜ＬＳｋを出力し、画素セル３を水平１ライン毎に順次選択する選択部として機能する。選択された水平１ライン分の画素セル３からはそれぞれ、入射された光の量に応じたアナログ信号ＶSIG1〜ＶSIGmが、垂直信号線５-1〜５-mを介して出力される。
【００３０】
図２は、画素セル３の一回路例を示す回路図である。図２には、水平２ライン、および垂直２ライン、合計４つの画素セル３が示されている。
【００３１】
図２に示すように、一回路例に係る画素セル３は、フォトダイオード２０、アドレストランジスタ２１、リセットトランジスタ２２、リードトランジスタ２３、およびドライバトランジスタ２４により構成される。フォトダイオード２０は光電変換素子であり、入射された光を光電変換し、信号電荷として蓄積する。アドレストランジスタ２１は、信号ＬＳ（ＬＳ１、ＬＳ２）に応答し、画素セル３を垂直信号線５（５-1、５-2）に電気的に接続する。リセットトランジスタ２２は、信号ＲＳ（ＲＳ１、ＲＳ２）に応答して検出ノード２５を電源２６に接続し、検出ノード２５をリセットする。リードトランジスタ２３は、検出ノード２５がリセットされた後、信号ＲＤ（ＲＤ１、ＲＤ２）に応答して、フォトダイオード２０に蓄積された信号電荷を検出ノード２５に読み出させる。検出ノード２５の電圧は、読み出された信号電荷の量に応じて変化する。この電圧の変化は、ソースフォロワのドライバトランジスタ２４を介して、垂直信号線５（５-1、５-2）にアナログ信号ＶSIG（ＶSIG1、ＶSIG2）として出力される。なお、信号ＲＳ、ＲＤはそれぞれ、たとえば垂直シフトレジスタ４から出力される。
【００３２】
垂直信号線５-1〜５-mを介して出力されたアナログ信号ＶSIG1〜ＶSIGmはそれぞれ、ＡＤ変換回路６に入力される。
【００３３】
図３は、ＡＤ変換回路６の一構成例を示すブロック図である。
【００３４】
図３に示すように、一構成例に係るＡＤ変換回路６は、コンパレータ（ＣＭＰ）３０-1〜３０-m、ラッチ（ＬＡＴ）３１-1〜３１-m、スイッチ（ＳＷ）３２-1〜３２-m、および増幅器（ＡＭＰ）３６-1〜３６-nなどにより構成される。コンパレータ３０-1〜３０-mはそれぞれ、基準信号ＶREFに基いて、アナログ信号ＶSIG1〜ＶSIGmを検出パルスGATE1〜GATEmに変換する。基準信号ＶREFは基準信号発生器（ＶＲＥＦ）７から出力される。基準信号ＶREFの一例は、時間の経過とともに電圧が上昇していくランプ波である。
【００３５】
図４は、コンパレータ３０の一回路例を示す回路図である。図４には垂直２ライン分のコンパレータ３０-1、３０-2が示されている。なお、コンパレータ３０-1〜３０-mはそれぞれ同様の回路であるので、以下の説明はコンパレータ３０-1に着目して行う。
【００３６】
図４に示すように、入力端子４０-1にはアナログ信号ＶSIG1が入力される。入力端子４０-1は、スイッチ４１-1を介してキャパシタ４２-1の一方電極、およびキャパシタ４３-1の一方電極それぞれに接続されている。スイッチ４１-1は信号Ｓ１に応答してオン／オフする。
【００３７】
入力端子４４-1には基準信号ＶREFが供給される。入力端子４４-1は、スイッチ４５-1を介して、キャパシタ４３-1の他方電極に接続されている。スイッチ４５-1は信号Ｓ２に応答してオン／オフする。
【００３８】
キャパシタ４２-1の他方電極は、インバータ４６-1の入力に接続されるとともに、スイッチ４７-1を介してインバータ４６-1の出力に接続されている。スイッチ４７-1は信号Ｓ３に応答してオン／オフする。インバータ４６-1は、キャパシタ４２-1の他方電極の電位ＶCMP1がインバータ４６-1のしきい値電圧を超えると、その出力を“Ｈ”レベルから“Ｌ”レベルとする。インバータ４６-1の出力はインバータ４８-1の入力に接続されている。インバータ４８-1は、インバータ４６-1の出力が“Ｌ”レベルとなると、“Ｈ”レベルの出力CMPOUT1を出力する。このようにインバータ４６-1、スイッチ４７-1、およびインバータ４８-1から成る回路は、電位ＶCMP1の電位が、インバータ４６-1〜４６-mのしきい値電圧を超えたことを検出する。即ち、比較回路CMPCKT-1として機能する。
【００３９】
インバータ４８-1の出力は、エッジ検出回路（ＥＤＧＥ）４９-1の入力に接続されている。エッジ検出回路４９-1は、出力CMPOUT1が“Ｈ”レベルとなった後、所定の時間だけ、“Ｈ”レベルとなる検出パルスGATE1を出力する。
【００４０】
コンパレータ３０-1〜３０-mから出力された検出パルスGATE1〜GATEmはそれぞれ、ラッチ３１-1〜３１-mに入力される。
【００４１】
ラッチ３１-1〜３１-mにはそれぞれ、検出パルスGATE1〜GATEmとともに、ｎビットのカウンタ出力CNTR[1:n]が入力される。ラッチ３１-1〜３１-mは、検出パルスGATE1〜GATEmが入力されたときの出力CNTR[1:n]のカウント値に基いて、ｎビットのデジタル信号DL1[1:n]〜DLm[1:n]に変換するとともにラッチする。カウンタ出力CNTR[1:n]はカウンタ８から出力される。カウンタ８の一例は１０進カウンタである。
【００４２】
図５は、ラッチ３１の一回路例を示す回路図である。図５には垂直２ライン分のラッチ３１-1、３１-2が示されている。なお、ラッチ３１-1〜３１-mはそれぞれ同様の回路であるので、以下の説明はラッチ３１-1に着目して行う。
【００４３】
図５に示すように、ｎ個のフリップフロップ５０-1[1:n]それぞれのイネーブル端子Ｅには検出パルスGATE1が入力される。また、フリップフロップ５０-1[1:n]それぞれの入力端子Ｄには、カウンタ出力CNTR0〜CNTRnが入力される。フリップフロップ５０-1[1:n]はそれぞれ、検出パルスGATE1が“Ｈ”レベルとなったときに、出力CNTR1〜CNTRnのカウント値をラッチする。そして、ラッチしたカウント値をＡＤ変換値AD1[1:n]として、出力端子Ｑから出力する。
【００４４】
ＡＤ変換値AD1[1:n]はそれぞれ、ｎ個のフリップフロップ５１-1[1:n]の入力端子Ｄに入力される。
【００４５】
フリップフロップ５１-1[1:n]それぞれのイネーブル端子Ｅには信号ＨＰが入力される。フリップフロップ５１-1[1:n]はそれぞれ、信号ＨＰが“Ｈ”レベルとなったときに、ＡＤ変換値AD1[1:n]をラッチする。そして、ラッチしたＡＤ変換値AD1[1:n]をデジタル信号DL1[1:n]として、出力端子Ｑから出力する。
【００４６】
デジタル信号DL1[1:n]〜DLm[1:n]はそれぞれ、スイッチ３２-1〜３２-mに入力される。
【００４７】
図６は、スイッチ３２の一構成例を示す構成図である。図６には垂直２ライン分のスイッチ３２-1、３２-2が示されている。なお、スイッチ３２-1〜３２-mはそれぞれ同様の回路であるので、以下の説明はスイッチ３２-1に着目して行う。
【００４８】
図６に示すように、ｎ個のスイッチ回路６０-1[1:n]にはそれぞれ、デジタル信号DL1[1:n]が入力される。スイッチ３２-1が信号ＨＳ１に応答することで、デジタル信号DL1[1:n]は、図示しないデジタル出力線、および増幅器を介してｎビットの出力OUT[1:n]となって出力される。信号ＨＳ１〜ＨＳｍは、水平シフトレジスタ９から出力される。
【００４９】
第１の実施形態に係るＡＤ変換回路６では、デジタル出力線３３-1〜３３-nそれぞれに、抵抗回路３４を介して所定の電圧が供給される。デジタル信号DL1[1:n]〜DLm[1:n]の論理は、デジタル出力線３３-1〜３３-nがスイッチ３２-1〜３２-mを介して所定の電圧から低下するか否かによって、デジタル出力線３３-1〜３３-nに伝えられる。所定の電圧は、電源３５から発生される。電源３５が発生する所定の電圧は、少なくともＡＤ変換回路６の動作電圧、たとえばコンパレータ３０-1〜３０-m、ラッチ３１-1〜３１-mのいずれかの動作電圧よりも低い。これにより、デジタル信号DL1[1:n]〜DLm[1:n]の論理に応じたデジタル出力線３３-1〜３３-nの電位振幅は、従来に比べて小さくすることができる。以下、デジタル出力線３３-1〜３３-nの電位振幅を、便宜上、SENSE[1:n]と称す。
【００５０】
デジタル出力線３３-1〜３３-nはそれぞれ、増幅器３６-1〜３６-nに接続されている。増幅器３６-1〜３６-nはそれぞれ、電位振幅SENSE[1:n]を増幅し、ｎビットの出力OUT[1:n]として出力する。
【００５１】
図７は、スイッチ回路、および増幅器の一回路例を示す回路図である。図７には１ビット分の増幅器３６-1、およびその増幅器３６-1に接続されている垂直２ライン分のスイッチ回路６０-1[1]、６０-2[1]が示されている。なお、スイッチ回路６０-1[1:n]〜６０-m[1:n]はそれぞれ同様な回路であるので、以下の説明はスイッチ回路６０-1[1]に着目して行う。また、増幅器３６-1〜３６-nもそれぞれ同様な回路である。
【００５２】
図７に示すように、スイッチ回路６０-1[1]は、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）７０-1[1]、７１-1[1]を含む。ＮＭＯＳ７０-1[1]のゲートには信号ＨＳ１が印加され、その電流通路の一端はデジタル出力線３３-1に接続されている。ＮＭＯＳ７１-1[1]のゲートにはデジタル信号DL1[1]が印加され、その電流通路の一端はＮＭＯＳ７０-1[1]の電流通路の他端に接続され、その他端は接地されている。スイッチ回路６０-1[1]は、信号ＨＳ１およびデジタル信号DL1[1]がともに“Ｈ”レベルのときにオンし、デジタル出力線３３-1の電圧を低下させる。
【００５３】
増幅器３６-1は差動増幅器７２-1を含む。差動増幅器７２-1は、電源３５の電圧と、デジタル出力線３３-1の電圧との差を差動増幅する。そして、スイッチ回路６０-1[1]がオンし、デジタル出力線３３-1の電圧が所定の電圧から、たとえば接地レベルまで低下したとき、その出力レベルを反転させる。差動増幅器７２-1の出力は、出力OUT[1]である。
【００５４】
増幅器３６-1〜３６-nから出力された出力OUT[1:n]は、出力バッファ１０、および出力パッド１１-1〜１１-nを介して半導体チップ１の外部に出力される。
【００５５】
次に、その動作を説明する。
【００５６】
図８は、第１の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図である。なお、図８には、特に垂直信号線５-1に着目した動作波形を示す。また、デジタル信号は、便宜上、５ビットとする。
【００５７】
図８に示すように、まず、信号ＬＳ１を“Ｈ”レベルとし、信号ＬＳ１が入力されるアドレストランジスタ２１を“オン”させる（図２参照）。これとともに、信号Ｓ２を“Ｌ”レベルとし、スイッチ４５-1を“オフ”させる（図４参照）。
【００５８】
［第１の水平ブランキング期間］
信号ＲＳ１を“Ｈ”レベルとし、信号ＲＳ１が入力されるリセットトランジスタ２２を“オン”させ、垂直信号線５-1の電位を電源２６によりリセットする（図２参照）。これとともに、信号Ｓ１を“Ｈ”レベルとし、スイッチ４１-1を“オン”させる。この後、信号Ｓ３をパルス状に“Ｈ”レベルとし、スイッチ４７-1を一時的に“オン”させ、キャパシタ４２-1の他方電極の電位ＶCMP1を、インバータ４６-1のしきい値電圧とほぼ同等のレベルとする（図４参照）。
【００５９】
次いで、信号ＲＤ１を“Ｈ”レベルとし、リードトランジスタ２３を“オン”させる。これにより、ホトダイオード２０に蓄積されていた信号電荷が、ソースフォロワのドライバトランジスタ２４を介して垂直信号線５-1に読み出される（図２参照）。これにより、垂直信号線５-1の電位は、蓄積されていた信号電荷に応じた電位ΔＶsig1、低下する。これとともに、電位ＶCMP1もまた、電位ΔＶsig1に応じた分低下する。電位VCMP1が低下することで、インバータ４６-1の出力は“Ｈ”レベルとなり、インバータ４８-1の出力、即ち出力CMPOUT1は“Ｌ”レベルとなる。
【００６０】
次いで、信号Ｓ２を“Ｈ”レベルとし、スイッチ４５-1を“オン”させる。この後、信号Ｓ１を“Ｌ”レベルとし、スイッチ４１-1を“オフ”させる。さらに信号ＬＳ１を“Ｌ”レベルとし、アドレストランジスタ２１を“オフ”させ、垂直信号線５-1を画素セル３から分離する。
【００６１】
［第１の水平期間］
図８に示すように、基準信号ＶREFを直線状に上昇させる。これにより、電位ＶCMP1は、キャパシタ４３-1、４２-1を介して、基準信号ＶREFにカップリングし、上昇し出す。これともに、カウント出力CNTR[1:5]の出力を開始する。
【００６２】
電位ＶCMP1が、インバータ４６-1のしきい値電圧を超えると、インバータ４６-1の出力は“Ｌ”レベルとなり、出力CMPOUT1は“Ｈ”レベルとなる。出力CMPOUT1が“Ｈ”レベルとなると、エッジ検出回路４９-1は、所定の時間だけ“Ｈ”レベルとなる検出パルスGATE1を出力する。
【００６３】
検出パルスGATE1は、ラッチ３１-1のフリップフロップ５０-1[1:5]それぞれのイネーブル端子Ｅに入力される（図５参照）。フリップフロップ５０-1[1:5]は、検出パルスGATE1が“Ｈ”レベルとなったときのカウンタ出力CNTR[1:5]のカウント値をラッチする。この一動作例では、時刻ｔ１に示すように“CNTR[1]＝Ｌ、CNTR[2]＝Ｈ、CNTR[3]＝Ｈ、CNTR[4]＝Ｌ、CNTR[5]＝Ｈ”である。
【００６４】
よって、フリップフロップ５０-1[1:5]の出力、即ちＡＤ変換値AD1[1:5]は、“AD1[1]＝Ｌ、AD1[2]＝Ｈ、AD1[3]＝Ｈ、AD1[4]＝Ｌ、AD1[5]＝Ｈ”となる。
【００６５】
このようにして、アナログ信号ＶSIG1は、[L,H,H,L,H]の５ビットのＡＤ変換値（デジタル信号）に変換され、フリップフロップ５０-1[1:5]にラッチされる。
【００６６】
［第２の水平ブランキング期間］
図８に示すように、信号ＨＰをパルス状に“Ｈ”レベルとする。
【００６７】
信号ＨＰは、フリップフロップ５１-1[1:5]のイネーブル端子Ｅに入力される（図５参照）。フリップフロップ５１-1[1:5]は、信号ＨＰが“Ｈ”レベルとなったときのＡＤ変換値AD1[1:5]をラッチする。よって、フリップフロップ５１-1[1:5]の出力、即ちデジタル信号DL1[1:5]は、時刻ｔ２に示すように、“DL1[1]＝Ｌ、DL1[2]＝Ｈ、DL1[3]＝Ｈ、DL1[4]＝Ｌ、DL1[5]＝Ｈ”となる。
【００６８】
このようにして、[L,H,H,L,H]の５ビットのデジタル信号は、フリップフロップ５０-1[1:5]からフリップフロップ５１-1[1:5]に転送される。そして、フリップフロップ５１-1[1:5]にラッチされる。
【００６９】
また、第２の水平ブランキング期間中、コンパレータ３０-1には、第１の水平ブランキング期間と同様な動作によって、信号ＬＳ２が入力される画素セル３からのアナログ信号ＶSIG1が入力される。
【００７０】
［第２の水平期間］
図８に示すように、信号ＨＳ１を“Ｈ”レベルとし、フリップフロップ５１-1[1:5]にラッチされたデジタル信号DL1[1:5]を、デジタル出力線３３-1〜３３-5に出力する。このとき、デジタル出力線３３-1〜３３-5の電圧は、電源３５により所定の電圧とされている（図３、または図７参照）。デジタル信号DL1[1:5]は、スイッチ３２-1が“オン”することで、デジタル出力線３３-1〜３３-5に伝えられる。
【００７１】
図８には、デジタル出力線３３-1の電位振幅SENSE[1]、および増幅器３６-1からの出力OUT[1]の電位振幅をそれぞれ示す。図８に示すように、デジタル出力線３３-1の電位振幅SENSE[1]は、特に検出パルスGATE1、ＡＤ変換値AD1[1:5]、デジタル信号DL1[1:5]、および出力OUT[1]の電位振幅よりも小さくなっている。この後、信号ＨＳ２〜ＨＳｍを順次“Ｈ”レベルとし、同様にデジタル信号DL2[1:5]〜DLm[1:5]を順次デジタル出力線３３-1〜３３-5に出力する。
【００７２】
また、第２の水平期間中、フリップフロップ５０-1[1:5]には、第１の水平ブランキング期間と同様な動作によって、信号ＬＳ２が入力される画素セル３からのアナログ信号ＶSIG1が５ビットのデジタル信号に変換されて、ラッチされる。
【００７３】
このような第１の実施形態に係るＡＤ変換回路を具備した固体撮像装置によれば、デジタル信号DL1[1:n]〜DLm[1:n]の論理に応じたデジタル出力線３３-1〜３３-nの電位振幅SENSE[1:n]を、固体撮像装置の動作電圧、たとえばコンパレータ３０-1〜３０-m、ラッチ３１-1〜３１-mの少なくとも一方の動作電圧よりも小さくする。これにより、電位振幅SENSE[1:n]を、従来に比べて小さくでき、電位振幅SENSE[1:n]に起因した雑音量を低下させることができる。
【００７４】
このように電位振幅SENSE[1:n]に起因した雑音量を低下させることで、アナログ信号ＶSIG1〜ＶSIGmを、基準信号ＶREFと比較するようなアナログ系の回路、たとえばコンパレータ３０-1〜３０-mに飛び込む雑音量を低下させることができる。よって、コンパレータ３０-1〜３０-mのＳＮ比の劣化が抑制され、ＡＤ変換の精度を向上させることができる。
【００７５】
また、第１の実施形態では、電位振幅SENSE[1:n]を小さくする一構成例として、デジタル出力線３３-1〜３３-nそれぞれに供給される所定の電圧を、固体撮像装置の動作電圧、たとえばコンパレータ３０-1〜３０-m、ラッチ３１-1〜３１-mの動作電圧よりも小さくした。
【００７６】
しかし、上記一構成例に限られるものではなく、たとえばラッチ３１-1〜３１-mが出力する“Ｈ”レベル、たとえばフリップフロップ５１-1[1:n]〜５１-m[1:n]が出力する“Ｈ”レベルの電位を制限するようにしても良い。
【００７７】
フリップフロップ５１-1[1:n]〜５１-m[1:n]が出力する“Ｈ”レベルの電位を制限するためには、たとえばフリップフロップ５１-1[1:n]〜５１-m[1:n]の動作電圧を小さくする、あるいはフリップフロップ５１-1[1:n]〜５１-m[1:n]の出力に、“Ｈ”レベルの電位を制限するような電位制限回路を接続すれば良い。
【００７８】
あるいはスイッチ３２-1〜３２-mを、信号ＨＳ１〜ＨＳｍに応答して活性／非活性化するインバータ、たとえばクロックトインバータ等で構成し、このクロックトインバータが出力する“Ｈ”レベルの電位を制限するようにしても良い。
【００７９】
これらのような構成においては、デジタル信号DL1[1:n]〜DLm[1:n]の電位振幅を、従来に比べて小さくでき、デジタル出力線３３-1〜３３-nの電位振幅SENSE[1:n]を小さくできる。よって、上記一構成例と同様、電位振幅SENSE[1:n]に起因した雑音量を低下させることができる。
【００８０】
なお、スイッチ３２-1〜３２-mをクロックトインバータ等で構成し、デジタル出力線３３-1〜３３-nを直接駆動するようにした場合、デジタル出力線３３-1〜３３-nに所定の電圧を供給する電源３５は、特に必要ない。
【００８１】
また、スイッチ３２-1〜３２-mは必ずしも必要ではない。たとえばフリップフロップ５１-1[1:n]〜５１-m[1:n]に、信号ＨＳ１〜ＨＳｍに応答してデジタル信号DL1[1:n]〜DLm[1:n]を出力する機能を持たせた場合には、スイッチ３２-1〜３２-mを省略することが可能である。
【００８２】
［第２の実施形態］
第２の実施形態は、雑音の発生を抑制するＡＤ変換回路に関する。
【００８３】
図９は、この発明の第２の実施形態に係るＡＤ変換回路の一回路例を示す回路図である。図９には１ビット分の増幅器３６-1、およびその増幅器３６-1に接続されている垂直２ライン分のスイッチ回路６０-1[1]、６０-2[1]、フリップフロップ５０-1[1]、５１-1[1]、５０-2[1]、５１-2[1]が示されている。なお、増幅器３６-1、スイッチ回路６０-1[1]、６０-2[1]はそれぞれ図７に示したものと同様である。また、フリップフロップ５０-1[1:n]〜５０-m[1:n]、５１-1[1:n]〜５１-m[1:n]はそれぞれ同様の回路であるので、以下の説明は、フリップフロップ５０-1[1]、５１-1[1]に着目して行う。
【００８４】
図９に示すように、フリップフロップ５０-1[1]は、信号ＨＰ３をゲートに受けるＮＭＯＳ９０-1[1]、検出パルスGATE1をゲートに受けるＮＭＯＳ９１-1[1]、およびカウンタ出力CNTR[1]をゲートに受けるＮＭＯＳ９２-1[1]を含む。これらＮＭＯＳ９０-1[1]、９１-1[1]、および９２-1[1]は電源９３と接地端子ＧＮＤとの間に直列に接続されている。電源９３が発生する電圧は動作電圧であり、電源３５が発生する電圧よりも大きい。ＮＭＯＳ９０-1[1]と９１-1[1]との接続ノードＮ１-1[1]は、フリップフロップ５０-1[1]の出力端子であり、ＡＤ変換値AD1[1]が得られる。ノードＮ１-1[1]と接地端子ＧＮＤとの間にはキャパシタ９４-1[1]が接続されている。
【００８５】
フリップフロップ５１-1[1]は、信号ＨＰ１をゲートに受けるＮＭＯＳ９５-1[1]、信号ＨＰ２をゲートに受けるＮＭＯＳ９６-1[1]、およびＡＤ変換値AD1[1]をゲートに受けるＮＭＯＳ９７-1[1]を含む。これらＮＭＯＳ９５-1[1]、９６-1[1]、および９７-1[1]は電源９３と接地端子ＧＮＤとの間に直列に接続されている。ＮＭＯＳ９５-1[1]と９６-1[1]との接続ノードＮ２-1[1]は、フリップフロップ５１-1[1]の出力端子であり、デジタル信号DL1[1]が得られる。ノードＮ２-1[1]と接地端子ＧＮＤとの間にはキャパシタ９８-1[1]が接続されている。
【００８６】
次に、その動作を説明する。
【００８７】
図１０は、第２の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図である。なお、図１０には、特に垂直信号線５-1に着目した動作波形を示す。
【００８８】
［第１の水平ブランキング期間］
信号ＨＰ１をパルス状に“Ｈ”レベルとし、ＮＭＯＳ９５-1[1]を一時的に“オン”させ、キャパシタ９８-1[1]を充電する。
【００８９】
次いで、信号ＨＰ２をパルス状に“Ｈ”レベルとし、ＮＭＯＳ９６-1[1]を一時的に“オン”させる。このとき、ＮＭＯＳ９７-1[1]は、ＡＤ変換値AD1[1]が“Ｈ”レベルなら“オン”、“Ｌ”レベルなら“オフ”している。ＮＭＯＳ９７-1[1]が“オン”していれば、キャパシタ９８-1[1]に蓄積された電荷が、ＮＭＯＳ９６-1[1]、９７-1[1]を介して放電し、ノードＮ２-1[1]の電位が低下する。これにより、フリップフロップ５１-1[1]は“Ｌ”レベルのデジタル信号DL1[1]を出力する。反対にＮＭＯＳ９７-1[1]が“オフ”していれば、ノードＮ２-1[1]の電位は保たれ、フリップフロップ５１-1[1]は“Ｈ”レベルのデジタル信号DL1[1]を出力する。
【００９０】
次いで、信号ＨＰ３をパルス状に“Ｈ”レベルとし、ＮＭＯＳ９０-1[1]を一時的に“オン”させ、キャパシタ９４-1[1]を充電する。
【００９１】
［第１の水平期間］
カウンタ出力CNTR[1]は、図８に示すような波形で出力されており、ＮＭＯＳ９２-1[1]は“オン”、“オフ”を繰り返す。そして、検出パルスGATE1が“Ｈ”レベルとなると、ＮＭＯＳ９１-1[1]が“オン”する。このとき、ＮＭＯＳ９２-1[1]は“オン”していれば、キャパシタ９４-1[1]に蓄積された電荷が、ＮＭＯＳ９１-1[1]、９２-1[1]を介して放電し、ノードＮ１-1[1]の電位が低下する。これにより、フリップフロップ５０-1[1]は“Ｌ”レベルのＡＤ変換値AD1[1]を出力する。反対にＮＭＯＳ９２-1[1]が“オフ”していれば、ノードＮ１-1[1]の電位は保たれ、フリップフロップ５０-1[1]は“Ｈ”レベルのＡＤ変換値AD1[1]を出力する。
【００９２】
このような動作を、第２の水平ブランキング期間、第２の水平期間以降、繰り返す。
【００９３】
このような第２の実施形態に係るＡＤ変換回路であると、フリップフロップ５０-1[1:n]〜５０-m[1:n]は、キャパシタ９４-1[1:n]〜９４-m[1:n]が放電するか否かでＡＤ変換値AD1[1:n]〜ADm[1:n]に変換し、ラッチする。そして、出力する。
【００９４】
同様にフリップフロップ５１-1[1:n]〜５１-m[1:n]は、キャパシタ９８-1[1:n]〜９８-m[1:n]が、放電するか否かでデジタル信号DL1[1:n]〜DLm[1:n]に変換し、ラッチする。そして、出力する。
【００９５】
このような構成であると、たとえばトランジスタをオンさせて出力端子Ｎ１-1[1:n]〜Ｎ１-m[1:n]や、出力端子Ｎ２-1[1:n]〜Ｎ２-m[1:n]に電源電流を流してラッチしたり、出力したりする場合に比べ、電源電流が流れない分、雑音の発生を抑制できる。
【００９６】
また、ＮＭＯＳ９０-1[1:n]〜９０-m[1:n]は、キャパシタ９４-1[1:n]〜９４-m[1:n]を充電する充電器の機能を持ち、ＮＭＯＳ９１-1[1:n]〜９１-m[1:n]、およびＮＭＯＳ９２-1[1:n]〜９２-m[1:n]は、キャパシタ９４-1[1:n]〜９４-m[1:n]を放電する放電器の機能を持つ。
【００９７】
同様にＮＭＯＳ９５-1[1:n]〜９５-m[1:n]は、キャパシタ９８-1[1:n]〜９８-m[1:n]を充電する充電器の機能を持ち、ＮＭＯＳ９６-1[1:n]〜９６-m[1:n]、およびＮＭＯＳ９７-1[1:n]〜９７-m[1:n]は、キャパシタ９８-1[1:n]〜９８-m[1:n]を放電する放電器の機能を持つ。
【００９８】
これらＮＭＯＳ９０-1[1:n]〜９０-m[1:n]、９５-1[1:n]〜９５-m[1:n]は、水平ブランキング期間に“Ｈ”レベルとなる信号ＨＰ１、ＨＰ３により充電動作をする。そして、水平期間中には、充電動作をしない。
【００９９】
このような構成であると、特に水平期間中、ラッチ３１-1〜３１-mが発生させる雑音を、低減することができる。
【０１００】
また、フリップフロップ５１-1[1:n]〜５１-m[1:n]は、ＡＤ変換値AD1[1:n]〜ADm[1:n]を、水平ブランキング期間に“Ｈ”レベルとなる信号ＨＰ２によりラッチ動作をする。そして、水平期間中には、ラッチ動作をしない。
【０１０１】
このような構成においても、特に水平期間中、ラッチ３１-1〜３１-mが発生させる雑音を、低減することができる。
【０１０２】
なお、第２の実施形態は、ＳＮ比の劣化を抑制する観点から、第１の実施形態と組み合わせて使用されることが望ましいが、単独で使用されても良い。
【０１０３】
［第３の実施形態］
第３の実施形態は、消費電力を低減するＡＤ変換回路に関する。
【０１０４】
図１１は、第３の実施形態に係るＡＤ変換回路の一回路例を示す回路図である。なお、図１１に示す一回路例は、図９に示した回路に対応する。よって、異なる部分についてのみ、以下説明する。
【０１０５】
第３の実施形態が、第２の実施形態と異なるところは、抵抗回路３４に相当する箇所に、接続スイッチ１１０を設けたことである。接続スイッチ１１０は、電源３５をデジタル出力線３３-1〜３３-nそれぞれに選択的に接続する機能を持つ。接続スイッチ１１０の一回路例は、電源３５とデジタル出力線３３-1〜３３-nそれぞれとの間に直列に接続されたＮＭＯＳ１１１-1〜１１１-nである。ＮＭＯＳ１１１-1〜１１１-nそれぞれのゲートには、信号PCHRGが入力される。ＮＭＯＳ１１１-1〜１１１-nはそれぞれ、信号PCHRGが“Ｈ”レベルとなったときに“オン”し、電源３５をデジタル出力線３３-1〜３３-nそれぞれに接続し、デジタル出力線３３-1〜３３-nの電圧を、所定の電圧に予備充電する。反対に信号PCHRGが“Ｌ”レベルとなったときに“オフ”し、電源３５をデジタル出力線３３-1〜３３-nそれぞれから分離する。
【０１０６】
なお、図１１は、ＮＭＯＳ１１１-1〜１１１-nのうち、ＮＭＯＳ１１１-1のみを示している。
【０１０７】
次に、その動作を説明する。
【０１０８】
図１２は、第３の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図である。なお、図１２に示す一動作例は、図１０に示した動作に対応する。よって、異なる部分についてのみ、以下説明する。
【０１０９】
図１２に示すように、信号PCHRGは、信号ＨＳ１〜ＨＳｍ（ＨＳ１、ＨＳ２のみ図示）のいずれか一つが“Ｈ”レベルとなっているとき、“Ｌ”レベルとなり、信号ＨＳ１〜ＨＳｍが全て“Ｌ”レベルとなっていき、“Ｈ”レベルとなる。これにより、ＮＭＯＳ１１１-1〜１１１-mは、デジタル信号DL1[1:n]〜DLm[1:n]が、デジタル出力線３３-1〜３３-nに出力されているとき、電源３５をデジタル出力線３３-1〜３３-nに接続しない。反対に、デジタル信号DL1[1:n]〜DLm[1:n]が、デジタル出力線３３-1〜３３-nに出力されていないとき、電源３５をデジタル出力線３３-1〜３３-nに接続する。
【０１１０】
このような第３の実施形態に係るＡＤ変換回路によれば、電源３５からデジタル出力線３３-1〜３３-nに対して流れる静的電流を抑制でき、消費電力を低減することができる。
【０１１１】
また、このようなＡＤ変換回路を固体撮像装置に用いれば、低消費電力な固体撮像装置を得ることができる。
【０１１２】
なお、第３の実施形態は、ＳＮ比の劣化を抑制する観点から、第１の実施形態、または第２の実施形態と組み合わせて使用されることが望ましい。しかし、消費電力を低減する観点から、単独で使用されても良いことはもちろんである。
【０１１３】
［第４の実施形態］
第４の実施形態は、異常なＡＤ変換を抑制するＡＤ変換回路に関する。
【０１１４】
図１３は、ＡＤ変換回路の他の回路例を示す回路図である。図１３には垂直１ライン分の、比較回路CMPCKT'-1、エッジ検出回路４９-1、およびラッチ３１-1、並びにカウンタ８が示されている。なお、図１３には、比較回路の他の例として、基準信号ＶREFの電位が、アナログ信号ＶSIG1〜ＶSIGmの電位を超えたことを検出するようにした比較回路CMPCKT'-1を示す。また、ラッチ３１-1は、図５に示した回路と同様のものを示す。
【０１１５】
図１３に示すように、比較回路CMPCKT'-1は、基準信号ＶREFの電位が、アナログ信号ＶSIG1の電位を超えたとき、“Ｈ”レベルの出力CMPOUT1を出力する。出力CMPOUT1は、エッジ検出回路４９-1に入力される。
【０１１６】
エッジ検出回路４９-1は、フリップフリップ１３０-1、１３１-1、１３２-1、二入力型のＡＮＤ回路１３３-1を含む。フリップフリップ１３０-1、１３１-1、１３２-1はそれぞれ動作クロックＣＫに同期して動作する。フリップフリップ１３０-1の入力端子Ｄには出力CMPOUT1が入力される。フリップフリップ１３０-1は、たとえば動作クロックのダウンエッジに同期して出力ＦＦ-1を出力端子Ｑから出力する。フリップフリップ１３１-1の入力端子Ｄには出力ＦＦ１-1が入力される。フリップフリップ１３１-1は、たとえば動作クロックのダウンエッジに同期して出力ＦＦ２-1を出力端子Ｑから出力する。フリップフリップ１３２-1の入力端子Ｄには出力ＦＦ２-1が入力される。フリップフリップ１３２-1は、たとえば動作クロックのダウンエッジに同期して出力 /ＦＦ３-1を反転出力端子 /Ｑから出力する。ＡＮＤ回路１３３-1には、出力ＦＦ２-1、 /ＦＦ３-1が入力される。ＡＮＤ回路１３３-1は、出力ＦＦ２-1が“Ｈ”レベルになった後、１動作クロック分“Ｈ”レベルとなる検出パルスGATE1を出力する。
【０１１７】
カウンタ８は、動作クロックＣＫに同期して動作し、信号RESETが“Ｈ”レベルとなると、カウンタ出力CNTR[1:n]のカウント値をリセットする。そして、信号RESETが“Ｌ”レベルとなると、カウンタ出力CNTR[1:n]を出力し、カウントを開始する。
【０１１８】
図１４、図１５は、他の回路例に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図である。なお、図１４、図１５には、特に垂直信号線５-1に着目した動作波形を示す。
【０１１９】
まず、図１４中、参照符号１４０に示すように、基準信号ＶREFは、通常、１水平期間中に、アナログ信号ＶSIG1とクロスする。クロスすると、比較回路CMPCKT'-1は、“基準信号ＶREFの電位がアナログ信号ＶSIG1の電位を超えた”、と検出して、その出力CMPOUT1を“Ｈ”レベルとする。出力CMPOUT1が“Ｈ”レベルとなると、動作クロックＣＫに同期して出力ＦＦ１-1が“Ｈ”レベルとなる。次いで、１クロック後、検出パルスGATE1が“Ｈ”レベルとなる。
【０１２０】
このように検出パルスGATE1は、通常、カウンタ８がカウントしている期間“Ａ”に出力され、ラッチ３１-1は、検出パルスGATE1が“Ｈ”レベルとなったときのカウント値をラッチし、ＡＤ変換値AD1[1:n]として出力する。同図中では、“AD1[1]＝Ｈ、AD1[2]＝Ｌ、…、AD1[n]＝Ｌ”である。
【０１２１】
しかし、基準信号ＶREFが、１水平期間中に、アナログ信号ＶSIG1とクロスしないケースがある。たとえばアナログ信号ＶSIG1が、１水平期間中、基準信号ＶREFよりも常に低かったとき、あるいは基準信号ＶREFの電圧レベルよりも常に高かったときである。図１５に、このような動作例を示す。
【０１２２】
図１５の前半に示すように、アナログ信号ＶSIG1が、基準信号VREFよりも常に低かった場合、比較回路CMPCKT'-1は、アナログ信号ＶSIG1が変化した時点から、“基準信号ＶREFの電位がアナログ信号ＶSIG1の電位を超えた”、と検出してしまう（時刻ｔ１）。この結果、出力CMPOUT1は、１水平期間中、常に“Ｈ”レベルに固定されてしまう。また、検出パルスGATE1は、信号RESETが“Ｈ”レベルの間に、“Ｈ”レベルとなり（時刻ｔ２）、かつカウンタ出力CNTR[1:n]が出力される前に“Ｌ”レベルとなってしまう（時刻ｔ３）。
【０１２３】
このように上記期間“Ａ”に検出パルスGATE1が出力されないので、ラッチ３１-1は、カウント値をラッチできない。
【０１２４】
また、図１５の後半に示すように、アナログ信号ＶSIG1が、基準信号VREFよりも常に高かった場合、比較回路CMPCKT'-1は、基準信号ＶREFの電位がアナログ信号ＶSIG1の電位を超えたことを検出できない。このため、出力CMPOUT1は、１水平期間中、常に“Ｌ”レベルに固定され、検出パルスGATE1が全く出力されない。よって、ラッチ３１-1は、カウント値をラッチできない。
【０１２５】
これらのケースが発生するのは、たとえば固体撮像装置においては、画面の一部に太陽などの大光量の被写体が撮影された場合であり、大光量の領域の信号は、基準信号ＶREFの電位レベルを常に超えたアナログ信号となってしまう。
【０１２６】
また、夜間など低照度下での撮影の場合には、基準信号ＶREFの振幅を低下させ、感度を向上できるものの、アナログ信号ＶSIG1に生じる雑音量は変わらないため、暗い部分の映像は、雑音の影響により基準信号ＶREFの電位レベルよりも常に低い画素信号を発生してしまう。このような場合には、ラッチ３１-1に検出パルスGATE1が供給されず、ラッチ３１-1は、前のＡＤ変換値のままとなり、正常なＡＤ変換が行われない。
【０１２７】
ＡＤ変換回路においては、通常以外のアナログ信号ＶSIG1〜ＶSIGmが入力されたときでも、異常なＡＤ変換を抑制するのが好ましい。また、固体撮像装置においては、異常な画像が極力、出力されないように配慮されるのが望ましい。
【０１２８】
なお、上記ケースは、図３に示したコンパレータ３０-1〜３０-mにおいても同様に発生する。
【０１２９】
第４の実施形態は、通常以外のアナログ信号ＶSIG1〜ＶSIGmが入力されたときでも、異常なＡＤ変換を抑制し得るＡＤ変換回路、およびそのＡＤ変換回路を具備し、異常な画像を出力し難い固体撮像装置を提供しようとするものである。
【０１３０】
図１６は、第４の実施形態に係るＡＤ変換回路の一回路例を示す回路図である。なお、図１６に示す一回路例は、図１３に示した回路に対応する。図１６には、図１３と共通する部分に共通の参照符号を付し、以下、異なる部分についてのみ説明する。
【０１３１】
図１６に示すように、第４の実施形態に係るＡＤ変換回路は、黒レベル（最小レベル）固定回路１５０-1、および飽和レベル（最大レベル）固定回路１５１-1を有する。
【０１３２】
黒レベル固定回路１５０-1の一回路例は二入力型のＡＮＤ回路であり、出力CMPOUT1、および信号ＳMINFIXがそれぞれ入力される。信号ＳMINFIXは、入力されたアナログ信号ＶSIG1のレベルを、最小レベルに固定するためのパルス信号である。
【０１３３】
また、飽和レベル固定回路１５１-1の一回路例は二入力型のＯＲ回路であり、黒レベル固定回路１５０-1の出力AND-1、および信号ＳMAXFIXがそれぞれ入力される。信号ＳMAXFIXは、入力されたアナログ信号ＶSIG1のレベルを、最大レベルに固定するためのパルス信号である。飽和レベル固定回路１５１-1の出力OR-1は、エッジ検出回路４９-1に入力される。
【０１３４】
次に、その動作を説明する。
【０１３５】
図１７は、第４の実施形態の一回路例に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図である。
【０１３６】
［アナログ信号ＶSIG1が基準信号ＶREFよりも常に低い場合］
図１７の前半に示すように、アナログ信号ＶSIG1が基準信号ＶREFよりも常に低い場合、出力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、“Ｈ”レベルとなる（時刻ｔ１）。このとき、信号ＳMINFIXは“Ｌ”レベルである。よって、出力AND-1は“Ｌ”レベルである。
【０１３７】
次に、信号ＳMINFIXが動作クロックＣＫに同期して“Ｈ”レベルとなる（時刻ｔ２）。これにより、出力AND-1は“Ｈ”レベルとなる。このとき、信号ＳMAXFIXは“Ｌ”レベルである。よって、出力OR-1は、出力AND-1が“Ｈ”レベルとなると、“Ｈ”レベルとなる。
【０１３８】
次に、出力OR-1が“Ｈ”レベルとなって１クロック後、出力ＦＦ１-1が動作クロックＣＫに同期して“Ｈ”レベルとなる（時刻ｔ３）。出力ＦＦ１-1が“Ｈ”レベルとなって１クロック後、検出パルスGATE1が“Ｈ”レベルとなる（時刻ｔ４）。
【０１３９】
このとき、時刻ｔ４、あるいは時刻ｔ４よりも前に、信号RESETが“Ｌ”レベルとなるようにしておくと、検出パルスGATE1を、上記期間“Ａ”に出力することができる。よって、ラッチ３１-1は、たとえば最初のカウント値を最小レベルとしてラッチすることができる。この一動作例において、最初のカウント値は“AD1[1]＝Ｈ、AD1[2]＝Ｌ、…、AD1[n]＝Ｌ”である。
【０１４０】
［アナログ信号ＶSIG1が基準信号ＶREFよりも常に高い場合］
図１７の後半に示すように、アナログ信号ＶSIG1が基準信号ＶREFよりも常に高い場合、出力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、“Ｌ”レベルとなる（時刻ｔ１１）。
【０１４１】
この後、信号RESETが“Ｌ”レベルとなり、カウンタ８は、動作クロックＣＫに同期してカウンタ出力CNTR[1:n]を出力し、カウントを開始する（時刻ｔ１２）。このとき、出力CMPOUT1は“Ｌ”レベル、信号ＳMINFIXは“Ｈ”レベルである。よって、出力AND-1は“Ｌ”レベルである。また、信号ＳMAXFIXは“Ｌ”レベルであるので、出力OR-1は“Ｌ”レベルである。
【０１４２】
次に、信号RESETが“Ｈ”レベルになる前に、この一動作例では、基準信号ＶREFの立ち下がりと同時に、信号ＳMAXFIXを動作クロックＣＫに同期して“Ｈ”レベルとする（時刻ｔ１３）。これにより、出力OR-1は“Ｈ”レベルとなる。
【０１４３】
次に、出力OR-1が“Ｈ”レベルとなって１クロック後、出力ＦＦ１-1が動作クロックＣＫに同期して“Ｈ”レベルとなる（時刻ｔ１４）。
【０１４４】
さらに１クロック後、検出パルスGATE1が、動作クロックＣＫに同期して、“Ｈ”レベルとなる（時刻ｔ１５）。
【０１４５】
このように検出パルスGATE1を、信号RESETが“Ｈ”レベルになる前に、“Ｈ”レベルになるようにすることで、ラッチ３１-1は、たとえば最終、あるいは最終より前のカウント値を最大レベルとしてラッチすることができる。この一動作例では、上記カウント値は“AD1[1]＝Ｌ、AD1[2]＝Ｈ、…、AD1[n]＝Ｈ”である。
【０１４６】
次に、第４の実施形態に係るＡＤ変換回路の他の回路例を説明する。
【０１４７】
図１８は、第４の実施形態に係るＡＤ変換回路の他の回路例を示す回路図である。なお、図１８に示す一回路例は、図１６に示した一回路例に対応する。よって、図１８には、図１６と共通する部分に共通の参照符号を付し、以下、異なる部分についてのみ説明する。
【０１４８】
図１８に示すように、他の回路例が、一回路例と異なるところは、飽和レベル固定回路１５１-1を、フリップフロップ１３１-1の出力端子ＱとＡＮＤ回路１３３-1の一入力端子との間に接続したことである。
【０１４９】
次に、その動作を説明する。
【０１５０】
図１９は、第４の実施形態の他の回路例に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図である。
【０１５１】
［アナログ信号ＶSIG1が基準信号ＶREFよりも常に低い場合］
図１９の前半に示すように、アナログ信号ＶSIG1が基準信号ＶREFよりも常に低い場合、出力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、“Ｈ”レベルとなる（時刻ｔ１）。このとき、信号ＳMINFIXは“Ｌ”レベルである。よって、出力AND-1は“Ｌ”レベルである。
【０１５２】
次に、信号ＳMINFIXが動作クロックＣＫに同期して“Ｈ”レベルとなる（時刻ｔ２）。これにより、出力AND-1は“Ｈ”レベルとなる。
【０１５３】
次に、出力AND-1が“Ｈ”レベルとなって１クロック後、出力ＦＦ１-1が動作クロックＣＫに同期して“Ｈ”レベルとなる（時刻ｔ３）。出力ＦＦ１-1が“Ｈ”レベルとなって１クロック後、出力ＦＦ２-1が“Ｈ”レベルとなる（時刻ｔ４）。このとき、信号ＳMAXFIXは“Ｌ”レベルである。よって、出力ＦＦ２-1が“Ｈ”レベルとなると、検出パルスGATE1は“Ｈ”レベルとなる。
【０１５４】
このとき、時刻ｔ４、あるいは時刻ｔ４よりも前に、信号RESETが“Ｌ”レベルとなるようにしておくと、図１６に示した一回路例と同様に、検出パルスGATE1を、上記期間“Ａ”に出力することができる。よって、ラッチ３１-1は、たとえば最初のカウント値を最小レベルとしてラッチすることができる。この一動作例において、最初のカウント値は“AD1[1]＝Ｈ、AD1[2]＝Ｌ、…、AD1[n]＝Ｌ”である。
【０１５５】
［アナログ信号ＶSIG1が基準信号ＶREFよりも常に高い場合］
図１９の後半に示すように、アナログ信号ＶSIG1が基準信号ＶREFよりも常に高い場合、出力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、“Ｌ”レベルとなる（時刻ｔ１１）。
【０１５６】
この後、信号RESETが“Ｌ”レベルとなり、カウンタ８は、動作クロックＣＫに同期してカウンタ出力CNTR[1:n]を出力し、カウントを開始する（時刻ｔ１２）。このとき、出力CMPOUT1は“Ｌ”レベル、信号ＳMINFIXは“Ｈ”レベルである。よって、出力AND-1は“Ｌ”レベルである。
【０１５７】
次に、信号RESETが“Ｈ”レベルになる前に、この一動作例では、基準信号ＶREFの立ち下がりから１クロック後、信号ＳMAXFIXを動作クロックＣＫに同期して“Ｈ”レベルとする（時刻ｔ１３）。このとき、出力ＦＦ２-1は“Ｌ”レベルである。よって、検出パルスGATE1は、信号ＳMAXFIXが“Ｈ”レベルとなると、“Ｈ”レベルとなる。
【０１５８】
このように検出パルスGATE1を、信号RESETが“Ｈ”レベルになる前に、“Ｈ”レベルになるようにすることで、ラッチ３１-1は、たとえば最終、あるいは最終より前のカウント値を最大レベルとしてラッチすることができる。この一動作例では、上記カウント値は“AD1[1]＝Ｌ、AD1[2]＝Ｈ、…、AD1[n]＝Ｈ”である。
【０１５９】
このような第４の実施形態に係るＡＤ変換回路によれば、アナログ信号ＶSIG1〜ＶSIGmのいずれか一つでも基準信号VREFとクロスしなかった場合、このクロスしないアナログ信号のレベルを、たとえば最小レベル、あるいは最大レベルとして検出する。この結果、検出パルスGATE1〜GATEmを、カウンタ８がカウントしている期間“Ａ”に出力することができ、ラッチ３１-1〜３１-mは、カウント値をラッチできる。よって、異常なＡＤ変換が行われる事情を解消できる。
【０１６０】
また、このようなＡＤ変換回路を具備した固体撮像装置では、通常以外の光が入射された場合や、あるいは電源オン後、動作が安定するまでの数画面において、アナログ信号のレベルを、たとえば最小レベル、あるいは最大レベルとして出力できる。よって、異常なＡＤ変換を抑制でき、異常な画像を出力されなくすることができる。
【０１６１】
なお、第４の実施形態では、黒レベル固定回路１５０-1、および飽和レベル固定回路１５１-1の双方を一緒に設けたが、どちらか一方の回路のみが設けられるようにしても良い。
【０１６２】
以上この発明を、第１〜第４の実施形態により説明したが、この発明は第１〜第４の実施形態に限られるものではなく、その趣旨を逸脱しない範囲で様々に変形することができる。
【０１６３】
たとえば第１〜第４の実施形態では、ｍ個のコンパレータ３０、およびｍ個ラッチ３１を、画素領域２とｍ個のスイッチ３２との間に設けた。しかし、コンパレータ３０、およびラッチ３１はそれぞれ、ｍ個のスイッチと出力バッファ１０との間に設けるようにしても良い。このようにした場合には、コンパレータ３０、およびラッチ３１の数を垂直信号線の数、即ちｍ未満にでき、コンパレータ３０、およびラッチ３１の回路規模を縮小できる利点がある。
【０１６４】
また、画素領域２として、ＮＭＯＳを利用したものを例示したが、もちろんＣＣＤを利用した画素領域２に変更されても良い。
【０１６５】
また、基準信号ＶREFは、電圧が直線状に上昇するランプ波としたが、基準信号ＶREFは、アナログ信号ＶSIGの電圧レベルを検出できるものあれば良く、たとえば電圧が曲線状に上昇するパラボラ波とすることも可能である。
【０１６６】
また、第１、第２、第３、第４の実施形態はそれぞれ、単独で実施されても良いし、必要に応じて、様々な組み合わせで実施することができる。
【図面の簡単な説明】
【０１６７】
【図１】図１はこの発明の第１の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一構成例を示すブロック図。
【図２】図２は画素セルの一回路例を示す回路図。
【図３】図３はＡＤ変換回路の一構成例を示すブロック図。
【図４】図４はコンパレータの一回路例を示す回路図。
【図５】図５はラッチの一回路例を示す回路図。
【図６】図６はスイッチの一構成例を示す構成図。
【図７】図７はスイッチおよび増幅器の一回路例を示す回路図。
【図８】図８は第１の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図。
【図９】図９は第２の実施形態に係るＡＤ変換回路の一回路例を示す回路図。
【図１０】図１０は第２の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図。
【図１１】図１１は第３の実施形態に係るＡＤ変換回路の一回路例を示す回路図。
【図１２】図１２は第３の実施形態に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図。
【図１３】図１３はＡＤ変換回路の他の回路例を示す回路図。
【図１４】図１４は他の回路例に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図。
【図１５】図１５は他の回路例に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図。
【図１６】図１６は第４の実施形態に係るＡＤ変換回路の一回路例を示す回路図。
【図１７】図１７は第４の実施形態の一回路例に係るＡＤ変換回路を具備した固体撮像装置の一動作例を示す動作波形図。
【図１８】図１８は第４の実施形態に係るＡＤ変換回路の他の回路例を示す回路図。
【図１９】図１９は第４の実施形態の他の回路例に係るＡＤ変換回路の一動作例を示す動作波形図。
【図２０】図２０は従来のＡＤ変換回路の構成を示すブロック図。
【符号の説明】
【０１６８】
１…半導体チップ、２…画素領域、３…画素セル、４…垂直シフトレジスタ、５-1〜５-m…垂直信号線、６…ＡＤ変換回路、７…基準信号発生器、８…カウンタ、９…水平シフトレジスタ、１０…出力バッファ、１１…出力パッド、２０…フォトダイオード、２１…アドレストランジスタ、２２…リセットトランジスタ、２３…リードトランジスタ、２４…ドライバトランジスタ、２５…検出ノード、２５…電源、３０…コンパレータ、３１…ラッチ、３２…スイッチ、３３…デジタル出力線、３４…抵抗回路、３５…電源、３６…増幅器、４０、４４…入力端子、４１、４５、４７…スイッチ、４２、４３…キャパシタ、４６、４８…インバータ、４９…エッジ検出回路、５０、５１…フリップフロップ、６０…スイッチ回路、７０、７１…ＮＭＯＳ、７２…差動増幅器、９０、９１、９２、９５、９６、９７…ＮＭＯＳ、９３…電源、９４、９８…キャパシタ、１１０…接続スイッチ、１１１…ＮＭＯＳ、１３０、１３１、１３２…フリップフロップ、１３３…ＡＮＤ回路、１５０…黒レベル固定回路、１５１…飽和レベル固定回路。
【図１】
2006081203.tif 000003
【図２】
2006081203.tif 000004
【図３】
2006081203.tif 000005
【図４】
2006081203.tif 000006
【図５】
2006081203.tif 000007
【図６】
2006081203.tif 000008
【図７】
2006081203.tif 000009
【図８】
2006081203.tif 000010
【図９】
2006081203.tif 000011
【図１０】
2006081203.tif 000012
【図１１】
2006081203.tif 000013
【図１２】
2006081203.tif 000014
【図１３】
2006081203.tif 000015
【図１４】
2006081203.tif 000016
【図１５】
2006081203.tif 000017
【図１６】
2006081203.tif 000018
【図１７】
2006081203.tif 000019
【図１８】
2006081203.tif 000020
【図１９】
2006081203.tif 000021
【図２０】
2006081203.tif 000022
【手続補正書】
【提出日】平成17年11月2日(2005.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ信号のレベルが基準信号のレベルより低い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路を具備することを特徴とするＡＤ変換回路。
【請求項２】
アナログ信号のレベルが基準信号のレベルより高い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路を具備することを特徴とするＡＤ変換回路。
【請求項３】
アナログ信号のレベルが基準信号のレベルより低い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路と、
前記アナログ信号のレベルが前記基準信号のレベルより高い場合には、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路と
を具備することを特徴とするＡＤ変換回路。
【請求項４】
アナログ信号のレベルが基準信号のレベルより低い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路と、
前記アナログ信号のレベルが前記基準信号のレベルより高い場合には、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路と、
前記第１のレベル固定回路の後段に、前記第２のレベル固定回路と、を具備することを特徴とするＡＤ変換回路。
【請求項５】
アナログ信号のレベルが基準信号のレベルより低い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路と、
前記第１のレベル固定回路の後段に、検出パルスを出力するエッジ検出回路と、を具備し、
前記エッジ検出回路は、
前記アナログ信号のレベルが前記基準信号のレベルより低い場合には、前記第１のレベル固定回路の出力に従って検出パルスを出力し、
前記アナログ信号のレベルが前記基準信号のレベルに達した場合には、前記検出パルスを出力することを特徴とするＡＤ変換回路。
【請求項６】
アナログ信号のレベルが基準信号のレベルより高い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路と、
前記第１のレベル固定回路の後段に、検出パルスを出力するエッジ検出回路と、を具備し、
前記エッジ検出回路は、
前記アナログ信号のレベルが前記基準信号のレベルに達した場合には、検出パルスを出力し、
前記アナログ信号のレベルが前記基準信号のレベルより高い場合には、前記第１のレベル固定回路の出力に従って前記検出パルスを出力することを特徴とするＡＤ変換回路。
【請求項７】
前記第２のレベル固定回路の後段に、検出パルスを出力するエッジ検出回路を備え、
前記エッジ検出回路は、
前記アナログ信号のレベルが前記基準信号のレベルより低い場合には、前記第１のレベル固定回路の出力に従って検出パルスを出力し、
前記アナログ信号のレベルが前記基準信号のレベルに達した場合には、前記検出パルスを出力し、
前記アナログ信号のレベルが前記基準信号のレベルより高い場合には、前記第２のレベル固定回路の出力に従って前記検出パルスを出力することを特徴とする請求項４に記載のＡＤ変換回路。
【請求項８】
前記第１のレベル固定回路の後段に、検出パルスを出力するエッジ検出回路を備え、このエッジ検出回路内に前記第２のレベル固定回路を備え、
前記エッジ検出回路は、
前記アナログ信号のレベルが前記基準信号のレベルより低い場合には、前記第１のレベル固定回路の出力に従って検出パルスを出力し、
前記アナログ信号のレベルが前記基準信号のレベルに達した場合には、前記検出パルスを出力し、
前記アナログ信号のレベルが前記基準信号のレベルより高い場合には、前記第２のレベル固定回路の出力に従って前記検出パルスを出力することを特徴とする請求項４に記載のＡＤ変換回路。
【請求項９】
カウンタと、このカウンタのカウント値をラッチするラッチ回路とを備え、
前記ラッチ回路は、前記検出パルスが出力されたとき、前記カウンタのカウント値をラッチすることを特徴とする請求項５乃至請求項８いずれか一項に記載のＡＤ変換回路。
【請求項１０】
前記第１のレベル固定回路の前段に、前記アナログ信号のレベルと前記基準信号のレベルとを比較するコンパレータを備えることを特徴とする請求項１乃至請求項９いずれか一項に記載のＡＤ変換回路。
【請求項１１】
前記基準信号のレベルは時間の経過とともに変化し、
前記コンパレータは、前記アナログ信号のレベルと前記時間の経過とともに変化する前記基準信号のレベルとを比較し、前記基準信号のレベルが前記アナログ信号のレベルに達したとき、その出力を反転させることを特徴とする請求項１０に記載のＡＤ変換回路。
【請求項１２】
光をアナログ信号に変換する画素セルが配置され、変換したアナログ信号を出力する画素領域と、
前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、を備え、
前記ＡＤ変換回路は、前記アナログ信号のレベルが基準信号のレベルより低い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路を具備することを特徴とする固体撮像装置。
【請求項１３】
光をアナログ信号に変換する画素セルが配置され、変換したアナログ信号を出力する画素領域と、
前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、を備え、
前記ＡＤ変換回路は、前記アナログ信号のレベルが基準信号のレベルより高い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路を具備することを特徴とする固体撮像装置。
【請求項１４】
光をアナログ信号に変換する画素セルが配置され、変換したアナログ信号を出力する画素領域と、
前記アナログ信号をデジタル信号に変換するＡＤ変換回路と、を備え、
前記ＡＤ変換回路は、前記アナログ信号のレベルが基準信号のレベルより低い場合には、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路と、
前記アナログ信号のレベルが前記基準信号のレベルより高い場合には、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路と、を具備することを特徴とする固体撮像装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
この発明は、アナログ信号のレベルを検出できない場合でも、アナログ信号をデジタル信号に正しく変換でき、異常なデジタル信号が出力されてしまうような事情を抑制できるＡＤ変換回路、およびそのＡＤ変換回路を具備し、精度の高い画像変換を可能とする固体撮像装置を提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
この発明に係るＡＤ変換回路は、アナログ信号のレベルが基準信号のレベルより低い場合に、このアナログ信号を第１の固定レベルのデジタル信号に変換する第１のレベル固定回路、及びアナログ信号のレベルが基準信号のレベルより高い場合に、このアナログ信号を第２の固定レベルのデジタル信号に変換する第２のレベル固定回路の少なくともいずれか一つを含む。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
この発明によれば、アナログ信号のレベルを検出できない場合でも、アナログ信号をデジタル信号に正しく変換でき、異常なデジタル信号が出力されてしまうような事情を抑制できるＡＤ変換回路、およびそのＡＤ変換回路を具備し、精度の高い画像変換を可能とする固体撮像装置を提供できる。