(57)【要約】【課題】  低速クロックの入力のみで高速クロック相当の動作のテストを行うこと。【解決手段】  本発明における半導体装置は、クロック出力部と遅延回路を備えた半導体装置であって、クロック出力部は、第１のクロックの入力に応じて第１の状態に設定し、遅延回路からの遅延クロックの入力に応じて第２の状態に設定し、第２のクロックの入力に応じて第３の状態に設定し、遅延回路は、前記第１のクロックを遅延させ、遅延させた遅延クロックを出力することを特徴とする半導体装置である。このような構成により、高速クロックに相当する動作速度でプリチャージ及びリード・ライトアクセスのテストを行うことが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
クロック出力部と遅延回路を備えた半導体装置であって、
前記クロック出力部は、
第１のクロックの入力に応じて第１の状態に設定し、前記遅延回路からの遅延クロックの入力に応じて第２の状態に設定し、第２のクロックの入力に応じて第３の状態に設定し、
前記遅延回路は、
前記第１のクロックを遅延させ、遅延させた遅延クロックを出力することを特徴とする半導体装置。
【請求項２】
前記遅延回路は、遅延時間を切り替えるセレクタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は更に、メモリ回路を備えており、
前記第１の状態は、前記メモリ回路に対してプリチャージを行う状態であり、前記第２の状態は、前記メモリ回路に対してリードまたはライトを行う状態であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体装置のテスト方法であって、
第１のクロックの入力に応じて第１の状態に設定し、
前記第１のクロックを遅延させた遅延クロックを出力し、
前記遅延クロックの出力に応じて第２の状態に設定し、
第２のクロックの入力に応じて前記第３の状態に設定する半導体装置のテスト方法。
【請求項５】
前記遅延クロックの遅延時間は、セレクタによって切り替え可能であることを特徴とする請求項４記載の半導体装置のテスト方法。
【請求項６】
前記半導体装置は更に、メモリ回路を備えており、
前記第１の状態は、前記メモリ回路に対してプリチャージを行う状態であり、前記第２の状態は、前記メモリ回路に対してリードまたはライトを行う状態であることを特徴とする請求項４または５記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置のテスト方法に関するものであり、より詳細には、連続する２つの状態のテストを行う半導体装置及び半導体装置のテスト方法に関する。
【背景技術】
【０００２】
近年のプロセッサの高速化に伴い、メモリにも大容量だけでなく、高速化が要求されるようになってきた。そのようにメモリが高性能になるにつれ、メモリのテストも多く行わなくてはならなくなってきており、メモリのテストは重要になってきた。
【０００３】
メモリのテストを行う際に要求されるのは、正常動作を確実に確認できる程度テストの精度が高いことと、テストにかかるコストができるだけ低いことである。
【０００４】
テストの精度を高くするためには、なるべく実際の動作時と同じ環境でテストを行う必要がある。そのため、テスト時の動作クロックも実際の動作クロックと同じであることが望ましい。しかしながら、リダンダンシ演算処理の関係で低速クロックを用いてテストが行われる場合が多い。
【０００５】
そこで、内部遅延回路を用いるなどして、通常モードで外部から低速クロックしか与えることができなくても高速にテストできる方法が提案されている（例えば、特許文献１など）。
【０００６】
従来技術について説明する。図１は、従来技術における半導体装置の構成例及びタイミング例を示す図である。図１に示すデバイスは評価用テスタと接続されており、クロック・アドレス系制御回路、ファンクション系制御回路、データ系制御回路と高速動作可能なＲＡＭマクロを備える。
【０００７】
クロック・アドレス系制御回路は、評価用テスタからＣＬＫＡとＣＬＫＢの２種類の外部クロックを入力し、ＣＬＫＡとＣＬＫＢから生成したＴＣＬＫをＲＡＭマクロに対して出力する。なお、テスト時以外は、ＣＬＫＡ、ＣＬＫＢの２相のクロックは不要であり、直接ＴＣＬＫに相当するクロック信号を生成し、ＲＡＭマクロに入力すればよい。ＲＡＭマクロはクロック・アドレス系制御回路より出力したＴＣＬＫに基づいて動作する。また、クロック・アドレス系制御回路は、外部アドレスの入力も行い、該当する内部アドレスに対するアクセスをＲＡＭマクロに対して行う。
【０００８】
ファンクション系制御回路は、評価用テスタからＲＡＭマクロに対するリード、ライト、リフレッシュなどの制御信号を入力し、ＲＡＭマクロに対して入力した制御信号に該当する制御を実行する。データ系制御回路は、書き込みを行うデータを評価用テスタから入力し、ＲＡＭマクロに対して書き込みを行う。また、読み出しを行うデータをＲＡＭマクロから入力し、評価用テストに対して出力を行う。
【０００９】
従来技術では、外部アドレスの入力、内部アドレスに該当するＲＡＭマクロへのアクセス及びＲＡＭマクロのデータの出力は、図１に示すＡＤＤ，Ｉｎｔ＿ＡＤＤ、ＴＱのタイミングで行われる。そのうち、アクセスに関しては、図１に示すｔＲＰの時間でビット線をプリチャージし、バランスする。また、ｔＲＡＳの時間でワード線が上がり、該当するセルデータの書き込みまたは読み出しを行い、リフレッシュとリストアまでを行う。つまり、ｔＲＰを短くするには、ＣＬＫＢの立ち上がりからＣＬＫＡの立ち下りまでの時間を短くすればよい。
【００１０】
しかしながら、この従来技術の方法では、プリチャージ時とリード・ライトアクセス時のうち、いずれか一方だけしか高速にすることができず、両方を同時に高速にすることができない。そのため、両方を高速にした場合にのみ発生する動作不良を検出できないという問題点があった。また、特許文献１には、低速なテスタを用いて高速なＲＡＭをテストする方法が記載されているが、この従来技術も、プリチャージ時とリード・ライトアクセス時のうち、いずれか一方だけしか高速にすることができず、両方を同時に高速にすることができないことでは、図１記載の従来技術と同様である。
【特許文献１】特開２００２−２３０９９９号公報（図６−図１０）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このように、従来のメモリテスト方法では、低速クロックを入力し、より高速な実動作クロックにてプリチャージ時及びリード・ライトアクセス時におけるメモリのリード・ライトのテストをプリチャージ時とリード・ライトアクセス時の両方同時に行うことができないという問題点があった。
【課題を解決するための手段】
【００１２】
本発明における半導体装置は、クロック出力部と遅延回路を備えた半導体装置であって、前記クロック出力部は、第１のクロックの入力に応じて第１の状態に設定し、前記遅延回路からの遅延クロックの入力に応じて第２の状態に設定し、第２のクロックの入力に応じて第３の状態に設定し、前記遅延回路は、前記第１のクロックを遅延させ、遅延させた遅延クロックを出力することを特徴とする半導体装置である。このような構成により、高速クロックに相当する動作速度でプリチャージ及びリード・ライトアクセスのテストを行うことが可能となる。
【００１３】
本発明における半導体装置のテスト方法は、第１のクロックの入力に応じて第１の状態に設定し、前記第１のクロックを遅延させた遅延クロックを出力し、前記遅延クロックの出力に応じて第２の状態に設定し、第２のクロックの入力に応じて前記第２の状態を終了させる半導体装置のテスト方法である。このようにすることにより、高速クロックに相当する動作速度でプリチャージ及びリード・ライトアクセスのテストを行うことが可能となる。
【発明の効果】
【００１４】
本発明によれば、低速クロックを入力し、より高速な実動作クロックにてプリチャージ時及びリード・ライトアクセス時におけるメモリのリード・ライトのテストをプリチャージ時とリード・ライトアクセス時の両方同時に行うことができ、時間をかけずに精度の高いテストを行うことが可能となる。
【発明を実施するための最良の形態】
【００１５】
発明の実施の形態１．
図２は、本発明の実施の形態１における半導体装置の構成例を示す図である。テスト時には、図２に示すデバイスは評価用テスタと接続されており、クロック・アドレス系制御回路、ファンクション系制御回路、データ系制御回路と高速動作可能なＲＡＭマクロを備える。
【００１６】
クロック・アドレス系制御回路は、評価用テスタからＣＬＫＡとＣＬＫＢの２種類の外部クロックを入力し、ＣＬＫＡとＣＬＫＢから生成したＴＣＬＫをＲＡＭマクロに対して出力する。ＲＡＭマクロはクロック・アドレス系制御回路より出力したＴＣＬＫに基づいて動作する。また、クロック・アドレス系制御回路は、外部アドレスの入力も行い、該当する内部アドレスに対するアクセスをＲＡＭマクロに対して行う。
【００１７】
更に、クロック・アドレス系制御回路は、評価用テスタからセレクタ信号及びｔＲＰｍｉｎテスト信号の入力と、評価用テスタに対してＴＣＬＫモニタ信号及びＣＬＫＡ遅延逆位相信号の出力も行う。詳細については後に説明する。
【００１８】
ファンクション系制御回路は、評価用テスタからＲＡＭマクロに対するリード、ライト、リフレッシュなどの制御信号を入力し、ＲＡＭマクロに対して入力した制御信号に該当する制御を実行する。データ系制御回路は、書き込みを行うデータを評価用テスタから入力し、ＲＡＭマクロに対して書き込みを行う。また、読み出しを行うデータをＲＡＭマクロから入力し、評価用テスタに対して出力を行う。
【００１９】
図３は、クロック・アドレス系制御回路の詳細な構成を示すブロック図である。クロック・アドレス系制御回路は、第１クロック入力端子１、内部アドレス出力端子２、クロックモニタ信号出力端子３、遅延素子４、インバータ５、トランスファーゲート６、ＮＡＮＤゲート７、フィードバック用インバータ８、セレクタ信号入力端子１０、第２クロック入力端子１１、外部アドレス入力端子１２、ｔＲＰｍｉｎ信号入力端子１３、クロック出力端子２０、遅延クロック出力端子３０を備える。なお、上記クロック・アドレス系制御回路は、アドレスをラッチする回路以外、テストモード専用の回路として新たに設けた回路であり、テスト時以外は、ＴＣＬＫに相当するクロック信号を外部から直接ＲＡＭマクロに入力すれば、十分である。
【００２０】
第１クロック入力端子１は、評価用テスタから第１のクロック信号の入力を行う。クロック出力端子２０は、デバイス内部で発生したクロックＴＣＬＫをＲＡＭマクロへ出力する。クロックモニタ信号出力端子３は、評価用テスタへクロックモニタ信号Ｍ＿ＴＣＬＫの出力を行う。Ｍ＿ＴＣＬＫはＴＣＬＫと同じものであり、評価用テスタによりモニタするために出力される。遅延素子４は、クロック単位で信号を遅らせる素子である。
【００２１】
インバータ５は、入力信号を反転させ逆位相に変換する。トランスファーゲート６は、セレクタからの信号の入力の有無に応じて、入力した信号の出力を行う。ＮＡＮＤゲート７は、入力した信号からＮＡＮＤ演算を行いその結果を出力する。フィードバック用インバータ８は、インバータ５により出力した信号を再度インバータ５に入力させる。こうすることによりフィードバック用インバータ８はインバータ５と組み合わせて信号の保持に利用することができる。
【００２２】
セレクタ信号入力端子１０は、評価用テスタからセレクタ信号の入力を行う。入力したセレクタ信号はトランスファーゲート６に出力される。セレクタ信号入力端子１０は複数備えられており、選択されたセレクタ信号に応じて第１クロック入力部１から入力した信号の遅延時間を決定する。第２クロック入力端子１１は、評価用テスタから第２のクロック信号の入力を行う。
【００２３】
外部アドレス入力端子１２は、評価用テスタから外部アドレスの入力を行う。ｔＲＰｍｉｎテスト信号入力端子１３は、評価用テスタからｔＲＰｍｉｎ信号のテストを行うときＨｉｇｈに設定されるテスト信号入力端子である。内部アドレス出力端子２は、ＲＡＭマクロに対してクロック・アドレス系制御回路の生成したＴＣＬＫに同期して内部アドレスの出力を行う。遅延クロック出力端子３０は、遅延素子４により遅延されたクロック信号を評価用テスタに対して出力する。
【００２４】
続いて、図５に示すタイミングチャートを用いて、本発明の実施の形態１におけるテストの処理の流れについて説明する。
【００２５】
まず、第１クロック入力端子１から第１のクロック信号を入力する。このクロックをＣＬＫＡとする。ＣＬＫＡのクロック信号が入力されると、入力したクロック信号は、クロック出力端子２０より出力される。クロック出力端子２０より出力されるクロックをＴＣＬＫとする。ＴＣＬＫは同時にクロックモニタ信号出力端子３によりＭ＿ＴＣＬＫ信号として外部に出力され、評価用テスタによりモニタされる。ＣＬＫＡの立ち上がりにより、ＴＣＬＫも立ち上がる。
【００２６】
次に、遅延素子４は、第１クロック入力端子１よりＣＬＫＡのクロック信号を入力し遅延させた後、インバータ５に対して遅延クロック信号の出力を行う。インバータ５は、遅延素子４から遅延クロック信号を入力し、逆位相に変換してトランスファーゲート６に対して遅延クロック信号の出力を行う。
【００２７】
トランスファーゲート６は、インバータ５から逆位相に変換された遅延クロック信号を入力する。このとき、ＳＥＬ０が選択されていた場合、ＳＥＬ０に対応するセレクタ信号入力端子１０からトランスファーゲート６に対してセレクタ信号が入力される。トランスファーゲート６がセレクタ信号を入力した場合、トランスファーゲート６は、インバータ５から入力した遅延クロック信号を遅延クロック出力端子３０に対して出力する。トランスファーゲート６がセレクタ信号を入力していない場合、トランスファーゲート６は、インバータ５から入力した遅延クロック信号を遅延クロック出力端子３０に対して出力しない。
【００２８】
ＳＥＬ０が選択されていない場合、遅延素子４から出力された遅延クロック信号は、別の遅延素子４に入力される。遅延素子４は、入力した遅延クロック信号をさらに遅延させてインバータ５に出力する。ここの遅延素子４より出力した遅延クロック信号は、同様にインバータ５により逆位相に変換されトランスファーゲート６に出力される。トランスファーゲート６は同様に、ＳＥＬ１が選択され、対応するセレクタ信号入力端子１０からセレクタ信号を入力していた場合、遅延クロック信号を出力端子３に対して出力する。一方、セレクタ信号を入力していない場合、出力端子３に対して遅延クロック信号を出力しない。
【００２９】
以下、同様にして、選択したセレクタに応じて、クロック信号が遅延素子４を通過する数を変化させ、遅延時間を変更可能である。どのセレクタを選択するかは予めプログラム等により定められており、そのプロクラムの制御により対応するセレクタ信号入力端子１０からセレクタ信号が入力されるようにしてもよい。
【００３０】
トランスファーゲート６から遅延クロック出力端子３０に対して出力された遅延クロック信号は、逆位相となっているため、ＣＬＫＡの立ち上がりから一定時間の遅延時間経過に応じて遅延逆位相クロックであるDLY_CLKA_Bの立ち下がりが行われる。この、ＣＬＫＡの立ち上がりから遅延逆位相クロックの立ち下がりまでを第１の状態とする。
【００３１】
この第１の状態は、リード・ライトアクセスの状態として利用する。具体的には、ＣＬＫＡの立ち上がりに応じて外部アドレスのラッチを行う。そして、ＴＣＬＫの立ち上がりに応じて内部アドレスの取り込みを行い、アドレスに相当するワードの活性化を行う。この時の遅延時間に応じてリード・ライトアクセスの時間であるｔＲＡＳが決定される。つまり、どのセレクタを選ぶかによりｔＲＡＳを設定することが可能である。
【００３２】
ＣＬＫＡのクロック信号と、遅延逆位相クロックのクロック信号はＮＡＮＤ回路７にも出力され、ＮＡＮＤ回路７を経由してクロック出力端子２０に出力されるため、DLY_CLKA_Bの立ち下がりに応じてＴＣＬＫの立ち下がりも行われる。ＴＣＬＫの立ち下り後が第２の状態となる。
【００３３】
第２クロック入力端子１１は、第２のクロックのクロック信号の入力を行う。これをＣＬＫＢとする。ＣＬＫＢはＣＬＫＡの立ち上がりから十分な時間をとってから立ち上がりを行うようにしてＣＬＫＢのクロック信号の入力を行う。入力したＣＬＫＢのクロック信号は、ＮＡＮＤ回路７を経由してクロック出力端子２０に出力される。こうすることにより、ＣＬＫＢの立ち上がりに応じて、ＴＣＬＫの立ち上がりも行われる。ＣＬＫＢの立ち上がりにより、第２の状態の終了となる。その後が第３の状態である。
【００３４】
この第２の状態は、プリチャージの状態として利用される。具体的には、ＴＣＬＫの立ち下がりに応じてラッチされたアドレスが内部アドレスに伝播され、ＣＬＫＢの立ち上がりに応じてアドレスに相当するワードが活性化される。この時のＴＣＬＫの立ち下がりから立ち上がりまでの時間がプリチャージ時間ｔＲＰである。
【００３５】
高速動作によるプリチャージのテストを行うためにはＣＬＫＢの立ち上がりを早めればよい。つまりｔＲＰは、第２クロック入力端子１１より入力するＣＬＫＢの立ち上がりにより調節可能であるため、ｔＲＰを高速動作相当にしてテストを行うことが可能である。高速動作相当のｔＲＰを求めるときは、ｔＲＰｍｉｎテスト信号入力端子１３からハイレベルの信号が入力される。
【００３６】
その後ＣＬＫＡの立ち下りにより、ＴＣＬＫも立ち下がる。その後ＣＬＫＢが立ち下がる。以後、ＣＬＫＡが立ち上がり、同様の状態変化が繰り返し行われる。
【００３７】
このようにして、２つの低速クロックの入力と遅延回路を利用することにより、高速クロックにおける動作時間と同等の状態変化を行うことが可能となる。この方法は、低速クロックによるテストしか行えないメモリテスト初期の段階で、高速動作に起因するメモリの不良を発見することが可能となり、セルの置換を行うなどして早めに対処することによりメモリの歩留まり率を上げることができる。このとき、具体的な回路構成は図６、波形図は図４のようになる。
【００３８】
発明の実施の形態２．
発明の実施の形態１では、セレクタによりリード・ライトアクセスの時間を設定したが、これをプリチャージの時間として設定することも可能である。回路構成については、図３に示す発明の実施の形態１の回路構成と同様であり、ここでは説明を省略する。
【００３９】
図７に示すタイミングチャートを用いて、本発明の実施の形態２におけるテストの処理の流れについて説明する。
【００４０】
まず、第１クロック入力端子１から第１のクロック信号を入力する。このクロックをＣＬＫＡとする。ＣＬＫＡのクロック信号が入力されると、入力したクロック信号は、クロック出力端子２０より出力される。クロック出力端子２０より出力されるクロックをＴＣＬＫとする。ＴＣＬＫは同時にクロックモニタ信号出力端子３よりＭ＿ＴＣＬＫ信号として外部にも出力され、評価用テスタによりモニタされる。ＣＬＫＡの立ち上がりにより、ＴＣＬＫは立ち下がる。
【００４１】
次に、遅延素子４は、入力端子１よりＣＬＫＡのクロック信号を入力し遅延させた後、インバータ５に対して遅延クロック信号の出力を行う。インバータ５は、遅延素子４から遅延クロック信号を入力し、逆位相に変換してトランスファーゲート６に対して遅延クロック信号の出力を行う。
【００４２】
その後、発明の実施の形態１と同様にして、選択されたセレクタにより遅延処理が行われ、トランスファーゲート６から遅延クロック信号が出力される。ＣＬＫＡの立ち上がりから一定時間の遅延時間経過に応じて遅延逆位相クロックであるDLY_CLKA_Bの立ち下がりが行われる。この、ＣＬＫＡの立ち上がりから遅延逆位相クロックの立ち下がりまでを第１の状態とする。
【００４３】
この第１の状態を、プリチャージの状態として利用する。つまり、どのセレクタを選ぶかによりプリチャージの時間であるｔＲＰを設定することが可能である。DLY_CLKA_Bの立ち下がりに応じてＴＣＬＫは立ち上がる。このＴＣＬＫ立ち上がり後の状態を第２の状態とする。つまりｔＲＰは、ＣＬＫＡの立ち上がりから遅延逆位相クロックの立ち下がりまでなので、セレクタにより調整可能である。
【００４４】
第２の状態は、リード・ライトアクセスの状態として利用される。第２の状態の時間はＴＣＬＫ立ち上がり後、第２のクロックとして入力されるＣＬＫＢの立ち上がりまでの時間である。よって、ＣＬＫＢの立ち上がりを早めることにより、高速クロック動作時と同等の時間でのリード・ライトアクセスのテストを行うことが可能となる。
【００４５】
このようにして、２つの低速クロックの入力と遅延回路を利用することにより、高速クロックにおける動作時間と同等の状態変化を行うことが可能となる。この方法は、低速クロックによるテストしか行えないメモリテスト初期の段階で、高速動作に起因するメモリの不良を発見することが可能となり、セルの置換を行うなどして早めに対処することによりメモリの歩留まり率を上げることができる。このとき、波形図は図８のようになる。
【図面の簡単な説明】
【００４６】
【図１】従来技術における、半導体装置の構成例及びタイミング例を示す図である。
【図２】本発明における、半導体装置の構成例及びタイミング例を示す図である。
【図３】本発明における、クロック・アドレス系制御回路の回路構成を示す回路図である。
【図４】本発明における、半導体装置の回路をシミュレートした波形図である。
【図５】本発明における、半導体装置の処理の流れを示すタイミングチャートである。
【図６】本発明における、クロック・アドレス系制御回路の回路構成を示す回路図である。
【図７】本発明における、半導体装置の処理の流れを示すタイミングチャートである。
【図８】本発明における、半導体装置の回路をシミュレートした波形図である。
【符号の説明】
【００４７】
１    第１クロック入力端子
２    内部アドレス出力端子
３    クロックモニタ信号出力端子
４    遅延素子
５    インバータ
６    トランスファーゲート
７    ＮＡＮＤゲート
８    フィードバック用インバータ
１０  セレクタ信号入力端子
１１  第２クロック入力端子
１２  外部アドレス入力端子
１３  ｔＲＰｍｉｎ信号入力端子
２０  クロック出力端子
３０  遅延クロック出力端子
【図１】
2006134374.tif 000003
【図２】
2006134374.tif 000004
【図３】
2006134374.tif 000005
【図４】
2006134374.tif 000006
【図５】
2006134374.tif 000007
【図６】
2006134374.tif 000008
【図７】
2006134374.tif 000009
【図８】
2006134374.tif 000010