(57)【要約】【課題】静電気対策が十分で、かつ、同一基板内から取れる取り数を上げることができ、コストダウン、歩留まりの向上を実現できる多面取り基板及びその製造方法を提供する。【解決手段】ＴＦＴ素子４１１ａ、４１２ａ、・・・、ゲートドライバＦＰＣ入力端子６３と同様に、ＦＰＣ端子保護素子リング引き出し線間ショートバー９３、保護素子リング８２を経由し、ソースドライバＦＰＣ入力端子７３は全てガラス基板１ａの外周部の除電リング５４ａに接続され、同電位にすることができる。そして、ラビング工程等の後、外周部の除電リング５４ａはスクライブ線５３Ａａ、５３Ｂａ、５３Ｃａ、５３Ｄａにより切断され、上下２枚のパネルに切断する際のスクライブ工程は、スクライブ線５３Ｅａによる１回で済み、端材もでない。【選択図】    図２
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【特許請求の範囲】
【請求項１】
同一基板にスクライブ線を境界として複数が形成された後に前記スクライブ線で個々のアクティブ基板に切断される多面取り基板であって、
隣接する前記アクティブ基板の少なくとも一辺の境界に設定される前記スクライブ線に沿って前記各アクティブ基板の複数の外部端子を配列し、前記アクティブ基板の各外部端子が前記スクライブ線を横断して相手側のアクティブ基板の少なくとも隣接する２つの外部端子に接続されるショートバーを設け、前記ショートバーにより前記各アクティブ基板のスクライブ線に沿って配列された両側の複数の外部端子を電気的に接続したことを特徴とする多面取り基板。
【請求項２】
請求項１に記載の多面取り基板において、
前記多面取り基板は、外周部に除電リングを有し、
前記各アクティブ基板は、複数行または列に配置された半導体素子と、前記各半導体素子に接続された複数行または列配線と、前記除電リングに接続されると共に、前記行または列配線を接続する保護素子リングと、前記行または列配線と前記保護素子リングとの間に設けられた保護素子と、前記外部端子のいずれかを前記スクライブ線を横断して相手側の前記保護素子リングに接続する第２のショートバーと、を具備することを特徴とする多面取り基板。
【請求項３】
前記アクティブ基板は、切断後に搭載される前記複数の半導体素子を駆動するドライバ用の複数の入力端子を備え、
前記複数の入力端子は、それぞれ、前記ショートバーにより接続される複数の外部端子に接続されていることを特徴とする請求項２に記載の多面取り基板。
【請求項４】
前記アクティブ基板は、切断後に搭載される前記複数の半導体素子を駆動するドライバ用の複数の出力端子を備え、
前記複数の出力端子は前記行または列配線を介して前記複数の半導体素子に接続されていることを特徴とする請求項２に記載の多面取り基板。
【請求項５】
隣接する前記アクティブ基板の少なくとも一辺の境界に設定される前記スクライブ線に沿って前記各アクティブ基板の複数の外部端子を配列し、前記アクティブ基板の各外部端子が前記スクライブ線を横断して相手側のアクティブ基板の少なくとも隣接する２つの外部端子に接続されるショートバーが設けられ、前記ショートバーにより前記各アクティブ基板のスクライブ線に沿って配列された両側の複数の外部端子は電気的に接続された多面取り基板を準備し、
前記多面取り基板を前記スクライブ線で切断して個々のアクティブ基板を得ることを特徴とするアクティブ基板の製造方法。
【請求項６】
請求項５に記載のアクティブ基板の製造方法において、
前記多面取り基板は、外周部に除電リングを有し、
前記各アクティブ基板は、複数行または列に配置された半導体素子と、前記各半導体素子に接続された複数行または列配線と、前記除電リングに接続されると共に、前記行または列配線を接続する保護素子リングと、前記行または列配線と前記保護素子リングとの間に設けられた保護素子と、前記外部端子のいずれかを前記スクライブ線を横断して相手側の前記保護素子リングに接続する第２のショートバーと、を具備し、
前記多面取り基板を前記スクライブ線で切断して個々のアクティブ基板を得ることを特徴とするアクティブ基板の製造方法。
【請求項７】
前記各アクティブ基板は、前記複数の半導体素子を駆動するドライバ用の複数の入力端子と、当該ドライバ用の複数の出力端子と、を備え、
前記複数の入力端子は、それぞれ、前記ショートバーにより接続される複数の外部端子に接続されていて、且つ前記複数の出力端子は前記行または列配線を介して前記複数の半導体素子に接続されていて、
前記多面取り基板を、前記スクライブ線で切断して得られた個々のアクティブ基板上のドライバ用の複数入力端子と当該ドライバの出力端子の位置に、前記複数の半導体素子を駆動するドライバを搭載することを特徴とする請求項６に記載のアクティブ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置等の多面取り基板及びその多面取り基板を切断して得られるアクティブ基板の製造方法に関する。
【背景技術】
【０００２】
表示装置を構成する半導体素子として、例えば、薄膜半導体素子であるＴＦＴ（Thin Film Transistor）素子などの能動素子がある。複数のＴＦＴ素子を基板上にマトリックス状に配置し、画素電極毎に駆動電圧を印加するアクティブマトリックス駆動によって液晶表示を行うＴＦＴ−ＬＣＤがある。
【０００３】
ＴＦＴ−ＬＣＤに限らず、液晶表示装置の製造過程では、液晶を配向させるためにラビングを行う工程がある。この際に基板表面に静電気が多量に発生し、そのためにスパークが発生するなどの現象がみられ、歩留まりを下げる原因になっていた。
【０００４】
従来、表示装置の製造方法としては、静電気による素子の破壊を防ぐため、パターンを工夫する静電気対策が行われてきた。（例えば、特許文献１参照。）。
【０００５】
特許文献１に記載の技術は、スイッチング素子を持つマトリックス表示装置において、列電極、行電極を構成する工程にて、基板周辺に短絡するパターンを設けて、基板完成後に切り離すことを特徴とする製造方法である。
【０００６】
以下に特許文献１の概要を説明する。
図４は、静電気対策がなされていない基板構成を示す平面図である。
図５は、特許文献１の静電気対策がなされた基板構成、及びその製造方法を示す平面図である。
【０００７】
図４において、基板１には列電極２１〜２４と行電極３１〜３４が配設されている。
また、各々の電極の交点に４１、４２、・・・のスイッチング素子が接続されている。この基板１上に対して、別のガラス板の主表面には全面に透明電極をカバーし、基板１とガラス板とを平行対立させ、間に液晶を封入することにより液晶表示装置となる。
【０００８】
ところが、図４のように、各電極線が互いに独立している場合マトリックスアレー基板は静電気に非常に弱い。各電極線の端子は外部への配線の取り出し口として、表示に用いる範囲外へ長く延長させ、しかもその部分の面積を大きく取ってある為に、静電気にさらされ易い。
【０００９】
さらに、スイッチング素子４１、４２、・・・にＭＯＳ型電界効果トランジスターを用いてある場合、非常に静電気に弱いものであり、特にガラス板上に図４のごときマトリックスアレーを構成した場合、静電気を十分配慮した工程を用いて基板の製造を行わなければ十分な歩留まりをもって基板を作る事はむずかしい。
【００１０】
図５は静電気対策を施したマトリックスアレー基板の構成例を示したものであり、図４と同様に基板１には列電極２１〜２４と行電極３１〜３４が配設されており、各々の電極の交点に４１、４２、・・・のスイッチング素子が接続されている。
【００１１】
ここで、列電極２１〜２４はすべて端子部において、図中の短絡線５１Ａ、短絡線５１Ｄにより、短絡されており、又、行電極３１〜３４もすべて端子部において、図中の短絡線５１Ｂ及び短絡線５１Ｃにより短絡されている。
【００１２】
また、図のように短絡線５１Ａ、短絡線５１Ｂ、短絡線５１Ｃ、短絡線５１Ｄを接続する。これらの短絡線を以後、除電リング５２と呼ぶことにする。
【００１３】
このようにすれば、すべての電極線２１〜２４、３１〜３４は短絡状態になるので、静電気にアレー基板１がさらされても、マトリックスアレー内はいたるところで同電位であるので、スイッチング素子４１、４２、・・・は静電気により破壊されることは無い。
【００１４】
以上のように、マトリックスアレー基板を構成する事により、基板の以降の工程において、いかなる静電気にさらされても、基板内は常に同電位に保たれるので、静電気に対し、非常に強くなる。
【００１５】
これ以降の主な工程は、基板１及びガラス板の配向及びスペーサを介しての基板１とガラスの組み立て、及び液晶の封入等である。この後、場合によっては偏向板の貼り付けを行った後、外部配線の取り出しを行うので、この時点で周辺の短絡部分、短絡線５１Ａ、短絡線５１Ｂ、短絡線５１Ｃ、短絡線５１Ｄ部の切り離しを図中破線で示すスクライブ線５３Ａ、スクライブ線５３Ｂ、スクライブ線５３Ｃ、スクライブ線５３Ｄの位置で行う。
【００１６】
このような基板構成、及び製造方法によれば、各電極線の形成と同時にすべての電極線間は短絡される為に、後工程においてどの様な静電気にさらされても素子の破壊を防ぐことが可能となるとしている。
【００１７】
【特許文献１】特開昭５８−１１６５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
このようなスイッチング素子を用いた表示基板にあっては、一枚の基板に複数パネル分の配線を同時にパターニングし、後工程で切断する多面取りの構成での製造方法がコスト的に有利で一般的に行われている。
【００１９】
図６は、特許文献１の静電気対策を施した実施形態に係る２面取り基板のパターン例の平面図である。基本的には図５に示す構造と同様であり、第１のパネル部１１と第２のパネル部１２の２枚分が基板１にパターニングされている。
【００２０】
基板１の外周部に静電気対策用のパターンの短絡線５１Ａ、短絡線５１Ｂ、短絡線５１Ｃ、短絡線５１Ｄ、及び上下に切断されるパネル単位の境界部に、第１のパネル部１１と第２のパネル部１２の２枚のパネルに共通の短絡線となる静電気対策用のパターンの短絡線５１Ｅが設けられ、互いに接続されて除電リング５４を形成する。
【００２１】
図６では示してはいないが、後述するようなゲートドライバ、ソースドライバをＣＯＧ（Chip on Glass）接続により、基板に搭載するパネル等に対しては各ドライバの入力端子を電気的な浮島にしないため、また、ショートバーの除電リング５４への距離がある程度小さい必要性があるため、短絡線５１Ｅは必要となる。
【００２２】
ラビング工程等の後に、短絡線５１Ａ〜短絡線５１Ｄからなる除電リング５４の外周部は図中波線のスクライブ線５３Ａ〜スクライブ線５３Ｄにより切断される。
しかしながら、基板１を第１のパネル部１１と第２のパネル部１２の２枚に切断（スクライブ）する際には、その境界部の除電リング５４を形成する短絡線５１Ｅの両側を図中波線のスクライブ線５３Ｅ１及びスクライブ線５３Ｅ２で示すような位置で２回切断する必要があり、その短絡線５１Ｅを含む部分が端材になってしまう。つまり、基板から取れる取り数を上げにくい。（取り数が同じ場合には、逆に基板面積を大きくする必要があった。）
【００２３】
また、スクライブ時には、基板の屑（ガラス基板の場合、ガラス屑）が発生し、その飛散したものが基板に付着することで歩留まりが落ちてしまう現象があり、スクライブ回数が多いと歩留まりが上がりにくいという問題がある。
【００２４】
本発明は、前記のような問題に鑑みなされたもので、効果的に静電気対策を行いつつ、パネルの取り数を増やし、コストダウンが可能で、歩留まりを上げられる多面取り基板、及びその多面取り基板を切断して得られるアクティブ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明の請求項１に係る多面取り基板は、同一基板にスクライブ線を境界として複数が形成された後に前記スクライブ線で個々のアクティブ基板に切断される多面取り基板であって、隣接する前記アクティブ基板の少なくとも一辺の境界に設定される前記スクライブ線に沿って前記各アクティブ基板の複数の外部端子を配列し、前記アクティブ基板の各外部端子が前記スクライブ線を横断して相手側のアクティブ基板の少なくとも隣接する２つの外部端子に接続されるショートバーを設け、前記ショートバーにより前記各アクティブ基板のスクライブ線に沿って配列された両側の複数の外部端子を電気的に接続したことを特徴とする。
ここで、複数の外部端子とは[発明を実施するための最良の形態]で後述するような個々に浮島となっている複数のドライバＦＰＣ入力端子等に接続されている端子を指す。
【００２６】
本発明の請求項５に係るアクティブ基板の製造方法は、隣接する前記アクティブ基板の少なくとも一辺の境界に設定される前記スクライブ線に沿って前記各アクティブ基板の複数の外部端子を配列し、前記アクティブ基板の各外部端子が前記スクライブ線を横断して相手側のアクティブ基板の少なくとも隣接する２つの外部端子に接続されるショートバーが設けられ、前記ショートバーにより前記各アクティブ基板のスクライブ線に沿って配列された両側の複数の外部端子は電気的に接続された多面取り基板を準備し、前記多面取り基板を前記スクライブ線で切断して個々のアクティブ基板を得ることを特徴とする。
ここで、複数の外部端子とは[発明を実施するための最良の形態]で後述するような個々に浮島となっている複数のドライバＦＰＣ入力端子等に接続されている端子を指す。
【発明の効果】
【００２７】
本発明の請求項１、及び、請求項５に記載の多面取り基板、及び、アクティブ基板の製造方法によれば、効果的な静電気対策を行いつつ、１枚の基板から取れるパネルの取り数を増やすことができる。（取り数が同じ場合には、逆に基板面積は小さくて済む。）
また、スクライブ工程における切断回数を減らすことができるので、スクライブ時の基板屑が減り、工程も減るので、歩留まりの向上、コストダウンを実現することができる。
【発明を実施するための最良の形態】
【００２８】
以下図面により本発明の実施の形態について説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る２面取り基板の構造、及びその２面取り基板を切断して得られる表示基板の製造方法を説明するための平面図である。第１のパネル部１１ａと第２のパネル部１２ａの２枚分がガラス基板１ａにパターニングされている。
図２は、図１における２枚のパネル部の境界部分の拡大図である。
【００２９】
第１のパネル部１１ａと第２のパネル部１２ａはそれぞれ、ゲート線３１ａ〜３６ａ（ここでは６本）とドレイン線２１ａ〜２８ａ（ここでは８本）を持ち、各交差位置にはＴＦＴ素子４１１ａ、４１２ａ、・・・が接続されている。
ドレイン線２１ａ〜２８ａは上下に４本ずつ千鳥に引き出される構成になっている。
【００３０】
ここでは詳細な説明は省略するが、図示しないコモン側基板との組み立て工程、液晶封入工程等の後に、ゲートドライバ入力端子６１とゲートドライバ出力端子３１ｂ〜３６ｂがパターニングされている図中波線のゲートドライバ搭載位置６２にゲートドライバがＣＯＧ接続により搭載される。同様に、ドレイン入力端子７１とドレイン出力端子２１ｂ〜２８ｂがパターニングされている図中波線のソースドライバ搭載位置７２にソースドライバがＣＯＧ接続により搭載される。
【００３１】
ゲートドライバ入力端子６１はゲートドライバＦＰＣ入力端子６３に接続され、さらにガラス基板１ａの左側の短絡線５１Ｂａにショートバー９１で接続されている。
ソースドライバのドレイン入力端子７１はソースドライバＦＰＣ入力端子７３に接続され、さらにガラス基板１ａの上部の短絡線５１Ａａ、下部の短絡線５１Ｄａ、及び第１のパネル部１１ａと第２のパネル部１２ａの境界部の対向側のソースドライバＦＰＣ入力端子７３にショートバー９１にて接続されている。
【００３２】
短絡線５１Ａａ、５１Ｂａ、５１Ｃａ、５１Ｄａは図のようにそれぞれ接続されて、ガラス基板１ａの外周部の除電リング５４ａを構成し、後述の対策を加えることにより、ＴＦＴ素子４１１ａ、４１２ａ、・・・等の静電気による破壊、特性劣化が起こらないようにしている。
【００３３】
この除電リング５４ａのほかに静電対策として、ここでは、ＴＦＴ素子４１１ａ、４１２ａ、・・・の周りに周回状に接続されるパターン８２を配設し、各ゲート線３１ａ〜３６ａ、各ドレイン線２１ａ〜２８ａを高抵抗あるいは非線形抵抗特性を持つインピーダンス素子等の保護素子８１を介してパターン８２接続させる。このパターン８２を保護素子リング８２と呼ぶことにする。
【００３４】
この保護素子リング８２により、第１のパネル部１１ａ内と第２のパネル部１２ａ内のそれぞれのＴＦＴ素子４１１ａ、４１２ａ、・・・を電気的に繋げることができ、同電位にすることができる。また、この保護素子リング８２に接続されている保護素子８１は十分にインピーダンスが高いので、通常動作には影響を与えることなく、基板組み立て後においても保護素子リング８２は基板から切り離されないため、静電気対策を確実なものとすることができる。
【００３５】
そして、保護素子リング８２を保護素子リング引き出し線８３により、ガラス基板１ａの外周部の除電リング５４ａに接続することにより、ガラス基板１ａ内のＴＦＴ素子４１１ａ、４１２ａ、・・・を面積の広い外周部の除電リング５４ａにも電気的に接続することができ、基板組み立て前のラビング工程等の際に、除電リング５４ａ本来の除電効果を発揮させることができる。
【００３６】
この構造により、ガラス基板１ａ内のＴＦＴ素子４１１ａ、４１２ａ、・・・に対しては除電効果があるが、第１のパネル部１１ａと第２のパネル部１２ａの境界部にあるソースドライバＦＰＣ入力端子７３は、何も静電気対策を施さないと個々に浮島となってしまう。このようなＦＰＣ端子が個々に帯電していることも製造上好ましくない。
（従来、ソースドライバＦＰＣ入力端子７３は従来例で述べたような基板上で面積をとる短絡線（５１Ｅａ）を第１のパネル部１１ａと第２のパネル部１２ａの境界部に設けて、ここにショートバーにより接続する構成であった。）
【００３７】
本実施形態では、第１のパネル部１１ａと第２のパネル部１２ａの境界部にあるソースドライバＦＰＣ入力端子７３に対して、ソースドライバＦＰＣ入力端子７３からスクライブ線５３Ｅａを跨いで対向するソースドライバＦＰＣ入力端子７３の少なくとも２つの異なるソースドライバＦＰＣ入力端子７３に接続させる対向ＦＰＣ端子間ショートバー９２により、個々に浮島となっているソースドライバＦＰＣ入力端子７３間を接続する。（ここでは全て接続している。）
さらに、ＦＰＣ端子保護素子リング引き出し線間ショートバー９３により、あるソースドライバＦＰＣ入力端子７３を保護素子リング引き出し線８３にも接続させる。（ここでは端部にあるソースドライバＦＰＣ入力端子７３を接続させている。）
この部分のパターニングは、上記それ以外の部分のパターニング工程の中で容易に実現することができる。
【００３８】
このような構成にすることにより、ＴＦＴ素子４１１ａ、４１２ａ、・・・、ゲートドライバＦＰＣ入力端子６３と同様に、ＦＰＣ端子保護素子リング引き出し線間ショートバー９３、保護素子リング８２を経由し、浮島であった第１のパネル部１１ａと第２のパネル部１２ａの境界部にあるソースドライバＦＰＣ入力端子７３も全てガラス基板１ａの外周部の除電リング５４ａに接続され、同電位にすることができる。
【００３９】
したがって、例えばラビング工程において発生する静電気からＴＦＴ素子４１１ａ、４１２ａ、・・・、ゲートドライバＦＰＣ入力端子６３、ソースドライバＦＰＣ入力端子７３を十分に保護することができる。そして、ラビング工程等の後、ガラス基板１ａの外周部の除電リング５４ａはスクライブ線５３Ａａ、５３Ｂａ、５３Ｃａ、５３Ｄａにより切断される。
【００４０】
また、第１のパネル部１１ａと第２のパネル部１２ａの上下２枚のパネルに切断する際に、従来は２回のスクライブ工程が必要であり、端材も発生したが、本実施形態でのスクライブ工程はスクライブ線５３Ｅａにより、１回で済み、スクライブ時の屑を少なくすることができ、端材もでない。
そして、切断された対向ＦＰＣ端子間ショートバー９２、及び、ＦＰＣ端子保護素子リング引き出し線間ショートバー９３は個々の基板パターンでの通常動作に影響を及ぼさない。
【００４１】
切断後、個々の基板に対して図示しない対向電極が配設された対向基板が張り合わされ、液晶の注入工程等が行われて、２枚の液晶パネルが製造される。
【００４２】
（その他の実施形態）
以上、本発明を好適な実施形態に基づいて具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記の実施形態では、ＴＦＴ−ＬＣＤなどの液晶表示装置のガラス基板を例にあげて説明したが、これに限定されるものではなく、外部端子を備える半導体基板等一般に適用することができる。
また、上記では、簡単のために２枚取り基板の例で説明したが、それ以上の枚数取りの基板（ｍ×ｎ枚取りの基板）であってもよい。
【００４３】
さらに、ゲート線３１ａ〜３６ａと保護素子リング８２とは別の層に形成されるので、ゲート線３１ａ〜３６ａを延長し、ガラス基板１ａの右側の短絡線５１Ｃａに接続させるようにしてもよい。
また、接続線の本数、素子の数、ショートバーの太さや本数、形状は図示したものに限らない。例えば、図３に示すように、対向ＦＰＣ端子間ショートバー９２の一部、ＦＰＣ端子保護素子リング引き出し線間ショートバー９３を鍵形に形成するようにしてもよいし、ＦＰＣ端子保護素子リング引き出し線間ショートバー９３をＣＯＧ接続されるドライバの下部にパターンを通すことにより、あるソースドライバＦＰＣ入力端子７３を保護素子リング引き出し線８３に接続させるようにしてもよい。
そして、保護素子リング引き出し線８３を２箇所ではなくそれ以上の箇所から引き出すようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る２面取り基板の構造、及びその２面取り基板を切断して得られる表示基板の製造方法を説明するための平面図。
【図２】図１における２枚のパネル部の境界部分の拡大図。
【図３】本発明の第１実施形態の変形例に係る２枚のパネル部の境界部分の拡大図。
【図４】静電気対策がなされていない基板構成を示す平面図。
【図５】特許文献１の静電気対策がなされた基板構成、及びその製造方法を示す平面図。
【図６】特許文献１の静電気対策を施した実施形態に係る２面取り基板のパターン例の平面図。
【符号の説明】
【００４５】
１…基板
１ａ…ガラス基板
１１…第１のパネル部
１２…第２のパネル部
１１ａ…第１のパネル部
１２ａ…第２のパネル部
２１〜２４…列電極
２１ａ〜２８ａ…ドレイン線
２１ｂ〜２８ｂ…ソースドライバ出力端子
３１〜３４…行電極
３１ａ〜３６ａ…ゲート線
３１ｂ〜３６ｂ…ゲートドライバ出力端子
４１〜４４…スイッチング素子
５１Ａ、５１Ｂ、５１Ｃ、５１Ｄ、５１Ｅ…短絡線
５１Ａａ、５１Ｂａ、５１Ｃａ、５１Ｄａ、５１Ｅａ…短絡線
５２…除電リング
５３Ａ、５３Ｂ、５３Ｃ、５３Ｄ、５３Ｅ１、５３Ｅ２…スクライブ線
５３Ａａ、５３Ｂａ、５３Ｃａ、５３Ｄａ、５３Ｅａ…スクライブ線
５４…除電リング
５４ａ…除電リング
６１…ゲートドライバ入力端子
６２…ゲートドライバ搭載位置
６３…ゲートドライバＦＰＣ入力端子
７１…ソースドライバ入力端子
７２…ソースドライバ搭載位置
７３…ソースドライバＦＰＣ入力端子
８１…保護素子
８２…保護素子リング
８３…保護素子リング引き出し線
９１…ショートバー
９２…対向ＦＰＣ端子間ショートバー
９３…ＦＰＣ端子保護素子リング引き出し線間ショートバー
４１１ａ〜４６８ａ…ＴＦＴ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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