(57)【要約】  【課題】パラレル・シリアル変換を行う集積回路から出力される高速シリアルデータのファンクションテストを行うことができ、しかも集積回路から出力される同期クロックの変化タイミングに対するシリアルデータのセットアップタイムおよびホールドタイムのテストも行うことができるようにする。  【解決手段】本発明のテスト回路は、パラレルデータをクロックに同期してシリアルデータに変換し、これらのシリアルデータおよびシリアルデータに同期したクロックを出力する機能を有する集積回路をテストするもので、遅延制御信号に応じて、集積回路から出力されるシリアルデータと同期クロックとの間を相対的かつ可変的に遅延して出力する遅延可変回路と、遅延可変回路から出力されるクロックを用いて、遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備える。【選択図】  図１
2006112931.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路であって、
遅延制御信号に応じて、前記シリアルデータと前記クロックとの間を相対的かつ可変的に遅延して出力する遅延可変回路と、
前記遅延可変回路から出力されるクロックを用いて、前記遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備えることを特徴とする集積回路。
【請求項２】
パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路のテスト回路であって、
遅延制御信号に応じて、前記集積回路から出力されるシリアルデータとクロックとの間を相対的かつ可変的に遅延して出力する遅延可変回路と、
前記遅延可変回路から出力されるクロックを用いて、前記遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備えることを特徴とするテスト回路。
【請求項３】
パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路のテスト方法であって、
前記集積回路から出力されるシリアルデータとクロックとの間を相対的かつ可変的に遅延し、これらの相対的かつ可変的に遅延されたクロックを用いてシリアルデータをパラレルデータに変換し、当該変換されたパラレルデータを判定することによりテストを行うことを特徴とする集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルデータをシリアルデータに変換して出力する機能を有する集積回路、そのテスト回路およびテスト方法に関するものである。
【背景技術】
【０００２】
パラレルデータをシリアルデータに変換して出力する集積回路は、図５のタイミングチャートに示すように、例えば、ロジックテスタ等から入力される４ビットのパラレルデータＤｉｎ［３：０］＝Ａ［３：０］，Ｂ［３：０］，Ｃ［３：０］，…をクロックＣＬＫｉｎの立上りのタイミングで順次保持し、保持したパラレルデータＤｉｎ［３：０］をクロックＣＬＫｏｕｔの変化タイミング（立上りおよび立下り）に同期してシリアルデータＤｏｕｔ＝Ａ［０］，Ａ［１］，Ａ［２］，Ａ［３］，Ｂ［０］，Ｂ［１］，Ｂ［２］，Ｂ［３］，Ｃ［０］，Ｃ［１］，Ｃ［２］，Ｃ［３］，…に順次変換して、変換後のシリアルデータＤｏｕｔと、このシリアルデータＤｏｕｔに同期したクロックＣＬＫｏｕｔとを順次出力する。
【０００３】
このようなパラレル・シリアル変換を行う集積回路から出力されるシリアルデータの全ビットのファンクションテストを行うためには、１つのパラレルデータについて、パラレルデータを構成するビット数分のテストサイクルが必要となる。上記集積回路の例の場合、そのファンクションテストには、図５のタイミングチャートに示すように、１つのパラレルデータＤｉｎ［３：０］について４テストサイクルが必要である。
【０００４】
仮に、信号の周波数が１００ＭＨｚまでのテストを行うことができるロジックテスタを用いて上記集積回路のファンクションテストを行う場合、ロジックテスタから上記集積回路に入力されるパラレルデータＤｉｎ［３：０］は２５ＭＨｚが最大の周波数ということになる。逆に、２５ＭＨｚまでのテストを行うことができるロジックテスタでは１００ＭＨｚの出力シリアルデータのファンクションテストを行うことができない。
【０００５】
このように、パラレル・シリアル変換を行う集積回路から出力される高速シリアルデータの全ビットをテストするためには、非常に高速なロジックテスタが必要になるという問題がある。
【０００６】
また、パラレル・シリアル変換を行う集積回路のように、信号の送受信を行う回路にとって非常に重要なポイントは、図５のタイミングチャートに示すように、集積回路から出力されるクロックＣＬＫｏｕｔの変化タイミングに対するシリアルデータＤｏｕｔのセットアップタイムおよびホールドタイムを十分に確保することである。
【０００７】
ところが、テスト対象の集積回路から出力されるシリアルデータが高速になればなるほど、シリアルデータのデータ幅は短くなる。また、集積回路から出力されるクロックＣＬＫｏｕｔの変化タイミングはジッタ等によるバラツキがある。このため、シリアルデータに対するクロックのセットアップタイムおよびホールドタイムの測定そのものが困難であるという問題もある。
【０００８】
なお、本発明に関わる先行技術文献としては、例えば特許文献１に開示の半導体集積回路のテスト回路およびテスト方法がある。特許文献１には、並列データ信号からなる試験信号パターンを直列データ信号からなる直列試験パターン信号に変換して被検証回路に供給し、被検証回路が直列試験パターン信号の供給に応答して出力した信号を並列データ信号に変換して被検証回路の動作を試験することが開示されている。
【０００９】
引用文献１によれば、上記従来の問題点のうち、集積回路から出力される高速シリアルデータのテストを行うことができる。しかし、引用文献１では、集積回路から出力されるクロックの変化タイミングに対するシリアルデータのセットアップタイムおよびホールドタイムの検証を行うことができない。
【００１０】
【特許文献１】特開平９−１９７００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、前記従来技術に基づく問題点を解消し、パラレル・シリアル変換を行う集積回路から出力される高速シリアルデータのファンクションテストを行うことができ、しかも集積回路から出力される同期クロックの変化タイミングに対するシリアルデータのセットアップタイムおよびホールドタイムのテストも行うことができる集積回路、テスト回路およびテスト方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路であって、
遅延制御信号に応じて、前記シリアルデータと前記クロックとの間を相対的かつ可変的に遅延して出力する遅延可変回路と、
前記遅延可変回路から出力されるクロックを用いて、前記遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備えることを特徴とする集積回路を提供するものである。
【００１３】
また、本発明は、パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路のテスト回路であって、
遅延制御信号に応じて、前記集積回路から出力されるシリアルデータとクロックとの間を相対的かつ可変的に遅延して出力する遅延可変回路と、
前記遅延可変回路から出力されるクロックを用いて、前記遅延可変回路から出力されるシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路とを備えることを特徴とするテスト回路を提供する。
【００１４】
ここで、遅延制御信号は、例えばロジックテスタ等から入力されるのが好ましい。
【００１５】
また、本発明は、パラレルデータをクロックに同期してシリアルデータに変換し、該シリアルデータおよび該シリアルデータに同期したクロックを出力する機能を有する集積回路のテスト方法であって、
前記集積回路から出力されるシリアルデータとクロックとの間を相対的かつ可変的に遅延し、これらの相対的かつ可変的に遅延されたクロックを用いてシリアルデータをパラレルデータに変換し、当該変換されたパラレルデータを判定することによりテストを行うことを特徴とする集積回路のテスト方法を提供する。
【発明の効果】
【００１６】
本発明では、変換後のパラレルデータを判定することによってファンクションテストを行うことができる。従って、例えば集積回路に入力されるパラレルデータの周波数と、シリアル・パラレル変換回路から出力されるパラレルデータの周波数とを同じにすることができる。
【００１７】
また、本発明では、シリアルデータとクロックとの間を相対的に遅延させる（早めたり、遅らせたりする）ことによって、シリアルデータとクロックとの間の遅延差を適宜設定できる。このため、集積回路に対して通常のファンクションテストを行うことによって、シリアルデータとクロックとの間の簡易的なセットアップタイムおよびホールドタイムのテストを行うことが可能である。
【発明を実施するための最良の形態】
【００１８】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の集積回路、テスト回路およびテスト方法を詳細に説明する。
【００１９】
図１は、本発明のテスト回路の構成を表す一実施形態のブロック図である。同図に示すテスト回路１０は、パラレルデータをシリアルデータに変換して出力する機能を有する半導体集積回路（以下、テスト対象ＩＣという）１２のテストを行うもので、固定遅延回路１４と、可変遅延回路１６と、シリアル・パラレル変換回路１８とを備えている。なお、同図には、テスト対象ＩＣ１２のテストを行う時に使用するロジックテスタ２０も併せて示してある。
【００２０】
ここで、テスト対象ＩＣ１２は、上記の通り、パラレルデータをクロックに同期してシリアルデータに変換し、これらのシリアルデータと、このシリアルデータに同期したクロックとを出力する。図１において、テスト対象ＩＣ１２には、ロジックテスタ２０から入力パラレルデータが入力され、テスト対象ＩＣ１２からは、出力シリアルデータおよび出力クロックが出力される。しかしながら、テスト対象ＩＣ１２は内部のパラレルデータをシリアルデータに変換して出力する機能を有するものであればよく、ロジックテスタ２０から入力パラレルデータを供給することは必須ではない。
【００２１】
続いて、固定遅延回路１４および可変遅延回路１６は、併せて本発明の遅延可変回路の一例となるもので、出力シリアルデータと出力クロックとの間を相対的かつ可変的に遅延して出力する。固定遅延回路１４は、テスト対象ＩＣ１２から出力される出力シリアルデータを固定の所定時間だけ遅延して出力する。また、可変遅延回路１６は、ロジックテスタ２０からの遅延制御信号に応じて、テスト対象ＩＣ１２から出力される出力クロックを可変的に所定時間だけ遅延して出力する。
【００２２】
続いて、シリアル・パラレル変換回路１８は、可変遅延回路１６から出力される可変的に所定時間だけ遅延された出力クロックを用いて、固定遅延回路１４から出力される固定の所定時間だけ遅延された出力シリアルデータをパラレルデータに変換する。シリアル・パラレル変換回路１８から出力される出力パラレルデータは、ロジックテスタ２０に入力される。
【００２３】
次に、本発明のテスト方法に従ってテスト対象ＩＣ１２のファンクションテストを行う場合のテスト回路１０の動作を説明する。
【００２４】
テスト対象ＩＣ１２のファンクションテストを行う場合、ロジックテスタ２０からテスト対象ＩＣ１２に対して、所定ビット長の入力パラレルデータが入力される。テスト対象ＩＣ１２では、ロジックテスタ２０から入力される入力パラレルデータがクロックに同期してシリアルデータに変換され、パラレル・シリアル変換された出力シリアルデータと、この出力シリアルデータに同期した出力クロックが出力される。
【００２５】
テスト対象ＩＣ１２から出力された出力シリアルデータは、固定遅延回路１４により所定の固定時間だけ遅延されてシリアル・パラレル変換回路１８に入力される。また、テスト対象ＩＣ１２から出力された出力クロックは、可変遅延回路１６により、ロジックテスタ２０から可変遅延回路１６に入力される遅延制御信号に応じて可変的に決定される所定時間だけ遅延されてシリアル・パラレル変換回路１８に入力される。
【００２６】
シリアル・パラレル変換回路１８では、可変遅延回路１６から入力される可変的に所定時間だけ遅延されたクロックに基づいて、固定遅延回路１４から入力される所定の固定時間だけ遅延されたシリアルデータが、例えばロジックテスタ２０からテスト対象ＩＣ１２に入力されたパラレルデータと同じビット数のパラレルデータに変換され出力される。
【００２７】
シリアル・パラレル変換回路１８から出力された出力パラレルデータは、ロジックテスタ２０に入力される。ロジックテスタ２０では、例えば、テスト対象ＩＣ１２に対して入力した入力パラレルデータと、シリアル・パラレル変換回路１８からロジックテスタ２０に対して入力された出力パラレルデータとの比較を行うことによって両者の一致、不一致が検出され、出力パラレルデータの良否の判定、すなわちテスト対象ＩＣ１２から出力される出力シリアルデータの良否の判定が行われる。
【００２８】
テスト回路１０を用いることによって、テスト対象ＩＣ１２から出力される出力シリアルデータが出力パラレルデータに変換され、出力パラレルデータを判定することによってテストを行うことができる。従って、例えばテスト対象ＩＣ１２に入力される入力パラレルデータの周波数と、シリアル・パラレル変換回路１８から出力される出力パラレルデータの周波数とを同じにすることができる。
【００２９】
また、テスト回路１０では、固定遅延回路１４および可変遅延回路１６によって、テスト対象ＩＣ１２から出力される出力シリアルデータと出力クロックとの間を相対的かつ可変的に遅延させることができる。このため、出力シリアルデータと出力クロックとの間の遅延差を適宜変更し、テスト対象ＩＣ１２に対して通常のファンクションテストを行うことによって、出力シリアルデータと出力クロックとの間の簡易的なセットアップタイムおよびホールドタイムのテストを行うことが可能である。
【００３０】
例えば、図２（ａ）に示すように、出力クロックの遅延を小さくした場合、出力クロックの変化タイミング（立上りおよび立下り）に対する出力シリアルデータのセットアップタイムが十分に確保できていなければテストの時にフェイルとなる。また、同図（ｂ）に示すように、出力クロックの遅延を大きくした場合、出力クロックの変化タイミングに対する出力シリアルデータのホールドタイムが十分に確保できていなければテスト時にフェイルとなる。
【００３１】
以下、本発明のテスト回路について具体例を挙げて説明する。
【００３２】
図３は、本発明のテスト回路の構成を表す一実施形態の回路図である。同図に示すテスト回路３０は、４ビットのパラレルデータをシリアルデータに変換して出力する機能を有するテスト対象ＩＣのテストを行うもので、それぞれ図１に示す固定遅延回路１４、可変遅延回路１６およびシリアル・パラレル変換回路１８に相当する固定遅延回路３４、可変遅延回路３６およびシリアル・パラレル変換回路３８を備えている。
【００３３】
ここで、固定遅延回路３４は、直列に接続された２段のバッファ回路４０によって構成されている。バッファ回路４０には、テスト対象ＩＣから出力される出力シリアルデータＳＤｉｎが入力され、バッファ回路４０からは、このバッファ回路４０の遅延時間に相当する固定の所定時間だけ遅延された出力シリアルデータＮｄｉｎが出力される。
【００３４】
また、可変遅延回路３６は、１段のバッファ回路４２ａと、それぞれ直列に接続された２段、３段および４段のバッファ回路４２ｂ、４２ｃおよび４２ｄと、マルチプレクサ４４とによって構成されている。バッファ回路４２ａ、４２ｂ、４２ｃ、４２ｄには、テスト対象ＩＣから出力される出力クロックＣｌｏｃｋが入力され、バッファ回路４２ａ、４２ｂ、４２ｃ、４２ｄからは、それぞれバッファ回路４２ａ、４２ｂ、４２ｃ、４２ｄの遅延時間に相当する固定の所定時間だけ遅延された出力クロックが出力される。
【００３５】
また、マルチプレクサ４４のデータ入力０，１，２，３には、それぞれバッファ回路４２ａ、４２ｂ、４２ｃ、４２ｄの出力信号が入力され、その選択信号入力には、ロジックテスタから入力される２ビットの遅延制御信号Ｄｃｏｎｔが入力される。また、マルチプレクサ４４からは、遅延制御信号Ｄｃｏｎｔの値に応じて、バッファ回路４２ａ、４２ｂ、４２ｃ、４２ｄの出力信号のうちの１つが出力クロックＮｃｋ１として選択的に出力される。
【００３６】
すなわち、可変遅延回路３６からは、遅延制御信号Ｄｃｏｎｔ＝０，０の時、そのデータ入力０に入力されるバッファ回路４２ａの出力信号が出力される。以下同様に、Ｄｃｏｎｔ＝０，１の時、そのデータ入力１に入力されるバッファ回路４２ｂの出力信号が出力され、Ｄｃｏｎｔ＝１，０の時、そのデータ入力２に入力されるバッファ回路４２ｃの出力信号が出力され、Ｄｃｏｎｔ＝１，１の時、そのデータ入力３に入力されるバッファ回路４２ｄの出力信号が出力される。
【００３７】
図３に示す例の場合、例えば遅延制御信号Ｄｃｏｎｔ＝０，０とすれば、出力クロックＮｃｋ１の変化タイミングを出力シリアルデータＮｄｉｎに対して早くすることができ、セットアップタイムの厳しい状況でテストを行うことができる。一方、Ｄｃｏｎｔ＝１，０または１，１とすれば、出力クロックＮｃｋ１の変化タイミングを出力シリアルデータＮｄｉｎに対して遅くすることができ、ホールドタイムの厳しい状況でテストを行うことができる。また、Ｄｃｏｎｔ＝０，１とすれば、出力クロックＮｃｋ１の変化タイミングを出力シリアルデータＮｄｉｎに対してほぼ変化させないようにすることができ、テスト対象ＩＣから出力される出力クロックおよび出力シリアルデータの状況でテストを行うことができる。
【００３８】
シリアル・パラレル変換回路３８は、出力クロックＮｃｋ１を２分周する分周器となるフリップフロップ４６と、出力シリアルデータＮｄｉｎをラッチする初段の２つのフリップフロップ４８ａ、４８ｂと、２段目の４つのフリップフロップ５０ａ、５０ｂ、５０ｃ、５０ｄと、出力段の４つのフリップフロップ５２ａ、５２ｂ、５２ｃ、５２ｄと、バッファ回路５４ａ、５４ｂ、５４ｃ、５４ｄおよび５６ａ、５６ｂ、５６ｃ、５６ｄとによって構成されている。
【００３９】
分周器のフリップフロップ４６のクロック入力には、可変遅延回路３６から出力される出力クロックＮｃｋ１が入力され、そのデータ入力Ｄには、その反転データ出力ＱＮが入力され、そのリセット入力には、ロジックテスタから出力されるリセット信号Ｒｅｓｅｔが入力される。また、フリップフロップ４６のデータ出力Ｑからは、出力クロックＮｃｋ１を２分周した分周クロックＮｃｋ２が出力される。
【００４０】
また、初段のフリップフロップ４８ａのクロック入力およびフリップフロップ４８ｂの反転クロック入力には、可変遅延回路３６から出力される出力クロックＮｃｋ１が入力される。また、フリップフロップ４８ａ、４８ｂのデータ入力Ｄには、固定遅延回路３４から出力される出力シリアルデータＮｄｉｎが入力される。
【００４１】
２段目のフリップフロップ５０ａ、５０ｃの反転クロック入力およびフリップフロップ５０ｂ、５０ｄのクロック入力には、フリップフロップ４６から出力される分周クロックＮｃｋ２が入力される。また、フリップフロップ５０ａ、５０ｂのデータ入力Ｄには、それぞれバッファ回路５４ａ、５４ｂを介して初段のフリップフロップ４８ａのデータ出力Ｑの出力信号Ｎｄ１［０］，［２］が入力される。同様に、フリップフロップ５０ｃ、５０ｄのデータ入力Ｄには、それぞれバッファ回路５４ｃ、５４ｄを介して初段のフリップフロップ４８ｂのデータ出力Ｑの出力信号Ｎｄ１［１］，［３］が入力される。
【００４２】
最終段のフリップフロップ５２ａ、５２ｂ、５２ｃ、５２ｄの反転クロック入力には、フリップフロップ４６から出力される分周クロックＮｃｋ２が入力される。また、フリップフロップ５２ａ、５２ｂ、５２ｃ、５２ｄのデータ入力Ｄには、それぞれバッファ回路５６ａ、５６ｂ、５６ｃ、５６ｄを介して２段目のフリップフロップ５０ａ、５０ｂ、５０ｃ、５０ｄのデータ出力Ｑの出力信号Ｎｄ２［０］，［２］，［１］，［３］が入力される。そして、最終段のフリップフロップ５２ａ、５２ｂ、５２ｃ、５２ｄのデータ出力Ｑからは、それぞれ出力パラレルデータＰＤｏｕｔ［０］，［２］，［１］，［３］が出力される。
【００４３】
以下、遅延制御信号Ｄｃｏｎｔ＝０，０の場合、すなわちセットアップタイムを厳しくした状況を例に挙げて、図４に示すタイミングチャートを参照しながらテスト回路３０の動作を説明する。
【００４４】
リセット信号Ｒｅｓｅｔ＝１の時、ロジックテスタからテスト対象ＩＣに対して入力パラレルデータが入力され、テスト対象ＩＣから出力シリアルデータＳＤｉｎが出力されても、テスト回路３０のシリアル・パラレル変換回路３８内の分周器のフリップフロップ４６から出力される分周クロックＮｃｋ２がローレベル固定となるので、シリアル・パラレル変換回路３８から出力される出力パラレルデータＰＤｏｕｔ［０：３］も変化しない。
【００４５】
リセット信号Ｒｅｓｅｔが１から０に変化すると、テスト回路３０のシリアル・パラレル変換回路３８内のフリップフロップ４６が動作を開始し、その後のシリアルデータＳＤｉｎをパラレルデータの０ｂｉｔ目ＰＤｏｕｔ［０］として変換を開始する。
【００４６】
図４に示すタイミングチャートでは、リセット信号Ｒｅｓｅｔが１から０に変化した後のシリアルデータＳＤｉｎがＡ［０］となっていて、それ以後Ａ［１］、Ａ［２］、Ａ［３］、Ｂ［０］、Ｂ［１］、Ｂ［２］、Ｂ［３］、…がテスト対象ＩＣから出力されている。さらにテスト対象ＩＣからは、出力シリアルデータＳＤｉｎに同期した出力クロックＣｌｏｃｋが出力されている。
【００４７】
テスト対象ＩＣから出力される出力シリアルデータＳＤｉｎ＝Ａ［０］，Ａ［１］，Ａ［２］，Ａ［３］，Ｂ［０］，Ｂ［１］，Ｂ［２］，Ｂ［３］，…は、テスト回路３０の固定遅延回路３４によって２段のバッファ回路４０の遅延時間に相当する時間だけ遅延され、この遅延された出力クロックＮｄｉｎが、シリアル・パラレル変換回路３８に入力される。
【００４８】
一方、テスト対象ＩＣから出力される出力クロックＣｌｏｃｋは、可変遅延回路３６によって１段のバッファ回路４２ａおよびマルチプレクサ４４の遅延時間に相当する時間だけ遅延され、この遅延された出力クロックＮｃｋ１が、シリアル・パラレル変換回路３８に入力される。
【００４９】
すなわち、例えばマルチプレクサ４４による遅延時間が無視できると仮定すれば、可変遅延回路３６から出力される遅延された出力クロックＮｃｋ１は、固定遅延回路３４から出力される遅延された出力シリアルデータＮｄｉｎに対して、その変化タイミングが早められ、シリアル・パラレル変換回路３８の初段のフリップフロップ４８ａ、４８ｂにおいてセットアップタイムが厳しい状況となる。
【００５０】
シリアル・パラレル変換回路３８では、固定遅延回路３４から出力される遅延された出力シリアルデータＮｄｉｎ＝Ａ［０］，Ａ［１］，Ａ［２］，Ａ［３］，Ｂ［０］，Ｂ［１］，Ｂ［２］，Ｂ［３］，…のうち、Ａ［０］，Ａ［２］，Ｂ［０］，Ｂ［２］，…が、可変遅延回路３６から出力される遅延された出力クロックＮｃｋ１の立上りで初段のフリップフロップ４８ａに順次保持され、それぞれバッファ回路５４ａ、５４ｂを介して信号Ｎｄ１［０］，Ｎｄ１［２］として出力される。
【００５１】
一方、固定遅延回路３４から出力される遅延された出力シリアルデータＮｄｉｎ＝Ａ［０］，Ａ［１］，Ａ［２］，Ａ［３］，Ｂ［０］，Ｂ［１］，Ｂ［２］，Ｂ［３］，…のうち、Ａ［１］，Ａ［３］，Ｂ［１］，Ｂ［３］，…が、可変遅延回路３６から出力される遅延された出力クロックＮｃｋ１の立下りで初段のフリップフロップ４８ｂに順次保持され、それぞれバッファ回路５４ｃ、５４ｄを介して信号Ｎｄ１［１］，Ｎｄ１［３］として出力される。
【００５２】
続いて、信号Ｎｄ１［０］，Ｎｄ１［１］は、フリップフロップ４６から出力される分周クロックＮｃｋ２の立下りで２段目のフリップフロップ５０ａ、５０ｃに保持され、それぞれバッファ回路５６ａ、５６ｃを介して信号Ｎｄ２［０］，Ｎｄ２［１］として出力される。また、信号Ｎｄ１［２］，Ｎｄ１［３］は、分周クロックＮｃｋ２の立上りで２段目のフリップフロップ５０ｂ、５０ｄに保持され、それぞれバッファ回路５６ｂ、５６ｄを介して信号Ｎｄ２［２］，Ｎｄ２［３］として出力される。
【００５３】
そして最後に、バッファ回路５６ａ、５６ｂ、５６ｃ、５６ｄから出力される信号Ｎｄ２［０］，Ｎｄ２［２］，Ｎｄ２［１］，Ｎｄ２［３］は、分周クロックＮｃｋ２の立下りで最終段のフリップフロップ５２ａ、５２ｂ、５２ｃ、５２ｄに保持され、それぞれ出力パラレルデータＰＤｏｕｔ［０］，ＰＤｏｕｔ［２］，ＰＤｏｕｔ［１］，ＰＤｏｕｔ［３］として出力タイミングを合わせて出力される。
【００５４】
上記のようにして、テスト回路３０では、ロジックテスタからテスト対象ＩＣに入力される４ビットの入力パラレルデータＡ［０：３］，Ｂ［０：３］，…に対応する、４ビットの出力パラレルデータＰＤｏｕｔ［０：３］を順次出力することができる。従って、入力パラレルデータＡ［０：３］，Ｂ［０：３］，…と出力パラレルデータＰＤｏｕｔ［０：３］とを順次比較して出力パラレルデータの良否を判定することで、テスト対象ＩＣのファンクションテストを行うことができる。
【００５５】
また、可変遅延回路３６により、出力クロックを出力シリアルデータに対して早くすることによって、出力クロックの出力シリアルデータに対するセットアップタイムが厳しい状況に設定することができる。これにより、ファンクションテストがフェイルする場合には、出力クロックの出力シリアルデータに対するセットアップタイムが十分に確保されていないことが分かる。
【００５６】
また、上記例の逆の例として、可変遅延回路３６により、出力クロックを出力シリアルデータに対して遅くすることによって、出力クロックの出力シリアルデータに対するホールドタイムが厳しい状況に設定することができる。これにより、ファンクションテストがフェイルする場合には、出力クロックの出力シリアルデータに対するホールドタイムが十分に確保されていないことが分かる。
【００５７】
以上のようにして、テスト回路３０では、パラレル・シリアル変換を行うテスト対象ＩＣから出力される高速シリアルデータのファンクションテストを行うことができ、しかもテスト対象ＩＣから出力されるクロックの変化タイミングに対するシリアルデータのセットアップタイムおよびホールドタイムのテストも簡単に行うことができる。
【００５８】
なお、テスト対象ＩＣは、上記例のように、４ビットのパラレルデータをシリアルデータに変換するものに限らず、何ビットのパラレルデータをシリアルデータに変換するものであってもよい。また、上記実施形態では、ロジックテスタを用いているが、これも限定されず、入力パラレルデータ、遅延制御信号、リセット信号等の信号は、各種の供給装置から供給することができる。また、出力パラレルデータの良否の判定も各種の判定装置で行うことができる。
【００５９】
また、本発明で用いられる遅延可変回路は、図１および図３に示すものに限定されず、遅延制御信号に応じて、テスト対象ＩＣから出力される出力シリアルデータと出力クロックとの間を相対的かつ可変的に遅延して出力することができる各種構成の回路で構成することが可能である。
【００６０】
例えば、遅延可変回路として、出力シリアルデータ側および出力クロック側のうちの一方だけに可変遅延回路を設けて、他方はスルーさせる構成としてもよい。この場合、一方を他方に対して遅延させることができる。また、遅延可変回路として、図１の場合とは逆に、出力シリアルデータ側に可変遅延回路、出力クロック側に固定遅延回路を設ける構成としてもよい。また、固定遅延回路および可変遅延回路とは全く異なる回路で遅延可変回路を構成してもよい。
【００６１】
また、シリアル・パラレル変換回路も図示例のものに限定されず、シリアルデータをパラレルデータに変換する各種回路構成のものが利用可能である。また、シリアル・パラレル変換回路から出力される出力パラレルデータは、テスト対象ＩＣに入力される入力パラレルデータと同一のビット数であることに限定されず、入力パラレルデータよりも少ないビット数としてもよいし、入力パラレルデータよりも多いビット数としてもよい。
【００６２】
また、上記例では、テスト対象ＩＣと、本発明のテスト回路とが別々に構成されているが、本発明のテスト回路をテスト対象ＩＣのチップ上に搭載して本発明の集積回路とし、集積回路から変換後の出力パラレルデータが直接出力されるようにしてもよい。この場合には、通常動作モードとテストモードを切り替える信号により、テストモード時のみに出力シリアルデータと出力クロックを本発明のテスト回路に供給するスイッチ回路を備えるのが好ましい。
【００６３】
本発明は、基本的に以上のようなものである。
以上、本発明の集積回路、テスト回路およびテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６４】
【図１】本発明のテスト回路の構成を表す一実施形態のブロック図である。
【図２】（ａ）および（ｂ）は、ともに図１に示すテスト回路の動作を表す一実施形態のタイミングチャートである。
【図３】本発明のテスト回路の構成を表す一実施形態の回路図である。
【図４】図３に示すテスト回路の動作を表す一実施形態のタイミングチャートである。
【図５】シリアルデータを出力するテスト対象ＩＣの動作を表す一例のタイミングチャートである。
【符号の説明】
【００６５】
１０  テスト回路
１２  テスト対象ＩＣ
１４、３４  固定遅延回路
１６、３６  可変遅延回路
１８、３８  シリアル・パラレル変換回路
２０  ロジックテスタ
４０、４２ａ、４２ｂ、４２ｃ、４２ｄ、５４ａ、５４ｂ、５４ｃ、５４ｄ、５６ａ、５６ｂ、５６ｃ、５６ｄ  バッファ回路
４４  マルチプレクサ
４６、４８ａ、４８ｂ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５２ａ、５２ｂ、５２ｃ、５２ｄ  フリップフロップ
【図１】
2006112931.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006112931.tif 000007