(57)【要約】【課題】  クラッタや妨害の存在する環境下でも、クラッタ及び妨害の両者を十分抑圧する。【解決手段】  補助アンテナ信号のＦＦＴ変換で得られる周波数バンク出力毎に設けられるプリプロセッサ回路１５１１〜１５ＭＢは、周波数バンク信号を入力してレンジセル単位に分割する第１のタップド・ディレイ・ラインＴＤＬ１の各タップ遅延信号をグラムシュミット型の第１のシストリックアレイ回路によるアダプティブ処理によって妨害成分を検出し、主アンテナ信号を入力してＰＲＩ単位に分割する第２のタップド・ディレイ・ラインＴＤＬ２の各タップ遅延信号をグラムシュミット型の第２シストリックアレイ回路によるアダプティブ処理によってクラッタ成分を検出する。これらの妨害・クラッタ検出成分を対応するフィルタバンクのキャンセレーション回路１６１〜１６Ｂに入力して、主チャンネル信号中の妨害・クラッタ成分を抑圧する。【選択図】      図１
2006258581.tif 000002
【特許請求の範囲】
【請求項１】
ＰＲＩ（Pulse Repetition Interval；パルス繰り返し周期）間隔で送信されるパルスの反射パルスを受信して複数のパルスヒット数を処理するレーダ信号処理装置において、
前記反射パルスを受信するための主アンテナ及び補助アンテナと、
前記主アンテナから出力される主チャンネル信号を時間領域から周波数領域に変換して複数の周波数バンクに分離する主チャンネル変換手段と、
前記補助アンテナから出力される補助チャンネル信号を時間領域から周波数領域に変換して主チャンネルに合わせた複数の周波数バンクに分離する補助チャンネル変換手段と、
前記補助チャンネル変換手段の各周波数バンク出力をレンジセル単位に分割してアダプティブ処理によって妨害成分を検出し、前記主チャンネル信号をＰＲＩ単位に分割してアダプティブ処理によってクラッタ成分を検出する不要波成分検出手段と、
前記種チャンネル変換手段の各周波数バンク出力から前記不要波成分検出手段で周波数バンク毎に得られる不要波成分を除去する不要波成分除去手段と、
を具備することを特徴とするレーダ信号処理装置。
【請求項２】
前記不要波成分検出手段は、前記補助チャンネル変換手段の周波数バンク出力毎にプリプロセッサ回路を備え、
前記プリプロセッサ回路は、前記周波数バンク信号を入力してレンジセル単位に分割する第１のＴＤＬ（Taped Delay Line；タップド・ディレイ・ライン）と、前記第１のＴＤＬの各タップ出力からアダプティブ処理によって妨害成分を検出するグラムシュミット型の第１シストリックアレイ回路と、前記主アンテナ信号を入力してＰＲＩ単位に分割する第２のＴＤＬと、前記第２のＴＤＬの各タップ出力からアダプティブ処理によってクラッタ成分を検出するグラムシュミット型の第２シストリックアレイ回路とを備えることを特徴とする請求項１記載のレーダ信号処理装置。
【請求項３】
前記不要波成分検出手段は、前記補助チャンネル変換手段の周波数バンク出力毎にプリプロセッサ回路を備え、
前記プリプロセッサ回路は、前記周波数バンク信号を入力してレンジセル単位に分割する第１のＴＤＬ（Taped Delay Line；タップド・ディレイ・ライン）と、前記第１のＴＤＬの各タップ出力を前記不要波成分除去手段で得られる周波数バンク毎の出力に基づいてアダプティブ処理することで妨害成分を検出する第１のフィードバック回路と、前記主アンテナ信号を入力してＰＲＩ単位に分割する第２のＴＤＬと、前記第２のＴＤＬの各タップ出力を前記不要波成分除去手段で得られる周波数バンク毎の出力に基づいてアダプティブ処理することでクラッタ成分を検出する第２のフィードバック回路を備えることを特徴とする請求項１記載のレーダ信号処理装置。
【請求項４】
前記不要波成分検出手段は、前記補助チャンネル変換手段の周波数バンク出力毎にプリプロセッサ回路を備え、
前記プリプロセッサ回路は、前記周波数バンク信号を入力してレンジセル単位に分割する第１のＴＤＬ（Taped Delay Line；タップド・ディレイ・ライン）と、前記主アンテナ信号を入力してＰＲＩ単位に分割する第２のＴＤＬと、前記不要波成分除去手段で得られる周波数バンク毎の出力から直接解演算によって前記第１及び第２のＴＤＬそれぞれのタップ出力の最適ウェイトを求める演算部と、前記第１及び第２のＴＤＬそれぞれのタップ出力を前記演算部で求められた最適ウェイトによりアダプティブ処理することで妨害成分及びクラッタ成分を検出する検出処理部とを備えることを特徴とするレーダ信号処理装置。
【請求項５】
前記主アンテナは複数のアンテナ素子をアレイ状に配列してなるアレイアンテナであり、前記補助アンテナは前記主アンテナの一部のアンテナ素子を共用することを特徴とする請求項１記載のレーダ信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クラッタ及び妨害を抑圧処理するレーダ信号処理装置に関する。
【背景技術】
【０００２】
従来のレーダ装置にあっては、主アンテナのサイドローブよりも利得の高い補助アンテナからの信号を用いて、妨害到来方向のアンテナ感度を０とする、いわゆるヌル点（ノッチ）を形成して妨害を抑圧するＳＬＣ（Sidelobe Cancellation；サイドローブ・キャンセラ）を搭載するものがある（例えば非特許文献１参照）。しかしながら、実際には、メインローブ及び妨害環境下で、ビーム出力に妨害レベルよりも大きなクラッタが含まれる場合にＳＬＣを動作させると、メインローブクラッタを低減するようにＳＬＣが動作してしまい、妨害を抑圧することができない。
【０００３】
この対策として、ＭＴＩ（Moving Target Indicator；移動目標指示装置）によりクラッタを抑圧した後に、ＳＬＣ動作する方法がある（非特許文献１参照）。この方法は、複数のパルスヒットのＰＲＩ（Pulse Repetition Interval；パルス繰返し間隔）間のデータを用いて周波数軸上にドップラー中心周波数が０となる位置にノッチを形成するＭＴＩを利用し、主アンテナで得られる主ＣＨ（Channel；チャンネル）信号と補助アンテナで得られる補助ＣＨ信号それぞれについて、ＭＴＩによりメインローブクラッタを抑圧した後にＳＬＣ処理を施すことで、メインローブクラッタ及び妨害環境下における妨害を抑圧するというものである。
【０００４】
さらに、ＭＴＩのみならず、ＤＦＴ（離散的フーリエ変換、ＦＦＴ（高速フーリエ変換）でもよい）によりＭＴＩ出力を時間領域から周波数領域に変換し、周波数軸上でＳＬＣ動作させることで、クラッタも妨害も共に抑圧する方法（特許文献２参照）もある。但し、この方法の場合には、クラッタがドップラー周波数軸上で広がりを持つため、ＭＴＩやＤＦＴ／ＦＦＴだけではクラッタを完全に抑圧することができず、クラッタがいくらか残留してしまうことになる。このため、その後でＳＬＣ処理をしても、残留クラッタのために、妨害も残留するという問題が生じている。この残留分を低下するために、さらにアダプティブＤＦＴ（特許文献１参照）を適用することも考えられるが、実際には、妨害が残留しているために、アダプティブＤＦＴのウェイト係数が正しく求まらず、残留クラッタを更に抑圧するには限界がある。
【０００５】
また、ＴＤＬ（タップド・ディレイ・ライン）型アダプイティブアレイ（非特許文献５参照）において、ＴＤＬをレンジセル単位とし、ＴＤＬの長さを数ＰＲＩ以上にしてクラッタ及び妨害を抑圧する手法も考えられている。しかしながら、ＴＤＬのタップ数が多くなり過ぎて回路規模が大きくなり、コスト高になる問題があった。
【非特許文献１】ＭＴＩ後ＳＬＣ処理：Alfonso Farina, ”Antenna-Based Signal Processing Techniques for Radar Systems”, Artech House, pp.170-176(1992)
【非特許文献２】ＳＬＣ方式：電子情報通信学会、“改訂レーダ技術”、ｐｐ．２９５−２９６
【非特許文献３】ＭＳＮ方式：菊間信良、“アレーアンテナによる適応信号処理”、科学技術出版（1999）、ｐｐ．６７−８６
【非特許文献４】直接解方式（ＳＭＩ方式等）：菊間信良、“アレーアンテナによる適応信号処理”、科学技術出版（1999）、ｐｐ．３５−３７，９８−９９
【非特許文献５】ＴＤＬ型アダプティブアレイ：菊間信良、”アレーアンテナによる適応信号処理”、科学技術出版（1999）ｐｐ．１７−２１
【特許文献１】アダプティブＤＦＴ：竹谷、レーダ信号処理装置、特願２００３−０３１４６７
【特許文献２】ＭＴＩ＋ＤＦＴ後ＳＬＣ：竹谷、レーダ装置、特願２００４−２６１３０２
【特許文献３】特許登録番号Ｐ１８１６５４８：アダプティブアンテナ装置
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上述べたように、従来のＳＬＣ搭載のレーダ装置において、クラッタ抑圧の後、妨害抑圧を実施する処理では、残留クラッタの影響で、妨害を十分抑圧できないという問題があった。妨害抑圧の後、更にアダプティブＤＦＴ等のクラッタ抑圧処理を実施しても、残留妨害電力の影響で、クラッタ抑圧能力に限界があるという問題があった。さらに、ＴＤＬ型アダプティブの構成で、クラッタ抑圧のためにタップ数を増やすと回路規模が大きくなり、コスト高になる問題があった。
【０００７】
本発明は上記の事情に鑑みてなされたもので、妨害及びクラッタの複合環境下でも、妨害及びクラッタを十分抑圧することのできるレーダ信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記問題を解決するために、本発明に係るレーダ信号処理装置は以下のように構成される。
【０００９】
（１）ＰＲＩ（Pulse Repetition Interval；パルス繰り返し周期）間隔で送信されるパルスの反射パルスを受信して複数のパルスヒット数を処理するレーダ信号処理装置において、前記反射パルスを受信するための主アンテナ及び補助アンテナと、前記主アンテナから出力される主チャンネル信号を時間領域から周波数領域に変換して複数の周波数バンクに分離する主チャンネル変換手段と、前記補助アンテナから出力される補助チャンネル信号を時間領域から周波数領域に変換して主チャンネルに合わせた複数の周波数バンクに分離する補助チャンネル変換手段と、前記補助チャンネル変換手段の各周波数バンク出力をレンジセル単位に分割してアダプティブ処理によって妨害成分を検出し、前記主チャンネル信号をＰＲＩ単位に分割してアダプティブ処理によってクラッタ成分を検出する不要波成分検出手段と、前記種チャンネル変換手段の各周波数バンク出力から前記不要波成分検出手段で周波数バンク毎に得られる不要波成分を除去する不要波成分除去手段とを具備する。
【００１０】
（２）（１）の構成において、前記不要波成分検出手段は、前記補助チャンネル変換手段の周波数バンク出力毎にプリプロセッサ回路を備え、前記プリプロセッサ回路は、前記周波数バンク信号を入力してレンジセル単位に分割する第１のＴＤＬ（Taped Delay Line；タップド・ディレイ・ライン）と、前記第１のＴＤＬの各タップ出力からアダプティブ処理によって妨害成分を検出するグラムシュミット型の第１シストリックアレイ回路と、前記主アンテナ信号を入力してＰＲＩ単位に分割する第２のＴＤＬと、前記第２のＴＤＬの各タップ出力からアダプティブ処理によってクラッタ成分を検出するグラムシュミット型の第２シストリックアレイ回路とを備える。尚、グラムシュミット型の方式については、特許文献３にその詳細が記載されている。
【００１１】
（３）（１）の構成において、前記不要波成分検出手段は、前記補助チャンネル変換手段の周波数バンク出力毎にプリプロセッサ回路を備え、前記プリプロセッサ回路は、前記周波数バンク信号を入力してレンジセル単位に分割する第１のＴＤＬ（Taped Delay Line；タップド・ディレイ・ライン）と、前記第１のＴＤＬの各タップ出力を前記不要波成分除去手段で得られる周波数バンク毎の出力に基づいてアダプティブ処理することで妨害成分を検出する第１のフィードバック回路と、前記主アンテナ信号を入力してＰＲＩ単位に分割する第２のＴＤＬと、前記第２のＴＤＬの各タップ出力を前記不要波成分除去手段で得られる周波数バンク毎の出力に基づいてアダプティブ処理することでクラッタ成分を検出する第２のフィードバック回路を備える。尚、フィードバックループ方式、例えばＭＳＮ（Maximum Signal-to-Noise ratio）方式については、非特許文献３にその詳細が記載されている。
【００１２】
（４）（１）の構成において、前記不要波成分検出手段は、前記補助チャンネル変換手段の周波数バンク出力毎にプリプロセッサ回路を備え、前記プリプロセッサ回路は、前記周波数バンク信号を入力してレンジセル単位に分割する第１のＴＤＬ（Taped Delay Line；タップド・ディレイ・ライン）と、前記主アンテナ信号を入力してＰＲＩ単位に分割する第２のＴＤＬと、前記不要は成分除去手段で得られる周波数バンク毎の出力から直接解演算によって前記第１及び第２のＴＤＬそれぞれのタップ出力の最適ウェイトを求める演算部と、前記第１及び第２のＴＤＬそれぞれのタップ出力を前記演算部で求められた最適ウェイトによりアダプティブ処理することで妨害成分及びクラッタ成分を検出する検出処理部とを備える。尚、直接解演算方式、例えばＳＭＩ（Sample Matrix Inversion）方式については、非特許文献４にその詳細が記載されている。
【００１３】
（５）（１）の構成において、前記主アンテナは複数のアンテナ素子をアレイ状に配列してなるアレイアンテナであり、前記補助アンテナは前記主アンテナの一部のアンテナ素子を共用する。
【発明の効果】
【００１４】
本発明によれば、ＴＤＬを用いたグラムシュミット型、ＭＳＮ型、ＳＭＩ型等のアダプティブ処理において、レンジセル単位のディレイとＰＲＩ単位のディレイを組み合わせることにより、レンジセル単位のタップ出力で妨害を抑圧し、ＰＲＩ単位のタップ出力でクラッタを抑圧できるので、少ないタップ数で、妨害及びクラッタを抑圧することができる。これによって妨害及びクラッタの複合環境下でも、妨害及びクラッタを十分抑圧することのできるレーダ信号処理装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
（第１の実施形態）
図１は本発明に係わるレーダ信号処理装置として、特にアクティブフェーズドアレイを利用し、アダプティブ処理としてＴＤＬ−グラムシュミット方式を適用した場合の構成を示すものである。
【００１７】
図１において、主アンテナ１１のＬ個のアンテナ素子にて送受信されたアンテナ素子信号は、ビーム合成回路１２でビーム合成される。このビーム合成された信号は、フーリエ変換回路（ＤＦＴまたはＦＦＴ）１３によりＢ個のフィルタバンク（Xinm_1 〜Xinm_B ）信号に分解される。
【００１８】
一方、Ｌ個のアンテナ素子のうちＭ個のアンテナ素子（Ｍ＜Ｌ）を補助アンテナとして共用する。この補助アンテナで得られるＭ個の補助ＣＨ信号は、フーリエ変換回路１４１〜１４Ｍにより、それぞれＢ個のフィルタバンク（Xina_11〜Xina_1B, Xina_21〜Xina_2B, Xina_M1〜Xina_MB）信号に分解される。これらのフィルタバンク信号は、それぞれ対応して設けられるプリプロセッサ回路１５１１〜１５ＭＢ（図では１５１１〜１５１３まで表示）に供給される。また、上記ビーム合成器１２から出力される合成信号Xinm_0は、全プリプロセッサ回路１５１１〜１５ＭＢに供給される。
【００１９】
上記プリプロセッサ回路１５１１〜１５ＭＢは、それぞれ該当するフィルタバンク信号Xina_11〜Xina_MBを取り込んでレンジセル単位の遅延回路τ1 〜τct-1によるタップド・ディレイ・ラインＴＤＬ１を通過させ、各タップの信号を第１演算セルＡ及び第２演算セルＢによる第１のシストリックアレイ回路に入力する。また、上記合成信号Xinm_0をＰＲＩ単位の遅延回路p1〜pcp-1によるタップド・ディレイ・ラインＴＤＬ２を通過させ、各タップの信号を第２演算セルＢによる第２のシストリックアレイ回路に入力する。
【００２０】
上記第１及び第２のシストリックアレイ回路は、それぞれグラムシュミット型の回路構成であり、第１のシストリックアレイ回路で妨害成分が検出され、第２のシストリックアレイ回路でクラッタ成分が検出される。第１のシストリックアレイ回路の出力は、第２のシストリックアレイ回路に入力され、最終的に両者を合わせた形で出力される。
【００２１】
上記フーリエ変換回路１３により分解されたＢ個のフィルタバンク（Xinm_1 〜Xinm_B ）信号は、それぞれキャンセレーション回路１６１〜１６Ｂに送られる。キャンセレーション回路１６１〜１６Ｂは、それぞれ対応するフィルタバンクのプリプロセッサ回路１５１１〜１５１，１５２１〜１５２Ｂ，…，１５Ｍ１〜１５ＭＢの出力信号を入力し、各フィルタバンク信号から減算することで、フィルタバンク毎にクラッタ及び妨害成分を同時に除去する。
【００２２】
図２は、図１の演算セルＡ及び演算セルＢの構成を示す回路ブロック図である。図２（ａ）に示されるように演算セルＡは、規格化部Ａ１と複素共役化部（＊）Ａ２とを備え、遅延信号Ｘｉｎをそのまま出力Ｙｏｕｔ１とすると共に、遅延信号Ｘｉｎを規格化部Ａ１及び複素共役化部Ａ２を直列に介して出力Ｙｏｕｔ２とする。演算セルＡにより実施される計算処理を次式（１）に示す。  
【００２３】
【数１】
2006258581.tif 000003
【００２４】
図２（ｂ）に示されるように演算セルＢは、乗算器Ｂ３、加算器Ｂ４、サンプル遅延器Ｂ５、係数器（ａ）Ｂ６、係数器（ｇ）Ｂ７を用いて現サンプルＹｏｕｔ１、Ｘｏｕｔ２（＝Ｘ２）から複素ウェイトＷ（ｎ）を生成すると共に、乗算器Ｂ２で１サンプル前の遅延信号Ｘｏｕｔ１（ｎ−１）と１サンプル前の複素ウェイトＷ（ｎ−１）とを乗じ、これを減算器Ｂ１で１サンプル前の遅延信号Ｙｉｎ（ｎ−１）から減じて出力Ｙｏｕｔ（ｎ−１）とする。演算セルＢにより実施される計算処理を次式（２）に示す。  
【００２５】
【数２】
2006258581.tif 000004
【００２６】
つまり、演算セルＡは入力電力の規格化を行い、演算セルＢは入力Ｙｍの成分のうちＹｉｎと相関をもつ信号成分を取り除くものである。これらの演算セルＡ、Ｂを図１のプリプロセッサ回路１５１１に示すようにシストリックアレイ状に接続すると、各段にグラムシュミットの直交化を用いて入力信号を分解した場合と同様の出力が得られる。
【００２７】
これらの分解された信号は、図１に示すキャンセレーション回路１６１〜１６Ｂに入力される。このキャンセレーション回路１６１〜１６Ｂでは、プリプロセッサ回路出力をシストリックアレイ状に接続された演算セルＢに入力し、各フィルタバンク信号に含まれる不要波成分をプリプロセッサ回路出力を用いて抑圧する。つまり、各フィルタバンク信号Ｙｉｎ１〜ＹｉｎＢがそれぞれ各列に入力され、これらの信号のうち大電力を有する成分が順次除去され、最終段の演算セルＢにはアダプテーションが行われたフィルタバンク信号Ｙｏｕｔ１からＹｏｕｔＢが得られる。
【００２８】
以上の動作を図３に示すように時間−周波数−距離軸上で見ると、次のようになる。最も厳しい条件である広帯域で連続妨害の場合を考えると、妨害はある角度方向でレーダ周波数全体に存在し、更に距離方向に連続して存在している。一方、クラッタは、ある角度方向である周波数の広がりを持っており、クラッタの存在距離では距離方向に連続して存在している。ここで、妨害を抑圧するには、レンジセル単位のデータを使ってレンジセル単位とアンテナの空間の相関処理により、アダプティブ処理のウェイトを算出する。一方、クラッタについては、ある周波数成分を持っているため、レンジセルよりも長いＰＲＩ単位の相関を利用して、アダプティブ処理のウェイトを算出する。
【００２９】
そこで、本実施形態では、ＴＤＬ型のグラムシュミット型アダプティブ回路を構成するプリプロセッサ回路において、妨害をレンジセル単位のディレイの出力信号から検出し、クラッタをＰＲＩ単位のディレイの出力信号から検出し、それぞれの検出結果をキャンセレーション回路１６１〜１６Ｂでフィルタバンク毎に減算するようにしている。このため、少ないタップ数で妨害及びクラッタを同時に抑圧することができる。
【００３０】
（第２の実施形態）
図４は本発明に係わるレーダ信号処理装置として、特にアクティブフェーズドアレイを利用し、アダプティブ処理として、ＴＤＬ−ＭＳＮ方式を適用した場合の構成を示すものである。尚、図４において、図１と同一部分には同一符号を付して示し、ここでは異なる部分について説明する。
【００３１】
図４において、１７１１〜１７ＭＢは、本実施形態の特徴とするＴＤＬ−ＭＳＮ方式のプリプロセッサ回路であり、それぞれレンジセル単位の遅延回路τ1 〜τct-1によるタップド・ディレイ・ラインＴＤＬ１、ＰＲＩ単位の遅延回路p1〜pcp-1によるタップド・ディレイ・ラインＴＤＬ２の各タップの信号を、それぞれＭＳＮ（Maximum Signal Noise ratio）演算セルＣに入力する。これらタップ毎の演算セルＣの出力は、共に加算されて、フーリエ変換回路１３で分解されたフィルタバンク信号毎に用意される、演算セルＤによるキャンセレーション回路１８１〜１８Ｂに供給され、それぞれの演算出力は対応するフィルタバンクの演算セルＣにフィードバックされる。
【００３２】
ここで、上記演算セルＣは、具体的には図５（ａ）に示すように、乗算器Ｃ１，Ｃ２、複素共役化部加算器Ｃ３、サンプル遅延器Ｃ４、係数器（ａ）Ｃ５、係数器（ｇ）Ｃ６、加算器Ｃ７を用いて構成され、キャンセレーション回路１８ｉの出力Ｘｏｕｔおよびタップ遅延信号がそれぞれ与えられ、タップ遅延信号ＸｉｎからＹｏｕｔと相関を持つ信号成分が除去される。すなわち、次式で示される処理を行う。
【００３３】
【数３】
2006258581.tif 000005
【００３４】
ここで、各演算セルＣの出力の和をＹinとして、演算セルＤは、具体的には図５（ｂ）に示すように減算器Ｄ１で構成され、次式に示される処理を行い、これによってアダプティブ出力Xoutが得られる。
【００３５】
【数４】
2006258581.tif 000006
【００３６】
上記構成によるレーダ信号処理装置は、アダプティブ処理方法は異なるが、妨害・クラッタ抑圧の原理は、第１の実施形態と同様であり、ＴＤＬ−ＭＳＮ方式のアダプティブ回路を構成するプリプロセッサ回路において、妨害をレンジセル単位のディレイの出力信号から検出し、クラッタをＰＲＩ単位のディレイの出力信号から検出し、それぞれの検出結果をキャンセレーション回路１８１〜１８Ｂでフィルタバンク毎に減算するようにしている。このため、少ないタップ数で妨害及びクラッタを同時に抑圧することができる。
【００３７】
（第３の実施形態）
図６は本発明に係わるレーダ信号処理装置として、特にアクティブフェーズドアレイを利用し、アダプティブ処理として、ＴＤＬ−直接演算方式（ＳＭＩ）を適用した場合の構成を示すものである。尚、図６において、図１と同一部分には同一符号を付して示し、ここでは異なる部分について説明する。
【００３８】
図６において、１９１１〜１９ＭＢは、本実施形態の特徴とするＴＤＬ−ＭＳＩ方式のプリプロセッサ回路であり、それぞれレンジセル単位の遅延回路τ1 〜τct-1によるタップド・ディレイ・ラインＴＤＬ１、ＰＲＩ単位の遅延回路p1〜pcp-1によるタップド・ディレイ・ラインＴＤＬ２の各タップの信号を、それぞれ演算セルＥに入力する。これらタップ毎の演算セルＥの出力は、共に加算されて、フーリエ変換回路１３で分解されたフィルタバンク信号毎に用意される、演算セルＦによるキャンセレーション回路２０１〜２０Ｂに供給され、それぞれの演算出力は対応するフィルタバンクのプリプロセッサ回路に用意されるＳＭＩアルゴリズム演算回路Ｇに入力される。
【００３９】
このＳＭＩアルゴリズム演算回路Ｇは、直接解方式の一つであるＳＭＩ方式のアルゴリズムにより、キャンセレーション出力から各タップ出力に対する最適ウェイトをＳＭＩ方式により直接演算する回路である。その詳細については、非特許文献４に記載されているので、ここでは簡単に説明する。
【００４０】
ここで、上記演算セルＥは、具体的には図７（ａ）に示すように、乗算器Ｅを用いて構成され、ＴＤＬタップ出力ＸｉｎとＭＳＩ最適ウェイトＷが与えられる。一方、上記演算セルＦは、具体的には図７（ｂ）に示すように、減算器Ｆ１を用いて構成され、分割されたフィルタバンク信号Ｘｉｎから対応するプリプロセッサ回路出力を減算出力する。
【００４１】
ＳＭＩアルゴリズム演算回路Ｇでは、ＴＤＬ１，ＴＤＬ２の各タップ遅延信号を用いて、妨害及びクラッタ成分を検出するための最適ウェイトをＳＭＩ方式により直接演算する。最適ウェイトWoptを算出する式は、次の通りである。
【００４２】
【数５】
2006258581.tif 000007
【００４３】
ここで、各演算セルＥの出力は、
【００４４】
【数６】
2006258581.tif 000008
【００４５】
と表され、各演算セルＥの出力の和をＹinとして、演算セルＦは、次式に示される処理を行い、これによってアダプティブ出力Xoutが得られる。
【００４６】
【数７】
2006258581.tif 000009
【００４７】
上記構成によるレーダ信号処理装置は、アダプティブ処理方法は異なるが、妨害・クラッタ抑圧の原理は、第１の実施形態と同様であり、ＴＤＬ−ＳＭＩ方式のアダプティブ回路を構成するプリプロセッサ回路において、妨害をレンジセル単位のディレイの出力信号から検出し、クラッタをＰＲＩ単位のディレイの出力信号から検出し、それぞれの検出結果をキャンセレーション回路２０１〜２０Ｂでフィルタバンク毎に減算するようにしている。このため、少ないタップ数で妨害及びクラッタを同時に抑圧することができる。
【００４８】
尚、上記の各実施形態では、主アンテナの素子の一部を補助アンテナとして用いる場合を示したが、主アンテナとは別の補助アンテナを用いてもよい。
【００４９】
また、アダプティブ処理方式として、グラムシュミット型とＭＳＮ型とＳＭＩ型について述べたが、ＴＤＬにおいてレンジセル単位のディレイとＰＲＩ単位のディレイを組み合わせるのが主旨であるので、他のアダプティブ処理方式でもよいのは言うまでもない。
【００５０】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係るレーダ信号処理装置として、ＴＤＬ−グラムシュミット方式を適用した場合の構成を示すブロック図。
【図２】図１の装置に用いられる演算セルの構成を示すブロック図。
【図３】クラッタ及び妨害信号について、時間−周波数−距離軸上の様子の一例を示す模式図。
【図４】本発明の第２の実施形態に係るレーダ信号処理装置として、ＴＤＬ−ＭＳＮ方式を適用した場合の構成を示すブロック図。
【図５】図４の装置に用いられる演算セルの構成を示すブロック図。
【図６】本発明の第３の実施形態に係るレーダ信号処理装置として、ＴＤＬ−直接演算方式（ＳＭＩ）を適用した場合の構成を示すブロック図。
【図７】図６の装置に用いられる演算セルの構成を示すブロック図。
【符号の説明】
【００５２】
１１…主アンテナ、
１２…ビーム合成回路、
１３，１４１〜１４Ｍ…フーリエ変換回路（ＤＦＴまたはＦＦＴ）、
１５１１〜１５ＭＢ…プリプロセッサ回路（グラムシュミット方式）、
τ1 〜τct-1，p1〜pcp-1…遅延回路、
ＴＤＬ１，ＴＤＬ２…タップド・ディレイ・ライン、
１６１〜１６Ｂ…キャンセレーション回路、
１７１１〜１７ＭＢ…プリプロセッサ回路（ＴＤＬ−ＭＳＮ方式）、
１８１〜１８Ｂ…キャンセレーション回路、
１９１１〜１９ＭＢ…プリプロセッサ回路（ＴＤＬ−ＭＳＩ方式）、
２０１〜２０Ｂ…キャンセレーション回路。
【図１】
2006258581.tif 000010
【図２】
2006258581.tif 000011
【図３】
2006258581.tif 000012
【図４】
2006258581.tif 000013
【図５】
2006258581.tif 000014
【図６】
2006258581.tif 000015
【図７】
2006258581.tif 000016