(57)【要約】【課題】画素に映像信号として電流信号を供給する表示装置において、低階調域内の各階調が本来の階調よりも高い階調として表示されるのを防止する。【解決手段】本発明の表示装置は、各画素ＰＸが、ソースが定電位端子ＮＤps１に接続されると共にドレインがゲートに接続されたリセットトランジスタＲＳＴと、リセット信号出力端子ＮＤrstと映像信号線ＤＬとの間に接続されたリセットスイッチＳＷｄと、端子ＮＤps１と端子ＮＤrstとの間に接続されたキャパシタＣ２と、端子ＮＤrstとリセットトランジスタＲＳＴのゲートとの間に接続されたキャパシタＣ３とを含んだことを特徴とする。【選択図】      図１
2006284943.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、
ソースが第１電源端子に接続された駆動トランジスタと、
前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態との間で切り替えるスイッチ群と、
第１定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、
ソースが第２定電位端子に接続されると共にドレインがゲートに接続されたリセットトランジスタと、
リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、
第３定電位端子と前記リセット信号出力端子との間に接続された第２キャパシタと、
前記リセット信号出力端子と前記リセットトランジスタのゲートとの間に接続された第３キャパシタと、
画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、
前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とする表示装置。
【請求項２】
複数の画素と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、
ソースが第１電源端子に接続された駆動トランジスタと、
前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態と、前記駆動トランジスタのドレインとゲートとが接続され且つそれらから前記映像信号線が切断された第３状態との間で切り替えるスイッチ群と、
リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、
定電位端子と前記リセット信号出力端子との間に接続された第１キャパシタと、
前記リセット信号出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタと、
画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、
前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とする表示装置。
【請求項３】
前記複数の映像信号線に接続された映像信号線ドライバをさらに具備し、前記リセットスイッチを閉じているリセット期間において前記映像信号線を前記映像信号線ドライバから切断することを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記第１乃至第３定電位端子は前記第１電源端子に接続されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記第１及び第２定電位端子は前記第１電源端子に接続されていることを特徴とする請求項２に記載の表示装置。
【請求項６】
前記スイッチ群は、前記駆動トランジスタのドレインと前記映像信号線との間に接続された映像信号供給制御スイッチと、前記駆動トランジスタのドレインとゲートとの間に接続されたダイオード接続スイッチとを含んだことを特徴とする請求項１又は２に記載の表示装置。
【請求項７】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項１又は２に記載の表示装置。
【請求項８】
複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、
ソースが第１電源端子に接続された駆動トランジスタと、
前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態との間で切り替えるスイッチ群と、
第１定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、
ソースが第２定電位端子に接続されると共にドレインがゲートに接続されたリセットトランジスタと、
リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、
第３定電位端子と前記リセット信号出力端子との間に接続された第２キャパシタと、
前記リセット信号出力端子と前記リセットトランジスタのゲートとの間に接続された第３キャパシタと、
画素電極と、
前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とするアレイ基板。
【請求項９】
複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、
ソースが第１電源端子に接続された駆動トランジスタと、
前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態と、前記駆動トランジスタのドレインとゲートとが接続され且つそれらから前記映像信号線が切断された第３状態との間で切り替えるスイッチ群と、
リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、
定電位端子と前記リセット信号出力端子との間に接続された第１キャパシタと、
前記リセット信号出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタと、
画素電極と、
前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とするアレイ基板。
【請求項１０】
複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、これら映像信号線に接続された映像信号線ドライバとを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、第１定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、ソースが第２定電位端子に接続されると共にドレインがゲートに接続されたリセットトランジスタと、第３定電位端子とリセット信号出力端子との間に接続された第２キャパシタと、前記リセット信号出力端子と前記リセットトランジスタのゲートとの間に接続された第３キャパシタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子とを含んだ表示装置の駆動方法であって、
リセット期間において、前記映像信号線を前記映像信号線ドライバから切断し、この映像信号線に前記リセット信号出力端子を接続し、
前記リセット期間に続く書込期間において、前記リセット信号出力端子を前記映像信号線から切断し、この映像信号線と前記駆動トランジスタのドレインとゲートとを互いに接続し、
前記書込期間に続く有効表示期間において、前記映像信号線と前記駆動トランジスタのドレインとゲートとを互いから切断し、前記駆動トランジスタのドレインを前記画素電極に接続することを特徴とする駆動方法。
【請求項１１】
複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、これら映像信号線に接続された映像信号線ドライバとを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、定電位端子とリセット信号出力端子との間に接続された第１キャパシタと、前記リセット信号出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子とを含んだ表示装置の駆動方法であって、
リセット期間において、前記駆動トランジスタのドレインをゲートに接続し、前記映像信号線を前記映像信号線ドライバから切断し、この映像信号線に前記リセット信号出力端子を接続し、
前記リセット期間に続く書込期間において、前記リセット信号出力端子を前記映像信号線から切断し、この映像信号線に前記駆動トランジスタのドレインを接続し、
前記書込期間に続く有効表示期間において、前記映像信号線と前記駆動トランジスタのドレインとゲートとを互いから切断し、前記駆動トランジスタのドレインを前記画素電極に接続することを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、アレイ基板、及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（ＥＬ）表示装置のように表示素子の光学特性をそれに流す駆動電流によって制御する表示装置では、駆動電流がばらつくと、輝度むら等の画質不良が生じる。それゆえ、そのような表示装置でアクティブマトリクス駆動方式を採用した場合には、駆動電流の大きさを制御する駆動トランジスタの特性が各画素間でほぼ同一であることが要求される。しかしながら、この表示装置では、通常、駆動トランジスタをガラス基板などの絶縁体上に形成するため、その特性にばらつきを生じ易い。
【０００３】
以下の特許文献１には、カレントコピー型の回路を画素回路に採用した有機ＥＬ表示装置が記載されている。
【０００４】
このカレントコピー型の画素回路は、駆動トランジスタであるｎチャネル電界効果トランジスタと、有機ＥＬ素子と、キャパシタとを含んでいる。ｎチャネル電界効果トランジスタのソースは低電位の電源線に接続されており、キャパシタはｎチャネル電界効果トランジスタのゲートと先の電源線との間に接続されている。また、有機ＥＬ素子の陽極は、より高電位の電源線に接続されている。
【０００５】
この画素回路は、以下の方法で駆動する。  
まず、ｎチャネル電界効果トランジスタのドレインとゲートとを接続し、この状態でｎチャネル電界効果トランジスタのドレイン−ソース間に映像信号に対応した大きさの電流Ｉsigを流す。この動作により、キャパシタの両電極間の電圧は、ｎチャネル電界効果トランジスタのチャネルに電流Ｉsigを流すのに必要なゲート−ソース間電圧に設定される。
【０００６】
次に、ｎチャネル電界効果トランジスタのドレインとゲートとの接続を断ち、キャパシタの両電極間の電圧を保持する。続いて、ｎチャネル電界効果トランジスタのドレインを有機ＥＬ素子の陰極に接続する。これにより、有機ＥＬ素子には、先の電流Ｉsigとほぼ等しい大きさの駆動電流Ｉdrvが流れる。有機ＥＬ素子は、この駆動電流Ｉdrvの大きさに対応した輝度で発光する。
【０００７】
このように、上記のカレントコピー型回路を画素回路に採用すると、書込期間において映像信号として供給した電流Ｉsigとほぼ等しい大きさの駆動電流Ｉdrvを、書込期間に続く保持期間においてもｎチャネル電界効果トランジスタのドレインとソースとの間に流すことができる。それゆえ、ｎチャネル電界効果トランジスタの閾値Ｖthだけでなく移動度や寸法などが駆動電流Ｉdrvに与える影響も排除することができる。
【０００８】
しかしながら、上記のカレントコピー型回路を画素回路に採用した表示装置には、小さな駆動電流Ｉdrvに対応した映像信号Ｉsigの書き込みが難しいという問題がある。そのため、この表示装置では、低階調域内の各階調が本来の階調よりも高い階調として表示され易く、したがって、設計通りのコントラスト比を実現することが難しい。
【特許文献１】米国特許第６３７３４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、画素に映像信号として電流信号を供給する表示装置において、低階調域内の各階調が本来の階調よりも高い階調として表示されるのを防止することにある。
【課題を解決するための手段】
【００１０】
本発明の第１側面によると、複数の画素と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態との間で切り替えるスイッチ群と、第１定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、ソースが第２定電位端子に接続されると共にドレインがゲートに接続されたリセットトランジスタと、リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、第３定電位端子と前記リセット信号出力端子との間に接続された第２キャパシタと、前記リセット信号出力端子と前記リセットトランジスタのゲートとの間に接続された第３キャパシタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とする表示装置が提供される。
【００１１】
本発明の第２側面によると、複数の画素と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態と、前記駆動トランジスタのドレインとゲートとが接続され且つそれらから前記映像信号線が切断された第３状態との間で切り替えるスイッチ群と、リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、定電位端子と前記リセット信号出力端子との間に接続された第１キャパシタと、前記リセット信号出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とする表示装置が提供される。
【００１２】
本発明の第３側面によると、複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態との間で切り替えるスイッチ群と、第１定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、ソースが第２定電位端子に接続されると共にドレインがゲートに接続されたリセットトランジスタと、リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、第３定電位端子と前記リセット信号出力端子との間に接続された第２キャパシタと、前記リセット信号出力端子と前記リセットトランジスタのゲートとの間に接続された第３キャパシタと、画素電極と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とするアレイ基板が提供される。
【００１３】
本発明の第４側面によると、複数の画素回路と、それらが形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、前記駆動トランジスタのドレインとゲートと前記映像信号線との接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態と、前記駆動トランジスタのドレインとゲートとが接続され且つそれらから前記映像信号線が切断された第３状態との間で切り替えるスイッチ群と、リセット信号出力端子と前記映像信号線との間に接続されたリセットスイッチと、定電位端子と前記リセット信号出力端子との間に接続された第１キャパシタと、前記リセット信号出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタと、画素電極と、前記駆動トランジスタのドレインと前記画素電極との間に接続された出力制御スイッチとを含んだことを特徴とするアレイ基板が提供される。
【００１４】
本発明の第５側面によると、複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、これら映像信号線に接続された映像信号線ドライバとを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、第１定電位端子と前記駆動トランジスタのゲートとの間に接続された第１キャパシタと、ソースが第２定電位端子に接続されると共にドレインがゲートに接続されたリセットトランジスタと、第３定電位端子とリセット信号出力端子との間に接続された第２キャパシタと、前記リセット信号出力端子と前記リセットトランジスタのゲートとの間に接続された第３キャパシタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子とを含んだ表示装置の駆動方法であって、リセット期間において、前記映像信号線を前記映像信号線ドライバから切断し、この映像信号線に前記リセット信号出力端子を接続し、前記リセット期間に続く書込期間において、前記リセット信号出力端子を前記映像信号線から切断し、この映像信号線と前記駆動トランジスタのドレインとゲートとを互いに接続し、前記書込期間に続く有効表示期間において、前記映像信号線と前記駆動トランジスタのドレインとゲートとを互いから切断し、前記駆動トランジスタのドレインを前記画素電極に接続することを特徴とする駆動方法が提供される。
【００１５】
本発明の第６側面によると、複数の画素と、それらが形成する列に沿って配列した複数の映像信号線と、これら映像信号線に接続された映像信号線ドライバとを具備し、前記複数の画素のそれぞれは、ソースが第１電源端子に接続された駆動トランジスタと、定電位端子とリセット信号出力端子との間に接続された第１キャパシタと、前記リセット信号出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子とを含んだ表示装置の駆動方法であって、リセット期間において、前記駆動トランジスタのドレインをゲートに接続し、前記映像信号線を前記映像信号線ドライバから切断し、この映像信号線に前記リセット信号出力端子を接続し、前記リセット期間に続く書込期間において、前記リセット信号出力端子を前記映像信号線から切断し、この映像信号線に前記駆動トランジスタのドレインを接続し、前記書込期間に続く有効表示期間において、前記映像信号線と前記駆動トランジスタのドレインとゲートとを互いから切断し、前記駆動トランジスタのドレインを前記画素電極に接続することを特徴とする駆動方法が提供される。
【発明の効果】
【００１６】
本発明によると、画素に映像信号として電流信号を供給する表示装置において、低階調域内の各階調が本来の階調よりも高い階調として表示されるのを防止することことが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１８】
図１は、本発明の第１態様に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置に採用可能な構造の一例を概略的に示す断面図である。図３は、図１の表示装置が含む画素の等価回路図である。なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。
【００１９】
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、例えば、ガラス基板などの絶縁基板ＳＵＢを含んでいる。
【００２０】
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣとして、例えば、ＳｉＮx層とＳｉＯx層とが順次積層されている。
【００２１】
アンダーコート層ＵＣ上には、例えばチャネル及びソース・ドレインが形成されたポリシリコン層である半導体層ＳＣ、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）などを用いて形成され得るゲート絶縁膜ＧＩ、及び例えばＭｏＷなどからなるゲートＧが順次積層されており、それらはトップゲート型の薄膜トランジスタを構成している。この例では、これら薄膜トランジスタは、ｐチャネル薄膜トランジスタであり、図１及び図３の画素ＰＸが含む駆動トランジスタＤＲＴ、リセットトランジスタＲＳＴ、及びスイッチＳＷａ乃至ＳＷｄとして利用している。
【００２２】
ゲート絶縁膜ＧＩ上には、図１及び図３に示すキャパシタＣ１乃至Ｃ３の各々の一方の電極と走査信号線ＳＬ１乃至ＳＬ３とがさらに配置されている。これらは、ゲートＧと同一の工程で形成可能である。
【００２３】
走査信号線ＳＬ１乃至ＳＬ３は、図１に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に交互に配列している。これら走査信号線ＳＬ１乃至ＳＬ３は、走査信号線ドライバＹＤＲに接続されている。
【００２４】
ゲート絶縁膜ＧＩ、ゲートＧ、走査信号線ＳＬ１乃至ＳＬ３、並びにキャパシタＣ１乃至Ｃ３の各々の一方の電極は、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。この層間絶縁膜ＩＩの一部は、キャパシタＣ１乃至Ｃ３の誘電体層として利用する。
【００２５】
層間絶縁膜ＩＩ上には、図１及び図３に示すキャパシタＣ１乃至Ｃ３の各々の他方の電極、図２に示すソース電極ＳＥ及びドレイン電極ＤＥ、並びに、図１と図３とに示す映像信号線ＤＬ及び電源線ＰＳＬが配置されている。これらは、同一工程で形成可能であり、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。
【００２６】
ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩに設けられたコンタクトホールを介して薄膜トランジスタのソース及びドレインに電気的に接続されている。
【００２７】
映像信号線ＤＬは、図１に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。これら映像信号線ＤＬは、映像信号線ドライバＸＤＲに接続されている。  
電源線ＰＳＬは、この例では、各々がＹ方向に延びており、Ｘ方向に配列している。
【００２８】
ソース電極ＳＥ、ドレイン電極ＤＥ、映像信号線ＤＬ、電源線ＰＳＬ、及びキャパシタＣ１乃至Ｃ３の各々の他方の電極は、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
【００２９】
パッシベーション膜ＰＳ上には、図２に示すように、前面電極として、光透過性の第１電極ＰＥが互いから離間して並置されている。各第１電極ＰＥは、画素電極であり、パッシベーション膜ＰＳに設けた貫通孔を介して、スイッチＳＷａのドレイン電極ＤＥに接続されている。
【００３０】
第１電極ＰＥは、この例では陽極である。第１電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）のような透明導電性酸化物を使用することができる。
【００３１】
パッシベーション膜ＰＳ上には、さらに、図２に示す隔壁絶縁層ＰＩが配置されている。隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、第１電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられていることとする。
【００３２】
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
【００３３】
第１電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが配置されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔注入層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００３４】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極で第２電極ＣＥで被覆されている。第２電極ＣＥは、画素ＰＸ間で互いに接続された共通電極であり、この例では背面電極として設けられた光反射性の陰極である。第２電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、第１電極ＰＥ、有機物層ＯＲＧ及び第２電極ＣＥで構成されている。
【００３５】
各画素ＰＸは、有機ＥＬ素子ＯＬＥＤと画素回路とを含んでいる。この例では、画素回路は、図１及び図３に示すように、駆動トランジスタＤＲＴと、リセットトランジスタＲＳＴと、出力制御スイッチＳＷａと、映像信号供給制御スイッチＳＷｂと、ダイオード接続スイッチＳＷｃと、リセットスイッチＳＷｄと、キャパシタＣ１乃至Ｃ３とを含んでいる。上記の通り、この例では、駆動トランジスタＤＲＴ、リセットトランジスタＲＳＴ、及びスイッチＳＷａ乃至ＳＷｄは、ｐチャネル薄膜トランジスタである。スイッチＳＷｂ及びＳＷｃは、駆動トランジスタＤＲＴのドレインとゲートと映像信号線ＤＬとの接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態との間で切り替えるスイッチ群を構成している。
【００３６】
駆動トランジスタＤＲＴと出力制御スイッチＳＷａと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤps１と第２電源端子ＮＤps２との間で、この順に直列に接続されている。この例では、第１電源端子ＮＤps１は高電位電源端子であり、第２電源端子ＮＤps２は低電位電源端子である。
【００３７】
出力制御スイッチＳＷａのゲートは、走査信号線ＳＬ１に接続されている。映像信号供給制御スイッチＳＷｂは映像信号線ＤＬと駆動トランジスタＤＲＴのドレインとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。ダイオード接続スイッチＳＷｃは駆動トランジスタＤＲＴのドレインとゲートとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。
【００３８】
キャパシタＣ１は、第１定電位端子と駆動トランジスタＤＲＴのゲートとの間に接続されている。この例では、第１定電位端子は、第１電源端子ＮＤps１に接続されている。
【００３９】
リセットトランジスタＲＳＴのソースは第２定電位端子に接続されており、ドレインはゲートに接続されている。この例では、第２定電位端子は、第１電源端子ＮＤps１に接続されている。
【００４０】
リセットスイッチＳＷｄは、映像信号線ＤＬとリセット信号出力端子ＮＤrstとの間に接続されている。リセットスイッチＳＷｄのゲートは、走査信号線ＳＬ３に接続されている。
【００４１】
キャパシタＣ２は、第３定電位端子とリセット信号出力端子ＮＤrstとの間に接続されている。キャパシタＣ３は、リセット信号出力端子ＮＤrstとリセットトランジスタＲＳＴのゲートとの間に接続されている。この例では、第３定電位端子は、第１電源端子ＮＤps１に接続されている。
【００４２】
なお、この有機ＥＬ表示装置から有機物層ＯＲＧと第２電極ＣＥとを省略したものや、隔壁絶縁層ＰＩと有機物層ＯＲＧと第２電極ＣＥとを省略したものがアレイ基板に相当している。
【００４３】
この有機ＥＬ表示装置は、例えば、以下の方法により駆動する。  
図４は、図１に示す表示装置の駆動方法の一例を概略的に示すタイミングチャートである。
【００４４】
図４において、横軸は時間を示し、縦軸は電位を示している。また、図４において、「ＸＤＲ出力」のうち、「Ｉsig（ｍ＋Ｍ）」と表記した期間は映像信号線ドライバＸＤＲが映像信号線ＤＬに映像信号Ｉsig（ｍ＋Ｍ）を出力する期間を示し、ハッチングを付している部分は、例えば、映像信号線ＤＬを映像信号線ドライバＸＤＲから切断している期間を示している。さらに、図４において、「ＳＬ１電位」乃至「ＳＬ３電位」で示す波形は、走査信号線ＳＬ１乃至ＳＬ３の電位をそれぞれ示している。
【００４５】
ｍ行目の画素ＰＸで或る階調を表示する場合、ｍ行目の画素ＰＸを選択する期間，すなわち、ｍ行目選択期間，では、まず、出力制御スイッチＳＷａを開く（非導通状態）。出力制御スイッチＳＷａを開いているリセット期間及び書込期間内に、以下のリセット動作及び書込動作をそれぞれ実施する。
【００４６】
リセット期間では、リセット動作を行う。すなわち、映像信号線ＤＬを映像信号線ドライバＸＤＲから切断して浮動状態とする。これと共に、スイッチＳＷｄを閉じて（導通状態）、浮動状態の映像信号線ＤＬをリセット信号出力端子ＮＤrstに接続する。このとき、スイッチＳＷａ乃至ＳＷｃは開いたままにしておく（非導通状態）。一定時間経過後、スイッチＳＷｄを開く。これにより、リセット期間を終了する。
【００４７】
ここで、第１電源端子ＮＤps１の電位をＶdd、リセットトランジスタＲＳＴの閾値電圧をＶth２、キャパシタＣ２のキャパシタンスをＣ2、キャパシタＣ３のキャパシタンスをＣ3とする。こうすると、リセット動作を開始する直前において、リセット信号出力端子ＮＤrstの電位，すなわち、リセット電位Ｖrst，は、以下の等式（１）で表すことができる。したがって、このリセット動作により、映像信号線ＤＬの電位は、リセット電位Ｖrstと等しくなる。
【数１】
2006284943.tif 000003
【００４８】
リセット期間に続く書込期間では、書込動作を行う。すなわち、映像信号線ＤＬを映像信号線ドライバＸＤＲに接続する。これと共に、スイッチＳＷｂ及びＳＷｃを閉じる。このとき、スイッチＳＷａ及びＳＷｄは開いたままとしておく。この状態で、映像信号線ドライバＸＤＲから映像信号線ＤＬに映像信号を出力する。すなわち、映像信号線ドライバＸＤＲにより、第１電源端子ＮＤps１から映像信号線ＤＬへと書込電流Ｉsig（ｍ）を流す。一定時間経過後、スイッチＳＷｂ及びＳＷｃを開く。これにより、書込期間を終了する。この書込動作を行うと、駆動トランジスタＤＲＴのゲート−ソース間電圧は、これが書込電流Ｉsig（ｍ）を流すときの値に設定される。
【００４９】
書込期間に続く有効表示期間では、スイッチＳＷａを閉じる。また、スイッチＳＷｂ乃至ＳＷｄは開いたままとしておく。スイッチＳＷａを閉じると、有機ＥＬ素子ＯＬＥＤには、書込電流Ｉsig（ｍ）に対応した大きさの駆動電流Ｉdrv（ｍ）が流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流Ｉdrv（ｍ）の大きさに対応した輝度で発光する。
【００５０】
ところで、例えば、ｍ行目の画素ＰＸで高階調域内の階調を表示した場合、ｍ行目選択期間を開始する時点において、映像信号線ＤＬの電位は、第１電源端子ＮＤps１の電位Ｖddと駆動トランジスタＤＲＴの閾値電圧Ｖth１との和Ｖdd＋Ｖth１（最低階調に対応した電位）よりも遥かに低い電位に設定されている。そのため、上記のリセット動作を行わない場合、ｍ＋１行目の画素ＰＸで低階調域内の階調を表示するためには、ｍ＋１行目選択期間の書込動作により、映像信号線ＤＬの電位を大幅に高めなければならない。すなわち、書込電流Ｉsigが小さいにも拘らず、映像信号線ＤＬの電位を大幅に変化させなければならない。そのため、リセット動作を行わない場合には、ｍ＋１行目選択期間の書込動作によって駆動トランジスタＤＲＴのゲート電位を書込電流Ｉsigに対応した値に正確に設定することが難しい。
【００５１】
これに対し、上記のリセット動作を行った場合、ｍ行目の画素ＰＸで表示する階調に拘らず、ｍ行目選択期間の書込動作を開始する時点において、映像信号線ＤＬの電位は、上記等式（１）で表されるリセット電位Ｖrstに設定されている。等式（１）から明らかなように、このリセット電位Ｖrstは、キャパシタンスＣ2及びＣ3並びに閾値電圧Ｖth２を適宜設定することにより、和Ｖdd＋Ｖth１とほぼ等しくするか、又は、和Ｖdd＋Ｖth１よりも低くすることができる。したがって、この駆動方法によると、低階調域内の各階調が本来の階調よりも高い階調として表示されるのを防止することができる。
【００５２】
また、この表示装置では、リセット電位Ｖrstを生成するためのリセットトランジスタＲＳＴを画素ＰＸ毎に設けると共に、これらリセットトランジスタＲＳＴは画素ＰＸ内にそれぞれ配置している。画素ＰＸ間で駆動トランジスタＤＲＴの閾値電圧Ｖth１及びリセットトランジスタＲＳＴの閾値電圧Ｖth２がばらついていたとしても、それらの差Ｖth１−Ｖth２が画素ＰＸ間で大きくばらつくことはない。すなわち、最低階調に対応した映像信号線ＤＬの電位Ｖdd＋Ｖth１とリセット電位Ｖrstとの関係は、画素ＰＸ間でほぼ等しくなる。したがって、この表示装置は、低階調域内の各階調を高い再現性で表示することができる。
【００５３】
本態様では、画素ＰＸに図３の構造を採用したが、画素ＰＸには他の構造を採用することも可能である。例えば、ダイオード接続スイッチＳＷｃは、駆動トランジスタＤＲＴのドレインとゲートとの間に接続するに際し、駆動トランジスタＤＲＴのドレインと映像信号線ＤＬとの間に駆動トランジスタＤＲＴと直列に接続してもよい。或いは、映像信号供給制御スイッチＳＷｂは、駆動トランジスタＤＲＴのドレインと映像信号線ＤＬとの間に接続する代わりに、駆動トランジスタＤＲＴのゲートと映像信号線ＤＬとの間に接続してもよい。
【００５４】
また、リセット動作をする回路を信号書き込みをする回路とを切り離すことを目的として、キャパシタＣ１とリセットトランジスタＲＳＴのソースとの間に薄膜トランジスタからなるスイッチ素子を設けてもよい。
【００５５】
また、リセットトランジスタＲＳＴのドレインとゲートとの接続を映像信号制御スイッチＳＷｂを介して映像信号配線と接続する配線を介して行うこともできる。この場合、更に、ダイオード接続スイッチのソースと出力制御スイッチＳＷｂとの間に薄膜トランジスタからなるスイッチ素子を設けてもよい。これにより、リセットトランジスタＲＳＴのドレインと駆動トランジスタＤＲＴのドレインとが接続した構成であっても、リセット動作中の画素に対し、発光動作を平行して行うことができる。しかしながら、映像信号書き込み時の書き込み安定性を考えると、図３のごとく、リセットトランジスタＲＳＴのドレインは駆動トランジスタＤＲＴのドレインと接続しない方が望ましい。
【００５６】
次に、本発明の第２態様について説明する。  
図５は、本発明の第２態様に係る表示装置を概略的に示す平面図である。図６は、図５の表示装置が含む画素の等価回路図である。
【００５７】
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、以下の点を除き、図１及び図２に示した有機ＥＬ表示装置と同様の構造を有している。
【００５８】
すなわち、この有機ＥＬ表示装置では、走査信号線ＳＬ１乃至ＳＬ３に加え、走査信号線ＳＬ４をさらに敷設している。走査信号線ＳＬ４、図５に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に配列している。これら走査信号線ＳＬ４は、走査信号線ドライバＹＤＲに接続されている。
【００５９】
この有機ＥＬ表示装置の画素ＰＸは、駆動トランジスタＤＲＴと、スイッチＳＷａ乃至ＳＷｄと、キャパシタＣ１及びＣ２とを含んでいる。すなわち、この有機ＥＬ表示装置の画素ＰＸでは、図１及び図３に示した画素ＰＸのリセットトランジスタＲＳＴとキャパシタＣ３とを省略している。
【００６０】
駆動トランジスタＤＲＴと出力制御スイッチＳＷａと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤps１と第２電源端子ＮＤps２との間で、この順に直列に接続されている。この例では、第１電源端子ＮＤps１は高電位電源端子であり、第２電源端子ＮＤps２は低電位電源端子である。
【００６１】
出力制御スイッチＳＷａのゲートは、走査信号線ＳＬ１に接続されている。映像信号供給制御スイッチＳＷｂは映像信号線ＤＬと駆動トランジスタＤＲＴのドレインとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。ダイオード接続スイッチＳＷｃは駆動トランジスタＤＲＴのドレインとゲートとの間に接続されており、そのゲートは走査信号線ＳＬ３に接続されている。スイッチＳＷｂ及びＳＷｃは、駆動トランジスタＤＲＴのドレインとゲートと映像信号線ＤＬとの接続を、それらが互いに接続された第１状態と、それらが互いから切断された第２状態と、駆動トランジスタＤＲＴのドレインとゲートとが接続され且つそれらから映像信号線ＤＬが切断された第３状態との間で切り替えるスイッチ群を構成している。リセットスイッチＳＷｄは、映像信号線ＤＬとリセット信号出力端子ＮＤrstとの間に接続されており、そのゲートは走査信号線ＳＬ４に接続されている。
【００６２】
キャパシタＣ１は、定電位端子とリセット信号出力端子ＮＤrstとの間に接続されている。この例では、定電位端子は、第１電源端子ＮＤps１に接続されている。キャパシタＣ２は、リセット信号出力端子ＮＤrstと駆動トランジスタＤＲＴのゲートとの間に接続されている。
【００６３】
なお、この有機ＥＬ表示装置から有機物層ＯＲＧと第２電極ＣＥとを省略したものや、隔壁絶縁層ＰＩと有機物層ＯＲＧと第２電極ＣＥとを省略したものがアレイ基板に相当している。
【００６４】
この有機ＥＬ表示装置は、例えば、以下の方法により駆動する。  
図７は、図５に示す表示装置の駆動方法の一例を概略的に示すタイミングチャートである。
【００６５】
図７において、横軸は時間を示し、縦軸は電位を示している。また、図４において、「ＸＤＲ出力」のうち、「Ｉsig（ｍ＋Ｍ）」と表記した期間は映像信号線ドライバＸＤＲが映像信号線ＤＬに映像信号Ｉsig（ｍ＋Ｍ）を出力する期間を示し、ハッチングを付している部分は、例えば、映像信号線ＤＬを映像信号線ドライバＸＤＲから切断している期間を示している。さらに、図４において、「ＳＬ１電位」乃至「ＳＬ４電位」で示す波形は、走査信号線ＳＬ１乃至ＳＬ４の電位をそれぞれ示している。
【００６６】
ｍ行目の画素ＰＸで或る階調を表示する場合、ｍ行目の画素ＰＸを選択する期間，すなわち、ｍ行目選択期間，では、まず、出力制御スイッチＳＷａを開く（非導通状態）。出力制御スイッチＳＷａを開いているリセット期間及び書込期間内に、以下のリセット動作及び書込動作をそれぞれ実施する。
【００６７】
リセット期間では、リセット動作を行う。すなわち、映像信号線ＤＬを映像信号線ドライバＸＤＲから切断して浮動状態とする。これと共に、スイッチＳＷｃ及びＳＷｄを閉じて（導通状態）、駆動トランジスタのドレインとゲートとを接続し、且つ、浮動状態の映像信号線ＤＬをリセット信号出力端子ＮＤrstに接続する。このとき、スイッチＳＷａ及びＳＷｂは開いたままにしておく（非導通状態）。一定時間経過後、スイッチＳＷｄを開く。これにより、リセット期間を終了する。なお、スイッチＳＷｃとスイッチＳＷｄとは同時に閉じてもよく、或いは、スイッチＳＷｃを閉じた後にスイッチＳＷｄを閉じてもよい。
【００６８】
ここで、第１電源端子ＮＤps１の電位をＶdd、駆動トランジスタＤＲＴの閾値電圧をＶth、キャパシタＣ１のキャパシタンスをＣ1、キャパシタＣ２のキャパシタンスをＣ2とする。こうすると、リセット動作を完了した時点におけるリセット信号出力端子ＮＤrstの電位，すなわち、リセット電位Ｖrst，は、以下の等式（２）で表すことができる。すなわち、このリセット動作により、映像信号線ＤＬの電位は、リセット電位Ｖrstと等しくなる。
【数２】
2006284943.tif 000004
【００６９】
リセット期間に続く書込期間では、書込動作を行う。すなわち、映像信号線ＤＬを映像信号線ドライバＸＤＲに接続する。これと共に、スイッチＳＷｂを閉じる。このとき、スイッチＳＷｃは閉じたままとしておき、スイッチＳＷａ及びＳＷｄは開いたままとしておく。この状態で、映像信号線ドライバＸＤＲから映像信号線ＤＬに映像信号を出力する。すなわち、映像信号線ドライバＸＤＲにより、第１電源端子ＮＤps１から映像信号線ＤＬへと書込電流Ｉsig（ｍ）を流す。一定時間経過後、スイッチＳＷｂ及びＳＷｃを開く。これにより、書込期間を終了する。この書込動作を行うと、駆動トランジスタＤＲＴのゲート−ソース間電圧は、これが書込電流Ｉsig（ｍ）を流すときの値に設定される。
【００７０】
書込期間に続く有効表示期間では、スイッチＳＷａを閉じる。また、スイッチＳＷｂ乃至ＳＷｄは開いたままとしておく。スイッチＳＷａを閉じると、有機ＥＬ素子ＯＬＥＤには、書込電流Ｉsig（ｍ）に対応した大きさの駆動電流Ｉdrv（ｍ）が流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流Ｉdrv（ｍ）の大きさに対応した輝度で発光する。
【００７１】
この駆動方法では、ｍ行目の画素ＰＸで表示する階調に拘らず、ｍ行目選択期間の書込動作を開始する時点において、映像信号線ＤＬの電位は、上記等式（２）で表されるリセット電位Ｖrstに設定される。等式（２）から明らかなように、このリセット電位Ｖrstは、和Ｖdd＋Ｖth１よりも低い。したがって、この駆動方法によると、低階調域内の各階調が本来の階調よりも高い階調として表示されるのを防止することができる。
【００７２】
また、この表示装置では、リセット電位Ｖrstを生成するためのトランジスタとして、駆動トランジスタＤＲＴを使用している。それゆえ、最低階調に対応した映像信号線ＤＬの電位Ｖdd＋Ｖthとリセット電位Ｖrstとの関係は、画素ＰＸ間でほぼ等しくなる。したがって、この表示装置は、低階調域内の各階調を高い再現性で表示することができる。
【００７３】
本態様では、画素ＰＸに図６の構造を採用したが、画素ＰＸには他の構造を採用することも可能である。例えば、映像信号供給制御スイッチＳＷｂは、駆動トランジスタＤＲＴのドレインと映像信号線ＤＬとの間に接続する代わりに、駆動トランジスタＤＲＴのゲートと映像信号線ＤＬとの間に接続してもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１態様に係る表示装置を概略的に示す平面図。
【図２】図１の表示装置に採用可能な構造の一例を概略的に示す断面図。
【図３】図１の表示装置が含む画素の等価回路図。
【図４】図１に示す表示装置の駆動方法の一例を概略的に示すタイミングチャート。
【図５】本発明の第２態様に係る表示装置を概略的に示す平面図。
【図６】図５の表示装置が含む画素の等価回路図。
【図７】図５に示す表示装置の駆動方法の一例を概略的に示すタイミングチャート。
【符号の説明】
【００７５】
Ｃ１…キャパシタ、Ｃ２…キャパシタ、Ｃ３…キャパシタ、ＣＥ…対向電極、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＲＴ…駆動トランジスタ、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＮＤps１…第１電源端子、ＮＤps２…第２電源端子、ＮＤrst…リセット信号出力端子、ＯＬＥＤ…有機ＥＬ素子、ＯＲＧ…有機物層、ＰＥ…画素電極、ＰＩ…隔壁絶縁層、ＰＳ…パッシベーション膜、ＰＳＬ…電源線、ＰＸ…画素、ＲＳＴ…リセットトランジスタ、ＳＣ…半導体層、ＳＥ…ソース電極、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＬ３…走査信号線、ＳＬ４…走査信号線、ＳＵＢ…絶縁基板、ＳＷａ…出力制御スイッチ、ＳＷｂ…映像信号供給制御スイッチ、ＳＷｃ…ダイオード接続スイッチ、ＳＷｄ…リセットスイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【図１】
2006284943.tif 000005
【図２】
2006284943.tif 000006
【図３】
2006284943.tif 000007
【図４】
2006284943.tif 000008
【図５】
2006284943.tif 000009
【図６】
2006284943.tif 000010
【図７】
2006284943.tif 000011